contrib/llvm/lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  38                                    SDTCisVT<2, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55
  56 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  57                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  58
  59 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  60 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  61                                                  SDTCisInt<2>]>;
  62 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  75                                             [SDTCisSameAs<0, 2>,
  76                                              SDTCisSameAs<0, 3>,
  77                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  78
  79 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  80 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  81                                             [SDTCisSameAs<0, 2>,
  82                                              SDTCisSameAs<0, 3>,
  83                                              SDTCisInt<0>,
  84                                              SDTCisVT<1, i32>,
  85                                              SDTCisVT<4, i32>]>;
  86
  87 def SDT_ARM64bitmlal : SDTypeProfile<2,4, [ SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  88                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  89                                         SDTCisVT<4, i32>, SDTCisVT<5, i32> ] >;
  90 def ARMUmlal         : SDNode<"ARMISD::UMLAL", SDT_ARM64bitmlal>;
  91 def ARMSmlal         : SDNode<"ARMISD::SMLAL", SDT_ARM64bitmlal>;
  92
  93 // Node definitions.
  94 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  95 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  96 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  97 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  98
  99 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 100                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 101 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 102                               [SDNPHasChain, SDNPSideEffect,
 103                                SDNPOptInGlue, SDNPOutGlue]>;
 104 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 105                                 SDT_ARMStructByVal,
 106                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 107                                  SDNPMayStore, SDNPMayLoad]>;
 108
 109 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 110                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 111                                SDNPVariadic]>;
 112 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 113                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 114                                SDNPVariadic]>;
 115 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 116                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 117                                SDNPVariadic]>;
 118
 119 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 120                               [SDNPHasChain, SDNPOptInGlue]>;
 121
 122 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 123                               [SDNPInGlue]>;
 124
 125 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 126                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 127
 128 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 129                               [SDNPHasChain]>;
 130 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 131                               [SDNPHasChain]>;
 132
 133 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 134                               [SDNPHasChain]>;
 135
 136 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 137                               [SDNPOutGlue]>;
 138
 139 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 140                               [SDNPOutGlue]>;
 141
 142 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 143                               [SDNPOutGlue, SDNPCommutative]>;
 144
 145 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 146
 147 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 148 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 149 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 150
 151 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 152                               [SDNPCommutative]>;
 153 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 154 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 155 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 156
 157 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 158 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 159                                SDT_ARMEH_SJLJ_Setjmp,
 160                                [SDNPHasChain, SDNPSideEffect]>;
 161 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 162                                SDT_ARMEH_SJLJ_Longjmp,
 163                                [SDNPHasChain, SDNPSideEffect]>;
 164
 165 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 166                                [SDNPHasChain, SDNPSideEffect]>;
 167 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 168                                [SDNPHasChain, SDNPSideEffect]>;
 169 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 170                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 171
 172 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 173
 174 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 175                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 176
 177
 178 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 179
 180 //===----------------------------------------------------------------------===//
 181 // ARM Instruction Predicate Definitions.
 182 //
 183 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 184                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 185 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 186 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 187 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 188                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 189 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 190                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 191 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 192 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 193                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 194 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 195 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 196                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 197 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 198 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 199                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 200 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 201                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 202 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 203                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 204 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 205                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 206 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 207                                  AssemblerPredicate<"FeatureFP16","half-float">;
 208 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 209                                  AssemblerPredicate<"FeatureHWDiv", "divide">;
 210 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 211                                  AssemblerPredicate<"FeatureHWDivARM">;
 212 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 213                                  AssemblerPredicate<"FeatureT2XtPk",
 214                                                      "pack/extract">;
 215 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 216                                  AssemblerPredicate<"FeatureDSPThumb2",
 217                                                     "thumb2-dsp">;
 218 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 219                                  AssemblerPredicate<"FeatureDB",
 220                                                     "data-barriers">;
 221 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 222                                  AssemblerPredicate<"FeatureMP",
 223                                                     "mp-extensions">;
 224 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 225 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 226 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 227                                  AssemblerPredicate<"ModeThumb", "thumb">;
 228 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 229 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 230                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 231                                                     "thumb2">;
 232 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 233                                  AssemblerPredicate<"FeatureMClass", "armv7m">;
 234 def IsARClass        : Predicate<"!Subtarget->isMClass()">,
 235                                  AssemblerPredicate<"!FeatureMClass",
 236                                                     "armv7a/r">;
 237 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 238                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 239 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 240 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 241 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 242
 243 // FIXME: Eventually this will be just "hasV6T2Ops".
 244 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 245 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 246 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 247 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 248
 249 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 250 // But only select them if more precision in FP computation is allowed.
 251 // Do not use them for Darwin platforms.
 252 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 253                                  " FPOpFusion::Fast) && "
 254                                  "!Subtarget->isTargetDarwin()">;
 255 def DontUseFusedMAC  : Predicate<"!Subtarget->hasVFP4() || "
 256                                  "Subtarget->isTargetDarwin()">;
 257
 258 // VGETLNi32 is microcoded on Swift - prefer VMOV.
 259 def HasFastVGETLNi32 : Predicate<"!Subtarget->isSwift()">;
 260 def HasSlowVGETLNi32 : Predicate<"Subtarget->isSwift()">;
 261
 262 // VDUP.32 is microcoded on Swift - prefer VMOV.
 263 def HasFastVDUP32 : Predicate<"!Subtarget->isSwift()">;
 264 def HasSlowVDUP32 : Predicate<"Subtarget->isSwift()">;
 265
 266 // Cortex-A9 prefers VMOVSR to VMOVDRR even when using NEON for scalar FP, as
 267 // this allows more effective execution domain optimization. See
 268 // setExecutionDomain().
 269 def UseVMOVSR : Predicate<"Subtarget->isCortexA9() || !Subtarget->useNEONForSinglePrecisionFP()">;
 270 def DontUseVMOVSR : Predicate<"!Subtarget->isCortexA9() && Subtarget->useNEONForSinglePrecisionFP()">;
 271
 272 def IsLE             : Predicate<"TLI.isLittleEndian()">;
 273 def IsBE             : Predicate<"TLI.isBigEndian()">;
 274
 275 //===----------------------------------------------------------------------===//
 276 // ARM Flag Definitions.
 277
 278 class RegConstraint<string C> {
 279   string Constraints = C;
 280 }
 281
 282 //===----------------------------------------------------------------------===//
 283 //  ARM specific transformation functions and pattern fragments.
 284 //
 285
 286 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 287 def imm_neg_XFORM : SDNodeXForm<imm, [{
 288   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 289 }]>;
 290
 291 // imm_not_XFORM - Return the complement of a i32 immediate value.
 292 def imm_not_XFORM : SDNodeXForm<imm, [{
 293   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 294 }]>;
 295
 296 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 297 def imm16_31 : ImmLeaf<i32, [{
 298   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 299 }]>;
 300
 301 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 302 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 303     unsigned Value = -(unsigned)N->getZExtValue();
 304     return Value && ARM_AM::getSOImmVal(Value) != -1;
 305   }], imm_neg_XFORM> {
 306   let ParserMatchClass = so_imm_neg_asmoperand;
 307 }
 308
 309 // Note: this pattern doesn't require an encoder method and such, as it's
 310 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 311 // is handled by the destination instructions, which use so_imm.
 312 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 313 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 314     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 315   }], imm_not_XFORM> {
 316   let ParserMatchClass = so_imm_not_asmoperand;
 317 }
 318
 319 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 320 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 321   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 322 }]>;
 323
 324 /// Split a 32-bit immediate into two 16 bit parts.
 325 def hi16 : SDNodeXForm<imm, [{
 326   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 327 }]>;
 328
 329 def lo16AllZero : PatLeaf<(i32 imm), [{
 330   // Returns true if all low 16-bits are 0.
 331   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 332 }], hi16>;
 333
 334 class BinOpWithFlagFrag<dag res> :
 335       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 336 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 337 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 338
 339 // An 'and' node with a single use.
 340 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 341   return N->hasOneUse();
 342 }]>;
 343
 344 // An 'xor' node with a single use.
 345 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 346   return N->hasOneUse();
 347 }]>;
 348
 349 // An 'fmul' node with a single use.
 350 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 351   return N->hasOneUse();
 352 }]>;
 353
 354 // An 'fadd' node which checks for single non-hazardous use.
 355 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 356   return hasNoVMLxHazardUse(N);
 357 }]>;
 358
 359 // An 'fsub' node which checks for single non-hazardous use.
 360 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 361   return hasNoVMLxHazardUse(N);
 362 }]>;
 363
 364 //===----------------------------------------------------------------------===//
 365 // Operand Definitions.
 366 //
 367
 368 // Immediate operands with a shared generic asm render method.
 369 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 370
 371 // Branch target.
 372 // FIXME: rename brtarget to t2_brtarget
 373 def brtarget : Operand<OtherVT> {
 374   let EncoderMethod = "getBranchTargetOpValue";
 375   let OperandType = "OPERAND_PCREL";
 376   let DecoderMethod = "DecodeT2BROperand";
 377 }
 378
 379 // FIXME: get rid of this one?
 380 def uncondbrtarget : Operand<OtherVT> {
 381   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 382   let OperandType = "OPERAND_PCREL";
 383 }
 384
 385 // Branch target for ARM. Handles conditional/unconditional
 386 def br_target : Operand<OtherVT> {
 387   let EncoderMethod = "getARMBranchTargetOpValue";
 388   let OperandType = "OPERAND_PCREL";
 389 }
 390
 391 // Call target.
 392 // FIXME: rename bltarget to t2_bl_target?
 393 def bltarget : Operand<i32> {
 394   // Encoded the same as branch targets.
 395   let EncoderMethod = "getBranchTargetOpValue";
 396   let OperandType = "OPERAND_PCREL";
 397 }
 398
 399 // Call target for ARM. Handles conditional/unconditional
 400 // FIXME: rename bl_target to t2_bltarget?
 401 def bl_target : Operand<i32> {
 402   let EncoderMethod = "getARMBLTargetOpValue";
 403   let OperandType = "OPERAND_PCREL";
 404 }
 405
 406 def blx_target : Operand<i32> {
 407   let EncoderMethod = "getARMBLXTargetOpValue";
 408   let OperandType = "OPERAND_PCREL";
 409 }
 410
 411 // A list of registers separated by comma. Used by load/store multiple.
 412 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 413 def reglist : Operand<i32> {
 414   let EncoderMethod = "getRegisterListOpValue";
 415   let ParserMatchClass = RegListAsmOperand;
 416   let PrintMethod = "printRegisterList";
 417   let DecoderMethod = "DecodeRegListOperand";
 418 }
 419
 420 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 421 def dpr_reglist : Operand<i32> {
 422   let EncoderMethod = "getRegisterListOpValue";
 423   let ParserMatchClass = DPRRegListAsmOperand;
 424   let PrintMethod = "printRegisterList";
 425   let DecoderMethod = "DecodeDPRRegListOperand";
 426 }
 427
 428 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 429 def spr_reglist : Operand<i32> {
 430   let EncoderMethod = "getRegisterListOpValue";
 431   let ParserMatchClass = SPRRegListAsmOperand;
 432   let PrintMethod = "printRegisterList";
 433   let DecoderMethod = "DecodeSPRRegListOperand";
 434 }
 435
 436 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 437 def cpinst_operand : Operand<i32> {
 438   let PrintMethod = "printCPInstOperand";
 439 }
 440
 441 // Local PC labels.
 442 def pclabel : Operand<i32> {
 443   let PrintMethod = "printPCLabel";
 444 }
 445
 446 // ADR instruction labels.
 447 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 448 def adrlabel : Operand<i32> {
 449   let EncoderMethod = "getAdrLabelOpValue";
 450   let ParserMatchClass = AdrLabelAsmOperand;
 451   let PrintMethod = "printAdrLabelOperand";
 452 }
 453
 454 def neon_vcvt_imm32 : Operand<i32> {
 455   let EncoderMethod = "getNEONVcvtImm32OpValue";
 456   let DecoderMethod = "DecodeVCVTImmOperand";
 457 }
 458
 459 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 460 def rot_imm_XFORM: SDNodeXForm<imm, [{
 461   switch (N->getZExtValue()){
 462   default: assert(0);
 463   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 464   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 465   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 466   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 467   }
 468 }]>;
 469 def RotImmAsmOperand : AsmOperandClass {
 470   let Name = "RotImm";
 471   let ParserMethod = "parseRotImm";
 472 }
 473 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 474     int32_t v = N->getZExtValue();
 475     return v == 8 || v == 16 || v == 24; }],
 476     rot_imm_XFORM> {
 477   let PrintMethod = "printRotImmOperand";
 478   let ParserMatchClass = RotImmAsmOperand;
 479 }
 480
 481 // shift_imm: An integer that encodes a shift amount and the type of shift
 482 // (asr or lsl). The 6-bit immediate encodes as:
 483 //    {5}     0 ==> lsl
 484 //            1     asr
 485 //    {4-0}   imm5 shift amount.
 486 //            asr #32 encoded as imm5 == 0.
 487 def ShifterImmAsmOperand : AsmOperandClass {
 488   let Name = "ShifterImm";
 489   let ParserMethod = "parseShifterImm";
 490 }
 491 def shift_imm : Operand<i32> {
 492   let PrintMethod = "printShiftImmOperand";
 493   let ParserMatchClass = ShifterImmAsmOperand;
 494 }
 495
 496 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 497 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 498 def so_reg_reg : Operand<i32>,  // reg reg imm
 499                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 500                                 [shl, srl, sra, rotr]> {
 501   let EncoderMethod = "getSORegRegOpValue";
 502   let PrintMethod = "printSORegRegOperand";
 503   let DecoderMethod = "DecodeSORegRegOperand";
 504   let ParserMatchClass = ShiftedRegAsmOperand;
 505   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 506 }
 507
 508 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 509 def so_reg_imm : Operand<i32>, // reg imm
 510                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 511                                 [shl, srl, sra, rotr]> {
 512   let EncoderMethod = "getSORegImmOpValue";
 513   let PrintMethod = "printSORegImmOperand";
 514   let DecoderMethod = "DecodeSORegImmOperand";
 515   let ParserMatchClass = ShiftedImmAsmOperand;
 516   let MIOperandInfo = (ops GPR, i32imm);
 517 }
 518
 519 // FIXME: Does this need to be distinct from so_reg?
 520 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 521                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 522                                   [shl,srl,sra,rotr]> {
 523   let EncoderMethod = "getSORegRegOpValue";
 524   let PrintMethod = "printSORegRegOperand";
 525   let DecoderMethod = "DecodeSORegRegOperand";
 526   let ParserMatchClass = ShiftedRegAsmOperand;
 527   let MIOperandInfo = (ops GPR, GPR, i32imm);
 528 }
 529
 530 // FIXME: Does this need to be distinct from so_reg?
 531 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 532                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 533                                   [shl,srl,sra,rotr]> {
 534   let EncoderMethod = "getSORegImmOpValue";
 535   let PrintMethod = "printSORegImmOperand";
 536   let DecoderMethod = "DecodeSORegImmOperand";
 537   let ParserMatchClass = ShiftedImmAsmOperand;
 538   let MIOperandInfo = (ops GPR, i32imm);
 539 }
 540
 541
 542 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 543 // 8-bit immediate rotated by an arbitrary number of bits.
 544 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 545 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 546     return ARM_AM::getSOImmVal(Imm) != -1;
 547   }]> {
 548   let EncoderMethod = "getSOImmOpValue";
 549   let ParserMatchClass = SOImmAsmOperand;
 550   let DecoderMethod = "DecodeSOImmOperand";
 551 }
 552
 553 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 554 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 555 // get the first/second pieces.
 556 def so_imm2part : PatLeaf<(imm), [{
 557       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 558 }]>;
 559
 560 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 561 ///
 562 def arm_i32imm : PatLeaf<(imm), [{
 563   if (Subtarget->hasV6T2Ops())
 564     return true;
 565   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 566 }]>;
 567
 568 /// imm0_1 predicate - Immediate in the range [0,1].
 569 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 570 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 571
 572 /// imm0_3 predicate - Immediate in the range [0,3].
 573 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 574 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 575
 576 /// imm0_7 predicate - Immediate in the range [0,7].
 577 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 578 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 579   return Imm >= 0 && Imm < 8;
 580 }]> {
 581   let ParserMatchClass = Imm0_7AsmOperand;
 582 }
 583
 584 /// imm8 predicate - Immediate is exactly 8.
 585 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 586 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 587   let ParserMatchClass = Imm8AsmOperand;
 588 }
 589
 590 /// imm16 predicate - Immediate is exactly 16.
 591 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 592 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 593   let ParserMatchClass = Imm16AsmOperand;
 594 }
 595
 596 /// imm32 predicate - Immediate is exactly 32.
 597 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 598 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 599   let ParserMatchClass = Imm32AsmOperand;
 600 }
 601
 602 /// imm1_7 predicate - Immediate in the range [1,7].
 603 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 604 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 605   let ParserMatchClass = Imm1_7AsmOperand;
 606 }
 607
 608 /// imm1_15 predicate - Immediate in the range [1,15].
 609 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 610 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 611   let ParserMatchClass = Imm1_15AsmOperand;
 612 }
 613
 614 /// imm1_31 predicate - Immediate in the range [1,31].
 615 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 616 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 617   let ParserMatchClass = Imm1_31AsmOperand;
 618 }
 619
 620 /// imm0_15 predicate - Immediate in the range [0,15].
 621 def Imm0_15AsmOperand: ImmAsmOperand {
 622   let Name = "Imm0_15";
 623   let DiagnosticType = "ImmRange0_15";
 624 }
 625 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 626   return Imm >= 0 && Imm < 16;
 627 }]> {
 628   let ParserMatchClass = Imm0_15AsmOperand;
 629 }
 630
 631 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 632 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 633 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 634   return Imm >= 0 && Imm < 32;
 635 }]> {
 636   let ParserMatchClass = Imm0_31AsmOperand;
 637 }
 638
 639 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 640 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 641 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 642   return Imm >= 0 && Imm < 32;
 643 }]> {
 644   let ParserMatchClass = Imm0_32AsmOperand;
 645 }
 646
 647 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 648 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 649 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 650   return Imm >= 0 && Imm < 64;
 651 }]> {
 652   let ParserMatchClass = Imm0_63AsmOperand;
 653 }
 654
 655 /// imm0_255 predicate - Immediate in the range [0,255].
 656 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 657 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 658   let ParserMatchClass = Imm0_255AsmOperand;
 659 }
 660
 661 /// imm0_65535 - An immediate is in the range [0.65535].
 662 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 663 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 664   return Imm >= 0 && Imm < 65536;
 665 }]> {
 666   let ParserMatchClass = Imm0_65535AsmOperand;
 667 }
 668
 669 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 670 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 671   return -Imm >= 0 && -Imm < 65536;
 672 }]>;
 673
 674 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 675 // a relocatable expression.
 676 //
 677 // FIXME: This really needs a Thumb version separate from the ARM version.
 678 // While the range is the same, and can thus use the same match class,
 679 // the encoding is different so it should have a different encoder method.
 680 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 681 def imm0_65535_expr : Operand<i32> {
 682   let EncoderMethod = "getHiLo16ImmOpValue";
 683   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 684 }
 685
 686 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 687 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 688 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 689   return Imm >= 0 && Imm <= 0xffffff;
 690 }]> {
 691   let ParserMatchClass = Imm24bitAsmOperand;
 692 }
 693
 694
 695 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 696 /// e.g., 0xf000ffff
 697 def BitfieldAsmOperand : AsmOperandClass {
 698   let Name = "Bitfield";
 699   let ParserMethod = "parseBitfield";
 700 }
 701
 702 def bf_inv_mask_imm : Operand<i32>,
 703                       PatLeaf<(imm), [{
 704   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 705 }] > {
 706   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 707   let PrintMethod = "printBitfieldInvMaskImmOperand";
 708   let DecoderMethod = "DecodeBitfieldMaskOperand";
 709   let ParserMatchClass = BitfieldAsmOperand;
 710 }
 711
 712 def imm1_32_XFORM: SDNodeXForm<imm, [{
 713   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 714 }]>;
 715 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 716 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 717    uint64_t Imm = N->getZExtValue();
 718    return Imm > 0 && Imm <= 32;
 719  }],
 720     imm1_32_XFORM> {
 721   let PrintMethod = "printImmPlusOneOperand";
 722   let ParserMatchClass = Imm1_32AsmOperand;
 723 }
 724
 725 def imm1_16_XFORM: SDNodeXForm<imm, [{
 726   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 727 }]>;
 728 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 729 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 730     imm1_16_XFORM> {
 731   let PrintMethod = "printImmPlusOneOperand";
 732   let ParserMatchClass = Imm1_16AsmOperand;
 733 }
 734
 735 // Define ARM specific addressing modes.
 736 // addrmode_imm12 := reg +/- imm12
 737 //
 738 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 739 def addrmode_imm12 : Operand<i32>,
 740                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 741   // 12-bit immediate operand. Note that instructions using this encode
 742   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 743   // immediate values are as normal.
 744
 745   let EncoderMethod = "getAddrModeImm12OpValue";
 746   let PrintMethod = "printAddrModeImm12Operand";
 747   let DecoderMethod = "DecodeAddrModeImm12Operand";
 748   let ParserMatchClass = MemImm12OffsetAsmOperand;
 749   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 750 }
 751 // ldst_so_reg := reg +/- reg shop imm
 752 //
 753 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 754 def ldst_so_reg : Operand<i32>,
 755                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 756   let EncoderMethod = "getLdStSORegOpValue";
 757   // FIXME: Simplify the printer
 758   let PrintMethod = "printAddrMode2Operand";
 759   let DecoderMethod = "DecodeSORegMemOperand";
 760   let ParserMatchClass = MemRegOffsetAsmOperand;
 761   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 762 }
 763
 764 // postidx_imm8 := +/- [0,255]
 765 //
 766 // 9 bit value:
 767 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 768 //  {7-0}     [0,255] imm8 value.
 769 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 770 def postidx_imm8 : Operand<i32> {
 771   let PrintMethod = "printPostIdxImm8Operand";
 772   let ParserMatchClass = PostIdxImm8AsmOperand;
 773   let MIOperandInfo = (ops i32imm);
 774 }
 775
 776 // postidx_imm8s4 := +/- [0,1020]
 777 //
 778 // 9 bit value:
 779 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 780 //  {7-0}     [0,255] imm8 value, scaled by 4.
 781 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 782 def postidx_imm8s4 : Operand<i32> {
 783   let PrintMethod = "printPostIdxImm8s4Operand";
 784   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 785   let MIOperandInfo = (ops i32imm);
 786 }
 787
 788
 789 // postidx_reg := +/- reg
 790 //
 791 def PostIdxRegAsmOperand : AsmOperandClass {
 792   let Name = "PostIdxReg";
 793   let ParserMethod = "parsePostIdxReg";
 794 }
 795 def postidx_reg : Operand<i32> {
 796   let EncoderMethod = "getPostIdxRegOpValue";
 797   let DecoderMethod = "DecodePostIdxReg";
 798   let PrintMethod = "printPostIdxRegOperand";
 799   let ParserMatchClass = PostIdxRegAsmOperand;
 800   let MIOperandInfo = (ops GPRnopc, i32imm);
 801 }
 802
 803
 804 // addrmode2 := reg +/- imm12
 805 //           := reg +/- reg shop imm
 806 //
 807 // FIXME: addrmode2 should be refactored the rest of the way to always
 808 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 809 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 810 def addrmode2 : Operand<i32>,
 811                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 812   let EncoderMethod = "getAddrMode2OpValue";
 813   let PrintMethod = "printAddrMode2Operand";
 814   let ParserMatchClass = AddrMode2AsmOperand;
 815   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 816 }
 817
 818 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 819   let Name = "PostIdxRegShifted";
 820   let ParserMethod = "parsePostIdxReg";
 821 }
 822 def am2offset_reg : Operand<i32>,
 823                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 824                 [], [SDNPWantRoot]> {
 825   let EncoderMethod = "getAddrMode2OffsetOpValue";
 826   let PrintMethod = "printAddrMode2OffsetOperand";
 827   // When using this for assembly, it's always as a post-index offset.
 828   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 829   let MIOperandInfo = (ops GPRnopc, i32imm);
 830 }
 831
 832 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 833 // the GPR is purely vestigal at this point.
 834 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 835 def am2offset_imm : Operand<i32>,
 836                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 837                 [], [SDNPWantRoot]> {
 838   let EncoderMethod = "getAddrMode2OffsetOpValue";
 839   let PrintMethod = "printAddrMode2OffsetOperand";
 840   let ParserMatchClass = AM2OffsetImmAsmOperand;
 841   let MIOperandInfo = (ops GPRnopc, i32imm);
 842 }
 843
 844
 845 // addrmode3 := reg +/- reg
 846 // addrmode3 := reg +/- imm8
 847 //
 848 // FIXME: split into imm vs. reg versions.
 849 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 850 def addrmode3 : Operand<i32>,
 851                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 852   let EncoderMethod = "getAddrMode3OpValue";
 853   let PrintMethod = "printAddrMode3Operand";
 854   let ParserMatchClass = AddrMode3AsmOperand;
 855   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 856 }
 857
 858 // FIXME: split into imm vs. reg versions.
 859 // FIXME: parser method to handle +/- register.
 860 def AM3OffsetAsmOperand : AsmOperandClass {
 861   let Name = "AM3Offset";
 862   let ParserMethod = "parseAM3Offset";
 863 }
 864 def am3offset : Operand<i32>,
 865                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 866                                [], [SDNPWantRoot]> {
 867   let EncoderMethod = "getAddrMode3OffsetOpValue";
 868   let PrintMethod = "printAddrMode3OffsetOperand";
 869   let ParserMatchClass = AM3OffsetAsmOperand;
 870   let MIOperandInfo = (ops GPR, i32imm);
 871 }
 872
 873 // ldstm_mode := {ia, ib, da, db}
 874 //
 875 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 876   let EncoderMethod = "getLdStmModeOpValue";
 877   let PrintMethod = "printLdStmModeOperand";
 878 }
 879
 880 // addrmode5 := reg +/- imm8*4
 881 //
 882 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 883 def addrmode5 : Operand<i32>,
 884                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 885   let PrintMethod = "printAddrMode5Operand";
 886   let EncoderMethod = "getAddrMode5OpValue";
 887   let DecoderMethod = "DecodeAddrMode5Operand";
 888   let ParserMatchClass = AddrMode5AsmOperand;
 889   let MIOperandInfo = (ops GPR:$base, i32imm);
 890 }
 891
 892 // addrmode6 := reg with optional alignment
 893 //
 894 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 895 def addrmode6 : Operand<i32>,
 896                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 897   let PrintMethod = "printAddrMode6Operand";
 898   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 899   let EncoderMethod = "getAddrMode6AddressOpValue";
 900   let DecoderMethod = "DecodeAddrMode6Operand";
 901   let ParserMatchClass = AddrMode6AsmOperand;
 902 }
 903
 904 def am6offset : Operand<i32>,
 905                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 906                                [], [SDNPWantRoot]> {
 907   let PrintMethod = "printAddrMode6OffsetOperand";
 908   let MIOperandInfo = (ops GPR);
 909   let EncoderMethod = "getAddrMode6OffsetOpValue";
 910   let DecoderMethod = "DecodeGPRRegisterClass";
 911 }
 912
 913 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 914 // (single element from one lane) for size 32.
 915 def addrmode6oneL32 : Operand<i32>,
 916                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 917   let PrintMethod = "printAddrMode6Operand";
 918   let MIOperandInfo = (ops GPR:$addr, i32imm);
 919   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 920 }
 921
 922 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 923 // instructions, specifically VLD4-dup.
 924 def addrmode6dup : Operand<i32>,
 925                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 926   let PrintMethod = "printAddrMode6Operand";
 927   let MIOperandInfo = (ops GPR:$addr, i32imm);
 928   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 929   // FIXME: This is close, but not quite right. The alignment specifier is
 930   // different.
 931   let ParserMatchClass = AddrMode6AsmOperand;
 932 }
 933
 934 // addrmodepc := pc + reg
 935 //
 936 def addrmodepc : Operand<i32>,
 937                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 938   let PrintMethod = "printAddrModePCOperand";
 939   let MIOperandInfo = (ops GPR, i32imm);
 940 }
 941
 942 // addr_offset_none := reg
 943 //
 944 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
 945 def addr_offset_none : Operand<i32>,
 946                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
 947   let PrintMethod = "printAddrMode7Operand";
 948   let DecoderMethod = "DecodeAddrMode7Operand";
 949   let ParserMatchClass = MemNoOffsetAsmOperand;
 950   let MIOperandInfo = (ops GPR:$base);
 951 }
 952
 953 def nohash_imm : Operand<i32> {
 954   let PrintMethod = "printNoHashImmediate";
 955 }
 956
 957 def CoprocNumAsmOperand : AsmOperandClass {
 958   let Name = "CoprocNum";
 959   let ParserMethod = "parseCoprocNumOperand";
 960 }
 961 def p_imm : Operand<i32> {
 962   let PrintMethod = "printPImmediate";
 963   let ParserMatchClass = CoprocNumAsmOperand;
 964   let DecoderMethod = "DecodeCoprocessor";
 965 }
 966
 967 def pf_imm : Operand<i32> {
 968   let PrintMethod = "printPImmediate";
 969   let ParserMatchClass = CoprocNumAsmOperand;
 970 }
 971
 972 def CoprocRegAsmOperand : AsmOperandClass {
 973   let Name = "CoprocReg";
 974   let ParserMethod = "parseCoprocRegOperand";
 975 }
 976 def c_imm : Operand<i32> {
 977   let PrintMethod = "printCImmediate";
 978   let ParserMatchClass = CoprocRegAsmOperand;
 979 }
 980 def CoprocOptionAsmOperand : AsmOperandClass {
 981   let Name = "CoprocOption";
 982   let ParserMethod = "parseCoprocOptionOperand";
 983 }
 984 def coproc_option_imm : Operand<i32> {
 985   let PrintMethod = "printCoprocOptionImm";
 986   let ParserMatchClass = CoprocOptionAsmOperand;
 987 }
 988
 989 //===----------------------------------------------------------------------===//
 990
 991 include "ARMInstrFormats.td"
 992
 993 //===----------------------------------------------------------------------===//
 994 // Multiclass helpers...
 995 //
 996
 997 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 998 /// binop that produces a value.
 999 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1000 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1001                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1002                         PatFrag opnode, bit Commutable = 0> {
1003   // The register-immediate version is re-materializable. This is useful
1004   // in particular for taking the address of a local.
1005   let isReMaterializable = 1 in {
1006   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1007                iii, opc, "\t$Rd, $Rn, $imm",
1008                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
1009     bits<4> Rd;
1010     bits<4> Rn;
1011     bits<12> imm;
1012     let Inst{25} = 1;
1013     let Inst{19-16} = Rn;
1014     let Inst{15-12} = Rd;
1015     let Inst{11-0} = imm;
1016   }
1017   }
1018   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1019                iir, opc, "\t$Rd, $Rn, $Rm",
1020                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
1021     bits<4> Rd;
1022     bits<4> Rn;
1023     bits<4> Rm;
1024     let Inst{25} = 0;
1025     let isCommutable = Commutable;
1026     let Inst{19-16} = Rn;
1027     let Inst{15-12} = Rd;
1028     let Inst{11-4} = 0b00000000;
1029     let Inst{3-0} = Rm;
1030   }
1031
1032   def rsi : AsI1<opcod, (outs GPR:$Rd),
1033                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1034                iis, opc, "\t$Rd, $Rn, $shift",
1035                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
1036     bits<4> Rd;
1037     bits<4> Rn;
1038     bits<12> shift;
1039     let Inst{25} = 0;
1040     let Inst{19-16} = Rn;
1041     let Inst{15-12} = Rd;
1042     let Inst{11-5} = shift{11-5};
1043     let Inst{4} = 0;
1044     let Inst{3-0} = shift{3-0};
1045   }
1046
1047   def rsr : AsI1<opcod, (outs GPR:$Rd),
1048                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1049                iis, opc, "\t$Rd, $Rn, $shift",
1050                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
1051     bits<4> Rd;
1052     bits<4> Rn;
1053     bits<12> shift;
1054     let Inst{25} = 0;
1055     let Inst{19-16} = Rn;
1056     let Inst{15-12} = Rd;
1057     let Inst{11-8} = shift{11-8};
1058     let Inst{7} = 0;
1059     let Inst{6-5} = shift{6-5};
1060     let Inst{4} = 1;
1061     let Inst{3-0} = shift{3-0};
1062   }
1063 }
1064
1065 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1066 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1067 /// it is equivalent to the AsI1_bin_irs counterpart.
1068 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1069 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1070                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1071                         PatFrag opnode, bit Commutable = 0> {
1072   // The register-immediate version is re-materializable. This is useful
1073   // in particular for taking the address of a local.
1074   let isReMaterializable = 1 in {
1075   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1076                iii, opc, "\t$Rd, $Rn, $imm",
1077                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]> {
1078     bits<4> Rd;
1079     bits<4> Rn;
1080     bits<12> imm;
1081     let Inst{25} = 1;
1082     let Inst{19-16} = Rn;
1083     let Inst{15-12} = Rd;
1084     let Inst{11-0} = imm;
1085   }
1086   }
1087   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1088                iir, opc, "\t$Rd, $Rn, $Rm",
1089                [/* pattern left blank */]> {
1090     bits<4> Rd;
1091     bits<4> Rn;
1092     bits<4> Rm;
1093     let Inst{11-4} = 0b00000000;
1094     let Inst{25} = 0;
1095     let Inst{3-0} = Rm;
1096     let Inst{15-12} = Rd;
1097     let Inst{19-16} = Rn;
1098   }
1099
1100   def rsi : AsI1<opcod, (outs GPR:$Rd),
1101                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1102                iis, opc, "\t$Rd, $Rn, $shift",
1103                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]> {
1104     bits<4> Rd;
1105     bits<4> Rn;
1106     bits<12> shift;
1107     let Inst{25} = 0;
1108     let Inst{19-16} = Rn;
1109     let Inst{15-12} = Rd;
1110     let Inst{11-5} = shift{11-5};
1111     let Inst{4} = 0;
1112     let Inst{3-0} = shift{3-0};
1113   }
1114
1115   def rsr : AsI1<opcod, (outs GPR:$Rd),
1116                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1117                iis, opc, "\t$Rd, $Rn, $shift",
1118                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]> {
1119     bits<4> Rd;
1120     bits<4> Rn;
1121     bits<12> shift;
1122     let Inst{25} = 0;
1123     let Inst{19-16} = Rn;
1124     let Inst{15-12} = Rd;
1125     let Inst{11-8} = shift{11-8};
1126     let Inst{7} = 0;
1127     let Inst{6-5} = shift{6-5};
1128     let Inst{4} = 1;
1129     let Inst{3-0} = shift{3-0};
1130   }
1131 }
1132
1133 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1134 ///
1135 /// These opcodes will be converted to the real non-S opcodes by
1136 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1137 let hasPostISelHook = 1, Defs = [CPSR] in {
1138 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1139                           InstrItinClass iis, PatFrag opnode,
1140                           bit Commutable = 0> {
1141   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1142                          4, iii,
1143                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>;
1144
1145   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1146                          4, iir,
1147                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]> {
1148     let isCommutable = Commutable;
1149   }
1150   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1151                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1152                           4, iis,
1153                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1154                                                 so_reg_imm:$shift))]>;
1155
1156   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1157                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1158                           4, iis,
1159                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1160                                                 so_reg_reg:$shift))]>;
1161 }
1162 }
1163
1164 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1165 /// operands are reversed.
1166 let hasPostISelHook = 1, Defs = [CPSR] in {
1167 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1168                           InstrItinClass iis, PatFrag opnode,
1169                           bit Commutable = 0> {
1170   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1171                          4, iii,
1172                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>;
1173
1174   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1175                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1176                           4, iis,
1177                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1178                                              GPR:$Rn))]>;
1179
1180   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1181                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1182                           4, iis,
1183                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1184                                              GPR:$Rn))]>;
1185 }
1186 }
1187
1188 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1189 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1190 /// a explicit result, only implicitly set CPSR.
1191 let isCompare = 1, Defs = [CPSR] in {
1192 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1193                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1194                        PatFrag opnode, bit Commutable = 0> {
1195   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1196                opc, "\t$Rn, $imm",
1197                [(opnode GPR:$Rn, so_imm:$imm)]> {
1198     bits<4> Rn;
1199     bits<12> imm;
1200     let Inst{25} = 1;
1201     let Inst{20} = 1;
1202     let Inst{19-16} = Rn;
1203     let Inst{15-12} = 0b0000;
1204     let Inst{11-0} = imm;
1205
1206     let Unpredictable{15-12} = 0b1111;
1207   }
1208   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1209                opc, "\t$Rn, $Rm",
1210                [(opnode GPR:$Rn, GPR:$Rm)]> {
1211     bits<4> Rn;
1212     bits<4> Rm;
1213     let isCommutable = Commutable;
1214     let Inst{25} = 0;
1215     let Inst{20} = 1;
1216     let Inst{19-16} = Rn;
1217     let Inst{15-12} = 0b0000;
1218     let Inst{11-4} = 0b00000000;
1219     let Inst{3-0} = Rm;
1220
1221     let Unpredictable{15-12} = 0b1111;
1222   }
1223   def rsi : AI1<opcod, (outs),
1224                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1225                opc, "\t$Rn, $shift",
1226                [(opnode GPR:$Rn, so_reg_imm:$shift)]> {
1227     bits<4> Rn;
1228     bits<12> shift;
1229     let Inst{25} = 0;
1230     let Inst{20} = 1;
1231     let Inst{19-16} = Rn;
1232     let Inst{15-12} = 0b0000;
1233     let Inst{11-5} = shift{11-5};
1234     let Inst{4} = 0;
1235     let Inst{3-0} = shift{3-0};
1236
1237     let Unpredictable{15-12} = 0b1111;
1238   }
1239   def rsr : AI1<opcod, (outs),
1240                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1241                opc, "\t$Rn, $shift",
1242                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]> {
1243     bits<4> Rn;
1244     bits<12> shift;
1245     let Inst{25} = 0;
1246     let Inst{20} = 1;
1247     let Inst{19-16} = Rn;
1248     let Inst{15-12} = 0b0000;
1249     let Inst{11-8} = shift{11-8};
1250     let Inst{7} = 0;
1251     let Inst{6-5} = shift{6-5};
1252     let Inst{4} = 1;
1253     let Inst{3-0} = shift{3-0};
1254
1255     let Unpredictable{15-12} = 0b1111;
1256   }
1257
1258 }
1259 }
1260
1261 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1262 /// register and one whose operand is a register rotated by 8/16/24.
1263 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1264 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1265   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1266           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1267           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1268        Requires<[IsARM, HasV6]> {
1269   bits<4> Rd;
1270   bits<4> Rm;
1271   bits<2> rot;
1272   let Inst{19-16} = 0b1111;
1273   let Inst{15-12} = Rd;
1274   let Inst{11-10} = rot;
1275   let Inst{3-0}   = Rm;
1276 }
1277
1278 class AI_ext_rrot_np<bits<8> opcod, string opc>
1279   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1280           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1281        Requires<[IsARM, HasV6]> {
1282   bits<2> rot;
1283   let Inst{19-16} = 0b1111;
1284   let Inst{11-10} = rot;
1285 }
1286
1287 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1288 /// register and one whose operand is a register rotated by 8/16/24.
1289 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1290   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1291           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1292           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1293                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1294         Requires<[IsARM, HasV6]> {
1295   bits<4> Rd;
1296   bits<4> Rm;
1297   bits<4> Rn;
1298   bits<2> rot;
1299   let Inst{19-16} = Rn;
1300   let Inst{15-12} = Rd;
1301   let Inst{11-10} = rot;
1302   let Inst{9-4}   = 0b000111;
1303   let Inst{3-0}   = Rm;
1304 }
1305
1306 class AI_exta_rrot_np<bits<8> opcod, string opc>
1307   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1308           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1309        Requires<[IsARM, HasV6]> {
1310   bits<4> Rn;
1311   bits<2> rot;
1312   let Inst{19-16} = Rn;
1313   let Inst{11-10} = rot;
1314 }
1315
1316 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1317 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1318 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1319                              bit Commutable = 0> {
1320   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1321   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1322                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1323                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1324                Requires<[IsARM]> {
1325     bits<4> Rd;
1326     bits<4> Rn;
1327     bits<12> imm;
1328     let Inst{25} = 1;
1329     let Inst{15-12} = Rd;
1330     let Inst{19-16} = Rn;
1331     let Inst{11-0} = imm;
1332   }
1333   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1334                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1335                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1336                Requires<[IsARM]> {
1337     bits<4> Rd;
1338     bits<4> Rn;
1339     bits<4> Rm;
1340     let Inst{11-4} = 0b00000000;
1341     let Inst{25} = 0;
1342     let isCommutable = Commutable;
1343     let Inst{3-0} = Rm;
1344     let Inst{15-12} = Rd;
1345     let Inst{19-16} = Rn;
1346   }
1347   def rsi : AsI1<opcod, (outs GPR:$Rd),
1348                 (ins GPR:$Rn, so_reg_imm:$shift),
1349                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1350               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1351                Requires<[IsARM]> {
1352     bits<4> Rd;
1353     bits<4> Rn;
1354     bits<12> shift;
1355     let Inst{25} = 0;
1356     let Inst{19-16} = Rn;
1357     let Inst{15-12} = Rd;
1358     let Inst{11-5} = shift{11-5};
1359     let Inst{4} = 0;
1360     let Inst{3-0} = shift{3-0};
1361   }
1362   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1363                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1364                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1365               [(set GPRnopc:$Rd, CPSR,
1366                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1367                Requires<[IsARM]> {
1368     bits<4> Rd;
1369     bits<4> Rn;
1370     bits<12> shift;
1371     let Inst{25} = 0;
1372     let Inst{19-16} = Rn;
1373     let Inst{15-12} = Rd;
1374     let Inst{11-8} = shift{11-8};
1375     let Inst{7} = 0;
1376     let Inst{6-5} = shift{6-5};
1377     let Inst{4} = 1;
1378     let Inst{3-0} = shift{3-0};
1379   }
1380   }
1381 }
1382
1383 /// AI1_rsc_irs - Define instructions and patterns for rsc
1384 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1385 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1386   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1387   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1388                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1389                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1390                Requires<[IsARM]> {
1391     bits<4> Rd;
1392     bits<4> Rn;
1393     bits<12> imm;
1394     let Inst{25} = 1;
1395     let Inst{15-12} = Rd;
1396     let Inst{19-16} = Rn;
1397     let Inst{11-0} = imm;
1398   }
1399   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1400                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1401                [/* pattern left blank */]> {
1402     bits<4> Rd;
1403     bits<4> Rn;
1404     bits<4> Rm;
1405     let Inst{11-4} = 0b00000000;
1406     let Inst{25} = 0;
1407     let Inst{3-0} = Rm;
1408     let Inst{15-12} = Rd;
1409     let Inst{19-16} = Rn;
1410   }
1411   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1412                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1413               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1414                Requires<[IsARM]> {
1415     bits<4> Rd;
1416     bits<4> Rn;
1417     bits<12> shift;
1418     let Inst{25} = 0;
1419     let Inst{19-16} = Rn;
1420     let Inst{15-12} = Rd;
1421     let Inst{11-5} = shift{11-5};
1422     let Inst{4} = 0;
1423     let Inst{3-0} = shift{3-0};
1424   }
1425   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1426                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1427               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1428                Requires<[IsARM]> {
1429     bits<4> Rd;
1430     bits<4> Rn;
1431     bits<12> shift;
1432     let Inst{25} = 0;
1433     let Inst{19-16} = Rn;
1434     let Inst{15-12} = Rd;
1435     let Inst{11-8} = shift{11-8};
1436     let Inst{7} = 0;
1437     let Inst{6-5} = shift{6-5};
1438     let Inst{4} = 1;
1439     let Inst{3-0} = shift{3-0};
1440   }
1441   }
1442 }
1443
1444 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1445 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1446            InstrItinClass iir, PatFrag opnode> {
1447   // Note: We use the complex addrmode_imm12 rather than just an input
1448   // GPR and a constrained immediate so that we can use this to match
1449   // frame index references and avoid matching constant pool references.
1450   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1451                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1452                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1453     bits<4>  Rt;
1454     bits<17> addr;
1455     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1456     let Inst{19-16} = addr{16-13};  // Rn
1457     let Inst{15-12} = Rt;
1458     let Inst{11-0}  = addr{11-0};   // imm12
1459   }
1460   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1461                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1462                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1463     bits<4>  Rt;
1464     bits<17> shift;
1465     let shift{4}    = 0;            // Inst{4} = 0
1466     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1467     let Inst{19-16} = shift{16-13}; // Rn
1468     let Inst{15-12} = Rt;
1469     let Inst{11-0}  = shift{11-0};
1470   }
1471 }
1472 }
1473
1474 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1475 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1476            InstrItinClass iir, PatFrag opnode> {
1477   // Note: We use the complex addrmode_imm12 rather than just an input
1478   // GPR and a constrained immediate so that we can use this to match
1479   // frame index references and avoid matching constant pool references.
1480   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1481                    (ins addrmode_imm12:$addr),
1482                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1483                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1484     bits<4>  Rt;
1485     bits<17> addr;
1486     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1487     let Inst{19-16} = addr{16-13};  // Rn
1488     let Inst{15-12} = Rt;
1489     let Inst{11-0}  = addr{11-0};   // imm12
1490   }
1491   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1492                    (ins ldst_so_reg:$shift),
1493                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1494                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1495     bits<4>  Rt;
1496     bits<17> shift;
1497     let shift{4}    = 0;            // Inst{4} = 0
1498     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1499     let Inst{19-16} = shift{16-13}; // Rn
1500     let Inst{15-12} = Rt;
1501     let Inst{11-0}  = shift{11-0};
1502   }
1503 }
1504 }
1505
1506
1507 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1508            InstrItinClass iir, PatFrag opnode> {
1509   // Note: We use the complex addrmode_imm12 rather than just an input
1510   // GPR and a constrained immediate so that we can use this to match
1511   // frame index references and avoid matching constant pool references.
1512   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1513                    (ins GPR:$Rt, addrmode_imm12:$addr),
1514                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1515                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1516     bits<4> Rt;
1517     bits<17> addr;
1518     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1519     let Inst{19-16} = addr{16-13};  // Rn
1520     let Inst{15-12} = Rt;
1521     let Inst{11-0}  = addr{11-0};   // imm12
1522   }
1523   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1524                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1525                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1526     bits<4> Rt;
1527     bits<17> shift;
1528     let shift{4}    = 0;            // Inst{4} = 0
1529     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1530     let Inst{19-16} = shift{16-13}; // Rn
1531     let Inst{15-12} = Rt;
1532     let Inst{11-0}  = shift{11-0};
1533   }
1534 }
1535
1536 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1537            InstrItinClass iir, PatFrag opnode> {
1538   // Note: We use the complex addrmode_imm12 rather than just an input
1539   // GPR and a constrained immediate so that we can use this to match
1540   // frame index references and avoid matching constant pool references.
1541   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1542                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1543                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1544                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1545     bits<4> Rt;
1546     bits<17> addr;
1547     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1548     let Inst{19-16} = addr{16-13};  // Rn
1549     let Inst{15-12} = Rt;
1550     let Inst{11-0}  = addr{11-0};   // imm12
1551   }
1552   def rs : AI2ldst<0b011, 0, isByte, (outs),
1553                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1554                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1555                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1556     bits<4> Rt;
1557     bits<17> shift;
1558     let shift{4}    = 0;            // Inst{4} = 0
1559     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1560     let Inst{19-16} = shift{16-13}; // Rn
1561     let Inst{15-12} = Rt;
1562     let Inst{11-0}  = shift{11-0};
1563   }
1564 }
1565
1566
1567 //===----------------------------------------------------------------------===//
1568 // Instructions
1569 //===----------------------------------------------------------------------===//
1570
1571 //===----------------------------------------------------------------------===//
1572 //  Miscellaneous Instructions.
1573 //
1574
1575 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1576 /// the function.  The first operand is the ID# for this instruction, the second
1577 /// is the index into the MachineConstantPool that this is, the third is the
1578 /// size in bytes of this constant pool entry.
1579 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1580 def CONSTPOOL_ENTRY :
1581 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1582                     i32imm:$size), NoItinerary, []>;
1583
1584 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1585 // from removing one half of the matched pairs. That breaks PEI, which assumes
1586 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1587 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1588 def ADJCALLSTACKUP :
1589 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1590            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1591
1592 def ADJCALLSTACKDOWN :
1593 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1594            [(ARMcallseq_start timm:$amt)]>;
1595 }
1596
1597 // Atomic pseudo-insts which will be lowered to ldrexd/strexd loops.
1598 // (These pseudos use a hand-written selection code).
1599 let usesCustomInserter = 1, Defs = [CPSR], mayLoad = 1, mayStore = 1 in {
1600 def ATOMOR6432   : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1601                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1602                               NoItinerary, []>;
1603 def ATOMXOR6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1604                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1605                               NoItinerary, []>;
1606 def ATOMADD6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1607                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1608                               NoItinerary, []>;
1609 def ATOMSUB6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1610                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1611                               NoItinerary, []>;
1612 def ATOMNAND6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1613                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1614                               NoItinerary, []>;
1615 def ATOMAND6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1616                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1617                               NoItinerary, []>;
1618 def ATOMSWAP6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1619                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1620                               NoItinerary, []>;
1621 def ATOMCMPXCHG6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1622                                  (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
1623                                       GPR:$set1, GPR:$set2),
1624                                  NoItinerary, []>;
1625 }
1626
1627 def HINT : AI<(outs), (ins imm0_255:$imm), MiscFrm, NoItinerary,
1628               "hint", "\t$imm", []>, Requires<[IsARM, HasV6]> {
1629   bits<8> imm;
1630   let Inst{27-8} = 0b00110010000011110000;
1631   let Inst{7-0} = imm;
1632 }
1633
1634 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1635 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1636 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1637 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1638 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1639
1640 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1641              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1642   bits<4> Rd;
1643   bits<4> Rn;
1644   bits<4> Rm;
1645   let Inst{3-0} = Rm;
1646   let Inst{15-12} = Rd;
1647   let Inst{19-16} = Rn;
1648   let Inst{27-20} = 0b01101000;
1649   let Inst{7-4} = 0b1011;
1650   let Inst{11-8} = 0b1111;
1651   let Unpredictable{11-8} = 0b1111;
1652 }
1653
1654 // The 16-bit operand $val can be used by a debugger to store more information
1655 // about the breakpoint.
1656 def BKPT : AI<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1657               "bkpt", "\t$val", []>, Requires<[IsARM]> {
1658   bits<16> val;
1659   let Inst{3-0} = val{3-0};
1660   let Inst{19-8} = val{15-4};
1661   let Inst{27-20} = 0b00010010;
1662   let Inst{7-4} = 0b0111;
1663 }
1664
1665 // Change Processor State
1666 // FIXME: We should use InstAlias to handle the optional operands.
1667 class CPS<dag iops, string asm_ops>
1668   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1669         []>, Requires<[IsARM]> {
1670   bits<2> imod;
1671   bits<3> iflags;
1672   bits<5> mode;
1673   bit M;
1674
1675   let Inst{31-28} = 0b1111;
1676   let Inst{27-20} = 0b00010000;
1677   let Inst{19-18} = imod;
1678   let Inst{17}    = M; // Enabled if mode is set;
1679   let Inst{16-9}  = 0b00000000;
1680   let Inst{8-6}   = iflags;
1681   let Inst{5}     = 0;
1682   let Inst{4-0}   = mode;
1683 }
1684
1685 let DecoderMethod = "DecodeCPSInstruction" in {
1686 let M = 1 in
1687   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1688                   "$imod\t$iflags, $mode">;
1689 let mode = 0, M = 0 in
1690   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1691
1692 let imod = 0, iflags = 0, M = 1 in
1693   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1694 }
1695
1696 // Preload signals the memory system of possible future data/instruction access.
1697 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1698
1699   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1700                 !strconcat(opc, "\t$addr"),
1701                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1702     bits<4> Rt;
1703     bits<17> addr;
1704     let Inst{31-26} = 0b111101;
1705     let Inst{25} = 0; // 0 for immediate form
1706     let Inst{24} = data;
1707     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1708     let Inst{22} = read;
1709     let Inst{21-20} = 0b01;
1710     let Inst{19-16} = addr{16-13};  // Rn
1711     let Inst{15-12} = 0b1111;
1712     let Inst{11-0}  = addr{11-0};   // imm12
1713   }
1714
1715   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1716                !strconcat(opc, "\t$shift"),
1717                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1718     bits<17> shift;
1719     let Inst{31-26} = 0b111101;
1720     let Inst{25} = 1; // 1 for register form
1721     let Inst{24} = data;
1722     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1723     let Inst{22} = read;
1724     let Inst{21-20} = 0b01;
1725     let Inst{19-16} = shift{16-13}; // Rn
1726     let Inst{15-12} = 0b1111;
1727     let Inst{11-0}  = shift{11-0};
1728     let Inst{4} = 0;
1729   }
1730 }
1731
1732 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1733 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1734 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1735
1736 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1737                  "setend\t$end", []>, Requires<[IsARM]> {
1738   bits<1> end;
1739   let Inst{31-10} = 0b1111000100000001000000;
1740   let Inst{9} = end;
1741   let Inst{8-0} = 0;
1742 }
1743
1744 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1745              []>, Requires<[IsARM, HasV7]> {
1746   bits<4> opt;
1747   let Inst{27-4} = 0b001100100000111100001111;
1748   let Inst{3-0} = opt;
1749 }
1750
1751 // A5.4 Permanently UNDEFINED instructions.
1752 let isBarrier = 1, isTerminator = 1 in
1753 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1754                "trap", [(trap)]>,
1755            Requires<[IsARM]> {
1756   let Inst = 0xe7ffdefe;
1757 }
1758
1759 // Address computation and loads and stores in PIC mode.
1760 let isNotDuplicable = 1 in {
1761 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1762                             4, IIC_iALUr,
1763                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1764
1765 let AddedComplexity = 10 in {
1766 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1767                             4, IIC_iLoad_r,
1768                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1769
1770 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1771                             4, IIC_iLoad_bh_r,
1772                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1773
1774 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1775                             4, IIC_iLoad_bh_r,
1776                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1777
1778 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1779                             4, IIC_iLoad_bh_r,
1780                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1781
1782 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1783                             4, IIC_iLoad_bh_r,
1784                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1785 }
1786 let AddedComplexity = 10 in {
1787 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1788       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1789
1790 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1791       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1792                                                    addrmodepc:$addr)]>;
1793
1794 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1795       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1796 }
1797 } // isNotDuplicable = 1
1798
1799
1800 // LEApcrel - Load a pc-relative address into a register without offending the
1801 // assembler.
1802 let neverHasSideEffects = 1, isReMaterializable = 1 in
1803 // The 'adr' mnemonic encodes differently if the label is before or after
1804 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1805 // know until then which form of the instruction will be used.
1806 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1807                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []> {
1808   bits<4> Rd;
1809   bits<14> label;
1810   let Inst{27-25} = 0b001;
1811   let Inst{24} = 0;
1812   let Inst{23-22} = label{13-12};
1813   let Inst{21} = 0;
1814   let Inst{20} = 0;
1815   let Inst{19-16} = 0b1111;
1816   let Inst{15-12} = Rd;
1817   let Inst{11-0} = label{11-0};
1818 }
1819
1820 let hasSideEffects = 1 in {
1821 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1822                     4, IIC_iALUi, []>;
1823
1824 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1825                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1826                       4, IIC_iALUi, []>;
1827 }
1828
1829 //===----------------------------------------------------------------------===//
1830 //  Control Flow Instructions.
1831 //
1832
1833 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1834   // ARMV4T and above
1835   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1836                   "bx", "\tlr", [(ARMretflag)]>,
1837                Requires<[IsARM, HasV4T]> {
1838     let Inst{27-0}  = 0b0001001011111111111100011110;
1839   }
1840
1841   // ARMV4 only
1842   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1843                   "mov", "\tpc, lr", [(ARMretflag)]>,
1844                Requires<[IsARM, NoV4T]> {
1845     let Inst{27-0} = 0b0001101000001111000000001110;
1846   }
1847 }
1848
1849 // Indirect branches
1850 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1851   // ARMV4T and above
1852   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1853                   [(brind GPR:$dst)]>,
1854               Requires<[IsARM, HasV4T]> {
1855     bits<4> dst;
1856     let Inst{31-4} = 0b1110000100101111111111110001;
1857     let Inst{3-0}  = dst;
1858   }
1859
1860   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1861                   "bx", "\t$dst", [/* pattern left blank */]>,
1862               Requires<[IsARM, HasV4T]> {
1863     bits<4> dst;
1864     let Inst{27-4} = 0b000100101111111111110001;
1865     let Inst{3-0}  = dst;
1866   }
1867 }
1868
1869 // SP is marked as a use to prevent stack-pointer assignments that appear
1870 // immediately before calls from potentially appearing dead.
1871 let isCall = 1,
1872   // FIXME:  Do we really need a non-predicated version? If so, it should
1873   // at least be a pseudo instruction expanding to the predicated version
1874   // at MC lowering time.
1875   Defs = [LR], Uses = [SP] in {
1876   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
1877                 IIC_Br, "bl\t$func",
1878                 [(ARMcall tglobaladdr:$func)]>,
1879             Requires<[IsARM]> {
1880     let Inst{31-28} = 0b1110;
1881     bits<24> func;
1882     let Inst{23-0} = func;
1883     let DecoderMethod = "DecodeBranchImmInstruction";
1884   }
1885
1886   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
1887                    IIC_Br, "bl", "\t$func",
1888                    [(ARMcall_pred tglobaladdr:$func)]>,
1889                 Requires<[IsARM]> {
1890     bits<24> func;
1891     let Inst{23-0} = func;
1892     let DecoderMethod = "DecodeBranchImmInstruction";
1893   }
1894
1895   // ARMv5T and above
1896   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
1897                 IIC_Br, "blx\t$func",
1898                 [(ARMcall GPR:$func)]>,
1899             Requires<[IsARM, HasV5T]> {
1900     bits<4> func;
1901     let Inst{31-4} = 0b1110000100101111111111110011;
1902     let Inst{3-0}  = func;
1903   }
1904
1905   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
1906                     IIC_Br, "blx", "\t$func",
1907                     [(ARMcall_pred GPR:$func)]>,
1908                  Requires<[IsARM, HasV5T]> {
1909     bits<4> func;
1910     let Inst{27-4} = 0b000100101111111111110011;
1911     let Inst{3-0}  = func;
1912   }
1913
1914   // ARMv4T
1915   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1916   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
1917                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1918                    Requires<[IsARM, HasV4T]>;
1919
1920   // ARMv4
1921   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
1922                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1923                    Requires<[IsARM, NoV4T]>;
1924
1925   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
1926   // return stack predictor.
1927   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
1928                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
1929                       Requires<[IsARM]>;
1930 }
1931
1932 let isBranch = 1, isTerminator = 1 in {
1933   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1934   // a two-value operand where a dag node expects two operands. :(
1935   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1936                IIC_Br, "b", "\t$target",
1937                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1938     bits<24> target;
1939     let Inst{23-0} = target;
1940     let DecoderMethod = "DecodeBranchImmInstruction";
1941   }
1942
1943   let isBarrier = 1 in {
1944     // B is "predicable" since it's just a Bcc with an 'always' condition.
1945     let isPredicable = 1 in
1946     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
1947     // should be sufficient.
1948     // FIXME: Is B really a Barrier? That doesn't seem right.
1949     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
1950                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>;
1951
1952     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1953     def BR_JTr : ARMPseudoInst<(outs),
1954                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1955                       0, IIC_Br,
1956                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1957     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1958     // into i12 and rs suffixed versions.
1959     def BR_JTm : ARMPseudoInst<(outs),
1960                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1961                      0, IIC_Br,
1962                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1963                        imm:$id)]>;
1964     def BR_JTadd : ARMPseudoInst<(outs),
1965                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1966                    0, IIC_Br,
1967                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1968                      imm:$id)]>;
1969     } // isNotDuplicable = 1, isIndirectBranch = 1
1970   } // isBarrier = 1
1971
1972 }
1973
1974 // BLX (immediate)
1975 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
1976                "blx\t$target", []>,
1977            Requires<[IsARM, HasV5T]> {
1978   let Inst{31-25} = 0b1111101;
1979   bits<25> target;
1980   let Inst{23-0} = target{24-1};
1981   let Inst{24} = target{0};
1982 }
1983
1984 // Branch and Exchange Jazelle
1985 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1986               [/* pattern left blank */]> {
1987   bits<4> func;
1988   let Inst{23-20} = 0b0010;
1989   let Inst{19-8} = 0xfff;
1990   let Inst{7-4} = 0b0010;
1991   let Inst{3-0} = func;
1992 }
1993
1994 // Tail calls.
1995
1996 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
1997   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>;
1998
1999   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>;
2000
2001   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
2002                                  4, IIC_Br, [],
2003                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
2004                                  Requires<[IsARM]>;
2005
2006   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2007                                  4, IIC_Br, [],
2008                                  (BX GPR:$dst)>,
2009                                  Requires<[IsARM]>;
2010 }
2011
2012 // Secure Monitor Call is a system instruction.
2013 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2014               []> {
2015   bits<4> opt;
2016   let Inst{23-4} = 0b01100000000000000111;
2017   let Inst{3-0} = opt;
2018 }
2019
2020 // Supervisor Call (Software Interrupt)
2021 let isCall = 1, Uses = [SP] in {
2022 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []> {
2023   bits<24> svc;
2024   let Inst{23-0} = svc;
2025 }
2026 }
2027
2028 // Store Return State
2029 class SRSI<bit wb, string asm>
2030   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2031        NoItinerary, asm, "", []> {
2032   bits<5> mode;
2033   let Inst{31-28} = 0b1111;
2034   let Inst{27-25} = 0b100;
2035   let Inst{22} = 1;
2036   let Inst{21} = wb;
2037   let Inst{20} = 0;
2038   let Inst{19-16} = 0b1101;  // SP
2039   let Inst{15-5} = 0b00000101000;
2040   let Inst{4-0} = mode;
2041 }
2042
2043 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2044   let Inst{24-23} = 0;
2045 }
2046 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2047   let Inst{24-23} = 0;
2048 }
2049 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2050   let Inst{24-23} = 0b10;
2051 }
2052 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2053   let Inst{24-23} = 0b10;
2054 }
2055 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2056   let Inst{24-23} = 0b01;
2057 }
2058 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2059   let Inst{24-23} = 0b01;
2060 }
2061 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2062   let Inst{24-23} = 0b11;
2063 }
2064 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2065   let Inst{24-23} = 0b11;
2066 }
2067
2068 // Return From Exception
2069 class RFEI<bit wb, string asm>
2070   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2071        NoItinerary, asm, "", []> {
2072   bits<4> Rn;
2073   let Inst{31-28} = 0b1111;
2074   let Inst{27-25} = 0b100;
2075   let Inst{22} = 0;
2076   let Inst{21} = wb;
2077   let Inst{20} = 1;
2078   let Inst{19-16} = Rn;
2079   let Inst{15-0} = 0xa00;
2080 }
2081
2082 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2083   let Inst{24-23} = 0;
2084 }
2085 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2086   let Inst{24-23} = 0;
2087 }
2088 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2089   let Inst{24-23} = 0b10;
2090 }
2091 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2092   let Inst{24-23} = 0b10;
2093 }
2094 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2095   let Inst{24-23} = 0b01;
2096 }
2097 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2098   let Inst{24-23} = 0b01;
2099 }
2100 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2101   let Inst{24-23} = 0b11;
2102 }
2103 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2104   let Inst{24-23} = 0b11;
2105 }
2106
2107 //===----------------------------------------------------------------------===//
2108 //  Load / Store Instructions.
2109 //
2110
2111 // Load
2112
2113
2114 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2115                     UnOpFrag<(load node:$Src)>>;
2116 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2117                     UnOpFrag<(zextloadi8 node:$Src)>>;
2118 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2119                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2120 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2121                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2122
2123 // Special LDR for loads from non-pc-relative constpools.
2124 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2125     isReMaterializable = 1, isCodeGenOnly = 1 in
2126 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2127                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2128                  []> {
2129   bits<4> Rt;
2130   bits<17> addr;
2131   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2132   let Inst{19-16} = 0b1111;
2133   let Inst{15-12} = Rt;
2134   let Inst{11-0}  = addr{11-0};   // imm12
2135 }
2136
2137 // Loads with zero extension
2138 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2139                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2140                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2141
2142 // Loads with sign extension
2143 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2144                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2145                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2146
2147 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2148                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2149                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2150
2151 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2152 // Load doubleword
2153 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
2154                  (ins addrmode3:$addr), LdMiscFrm,
2155                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
2156                  []>, Requires<[IsARM, HasV5TE]>;
2157 }
2158
2159 // Indexed loads
2160 multiclass AI2_ldridx<bit isByte, string opc,
2161                       InstrItinClass iii, InstrItinClass iir> {
2162   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2163                       (ins addrmode_imm12:$addr), IndexModePre, LdFrm, iii,
2164                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2165     bits<17> addr;
2166     let Inst{25} = 0;
2167     let Inst{23} = addr{12};
2168     let Inst{19-16} = addr{16-13};
2169     let Inst{11-0} = addr{11-0};
2170     let DecoderMethod = "DecodeLDRPreImm";
2171     let AsmMatchConverter = "cvtLdWriteBackRegAddrModeImm12";
2172   }
2173
2174   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2175                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2176                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2177     bits<17> addr;
2178     let Inst{25} = 1;
2179     let Inst{23} = addr{12};
2180     let Inst{19-16} = addr{16-13};
2181     let Inst{11-0} = addr{11-0};
2182     let Inst{4} = 0;
2183     let DecoderMethod = "DecodeLDRPreReg";
2184     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
2185   }
2186
2187   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2188                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2189                        IndexModePost, LdFrm, iir,
2190                        opc, "\t$Rt, $addr, $offset",
2191                        "$addr.base = $Rn_wb", []> {
2192      // {12}     isAdd
2193      // {11-0}   imm12/Rm
2194      bits<14> offset;
2195      bits<4> addr;
2196      let Inst{25} = 1;
2197      let Inst{23} = offset{12};
2198      let Inst{19-16} = addr;
2199      let Inst{11-0} = offset{11-0};
2200
2201     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2202    }
2203
2204    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2205                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2206                       IndexModePost, LdFrm, iii,
2207                       opc, "\t$Rt, $addr, $offset",
2208                       "$addr.base = $Rn_wb", []> {
2209     // {12}     isAdd
2210     // {11-0}   imm12/Rm
2211     bits<14> offset;
2212     bits<4> addr;
2213     let Inst{25} = 0;
2214     let Inst{23} = offset{12};
2215     let Inst{19-16} = addr;
2216     let Inst{11-0} = offset{11-0};
2217
2218     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2219   }
2220
2221 }
2222
2223 let mayLoad = 1, neverHasSideEffects = 1 in {
2224 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2225 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2226 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2227 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2228 }
2229
2230 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2231   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2232                         (ins addrmode3:$addr), IndexModePre,
2233                         LdMiscFrm, itin,
2234                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2235     bits<14> addr;
2236     let Inst{23}    = addr{8};      // U bit
2237     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2238     let Inst{19-16} = addr{12-9};   // Rn
2239     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2240     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2241     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode3";
2242     let DecoderMethod = "DecodeAddrMode3Instruction";
2243   }
2244   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2245                         (ins addr_offset_none:$addr, am3offset:$offset),
2246                         IndexModePost, LdMiscFrm, itin,
2247                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2248                         []> {
2249     bits<10> offset;
2250     bits<4> addr;
2251     let Inst{23}    = offset{8};      // U bit
2252     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2253     let Inst{19-16} = addr;
2254     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2255     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2256     let DecoderMethod = "DecodeAddrMode3Instruction";
2257   }
2258 }
2259
2260 let mayLoad = 1, neverHasSideEffects = 1 in {
2261 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2262 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2263 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2264 let hasExtraDefRegAllocReq = 1 in {
2265 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2266                           (ins addrmode3:$addr), IndexModePre,
2267                           LdMiscFrm, IIC_iLoad_d_ru,
2268                           "ldrd", "\t$Rt, $Rt2, $addr!",
2269                           "$addr.base = $Rn_wb", []> {
2270   bits<14> addr;
2271   let Inst{23}    = addr{8};      // U bit
2272   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2273   let Inst{19-16} = addr{12-9};   // Rn
2274   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2275   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2276   let DecoderMethod = "DecodeAddrMode3Instruction";
2277   let AsmMatchConverter = "cvtLdrdPre";
2278 }
2279 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2280                           (ins addr_offset_none:$addr, am3offset:$offset),
2281                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2282                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2283                           "$addr.base = $Rn_wb", []> {
2284   bits<10> offset;
2285   bits<4> addr;
2286   let Inst{23}    = offset{8};      // U bit
2287   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2288   let Inst{19-16} = addr;
2289   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2290   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2291   let DecoderMethod = "DecodeAddrMode3Instruction";
2292 }
2293 } // hasExtraDefRegAllocReq = 1
2294 } // mayLoad = 1, neverHasSideEffects = 1
2295
2296 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2297 let mayLoad = 1, neverHasSideEffects = 1 in {
2298 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2299                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2300                     IndexModePost, LdFrm, IIC_iLoad_ru,
2301                     "ldrt", "\t$Rt, $addr, $offset",
2302                     "$addr.base = $Rn_wb", []> {
2303   // {12}     isAdd
2304   // {11-0}   imm12/Rm
2305   bits<14> offset;
2306   bits<4> addr;
2307   let Inst{25} = 1;
2308   let Inst{23} = offset{12};
2309   let Inst{21} = 1; // overwrite
2310   let Inst{19-16} = addr;
2311   let Inst{11-5} = offset{11-5};
2312   let Inst{4} = 0;
2313   let Inst{3-0} = offset{3-0};
2314   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2315 }
2316
2317 def LDRT_POST_IMM : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2318                     (ins addr_offset_none:$addr, am2offset_imm:$offset),
2319                    IndexModePost, LdFrm, IIC_iLoad_ru,
2320                    "ldrt", "\t$Rt, $addr, $offset",
2321                    "$addr.base = $Rn_wb", []> {
2322   // {12}     isAdd
2323   // {11-0}   imm12/Rm
2324   bits<14> offset;
2325   bits<4> addr;
2326   let Inst{25} = 0;
2327   let Inst{23} = offset{12};
2328   let Inst{21} = 1; // overwrite
2329   let Inst{19-16} = addr;
2330   let Inst{11-0} = offset{11-0};
2331   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2332 }
2333
2334 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2335                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2336                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2337                      "ldrbt", "\t$Rt, $addr, $offset",
2338                      "$addr.base = $Rn_wb", []> {
2339   // {12}     isAdd
2340   // {11-0}   imm12/Rm
2341   bits<14> offset;
2342   bits<4> addr;
2343   let Inst{25} = 1;
2344   let Inst{23} = offset{12};
2345   let Inst{21} = 1; // overwrite
2346   let Inst{19-16} = addr;
2347   let Inst{11-5} = offset{11-5};
2348   let Inst{4} = 0;
2349   let Inst{3-0} = offset{3-0};
2350   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2351 }
2352
2353 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2354                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2355                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2356                     "ldrbt", "\t$Rt, $addr, $offset",
2357                     "$addr.base = $Rn_wb", []> {
2358   // {12}     isAdd
2359   // {11-0}   imm12/Rm
2360   bits<14> offset;
2361   bits<4> addr;
2362   let Inst{25} = 0;
2363   let Inst{23} = offset{12};
2364   let Inst{21} = 1; // overwrite
2365   let Inst{19-16} = addr;
2366   let Inst{11-0} = offset{11-0};
2367   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2368 }
2369
2370 multiclass AI3ldrT<bits<4> op, string opc> {
2371   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2372                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2373                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2374                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2375     bits<9> offset;
2376     let Inst{23} = offset{8};
2377     let Inst{22} = 1;
2378     let Inst{11-8} = offset{7-4};
2379     let Inst{3-0} = offset{3-0};
2380     let AsmMatchConverter = "cvtLdExtTWriteBackImm";
2381   }
2382   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2383                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2384                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2385                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2386     bits<5> Rm;
2387     let Inst{23} = Rm{4};
2388     let Inst{22} = 0;
2389     let Inst{11-8} = 0;
2390     let Unpredictable{11-8} = 0b1111;
2391     let Inst{3-0} = Rm{3-0};
2392     let AsmMatchConverter = "cvtLdExtTWriteBackReg";
2393     let DecoderMethod = "DecodeLDR";
2394   }
2395 }
2396
2397 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2398 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2399 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2400 }
2401
2402 // Store
2403
2404 // Stores with truncate
2405 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2406                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2407                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2408
2409 // Store doubleword
2410 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2411 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2412                StMiscFrm, IIC_iStore_d_r,
2413                "strd", "\t$Rt, $src2, $addr", []>,
2414            Requires<[IsARM, HasV5TE]> {
2415   let Inst{21} = 0;
2416 }
2417
2418 // Indexed stores
2419 multiclass AI2_stridx<bit isByte, string opc,
2420                       InstrItinClass iii, InstrItinClass iir> {
2421   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2422                             (ins GPR:$Rt, addrmode_imm12:$addr), IndexModePre,
2423                             StFrm, iii,
2424                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2425     bits<17> addr;
2426     let Inst{25} = 0;
2427     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2428     let Inst{19-16} = addr{16-13};  // Rn
2429     let Inst{11-0}  = addr{11-0};   // imm12
2430     let AsmMatchConverter = "cvtStWriteBackRegAddrModeImm12";
2431     let DecoderMethod = "DecodeSTRPreImm";
2432   }
2433
2434   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2435                       (ins GPR:$Rt, ldst_so_reg:$addr),
2436                       IndexModePre, StFrm, iir,
2437                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2438     bits<17> addr;
2439     let Inst{25} = 1;
2440     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2441     let Inst{19-16} = addr{16-13}; // Rn
2442     let Inst{11-0}  = addr{11-0};
2443     let Inst{4}     = 0;           // Inst{4} = 0
2444     let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2445     let DecoderMethod = "DecodeSTRPreReg";
2446   }
2447   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2448                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2449                 IndexModePost, StFrm, iir,
2450                 opc, "\t$Rt, $addr, $offset",
2451                 "$addr.base = $Rn_wb", []> {
2452      // {12}     isAdd
2453      // {11-0}   imm12/Rm
2454      bits<14> offset;
2455      bits<4> addr;
2456      let Inst{25} = 1;
2457      let Inst{23} = offset{12};
2458      let Inst{19-16} = addr;
2459      let Inst{11-0} = offset{11-0};
2460      let Inst{4} = 0;
2461
2462     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2463    }
2464
2465    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2466                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2467                 IndexModePost, StFrm, iii,
2468                 opc, "\t$Rt, $addr, $offset",
2469                 "$addr.base = $Rn_wb", []> {
2470     // {12}     isAdd
2471     // {11-0}   imm12/Rm
2472     bits<14> offset;
2473     bits<4> addr;
2474     let Inst{25} = 0;
2475     let Inst{23} = offset{12};
2476     let Inst{19-16} = addr;
2477     let Inst{11-0} = offset{11-0};
2478
2479     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2480   }
2481 }
2482
2483 let mayStore = 1, neverHasSideEffects = 1 in {
2484 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2485 // IIC_iStore_siu depending on whether it the offset register is shifted.
2486 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2487 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2488 }
2489
2490 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2491                          am2offset_reg:$offset),
2492              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2493                            am2offset_reg:$offset)>;
2494 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2495                          am2offset_imm:$offset),
2496              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2497                            am2offset_imm:$offset)>;
2498 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2499                              am2offset_reg:$offset),
2500              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2501                             am2offset_reg:$offset)>;
2502 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2503                              am2offset_imm:$offset),
2504              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2505                             am2offset_imm:$offset)>;
2506
2507 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2508 // put the patterns on the instruction definitions directly as ISel wants
2509 // the address base and offset to be separate operands, not a single
2510 // complex operand like we represent the instructions themselves. The
2511 // pseudos map between the two.
2512 let usesCustomInserter = 1,
2513     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2514 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2515                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2516                4, IIC_iStore_ru,
2517             [(set GPR:$Rn_wb,
2518                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2519 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2520                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2521                4, IIC_iStore_ru,
2522             [(set GPR:$Rn_wb,
2523                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2524 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2525                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2526                4, IIC_iStore_ru,
2527             [(set GPR:$Rn_wb,
2528                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2529 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2530                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2531                4, IIC_iStore_ru,
2532             [(set GPR:$Rn_wb,
2533                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2534 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2535                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2536                4, IIC_iStore_ru,
2537             [(set GPR:$Rn_wb,
2538                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2539 }
2540
2541
2542
2543 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2544                            (ins GPR:$Rt, addrmode3:$addr), IndexModePre,
2545                            StMiscFrm, IIC_iStore_bh_ru,
2546                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2547   bits<14> addr;
2548   let Inst{23}    = addr{8};      // U bit
2549   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2550   let Inst{19-16} = addr{12-9};   // Rn
2551   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2552   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2553   let AsmMatchConverter = "cvtStWriteBackRegAddrMode3";
2554   let DecoderMethod = "DecodeAddrMode3Instruction";
2555 }
2556
2557 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2558                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2559                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2560                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2561                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2562                                                       addr_offset_none:$addr,
2563                                                       am3offset:$offset))]> {
2564   bits<10> offset;
2565   bits<4> addr;
2566   let Inst{23}    = offset{8};      // U bit
2567   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2568   let Inst{19-16} = addr;
2569   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2570   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2571   let DecoderMethod = "DecodeAddrMode3Instruction";
2572 }
2573
2574 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2575 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2576                           (ins GPR:$Rt, GPR:$Rt2, addrmode3:$addr),
2577                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2578                           "strd", "\t$Rt, $Rt2, $addr!",
2579                           "$addr.base = $Rn_wb", []> {
2580   bits<14> addr;
2581   let Inst{23}    = addr{8};      // U bit
2582   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2583   let Inst{19-16} = addr{12-9};   // Rn
2584   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2585   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2586   let DecoderMethod = "DecodeAddrMode3Instruction";
2587   let AsmMatchConverter = "cvtStrdPre";
2588 }
2589
2590 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2591                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2592                                am3offset:$offset),
2593                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2594                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2595                           "$addr.base = $Rn_wb", []> {
2596   bits<10> offset;
2597   bits<4> addr;
2598   let Inst{23}    = offset{8};      // U bit
2599   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2600   let Inst{19-16} = addr;
2601   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2602   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2603   let DecoderMethod = "DecodeAddrMode3Instruction";
2604 }
2605 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2606
2607 // STRT, STRBT, and STRHT
2608
2609 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2610                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2611                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2612                    "strbt", "\t$Rt, $addr, $offset",
2613                    "$addr.base = $Rn_wb", []> {
2614   // {12}     isAdd
2615   // {11-0}   imm12/Rm
2616   bits<14> offset;
2617   bits<4> addr;
2618   let Inst{25} = 1;
2619   let Inst{23} = offset{12};
2620   let Inst{21} = 1; // overwrite
2621   let Inst{19-16} = addr;
2622   let Inst{11-5} = offset{11-5};
2623   let Inst{4} = 0;
2624   let Inst{3-0} = offset{3-0};
2625   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2626 }
2627
2628 def STRBT_POST_IMM : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2629                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2630                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2631                    "strbt", "\t$Rt, $addr, $offset",
2632                    "$addr.base = $Rn_wb", []> {
2633   // {12}     isAdd
2634   // {11-0}   imm12/Rm
2635   bits<14> offset;
2636   bits<4> addr;
2637   let Inst{25} = 0;
2638   let Inst{23} = offset{12};
2639   let Inst{21} = 1; // overwrite
2640   let Inst{19-16} = addr;
2641   let Inst{11-0} = offset{11-0};
2642   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2643 }
2644
2645 let mayStore = 1, neverHasSideEffects = 1 in {
2646 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2647                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2648                    IndexModePost, StFrm, IIC_iStore_ru,
2649                    "strt", "\t$Rt, $addr, $offset",
2650                    "$addr.base = $Rn_wb", []> {
2651   // {12}     isAdd
2652   // {11-0}   imm12/Rm
2653   bits<14> offset;
2654   bits<4> addr;
2655   let Inst{25} = 1;
2656   let Inst{23} = offset{12};
2657   let Inst{21} = 1; // overwrite
2658   let Inst{19-16} = addr;
2659   let Inst{11-5} = offset{11-5};
2660   let Inst{4} = 0;
2661   let Inst{3-0} = offset{3-0};
2662   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2663 }
2664
2665 def STRT_POST_IMM : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2666                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2667                    IndexModePost, StFrm, IIC_iStore_ru,
2668                    "strt", "\t$Rt, $addr, $offset",
2669                    "$addr.base = $Rn_wb", []> {
2670   // {12}     isAdd
2671   // {11-0}   imm12/Rm
2672   bits<14> offset;
2673   bits<4> addr;
2674   let Inst{25} = 0;
2675   let Inst{23} = offset{12};
2676   let Inst{21} = 1; // overwrite
2677   let Inst{19-16} = addr;
2678   let Inst{11-0} = offset{11-0};
2679   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2680 }
2681 }
2682
2683
2684 multiclass AI3strT<bits<4> op, string opc> {
2685   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2686                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2687                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2688                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2689     bits<9> offset;
2690     let Inst{23} = offset{8};
2691     let Inst{22} = 1;
2692     let Inst{11-8} = offset{7-4};
2693     let Inst{3-0} = offset{3-0};
2694     let AsmMatchConverter = "cvtStExtTWriteBackImm";
2695   }
2696   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2697                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2698                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2699                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2700     bits<5> Rm;
2701     let Inst{23} = Rm{4};
2702     let Inst{22} = 0;
2703     let Inst{11-8} = 0;
2704     let Inst{3-0} = Rm{3-0};
2705     let AsmMatchConverter = "cvtStExtTWriteBackReg";
2706   }
2707 }
2708
2709
2710 defm STRHT : AI3strT<0b1011, "strht">;
2711
2712
2713 //===----------------------------------------------------------------------===//
2714 //  Load / store multiple Instructions.
2715 //
2716
2717 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
2718                          InstrItinClass itin, InstrItinClass itin_upd> {
2719   // IA is the default, so no need for an explicit suffix on the
2720   // mnemonic here. Without it is the canonical spelling.
2721   def IA :
2722     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2723          IndexModeNone, f, itin,
2724          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
2725     let Inst{24-23} = 0b01;       // Increment After
2726     let Inst{22}    = P_bit;
2727     let Inst{21}    = 0;          // No writeback
2728     let Inst{20}    = L_bit;
2729   }
2730   def IA_UPD :
2731     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2732          IndexModeUpd, f, itin_upd,
2733          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2734     let Inst{24-23} = 0b01;       // Increment After
2735     let Inst{22}    = P_bit;
2736     let Inst{21}    = 1;          // Writeback
2737     let Inst{20}    = L_bit;
2738
2739     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2740   }
2741   def DA :
2742     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2743          IndexModeNone, f, itin,
2744          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
2745     let Inst{24-23} = 0b00;       // Decrement After
2746     let Inst{22}    = P_bit;
2747     let Inst{21}    = 0;          // No writeback
2748     let Inst{20}    = L_bit;
2749   }
2750   def DA_UPD :
2751     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2752          IndexModeUpd, f, itin_upd,
2753          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2754     let Inst{24-23} = 0b00;       // Decrement After
2755     let Inst{22}    = P_bit;
2756     let Inst{21}    = 1;          // Writeback
2757     let Inst{20}    = L_bit;
2758
2759     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2760   }
2761   def DB :
2762     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2763          IndexModeNone, f, itin,
2764          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
2765     let Inst{24-23} = 0b10;       // Decrement Before
2766     let Inst{22}    = P_bit;
2767     let Inst{21}    = 0;          // No writeback
2768     let Inst{20}    = L_bit;
2769   }
2770   def DB_UPD :
2771     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2772          IndexModeUpd, f, itin_upd,
2773          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2774     let Inst{24-23} = 0b10;       // Decrement Before
2775     let Inst{22}    = P_bit;
2776     let Inst{21}    = 1;          // Writeback
2777     let Inst{20}    = L_bit;
2778
2779     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2780   }
2781   def IB :
2782     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2783          IndexModeNone, f, itin,
2784          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
2785     let Inst{24-23} = 0b11;       // Increment Before
2786     let Inst{22}    = P_bit;
2787     let Inst{21}    = 0;          // No writeback
2788     let Inst{20}    = L_bit;
2789   }
2790   def IB_UPD :
2791     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2792          IndexModeUpd, f, itin_upd,
2793          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2794     let Inst{24-23} = 0b11;       // Increment Before
2795     let Inst{22}    = P_bit;
2796     let Inst{21}    = 1;          // Writeback
2797     let Inst{20}    = L_bit;
2798
2799     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2800   }
2801 }
2802
2803 let neverHasSideEffects = 1 in {
2804
2805 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2806 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
2807                          IIC_iLoad_mu>;
2808
2809 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2810 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
2811                          IIC_iStore_mu>;
2812
2813 } // neverHasSideEffects
2814
2815 // FIXME: remove when we have a way to marking a MI with these properties.
2816 // FIXME: Should pc be an implicit operand like PICADD, etc?
2817 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2818     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2819 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2820                                                  reglist:$regs, variable_ops),
2821                      4, IIC_iLoad_mBr, [],
2822                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2823       RegConstraint<"$Rn = $wb">;
2824
2825 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2826 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
2827                                IIC_iLoad_mu>;
2828
2829 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2830 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
2831                                IIC_iStore_mu>;
2832
2833
2834
2835 //===----------------------------------------------------------------------===//
2836 //  Move Instructions.
2837 //
2838
2839 let neverHasSideEffects = 1 in
2840 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2841                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2842   bits<4> Rd;
2843   bits<4> Rm;
2844
2845   let Inst{19-16} = 0b0000;
2846   let Inst{11-4} = 0b00000000;
2847   let Inst{25} = 0;
2848   let Inst{3-0} = Rm;
2849   let Inst{15-12} = Rd;
2850 }
2851
2852 // A version for the smaller set of tail call registers.
2853 let neverHasSideEffects = 1 in
2854 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2855                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2856   bits<4> Rd;
2857   bits<4> Rm;
2858
2859   let Inst{11-4} = 0b00000000;
2860   let Inst{25} = 0;
2861   let Inst{3-0} = Rm;
2862   let Inst{15-12} = Rd;
2863 }
2864
2865 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
2866                 DPSoRegRegFrm, IIC_iMOVsr,
2867                 "mov", "\t$Rd, $src",
2868                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP {
2869   bits<4> Rd;
2870   bits<12> src;
2871   let Inst{15-12} = Rd;
2872   let Inst{19-16} = 0b0000;
2873   let Inst{11-8} = src{11-8};
2874   let Inst{7} = 0;
2875   let Inst{6-5} = src{6-5};
2876   let Inst{4} = 1;
2877   let Inst{3-0} = src{3-0};
2878   let Inst{25} = 0;
2879 }
2880
2881 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
2882                 DPSoRegImmFrm, IIC_iMOVsr,
2883                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
2884                 UnaryDP {
2885   bits<4> Rd;
2886   bits<12> src;
2887   let Inst{15-12} = Rd;
2888   let Inst{19-16} = 0b0000;
2889   let Inst{11-5} = src{11-5};
2890   let Inst{4} = 0;
2891   let Inst{3-0} = src{3-0};
2892   let Inst{25} = 0;
2893 }
2894
2895 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2896 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2897                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2898   bits<4> Rd;
2899   bits<12> imm;
2900   let Inst{25} = 1;
2901   let Inst{15-12} = Rd;
2902   let Inst{19-16} = 0b0000;
2903   let Inst{11-0} = imm;
2904 }
2905
2906 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2907 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
2908                  DPFrm, IIC_iMOVi,
2909                  "movw", "\t$Rd, $imm",
2910                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2911                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2912   bits<4> Rd;
2913   bits<16> imm;
2914   let Inst{15-12} = Rd;
2915   let Inst{11-0}  = imm{11-0};
2916   let Inst{19-16} = imm{15-12};
2917   let Inst{20} = 0;
2918   let Inst{25} = 1;
2919   let DecoderMethod = "DecodeArmMOVTWInstruction";
2920 }
2921
2922 def : InstAlias<"mov${p} $Rd, $imm",
2923                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
2924         Requires<[IsARM]>;
2925
2926 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2927                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2928
2929 let Constraints = "$src = $Rd" in {
2930 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
2931                   (ins GPR:$src, imm0_65535_expr:$imm),
2932                   DPFrm, IIC_iMOVi,
2933                   "movt", "\t$Rd, $imm",
2934                   [(set GPRnopc:$Rd,
2935                         (or (and GPR:$src, 0xffff),
2936                             lo16AllZero:$imm))]>, UnaryDP,
2937                   Requires<[IsARM, HasV6T2]> {
2938   bits<4> Rd;
2939   bits<16> imm;
2940   let Inst{15-12} = Rd;
2941   let Inst{11-0}  = imm{11-0};
2942   let Inst{19-16} = imm{15-12};
2943   let Inst{20} = 0;
2944   let Inst{25} = 1;
2945   let DecoderMethod = "DecodeArmMOVTWInstruction";
2946 }
2947
2948 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2949                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2950
2951 } // Constraints
2952
2953 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2954       Requires<[IsARM, HasV6T2]>;
2955
2956 let Uses = [CPSR] in
2957 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2958                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2959                     Requires<[IsARM]>;
2960
2961 // These aren't really mov instructions, but we have to define them this way
2962 // due to flag operands.
2963
2964 let Defs = [CPSR] in {
2965 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2966                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2967                       Requires<[IsARM]>;
2968 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2969                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2970                       Requires<[IsARM]>;
2971 }
2972
2973 //===----------------------------------------------------------------------===//
2974 //  Extend Instructions.
2975 //
2976
2977 // Sign extenders
2978
2979 def SXTB  : AI_ext_rrot<0b01101010,
2980                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2981 def SXTH  : AI_ext_rrot<0b01101011,
2982                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2983
2984 def SXTAB : AI_exta_rrot<0b01101010,
2985                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2986 def SXTAH : AI_exta_rrot<0b01101011,
2987                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2988
2989 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2990
2991 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2992
2993 // Zero extenders
2994
2995 let AddedComplexity = 16 in {
2996 def UXTB   : AI_ext_rrot<0b01101110,
2997                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2998 def UXTH   : AI_ext_rrot<0b01101111,
2999                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3000 def UXTB16 : AI_ext_rrot<0b01101100,
3001                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3002
3003 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3004 //        The transformation should probably be done as a combiner action
3005 //        instead so we can include a check for masking back in the upper
3006 //        eight bits of the source into the lower eight bits of the result.
3007 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3008 //               (UXTB16r_rot GPR:$Src, 3)>;
3009 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3010                (UXTB16 GPR:$Src, 1)>;
3011
3012 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3013                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3014 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3015                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3016 }
3017
3018 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3019 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3020
3021
3022 def SBFX  : I<(outs GPRnopc:$Rd),
3023               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3024                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3025                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3026                Requires<[IsARM, HasV6T2]> {
3027   bits<4> Rd;
3028   bits<4> Rn;
3029   bits<5> lsb;
3030   bits<5> width;
3031   let Inst{27-21} = 0b0111101;
3032   let Inst{6-4}   = 0b101;
3033   let Inst{20-16} = width;
3034   let Inst{15-12} = Rd;
3035   let Inst{11-7}  = lsb;
3036   let Inst{3-0}   = Rn;
3037 }
3038
3039 def UBFX  : I<(outs GPR:$Rd),
3040               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3041                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3042                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3043                Requires<[IsARM, HasV6T2]> {
3044   bits<4> Rd;
3045   bits<4> Rn;
3046   bits<5> lsb;
3047   bits<5> width;
3048   let Inst{27-21} = 0b0111111;
3049   let Inst{6-4}   = 0b101;
3050   let Inst{20-16} = width;
3051   let Inst{15-12} = Rd;
3052   let Inst{11-7}  = lsb;
3053   let Inst{3-0}   = Rn;
3054 }
3055
3056 //===----------------------------------------------------------------------===//
3057 //  Arithmetic Instructions.
3058 //
3059
3060 defm ADD  : AsI1_bin_irs<0b0100, "add",
3061                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3062                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3063 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3064                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3065                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3066
3067 // ADD and SUB with 's' bit set.
3068 //
3069 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3070 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3071 // AdjustInstrPostInstrSelection where we determine whether or not to
3072 // set the "s" bit based on CPSR liveness.
3073 //
3074 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3075 // support for an optional CPSR definition that corresponds to the DAG
3076 // node's second value. We can then eliminate the implicit def of CPSR.
3077 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3078                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3079 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3080                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3081
3082 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3083               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3084 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3085               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3086
3087 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3088                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3089                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3090
3091 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3092 // CPSR and the implicit def of CPSR is not needed.
3093 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3094                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3095
3096 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3097                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3098
3099 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3100 // The assume-no-carry-in form uses the negation of the input since add/sub
3101 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3102 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3103 // details.
3104 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3105              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3106 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3107              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3108
3109 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3110              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3111              Requires<[IsARM, HasV6T2]>;
3112 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3113              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3114              Requires<[IsARM, HasV6T2]>;
3115
3116 // The with-carry-in form matches bitwise not instead of the negation.
3117 // Effectively, the inverse interpretation of the carry flag already accounts
3118 // for part of the negation.
3119 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3120              (SBCri   GPR:$src, so_imm_not:$imm)>;
3121 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3122              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>;
3123
3124 // Note: These are implemented in C++ code, because they have to generate
3125 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3126 // cannot produce.
3127 // (mul X, 2^n+1) -> (add (X << n), X)
3128 // (mul X, 2^n-1) -> (rsb X, (X << n))
3129
3130 // ARM Arithmetic Instruction
3131 // GPR:$dst = GPR:$a op GPR:$b
3132 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3133           list<dag> pattern = [],
3134           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3135           string asm = "\t$Rd, $Rn, $Rm">
3136   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
3137   bits<4> Rn;
3138   bits<4> Rd;
3139   bits<4> Rm;
3140   let Inst{27-20} = op27_20;
3141   let Inst{11-4} = op11_4;
3142   let Inst{19-16} = Rn;
3143   let Inst{15-12} = Rd;
3144   let Inst{3-0}   = Rm;
3145
3146   let Unpredictable{11-8} = 0b1111;
3147 }
3148
3149 // Saturating add/subtract
3150
3151 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3152                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3153                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3154 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3155                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3156                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3157 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3158                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3159                   "\t$Rd, $Rm, $Rn">;
3160 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3161                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3162                   "\t$Rd, $Rm, $Rn">;
3163
3164 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3165 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3166 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3167 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3168 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3169 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3170 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3171 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3172 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3173 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3174 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3175 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3176
3177 // Signed/Unsigned add/subtract
3178
3179 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3180 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3181 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3182 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3183 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3184 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3185 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3186 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3187 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3188 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3189 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3190 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3191
3192 // Signed/Unsigned halving add/subtract
3193
3194 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3195 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3196 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3197 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3198 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3199 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3200 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3201 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3202 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3203 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3204 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3205 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3206
3207 // Unsigned Sum of Absolute Differences [and Accumulate].
3208
3209 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3210                 MulFrm /* for convenience */, NoItinerary, "usad8",
3211                 "\t$Rd, $Rn, $Rm", []>,
3212              Requires<[IsARM, HasV6]> {
3213   bits<4> Rd;
3214   bits<4> Rn;
3215   bits<4> Rm;
3216   let Inst{27-20} = 0b01111000;
3217   let Inst{15-12} = 0b1111;
3218   let Inst{7-4} = 0b0001;
3219   let Inst{19-16} = Rd;
3220   let Inst{11-8} = Rm;
3221   let Inst{3-0} = Rn;
3222 }
3223 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3224                 MulFrm /* for convenience */, NoItinerary, "usada8",
3225                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3226              Requires<[IsARM, HasV6]> {
3227   bits<4> Rd;
3228   bits<4> Rn;
3229   bits<4> Rm;
3230   bits<4> Ra;
3231   let Inst{27-20} = 0b01111000;
3232   let Inst{7-4} = 0b0001;
3233   let Inst{19-16} = Rd;
3234   let Inst{15-12} = Ra;
3235   let Inst{11-8} = Rm;
3236   let Inst{3-0} = Rn;
3237 }
3238
3239 // Signed/Unsigned saturate
3240
3241 def SSAT : AI<(outs GPRnopc:$Rd),
3242               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3243               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3244   bits<4> Rd;
3245   bits<5> sat_imm;
3246   bits<4> Rn;
3247   bits<8> sh;
3248   let Inst{27-21} = 0b0110101;
3249   let Inst{5-4} = 0b01;
3250   let Inst{20-16} = sat_imm;
3251   let Inst{15-12} = Rd;
3252   let Inst{11-7} = sh{4-0};
3253   let Inst{6} = sh{5};
3254   let Inst{3-0} = Rn;
3255 }
3256
3257 def SSAT16 : AI<(outs GPRnopc:$Rd),
3258                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3259                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3260   bits<4> Rd;
3261   bits<4> sat_imm;
3262   bits<4> Rn;
3263   let Inst{27-20} = 0b01101010;
3264   let Inst{11-4} = 0b11110011;
3265   let Inst{15-12} = Rd;
3266   let Inst{19-16} = sat_imm;
3267   let Inst{3-0} = Rn;
3268 }
3269
3270 def USAT : AI<(outs GPRnopc:$Rd),
3271               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3272               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3273   bits<4> Rd;
3274   bits<5> sat_imm;
3275   bits<4> Rn;
3276   bits<8> sh;
3277   let Inst{27-21} = 0b0110111;
3278   let Inst{5-4} = 0b01;
3279   let Inst{15-12} = Rd;
3280   let Inst{11-7} = sh{4-0};
3281   let Inst{6} = sh{5};
3282   let Inst{20-16} = sat_imm;
3283   let Inst{3-0} = Rn;
3284 }
3285
3286 def USAT16 : AI<(outs GPRnopc:$Rd),
3287                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3288                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3289   bits<4> Rd;
3290   bits<4> sat_imm;
3291   bits<4> Rn;
3292   let Inst{27-20} = 0b01101110;
3293   let Inst{11-4} = 0b11110011;
3294   let Inst{15-12} = Rd;
3295   let Inst{19-16} = sat_imm;
3296   let Inst{3-0} = Rn;
3297 }
3298
3299 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3300                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3301 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3302                (USAT imm:$pos, GPRnopc:$a, 0)>;
3303
3304 //===----------------------------------------------------------------------===//
3305 //  Bitwise Instructions.
3306 //
3307
3308 defm AND   : AsI1_bin_irs<0b0000, "and",
3309                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3310                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3311 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3312                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3313                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3314 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3315                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3316                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3317 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3318                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3319                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3320
3321 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3322 // like in the actual instruction encoding. The complexity of mapping the mask
3323 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3324 // instruction description.
3325 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3326                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3327                "bfc", "\t$Rd, $imm", "$src = $Rd",
3328                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3329                Requires<[IsARM, HasV6T2]> {
3330   bits<4> Rd;
3331   bits<10> imm;
3332   let Inst{27-21} = 0b0111110;
3333   let Inst{6-0}   = 0b0011111;
3334   let Inst{15-12} = Rd;
3335   let Inst{11-7}  = imm{4-0}; // lsb
3336   let Inst{20-16} = imm{9-5}; // msb
3337 }
3338
3339 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3340 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3341           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3342           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3343           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3344                            bf_inv_mask_imm:$imm))]>,
3345           Requires<[IsARM, HasV6T2]> {
3346   bits<4> Rd;
3347   bits<4> Rn;
3348   bits<10> imm;
3349   let Inst{27-21} = 0b0111110;
3350   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3351   let Inst{15-12} = Rd;
3352   let Inst{11-7}  = imm{4-0}; // lsb
3353   let Inst{20-16} = imm{9-5}; // width
3354   let Inst{3-0}   = Rn;
3355 }
3356
3357 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3358                   "mvn", "\t$Rd, $Rm",
3359                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
3360   bits<4> Rd;
3361   bits<4> Rm;
3362   let Inst{25} = 0;
3363   let Inst{19-16} = 0b0000;
3364   let Inst{11-4} = 0b00000000;
3365   let Inst{15-12} = Rd;
3366   let Inst{3-0} = Rm;
3367 }
3368 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3369                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3370                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP {
3371   bits<4> Rd;
3372   bits<12> shift;
3373   let Inst{25} = 0;
3374   let Inst{19-16} = 0b0000;
3375   let Inst{15-12} = Rd;
3376   let Inst{11-5} = shift{11-5};
3377   let Inst{4} = 0;
3378   let Inst{3-0} = shift{3-0};
3379 }
3380 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3381                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3382                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP {
3383   bits<4> Rd;
3384   bits<12> shift;
3385   let Inst{25} = 0;
3386   let Inst{19-16} = 0b0000;
3387   let Inst{15-12} = Rd;
3388   let Inst{11-8} = shift{11-8};
3389   let Inst{7} = 0;
3390   let Inst{6-5} = shift{6-5};
3391   let Inst{4} = 1;
3392   let Inst{3-0} = shift{3-0};
3393 }
3394 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3395 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3396                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3397                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
3398   bits<4> Rd;
3399   bits<12> imm;
3400   let Inst{25} = 1;
3401   let Inst{19-16} = 0b0000;
3402   let Inst{15-12} = Rd;
3403   let Inst{11-0} = imm;
3404 }
3405
3406 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3407              (BICri GPR:$src, so_imm_not:$imm)>;
3408
3409 //===----------------------------------------------------------------------===//
3410 //  Multiply Instructions.
3411 //
3412 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3413              string opc, string asm, list<dag> pattern>
3414   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3415   bits<4> Rd;
3416   bits<4> Rm;
3417   bits<4> Rn;
3418   let Inst{19-16} = Rd;
3419   let Inst{11-8}  = Rm;
3420   let Inst{3-0}   = Rn;
3421 }
3422 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3423              string opc, string asm, list<dag> pattern>
3424   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3425   bits<4> RdLo;
3426   bits<4> RdHi;
3427   bits<4> Rm;
3428   bits<4> Rn;
3429   let Inst{19-16} = RdHi;
3430   let Inst{15-12} = RdLo;
3431   let Inst{11-8}  = Rm;
3432   let Inst{3-0}   = Rn;
3433 }
3434 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3435              string opc, string asm, list<dag> pattern>
3436   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3437   bits<4> RdLo;
3438   bits<4> RdHi;
3439   bits<4> Rm;
3440   bits<4> Rn;
3441   let Inst{19-16} = RdHi;
3442   let Inst{15-12} = RdLo;
3443   let Inst{11-8}  = Rm;
3444   let Inst{3-0}   = Rn;
3445 }
3446
3447 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3448 //        property. Remove them when it's possible to add those properties
3449 //        on an individual MachineInstr, not just an instruction description.
3450 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3451 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3452                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3453                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3454                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3455                   Requires<[IsARM, HasV6]> {
3456   let Inst{15-12} = 0b0000;
3457   let Unpredictable{15-12} = 0b1111;
3458 }
3459
3460 let Constraints = "@earlyclobber $Rd" in
3461 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3462                                                     pred:$p, cc_out:$s),
3463                            4, IIC_iMUL32,
3464                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3465                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3466                Requires<[IsARM, NoV6, UseMulOps]>;
3467 }
3468
3469 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3470                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3471                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3472                    Requires<[IsARM, HasV6, UseMulOps]> {
3473   bits<4> Ra;
3474   let Inst{15-12} = Ra;
3475 }
3476
3477 let Constraints = "@earlyclobber $Rd" in
3478 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3479                            (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3480                            4, IIC_iMAC32,
3481                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3482                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3483                         Requires<[IsARM, NoV6]>;
3484
3485 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3486                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3487                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3488                    Requires<[IsARM, HasV6T2, UseMulOps]> {
3489   bits<4> Rd;
3490   bits<4> Rm;
3491   bits<4> Rn;
3492   bits<4> Ra;
3493   let Inst{19-16} = Rd;
3494   let Inst{15-12} = Ra;
3495   let Inst{11-8}  = Rm;
3496   let Inst{3-0}   = Rn;
3497 }
3498
3499 // Extra precision multiplies with low / high results
3500 let neverHasSideEffects = 1 in {
3501 let isCommutable = 1 in {
3502 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3503                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3504                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3505                     Requires<[IsARM, HasV6]>;
3506
3507 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3508                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3509                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3510                     Requires<[IsARM, HasV6]>;
3511
3512 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3513 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3514                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3515                             4, IIC_iMUL64, [],
3516           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3517                            Requires<[IsARM, NoV6]>;
3518
3519 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3520                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3521                             4, IIC_iMUL64, [],
3522           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3523                            Requires<[IsARM, NoV6]>;
3524 }
3525 }
3526
3527 // Multiply + accumulate
3528 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3529                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3530                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3531          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3532 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3533                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3534                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3535          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3536
3537 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3538                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3539                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3540                     Requires<[IsARM, HasV6]> {
3541   bits<4> RdLo;
3542   bits<4> RdHi;
3543   bits<4> Rm;
3544   bits<4> Rn;
3545   let Inst{19-16} = RdHi;
3546   let Inst{15-12} = RdLo;
3547   let Inst{11-8}  = Rm;
3548   let Inst{3-0}   = Rn;
3549 }
3550
3551 let Constraints = "$RLo = $RdLo,$RHi = $RdHi" in {
3552 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3553                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3554                               4, IIC_iMAC64, [],
3555              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3556                            pred:$p, cc_out:$s)>,
3557                            Requires<[IsARM, NoV6]>;
3558 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3559                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3560                               4, IIC_iMAC64, [],
3561              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3562                            pred:$p, cc_out:$s)>,
3563                            Requires<[IsARM, NoV6]>;
3564 }
3565
3566 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3567 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3568                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3569                               4, IIC_iMAC64, [],
3570           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3571                            Requires<[IsARM, NoV6]>;
3572 }
3573
3574 } // neverHasSideEffects
3575
3576 // Most significant word multiply
3577 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3578                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3579                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3580             Requires<[IsARM, HasV6]> {
3581   let Inst{15-12} = 0b1111;
3582 }
3583
3584 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3585                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3586             Requires<[IsARM, HasV6]> {
3587   let Inst{15-12} = 0b1111;
3588 }
3589
3590 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3591                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3592                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3593                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3594             Requires<[IsARM, HasV6, UseMulOps]>;
3595
3596 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3597                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3598                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3599             Requires<[IsARM, HasV6]>;
3600
3601 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3602                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3603                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3604             Requires<[IsARM, HasV6, UseMulOps]>;
3605
3606 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3607                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3608                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3609             Requires<[IsARM, HasV6]>;
3610
3611 multiclass AI_smul<string opc, PatFrag opnode> {
3612   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3613               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3614               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3615                                       (sext_inreg GPR:$Rm, i16)))]>,
3616            Requires<[IsARM, HasV5TE]>;
3617
3618   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3619               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3620               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3621                                       (sra GPR:$Rm, (i32 16))))]>,
3622            Requires<[IsARM, HasV5TE]>;
3623
3624   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3625               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3626               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3627                                       (sext_inreg GPR:$Rm, i16)))]>,
3628            Requires<[IsARM, HasV5TE]>;
3629
3630   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3631               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3632               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3633                                       (sra GPR:$Rm, (i32 16))))]>,
3634             Requires<[IsARM, HasV5TE]>;
3635
3636   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3637               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3638               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3639                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3640            Requires<[IsARM, HasV5TE]>;
3641
3642   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3643               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3644               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3645                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3646             Requires<[IsARM, HasV5TE]>;
3647 }
3648
3649
3650 multiclass AI_smla<string opc, PatFrag opnode> {
3651   let DecoderMethod = "DecodeSMLAInstruction" in {
3652   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3653               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3654               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3655               [(set GPRnopc:$Rd, (add GPR:$Ra,
3656                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3657                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3658            Requires<[IsARM, HasV5TE, UseMulOps]>;
3659
3660   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3661               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3662               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3663               [(set GPRnopc:$Rd,
3664                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3665                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3666            Requires<[IsARM, HasV5TE, UseMulOps]>;
3667
3668   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3669               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3670               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3671               [(set GPRnopc:$Rd,
3672                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3673                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3674            Requires<[IsARM, HasV5TE, UseMulOps]>;
3675
3676   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3677               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3678               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3679              [(set GPRnopc:$Rd,
3680                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3681                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3682             Requires<[IsARM, HasV5TE, UseMulOps]>;
3683
3684   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3685               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3686               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3687               [(set GPRnopc:$Rd,
3688                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3689                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3690            Requires<[IsARM, HasV5TE, UseMulOps]>;
3691
3692   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3693               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3694               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3695               [(set GPRnopc:$Rd,
3696                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3697                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3698             Requires<[IsARM, HasV5TE, UseMulOps]>;
3699   }
3700 }
3701
3702 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3703 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3704
3705 // Halfword multiply accumulate long: SMLAL<x><y>.
3706 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3707                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3708                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3709               Requires<[IsARM, HasV5TE]>;
3710
3711 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3712                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3713                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3714               Requires<[IsARM, HasV5TE]>;
3715
3716 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3717                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3718                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3719               Requires<[IsARM, HasV5TE]>;
3720
3721 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3722                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3723                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3724               Requires<[IsARM, HasV5TE]>;
3725
3726 // Helper class for AI_smld.
3727 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3728                     InstrItinClass itin, string opc, string asm>
3729   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3730   bits<4> Rn;
3731   bits<4> Rm;
3732   let Inst{27-23} = 0b01110;
3733   let Inst{22}    = long;
3734   let Inst{21-20} = 0b00;
3735   let Inst{11-8}  = Rm;
3736   let Inst{7}     = 0;
3737   let Inst{6}     = sub;
3738   let Inst{5}     = swap;
3739   let Inst{4}     = 1;
3740   let Inst{3-0}   = Rn;
3741 }
3742 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3743                 InstrItinClass itin, string opc, string asm>
3744   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3745   bits<4> Rd;
3746   let Inst{15-12} = 0b1111;
3747   let Inst{19-16} = Rd;
3748 }
3749 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3750                 InstrItinClass itin, string opc, string asm>
3751   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3752   bits<4> Ra;
3753   bits<4> Rd;
3754   let Inst{19-16} = Rd;
3755   let Inst{15-12} = Ra;
3756 }
3757 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3758                   InstrItinClass itin, string opc, string asm>
3759   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3760   bits<4> RdLo;
3761   bits<4> RdHi;
3762   let Inst{19-16} = RdHi;
3763   let Inst{15-12} = RdLo;
3764 }
3765
3766 multiclass AI_smld<bit sub, string opc> {
3767
3768   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3769                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3770                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3771
3772   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3773                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3774                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3775
3776   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3777                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3778                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3779
3780   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3781                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3782                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3783
3784 }
3785
3786 defm SMLA : AI_smld<0, "smla">;
3787 defm SMLS : AI_smld<1, "smls">;
3788
3789 multiclass AI_sdml<bit sub, string opc> {
3790
3791   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3792                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3793   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3794                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3795 }
3796
3797 defm SMUA : AI_sdml<0, "smua">;
3798 defm SMUS : AI_sdml<1, "smus">;
3799
3800 //===----------------------------------------------------------------------===//
3801 //  Division Instructions (ARMv7-A with virtualization extension)
3802 //
3803 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3804                    "sdiv", "\t$Rd, $Rn, $Rm",
3805                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
3806            Requires<[IsARM, HasDivideInARM]>;
3807
3808 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3809                    "udiv", "\t$Rd, $Rn, $Rm",
3810                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
3811            Requires<[IsARM, HasDivideInARM]>;
3812
3813 //===----------------------------------------------------------------------===//
3814 //  Misc. Arithmetic Instructions.
3815 //
3816
3817 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3818               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3819               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
3820
3821 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3822               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3823               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3824            Requires<[IsARM, HasV6T2]>;
3825
3826 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3827               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3828               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3829
3830 let AddedComplexity = 5 in
3831 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3832                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3833                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3834                Requires<[IsARM, HasV6]>;
3835
3836 let AddedComplexity = 5 in
3837 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3838                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3839                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3840                Requires<[IsARM, HasV6]>;
3841
3842 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3843                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3844                (REVSH GPR:$Rm)>;
3845
3846 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
3847                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
3848                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3849                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
3850                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
3851                                            0xFFFF0000)))]>,
3852                Requires<[IsARM, HasV6]>;
3853
3854 // Alternate cases for PKHBT where identities eliminate some nodes.
3855 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
3856                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
3857 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
3858                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
3859
3860 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3861 // will match the pattern below.
3862 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
3863                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
3864                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3865                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
3866                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
3867                                            0xFFFF)))]>,
3868                Requires<[IsARM, HasV6]>;
3869
3870 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3871 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3872 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3873                    (srl GPRnopc:$src2, imm16_31:$sh)),
3874                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
3875 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3876                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
3877                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
3878
3879 //===----------------------------------------------------------------------===//
3880 //  Comparison Instructions...
3881 //
3882
3883 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3884                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3885                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3886
3887 // ARMcmpZ can re-use the above instruction definitions.
3888 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3889              (CMPri   GPR:$src, so_imm:$imm)>;
3890 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3891              (CMPrr   GPR:$src, GPR:$rhs)>;
3892 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
3893              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
3894 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
3895              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
3896
3897 // CMN register-integer
3898 let isCompare = 1, Defs = [CPSR] in {
3899 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, IIC_iCMPi,
3900                 "cmn", "\t$Rn, $imm",
3901                 [(ARMcmn GPR:$Rn, so_imm:$imm)]> {
3902   bits<4> Rn;
3903   bits<12> imm;
3904   let Inst{25} = 1;
3905   let Inst{20} = 1;
3906   let Inst{19-16} = Rn;
3907   let Inst{15-12} = 0b0000;
3908   let Inst{11-0} = imm;
3909
3910   let Unpredictable{15-12} = 0b1111;
3911 }
3912
3913 // CMN register-register/shift
3914 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
3915                  "cmn", "\t$Rn, $Rm",
3916                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
3917                    GPR:$Rn, GPR:$Rm)]> {
3918   bits<4> Rn;
3919   bits<4> Rm;
3920   let isCommutable = 1;
3921   let Inst{25} = 0;
3922   let Inst{20} = 1;
3923   let Inst{19-16} = Rn;
3924   let Inst{15-12} = 0b0000;
3925   let Inst{11-4} = 0b00000000;
3926   let Inst{3-0} = Rm;
3927
3928   let Unpredictable{15-12} = 0b1111;
3929 }
3930
3931 def CMNzrsi : AI1<0b1011, (outs),
3932                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
3933                   "cmn", "\t$Rn, $shift",
3934                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
3935                     GPR:$Rn, so_reg_imm:$shift)]> {
3936   bits<4> Rn;
3937   bits<12> shift;
3938   let Inst{25} = 0;
3939   let Inst{20} = 1;
3940   let Inst{19-16} = Rn;
3941   let Inst{15-12} = 0b0000;
3942   let Inst{11-5} = shift{11-5};
3943   let Inst{4} = 0;
3944   let Inst{3-0} = shift{3-0};
3945
3946   let Unpredictable{15-12} = 0b1111;
3947 }
3948
3949 def CMNzrsr : AI1<0b1011, (outs),
3950                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
3951                   "cmn", "\t$Rn, $shift",
3952                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
3953                     GPRnopc:$Rn, so_reg_reg:$shift)]> {
3954   bits<4> Rn;
3955   bits<12> shift;
3956   let Inst{25} = 0;
3957   let Inst{20} = 1;
3958   let Inst{19-16} = Rn;
3959   let Inst{15-12} = 0b0000;
3960   let Inst{11-8} = shift{11-8};
3961   let Inst{7} = 0;
3962   let Inst{6-5} = shift{6-5};
3963   let Inst{4} = 1;
3964   let Inst{3-0} = shift{3-0};
3965
3966   let Unpredictable{15-12} = 0b1111;
3967 }
3968
3969 }
3970
3971 def : ARMPat<(ARMcmp  GPR:$src, so_imm_neg:$imm),
3972              (CMNri   GPR:$src, so_imm_neg:$imm)>;
3973
3974 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3975              (CMNri   GPR:$src, so_imm_neg:$imm)>;
3976
3977 // Note that TST/TEQ don't set all the same flags that CMP does!
3978 defm TST  : AI1_cmp_irs<0b1000, "tst",
3979                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3980                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3981 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3982                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3983                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3984
3985 // Pseudo i64 compares for some floating point compares.
3986 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3987     Defs = [CPSR] in {
3988 def BCCi64 : PseudoInst<(outs),
3989     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3990      IIC_Br,
3991     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3992
3993 def BCCZi64 : PseudoInst<(outs),
3994      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3995     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3996 } // usesCustomInserter
3997
3998
3999 // Conditional moves
4000 // FIXME: should be able to write a pattern for ARMcmov, but can't use
4001 // a two-value operand where a dag node expects two operands. :(
4002 let neverHasSideEffects = 1 in {
4003
4004 let isCommutable = 1, isSelect = 1 in
4005 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
4006                            4, IIC_iCMOVr,
4007   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
4008       RegConstraint<"$false = $Rd">;
4009
4010 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4011                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
4012                            4, IIC_iCMOVsr,
4013   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift,
4014                             imm:$cc, CCR:$ccr))*/]>,
4015       RegConstraint<"$false = $Rd">;
4016 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4017                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
4018                            4, IIC_iCMOVsr,
4019   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4020                             imm:$cc, CCR:$ccr))*/]>,
4021       RegConstraint<"$false = $Rd">;
4022
4023
4024 let isMoveImm = 1 in
4025 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
4026                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
4027                              4, IIC_iMOVi,
4028                              []>,
4029       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4030
4031 let isMoveImm = 1 in
4032 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4033                            (ins GPR:$false, so_imm:$imm, pred:$p),
4034                            4, IIC_iCMOVi,
4035    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
4036       RegConstraint<"$false = $Rd">;
4037
4038 // Two instruction predicate mov immediate.
4039 let isMoveImm = 1 in
4040 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
4041                                 (ins GPR:$false, i32imm:$src, pred:$p),
4042                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
4043
4044 let isMoveImm = 1 in
4045 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4046                            (ins GPR:$false, so_imm:$imm, pred:$p),
4047                            4, IIC_iCMOVi,
4048  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
4049                 RegConstraint<"$false = $Rd">;
4050
4051 } // neverHasSideEffects
4052
4053
4054 //===----------------------------------------------------------------------===//
4055 // Atomic operations intrinsics
4056 //
4057
4058 def MemBarrierOptOperand : AsmOperandClass {
4059   let Name = "MemBarrierOpt";
4060   let ParserMethod = "parseMemBarrierOptOperand";
4061 }
4062 def memb_opt : Operand<i32> {
4063   let PrintMethod = "printMemBOption";
4064   let ParserMatchClass = MemBarrierOptOperand;
4065   let DecoderMethod = "DecodeMemBarrierOption";
4066 }
4067
4068 // memory barriers protect the atomic sequences
4069 let hasSideEffects = 1 in {
4070 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4071                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
4072                 Requires<[IsARM, HasDB]> {
4073   bits<4> opt;
4074   let Inst{31-4} = 0xf57ff05;
4075   let Inst{3-0} = opt;
4076 }
4077 }
4078
4079 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4080                 "dsb", "\t$opt", []>,
4081                 Requires<[IsARM, HasDB]> {
4082   bits<4> opt;
4083   let Inst{31-4} = 0xf57ff04;
4084   let Inst{3-0} = opt;
4085 }
4086
4087 // ISB has only full system option
4088 def ISB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4089                 "isb", "\t$opt", []>,
4090                 Requires<[IsARM, HasDB]> {
4091   bits<4> opt;
4092   let Inst{31-4} = 0xf57ff06;
4093   let Inst{3-0} = opt;
4094 }
4095
4096 // Pseudo instruction that combines movs + predicated rsbmi
4097 // to implement integer ABS
4098 let usesCustomInserter = 1, Defs = [CPSR] in
4099 def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4100
4101 let usesCustomInserter = 1 in {
4102   let Defs = [CPSR] in {
4103     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4104       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4105       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
4106     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4107       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4108       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
4109     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4110       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4111       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
4112     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4113       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4114       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
4115     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4116       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4117       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
4118     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4119       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4120       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
4121     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4122       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4123       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
4124     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4125       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4126       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
4127     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4128       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4129       [(set GPR:$dst, (atomic_load_umin_8 GPR:$ptr, GPR:$val))]>;
4130     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4131       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4132       [(set GPR:$dst, (atomic_load_umax_8 GPR:$ptr, GPR:$val))]>;
4133     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4134       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4135       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
4136     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4137       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4138       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
4139     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4140       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4141       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
4142     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4143       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4144       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
4145     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4146       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4147       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
4148     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4149       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4150       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
4151     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4152       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4153       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
4154     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4155       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4156       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
4157     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4158       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4159       [(set GPR:$dst, (atomic_load_umin_16 GPR:$ptr, GPR:$val))]>;
4160     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4161       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4162       [(set GPR:$dst, (atomic_load_umax_16 GPR:$ptr, GPR:$val))]>;
4163     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4164       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4165       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
4166     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4167       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4168       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
4169     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4170       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4171       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
4172     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4173       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4174       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
4175     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4176       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4177       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
4178     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4179       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4180       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
4181     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4182       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4183       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
4184     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4185       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4186       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
4187     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4188       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4189       [(set GPR:$dst, (atomic_load_umin_32 GPR:$ptr, GPR:$val))]>;
4190     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4191       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4192       [(set GPR:$dst, (atomic_load_umax_32 GPR:$ptr, GPR:$val))]>;
4193
4194     def ATOMIC_SWAP_I8 : PseudoInst<
4195       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4196       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
4197     def ATOMIC_SWAP_I16 : PseudoInst<
4198       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4199       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
4200     def ATOMIC_SWAP_I32 : PseudoInst<
4201       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4202       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
4203
4204     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4205       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4206       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
4207     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4208       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4209       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
4210     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4211       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4212       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
4213 }
4214 }
4215
4216 let usesCustomInserter = 1 in {
4217     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4218       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4219       NoItinerary,
4220       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4221 }
4222
4223 let mayLoad = 1 in {
4224 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4225                      NoItinerary,
4226                     "ldrexb", "\t$Rt, $addr", []>;
4227 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4228                      NoItinerary, "ldrexh", "\t$Rt, $addr", []>;
4229 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4230                      NoItinerary, "ldrex", "\t$Rt, $addr", []>;
4231 let hasExtraDefRegAllocReq = 1 in
4232 def LDREXD: AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2),(ins addr_offset_none:$addr),
4233                       NoItinerary, "ldrexd", "\t$Rt, $Rt2, $addr", []> {
4234   let DecoderMethod = "DecodeDoubleRegLoad";
4235 }
4236 }
4237
4238 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4239 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4240                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
4241 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4242                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
4243 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4244                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
4245 let hasExtraSrcRegAllocReq = 1 in
4246 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4247                     (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr),
4248                     NoItinerary, "strexd", "\t$Rd, $Rt, $Rt2, $addr", []> {
4249   let DecoderMethod = "DecodeDoubleRegStore";
4250 }
4251 }
4252
4253
4254 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex", []>,
4255             Requires<[IsARM, HasV7]>  {
4256   let Inst{31-0} = 0b11110101011111111111000000011111;
4257 }
4258
4259 // SWP/SWPB are deprecated in V6/V7.
4260 let mayLoad = 1, mayStore = 1 in {
4261 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4262                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>;
4263 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4264                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>;
4265 }
4266
4267 //===----------------------------------------------------------------------===//
4268 // Coprocessor Instructions.
4269 //
4270
4271 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4272             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4273             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4274             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4275                           imm:$CRm, imm:$opc2)]> {
4276   bits<4> opc1;
4277   bits<4> CRn;
4278   bits<4> CRd;
4279   bits<4> cop;
4280   bits<3> opc2;
4281   bits<4> CRm;
4282
4283   let Inst{3-0}   = CRm;
4284   let Inst{4}     = 0;
4285   let Inst{7-5}   = opc2;
4286   let Inst{11-8}  = cop;
4287   let Inst{15-12} = CRd;
4288   let Inst{19-16} = CRn;
4289   let Inst{23-20} = opc1;
4290 }
4291
4292 def CDP2 : ABXI<0b1110, (outs), (ins pf_imm:$cop, imm0_15:$opc1,
4293                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4294                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4295                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4296                               imm:$CRm, imm:$opc2)]> {
4297   let Inst{31-28} = 0b1111;
4298   bits<4> opc1;
4299   bits<4> CRn;
4300   bits<4> CRd;
4301   bits<4> cop;
4302   bits<3> opc2;
4303   bits<4> CRm;
4304
4305   let Inst{3-0}   = CRm;
4306   let Inst{4}     = 0;
4307   let Inst{7-5}   = opc2;
4308   let Inst{11-8}  = cop;
4309   let Inst{15-12} = CRd;
4310   let Inst{19-16} = CRn;
4311   let Inst{23-20} = opc1;
4312 }
4313
4314 class ACI<dag oops, dag iops, string opc, string asm,
4315           IndexMode im = IndexModeNone>
4316   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4317       opc, asm, "", []> {
4318   let Inst{27-25} = 0b110;
4319 }
4320 class ACInoP<dag oops, dag iops, string opc, string asm,
4321           IndexMode im = IndexModeNone>
4322   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4323          opc, asm, "", []> {
4324   let Inst{31-28} = 0b1111;
4325   let Inst{27-25} = 0b110;
4326 }
4327 multiclass LdStCop<bit load, bit Dbit, string asm> {
4328   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4329                     asm, "\t$cop, $CRd, $addr"> {
4330     bits<13> addr;
4331     bits<4> cop;
4332     bits<4> CRd;
4333     let Inst{24} = 1; // P = 1
4334     let Inst{23} = addr{8};
4335     let Inst{22} = Dbit;
4336     let Inst{21} = 0; // W = 0
4337     let Inst{20} = load;
4338     let Inst{19-16} = addr{12-9};
4339     let Inst{15-12} = CRd;
4340     let Inst{11-8} = cop;
4341     let Inst{7-0} = addr{7-0};
4342     let DecoderMethod = "DecodeCopMemInstruction";
4343   }
4344   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4345                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4346     bits<13> addr;
4347     bits<4> cop;
4348     bits<4> CRd;
4349     let Inst{24} = 1; // P = 1
4350     let Inst{23} = addr{8};
4351     let Inst{22} = Dbit;
4352     let Inst{21} = 1; // W = 1
4353     let Inst{20} = load;
4354     let Inst{19-16} = addr{12-9};
4355     let Inst{15-12} = CRd;
4356     let Inst{11-8} = cop;
4357     let Inst{7-0} = addr{7-0};
4358     let DecoderMethod = "DecodeCopMemInstruction";
4359   }
4360   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4361                               postidx_imm8s4:$offset),
4362                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4363     bits<9> offset;
4364     bits<4> addr;
4365     bits<4> cop;
4366     bits<4> CRd;
4367     let Inst{24} = 0; // P = 0
4368     let Inst{23} = offset{8};
4369     let Inst{22} = Dbit;
4370     let Inst{21} = 1; // W = 1
4371     let Inst{20} = load;
4372     let Inst{19-16} = addr;
4373     let Inst{15-12} = CRd;
4374     let Inst{11-8} = cop;
4375     let Inst{7-0} = offset{7-0};
4376     let DecoderMethod = "DecodeCopMemInstruction";
4377   }
4378   def _OPTION : ACI<(outs),
4379                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4380                          coproc_option_imm:$option),
4381       asm, "\t$cop, $CRd, $addr, $option"> {
4382     bits<8> option;
4383     bits<4> addr;
4384     bits<4> cop;
4385     bits<4> CRd;
4386     let Inst{24} = 0; // P = 0
4387     let Inst{23} = 1; // U = 1
4388     let Inst{22} = Dbit;
4389     let Inst{21} = 0; // W = 0
4390     let Inst{20} = load;
4391     let Inst{19-16} = addr;
4392     let Inst{15-12} = CRd;
4393     let Inst{11-8} = cop;
4394     let Inst{7-0} = option;
4395     let DecoderMethod = "DecodeCopMemInstruction";
4396   }
4397 }
4398 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4399   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4400                        asm, "\t$cop, $CRd, $addr"> {
4401     bits<13> addr;
4402     bits<4> cop;
4403     bits<4> CRd;
4404     let Inst{24} = 1; // P = 1
4405     let Inst{23} = addr{8};
4406     let Inst{22} = Dbit;
4407     let Inst{21} = 0; // W = 0
4408     let Inst{20} = load;
4409     let Inst{19-16} = addr{12-9};
4410     let Inst{15-12} = CRd;
4411     let Inst{11-8} = cop;
4412     let Inst{7-0} = addr{7-0};
4413     let DecoderMethod = "DecodeCopMemInstruction";
4414   }
4415   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4416                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4417     bits<13> addr;
4418     bits<4> cop;
4419     bits<4> CRd;
4420     let Inst{24} = 1; // P = 1
4421     let Inst{23} = addr{8};
4422     let Inst{22} = Dbit;
4423     let Inst{21} = 1; // W = 1
4424     let Inst{20} = load;
4425     let Inst{19-16} = addr{12-9};
4426     let Inst{15-12} = CRd;
4427     let Inst{11-8} = cop;
4428     let Inst{7-0} = addr{7-0};
4429     let DecoderMethod = "DecodeCopMemInstruction";
4430   }
4431   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4432                                  postidx_imm8s4:$offset),
4433                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4434     bits<9> offset;
4435     bits<4> addr;
4436     bits<4> cop;
4437     bits<4> CRd;
4438     let Inst{24} = 0; // P = 0
4439     let Inst{23} = offset{8};
4440     let Inst{22} = Dbit;
4441     let Inst{21} = 1; // W = 1
4442     let Inst{20} = load;
4443     let Inst{19-16} = addr;
4444     let Inst{15-12} = CRd;
4445     let Inst{11-8} = cop;
4446     let Inst{7-0} = offset{7-0};
4447     let DecoderMethod = "DecodeCopMemInstruction";
4448   }
4449   def _OPTION : ACInoP<(outs),
4450                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4451                             coproc_option_imm:$option),
4452       asm, "\t$cop, $CRd, $addr, $option"> {
4453     bits<8> option;
4454     bits<4> addr;
4455     bits<4> cop;
4456     bits<4> CRd;
4457     let Inst{24} = 0; // P = 0
4458     let Inst{23} = 1; // U = 1
4459     let Inst{22} = Dbit;
4460     let Inst{21} = 0; // W = 0
4461     let Inst{20} = load;
4462     let Inst{19-16} = addr;
4463     let Inst{15-12} = CRd;
4464     let Inst{11-8} = cop;
4465     let Inst{7-0} = option;
4466     let DecoderMethod = "DecodeCopMemInstruction";
4467   }
4468 }
4469
4470 defm LDC   : LdStCop <1, 0, "ldc">;
4471 defm LDCL  : LdStCop <1, 1, "ldcl">;
4472 defm STC   : LdStCop <0, 0, "stc">;
4473 defm STCL  : LdStCop <0, 1, "stcl">;
4474 defm LDC2  : LdSt2Cop<1, 0, "ldc2">;
4475 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">;
4476 defm STC2  : LdSt2Cop<0, 0, "stc2">;
4477 defm STC2L : LdSt2Cop<0, 1, "stc2l">;
4478
4479 //===----------------------------------------------------------------------===//
4480 // Move between coprocessor and ARM core register.
4481 //
4482
4483 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4484                 list<dag> pattern>
4485   : ABI<0b1110, oops, iops, NoItinerary, opc,
4486         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4487   let Inst{20} = direction;
4488   let Inst{4} = 1;
4489
4490   bits<4> Rt;
4491   bits<4> cop;
4492   bits<3> opc1;
4493   bits<3> opc2;
4494   bits<4> CRm;
4495   bits<4> CRn;
4496
4497   let Inst{15-12} = Rt;
4498   let Inst{11-8}  = cop;
4499   let Inst{23-21} = opc1;
4500   let Inst{7-5}   = opc2;
4501   let Inst{3-0}   = CRm;
4502   let Inst{19-16} = CRn;
4503 }
4504
4505 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4506                     (outs),
4507                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4508                          c_imm:$CRm, imm0_7:$opc2),
4509                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4510                                   imm:$CRm, imm:$opc2)]>;
4511 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4512                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4513                         c_imm:$CRm, 0, pred:$p)>;
4514 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4515                     (outs GPR:$Rt),
4516                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4517                          imm0_7:$opc2), []>;
4518 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4519                    (MRC GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4520                         c_imm:$CRm, 0, pred:$p)>;
4521
4522 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4523              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4524
4525 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4526                  list<dag> pattern>
4527   : ABXI<0b1110, oops, iops, NoItinerary,
4528          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4529   let Inst{31-28} = 0b1111;
4530   let Inst{20} = direction;
4531   let Inst{4} = 1;
4532
4533   bits<4> Rt;
4534   bits<4> cop;
4535   bits<3> opc1;
4536   bits<3> opc2;
4537   bits<4> CRm;
4538   bits<4> CRn;
4539
4540   let Inst{15-12} = Rt;
4541   let Inst{11-8}  = cop;
4542   let Inst{23-21} = opc1;
4543   let Inst{7-5}   = opc2;
4544   let Inst{3-0}   = CRm;
4545   let Inst{19-16} = CRn;
4546 }
4547
4548 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4549                       (outs),
4550                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4551                            c_imm:$CRm, imm0_7:$opc2),
4552                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4553                                      imm:$CRm, imm:$opc2)]>;
4554 def : ARMInstAlias<"mcr2$ $cop, $opc1, $Rt, $CRn, $CRm",
4555                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4556                          c_imm:$CRm, 0)>;
4557 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4558                       (outs GPR:$Rt),
4559                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4560                            imm0_7:$opc2), []>;
4561 def : ARMInstAlias<"mrc2$ $cop, $opc1, $Rt, $CRn, $CRm",
4562                    (MRC2 GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4563                          c_imm:$CRm, 0)>;
4564
4565 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4566                               imm:$CRm, imm:$opc2),
4567                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4568
4569 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4570   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4571         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
4572         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4573   let Inst{23-21} = 0b010;
4574   let Inst{20} = direction;
4575
4576   bits<4> Rt;
4577   bits<4> Rt2;
4578   bits<4> cop;
4579   bits<4> opc1;
4580   bits<4> CRm;
4581
4582   let Inst{15-12} = Rt;
4583   let Inst{19-16} = Rt2;
4584   let Inst{11-8}  = cop;
4585   let Inst{7-4}   = opc1;
4586   let Inst{3-0}   = CRm;
4587 }
4588
4589 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4590                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
4591                                      GPRnopc:$Rt2, imm:$CRm)]>;
4592 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4593
4594 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
4595   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4596          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
4597          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4598   let Inst{31-28} = 0b1111;
4599   let Inst{23-21} = 0b010;
4600   let Inst{20} = direction;
4601
4602   bits<4> Rt;
4603   bits<4> Rt2;
4604   bits<4> cop;
4605   bits<4> opc1;
4606   bits<4> CRm;
4607
4608   let Inst{15-12} = Rt;
4609   let Inst{19-16} = Rt2;
4610   let Inst{11-8}  = cop;
4611   let Inst{7-4}   = opc1;
4612   let Inst{3-0}   = CRm;
4613
4614   let DecoderMethod = "DecodeMRRC2";
4615 }
4616
4617 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4618                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
4619                                         GPRnopc:$Rt2, imm:$CRm)]>;
4620 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4621
4622 //===----------------------------------------------------------------------===//
4623 // Move between special register and ARM core register
4624 //
4625
4626 // Move to ARM core register from Special Register
4627 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4628               "mrs", "\t$Rd, apsr", []> {
4629   bits<4> Rd;
4630   let Inst{23-16} = 0b00001111;
4631   let Unpredictable{19-17} = 0b111;
4632
4633   let Inst{15-12} = Rd;
4634
4635   let Inst{11-0} = 0b000000000000;
4636   let Unpredictable{11-0} = 0b110100001111;
4637 }
4638
4639 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
4640          Requires<[IsARM]>;
4641
4642 // The MRSsys instruction is the MRS instruction from the ARM ARM,
4643 // section B9.3.9, with the R bit set to 1.
4644 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4645                  "mrs", "\t$Rd, spsr", []> {
4646   bits<4> Rd;
4647   let Inst{23-16} = 0b01001111;
4648   let Unpredictable{19-16} = 0b1111;
4649
4650   let Inst{15-12} = Rd;
4651
4652   let Inst{11-0} = 0b000000000000;
4653   let Unpredictable{11-0} = 0b110100001111;
4654 }
4655
4656 // Move from ARM core register to Special Register
4657 //
4658 // No need to have both system and application versions, the encodings are the
4659 // same and the assembly parser has no way to distinguish between them. The mask
4660 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4661 // the mask with the fields to be accessed in the special register.
4662 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4663               "msr", "\t$mask, $Rn", []> {
4664   bits<5> mask;
4665   bits<4> Rn;
4666
4667   let Inst{23} = 0;
4668   let Inst{22} = mask{4}; // R bit
4669   let Inst{21-20} = 0b10;
4670   let Inst{19-16} = mask{3-0};
4671   let Inst{15-12} = 0b1111;
4672   let Inst{11-4} = 0b00000000;
4673   let Inst{3-0} = Rn;
4674 }
4675
4676 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4677                "msr", "\t$mask, $a", []> {
4678   bits<5> mask;
4679   bits<12> a;
4680
4681   let Inst{23} = 0;
4682   let Inst{22} = mask{4}; // R bit
4683   let Inst{21-20} = 0b10;
4684   let Inst{19-16} = mask{3-0};
4685   let Inst{15-12} = 0b1111;
4686   let Inst{11-0} = a;
4687 }
4688
4689 //===----------------------------------------------------------------------===//
4690 // TLS Instructions
4691 //
4692
4693 // __aeabi_read_tp preserves the registers r1-r3.
4694 // This is a pseudo inst so that we can get the encoding right,
4695 // complete with fixup for the aeabi_read_tp function.
4696 let isCall = 1,
4697   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4698   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4699                [(set R0, ARMthread_pointer)]>;
4700 }
4701
4702 //===----------------------------------------------------------------------===//
4703 // SJLJ Exception handling intrinsics
4704 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4705 //   address and save #0 in R0 for the non-longjmp case.
4706 //   Since by its nature we may be coming from some other function to get
4707 //   here, and we're using the stack frame for the containing function to
4708 //   save/restore registers, we can't keep anything live in regs across
4709 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4710 //   when we get here from a longjmp(). We force everything out of registers
4711 //   except for our own input by listing the relevant registers in Defs. By
4712 //   doing so, we also cause the prologue/epilogue code to actively preserve
4713 //   all of the callee-saved resgisters, which is exactly what we want.
4714 //   A constant value is passed in $val, and we use the location as a scratch.
4715 //
4716 // These are pseudo-instructions and are lowered to individual MC-insts, so
4717 // no encoding information is necessary.
4718 let Defs =
4719   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4720     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
4721   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4722   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4723                                NoItinerary,
4724                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4725                            Requires<[IsARM, HasVFP2]>;
4726 }
4727
4728 let Defs =
4729   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4730   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4731   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4732                                    NoItinerary,
4733                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4734                                 Requires<[IsARM, NoVFP]>;
4735 }
4736
4737 // FIXME: Non-IOS version(s)
4738 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4739     Defs = [ R7, LR, SP ] in {
4740 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4741                              NoItinerary,
4742                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4743                                 Requires<[IsARM, IsIOS]>;
4744 }
4745
4746 // eh.sjlj.dispatchsetup pseudo-instruction.
4747 // This pseudo is used for both ARM and Thumb. Any differences are handled when
4748 // the pseudo is expanded (which happens before any passes that need the
4749 // instruction size).
4750 let isBarrier = 1 in
4751 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
4752
4753
4754 //===----------------------------------------------------------------------===//
4755 // Non-Instruction Patterns
4756 //
4757
4758 // ARMv4 indirect branch using (MOVr PC, dst)
4759 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4760   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4761                     4, IIC_Br, [(brind GPR:$dst)],
4762                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4763                   Requires<[IsARM, NoV4T]>;
4764
4765 // Large immediate handling.
4766
4767 // 32-bit immediate using two piece so_imms or movw + movt.
4768 // This is a single pseudo instruction, the benefit is that it can be remat'd
4769 // as a single unit instead of having to handle reg inputs.
4770 // FIXME: Remove this when we can do generalized remat.
4771 let isReMaterializable = 1, isMoveImm = 1 in
4772 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4773                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4774                            Requires<[IsARM]>;
4775
4776 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4777 // It also makes it possible to rematerialize the instructions.
4778 // FIXME: Remove this when we can do generalized remat and when machine licm
4779 // can properly the instructions.
4780 let isReMaterializable = 1 in {
4781 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4782                               IIC_iMOVix2addpc,
4783                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4784                         Requires<[IsARM, UseMovt]>;
4785
4786 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4787                              IIC_iMOVix2,
4788                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4789                         Requires<[IsARM, UseMovt]>;
4790
4791 let AddedComplexity = 10 in
4792 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4793                                 IIC_iMOVix2ld,
4794                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4795                     Requires<[IsARM, UseMovt]>;
4796 } // isReMaterializable
4797
4798 // ConstantPool, GlobalAddress, and JumpTable
4799 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
4800             Requires<[IsARM, DontUseMovt]>;
4801 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
4802 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
4803             Requires<[IsARM, UseMovt]>;
4804 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
4805              (LEApcrelJT tjumptable:$dst, imm:$id)>;
4806
4807 // TODO: add,sub,and, 3-instr forms?
4808
4809 // Tail calls. These patterns also apply to Thumb mode.
4810 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
4811 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
4812 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
4813
4814 // Direct calls
4815 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
4816 def : ARMPat<(ARMcall_nolink texternalsym:$func),
4817              (BMOVPCB_CALL texternalsym:$func)>;
4818
4819 // zextload i1 -> zextload i8
4820 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
4821 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
4822
4823 // extload -> zextload
4824 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4825 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4826 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4827 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4828
4829 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
4830
4831 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
4832 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
4833
4834 // smul* and smla*
4835 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4836                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4837                  (SMULBB GPR:$a, GPR:$b)>;
4838 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
4839                  (SMULBB GPR:$a, GPR:$b)>;
4840 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4841                       (sra GPR:$b, (i32 16))),
4842                  (SMULBT GPR:$a, GPR:$b)>;
4843 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
4844                  (SMULBT GPR:$a, GPR:$b)>;
4845 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
4846                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4847                  (SMULTB GPR:$a, GPR:$b)>;
4848 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
4849                 (SMULTB GPR:$a, GPR:$b)>;
4850 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4851                       (i32 16)),
4852                  (SMULWB GPR:$a, GPR:$b)>;
4853 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
4854                  (SMULWB GPR:$a, GPR:$b)>;
4855
4856 def : ARMV5MOPat<(add GPR:$acc,
4857                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4858                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4859                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4860 def : ARMV5MOPat<(add GPR:$acc,
4861                       (mul sext_16_node:$a, sext_16_node:$b)),
4862                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4863 def : ARMV5MOPat<(add GPR:$acc,
4864                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4865                            (sra GPR:$b, (i32 16)))),
4866                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4867 def : ARMV5MOPat<(add GPR:$acc,
4868                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
4869                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4870 def : ARMV5MOPat<(add GPR:$acc,
4871                       (mul (sra GPR:$a, (i32 16)),
4872                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4873                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4874 def : ARMV5MOPat<(add GPR:$acc,
4875                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
4876                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4877 def : ARMV5MOPat<(add GPR:$acc,
4878                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4879                            (i32 16))),
4880                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4881 def : ARMV5MOPat<(add GPR:$acc,
4882                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
4883                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4884
4885
4886 // Pre-v7 uses MCR for synchronization barriers.
4887 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
4888          Requires<[IsARM, HasV6]>;
4889
4890 // SXT/UXT with no rotate
4891 let AddedComplexity = 16 in {
4892 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
4893 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
4894 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
4895 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
4896                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
4897 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
4898                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
4899 }
4900
4901 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
4902 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
4903
4904 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
4905                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
4906 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
4907                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
4908
4909 // Atomic load/store patterns
4910 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
4911              (LDRBrs ldst_so_reg:$src)>;
4912 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
4913              (LDRBi12 addrmode_imm12:$src)>;
4914 def : ARMPat<(atomic_load_16 addrmode3:$src),
4915              (LDRH addrmode3:$src)>;
4916 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
4917              (LDRrs ldst_so_reg:$src)>;
4918 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
4919              (LDRi12 addrmode_imm12:$src)>;
4920 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
4921              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
4922 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
4923              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
4924 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
4925              (STRH GPR:$val, addrmode3:$ptr)>;
4926 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
4927              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
4928 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
4929              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
4930
4931
4932 //===----------------------------------------------------------------------===//
4933 // Thumb Support
4934 //
4935
4936 include "ARMInstrThumb.td"
4937
4938 //===----------------------------------------------------------------------===//
4939 // Thumb2 Support
4940 //
4941
4942 include "ARMInstrThumb2.td"
4943
4944 //===----------------------------------------------------------------------===//
4945 // Floating Point Support
4946 //
4947
4948 include "ARMInstrVFP.td"
4949
4950 //===----------------------------------------------------------------------===//
4951 // Advanced SIMD (NEON) Support
4952 //
4953
4954 include "ARMInstrNEON.td"
4955
4956 //===----------------------------------------------------------------------===//
4957 // Assembler aliases
4958 //
4959
4960 // Memory barriers
4961 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
4962 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
4963 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
4964
4965 // System instructions
4966 def : MnemonicAlias<"swi", "svc">;
4967
4968 // Load / Store Multiple
4969 def : MnemonicAlias<"ldmfd", "ldm">;
4970 def : MnemonicAlias<"ldmia", "ldm">;
4971 def : MnemonicAlias<"ldmea", "ldmdb">;
4972 def : MnemonicAlias<"stmfd", "stmdb">;
4973 def : MnemonicAlias<"stmia", "stm">;
4974 def : MnemonicAlias<"stmea", "stm">;
4975
4976 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
4977 // shift amount is zero (i.e., unspecified).
4978 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
4979                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
4980         Requires<[IsARM, HasV6]>;
4981 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
4982                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
4983         Requires<[IsARM, HasV6]>;
4984
4985 // PUSH/POP aliases for STM/LDM
4986 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
4987 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4988
4989 // SSAT/USAT optional shift operand.
4990 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
4991                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
4992 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
4993                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
4994
4995
4996 // Extend instruction optional rotate operand.
4997 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
4998                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
4999 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5000                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5001 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5002                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5003 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5004                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5005 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5006                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5007 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5008                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5009
5010 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5011                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5012 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5013                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5014 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5015                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5016 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5017                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5018 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5019                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5020 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5021                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5022
5023
5024 // RFE aliases
5025 def : MnemonicAlias<"rfefa", "rfeda">;
5026 def : MnemonicAlias<"rfeea", "rfedb">;
5027 def : MnemonicAlias<"rfefd", "rfeia">;
5028 def : MnemonicAlias<"rfeed", "rfeib">;
5029 def : MnemonicAlias<"rfe", "rfeia">;
5030
5031 // SRS aliases
5032 def : MnemonicAlias<"srsfa", "srsda">;
5033 def : MnemonicAlias<"srsea", "srsdb">;
5034 def : MnemonicAlias<"srsfd", "srsia">;
5035 def : MnemonicAlias<"srsed", "srsib">;
5036 def : MnemonicAlias<"srs", "srsia">;
5037
5038 // QSAX == QSUBADDX
5039 def : MnemonicAlias<"qsubaddx", "qsax">;
5040 // SASX == SADDSUBX
5041 def : MnemonicAlias<"saddsubx", "sasx">;
5042 // SHASX == SHADDSUBX
5043 def : MnemonicAlias<"shaddsubx", "shasx">;
5044 // SHSAX == SHSUBADDX
5045 def : MnemonicAlias<"shsubaddx", "shsax">;
5046 // SSAX == SSUBADDX
5047 def : MnemonicAlias<"ssubaddx", "ssax">;
5048 // UASX == UADDSUBX
5049 def : MnemonicAlias<"uaddsubx", "uasx">;
5050 // UHASX == UHADDSUBX
5051 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5052 // UHSAX == UHSUBADDX
5053 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5054 // UQASX == UQADDSUBX
5055 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5056 // UQSAX == UQSUBADDX
5057 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5058 // USAX == USUBADDX
5059 def : MnemonicAlias<"usubaddx", "usax">;
5060
5061 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5062 // for isel.
5063 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5064                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5065 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5066                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5067 // Same for AND <--> BIC
5068 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5069                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5070                           pred:$p, cc_out:$s)>;
5071 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5072                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5073                           pred:$p, cc_out:$s)>;
5074 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5075                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5076                           pred:$p, cc_out:$s)>;
5077 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5078                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5079                           pred:$p, cc_out:$s)>;
5080
5081 // Likewise, "add Rd, so_imm_neg" -> sub
5082 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5083                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5084 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5085                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5086 // Same for CMP <--> CMN via so_imm_neg
5087 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5088                    (CMNri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5089 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5090                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5091
5092 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5093 // LSR, ROR, and RRX instructions.
5094 // FIXME: We need C++ parser hooks to map the alias to the MOV
5095 //        encoding. It seems we should be able to do that sort of thing
5096 //        in tblgen, but it could get ugly.
5097 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5098 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5099                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5100                              cc_out:$s)>;
5101 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5102                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5103                              cc_out:$s)>;
5104 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5105                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5106                              cc_out:$s)>;
5107 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5108                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5109                              cc_out:$s)>;
5110 }
5111 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5112                         (ins GPRnopc:$Rd, GPRnopc:$Rm, pred:$p, cc_out:$s)>;
5113 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5114 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5115                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5116                              cc_out:$s)>;
5117 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5118                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5119                              cc_out:$s)>;
5120 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5121                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5122                              cc_out:$s)>;
5123 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5124                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5125                              cc_out:$s)>;
5126 }
5127
5128 // "neg" is and alias for "rsb rd, rn, #0"
5129 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5130                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5131
5132 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5133 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5134          Requires<[IsARM, NoV6]>;
5135
5136 // UMULL/SMULL are available on all arches, but the instruction definitions
5137 // need difference constraints pre-v6. Use these aliases for the assembly
5138 // parsing on pre-v6.
5139 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5140             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5141          Requires<[IsARM, NoV6]>;
5142 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5143             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5144          Requires<[IsARM, NoV6]>;
5145
5146 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5147 // is discarded.
5148 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>;