contrib/llvm-project/llvm/lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8 //
   9 // This file implements the AArch64TargetLowering class.
  10 //
  11 //===----------------------------------------------------------------------===//
  12
  13 #include "AArch64ISelLowering.h"
  14 #include "AArch64CallingConvention.h"
  15 #include "AArch64ExpandImm.h"
  16 #include "AArch64MachineFunctionInfo.h"
  17 #include "AArch64PerfectShuffle.h"
  18 #include "AArch64RegisterInfo.h"
  19 #include "AArch64Subtarget.h"
  20 #include "MCTargetDesc/AArch64AddressingModes.h"
  21 #include "Utils/AArch64BaseInfo.h"
  22 #include "llvm/ADT/APFloat.h"
  23 #include "llvm/ADT/APInt.h"
  24 #include "llvm/ADT/ArrayRef.h"
  25 #include "llvm/ADT/STLExtras.h"
  26 #include "llvm/ADT/SmallSet.h"
  27 #include "llvm/ADT/SmallVector.h"
  28 #include "llvm/ADT/Statistic.h"
  29 #include "llvm/ADT/StringRef.h"
  30 #include "llvm/ADT/StringSwitch.h"
  31 #include "llvm/ADT/Triple.h"
  32 #include "llvm/ADT/Twine.h"
  33 #include "llvm/Analysis/VectorUtils.h"
  34 #include "llvm/CodeGen/CallingConvLower.h"
  35 #include "llvm/CodeGen/MachineBasicBlock.h"
  36 #include "llvm/CodeGen/MachineFrameInfo.h"
  37 #include "llvm/CodeGen/MachineFunction.h"
  38 #include "llvm/CodeGen/MachineInstr.h"
  39 #include "llvm/CodeGen/MachineInstrBuilder.h"
  40 #include "llvm/CodeGen/MachineMemOperand.h"
  41 #include "llvm/CodeGen/MachineRegisterInfo.h"
  42 #include "llvm/CodeGen/RuntimeLibcalls.h"
  43 #include "llvm/CodeGen/SelectionDAG.h"
  44 #include "llvm/CodeGen/SelectionDAGNodes.h"
  45 #include "llvm/CodeGen/TargetCallingConv.h"
  46 #include "llvm/CodeGen/TargetInstrInfo.h"
  47 #include "llvm/CodeGen/ValueTypes.h"
  48 #include "llvm/IR/Attributes.h"
  49 #include "llvm/IR/Constants.h"
  50 #include "llvm/IR/DataLayout.h"
  51 #include "llvm/IR/DebugLoc.h"
  52 #include "llvm/IR/DerivedTypes.h"
  53 #include "llvm/IR/Function.h"
  54 #include "llvm/IR/GetElementPtrTypeIterator.h"
  55 #include "llvm/IR/GlobalValue.h"
  56 #include "llvm/IR/IRBuilder.h"
  57 #include "llvm/IR/Instruction.h"
  58 #include "llvm/IR/Instructions.h"
  59 #include "llvm/IR/IntrinsicInst.h"
  60 #include "llvm/IR/Intrinsics.h"
  61 #include "llvm/IR/IntrinsicsAArch64.h"
  62 #include "llvm/IR/Module.h"
  63 #include "llvm/IR/OperandTraits.h"
  64 #include "llvm/IR/PatternMatch.h"
  65 #include "llvm/IR/Type.h"
  66 #include "llvm/IR/Use.h"
  67 #include "llvm/IR/Value.h"
  68 #include "llvm/MC/MCRegisterInfo.h"
  69 #include "llvm/Support/Casting.h"
  70 #include "llvm/Support/CodeGen.h"
  71 #include "llvm/Support/CommandLine.h"
  72 #include "llvm/Support/Compiler.h"
  73 #include "llvm/Support/Debug.h"
  74 #include "llvm/Support/ErrorHandling.h"
  75 #include "llvm/Support/KnownBits.h"
  76 #include "llvm/Support/MachineValueType.h"
  77 #include "llvm/Support/MathExtras.h"
  78 #include "llvm/Support/raw_ostream.h"
  79 #include "llvm/Target/TargetMachine.h"
  80 #include "llvm/Target/TargetOptions.h"
  81 #include <algorithm>
  82 #include <bitset>
  83 #include <cassert>
  84 #include <cctype>
  85 #include <cstdint>
  86 #include <cstdlib>
  87 #include <iterator>
  88 #include <limits>
  89 #include <tuple>
  90 #include <utility>
  91 #include <vector>
  92
  93 using namespace llvm;
  94 using namespace llvm::PatternMatch;
  95
  96 #define DEBUG_TYPE "aarch64-lower"
  97
  98 STATISTIC(NumTailCalls, "Number of tail calls");
  99 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
 100 STATISTIC(NumOptimizedImms, "Number of times immediates were optimized");
 101
 102 // FIXME: The necessary dtprel relocations don't seem to be supported
 103 // well in the GNU bfd and gold linkers at the moment. Therefore, by
 104 // default, for now, fall back to GeneralDynamic code generation.
 105 cl::opt<bool> EnableAArch64ELFLocalDynamicTLSGeneration(
 106     "aarch64-elf-ldtls-generation", cl::Hidden,
 107     cl::desc("Allow AArch64 Local Dynamic TLS code generation"),
 108     cl::init(false));
 109
 110 static cl::opt<bool>
 111 EnableOptimizeLogicalImm("aarch64-enable-logical-imm", cl::Hidden,
 112                          cl::desc("Enable AArch64 logical imm instruction "
 113                                   "optimization"),
 114                          cl::init(true));
 115
 116 /// Value type used for condition codes.
 117 static const MVT MVT_CC = MVT::i32;
 118
 119 /// Returns true if VT's elements occupy the lowest bit positions of its
 120 /// associated register class without any intervening space.
 121 ///
 122 /// For example, nxv2f16, nxv4f16 and nxv8f16 are legal types that belong to the
 123 /// same register class, but only nxv8f16 can be treated as a packed vector.
 124 static inline bool isPackedVectorType(EVT VT, SelectionDAG &DAG) {
 125   assert(VT.isVector() && DAG.getTargetLoweringInfo().isTypeLegal(VT) &&
 126          "Expected legal vector type!");
 127   return VT.isFixedLengthVector() ||
 128          VT.getSizeInBits().getKnownMinSize() == AArch64::SVEBitsPerBlock;
 129 }
 130
 131 AArch64TargetLowering::AArch64TargetLowering(const TargetMachine &TM,
 132                                              const AArch64Subtarget &STI)
 133     : TargetLowering(TM), Subtarget(&STI) {
 134   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
 135   // we have to make something up. Arbitrarily, choose ZeroOrOne.
 136   setBooleanContents(ZeroOrOneBooleanContent);
 137   // When comparing vectors the result sets the different elements in the
 138   // vector to all-one or all-zero.
 139   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 140
 141   // Set up the register classes.
 142   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
 143   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
 144
 145   if (Subtarget->hasFPARMv8()) {
 146     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
 147     addRegisterClass(MVT::bf16, &AArch64::FPR16RegClass);
 148     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
 149     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
 150     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
 151   }
 152
 153   if (Subtarget->hasNEON()) {
 154     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
 155     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
 156     // Someone set us up the NEON.
 157     addDRTypeForNEON(MVT::v2f32);
 158     addDRTypeForNEON(MVT::v8i8);
 159     addDRTypeForNEON(MVT::v4i16);
 160     addDRTypeForNEON(MVT::v2i32);
 161     addDRTypeForNEON(MVT::v1i64);
 162     addDRTypeForNEON(MVT::v1f64);
 163     addDRTypeForNEON(MVT::v4f16);
 164     addDRTypeForNEON(MVT::v4bf16);
 165
 166     addQRTypeForNEON(MVT::v4f32);
 167     addQRTypeForNEON(MVT::v2f64);
 168     addQRTypeForNEON(MVT::v16i8);
 169     addQRTypeForNEON(MVT::v8i16);
 170     addQRTypeForNEON(MVT::v4i32);
 171     addQRTypeForNEON(MVT::v2i64);
 172     addQRTypeForNEON(MVT::v8f16);
 173     addQRTypeForNEON(MVT::v8bf16);
 174   }
 175
 176   if (Subtarget->hasSVE()) {
 177     // Add legal sve predicate types
 178     addRegisterClass(MVT::nxv2i1, &AArch64::PPRRegClass);
 179     addRegisterClass(MVT::nxv4i1, &AArch64::PPRRegClass);
 180     addRegisterClass(MVT::nxv8i1, &AArch64::PPRRegClass);
 181     addRegisterClass(MVT::nxv16i1, &AArch64::PPRRegClass);
 182
 183     // Add legal sve data types
 184     addRegisterClass(MVT::nxv16i8, &AArch64::ZPRRegClass);
 185     addRegisterClass(MVT::nxv8i16, &AArch64::ZPRRegClass);
 186     addRegisterClass(MVT::nxv4i32, &AArch64::ZPRRegClass);
 187     addRegisterClass(MVT::nxv2i64, &AArch64::ZPRRegClass);
 188
 189     addRegisterClass(MVT::nxv2f16, &AArch64::ZPRRegClass);
 190     addRegisterClass(MVT::nxv4f16, &AArch64::ZPRRegClass);
 191     addRegisterClass(MVT::nxv8f16, &AArch64::ZPRRegClass);
 192     addRegisterClass(MVT::nxv2f32, &AArch64::ZPRRegClass);
 193     addRegisterClass(MVT::nxv4f32, &AArch64::ZPRRegClass);
 194     addRegisterClass(MVT::nxv2f64, &AArch64::ZPRRegClass);
 195
 196     if (Subtarget->hasBF16()) {
 197       addRegisterClass(MVT::nxv2bf16, &AArch64::ZPRRegClass);
 198       addRegisterClass(MVT::nxv4bf16, &AArch64::ZPRRegClass);
 199       addRegisterClass(MVT::nxv8bf16, &AArch64::ZPRRegClass);
 200     }
 201
 202     if (useSVEForFixedLengthVectors()) {
 203       for (MVT VT : MVT::integer_fixedlen_vector_valuetypes())
 204         if (useSVEForFixedLengthVectorVT(VT))
 205           addRegisterClass(VT, &AArch64::ZPRRegClass);
 206
 207       for (MVT VT : MVT::fp_fixedlen_vector_valuetypes())
 208         if (useSVEForFixedLengthVectorVT(VT))
 209           addRegisterClass(VT, &AArch64::ZPRRegClass);
 210     }
 211
 212     for (auto VT : { MVT::nxv16i8, MVT::nxv8i16, MVT::nxv4i32, MVT::nxv2i64 }) {
 213       setOperationAction(ISD::SADDSAT, VT, Legal);
 214       setOperationAction(ISD::UADDSAT, VT, Legal);
 215       setOperationAction(ISD::SSUBSAT, VT, Legal);
 216       setOperationAction(ISD::USUBSAT, VT, Legal);
 217       setOperationAction(ISD::UREM, VT, Expand);
 218       setOperationAction(ISD::SREM, VT, Expand);
 219       setOperationAction(ISD::SDIVREM, VT, Expand);
 220       setOperationAction(ISD::UDIVREM, VT, Expand);
 221     }
 222
 223     for (auto VT :
 224          { MVT::nxv2i8, MVT::nxv2i16, MVT::nxv2i32, MVT::nxv2i64, MVT::nxv4i8,
 225            MVT::nxv4i16, MVT::nxv4i32, MVT::nxv8i8, MVT::nxv8i16 })
 226       setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Legal);
 227
 228     for (auto VT :
 229          { MVT::nxv2f16, MVT::nxv4f16, MVT::nxv8f16, MVT::nxv2f32, MVT::nxv4f32,
 230            MVT::nxv2f64 }) {
 231       setCondCodeAction(ISD::SETO, VT, Expand);
 232       setCondCodeAction(ISD::SETOLT, VT, Expand);
 233       setCondCodeAction(ISD::SETOLE, VT, Expand);
 234       setCondCodeAction(ISD::SETULT, VT, Expand);
 235       setCondCodeAction(ISD::SETULE, VT, Expand);
 236       setCondCodeAction(ISD::SETUGE, VT, Expand);
 237       setCondCodeAction(ISD::SETUGT, VT, Expand);
 238       setCondCodeAction(ISD::SETUEQ, VT, Expand);
 239       setCondCodeAction(ISD::SETUNE, VT, Expand);
 240     }
 241   }
 242
 243   // Compute derived properties from the register classes
 244   computeRegisterProperties(Subtarget->getRegisterInfo());
 245
 246   // Provide all sorts of operation actions
 247   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 248   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 249   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 250   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 251   setOperationAction(ISD::SETCC, MVT::f16, Custom);
 252   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 253   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 254   setOperationAction(ISD::STRICT_FSETCC, MVT::f16, Custom);
 255   setOperationAction(ISD::STRICT_FSETCC, MVT::f32, Custom);
 256   setOperationAction(ISD::STRICT_FSETCC, MVT::f64, Custom);
 257   setOperationAction(ISD::STRICT_FSETCCS, MVT::f16, Custom);
 258   setOperationAction(ISD::STRICT_FSETCCS, MVT::f32, Custom);
 259   setOperationAction(ISD::STRICT_FSETCCS, MVT::f64, Custom);
 260   setOperationAction(ISD::BITREVERSE, MVT::i32, Legal);
 261   setOperationAction(ISD::BITREVERSE, MVT::i64, Legal);
 262   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 263   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 264   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 265   setOperationAction(ISD::BR_CC, MVT::f16, Custom);
 266   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 267   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 268   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 269   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 270   setOperationAction(ISD::SELECT, MVT::f16, Custom);
 271   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 272   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 273   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 274   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 275   setOperationAction(ISD::SELECT_CC, MVT::f16, Custom);
 276   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 277   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 278   setOperationAction(ISD::BR_JT, MVT::Other, Custom);
 279   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 280
 281   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 282   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 283   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 284
 285   setOperationAction(ISD::FREM, MVT::f32, Expand);
 286   setOperationAction(ISD::FREM, MVT::f64, Expand);
 287   setOperationAction(ISD::FREM, MVT::f80, Expand);
 288
 289   setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 290
 291   // Custom lowering hooks are needed for XOR
 292   // to fold it into CSINC/CSINV.
 293   setOperationAction(ISD::XOR, MVT::i32, Custom);
 294   setOperationAction(ISD::XOR, MVT::i64, Custom);
 295
 296   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 297   // there's a valid register class, so we need custom operations in most cases.
 298   setOperationAction(ISD::FABS, MVT::f128, Expand);
 299   setOperationAction(ISD::FADD, MVT::f128, Custom);
 300   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 301   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 302   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 303   setOperationAction(ISD::FMA, MVT::f128, Expand);
 304   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 305   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 306   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 307   setOperationAction(ISD::FREM, MVT::f128, Expand);
 308   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 309   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 310   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 311   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 312   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 313   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 314   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 315   setOperationAction(ISD::STRICT_FSETCC, MVT::f128, Custom);
 316   setOperationAction(ISD::STRICT_FSETCCS, MVT::f128, Custom);
 317   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 318   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 319   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 320   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 321
 322   // Lowering for many of the conversions is actually specified by the non-f128
 323   // type. The LowerXXX function will be trivial when f128 isn't involved.
 324   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 325   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 326   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 327   setOperationAction(ISD::STRICT_FP_TO_SINT, MVT::i32, Custom);
 328   setOperationAction(ISD::STRICT_FP_TO_SINT, MVT::i64, Custom);
 329   setOperationAction(ISD::STRICT_FP_TO_SINT, MVT::i128, Custom);
 330   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 331   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 332   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 333   setOperationAction(ISD::STRICT_FP_TO_UINT, MVT::i32, Custom);
 334   setOperationAction(ISD::STRICT_FP_TO_UINT, MVT::i64, Custom);
 335   setOperationAction(ISD::STRICT_FP_TO_UINT, MVT::i128, Custom);
 336   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 337   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 338   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 339   setOperationAction(ISD::STRICT_SINT_TO_FP, MVT::i32, Custom);
 340   setOperationAction(ISD::STRICT_SINT_TO_FP, MVT::i64, Custom);
 341   setOperationAction(ISD::STRICT_SINT_TO_FP, MVT::i128, Custom);
 342   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 343   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 344   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 345   setOperationAction(ISD::STRICT_UINT_TO_FP, MVT::i32, Custom);
 346   setOperationAction(ISD::STRICT_UINT_TO_FP, MVT::i64, Custom);
 347   setOperationAction(ISD::STRICT_UINT_TO_FP, MVT::i128, Custom);
 348   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 349   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 350   setOperationAction(ISD::STRICT_FP_ROUND, MVT::f32, Custom);
 351   setOperationAction(ISD::STRICT_FP_ROUND, MVT::f64, Custom);
 352
 353   // Variable arguments.
 354   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 355   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 356   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 357   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 358
 359   // Variable-sized objects.
 360   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 361   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 362
 363   if (Subtarget->isTargetWindows())
 364     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Custom);
 365   else
 366     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 367
 368   // Constant pool entries
 369   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 370
 371   // BlockAddress
 372   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 373
 374   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 375   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 376   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 377   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 378   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 379   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 380   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 381   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 382   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 383
 384   // AArch64 lacks both left-rotate and popcount instructions.
 385   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 386   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 387   for (MVT VT : MVT::fixedlen_vector_valuetypes()) {
 388     setOperationAction(ISD::ROTL, VT, Expand);
 389     setOperationAction(ISD::ROTR, VT, Expand);
 390   }
 391
 392   // AArch64 doesn't have i32 MULH{S|U}.
 393   setOperationAction(ISD::MULHU, MVT::i32, Expand);
 394   setOperationAction(ISD::MULHS, MVT::i32, Expand);
 395
 396   // AArch64 doesn't have {U|S}MUL_LOHI.
 397   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 398   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 399
 400   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 401   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 402   setOperationAction(ISD::CTPOP, MVT::i128, Custom);
 403
 404   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 405   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 406   for (MVT VT : MVT::fixedlen_vector_valuetypes()) {
 407     setOperationAction(ISD::SDIVREM, VT, Expand);
 408     setOperationAction(ISD::UDIVREM, VT, Expand);
 409   }
 410   setOperationAction(ISD::SREM, MVT::i32, Expand);
 411   setOperationAction(ISD::SREM, MVT::i64, Expand);
 412   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 413   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 414   setOperationAction(ISD::UREM, MVT::i32, Expand);
 415   setOperationAction(ISD::UREM, MVT::i64, Expand);
 416
 417   // Custom lower Add/Sub/Mul with overflow.
 418   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 419   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 420   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 421   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 422   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 423   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 424   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 425   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 426   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 427   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 428   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 429   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 430
 431   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 432   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 433   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 434   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 435   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 436   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 437   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 438   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 439   if (Subtarget->hasFullFP16())
 440     setOperationAction(ISD::FCOPYSIGN, MVT::f16, Custom);
 441   else
 442     setOperationAction(ISD::FCOPYSIGN, MVT::f16, Promote);
 443
 444   setOperationAction(ISD::FREM,    MVT::f16,   Promote);
 445   setOperationAction(ISD::FREM,    MVT::v4f16, Expand);
 446   setOperationAction(ISD::FREM,    MVT::v8f16, Expand);
 447   setOperationAction(ISD::FPOW,    MVT::f16,   Promote);
 448   setOperationAction(ISD::FPOW,    MVT::v4f16, Expand);
 449   setOperationAction(ISD::FPOW,    MVT::v8f16, Expand);
 450   setOperationAction(ISD::FPOWI,   MVT::f16,   Promote);
 451   setOperationAction(ISD::FPOWI,   MVT::v4f16, Expand);
 452   setOperationAction(ISD::FPOWI,   MVT::v8f16, Expand);
 453   setOperationAction(ISD::FCOS,    MVT::f16,   Promote);
 454   setOperationAction(ISD::FCOS,    MVT::v4f16, Expand);
 455   setOperationAction(ISD::FCOS,    MVT::v8f16, Expand);
 456   setOperationAction(ISD::FSIN,    MVT::f16,   Promote);
 457   setOperationAction(ISD::FSIN,    MVT::v4f16, Expand);
 458   setOperationAction(ISD::FSIN,    MVT::v8f16, Expand);
 459   setOperationAction(ISD::FSINCOS, MVT::f16,   Promote);
 460   setOperationAction(ISD::FSINCOS, MVT::v4f16, Expand);
 461   setOperationAction(ISD::FSINCOS, MVT::v8f16, Expand);
 462   setOperationAction(ISD::FEXP,    MVT::f16,   Promote);
 463   setOperationAction(ISD::FEXP,    MVT::v4f16, Expand);
 464   setOperationAction(ISD::FEXP,    MVT::v8f16, Expand);
 465   setOperationAction(ISD::FEXP2,   MVT::f16,   Promote);
 466   setOperationAction(ISD::FEXP2,   MVT::v4f16, Expand);
 467   setOperationAction(ISD::FEXP2,   MVT::v8f16, Expand);
 468   setOperationAction(ISD::FLOG,    MVT::f16,   Promote);
 469   setOperationAction(ISD::FLOG,    MVT::v4f16, Expand);
 470   setOperationAction(ISD::FLOG,    MVT::v8f16, Expand);
 471   setOperationAction(ISD::FLOG2,   MVT::f16,   Promote);
 472   setOperationAction(ISD::FLOG2,   MVT::v4f16, Expand);
 473   setOperationAction(ISD::FLOG2,   MVT::v8f16, Expand);
 474   setOperationAction(ISD::FLOG10,  MVT::f16,   Promote);
 475   setOperationAction(ISD::FLOG10,  MVT::v4f16, Expand);
 476   setOperationAction(ISD::FLOG10,  MVT::v8f16, Expand);
 477
 478   if (!Subtarget->hasFullFP16()) {
 479     setOperationAction(ISD::SELECT,      MVT::f16,  Promote);
 480     setOperationAction(ISD::SELECT_CC,   MVT::f16,  Promote);
 481     setOperationAction(ISD::SETCC,       MVT::f16,  Promote);
 482     setOperationAction(ISD::BR_CC,       MVT::f16,  Promote);
 483     setOperationAction(ISD::FADD,        MVT::f16,  Promote);
 484     setOperationAction(ISD::FSUB,        MVT::f16,  Promote);
 485     setOperationAction(ISD::FMUL,        MVT::f16,  Promote);
 486     setOperationAction(ISD::FDIV,        MVT::f16,  Promote);
 487     setOperationAction(ISD::FMA,         MVT::f16,  Promote);
 488     setOperationAction(ISD::FNEG,        MVT::f16,  Promote);
 489     setOperationAction(ISD::FABS,        MVT::f16,  Promote);
 490     setOperationAction(ISD::FCEIL,       MVT::f16,  Promote);
 491     setOperationAction(ISD::FSQRT,       MVT::f16,  Promote);
 492     setOperationAction(ISD::FFLOOR,      MVT::f16,  Promote);
 493     setOperationAction(ISD::FNEARBYINT,  MVT::f16,  Promote);
 494     setOperationAction(ISD::FRINT,       MVT::f16,  Promote);
 495     setOperationAction(ISD::FROUND,      MVT::f16,  Promote);
 496     setOperationAction(ISD::FTRUNC,      MVT::f16,  Promote);
 497     setOperationAction(ISD::FMINNUM,     MVT::f16,  Promote);
 498     setOperationAction(ISD::FMAXNUM,     MVT::f16,  Promote);
 499     setOperationAction(ISD::FMINIMUM,    MVT::f16,  Promote);
 500     setOperationAction(ISD::FMAXIMUM,    MVT::f16,  Promote);
 501
 502     // promote v4f16 to v4f32 when that is known to be safe.
 503     setOperationAction(ISD::FADD,        MVT::v4f16, Promote);
 504     setOperationAction(ISD::FSUB,        MVT::v4f16, Promote);
 505     setOperationAction(ISD::FMUL,        MVT::v4f16, Promote);
 506     setOperationAction(ISD::FDIV,        MVT::v4f16, Promote);
 507     AddPromotedToType(ISD::FADD,         MVT::v4f16, MVT::v4f32);
 508     AddPromotedToType(ISD::FSUB,         MVT::v4f16, MVT::v4f32);
 509     AddPromotedToType(ISD::FMUL,         MVT::v4f16, MVT::v4f32);
 510     AddPromotedToType(ISD::FDIV,         MVT::v4f16, MVT::v4f32);
 511
 512     setOperationAction(ISD::FABS,        MVT::v4f16, Expand);
 513     setOperationAction(ISD::FNEG,        MVT::v4f16, Expand);
 514     setOperationAction(ISD::FROUND,      MVT::v4f16, Expand);
 515     setOperationAction(ISD::FMA,         MVT::v4f16, Expand);
 516     setOperationAction(ISD::SETCC,       MVT::v4f16, Expand);
 517     setOperationAction(ISD::BR_CC,       MVT::v4f16, Expand);
 518     setOperationAction(ISD::SELECT,      MVT::v4f16, Expand);
 519     setOperationAction(ISD::SELECT_CC,   MVT::v4f16, Expand);
 520     setOperationAction(ISD::FTRUNC,      MVT::v4f16, Expand);
 521     setOperationAction(ISD::FCOPYSIGN,   MVT::v4f16, Expand);
 522     setOperationAction(ISD::FFLOOR,      MVT::v4f16, Expand);
 523     setOperationAction(ISD::FCEIL,       MVT::v4f16, Expand);
 524     setOperationAction(ISD::FRINT,       MVT::v4f16, Expand);
 525     setOperationAction(ISD::FNEARBYINT,  MVT::v4f16, Expand);
 526     setOperationAction(ISD::FSQRT,       MVT::v4f16, Expand);
 527
 528     setOperationAction(ISD::FABS,        MVT::v8f16, Expand);
 529     setOperationAction(ISD::FADD,        MVT::v8f16, Expand);
 530     setOperationAction(ISD::FCEIL,       MVT::v8f16, Expand);
 531     setOperationAction(ISD::FCOPYSIGN,   MVT::v8f16, Expand);
 532     setOperationAction(ISD::FDIV,        MVT::v8f16, Expand);
 533     setOperationAction(ISD::FFLOOR,      MVT::v8f16, Expand);
 534     setOperationAction(ISD::FMA,         MVT::v8f16, Expand);
 535     setOperationAction(ISD::FMUL,        MVT::v8f16, Expand);
 536     setOperationAction(ISD::FNEARBYINT,  MVT::v8f16, Expand);
 537     setOperationAction(ISD::FNEG,        MVT::v8f16, Expand);
 538     setOperationAction(ISD::FROUND,      MVT::v8f16, Expand);
 539     setOperationAction(ISD::FRINT,       MVT::v8f16, Expand);
 540     setOperationAction(ISD::FSQRT,       MVT::v8f16, Expand);
 541     setOperationAction(ISD::FSUB,        MVT::v8f16, Expand);
 542     setOperationAction(ISD::FTRUNC,      MVT::v8f16, Expand);
 543     setOperationAction(ISD::SETCC,       MVT::v8f16, Expand);
 544     setOperationAction(ISD::BR_CC,       MVT::v8f16, Expand);
 545     setOperationAction(ISD::SELECT,      MVT::v8f16, Expand);
 546     setOperationAction(ISD::SELECT_CC,   MVT::v8f16, Expand);
 547     setOperationAction(ISD::FP_EXTEND,   MVT::v8f16, Expand);
 548   }
 549
 550   // AArch64 has implementations of a lot of rounding-like FP operations.
 551   for (MVT Ty : {MVT::f32, MVT::f64}) {
 552     setOperationAction(ISD::FFLOOR, Ty, Legal);
 553     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 554     setOperationAction(ISD::FCEIL, Ty, Legal);
 555     setOperationAction(ISD::FRINT, Ty, Legal);
 556     setOperationAction(ISD::FTRUNC, Ty, Legal);
 557     setOperationAction(ISD::FROUND, Ty, Legal);
 558     setOperationAction(ISD::FMINNUM, Ty, Legal);
 559     setOperationAction(ISD::FMAXNUM, Ty, Legal);
 560     setOperationAction(ISD::FMINIMUM, Ty, Legal);
 561     setOperationAction(ISD::FMAXIMUM, Ty, Legal);
 562     setOperationAction(ISD::LROUND, Ty, Legal);
 563     setOperationAction(ISD::LLROUND, Ty, Legal);
 564     setOperationAction(ISD::LRINT, Ty, Legal);
 565     setOperationAction(ISD::LLRINT, Ty, Legal);
 566   }
 567
 568   if (Subtarget->hasFullFP16()) {
 569     setOperationAction(ISD::FNEARBYINT, MVT::f16, Legal);
 570     setOperationAction(ISD::FFLOOR,  MVT::f16, Legal);
 571     setOperationAction(ISD::FCEIL,   MVT::f16, Legal);
 572     setOperationAction(ISD::FRINT,   MVT::f16, Legal);
 573     setOperationAction(ISD::FTRUNC,  MVT::f16, Legal);
 574     setOperationAction(ISD::FROUND,  MVT::f16, Legal);
 575     setOperationAction(ISD::FMINNUM, MVT::f16, Legal);
 576     setOperationAction(ISD::FMAXNUM, MVT::f16, Legal);
 577     setOperationAction(ISD::FMINIMUM, MVT::f16, Legal);
 578     setOperationAction(ISD::FMAXIMUM, MVT::f16, Legal);
 579   }
 580
 581   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 582
 583   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 584
 585   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i128, Custom);
 586   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 587   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 588   setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i32, Custom);
 589   setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 590
 591   // 128-bit loads and stores can be done without expanding
 592   setOperationAction(ISD::LOAD, MVT::i128, Custom);
 593   setOperationAction(ISD::STORE, MVT::i128, Custom);
 594
 595   // 256 bit non-temporal stores can be lowered to STNP. Do this as part of the
 596   // custom lowering, as there are no un-paired non-temporal stores and
 597   // legalization will break up 256 bit inputs.
 598   setOperationAction(ISD::STORE, MVT::v32i8, Custom);
 599   setOperationAction(ISD::STORE, MVT::v16i16, Custom);
 600   setOperationAction(ISD::STORE, MVT::v16f16, Custom);
 601   setOperationAction(ISD::STORE, MVT::v8i32, Custom);
 602   setOperationAction(ISD::STORE, MVT::v8f32, Custom);
 603   setOperationAction(ISD::STORE, MVT::v4f64, Custom);
 604   setOperationAction(ISD::STORE, MVT::v4i64, Custom);
 605
 606   // Lower READCYCLECOUNTER using an mrs from PMCCNTR_EL0.
 607   // This requires the Performance Monitors extension.
 608   if (Subtarget->hasPerfMon())
 609     setOperationAction(ISD::READCYCLECOUNTER, MVT::i64, Legal);
 610
 611   if (getLibcallName(RTLIB::SINCOS_STRET_F32) != nullptr &&
 612       getLibcallName(RTLIB::SINCOS_STRET_F64) != nullptr) {
 613     // Issue __sincos_stret if available.
 614     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 615     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 616   } else {
 617     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 618     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 619   }
 620
 621   if (Subtarget->getTargetTriple().isOSMSVCRT()) {
 622     // MSVCRT doesn't have powi; fall back to pow
 623     setLibcallName(RTLIB::POWI_F32, nullptr);
 624     setLibcallName(RTLIB::POWI_F64, nullptr);
 625   }
 626
 627   // Make floating-point constants legal for the large code model, so they don't
 628   // become loads from the constant pool.
 629   if (Subtarget->isTargetMachO() && TM.getCodeModel() == CodeModel::Large) {
 630     setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 631     setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 632   }
 633
 634   // AArch64 does not have floating-point extending loads, i1 sign-extending
 635   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 636   for (MVT VT : MVT::fp_valuetypes()) {
 637     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f16, Expand);
 638     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f32, Expand);
 639     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f64, Expand);
 640     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f80, Expand);
 641   }
 642   for (MVT VT : MVT::integer_valuetypes())
 643     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Expand);
 644
 645   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 646   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 647   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 648   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 649   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 650   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 651   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 652
 653   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
 654   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
 655   setOperationAction(ISD::BITCAST, MVT::bf16, Custom);
 656
 657   // Indexed loads and stores are supported.
 658   for (unsigned im = (unsigned)ISD::PRE_INC;
 659        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 660     setIndexedLoadAction(im, MVT::i8, Legal);
 661     setIndexedLoadAction(im, MVT::i16, Legal);
 662     setIndexedLoadAction(im, MVT::i32, Legal);
 663     setIndexedLoadAction(im, MVT::i64, Legal);
 664     setIndexedLoadAction(im, MVT::f64, Legal);
 665     setIndexedLoadAction(im, MVT::f32, Legal);
 666     setIndexedLoadAction(im, MVT::f16, Legal);
 667     setIndexedLoadAction(im, MVT::bf16, Legal);
 668     setIndexedStoreAction(im, MVT::i8, Legal);
 669     setIndexedStoreAction(im, MVT::i16, Legal);
 670     setIndexedStoreAction(im, MVT::i32, Legal);
 671     setIndexedStoreAction(im, MVT::i64, Legal);
 672     setIndexedStoreAction(im, MVT::f64, Legal);
 673     setIndexedStoreAction(im, MVT::f32, Legal);
 674     setIndexedStoreAction(im, MVT::f16, Legal);
 675     setIndexedStoreAction(im, MVT::bf16, Legal);
 676   }
 677
 678   // Trap.
 679   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 680   if (Subtarget->isTargetWindows())
 681     setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 682
 683   // We combine OR nodes for bitfield operations.
 684   setTargetDAGCombine(ISD::OR);
 685   // Try to create BICs for vector ANDs.
 686   setTargetDAGCombine(ISD::AND);
 687
 688   // Vector add and sub nodes may conceal a high-half opportunity.
 689   // Also, try to fold ADD into CSINC/CSINV..
 690   setTargetDAGCombine(ISD::ADD);
 691   setTargetDAGCombine(ISD::SUB);
 692   setTargetDAGCombine(ISD::SRL);
 693   setTargetDAGCombine(ISD::XOR);
 694   setTargetDAGCombine(ISD::SINT_TO_FP);
 695   setTargetDAGCombine(ISD::UINT_TO_FP);
 696
 697   setTargetDAGCombine(ISD::FP_TO_SINT);
 698   setTargetDAGCombine(ISD::FP_TO_UINT);
 699   setTargetDAGCombine(ISD::FDIV);
 700
 701   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 702
 703   setTargetDAGCombine(ISD::ANY_EXTEND);
 704   setTargetDAGCombine(ISD::ZERO_EXTEND);
 705   setTargetDAGCombine(ISD::SIGN_EXTEND);
 706   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
 707   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 708   setTargetDAGCombine(ISD::STORE);
 709   if (Subtarget->supportsAddressTopByteIgnored())
 710     setTargetDAGCombine(ISD::LOAD);
 711
 712   setTargetDAGCombine(ISD::MUL);
 713
 714   setTargetDAGCombine(ISD::SELECT);
 715   setTargetDAGCombine(ISD::VSELECT);
 716
 717   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 718   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 719   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 720
 721   setTargetDAGCombine(ISD::GlobalAddress);
 722
 723   // In case of strict alignment, avoid an excessive number of byte wide stores.
 724   MaxStoresPerMemsetOptSize = 8;
 725   MaxStoresPerMemset = Subtarget->requiresStrictAlign()
 726                        ? MaxStoresPerMemsetOptSize : 32;
 727
 728   MaxGluedStoresPerMemcpy = 4;
 729   MaxStoresPerMemcpyOptSize = 4;
 730   MaxStoresPerMemcpy = Subtarget->requiresStrictAlign()
 731                        ? MaxStoresPerMemcpyOptSize : 16;
 732
 733   MaxStoresPerMemmoveOptSize = MaxStoresPerMemmove = 4;
 734
 735   MaxLoadsPerMemcmpOptSize = 4;
 736   MaxLoadsPerMemcmp = Subtarget->requiresStrictAlign()
 737                       ? MaxLoadsPerMemcmpOptSize : 8;
 738
 739   setStackPointerRegisterToSaveRestore(AArch64::SP);
 740
 741   setSchedulingPreference(Sched::Hybrid);
 742
 743   EnableExtLdPromotion = true;
 744
 745   // Set required alignment.
 746   setMinFunctionAlignment(Align(4));
 747   // Set preferred alignments.
 748   setPrefLoopAlignment(Align(1ULL << STI.getPrefLoopLogAlignment()));
 749   setPrefFunctionAlignment(Align(1ULL << STI.getPrefFunctionLogAlignment()));
 750
 751   // Only change the limit for entries in a jump table if specified by
 752   // the sub target, but not at the command line.
 753   unsigned MaxJT = STI.getMaximumJumpTableSize();
 754   if (MaxJT && getMaximumJumpTableSize() == UINT_MAX)
 755     setMaximumJumpTableSize(MaxJT);
 756
 757   setHasExtractBitsInsn(true);
 758
 759   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 760
 761   if (Subtarget->hasNEON()) {
 762     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 763     // silliness like this:
 764     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 765     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 766     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 767     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 768     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 769     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 770     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 771     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 772     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 773     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 774     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 775     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 776     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 777     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 778     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 779     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 780     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 781     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 782     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 783     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 784     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 785     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 786     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 787     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 788     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 789
 790     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 791     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 792     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 793     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 794     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 795
 796     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 797
 798     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 799     // elements smaller than i32, so promote the input to i32 first.
 800     setOperationPromotedToType(ISD::UINT_TO_FP, MVT::v4i8, MVT::v4i32);
 801     setOperationPromotedToType(ISD::SINT_TO_FP, MVT::v4i8, MVT::v4i32);
 802     // i8 vector elements also need promotion to i32 for v8i8
 803     setOperationPromotedToType(ISD::SINT_TO_FP, MVT::v8i8, MVT::v8i32);
 804     setOperationPromotedToType(ISD::UINT_TO_FP, MVT::v8i8, MVT::v8i32);
 805     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 806     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 807     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 808     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 809     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 810     // Or, direct i32 -> f16 vector conversion.  Set it so custom, so the
 811     // conversion happens in two steps: v4i32 -> v4f32 -> v4f16
 812     setOperationAction(ISD::SINT_TO_FP, MVT::v4i32, Custom);
 813     setOperationAction(ISD::UINT_TO_FP, MVT::v4i32, Custom);
 814
 815     if (Subtarget->hasFullFP16()) {
 816       setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Custom);
 817       setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Custom);
 818       setOperationAction(ISD::SINT_TO_FP, MVT::v8i16, Custom);
 819       setOperationAction(ISD::UINT_TO_FP, MVT::v8i16, Custom);
 820     } else {
 821       // when AArch64 doesn't have fullfp16 support, promote the input
 822       // to i32 first.
 823       setOperationPromotedToType(ISD::UINT_TO_FP, MVT::v4i16, MVT::v4i32);
 824       setOperationPromotedToType(ISD::SINT_TO_FP, MVT::v4i16, MVT::v4i32);
 825       setOperationPromotedToType(ISD::SINT_TO_FP, MVT::v8i16, MVT::v8i32);
 826       setOperationPromotedToType(ISD::UINT_TO_FP, MVT::v8i16, MVT::v8i32);
 827     }
 828
 829     setOperationAction(ISD::CTLZ,       MVT::v1i64, Expand);
 830     setOperationAction(ISD::CTLZ,       MVT::v2i64, Expand);
 831
 832     // AArch64 doesn't have MUL.2d:
 833     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 834     // Custom handling for some quad-vector types to detect MULL.
 835     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 836     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 837     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 838
 839     for (MVT VT : { MVT::v8i8, MVT::v4i16, MVT::v2i32,
 840                     MVT::v16i8, MVT::v8i16, MVT::v4i32, MVT::v2i64 }) {
 841       // Vector reductions
 842       setOperationAction(ISD::VECREDUCE_ADD, VT, Custom);
 843       setOperationAction(ISD::VECREDUCE_SMAX, VT, Custom);
 844       setOperationAction(ISD::VECREDUCE_SMIN, VT, Custom);
 845       setOperationAction(ISD::VECREDUCE_UMAX, VT, Custom);
 846       setOperationAction(ISD::VECREDUCE_UMIN, VT, Custom);
 847
 848       // Saturates
 849       setOperationAction(ISD::SADDSAT, VT, Legal);
 850       setOperationAction(ISD::UADDSAT, VT, Legal);
 851       setOperationAction(ISD::SSUBSAT, VT, Legal);
 852       setOperationAction(ISD::USUBSAT, VT, Legal);
 853
 854       setOperationAction(ISD::TRUNCATE, VT, Custom);
 855     }
 856     for (MVT VT : { MVT::v4f16, MVT::v2f32,
 857                     MVT::v8f16, MVT::v4f32, MVT::v2f64 }) {
 858       setOperationAction(ISD::VECREDUCE_FMAX, VT, Custom);
 859       setOperationAction(ISD::VECREDUCE_FMIN, VT, Custom);
 860     }
 861
 862     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 863     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 864     // Likewise, narrowing and extending vector loads/stores aren't handled
 865     // directly.
 866     for (MVT VT : MVT::fixedlen_vector_valuetypes()) {
 867       setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
 868
 869       if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32) {
 870         setOperationAction(ISD::MULHS, VT, Legal);
 871         setOperationAction(ISD::MULHU, VT, Legal);
 872       } else {
 873         setOperationAction(ISD::MULHS, VT, Expand);
 874         setOperationAction(ISD::MULHU, VT, Expand);
 875       }
 876       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 877       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 878
 879       setOperationAction(ISD::BSWAP, VT, Expand);
 880       setOperationAction(ISD::CTTZ, VT, Expand);
 881
 882       for (MVT InnerVT : MVT::fixedlen_vector_valuetypes()) {
 883         setTruncStoreAction(VT, InnerVT, Expand);
 884         setLoadExtAction(ISD::SEXTLOAD, VT, InnerVT, Expand);
 885         setLoadExtAction(ISD::ZEXTLOAD, VT, InnerVT, Expand);
 886         setLoadExtAction(ISD::EXTLOAD, VT, InnerVT, Expand);
 887       }
 888     }
 889
 890     // AArch64 has implementations of a lot of rounding-like FP operations.
 891     for (MVT Ty : {MVT::v2f32, MVT::v4f32, MVT::v2f64}) {
 892       setOperationAction(ISD::FFLOOR, Ty, Legal);
 893       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 894       setOperationAction(ISD::FCEIL, Ty, Legal);
 895       setOperationAction(ISD::FRINT, Ty, Legal);
 896       setOperationAction(ISD::FTRUNC, Ty, Legal);
 897       setOperationAction(ISD::FROUND, Ty, Legal);
 898     }
 899
 900     if (Subtarget->hasFullFP16()) {
 901       for (MVT Ty : {MVT::v4f16, MVT::v8f16}) {
 902         setOperationAction(ISD::FFLOOR, Ty, Legal);
 903         setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 904         setOperationAction(ISD::FCEIL, Ty, Legal);
 905         setOperationAction(ISD::FRINT, Ty, Legal);
 906         setOperationAction(ISD::FTRUNC, Ty, Legal);
 907         setOperationAction(ISD::FROUND, Ty, Legal);
 908       }
 909     }
 910
 911     if (Subtarget->hasSVE())
 912       setOperationAction(ISD::VSCALE, MVT::i32, Custom);
 913
 914     setTruncStoreAction(MVT::v4i16, MVT::v4i8, Custom);
 915   }
 916
 917   if (Subtarget->hasSVE()) {
 918     // FIXME: Add custom lowering of MLOAD to handle different passthrus (not a
 919     // splat of 0 or undef) once vector selects supported in SVE codegen. See
 920     // D68877 for more details.
 921     for (MVT VT : MVT::integer_scalable_vector_valuetypes()) {
 922       if (isTypeLegal(VT)) {
 923         setOperationAction(ISD::INSERT_SUBVECTOR, VT, Custom);
 924         setOperationAction(ISD::SPLAT_VECTOR, VT, Custom);
 925         setOperationAction(ISD::SELECT, VT, Custom);
 926         setOperationAction(ISD::SDIV, VT, Custom);
 927         setOperationAction(ISD::UDIV, VT, Custom);
 928         setOperationAction(ISD::SMIN, VT, Custom);
 929         setOperationAction(ISD::UMIN, VT, Custom);
 930         setOperationAction(ISD::SMAX, VT, Custom);
 931         setOperationAction(ISD::UMAX, VT, Custom);
 932         setOperationAction(ISD::SHL, VT, Custom);
 933         setOperationAction(ISD::SRL, VT, Custom);
 934         setOperationAction(ISD::SRA, VT, Custom);
 935         if (VT.getScalarType() == MVT::i1) {
 936           setOperationAction(ISD::SETCC, VT, Custom);
 937           setOperationAction(ISD::TRUNCATE, VT, Custom);
 938           setOperationAction(ISD::CONCAT_VECTORS, VT, Legal);
 939         }
 940       }
 941     }
 942
 943     for (auto VT : {MVT::nxv8i8, MVT::nxv4i16, MVT::nxv2i32})
 944       setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
 945
 946     setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::i8, Custom);
 947     setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::i16, Custom);
 948
 949     for (MVT VT : MVT::fp_scalable_vector_valuetypes()) {
 950       if (isTypeLegal(VT)) {
 951         setOperationAction(ISD::INSERT_SUBVECTOR, VT, Custom);
 952         setOperationAction(ISD::SPLAT_VECTOR, VT, Custom);
 953         setOperationAction(ISD::SELECT, VT, Custom);
 954         setOperationAction(ISD::FMA, VT, Custom);
 955       }
 956     }
 957
 958     // NOTE: Currently this has to happen after computeRegisterProperties rather
 959     // than the preferred option of combining it with the addRegisterClass call.
 960     if (useSVEForFixedLengthVectors()) {
 961       for (MVT VT : MVT::integer_fixedlen_vector_valuetypes())
 962         if (useSVEForFixedLengthVectorVT(VT))
 963           addTypeForFixedLengthSVE(VT);
 964       for (MVT VT : MVT::fp_fixedlen_vector_valuetypes())
 965         if (useSVEForFixedLengthVectorVT(VT))
 966           addTypeForFixedLengthSVE(VT);
 967
 968       // 64bit results can mean a bigger than NEON input.
 969       for (auto VT : {MVT::v8i8, MVT::v4i16})
 970         setOperationAction(ISD::TRUNCATE, VT, Custom);
 971       setOperationAction(ISD::FP_ROUND, MVT::v4f16, Custom);
 972
 973       // 128bit results imply a bigger than NEON input.
 974       for (auto VT : {MVT::v16i8, MVT::v8i16, MVT::v4i32})
 975         setOperationAction(ISD::TRUNCATE, VT, Custom);
 976       for (auto VT : {MVT::v8f16, MVT::v4f32})
 977         setOperationAction(ISD::FP_ROUND, VT, Expand);
 978     }
 979   }
 980
 981   PredictableSelectIsExpensive = Subtarget->predictableSelectIsExpensive();
 982 }
 983
 984 void AArch64TargetLowering::addTypeForNEON(MVT VT, MVT PromotedBitwiseVT) {
 985   assert(VT.isVector() && "VT should be a vector type");
 986
 987   if (VT.isFloatingPoint()) {
 988     MVT PromoteTo = EVT(VT).changeVectorElementTypeToInteger().getSimpleVT();
 989     setOperationPromotedToType(ISD::LOAD, VT, PromoteTo);
 990     setOperationPromotedToType(ISD::STORE, VT, PromoteTo);
 991   }
 992
 993   // Mark vector float intrinsics as expand.
 994   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 995     setOperationAction(ISD::FSIN, VT, Expand);
 996     setOperationAction(ISD::FCOS, VT, Expand);
 997     setOperationAction(ISD::FPOW, VT, Expand);
 998     setOperationAction(ISD::FLOG, VT, Expand);
 999     setOperationAction(ISD::FLOG2, VT, Expand);
1000     setOperationAction(ISD::FLOG10, VT, Expand);
1001     setOperationAction(ISD::FEXP, VT, Expand);
1002     setOperationAction(ISD::FEXP2, VT, Expand);
1003
1004     // But we do support custom-lowering for FCOPYSIGN.
1005     setOperationAction(ISD::FCOPYSIGN, VT, Custom);
1006   }
1007
1008   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1009   setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Custom);
1010   setOperationAction(ISD::BUILD_VECTOR, VT, Custom);
1011   setOperationAction(ISD::VECTOR_SHUFFLE, VT, Custom);
1012   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1013   setOperationAction(ISD::SRA, VT, Custom);
1014   setOperationAction(ISD::SRL, VT, Custom);
1015   setOperationAction(ISD::SHL, VT, Custom);
1016   setOperationAction(ISD::OR, VT, Custom);
1017   setOperationAction(ISD::SETCC, VT, Custom);
1018   setOperationAction(ISD::CONCAT_VECTORS, VT, Legal);
1019
1020   setOperationAction(ISD::SELECT, VT, Expand);
1021   setOperationAction(ISD::SELECT_CC, VT, Expand);
1022   setOperationAction(ISD::VSELECT, VT, Expand);
1023   for (MVT InnerVT : MVT::all_valuetypes())
1024     setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
1025
1026   // CNT supports only B element sizes, then use UADDLP to widen.
1027   if (VT != MVT::v8i8 && VT != MVT::v16i8)
1028     setOperationAction(ISD::CTPOP, VT, Custom);
1029
1030   setOperationAction(ISD::UDIV, VT, Expand);
1031   setOperationAction(ISD::SDIV, VT, Expand);
1032   setOperationAction(ISD::UREM, VT, Expand);
1033   setOperationAction(ISD::SREM, VT, Expand);
1034   setOperationAction(ISD::FREM, VT, Expand);
1035
1036   setOperationAction(ISD::FP_TO_SINT, VT, Custom);
1037   setOperationAction(ISD::FP_TO_UINT, VT, Custom);
1038
1039   if (!VT.isFloatingPoint())
1040     setOperationAction(ISD::ABS, VT, Legal);
1041
1042   // [SU][MIN|MAX] are available for all NEON types apart from i64.
1043   if (!VT.isFloatingPoint() && VT != MVT::v2i64 && VT != MVT::v1i64)
1044     for (unsigned Opcode : {ISD::SMIN, ISD::SMAX, ISD::UMIN, ISD::UMAX})
1045       setOperationAction(Opcode, VT, Legal);
1046
1047   // F[MIN|MAX][NUM|NAN] are available for all FP NEON types.
1048   if (VT.isFloatingPoint() &&
1049       (VT.getVectorElementType() != MVT::f16 || Subtarget->hasFullFP16()))
1050     for (unsigned Opcode :
1051          {ISD::FMINIMUM, ISD::FMAXIMUM, ISD::FMINNUM, ISD::FMAXNUM})
1052       setOperationAction(Opcode, VT, Legal);
1053
1054   if (Subtarget->isLittleEndian()) {
1055     for (unsigned im = (unsigned)ISD::PRE_INC;
1056          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
1057       setIndexedLoadAction(im, VT, Legal);
1058       setIndexedStoreAction(im, VT, Legal);
1059     }
1060   }
1061 }
1062
1063 void AArch64TargetLowering::addTypeForFixedLengthSVE(MVT VT) {
1064   assert(VT.isFixedLengthVector() && "Expected fixed length vector type!");
1065
1066   // By default everything must be expanded.
1067   for (unsigned Op = 0; Op < ISD::BUILTIN_OP_END; ++Op)
1068     setOperationAction(Op, VT, Expand);
1069
1070   // We use EXTRACT_SUBVECTOR to "cast" a scalable vector to a fixed length one.
1071   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1072
1073   // Lower fixed length vector operations to scalable equivalents.
1074   setOperationAction(ISD::ADD, VT, Custom);
1075   setOperationAction(ISD::FADD, VT, Custom);
1076   setOperationAction(ISD::LOAD, VT, Custom);
1077   setOperationAction(ISD::STORE, VT, Custom);
1078   setOperationAction(ISD::TRUNCATE, VT, Custom);
1079 }
1080
1081 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
1082   addRegisterClass(VT, &AArch64::FPR64RegClass);
1083   addTypeForNEON(VT, MVT::v2i32);
1084 }
1085
1086 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
1087   addRegisterClass(VT, &AArch64::FPR128RegClass);
1088   addTypeForNEON(VT, MVT::v4i32);
1089 }
1090
1091 EVT AArch64TargetLowering::getSetCCResultType(const DataLayout &,
1092                                               LLVMContext &C, EVT VT) const {
1093   if (!VT.isVector())
1094     return MVT::i32;
1095   if (VT.isScalableVector())
1096     return EVT::getVectorVT(C, MVT::i1, VT.getVectorElementCount());
1097   return VT.changeVectorElementTypeToInteger();
1098 }
1099
1100 static bool optimizeLogicalImm(SDValue Op, unsigned Size, uint64_t Imm,
1101                                const APInt &Demanded,
1102                                TargetLowering::TargetLoweringOpt &TLO,
1103                                unsigned NewOpc) {
1104   uint64_t OldImm = Imm, NewImm, Enc;
1105   uint64_t Mask = ((uint64_t)(-1LL) >> (64 - Size)), OrigMask = Mask;
1106
1107   // Return if the immediate is already all zeros, all ones, a bimm32 or a
1108   // bimm64.
1109   if (Imm == 0 || Imm == Mask ||
1110       AArch64_AM::isLogicalImmediate(Imm & Mask, Size))
1111     return false;
1112
1113   unsigned EltSize = Size;
1114   uint64_t DemandedBits = Demanded.getZExtValue();
1115
1116   // Clear bits that are not demanded.
1117   Imm &= DemandedBits;
1118
1119   while (true) {
1120     // The goal here is to set the non-demanded bits in a way that minimizes
1121     // the number of switching between 0 and 1. In order to achieve this goal,
1122     // we set the non-demanded bits to the value of the preceding demanded bits.
1123     // For example, if we have an immediate 0bx10xx0x1 ('x' indicates a
1124     // non-demanded bit), we copy bit0 (1) to the least significant 'x',
1125     // bit2 (0) to 'xx', and bit6 (1) to the most significant 'x'.
1126     // The final result is 0b11000011.
1127     uint64_t NonDemandedBits = ~DemandedBits;
1128     uint64_t InvertedImm = ~Imm & DemandedBits;
1129     uint64_t RotatedImm =
1130         ((InvertedImm << 1) | (InvertedImm >> (EltSize - 1) & 1)) &
1131         NonDemandedBits;
1132     uint64_t Sum = RotatedImm + NonDemandedBits;
1133     bool Carry = NonDemandedBits & ~Sum & (1ULL << (EltSize - 1));
1134     uint64_t Ones = (Sum + Carry) & NonDemandedBits;
1135     NewImm = (Imm | Ones) & Mask;
1136
1137     // If NewImm or its bitwise NOT is a shifted mask, it is a bitmask immediate
1138     // or all-ones or all-zeros, in which case we can stop searching. Otherwise,
1139     // we halve the element size and continue the search.
1140     if (isShiftedMask_64(NewImm) || isShiftedMask_64(~(NewImm | ~Mask)))
1141       break;
1142
1143     // We cannot shrink the element size any further if it is 2-bits.
1144     if (EltSize == 2)
1145       return false;
1146
1147     EltSize /= 2;
1148     Mask >>= EltSize;
1149     uint64_t Hi = Imm >> EltSize, DemandedBitsHi = DemandedBits >> EltSize;
1150
1151     // Return if there is mismatch in any of the demanded bits of Imm and Hi.
1152     if (((Imm ^ Hi) & (DemandedBits & DemandedBitsHi) & Mask) != 0)
1153       return false;
1154
1155     // Merge the upper and lower halves of Imm and DemandedBits.
1156     Imm |= Hi;
1157     DemandedBits |= DemandedBitsHi;
1158   }
1159
1160   ++NumOptimizedImms;
1161
1162   // Replicate the element across the register width.
1163   while (EltSize < Size) {
1164     NewImm |= NewImm << EltSize;
1165     EltSize *= 2;
1166   }
1167
1168   (void)OldImm;
1169   assert(((OldImm ^ NewImm) & Demanded.getZExtValue()) == 0 &&
1170          "demanded bits should never be altered");
1171   assert(OldImm != NewImm && "the new imm shouldn't be equal to the old imm");
1172
1173   // Create the new constant immediate node.
1174   EVT VT = Op.getValueType();
1175   SDLoc DL(Op);
1176   SDValue New;
1177
1178   // If the new constant immediate is all-zeros or all-ones, let the target
1179   // independent DAG combine optimize this node.
1180   if (NewImm == 0 || NewImm == OrigMask) {
1181     New = TLO.DAG.getNode(Op.getOpcode(), DL, VT, Op.getOperand(0),
1182                           TLO.DAG.getConstant(NewImm, DL, VT));
1183   // Otherwise, create a machine node so that target independent DAG combine
1184   // doesn't undo this optimization.
1185   } else {
1186     Enc = AArch64_AM::encodeLogicalImmediate(NewImm, Size);
1187     SDValue EncConst = TLO.DAG.getTargetConstant(Enc, DL, VT);
1188     New = SDValue(
1189         TLO.DAG.getMachineNode(NewOpc, DL, VT, Op.getOperand(0), EncConst), 0);
1190   }
1191
1192   return TLO.CombineTo(Op, New);
1193 }
1194
1195 bool AArch64TargetLowering::targetShrinkDemandedConstant(
1196     SDValue Op, const APInt &DemandedBits, const APInt &DemandedElts,
1197     TargetLoweringOpt &TLO) const {
1198   // Delay this optimization to as late as possible.
1199   if (!TLO.LegalOps)
1200     return false;
1201
1202   if (!EnableOptimizeLogicalImm)
1203     return false;
1204
1205   EVT VT = Op.getValueType();
1206   if (VT.isVector())
1207     return false;
1208
1209   unsigned Size = VT.getSizeInBits();
1210   assert((Size == 32 || Size == 64) &&
1211          "i32 or i64 is expected after legalization.");
1212
1213   // Exit early if we demand all bits.
1214   if (DemandedBits.countPopulation() == Size)
1215     return false;
1216
1217   unsigned NewOpc;
1218   switch (Op.getOpcode()) {
1219   default:
1220     return false;
1221   case ISD::AND:
1222     NewOpc = Size == 32 ? AArch64::ANDWri : AArch64::ANDXri;
1223     break;
1224   case ISD::OR:
1225     NewOpc = Size == 32 ? AArch64::ORRWri : AArch64::ORRXri;
1226     break;
1227   case ISD::XOR:
1228     NewOpc = Size == 32 ? AArch64::EORWri : AArch64::EORXri;
1229     break;
1230   }
1231   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
1232   if (!C)
1233     return false;
1234   uint64_t Imm = C->getZExtValue();
1235   return optimizeLogicalImm(Op, Size, Imm, DemandedBits, TLO, NewOpc);
1236 }
1237
1238 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
1239 /// Mask are known to be either zero or one and return them Known.
1240 void AArch64TargetLowering::computeKnownBitsForTargetNode(
1241     const SDValue Op, KnownBits &Known,
1242     const APInt &DemandedElts, const SelectionDAG &DAG, unsigned Depth) const {
1243   switch (Op.getOpcode()) {
1244   default:
1245     break;
1246   case AArch64ISD::CSEL: {
1247     KnownBits Known2;
1248     Known = DAG.computeKnownBits(Op->getOperand(0), Depth + 1);
1249     Known2 = DAG.computeKnownBits(Op->getOperand(1), Depth + 1);
1250     Known.Zero &= Known2.Zero;
1251     Known.One &= Known2.One;
1252     break;
1253   }
1254   case AArch64ISD::LOADgot:
1255   case AArch64ISD::ADDlow: {
1256     if (!Subtarget->isTargetILP32())
1257       break;
1258     // In ILP32 mode all valid pointers are in the low 4GB of the address-space.
1259     Known.Zero = APInt::getHighBitsSet(64, 32);
1260     break;
1261   }
1262   case ISD::INTRINSIC_W_CHAIN: {
1263     ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
1264     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
1265     switch (IntID) {
1266     default: return;
1267     case Intrinsic::aarch64_ldaxr:
1268     case Intrinsic::aarch64_ldxr: {
1269       unsigned BitWidth = Known.getBitWidth();
1270       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
1271       unsigned MemBits = VT.getScalarSizeInBits();
1272       Known.Zero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
1273       return;
1274     }
1275     }
1276     break;
1277   }
1278   case ISD::INTRINSIC_WO_CHAIN:
1279   case ISD::INTRINSIC_VOID: {
1280     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1281     switch (IntNo) {
1282     default:
1283       break;
1284     case Intrinsic::aarch64_neon_umaxv:
1285     case Intrinsic::aarch64_neon_uminv: {
1286       // Figure out the datatype of the vector operand. The UMINV instruction
1287       // will zero extend the result, so we can mark as known zero all the
1288       // bits larger than the element datatype. 32-bit or larget doesn't need
1289       // this as those are legal types and will be handled by isel directly.
1290       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
1291       unsigned BitWidth = Known.getBitWidth();
1292       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
1293         assert(BitWidth >= 8 && "Unexpected width!");
1294         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
1295         Known.Zero |= Mask;
1296       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
1297         assert(BitWidth >= 16 && "Unexpected width!");
1298         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
1299         Known.Zero |= Mask;
1300       }
1301       break;
1302     } break;
1303     }
1304   }
1305   }
1306 }
1307
1308 MVT AArch64TargetLowering::getScalarShiftAmountTy(const DataLayout &DL,
1309                                                   EVT) const {
1310   return MVT::i64;
1311 }
1312
1313 bool AArch64TargetLowering::allowsMisalignedMemoryAccesses(
1314     EVT VT, unsigned AddrSpace, unsigned Align, MachineMemOperand::Flags Flags,
1315     bool *Fast) const {
1316   if (Subtarget->requiresStrictAlign())
1317     return false;
1318
1319   if (Fast) {
1320     // Some CPUs are fine with unaligned stores except for 128-bit ones.
1321     *Fast = !Subtarget->isMisaligned128StoreSlow() || VT.getStoreSize() != 16 ||
1322             // See comments in performSTORECombine() for more details about
1323             // these conditions.
1324
1325             // Code that uses clang vector extensions can mark that it
1326             // wants unaligned accesses to be treated as fast by
1327             // underspecifying alignment to be 1 or 2.
1328             Align <= 2 ||
1329
1330             // Disregard v2i64. Memcpy lowering produces those and splitting
1331             // them regresses performance on micro-benchmarks and olden/bh.
1332             VT == MVT::v2i64;
1333   }
1334   return true;
1335 }
1336
1337 // Same as above but handling LLTs instead.
1338 bool AArch64TargetLowering::allowsMisalignedMemoryAccesses(
1339     LLT Ty, unsigned AddrSpace, Align Alignment, MachineMemOperand::Flags Flags,
1340     bool *Fast) const {
1341   if (Subtarget->requiresStrictAlign())
1342     return false;
1343
1344   if (Fast) {
1345     // Some CPUs are fine with unaligned stores except for 128-bit ones.
1346     *Fast = !Subtarget->isMisaligned128StoreSlow() ||
1347             Ty.getSizeInBytes() != 16 ||
1348             // See comments in performSTORECombine() for more details about
1349             // these conditions.
1350
1351             // Code that uses clang vector extensions can mark that it
1352             // wants unaligned accesses to be treated as fast by
1353             // underspecifying alignment to be 1 or 2.
1354             Alignment <= 2 ||
1355
1356             // Disregard v2i64. Memcpy lowering produces those and splitting
1357             // them regresses performance on micro-benchmarks and olden/bh.
1358             Ty == LLT::vector(2, 64);
1359   }
1360   return true;
1361 }
1362
1363 FastISel *
1364 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
1365                                       const TargetLibraryInfo *libInfo) const {
1366   return AArch64::createFastISel(funcInfo, libInfo);
1367 }
1368
1369 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
1370 #define MAKE_CASE(V)                                                           \
1371   case V:                                                                      \
1372     return #V;
1373   switch ((AArch64ISD::NodeType)Opcode) {
1374   case AArch64ISD::FIRST_NUMBER:
1375     break;
1376     MAKE_CASE(AArch64ISD::CALL)
1377     MAKE_CASE(AArch64ISD::ADRP)
1378     MAKE_CASE(AArch64ISD::ADR)
1379     MAKE_CASE(AArch64ISD::ADDlow)
1380     MAKE_CASE(AArch64ISD::LOADgot)
1381     MAKE_CASE(AArch64ISD::RET_FLAG)
1382     MAKE_CASE(AArch64ISD::BRCOND)
1383     MAKE_CASE(AArch64ISD::CSEL)
1384     MAKE_CASE(AArch64ISD::FCSEL)
1385     MAKE_CASE(AArch64ISD::CSINV)
1386     MAKE_CASE(AArch64ISD::CSNEG)
1387     MAKE_CASE(AArch64ISD::CSINC)
1388     MAKE_CASE(AArch64ISD::THREAD_POINTER)
1389     MAKE_CASE(AArch64ISD::TLSDESC_CALLSEQ)
1390     MAKE_CASE(AArch64ISD::ADD_PRED)
1391     MAKE_CASE(AArch64ISD::SDIV_PRED)
1392     MAKE_CASE(AArch64ISD::UDIV_PRED)
1393     MAKE_CASE(AArch64ISD::SMIN_MERGE_OP1)
1394     MAKE_CASE(AArch64ISD::UMIN_MERGE_OP1)
1395     MAKE_CASE(AArch64ISD::SMAX_MERGE_OP1)
1396     MAKE_CASE(AArch64ISD::UMAX_MERGE_OP1)
1397     MAKE_CASE(AArch64ISD::SHL_MERGE_OP1)
1398     MAKE_CASE(AArch64ISD::SRL_MERGE_OP1)
1399     MAKE_CASE(AArch64ISD::SRA_MERGE_OP1)
1400     MAKE_CASE(AArch64ISD::SETCC_MERGE_ZERO)
1401     MAKE_CASE(AArch64ISD::ADC)
1402     MAKE_CASE(AArch64ISD::SBC)
1403     MAKE_CASE(AArch64ISD::ADDS)
1404     MAKE_CASE(AArch64ISD::SUBS)
1405     MAKE_CASE(AArch64ISD::ADCS)
1406     MAKE_CASE(AArch64ISD::SBCS)
1407     MAKE_CASE(AArch64ISD::ANDS)
1408     MAKE_CASE(AArch64ISD::CCMP)
1409     MAKE_CASE(AArch64ISD::CCMN)
1410     MAKE_CASE(AArch64ISD::FCCMP)
1411     MAKE_CASE(AArch64ISD::FCMP)
1412     MAKE_CASE(AArch64ISD::STRICT_FCMP)
1413     MAKE_CASE(AArch64ISD::STRICT_FCMPE)
1414     MAKE_CASE(AArch64ISD::DUP)
1415     MAKE_CASE(AArch64ISD::DUPLANE8)
1416     MAKE_CASE(AArch64ISD::DUPLANE16)
1417     MAKE_CASE(AArch64ISD::DUPLANE32)
1418     MAKE_CASE(AArch64ISD::DUPLANE64)
1419     MAKE_CASE(AArch64ISD::MOVI)
1420     MAKE_CASE(AArch64ISD::MOVIshift)
1421     MAKE_CASE(AArch64ISD::MOVIedit)
1422     MAKE_CASE(AArch64ISD::MOVImsl)
1423     MAKE_CASE(AArch64ISD::FMOV)
1424     MAKE_CASE(AArch64ISD::MVNIshift)
1425     MAKE_CASE(AArch64ISD::MVNImsl)
1426     MAKE_CASE(AArch64ISD::BICi)
1427     MAKE_CASE(AArch64ISD::ORRi)
1428     MAKE_CASE(AArch64ISD::BSP)
1429     MAKE_CASE(AArch64ISD::NEG)
1430     MAKE_CASE(AArch64ISD::EXTR)
1431     MAKE_CASE(AArch64ISD::ZIP1)
1432     MAKE_CASE(AArch64ISD::ZIP2)
1433     MAKE_CASE(AArch64ISD::UZP1)
1434     MAKE_CASE(AArch64ISD::UZP2)
1435     MAKE_CASE(AArch64ISD::TRN1)
1436     MAKE_CASE(AArch64ISD::TRN2)
1437     MAKE_CASE(AArch64ISD::REV16)
1438     MAKE_CASE(AArch64ISD::REV32)
1439     MAKE_CASE(AArch64ISD::REV64)
1440     MAKE_CASE(AArch64ISD::EXT)
1441     MAKE_CASE(AArch64ISD::VSHL)
1442     MAKE_CASE(AArch64ISD::VLSHR)
1443     MAKE_CASE(AArch64ISD::VASHR)
1444     MAKE_CASE(AArch64ISD::VSLI)
1445     MAKE_CASE(AArch64ISD::VSRI)
1446     MAKE_CASE(AArch64ISD::CMEQ)
1447     MAKE_CASE(AArch64ISD::CMGE)
1448     MAKE_CASE(AArch64ISD::CMGT)
1449     MAKE_CASE(AArch64ISD::CMHI)
1450     MAKE_CASE(AArch64ISD::CMHS)
1451     MAKE_CASE(AArch64ISD::FCMEQ)
1452     MAKE_CASE(AArch64ISD::FCMGE)
1453     MAKE_CASE(AArch64ISD::FCMGT)
1454     MAKE_CASE(AArch64ISD::CMEQz)
1455     MAKE_CASE(AArch64ISD::CMGEz)
1456     MAKE_CASE(AArch64ISD::CMGTz)
1457     MAKE_CASE(AArch64ISD::CMLEz)
1458     MAKE_CASE(AArch64ISD::CMLTz)
1459     MAKE_CASE(AArch64ISD::FCMEQz)
1460     MAKE_CASE(AArch64ISD::FCMGEz)
1461     MAKE_CASE(AArch64ISD::FCMGTz)
1462     MAKE_CASE(AArch64ISD::FCMLEz)
1463     MAKE_CASE(AArch64ISD::FCMLTz)
1464     MAKE_CASE(AArch64ISD::SADDV)
1465     MAKE_CASE(AArch64ISD::UADDV)
1466     MAKE_CASE(AArch64ISD::SRHADD)
1467     MAKE_CASE(AArch64ISD::URHADD)
1468     MAKE_CASE(AArch64ISD::SMINV)
1469     MAKE_CASE(AArch64ISD::UMINV)
1470     MAKE_CASE(AArch64ISD::SMAXV)
1471     MAKE_CASE(AArch64ISD::UMAXV)
1472     MAKE_CASE(AArch64ISD::SMAXV_PRED)
1473     MAKE_CASE(AArch64ISD::UMAXV_PRED)
1474     MAKE_CASE(AArch64ISD::SMINV_PRED)
1475     MAKE_CASE(AArch64ISD::UMINV_PRED)
1476     MAKE_CASE(AArch64ISD::ORV_PRED)
1477     MAKE_CASE(AArch64ISD::EORV_PRED)
1478     MAKE_CASE(AArch64ISD::ANDV_PRED)
1479     MAKE_CASE(AArch64ISD::CLASTA_N)
1480     MAKE_CASE(AArch64ISD::CLASTB_N)
1481     MAKE_CASE(AArch64ISD::LASTA)
1482     MAKE_CASE(AArch64ISD::LASTB)
1483     MAKE_CASE(AArch64ISD::REV)
1484     MAKE_CASE(AArch64ISD::REINTERPRET_CAST)
1485     MAKE_CASE(AArch64ISD::TBL)
1486     MAKE_CASE(AArch64ISD::FADD_PRED)
1487     MAKE_CASE(AArch64ISD::FADDA_PRED)
1488     MAKE_CASE(AArch64ISD::FADDV_PRED)
1489     MAKE_CASE(AArch64ISD::FMA_PRED)
1490     MAKE_CASE(AArch64ISD::FMAXV_PRED)
1491     MAKE_CASE(AArch64ISD::FMAXNMV_PRED)
1492     MAKE_CASE(AArch64ISD::FMINV_PRED)
1493     MAKE_CASE(AArch64ISD::FMINNMV_PRED)
1494     MAKE_CASE(AArch64ISD::NOT)
1495     MAKE_CASE(AArch64ISD::BIT)
1496     MAKE_CASE(AArch64ISD::CBZ)
1497     MAKE_CASE(AArch64ISD::CBNZ)
1498     MAKE_CASE(AArch64ISD::TBZ)
1499     MAKE_CASE(AArch64ISD::TBNZ)
1500     MAKE_CASE(AArch64ISD::TC_RETURN)
1501     MAKE_CASE(AArch64ISD::PREFETCH)
1502     MAKE_CASE(AArch64ISD::SITOF)
1503     MAKE_CASE(AArch64ISD::UITOF)
1504     MAKE_CASE(AArch64ISD::NVCAST)
1505     MAKE_CASE(AArch64ISD::SQSHL_I)
1506     MAKE_CASE(AArch64ISD::UQSHL_I)
1507     MAKE_CASE(AArch64ISD::SRSHR_I)
1508     MAKE_CASE(AArch64ISD::URSHR_I)
1509     MAKE_CASE(AArch64ISD::SQSHLU_I)
1510     MAKE_CASE(AArch64ISD::WrapperLarge)
1511     MAKE_CASE(AArch64ISD::LD2post)
1512     MAKE_CASE(AArch64ISD::LD3post)
1513     MAKE_CASE(AArch64ISD::LD4post)
1514     MAKE_CASE(AArch64ISD::ST2post)
1515     MAKE_CASE(AArch64ISD::ST3post)
1516     MAKE_CASE(AArch64ISD::ST4post)
1517     MAKE_CASE(AArch64ISD::LD1x2post)
1518     MAKE_CASE(AArch64ISD::LD1x3post)
1519     MAKE_CASE(AArch64ISD::LD1x4post)
1520     MAKE_CASE(AArch64ISD::ST1x2post)
1521     MAKE_CASE(AArch64ISD::ST1x3post)
1522     MAKE_CASE(AArch64ISD::ST1x4post)
1523     MAKE_CASE(AArch64ISD::LD1DUPpost)
1524     MAKE_CASE(AArch64ISD::LD2DUPpost)
1525     MAKE_CASE(AArch64ISD::LD3DUPpost)
1526     MAKE_CASE(AArch64ISD::LD4DUPpost)
1527     MAKE_CASE(AArch64ISD::LD1LANEpost)
1528     MAKE_CASE(AArch64ISD::LD2LANEpost)
1529     MAKE_CASE(AArch64ISD::LD3LANEpost)
1530     MAKE_CASE(AArch64ISD::LD4LANEpost)
1531     MAKE_CASE(AArch64ISD::ST2LANEpost)
1532     MAKE_CASE(AArch64ISD::ST3LANEpost)
1533     MAKE_CASE(AArch64ISD::ST4LANEpost)
1534     MAKE_CASE(AArch64ISD::SMULL)
1535     MAKE_CASE(AArch64ISD::UMULL)
1536     MAKE_CASE(AArch64ISD::FRECPE)
1537     MAKE_CASE(AArch64ISD::FRECPS)
1538     MAKE_CASE(AArch64ISD::FRSQRTE)
1539     MAKE_CASE(AArch64ISD::FRSQRTS)
1540     MAKE_CASE(AArch64ISD::STG)
1541     MAKE_CASE(AArch64ISD::STZG)
1542     MAKE_CASE(AArch64ISD::ST2G)
1543     MAKE_CASE(AArch64ISD::STZ2G)
1544     MAKE_CASE(AArch64ISD::SUNPKHI)
1545     MAKE_CASE(AArch64ISD::SUNPKLO)
1546     MAKE_CASE(AArch64ISD::UUNPKHI)
1547     MAKE_CASE(AArch64ISD::UUNPKLO)
1548     MAKE_CASE(AArch64ISD::INSR)
1549     MAKE_CASE(AArch64ISD::PTEST)
1550     MAKE_CASE(AArch64ISD::PTRUE)
1551     MAKE_CASE(AArch64ISD::LD1_MERGE_ZERO)
1552     MAKE_CASE(AArch64ISD::LD1S_MERGE_ZERO)
1553     MAKE_CASE(AArch64ISD::LDNF1_MERGE_ZERO)
1554     MAKE_CASE(AArch64ISD::LDNF1S_MERGE_ZERO)
1555     MAKE_CASE(AArch64ISD::LDFF1_MERGE_ZERO)
1556     MAKE_CASE(AArch64ISD::LDFF1S_MERGE_ZERO)
1557     MAKE_CASE(AArch64ISD::LD1RQ_MERGE_ZERO)
1558     MAKE_CASE(AArch64ISD::LD1RO_MERGE_ZERO)
1559     MAKE_CASE(AArch64ISD::SVE_LD2_MERGE_ZERO)
1560     MAKE_CASE(AArch64ISD::SVE_LD3_MERGE_ZERO)
1561     MAKE_CASE(AArch64ISD::SVE_LD4_MERGE_ZERO)
1562     MAKE_CASE(AArch64ISD::GLD1_MERGE_ZERO)
1563     MAKE_CASE(AArch64ISD::GLD1_SCALED_MERGE_ZERO)
1564     MAKE_CASE(AArch64ISD::GLD1_SXTW_MERGE_ZERO)
1565     MAKE_CASE(AArch64ISD::GLD1_UXTW_MERGE_ZERO)
1566     MAKE_CASE(AArch64ISD::GLD1_SXTW_SCALED_MERGE_ZERO)
1567     MAKE_CASE(AArch64ISD::GLD1_UXTW_SCALED_MERGE_ZERO)
1568     MAKE_CASE(AArch64ISD::GLD1_IMM_MERGE_ZERO)
1569     MAKE_CASE(AArch64ISD::GLD1S_MERGE_ZERO)
1570     MAKE_CASE(AArch64ISD::GLD1S_SCALED_MERGE_ZERO)
1571     MAKE_CASE(AArch64ISD::GLD1S_SXTW_MERGE_ZERO)
1572     MAKE_CASE(AArch64ISD::GLD1S_UXTW_MERGE_ZERO)
1573     MAKE_CASE(AArch64ISD::GLD1S_SXTW_SCALED_MERGE_ZERO)
1574     MAKE_CASE(AArch64ISD::GLD1S_UXTW_SCALED_MERGE_ZERO)
1575     MAKE_CASE(AArch64ISD::GLD1S_IMM_MERGE_ZERO)
1576     MAKE_CASE(AArch64ISD::GLDFF1_MERGE_ZERO)
1577     MAKE_CASE(AArch64ISD::GLDFF1_SCALED_MERGE_ZERO)
1578     MAKE_CASE(AArch64ISD::GLDFF1_SXTW_MERGE_ZERO)
1579     MAKE_CASE(AArch64ISD::GLDFF1_UXTW_MERGE_ZERO)
1580     MAKE_CASE(AArch64ISD::GLDFF1_SXTW_SCALED_MERGE_ZERO)
1581     MAKE_CASE(AArch64ISD::GLDFF1_UXTW_SCALED_MERGE_ZERO)
1582     MAKE_CASE(AArch64ISD::GLDFF1_IMM_MERGE_ZERO)
1583     MAKE_CASE(AArch64ISD::GLDFF1S_MERGE_ZERO)
1584     MAKE_CASE(AArch64ISD::GLDFF1S_SCALED_MERGE_ZERO)
1585     MAKE_CASE(AArch64ISD::GLDFF1S_SXTW_MERGE_ZERO)
1586     MAKE_CASE(AArch64ISD::GLDFF1S_UXTW_MERGE_ZERO)
1587     MAKE_CASE(AArch64ISD::GLDFF1S_SXTW_SCALED_MERGE_ZERO)
1588     MAKE_CASE(AArch64ISD::GLDFF1S_UXTW_SCALED_MERGE_ZERO)
1589     MAKE_CASE(AArch64ISD::GLDFF1S_IMM_MERGE_ZERO)
1590     MAKE_CASE(AArch64ISD::GLDNT1_MERGE_ZERO)
1591     MAKE_CASE(AArch64ISD::GLDNT1_INDEX_MERGE_ZERO)
1592     MAKE_CASE(AArch64ISD::GLDNT1S_MERGE_ZERO)
1593     MAKE_CASE(AArch64ISD::ST1_PRED)
1594     MAKE_CASE(AArch64ISD::SST1_PRED)
1595     MAKE_CASE(AArch64ISD::SST1_SCALED_PRED)
1596     MAKE_CASE(AArch64ISD::SST1_SXTW_PRED)
1597     MAKE_CASE(AArch64ISD::SST1_UXTW_PRED)
1598     MAKE_CASE(AArch64ISD::SST1_SXTW_SCALED_PRED)
1599     MAKE_CASE(AArch64ISD::SST1_UXTW_SCALED_PRED)
1600     MAKE_CASE(AArch64ISD::SST1_IMM_PRED)
1601     MAKE_CASE(AArch64ISD::SSTNT1_PRED)
1602     MAKE_CASE(AArch64ISD::SSTNT1_INDEX_PRED)
1603     MAKE_CASE(AArch64ISD::LDP)
1604     MAKE_CASE(AArch64ISD::STP)
1605     MAKE_CASE(AArch64ISD::STNP)
1606     MAKE_CASE(AArch64ISD::DUP_MERGE_PASSTHRU)
1607     MAKE_CASE(AArch64ISD::INDEX_VECTOR)
1608   }
1609 #undef MAKE_CASE
1610   return nullptr;
1611 }
1612
1613 MachineBasicBlock *
1614 AArch64TargetLowering::EmitF128CSEL(MachineInstr &MI,
1615                                     MachineBasicBlock *MBB) const {
1616   // We materialise the F128CSEL pseudo-instruction as some control flow and a
1617   // phi node:
1618
1619   // OrigBB:
1620   //     [... previous instrs leading to comparison ...]
1621   //     b.ne TrueBB
1622   //     b EndBB
1623   // TrueBB:
1624   //     ; Fallthrough
1625   // EndBB:
1626   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
1627
1628   MachineFunction *MF = MBB->getParent();
1629   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
1630   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
1631   DebugLoc DL = MI.getDebugLoc();
1632   MachineFunction::iterator It = ++MBB->getIterator();
1633
1634   Register DestReg = MI.getOperand(0).getReg();
1635   Register IfTrueReg = MI.getOperand(1).getReg();
1636   Register IfFalseReg = MI.getOperand(2).getReg();
1637   unsigned CondCode = MI.getOperand(3).getImm();
1638   bool NZCVKilled = MI.getOperand(4).isKill();
1639
1640   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
1641   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
1642   MF->insert(It, TrueBB);
1643   MF->insert(It, EndBB);
1644
1645   // Transfer rest of current basic-block to EndBB
1646   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
1647                 MBB->end());
1648   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
1649
1650   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
1651   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
1652   MBB->addSuccessor(TrueBB);
1653   MBB->addSuccessor(EndBB);
1654
1655   // TrueBB falls through to the end.
1656   TrueBB->addSuccessor(EndBB);
1657
1658   if (!NZCVKilled) {
1659     TrueBB->addLiveIn(AArch64::NZCV);
1660     EndBB->addLiveIn(AArch64::NZCV);
1661   }
1662
1663   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
1664       .addReg(IfTrueReg)
1665       .addMBB(TrueBB)
1666       .addReg(IfFalseReg)
1667       .addMBB(MBB);
1668
1669   MI.eraseFromParent();
1670   return EndBB;
1671 }
1672
1673 MachineBasicBlock *AArch64TargetLowering::EmitLoweredCatchRet(
1674        MachineInstr &MI, MachineBasicBlock *BB) const {
1675   assert(!isAsynchronousEHPersonality(classifyEHPersonality(
1676              BB->getParent()->getFunction().getPersonalityFn())) &&
1677          "SEH does not use catchret!");
1678   return BB;
1679 }
1680
1681 MachineBasicBlock *AArch64TargetLowering::EmitInstrWithCustomInserter(
1682     MachineInstr &MI, MachineBasicBlock *BB) const {
1683   switch (MI.getOpcode()) {
1684   default:
1685 #ifndef NDEBUG
1686     MI.dump();
1687 #endif
1688     llvm_unreachable("Unexpected instruction for custom inserter!");
1689
1690   case AArch64::F128CSEL:
1691     return EmitF128CSEL(MI, BB);
1692
1693   case TargetOpcode::STACKMAP:
1694   case TargetOpcode::PATCHPOINT:
1695     return emitPatchPoint(MI, BB);
1696
1697   case AArch64::CATCHRET:
1698     return EmitLoweredCatchRet(MI, BB);
1699   }
1700 }
1701
1702 //===----------------------------------------------------------------------===//
1703 // AArch64 Lowering private implementation.
1704 //===----------------------------------------------------------------------===//
1705
1706 //===----------------------------------------------------------------------===//
1707 // Lowering Code
1708 //===----------------------------------------------------------------------===//
1709
1710 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
1711 /// CC
1712 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
1713   switch (CC) {
1714   default:
1715     llvm_unreachable("Unknown condition code!");
1716   case ISD::SETNE:
1717     return AArch64CC::NE;
1718   case ISD::SETEQ:
1719     return AArch64CC::EQ;
1720   case ISD::SETGT:
1721     return AArch64CC::GT;
1722   case ISD::SETGE:
1723     return AArch64CC::GE;
1724   case ISD::SETLT:
1725     return AArch64CC::LT;
1726   case ISD::SETLE:
1727     return AArch64CC::LE;
1728   case ISD::SETUGT:
1729     return AArch64CC::HI;
1730   case ISD::SETUGE:
1731     return AArch64CC::HS;
1732   case ISD::SETULT:
1733     return AArch64CC::LO;
1734   case ISD::SETULE:
1735     return AArch64CC::LS;
1736   }
1737 }
1738
1739 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
1740 static void changeFPCCToAArch64CC(ISD::CondCode CC,
1741                                   AArch64CC::CondCode &CondCode,
1742                                   AArch64CC::CondCode &CondCode2) {
1743   CondCode2 = AArch64CC::AL;
1744   switch (CC) {
1745   default:
1746     llvm_unreachable("Unknown FP condition!");
1747   case ISD::SETEQ:
1748   case ISD::SETOEQ:
1749     CondCode = AArch64CC::EQ;
1750     break;
1751   case ISD::SETGT:
1752   case ISD::SETOGT:
1753     CondCode = AArch64CC::GT;
1754     break;
1755   case ISD::SETGE:
1756   case ISD::SETOGE:
1757     CondCode = AArch64CC::GE;
1758     break;
1759   case ISD::SETOLT:
1760     CondCode = AArch64CC::MI;
1761     break;
1762   case ISD::SETOLE:
1763     CondCode = AArch64CC::LS;
1764     break;
1765   case ISD::SETONE:
1766     CondCode = AArch64CC::MI;
1767     CondCode2 = AArch64CC::GT;
1768     break;
1769   case ISD::SETO:
1770     CondCode = AArch64CC::VC;
1771     break;
1772   case ISD::SETUO:
1773     CondCode = AArch64CC::VS;
1774     break;
1775   case ISD::SETUEQ:
1776     CondCode = AArch64CC::EQ;
1777     CondCode2 = AArch64CC::VS;
1778     break;
1779   case ISD::SETUGT:
1780     CondCode = AArch64CC::HI;
1781     break;
1782   case ISD::SETUGE:
1783     CondCode = AArch64CC::PL;
1784     break;
1785   case ISD::SETLT:
1786   case ISD::SETULT:
1787     CondCode = AArch64CC::LT;
1788     break;
1789   case ISD::SETLE:
1790   case ISD::SETULE:
1791     CondCode = AArch64CC::LE;
1792     break;
1793   case ISD::SETNE:
1794   case ISD::SETUNE:
1795     CondCode = AArch64CC::NE;
1796     break;
1797   }
1798 }
1799
1800 /// Convert a DAG fp condition code to an AArch64 CC.
1801 /// This differs from changeFPCCToAArch64CC in that it returns cond codes that
1802 /// should be AND'ed instead of OR'ed.
1803 static void changeFPCCToANDAArch64CC(ISD::CondCode CC,
1804                                      AArch64CC::CondCode &CondCode,
1805                                      AArch64CC::CondCode &CondCode2) {
1806   CondCode2 = AArch64CC::AL;
1807   switch (CC) {
1808   default:
1809     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
1810     assert(CondCode2 == AArch64CC::AL);
1811     break;
1812   case ISD::SETONE:
1813     // (a one b)
1814     // == ((a olt b) || (a ogt b))
1815     // == ((a ord b) && (a une b))
1816     CondCode = AArch64CC::VC;
1817     CondCode2 = AArch64CC::NE;
1818     break;
1819   case ISD::SETUEQ:
1820     // (a ueq b)
1821     // == ((a uno b) || (a oeq b))
1822     // == ((a ule b) && (a uge b))
1823     CondCode = AArch64CC::PL;
1824     CondCode2 = AArch64CC::LE;
1825     break;
1826   }
1827 }
1828
1829 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
1830 /// CC usable with the vector instructions. Fewer operations are available
1831 /// without a real NZCV register, so we have to use less efficient combinations
1832 /// to get the same effect.
1833 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
1834                                         AArch64CC::CondCode &CondCode,
1835                                         AArch64CC::CondCode &CondCode2,
1836                                         bool &Invert) {
1837   Invert = false;
1838   switch (CC) {
1839   default:
1840     // Mostly the scalar mappings work fine.
1841     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
1842     break;
1843   case ISD::SETUO:
1844     Invert = true;
1845     LLVM_FALLTHROUGH;
1846   case ISD::SETO:
1847     CondCode = AArch64CC::MI;
1848     CondCode2 = AArch64CC::GE;
1849     break;
1850   case ISD::SETUEQ:
1851   case ISD::SETULT:
1852   case ISD::SETULE:
1853   case ISD::SETUGT:
1854   case ISD::SETUGE:
1855     // All of the compare-mask comparisons are ordered, but we can switch
1856     // between the two by a double inversion. E.g. ULE == !OGT.
1857     Invert = true;
1858     changeFPCCToAArch64CC(getSetCCInverse(CC, /* FP inverse */ MVT::f32),
1859                           CondCode, CondCode2);
1860     break;
1861   }
1862 }
1863
1864 static bool isLegalArithImmed(uint64_t C) {
1865   // Matches AArch64DAGToDAGISel::SelectArithImmed().
1866   bool IsLegal = (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
1867   LLVM_DEBUG(dbgs() << "Is imm " << C
1868                     << " legal: " << (IsLegal ? "yes\n" : "no\n"));
1869   return IsLegal;
1870 }
1871
1872 // Can a (CMP op1, (sub 0, op2) be turned into a CMN instruction on
1873 // the grounds that "op1 - (-op2) == op1 + op2" ? Not always, the C and V flags
1874 // can be set differently by this operation. It comes down to whether
1875 // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
1876 // everything is fine. If not then the optimization is wrong. Thus general
1877 // comparisons are only valid if op2 != 0.
1878 //
1879 // So, finally, the only LLVM-native comparisons that don't mention C and V
1880 // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1881 // the absence of information about op2.
1882 static bool isCMN(SDValue Op, ISD::CondCode CC) {
1883   return Op.getOpcode() == ISD::SUB && isNullConstant(Op.getOperand(0)) &&
1884          (CC == ISD::SETEQ || CC == ISD::SETNE);
1885 }
1886
1887 static SDValue emitStrictFPComparison(SDValue LHS, SDValue RHS, const SDLoc &dl,
1888                                       SelectionDAG &DAG, SDValue Chain,
1889                                       bool IsSignaling) {
1890   EVT VT = LHS.getValueType();
1891   assert(VT != MVT::f128);
1892   assert(VT != MVT::f16 && "Lowering of strict fp16 not yet implemented");
1893   unsigned Opcode =
1894       IsSignaling ? AArch64ISD::STRICT_FCMPE : AArch64ISD::STRICT_FCMP;
1895   return DAG.getNode(Opcode, dl, {VT, MVT::Other}, {Chain, LHS, RHS});
1896 }
1897
1898 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1899                               const SDLoc &dl, SelectionDAG &DAG) {
1900   EVT VT = LHS.getValueType();
1901   const bool FullFP16 =
1902     static_cast<const AArch64Subtarget &>(DAG.getSubtarget()).hasFullFP16();
1903
1904   if (VT.isFloatingPoint()) {
1905     assert(VT != MVT::f128);
1906     if (VT == MVT::f16 && !FullFP16) {
1907       LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f32, LHS);
1908       RHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f32, RHS);
1909       VT = MVT::f32;
1910     }
1911     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
1912   }
1913
1914   // The CMP instruction is just an alias for SUBS, and representing it as
1915   // SUBS means that it's possible to get CSE with subtract operations.
1916   // A later phase can perform the optimization of setting the destination
1917   // register to WZR/XZR if it ends up being unused.
1918   unsigned Opcode = AArch64ISD::SUBS;
1919
1920   if (isCMN(RHS, CC)) {
1921     // Can we combine a (CMP op1, (sub 0, op2) into a CMN instruction ?
1922     Opcode = AArch64ISD::ADDS;
1923     RHS = RHS.getOperand(1);
1924   } else if (isCMN(LHS, CC)) {
1925     // As we are looking for EQ/NE compares, the operands can be commuted ; can
1926     // we combine a (CMP (sub 0, op1), op2) into a CMN instruction ?
1927     Opcode = AArch64ISD::ADDS;
1928     LHS = LHS.getOperand(1);
1929   } else if (isNullConstant(RHS) && !isUnsignedIntSetCC(CC)) {
1930     if (LHS.getOpcode() == ISD::AND) {
1931       // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1932       // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1933       // of the signed comparisons.
1934       const SDValue ANDSNode = DAG.getNode(AArch64ISD::ANDS, dl,
1935                                            DAG.getVTList(VT, MVT_CC),
1936                                            LHS.getOperand(0),
1937                                            LHS.getOperand(1));
1938       // Replace all users of (and X, Y) with newly generated (ands X, Y)
1939       DAG.ReplaceAllUsesWith(LHS, ANDSNode);
1940       return ANDSNode.getValue(1);
1941     } else if (LHS.getOpcode() == AArch64ISD::ANDS) {
1942       // Use result of ANDS
1943       return LHS.getValue(1);
1944     }
1945   }
1946
1947   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT_CC), LHS, RHS)
1948       .getValue(1);
1949 }
1950
1951 /// \defgroup AArch64CCMP CMP;CCMP matching
1952 ///
1953 /// These functions deal with the formation of CMP;CCMP;... sequences.
1954 /// The CCMP/CCMN/FCCMP/FCCMPE instructions allow the conditional execution of
1955 /// a comparison. They set the NZCV flags to a predefined value if their
1956 /// predicate is false. This allows to express arbitrary conjunctions, for
1957 /// example "cmp 0 (and (setCA (cmp A)) (setCB (cmp B)))"
1958 /// expressed as:
1959 ///   cmp A
1960 ///   ccmp B, inv(CB), CA
1961 ///   check for CB flags
1962 ///
1963 /// This naturally lets us implement chains of AND operations with SETCC
1964 /// operands. And we can even implement some other situations by transforming
1965 /// them:
1966 ///   - We can implement (NEG SETCC) i.e. negating a single comparison by
1967 ///     negating the flags used in a CCMP/FCCMP operations.
1968 ///   - We can negate the result of a whole chain of CMP/CCMP/FCCMP operations
1969 ///     by negating the flags we test for afterwards. i.e.
1970 ///     NEG (CMP CCMP CCCMP ...) can be implemented.
1971 ///   - Note that we can only ever negate all previously processed results.
1972 ///     What we can not implement by flipping the flags to test is a negation
1973 ///     of two sub-trees (because the negation affects all sub-trees emitted so
1974 ///     far, so the 2nd sub-tree we emit would also affect the first).
1975 /// With those tools we can implement some OR operations:
1976 ///   - (OR (SETCC A) (SETCC B)) can be implemented via:
1977 ///     NEG (AND (NEG (SETCC A)) (NEG (SETCC B)))
1978 ///   - After transforming OR to NEG/AND combinations we may be able to use NEG
1979 ///     elimination rules from earlier to implement the whole thing as a
1980 ///     CCMP/FCCMP chain.
1981 ///
1982 /// As complete example:
1983 ///     or (or (setCA (cmp A)) (setCB (cmp B)))
1984 ///        (and (setCC (cmp C)) (setCD (cmp D)))"
1985 /// can be reassociated to:
1986 ///     or (and (setCC (cmp C)) setCD (cmp D))
1987 //         (or (setCA (cmp A)) (setCB (cmp B)))
1988 /// can be transformed to:
1989 ///     not (and (not (and (setCC (cmp C)) (setCD (cmp D))))
1990 ///              (and (not (setCA (cmp A)) (not (setCB (cmp B))))))"
1991 /// which can be implemented as:
1992 ///   cmp C
1993 ///   ccmp D, inv(CD), CC
1994 ///   ccmp A, CA, inv(CD)
1995 ///   ccmp B, CB, inv(CA)
1996 ///   check for CB flags
1997 ///
1998 /// A counterexample is "or (and A B) (and C D)" which translates to
1999 /// not (and (not (and (not A) (not B))) (not (and (not C) (not D)))), we
2000 /// can only implement 1 of the inner (not) operations, but not both!
2001 /// @{
2002
2003 /// Create a conditional comparison; Use CCMP, CCMN or FCCMP as appropriate.
2004 static SDValue emitConditionalComparison(SDValue LHS, SDValue RHS,
2005                                          ISD::CondCode CC, SDValue CCOp,
2006                                          AArch64CC::CondCode Predicate,
2007                                          AArch64CC::CondCode OutCC,
2008                                          const SDLoc &DL, SelectionDAG &DAG) {
2009   unsigned Opcode = 0;
2010   const bool FullFP16 =
2011     static_cast<const AArch64Subtarget &>(DAG.getSubtarget()).hasFullFP16();
2012
2013   if (LHS.getValueType().isFloatingPoint()) {
2014     assert(LHS.getValueType() != MVT::f128);
2015     if (LHS.getValueType() == MVT::f16 && !FullFP16) {
2016       LHS = DAG.getNode(ISD::FP_EXTEND, DL, MVT::f32, LHS);
2017       RHS = DAG.getNode(ISD::FP_EXTEND, DL, MVT::f32, RHS);
2018     }
2019     Opcode = AArch64ISD::FCCMP;
2020   } else if (RHS.getOpcode() == ISD::SUB) {
2021     SDValue SubOp0 = RHS.getOperand(0);
2022     if (isNullConstant(SubOp0) && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
2023       // See emitComparison() on why we can only do this for SETEQ and SETNE.
2024       Opcode = AArch64ISD::CCMN;
2025       RHS = RHS.getOperand(1);
2026     }
2027   }
2028   if (Opcode == 0)
2029     Opcode = AArch64ISD::CCMP;
2030
2031   SDValue Condition = DAG.getConstant(Predicate, DL, MVT_CC);
2032   AArch64CC::CondCode InvOutCC = AArch64CC::getInvertedCondCode(OutCC);
2033   unsigned NZCV = AArch64CC::getNZCVToSatisfyCondCode(InvOutCC);
2034   SDValue NZCVOp = DAG.getConstant(NZCV, DL, MVT::i32);
2035   return DAG.getNode(Opcode, DL, MVT_CC, LHS, RHS, NZCVOp, Condition, CCOp);
2036 }
2037
2038 /// Returns true if @p Val is a tree of AND/OR/SETCC operations that can be
2039 /// expressed as a conjunction. See \ref AArch64CCMP.
2040 /// \param CanNegate    Set to true if we can negate the whole sub-tree just by
2041 ///                     changing the conditions on the SETCC tests.
2042 ///                     (this means we can call emitConjunctionRec() with
2043 ///                      Negate==true on this sub-tree)
2044 /// \param MustBeFirst  Set to true if this subtree needs to be negated and we
2045 ///                     cannot do the negation naturally. We are required to
2046 ///                     emit the subtree first in this case.
2047 /// \param WillNegate   Is true if are called when the result of this
2048 ///                     subexpression must be negated. This happens when the
2049 ///                     outer expression is an OR. We can use this fact to know
2050 ///                     that we have a double negation (or (or ...) ...) that
2051 ///                     can be implemented for free.
2052 static bool canEmitConjunction(const SDValue Val, bool &CanNegate,
2053                                bool &MustBeFirst, bool WillNegate,
2054                                unsigned Depth = 0) {
2055   if (!Val.hasOneUse())
2056     return false;
2057   unsigned Opcode = Val->getOpcode();
2058   if (Opcode == ISD::SETCC) {
2059     if (Val->getOperand(0).getValueType() == MVT::f128)
2060       return false;
2061     CanNegate = true;
2062     MustBeFirst = false;
2063     return true;
2064   }
2065   // Protect against exponential runtime and stack overflow.
2066   if (Depth > 6)
2067     return false;
2068   if (Opcode == ISD::AND || Opcode == ISD::OR) {
2069     bool IsOR = Opcode == ISD::OR;
2070     SDValue O0 = Val->getOperand(0);
2071     SDValue O1 = Val->getOperand(1);
2072     bool CanNegateL;
2073     bool MustBeFirstL;
2074     if (!canEmitConjunction(O0, CanNegateL, MustBeFirstL, IsOR, Depth+1))
2075       return false;
2076     bool CanNegateR;
2077     bool MustBeFirstR;
2078     if (!canEmitConjunction(O1, CanNegateR, MustBeFirstR, IsOR, Depth+1))
2079       return false;
2080
2081     if (MustBeFirstL && MustBeFirstR)
2082       return false;
2083
2084     if (IsOR) {
2085       // For an OR expression we need to be able to naturally negate at least
2086       // one side or we cannot do the transformation at all.
2087       if (!CanNegateL && !CanNegateR)
2088         return false;
2089       // If we the result of the OR will be negated and we can naturally negate
2090       // the leafs, then this sub-tree as a whole negates naturally.
2091       CanNegate = WillNegate && CanNegateL && CanNegateR;
2092       // If we cannot naturally negate the whole sub-tree, then this must be
2093       // emitted first.
2094       MustBeFirst = !CanNegate;
2095     } else {
2096       assert(Opcode == ISD::AND && "Must be OR or AND");
2097       // We cannot naturally negate an AND operation.
2098       CanNegate = false;
2099       MustBeFirst = MustBeFirstL || MustBeFirstR;
2100     }
2101     return true;
2102   }
2103   return false;
2104 }
2105
2106 /// Emit conjunction or disjunction tree with the CMP/FCMP followed by a chain
2107 /// of CCMP/CFCMP ops. See @ref AArch64CCMP.
2108 /// Tries to transform the given i1 producing node @p Val to a series compare
2109 /// and conditional compare operations. @returns an NZCV flags producing node
2110 /// and sets @p OutCC to the flags that should be tested or returns SDValue() if
2111 /// transformation was not possible.
2112 /// \p Negate is true if we want this sub-tree being negated just by changing
2113 /// SETCC conditions.
2114 static SDValue emitConjunctionRec(SelectionDAG &DAG, SDValue Val,
2115     AArch64CC::CondCode &OutCC, bool Negate, SDValue CCOp,
2116     AArch64CC::CondCode Predicate) {
2117   // We're at a tree leaf, produce a conditional comparison operation.
2118   unsigned Opcode = Val->getOpcode();
2119   if (Opcode == ISD::SETCC) {
2120     SDValue LHS = Val->getOperand(0);
2121     SDValue RHS = Val->getOperand(1);
2122     ISD::CondCode CC = cast<CondCodeSDNode>(Val->getOperand(2))->get();
2123     bool isInteger = LHS.getValueType().isInteger();
2124     if (Negate)
2125       CC = getSetCCInverse(CC, LHS.getValueType());
2126     SDLoc DL(Val);
2127     // Determine OutCC and handle FP special case.
2128     if (isInteger) {
2129       OutCC = changeIntCCToAArch64CC(CC);
2130     } else {
2131       assert(LHS.getValueType().isFloatingPoint());
2132       AArch64CC::CondCode ExtraCC;
2133       changeFPCCToANDAArch64CC(CC, OutCC, ExtraCC);
2134       // Some floating point conditions can't be tested with a single condition
2135       // code. Construct an additional comparison in this case.
2136       if (ExtraCC != AArch64CC::AL) {
2137         SDValue ExtraCmp;
2138         if (!CCOp.getNode())
2139           ExtraCmp = emitComparison(LHS, RHS, CC, DL, DAG);
2140         else
2141           ExtraCmp = emitConditionalComparison(LHS, RHS, CC, CCOp, Predicate,
2142                                                ExtraCC, DL, DAG);
2143         CCOp = ExtraCmp;
2144         Predicate = ExtraCC;
2145       }
2146     }
2147
2148     // Produce a normal comparison if we are first in the chain
2149     if (!CCOp)
2150       return emitComparison(LHS, RHS, CC, DL, DAG);
2151     // Otherwise produce a ccmp.
2152     return emitConditionalComparison(LHS, RHS, CC, CCOp, Predicate, OutCC, DL,
2153                                      DAG);
2154   }
2155   assert(Val->hasOneUse() && "Valid conjunction/disjunction tree");
2156
2157   bool IsOR = Opcode == ISD::OR;
2158
2159   SDValue LHS = Val->getOperand(0);
2160   bool CanNegateL;
2161   bool MustBeFirstL;
2162   bool ValidL = canEmitConjunction(LHS, CanNegateL, MustBeFirstL, IsOR);
2163   assert(ValidL && "Valid conjunction/disjunction tree");
2164   (void)ValidL;
2165
2166   SDValue RHS = Val->getOperand(1);
2167   bool CanNegateR;
2168   bool MustBeFirstR;
2169   bool ValidR = canEmitConjunction(RHS, CanNegateR, MustBeFirstR, IsOR);
2170   assert(ValidR && "Valid conjunction/disjunction tree");
2171   (void)ValidR;
2172
2173   // Swap sub-tree that must come first to the right side.
2174   if (MustBeFirstL) {
2175     assert(!MustBeFirstR && "Valid conjunction/disjunction tree");
2176     std::swap(LHS, RHS);
2177     std::swap(CanNegateL, CanNegateR);
2178     std::swap(MustBeFirstL, MustBeFirstR);
2179   }
2180
2181   bool NegateR;
2182   bool NegateAfterR;
2183   bool NegateL;
2184   bool NegateAfterAll;
2185   if (Opcode == ISD::OR) {
2186     // Swap the sub-tree that we can negate naturally to the left.
2187     if (!CanNegateL) {
2188       assert(CanNegateR && "at least one side must be negatable");
2189       assert(!MustBeFirstR && "invalid conjunction/disjunction tree");
2190       assert(!Negate);
2191       std::swap(LHS, RHS);
2192       NegateR = false;
2193       NegateAfterR = true;
2194     } else {
2195       // Negate the left sub-tree if possible, otherwise negate the result.
2196       NegateR = CanNegateR;
2197       NegateAfterR = !CanNegateR;
2198     }
2199     NegateL = true;
2200     NegateAfterAll = !Negate;
2201   } else {
2202     assert(Opcode == ISD::AND && "Valid conjunction/disjunction tree");
2203     assert(!Negate && "Valid conjunction/disjunction tree");
2204
2205     NegateL = false;
2206     NegateR = false;
2207     NegateAfterR = false;
2208     NegateAfterAll = false;
2209   }
2210
2211   // Emit sub-trees.
2212   AArch64CC::CondCode RHSCC;
2213   SDValue CmpR = emitConjunctionRec(DAG, RHS, RHSCC, NegateR, CCOp, Predicate);
2214   if (NegateAfterR)
2215     RHSCC = AArch64CC::getInvertedCondCode(RHSCC);
2216   SDValue CmpL = emitConjunctionRec(DAG, LHS, OutCC, NegateL, CmpR, RHSCC);
2217   if (NegateAfterAll)
2218     OutCC = AArch64CC::getInvertedCondCode(OutCC);
2219   return CmpL;
2220 }
2221
2222 /// Emit expression as a conjunction (a series of CCMP/CFCMP ops).
2223 /// In some cases this is even possible with OR operations in the expression.
2224 /// See \ref AArch64CCMP.
2225 /// \see emitConjunctionRec().
2226 static SDValue emitConjunction(SelectionDAG &DAG, SDValue Val,
2227                                AArch64CC::CondCode &OutCC) {
2228   bool DummyCanNegate;
2229   bool DummyMustBeFirst;
2230   if (!canEmitConjunction(Val, DummyCanNegate, DummyMustBeFirst, false))
2231     return SDValue();
2232
2233   return emitConjunctionRec(DAG, Val, OutCC, false, SDValue(), AArch64CC::AL);
2234 }
2235
2236 /// @}
2237
2238 /// Returns how profitable it is to fold a comparison's operand's shift and/or
2239 /// extension operations.
2240 static unsigned getCmpOperandFoldingProfit(SDValue Op) {
2241   auto isSupportedExtend = [&](SDValue V) {
2242     if (V.getOpcode() == ISD::SIGN_EXTEND_INREG)
2243       return true;
2244
2245     if (V.getOpcode() == ISD::AND)
2246       if (ConstantSDNode *MaskCst = dyn_cast<ConstantSDNode>(V.getOperand(1))) {
2247         uint64_t Mask = MaskCst->getZExtValue();
2248         return (Mask == 0xFF || Mask == 0xFFFF || Mask == 0xFFFFFFFF);
2249       }
2250
2251     return false;
2252   };
2253
2254   if (!Op.hasOneUse())
2255     return 0;
2256
2257   if (isSupportedExtend(Op))
2258     return 1;
2259
2260   unsigned Opc = Op.getOpcode();
2261   if (Opc == ISD::SHL || Opc == ISD::SRL || Opc == ISD::SRA)
2262     if (ConstantSDNode *ShiftCst = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
2263       uint64_t Shift = ShiftCst->getZExtValue();
2264       if (isSupportedExtend(Op.getOperand(0)))
2265         return (Shift <= 4) ? 2 : 1;
2266       EVT VT = Op.getValueType();
2267       if ((VT == MVT::i32 && Shift <= 31) || (VT == MVT::i64 && Shift <= 63))
2268         return 1;
2269     }
2270
2271   return 0;
2272 }
2273
2274 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2275                              SDValue &AArch64cc, SelectionDAG &DAG,
2276                              const SDLoc &dl) {
2277   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2278     EVT VT = RHS.getValueType();
2279     uint64_t C = RHSC->getZExtValue();
2280     if (!isLegalArithImmed(C)) {
2281       // Constant does not fit, try adjusting it by one?
2282       switch (CC) {
2283       default:
2284         break;
2285       case ISD::SETLT:
2286       case ISD::SETGE:
2287         if ((VT == MVT::i32 && C != 0x80000000 &&
2288              isLegalArithImmed((uint32_t)(C - 1))) ||
2289             (VT == MVT::i64 && C != 0x80000000ULL &&
2290              isLegalArithImmed(C - 1ULL))) {
2291           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2292           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
2293           RHS = DAG.getConstant(C, dl, VT);
2294         }
2295         break;
2296       case ISD::SETULT:
2297       case ISD::SETUGE:
2298         if ((VT == MVT::i32 && C != 0 &&
2299              isLegalArithImmed((uint32_t)(C - 1))) ||
2300             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
2301           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2302           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
2303           RHS = DAG.getConstant(C, dl, VT);
2304         }
2305         break;
2306       case ISD::SETLE:
2307       case ISD::SETGT:
2308         if ((VT == MVT::i32 && C != INT32_MAX &&
2309              isLegalArithImmed((uint32_t)(C + 1))) ||
2310             (VT == MVT::i64 && C != INT64_MAX &&
2311              isLegalArithImmed(C + 1ULL))) {
2312           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2313           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
2314           RHS = DAG.getConstant(C, dl, VT);
2315         }
2316         break;
2317       case ISD::SETULE:
2318       case ISD::SETUGT:
2319         if ((VT == MVT::i32 && C != UINT32_MAX &&
2320              isLegalArithImmed((uint32_t)(C + 1))) ||
2321             (VT == MVT::i64 && C != UINT64_MAX &&
2322              isLegalArithImmed(C + 1ULL))) {
2323           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2324           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
2325           RHS = DAG.getConstant(C, dl, VT);
2326         }
2327         break;
2328       }
2329     }
2330   }
2331
2332   // Comparisons are canonicalized so that the RHS operand is simpler than the
2333   // LHS one, the extreme case being when RHS is an immediate. However, AArch64
2334   // can fold some shift+extend operations on the RHS operand, so swap the
2335   // operands if that can be done.
2336   //
2337   // For example:
2338   //    lsl     w13, w11, #1
2339   //    cmp     w13, w12
2340   // can be turned into:
2341   //    cmp     w12, w11, lsl #1
2342   if (!isa<ConstantSDNode>(RHS) ||
2343       !isLegalArithImmed(cast<ConstantSDNode>(RHS)->getZExtValue())) {
2344     SDValue TheLHS = isCMN(LHS, CC) ? LHS.getOperand(1) : LHS;
2345
2346     if (getCmpOperandFoldingProfit(TheLHS) > getCmpOperandFoldingProfit(RHS)) {
2347       std::swap(LHS, RHS);
2348       CC = ISD::getSetCCSwappedOperands(CC);
2349     }
2350   }
2351
2352   SDValue Cmp;
2353   AArch64CC::CondCode AArch64CC;
2354   if ((CC == ISD::SETEQ || CC == ISD::SETNE) && isa<ConstantSDNode>(RHS)) {
2355     const ConstantSDNode *RHSC = cast<ConstantSDNode>(RHS);
2356
2357     // The imm operand of ADDS is an unsigned immediate, in the range 0 to 4095.
2358     // For the i8 operand, the largest immediate is 255, so this can be easily
2359     // encoded in the compare instruction. For the i16 operand, however, the
2360     // largest immediate cannot be encoded in the compare.
2361     // Therefore, use a sign extending load and cmn to avoid materializing the
2362     // -1 constant. For example,
2363     // movz w1, #65535
2364     // ldrh w0, [x0, #0]
2365     // cmp w0, w1
2366     // >
2367     // ldrsh w0, [x0, #0]
2368     // cmn w0, #1
2369     // Fundamental, we're relying on the property that (zext LHS) == (zext RHS)
2370     // if and only if (sext LHS) == (sext RHS). The checks are in place to
2371     // ensure both the LHS and RHS are truly zero extended and to make sure the
2372     // transformation is profitable.
2373     if ((RHSC->getZExtValue() >> 16 == 0) && isa<LoadSDNode>(LHS) &&
2374         cast<LoadSDNode>(LHS)->getExtensionType() == ISD::ZEXTLOAD &&
2375         cast<LoadSDNode>(LHS)->getMemoryVT() == MVT::i16 &&
2376         LHS.getNode()->hasNUsesOfValue(1, 0)) {
2377       int16_t ValueofRHS = cast<ConstantSDNode>(RHS)->getZExtValue();
2378       if (ValueofRHS < 0 && isLegalArithImmed(-ValueofRHS)) {
2379         SDValue SExt =
2380             DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, LHS.getValueType(), LHS,
2381                         DAG.getValueType(MVT::i16));
2382         Cmp = emitComparison(SExt, DAG.getConstant(ValueofRHS, dl,
2383                                                    RHS.getValueType()),
2384                              CC, dl, DAG);
2385         AArch64CC = changeIntCCToAArch64CC(CC);
2386       }
2387     }
2388
2389     if (!Cmp && (RHSC->isNullValue() || RHSC->isOne())) {
2390       if ((Cmp = emitConjunction(DAG, LHS, AArch64CC))) {
2391         if ((CC == ISD::SETNE) ^ RHSC->isNullValue())
2392           AArch64CC = AArch64CC::getInvertedCondCode(AArch64CC);
2393       }
2394     }
2395   }
2396
2397   if (!Cmp) {
2398     Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
2399     AArch64CC = changeIntCCToAArch64CC(CC);
2400   }
2401   AArch64cc = DAG.getConstant(AArch64CC, dl, MVT_CC);
2402   return Cmp;
2403 }
2404
2405 static std::pair<SDValue, SDValue>
2406 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
2407   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
2408          "Unsupported value type");
2409   SDValue Value, Overflow;
2410   SDLoc DL(Op);
2411   SDValue LHS = Op.getOperand(0);
2412   SDValue RHS = Op.getOperand(1);
2413   unsigned Opc = 0;
2414   switch (Op.getOpcode()) {
2415   default:
2416     llvm_unreachable("Unknown overflow instruction!");
2417   case ISD::SADDO:
2418     Opc = AArch64ISD::ADDS;
2419     CC = AArch64CC::VS;
2420     break;
2421   case ISD::UADDO:
2422     Opc = AArch64ISD::ADDS;
2423     CC = AArch64CC::HS;
2424     break;
2425   case ISD::SSUBO:
2426     Opc = AArch64ISD::SUBS;
2427     CC = AArch64CC::VS;
2428     break;
2429   case ISD::USUBO:
2430     Opc = AArch64ISD::SUBS;
2431     CC = AArch64CC::LO;
2432     break;
2433   // Multiply needs a little bit extra work.
2434   case ISD::SMULO:
2435   case ISD::UMULO: {
2436     CC = AArch64CC::NE;
2437     bool IsSigned = Op.getOpcode() == ISD::SMULO;
2438     if (Op.getValueType() == MVT::i32) {
2439       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
2440       // For a 32 bit multiply with overflow check we want the instruction
2441       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
2442       // need to generate the following pattern:
2443       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
2444       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
2445       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
2446       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
2447       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
2448                                 DAG.getConstant(0, DL, MVT::i64));
2449       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
2450       // operation. We need to clear out the upper 32 bits, because we used a
2451       // widening multiply that wrote all 64 bits. In the end this should be a
2452       // noop.
2453       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
2454       if (IsSigned) {
2455         // The signed overflow check requires more than just a simple check for
2456         // any bit set in the upper 32 bits of the result. These bits could be
2457         // just the sign bits of a negative number. To perform the overflow
2458         // check we have to arithmetic shift right the 32nd bit of the result by
2459         // 31 bits. Then we compare the result to the upper 32 bits.
2460         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
2461                                         DAG.getConstant(32, DL, MVT::i64));
2462         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
2463         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
2464                                         DAG.getConstant(31, DL, MVT::i64));
2465         // It is important that LowerBits is last, otherwise the arithmetic
2466         // shift will not be folded into the compare (SUBS).
2467         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
2468         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
2469                        .getValue(1);
2470       } else {
2471         // The overflow check for unsigned multiply is easy. We only need to
2472         // check if any of the upper 32 bits are set. This can be done with a
2473         // CMP (shifted register). For that we need to generate the following
2474         // pattern:
2475         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
2476         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
2477                                         DAG.getConstant(32, DL, MVT::i64));
2478         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
2479         Overflow =
2480             DAG.getNode(AArch64ISD::SUBS, DL, VTs,
2481                         DAG.getConstant(0, DL, MVT::i64),
2482                         UpperBits).getValue(1);
2483       }
2484       break;
2485     }
2486     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
2487     // For the 64 bit multiply
2488     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
2489     if (IsSigned) {
2490       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
2491       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
2492                                       DAG.getConstant(63, DL, MVT::i64));
2493       // It is important that LowerBits is last, otherwise the arithmetic
2494       // shift will not be folded into the compare (SUBS).
2495       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
2496       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
2497                      .getValue(1);
2498     } else {
2499       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
2500       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
2501       Overflow =
2502           DAG.getNode(AArch64ISD::SUBS, DL, VTs,
2503                       DAG.getConstant(0, DL, MVT::i64),
2504                       UpperBits).getValue(1);
2505     }
2506     break;
2507   }
2508   } // switch (...)
2509
2510   if (Opc) {
2511     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
2512
2513     // Emit the AArch64 operation with overflow check.
2514     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
2515     Overflow = Value.getValue(1);
2516   }
2517   return std::make_pair(Value, Overflow);
2518 }
2519
2520 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
2521                                              RTLIB::Libcall Call) const {
2522   bool IsStrict = Op->isStrictFPOpcode();
2523   unsigned Offset = IsStrict ? 1 : 0;
2524   SDValue Chain = IsStrict ? Op.getOperand(0) : SDValue();
2525   SmallVector<SDValue, 2> Ops(Op->op_begin() + Offset, Op->op_end());
2526   MakeLibCallOptions CallOptions;
2527   SDValue Result;
2528   SDLoc dl(Op);
2529   std::tie(Result, Chain) = makeLibCall(DAG, Call, Op.getValueType(), Ops,
2530                                         CallOptions, dl, Chain);
2531   return IsStrict ? DAG.getMergeValues({Result, Chain}, dl) : Result;
2532 }
2533
2534 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
2535   SDValue Sel = Op.getOperand(0);
2536   SDValue Other = Op.getOperand(1);
2537   SDLoc dl(Sel);
2538
2539   // If the operand is an overflow checking operation, invert the condition
2540   // code and kill the Not operation. I.e., transform:
2541   // (xor (overflow_op_bool, 1))
2542   //   -->
2543   // (csel 1, 0, invert(cc), overflow_op_bool)
2544   // ... which later gets transformed to just a cset instruction with an
2545   // inverted condition code, rather than a cset + eor sequence.
2546   if (isOneConstant(Other) && ISD::isOverflowIntrOpRes(Sel)) {
2547     // Only lower legal XALUO ops.
2548     if (!DAG.getTargetLoweringInfo().isTypeLegal(Sel->getValueType(0)))
2549       return SDValue();
2550
2551     SDValue TVal = DAG.getConstant(1, dl, MVT::i32);
2552     SDValue FVal = DAG.getConstant(0, dl, MVT::i32);
2553     AArch64CC::CondCode CC;
2554     SDValue Value, Overflow;
2555     std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Sel.getValue(0), DAG);
2556     SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), dl, MVT::i32);
2557     return DAG.getNode(AArch64ISD::CSEL, dl, Op.getValueType(), TVal, FVal,
2558                        CCVal, Overflow);
2559   }
2560   // If neither operand is a SELECT_CC, give up.
2561   if (Sel.getOpcode() != ISD::SELECT_CC)
2562     std::swap(Sel, Other);
2563   if (Sel.getOpcode() != ISD::SELECT_CC)
2564     return Op;
2565
2566   // The folding we want to perform is:
2567   // (xor x, (select_cc a, b, cc, 0, -1) )
2568   //   -->
2569   // (csel x, (xor x, -1), cc ...)
2570   //
2571   // The latter will get matched to a CSINV instruction.
2572
2573   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
2574   SDValue LHS = Sel.getOperand(0);
2575   SDValue RHS = Sel.getOperand(1);
2576   SDValue TVal = Sel.getOperand(2);
2577   SDValue FVal = Sel.getOperand(3);
2578
2579   // FIXME: This could be generalized to non-integer comparisons.
2580   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
2581     return Op;
2582
2583   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
2584   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
2585
2586   // The values aren't constants, this isn't the pattern we're looking for.
2587   if (!CFVal || !CTVal)
2588     return Op;
2589
2590   // We can commute the SELECT_CC by inverting the condition.  This
2591   // might be needed to make this fit into a CSINV pattern.
2592   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
2593     std::swap(TVal, FVal);
2594     std::swap(CTVal, CFVal);
2595     CC = ISD::getSetCCInverse(CC, LHS.getValueType());
2596   }
2597
2598   // If the constants line up, perform the transform!
2599   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
2600     SDValue CCVal;
2601     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
2602
2603     FVal = Other;
2604     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
2605                        DAG.getConstant(-1ULL, dl, Other.getValueType()));
2606
2607     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
2608                        CCVal, Cmp);
2609   }
2610
2611   return Op;
2612 }
2613
2614 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
2615   EVT VT = Op.getValueType();
2616
2617   // Let legalize expand this if it isn't a legal type yet.
2618   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
2619     return SDValue();
2620
2621   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
2622
2623   unsigned Opc;
2624   bool ExtraOp = false;
2625   switch (Op.getOpcode()) {
2626   default:
2627     llvm_unreachable("Invalid code");
2628   case ISD::ADDC:
2629     Opc = AArch64ISD::ADDS;
2630     break;
2631   case ISD::SUBC:
2632     Opc = AArch64ISD::SUBS;
2633     break;
2634   case ISD::ADDE:
2635     Opc = AArch64ISD::ADCS;
2636     ExtraOp = true;
2637     break;
2638   case ISD::SUBE:
2639     Opc = AArch64ISD::SBCS;
2640     ExtraOp = true;
2641     break;
2642   }
2643
2644   if (!ExtraOp)
2645     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
2646   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
2647                      Op.getOperand(2));
2648 }
2649
2650 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
2651   // Let legalize expand this if it isn't a legal type yet.
2652   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
2653     return SDValue();
2654
2655   SDLoc dl(Op);
2656   AArch64CC::CondCode CC;
2657   // The actual operation that sets the overflow or carry flag.
2658   SDValue Value, Overflow;
2659   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
2660
2661   // We use 0 and 1 as false and true values.
2662   SDValue TVal = DAG.getConstant(1, dl, MVT::i32);
2663   SDValue FVal = DAG.getConstant(0, dl, MVT::i32);
2664
2665   // We use an inverted condition, because the conditional select is inverted
2666   // too. This will allow it to be selected to a single instruction:
2667   // CSINC Wd, WZR, WZR, invert(cond).
2668   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), dl, MVT::i32);
2669   Overflow = DAG.getNode(AArch64ISD::CSEL, dl, MVT::i32, FVal, TVal,
2670                          CCVal, Overflow);
2671
2672   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
2673   return DAG.getNode(ISD::MERGE_VALUES, dl, VTs, Value, Overflow);
2674 }
2675
2676 // Prefetch operands are:
2677 // 1: Address to prefetch
2678 // 2: bool isWrite
2679 // 3: int locality (0 = no locality ... 3 = extreme locality)
2680 // 4: bool isDataCache
2681 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
2682   SDLoc DL(Op);
2683   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
2684   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
2685   unsigned IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
2686
2687   bool IsStream = !Locality;
2688   // When the locality number is set
2689   if (Locality) {
2690     // The front-end should have filtered out the out-of-range values
2691     assert(Locality <= 3 && "Prefetch locality out-of-range");
2692     // The locality degree is the opposite of the cache speed.
2693     // Put the number the other way around.
2694     // The encoding starts at 0 for level 1
2695     Locality = 3 - Locality;
2696   }
2697
2698   // built the mask value encoding the expected behavior.
2699   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
2700                    (!IsData << 3) |     // IsDataCache bit
2701                    (Locality << 1) |    // Cache level bits
2702                    (unsigned)IsStream;  // Stream bit
2703   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
2704                      DAG.getConstant(PrfOp, DL, MVT::i32), Op.getOperand(1));
2705 }
2706
2707 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
2708                                               SelectionDAG &DAG) const {
2709   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
2710
2711   RTLIB::Libcall LC;
2712   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
2713
2714   return LowerF128Call(Op, DAG, LC);
2715 }
2716
2717 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
2718                                              SelectionDAG &DAG) const {
2719   bool IsStrict = Op->isStrictFPOpcode();
2720   SDValue SrcVal = Op.getOperand(IsStrict ? 1 : 0);
2721   EVT SrcVT = SrcVal.getValueType();
2722
2723   if (SrcVT != MVT::f128) {
2724     // Expand cases where the input is a vector bigger than NEON.
2725     if (useSVEForFixedLengthVectorVT(SrcVT))
2726       return SDValue();
2727
2728     // It's legal except when f128 is involved
2729     return Op;
2730   }
2731
2732   RTLIB::Libcall LC;
2733   LC = RTLIB::getFPROUND(SrcVT, Op.getValueType());
2734
2735   // FP_ROUND node has a second operand indicating whether it is known to be
2736   // precise. That doesn't take part in the LibCall so we can't directly use
2737   // LowerF128Call.
2738   MakeLibCallOptions CallOptions;
2739   SDValue Chain = IsStrict ? Op.getOperand(0) : SDValue();
2740   SDValue Result;
2741   SDLoc dl(Op);
2742   std::tie(Result, Chain) = makeLibCall(DAG, LC, Op.getValueType(), SrcVal,
2743                                         CallOptions, dl, Chain);
2744   return IsStrict ? DAG.getMergeValues({Result, Chain}, dl) : Result;
2745 }
2746
2747 SDValue AArch64TargetLowering::LowerVectorFP_TO_INT(SDValue Op,
2748                                                     SelectionDAG &DAG) const {
2749   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
2750   // Any additional optimization in this function should be recorded
2751   // in the cost tables.
2752   EVT InVT = Op.getOperand(0).getValueType();
2753   EVT VT = Op.getValueType();
2754   unsigned NumElts = InVT.getVectorNumElements();
2755
2756   // f16 conversions are promoted to f32 when full fp16 is not supported.
2757   if (InVT.getVectorElementType() == MVT::f16 &&
2758       !Subtarget->hasFullFP16()) {
2759     MVT NewVT = MVT::getVectorVT(MVT::f32, NumElts);
2760     SDLoc dl(Op);
2761     return DAG.getNode(
2762         Op.getOpcode(), dl, Op.getValueType(),
2763         DAG.getNode(ISD::FP_EXTEND, dl, NewVT, Op.getOperand(0)));
2764   }
2765
2766   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
2767     SDLoc dl(Op);
2768     SDValue Cv =
2769         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
2770                     Op.getOperand(0));
2771     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
2772   }
2773
2774   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
2775     SDLoc dl(Op);
2776     MVT ExtVT =
2777         MVT::getVectorVT(MVT::getFloatingPointVT(VT.getScalarSizeInBits()),
2778                          VT.getVectorNumElements());
2779     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, ExtVT, Op.getOperand(0));
2780     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
2781   }
2782
2783   // Type changing conversions are illegal.
2784   return Op;
2785 }
2786
2787 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
2788                                               SelectionDAG &DAG) const {
2789   bool IsStrict = Op->isStrictFPOpcode();
2790   SDValue SrcVal = Op.getOperand(IsStrict ? 1 : 0);
2791
2792   if (SrcVal.getValueType().isVector())
2793     return LowerVectorFP_TO_INT(Op, DAG);
2794
2795   // f16 conversions are promoted to f32 when full fp16 is not supported.
2796   if (SrcVal.getValueType() == MVT::f16 && !Subtarget->hasFullFP16()) {
2797     assert(!IsStrict && "Lowering of strict fp16 not yet implemented");
2798     SDLoc dl(Op);
2799     return DAG.getNode(
2800         Op.getOpcode(), dl, Op.getValueType(),
2801         DAG.getNode(ISD::FP_EXTEND, dl, MVT::f32, SrcVal));
2802   }
2803
2804   if (SrcVal.getValueType() != MVT::f128) {
2805     // It's legal except when f128 is involved
2806     return Op;
2807   }
2808
2809   RTLIB::Libcall LC;
2810   if (Op.getOpcode() == ISD::FP_TO_SINT ||
2811       Op.getOpcode() == ISD::STRICT_FP_TO_SINT)
2812     LC = RTLIB::getFPTOSINT(SrcVal.getValueType(), Op.getValueType());
2813   else
2814     LC = RTLIB::getFPTOUINT(SrcVal.getValueType(), Op.getValueType());
2815
2816   return LowerF128Call(Op, DAG, LC);
2817 }
2818
2819 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2820   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
2821   // Any additional optimization in this function should be recorded
2822   // in the cost tables.
2823   EVT VT = Op.getValueType();
2824   SDLoc dl(Op);
2825   SDValue In = Op.getOperand(0);
2826   EVT InVT = In.getValueType();
2827
2828   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
2829     MVT CastVT =
2830         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
2831                          InVT.getVectorNumElements());
2832     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
2833     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0, dl));
2834   }
2835
2836   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
2837     unsigned CastOpc =
2838         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
2839     EVT CastVT = VT.changeVectorElementTypeToInteger();
2840     In = DAG.getNode(CastOpc, dl, CastVT, In);
2841     return DAG.getNode(Op.getOpcode(), dl, VT, In);
2842   }
2843
2844   return Op;
2845 }
2846
2847 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
2848                                             SelectionDAG &DAG) const {
2849   if (Op.getValueType().isVector())
2850     return LowerVectorINT_TO_FP(Op, DAG);
2851
2852   bool IsStrict = Op->isStrictFPOpcode();
2853   SDValue SrcVal = Op.getOperand(IsStrict ? 1 : 0);
2854
2855   // f16 conversions are promoted to f32 when full fp16 is not supported.
2856   if (Op.getValueType() == MVT::f16 &&
2857       !Subtarget->hasFullFP16()) {
2858     assert(!IsStrict && "Lowering of strict fp16 not yet implemented");
2859     SDLoc dl(Op);
2860     return DAG.getNode(
2861         ISD::FP_ROUND, dl, MVT::f16,
2862         DAG.getNode(Op.getOpcode(), dl, MVT::f32, SrcVal),
2863         DAG.getIntPtrConstant(0, dl));
2864   }
2865
2866   // i128 conversions are libcalls.
2867   if (SrcVal.getValueType() == MVT::i128)
2868     return SDValue();
2869
2870   // Other conversions are legal, unless it's to the completely software-based
2871   // fp128.
2872   if (Op.getValueType() != MVT::f128)
2873     return Op;
2874
2875   RTLIB::Libcall LC;
2876   if (Op.getOpcode() == ISD::SINT_TO_FP ||
2877       Op.getOpcode() == ISD::STRICT_SINT_TO_FP)
2878     LC = RTLIB::getSINTTOFP(SrcVal.getValueType(), Op.getValueType());
2879   else
2880     LC = RTLIB::getUINTTOFP(SrcVal.getValueType(), Op.getValueType());
2881
2882   return LowerF128Call(Op, DAG, LC);
2883 }
2884
2885 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
2886                                             SelectionDAG &DAG) const {
2887   // For iOS, we want to call an alternative entry point: __sincos_stret,
2888   // which returns the values in two S / D registers.
2889   SDLoc dl(Op);
2890   SDValue Arg = Op.getOperand(0);
2891   EVT ArgVT = Arg.getValueType();
2892   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
2893
2894   ArgListTy Args;
2895   ArgListEntry Entry;
2896
2897   Entry.Node = Arg;
2898   Entry.Ty = ArgTy;
2899   Entry.IsSExt = false;
2900   Entry.IsZExt = false;
2901   Args.push_back(Entry);
2902
2903   RTLIB::Libcall LC = ArgVT == MVT::f64 ? RTLIB::SINCOS_STRET_F64
2904                                         : RTLIB::SINCOS_STRET_F32;
2905   const char *LibcallName = getLibcallName(LC);
2906   SDValue Callee =
2907       DAG.getExternalSymbol(LibcallName, getPointerTy(DAG.getDataLayout()));
2908
2909   StructType *RetTy = StructType::get(ArgTy, ArgTy);
2910   TargetLowering::CallLoweringInfo CLI(DAG);
2911   CLI.setDebugLoc(dl)
2912       .setChain(DAG.getEntryNode())
2913       .setLibCallee(CallingConv::Fast, RetTy, Callee, std::move(Args));
2914
2915   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
2916   return CallResult.first;
2917 }
2918
2919 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
2920   EVT OpVT = Op.getValueType();
2921   if (OpVT != MVT::f16 && OpVT != MVT::bf16)
2922     return SDValue();
2923
2924   assert(Op.getOperand(0).getValueType() == MVT::i16);
2925   SDLoc DL(Op);
2926
2927   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
2928   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
2929   return SDValue(
2930       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, OpVT, Op,
2931                          DAG.getTargetConstant(AArch64::hsub, DL, MVT::i32)),
2932       0);
2933 }
2934
2935 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
2936   if (OrigVT.getSizeInBits() >= 64)
2937     return OrigVT;
2938
2939   assert(OrigVT.isSimple() && "Expecting a simple value type");
2940
2941   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
2942   switch (OrigSimpleTy) {
2943   default: llvm_unreachable("Unexpected Vector Type");
2944   case MVT::v2i8:
2945   case MVT::v2i16:
2946      return MVT::v2i32;
2947   case MVT::v4i8:
2948     return  MVT::v4i16;
2949   }
2950 }
2951
2952 static SDValue addRequiredExtensionForVectorMULL(SDValue N, SelectionDAG &DAG,
2953                                                  const EVT &OrigTy,
2954                                                  const EVT &ExtTy,
2955                                                  unsigned ExtOpcode) {
2956   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
2957   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
2958   // 64-bits we need to insert a new extension so that it will be 64-bits.
2959   assert(ExtTy.is128BitVector() && "Unexpected extension size");
2960   if (OrigTy.getSizeInBits() >= 64)
2961     return N;
2962
2963   // Must extend size to at least 64 bits to be used as an operand for VMULL.
2964   EVT NewVT = getExtensionTo64Bits(OrigTy);
2965
2966   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
2967 }
2968
2969 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
2970                                    bool isSigned) {
2971   EVT VT = N->getValueType(0);
2972
2973   if (N->getOpcode() != ISD::BUILD_VECTOR)
2974     return false;
2975
2976   for (const SDValue &Elt : N->op_values()) {
2977     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
2978       unsigned EltSize = VT.getScalarSizeInBits();
2979       unsigned HalfSize = EltSize / 2;
2980       if (isSigned) {
2981         if (!isIntN(HalfSize, C->getSExtValue()))
2982           return false;
2983       } else {
2984         if (!isUIntN(HalfSize, C->getZExtValue()))
2985           return false;
2986       }
2987       continue;
2988     }
2989     return false;
2990   }
2991
2992   return true;
2993 }
2994
2995 static SDValue skipExtensionForVectorMULL(SDNode *N, SelectionDAG &DAG) {
2996   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
2997     return addRequiredExtensionForVectorMULL(N->getOperand(0), DAG,
2998                                              N->getOperand(0)->getValueType(0),
2999                                              N->getValueType(0),
3000                                              N->getOpcode());
3001
3002   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
3003   EVT VT = N->getValueType(0);
3004   SDLoc dl(N);
3005   unsigned EltSize = VT.getScalarSizeInBits() / 2;
3006   unsigned NumElts = VT.getVectorNumElements();
3007   MVT TruncVT = MVT::getIntegerVT(EltSize);
3008   SmallVector<SDValue, 8> Ops;
3009   for (unsigned i = 0; i != NumElts; ++i) {
3010     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
3011     const APInt &CInt = C->getAPIntValue();
3012     // Element types smaller than 32 bits are not legal, so use i32 elements.
3013     // The values are implicitly truncated so sext vs. zext doesn't matter.
3014     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), dl, MVT::i32));
3015   }
3016   return DAG.getBuildVector(MVT::getVectorVT(TruncVT, NumElts), dl, Ops);
3017 }
3018
3019 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
3020   return N->getOpcode() == ISD::SIGN_EXTEND ||
3021          isExtendedBUILD_VECTOR(N, DAG, true);
3022 }
3023
3024 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
3025   return N->getOpcode() == ISD::ZERO_EXTEND ||
3026          isExtendedBUILD_VECTOR(N, DAG, false);
3027 }
3028
3029 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
3030   unsigned Opcode = N->getOpcode();
3031   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
3032     SDNode *N0 = N->getOperand(0).getNode();
3033     SDNode *N1 = N->getOperand(1).getNode();
3034     return N0->hasOneUse() && N1->hasOneUse() &&
3035       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
3036   }
3037   return false;
3038 }
3039
3040 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
3041   unsigned Opcode = N->getOpcode();
3042   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
3043     SDNode *N0 = N->getOperand(0).getNode();
3044     SDNode *N1 = N->getOperand(1).getNode();
3045     return N0->hasOneUse() && N1->hasOneUse() &&
3046       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
3047   }
3048   return false;
3049 }
3050
3051 SDValue AArch64TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
3052                                                 SelectionDAG &DAG) const {
3053   // The rounding mode is in bits 23:22 of the FPSCR.
3054   // The ARM rounding mode value to FLT_ROUNDS mapping is 0->1, 1->2, 2->3, 3->0
3055   // The formula we use to implement this is (((FPSCR + 1 << 22) >> 22) & 3)
3056   // so that the shift + and get folded into a bitfield extract.
3057   SDLoc dl(Op);
3058
3059   SDValue Chain = Op.getOperand(0);
3060   SDValue FPCR_64 = DAG.getNode(
3061       ISD::INTRINSIC_W_CHAIN, dl, {MVT::i64, MVT::Other},
3062       {Chain, DAG.getConstant(Intrinsic::aarch64_get_fpcr, dl, MVT::i64)});
3063   Chain = FPCR_64.getValue(1);
3064   SDValue FPCR_32 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, FPCR_64);
3065   SDValue FltRounds = DAG.getNode(ISD::ADD, dl, MVT::i32, FPCR_32,
3066                                   DAG.getConstant(1U << 22, dl, MVT::i32));
3067   SDValue RMODE = DAG.getNode(ISD::SRL, dl, MVT::i32, FltRounds,
3068                               DAG.getConstant(22, dl, MVT::i32));
3069   SDValue AND = DAG.getNode(ISD::AND, dl, MVT::i32, RMODE,
3070                             DAG.getConstant(3, dl, MVT::i32));
3071   return DAG.getMergeValues({AND, Chain}, dl);
3072 }
3073
3074 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
3075   // Multiplications are only custom-lowered for 128-bit vectors so that
3076   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
3077   EVT VT = Op.getValueType();
3078   assert(VT.is128BitVector() && VT.isInteger() &&
3079          "unexpected type for custom-lowering ISD::MUL");
3080   SDNode *N0 = Op.getOperand(0).getNode();
3081   SDNode *N1 = Op.getOperand(1).getNode();
3082   unsigned NewOpc = 0;
3083   bool isMLA = false;
3084   bool isN0SExt = isSignExtended(N0, DAG);
3085   bool isN1SExt = isSignExtended(N1, DAG);
3086   if (isN0SExt && isN1SExt)
3087     NewOpc = AArch64ISD::SMULL;
3088   else {
3089     bool isN0ZExt = isZeroExtended(N0, DAG);
3090     bool isN1ZExt = isZeroExtended(N1, DAG);
3091     if (isN0ZExt && isN1ZExt)
3092       NewOpc = AArch64ISD::UMULL;
3093     else if (isN1SExt || isN1ZExt) {
3094       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
3095       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
3096       if (isN1SExt && isAddSubSExt(N0, DAG)) {
3097         NewOpc = AArch64ISD::SMULL;
3098         isMLA = true;
3099       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
3100         NewOpc =  AArch64ISD::UMULL;
3101         isMLA = true;
3102       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
3103         std::swap(N0, N1);
3104         NewOpc =  AArch64ISD::UMULL;
3105         isMLA = true;
3106       }
3107     }
3108
3109     if (!NewOpc) {
3110       if (VT == MVT::v2i64)
3111         // Fall through to expand this.  It is not legal.
3112         return SDValue();
3113       else
3114         // Other vector multiplications are legal.
3115         return Op;
3116     }
3117   }
3118
3119   // Legalize to a S/UMULL instruction
3120   SDLoc DL(Op);
3121   SDValue Op0;
3122   SDValue Op1 = skipExtensionForVectorMULL(N1, DAG);
3123   if (!isMLA) {
3124     Op0 = skipExtensionForVectorMULL(N0, DAG);
3125     assert(Op0.getValueType().is64BitVector() &&
3126            Op1.getValueType().is64BitVector() &&
3127            "unexpected types for extended operands to VMULL");
3128     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
3129   }
3130   // Optimizing (zext A + zext B) * C, to (S/UMULL A, C) + (S/UMULL B, C) during
3131   // isel lowering to take advantage of no-stall back to back s/umul + s/umla.
3132   // This is true for CPUs with accumulate forwarding such as Cortex-A53/A57
3133   SDValue N00 = skipExtensionForVectorMULL(N0->getOperand(0).getNode(), DAG);
3134   SDValue N01 = skipExtensionForVectorMULL(N0->getOperand(1).getNode(), DAG);
3135   EVT Op1VT = Op1.getValueType();
3136   return DAG.getNode(N0->getOpcode(), DL, VT,
3137                      DAG.getNode(NewOpc, DL, VT,
3138                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
3139                      DAG.getNode(NewOpc, DL, VT,
3140                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
3141 }
3142
3143 static inline SDValue getPTrue(SelectionDAG &DAG, SDLoc DL, EVT VT,
3144                                int Pattern) {
3145   return DAG.getNode(AArch64ISD::PTRUE, DL, VT,
3146                      DAG.getTargetConstant(Pattern, DL, MVT::i32));
3147 }
3148
3149 SDValue AArch64TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
3150                                                      SelectionDAG &DAG) const {
3151   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3152   SDLoc dl(Op);
3153   switch (IntNo) {
3154   default: return SDValue();    // Don't custom lower most intrinsics.
3155   case Intrinsic::thread_pointer: {
3156     EVT PtrVT = getPointerTy(DAG.getDataLayout());
3157     return DAG.getNode(AArch64ISD::THREAD_POINTER, dl, PtrVT);
3158   }
3159   case Intrinsic::aarch64_neon_abs: {
3160     EVT Ty = Op.getValueType();
3161     if (Ty == MVT::i64) {
3162       SDValue Result = DAG.getNode(ISD::BITCAST, dl, MVT::v1i64,
3163                                    Op.getOperand(1));
3164       Result = DAG.getNode(ISD::ABS, dl, MVT::v1i64, Result);
3165       return DAG.getNode(ISD::BITCAST, dl, MVT::i64, Result);
3166     } else if (Ty.isVector() && Ty.isInteger() && isTypeLegal(Ty)) {
3167       return DAG.getNode(ISD::ABS, dl, Ty, Op.getOperand(1));
3168     } else {
3169       report_fatal_error("Unexpected type for AArch64 NEON intrinic");
3170     }
3171   }
3172   case Intrinsic::aarch64_neon_smax:
3173     return DAG.getNode(ISD::SMAX, dl, Op.getValueType(),
3174                        Op.getOperand(1), Op.getOperand(2));
3175   case Intrinsic::aarch64_neon_umax:
3176     return DAG.getNode(ISD::UMAX, dl, Op.getValueType(),
3177                        Op.getOperand(1), Op.getOperand(2));
3178   case Intrinsic::aarch64_neon_smin:
3179     return DAG.getNode(ISD::SMIN, dl, Op.getValueType(),
3180                        Op.getOperand(1), Op.getOperand(2));
3181   case Intrinsic::aarch64_neon_umin:
3182     return DAG.getNode(ISD::UMIN, dl, Op.getValueType(),
3183                        Op.getOperand(1), Op.getOperand(2));
3184
3185   case Intrinsic::aarch64_sve_sunpkhi:
3186     return DAG.getNode(AArch64ISD::SUNPKHI, dl, Op.getValueType(),
3187                        Op.getOperand(1));
3188   case Intrinsic::aarch64_sve_sunpklo:
3189     return DAG.getNode(AArch64ISD::SUNPKLO, dl, Op.getValueType(),
3190                        Op.getOperand(1));
3191   case Intrinsic::aarch64_sve_uunpkhi:
3192     return DAG.getNode(AArch64ISD::UUNPKHI, dl, Op.getValueType(),
3193                        Op.getOperand(1));
3194   case Intrinsic::aarch64_sve_uunpklo:
3195     return DAG.getNode(AArch64ISD::UUNPKLO, dl, Op.getValueType(),
3196                        Op.getOperand(1));
3197   case Intrinsic::aarch64_sve_clasta_n:
3198     return DAG.getNode(AArch64ISD::CLASTA_N, dl, Op.getValueType(),
3199                        Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
3200   case Intrinsic::aarch64_sve_clastb_n:
3201     return DAG.getNode(AArch64ISD::CLASTB_N, dl, Op.getValueType(),
3202                        Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
3203   case Intrinsic::aarch64_sve_lasta:
3204     return DAG.getNode(AArch64ISD::LASTA, dl, Op.getValueType(),
3205                        Op.getOperand(1), Op.getOperand(2));
3206   case Intrinsic::aarch64_sve_lastb:
3207     return DAG.getNode(AArch64ISD::LASTB, dl, Op.getValueType(),
3208                        Op.getOperand(1), Op.getOperand(2));
3209   case Intrinsic::aarch64_sve_rev:
3210     return DAG.getNode(AArch64ISD::REV, dl, Op.getValueType(),
3211                        Op.getOperand(1));
3212   case Intrinsic::aarch64_sve_tbl:
3213     return DAG.getNode(AArch64ISD::TBL, dl, Op.getValueType(),
3214                        Op.getOperand(1), Op.getOperand(2));
3215   case Intrinsic::aarch64_sve_trn1:
3216     return DAG.getNode(AArch64ISD::TRN1, dl, Op.getValueType(),
3217                        Op.getOperand(1), Op.getOperand(2));
3218   case Intrinsic::aarch64_sve_trn2:
3219     return DAG.getNode(AArch64ISD::TRN2, dl, Op.getValueType(),
3220                        Op.getOperand(1), Op.getOperand(2));
3221   case Intrinsic::aarch64_sve_uzp1:
3222     return DAG.getNode(AArch64ISD::UZP1, dl, Op.getValueType(),
3223                        Op.getOperand(1), Op.getOperand(2));
3224   case Intrinsic::aarch64_sve_uzp2:
3225     return DAG.getNode(AArch64ISD::UZP2, dl, Op.getValueType(),
3226                        Op.getOperand(1), Op.getOperand(2));
3227   case Intrinsic::aarch64_sve_zip1:
3228     return DAG.getNode(AArch64ISD::ZIP1, dl, Op.getValueType(),
3229                        Op.getOperand(1), Op.getOperand(2));
3230   case Intrinsic::aarch64_sve_zip2:
3231     return DAG.getNode(AArch64ISD::ZIP2, dl, Op.getValueType(),
3232                        Op.getOperand(1), Op.getOperand(2));
3233   case Intrinsic::aarch64_sve_ptrue:
3234     return DAG.getNode(AArch64ISD::PTRUE, dl, Op.getValueType(),
3235                        Op.getOperand(1));
3236   case Intrinsic::aarch64_sve_dupq_lane:
3237     return LowerDUPQLane(Op, DAG);
3238   case Intrinsic::aarch64_sve_convert_from_svbool:
3239     return DAG.getNode(AArch64ISD::REINTERPRET_CAST, dl, Op.getValueType(),
3240                        Op.getOperand(1));
3241   case Intrinsic::aarch64_sve_convert_to_svbool: {
3242     EVT OutVT = Op.getValueType();
3243     EVT InVT = Op.getOperand(1).getValueType();
3244     // Return the operand if the cast isn't changing type,
3245     // i.e. <n x 16 x i1> -> <n x 16 x i1>
3246     if (InVT == OutVT)
3247       return Op.getOperand(1);
3248     // Otherwise, zero the newly introduced lanes.
3249     SDValue Reinterpret =
3250         DAG.getNode(AArch64ISD::REINTERPRET_CAST, dl, OutVT, Op.getOperand(1));
3251     SDValue Mask = getPTrue(DAG, dl, InVT, AArch64SVEPredPattern::all);
3252     SDValue MaskReinterpret =
3253         DAG.getNode(AArch64ISD::REINTERPRET_CAST, dl, OutVT, Mask);
3254     return DAG.getNode(ISD::AND, dl, OutVT, Reinterpret, MaskReinterpret);
3255   }
3256
3257   case Intrinsic::aarch64_sve_insr: {
3258     SDValue Scalar = Op.getOperand(2);
3259     EVT ScalarTy = Scalar.getValueType();
3260     if ((ScalarTy == MVT::i8) || (ScalarTy == MVT::i16))
3261       Scalar = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Scalar);
3262
3263     return DAG.getNode(AArch64ISD::INSR, dl, Op.getValueType(),
3264                        Op.getOperand(1), Scalar);
3265   }
3266
3267   case Intrinsic::localaddress: {
3268     const auto &MF = DAG.getMachineFunction();
3269     const auto *RegInfo = Subtarget->getRegisterInfo();
3270     unsigned Reg = RegInfo->getLocalAddressRegister(MF);
3271     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg,
3272                               Op.getSimpleValueType());
3273   }
3274
3275   case Intrinsic::eh_recoverfp: {
3276     // FIXME: This needs to be implemented to correctly handle highly aligned
3277     // stack objects. For now we simply return the incoming FP. Refer D53541
3278     // for more details.
3279     SDValue FnOp = Op.getOperand(1);
3280     SDValue IncomingFPOp = Op.getOperand(2);
3281     GlobalAddressSDNode *GSD = dyn_cast<GlobalAddressSDNode>(FnOp);
3282     auto *Fn = dyn_cast_or_null<Function>(GSD ? GSD->getGlobal() : nullptr);
3283     if (!Fn)
3284       report_fatal_error(
3285           "llvm.eh.recoverfp must take a function as the first argument");
3286     return IncomingFPOp;
3287   }
3288
3289   case Intrinsic::aarch64_neon_vsri:
3290   case Intrinsic::aarch64_neon_vsli: {
3291     EVT Ty = Op.getValueType();
3292
3293     if (!Ty.isVector())
3294       report_fatal_error("Unexpected type for aarch64_neon_vsli");
3295
3296     assert(Op.getConstantOperandVal(3) <= Ty.getScalarSizeInBits());
3297
3298     bool IsShiftRight = IntNo == Intrinsic::aarch64_neon_vsri;
3299     unsigned Opcode = IsShiftRight ? AArch64ISD::VSRI : AArch64ISD::VSLI;
3300     return DAG.getNode(Opcode, dl, Ty, Op.getOperand(1), Op.getOperand(2),
3301                        Op.getOperand(3));
3302   }
3303
3304   case Intrinsic::aarch64_neon_srhadd:
3305   case Intrinsic::aarch64_neon_urhadd: {
3306     bool IsSignedAdd = IntNo == Intrinsic::aarch64_neon_srhadd;
3307     unsigned Opcode = IsSignedAdd ? AArch64ISD::SRHADD : AArch64ISD::URHADD;
3308     return DAG.getNode(Opcode, dl, Op.getValueType(), Op.getOperand(1),
3309                        Op.getOperand(2));
3310   }
3311   }
3312 }
3313
3314 bool AArch64TargetLowering::isVectorLoadExtDesirable(SDValue ExtVal) const {
3315   return ExtVal.getValueType().isScalableVector();
3316 }
3317
3318 // Custom lower trunc store for v4i8 vectors, since it is promoted to v4i16.
3319 static SDValue LowerTruncateVectorStore(SDLoc DL, StoreSDNode *ST,
3320                                         EVT VT, EVT MemVT,
3321                                         SelectionDAG &DAG) {
3322   assert(VT.isVector() && "VT should be a vector type");
3323   assert(MemVT == MVT::v4i8 && VT == MVT::v4i16);
3324
3325   SDValue Value = ST->getValue();
3326
3327   // It first extend the promoted v4i16 to v8i16, truncate to v8i8, and extract
3328   // the word lane which represent the v4i8 subvector.  It optimizes the store
3329   // to:
3330   //
3331   //   xtn  v0.8b, v0.8h
3332   //   str  s0, [x0]
3333
3334   SDValue Undef = DAG.getUNDEF(MVT::i16);
3335   SDValue UndefVec = DAG.getBuildVector(MVT::v4i16, DL,
3336                                         {Undef, Undef, Undef, Undef});
3337
3338   SDValue TruncExt = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v8i16,
3339                                  Value, UndefVec);
3340   SDValue Trunc = DAG.getNode(ISD::TRUNCATE, DL, MVT::v8i8, TruncExt);
3341
3342   Trunc = DAG.getNode(ISD::BITCAST, DL, MVT::v2i32, Trunc);
3343   SDValue ExtractTrunc = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32,
3344                                      Trunc, DAG.getConstant(0, DL, MVT::i64));
3345
3346   return DAG.getStore(ST->getChain(), DL, ExtractTrunc,
3347                       ST->getBasePtr(), ST->getMemOperand());
3348 }
3349
3350 // Custom lowering for any store, vector or scalar and/or default or with
3351 // a truncate operations.  Currently only custom lower truncate operation
3352 // from vector v4i16 to v4i8 or volatile stores of i128.
3353 SDValue AArch64TargetLowering::LowerSTORE(SDValue Op,
3354                                           SelectionDAG &DAG) const {
3355   SDLoc Dl(Op);
3356   StoreSDNode *StoreNode = cast<StoreSDNode>(Op);
3357   assert (StoreNode && "Can only custom lower store nodes");
3358
3359   SDValue Value = StoreNode->getValue();
3360
3361   EVT VT = Value.getValueType();
3362   EVT MemVT = StoreNode->getMemoryVT();
3363
3364   if (VT.isVector()) {
3365     if (useSVEForFixedLengthVectorVT(VT))
3366       return LowerFixedLengthVectorStoreToSVE(Op, DAG);
3367
3368     unsigned AS = StoreNode->getAddressSpace();
3369     Align Alignment = StoreNode->getAlign();
3370     if (Alignment < MemVT.getStoreSize() &&
3371         !allowsMisalignedMemoryAccesses(MemVT, AS, Alignment.value(),
3372                                         StoreNode->getMemOperand()->getFlags(),
3373                                         nullptr)) {
3374       return scalarizeVectorStore(StoreNode, DAG);
3375     }
3376
3377     if (StoreNode->isTruncatingStore()) {
3378       return LowerTruncateVectorStore(Dl, StoreNode, VT, MemVT, DAG);
3379     }
3380     // 256 bit non-temporal stores can be lowered to STNP. Do this as part of
3381     // the custom lowering, as there are no un-paired non-temporal stores and
3382     // legalization will break up 256 bit inputs.
3383     if (StoreNode->isNonTemporal() && MemVT.getSizeInBits() == 256u &&
3384         MemVT.getVectorElementCount().Min % 2u == 0 &&
3385         ((MemVT.getScalarSizeInBits() == 8u ||
3386           MemVT.getScalarSizeInBits() == 16u ||
3387           MemVT.getScalarSizeInBits() == 32u ||
3388           MemVT.getScalarSizeInBits() == 64u))) {
3389       SDValue Lo =
3390           DAG.getNode(ISD::EXTRACT_SUBVECTOR, Dl,
3391                       MemVT.getHalfNumVectorElementsVT(*DAG.getContext()),
3392                       StoreNode->getValue(), DAG.getConstant(0, Dl, MVT::i64));
3393       SDValue Hi = DAG.getNode(
3394           ISD::EXTRACT_SUBVECTOR, Dl,
3395           MemVT.getHalfNumVectorElementsVT(*DAG.getContext()),
3396           StoreNode->getValue(),
3397           DAG.getConstant(MemVT.getVectorElementCount().Min / 2, Dl, MVT::i64));
3398       SDValue Result = DAG.getMemIntrinsicNode(
3399           AArch64ISD::STNP, Dl, DAG.getVTList(MVT::Other),
3400           {StoreNode->getChain(), Lo, Hi, StoreNode->getBasePtr()},
3401           StoreNode->getMemoryVT(), StoreNode->getMemOperand());
3402       return Result;
3403     }
3404   } else if (MemVT == MVT::i128 && StoreNode->isVolatile()) {
3405     assert(StoreNode->getValue()->getValueType(0) == MVT::i128);
3406     SDValue Lo =
3407         DAG.getNode(ISD::EXTRACT_ELEMENT, Dl, MVT::i64, StoreNode->getValue(),
3408                     DAG.getConstant(0, Dl, MVT::i64));
3409     SDValue Hi =
3410         DAG.getNode(ISD::EXTRACT_ELEMENT, Dl, MVT::i64, StoreNode->getValue(),
3411                     DAG.getConstant(1, Dl, MVT::i64));
3412     SDValue Result = DAG.getMemIntrinsicNode(
3413         AArch64ISD::STP, Dl, DAG.getVTList(MVT::Other),
3414         {StoreNode->getChain(), Lo, Hi, StoreNode->getBasePtr()},
3415         StoreNode->getMemoryVT(), StoreNode->getMemOperand());
3416     return Result;
3417   }
3418
3419   return SDValue();
3420 }
3421
3422 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
3423                                               SelectionDAG &DAG) const {
3424   LLVM_DEBUG(dbgs() << "Custom lowering: ");
3425   LLVM_DEBUG(Op.dump());
3426
3427   switch (Op.getOpcode()) {
3428   default:
3429     llvm_unreachable("unimplemented operand");
3430     return SDValue();
3431   case ISD::BITCAST:
3432     return LowerBITCAST(Op, DAG);
3433   case ISD::GlobalAddress:
3434     return LowerGlobalAddress(Op, DAG);
3435   case ISD::GlobalTLSAddress:
3436     return LowerGlobalTLSAddress(Op, DAG);
3437   case ISD::SETCC:
3438   case ISD::STRICT_FSETCC:
3439   case ISD::STRICT_FSETCCS:
3440     return LowerSETCC(Op, DAG);
3441   case ISD::BR_CC:
3442     return LowerBR_CC(Op, DAG);
3443   case ISD::SELECT:
3444     return LowerSELECT(Op, DAG);
3445   case ISD::SELECT_CC:
3446     return LowerSELECT_CC(Op, DAG);
3447   case ISD::JumpTable:
3448     return LowerJumpTable(Op, DAG);
3449   case ISD::BR_JT:
3450     return LowerBR_JT(Op, DAG);
3451   case ISD::ConstantPool:
3452     return LowerConstantPool(Op, DAG);
3453   case ISD::BlockAddress:
3454     return LowerBlockAddress(Op, DAG);
3455   case ISD::VASTART:
3456     return LowerVASTART(Op, DAG);
3457   case ISD::VACOPY:
3458     return LowerVACOPY(Op, DAG);
3459   case ISD::VAARG:
3460     return LowerVAARG(Op, DAG);
3461   case ISD::ADDC:
3462   case ISD::ADDE:
3463   case ISD::SUBC:
3464   case ISD::SUBE:
3465     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
3466   case ISD::SADDO:
3467   case ISD::UADDO:
3468   case ISD::SSUBO:
3469   case ISD::USUBO:
3470   case ISD::SMULO:
3471   case ISD::UMULO:
3472     return LowerXALUO(Op, DAG);
3473   case ISD::FADD:
3474     if (useSVEForFixedLengthVectorVT(Op.getValueType()))
3475       return LowerToPredicatedOp(Op, DAG, AArch64ISD::FADD_PRED);
3476     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
3477   case ISD::FSUB:
3478     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
3479   case ISD::FMUL:
3480     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
3481   case ISD::FMA:
3482     return LowerToPredicatedOp(Op, DAG, AArch64ISD::FMA_PRED);
3483   case ISD::FDIV:
3484     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
3485   case ISD::FP_ROUND:
3486   case ISD::STRICT_FP_ROUND:
3487     return LowerFP_ROUND(Op, DAG);
3488   case ISD::FP_EXTEND:
3489     return LowerFP_EXTEND(Op, DAG);
3490   case ISD::FRAMEADDR:
3491     return LowerFRAMEADDR(Op, DAG);
3492   case ISD::SPONENTRY:
3493     return LowerSPONENTRY(Op, DAG);
3494   case ISD::RETURNADDR:
3495     return LowerRETURNADDR(Op, DAG);
3496   case ISD::ADDROFRETURNADDR:
3497     return LowerADDROFRETURNADDR(Op, DAG);
3498   case ISD::INSERT_VECTOR_ELT:
3499     return LowerINSERT_VECTOR_ELT(Op, DAG);
3500   case ISD::EXTRACT_VECTOR_ELT:
3501     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
3502   case ISD::BUILD_VECTOR:
3503     return LowerBUILD_VECTOR(Op, DAG);
3504   case ISD::VECTOR_SHUFFLE:
3505     return LowerVECTOR_SHUFFLE(Op, DAG);
3506   case ISD::SPLAT_VECTOR:
3507     return LowerSPLAT_VECTOR(Op, DAG);
3508   case ISD::EXTRACT_SUBVECTOR:
3509     return LowerEXTRACT_SUBVECTOR(Op, DAG);
3510   case ISD::INSERT_SUBVECTOR:
3511     return LowerINSERT_SUBVECTOR(Op, DAG);
3512   case ISD::SDIV:
3513     return LowerToPredicatedOp(Op, DAG, AArch64ISD::SDIV_PRED);
3514   case ISD::UDIV:
3515     return LowerToPredicatedOp(Op, DAG, AArch64ISD::UDIV_PRED);
3516   case ISD::SMIN:
3517     return LowerToPredicatedOp(Op, DAG, AArch64ISD::SMIN_MERGE_OP1);
3518   case ISD::UMIN:
3519     return LowerToPredicatedOp(Op, DAG, AArch64ISD::UMIN_MERGE_OP1);
3520   case ISD::SMAX:
3521     return LowerToPredicatedOp(Op, DAG, AArch64ISD::SMAX_MERGE_OP1);
3522   case ISD::UMAX:
3523     return LowerToPredicatedOp(Op, DAG, AArch64ISD::UMAX_MERGE_OP1);
3524   case ISD::SRA:
3525   case ISD::SRL:
3526   case ISD::SHL:
3527     return LowerVectorSRA_SRL_SHL(Op, DAG);
3528   case ISD::SHL_PARTS:
3529     return LowerShiftLeftParts(Op, DAG);
3530   case ISD::SRL_PARTS:
3531   case ISD::SRA_PARTS:
3532     return LowerShiftRightParts(Op, DAG);
3533   case ISD::CTPOP:
3534     return LowerCTPOP(Op, DAG);
3535   case ISD::FCOPYSIGN:
3536     return LowerFCOPYSIGN(Op, DAG);
3537   case ISD::OR:
3538     return LowerVectorOR(Op, DAG);
3539   case ISD::XOR:
3540     return LowerXOR(Op, DAG);
3541   case ISD::PREFETCH:
3542     return LowerPREFETCH(Op, DAG);
3543   case ISD::SINT_TO_FP:
3544   case ISD::UINT_TO_FP:
3545   case ISD::STRICT_SINT_TO_FP:
3546   case ISD::STRICT_UINT_TO_FP:
3547     return LowerINT_TO_FP(Op, DAG);
3548   case ISD::FP_TO_SINT:
3549   case ISD::FP_TO_UINT:
3550   case ISD::STRICT_FP_TO_SINT:
3551   case ISD::STRICT_FP_TO_UINT:
3552     return LowerFP_TO_INT(Op, DAG);
3553   case ISD::FSINCOS:
3554     return LowerFSINCOS(Op, DAG);
3555   case ISD::FLT_ROUNDS_:
3556     return LowerFLT_ROUNDS_(Op, DAG);
3557   case ISD::MUL:
3558     return LowerMUL(Op, DAG);
3559   case ISD::INTRINSIC_WO_CHAIN:
3560     return LowerINTRINSIC_WO_CHAIN(Op, DAG);
3561   case ISD::STORE:
3562     return LowerSTORE(Op, DAG);
3563   case ISD::VECREDUCE_ADD:
3564   case ISD::VECREDUCE_SMAX:
3565   case ISD::VECREDUCE_SMIN:
3566   case ISD::VECREDUCE_UMAX:
3567   case ISD::VECREDUCE_UMIN:
3568   case ISD::VECREDUCE_FMAX:
3569   case ISD::VECREDUCE_FMIN:
3570     return LowerVECREDUCE(Op, DAG);
3571   case ISD::ATOMIC_LOAD_SUB:
3572     return LowerATOMIC_LOAD_SUB(Op, DAG);
3573   case ISD::ATOMIC_LOAD_AND:
3574     return LowerATOMIC_LOAD_AND(Op, DAG);
3575   case ISD::DYNAMIC_STACKALLOC:
3576     return LowerDYNAMIC_STACKALLOC(Op, DAG);
3577   case ISD::VSCALE:
3578     return LowerVSCALE(Op, DAG);
3579   case ISD::TRUNCATE:
3580     return LowerTRUNCATE(Op, DAG);
3581   case ISD::LOAD:
3582     if (useSVEForFixedLengthVectorVT(Op.getValueType()))
3583       return LowerFixedLengthVectorLoadToSVE(Op, DAG);
3584     llvm_unreachable("Unexpected request to lower ISD::LOAD");
3585   case ISD::ADD:
3586     if (useSVEForFixedLengthVectorVT(Op.getValueType()))
3587       return LowerToPredicatedOp(Op, DAG, AArch64ISD::ADD_PRED);
3588     llvm_unreachable("Unexpected request to lower ISD::ADD");
3589   }
3590 }
3591
3592 bool AArch64TargetLowering::useSVEForFixedLengthVectors() const {
3593   // Prefer NEON unless larger SVE registers are available.
3594   return Subtarget->hasSVE() && Subtarget->getMinSVEVectorSizeInBits() >= 256;
3595 }
3596
3597 bool AArch64TargetLowering::useSVEForFixedLengthVectorVT(EVT VT) const {
3598   if (!useSVEForFixedLengthVectors())
3599     return false;
3600
3601   if (!VT.isFixedLengthVector())
3602     return false;
3603
3604   // Fixed length predicates should be promoted to i8.
3605   // NOTE: This is consistent with how NEON (and thus 64/128bit vectors) work.
3606   if (VT.getVectorElementType() == MVT::i1)
3607     return false;
3608
3609   // Don't use SVE for vectors we cannot scalarize if required.
3610   switch (VT.getVectorElementType().getSimpleVT().SimpleTy) {
3611   default:
3612     return false;
3613   case MVT::i8:
3614   case MVT::i16:
3615   case MVT::i32:
3616   case MVT::i64:
3617   case MVT::f16:
3618   case MVT::f32:
3619   case MVT::f64:
3620     break;
3621   }
3622
3623   // Ensure NEON MVTs only belong to a single register class.
3624   if (VT.getSizeInBits() <= 128)
3625     return false;
3626
3627   // Don't use SVE for types that don't fit.
3628   if (VT.getSizeInBits() > Subtarget->getMinSVEVectorSizeInBits())
3629     return false;
3630
3631   // TODO: Perhaps an artificial restriction, but worth having whilst getting
3632   // the base fixed length SVE support in place.
3633   if (!VT.isPow2VectorType())
3634     return false;
3635
3636   return true;
3637 }
3638
3639 //===----------------------------------------------------------------------===//
3640 //                      Calling Convention Implementation
3641 //===----------------------------------------------------------------------===//
3642
3643 /// Selects the correct CCAssignFn for a given CallingConvention value.
3644 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
3645                                                      bool IsVarArg) const {
3646   switch (CC) {
3647   default:
3648     report_fatal_error("Unsupported calling convention.");
3649   case CallingConv::WebKit_JS:
3650     return CC_AArch64_WebKit_JS;
3651   case CallingConv::GHC:
3652     return CC_AArch64_GHC;
3653   case CallingConv::C:
3654   case CallingConv::Fast:
3655   case CallingConv::PreserveMost:
3656   case CallingConv::CXX_FAST_TLS:
3657   case CallingConv::Swift:
3658     if (Subtarget->isTargetWindows() && IsVarArg)
3659       return CC_AArch64_Win64_VarArg;
3660     if (!Subtarget->isTargetDarwin())
3661       return CC_AArch64_AAPCS;
3662     if (!IsVarArg)
3663       return CC_AArch64_DarwinPCS;
3664     return Subtarget->isTargetILP32() ? CC_AArch64_DarwinPCS_ILP32_VarArg
3665                                       : CC_AArch64_DarwinPCS_VarArg;
3666    case CallingConv::Win64:
3667     return IsVarArg ? CC_AArch64_Win64_VarArg : CC_AArch64_AAPCS;
3668    case CallingConv::CFGuard_Check:
3669      return CC_AArch64_Win64_CFGuard_Check;
3670    case CallingConv::AArch64_VectorCall:
3671    case CallingConv::AArch64_SVE_VectorCall:
3672      return CC_AArch64_AAPCS;
3673   }
3674 }
3675
3676 CCAssignFn *
3677 AArch64TargetLowering::CCAssignFnForReturn(CallingConv::ID CC) const {
3678   return CC == CallingConv::WebKit_JS ? RetCC_AArch64_WebKit_JS
3679                                       : RetCC_AArch64_AAPCS;
3680 }
3681
3682 SDValue AArch64TargetLowering::LowerFormalArguments(
3683     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
3684     const SmallVectorImpl<ISD::InputArg> &Ins, const SDLoc &DL,
3685     SelectionDAG &DAG, SmallVectorImpl<SDValue> &InVals) const {
3686   MachineFunction &MF = DAG.getMachineFunction();
3687   MachineFrameInfo &MFI = MF.getFrameInfo();
3688   bool IsWin64 = Subtarget->isCallingConvWin64(MF.getFunction().getCallingConv());
3689
3690   // Assign locations to all of the incoming arguments.
3691   SmallVector<CCValAssign, 16> ArgLocs;
3692   DenseMap<unsigned, SDValue> CopiedRegs;
3693   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
3694                  *DAG.getContext());
3695
3696   // At this point, Ins[].VT may already be promoted to i32. To correctly
3697   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
3698   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
3699   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
3700   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
3701   // LocVT.
3702   unsigned NumArgs = Ins.size();
3703   Function::const_arg_iterator CurOrigArg = MF.getFunction().arg_begin();
3704   unsigned CurArgIdx = 0;
3705   for (unsigned i = 0; i != NumArgs; ++i) {
3706     MVT ValVT = Ins[i].VT;
3707     if (Ins[i].isOrigArg()) {
3708       std::advance(CurOrigArg, Ins[i].getOrigArgIndex() - CurArgIdx);
3709       CurArgIdx = Ins[i].getOrigArgIndex();
3710
3711       // Get type of the original argument.
3712       EVT ActualVT = getValueType(DAG.getDataLayout(), CurOrigArg->getType(),
3713                                   /*AllowUnknown*/ true);
3714       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
3715       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
3716       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
3717         ValVT = MVT::i8;
3718       else if (ActualMVT == MVT::i16)
3719         ValVT = MVT::i16;
3720     }
3721     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
3722     bool Res =
3723         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
3724     assert(!Res && "Call operand has unhandled type");
3725     (void)Res;
3726   }
3727   assert(ArgLocs.size() == Ins.size());
3728   SmallVector<SDValue, 16> ArgValues;
3729   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3730     CCValAssign &VA = ArgLocs[i];
3731
3732     if (Ins[i].Flags.isByVal()) {
3733       // Byval is used for HFAs in the PCS, but the system should work in a
3734       // non-compliant manner for larger structs.
3735       EVT PtrVT = getPointerTy(DAG.getDataLayout());
3736       int Size = Ins[i].Flags.getByValSize();
3737       unsigned NumRegs = (Size + 7) / 8;
3738
3739       // FIXME: This works on big-endian for composite byvals, which are the common
3740       // case. It should also work for fundamental types too.
3741       unsigned FrameIdx =
3742         MFI.CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
3743       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrVT);
3744       InVals.push_back(FrameIdxN);
3745
3746       continue;
3747     }
3748
3749     SDValue ArgValue;
3750     if (VA.isRegLoc()) {
3751       // Arguments stored in registers.
3752       EVT RegVT = VA.getLocVT();
3753       const TargetRegisterClass *RC;
3754
3755       if (RegVT == MVT::i32)
3756         RC = &AArch64::GPR32RegClass;
3757       else if (RegVT == MVT::i64)
3758         RC = &AArch64::GPR64RegClass;
3759       else if (RegVT == MVT::f16 || RegVT == MVT::bf16)
3760         RC = &AArch64::FPR16RegClass;
3761       else if (RegVT == MVT::f32)
3762         RC = &AArch64::FPR32RegClass;
3763       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
3764         RC = &AArch64::FPR64RegClass;
3765       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
3766         RC = &AArch64::FPR128RegClass;
3767       else if (RegVT.isScalableVector() &&
3768                RegVT.getVectorElementType() == MVT::i1)
3769         RC = &AArch64::PPRRegClass;
3770       else if (RegVT.isScalableVector())
3771         RC = &AArch64::ZPRRegClass;
3772       else
3773         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
3774
3775       // Transform the arguments in physical registers into virtual ones.
3776       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
3777       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
3778
3779       // If this is an 8, 16 or 32-bit value, it is really passed promoted
3780       // to 64 bits.  Insert an assert[sz]ext to capture this, then
3781       // truncate to the right size.
3782       switch (VA.getLocInfo()) {
3783       default:
3784         llvm_unreachable("Unknown loc info!");
3785       case CCValAssign::Full:
3786         break;
3787       case CCValAssign::Indirect:
3788         assert(VA.getValVT().isScalableVector() &&
3789                "Only scalable vectors can be passed indirectly");
3790         break;
3791       case CCValAssign::BCvt:
3792         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
3793         break;
3794       case CCValAssign::AExt:
3795       case CCValAssign::SExt:
3796       case CCValAssign::ZExt:
3797         break;
3798       case CCValAssign::AExtUpper:
3799         ArgValue = DAG.getNode(ISD::SRL, DL, RegVT, ArgValue,
3800                                DAG.getConstant(32, DL, RegVT));
3801         ArgValue = DAG.getZExtOrTrunc(ArgValue, DL, VA.getValVT());
3802         break;
3803       }
3804     } else { // VA.isRegLoc()
3805       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
3806       unsigned ArgOffset = VA.getLocMemOffset();
3807       unsigned ArgSize = (VA.getLocInfo() == CCValAssign::Indirect
3808                               ? VA.getLocVT().getSizeInBits()
3809                               : VA.getValVT().getSizeInBits()) / 8;
3810
3811       uint32_t BEAlign = 0;
3812       if (!Subtarget->isLittleEndian() && ArgSize < 8 &&
3813           !Ins[i].Flags.isInConsecutiveRegs())
3814         BEAlign = 8 - ArgSize;
3815
3816       int FI = MFI.CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
3817
3818       // Create load nodes to retrieve arguments from the stack.
3819       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
3820
3821       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
3822       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
3823       MVT MemVT = VA.getValVT();
3824
3825       switch (VA.getLocInfo()) {
3826       default:
3827         break;
3828       case CCValAssign::Trunc:
3829       case CCValAssign::BCvt:
3830         MemVT = VA.getLocVT();
3831         break;
3832       case CCValAssign::Indirect:
3833         assert(VA.getValVT().isScalableVector() &&
3834                "Only scalable vectors can be passed indirectly");
3835         MemVT = VA.getLocVT();
3836         break;
3837       case CCValAssign::SExt:
3838         ExtType = ISD::SEXTLOAD;
3839         break;
3840       case CCValAssign::ZExt:
3841         ExtType = ISD::ZEXTLOAD;
3842         break;
3843       case CCValAssign::AExt:
3844         ExtType = ISD::EXTLOAD;
3845         break;
3846       }
3847
3848       ArgValue = DAG.getExtLoad(
3849           ExtType, DL, VA.getLocVT(), Chain, FIN,
3850           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3851           MemVT);
3852
3853     }
3854
3855     if (VA.getLocInfo() == CCValAssign::Indirect) {
3856       assert(VA.getValVT().isScalableVector() &&
3857            "Only scalable vectors can be passed indirectly");
3858       // If value is passed via pointer - do a load.
3859       ArgValue =
3860           DAG.getLoad(VA.getValVT(), DL, Chain, ArgValue, MachinePointerInfo());
3861     }
3862
3863     if (Subtarget->isTargetILP32() && Ins[i].Flags.isPointer())
3864       ArgValue = DAG.getNode(ISD::AssertZext, DL, ArgValue.getValueType(),
3865                              ArgValue, DAG.getValueType(MVT::i32));
3866     InVals.push_back(ArgValue);
3867   }
3868
3869   // varargs
3870   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3871   if (isVarArg) {
3872     if (!Subtarget->isTargetDarwin() || IsWin64) {
3873       // The AAPCS variadic function ABI is identical to the non-variadic
3874       // one. As a result there may be more arguments in registers and we should
3875       // save them for future reference.
3876       // Win64 variadic functions also pass arguments in registers, but all float
3877       // arguments are passed in integer registers.
3878       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
3879     }
3880
3881     // This will point to the next argument passed via stack.
3882     unsigned StackOffset = CCInfo.getNextStackOffset();
3883     // We currently pass all varargs at 8-byte alignment, or 4 for ILP32
3884     StackOffset = alignTo(StackOffset, Subtarget->isTargetILP32() ? 4 : 8);
3885     FuncInfo->setVarArgsStackIndex(MFI.CreateFixedObject(4, StackOffset, true));
3886
3887     if (MFI.hasMustTailInVarArgFunc()) {
3888       SmallVector<MVT, 2> RegParmTypes;
3889       RegParmTypes.push_back(MVT::i64);
3890       RegParmTypes.push_back(MVT::f128);
3891       // Compute the set of forwarded registers. The rest are scratch.
3892       SmallVectorImpl<ForwardedRegister> &Forwards =
3893                                        FuncInfo->getForwardedMustTailRegParms();
3894       CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes,
3895                                                CC_AArch64_AAPCS);
3896
3897       // Conservatively forward X8, since it might be used for aggregate return.
3898       if (!CCInfo.isAllocated(AArch64::X8)) {
3899         unsigned X8VReg = MF.addLiveIn(AArch64::X8, &AArch64::GPR64RegClass);
3900         Forwards.push_back(ForwardedRegister(X8VReg, AArch64::X8, MVT::i64));
3901       }
3902     }
3903   }
3904
3905   // On Windows, InReg pointers must be returned, so record the pointer in a
3906   // virtual register at the start of the function so it can be returned in the
3907   // epilogue.
3908   if (IsWin64) {
3909     for (unsigned I = 0, E = Ins.size(); I != E; ++I) {
3910       if (Ins[I].Flags.isInReg()) {
3911         assert(!FuncInfo->getSRetReturnReg());
3912
3913         MVT PtrTy = getPointerTy(DAG.getDataLayout());
3914         Register Reg =
3915             MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
3916         FuncInfo->setSRetReturnReg(Reg);
3917
3918         SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), DL, Reg, InVals[I]);
3919         Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Copy, Chain);
3920         break;
3921       }
3922     }
3923   }
3924
3925   unsigned StackArgSize = CCInfo.getNextStackOffset();
3926   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
3927   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
3928     // This is a non-standard ABI so by fiat I say we're allowed to make full
3929     // use of the stack area to be popped, which must be aligned to 16 bytes in
3930     // any case:
3931     StackArgSize = alignTo(StackArgSize, 16);
3932
3933     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
3934     // a multiple of 16.
3935     FuncInfo->setArgumentStackToRestore(StackArgSize);
3936
3937     // This realignment carries over to the available bytes below. Our own
3938     // callers will guarantee the space is free by giving an aligned value to
3939     // CALLSEQ_START.
3940   }
3941   // Even if we're not expected to free up the space, it's useful to know how
3942   // much is there while considering tail calls (because we can reuse it).
3943   FuncInfo->setBytesInStackArgArea(StackArgSize);
3944
3945   if (Subtarget->hasCustomCallingConv())
3946     Subtarget->getRegisterInfo()->UpdateCustomCalleeSavedRegs(MF);
3947
3948   return Chain;
3949 }
3950
3951 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
3952                                                 SelectionDAG &DAG,
3953                                                 const SDLoc &DL,
3954                                                 SDValue &Chain) const {
3955   MachineFunction &MF = DAG.getMachineFunction();
3956   MachineFrameInfo &MFI = MF.getFrameInfo();
3957   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3958   auto PtrVT = getPointerTy(DAG.getDataLayout());
3959   bool IsWin64 = Subtarget->isCallingConvWin64(MF.getFunction().getCallingConv());
3960
3961   SmallVector<SDValue, 8> MemOps;
3962
3963   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
3964                                           AArch64::X3, AArch64::X4, AArch64::X5,
3965                                           AArch64::X6, AArch64::X7 };
3966   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
3967   unsigned FirstVariadicGPR = CCInfo.getFirstUnallocated(GPRArgRegs);
3968
3969   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
3970   int GPRIdx = 0;
3971   if (GPRSaveSize != 0) {
3972     if (IsWin64) {
3973       GPRIdx = MFI.CreateFixedObject(GPRSaveSize, -(int)GPRSaveSize, false);
3974       if (GPRSaveSize & 15)
3975         // The extra size here, if triggered, will always be 8.
3976         MFI.CreateFixedObject(16 - (GPRSaveSize & 15), -(int)alignTo(GPRSaveSize, 16), false);
3977     } else
3978       GPRIdx = MFI.CreateStackObject(GPRSaveSize, Align(8), false);
3979
3980     SDValue FIN = DAG.getFrameIndex(GPRIdx, PtrVT);
3981
3982     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
3983       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
3984       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
3985       SDValue Store = DAG.getStore(
3986           Val.getValue(1), DL, Val, FIN,
3987           IsWin64
3988               ? MachinePointerInfo::getFixedStack(DAG.getMachineFunction(),
3989                                                   GPRIdx,
3990                                                   (i - FirstVariadicGPR) * 8)
3991               : MachinePointerInfo::getStack(DAG.getMachineFunction(), i * 8));
3992       MemOps.push_back(Store);
3993       FIN =
3994           DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getConstant(8, DL, PtrVT));
3995     }
3996   }
3997   FuncInfo->setVarArgsGPRIndex(GPRIdx);
3998   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
3999
4000   if (Subtarget->hasFPARMv8() && !IsWin64) {
4001     static const MCPhysReg FPRArgRegs[] = {
4002         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
4003         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
4004     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
4005     unsigned FirstVariadicFPR = CCInfo.getFirstUnallocated(FPRArgRegs);
4006
4007     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
4008     int FPRIdx = 0;
4009     if (FPRSaveSize != 0) {
4010       FPRIdx = MFI.CreateStackObject(FPRSaveSize, Align(16), false);
4011
4012       SDValue FIN = DAG.getFrameIndex(FPRIdx, PtrVT);
4013
4014       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
4015         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
4016         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
4017
4018         SDValue Store = DAG.getStore(
4019             Val.getValue(1), DL, Val, FIN,
4020             MachinePointerInfo::getStack(DAG.getMachineFunction(), i * 16));
4021         MemOps.push_back(Store);
4022         FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN,
4023                           DAG.getConstant(16, DL, PtrVT));
4024       }
4025     }
4026     FuncInfo->setVarArgsFPRIndex(FPRIdx);
4027     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
4028   }
4029
4030   if (!MemOps.empty()) {
4031     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
4032   }
4033 }
4034
4035 /// LowerCallResult - Lower the result values of a call into the
4036 /// appropriate copies out of appropriate physical registers.
4037 SDValue AArch64TargetLowering::LowerCallResult(
4038     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
4039     const SmallVectorImpl<ISD::InputArg> &Ins, const SDLoc &DL,
4040     SelectionDAG &DAG, SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
4041     SDValue ThisVal) const {
4042   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
4043                           ? RetCC_AArch64_WebKit_JS
4044                           : RetCC_AArch64_AAPCS;
4045   // Assign locations to each value returned by this call.
4046   SmallVector<CCValAssign, 16> RVLocs;
4047   DenseMap<unsigned, SDValue> CopiedRegs;
4048   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
4049                  *DAG.getContext());
4050   CCInfo.AnalyzeCallResult(Ins, RetCC);
4051
4052   // Copy all of the result registers out of their specified physreg.
4053   for (unsigned i = 0; i != RVLocs.size(); ++i) {
4054     CCValAssign VA = RVLocs[i];
4055
4056     // Pass 'this' value directly from the argument to return value, to avoid
4057     // reg unit interference
4058     if (i == 0 && isThisReturn) {
4059       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
4060              "unexpected return calling convention register assignment");
4061       InVals.push_back(ThisVal);
4062       continue;
4063     }
4064
4065     // Avoid copying a physreg twice since RegAllocFast is incompetent and only
4066     // allows one use of a physreg per block.
4067     SDValue Val = CopiedRegs.lookup(VA.getLocReg());
4068     if (!Val) {
4069       Val =
4070           DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
4071       Chain = Val.getValue(1);
4072       InFlag = Val.getValue(2);
4073       CopiedRegs[VA.getLocReg()] = Val;
4074     }
4075
4076     switch (VA.getLocInfo()) {
4077     default:
4078       llvm_unreachable("Unknown loc info!");
4079     case CCValAssign::Full:
4080       break;
4081     case CCValAssign::BCvt:
4082       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
4083       break;
4084     case CCValAssign::AExtUpper:
4085       Val = DAG.getNode(ISD::SRL, DL, VA.getLocVT(), Val,
4086                         DAG.getConstant(32, DL, VA.getLocVT()));
4087       LLVM_FALLTHROUGH;
4088     case CCValAssign::AExt:
4089       LLVM_FALLTHROUGH;
4090     case CCValAssign::ZExt:
4091       Val = DAG.getZExtOrTrunc(Val, DL, VA.getValVT());
4092       break;
4093     }
4094
4095     InVals.push_back(Val);
4096   }
4097
4098   return Chain;
4099 }
4100
4101 /// Return true if the calling convention is one that we can guarantee TCO for.
4102 static bool canGuaranteeTCO(CallingConv::ID CC) {
4103   return CC == CallingConv::Fast;
4104 }
4105
4106 /// Return true if we might ever do TCO for calls with this calling convention.
4107 static bool mayTailCallThisCC(CallingConv::ID CC) {
4108   switch (CC) {
4109   case CallingConv::C:
4110   case CallingConv::PreserveMost:
4111   case CallingConv::Swift:
4112     return true;
4113   default:
4114     return canGuaranteeTCO(CC);
4115   }
4116 }
4117
4118 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
4119     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
4120     const SmallVectorImpl<ISD::OutputArg> &Outs,
4121     const SmallVectorImpl<SDValue> &OutVals,
4122     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
4123   if (!mayTailCallThisCC(CalleeCC))
4124     return false;
4125
4126   MachineFunction &MF = DAG.getMachineFunction();
4127   const Function &CallerF = MF.getFunction();
4128   CallingConv::ID CallerCC = CallerF.getCallingConv();
4129   bool CCMatch = CallerCC == CalleeCC;
4130
4131   // When using the Windows calling convention on a non-windows OS, we want
4132   // to back up and restore X18 in such functions; we can't do a tail call
4133   // from those functions.
4134   if (CallerCC == CallingConv::Win64 && !Subtarget->isTargetWindows() &&
4135       CalleeCC != CallingConv::Win64)
4136     return false;
4137
4138   // Byval parameters hand the function a pointer directly into the stack area
4139   // we want to reuse during a tail call. Working around this *is* possible (see
4140   // X86) but less efficient and uglier in LowerCall.
4141   for (Function::const_arg_iterator i = CallerF.arg_begin(),
4142                                     e = CallerF.arg_end();
4143        i != e; ++i) {
4144     if (i->hasByValAttr())
4145       return false;
4146
4147     // On Windows, "inreg" attributes signify non-aggregate indirect returns.
4148     // In this case, it is necessary to save/restore X0 in the callee. Tail
4149     // call opt interferes with this. So we disable tail call opt when the
4150     // caller has an argument with "inreg" attribute.
4151
4152     // FIXME: Check whether the callee also has an "inreg" argument.
4153     if (i->hasInRegAttr())
4154       return false;
4155   }
4156
4157   if (getTargetMachine().Options.GuaranteedTailCallOpt)
4158     return canGuaranteeTCO(CalleeCC) && CCMatch;
4159
4160   // Externally-defined functions with weak linkage should not be
4161   // tail-called on AArch64 when the OS does not support dynamic
4162   // pre-emption of symbols, as the AAELF spec requires normal calls
4163   // to undefined weak functions to be replaced with a NOP or jump to the
4164   // next instruction. The behaviour of branch instructions in this
4165   // situation (as used for tail calls) is implementation-defined, so we
4166   // cannot rely on the linker replacing the tail call with a return.
4167   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
4168     const GlobalValue *GV = G->getGlobal();
4169     const Triple &TT = getTargetMachine().getTargetTriple();
4170     if (GV->hasExternalWeakLinkage() &&
4171         (!TT.isOSWindows() || TT.isOSBinFormatELF() || TT.isOSBinFormatMachO()))
4172       return false;
4173   }
4174
4175   // Now we search for cases where we can use a tail call without changing the
4176   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
4177   // concept.
4178
4179   // I want anyone implementing a new calling convention to think long and hard
4180   // about this assert.
4181   assert((!isVarArg || CalleeCC == CallingConv::C) &&
4182          "Unexpected variadic calling convention");
4183
4184   LLVMContext &C = *DAG.getContext();
4185   if (isVarArg && !Outs.empty()) {
4186     // At least two cases here: if caller is fastcc then we can't have any
4187     // memory arguments (we'd be expected to clean up the stack afterwards). If
4188     // caller is C then we could potentially use its argument area.
4189
4190     // FIXME: for now we take the most conservative of these in both cases:
4191     // disallow all variadic memory operands.
4192     SmallVector<CCValAssign, 16> ArgLocs;
4193     CCState CCInfo(CalleeCC, isVarArg, MF, ArgLocs, C);
4194
4195     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
4196     for (const CCValAssign &ArgLoc : ArgLocs)
4197       if (!ArgLoc.isRegLoc())
4198         return false;
4199   }
4200
4201   // Check that the call results are passed in the same way.
4202   if (!CCState::resultsCompatible(CalleeCC, CallerCC, MF, C, Ins,
4203                                   CCAssignFnForCall(CalleeCC, isVarArg),
4204                                   CCAssignFnForCall(CallerCC, isVarArg)))
4205     return false;
4206   // The callee has to preserve all registers the caller needs to preserve.
4207   const AArch64RegisterInfo *TRI = Subtarget->getRegisterInfo();
4208   const uint32_t *CallerPreserved = TRI->getCallPreservedMask(MF, CallerCC);
4209   if (!CCMatch) {
4210     const uint32_t *CalleePreserved = TRI->getCallPreservedMask(MF, CalleeCC);
4211     if (Subtarget->hasCustomCallingConv()) {
4212       TRI->UpdateCustomCallPreservedMask(MF, &CallerPreserved);
4213       TRI->UpdateCustomCallPreservedMask(MF, &CalleePreserved);
4214     }
4215     if (!TRI->regmaskSubsetEqual(CallerPreserved, CalleePreserved))
4216       return false;
4217   }
4218
4219   // Nothing more to check if the callee is taking no arguments
4220   if (Outs.empty())
4221     return true;
4222
4223   SmallVector<CCValAssign, 16> ArgLocs;
4224   CCState CCInfo(CalleeCC, isVarArg, MF, ArgLocs, C);
4225
4226   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
4227
4228   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
4229
4230   // If any of the arguments is passed indirectly, it must be SVE, so the
4231   // 'getBytesInStackArgArea' is not sufficient to determine whether we need to
4232   // allocate space on the stack. That is why we determine this explicitly here
4233   // the call cannot be a tailcall.
4234   if (llvm::any_of(ArgLocs, [](CCValAssign &A) {
4235         assert((A.getLocInfo() != CCValAssign::Indirect ||
4236                 A.getValVT().isScalableVector()) &&
4237                "Expected value to be scalable");
4238         return A.getLocInfo() == CCValAssign::Indirect;
4239       }))
4240     return false;
4241
4242   // If the stack arguments for this call do not fit into our own save area then
4243   // the call cannot be made tail.
4244   if (CCInfo.getNextStackOffset() > FuncInfo->getBytesInStackArgArea())
4245     return false;
4246
4247   const MachineRegisterInfo &MRI = MF.getRegInfo();
4248   if (!parametersInCSRMatch(MRI, CallerPreserved, ArgLocs, OutVals))
4249     return false;
4250
4251   return true;
4252 }
4253
4254 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
4255                                                    SelectionDAG &DAG,
4256                                                    MachineFrameInfo &MFI,
4257                                                    int ClobberedFI) const {
4258   SmallVector<SDValue, 8> ArgChains;
4259   int64_t FirstByte = MFI.getObjectOffset(ClobberedFI);
4260   int64_t LastByte = FirstByte + MFI.getObjectSize(ClobberedFI) - 1;
4261
4262   // Include the original chain at the beginning of the list. When this is
4263   // used by target LowerCall hooks, this helps legalize find the
4264   // CALLSEQ_BEGIN node.
4265   ArgChains.push_back(Chain);
4266
4267   // Add a chain value for each stack argument corresponding
4268   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
4269                             UE = DAG.getEntryNode().getNode()->use_end();
4270        U != UE; ++U)
4271     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
4272       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
4273         if (FI->getIndex() < 0) {
4274           int64_t InFirstByte = MFI.getObjectOffset(FI->getIndex());
4275           int64_t InLastByte = InFirstByte;
4276           InLastByte += MFI.getObjectSize(FI->getIndex()) - 1;
4277
4278           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
4279               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
4280             ArgChains.push_back(SDValue(L, 1));
4281         }
4282
4283   // Build a tokenfactor for all the chains.
4284   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
4285 }
4286
4287 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
4288                                                    bool TailCallOpt) const {
4289   return CallCC == CallingConv::Fast && TailCallOpt;
4290 }
4291
4292 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
4293 /// and add input and output parameter nodes.
4294 SDValue
4295 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
4296                                  SmallVectorImpl<SDValue> &InVals) const {
4297   SelectionDAG &DAG = CLI.DAG;
4298   SDLoc &DL = CLI.DL;
4299   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
4300   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
4301   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
4302   SDValue Chain = CLI.Chain;
4303   SDValue Callee = CLI.Callee;
4304   bool &IsTailCall = CLI.IsTailCall;
4305   CallingConv::ID CallConv = CLI.CallConv;
4306   bool IsVarArg = CLI.IsVarArg;
4307
4308   MachineFunction &MF = DAG.getMachineFunction();
4309   MachineFunction::CallSiteInfo CSInfo;
4310   bool IsThisReturn = false;
4311
4312   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
4313   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
4314   bool IsSibCall = false;
4315
4316   if (IsTailCall) {
4317     // Check if it's really possible to do a tail call.
4318     IsTailCall = isEligibleForTailCallOptimization(
4319         Callee, CallConv, IsVarArg, Outs, OutVals, Ins, DAG);
4320     if (!IsTailCall && CLI.CB && CLI.CB->isMustTailCall())
4321       report_fatal_error("failed to perform tail call elimination on a call "
4322                          "site marked musttail");
4323
4324     // A sibling call is one where we're under the usual C ABI and not planning
4325     // to change that but can still do a tail call:
4326     if (!TailCallOpt && IsTailCall)
4327       IsSibCall = true;
4328
4329     if (IsTailCall)
4330       ++NumTailCalls;
4331   }
4332
4333   // Analyze operands of the call, assigning locations to each operand.
4334   SmallVector<CCValAssign, 16> ArgLocs;
4335   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(), ArgLocs,
4336                  *DAG.getContext());
4337
4338   if (IsVarArg) {
4339     // Handle fixed and variable vector arguments differently.
4340     // Variable vector arguments always go into memory.
4341     unsigned NumArgs = Outs.size();
4342
4343     for (unsigned i = 0; i != NumArgs; ++i) {
4344       MVT ArgVT = Outs[i].VT;
4345       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
4346       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
4347                                                /*IsVarArg=*/ !Outs[i].IsFixed);
4348       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
4349       assert(!Res && "Call operand has unhandled type");
4350       (void)Res;
4351     }
4352   } else {
4353     // At this point, Outs[].VT may already be promoted to i32. To correctly
4354     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
4355     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
4356     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
4357     // we use a special version of AnalyzeCallOperands to pass in ValVT and
4358     // LocVT.
4359     unsigned NumArgs = Outs.size();
4360     for (unsigned i = 0; i != NumArgs; ++i) {
4361       MVT ValVT = Outs[i].VT;
4362       // Get type of the original argument.
4363       EVT ActualVT = getValueType(DAG.getDataLayout(),
4364                                   CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
4365                                   /*AllowUnknown*/ true);
4366       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
4367       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
4368       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
4369       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
4370         ValVT = MVT::i8;
4371       else if (ActualMVT == MVT::i16)
4372         ValVT = MVT::i16;
4373
4374       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
4375       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
4376       assert(!Res && "Call operand has unhandled type");
4377       (void)Res;
4378     }
4379   }
4380
4381   // Get a count of how many bytes are to be pushed on the stack.
4382   unsigned NumBytes = CCInfo.getNextStackOffset();
4383
4384   if (IsSibCall) {
4385     // Since we're not changing the ABI to make this a tail call, the memory
4386     // operands are already available in the caller's incoming argument space.
4387     NumBytes = 0;
4388   }
4389
4390   // FPDiff is the byte offset of the call's argument area from the callee's.
4391   // Stores to callee stack arguments will be placed in FixedStackSlots offset
4392   // by this amount for a tail call. In a sibling call it must be 0 because the
4393   // caller will deallocate the entire stack and the callee still expects its
4394   // arguments to begin at SP+0. Completely unused for non-tail calls.
4395   int FPDiff = 0;
4396
4397   if (IsTailCall && !IsSibCall) {
4398     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
4399
4400     // Since callee will pop argument stack as a tail call, we must keep the
4401     // popped size 16-byte aligned.
4402     NumBytes = alignTo(NumBytes, 16);
4403
4404     // FPDiff will be negative if this tail call requires more space than we
4405     // would automatically have in our incoming argument space. Positive if we
4406     // can actually shrink the stack.
4407     FPDiff = NumReusableBytes - NumBytes;
4408
4409     // The stack pointer must be 16-byte aligned at all times it's used for a
4410     // memory operation, which in practice means at *all* times and in
4411     // particular across call boundaries. Therefore our own arguments started at
4412     // a 16-byte aligned SP and the delta applied for the tail call should
4413     // satisfy the same constraint.
4414     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
4415   }
4416
4417   // Adjust the stack pointer for the new arguments...
4418   // These operations are automatically eliminated by the prolog/epilog pass
4419   if (!IsSibCall)
4420     Chain = DAG.getCALLSEQ_START(Chain, NumBytes, 0, DL);
4421
4422   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP,
4423                                         getPointerTy(DAG.getDataLayout()));
4424
4425   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
4426   SmallSet<unsigned, 8> RegsUsed;
4427   SmallVector<SDValue, 8> MemOpChains;
4428   auto PtrVT = getPointerTy(DAG.getDataLayout());
4429
4430   if (IsVarArg && CLI.CB && CLI.CB->isMustTailCall()) {
4431     const auto &Forwards = FuncInfo->getForwardedMustTailRegParms();
4432     for (const auto &F : Forwards) {
4433       SDValue Val = DAG.getCopyFromReg(Chain, DL, F.VReg, F.VT);
4434        RegsToPass.emplace_back(F.PReg, Val);
4435     }
4436   }
4437
4438   // Walk the register/memloc assignments, inserting copies/loads.
4439   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
4440     CCValAssign &VA = ArgLocs[i];
4441     SDValue Arg = OutVals[i];
4442     ISD::ArgFlagsTy Flags = Outs[i].Flags;
4443
4444     // Promote the value if needed.
4445     switch (VA.getLocInfo()) {
4446     default:
4447       llvm_unreachable("Unknown loc info!");
4448     case CCValAssign::Full:
4449       break;
4450     case CCValAssign::SExt:
4451       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
4452       break;
4453     case CCValAssign::ZExt:
4454       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
4455       break;
4456     case CCValAssign::AExt:
4457       if (Outs[i].ArgVT == MVT::i1) {
4458         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
4459         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
4460         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
4461       }
4462       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
4463       break;
4464     case CCValAssign::AExtUpper:
4465       assert(VA.getValVT() == MVT::i32 && "only expect 32 -> 64 upper bits");
4466       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
4467       Arg = DAG.getNode(ISD::SHL, DL, VA.getLocVT(), Arg,
4468                         DAG.getConstant(32, DL, VA.getLocVT()));
4469       break;
4470     case CCValAssign::BCvt:
4471       Arg = DAG.getBitcast(VA.getLocVT(), Arg);
4472       break;
4473     case CCValAssign::Trunc:
4474       Arg = DAG.getZExtOrTrunc(Arg, DL, VA.getLocVT());
4475       break;
4476     case CCValAssign::FPExt:
4477       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
4478       break;
4479     case CCValAssign::Indirect:
4480       assert(VA.getValVT().isScalableVector() &&
4481              "Only scalable vectors can be passed indirectly");
4482       MachineFrameInfo &MFI = DAG.getMachineFunction().getFrameInfo();
4483       Type *Ty = EVT(VA.getValVT()).getTypeForEVT(*DAG.getContext());
4484       Align Alignment = DAG.getDataLayout().getPrefTypeAlign(Ty);
4485       int FI = MFI.CreateStackObject(
4486           VA.getValVT().getStoreSize().getKnownMinSize(), Alignment, false);
4487       MFI.setStackID(FI, TargetStackID::SVEVector);
4488
4489       SDValue SpillSlot = DAG.getFrameIndex(
4490           FI, DAG.getTargetLoweringInfo().getFrameIndexTy(DAG.getDataLayout()));
4491       Chain = DAG.getStore(
4492           Chain, DL, Arg, SpillSlot,
4493           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI));
4494       Arg = SpillSlot;
4495       break;
4496     }
4497
4498     if (VA.isRegLoc()) {
4499       if (i == 0 && Flags.isReturned() && !Flags.isSwiftSelf() &&
4500           Outs[0].VT == MVT::i64) {
4501         assert(VA.getLocVT() == MVT::i64 &&
4502                "unexpected calling convention register assignment");
4503         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
4504                "unexpected use of 'returned'");
4505         IsThisReturn = true;
4506       }
4507       if (RegsUsed.count(VA.getLocReg())) {
4508         // If this register has already been used then we're trying to pack
4509         // parts of an [N x i32] into an X-register. The extension type will
4510         // take care of putting the two halves in the right place but we have to
4511         // combine them.
4512         SDValue &Bits =
4513             std::find_if(RegsToPass.begin(), RegsToPass.end(),
4514                          [=](const std::pair<unsigned, SDValue> &Elt) {
4515                            return Elt.first == VA.getLocReg();
4516                          })
4517                 ->second;
4518         Bits = DAG.getNode(ISD::OR, DL, Bits.getValueType(), Bits, Arg);
4519         // Call site info is used for function's parameter entry value
4520         // tracking. For now we track only simple cases when parameter
4521         // is transferred through whole register.
4522         CSInfo.erase(std::remove_if(CSInfo.begin(), CSInfo.end(),
4523                                     [&VA](MachineFunction::ArgRegPair ArgReg) {
4524                                       return ArgReg.Reg == VA.getLocReg();
4525                                     }),
4526                      CSInfo.end());
4527       } else {
4528         RegsToPass.emplace_back(VA.getLocReg(), Arg);
4529         RegsUsed.insert(VA.getLocReg());
4530         const TargetOptions &Options = DAG.getTarget().Options;
4531         if (Options.EmitCallSiteInfo)
4532           CSInfo.emplace_back(VA.getLocReg(), i);
4533       }
4534     } else {
4535       assert(VA.isMemLoc());
4536
4537       SDValue DstAddr;
4538       MachinePointerInfo DstInfo;
4539
4540       // FIXME: This works on big-endian for composite byvals, which are the
4541       // common case. It should also work for fundamental types too.
4542       uint32_t BEAlign = 0;
4543       unsigned OpSize;
4544       if (VA.getLocInfo() == CCValAssign::Indirect)
4545         OpSize = VA.getLocVT().getSizeInBits();
4546       else
4547         OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
4548                                  : VA.getValVT().getSizeInBits();
4549       OpSize = (OpSize + 7) / 8;
4550       if (!Subtarget->isLittleEndian() && !Flags.isByVal() &&
4551           !Flags.isInConsecutiveRegs()) {
4552         if (OpSize < 8)
4553           BEAlign = 8 - OpSize;
4554       }
4555       unsigned LocMemOffset = VA.getLocMemOffset();
4556       int32_t Offset = LocMemOffset + BEAlign;
4557       SDValue PtrOff = DAG.getIntPtrConstant(Offset, DL);
4558       PtrOff = DAG.getNode(ISD::ADD, DL, PtrVT, StackPtr, PtrOff);
4559
4560       if (IsTailCall) {
4561         Offset = Offset + FPDiff;
4562         int FI = MF.getFrameInfo().CreateFixedObject(OpSize, Offset, true);
4563
4564         DstAddr = DAG.getFrameIndex(FI, PtrVT);
4565         DstInfo =
4566             MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI);
4567
4568         // Make sure any stack arguments overlapping with where we're storing
4569         // are loaded before this eventual operation. Otherwise they'll be
4570         // clobbered.
4571         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
4572       } else {
4573         SDValue PtrOff = DAG.getIntPtrConstant(Offset, DL);
4574
4575         DstAddr = DAG.getNode(ISD::ADD, DL, PtrVT, StackPtr, PtrOff);
4576         DstInfo = MachinePointerInfo::getStack(DAG.getMachineFunction(),
4577                                                LocMemOffset);
4578       }
4579
4580       if (Outs[i].Flags.isByVal()) {
4581         SDValue SizeNode =
4582             DAG.getConstant(Outs[i].Flags.getByValSize(), DL, MVT::i64);
4583         SDValue Cpy = DAG.getMemcpy(
4584             Chain, DL, DstAddr, Arg, SizeNode,
4585             Outs[i].Flags.getNonZeroByValAlign(),
4586             /*isVol = */ false, /*AlwaysInline = */ false,
4587             /*isTailCall = */ false, DstInfo, MachinePointerInfo());
4588
4589         MemOpChains.push_back(Cpy);
4590       } else {
4591         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
4592         // promoted to a legal register type i32, we should truncate Arg back to
4593         // i1/i8/i16.
4594         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
4595             VA.getValVT() == MVT::i16)
4596           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
4597
4598         SDValue Store = DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo);
4599         MemOpChains.push_back(Store);
4600       }
4601     }
4602   }
4603
4604   if (!MemOpChains.empty())
4605     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
4606
4607   // Build a sequence of copy-to-reg nodes chained together with token chain
4608   // and flag operands which copy the outgoing args into the appropriate regs.
4609   SDValue InFlag;
4610   for (auto &RegToPass : RegsToPass) {
4611     Chain = DAG.getCopyToReg(Chain, DL, RegToPass.first,
4612                              RegToPass.second, InFlag);
4613     InFlag = Chain.getValue(1);
4614   }
4615
4616   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
4617   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
4618   // node so that legalize doesn't hack it.
4619   if (auto *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
4620     auto GV = G->getGlobal();
4621     unsigned OpFlags =
4622         Subtarget->classifyGlobalFunctionReference(GV, getTargetMachine());
4623     if (OpFlags & AArch64II::MO_GOT) {
4624       Callee = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
4625       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, Callee);
4626     } else {
4627       const GlobalValue *GV = G->getGlobal();
4628       Callee = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, 0);
4629     }
4630   } else if (auto *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
4631     if (getTargetMachine().getCodeModel() == CodeModel::Large &&
4632         Subtarget->isTargetMachO()) {
4633       const char *Sym = S->getSymbol();
4634       Callee = DAG.getTargetExternalSymbol(Sym, PtrVT, AArch64II::MO_GOT);
4635       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, Callee);
4636     } else {
4637       const char *Sym = S->getSymbol();
4638       Callee = DAG.getTargetExternalSymbol(Sym, PtrVT, 0);
4639     }
4640   }
4641
4642   // We don't usually want to end the call-sequence here because we would tidy
4643   // the frame up *after* the call, however in the ABI-changing tail-call case
4644   // we've carefully laid out the parameters so that when sp is reset they'll be
4645   // in the correct location.
4646   if (IsTailCall && !IsSibCall) {
4647     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, DL, true),
4648                                DAG.getIntPtrConstant(0, DL, true), InFlag, DL);
4649     InFlag = Chain.getValue(1);
4650   }
4651
4652   std::vector<SDValue> Ops;
4653   Ops.push_back(Chain);
4654   Ops.push_back(Callee);
4655
4656   if (IsTailCall) {
4657     // Each tail call may have to adjust the stack by a different amount, so
4658     // this information must travel along with the operation for eventual
4659     // consumption by emitEpilogue.
4660     Ops.push_back(DAG.getTargetConstant(FPDiff, DL, MVT::i32));
4661   }
4662
4663   // Add argument registers to the end of the list so that they are known live
4664   // into the call.
4665   for (auto &RegToPass : RegsToPass)
4666     Ops.push_back(DAG.getRegister(RegToPass.first,
4667                                   RegToPass.second.getValueType()));
4668
4669   // Check callee args/returns for SVE registers and set calling convention
4670   // accordingly.
4671   if (CallConv == CallingConv::C) {
4672     bool CalleeOutSVE = any_of(Outs, [](ISD::OutputArg &Out){
4673       return Out.VT.isScalableVector();
4674     });
4675     bool CalleeInSVE = any_of(Ins, [](ISD::InputArg &In){
4676       return In.VT.isScalableVector();
4677     });
4678
4679     if (CalleeInSVE || CalleeOutSVE)
4680       CallConv = CallingConv::AArch64_SVE_VectorCall;
4681   }
4682
4683   // Add a register mask operand representing the call-preserved registers.
4684   const uint32_t *Mask;
4685   const AArch64RegisterInfo *TRI = Subtarget->getRegisterInfo();
4686   if (IsThisReturn) {
4687     // For 'this' returns, use the X0-preserving mask if applicable
4688     Mask = TRI->getThisReturnPreservedMask(MF, CallConv);
4689     if (!Mask) {
4690       IsThisReturn = false;
4691       Mask = TRI->getCallPreservedMask(MF, CallConv);
4692     }
4693   } else
4694     Mask = TRI->getCallPreservedMask(MF, CallConv);
4695
4696   if (Subtarget->hasCustomCallingConv())
4697     TRI->UpdateCustomCallPreservedMask(MF, &Mask);
4698
4699   if (TRI->isAnyArgRegReserved(MF))
4700     TRI->emitReservedArgRegCallError(MF);
4701
4702   assert(Mask && "Missing call preserved mask for calling convention");
4703   Ops.push_back(DAG.getRegisterMask(Mask));
4704
4705   if (InFlag.getNode())
4706     Ops.push_back(InFlag);
4707
4708   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
4709
4710   // If we're doing a tall call, use a TC_RETURN here rather than an
4711   // actual call instruction.
4712   if (IsTailCall) {
4713     MF.getFrameInfo().setHasTailCall();
4714     SDValue Ret = DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
4715     DAG.addCallSiteInfo(Ret.getNode(), std::move(CSInfo));
4716     return Ret;
4717   }
4718
4719   // Returns a chain and a flag for retval copy to use.
4720   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
4721   DAG.addNoMergeSiteInfo(Chain.getNode(), CLI.NoMerge);
4722   InFlag = Chain.getValue(1);
4723   DAG.addCallSiteInfo(Chain.getNode(), std::move(CSInfo));
4724
4725   uint64_t CalleePopBytes =
4726       DoesCalleeRestoreStack(CallConv, TailCallOpt) ? alignTo(NumBytes, 16) : 0;
4727
4728   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, DL, true),
4729                              DAG.getIntPtrConstant(CalleePopBytes, DL, true),
4730                              InFlag, DL);
4731   if (!Ins.empty())
4732     InFlag = Chain.getValue(1);
4733
4734   // Handle result values, copying them out of physregs into vregs that we
4735   // return.
4736   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
4737                          InVals, IsThisReturn,
4738                          IsThisReturn ? OutVals[0] : SDValue());
4739 }
4740
4741 bool AArch64TargetLowering::CanLowerReturn(
4742     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
4743     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
4744   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
4745                           ? RetCC_AArch64_WebKit_JS
4746                           : RetCC_AArch64_AAPCS;
4747   SmallVector<CCValAssign, 16> RVLocs;
4748   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
4749   return CCInfo.CheckReturn(Outs, RetCC);
4750 }
4751
4752 SDValue
4753 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
4754                                    bool isVarArg,
4755                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
4756                                    const SmallVectorImpl<SDValue> &OutVals,
4757                                    const SDLoc &DL, SelectionDAG &DAG) const {
4758   auto &MF = DAG.getMachineFunction();
4759   auto *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
4760
4761   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
4762                           ? RetCC_AArch64_WebKit_JS
4763                           : RetCC_AArch64_AAPCS;
4764   SmallVector<CCValAssign, 16> RVLocs;
4765   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
4766                  *DAG.getContext());
4767   CCInfo.AnalyzeReturn(Outs, RetCC);
4768
4769   // Copy the result values into the output registers.
4770   SDValue Flag;
4771   SmallVector<std::pair<unsigned, SDValue>, 4> RetVals;
4772   SmallSet<unsigned, 4> RegsUsed;
4773   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
4774        ++i, ++realRVLocIdx) {
4775     CCValAssign &VA = RVLocs[i];
4776     assert(VA.isRegLoc() && "Can only return in registers!");
4777     SDValue Arg = OutVals[realRVLocIdx];
4778
4779     switch (VA.getLocInfo()) {
4780     default:
4781       llvm_unreachable("Unknown loc info!");
4782     case CCValAssign::Full:
4783       if (Outs[i].ArgVT == MVT::i1) {
4784         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
4785         // value. This is strictly redundant on Darwin (which uses "zeroext
4786         // i1"), but will be optimised out before ISel.
4787         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
4788         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
4789       }
4790       break;
4791     case CCValAssign::BCvt:
4792       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
4793       break;
4794     case CCValAssign::AExt:
4795     case CCValAssign::ZExt:
4796       Arg = DAG.getZExtOrTrunc(Arg, DL, VA.getLocVT());
4797       break;
4798     case CCValAssign::AExtUpper:
4799       assert(VA.getValVT() == MVT::i32 && "only expect 32 -> 64 upper bits");
4800       Arg = DAG.getZExtOrTrunc(Arg, DL, VA.getLocVT());
4801       Arg = DAG.getNode(ISD::SHL, DL, VA.getLocVT(), Arg,
4802                         DAG.getConstant(32, DL, VA.getLocVT()));
4803       break;
4804     }
4805
4806     if (RegsUsed.count(VA.getLocReg())) {
4807       SDValue &Bits =
4808           std::find_if(RetVals.begin(), RetVals.end(),
4809                        [=](const std::pair<unsigned, SDValue> &Elt) {
4810                          return Elt.first == VA.getLocReg();
4811                        })
4812               ->second;
4813       Bits = DAG.getNode(ISD::OR, DL, Bits.getValueType(), Bits, Arg);
4814     } else {
4815       RetVals.emplace_back(VA.getLocReg(), Arg);
4816       RegsUsed.insert(VA.getLocReg());
4817     }
4818   }
4819
4820   SmallVector<SDValue, 4> RetOps(1, Chain);
4821   for (auto &RetVal : RetVals) {
4822     Chain = DAG.getCopyToReg(Chain, DL, RetVal.first, RetVal.second, Flag);
4823     Flag = Chain.getValue(1);
4824     RetOps.push_back(
4825         DAG.getRegister(RetVal.first, RetVal.second.getValueType()));
4826   }
4827
4828   // Windows AArch64 ABIs require that for returning structs by value we copy
4829   // the sret argument into X0 for the return.
4830   // We saved the argument into a virtual register in the entry block,
4831   // so now we copy the value out and into X0.
4832   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
4833     SDValue Val = DAG.getCopyFromReg(RetOps[0], DL, SRetReg,
4834                                      getPointerTy(MF.getDataLayout()));
4835
4836     unsigned RetValReg = AArch64::X0;
4837     Chain = DAG.getCopyToReg(Chain, DL, RetValReg, Val, Flag);
4838     Flag = Chain.getValue(1);
4839
4840     RetOps.push_back(
4841       DAG.getRegister(RetValReg, getPointerTy(DAG.getDataLayout())));
4842   }
4843
4844   const AArch64RegisterInfo *TRI = Subtarget->getRegisterInfo();
4845   const MCPhysReg *I =
4846       TRI->getCalleeSavedRegsViaCopy(&DAG.getMachineFunction());
4847   if (I) {
4848     for (; *I; ++I) {
4849       if (AArch64::GPR64RegClass.contains(*I))
4850         RetOps.push_back(DAG.getRegister(*I, MVT::i64));
4851       else if (AArch64::FPR64RegClass.contains(*I))
4852         RetOps.push_back(DAG.getRegister(*I, MVT::getFloatingPointVT(64)));
4853       else
4854         llvm_unreachable("Unexpected register class in CSRsViaCopy!");
4855     }
4856   }
4857
4858   RetOps[0] = Chain; // Update chain.
4859
4860   // Add the flag if we have it.
4861   if (Flag.getNode())
4862     RetOps.push_back(Flag);
4863
4864   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
4865 }
4866
4867 //===----------------------------------------------------------------------===//
4868 //  Other Lowering Code
4869 //===----------------------------------------------------------------------===//
4870
4871 SDValue AArch64TargetLowering::getTargetNode(GlobalAddressSDNode *N, EVT Ty,
4872                                              SelectionDAG &DAG,
4873                                              unsigned Flag) const {
4874   return DAG.getTargetGlobalAddress(N->getGlobal(), SDLoc(N), Ty,
4875                                     N->getOffset(), Flag);
4876 }
4877
4878 SDValue AArch64TargetLowering::getTargetNode(JumpTableSDNode *N, EVT Ty,
4879                                              SelectionDAG &DAG,
4880                                              unsigned Flag) const {
4881   return DAG.getTargetJumpTable(N->getIndex(), Ty, Flag);
4882 }
4883
4884 SDValue AArch64TargetLowering::getTargetNode(ConstantPoolSDNode *N, EVT Ty,
4885                                              SelectionDAG &DAG,
4886                                              unsigned Flag) const {
4887   return DAG.getTargetConstantPool(N->getConstVal(), Ty, N->getAlign(),
4888                                    N->getOffset(), Flag);
4889 }
4890
4891 SDValue AArch64TargetLowering::getTargetNode(BlockAddressSDNode* N, EVT Ty,
4892                                              SelectionDAG &DAG,
4893                                              unsigned Flag) const {
4894   return DAG.getTargetBlockAddress(N->getBlockAddress(), Ty, 0, Flag);
4895 }
4896
4897 // (loadGOT sym)
4898 template <class NodeTy>
4899 SDValue AArch64TargetLowering::getGOT(NodeTy *N, SelectionDAG &DAG,
4900                                       unsigned Flags) const {
4901   LLVM_DEBUG(dbgs() << "AArch64TargetLowering::getGOT\n");
4902   SDLoc DL(N);
4903   EVT Ty = getPointerTy(DAG.getDataLayout());
4904   SDValue GotAddr = getTargetNode(N, Ty, DAG, AArch64II::MO_GOT | Flags);
4905   // FIXME: Once remat is capable of dealing with instructions with register
4906   // operands, expand this into two nodes instead of using a wrapper node.
4907   return DAG.getNode(AArch64ISD::LOADgot, DL, Ty, GotAddr);
4908 }
4909
4910 // (wrapper %highest(sym), %higher(sym), %hi(sym), %lo(sym))
4911 template <class NodeTy>
4912 SDValue AArch64TargetLowering::getAddrLarge(NodeTy *N, SelectionDAG &DAG,
4913                                             unsigned Flags) const {
4914   LLVM_DEBUG(dbgs() << "AArch64TargetLowering::getAddrLarge\n");
4915   SDLoc DL(N);
4916   EVT Ty = getPointerTy(DAG.getDataLayout());
4917   const unsigned char MO_NC = AArch64II::MO_NC;
4918   return DAG.getNode(
4919       AArch64ISD::WrapperLarge, DL, Ty,
4920       getTargetNode(N, Ty, DAG, AArch64II::MO_G3 | Flags),
4921       getTargetNode(N, Ty, DAG, AArch64II::MO_G2 | MO_NC | Flags),
4922       getTargetNode(N, Ty, DAG, AArch64II::MO_G1 | MO_NC | Flags),
4923       getTargetNode(N, Ty, DAG, AArch64II::MO_G0 | MO_NC | Flags));
4924 }
4925
4926 // (addlow (adrp %hi(sym)) %lo(sym))
4927 template <class NodeTy>
4928 SDValue AArch64TargetLowering::getAddr(NodeTy *N, SelectionDAG &DAG,
4929                                        unsigned Flags) const {
4930   LLVM_DEBUG(dbgs() << "AArch64TargetLowering::getAddr\n");
4931   SDLoc DL(N);
4932   EVT Ty = getPointerTy(DAG.getDataLayout());
4933   SDValue Hi = getTargetNode(N, Ty, DAG, AArch64II::MO_PAGE | Flags);
4934   SDValue Lo = getTargetNode(N, Ty, DAG,
4935                              AArch64II::MO_PAGEOFF | AArch64II::MO_NC | Flags);
4936   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, Ty, Hi);
4937   return DAG.getNode(AArch64ISD::ADDlow, DL, Ty, ADRP, Lo);
4938 }
4939
4940 // (adr sym)
4941 template <class NodeTy>
4942 SDValue AArch64TargetLowering::getAddrTiny(NodeTy *N, SelectionDAG &DAG,
4943                                            unsigned Flags) const {
4944   LLVM_DEBUG(dbgs() << "AArch64TargetLowering::getAddrTiny\n");
4945   SDLoc DL(N);
4946   EVT Ty = getPointerTy(DAG.getDataLayout());
4947   SDValue Sym = getTargetNode(N, Ty, DAG, Flags);
4948   return DAG.getNode(AArch64ISD::ADR, DL, Ty, Sym);
4949 }
4950
4951 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
4952                                                   SelectionDAG &DAG) const {
4953   GlobalAddressSDNode *GN = cast<GlobalAddressSDNode>(Op);
4954   const GlobalValue *GV = GN->getGlobal();
4955   unsigned OpFlags = Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
4956
4957   if (OpFlags != AArch64II::MO_NO_FLAG)
4958     assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
4959            "unexpected offset in global node");
4960
4961   // This also catches the large code model case for Darwin, and tiny code
4962   // model with got relocations.
4963   if ((OpFlags & AArch64II::MO_GOT) != 0) {
4964     return getGOT(GN, DAG, OpFlags);
4965   }
4966
4967   SDValue Result;
4968   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
4969     Result = getAddrLarge(GN, DAG, OpFlags);
4970   } else if (getTargetMachine().getCodeModel() == CodeModel::Tiny) {
4971     Result = getAddrTiny(GN, DAG, OpFlags);
4972   } else {
4973     Result = getAddr(GN, DAG, OpFlags);
4974   }
4975   EVT PtrVT = getPointerTy(DAG.getDataLayout());
4976   SDLoc DL(GN);
4977   if (OpFlags & (AArch64II::MO_DLLIMPORT | AArch64II::MO_COFFSTUB))
4978     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
4979                          MachinePointerInfo::getGOT(DAG.getMachineFunction()));
4980   return Result;
4981 }
4982
4983 /// Convert a TLS address reference into the correct sequence of loads
4984 /// and calls to compute the variable's address (for Darwin, currently) and
4985 /// return an SDValue containing the final node.
4986
4987 /// Darwin only has one TLS scheme which must be capable of dealing with the
4988 /// fully general situation, in the worst case. This means:
4989 ///     + "extern __thread" declaration.
4990 ///     + Defined in a possibly unknown dynamic library.
4991 ///
4992 /// The general system is that each __thread variable has a [3 x i64] descriptor
4993 /// which contains information used by the runtime to calculate the address. The
4994 /// only part of this the compiler needs to know about is the first xword, which
4995 /// contains a function pointer that must be called with the address of the
4996 /// entire descriptor in "x0".
4997 ///
4998 /// Since this descriptor may be in a different unit, in general even the
4999 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
5000 /// is:
5001 ///     adrp x0, _var@TLVPPAGE
5002 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
5003 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
5004 ///                                      ; the function pointer
5005 ///     blr x1                           ; Uses descriptor address in x0
5006 ///     ; Address of _var is now in x0.
5007 ///
5008 /// If the address of _var's descriptor *is* known to the linker, then it can
5009 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
5010 /// a slight efficiency gain.
5011 SDValue
5012 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
5013                                                    SelectionDAG &DAG) const {
5014   assert(Subtarget->isTargetDarwin() &&
5015          "This function expects a Darwin target");
5016
5017   SDLoc DL(Op);
5018   MVT PtrVT = getPointerTy(DAG.getDataLayout());
5019   MVT PtrMemVT = getPointerMemTy(DAG.getDataLayout());
5020   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5021
5022   SDValue TLVPAddr =
5023       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
5024   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
5025
5026   // The first entry in the descriptor is a function pointer that we must call
5027   // to obtain the address of the variable.
5028   SDValue Chain = DAG.getEntryNode();
5029   SDValue FuncTLVGet = DAG.getLoad(
5030       PtrMemVT, DL, Chain, DescAddr,
5031       MachinePointerInfo::getGOT(DAG.getMachineFunction()),
5032       /* Alignment = */ PtrMemVT.getSizeInBits() / 8,
5033       MachineMemOperand::MOInvariant | MachineMemOperand::MODereferenceable);
5034   Chain = FuncTLVGet.getValue(1);
5035
5036   // Extend loaded pointer if necessary (i.e. if ILP32) to DAG pointer.
5037   FuncTLVGet = DAG.getZExtOrTrunc(FuncTLVGet, DL, PtrVT);
5038
5039   MachineFrameInfo &MFI = DAG.getMachineFunction().getFrameInfo();
5040   MFI.setAdjustsStack(true);
5041
5042   // TLS calls preserve all registers except those that absolutely must be
5043   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
5044   // silly).
5045   const AArch64RegisterInfo *TRI = Subtarget->getRegisterInfo();
5046   const uint32_t *Mask = TRI->getTLSCallPreservedMask();
5047   if (Subtarget->hasCustomCallingConv())
5048     TRI->UpdateCustomCallPreservedMask(DAG.getMachineFunction(), &Mask);
5049
5050   // Finally, we can make the call. This is just a degenerate version of a
5051   // normal AArch64 call node: x0 takes the address of the descriptor, and
5052   // returns the address of the variable in this thread.
5053   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
5054   Chain =
5055       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
5056                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
5057                   DAG.getRegisterMask(Mask), Chain.getValue(1));
5058   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
5059 }
5060
5061 /// Convert a thread-local variable reference into a sequence of instructions to
5062 /// compute the variable's address for the local exec TLS model of ELF targets.
5063 /// The sequence depends on the maximum TLS area size.
5064 SDValue AArch64TargetLowering::LowerELFTLSLocalExec(const GlobalValue *GV,
5065                                                     SDValue ThreadBase,
5066                                                     const SDLoc &DL,
5067                                                     SelectionDAG &DAG) const {
5068   EVT PtrVT = getPointerTy(DAG.getDataLayout());
5069   SDValue TPOff, Addr;
5070
5071   switch (DAG.getTarget().Options.TLSSize) {
5072   default:
5073     llvm_unreachable("Unexpected TLS size");
5074
5075   case 12: {
5076     // mrs   x0, TPIDR_EL0
5077     // add   x0, x0, :tprel_lo12:a
5078     SDValue Var = DAG.getTargetGlobalAddress(
5079         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_PAGEOFF);
5080     return SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, ThreadBase,
5081                                       Var,
5082                                       DAG.getTargetConstant(0, DL, MVT::i32)),
5083                    0);
5084   }
5085
5086   case 24: {
5087     // mrs   x0, TPIDR_EL0
5088     // add   x0, x0, :tprel_hi12:a
5089     // add   x0, x0, :tprel_lo12_nc:a
5090     SDValue HiVar = DAG.getTargetGlobalAddress(
5091         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_HI12);
5092     SDValue LoVar = DAG.getTargetGlobalAddress(
5093         GV, DL, PtrVT, 0,
5094         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
5095     Addr = SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, ThreadBase,
5096                                       HiVar,
5097                                       DAG.getTargetConstant(0, DL, MVT::i32)),
5098                    0);
5099     return SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, Addr,
5100                                       LoVar,
5101                                       DAG.getTargetConstant(0, DL, MVT::i32)),
5102                    0);
5103   }
5104
5105   case 32: {
5106     // mrs   x1, TPIDR_EL0
5107     // movz  x0, #:tprel_g1:a
5108     // movk  x0, #:tprel_g0_nc:a
5109     // add   x0, x1, x0
5110     SDValue HiVar = DAG.getTargetGlobalAddress(
5111         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
5112     SDValue LoVar = DAG.getTargetGlobalAddress(
5113         GV, DL, PtrVT, 0,
5114         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
5115     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
5116                                        DAG.getTargetConstant(16, DL, MVT::i32)),
5117                     0);
5118     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, TPOff, LoVar,
5119                                        DAG.getTargetConstant(0, DL, MVT::i32)),
5120                     0);
5121     return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
5122   }
5123
5124   case 48: {
5125     // mrs   x1, TPIDR_EL0
5126     // movz  x0, #:tprel_g2:a
5127     // movk  x0, #:tprel_g1_nc:a
5128     // movk  x0, #:tprel_g0_nc:a
5129     // add   x0, x1, x0
5130     SDValue HiVar = DAG.getTargetGlobalAddress(
5131         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_G2);
5132     SDValue MiVar = DAG.getTargetGlobalAddress(
5133         GV, DL, PtrVT, 0,
5134         AArch64II::MO_TLS | AArch64II::MO_G1 | AArch64II::MO_NC);
5135     SDValue LoVar = DAG.getTargetGlobalAddress(
5136         GV, DL, PtrVT, 0,
5137         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
5138     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
5139                                        DAG.getTargetConstant(32, DL, MVT::i32)),
5140                     0);
5141     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, TPOff, MiVar,
5142                                        DAG.getTargetConstant(16, DL, MVT::i32)),
5143                     0);
5144     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, TPOff, LoVar,
5145                                        DAG.getTargetConstant(0, DL, MVT::i32)),
5146                     0);
5147     return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
5148   }
5149   }
5150 }
5151
5152 /// When accessing thread-local variables under either the general-dynamic or
5153 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
5154 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
5155 /// is a function pointer to carry out the resolution.
5156 ///
5157 /// The sequence is:
5158 ///    adrp  x0, :tlsdesc:var
5159 ///    ldr   x1, [x0, #:tlsdesc_lo12:var]
5160 ///    add   x0, x0, #:tlsdesc_lo12:var
5161 ///    .tlsdesccall var
5162 ///    blr   x1
5163 ///    (TPIDR_EL0 offset now in x0)
5164 ///
5165 ///  The above sequence must be produced unscheduled, to enable the linker to
5166 ///  optimize/relax this sequence.
5167 ///  Therefore, a pseudo-instruction (TLSDESC_CALLSEQ) is used to represent the
5168 ///  above sequence, and expanded really late in the compilation flow, to ensure
5169 ///  the sequence is produced as per above.
5170 SDValue AArch64TargetLowering::LowerELFTLSDescCallSeq(SDValue SymAddr,
5171                                                       const SDLoc &DL,
5172                                                       SelectionDAG &DAG) const {
5173   EVT PtrVT = getPointerTy(DAG.getDataLayout());
5174
5175   SDValue Chain = DAG.getEntryNode();
5176   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
5177
5178   Chain =
5179       DAG.getNode(AArch64ISD::TLSDESC_CALLSEQ, DL, NodeTys, {Chain, SymAddr});
5180   SDValue Glue = Chain.getValue(1);
5181
5182   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
5183 }
5184
5185 SDValue
5186 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
5187                                                 SelectionDAG &DAG) const {
5188   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
5189
5190   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5191
5192   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
5193
5194   if (!EnableAArch64ELFLocalDynamicTLSGeneration) {
5195     if (Model == TLSModel::LocalDynamic)
5196       Model = TLSModel::GeneralDynamic;
5197   }
5198
5199   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
5200       Model != TLSModel::LocalExec)
5201     report_fatal_error("ELF TLS only supported in small memory model or "
5202                        "in local exec TLS model");
5203   // Different choices can be made for the maximum size of the TLS area for a
5204   // module. For the small address model, the default TLS size is 16MiB and the
5205   // maximum TLS size is 4GiB.
5206   // FIXME: add tiny and large code model support for TLS access models other
5207   // than local exec. We currently generate the same code as small for tiny,
5208   // which may be larger than needed.
5209
5210   SDValue TPOff;
5211   EVT PtrVT = getPointerTy(DAG.getDataLayout());
5212   SDLoc DL(Op);
5213   const GlobalValue *GV = GA->getGlobal();
5214
5215   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
5216
5217   if (Model == TLSModel::LocalExec) {
5218     return LowerELFTLSLocalExec(GV, ThreadBase, DL, DAG);
5219   } else if (Model == TLSModel::InitialExec) {
5220     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
5221     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
5222   } else if (Model == TLSModel::LocalDynamic) {
5223     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
5224     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
5225     // the beginning of the module's TLS region, followed by a DTPREL offset
5226     // calculation.
5227
5228     // These accesses will need deduplicating if there's more than one.
5229     AArch64FunctionInfo *MFI =
5230         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
5231     MFI->incNumLocalDynamicTLSAccesses();
5232
5233     // The call needs a relocation too for linker relaxation. It doesn't make
5234     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
5235     // the address.
5236     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
5237                                                   AArch64II::MO_TLS);
5238
5239     // Now we can calculate the offset from TPIDR_EL0 to this module's
5240     // thread-local area.
5241     TPOff = LowerELFTLSDescCallSeq(SymAddr, DL, DAG);
5242
5243     // Now use :dtprel_whatever: operations to calculate this variable's offset
5244     // in its thread-storage area.
5245     SDValue HiVar = DAG.getTargetGlobalAddress(
5246         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_HI12);
5247     SDValue LoVar = DAG.getTargetGlobalAddress(
5248         GV, DL, MVT::i64, 0,
5249         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
5250
5251     TPOff = SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPOff, HiVar,
5252                                        DAG.getTargetConstant(0, DL, MVT::i32)),
5253                     0);
5254     TPOff = SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPOff, LoVar,
5255                                        DAG.getTargetConstant(0, DL, MVT::i32)),
5256                     0);
5257   } else if (Model == TLSModel::GeneralDynamic) {
5258     // The call needs a relocation too for linker relaxation. It doesn't make
5259     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
5260     // the address.
5261     SDValue SymAddr =
5262         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
5263
5264     // Finally we can make a call to calculate the offset from tpidr_el0.
5265     TPOff = LowerELFTLSDescCallSeq(SymAddr, DL, DAG);
5266   } else
5267     llvm_unreachable("Unsupported ELF TLS access model");
5268
5269   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
5270 }
5271
5272 SDValue
5273 AArch64TargetLowering::LowerWindowsGlobalTLSAddress(SDValue Op,
5274                                                     SelectionDAG &DAG) const {
5275   assert(Subtarget->isTargetWindows() && "Windows specific TLS lowering");
5276
5277   SDValue Chain = DAG.getEntryNode();
5278   EVT PtrVT = getPointerTy(DAG.getDataLayout());
5279   SDLoc DL(Op);
5280
5281   SDValue TEB = DAG.getRegister(AArch64::X18, MVT::i64);
5282
5283   // Load the ThreadLocalStoragePointer from the TEB
5284   // A pointer to the TLS array is located at offset 0x58 from the TEB.
5285   SDValue TLSArray =
5286       DAG.getNode(ISD::ADD, DL, PtrVT, TEB, DAG.getIntPtrConstant(0x58, DL));
5287   TLSArray = DAG.getLoad(PtrVT, DL, Chain, TLSArray, MachinePointerInfo());
5288   Chain = TLSArray.getValue(1);
5289
5290   // Load the TLS index from the C runtime;
5291   // This does the same as getAddr(), but without having a GlobalAddressSDNode.
5292   // This also does the same as LOADgot, but using a generic i32 load,
5293   // while LOADgot only loads i64.
5294   SDValue TLSIndexHi =
5295       DAG.getTargetExternalSymbol("_tls_index", PtrVT, AArch64II::MO_PAGE);
5296   SDValue TLSIndexLo = DAG.getTargetExternalSymbol(
5297       "_tls_index", PtrVT, AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
5298   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, TLSIndexHi);
5299   SDValue TLSIndex =
5300       DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, TLSIndexLo);
5301   TLSIndex = DAG.getLoad(MVT::i32, DL, Chain, TLSIndex, MachinePointerInfo());
5302   Chain = TLSIndex.getValue(1);
5303
5304   // The pointer to the thread's TLS data area is at the TLS Index scaled by 8
5305   // offset into the TLSArray.
5306   TLSIndex = DAG.getNode(ISD::ZERO_EXTEND, DL, PtrVT, TLSIndex);
5307   SDValue Slot = DAG.getNode(ISD::SHL, DL, PtrVT, TLSIndex,
5308                              DAG.getConstant(3, DL, PtrVT));
5309   SDValue TLS = DAG.getLoad(PtrVT, DL, Chain,
5310                             DAG.getNode(ISD::ADD, DL, PtrVT, TLSArray, Slot),
5311                             MachinePointerInfo());
5312   Chain = TLS.getValue(1);
5313
5314   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5315   const GlobalValue *GV = GA->getGlobal();
5316   SDValue TGAHi = DAG.getTargetGlobalAddress(
5317       GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_HI12);
5318   SDValue TGALo = DAG.getTargetGlobalAddress(
5319       GV, DL, PtrVT, 0,
5320       AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
5321
5322   // Add the offset from the start of the .tls section (section base).
5323   SDValue Addr =
5324       SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TLS, TGAHi,
5325                                  DAG.getTargetConstant(0, DL, MVT::i32)),
5326               0);
5327   Addr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, Addr, TGALo);
5328   return Addr;
5329 }
5330
5331 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
5332                                                      SelectionDAG &DAG) const {
5333   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5334   if (DAG.getTarget().useEmulatedTLS())
5335     return LowerToTLSEmulatedModel(GA, DAG);
5336
5337   if (Subtarget->isTargetDarwin())
5338     return LowerDarwinGlobalTLSAddress(Op, DAG);
5339   if (Subtarget->isTargetELF())
5340     return LowerELFGlobalTLSAddress(Op, DAG);
5341   if (Subtarget->isTargetWindows())
5342     return LowerWindowsGlobalTLSAddress(Op, DAG);
5343
5344   llvm_unreachable("Unexpected platform trying to use TLS");
5345 }
5346
5347 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
5348   SDValue Chain = Op.getOperand(0);
5349   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
5350   SDValue LHS = Op.getOperand(2);
5351   SDValue RHS = Op.getOperand(3);
5352   SDValue Dest = Op.getOperand(4);
5353   SDLoc dl(Op);
5354
5355   MachineFunction &MF = DAG.getMachineFunction();
5356   // Speculation tracking/SLH assumes that optimized TB(N)Z/CB(N)Z instructions
5357   // will not be produced, as they are conditional branch instructions that do
5358   // not set flags.
5359   bool ProduceNonFlagSettingCondBr =
5360       !MF.getFunction().hasFnAttribute(Attribute::SpeculativeLoadHardening);
5361
5362   // Handle f128 first, since lowering it will result in comparing the return
5363   // value of a libcall against zero, which is just what the rest of LowerBR_CC
5364   // is expecting to deal with.
5365   if (LHS.getValueType() == MVT::f128) {
5366     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl, LHS, RHS);
5367
5368     // If softenSetCCOperands returned a scalar, we need to compare the result
5369     // against zero to select between true and false values.
5370     if (!RHS.getNode()) {
5371       RHS = DAG.getConstant(0, dl, LHS.getValueType());
5372       CC = ISD::SETNE;
5373     }
5374   }
5375
5376   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
5377   // instruction.
5378   if (ISD::isOverflowIntrOpRes(LHS) && isOneConstant(RHS) &&
5379       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5380     // Only lower legal XALUO ops.
5381     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
5382       return SDValue();
5383
5384     // The actual operation with overflow check.
5385     AArch64CC::CondCode OFCC;
5386     SDValue Value, Overflow;
5387     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
5388
5389     if (CC == ISD::SETNE)
5390       OFCC = getInvertedCondCode(OFCC);
5391     SDValue CCVal = DAG.getConstant(OFCC, dl, MVT::i32);
5392
5393     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
5394                        Overflow);
5395   }
5396
5397   if (LHS.getValueType().isInteger()) {
5398     assert((LHS.getValueType() == RHS.getValueType()) &&
5399            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
5400
5401     // If the RHS of the comparison is zero, we can potentially fold this
5402     // to a specialized branch.
5403     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
5404     if (RHSC && RHSC->getZExtValue() == 0 && ProduceNonFlagSettingCondBr) {
5405       if (CC == ISD::SETEQ) {
5406         // See if we can use a TBZ to fold in an AND as well.
5407         // TBZ has a smaller branch displacement than CBZ.  If the offset is
5408         // out of bounds, a late MI-layer pass rewrites branches.
5409         // 403.gcc is an example that hits this case.
5410         if (LHS.getOpcode() == ISD::AND &&
5411             isa<ConstantSDNode>(LHS.getOperand(1)) &&
5412             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
5413           SDValue Test = LHS.getOperand(0);
5414           uint64_t Mask = LHS.getConstantOperandVal(1);
5415           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
5416                              DAG.getConstant(Log2_64(Mask), dl, MVT::i64),
5417                              Dest);
5418         }
5419
5420         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
5421       } else if (CC == ISD::SETNE) {
5422         // See if we can use a TBZ to fold in an AND as well.
5423         // TBZ has a smaller branch displacement than CBZ.  If the offset is
5424         // out of bounds, a late MI-layer pass rewrites branches.
5425         // 403.gcc is an example that hits this case.
5426         if (LHS.getOpcode() == ISD::AND &&
5427             isa<ConstantSDNode>(LHS.getOperand(1)) &&
5428             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
5429           SDValue Test = LHS.getOperand(0);
5430           uint64_t Mask = LHS.getConstantOperandVal(1);
5431           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
5432                              DAG.getConstant(Log2_64(Mask), dl, MVT::i64),
5433                              Dest);
5434         }
5435
5436         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
5437       } else if (CC == ISD::SETLT && LHS.getOpcode() != ISD::AND) {
5438         // Don't combine AND since emitComparison converts the AND to an ANDS
5439         // (a.k.a. TST) and the test in the test bit and branch instruction
5440         // becomes redundant.  This would also increase register pressure.
5441         uint64_t Mask = LHS.getValueSizeInBits() - 1;
5442         return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, LHS,
5443                            DAG.getConstant(Mask, dl, MVT::i64), Dest);
5444       }
5445     }
5446     if (RHSC && RHSC->getSExtValue() == -1 && CC == ISD::SETGT &&
5447         LHS.getOpcode() != ISD::AND && ProduceNonFlagSettingCondBr) {
5448       // Don't combine AND since emitComparison converts the AND to an ANDS
5449       // (a.k.a. TST) and the test in the test bit and branch instruction
5450       // becomes redundant.  This would also increase register pressure.
5451       uint64_t Mask = LHS.getValueSizeInBits() - 1;
5452       return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, LHS,
5453                          DAG.getConstant(Mask, dl, MVT::i64), Dest);
5454     }
5455
5456     SDValue CCVal;
5457     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
5458     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
5459                        Cmp);
5460   }
5461
5462   assert(LHS.getValueType() == MVT::f16 || LHS.getValueType() == MVT::bf16 ||
5463          LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
5464
5465   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
5466   // clean.  Some of them require two branches to implement.
5467   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
5468   AArch64CC::CondCode CC1, CC2;
5469   changeFPCCToAArch64CC(CC, CC1, CC2);
5470   SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
5471   SDValue BR1 =
5472       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
5473   if (CC2 != AArch64CC::AL) {
5474     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
5475     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
5476                        Cmp);
5477   }
5478
5479   return BR1;
5480 }
5481
5482 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
5483                                               SelectionDAG &DAG) const {
5484   EVT VT = Op.getValueType();
5485   SDLoc DL(Op);
5486
5487   SDValue In1 = Op.getOperand(0);
5488   SDValue In2 = Op.getOperand(1);
5489   EVT SrcVT = In2.getValueType();
5490
5491   if (SrcVT.bitsLT(VT))
5492     In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
5493   else if (SrcVT.bitsGT(VT))
5494     In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2, DAG.getIntPtrConstant(0, DL));
5495
5496   EVT VecVT;
5497   uint64_t EltMask;
5498   SDValue VecVal1, VecVal2;
5499
5500   auto setVecVal = [&] (int Idx) {
5501     if (!VT.isVector()) {
5502       VecVal1 = DAG.getTargetInsertSubreg(Idx, DL, VecVT,
5503                                           DAG.getUNDEF(VecVT), In1);
5504       VecVal2 = DAG.getTargetInsertSubreg(Idx, DL, VecVT,
5505                                           DAG.getUNDEF(VecVT), In2);
5506     } else {
5507       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
5508       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
5509     }
5510   };
5511
5512   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
5513     VecVT = (VT == MVT::v2f32 ? MVT::v2i32 : MVT::v4i32);
5514     EltMask = 0x80000000ULL;
5515     setVecVal(AArch64::ssub);
5516   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
5517     VecVT = MVT::v2i64;
5518
5519     // We want to materialize a mask with the high bit set, but the AdvSIMD
5520     // immediate moves cannot materialize that in a single instruction for
5521     // 64-bit elements. Instead, materialize zero and then negate it.
5522     EltMask = 0;
5523
5524     setVecVal(AArch64::dsub);
5525   } else if (VT == MVT::f16 || VT == MVT::v4f16 || VT == MVT::v8f16) {
5526     VecVT = (VT == MVT::v4f16 ? MVT::v4i16 : MVT::v8i16);
5527     EltMask = 0x8000ULL;
5528     setVecVal(AArch64::hsub);
5529   } else {
5530     llvm_unreachable("Invalid type for copysign!");
5531   }
5532
5533   SDValue BuildVec = DAG.getConstant(EltMask, DL, VecVT);
5534
5535   // If we couldn't materialize the mask above, then the mask vector will be
5536   // the zero vector, and we need to negate it here.
5537   if (VT == MVT::f64 || VT == MVT::v2f64) {
5538     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
5539     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
5540     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
5541   }
5542
5543   SDValue Sel =
5544       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
5545
5546   if (VT == MVT::f16)
5547     return DAG.getTargetExtractSubreg(AArch64::hsub, DL, VT, Sel);
5548   if (VT == MVT::f32)
5549     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
5550   else if (VT == MVT::f64)
5551     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
5552   else
5553     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
5554 }
5555
5556 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
5557   if (DAG.getMachineFunction().getFunction().hasFnAttribute(
5558           Attribute::NoImplicitFloat))
5559     return SDValue();
5560
5561   if (!Subtarget->hasNEON())
5562     return SDValue();
5563
5564   // While there is no integer popcount instruction, it can
5565   // be more efficiently lowered to the following sequence that uses
5566   // AdvSIMD registers/instructions as long as the copies to/from
5567   // the AdvSIMD registers are cheap.
5568   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
5569   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
5570   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
5571   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
5572   SDValue Val = Op.getOperand(0);
5573   SDLoc DL(Op);
5574   EVT VT = Op.getValueType();
5575
5576   if (VT == MVT::i32 || VT == MVT::i64) {
5577     if (VT == MVT::i32)
5578       Val = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Val);
5579     Val = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
5580
5581     SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, Val);
5582     SDValue UaddLV = DAG.getNode(
5583         ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
5584         DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, DL, MVT::i32), CtPop);
5585
5586     if (VT == MVT::i64)
5587       UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
5588     return UaddLV;
5589   } else if (VT == MVT::i128) {
5590     Val = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Val);
5591
5592     SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v16i8, Val);
5593     SDValue UaddLV = DAG.getNode(
5594         ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
5595         DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, DL, MVT::i32), CtPop);
5596
5597     return DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i128, UaddLV);
5598   }
5599
5600   assert((VT == MVT::v1i64 || VT == MVT::v2i64 || VT == MVT::v2i32 ||
5601           VT == MVT::v4i32 || VT == MVT::v4i16 || VT == MVT::v8i16) &&
5602          "Unexpected type for custom ctpop lowering");
5603
5604   EVT VT8Bit = VT.is64BitVector() ? MVT::v8i8 : MVT::v16i8;
5605   Val = DAG.getBitcast(VT8Bit, Val);
5606   Val = DAG.getNode(ISD::CTPOP, DL, VT8Bit, Val);
5607
5608   // Widen v8i8/v16i8 CTPOP result to VT by repeatedly widening pairwise adds.
5609   unsigned EltSize = 8;
5610   unsigned NumElts = VT.is64BitVector() ? 8 : 16;
5611   while (EltSize != VT.getScalarSizeInBits()) {
5612     EltSize *= 2;
5613     NumElts /= 2;
5614     MVT WidenVT = MVT::getVectorVT(MVT::getIntegerVT(EltSize), NumElts);
5615     Val = DAG.getNode(
5616         ISD::INTRINSIC_WO_CHAIN, DL, WidenVT,
5617         DAG.getConstant(Intrinsic::aarch64_neon_uaddlp, DL, MVT::i32), Val);
5618   }
5619
5620   return Val;
5621 }
5622
5623 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
5624
5625   if (Op.getValueType().isVector())
5626     return LowerVSETCC(Op, DAG);
5627
5628   bool IsStrict = Op->isStrictFPOpcode();
5629   bool IsSignaling = Op.getOpcode() == ISD::STRICT_FSETCCS;
5630   unsigned OpNo = IsStrict ? 1 : 0;
5631   SDValue Chain;
5632   if (IsStrict)
5633     Chain = Op.getOperand(0);
5634   SDValue LHS = Op.getOperand(OpNo + 0);
5635   SDValue RHS = Op.getOperand(OpNo + 1);
5636   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(OpNo + 2))->get();
5637   SDLoc dl(Op);
5638
5639   // We chose ZeroOrOneBooleanContents, so use zero and one.
5640   EVT VT = Op.getValueType();
5641   SDValue TVal = DAG.getConstant(1, dl, VT);
5642   SDValue FVal = DAG.getConstant(0, dl, VT);
5643
5644   // Handle f128 first, since one possible outcome is a normal integer
5645   // comparison which gets picked up by the next if statement.
5646   if (LHS.getValueType() == MVT::f128) {
5647     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl, LHS, RHS, Chain,
5648                         IsSignaling);
5649
5650     // If softenSetCCOperands returned a scalar, use it.
5651     if (!RHS.getNode()) {
5652       assert(LHS.getValueType() == Op.getValueType() &&
5653              "Unexpected setcc expansion!");
5654       return IsStrict ? DAG.getMergeValues({LHS, Chain}, dl) : LHS;
5655     }
5656   }
5657
5658   if (LHS.getValueType().isInteger()) {
5659     SDValue CCVal;
5660     SDValue Cmp = getAArch64Cmp(
5661         LHS, RHS, ISD::getSetCCInverse(CC, LHS.getValueType()), CCVal, DAG, dl);
5662
5663     // Note that we inverted the condition above, so we reverse the order of
5664     // the true and false operands here.  This will allow the setcc to be
5665     // matched to a single CSINC instruction.
5666     SDValue Res = DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
5667     return IsStrict ? DAG.getMergeValues({Res, Chain}, dl) : Res;
5668   }
5669
5670   // Now we know we're dealing with FP values.
5671   assert(LHS.getValueType() == MVT::f16 || LHS.getValueType() == MVT::f32 ||
5672          LHS.getValueType() == MVT::f64);
5673
5674   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
5675   // and do the comparison.
5676   SDValue Cmp;
5677   if (IsStrict)
5678     Cmp = emitStrictFPComparison(LHS, RHS, dl, DAG, Chain, IsSignaling);
5679   else
5680     Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
5681
5682   AArch64CC::CondCode CC1, CC2;
5683   changeFPCCToAArch64CC(CC, CC1, CC2);
5684   SDValue Res;
5685   if (CC2 == AArch64CC::AL) {
5686     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, LHS.getValueType()), CC1,
5687                           CC2);
5688     SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
5689
5690     // Note that we inverted the condition above, so we reverse the order of
5691     // the true and false operands here.  This will allow the setcc to be
5692     // matched to a single CSINC instruction.
5693     Res = DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
5694   } else {
5695     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
5696     // totally clean.  Some of them require two CSELs to implement.  As is in
5697     // this case, we emit the first CSEL and then emit a second using the output
5698     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
5699
5700     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
5701     SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
5702     SDValue CS1 =
5703         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
5704
5705     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
5706     Res = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
5707   }
5708   return IsStrict ? DAG.getMergeValues({Res, Cmp.getValue(1)}, dl) : Res;
5709 }
5710
5711 SDValue AArch64TargetLowering::LowerSELECT_CC(ISD::CondCode CC, SDValue LHS,
5712                                               SDValue RHS, SDValue TVal,
5713                                               SDValue FVal, const SDLoc &dl,
5714                                               SelectionDAG &DAG) const {
5715   // Handle f128 first, because it will result in a comparison of some RTLIB
5716   // call result against zero.
5717   if (LHS.getValueType() == MVT::f128) {
5718     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl, LHS, RHS);
5719
5720     // If softenSetCCOperands returned a scalar, we need to compare the result
5721     // against zero to select between true and false values.
5722     if (!RHS.getNode()) {
5723       RHS = DAG.getConstant(0, dl, LHS.getValueType());
5724       CC = ISD::SETNE;
5725     }
5726   }
5727
5728   // Also handle f16, for which we need to do a f32 comparison.
5729   if (LHS.getValueType() == MVT::f16 && !Subtarget->hasFullFP16()) {
5730     LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f32, LHS);
5731     RHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f32, RHS);
5732   }
5733
5734   // Next, handle integers.
5735   if (LHS.getValueType().isInteger()) {
5736     assert((LHS.getValueType() == RHS.getValueType()) &&
5737            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
5738
5739     unsigned Opcode = AArch64ISD::CSEL;
5740
5741     // If both the TVal and the FVal are constants, see if we can swap them in
5742     // order to for a CSINV or CSINC out of them.
5743     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
5744     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
5745
5746     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
5747       std::swap(TVal, FVal);
5748       std::swap(CTVal, CFVal);
5749       CC = ISD::getSetCCInverse(CC, LHS.getValueType());
5750     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
5751       std::swap(TVal, FVal);
5752       std::swap(CTVal, CFVal);
5753       CC = ISD::getSetCCInverse(CC, LHS.getValueType());
5754     } else if (TVal.getOpcode() == ISD::XOR) {
5755       // If TVal is a NOT we want to swap TVal and FVal so that we can match
5756       // with a CSINV rather than a CSEL.
5757       if (isAllOnesConstant(TVal.getOperand(1))) {
5758         std::swap(TVal, FVal);
5759         std::swap(CTVal, CFVal);
5760         CC = ISD::getSetCCInverse(CC, LHS.getValueType());
5761       }
5762     } else if (TVal.getOpcode() == ISD::SUB) {
5763       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
5764       // that we can match with a CSNEG rather than a CSEL.
5765       if (isNullConstant(TVal.getOperand(0))) {
5766         std::swap(TVal, FVal);
5767         std::swap(CTVal, CFVal);
5768         CC = ISD::getSetCCInverse(CC, LHS.getValueType());
5769       }
5770     } else if (CTVal && CFVal) {
5771       const int64_t TrueVal = CTVal->getSExtValue();
5772       const int64_t FalseVal = CFVal->getSExtValue();
5773       bool Swap = false;
5774
5775       // If both TVal and FVal are constants, see if FVal is the
5776       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
5777       // instead of a CSEL in that case.
5778       if (TrueVal == ~FalseVal) {
5779         Opcode = AArch64ISD::CSINV;
5780       } else if (TrueVal == -FalseVal) {
5781         Opcode = AArch64ISD::CSNEG;
5782       } else if (TVal.getValueType() == MVT::i32) {
5783         // If our operands are only 32-bit wide, make sure we use 32-bit
5784         // arithmetic for the check whether we can use CSINC. This ensures that
5785         // the addition in the check will wrap around properly in case there is
5786         // an overflow (which would not be the case if we do the check with
5787         // 64-bit arithmetic).
5788         const uint32_t TrueVal32 = CTVal->getZExtValue();
5789         const uint32_t FalseVal32 = CFVal->getZExtValue();
5790
5791         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
5792           Opcode = AArch64ISD::CSINC;
5793
5794           if (TrueVal32 > FalseVal32) {
5795             Swap = true;
5796           }
5797         }
5798         // 64-bit check whether we can use CSINC.
5799       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
5800         Opcode = AArch64ISD::CSINC;
5801
5802         if (TrueVal > FalseVal) {
5803           Swap = true;
5804         }
5805       }
5806
5807       // Swap TVal and FVal if necessary.
5808       if (Swap) {
5809         std::swap(TVal, FVal);
5810         std::swap(CTVal, CFVal);
5811         CC = ISD::getSetCCInverse(CC, LHS.getValueType());
5812       }
5813
5814       if (Opcode != AArch64ISD::CSEL) {
5815         // Drop FVal since we can get its value by simply inverting/negating
5816         // TVal.
5817         FVal = TVal;
5818       }
5819     }
5820
5821     // Avoid materializing a constant when possible by reusing a known value in
5822     // a register.  However, don't perform this optimization if the known value
5823     // is one, zero or negative one in the case of a CSEL.  We can always
5824     // materialize these values using CSINC, CSEL and CSINV with wzr/xzr as the
5825     // FVal, respectively.
5826     ConstantSDNode *RHSVal = dyn_cast<ConstantSDNode>(RHS);
5827     if (Opcode == AArch64ISD::CSEL && RHSVal && !RHSVal->isOne() &&
5828         !RHSVal->isNullValue() && !RHSVal->isAllOnesValue()) {
5829       AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
5830       // Transform "a == C ? C : x" to "a == C ? a : x" and "a != C ? x : C" to
5831       // "a != C ? x : a" to avoid materializing C.
5832       if (CTVal && CTVal == RHSVal && AArch64CC == AArch64CC::EQ)
5833         TVal = LHS;
5834       else if (CFVal && CFVal == RHSVal && AArch64CC == AArch64CC::NE)
5835         FVal = LHS;
5836     } else if (Opcode == AArch64ISD::CSNEG && RHSVal && RHSVal->isOne()) {
5837       assert (CTVal && CFVal && "Expected constant operands for CSNEG.");
5838       // Use a CSINV to transform "a == C ? 1 : -1" to "a == C ? a : -1" to
5839       // avoid materializing C.
5840       AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
5841       if (CTVal == RHSVal && AArch64CC == AArch64CC::EQ) {
5842         Opcode = AArch64ISD::CSINV;
5843         TVal = LHS;
5844         FVal = DAG.getConstant(0, dl, FVal.getValueType());
5845       }
5846     }
5847
5848     SDValue CCVal;
5849     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
5850     EVT VT = TVal.getValueType();
5851     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
5852   }
5853
5854   // Now we know we're dealing with FP values.
5855   assert(LHS.getValueType() == MVT::f16 || LHS.getValueType() == MVT::f32 ||
5856          LHS.getValueType() == MVT::f64);
5857   assert(LHS.getValueType() == RHS.getValueType());
5858   EVT VT = TVal.getValueType();
5859   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
5860
5861   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
5862   // clean.  Some of them require two CSELs to implement.
5863   AArch64CC::CondCode CC1, CC2;
5864   changeFPCCToAArch64CC(CC, CC1, CC2);
5865
5866   if (DAG.getTarget().Options.UnsafeFPMath) {
5867     // Transform "a == 0.0 ? 0.0 : x" to "a == 0.0 ? a : x" and
5868     // "a != 0.0 ? x : 0.0" to "a != 0.0 ? x : a" to avoid materializing 0.0.
5869     ConstantFPSDNode *RHSVal = dyn_cast<ConstantFPSDNode>(RHS);
5870     if (RHSVal && RHSVal->isZero()) {
5871       ConstantFPSDNode *CFVal = dyn_cast<ConstantFPSDNode>(FVal);
5872       ConstantFPSDNode *CTVal = dyn_cast<ConstantFPSDNode>(TVal);
5873
5874       if ((CC == ISD::SETEQ || CC == ISD::SETOEQ || CC == ISD::SETUEQ) &&
5875           CTVal && CTVal->isZero() && TVal.getValueType() == LHS.getValueType())
5876         TVal = LHS;
5877       else if ((CC == ISD::SETNE || CC == ISD::SETONE || CC == ISD::SETUNE) &&
5878                CFVal && CFVal->isZero() &&
5879                FVal.getValueType() == LHS.getValueType())
5880         FVal = LHS;
5881     }
5882   }
5883
5884   // Emit first, and possibly only, CSEL.
5885   SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
5886   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
5887
5888   // If we need a second CSEL, emit it, using the output of the first as the
5889   // RHS.  We're effectively OR'ing the two CC's together.
5890   if (CC2 != AArch64CC::AL) {
5891     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
5892     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
5893   }
5894
5895   // Otherwise, return the output of the first CSEL.
5896   return CS1;
5897 }
5898
5899 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
5900                                               SelectionDAG &DAG) const {
5901   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
5902   SDValue LHS = Op.getOperand(0);
5903   SDValue RHS = Op.getOperand(1);
5904   SDValue TVal = Op.getOperand(2);
5905   SDValue FVal = Op.getOperand(3);
5906   SDLoc DL(Op);
5907   return LowerSELECT_CC(CC, LHS, RHS, TVal, FVal, DL, DAG);
5908 }
5909
5910 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
5911                                            SelectionDAG &DAG) const {
5912   SDValue CCVal = Op->getOperand(0);
5913   SDValue TVal = Op->getOperand(1);
5914   SDValue FVal = Op->getOperand(2);
5915   SDLoc DL(Op);
5916
5917   EVT Ty = Op.getValueType();
5918   if (Ty.isScalableVector()) {
5919     SDValue TruncCC = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, CCVal);
5920     MVT PredVT = MVT::getVectorVT(MVT::i1, Ty.getVectorElementCount());
5921     SDValue SplatPred = DAG.getNode(ISD::SPLAT_VECTOR, DL, PredVT, TruncCC);
5922     return DAG.getNode(ISD::VSELECT, DL, Ty, SplatPred, TVal, FVal);
5923   }
5924
5925   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
5926   // instruction.
5927   if (ISD::isOverflowIntrOpRes(CCVal)) {
5928     // Only lower legal XALUO ops.
5929     if (!DAG.getTargetLoweringInfo().isTypeLegal(CCVal->getValueType(0)))
5930       return SDValue();
5931
5932     AArch64CC::CondCode OFCC;
5933     SDValue Value, Overflow;
5934     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CCVal.getValue(0), DAG);
5935     SDValue CCVal = DAG.getConstant(OFCC, DL, MVT::i32);
5936
5937     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
5938                        CCVal, Overflow);
5939   }
5940
5941   // Lower it the same way as we would lower a SELECT_CC node.
5942   ISD::CondCode CC;
5943   SDValue LHS, RHS;
5944   if (CCVal.getOpcode() == ISD::SETCC) {
5945     LHS = CCVal.getOperand(0);
5946     RHS = CCVal.getOperand(1);
5947     CC = cast<CondCodeSDNode>(CCVal->getOperand(2))->get();
5948   } else {
5949     LHS = CCVal;
5950     RHS = DAG.getConstant(0, DL, CCVal.getValueType());
5951     CC = ISD::SETNE;
5952   }
5953   return LowerSELECT_CC(CC, LHS, RHS, TVal, FVal, DL, DAG);
5954 }
5955
5956 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
5957                                               SelectionDAG &DAG) const {
5958   // Jump table entries as PC relative offsets. No additional tweaking
5959   // is necessary here. Just get the address of the jump table.
5960   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5961
5962   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
5963       !Subtarget->isTargetMachO()) {
5964     return getAddrLarge(JT, DAG);
5965   } else if (getTargetMachine().getCodeModel() == CodeModel::Tiny) {
5966     return getAddrTiny(JT, DAG);
5967   }
5968   return getAddr(JT, DAG);
5969 }
5970
5971 SDValue AArch64TargetLowering::LowerBR_JT(SDValue Op,
5972                                           SelectionDAG &DAG) const {
5973   // Jump table entries as PC relative offsets. No additional tweaking
5974   // is necessary here. Just get the address of the jump table.
5975   SDLoc DL(Op);
5976   SDValue JT = Op.getOperand(1);
5977   SDValue Entry = Op.getOperand(2);
5978   int JTI = cast<JumpTableSDNode>(JT.getNode())->getIndex();
5979
5980   SDNode *Dest =
5981       DAG.getMachineNode(AArch64::JumpTableDest32, DL, MVT::i64, MVT::i64, JT,
5982                          Entry, DAG.getTargetJumpTable(JTI, MVT::i32));
5983   return DAG.getNode(ISD::BRIND, DL, MVT::Other, Op.getOperand(0),
5984                      SDValue(Dest, 0));
5985 }
5986
5987 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
5988                                                  SelectionDAG &DAG) const {
5989   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5990
5991   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
5992     // Use the GOT for the large code model on iOS.
5993     if (Subtarget->isTargetMachO()) {
5994       return getGOT(CP, DAG);
5995     }
5996     return getAddrLarge(CP, DAG);
5997   } else if (getTargetMachine().getCodeModel() == CodeModel::Tiny) {
5998     return getAddrTiny(CP, DAG);
5999   } else {
6000     return getAddr(CP, DAG);
6001   }
6002 }
6003
6004 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
6005                                                SelectionDAG &DAG) const {
6006   BlockAddressSDNode *BA = cast<BlockAddressSDNode>(Op);
6007   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
6008       !Subtarget->isTargetMachO()) {
6009     return getAddrLarge(BA, DAG);
6010   } else if (getTargetMachine().getCodeModel() == CodeModel::Tiny) {
6011     return getAddrTiny(BA, DAG);
6012   }
6013   return getAddr(BA, DAG);
6014 }
6015
6016 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
6017                                                  SelectionDAG &DAG) const {
6018   AArch64FunctionInfo *FuncInfo =
6019       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
6020
6021   SDLoc DL(Op);
6022   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(),
6023                                  getPointerTy(DAG.getDataLayout()));
6024   FR = DAG.getZExtOrTrunc(FR, DL, getPointerMemTy(DAG.getDataLayout()));
6025   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6026   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
6027                       MachinePointerInfo(SV));
6028 }
6029
6030 SDValue AArch64TargetLowering::LowerWin64_VASTART(SDValue Op,
6031                                                   SelectionDAG &DAG) const {
6032   AArch64FunctionInfo *FuncInfo =
6033       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
6034
6035   SDLoc DL(Op);
6036   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsGPRSize() > 0
6037                                      ? FuncInfo->getVarArgsGPRIndex()
6038                                      : FuncInfo->getVarArgsStackIndex(),
6039                                  getPointerTy(DAG.getDataLayout()));
6040   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6041   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
6042                       MachinePointerInfo(SV));
6043 }
6044
6045 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
6046                                                 SelectionDAG &DAG) const {
6047   // The layout of the va_list struct is specified in the AArch64 Procedure Call
6048   // Standard, section B.3.
6049   MachineFunction &MF = DAG.getMachineFunction();
6050   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
6051   auto PtrVT = getPointerTy(DAG.getDataLayout());
6052   SDLoc DL(Op);
6053
6054   SDValue Chain = Op.getOperand(0);
6055   SDValue VAList = Op.getOperand(1);
6056   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6057   SmallVector<SDValue, 4> MemOps;
6058
6059   // void *__stack at offset 0
6060   SDValue Stack = DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), PtrVT);
6061   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
6062                                 MachinePointerInfo(SV), /* Alignment = */ 8));
6063
6064   // void *__gr_top at offset 8
6065   int GPRSize = FuncInfo->getVarArgsGPRSize();
6066   if (GPRSize > 0) {
6067     SDValue GRTop, GRTopAddr;
6068
6069     GRTopAddr =
6070         DAG.getNode(ISD::ADD, DL, PtrVT, VAList, DAG.getConstant(8, DL, PtrVT));
6071
6072     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), PtrVT);
6073     GRTop = DAG.getNode(ISD::ADD, DL, PtrVT, GRTop,
6074                         DAG.getConstant(GPRSize, DL, PtrVT));
6075
6076     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
6077                                   MachinePointerInfo(SV, 8),
6078                                   /* Alignment = */ 8));
6079   }
6080
6081   // void *__vr_top at offset 16
6082   int FPRSize = FuncInfo->getVarArgsFPRSize();
6083   if (FPRSize > 0) {
6084     SDValue VRTop, VRTopAddr;
6085     VRTopAddr = DAG.getNode(ISD::ADD, DL, PtrVT, VAList,
6086                             DAG.getConstant(16, DL, PtrVT));
6087
6088     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), PtrVT);
6089     VRTop = DAG.getNode(ISD::ADD, DL, PtrVT, VRTop,
6090                         DAG.getConstant(FPRSize, DL, PtrVT));
6091
6092     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
6093                                   MachinePointerInfo(SV, 16),
6094                                   /* Alignment = */ 8));
6095   }
6096
6097   // int __gr_offs at offset 24
6098   SDValue GROffsAddr =
6099       DAG.getNode(ISD::ADD, DL, PtrVT, VAList, DAG.getConstant(24, DL, PtrVT));
6100   MemOps.push_back(DAG.getStore(
6101       Chain, DL, DAG.getConstant(-GPRSize, DL, MVT::i32), GROffsAddr,
6102       MachinePointerInfo(SV, 24), /* Alignment = */ 4));
6103
6104   // int __vr_offs at offset 28
6105   SDValue VROffsAddr =
6106       DAG.getNode(ISD::ADD, DL, PtrVT, VAList, DAG.getConstant(28, DL, PtrVT));
6107   MemOps.push_back(DAG.getStore(
6108       Chain, DL, DAG.getConstant(-FPRSize, DL, MVT::i32), VROffsAddr,
6109       MachinePointerInfo(SV, 28), /* Alignment = */ 4));
6110
6111   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
6112 }
6113
6114 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
6115                                             SelectionDAG &DAG) const {
6116   MachineFunction &MF = DAG.getMachineFunction();
6117
6118   if (Subtarget->isCallingConvWin64(MF.getFunction().getCallingConv()))
6119     return LowerWin64_VASTART(Op, DAG);
6120   else if (Subtarget->isTargetDarwin())
6121     return LowerDarwin_VASTART(Op, DAG);
6122   else
6123     return LowerAAPCS_VASTART(Op, DAG);
6124 }
6125
6126 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
6127                                            SelectionDAG &DAG) const {
6128   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
6129   // pointer.
6130   SDLoc DL(Op);
6131   unsigned PtrSize = Subtarget->isTargetILP32() ? 4 : 8;
6132   unsigned VaListSize = (Subtarget->isTargetDarwin() ||
6133                          Subtarget->isTargetWindows()) ? PtrSize : 32;
6134   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6135   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6136
6137   return DAG.getMemcpy(Op.getOperand(0), DL, Op.getOperand(1), Op.getOperand(2),
6138                        DAG.getConstant(VaListSize, DL, MVT::i32),
6139                        Align(PtrSize), false, false, false,
6140                        MachinePointerInfo(DestSV), MachinePointerInfo(SrcSV));
6141 }
6142
6143 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
6144   assert(Subtarget->isTargetDarwin() &&
6145          "automatic va_arg instruction only works on Darwin");
6146
6147   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6148   EVT VT = Op.getValueType();
6149   SDLoc DL(Op);
6150   SDValue Chain = Op.getOperand(0);
6151   SDValue Addr = Op.getOperand(1);
6152   MaybeAlign Align(Op.getConstantOperandVal(3));
6153   unsigned MinSlotSize = Subtarget->isTargetILP32() ? 4 : 8;
6154   auto PtrVT = getPointerTy(DAG.getDataLayout());
6155   auto PtrMemVT = getPointerMemTy(DAG.getDataLayout());
6156   SDValue VAList =
6157       DAG.getLoad(PtrMemVT, DL, Chain, Addr, MachinePointerInfo(V));
6158   Chain = VAList.getValue(1);
6159   VAList = DAG.getZExtOrTrunc(VAList, DL, PtrVT);
6160
6161   if (Align && *Align > MinSlotSize) {
6162     VAList = DAG.getNode(ISD::ADD, DL, PtrVT, VAList,
6163                          DAG.getConstant(Align->value() - 1, DL, PtrVT));
6164     VAList = DAG.getNode(ISD::AND, DL, PtrVT, VAList,
6165                          DAG.getConstant(-(int64_t)Align->value(), DL, PtrVT));
6166   }
6167
6168   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
6169   unsigned ArgSize = DAG.getDataLayout().getTypeAllocSize(ArgTy);
6170
6171   // Scalar integer and FP values smaller than 64 bits are implicitly extended
6172   // up to 64 bits.  At the very least, we have to increase the striding of the
6173   // vaargs list to match this, and for FP values we need to introduce
6174   // FP_ROUND nodes as well.
6175   if (VT.isInteger() && !VT.isVector())
6176     ArgSize = std::max(ArgSize, MinSlotSize);
6177   bool NeedFPTrunc = false;
6178   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
6179     ArgSize = 8;
6180     NeedFPTrunc = true;
6181   }
6182
6183   // Increment the pointer, VAList, to the next vaarg
6184   SDValue VANext = DAG.getNode(ISD::ADD, DL, PtrVT, VAList,
6185                                DAG.getConstant(ArgSize, DL, PtrVT));
6186   VANext = DAG.getZExtOrTrunc(VANext, DL, PtrMemVT);
6187
6188   // Store the incremented VAList to the legalized pointer
6189   SDValue APStore =
6190       DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V));
6191
6192   // Load the actual argument out of the pointer VAList
6193   if (NeedFPTrunc) {
6194     // Load the value as an f64.
6195     SDValue WideFP =
6196         DAG.getLoad(MVT::f64, DL, APStore, VAList, MachinePointerInfo());
6197     // Round the value down to an f32.
6198     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
6199                                    DAG.getIntPtrConstant(1, DL));
6200     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
6201     // Merge the rounded value with the chain output of the load.
6202     return DAG.getMergeValues(Ops, DL);
6203   }
6204
6205   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo());
6206 }
6207
6208 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
6209                                               SelectionDAG &DAG) const {
6210   MachineFrameInfo &MFI = DAG.getMachineFunction().getFrameInfo();
6211   MFI.setFrameAddressIsTaken(true);
6212
6213   EVT VT = Op.getValueType();
6214   SDLoc DL(Op);
6215   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6216   SDValue FrameAddr =
6217       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, MVT::i64);
6218   while (Depth--)
6219     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
6220                             MachinePointerInfo());
6221
6222   if (Subtarget->isTargetILP32())
6223     FrameAddr = DAG.getNode(ISD::AssertZext, DL, MVT::i64, FrameAddr,
6224                             DAG.getValueType(VT));
6225
6226   return FrameAddr;
6227 }
6228
6229 SDValue AArch64TargetLowering::LowerSPONENTRY(SDValue Op,
6230                                               SelectionDAG &DAG) const {
6231   MachineFrameInfo &MFI = DAG.getMachineFunction().getFrameInfo();
6232
6233   EVT VT = getPointerTy(DAG.getDataLayout());
6234   SDLoc DL(Op);
6235   int FI = MFI.CreateFixedObject(4, 0, false);
6236   return DAG.getFrameIndex(FI, VT);
6237 }
6238
6239 #define GET_REGISTER_MATCHER
6240 #include "AArch64GenAsmMatcher.inc"
6241
6242 // FIXME? Maybe this could be a TableGen attribute on some registers and
6243 // this table could be generated automatically from RegInfo.
6244 Register AArch64TargetLowering::
6245 getRegisterByName(const char* RegName, LLT VT, const MachineFunction &MF) const {
6246   Register Reg = MatchRegisterName(RegName);
6247   if (AArch64::X1 <= Reg && Reg <= AArch64::X28) {
6248     const MCRegisterInfo *MRI = Subtarget->getRegisterInfo();
6249     unsigned DwarfRegNum = MRI->getDwarfRegNum(Reg, false);
6250     if (!Subtarget->isXRegisterReserved(DwarfRegNum))
6251       Reg = 0;
6252   }
6253   if (Reg)
6254     return Reg;
6255   report_fatal_error(Twine("Invalid register name \""
6256                               + StringRef(RegName)  + "\"."));
6257 }
6258
6259 SDValue AArch64TargetLowering::LowerADDROFRETURNADDR(SDValue Op,
6260                                                      SelectionDAG &DAG) const {
6261   DAG.getMachineFunction().getFrameInfo().setFrameAddressIsTaken(true);
6262
6263   EVT VT = Op.getValueType();
6264   SDLoc DL(Op);
6265
6266   SDValue FrameAddr =
6267       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
6268   SDValue Offset = DAG.getConstant(8, DL, getPointerTy(DAG.getDataLayout()));
6269
6270   return DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset);
6271 }
6272
6273 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
6274                                                SelectionDAG &DAG) const {
6275   MachineFunction &MF = DAG.getMachineFunction();
6276   MachineFrameInfo &MFI = MF.getFrameInfo();
6277   MFI.setReturnAddressIsTaken(true);
6278
6279   EVT VT = Op.getValueType();
6280   SDLoc DL(Op);
6281   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6282   if (Depth) {
6283     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6284     SDValue Offset = DAG.getConstant(8, DL, getPointerTy(DAG.getDataLayout()));
6285     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
6286                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
6287                        MachinePointerInfo());
6288   }
6289
6290   // Return LR, which contains the return address. Mark it an implicit live-in.
6291   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
6292   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
6293 }
6294
6295 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
6296 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
6297 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
6298                                                     SelectionDAG &DAG) const {
6299   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
6300   EVT VT = Op.getValueType();
6301   unsigned VTBits = VT.getSizeInBits();
6302   SDLoc dl(Op);
6303   SDValue ShOpLo = Op.getOperand(0);
6304   SDValue ShOpHi = Op.getOperand(1);
6305   SDValue ShAmt = Op.getOperand(2);
6306   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
6307
6308   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
6309
6310   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
6311                                  DAG.getConstant(VTBits, dl, MVT::i64), ShAmt);
6312   SDValue HiBitsForLo = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
6313
6314   // Unfortunately, if ShAmt == 0, we just calculated "(SHL ShOpHi, 64)" which
6315   // is "undef". We wanted 0, so CSEL it directly.
6316   SDValue Cmp = emitComparison(ShAmt, DAG.getConstant(0, dl, MVT::i64),
6317                                ISD::SETEQ, dl, DAG);
6318   SDValue CCVal = DAG.getConstant(AArch64CC::EQ, dl, MVT::i32);
6319   HiBitsForLo =
6320       DAG.getNode(AArch64ISD::CSEL, dl, VT, DAG.getConstant(0, dl, MVT::i64),
6321                   HiBitsForLo, CCVal, Cmp);
6322
6323   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
6324                                    DAG.getConstant(VTBits, dl, MVT::i64));
6325
6326   SDValue LoBitsForLo = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
6327   SDValue LoForNormalShift =
6328       DAG.getNode(ISD::OR, dl, VT, LoBitsForLo, HiBitsForLo);
6329
6330   Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, dl, MVT::i64), ISD::SETGE,
6331                        dl, DAG);
6332   CCVal = DAG.getConstant(AArch64CC::GE, dl, MVT::i32);
6333   SDValue LoForBigShift = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
6334   SDValue Lo = DAG.getNode(AArch64ISD::CSEL, dl, VT, LoForBigShift,
6335                            LoForNormalShift, CCVal, Cmp);
6336
6337   // AArch64 shifts larger than the register width are wrapped rather than
6338   // clamped, so we can't just emit "hi >> x".
6339   SDValue HiForNormalShift = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
6340   SDValue HiForBigShift =
6341       Opc == ISD::SRA
6342           ? DAG.getNode(Opc, dl, VT, ShOpHi,
6343                         DAG.getConstant(VTBits - 1, dl, MVT::i64))
6344           : DAG.getConstant(0, dl, VT);
6345   SDValue Hi = DAG.getNode(AArch64ISD::CSEL, dl, VT, HiForBigShift,
6346                            HiForNormalShift, CCVal, Cmp);
6347
6348   SDValue Ops[2] = { Lo, Hi };
6349   return DAG.getMergeValues(Ops, dl);
6350 }
6351
6352 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
6353 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
6354 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
6355                                                    SelectionDAG &DAG) const {
6356   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
6357   EVT VT = Op.getValueType();
6358   unsigned VTBits = VT.getSizeInBits();
6359   SDLoc dl(Op);
6360   SDValue ShOpLo = Op.getOperand(0);
6361   SDValue ShOpHi = Op.getOperand(1);
6362   SDValue ShAmt = Op.getOperand(2);
6363
6364   assert(Op.getOpcode() == ISD::SHL_PARTS);
6365   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
6366                                  DAG.getConstant(VTBits, dl, MVT::i64), ShAmt);
6367   SDValue LoBitsForHi = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
6368
6369   // Unfortunately, if ShAmt == 0, we just calculated "(SRL ShOpLo, 64)" which
6370   // is "undef". We wanted 0, so CSEL it directly.
6371   SDValue Cmp = emitComparison(ShAmt, DAG.getConstant(0, dl, MVT::i64),
6372                                ISD::SETEQ, dl, DAG);
6373   SDValue CCVal = DAG.getConstant(AArch64CC::EQ, dl, MVT::i32);
6374   LoBitsForHi =
6375       DAG.getNode(AArch64ISD::CSEL, dl, VT, DAG.getConstant(0, dl, MVT::i64),
6376                   LoBitsForHi, CCVal, Cmp);
6377
6378   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
6379                                    DAG.getConstant(VTBits, dl, MVT::i64));
6380   SDValue HiBitsForHi = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
6381   SDValue HiForNormalShift =
6382       DAG.getNode(ISD::OR, dl, VT, LoBitsForHi, HiBitsForHi);
6383
6384   SDValue HiForBigShift = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
6385
6386   Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, dl, MVT::i64), ISD::SETGE,
6387                        dl, DAG);
6388   CCVal = DAG.getConstant(AArch64CC::GE, dl, MVT::i32);
6389   SDValue Hi = DAG.getNode(AArch64ISD::CSEL, dl, VT, HiForBigShift,
6390                            HiForNormalShift, CCVal, Cmp);
6391
6392   // AArch64 shifts of larger than register sizes are wrapped rather than
6393   // clamped, so we can't just emit "lo << a" if a is too big.
6394   SDValue LoForBigShift = DAG.getConstant(0, dl, VT);
6395   SDValue LoForNormalShift = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
6396   SDValue Lo = DAG.getNode(AArch64ISD::CSEL, dl, VT, LoForBigShift,
6397                            LoForNormalShift, CCVal, Cmp);
6398
6399   SDValue Ops[2] = { Lo, Hi };
6400   return DAG.getMergeValues(Ops, dl);
6401 }
6402
6403 bool AArch64TargetLowering::isOffsetFoldingLegal(
6404     const GlobalAddressSDNode *GA) const {
6405   // Offsets are folded in the DAG combine rather than here so that we can
6406   // intelligently choose an offset based on the uses.
6407   return false;
6408 }
6409
6410 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT,
6411                                          bool OptForSize) const {
6412   bool IsLegal = false;
6413   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit, 32-bit cases, and
6414   // 16-bit case when target has full fp16 support.
6415   // FIXME: We should be able to handle f128 as well with a clever lowering.
6416   const APInt ImmInt = Imm.bitcastToAPInt();
6417   if (VT == MVT::f64)
6418     IsLegal = AArch64_AM::getFP64Imm(ImmInt) != -1 || Imm.isPosZero();
6419   else if (VT == MVT::f32)
6420     IsLegal = AArch64_AM::getFP32Imm(ImmInt) != -1 || Imm.isPosZero();
6421   else if (VT == MVT::f16 && Subtarget->hasFullFP16())
6422     IsLegal = AArch64_AM::getFP16Imm(ImmInt) != -1 || Imm.isPosZero();
6423   // TODO: fmov h0, w0 is also legal, however on't have an isel pattern to
6424   //       generate that fmov.
6425
6426   // If we can not materialize in immediate field for fmov, check if the
6427   // value can be encoded as the immediate operand of a logical instruction.
6428   // The immediate value will be created with either MOVZ, MOVN, or ORR.
6429   if (!IsLegal && (VT == MVT::f64 || VT == MVT::f32)) {
6430     // The cost is actually exactly the same for mov+fmov vs. adrp+ldr;
6431     // however the mov+fmov sequence is always better because of the reduced
6432     // cache pressure. The timings are still the same if you consider
6433     // movw+movk+fmov vs. adrp+ldr (it's one instruction longer, but the
6434     // movw+movk is fused). So we limit up to 2 instrdduction at most.
6435     SmallVector<AArch64_IMM::ImmInsnModel, 4> Insn;
6436     AArch64_IMM::expandMOVImm(ImmInt.getZExtValue(), VT.getSizeInBits(),
6437                               Insn);
6438     unsigned Limit = (OptForSize ? 1 : (Subtarget->hasFuseLiterals() ? 5 : 2));
6439     IsLegal = Insn.size() <= Limit;
6440   }
6441
6442   LLVM_DEBUG(dbgs() << (IsLegal ? "Legal " : "Illegal ") << VT.getEVTString()
6443                     << " imm value: "; Imm.dump(););
6444   return IsLegal;
6445 }
6446
6447 //===----------------------------------------------------------------------===//
6448 //                          AArch64 Optimization Hooks
6449 //===----------------------------------------------------------------------===//
6450
6451 static SDValue getEstimate(const AArch64Subtarget *ST, unsigned Opcode,
6452                            SDValue Operand, SelectionDAG &DAG,
6453                            int &ExtraSteps) {
6454   EVT VT = Operand.getValueType();
6455   if (ST->hasNEON() &&
6456       (VT == MVT::f64 || VT == MVT::v1f64 || VT == MVT::v2f64 ||
6457        VT == MVT::f32 || VT == MVT::v1f32 ||
6458        VT == MVT::v2f32 || VT == MVT::v4f32)) {
6459     if (ExtraSteps == TargetLoweringBase::ReciprocalEstimate::Unspecified)
6460       // For the reciprocal estimates, convergence is quadratic, so the number
6461       // of digits is doubled after each iteration.  In ARMv8, the accuracy of
6462       // the initial estimate is 2^-8.  Thus the number of extra steps to refine
6463       // the result for float (23 mantissa bits) is 2 and for double (52
6464       // mantissa bits) is 3.
6465       ExtraSteps = VT.getScalarType() == MVT::f64 ? 3 : 2;
6466
6467     return DAG.getNode(Opcode, SDLoc(Operand), VT, Operand);
6468   }
6469
6470   return SDValue();
6471 }
6472
6473 SDValue AArch64TargetLowering::getSqrtEstimate(SDValue Operand,
6474                                                SelectionDAG &DAG, int Enabled,
6475                                                int &ExtraSteps,
6476                                                bool &UseOneConst,
6477                                                bool Reciprocal) const {
6478   if (Enabled == ReciprocalEstimate::Enabled ||
6479       (Enabled == ReciprocalEstimate::Unspecified && Subtarget->useRSqrt()))
6480     if (SDValue Estimate = getEstimate(Subtarget, AArch64ISD::FRSQRTE, Operand,
6481                                        DAG, ExtraSteps)) {
6482       SDLoc DL(Operand);
6483       EVT VT = Operand.getValueType();
6484
6485       SDNodeFlags Flags;
6486       Flags.setAllowReassociation(true);
6487
6488       // Newton reciprocal square root iteration: E * 0.5 * (3 - X * E^2)
6489       // AArch64 reciprocal square root iteration instruction: 0.5 * (3 - M * N)
6490       for (int i = ExtraSteps; i > 0; --i) {
6491         SDValue Step = DAG.getNode(ISD::FMUL, DL, VT, Estimate, Estimate,
6492                                    Flags);
6493         Step = DAG.getNode(AArch64ISD::FRSQRTS, DL, VT, Operand, Step, Flags);
6494         Estimate = DAG.getNode(ISD::FMUL, DL, VT, Estimate, Step, Flags);
6495       }
6496       if (!Reciprocal) {
6497         EVT CCVT = getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(),
6498                                       VT);
6499         SDValue FPZero = DAG.getConstantFP(0.0, DL, VT);
6500         SDValue Eq = DAG.getSetCC(DL, CCVT, Operand, FPZero, ISD::SETEQ);
6501
6502         Estimate = DAG.getNode(ISD::FMUL, DL, VT, Operand, Estimate, Flags);
6503         // Correct the result if the operand is 0.0.
6504         Estimate = DAG.getNode(VT.isVector() ? ISD::VSELECT : ISD::SELECT, DL,
6505                                VT, Eq, Operand, Estimate);
6506       }
6507
6508       ExtraSteps = 0;
6509       return Estimate;
6510     }
6511
6512   return SDValue();
6513 }
6514
6515 SDValue AArch64TargetLowering::getRecipEstimate(SDValue Operand,
6516                                                 SelectionDAG &DAG, int Enabled,
6517                                                 int &ExtraSteps) const {
6518   if (Enabled == ReciprocalEstimate::Enabled)
6519     if (SDValue Estimate = getEstimate(Subtarget, AArch64ISD::FRECPE, Operand,
6520                                        DAG, ExtraSteps)) {
6521       SDLoc DL(Operand);
6522       EVT VT = Operand.getValueType();
6523
6524       SDNodeFlags Flags;
6525       Flags.setAllowReassociation(true);
6526
6527       // Newton reciprocal iteration: E * (2 - X * E)
6528       // AArch64 reciprocal iteration instruction: (2 - M * N)
6529       for (int i = ExtraSteps; i > 0; --i) {
6530         SDValue Step = DAG.getNode(AArch64ISD::FRECPS, DL, VT, Operand,
6531                                    Estimate, Flags);
6532         Estimate = DAG.getNode(ISD::FMUL, DL, VT, Estimate, Step, Flags);
6533       }
6534
6535       ExtraSteps = 0;
6536       return Estimate;
6537     }
6538
6539   return SDValue();
6540 }
6541
6542 //===----------------------------------------------------------------------===//
6543 //                          AArch64 Inline Assembly Support
6544 //===----------------------------------------------------------------------===//
6545
6546 // Table of Constraints
6547 // TODO: This is the current set of constraints supported by ARM for the
6548 // compiler, not all of them may make sense.
6549 //
6550 // r - A general register
6551 // w - An FP/SIMD register of some size in the range v0-v31
6552 // x - An FP/SIMD register of some size in the range v0-v15
6553 // I - Constant that can be used with an ADD instruction
6554 // J - Constant that can be used with a SUB instruction
6555 // K - Constant that can be used with a 32-bit logical instruction
6556 // L - Constant that can be used with a 64-bit logical instruction
6557 // M - Constant that can be used as a 32-bit MOV immediate
6558 // N - Constant that can be used as a 64-bit MOV immediate
6559 // Q - A memory reference with base register and no offset
6560 // S - A symbolic address
6561 // Y - Floating point constant zero
6562 // Z - Integer constant zero
6563 //
6564 //   Note that general register operands will be output using their 64-bit x
6565 // register name, whatever the size of the variable, unless the asm operand
6566 // is prefixed by the %w modifier. Floating-point and SIMD register operands
6567 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
6568 // %q modifier.
6569 const char *AArch64TargetLowering::LowerXConstraint(EVT ConstraintVT) const {
6570   // At this point, we have to lower this constraint to something else, so we
6571   // lower it to an "r" or "w". However, by doing this we will force the result
6572   // to be in register, while the X constraint is much more permissive.
6573   //
6574   // Although we are correct (we are free to emit anything, without
6575   // constraints), we might break use cases that would expect us to be more
6576   // efficient and emit something else.
6577   if (!Subtarget->hasFPARMv8())
6578     return "r";
6579
6580   if (ConstraintVT.isFloatingPoint())
6581     return "w";
6582
6583   if (ConstraintVT.isVector() &&
6584      (ConstraintVT.getSizeInBits() == 64 ||
6585       ConstraintVT.getSizeInBits() == 128))
6586     return "w";
6587
6588   return "r";
6589 }
6590
6591 enum PredicateConstraint {
6592   Upl,
6593   Upa,
6594   Invalid
6595 };
6596
6597 static PredicateConstraint parsePredicateConstraint(StringRef Constraint) {
6598   PredicateConstraint P = PredicateConstraint::Invalid;
6599   if (Constraint == "Upa")
6600     P = PredicateConstraint::Upa;
6601   if (Constraint == "Upl")
6602     P = PredicateConstraint::Upl;
6603   return P;
6604 }
6605
6606 /// getConstraintType - Given a constraint letter, return the type of
6607 /// constraint it is for this target.
6608 AArch64TargetLowering::ConstraintType
6609 AArch64TargetLowering::getConstraintType(StringRef Constraint) const {
6610   if (Constraint.size() == 1) {
6611     switch (Constraint[0]) {
6612     default:
6613       break;
6614     case 'x':
6615     case 'w':
6616     case 'y':
6617       return C_RegisterClass;
6618     // An address with a single base register. Due to the way we
6619     // currently handle addresses it is the same as 'r'.
6620     case 'Q':
6621       return C_Memory;
6622     case 'I':
6623     case 'J':
6624     case 'K':
6625     case 'L':
6626     case 'M':
6627     case 'N':
6628     case 'Y':
6629     case 'Z':
6630       return C_Immediate;
6631     case 'z':
6632     case 'S': // A symbolic address
6633       return C_Other;
6634     }
6635   } else if (parsePredicateConstraint(Constraint) !=
6636              PredicateConstraint::Invalid)
6637       return C_RegisterClass;
6638   return TargetLowering::getConstraintType(Constraint);
6639 }
6640
6641 /// Examine constraint type and operand type and determine a weight value.
6642 /// This object must already have been set up with the operand type
6643 /// and the current alternative constraint selected.
6644 TargetLowering::ConstraintWeight
6645 AArch64TargetLowering::getSingleConstraintMatchWeight(
6646     AsmOperandInfo &info, const char *constraint) const {
6647   ConstraintWeight weight = CW_Invalid;
6648   Value *CallOperandVal = info.CallOperandVal;
6649   // If we don't have a value, we can't do a match,
6650   // but allow it at the lowest weight.
6651   if (!CallOperandVal)
6652     return CW_Default;
6653   Type *type = CallOperandVal->getType();
6654   // Look at the constraint type.
6655   switch (*constraint) {
6656   default:
6657     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
6658     break;
6659   case 'x':
6660   case 'w':
6661   case 'y':
6662     if (type->isFloatingPointTy() || type->isVectorTy())
6663       weight = CW_Register;
6664     break;
6665   case 'z':
6666     weight = CW_Constant;
6667     break;
6668   case 'U':
6669     if (parsePredicateConstraint(constraint) != PredicateConstraint::Invalid)
6670       weight = CW_Register;
6671     break;
6672   }
6673   return weight;
6674 }
6675
6676 std::pair<unsigned, const TargetRegisterClass *>
6677 AArch64TargetLowering::getRegForInlineAsmConstraint(
6678     const TargetRegisterInfo *TRI, StringRef Constraint, MVT VT) const {
6679   if (Constraint.size() == 1) {
6680     switch (Constraint[0]) {
6681     case 'r':
6682       if (VT.getSizeInBits() == 64)
6683         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
6684       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
6685     case 'w':
6686       if (!Subtarget->hasFPARMv8())
6687         break;
6688       if (VT.isScalableVector())
6689         return std::make_pair(0U, &AArch64::ZPRRegClass);
6690       if (VT.getSizeInBits() == 16)
6691         return std::make_pair(0U, &AArch64::FPR16RegClass);
6692       if (VT.getSizeInBits() == 32)
6693         return std::make_pair(0U, &AArch64::FPR32RegClass);
6694       if (VT.getSizeInBits() == 64)
6695         return std::make_pair(0U, &AArch64::FPR64RegClass);
6696       if (VT.getSizeInBits() == 128)
6697         return std::make_pair(0U, &AArch64::FPR128RegClass);
6698       break;
6699     // The instructions that this constraint is designed for can
6700     // only take 128-bit registers so just use that regclass.
6701     case 'x':
6702       if (!Subtarget->hasFPARMv8())
6703         break;
6704       if (VT.isScalableVector())
6705         return std::make_pair(0U, &AArch64::ZPR_4bRegClass);
6706       if (VT.getSizeInBits() == 128)
6707         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
6708       break;
6709     case 'y':
6710       if (!Subtarget->hasFPARMv8())
6711         break;
6712       if (VT.isScalableVector())
6713         return std::make_pair(0U, &AArch64::ZPR_3bRegClass);
6714       break;
6715     }
6716   } else {
6717     PredicateConstraint PC = parsePredicateConstraint(Constraint);
6718     if (PC != PredicateConstraint::Invalid) {
6719       assert(VT.isScalableVector());
6720       bool restricted = (PC == PredicateConstraint::Upl);
6721       return restricted ? std::make_pair(0U, &AArch64::PPR_3bRegClass)
6722                           : std::make_pair(0U, &AArch64::PPRRegClass);
6723     }
6724   }
6725   if (StringRef("{cc}").equals_lower(Constraint))
6726     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
6727
6728   // Use the default implementation in TargetLowering to convert the register
6729   // constraint into a member of a register class.
6730   std::pair<unsigned, const TargetRegisterClass *> Res;
6731   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
6732
6733   // Not found as a standard register?
6734   if (!Res.second) {
6735     unsigned Size = Constraint.size();
6736     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
6737         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
6738       int RegNo;
6739       bool Failed = Constraint.slice(2, Size - 1).getAsInteger(10, RegNo);
6740       if (!Failed && RegNo >= 0 && RegNo <= 31) {
6741         // v0 - v31 are aliases of q0 - q31 or d0 - d31 depending on size.
6742         // By default we'll emit v0-v31 for this unless there's a modifier where
6743         // we'll emit the correct register as well.
6744         if (VT != MVT::Other && VT.getSizeInBits() == 64) {
6745           Res.first = AArch64::FPR64RegClass.getRegister(RegNo);
6746           Res.second = &AArch64::FPR64RegClass;
6747         } else {
6748           Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
6749           Res.second = &AArch64::FPR128RegClass;
6750         }
6751       }
6752     }
6753   }
6754
6755   if (Res.second && !Subtarget->hasFPARMv8() &&
6756       !AArch64::GPR32allRegClass.hasSubClassEq(Res.second) &&
6757       !AArch64::GPR64allRegClass.hasSubClassEq(Res.second))
6758     return std::make_pair(0U, nullptr);
6759
6760   return Res;
6761 }
6762
6763 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
6764 /// vector.  If it is invalid, don't add anything to Ops.
6765 void AArch64TargetLowering::LowerAsmOperandForConstraint(
6766     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
6767     SelectionDAG &DAG) const {
6768   SDValue Result;
6769
6770   // Currently only support length 1 constraints.
6771   if (Constraint.length() != 1)
6772     return;
6773
6774   char ConstraintLetter = Constraint[0];
6775   switch (ConstraintLetter) {
6776   default:
6777     break;
6778
6779   // This set of constraints deal with valid constants for various instructions.
6780   // Validate and return a target constant for them if we can.
6781   case 'z': {
6782     // 'z' maps to xzr or wzr so it needs an input of 0.
6783     if (!isNullConstant(Op))
6784       return;
6785
6786     if (Op.getValueType() == MVT::i64)
6787       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
6788     else
6789       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
6790     break;
6791   }
6792   case 'S': {
6793     // An absolute symbolic address or label reference.
6794     if (const GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op)) {
6795       Result = DAG.getTargetGlobalAddress(GA->getGlobal(), SDLoc(Op),
6796                                           GA->getValueType(0));
6797     } else if (const BlockAddressSDNode *BA =
6798                    dyn_cast<BlockAddressSDNode>(Op)) {
6799       Result =
6800           DAG.getTargetBlockAddress(BA->getBlockAddress(), BA->getValueType(0));
6801     } else if (const ExternalSymbolSDNode *ES =
6802                    dyn_cast<ExternalSymbolSDNode>(Op)) {
6803       Result =
6804           DAG.getTargetExternalSymbol(ES->getSymbol(), ES->getValueType(0));
6805     } else
6806       return;
6807     break;
6808   }
6809
6810   case 'I':
6811   case 'J':
6812   case 'K':
6813   case 'L':
6814   case 'M':
6815   case 'N':
6816     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
6817     if (!C)
6818       return;
6819
6820     // Grab the value and do some validation.
6821     uint64_t CVal = C->getZExtValue();
6822     switch (ConstraintLetter) {
6823     // The I constraint applies only to simple ADD or SUB immediate operands:
6824     // i.e. 0 to 4095 with optional shift by 12
6825     // The J constraint applies only to ADD or SUB immediates that would be
6826     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
6827     // instruction [or vice versa], in other words -1 to -4095 with optional
6828     // left shift by 12.
6829     case 'I':
6830       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
6831         break;
6832       return;
6833     case 'J': {
6834       uint64_t NVal = -C->getSExtValue();
6835       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal)) {
6836         CVal = C->getSExtValue();
6837         break;
6838       }
6839       return;
6840     }
6841     // The K and L constraints apply *only* to logical immediates, including
6842     // what used to be the MOVI alias for ORR (though the MOVI alias has now
6843     // been removed and MOV should be used). So these constraints have to
6844     // distinguish between bit patterns that are valid 32-bit or 64-bit
6845     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
6846     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
6847     // versa.
6848     case 'K':
6849       if (AArch64_AM::isLogicalImmediate(CVal, 32))
6850         break;
6851       return;
6852     case 'L':
6853       if (AArch64_AM::isLogicalImmediate(CVal, 64))
6854         break;
6855       return;
6856     // The M and N constraints are a superset of K and L respectively, for use
6857     // with the MOV (immediate) alias. As well as the logical immediates they
6858     // also match 32 or 64-bit immediates that can be loaded either using a
6859     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
6860     // (M) or 64-bit 0x1234000000000000 (N) etc.
6861     // As a note some of this code is liberally stolen from the asm parser.
6862     case 'M': {
6863       if (!isUInt<32>(CVal))
6864         return;
6865       if (AArch64_AM::isLogicalImmediate(CVal, 32))
6866         break;
6867       if ((CVal & 0xFFFF) == CVal)
6868         break;
6869       if ((CVal & 0xFFFF0000ULL) == CVal)
6870         break;
6871       uint64_t NCVal = ~(uint32_t)CVal;
6872       if ((NCVal & 0xFFFFULL) == NCVal)
6873         break;
6874       if ((NCVal & 0xFFFF0000ULL) == NCVal)
6875         break;
6876       return;
6877     }
6878     case 'N': {
6879       if (AArch64_AM::isLogicalImmediate(CVal, 64))
6880         break;
6881       if ((CVal & 0xFFFFULL) == CVal)
6882         break;
6883       if ((CVal & 0xFFFF0000ULL) == CVal)
6884         break;
6885       if ((CVal & 0xFFFF00000000ULL) == CVal)
6886         break;
6887       if ((CVal & 0xFFFF000000000000ULL) == CVal)
6888         break;
6889       uint64_t NCVal = ~CVal;
6890       if ((NCVal & 0xFFFFULL) == NCVal)
6891         break;
6892       if ((NCVal & 0xFFFF0000ULL) == NCVal)
6893         break;
6894       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
6895         break;
6896       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
6897         break;
6898       return;
6899     }
6900     default:
6901       return;
6902     }
6903
6904     // All assembler immediates are 64-bit integers.
6905     Result = DAG.getTargetConstant(CVal, SDLoc(Op), MVT::i64);
6906     break;
6907   }
6908
6909   if (Result.getNode()) {
6910     Ops.push_back(Result);
6911     return;
6912   }
6913
6914   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
6915 }
6916
6917 //===----------------------------------------------------------------------===//
6918 //                     AArch64 Advanced SIMD Support
6919 //===----------------------------------------------------------------------===//
6920
6921 /// WidenVector - Given a value in the V64 register class, produce the
6922 /// equivalent value in the V128 register class.
6923 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
6924   EVT VT = V64Reg.getValueType();
6925   unsigned NarrowSize = VT.getVectorNumElements();
6926   MVT EltTy = VT.getVectorElementType().getSimpleVT();
6927   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
6928   SDLoc DL(V64Reg);
6929
6930   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
6931                      V64Reg, DAG.getConstant(0, DL, MVT::i32));
6932 }
6933
6934 /// getExtFactor - Determine the adjustment factor for the position when
6935 /// generating an "extract from vector registers" instruction.
6936 static unsigned getExtFactor(SDValue &V) {
6937   EVT EltType = V.getValueType().getVectorElementType();
6938   return EltType.getSizeInBits() / 8;
6939 }
6940
6941 /// NarrowVector - Given a value in the V128 register class, produce the
6942 /// equivalent value in the V64 register class.
6943 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
6944   EVT VT = V128Reg.getValueType();
6945   unsigned WideSize = VT.getVectorNumElements();
6946   MVT EltTy = VT.getVectorElementType().getSimpleVT();
6947   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
6948   SDLoc DL(V128Reg);
6949
6950   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
6951 }
6952
6953 // Gather data to see if the operation can be modelled as a
6954 // shuffle in combination with VEXTs.
6955 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
6956                                                   SelectionDAG &DAG) const {
6957   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
6958   LLVM_DEBUG(dbgs() << "AArch64TargetLowering::ReconstructShuffle\n");
6959   SDLoc dl(Op);
6960   EVT VT = Op.getValueType();
6961   unsigned NumElts = VT.getVectorNumElements();
6962
6963   struct ShuffleSourceInfo {
6964     SDValue Vec;
6965     unsigned MinElt;
6966     unsigned MaxElt;
6967
6968     // We may insert some combination of BITCASTs and VEXT nodes to force Vec to
6969     // be compatible with the shuffle we intend to construct. As a result
6970     // ShuffleVec will be some sliding window into the original Vec.
6971     SDValue ShuffleVec;
6972
6973     // Code should guarantee that element i in Vec starts at element "WindowBase
6974     // + i * WindowScale in ShuffleVec".
6975     int WindowBase;
6976     int WindowScale;
6977
6978     ShuffleSourceInfo(SDValue Vec)
6979       : Vec(Vec), MinElt(std::numeric_limits<unsigned>::max()), MaxElt(0),
6980           ShuffleVec(Vec), WindowBase(0), WindowScale(1) {}
6981
6982     bool operator ==(SDValue OtherVec) { return Vec == OtherVec; }
6983   };
6984
6985   // First gather all vectors used as an immediate source for this BUILD_VECTOR
6986   // node.
6987   SmallVector<ShuffleSourceInfo, 2> Sources;
6988   for (unsigned i = 0; i < NumElts; ++i) {
6989     SDValue V = Op.getOperand(i);
6990     if (V.isUndef())
6991       continue;
6992     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
6993              !isa<ConstantSDNode>(V.getOperand(1))) {
6994       LLVM_DEBUG(
6995           dbgs() << "Reshuffle failed: "
6996                     "a shuffle can only come from building a vector from "
6997                     "various elements of other vectors, provided their "
6998                     "indices are constant\n");
6999       return SDValue();
7000     }
7001
7002     // Add this element source to the list if it's not already there.
7003     SDValue SourceVec = V.getOperand(0);
7004     auto Source = find(Sources, SourceVec);
7005     if (Source == Sources.end())
7006       Source = Sources.insert(Sources.end(), ShuffleSourceInfo(SourceVec));
7007
7008     // Update the minimum and maximum lane number seen.
7009     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
7010     Source->MinElt = std::min(Source->MinElt, EltNo);
7011     Source->MaxElt = std::max(Source->MaxElt, EltNo);
7012   }
7013
7014   if (Sources.size() > 2) {
7015     LLVM_DEBUG(
7016         dbgs() << "Reshuffle failed: currently only do something sane when at "
7017                   "most two source vectors are involved\n");
7018     return SDValue();
7019   }
7020
7021   // Find out the smallest element size among result and two sources, and use
7022   // it as element size to build the shuffle_vector.
7023   EVT SmallestEltTy = VT.getVectorElementType();
7024   for (auto &Source : Sources) {
7025     EVT SrcEltTy = Source.Vec.getValueType().getVectorElementType();
7026     if (SrcEltTy.bitsLT(SmallestEltTy)) {
7027       SmallestEltTy = SrcEltTy;
7028     }
7029   }
7030   unsigned ResMultiplier =
7031       VT.getScalarSizeInBits() / SmallestEltTy.getSizeInBits();
7032   NumElts = VT.getSizeInBits() / SmallestEltTy.getSizeInBits();
7033   EVT ShuffleVT = EVT::getVectorVT(*DAG.getContext(), SmallestEltTy, NumElts);
7034
7035   // If the source vector is too wide or too narrow, we may nevertheless be able
7036   // to construct a compatible shuffle either by concatenating it with UNDEF or
7037   // extracting a suitable range of elements.
7038   for (auto &Src : Sources) {
7039     EVT SrcVT = Src.ShuffleVec.getValueType();
7040
7041     if (SrcVT.getSizeInBits() == VT.getSizeInBits())
7042       continue;
7043
7044     // This stage of the search produces a source with the same element type as
7045     // the original, but with a total width matching the BUILD_VECTOR output.
7046     EVT EltVT = SrcVT.getVectorElementType();
7047     unsigned NumSrcElts = VT.getSizeInBits() / EltVT.getSizeInBits();
7048     EVT DestVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumSrcElts);
7049
7050     if (SrcVT.getSizeInBits() < VT.getSizeInBits()) {
7051       assert(2 * SrcVT.getSizeInBits() == VT.getSizeInBits());
7052       // We can pad out the smaller vector for free, so if it's part of a
7053       // shuffle...
7054       Src.ShuffleVec =
7055           DAG.getNode(ISD::CONCAT_VECTORS, dl, DestVT, Src.ShuffleVec,
7056                       DAG.getUNDEF(Src.ShuffleVec.getValueType()));
7057       continue;
7058     }
7059
7060     assert(SrcVT.getSizeInBits() == 2 * VT.getSizeInBits());
7061
7062     if (Src.MaxElt - Src.MinElt >= NumSrcElts) {
7063       LLVM_DEBUG(
7064           dbgs() << "Reshuffle failed: span too large for a VEXT to cope\n");
7065       return SDValue();
7066     }
7067
7068     if (Src.MinElt >= NumSrcElts) {
7069       // The extraction can just take the second half
7070       Src.ShuffleVec =
7071           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
7072                       DAG.getConstant(NumSrcElts, dl, MVT::i64));
7073       Src.WindowBase = -NumSrcElts;
7074     } else if (Src.MaxElt < NumSrcElts) {
7075       // The extraction can just take the first half
7076       Src.ShuffleVec =
7077           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
7078                       DAG.getConstant(0, dl, MVT::i64));
7079     } else {
7080       // An actual VEXT is needed
7081       SDValue VEXTSrc1 =
7082           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
7083                       DAG.getConstant(0, dl, MVT::i64));
7084       SDValue VEXTSrc2 =
7085           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
7086                       DAG.getConstant(NumSrcElts, dl, MVT::i64));
7087       unsigned Imm = Src.MinElt * getExtFactor(VEXTSrc1);
7088
7089       Src.ShuffleVec = DAG.getNode(AArch64ISD::EXT, dl, DestVT, VEXTSrc1,
7090                                    VEXTSrc2,
7091                                    DAG.getConstant(Imm, dl, MVT::i32));
7092       Src.WindowBase = -Src.MinElt;
7093     }
7094   }
7095
7096   // Another possible incompatibility occurs from the vector element types. We
7097   // can fix this by bitcasting the source vectors to the same type we intend
7098   // for the shuffle.
7099   for (auto &Src : Sources) {
7100     EVT SrcEltTy = Src.ShuffleVec.getValueType().getVectorElementType();
7101     if (SrcEltTy == SmallestEltTy)
7102       continue;
7103     assert(ShuffleVT.getVectorElementType() == SmallestEltTy);
7104     Src.ShuffleVec = DAG.getNode(ISD::BITCAST, dl, ShuffleVT, Src.ShuffleVec);
7105     Src.WindowScale = SrcEltTy.getSizeInBits() / SmallestEltTy.getSizeInBits();
7106     Src.WindowBase *= Src.WindowScale;
7107   }
7108
7109   // Final sanity check before we try to actually produce a shuffle.
7110   LLVM_DEBUG(for (auto Src
7111                   : Sources)
7112                  assert(Src.ShuffleVec.getValueType() == ShuffleVT););
7113
7114   // The stars all align, our next step is to produce the mask for the shuffle.
7115   SmallVector<int, 8> Mask(ShuffleVT.getVectorNumElements(), -1);
7116   int BitsPerShuffleLane = ShuffleVT.getScalarSizeInBits();
7117   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
7118     SDValue Entry = Op.getOperand(i);
7119     if (Entry.isUndef())
7120       continue;
7121
7122     auto Src = find(Sources, Entry.getOperand(0));
7123     int EltNo = cast<ConstantSDNode>(Entry.getOperand(1))->getSExtValue();
7124
7125     // EXTRACT_VECTOR_ELT performs an implicit any_ext; BUILD_VECTOR an implicit
7126     // trunc. So only std::min(SrcBits, DestBits) actually get defined in this
7127     // segment.
7128     EVT OrigEltTy = Entry.getOperand(0).getValueType().getVectorElementType();
7129     int BitsDefined =
7130         std::min(OrigEltTy.getSizeInBits(), VT.getScalarSizeInBits());
7131     int LanesDefined = BitsDefined / BitsPerShuffleLane;
7132
7133     // This source is expected to fill ResMultiplier lanes of the final shuffle,
7134     // starting at the appropriate offset.
7135     int *LaneMask = &Mask[i * ResMultiplier];
7136
7137     int ExtractBase = EltNo * Src->WindowScale + Src->WindowBase;
7138     ExtractBase += NumElts * (Src - Sources.begin());
7139     for (int j = 0; j < LanesDefined; ++j)
7140       LaneMask[j] = ExtractBase + j;
7141   }
7142
7143   // Final check before we try to produce nonsense...
7144   if (!isShuffleMaskLegal(Mask, ShuffleVT)) {
7145     LLVM_DEBUG(dbgs() << "Reshuffle failed: illegal shuffle mask\n");
7146     return SDValue();
7147   }
7148
7149   SDValue ShuffleOps[] = { DAG.getUNDEF(ShuffleVT), DAG.getUNDEF(ShuffleVT) };
7150   for (unsigned i = 0; i < Sources.size(); ++i)
7151     ShuffleOps[i] = Sources[i].ShuffleVec;
7152
7153   SDValue Shuffle = DAG.getVectorShuffle(ShuffleVT, dl, ShuffleOps[0],
7154                                          ShuffleOps[1], Mask);
7155   SDValue V = DAG.getNode(ISD::BITCAST, dl, VT, Shuffle);
7156
7157   LLVM_DEBUG(dbgs() << "Reshuffle, creating node: "; Shuffle.dump();
7158              dbgs() << "Reshuffle, creating node: "; V.dump(););
7159
7160   return V;
7161 }
7162
7163 // check if an EXT instruction can handle the shuffle mask when the
7164 // vector sources of the shuffle are the same.
7165 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
7166   unsigned NumElts = VT.getVectorNumElements();
7167
7168   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
7169   if (M[0] < 0)
7170     return false;
7171
7172   Imm = M[0];
7173
7174   // If this is a VEXT shuffle, the immediate value is the index of the first
7175   // element.  The other shuffle indices must be the successive elements after
7176   // the first one.
7177   unsigned ExpectedElt = Imm;
7178   for (unsigned i = 1; i < NumElts; ++i) {
7179     // Increment the expected index.  If it wraps around, just follow it
7180     // back to index zero and keep going.
7181     ++ExpectedElt;
7182     if (ExpectedElt == NumElts)
7183       ExpectedElt = 0;
7184
7185     if (M[i] < 0)
7186       continue; // ignore UNDEF indices
7187     if (ExpectedElt != static_cast<unsigned>(M[i]))
7188       return false;
7189   }
7190
7191   return true;
7192 }
7193
7194 // check if an EXT instruction can handle the shuffle mask when the
7195 // vector sources of the shuffle are different.
7196 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
7197                       unsigned &Imm) {
7198   // Look for the first non-undef element.
7199   const int *FirstRealElt = find_if(M, [](int Elt) { return Elt >= 0; });
7200
7201   // Benefit form APInt to handle overflow when calculating expected element.
7202   unsigned NumElts = VT.getVectorNumElements();
7203   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
7204   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
7205   // The following shuffle indices must be the successive elements after the
7206   // first real element.
7207   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
7208       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
7209   if (FirstWrongElt != M.end())
7210     return false;
7211
7212   // The index of an EXT is the first element if it is not UNDEF.
7213   // Watch out for the beginning UNDEFs. The EXT index should be the expected
7214   // value of the first element.  E.g.
7215   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
7216   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
7217   // ExpectedElt is the last mask index plus 1.
7218   Imm = ExpectedElt.getZExtValue();
7219
7220   // There are two difference cases requiring to reverse input vectors.
7221   // For example, for vector <4 x i32> we have the following cases,
7222   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
7223   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
7224   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
7225   // to reverse two input vectors.
7226   if (Imm < NumElts)
7227     ReverseEXT = true;
7228   else
7229     Imm -= NumElts;
7230
7231   return true;
7232 }
7233
7234 /// isREVMask - Check if a vector shuffle corresponds to a REV
7235 /// instruction with the specified blocksize.  (The order of the elements
7236 /// within each block of the vector is reversed.)
7237 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
7238   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
7239          "Only possible block sizes for REV are: 16, 32, 64");
7240
7241   unsigned EltSz = VT.getScalarSizeInBits();
7242   if (EltSz == 64)
7243     return false;
7244
7245   unsigned NumElts = VT.getVectorNumElements();
7246   unsigned BlockElts = M[0] + 1;
7247   // If the first shuffle index is UNDEF, be optimistic.
7248   if (M[0] < 0)
7249     BlockElts = BlockSize / EltSz;
7250
7251   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
7252     return false;
7253
7254   for (unsigned i = 0; i < NumElts; ++i) {
7255     if (M[i] < 0)
7256       continue; // ignore UNDEF indices
7257     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
7258       return false;
7259   }
7260
7261   return true;
7262 }
7263
7264 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
7265   unsigned NumElts = VT.getVectorNumElements();
7266   if (NumElts % 2 != 0)
7267     return false;
7268   WhichResult = (M[0] == 0 ? 0 : 1);
7269   unsigned Idx = WhichResult * NumElts / 2;
7270   for (unsigned i = 0; i != NumElts; i += 2) {
7271     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
7272         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
7273       return false;
7274     Idx += 1;
7275   }
7276
7277   return true;
7278 }
7279
7280 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
7281   unsigned NumElts = VT.getVectorNumElements();
7282   WhichResult = (M[0] == 0 ? 0 : 1);
7283   for (unsigned i = 0; i != NumElts; ++i) {
7284     if (M[i] < 0)
7285       continue; // ignore UNDEF indices
7286     if ((unsigned)M[i] != 2 * i + WhichResult)
7287       return false;
7288   }
7289
7290   return true;
7291 }
7292
7293 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
7294   unsigned NumElts = VT.getVectorNumElements();
7295   if (NumElts % 2 != 0)
7296     return false;
7297   WhichResult = (M[0] == 0 ? 0 : 1);
7298   for (unsigned i = 0; i < NumElts; i += 2) {
7299     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
7300         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
7301       return false;
7302   }
7303   return true;
7304 }
7305
7306 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
7307 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
7308 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
7309 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
7310   unsigned NumElts = VT.getVectorNumElements();
7311   if (NumElts % 2 != 0)
7312     return false;
7313   WhichResult = (M[0] == 0 ? 0 : 1);
7314   unsigned Idx = WhichResult * NumElts / 2;
7315   for (unsigned i = 0; i != NumElts; i += 2) {
7316     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
7317         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
7318       return false;
7319     Idx += 1;
7320   }
7321
7322   return true;
7323 }
7324
7325 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
7326 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
7327 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
7328 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
7329   unsigned Half = VT.getVectorNumElements() / 2;
7330   WhichResult = (M[0] == 0 ? 0 : 1);
7331   for (unsigned j = 0; j != 2; ++j) {
7332     unsigned Idx = WhichResult;
7333     for (unsigned i = 0; i != Half; ++i) {
7334       int MIdx = M[i + j * Half];
7335       if (MIdx >= 0 && (unsigned)MIdx != Idx)
7336         return false;
7337       Idx += 2;
7338     }
7339   }
7340
7341   return true;
7342 }
7343
7344 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
7345 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
7346 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
7347 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
7348   unsigned NumElts = VT.getVectorNumElements();
7349   if (NumElts % 2 != 0)
7350     return false;
7351   WhichResult = (M[0] == 0 ? 0 : 1);
7352   for (unsigned i = 0; i < NumElts; i += 2) {
7353     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
7354         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
7355       return false;
7356   }
7357   return true;
7358 }
7359
7360 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
7361                       bool &DstIsLeft, int &Anomaly) {
7362   if (M.size() != static_cast<size_t>(NumInputElements))
7363     return false;
7364
7365   int NumLHSMatch = 0, NumRHSMatch = 0;
7366   int LastLHSMismatch = -1, LastRHSMismatch = -1;
7367
7368   for (int i = 0; i < NumInputElements; ++i) {
7369     if (M[i] == -1) {
7370       ++NumLHSMatch;
7371       ++NumRHSMatch;
7372       continue;
7373     }
7374
7375     if (M[i] == i)
7376       ++NumLHSMatch;
7377     else
7378       LastLHSMismatch = i;
7379
7380     if (M[i] == i + NumInputElements)
7381       ++NumRHSMatch;
7382     else
7383       LastRHSMismatch = i;
7384   }
7385
7386   if (NumLHSMatch == NumInputElements - 1) {
7387     DstIsLeft = true;
7388     Anomaly = LastLHSMismatch;
7389     return true;
7390   } else if (NumRHSMatch == NumInputElements - 1) {
7391     DstIsLeft = false;
7392     Anomaly = LastRHSMismatch;
7393     return true;
7394   }
7395
7396   return false;
7397 }
7398
7399 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
7400   if (VT.getSizeInBits() != 128)
7401     return false;
7402
7403   unsigned NumElts = VT.getVectorNumElements();
7404
7405   for (int I = 0, E = NumElts / 2; I != E; I++) {
7406     if (Mask[I] != I)
7407       return false;
7408   }
7409
7410   int Offset = NumElts / 2;
7411   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
7412     if (Mask[I] != I + SplitLHS * Offset)
7413       return false;
7414   }
7415
7416   return true;
7417 }
7418
7419 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
7420   SDLoc DL(Op);
7421   EVT VT = Op.getValueType();
7422   SDValue V0 = Op.getOperand(0);
7423   SDValue V1 = Op.getOperand(1);
7424   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
7425
7426   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
7427       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
7428     return SDValue();
7429
7430   bool SplitV0 = V0.getValueSizeInBits() == 128;
7431
7432   if (!isConcatMask(Mask, VT, SplitV0))
7433     return SDValue();
7434
7435   EVT CastVT = VT.getHalfNumVectorElementsVT(*DAG.getContext());
7436   if (SplitV0) {
7437     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
7438                      DAG.getConstant(0, DL, MVT::i64));
7439   }
7440   if (V1.getValueSizeInBits() == 128) {
7441     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
7442                      DAG.getConstant(0, DL, MVT::i64));
7443   }
7444   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
7445 }
7446
7447 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
7448 /// the specified operations to build the shuffle.
7449 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
7450                                       SDValue RHS, SelectionDAG &DAG,
7451                                       const SDLoc &dl) {
7452   unsigned OpNum = (PFEntry >> 26) & 0x0F;
7453   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
7454   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
7455
7456   enum {
7457     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
7458     OP_VREV,
7459     OP_VDUP0,
7460     OP_VDUP1,
7461     OP_VDUP2,
7462     OP_VDUP3,
7463     OP_VEXT1,
7464     OP_VEXT2,
7465     OP_VEXT3,
7466     OP_VUZPL, // VUZP, left result
7467     OP_VUZPR, // VUZP, right result
7468     OP_VZIPL, // VZIP, left result
7469     OP_VZIPR, // VZIP, right result
7470     OP_VTRNL, // VTRN, left result
7471     OP_VTRNR  // VTRN, right result
7472   };
7473
7474   if (OpNum == OP_COPY) {
7475     if (LHSID == (1 * 9 + 2) * 9 + 3)
7476       return LHS;
7477     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
7478     return RHS;
7479   }
7480
7481   SDValue OpLHS, OpRHS;
7482   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
7483   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
7484   EVT VT = OpLHS.getValueType();
7485
7486   switch (OpNum) {
7487   default:
7488     llvm_unreachable("Unknown shuffle opcode!");
7489   case OP_VREV:
7490     // VREV divides the vector in half and swaps within the half.
7491     if (VT.getVectorElementType() == MVT::i32 ||
7492         VT.getVectorElementType() == MVT::f32)
7493       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
7494     // vrev <4 x i16> -> REV32
7495     if (VT.getVectorElementType() == MVT::i16 ||
7496         VT.getVectorElementType() == MVT::f16 ||
7497         VT.getVectorElementType() == MVT::bf16)
7498       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
7499     // vrev <4 x i8> -> REV16
7500     assert(VT.getVectorElementType() == MVT::i8);
7501     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
7502   case OP_VDUP0:
7503   case OP_VDUP1:
7504   case OP_VDUP2:
7505   case OP_VDUP3: {
7506     EVT EltTy = VT.getVectorElementType();
7507     unsigned Opcode;
7508     if (EltTy == MVT::i8)
7509       Opcode = AArch64ISD::DUPLANE8;
7510     else if (EltTy == MVT::i16 || EltTy == MVT::f16 || EltTy == MVT::bf16)
7511       Opcode = AArch64ISD::DUPLANE16;
7512     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
7513       Opcode = AArch64ISD::DUPLANE32;
7514     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
7515       Opcode = AArch64ISD::DUPLANE64;
7516     else
7517       llvm_unreachable("Invalid vector element type?");
7518
7519     if (VT.getSizeInBits() == 64)
7520       OpLHS = WidenVector(OpLHS, DAG);
7521     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, dl, MVT::i64);
7522     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
7523   }
7524   case OP_VEXT1:
7525   case OP_VEXT2:
7526   case OP_VEXT3: {
7527     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
7528     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
7529                        DAG.getConstant(Imm, dl, MVT::i32));
7530   }
7531   case OP_VUZPL:
7532     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
7533                        OpRHS);
7534   case OP_VUZPR:
7535     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
7536                        OpRHS);
7537   case OP_VZIPL:
7538     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
7539                        OpRHS);
7540   case OP_VZIPR:
7541     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
7542                        OpRHS);
7543   case OP_VTRNL:
7544     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
7545                        OpRHS);
7546   case OP_VTRNR:
7547     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
7548                        OpRHS);
7549   }
7550 }
7551
7552 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
7553                            SelectionDAG &DAG) {
7554   // Check to see if we can use the TBL instruction.
7555   SDValue V1 = Op.getOperand(0);
7556   SDValue V2 = Op.getOperand(1);
7557   SDLoc DL(Op);
7558
7559   EVT EltVT = Op.getValueType().getVectorElementType();
7560   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
7561
7562   SmallVector<SDValue, 8> TBLMask;
7563   for (int Val : ShuffleMask) {
7564     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
7565       unsigned Offset = Byte + Val * BytesPerElt;
7566       TBLMask.push_back(DAG.getConstant(Offset, DL, MVT::i32));
7567     }
7568   }
7569
7570   MVT IndexVT = MVT::v8i8;
7571   unsigned IndexLen = 8;
7572   if (Op.getValueSizeInBits() == 128) {
7573     IndexVT = MVT::v16i8;
7574     IndexLen = 16;
7575   }
7576
7577   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
7578   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
7579
7580   SDValue Shuffle;
7581   if (V2.getNode()->isUndef()) {
7582     if (IndexLen == 8)
7583       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
7584     Shuffle = DAG.getNode(
7585         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
7586         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, DL, MVT::i32), V1Cst,
7587         DAG.getBuildVector(IndexVT, DL,
7588                            makeArrayRef(TBLMask.data(), IndexLen)));
7589   } else {
7590     if (IndexLen == 8) {
7591       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
7592       Shuffle = DAG.getNode(
7593           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
7594           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, DL, MVT::i32), V1Cst,
7595           DAG.getBuildVector(IndexVT, DL,
7596                              makeArrayRef(TBLMask.data(), IndexLen)));
7597     } else {
7598       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
7599       // cannot currently represent the register constraints on the input
7600       // table registers.
7601       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
7602       //                   DAG.getBuildVector(IndexVT, DL, &TBLMask[0],
7603       //                   IndexLen));
7604       Shuffle = DAG.getNode(
7605           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
7606           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, DL, MVT::i32), V1Cst,
7607           V2Cst, DAG.getBuildVector(IndexVT, DL,
7608                                     makeArrayRef(TBLMask.data(), IndexLen)));
7609     }
7610   }
7611   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
7612 }
7613
7614 static unsigned getDUPLANEOp(EVT EltType) {
7615   if (EltType == MVT::i8)
7616     return AArch64ISD::DUPLANE8;
7617   if (EltType == MVT::i16 || EltType == MVT::f16 || EltType == MVT::bf16)
7618     return AArch64ISD::DUPLANE16;
7619   if (EltType == MVT::i32 || EltType == MVT::f32)
7620     return AArch64ISD::DUPLANE32;
7621   if (EltType == MVT::i64 || EltType == MVT::f64)
7622     return AArch64ISD::DUPLANE64;
7623
7624   llvm_unreachable("Invalid vector element type?");
7625 }
7626
7627 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
7628                                                    SelectionDAG &DAG) const {
7629   SDLoc dl(Op);
7630   EVT VT = Op.getValueType();
7631
7632   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
7633
7634   // Convert shuffles that are directly supported on NEON to target-specific
7635   // DAG nodes, instead of keeping them as shuffles and matching them again
7636   // during code selection.  This is more efficient and avoids the possibility
7637   // of inconsistencies between legalization and selection.
7638   ArrayRef<int> ShuffleMask = SVN->getMask();
7639
7640   SDValue V1 = Op.getOperand(0);
7641   SDValue V2 = Op.getOperand(1);
7642
7643   if (SVN->isSplat()) {
7644     int Lane = SVN->getSplatIndex();
7645     // If this is undef splat, generate it via "just" vdup, if possible.
7646     if (Lane == -1)
7647       Lane = 0;
7648
7649     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
7650       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
7651                          V1.getOperand(0));
7652     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
7653     // constant. If so, we can just reference the lane's definition directly.
7654     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
7655         !isa<ConstantSDNode>(V1.getOperand(Lane)))
7656       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
7657
7658     // Otherwise, duplicate from the lane of the input vector.
7659     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
7660
7661     // Try to eliminate a bitcasted extract subvector before a DUPLANE.
7662     auto getScaledOffsetDup = [](SDValue BitCast, int &LaneC, MVT &CastVT) {
7663       // Match: dup (bitcast (extract_subv X, C)), LaneC
7664       if (BitCast.getOpcode() != ISD::BITCAST ||
7665           BitCast.getOperand(0).getOpcode() != ISD::EXTRACT_SUBVECTOR)
7666         return false;
7667
7668       // The extract index must align in the destination type. That may not
7669       // happen if the bitcast is from narrow to wide type.
7670       SDValue Extract = BitCast.getOperand(0);
7671       unsigned ExtIdx = Extract.getConstantOperandVal(1);
7672       unsigned SrcEltBitWidth = Extract.getScalarValueSizeInBits();
7673       unsigned ExtIdxInBits = ExtIdx * SrcEltBitWidth;
7674       unsigned CastedEltBitWidth = BitCast.getScalarValueSizeInBits();
7675       if (ExtIdxInBits % CastedEltBitWidth != 0)
7676         return false;
7677
7678       // Update the lane value by offsetting with the scaled extract index.
7679       LaneC += ExtIdxInBits / CastedEltBitWidth;
7680
7681       // Determine the casted vector type of the wide vector input.
7682       // dup (bitcast (extract_subv X, C)), LaneC --> dup (bitcast X), LaneC'
7683       // Examples:
7684       // dup (bitcast (extract_subv v2f64 X, 1) to v2f32), 1 --> dup v4f32 X, 3
7685       // dup (bitcast (extract_subv v16i8 X, 8) to v4i16), 1 --> dup v8i16 X, 5
7686       unsigned SrcVecNumElts =
7687           Extract.getOperand(0).getValueSizeInBits() / CastedEltBitWidth;
7688       CastVT = MVT::getVectorVT(BitCast.getSimpleValueType().getScalarType(),
7689                                 SrcVecNumElts);
7690       return true;
7691     };
7692     MVT CastVT;
7693     if (getScaledOffsetDup(V1, Lane, CastVT)) {
7694       V1 = DAG.getBitcast(CastVT, V1.getOperand(0).getOperand(0));
7695     } else if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
7696       // The lane is incremented by the index of the extract.
7697       // Example: dup v2f32 (extract v4f32 X, 2), 1 --> dup v4f32 X, 3
7698       Lane += V1.getConstantOperandVal(1);
7699       V1 = V1.getOperand(0);
7700     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
7701       // The lane is decremented if we are splatting from the 2nd operand.
7702       // Example: dup v4i32 (concat v2i32 X, v2i32 Y), 3 --> dup v4i32 Y, 1
7703       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
7704       Lane -= Idx * VT.getVectorNumElements() / 2;
7705       V1 = WidenVector(V1.getOperand(Idx), DAG);
7706     } else if (VT.getSizeInBits() == 64) {
7707       // Widen the operand to 128-bit register with undef.
7708       V1 = WidenVector(V1, DAG);
7709     }
7710     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, dl, MVT::i64));
7711   }
7712
7713   if (isREVMask(ShuffleMask, VT, 64))
7714     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
7715   if (isREVMask(ShuffleMask, VT, 32))
7716     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
7717   if (isREVMask(ShuffleMask, VT, 16))
7718     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
7719
7720   bool ReverseEXT = false;
7721   unsigned Imm;
7722   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
7723     if (ReverseEXT)
7724       std::swap(V1, V2);
7725     Imm *= getExtFactor(V1);
7726     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
7727                        DAG.getConstant(Imm, dl, MVT::i32));
7728   } else if (V2->isUndef() && isSingletonEXTMask(ShuffleMask, VT, Imm)) {
7729     Imm *= getExtFactor(V1);
7730     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
7731                        DAG.getConstant(Imm, dl, MVT::i32));
7732   }
7733
7734   unsigned WhichResult;
7735   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
7736     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
7737     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
7738   }
7739   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
7740     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
7741     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
7742   }
7743   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
7744     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
7745     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
7746   }
7747
7748   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
7749     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
7750     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
7751   }
7752   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
7753     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
7754     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
7755   }
7756   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
7757     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
7758     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
7759   }
7760
7761   if (SDValue Concat = tryFormConcatFromShuffle(Op, DAG))
7762     return Concat;
7763
7764   bool DstIsLeft;
7765   int Anomaly;
7766   int NumInputElements = V1.getValueType().getVectorNumElements();
7767   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
7768     SDValue DstVec = DstIsLeft ? V1 : V2;
7769     SDValue DstLaneV = DAG.getConstant(Anomaly, dl, MVT::i64);
7770
7771     SDValue SrcVec = V1;
7772     int SrcLane = ShuffleMask[Anomaly];
7773     if (SrcLane >= NumInputElements) {
7774       SrcVec = V2;
7775       SrcLane -= VT.getVectorNumElements();
7776     }
7777     SDValue SrcLaneV = DAG.getConstant(SrcLane, dl, MVT::i64);
7778
7779     EVT ScalarVT = VT.getVectorElementType();
7780
7781     if (ScalarVT.getSizeInBits() < 32 && ScalarVT.isInteger())
7782       ScalarVT = MVT::i32;
7783
7784     return DAG.getNode(
7785         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
7786         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
7787         DstLaneV);
7788   }
7789
7790   // If the shuffle is not directly supported and it has 4 elements, use
7791   // the PerfectShuffle-generated table to synthesize it from other shuffles.
7792   unsigned NumElts = VT.getVectorNumElements();
7793   if (NumElts == 4) {
7794     unsigned PFIndexes[4];
7795     for (unsigned i = 0; i != 4; ++i) {
7796       if (ShuffleMask[i] < 0)
7797         PFIndexes[i] = 8;
7798       else
7799         PFIndexes[i] = ShuffleMask[i];
7800     }
7801
7802     // Compute the index in the perfect shuffle table.
7803     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
7804                             PFIndexes[2] * 9 + PFIndexes[3];
7805     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
7806     unsigned Cost = (PFEntry >> 30);
7807
7808     if (Cost <= 4)
7809       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
7810   }
7811
7812   return GenerateTBL(Op, ShuffleMask, DAG);
7813 }
7814
7815 SDValue AArch64TargetLowering::LowerSPLAT_VECTOR(SDValue Op,
7816                                                  SelectionDAG &DAG) const {
7817   SDLoc dl(Op);
7818   EVT VT = Op.getValueType();
7819   EVT ElemVT = VT.getScalarType();
7820
7821   SDValue SplatVal = Op.getOperand(0);
7822
7823   // Extend input splat value where needed to fit into a GPR (32b or 64b only)
7824   // FPRs don't have this restriction.
7825   switch (ElemVT.getSimpleVT().SimpleTy) {
7826   case MVT::i1: {
7827     // The only legal i1 vectors are SVE vectors, so we can use SVE-specific
7828     // lowering code.
7829     if (auto *ConstVal = dyn_cast<ConstantSDNode>(SplatVal)) {
7830       if (ConstVal->isOne())
7831         return getPTrue(DAG, dl, VT, AArch64SVEPredPattern::all);
7832       // TODO: Add special case for constant false
7833     }
7834     // The general case of i1.  There isn't any natural way to do this,
7835     // so we use some trickery with whilelo.
7836     SplatVal = DAG.getAnyExtOrTrunc(SplatVal, dl, MVT::i64);
7837     SplatVal = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::i64, SplatVal,
7838                            DAG.getValueType(MVT::i1));
7839     SDValue ID = DAG.getTargetConstant(Intrinsic::aarch64_sve_whilelo, dl,
7840                                        MVT::i64);
7841     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT, ID,
7842                        DAG.getConstant(0, dl, MVT::i64), SplatVal);
7843   }
7844   case MVT::i8:
7845   case MVT::i16:
7846   case MVT::i32:
7847     SplatVal = DAG.getAnyExtOrTrunc(SplatVal, dl, MVT::i32);
7848     break;
7849   case MVT::i64:
7850     SplatVal = DAG.getAnyExtOrTrunc(SplatVal, dl, MVT::i64);
7851     break;
7852   case MVT::f16:
7853   case MVT::bf16:
7854   case MVT::f32:
7855   case MVT::f64:
7856     // Fine as is
7857     break;
7858   default:
7859     report_fatal_error("Unsupported SPLAT_VECTOR input operand type");
7860   }
7861
7862   return DAG.getNode(AArch64ISD::DUP, dl, VT, SplatVal);
7863 }
7864
7865 SDValue AArch64TargetLowering::LowerDUPQLane(SDValue Op,
7866                                              SelectionDAG &DAG) const {
7867   SDLoc DL(Op);
7868
7869   EVT VT = Op.getValueType();
7870   if (!isTypeLegal(VT) || !VT.isScalableVector())
7871     return SDValue();
7872
7873   // Current lowering only supports the SVE-ACLE types.
7874   if (VT.getSizeInBits().getKnownMinSize() != AArch64::SVEBitsPerBlock)
7875     return SDValue();
7876
7877   // The DUPQ operation is indepedent of element type so normalise to i64s.
7878   SDValue V = DAG.getNode(ISD::BITCAST, DL, MVT::nxv2i64, Op.getOperand(1));
7879   SDValue Idx128 = Op.getOperand(2);
7880
7881   // DUPQ can be used when idx is in range.
7882   auto *CIdx = dyn_cast<ConstantSDNode>(Idx128);
7883   if (CIdx && (CIdx->getZExtValue() <= 3)) {
7884     SDValue CI = DAG.getTargetConstant(CIdx->getZExtValue(), DL, MVT::i64);
7885     SDNode *DUPQ =
7886         DAG.getMachineNode(AArch64::DUP_ZZI_Q, DL, MVT::nxv2i64, V, CI);
7887     return DAG.getNode(ISD::BITCAST, DL, VT, SDValue(DUPQ, 0));
7888   }
7889
7890   // The ACLE says this must produce the same result as:
7891   //   svtbl(data, svadd_x(svptrue_b64(),
7892   //                       svand_x(svptrue_b64(), svindex_u64(0, 1), 1),
7893   //                       index * 2))
7894   SDValue One = DAG.getConstant(1, DL, MVT::i64);
7895   SDValue SplatOne = DAG.getNode(ISD::SPLAT_VECTOR, DL, MVT::nxv2i64, One);
7896
7897   // create the vector 0,1,0,1,...
7898   SDValue Zero = DAG.getConstant(0, DL, MVT::i64);
7899   SDValue SV = DAG.getNode(AArch64ISD::INDEX_VECTOR,
7900                            DL, MVT::nxv2i64, Zero, One);
7901   SV = DAG.getNode(ISD::AND, DL, MVT::nxv2i64, SV, SplatOne);
7902
7903   // create the vector idx64,idx64+1,idx64,idx64+1,...
7904   SDValue Idx64 = DAG.getNode(ISD::ADD, DL, MVT::i64, Idx128, Idx128);
7905   SDValue SplatIdx64 = DAG.getNode(ISD::SPLAT_VECTOR, DL, MVT::nxv2i64, Idx64);
7906   SDValue ShuffleMask = DAG.getNode(ISD::ADD, DL, MVT::nxv2i64, SV, SplatIdx64);
7907
7908   // create the vector Val[idx64],Val[idx64+1],Val[idx64],Val[idx64+1],...
7909   SDValue TBL = DAG.getNode(AArch64ISD::TBL, DL, MVT::nxv2i64, V, ShuffleMask);
7910   return DAG.getNode(ISD::BITCAST, DL, VT, TBL);
7911 }
7912
7913
7914 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
7915                                APInt &UndefBits) {
7916   EVT VT = BVN->getValueType(0);
7917   APInt SplatBits, SplatUndef;
7918   unsigned SplatBitSize;
7919   bool HasAnyUndefs;
7920   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
7921     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
7922
7923     for (unsigned i = 0; i < NumSplats; ++i) {
7924       CnstBits <<= SplatBitSize;
7925       UndefBits <<= SplatBitSize;
7926       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
7927       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
7928     }
7929
7930     return true;
7931   }
7932
7933   return false;
7934 }
7935
7936 // Try 64-bit splatted SIMD immediate.
7937 static SDValue tryAdvSIMDModImm64(unsigned NewOp, SDValue Op, SelectionDAG &DAG,
7938                                  const APInt &Bits) {
7939   if (Bits.getHiBits(64) == Bits.getLoBits(64)) {
7940     uint64_t Value = Bits.zextOrTrunc(64).getZExtValue();
7941     EVT VT = Op.getValueType();
7942     MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v2i64 : MVT::f64;
7943
7944     if (AArch64_AM::isAdvSIMDModImmType10(Value)) {
7945       Value = AArch64_AM::encodeAdvSIMDModImmType10(Value);
7946
7947       SDLoc dl(Op);
7948       SDValue Mov = DAG.getNode(NewOp, dl, MovTy,
7949                                 DAG.getConstant(Value, dl, MVT::i32));
7950       return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
7951     }
7952   }
7953
7954   return SDValue();
7955 }
7956
7957 // Try 32-bit splatted SIMD immediate.
7958 static SDValue tryAdvSIMDModImm32(unsigned NewOp, SDValue Op, SelectionDAG &DAG,
7959                                   const APInt &Bits,
7960                                   const SDValue *LHS = nullptr) {
7961   if (Bits.getHiBits(64) == Bits.getLoBits(64)) {
7962     uint64_t Value = Bits.zextOrTrunc(64).getZExtValue();
7963     EVT VT = Op.getValueType();
7964     MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
7965     bool isAdvSIMDModImm = false;
7966     uint64_t Shift;
7967
7968     if ((isAdvSIMDModImm = AArch64_AM::isAdvSIMDModImmType1(Value))) {
7969       Value = AArch64_AM::encodeAdvSIMDModImmType1(Value);
7970       Shift = 0;
7971     }
7972     else if ((isAdvSIMDModImm = AArch64_AM::isAdvSIMDModImmType2(Value))) {
7973       Value = AArch64_AM::encodeAdvSIMDModImmType2(Value);
7974       Shift = 8;
7975     }
7976     else if ((isAdvSIMDModImm = AArch64_AM::isAdvSIMDModImmType3(Value))) {
7977       Value = AArch64_AM::encodeAdvSIMDModImmType3(Value);
7978       Shift = 16;
7979     }
7980     else if ((isAdvSIMDModImm = AArch64_AM::isAdvSIMDModImmType4(Value))) {
7981       Value = AArch64_AM::encodeAdvSIMDModImmType4(Value);
7982       Shift = 24;
7983     }
7984
7985     if (isAdvSIMDModImm) {
7986       SDLoc dl(Op);
7987       SDValue Mov;
7988
7989       if (LHS)
7990         Mov = DAG.getNode(NewOp, dl, MovTy, *LHS,
7991                           DAG.getConstant(Value, dl, MVT::i32),
7992                           DAG.getConstant(Shift, dl, MVT::i32));
7993       else
7994         Mov = DAG.getNode(NewOp, dl, MovTy,
7995                           DAG.getConstant(Value, dl, MVT::i32),
7996                           DAG.getConstant(Shift, dl, MVT::i32));
7997
7998       return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
7999     }
8000   }
8001
8002   return SDValue();
8003 }
8004
8005 // Try 16-bit splatted SIMD immediate.
8006 static SDValue tryAdvSIMDModImm16(unsigned NewOp, SDValue Op, SelectionDAG &DAG,
8007                                   const APInt &Bits,
8008                                   const SDValue *LHS = nullptr) {
8009   if (Bits.getHiBits(64) == Bits.getLoBits(64)) {
8010     uint64_t Value = Bits.zextOrTrunc(64).getZExtValue();
8011     EVT VT = Op.getValueType();
8012     MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
8013     bool isAdvSIMDModImm = false;
8014     uint64_t Shift;
8015
8016     if ((isAdvSIMDModImm = AArch64_AM::isAdvSIMDModImmType5(Value))) {
8017       Value = AArch64_AM::encodeAdvSIMDModImmType5(Value);
8018       Shift = 0;
8019     }
8020     else if ((isAdvSIMDModImm = AArch64_AM::isAdvSIMDModImmType6(Value))) {
8021       Value = AArch64_AM::encodeAdvSIMDModImmType6(Value);
8022       Shift = 8;
8023     }
8024
8025     if (isAdvSIMDModImm) {
8026       SDLoc dl(Op);
8027       SDValue Mov;
8028
8029       if (LHS)
8030         Mov = DAG.getNode(NewOp, dl, MovTy, *LHS,
8031                           DAG.getConstant(Value, dl, MVT::i32),
8032                           DAG.getConstant(Shift, dl, MVT::i32));
8033       else
8034         Mov = DAG.getNode(NewOp, dl, MovTy,
8035                           DAG.getConstant(Value, dl, MVT::i32),
8036                           DAG.getConstant(Shift, dl, MVT::i32));
8037
8038       return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
8039     }
8040   }
8041
8042   return SDValue();
8043 }
8044
8045 // Try 32-bit splatted SIMD immediate with shifted ones.
8046 static SDValue tryAdvSIMDModImm321s(unsigned NewOp, SDValue Op,
8047                                     SelectionDAG &DAG, const APInt &Bits) {
8048   if (Bits.getHiBits(64) == Bits.getLoBits(64)) {
8049     uint64_t Value = Bits.zextOrTrunc(64).getZExtValue();
8050     EVT VT = Op.getValueType();
8051     MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
8052     bool isAdvSIMDModImm = false;
8053     uint64_t Shift;
8054
8055     if ((isAdvSIMDModImm = AArch64_AM::isAdvSIMDModImmType7(Value))) {
8056       Value = AArch64_AM::encodeAdvSIMDModImmType7(Value);
8057       Shift = 264;
8058     }
8059     else if ((isAdvSIMDModImm = AArch64_AM::isAdvSIMDModImmType8(Value))) {
8060       Value = AArch64_AM::encodeAdvSIMDModImmType8(Value);
8061       Shift = 272;
8062     }
8063
8064     if (isAdvSIMDModImm) {
8065       SDLoc dl(Op);
8066       SDValue Mov = DAG.getNode(NewOp, dl, MovTy,
8067                                 DAG.getConstant(Value, dl, MVT::i32),
8068                                 DAG.getConstant(Shift, dl, MVT::i32));
8069       return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
8070     }
8071   }
8072
8073   return SDValue();
8074 }
8075
8076 // Try 8-bit splatted SIMD immediate.
8077 static SDValue tryAdvSIMDModImm8(unsigned NewOp, SDValue Op, SelectionDAG &DAG,
8078                                  const APInt &Bits) {
8079   if (Bits.getHiBits(64) == Bits.getLoBits(64)) {
8080     uint64_t Value = Bits.zextOrTrunc(64).getZExtValue();
8081     EVT VT = Op.getValueType();
8082     MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
8083
8084     if (AArch64_AM::isAdvSIMDModImmType9(Value)) {
8085       Value = AArch64_AM::encodeAdvSIMDModImmType9(Value);
8086
8087       SDLoc dl(Op);
8088       SDValue Mov = DAG.getNode(NewOp, dl, MovTy,
8089                                 DAG.getConstant(Value, dl, MVT::i32));
8090       return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
8091     }
8092   }
8093
8094   return SDValue();
8095 }
8096
8097 // Try FP splatted SIMD immediate.
8098 static SDValue tryAdvSIMDModImmFP(unsigned NewOp, SDValue Op, SelectionDAG &DAG,
8099                                   const APInt &Bits) {
8100   if (Bits.getHiBits(64) == Bits.getLoBits(64)) {
8101     uint64_t Value = Bits.zextOrTrunc(64).getZExtValue();
8102     EVT VT = Op.getValueType();
8103     bool isWide = (VT.getSizeInBits() == 128);
8104     MVT MovTy;
8105     bool isAdvSIMDModImm = false;
8106
8107     if ((isAdvSIMDModImm = AArch64_AM::isAdvSIMDModImmType11(Value))) {
8108       Value = AArch64_AM::encodeAdvSIMDModImmType11(Value);
8109       MovTy = isWide ? MVT::v4f32 : MVT::v2f32;
8110     }
8111     else if (isWide &&
8112              (isAdvSIMDModImm = AArch64_AM::isAdvSIMDModImmType12(Value))) {
8113       Value = AArch64_AM::encodeAdvSIMDModImmType12(Value);
8114       MovTy = MVT::v2f64;
8115     }
8116
8117     if (isAdvSIMDModImm) {
8118       SDLoc dl(Op);
8119       SDValue Mov = DAG.getNode(NewOp, dl, MovTy,
8120                                 DAG.getConstant(Value, dl, MVT::i32));
8121       return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
8122     }
8123   }
8124
8125   return SDValue();
8126 }
8127
8128 // Specialized code to quickly find if PotentialBVec is a BuildVector that
8129 // consists of only the same constant int value, returned in reference arg
8130 // ConstVal
8131 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
8132                                      uint64_t &ConstVal) {
8133   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
8134   if (!Bvec)
8135     return false;
8136   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
8137   if (!FirstElt)
8138     return false;
8139   EVT VT = Bvec->getValueType(0);
8140   unsigned NumElts = VT.getVectorNumElements();
8141   for (unsigned i = 1; i < NumElts; ++i)
8142     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
8143       return false;
8144   ConstVal = FirstElt->getZExtValue();
8145   return true;
8146 }
8147
8148 static unsigned getIntrinsicID(const SDNode *N) {
8149   unsigned Opcode = N->getOpcode();
8150   switch (Opcode) {
8151   default:
8152     return Intrinsic::not_intrinsic;
8153   case ISD::INTRINSIC_WO_CHAIN: {
8154     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
8155     if (IID < Intrinsic::num_intrinsics)
8156       return IID;
8157     return Intrinsic::not_intrinsic;
8158   }
8159   }
8160 }
8161
8162 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
8163 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
8164 // BUILD_VECTORs with constant element C1, C2 is a constant, and:
8165 //   - for the SLI case: C1 == ~(Ones(ElemSizeInBits) << C2)
8166 //   - for the SRI case: C1 == ~(Ones(ElemSizeInBits) >> C2)
8167 // The (or (lsl Y, C2), (and X, BvecC1)) case is also handled.
8168 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
8169   EVT VT = N->getValueType(0);
8170
8171   if (!VT.isVector())
8172     return SDValue();
8173
8174   SDLoc DL(N);
8175
8176   SDValue And;
8177   SDValue Shift;
8178
8179   SDValue FirstOp = N->getOperand(0);
8180   unsigned FirstOpc = FirstOp.getOpcode();
8181   SDValue SecondOp = N->getOperand(1);
8182   unsigned SecondOpc = SecondOp.getOpcode();
8183
8184   // Is one of the operands an AND or a BICi? The AND may have been optimised to
8185   // a BICi in order to use an immediate instead of a register.
8186   // Is the other operand an shl or lshr? This will have been turned into:
8187   // AArch64ISD::VSHL vector, #shift or AArch64ISD::VLSHR vector, #shift.
8188   if ((FirstOpc == ISD::AND || FirstOpc == AArch64ISD::BICi) &&
8189       (SecondOpc == AArch64ISD::VSHL || SecondOpc == AArch64ISD::VLSHR)) {
8190     And = FirstOp;
8191     Shift = SecondOp;
8192
8193   } else if ((SecondOpc == ISD::AND || SecondOpc == AArch64ISD::BICi) &&
8194              (FirstOpc == AArch64ISD::VSHL || FirstOpc == AArch64ISD::VLSHR)) {
8195     And = SecondOp;
8196     Shift = FirstOp;
8197   } else
8198     return SDValue();
8199
8200   bool IsAnd = And.getOpcode() == ISD::AND;
8201   bool IsShiftRight = Shift.getOpcode() == AArch64ISD::VLSHR;
8202
8203   // Is the shift amount constant?
8204   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
8205   if (!C2node)
8206     return SDValue();
8207
8208   uint64_t C1;
8209   if (IsAnd) {
8210     // Is the and mask vector all constant?
8211     if (!isAllConstantBuildVector(And.getOperand(1), C1))
8212       return SDValue();
8213   } else {
8214     // Reconstruct the corresponding AND immediate from the two BICi immediates.
8215     ConstantSDNode *C1nodeImm = dyn_cast<ConstantSDNode>(And.getOperand(1));
8216     ConstantSDNode *C1nodeShift = dyn_cast<ConstantSDNode>(And.getOperand(2));
8217     assert(C1nodeImm && C1nodeShift);
8218     C1 = ~(C1nodeImm->getZExtValue() << C1nodeShift->getZExtValue());
8219   }
8220
8221   // Is C1 == ~(Ones(ElemSizeInBits) << C2) or
8222   // C1 == ~(Ones(ElemSizeInBits) >> C2), taking into account
8223   // how much one can shift elements of a particular size?
8224   uint64_t C2 = C2node->getZExtValue();
8225   unsigned ElemSizeInBits = VT.getScalarSizeInBits();
8226   if (C2 > ElemSizeInBits)
8227     return SDValue();
8228
8229   APInt C1AsAPInt(ElemSizeInBits, C1);
8230   APInt RequiredC1 = IsShiftRight ? APInt::getHighBitsSet(ElemSizeInBits, C2)
8231                                   : APInt::getLowBitsSet(ElemSizeInBits, C2);
8232   if (C1AsAPInt != RequiredC1)
8233     return SDValue();
8234
8235   SDValue X = And.getOperand(0);
8236   SDValue Y = Shift.getOperand(0);
8237
8238   unsigned Inst = IsShiftRight ? AArch64ISD::VSRI : AArch64ISD::VSLI;
8239   SDValue ResultSLI = DAG.getNode(Inst, DL, VT, X, Y, Shift.getOperand(1));
8240
8241   LLVM_DEBUG(dbgs() << "aarch64-lower: transformed: \n");
8242   LLVM_DEBUG(N->dump(&DAG));
8243   LLVM_DEBUG(dbgs() << "into: \n");
8244   LLVM_DEBUG(ResultSLI->dump(&DAG));
8245
8246   ++NumShiftInserts;
8247   return ResultSLI;
8248 }
8249
8250 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
8251                                              SelectionDAG &DAG) const {
8252   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
8253   if (SDValue Res = tryLowerToSLI(Op.getNode(), DAG))
8254     return Res;
8255
8256   EVT VT = Op.getValueType();
8257
8258   SDValue LHS = Op.getOperand(0);
8259   BuildVectorSDNode *BVN =
8260       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
8261   if (!BVN) {
8262     // OR commutes, so try swapping the operands.
8263     LHS = Op.getOperand(1);
8264     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
8265   }
8266   if (!BVN)
8267     return Op;
8268
8269   APInt DefBits(VT.getSizeInBits(), 0);
8270   APInt UndefBits(VT.getSizeInBits(), 0);
8271   if (resolveBuildVector(BVN, DefBits, UndefBits)) {
8272     SDValue NewOp;
8273
8274     if ((NewOp = tryAdvSIMDModImm32(AArch64ISD::ORRi, Op, DAG,
8275                                     DefBits, &LHS)) ||
8276         (NewOp = tryAdvSIMDModImm16(AArch64ISD::ORRi, Op, DAG,
8277                                     DefBits, &LHS)))
8278       return NewOp;
8279
8280     if ((NewOp = tryAdvSIMDModImm32(AArch64ISD::ORRi, Op, DAG,
8281                                     UndefBits, &LHS)) ||
8282         (NewOp = tryAdvSIMDModImm16(AArch64ISD::ORRi, Op, DAG,
8283                                     UndefBits, &LHS)))
8284       return NewOp;
8285   }
8286
8287   // We can always fall back to a non-immediate OR.
8288   return Op;
8289 }
8290
8291 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
8292 // be truncated to fit element width.
8293 static SDValue NormalizeBuildVector(SDValue Op,
8294                                     SelectionDAG &DAG) {
8295   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
8296   SDLoc dl(Op);
8297   EVT VT = Op.getValueType();
8298   EVT EltTy= VT.getVectorElementType();
8299
8300   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
8301     return Op;
8302
8303   SmallVector<SDValue, 16> Ops;
8304   for (SDValue Lane : Op->ops()) {
8305     // For integer vectors, type legalization would have promoted the
8306     // operands already. Otherwise, if Op is a floating-point splat
8307     // (with operands cast to integers), then the only possibilities
8308     // are constants and UNDEFs.
8309     if (auto *CstLane = dyn_cast<ConstantSDNode>(Lane)) {
8310       APInt LowBits(EltTy.getSizeInBits(),
8311                     CstLane->getZExtValue());
8312       Lane = DAG.getConstant(LowBits.getZExtValue(), dl, MVT::i32);
8313     } else if (Lane.getNode()->isUndef()) {
8314       Lane = DAG.getUNDEF(MVT::i32);
8315     } else {
8316       assert(Lane.getValueType() == MVT::i32 &&
8317              "Unexpected BUILD_VECTOR operand type");
8318     }
8319     Ops.push_back(Lane);
8320   }
8321   return DAG.getBuildVector(VT, dl, Ops);
8322 }
8323
8324 static SDValue ConstantBuildVector(SDValue Op, SelectionDAG &DAG) {
8325   EVT VT = Op.getValueType();
8326
8327   APInt DefBits(VT.getSizeInBits(), 0);
8328   APInt UndefBits(VT.getSizeInBits(), 0);
8329   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
8330   if (resolveBuildVector(BVN, DefBits, UndefBits)) {
8331     SDValue NewOp;
8332     if ((NewOp = tryAdvSIMDModImm64(AArch64ISD::MOVIedit, Op, DAG, DefBits)) ||
8333         (NewOp = tryAdvSIMDModImm32(AArch64ISD::MOVIshift, Op, DAG, DefBits)) ||
8334         (NewOp = tryAdvSIMDModImm321s(AArch64ISD::MOVImsl, Op, DAG, DefBits)) ||
8335         (NewOp = tryAdvSIMDModImm16(AArch64ISD::MOVIshift, Op, DAG, DefBits)) ||
8336         (NewOp = tryAdvSIMDModImm8(AArch64ISD::MOVI, Op, DAG, DefBits)) ||
8337         (NewOp = tryAdvSIMDModImmFP(AArch64ISD::FMOV, Op, DAG, DefBits)))
8338       return NewOp;
8339
8340     DefBits = ~DefBits;
8341     if ((NewOp = tryAdvSIMDModImm32(AArch64ISD::MVNIshift, Op, DAG, DefBits)) ||
8342         (NewOp = tryAdvSIMDModImm321s(AArch64ISD::MVNImsl, Op, DAG, DefBits)) ||
8343         (NewOp = tryAdvSIMDModImm16(AArch64ISD::MVNIshift, Op, DAG, DefBits)))
8344       return NewOp;
8345
8346     DefBits = UndefBits;
8347     if ((NewOp = tryAdvSIMDModImm64(AArch64ISD::MOVIedit, Op, DAG, DefBits)) ||
8348         (NewOp = tryAdvSIMDModImm32(AArch64ISD::MOVIshift, Op, DAG, DefBits)) ||
8349         (NewOp = tryAdvSIMDModImm321s(AArch64ISD::MOVImsl, Op, DAG, DefBits)) ||
8350         (NewOp = tryAdvSIMDModImm16(AArch64ISD::MOVIshift, Op, DAG, DefBits)) ||
8351         (NewOp = tryAdvSIMDModImm8(AArch64ISD::MOVI, Op, DAG, DefBits)) ||
8352         (NewOp = tryAdvSIMDModImmFP(AArch64ISD::FMOV, Op, DAG, DefBits)))
8353       return NewOp;
8354
8355     DefBits = ~UndefBits;
8356     if ((NewOp = tryAdvSIMDModImm32(AArch64ISD::MVNIshift, Op, DAG, DefBits)) ||
8357         (NewOp = tryAdvSIMDModImm321s(AArch64ISD::MVNImsl, Op, DAG, DefBits)) ||
8358         (NewOp = tryAdvSIMDModImm16(AArch64ISD::MVNIshift, Op, DAG, DefBits)))
8359       return NewOp;
8360   }
8361
8362   return SDValue();
8363 }
8364
8365 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
8366                                                  SelectionDAG &DAG) const {
8367   EVT VT = Op.getValueType();
8368
8369   // Try to build a simple constant vector.
8370   Op = NormalizeBuildVector(Op, DAG);
8371   if (VT.isInteger()) {
8372     // Certain vector constants, used to express things like logical NOT and
8373     // arithmetic NEG, are passed through unmodified.  This allows special
8374     // patterns for these operations to match, which will lower these constants
8375     // to whatever is proven necessary.
8376     BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
8377     if (BVN->isConstant())
8378       if (ConstantSDNode *Const = BVN->getConstantSplatNode()) {
8379         unsigned BitSize = VT.getVectorElementType().getSizeInBits();
8380         APInt Val(BitSize,
8381                   Const->getAPIntValue().zextOrTrunc(BitSize).getZExtValue());
8382         if (Val.isNullValue() || Val.isAllOnesValue())
8383           return Op;
8384       }
8385   }
8386
8387   if (SDValue V = ConstantBuildVector(Op, DAG))
8388     return V;
8389
8390   // Scan through the operands to find some interesting properties we can
8391   // exploit:
8392   //   1) If only one value is used, we can use a DUP, or
8393   //   2) if only the low element is not undef, we can just insert that, or
8394   //   3) if only one constant value is used (w/ some non-constant lanes),
8395   //      we can splat the constant value into the whole vector then fill
8396   //      in the non-constant lanes.
8397   //   4) FIXME: If different constant values are used, but we can intelligently
8398   //             select the values we'll be overwriting for the non-constant
8399   //             lanes such that we can directly materialize the vector
8400   //             some other way (MOVI, e.g.), we can be sneaky.
8401   //   5) if all operands are EXTRACT_VECTOR_ELT, check for VUZP.
8402   SDLoc dl(Op);
8403   unsigned NumElts = VT.getVectorNumElements();
8404   bool isOnlyLowElement = true;
8405   bool usesOnlyOneValue = true;
8406   bool usesOnlyOneConstantValue = true;
8407   bool isConstant = true;
8408   bool AllLanesExtractElt = true;
8409   unsigned NumConstantLanes = 0;
8410   SDValue Value;
8411   SDValue ConstantValue;
8412   for (unsigned i = 0; i < NumElts; ++i) {
8413     SDValue V = Op.getOperand(i);
8414     if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT)
8415       AllLanesExtractElt = false;
8416     if (V.isUndef())
8417       continue;
8418     if (i > 0)
8419       isOnlyLowElement = false;
8420     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
8421       isConstant = false;
8422
8423     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
8424       ++NumConstantLanes;
8425       if (!ConstantValue.getNode())
8426         ConstantValue = V;
8427       else if (ConstantValue != V)
8428         usesOnlyOneConstantValue = false;
8429     }
8430
8431     if (!Value.getNode())
8432       Value = V;
8433     else if (V != Value)
8434       usesOnlyOneValue = false;
8435   }
8436
8437   if (!Value.getNode()) {
8438     LLVM_DEBUG(
8439         dbgs() << "LowerBUILD_VECTOR: value undefined, creating undef node\n");
8440     return DAG.getUNDEF(VT);
8441   }
8442
8443   // Convert BUILD_VECTOR where all elements but the lowest are undef into
8444   // SCALAR_TO_VECTOR, except for when we have a single-element constant vector
8445   // as SimplifyDemandedBits will just turn that back into BUILD_VECTOR.
8446   if (isOnlyLowElement && !(NumElts == 1 && isa<ConstantSDNode>(Value))) {
8447     LLVM_DEBUG(dbgs() << "LowerBUILD_VECTOR: only low element used, creating 1 "
8448                          "SCALAR_TO_VECTOR node\n");
8449     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
8450   }
8451
8452   if (AllLanesExtractElt) {
8453     SDNode *Vector = nullptr;
8454     bool Even = false;
8455     bool Odd = false;
8456     // Check whether the extract elements match the Even pattern <0,2,4,...> or
8457     // the Odd pattern <1,3,5,...>.
8458     for (unsigned i = 0; i < NumElts; ++i) {
8459       SDValue V = Op.getOperand(i);
8460       const SDNode *N = V.getNode();
8461       if (!isa<ConstantSDNode>(N->getOperand(1)))
8462         break;
8463       SDValue N0 = N->getOperand(0);
8464
8465       // All elements are extracted from the same vector.
8466       if (!Vector) {
8467         Vector = N0.getNode();
8468         // Check that the type of EXTRACT_VECTOR_ELT matches the type of
8469         // BUILD_VECTOR.
8470         if (VT.getVectorElementType() !=
8471             N0.getValueType().getVectorElementType())
8472           break;
8473       } else if (Vector != N0.getNode()) {
8474         Odd = false;
8475         Even = false;
8476         break;
8477       }
8478
8479       // Extracted values are either at Even indices <0,2,4,...> or at Odd
8480       // indices <1,3,5,...>.
8481       uint64_t Val = N->getConstantOperandVal(1);
8482       if (Val == 2 * i) {
8483         Even = true;
8484         continue;
8485       }
8486       if (Val - 1 == 2 * i) {
8487         Odd = true;
8488         continue;
8489       }
8490
8491       // Something does not match: abort.
8492       Odd = false;
8493       Even = false;
8494       break;
8495     }
8496     if (Even || Odd) {
8497       SDValue LHS =
8498           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, SDValue(Vector, 0),
8499                       DAG.getConstant(0, dl, MVT::i64));
8500       SDValue RHS =
8501           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, SDValue(Vector, 0),
8502                       DAG.getConstant(NumElts, dl, MVT::i64));
8503
8504       if (Even && !Odd)
8505         return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), LHS,
8506                            RHS);
8507       if (Odd && !Even)
8508         return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), LHS,
8509                            RHS);
8510     }
8511   }
8512
8513   // Use DUP for non-constant splats. For f32 constant splats, reduce to
8514   // i32 and try again.
8515   if (usesOnlyOneValue) {
8516     if (!isConstant) {
8517       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
8518           Value.getValueType() != VT) {
8519         LLVM_DEBUG(
8520             dbgs() << "LowerBUILD_VECTOR: use DUP for non-constant splats\n");
8521         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
8522       }
8523
8524       // This is actually a DUPLANExx operation, which keeps everything vectory.
8525
8526       SDValue Lane = Value.getOperand(1);
8527       Value = Value.getOperand(0);
8528       if (Value.getValueSizeInBits() == 64) {
8529         LLVM_DEBUG(
8530             dbgs() << "LowerBUILD_VECTOR: DUPLANE works on 128-bit vectors, "
8531                       "widening it\n");
8532         Value = WidenVector(Value, DAG);
8533       }
8534
8535       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
8536       return DAG.getNode(Opcode, dl, VT, Value, Lane);
8537     }
8538
8539     if (VT.getVectorElementType().isFloatingPoint()) {
8540       SmallVector<SDValue, 8> Ops;
8541       EVT EltTy = VT.getVectorElementType();
8542       assert ((EltTy == MVT::f16 || EltTy == MVT::bf16 || EltTy == MVT::f32 ||
8543                EltTy == MVT::f64) && "Unsupported floating-point vector type");
8544       LLVM_DEBUG(
8545           dbgs() << "LowerBUILD_VECTOR: float constant splats, creating int "
8546                     "BITCASTS, and try again\n");
8547       MVT NewType = MVT::getIntegerVT(EltTy.getSizeInBits());
8548       for (unsigned i = 0; i < NumElts; ++i)
8549         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
8550       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
8551       SDValue Val = DAG.getBuildVector(VecVT, dl, Ops);
8552       LLVM_DEBUG(dbgs() << "LowerBUILD_VECTOR: trying to lower new vector: ";
8553                  Val.dump(););
8554       Val = LowerBUILD_VECTOR(Val, DAG);
8555       if (Val.getNode())
8556         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
8557     }
8558   }
8559
8560   // If there was only one constant value used and for more than one lane,
8561   // start by splatting that value, then replace the non-constant lanes. This
8562   // is better than the default, which will perform a separate initialization
8563   // for each lane.
8564   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
8565     // Firstly, try to materialize the splat constant.
8566     SDValue Vec = DAG.getSplatBuildVector(VT, dl, ConstantValue),
8567             Val = ConstantBuildVector(Vec, DAG);
8568     if (!Val) {
8569       // Otherwise, materialize the constant and splat it.
8570       Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
8571       DAG.ReplaceAllUsesWith(Vec.getNode(), &Val);
8572     }
8573
8574     // Now insert the non-constant lanes.
8575     for (unsigned i = 0; i < NumElts; ++i) {
8576       SDValue V = Op.getOperand(i);
8577       SDValue LaneIdx = DAG.getConstant(i, dl, MVT::i64);
8578       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V))
8579         // Note that type legalization likely mucked about with the VT of the
8580         // source operand, so we may have to convert it here before inserting.
8581         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
8582     }
8583     return Val;
8584   }
8585
8586   // This will generate a load from the constant pool.
8587   if (isConstant) {
8588     LLVM_DEBUG(
8589         dbgs() << "LowerBUILD_VECTOR: all elements are constant, use default "
8590                   "expansion\n");
8591     return SDValue();
8592   }
8593
8594   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
8595   if (NumElts >= 4) {
8596     if (SDValue shuffle = ReconstructShuffle(Op, DAG))
8597       return shuffle;
8598   }
8599
8600   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
8601   // know the default expansion would otherwise fall back on something even
8602   // worse. For a vector with one or two non-undef values, that's
8603   // scalar_to_vector for the elements followed by a shuffle (provided the
8604   // shuffle is valid for the target) and materialization element by element
8605   // on the stack followed by a load for everything else.
8606   if (!isConstant && !usesOnlyOneValue) {
8607     LLVM_DEBUG(
8608         dbgs() << "LowerBUILD_VECTOR: alternatives failed, creating sequence "
8609                   "of INSERT_VECTOR_ELT\n");
8610
8611     SDValue Vec = DAG.getUNDEF(VT);
8612     SDValue Op0 = Op.getOperand(0);
8613     unsigned i = 0;
8614
8615     // Use SCALAR_TO_VECTOR for lane zero to
8616     // a) Avoid a RMW dependency on the full vector register, and
8617     // b) Allow the register coalescer to fold away the copy if the
8618     //    value is already in an S or D register, and we're forced to emit an
8619     //    INSERT_SUBREG that we can't fold anywhere.
8620     //
8621     // We also allow types like i8 and i16 which are illegal scalar but legal
8622     // vector element types. After type-legalization the inserted value is
8623     // extended (i32) and it is safe to cast them to the vector type by ignoring
8624     // the upper bits of the lowest lane (e.g. v8i8, v4i16).
8625     if (!Op0.isUndef()) {
8626       LLVM_DEBUG(dbgs() << "Creating node for op0, it is not undefined:\n");
8627       Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op0);
8628       ++i;
8629     }
8630     LLVM_DEBUG(if (i < NumElts) dbgs()
8631                    << "Creating nodes for the other vector elements:\n";);
8632     for (; i < NumElts; ++i) {
8633       SDValue V = Op.getOperand(i);
8634       if (V.isUndef())
8635         continue;
8636       SDValue LaneIdx = DAG.getConstant(i, dl, MVT::i64);
8637       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
8638     }
8639     return Vec;
8640   }
8641
8642   LLVM_DEBUG(
8643       dbgs() << "LowerBUILD_VECTOR: use default expansion, failed to find "
8644                 "better alternative\n");
8645   return SDValue();
8646 }
8647
8648 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
8649                                                       SelectionDAG &DAG) const {
8650   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
8651
8652   // Check for non-constant or out of range lane.
8653   EVT VT = Op.getOperand(0).getValueType();
8654   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
8655   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
8656     return SDValue();
8657
8658
8659   // Insertion/extraction are legal for V128 types.
8660   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
8661       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
8662       VT == MVT::v8f16 || VT == MVT::v8bf16)
8663     return Op;
8664
8665   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
8666       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16 &&
8667       VT != MVT::v4bf16)
8668     return SDValue();
8669
8670   // For V64 types, we perform insertion by expanding the value
8671   // to a V128 type and perform the insertion on that.
8672   SDLoc DL(Op);
8673   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
8674   EVT WideTy = WideVec.getValueType();
8675
8676   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
8677                              Op.getOperand(1), Op.getOperand(2));
8678   // Re-narrow the resultant vector.
8679   return NarrowVector(Node, DAG);
8680 }
8681
8682 SDValue
8683 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
8684                                                SelectionDAG &DAG) const {
8685   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
8686
8687   // Check for non-constant or out of range lane.
8688   EVT VT = Op.getOperand(0).getValueType();
8689   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
8690   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
8691     return SDValue();
8692
8693
8694   // Insertion/extraction are legal for V128 types.
8695   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
8696       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
8697       VT == MVT::v8f16 || VT == MVT::v8bf16)
8698     return Op;
8699
8700   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
8701       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16 &&
8702       VT != MVT::v4bf16)
8703     return SDValue();
8704
8705   // For V64 types, we perform extraction by expanding the value
8706   // to a V128 type and perform the extraction on that.
8707   SDLoc DL(Op);
8708   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
8709   EVT WideTy = WideVec.getValueType();
8710
8711   EVT ExtrTy = WideTy.getVectorElementType();
8712   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
8713     ExtrTy = MVT::i32;
8714
8715   // For extractions, we just return the result directly.
8716   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
8717                      Op.getOperand(1));
8718 }
8719
8720 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
8721                                                       SelectionDAG &DAG) const {
8722   assert(Op.getValueType().isFixedLengthVector() &&
8723          "Only cases that extract a fixed length vector are supported!");
8724
8725   EVT InVT = Op.getOperand(0).getValueType();
8726   unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
8727   unsigned Size = Op.getValueSizeInBits();
8728
8729   if (InVT.isScalableVector()) {
8730     // This will be matched by custom code during ISelDAGToDAG.
8731     if (Idx == 0 && isPackedVectorType(InVT, DAG))
8732       return Op;
8733
8734     return SDValue();
8735   }
8736
8737   // This will get lowered to an appropriate EXTRACT_SUBREG in ISel.
8738   if (Idx == 0 && InVT.getSizeInBits() <= 128)
8739     return Op;
8740
8741   // If this is extracting the upper 64-bits of a 128-bit vector, we match
8742   // that directly.
8743   if (Size == 64 && Idx * InVT.getScalarSizeInBits() == 64)
8744     return Op;
8745
8746   return SDValue();
8747 }
8748
8749 SDValue AArch64TargetLowering::LowerINSERT_SUBVECTOR(SDValue Op,
8750                                                      SelectionDAG &DAG) const {
8751   assert(Op.getValueType().isScalableVector() &&
8752          "Only expect to lower inserts into scalable vectors!");
8753
8754   EVT InVT = Op.getOperand(1).getValueType();
8755   unsigned Idx = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
8756
8757   // We don't have any patterns for scalable vector yet.
8758   if (InVT.isScalableVector() || !useSVEForFixedLengthVectorVT(InVT))
8759     return SDValue();
8760
8761   // This will be matched by custom code during ISelDAGToDAG.
8762   if (Idx == 0 && isPackedVectorType(InVT, DAG) && Op.getOperand(0).isUndef())
8763     return Op;
8764
8765   return SDValue();
8766 }
8767
8768 bool AArch64TargetLowering::isShuffleMaskLegal(ArrayRef<int> M, EVT VT) const {
8769   // Currently no fixed length shuffles that require SVE are legal.
8770   if (useSVEForFixedLengthVectorVT(VT))
8771     return false;
8772
8773   if (VT.getVectorNumElements() == 4 &&
8774       (VT.is128BitVector() || VT.is64BitVector())) {
8775     unsigned PFIndexes[4];
8776     for (unsigned i = 0; i != 4; ++i) {
8777       if (M[i] < 0)
8778         PFIndexes[i] = 8;
8779       else
8780         PFIndexes[i] = M[i];
8781     }
8782
8783     // Compute the index in the perfect shuffle table.
8784     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
8785                             PFIndexes[2] * 9 + PFIndexes[3];
8786     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
8787     unsigned Cost = (PFEntry >> 30);
8788
8789     if (Cost <= 4)
8790       return true;
8791   }
8792
8793   bool DummyBool;
8794   int DummyInt;
8795   unsigned DummyUnsigned;
8796
8797   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
8798           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
8799           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
8800           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
8801           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
8802           isZIPMask(M, VT, DummyUnsigned) ||
8803           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
8804           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
8805           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
8806           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
8807           isConcatMask(M, VT, VT.getSizeInBits() == 128));
8808 }
8809
8810 /// getVShiftImm - Check if this is a valid build_vector for the immediate
8811 /// operand of a vector shift operation, where all the elements of the
8812 /// build_vector must have the same constant integer value.
8813 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
8814   // Ignore bit_converts.
8815   while (Op.getOpcode() == ISD::BITCAST)
8816     Op = Op.getOperand(0);
8817   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
8818   APInt SplatBits, SplatUndef;
8819   unsigned SplatBitSize;
8820   bool HasAnyUndefs;
8821   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
8822                                     HasAnyUndefs, ElementBits) ||
8823       SplatBitSize > ElementBits)
8824     return false;
8825   Cnt = SplatBits.getSExtValue();
8826   return true;
8827 }
8828
8829 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
8830 /// operand of a vector shift left operation.  That value must be in the range:
8831 ///   0 <= Value < ElementBits for a left shift; or
8832 ///   0 <= Value <= ElementBits for a long left shift.
8833 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
8834   assert(VT.isVector() && "vector shift count is not a vector type");
8835   int64_t ElementBits = VT.getScalarSizeInBits();
8836   if (!getVShiftImm(Op, ElementBits, Cnt))
8837     return false;
8838   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
8839 }
8840
8841 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
8842 /// operand of a vector shift right operation. The value must be in the range:
8843 ///   1 <= Value <= ElementBits for a right shift; or
8844 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, int64_t &Cnt) {
8845   assert(VT.isVector() && "vector shift count is not a vector type");
8846   int64_t ElementBits = VT.getScalarSizeInBits();
8847   if (!getVShiftImm(Op, ElementBits, Cnt))
8848     return false;
8849   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
8850 }
8851
8852 // Attempt to form urhadd(OpA, OpB) from
8853 // truncate(vlshr(sub(zext(OpB), xor(zext(OpA), Ones(ElemSizeInBits))), 1)).
8854 // The original form of this expression is
8855 // truncate(srl(add(zext(OpB), add(zext(OpA), 1)), 1)) and before this function
8856 // is called the srl will have been lowered to AArch64ISD::VLSHR and the
8857 // ((OpA + OpB + 1) >> 1) expression will have been changed to (OpB - (~OpA)).
8858 // This pass can also recognize a variant of this pattern that uses sign
8859 // extension instead of zero extension and form a srhadd(OpA, OpB) from it.
8860 SDValue AArch64TargetLowering::LowerTRUNCATE(SDValue Op,
8861                                              SelectionDAG &DAG) const {
8862   EVT VT = Op.getValueType();
8863
8864   if (VT.getScalarType() == MVT::i1) {
8865     // Lower i1 truncate to `(x & 1) != 0`.
8866     SDLoc dl(Op);
8867     EVT OpVT = Op.getOperand(0).getValueType();
8868     SDValue Zero = DAG.getConstant(0, dl, OpVT);
8869     SDValue One = DAG.getConstant(1, dl, OpVT);
8870     SDValue And = DAG.getNode(ISD::AND, dl, OpVT, Op.getOperand(0), One);
8871     return DAG.getSetCC(dl, VT, And, Zero, ISD::SETNE);
8872   }
8873
8874   if (!VT.isVector() || VT.isScalableVector())
8875     return Op;
8876
8877   if (useSVEForFixedLengthVectorVT(Op.getOperand(0).getValueType()))
8878     return LowerFixedLengthVectorTruncateToSVE(Op, DAG);
8879
8880   // Since we are looking for a right shift by a constant value of 1 and we are
8881   // operating on types at least 16 bits in length (sign/zero extended OpA and
8882   // OpB, which are at least 8 bits), it follows that the truncate will always
8883   // discard the shifted-in bit and therefore the right shift will be logical
8884   // regardless of the signedness of OpA and OpB.
8885   SDValue Shift = Op.getOperand(0);
8886   if (Shift.getOpcode() != AArch64ISD::VLSHR)
8887     return Op;
8888
8889   // Is the right shift using an immediate value of 1?
8890   uint64_t ShiftAmount = Shift.getConstantOperandVal(1);
8891   if (ShiftAmount != 1)
8892     return Op;
8893
8894   SDValue Sub = Shift->getOperand(0);
8895   if (Sub.getOpcode() != ISD::SUB)
8896     return Op;
8897
8898   SDValue Xor = Sub.getOperand(1);
8899   if (Xor.getOpcode() != ISD::XOR)
8900     return Op;
8901
8902   SDValue ExtendOpA = Xor.getOperand(0);
8903   SDValue ExtendOpB = Sub.getOperand(0);
8904   unsigned ExtendOpAOpc = ExtendOpA.getOpcode();
8905   unsigned ExtendOpBOpc = ExtendOpB.getOpcode();
8906   if (!(ExtendOpAOpc == ExtendOpBOpc &&
8907         (ExtendOpAOpc == ISD::ZERO_EXTEND || ExtendOpAOpc == ISD::SIGN_EXTEND)))
8908     return Op;
8909
8910   // Is the result of the right shift being truncated to the same value type as
8911   // the original operands, OpA and OpB?
8912   SDValue OpA = ExtendOpA.getOperand(0);
8913   SDValue OpB = ExtendOpB.getOperand(0);
8914   EVT OpAVT = OpA.getValueType();
8915   assert(ExtendOpA.getValueType() == ExtendOpB.getValueType());
8916   if (!(VT == OpAVT && OpAVT == OpB.getValueType()))
8917     return Op;
8918
8919   // Is the XOR using a constant amount of all ones in the right hand side?
8920   uint64_t C;
8921   if (!isAllConstantBuildVector(Xor.getOperand(1), C))
8922     return Op;
8923
8924   unsigned ElemSizeInBits = VT.getScalarSizeInBits();
8925   APInt CAsAPInt(ElemSizeInBits, C);
8926   if (CAsAPInt != APInt::getAllOnesValue(ElemSizeInBits))
8927     return Op;
8928
8929   SDLoc DL(Op);
8930   bool IsSignExtend = ExtendOpAOpc == ISD::SIGN_EXTEND;
8931   unsigned RHADDOpc = IsSignExtend ? AArch64ISD::SRHADD : AArch64ISD::URHADD;
8932   SDValue ResultURHADD = DAG.getNode(RHADDOpc, DL, VT, OpA, OpB);
8933
8934   return ResultURHADD;
8935 }
8936
8937 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
8938                                                       SelectionDAG &DAG) const {
8939   EVT VT = Op.getValueType();
8940   SDLoc DL(Op);
8941   int64_t Cnt;
8942
8943   if (!Op.getOperand(1).getValueType().isVector())
8944     return Op;
8945   unsigned EltSize = VT.getScalarSizeInBits();
8946
8947   switch (Op.getOpcode()) {
8948   default:
8949     llvm_unreachable("unexpected shift opcode");
8950
8951   case ISD::SHL:
8952     if (VT.isScalableVector())
8953       return LowerToPredicatedOp(Op, DAG, AArch64ISD::SHL_MERGE_OP1);
8954
8955     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
8956       return DAG.getNode(AArch64ISD::VSHL, DL, VT, Op.getOperand(0),
8957                          DAG.getConstant(Cnt, DL, MVT::i32));
8958     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8959                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, DL,
8960                                        MVT::i32),
8961                        Op.getOperand(0), Op.getOperand(1));
8962   case ISD::SRA:
8963   case ISD::SRL:
8964     if (VT.isScalableVector()) {
8965       unsigned Opc = Op.getOpcode() == ISD::SRA ? AArch64ISD::SRA_MERGE_OP1
8966                                                 : AArch64ISD::SRL_MERGE_OP1;
8967       return LowerToPredicatedOp(Op, DAG, Opc);
8968     }
8969
8970     // Right shift immediate
8971     if (isVShiftRImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize) {
8972       unsigned Opc =
8973           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
8974       return DAG.getNode(Opc, DL, VT, Op.getOperand(0),
8975                          DAG.getConstant(Cnt, DL, MVT::i32));
8976     }
8977
8978     // Right shift register.  Note, there is not a shift right register
8979     // instruction, but the shift left register instruction takes a signed
8980     // value, where negative numbers specify a right shift.
8981     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
8982                                                 : Intrinsic::aarch64_neon_ushl;
8983     // negate the shift amount
8984     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
8985     SDValue NegShiftLeft =
8986         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8987                     DAG.getConstant(Opc, DL, MVT::i32), Op.getOperand(0),
8988                     NegShift);
8989     return NegShiftLeft;
8990   }
8991
8992   return SDValue();
8993 }
8994
8995 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
8996                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
8997                                     const SDLoc &dl, SelectionDAG &DAG) {
8998   EVT SrcVT = LHS.getValueType();
8999   assert(VT.getSizeInBits() == SrcVT.getSizeInBits() &&
9000          "function only supposed to emit natural comparisons");
9001
9002   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
9003   APInt CnstBits(VT.getSizeInBits(), 0);
9004   APInt UndefBits(VT.getSizeInBits(), 0);
9005   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
9006   bool IsZero = IsCnst && (CnstBits == 0);
9007
9008   if (SrcVT.getVectorElementType().isFloatingPoint()) {
9009     switch (CC) {
9010     default:
9011       return SDValue();
9012     case AArch64CC::NE: {
9013       SDValue Fcmeq;
9014       if (IsZero)
9015         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
9016       else
9017         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
9018       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
9019     }
9020     case AArch64CC::EQ:
9021       if (IsZero)
9022         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
9023       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
9024     case AArch64CC::GE:
9025       if (IsZero)
9026         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
9027       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
9028     case AArch64CC::GT:
9029       if (IsZero)
9030         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
9031       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
9032     case AArch64CC::LS:
9033       if (IsZero)
9034         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
9035       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
9036     case AArch64CC::LT:
9037       if (!NoNans)
9038         return SDValue();
9039       // If we ignore NaNs then we can use to the MI implementation.
9040       LLVM_FALLTHROUGH;
9041     case AArch64CC::MI:
9042       if (IsZero)
9043         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
9044       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
9045     }
9046   }
9047
9048   switch (CC) {
9049   default:
9050     return SDValue();
9051   case AArch64CC::NE: {
9052     SDValue Cmeq;
9053     if (IsZero)
9054       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
9055     else
9056       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
9057     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
9058   }
9059   case AArch64CC::EQ:
9060     if (IsZero)
9061       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
9062     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
9063   case AArch64CC::GE:
9064     if (IsZero)
9065       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
9066     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
9067   case AArch64CC::GT:
9068     if (IsZero)
9069       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
9070     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
9071   case AArch64CC::LE:
9072     if (IsZero)
9073       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
9074     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
9075   case AArch64CC::LS:
9076     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
9077   case AArch64CC::LO:
9078     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
9079   case AArch64CC::LT:
9080     if (IsZero)
9081       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
9082     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
9083   case AArch64CC::HI:
9084     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
9085   case AArch64CC::HS:
9086     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
9087   }
9088 }
9089
9090 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
9091                                            SelectionDAG &DAG) const {
9092   if (Op.getValueType().isScalableVector()) {
9093     if (Op.getOperand(0).getValueType().isFloatingPoint())
9094       return Op;
9095     return LowerToPredicatedOp(Op, DAG, AArch64ISD::SETCC_MERGE_ZERO);
9096   }
9097
9098   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
9099   SDValue LHS = Op.getOperand(0);
9100   SDValue RHS = Op.getOperand(1);
9101   EVT CmpVT = LHS.getValueType().changeVectorElementTypeToInteger();
9102   SDLoc dl(Op);
9103
9104   if (LHS.getValueType().getVectorElementType().isInteger()) {
9105     assert(LHS.getValueType() == RHS.getValueType());
9106     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
9107     SDValue Cmp =
9108         EmitVectorComparison(LHS, RHS, AArch64CC, false, CmpVT, dl, DAG);
9109     return DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
9110   }
9111
9112   const bool FullFP16 =
9113     static_cast<const AArch64Subtarget &>(DAG.getSubtarget()).hasFullFP16();
9114
9115   // Make v4f16 (only) fcmp operations utilise vector instructions
9116   // v8f16 support will be a litle more complicated
9117   if (!FullFP16 && LHS.getValueType().getVectorElementType() == MVT::f16) {
9118     if (LHS.getValueType().getVectorNumElements() == 4) {
9119       LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::v4f32, LHS);
9120       RHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::v4f32, RHS);
9121       SDValue NewSetcc = DAG.getSetCC(dl, MVT::v4i16, LHS, RHS, CC);
9122       DAG.ReplaceAllUsesWith(Op, NewSetcc);
9123       CmpVT = MVT::v4i32;
9124     } else
9125       return SDValue();
9126   }
9127
9128   assert((!FullFP16 && LHS.getValueType().getVectorElementType() != MVT::f16) ||
9129           LHS.getValueType().getVectorElementType() != MVT::f128);
9130
9131   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
9132   // clean.  Some of them require two branches to implement.
9133   AArch64CC::CondCode CC1, CC2;
9134   bool ShouldInvert;
9135   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
9136
9137   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
9138   SDValue Cmp =
9139       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, CmpVT, dl, DAG);
9140   if (!Cmp.getNode())
9141     return SDValue();
9142
9143   if (CC2 != AArch64CC::AL) {
9144     SDValue Cmp2 =
9145         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, CmpVT, dl, DAG);
9146     if (!Cmp2.getNode())
9147       return SDValue();
9148
9149     Cmp = DAG.getNode(ISD::OR, dl, CmpVT, Cmp, Cmp2);
9150   }
9151
9152   Cmp = DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
9153
9154   if (ShouldInvert)
9155     Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
9156
9157   return Cmp;
9158 }
9159
9160 static SDValue getReductionSDNode(unsigned Op, SDLoc DL, SDValue ScalarOp,
9161                                   SelectionDAG &DAG) {
9162   SDValue VecOp = ScalarOp.getOperand(0);
9163   auto Rdx = DAG.getNode(Op, DL, VecOp.getSimpleValueType(), VecOp);
9164   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ScalarOp.getValueType(), Rdx,
9165                      DAG.getConstant(0, DL, MVT::i64));
9166 }
9167
9168 SDValue AArch64TargetLowering::LowerVECREDUCE(SDValue Op,
9169                                               SelectionDAG &DAG) const {
9170   SDLoc dl(Op);
9171   switch (Op.getOpcode()) {
9172   case ISD::VECREDUCE_ADD:
9173     return getReductionSDNode(AArch64ISD::UADDV, dl, Op, DAG);
9174   case ISD::VECREDUCE_SMAX:
9175     return getReductionSDNode(AArch64ISD::SMAXV, dl, Op, DAG);
9176   case ISD::VECREDUCE_SMIN:
9177     return getReductionSDNode(AArch64ISD::SMINV, dl, Op, DAG);
9178   case ISD::VECREDUCE_UMAX:
9179     return getReductionSDNode(AArch64ISD::UMAXV, dl, Op, DAG);
9180   case ISD::VECREDUCE_UMIN:
9181     return getReductionSDNode(AArch64ISD::UMINV, dl, Op, DAG);
9182   case ISD::VECREDUCE_FMAX: {
9183     assert(Op->getFlags().hasNoNaNs() && "fmax vector reduction needs NoNaN flag");
9184     return DAG.getNode(
9185         ISD::INTRINSIC_WO_CHAIN, dl, Op.getValueType(),
9186         DAG.getConstant(Intrinsic::aarch64_neon_fmaxnmv, dl, MVT::i32),
9187         Op.getOperand(0));
9188   }
9189   case ISD::VECREDUCE_FMIN: {
9190     assert(Op->getFlags().hasNoNaNs() && "fmin vector reduction needs NoNaN flag");
9191     return DAG.getNode(
9192         ISD::INTRINSIC_WO_CHAIN, dl, Op.getValueType(),
9193         DAG.getConstant(Intrinsic::aarch64_neon_fminnmv, dl, MVT::i32),
9194         Op.getOperand(0));
9195   }
9196   default:
9197     llvm_unreachable("Unhandled reduction");
9198   }
9199 }
9200
9201 SDValue AArch64TargetLowering::LowerATOMIC_LOAD_SUB(SDValue Op,
9202                                                     SelectionDAG &DAG) const {
9203   auto &Subtarget = static_cast<const AArch64Subtarget &>(DAG.getSubtarget());
9204   if (!Subtarget.hasLSE())
9205     return SDValue();
9206
9207   // LSE has an atomic load-add instruction, but not a load-sub.
9208   SDLoc dl(Op);
9209   MVT VT = Op.getSimpleValueType();
9210   SDValue RHS = Op.getOperand(2);
9211   AtomicSDNode *AN = cast<AtomicSDNode>(Op.getNode());
9212   RHS = DAG.getNode(ISD::SUB, dl, VT, DAG.getConstant(0, dl, VT), RHS);
9213   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl, AN->getMemoryVT(),
9214                        Op.getOperand(0), Op.getOperand(1), RHS,
9215                        AN->getMemOperand());
9216 }
9217
9218 SDValue AArch64TargetLowering::LowerATOMIC_LOAD_AND(SDValue Op,
9219                                                     SelectionDAG &DAG) const {
9220   auto &Subtarget = static_cast<const AArch64Subtarget &>(DAG.getSubtarget());
9221   if (!Subtarget.hasLSE())
9222     return SDValue();
9223
9224   // LSE has an atomic load-clear instruction, but not a load-and.
9225   SDLoc dl(Op);
9226   MVT VT = Op.getSimpleValueType();
9227   SDValue RHS = Op.getOperand(2);
9228   AtomicSDNode *AN = cast<AtomicSDNode>(Op.getNode());
9229   RHS = DAG.getNode(ISD::XOR, dl, VT, DAG.getConstant(-1ULL, dl, VT), RHS);
9230   return DAG.getAtomic(ISD::ATOMIC_LOAD_CLR, dl, AN->getMemoryVT(),
9231                        Op.getOperand(0), Op.getOperand(1), RHS,
9232                        AN->getMemOperand());
9233 }
9234
9235 SDValue AArch64TargetLowering::LowerWindowsDYNAMIC_STACKALLOC(
9236     SDValue Op, SDValue Chain, SDValue &Size, SelectionDAG &DAG) const {
9237   SDLoc dl(Op);
9238   EVT PtrVT = getPointerTy(DAG.getDataLayout());
9239   SDValue Callee = DAG.getTargetExternalSymbol("__chkstk", PtrVT, 0);
9240
9241   const AArch64RegisterInfo *TRI = Subtarget->getRegisterInfo();
9242   const uint32_t *Mask = TRI->getWindowsStackProbePreservedMask();
9243   if (Subtarget->hasCustomCallingConv())
9244     TRI->UpdateCustomCallPreservedMask(DAG.getMachineFunction(), &Mask);
9245
9246   Size = DAG.getNode(ISD::SRL, dl, MVT::i64, Size,
9247                      DAG.getConstant(4, dl, MVT::i64));
9248   Chain = DAG.getCopyToReg(Chain, dl, AArch64::X15, Size, SDValue());
9249   Chain =
9250       DAG.getNode(AArch64ISD::CALL, dl, DAG.getVTList(MVT::Other, MVT::Glue),
9251                   Chain, Callee, DAG.getRegister(AArch64::X15, MVT::i64),
9252                   DAG.getRegisterMask(Mask), Chain.getValue(1));
9253   // To match the actual intent better, we should read the output from X15 here
9254   // again (instead of potentially spilling it to the stack), but rereading Size
9255   // from X15 here doesn't work at -O0, since it thinks that X15 is undefined
9256   // here.
9257
9258   Size = DAG.getNode(ISD::SHL, dl, MVT::i64, Size,
9259                      DAG.getConstant(4, dl, MVT::i64));
9260   return Chain;
9261 }
9262
9263 SDValue
9264 AArch64TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
9265                                                SelectionDAG &DAG) const {
9266   assert(Subtarget->isTargetWindows() &&
9267          "Only Windows alloca probing supported");
9268   SDLoc dl(Op);
9269   // Get the inputs.
9270   SDNode *Node = Op.getNode();
9271   SDValue Chain = Op.getOperand(0);
9272   SDValue Size = Op.getOperand(1);
9273   MaybeAlign Align =
9274       cast<ConstantSDNode>(Op.getOperand(2))->getMaybeAlignValue();
9275   EVT VT = Node->getValueType(0);
9276
9277   if (DAG.getMachineFunction().getFunction().hasFnAttribute(
9278           "no-stack-arg-probe")) {
9279     SDValue SP = DAG.getCopyFromReg(Chain, dl, AArch64::SP, MVT::i64);
9280     Chain = SP.getValue(1);
9281     SP = DAG.getNode(ISD::SUB, dl, MVT::i64, SP, Size);
9282     if (Align)
9283       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
9284                        DAG.getConstant(-(uint64_t)Align->value(), dl, VT));
9285     Chain = DAG.getCopyToReg(Chain, dl, AArch64::SP, SP);
9286     SDValue Ops[2] = {SP, Chain};
9287     return DAG.getMergeValues(Ops, dl);
9288   }
9289
9290   Chain = DAG.getCALLSEQ_START(Chain, 0, 0, dl);
9291
9292   Chain = LowerWindowsDYNAMIC_STACKALLOC(Op, Chain, Size, DAG);
9293
9294   SDValue SP = DAG.getCopyFromReg(Chain, dl, AArch64::SP, MVT::i64);
9295   Chain = SP.getValue(1);
9296   SP = DAG.getNode(ISD::SUB, dl, MVT::i64, SP, Size);
9297   if (Align)
9298     SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
9299                      DAG.getConstant(-(uint64_t)Align->value(), dl, VT));
9300   Chain = DAG.getCopyToReg(Chain, dl, AArch64::SP, SP);
9301
9302   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
9303                              DAG.getIntPtrConstant(0, dl, true), SDValue(), dl);
9304
9305   SDValue Ops[2] = {SP, Chain};
9306   return DAG.getMergeValues(Ops, dl);
9307 }
9308
9309 SDValue AArch64TargetLowering::LowerVSCALE(SDValue Op,
9310                                            SelectionDAG &DAG) const {
9311   EVT VT = Op.getValueType();
9312   assert(VT != MVT::i64 && "Expected illegal VSCALE node");
9313
9314   SDLoc DL(Op);
9315   APInt MulImm = cast<ConstantSDNode>(Op.getOperand(0))->getAPIntValue();
9316   return DAG.getZExtOrTrunc(DAG.getVScale(DL, MVT::i64, MulImm.sextOrSelf(64)),
9317                             DL, VT);
9318 }
9319
9320 /// Set the IntrinsicInfo for the `aarch64_sve_st<N>` intrinsics.
9321 template <unsigned NumVecs>
9322 static bool setInfoSVEStN(AArch64TargetLowering::IntrinsicInfo &Info,
9323                           const CallInst &CI) {
9324   Info.opc = ISD::INTRINSIC_VOID;
9325   // Retrieve EC from first vector argument.
9326   const EVT VT = EVT::getEVT(CI.getArgOperand(0)->getType());
9327   ElementCount EC = VT.getVectorElementCount();
9328 #ifndef NDEBUG
9329   // Check the assumption that all input vectors are the same type.
9330   for (unsigned I = 0; I < NumVecs; ++I)
9331     assert(VT == EVT::getEVT(CI.getArgOperand(I)->getType()) &&
9332            "Invalid type.");
9333 #endif
9334   // memVT is `NumVecs * VT`.
9335   Info.memVT = EVT::getVectorVT(CI.getType()->getContext(), VT.getScalarType(),
9336                                 EC * NumVecs);
9337   Info.ptrVal = CI.getArgOperand(CI.getNumArgOperands() - 1);
9338   Info.offset = 0;
9339   Info.align.reset();
9340   Info.flags = MachineMemOperand::MOStore;
9341   return true;
9342 }
9343
9344 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
9345 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
9346 /// specified in the intrinsic calls.
9347 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
9348                                                const CallInst &I,
9349                                                MachineFunction &MF,
9350                                                unsigned Intrinsic) const {
9351   auto &DL = I.getModule()->getDataLayout();
9352   switch (Intrinsic) {
9353   case Intrinsic::aarch64_sve_st2:
9354     return setInfoSVEStN<2>(Info, I);
9355   case Intrinsic::aarch64_sve_st3:
9356     return setInfoSVEStN<3>(Info, I);
9357   case Intrinsic::aarch64_sve_st4:
9358     return setInfoSVEStN<4>(Info, I);
9359   case Intrinsic::aarch64_neon_ld2:
9360   case Intrinsic::aarch64_neon_ld3:
9361   case Intrinsic::aarch64_neon_ld4:
9362   case Intrinsic::aarch64_neon_ld1x2:
9363   case Intrinsic::aarch64_neon_ld1x3:
9364   case Intrinsic::aarch64_neon_ld1x4:
9365   case Intrinsic::aarch64_neon_ld2lane:
9366   case Intrinsic::aarch64_neon_ld3lane:
9367   case Intrinsic::aarch64_neon_ld4lane:
9368   case Intrinsic::aarch64_neon_ld2r:
9369   case Intrinsic::aarch64_neon_ld3r:
9370   case Intrinsic::aarch64_neon_ld4r: {
9371     Info.opc = ISD::INTRINSIC_W_CHAIN;
9372     // Conservatively set memVT to the entire set of vectors loaded.
9373     uint64_t NumElts = DL.getTypeSizeInBits(I.getType()) / 64;
9374     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
9375     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
9376     Info.offset = 0;
9377     Info.align.reset();
9378     // volatile loads with NEON intrinsics not supported
9379     Info.flags = MachineMemOperand::MOLoad;
9380     return true;
9381   }
9382   case Intrinsic::aarch64_neon_st2:
9383   case Intrinsic::aarch64_neon_st3:
9384   case Intrinsic::aarch64_neon_st4:
9385   case Intrinsic::aarch64_neon_st1x2:
9386   case Intrinsic::aarch64_neon_st1x3:
9387   case Intrinsic::aarch64_neon_st1x4:
9388   case Intrinsic::aarch64_neon_st2lane:
9389   case Intrinsic::aarch64_neon_st3lane:
9390   case Intrinsic::aarch64_neon_st4lane: {
9391     Info.opc = ISD::INTRINSIC_VOID;
9392     // Conservatively set memVT to the entire set of vectors stored.
9393     unsigned NumElts = 0;
9394     for (unsigned ArgI = 0, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
9395       Type *ArgTy = I.getArgOperand(ArgI)->getType();
9396       if (!ArgTy->isVectorTy())
9397         break;
9398       NumElts += DL.getTypeSizeInBits(ArgTy) / 64;
9399     }
9400     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
9401     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
9402     Info.offset = 0;
9403     Info.align.reset();
9404     // volatile stores with NEON intrinsics not supported
9405     Info.flags = MachineMemOperand::MOStore;
9406     return true;
9407   }
9408   case Intrinsic::aarch64_ldaxr:
9409   case Intrinsic::aarch64_ldxr: {
9410     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
9411     Info.opc = ISD::INTRINSIC_W_CHAIN;
9412     Info.memVT = MVT::getVT(PtrTy->getElementType());
9413     Info.ptrVal = I.getArgOperand(0);
9414     Info.offset = 0;
9415     Info.align = DL.getABITypeAlign(PtrTy->getElementType());
9416     Info.flags = MachineMemOperand::MOLoad | MachineMemOperand::MOVolatile;
9417     return true;
9418   }
9419   case Intrinsic::aarch64_stlxr:
9420   case Intrinsic::aarch64_stxr: {
9421     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
9422     Info.opc = ISD::INTRINSIC_W_CHAIN;
9423     Info.memVT = MVT::getVT(PtrTy->getElementType());
9424     Info.ptrVal = I.getArgOperand(1);
9425     Info.offset = 0;
9426     Info.align = DL.getABITypeAlign(PtrTy->getElementType());
9427     Info.flags = MachineMemOperand::MOStore | MachineMemOperand::MOVolatile;
9428     return true;
9429   }
9430   case Intrinsic::aarch64_ldaxp:
9431   case Intrinsic::aarch64_ldxp:
9432     Info.opc = ISD::INTRINSIC_W_CHAIN;
9433     Info.memVT = MVT::i128;
9434     Info.ptrVal = I.getArgOperand(0);
9435     Info.offset = 0;
9436     Info.align = Align(16);
9437     Info.flags = MachineMemOperand::MOLoad | MachineMemOperand::MOVolatile;
9438     return true;
9439   case Intrinsic::aarch64_stlxp:
9440   case Intrinsic::aarch64_stxp:
9441     Info.opc = ISD::INTRINSIC_W_CHAIN;
9442     Info.memVT = MVT::i128;
9443     Info.ptrVal = I.getArgOperand(2);
9444     Info.offset = 0;
9445     Info.align = Align(16);
9446     Info.flags = MachineMemOperand::MOStore | MachineMemOperand::MOVolatile;
9447     return true;
9448   case Intrinsic::aarch64_sve_ldnt1: {
9449     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
9450     Info.opc = ISD::INTRINSIC_W_CHAIN;
9451     Info.memVT = MVT::getVT(I.getType());
9452     Info.ptrVal = I.getArgOperand(1);
9453     Info.offset = 0;
9454     Info.align = DL.getABITypeAlign(PtrTy->getElementType());
9455     Info.flags = MachineMemOperand::MOLoad;
9456     if (Intrinsic == Intrinsic::aarch64_sve_ldnt1)
9457       Info.flags |= MachineMemOperand::MONonTemporal;
9458     return true;
9459   }
9460   case Intrinsic::aarch64_sve_stnt1: {
9461     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(2)->getType());
9462     Info.opc = ISD::INTRINSIC_W_CHAIN;
9463     Info.memVT = MVT::getVT(I.getOperand(0)->getType());
9464     Info.ptrVal = I.getArgOperand(2);
9465     Info.offset = 0;
9466     Info.align = DL.getABITypeAlign(PtrTy->getElementType());
9467     Info.flags = MachineMemOperand::MOStore;
9468     if (Intrinsic == Intrinsic::aarch64_sve_stnt1)
9469       Info.flags |= MachineMemOperand::MONonTemporal;
9470     return true;
9471   }
9472   default:
9473     break;
9474   }
9475
9476   return false;
9477 }
9478
9479 bool AArch64TargetLowering::shouldReduceLoadWidth(SDNode *Load,
9480                                                   ISD::LoadExtType ExtTy,
9481                                                   EVT NewVT) const {
9482   // TODO: This may be worth removing. Check regression tests for diffs.
9483   if (!TargetLoweringBase::shouldReduceLoadWidth(Load, ExtTy, NewVT))
9484     return false;
9485
9486   // If we're reducing the load width in order to avoid having to use an extra
9487   // instruction to do extension then it's probably a good idea.
9488   if (ExtTy != ISD::NON_EXTLOAD)
9489     return true;
9490   // Don't reduce load width if it would prevent us from combining a shift into
9491   // the offset.
9492   MemSDNode *Mem = dyn_cast<MemSDNode>(Load);
9493   assert(Mem);
9494   const SDValue &Base = Mem->getBasePtr();
9495   if (Base.getOpcode() == ISD::ADD &&
9496       Base.getOperand(1).getOpcode() == ISD::SHL &&
9497       Base.getOperand(1).hasOneUse() &&
9498       Base.getOperand(1).getOperand(1).getOpcode() == ISD::Constant) {
9499     // The shift can be combined if it matches the size of the value being
9500     // loaded (and so reducing the width would make it not match).
9501     uint64_t ShiftAmount = Base.getOperand(1).getConstantOperandVal(1);
9502     uint64_t LoadBytes = Mem->getMemoryVT().getSizeInBits()/8;
9503     if (ShiftAmount == Log2_32(LoadBytes))
9504       return false;
9505   }
9506   // We have no reason to disallow reducing the load width, so allow it.
9507   return true;
9508 }
9509
9510 // Truncations from 64-bit GPR to 32-bit GPR is free.
9511 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
9512   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
9513     return false;
9514   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
9515   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
9516   return NumBits1 > NumBits2;
9517 }
9518 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
9519   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
9520     return false;
9521   unsigned NumBits1 = VT1.getSizeInBits();
9522   unsigned NumBits2 = VT2.getSizeInBits();
9523   return NumBits1 > NumBits2;
9524 }
9525
9526 /// Check if it is profitable to hoist instruction in then/else to if.
9527 /// Not profitable if I and it's user can form a FMA instruction
9528 /// because we prefer FMSUB/FMADD.
9529 bool AArch64TargetLowering::isProfitableToHoist(Instruction *I) const {
9530   if (I->getOpcode() != Instruction::FMul)
9531     return true;
9532
9533   if (!I->hasOneUse())
9534     return true;
9535
9536   Instruction *User = I->user_back();
9537
9538   if (User &&
9539       !(User->getOpcode() == Instruction::FSub ||
9540         User->getOpcode() == Instruction::FAdd))
9541     return true;
9542
9543   const TargetOptions &Options = getTargetMachine().Options;
9544   const Function *F = I->getFunction();
9545   const DataLayout &DL = F->getParent()->getDataLayout();
9546   Type *Ty = User->getOperand(0)->getType();
9547
9548   return !(isFMAFasterThanFMulAndFAdd(*F, Ty) &&
9549            isOperationLegalOrCustom(ISD::FMA, getValueType(DL, Ty)) &&
9550            (Options.AllowFPOpFusion == FPOpFusion::Fast ||
9551             Options.UnsafeFPMath));
9552 }
9553
9554 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
9555 // 64-bit GPR.
9556 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
9557   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
9558     return false;
9559   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
9560   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
9561   return NumBits1 == 32 && NumBits2 == 64;
9562 }
9563 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
9564   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
9565     return false;
9566   unsigned NumBits1 = VT1.getSizeInBits();
9567   unsigned NumBits2 = VT2.getSizeInBits();
9568   return NumBits1 == 32 && NumBits2 == 64;
9569 }
9570
9571 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
9572   EVT VT1 = Val.getValueType();
9573   if (isZExtFree(VT1, VT2)) {
9574     return true;
9575   }
9576
9577   if (Val.getOpcode() != ISD::LOAD)
9578     return false;
9579
9580   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
9581   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
9582           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
9583           VT1.getSizeInBits() <= 32);
9584 }
9585
9586 bool AArch64TargetLowering::isExtFreeImpl(const Instruction *Ext) const {
9587   if (isa<FPExtInst>(Ext))
9588     return false;
9589
9590   // Vector types are not free.
9591   if (Ext->getType()->isVectorTy())
9592     return false;
9593
9594   for (const Use &U : Ext->uses()) {
9595     // The extension is free if we can fold it with a left shift in an
9596     // addressing mode or an arithmetic operation: add, sub, and cmp.
9597
9598     // Is there a shift?
9599     const Instruction *Instr = cast<Instruction>(U.getUser());
9600
9601     // Is this a constant shift?
9602     switch (Instr->getOpcode()) {
9603     case Instruction::Shl:
9604       if (!isa<ConstantInt>(Instr->getOperand(1)))
9605         return false;
9606       break;
9607     case Instruction::GetElementPtr: {
9608       gep_type_iterator GTI = gep_type_begin(Instr);
9609       auto &DL = Ext->getModule()->getDataLayout();
9610       std::advance(GTI, U.getOperandNo()-1);
9611       Type *IdxTy = GTI.getIndexedType();
9612       // This extension will end up with a shift because of the scaling factor.
9613       // 8-bit sized types have a scaling factor of 1, thus a shift amount of 0.
9614       // Get the shift amount based on the scaling factor:
9615       // log2(sizeof(IdxTy)) - log2(8).
9616       uint64_t ShiftAmt =
9617         countTrailingZeros(DL.getTypeStoreSizeInBits(IdxTy).getFixedSize()) - 3;
9618       // Is the constant foldable in the shift of the addressing mode?
9619       // I.e., shift amount is between 1 and 4 inclusive.
9620       if (ShiftAmt == 0 || ShiftAmt > 4)
9621         return false;
9622       break;
9623     }
9624     case Instruction::Trunc:
9625       // Check if this is a noop.
9626       // trunc(sext ty1 to ty2) to ty1.
9627       if (Instr->getType() == Ext->getOperand(0)->getType())
9628         continue;
9629       LLVM_FALLTHROUGH;
9630     default:
9631       return false;
9632     }
9633
9634     // At this point we can use the bfm family, so this extension is free
9635     // for that use.
9636   }
9637   return true;
9638 }
9639
9640 /// Check if both Op1 and Op2 are shufflevector extracts of either the lower
9641 /// or upper half of the vector elements.
9642 static bool areExtractShuffleVectors(Value *Op1, Value *Op2) {
9643   auto areTypesHalfed = [](Value *FullV, Value *HalfV) {
9644     auto *FullTy = FullV->getType();
9645     auto *HalfTy = HalfV->getType();
9646     return FullTy->getPrimitiveSizeInBits().getFixedSize() ==
9647            2 * HalfTy->getPrimitiveSizeInBits().getFixedSize();
9648   };
9649
9650   auto extractHalf = [](Value *FullV, Value *HalfV) {
9651     auto *FullVT = cast<FixedVectorType>(FullV->getType());
9652     auto *HalfVT = cast<FixedVectorType>(HalfV->getType());
9653     return FullVT->getNumElements() == 2 * HalfVT->getNumElements();
9654   };
9655
9656   ArrayRef<int> M1, M2;
9657   Value *S1Op1, *S2Op1;
9658   if (!match(Op1, m_Shuffle(m_Value(S1Op1), m_Undef(), m_Mask(M1))) ||
9659       !match(Op2, m_Shuffle(m_Value(S2Op1), m_Undef(), m_Mask(M2))))
9660     return false;
9661
9662   // Check that the operands are half as wide as the result and we extract
9663   // half of the elements of the input vectors.
9664   if (!areTypesHalfed(S1Op1, Op1) || !areTypesHalfed(S2Op1, Op2) ||
9665       !extractHalf(S1Op1, Op1) || !extractHalf(S2Op1, Op2))
9666     return false;
9667
9668   // Check the mask extracts either the lower or upper half of vector
9669   // elements.
9670   int M1Start = -1;
9671   int M2Start = -1;
9672   int NumElements = cast<FixedVectorType>(Op1->getType())->getNumElements() * 2;
9673   if (!ShuffleVectorInst::isExtractSubvectorMask(M1, NumElements, M1Start) ||
9674       !ShuffleVectorInst::isExtractSubvectorMask(M2, NumElements, M2Start) ||
9675       M1Start != M2Start || (M1Start != 0 && M2Start != (NumElements / 2)))
9676     return false;
9677
9678   return true;
9679 }
9680
9681 /// Check if Ext1 and Ext2 are extends of the same type, doubling the bitwidth
9682 /// of the vector elements.
9683 static bool areExtractExts(Value *Ext1, Value *Ext2) {
9684   auto areExtDoubled = [](Instruction *Ext) {
9685     return Ext->getType()->getScalarSizeInBits() ==
9686            2 * Ext->getOperand(0)->getType()->getScalarSizeInBits();
9687   };
9688
9689   if (!match(Ext1, m_ZExtOrSExt(m_Value())) ||
9690       !match(Ext2, m_ZExtOrSExt(m_Value())) ||
9691       !areExtDoubled(cast<Instruction>(Ext1)) ||
9692       !areExtDoubled(cast<Instruction>(Ext2)))
9693     return false;
9694
9695   return true;
9696 }
9697
9698 /// Check if Op could be used with vmull_high_p64 intrinsic.
9699 static bool isOperandOfVmullHighP64(Value *Op) {
9700   Value *VectorOperand = nullptr;
9701   ConstantInt *ElementIndex = nullptr;
9702   return match(Op, m_ExtractElt(m_Value(VectorOperand),
9703                                 m_ConstantInt(ElementIndex))) &&
9704          ElementIndex->getValue() == 1 &&
9705          isa<FixedVectorType>(VectorOperand->getType()) &&
9706          cast<FixedVectorType>(VectorOperand->getType())->getNumElements() == 2;
9707 }
9708
9709 /// Check if Op1 and Op2 could be used with vmull_high_p64 intrinsic.
9710 static bool areOperandsOfVmullHighP64(Value *Op1, Value *Op2) {
9711   return isOperandOfVmullHighP64(Op1) && isOperandOfVmullHighP64(Op2);
9712 }
9713
9714 /// Check if sinking \p I's operands to I's basic block is profitable, because
9715 /// the operands can be folded into a target instruction, e.g.
9716 /// shufflevectors extracts and/or sext/zext can be folded into (u,s)subl(2).
9717 bool AArch64TargetLowering::shouldSinkOperands(
9718     Instruction *I, SmallVectorImpl<Use *> &Ops) const {
9719   if (!I->getType()->isVectorTy())
9720     return false;
9721
9722   if (IntrinsicInst *II = dyn_cast<IntrinsicInst>(I)) {
9723     switch (II->getIntrinsicID()) {
9724     case Intrinsic::aarch64_neon_umull:
9725       if (!areExtractShuffleVectors(II->getOperand(0), II->getOperand(1)))
9726         return false;
9727       Ops.push_back(&II->getOperandUse(0));
9728       Ops.push_back(&II->getOperandUse(1));
9729       return true;
9730
9731     case Intrinsic::aarch64_neon_pmull64:
9732       if (!areOperandsOfVmullHighP64(II->getArgOperand(0),
9733                                      II->getArgOperand(1)))
9734         return false;
9735       Ops.push_back(&II->getArgOperandUse(0));
9736       Ops.push_back(&II->getArgOperandUse(1));
9737       return true;
9738
9739     default:
9740       return false;
9741     }
9742   }
9743
9744   switch (I->getOpcode()) {
9745   case Instruction::Sub:
9746   case Instruction::Add: {
9747     if (!areExtractExts(I->getOperand(0), I->getOperand(1)))
9748       return false;
9749
9750     // If the exts' operands extract either the lower or upper elements, we
9751     // can sink them too.
9752     auto Ext1 = cast<Instruction>(I->getOperand(0));
9753     auto Ext2 = cast<Instruction>(I->getOperand(1));
9754     if (areExtractShuffleVectors(Ext1, Ext2)) {
9755       Ops.push_back(&Ext1->getOperandUse(0));
9756       Ops.push_back(&Ext2->getOperandUse(0));
9757     }
9758
9759     Ops.push_back(&I->getOperandUse(0));
9760     Ops.push_back(&I->getOperandUse(1));
9761
9762     return true;
9763   }
9764   default:
9765     return false;
9766   }
9767   return false;
9768 }
9769
9770 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
9771                                           Align &RequiredAligment) const {
9772   if (!LoadedType.isSimple() ||
9773       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
9774     return false;
9775   // Cyclone supports unaligned accesses.
9776   RequiredAligment = Align(1);
9777   unsigned NumBits = LoadedType.getSizeInBits();
9778   return NumBits == 32 || NumBits == 64;
9779 }
9780
9781 /// A helper function for determining the number of interleaved accesses we
9782 /// will generate when lowering accesses of the given type.
9783 unsigned
9784 AArch64TargetLowering::getNumInterleavedAccesses(VectorType *VecTy,
9785                                                  const DataLayout &DL) const {
9786   return (DL.getTypeSizeInBits(VecTy) + 127) / 128;
9787 }
9788
9789 MachineMemOperand::Flags
9790 AArch64TargetLowering::getTargetMMOFlags(const Instruction &I) const {
9791   if (Subtarget->getProcFamily() == AArch64Subtarget::Falkor &&
9792       I.getMetadata(FALKOR_STRIDED_ACCESS_MD) != nullptr)
9793     return MOStridedAccess;
9794   return MachineMemOperand::MONone;
9795 }
9796
9797 bool AArch64TargetLowering::isLegalInterleavedAccessType(
9798     VectorType *VecTy, const DataLayout &DL) const {
9799
9800   unsigned VecSize = DL.getTypeSizeInBits(VecTy);
9801   unsigned ElSize = DL.getTypeSizeInBits(VecTy->getElementType());
9802
9803   // Ensure the number of vector elements is greater than 1.
9804   if (cast<FixedVectorType>(VecTy)->getNumElements() < 2)
9805     return false;
9806
9807   // Ensure the element type is legal.
9808   if (ElSize != 8 && ElSize != 16 && ElSize != 32 && ElSize != 64)
9809     return false;
9810
9811   // Ensure the total vector size is 64 or a multiple of 128. Types larger than
9812   // 128 will be split into multiple interleaved accesses.
9813   return VecSize == 64 || VecSize % 128 == 0;
9814 }
9815
9816 /// Lower an interleaved load into a ldN intrinsic.
9817 ///
9818 /// E.g. Lower an interleaved load (Factor = 2):
9819 ///        %wide.vec = load <8 x i32>, <8 x i32>* %ptr
9820 ///        %v0 = shuffle %wide.vec, undef, <0, 2, 4, 6>  ; Extract even elements
9821 ///        %v1 = shuffle %wide.vec, undef, <1, 3, 5, 7>  ; Extract odd elements
9822 ///
9823 ///      Into:
9824 ///        %ld2 = { <4 x i32>, <4 x i32> } call llvm.aarch64.neon.ld2(%ptr)
9825 ///        %vec0 = extractelement { <4 x i32>, <4 x i32> } %ld2, i32 0
9826 ///        %vec1 = extractelement { <4 x i32>, <4 x i32> } %ld2, i32 1
9827 bool AArch64TargetLowering::lowerInterleavedLoad(
9828     LoadInst *LI, ArrayRef<ShuffleVectorInst *> Shuffles,
9829     ArrayRef<unsigned> Indices, unsigned Factor) const {
9830   assert(Factor >= 2 && Factor <= getMaxSupportedInterleaveFactor() &&
9831          "Invalid interleave factor");
9832   assert(!Shuffles.empty() && "Empty shufflevector input");
9833   assert(Shuffles.size() == Indices.size() &&
9834          "Unmatched number of shufflevectors and indices");
9835
9836   const DataLayout &DL = LI->getModule()->getDataLayout();
9837
9838   VectorType *VTy = Shuffles[0]->getType();
9839
9840   // Skip if we do not have NEON and skip illegal vector types. We can
9841   // "legalize" wide vector types into multiple interleaved accesses as long as
9842   // the vector types are divisible by 128.
9843   if (!Subtarget->hasNEON() || !isLegalInterleavedAccessType(VTy, DL))
9844     return false;
9845
9846   unsigned NumLoads = getNumInterleavedAccesses(VTy, DL);
9847
9848   auto *FVTy = cast<FixedVectorType>(VTy);
9849
9850   // A pointer vector can not be the return type of the ldN intrinsics. Need to
9851   // load integer vectors first and then convert to pointer vectors.
9852   Type *EltTy = FVTy->getElementType();
9853   if (EltTy->isPointerTy())
9854     FVTy =
9855         FixedVectorType::get(DL.getIntPtrType(EltTy), FVTy->getNumElements());
9856
9857   IRBuilder<> Builder(LI);
9858
9859   // The base address of the load.
9860   Value *BaseAddr = LI->getPointerOperand();
9861
9862   if (NumLoads > 1) {
9863     // If we're going to generate more than one load, reset the sub-vector type
9864     // to something legal.
9865     FVTy = FixedVectorType::get(FVTy->getElementType(),
9866                                 FVTy->getNumElements() / NumLoads);
9867
9868     // We will compute the pointer operand of each load from the original base
9869     // address using GEPs. Cast the base address to a pointer to the scalar
9870     // element type.
9871     BaseAddr = Builder.CreateBitCast(
9872         BaseAddr,
9873         FVTy->getElementType()->getPointerTo(LI->getPointerAddressSpace()));
9874   }
9875
9876   Type *PtrTy = FVTy->getPointerTo(LI->getPointerAddressSpace());
9877   Type *Tys[2] = {FVTy, PtrTy};
9878   static const Intrinsic::ID LoadInts[3] = {Intrinsic::aarch64_neon_ld2,
9879                                             Intrinsic::aarch64_neon_ld3,
9880                                             Intrinsic::aarch64_neon_ld4};
9881   Function *LdNFunc =
9882       Intrinsic::getDeclaration(LI->getModule(), LoadInts[Factor - 2], Tys);
9883
9884   // Holds sub-vectors extracted from the load intrinsic return values. The
9885   // sub-vectors are associated with the shufflevector instructions they will
9886   // replace.
9887   DenseMap<ShuffleVectorInst *, SmallVector<Value *, 4>> SubVecs;
9888
9889   for (unsigned LoadCount = 0; LoadCount < NumLoads; ++LoadCount) {
9890
9891     // If we're generating more than one load, compute the base address of
9892     // subsequent loads as an offset from the previous.
9893     if (LoadCount > 0)
9894       BaseAddr = Builder.CreateConstGEP1_32(FVTy->getElementType(), BaseAddr,
9895                                             FVTy->getNumElements() * Factor);
9896
9897     CallInst *LdN = Builder.CreateCall(
9898         LdNFunc, Builder.CreateBitCast(BaseAddr, PtrTy), "ldN");
9899
9900     // Extract and store the sub-vectors returned by the load intrinsic.
9901     for (unsigned i = 0; i < Shuffles.size(); i++) {
9902       ShuffleVectorInst *SVI = Shuffles[i];
9903       unsigned Index = Indices[i];
9904
9905       Value *SubVec = Builder.CreateExtractValue(LdN, Index);
9906
9907       // Convert the integer vector to pointer vector if the element is pointer.
9908       if (EltTy->isPointerTy())
9909         SubVec = Builder.CreateIntToPtr(
9910             SubVec, FixedVectorType::get(SVI->getType()->getElementType(),
9911                                          FVTy->getNumElements()));
9912       SubVecs[SVI].push_back(SubVec);
9913     }
9914   }
9915
9916   // Replace uses of the shufflevector instructions with the sub-vectors
9917   // returned by the load intrinsic. If a shufflevector instruction is
9918   // associated with more than one sub-vector, those sub-vectors will be
9919   // concatenated into a single wide vector.
9920   for (ShuffleVectorInst *SVI : Shuffles) {
9921     auto &SubVec = SubVecs[SVI];
9922     auto *WideVec =
9923         SubVec.size() > 1 ? concatenateVectors(Builder, SubVec) : SubVec[0];
9924     SVI->replaceAllUsesWith(WideVec);
9925   }
9926
9927   return true;
9928 }
9929
9930 /// Lower an interleaved store into a stN intrinsic.
9931 ///
9932 /// E.g. Lower an interleaved store (Factor = 3):
9933 ///        %i.vec = shuffle <8 x i32> %v0, <8 x i32> %v1,
9934 ///                 <0, 4, 8, 1, 5, 9, 2, 6, 10, 3, 7, 11>
9935 ///        store <12 x i32> %i.vec, <12 x i32>* %ptr
9936 ///
9937 ///      Into:
9938 ///        %sub.v0 = shuffle <8 x i32> %v0, <8 x i32> v1, <0, 1, 2, 3>
9939 ///        %sub.v1 = shuffle <8 x i32> %v0, <8 x i32> v1, <4, 5, 6, 7>
9940 ///        %sub.v2 = shuffle <8 x i32> %v0, <8 x i32> v1, <8, 9, 10, 11>
9941 ///        call void llvm.aarch64.neon.st3(%sub.v0, %sub.v1, %sub.v2, %ptr)
9942 ///
9943 /// Note that the new shufflevectors will be removed and we'll only generate one
9944 /// st3 instruction in CodeGen.
9945 ///
9946 /// Example for a more general valid mask (Factor 3). Lower:
9947 ///        %i.vec = shuffle <32 x i32> %v0, <32 x i32> %v1,
9948 ///                 <4, 32, 16, 5, 33, 17, 6, 34, 18, 7, 35, 19>
9949 ///        store <12 x i32> %i.vec, <12 x i32>* %ptr
9950 ///
9951 ///      Into:
9952 ///        %sub.v0 = shuffle <32 x i32> %v0, <32 x i32> v1, <4, 5, 6, 7>
9953 ///        %sub.v1 = shuffle <32 x i32> %v0, <32 x i32> v1, <32, 33, 34, 35>
9954 ///        %sub.v2 = shuffle <32 x i32> %v0, <32 x i32> v1, <16, 17, 18, 19>
9955 ///        call void llvm.aarch64.neon.st3(%sub.v0, %sub.v1, %sub.v2, %ptr)
9956 bool AArch64TargetLowering::lowerInterleavedStore(StoreInst *SI,
9957                                                   ShuffleVectorInst *SVI,
9958                                                   unsigned Factor) const {
9959   assert(Factor >= 2 && Factor <= getMaxSupportedInterleaveFactor() &&
9960          "Invalid interleave factor");
9961
9962   auto *VecTy = cast<FixedVectorType>(SVI->getType());
9963   assert(VecTy->getNumElements() % Factor == 0 && "Invalid interleaved store");
9964
9965   unsigned LaneLen = VecTy->getNumElements() / Factor;
9966   Type *EltTy = VecTy->getElementType();
9967   auto *SubVecTy = FixedVectorType::get(EltTy, LaneLen);
9968
9969   const DataLayout &DL = SI->getModule()->getDataLayout();
9970
9971   // Skip if we do not have NEON and skip illegal vector types. We can
9972   // "legalize" wide vector types into multiple interleaved accesses as long as
9973   // the vector types are divisible by 128.
9974   if (!Subtarget->hasNEON() || !isLegalInterleavedAccessType(SubVecTy, DL))
9975     return false;
9976
9977   unsigned NumStores = getNumInterleavedAccesses(SubVecTy, DL);
9978
9979   Value *Op0 = SVI->getOperand(0);
9980   Value *Op1 = SVI->getOperand(1);
9981   IRBuilder<> Builder(SI);
9982
9983   // StN intrinsics don't support pointer vectors as arguments. Convert pointer
9984   // vectors to integer vectors.
9985   if (EltTy->isPointerTy()) {
9986     Type *IntTy = DL.getIntPtrType(EltTy);
9987     unsigned NumOpElts =
9988         cast<FixedVectorType>(Op0->getType())->getNumElements();
9989
9990     // Convert to the corresponding integer vector.
9991     auto *IntVecTy = FixedVectorType::get(IntTy, NumOpElts);
9992     Op0 = Builder.CreatePtrToInt(Op0, IntVecTy);
9993     Op1 = Builder.CreatePtrToInt(Op1, IntVecTy);
9994
9995     SubVecTy = FixedVectorType::get(IntTy, LaneLen);
9996   }
9997
9998   // The base address of the store.
9999   Value *BaseAddr = SI->getPointerOperand();
10000
10001   if (NumStores > 1) {
10002     // If we're going to generate more than one store, reset the lane length
10003     // and sub-vector type to something legal.
10004     LaneLen /= NumStores;
10005     SubVecTy = FixedVectorType::get(SubVecTy->getElementType(), LaneLen);
10006
10007     // We will compute the pointer operand of each store from the original base
10008     // address using GEPs. Cast the base address to a pointer to the scalar
10009     // element type.
10010     BaseAddr = Builder.CreateBitCast(
10011         BaseAddr,
10012         SubVecTy->getElementType()->getPointerTo(SI->getPointerAddressSpace()));
10013   }
10014
10015   auto Mask = SVI->getShuffleMask();
10016
10017   Type *PtrTy = SubVecTy->getPointerTo(SI->getPointerAddressSpace());
10018   Type *Tys[2] = {SubVecTy, PtrTy};
10019   static const Intrinsic::ID StoreInts[3] = {Intrinsic::aarch64_neon_st2,
10020                                              Intrinsic::aarch64_neon_st3,
10021                                              Intrinsic::aarch64_neon_st4};
10022   Function *StNFunc =
10023       Intrinsic::getDeclaration(SI->getModule(), StoreInts[Factor - 2], Tys);
10024
10025   for (unsigned StoreCount = 0; StoreCount < NumStores; ++StoreCount) {
10026
10027     SmallVector<Value *, 5> Ops;
10028
10029     // Split the shufflevector operands into sub vectors for the new stN call.
10030     for (unsigned i = 0; i < Factor; i++) {
10031       unsigned IdxI = StoreCount * LaneLen * Factor + i;
10032       if (Mask[IdxI] >= 0) {
10033         Ops.push_back(Builder.CreateShuffleVector(
10034             Op0, Op1, createSequentialMask(Mask[IdxI], LaneLen, 0)));
10035       } else {
10036         unsigned StartMask = 0;
10037         for (unsigned j = 1; j < LaneLen; j++) {
10038           unsigned IdxJ = StoreCount * LaneLen * Factor + j;
10039           if (Mask[IdxJ * Factor + IdxI] >= 0) {
10040             StartMask = Mask[IdxJ * Factor + IdxI] - IdxJ;
10041             break;
10042           }
10043         }
10044         // Note: Filling undef gaps with random elements is ok, since
10045         // those elements were being written anyway (with undefs).
10046         // In the case of all undefs we're defaulting to using elems from 0
10047         // Note: StartMask cannot be negative, it's checked in
10048         // isReInterleaveMask
10049         Ops.push_back(Builder.CreateShuffleVector(
10050             Op0, Op1, createSequentialMask(StartMask, LaneLen, 0)));
10051       }
10052     }
10053
10054     // If we generating more than one store, we compute the base address of
10055     // subsequent stores as an offset from the previous.
10056     if (StoreCount > 0)
10057       BaseAddr = Builder.CreateConstGEP1_32(SubVecTy->getElementType(),
10058                                             BaseAddr, LaneLen * Factor);
10059
10060     Ops.push_back(Builder.CreateBitCast(BaseAddr, PtrTy));
10061     Builder.CreateCall(StNFunc, Ops);
10062   }
10063   return true;
10064 }
10065
10066 // Lower an SVE structured load intrinsic returning a tuple type to target
10067 // specific intrinsic taking the same input but returning a multi-result value
10068 // of the split tuple type.
10069 //
10070 // E.g. Lowering an LD3:
10071 //
10072 //  call <vscale x 12 x i32> @llvm.aarch64.sve.ld3.nxv12i32(
10073 //                                                    <vscale x 4 x i1> %pred,
10074 //                                                    <vscale x 4 x i32>* %addr)
10075 //
10076 //  Output DAG:
10077 //
10078 //    t0: ch = EntryToken
10079 //        t2: nxv4i1,ch = CopyFromReg t0, Register:nxv4i1 %0
10080 //        t4: i64,ch = CopyFromReg t0, Register:i64 %1
10081 //    t5: nxv4i32,nxv4i32,nxv4i32,ch = AArch64ISD::SVE_LD3 t0, t2, t4
10082 //    t6: nxv12i32 = concat_vectors t5, t5:1, t5:2
10083 //
10084 // This is called pre-legalization to avoid widening/splitting issues with
10085 // non-power-of-2 tuple types used for LD3, such as nxv12i32.
10086 SDValue AArch64TargetLowering::LowerSVEStructLoad(unsigned Intrinsic,
10087                                                   ArrayRef<SDValue> LoadOps,
10088                                                   EVT VT, SelectionDAG &DAG,
10089                                                   const SDLoc &DL) const {
10090   assert(VT.isScalableVector() && "Can only lower scalable vectors");
10091
10092   unsigned N, Opcode;
10093   static std::map<unsigned, std::pair<unsigned, unsigned>> IntrinsicMap = {
10094       {Intrinsic::aarch64_sve_ld2, {2, AArch64ISD::SVE_LD2_MERGE_ZERO}},
10095       {Intrinsic::aarch64_sve_ld3, {3, AArch64ISD::SVE_LD3_MERGE_ZERO}},
10096       {Intrinsic::aarch64_sve_ld4, {4, AArch64ISD::SVE_LD4_MERGE_ZERO}}};
10097
10098   std::tie(N, Opcode) = IntrinsicMap[Intrinsic];
10099   assert(VT.getVectorElementCount().Min % N == 0 &&
10100          "invalid tuple vector type!");
10101
10102   EVT SplitVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
10103                                  VT.getVectorElementCount() / N);
10104   assert(isTypeLegal(SplitVT));
10105
10106   SmallVector<EVT, 5> VTs(N, SplitVT);
10107   VTs.push_back(MVT::Other); // Chain
10108   SDVTList NodeTys = DAG.getVTList(VTs);
10109
10110   SDValue PseudoLoad = DAG.getNode(Opcode, DL, NodeTys, LoadOps);
10111   SmallVector<SDValue, 4> PseudoLoadOps;
10112   for (unsigned I = 0; I < N; ++I)
10113     PseudoLoadOps.push_back(SDValue(PseudoLoad.getNode(), I));
10114   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, PseudoLoadOps);
10115 }
10116
10117 EVT AArch64TargetLowering::getOptimalMemOpType(
10118     const MemOp &Op, const AttributeList &FuncAttributes) const {
10119   bool CanImplicitFloat =
10120       !FuncAttributes.hasFnAttribute(Attribute::NoImplicitFloat);
10121   bool CanUseNEON = Subtarget->hasNEON() && CanImplicitFloat;
10122   bool CanUseFP = Subtarget->hasFPARMv8() && CanImplicitFloat;
10123   // Only use AdvSIMD to implement memset of 32-byte and above. It would have
10124   // taken one instruction to materialize the v2i64 zero and one store (with
10125   // restrictive addressing mode). Just do i64 stores.
10126   bool IsSmallMemset = Op.isMemset() && Op.size() < 32;
10127   auto AlignmentIsAcceptable = [&](EVT VT, Align AlignCheck) {
10128     if (Op.isAligned(AlignCheck))
10129       return true;
10130     bool Fast;
10131     return allowsMisalignedMemoryAccesses(VT, 0, 1, MachineMemOperand::MONone,
10132                                           &Fast) &&
10133            Fast;
10134   };
10135
10136   if (CanUseNEON && Op.isMemset() && !IsSmallMemset &&
10137       AlignmentIsAcceptable(MVT::v2i64, Align(16)))
10138     return MVT::v2i64;
10139   if (CanUseFP && !IsSmallMemset && AlignmentIsAcceptable(MVT::f128, Align(16)))
10140     return MVT::f128;
10141   if (Op.size() >= 8 && AlignmentIsAcceptable(MVT::i64, Align(8)))
10142     return MVT::i64;
10143   if (Op.size() >= 4 && AlignmentIsAcceptable(MVT::i32, Align(4)))
10144     return MVT::i32;
10145   return MVT::Other;
10146 }
10147
10148 LLT AArch64TargetLowering::getOptimalMemOpLLT(
10149     const MemOp &Op, const AttributeList &FuncAttributes) const {
10150   bool CanImplicitFloat =
10151       !FuncAttributes.hasFnAttribute(Attribute::NoImplicitFloat);
10152   bool CanUseNEON = Subtarget->hasNEON() && CanImplicitFloat;
10153   bool CanUseFP = Subtarget->hasFPARMv8() && CanImplicitFloat;
10154   // Only use AdvSIMD to implement memset of 32-byte and above. It would have
10155   // taken one instruction to materialize the v2i64 zero and one store (with
10156   // restrictive addressing mode). Just do i64 stores.
10157   bool IsSmallMemset = Op.isMemset() && Op.size() < 32;
10158   auto AlignmentIsAcceptable = [&](EVT VT, Align AlignCheck) {
10159     if (Op.isAligned(AlignCheck))
10160       return true;
10161     bool Fast;
10162     return allowsMisalignedMemoryAccesses(VT, 0, 1, MachineMemOperand::MONone,
10163                                           &Fast) &&
10164            Fast;
10165   };
10166
10167   if (CanUseNEON && Op.isMemset() && !IsSmallMemset &&
10168       AlignmentIsAcceptable(MVT::v2i64, Align(16)))
10169     return LLT::vector(2, 64);
10170   if (CanUseFP && !IsSmallMemset && AlignmentIsAcceptable(MVT::f128, Align(16)))
10171     return LLT::scalar(128);
10172   if (Op.size() >= 8 && AlignmentIsAcceptable(MVT::i64, Align(8)))
10173     return LLT::scalar(64);
10174   if (Op.size() >= 4 && AlignmentIsAcceptable(MVT::i32, Align(4)))
10175     return LLT::scalar(32);
10176   return LLT();
10177 }
10178
10179 // 12-bit optionally shifted immediates are legal for adds.
10180 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
10181   if (Immed == std::numeric_limits<int64_t>::min()) {
10182     LLVM_DEBUG(dbgs() << "Illegal add imm " << Immed
10183                       << ": avoid UB for INT64_MIN\n");
10184     return false;
10185   }
10186   // Same encoding for add/sub, just flip the sign.
10187   Immed = std::abs(Immed);
10188   bool IsLegal = ((Immed >> 12) == 0 ||
10189                   ((Immed & 0xfff) == 0 && Immed >> 24 == 0));
10190   LLVM_DEBUG(dbgs() << "Is " << Immed
10191                     << " legal add imm: " << (IsLegal ? "yes" : "no") << "\n");
10192   return IsLegal;
10193 }
10194
10195 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
10196 // immediates is the same as for an add or a sub.
10197 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
10198   return isLegalAddImmediate(Immed);
10199 }
10200
10201 /// isLegalAddressingMode - Return true if the addressing mode represented
10202 /// by AM is legal for this target, for a load/store of the specified type.
10203 bool AArch64TargetLowering::isLegalAddressingMode(const DataLayout &DL,
10204                                                   const AddrMode &AM, Type *Ty,
10205                                                   unsigned AS, Instruction *I) const {
10206   // AArch64 has five basic addressing modes:
10207   //  reg
10208   //  reg + 9-bit signed offset
10209   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
10210   //  reg1 + reg2
10211   //  reg + SIZE_IN_BYTES * reg
10212
10213   // No global is ever allowed as a base.
10214   if (AM.BaseGV)
10215     return false;
10216
10217   // No reg+reg+imm addressing.
10218   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
10219     return false;
10220
10221   // FIXME: Update this method to support scalable addressing modes.
10222   if (isa<ScalableVectorType>(Ty))
10223     return AM.HasBaseReg && !AM.BaseOffs && !AM.Scale;
10224
10225   // check reg + imm case:
10226   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
10227   uint64_t NumBytes = 0;
10228   if (Ty->isSized()) {
10229     uint64_t NumBits = DL.getTypeSizeInBits(Ty);
10230     NumBytes = NumBits / 8;
10231     if (!isPowerOf2_64(NumBits))
10232       NumBytes = 0;
10233   }
10234
10235   if (!AM.Scale) {
10236     int64_t Offset = AM.BaseOffs;
10237
10238     // 9-bit signed offset
10239     if (isInt<9>(Offset))
10240       return true;
10241
10242     // 12-bit unsigned offset
10243     unsigned shift = Log2_64(NumBytes);
10244     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
10245         // Must be a multiple of NumBytes (NumBytes is a power of 2)
10246         (Offset >> shift) << shift == Offset)
10247       return true;
10248     return false;
10249   }
10250
10251   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
10252
10253   return AM.Scale == 1 || (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes);
10254 }
10255
10256 bool AArch64TargetLowering::shouldConsiderGEPOffsetSplit() const {
10257   // Consider splitting large offset of struct or array.
10258   return true;
10259 }
10260
10261 int AArch64TargetLowering::getScalingFactorCost(const DataLayout &DL,
10262                                                 const AddrMode &AM, Type *Ty,
10263                                                 unsigned AS) const {
10264   // Scaling factors are not free at all.
10265   // Operands                     | Rt Latency
10266   // -------------------------------------------
10267   // Rt, [Xn, Xm]                 | 4
10268   // -------------------------------------------
10269   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
10270   // Rt, [Xn, Wm, <extend> #imm]  |
10271   if (isLegalAddressingMode(DL, AM, Ty, AS))
10272     // Scale represents reg2 * scale, thus account for 1 if
10273     // it is not equal to 0 or 1.
10274     return AM.Scale != 0 && AM.Scale != 1;
10275   return -1;
10276 }
10277
10278 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(
10279     const MachineFunction &MF, EVT VT) const {
10280   VT = VT.getScalarType();
10281
10282   if (!VT.isSimple())
10283     return false;
10284
10285   switch (VT.getSimpleVT().SimpleTy) {
10286   case MVT::f32:
10287   case MVT::f64:
10288     return true;
10289   default:
10290     break;
10291   }
10292
10293   return false;
10294 }
10295
10296 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(const Function &F,
10297                                                        Type *Ty) const {
10298   switch (Ty->getScalarType()->getTypeID()) {
10299   case Type::FloatTyID:
10300   case Type::DoubleTyID:
10301     return true;
10302   default:
10303     return false;
10304   }
10305 }
10306
10307 const MCPhysReg *
10308 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
10309   // LR is a callee-save register, but we must treat it as clobbered by any call
10310   // site. Hence we include LR in the scratch registers, which are in turn added
10311   // as implicit-defs for stackmaps and patchpoints.
10312   static const MCPhysReg ScratchRegs[] = {
10313     AArch64::X16, AArch64::X17, AArch64::LR, 0
10314   };
10315   return ScratchRegs;
10316 }
10317
10318 bool
10319 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N,
10320                                                      CombineLevel Level) const {
10321   N = N->getOperand(0).getNode();
10322   EVT VT = N->getValueType(0);
10323     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
10324     // it with shift to let it be lowered to UBFX.
10325   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
10326       isa<ConstantSDNode>(N->getOperand(1))) {
10327     uint64_t TruncMask = N->getConstantOperandVal(1);
10328     if (isMask_64(TruncMask) &&
10329       N->getOperand(0).getOpcode() == ISD::SRL &&
10330       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
10331       return false;
10332   }
10333   return true;
10334 }
10335
10336 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
10337                                                               Type *Ty) const {
10338   assert(Ty->isIntegerTy());
10339
10340   unsigned BitSize = Ty->getPrimitiveSizeInBits();
10341   if (BitSize == 0)
10342     return false;
10343
10344   int64_t Val = Imm.getSExtValue();
10345   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
10346     return true;
10347
10348   if ((int64_t)Val < 0)
10349     Val = ~Val;
10350   if (BitSize == 32)
10351     Val &= (1LL << 32) - 1;
10352
10353   unsigned LZ = countLeadingZeros((uint64_t)Val);
10354   unsigned Shift = (63 - LZ) / 16;
10355   // MOVZ is free so return true for one or fewer MOVK.
10356   return Shift < 3;
10357 }
10358
10359 bool AArch64TargetLowering::isExtractSubvectorCheap(EVT ResVT, EVT SrcVT,
10360                                                     unsigned Index) const {
10361   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
10362     return false;
10363
10364   return (Index == 0 || Index == ResVT.getVectorNumElements());
10365 }
10366
10367 /// Turn vector tests of the signbit in the form of:
10368 ///   xor (sra X, elt_size(X)-1), -1
10369 /// into:
10370 ///   cmge X, X, #0
10371 static SDValue foldVectorXorShiftIntoCmp(SDNode *N, SelectionDAG &DAG,
10372                                          const AArch64Subtarget *Subtarget) {
10373   EVT VT = N->getValueType(0);
10374   if (!Subtarget->hasNEON() || !VT.isVector())
10375     return SDValue();
10376
10377   // There must be a shift right algebraic before the xor, and the xor must be a
10378   // 'not' operation.
10379   SDValue Shift = N->getOperand(0);
10380   SDValue Ones = N->getOperand(1);
10381   if (Shift.getOpcode() != AArch64ISD::VASHR || !Shift.hasOneUse() ||
10382       !ISD::isBuildVectorAllOnes(Ones.getNode()))
10383     return SDValue();
10384
10385   // The shift should be smearing the sign bit across each vector element.
10386   auto *ShiftAmt = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
10387   EVT ShiftEltTy = Shift.getValueType().getVectorElementType();
10388   if (!ShiftAmt || ShiftAmt->getZExtValue() != ShiftEltTy.getSizeInBits() - 1)
10389     return SDValue();
10390
10391   return DAG.getNode(AArch64ISD::CMGEz, SDLoc(N), VT, Shift.getOperand(0));
10392 }
10393
10394 // Generate SUBS and CSEL for integer abs.
10395 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
10396   EVT VT = N->getValueType(0);
10397
10398   SDValue N0 = N->getOperand(0);
10399   SDValue N1 = N->getOperand(1);
10400   SDLoc DL(N);
10401
10402   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
10403   // and change it to SUB and CSEL.
10404   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
10405       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
10406       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
10407     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
10408       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
10409         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT),
10410                                   N0.getOperand(0));
10411         // Generate SUBS & CSEL.
10412         SDValue Cmp =
10413             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
10414                         N0.getOperand(0), DAG.getConstant(0, DL, VT));
10415         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
10416                            DAG.getConstant(AArch64CC::PL, DL, MVT::i32),
10417                            SDValue(Cmp.getNode(), 1));
10418       }
10419   return SDValue();
10420 }
10421
10422 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
10423                                  TargetLowering::DAGCombinerInfo &DCI,
10424                                  const AArch64Subtarget *Subtarget) {
10425   if (DCI.isBeforeLegalizeOps())
10426     return SDValue();
10427
10428   if (SDValue Cmp = foldVectorXorShiftIntoCmp(N, DAG, Subtarget))
10429     return Cmp;
10430
10431   return performIntegerAbsCombine(N, DAG);
10432 }
10433
10434 SDValue
10435 AArch64TargetLowering::BuildSDIVPow2(SDNode *N, const APInt &Divisor,
10436                                      SelectionDAG &DAG,
10437                                      SmallVectorImpl<SDNode *> &Created) const {
10438   AttributeList Attr = DAG.getMachineFunction().getFunction().getAttributes();
10439   if (isIntDivCheap(N->getValueType(0), Attr))
10440     return SDValue(N,0); // Lower SDIV as SDIV
10441
10442   // fold (sdiv X, pow2)
10443   EVT VT = N->getValueType(0);
10444   if ((VT != MVT::i32 && VT != MVT::i64) ||
10445       !(Divisor.isPowerOf2() || (-Divisor).isPowerOf2()))
10446     return SDValue();
10447
10448   SDLoc DL(N);
10449   SDValue N0 = N->getOperand(0);
10450   unsigned Lg2 = Divisor.countTrailingZeros();
10451   SDValue Zero = DAG.getConstant(0, DL, VT);
10452   SDValue Pow2MinusOne = DAG.getConstant((1ULL << Lg2) - 1, DL, VT);
10453
10454   // Add (N0 < 0) ? Pow2 - 1 : 0;
10455   SDValue CCVal;
10456   SDValue Cmp = getAArch64Cmp(N0, Zero, ISD::SETLT, CCVal, DAG, DL);
10457   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, N0, Pow2MinusOne);
10458   SDValue CSel = DAG.getNode(AArch64ISD::CSEL, DL, VT, Add, N0, CCVal, Cmp);
10459
10460   Created.push_back(Cmp.getNode());
10461   Created.push_back(Add.getNode());
10462   Created.push_back(CSel.getNode());
10463
10464   // Divide by pow2.
10465   SDValue SRA =
10466       DAG.getNode(ISD::SRA, DL, VT, CSel, DAG.getConstant(Lg2, DL, MVT::i64));
10467
10468   // If we're dividing by a positive value, we're done.  Otherwise, we must
10469   // negate the result.
10470   if (Divisor.isNonNegative())
10471     return SRA;
10472
10473   Created.push_back(SRA.getNode());
10474   return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT), SRA);
10475 }
10476
10477 static bool IsSVECntIntrinsic(SDValue S) {
10478   switch(getIntrinsicID(S.getNode())) {
10479   default:
10480     break;
10481   case Intrinsic::aarch64_sve_cntb:
10482   case Intrinsic::aarch64_sve_cnth:
10483   case Intrinsic::aarch64_sve_cntw:
10484   case Intrinsic::aarch64_sve_cntd:
10485     return true;
10486   }
10487   return false;
10488 }
10489
10490 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
10491                                  TargetLowering::DAGCombinerInfo &DCI,
10492                                  const AArch64Subtarget *Subtarget) {
10493   if (DCI.isBeforeLegalizeOps())
10494     return SDValue();
10495
10496   // The below optimizations require a constant RHS.
10497   if (!isa<ConstantSDNode>(N->getOperand(1)))
10498     return SDValue();
10499
10500   SDValue N0 = N->getOperand(0);
10501   ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(1));
10502   const APInt &ConstValue = C->getAPIntValue();
10503
10504   // Allow the scaling to be folded into the `cnt` instruction by preventing
10505   // the scaling to be obscured here. This makes it easier to pattern match.
10506   if (IsSVECntIntrinsic(N0) ||
10507      (N0->getOpcode() == ISD::TRUNCATE &&
10508       (IsSVECntIntrinsic(N0->getOperand(0)))))
10509        if (ConstValue.sge(1) && ConstValue.sle(16))
10510          return SDValue();
10511
10512   // Multiplication of a power of two plus/minus one can be done more
10513   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
10514   // future CPUs have a cheaper MADD instruction, this may need to be
10515   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
10516   // 64-bit is 5 cycles, so this is always a win.
10517   // More aggressively, some multiplications N0 * C can be lowered to
10518   // shift+add+shift if the constant C = A * B where A = 2^N + 1 and B = 2^M,
10519   // e.g. 6=3*2=(2+1)*2.
10520   // TODO: consider lowering more cases, e.g. C = 14, -6, -14 or even 45
10521   // which equals to (1+2)*16-(1+2).
10522   // TrailingZeroes is used to test if the mul can be lowered to
10523   // shift+add+shift.
10524   unsigned TrailingZeroes = ConstValue.countTrailingZeros();
10525   if (TrailingZeroes) {
10526     // Conservatively do not lower to shift+add+shift if the mul might be
10527     // folded into smul or umul.
10528     if (N0->hasOneUse() && (isSignExtended(N0.getNode(), DAG) ||
10529                             isZeroExtended(N0.getNode(), DAG)))
10530       return SDValue();
10531     // Conservatively do not lower to shift+add+shift if the mul might be
10532     // folded into madd or msub.
10533     if (N->hasOneUse() && (N->use_begin()->getOpcode() == ISD::ADD ||
10534                            N->use_begin()->getOpcode() == ISD::SUB))
10535       return SDValue();
10536   }
10537   // Use ShiftedConstValue instead of ConstValue to support both shift+add/sub
10538   // and shift+add+shift.
10539   APInt ShiftedConstValue = ConstValue.ashr(TrailingZeroes);
10540
10541   unsigned ShiftAmt, AddSubOpc;
10542   // Is the shifted value the LHS operand of the add/sub?
10543   bool ShiftValUseIsN0 = true;
10544   // Do we need to negate the result?
10545   bool NegateResult = false;
10546
10547   if (ConstValue.isNonNegative()) {
10548     // (mul x, 2^N + 1) => (add (shl x, N), x)
10549     // (mul x, 2^N - 1) => (sub (shl x, N), x)
10550     // (mul x, (2^N + 1) * 2^M) => (shl (add (shl x, N), x), M)
10551     APInt SCVMinus1 = ShiftedConstValue - 1;
10552     APInt CVPlus1 = ConstValue + 1;
10553     if (SCVMinus1.isPowerOf2()) {
10554       ShiftAmt = SCVMinus1.logBase2();
10555       AddSubOpc = ISD::ADD;
10556     } else if (CVPlus1.isPowerOf2()) {
10557       ShiftAmt = CVPlus1.logBase2();
10558       AddSubOpc = ISD::SUB;
10559     } else
10560       return SDValue();
10561   } else {
10562     // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
10563     // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
10564     APInt CVNegPlus1 = -ConstValue + 1;
10565     APInt CVNegMinus1 = -ConstValue - 1;
10566     if (CVNegPlus1.isPowerOf2()) {
10567       ShiftAmt = CVNegPlus1.logBase2();
10568       AddSubOpc = ISD::SUB;
10569       ShiftValUseIsN0 = false;
10570     } else if (CVNegMinus1.isPowerOf2()) {
10571       ShiftAmt = CVNegMinus1.logBase2();
10572       AddSubOpc = ISD::ADD;
10573       NegateResult = true;
10574     } else
10575       return SDValue();
10576   }
10577
10578   SDLoc DL(N);
10579   EVT VT = N->getValueType(0);
10580   SDValue ShiftedVal = DAG.getNode(ISD::SHL, DL, VT, N0,
10581                                    DAG.getConstant(ShiftAmt, DL, MVT::i64));
10582
10583   SDValue AddSubN0 = ShiftValUseIsN0 ? ShiftedVal : N0;
10584   SDValue AddSubN1 = ShiftValUseIsN0 ? N0 : ShiftedVal;
10585   SDValue Res = DAG.getNode(AddSubOpc, DL, VT, AddSubN0, AddSubN1);
10586   assert(!(NegateResult && TrailingZeroes) &&
10587          "NegateResult and TrailingZeroes cannot both be true for now.");
10588   // Negate the result.
10589   if (NegateResult)
10590     return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT), Res);
10591   // Shift the result.
10592   if (TrailingZeroes)
10593     return DAG.getNode(ISD::SHL, DL, VT, Res,
10594                        DAG.getConstant(TrailingZeroes, DL, MVT::i64));
10595   return Res;
10596 }
10597
10598 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
10599                                                          SelectionDAG &DAG) {
10600   // Take advantage of vector comparisons producing 0 or -1 in each lane to
10601   // optimize away operation when it's from a constant.
10602   //
10603   // The general transformation is:
10604   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
10605   //       AND(VECTOR_CMP(x,y), constant2)
10606   //    constant2 = UNARYOP(constant)
10607
10608   // Early exit if this isn't a vector operation, the operand of the
10609   // unary operation isn't a bitwise AND, or if the sizes of the operations
10610   // aren't the same.
10611   EVT VT = N->getValueType(0);
10612   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
10613       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
10614       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
10615     return SDValue();
10616
10617   // Now check that the other operand of the AND is a constant. We could
10618   // make the transformation for non-constant splats as well, but it's unclear
10619   // that would be a benefit as it would not eliminate any operations, just
10620   // perform one more step in scalar code before moving to the vector unit.
10621   if (BuildVectorSDNode *BV =
10622           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
10623     // Bail out if the vector isn't a constant.
10624     if (!BV->isConstant())
10625       return SDValue();
10626
10627     // Everything checks out. Build up the new and improved node.
10628     SDLoc DL(N);
10629     EVT IntVT = BV->getValueType(0);
10630     // Create a new constant of the appropriate type for the transformed
10631     // DAG.
10632     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
10633     // The AND node needs bitcasts to/from an integer vector type around it.
10634     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
10635     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
10636                                  N->getOperand(0)->getOperand(0), MaskConst);
10637     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
10638     return Res;
10639   }
10640
10641   return SDValue();
10642 }
10643
10644 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG,
10645                                      const AArch64Subtarget *Subtarget) {
10646   // First try to optimize away the conversion when it's conditionally from
10647   // a constant. Vectors only.
10648   if (SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG))
10649     return Res;
10650
10651   EVT VT = N->getValueType(0);
10652   if (VT != MVT::f32 && VT != MVT::f64)
10653     return SDValue();
10654
10655   // Only optimize when the source and destination types have the same width.
10656   if (VT.getSizeInBits() != N->getOperand(0).getValueSizeInBits())
10657     return SDValue();
10658
10659   // If the result of an integer load is only used by an integer-to-float
10660   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
10661   // This eliminates an "integer-to-vector-move" UOP and improves throughput.
10662   SDValue N0 = N->getOperand(0);
10663   if (Subtarget->hasNEON() && ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
10664       // Do not change the width of a volatile load.
10665       !cast<LoadSDNode>(N0)->isVolatile()) {
10666     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
10667     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
10668                                LN0->getPointerInfo(), LN0->getAlignment(),
10669                                LN0->getMemOperand()->getFlags());
10670
10671     // Make sure successors of the original load stay after it by updating them
10672     // to use the new Chain.
10673     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
10674
10675     unsigned Opcode =
10676         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
10677     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
10678   }
10679
10680   return SDValue();
10681 }
10682
10683 /// Fold a floating-point multiply by power of two into floating-point to
10684 /// fixed-point conversion.
10685 static SDValue performFpToIntCombine(SDNode *N, SelectionDAG &DAG,
10686                                      TargetLowering::DAGCombinerInfo &DCI,
10687                                      const AArch64Subtarget *Subtarget) {
10688   if (!Subtarget->hasNEON())
10689     return SDValue();
10690
10691   if (!N->getValueType(0).isSimple())
10692     return SDValue();
10693
10694   SDValue Op = N->getOperand(0);
10695   if (!Op.getValueType().isVector() || !Op.getValueType().isSimple() ||
10696       Op.getOpcode() != ISD::FMUL)
10697     return SDValue();
10698
10699   SDValue ConstVec = Op->getOperand(1);
10700   if (!isa<BuildVectorSDNode>(ConstVec))
10701     return SDValue();
10702
10703   MVT FloatTy = Op.getSimpleValueType().getVectorElementType();
10704   uint32_t FloatBits = FloatTy.getSizeInBits();
10705   if (FloatBits != 32 && FloatBits != 64)
10706     return SDValue();
10707
10708   MVT IntTy = N->getSimpleValueType(0).getVectorElementType();
10709   uint32_t IntBits = IntTy.getSizeInBits();
10710   if (IntBits != 16 && IntBits != 32 && IntBits != 64)
10711     return SDValue();
10712
10713   // Avoid conversions where iN is larger than the float (e.g., float -> i64).
10714   if (IntBits > FloatBits)
10715     return SDValue();
10716
10717   BitVector UndefElements;
10718   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(ConstVec);
10719   int32_t Bits = IntBits == 64 ? 64 : 32;
10720   int32_t C = BV->getConstantFPSplatPow2ToLog2Int(&UndefElements, Bits + 1);
10721   if (C == -1 || C == 0 || C > Bits)
10722     return SDValue();
10723
10724   MVT ResTy;
10725   unsigned NumLanes = Op.getValueType().getVectorNumElements();
10726   switch (NumLanes) {
10727   default:
10728     return SDValue();
10729   case 2:
10730     ResTy = FloatBits == 32 ? MVT::v2i32 : MVT::v2i64;
10731     break;
10732   case 4:
10733     ResTy = FloatBits == 32 ? MVT::v4i32 : MVT::v4i64;
10734     break;
10735   }
10736
10737   if (ResTy == MVT::v4i64 && DCI.isBeforeLegalizeOps())
10738     return SDValue();
10739
10740   assert((ResTy != MVT::v4i64 || DCI.isBeforeLegalizeOps()) &&
10741          "Illegal vector type after legalization");
10742
10743   SDLoc DL(N);
10744   bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
10745   unsigned IntrinsicOpcode = IsSigned ? Intrinsic::aarch64_neon_vcvtfp2fxs
10746                                       : Intrinsic::aarch64_neon_vcvtfp2fxu;
10747   SDValue FixConv =
10748       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, ResTy,
10749                   DAG.getConstant(IntrinsicOpcode, DL, MVT::i32),
10750                   Op->getOperand(0), DAG.getConstant(C, DL, MVT::i32));
10751   // We can handle smaller integers by generating an extra trunc.
10752   if (IntBits < FloatBits)
10753     FixConv = DAG.getNode(ISD::TRUNCATE, DL, N->getValueType(0), FixConv);
10754
10755   return FixConv;
10756 }
10757
10758 /// Fold a floating-point divide by power of two into fixed-point to
10759 /// floating-point conversion.
10760 static SDValue performFDivCombine(SDNode *N, SelectionDAG &DAG,
10761                                   TargetLowering::DAGCombinerInfo &DCI,
10762                                   const AArch64Subtarget *Subtarget) {
10763   if (!Subtarget->hasNEON())
10764     return SDValue();
10765
10766   SDValue Op = N->getOperand(0);
10767   unsigned Opc = Op->getOpcode();
10768   if (!Op.getValueType().isVector() || !Op.getValueType().isSimple() ||
10769       !Op.getOperand(0).getValueType().isSimple() ||
10770       (Opc != ISD::SINT_TO_FP && Opc != ISD::UINT_TO_FP))
10771     return SDValue();
10772
10773   SDValue ConstVec = N->getOperand(1);
10774   if (!isa<BuildVectorSDNode>(ConstVec))
10775     return SDValue();
10776
10777   MVT IntTy = Op.getOperand(0).getSimpleValueType().getVectorElementType();
10778   int32_t IntBits = IntTy.getSizeInBits();
10779   if (IntBits != 16 && IntBits != 32 && IntBits != 64)
10780     return SDValue();
10781
10782   MVT FloatTy = N->getSimpleValueType(0).getVectorElementType();
10783   int32_t FloatBits = FloatTy.getSizeInBits();
10784   if (FloatBits != 32 && FloatBits != 64)
10785     return SDValue();
10786
10787   // Avoid conversions where iN is larger than the float (e.g., i64 -> float).
10788   if (IntBits > FloatBits)
10789     return SDValue();
10790
10791   BitVector UndefElements;
10792   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(ConstVec);
10793   int32_t C = BV->getConstantFPSplatPow2ToLog2Int(&UndefElements, FloatBits + 1);
10794   if (C == -1 || C == 0 || C > FloatBits)
10795     return SDValue();
10796
10797   MVT ResTy;
10798   unsigned NumLanes = Op.getValueType().getVectorNumElements();
10799   switch (NumLanes) {
10800   default:
10801     return SDValue();
10802   case 2:
10803     ResTy = FloatBits == 32 ? MVT::v2i32 : MVT::v2i64;
10804     break;
10805   case 4:
10806     ResTy = FloatBits == 32 ? MVT::v4i32 : MVT::v4i64;
10807     break;
10808   }
10809
10810   if (ResTy == MVT::v4i64 && DCI.isBeforeLegalizeOps())
10811     return SDValue();
10812
10813   SDLoc DL(N);
10814   SDValue ConvInput = Op.getOperand(0);
10815   bool IsSigned = Opc == ISD::SINT_TO_FP;
10816   if (IntBits < FloatBits)
10817     ConvInput = DAG.getNode(IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND, DL,
10818                             ResTy, ConvInput);
10819
10820   unsigned IntrinsicOpcode = IsSigned ? Intrinsic::aarch64_neon_vcvtfxs2fp
10821                                       : Intrinsic::aarch64_neon_vcvtfxu2fp;
10822   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, Op.getValueType(),
10823                      DAG.getConstant(IntrinsicOpcode, DL, MVT::i32), ConvInput,
10824                      DAG.getConstant(C, DL, MVT::i32));
10825 }
10826
10827 /// An EXTR instruction is made up of two shifts, ORed together. This helper
10828 /// searches for and classifies those shifts.
10829 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
10830                          bool &FromHi) {
10831   if (N.getOpcode() == ISD::SHL)
10832     FromHi = false;
10833   else if (N.getOpcode() == ISD::SRL)
10834     FromHi = true;
10835   else
10836     return false;
10837
10838   if (!isa<ConstantSDNode>(N.getOperand(1)))
10839     return false;
10840
10841   ShiftAmount = N->getConstantOperandVal(1);
10842   Src = N->getOperand(0);
10843   return true;
10844 }
10845
10846 /// EXTR instruction extracts a contiguous chunk of bits from two existing
10847 /// registers viewed as a high/low pair. This function looks for the pattern:
10848 /// <tt>(or (shl VAL1, \#N), (srl VAL2, \#RegWidth-N))</tt> and replaces it
10849 /// with an EXTR. Can't quite be done in TableGen because the two immediates
10850 /// aren't independent.
10851 static SDValue tryCombineToEXTR(SDNode *N,
10852                                 TargetLowering::DAGCombinerInfo &DCI) {
10853   SelectionDAG &DAG = DCI.DAG;
10854   SDLoc DL(N);
10855   EVT VT = N->getValueType(0);
10856
10857   assert(N->getOpcode() == ISD::OR && "Unexpected root");
10858
10859   if (VT != MVT::i32 && VT != MVT::i64)
10860     return SDValue();
10861
10862   SDValue LHS;
10863   uint32_t ShiftLHS = 0;
10864   bool LHSFromHi = false;
10865   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
10866     return SDValue();
10867
10868   SDValue RHS;
10869   uint32_t ShiftRHS = 0;
10870   bool RHSFromHi = false;
10871   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
10872     return SDValue();
10873
10874   // If they're both trying to come from the high part of the register, they're
10875   // not really an EXTR.
10876   if (LHSFromHi == RHSFromHi)
10877     return SDValue();
10878
10879   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
10880     return SDValue();
10881
10882   if (LHSFromHi) {
10883     std::swap(LHS, RHS);
10884     std::swap(ShiftLHS, ShiftRHS);
10885   }
10886
10887   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
10888                      DAG.getConstant(ShiftRHS, DL, MVT::i64));
10889 }
10890
10891 static SDValue tryCombineToBSL(SDNode *N,
10892                                 TargetLowering::DAGCombinerInfo &DCI) {
10893   EVT VT = N->getValueType(0);
10894   SelectionDAG &DAG = DCI.DAG;
10895   SDLoc DL(N);
10896
10897   if (!VT.isVector())
10898     return SDValue();
10899
10900   SDValue N0 = N->getOperand(0);
10901   if (N0.getOpcode() != ISD::AND)
10902     return SDValue();
10903
10904   SDValue N1 = N->getOperand(1);
10905   if (N1.getOpcode() != ISD::AND)
10906     return SDValue();
10907
10908   // We only have to look for constant vectors here since the general, variable
10909   // case can be handled in TableGen.
10910   unsigned Bits = VT.getScalarSizeInBits();
10911   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
10912   for (int i = 1; i >= 0; --i)
10913     for (int j = 1; j >= 0; --j) {
10914       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
10915       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
10916       if (!BVN0 || !BVN1)
10917         continue;
10918
10919       bool FoundMatch = true;
10920       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
10921         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
10922         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
10923         if (!CN0 || !CN1 ||
10924             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
10925           FoundMatch = false;
10926           break;
10927         }
10928       }
10929
10930       if (FoundMatch)
10931         return DAG.getNode(AArch64ISD::BSP, DL, VT, SDValue(BVN0, 0),
10932                            N0->getOperand(1 - i), N1->getOperand(1 - j));
10933     }
10934
10935   return SDValue();
10936 }
10937
10938 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
10939                                 const AArch64Subtarget *Subtarget) {
10940   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
10941   SelectionDAG &DAG = DCI.DAG;
10942   EVT VT = N->getValueType(0);
10943
10944   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
10945     return SDValue();
10946
10947   if (SDValue Res = tryCombineToEXTR(N, DCI))
10948     return Res;
10949
10950   if (SDValue Res = tryCombineToBSL(N, DCI))
10951     return Res;
10952
10953   return SDValue();
10954 }
10955
10956 static bool isConstantSplatVectorMaskForType(SDNode *N, EVT MemVT) {
10957   if (!MemVT.getVectorElementType().isSimple())
10958     return false;
10959
10960   uint64_t MaskForTy = 0ull;
10961   switch (MemVT.getVectorElementType().getSimpleVT().SimpleTy) {
10962   case MVT::i8:
10963     MaskForTy = 0xffull;
10964     break;
10965   case MVT::i16:
10966     MaskForTy = 0xffffull;
10967     break;
10968   case MVT::i32:
10969     MaskForTy = 0xffffffffull;
10970     break;
10971   default:
10972     return false;
10973     break;
10974   }
10975
10976   if (N->getOpcode() == AArch64ISD::DUP || N->getOpcode() == ISD::SPLAT_VECTOR)
10977     if (auto *Op0 = dyn_cast<ConstantSDNode>(N->getOperand(0)))
10978       return Op0->getAPIntValue().getLimitedValue() == MaskForTy;
10979
10980   return false;
10981 }
10982
10983 static SDValue performSVEAndCombine(SDNode *N,
10984                                     TargetLowering::DAGCombinerInfo &DCI) {
10985   if (DCI.isBeforeLegalizeOps())
10986     return SDValue();
10987
10988   SelectionDAG &DAG = DCI.DAG;
10989   SDValue Src = N->getOperand(0);
10990   unsigned Opc = Src->getOpcode();
10991
10992   // Zero/any extend of an unsigned unpack
10993   if (Opc == AArch64ISD::UUNPKHI || Opc == AArch64ISD::UUNPKLO) {
10994     SDValue UnpkOp = Src->getOperand(0);
10995     SDValue Dup = N->getOperand(1);
10996
10997     if (Dup.getOpcode() != AArch64ISD::DUP)
10998       return SDValue();
10999
11000     SDLoc DL(N);
11001     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Dup->getOperand(0));
11002     uint64_t ExtVal = C->getZExtValue();
11003
11004     // If the mask is fully covered by the unpack, we don't need to push
11005     // a new AND onto the operand
11006     EVT EltTy = UnpkOp->getValueType(0).getVectorElementType();
11007     if ((ExtVal == 0xFF && EltTy == MVT::i8) ||
11008         (ExtVal == 0xFFFF && EltTy == MVT::i16) ||
11009         (ExtVal == 0xFFFFFFFF && EltTy == MVT::i32))
11010       return Src;
11011
11012     // Truncate to prevent a DUP with an over wide constant
11013     APInt Mask = C->getAPIntValue().trunc(EltTy.getSizeInBits());
11014
11015     // Otherwise, make sure we propagate the AND to the operand
11016     // of the unpack
11017     Dup = DAG.getNode(AArch64ISD::DUP, DL,
11018                       UnpkOp->getValueType(0),
11019                       DAG.getConstant(Mask.zextOrTrunc(32), DL, MVT::i32));
11020
11021     SDValue And = DAG.getNode(ISD::AND, DL,
11022                               UnpkOp->getValueType(0), UnpkOp, Dup);
11023
11024     return DAG.getNode(Opc, DL, N->getValueType(0), And);
11025   }
11026
11027   SDValue Mask = N->getOperand(1);
11028
11029   if (!Src.hasOneUse())
11030     return SDValue();
11031
11032   EVT MemVT;
11033
11034   // SVE load instructions perform an implicit zero-extend, which makes them
11035   // perfect candidates for combining.
11036   switch (Opc) {
11037   case AArch64ISD::LD1_MERGE_ZERO:
11038   case AArch64ISD::LDNF1_MERGE_ZERO:
11039   case AArch64ISD::LDFF1_MERGE_ZERO:
11040     MemVT = cast<VTSDNode>(Src->getOperand(3))->getVT();
11041     break;
11042   case AArch64ISD::GLD1_MERGE_ZERO:
11043   case AArch64ISD::GLD1_SCALED_MERGE_ZERO:
11044   case AArch64ISD::GLD1_SXTW_MERGE_ZERO:
11045   case AArch64ISD::GLD1_SXTW_SCALED_MERGE_ZERO:
11046   case AArch64ISD::GLD1_UXTW_MERGE_ZERO:
11047   case AArch64ISD::GLD1_UXTW_SCALED_MERGE_ZERO:
11048   case AArch64ISD::GLD1_IMM_MERGE_ZERO:
11049   case AArch64ISD::GLDFF1_MERGE_ZERO:
11050   case AArch64ISD::GLDFF1_SCALED_MERGE_ZERO:
11051   case AArch64ISD::GLDFF1_SXTW_MERGE_ZERO:
11052   case AArch64ISD::GLDFF1_SXTW_SCALED_MERGE_ZERO:
11053   case AArch64ISD::GLDFF1_UXTW_MERGE_ZERO:
11054   case AArch64ISD::GLDFF1_UXTW_SCALED_MERGE_ZERO:
11055   case AArch64ISD::GLDFF1_IMM_MERGE_ZERO:
11056   case AArch64ISD::GLDNT1_MERGE_ZERO:
11057     MemVT = cast<VTSDNode>(Src->getOperand(4))->getVT();
11058     break;
11059   default:
11060     return SDValue();
11061   }
11062
11063   if (isConstantSplatVectorMaskForType(Mask.getNode(), MemVT))
11064     return Src;
11065
11066   return SDValue();
11067 }
11068
11069 static SDValue performANDCombine(SDNode *N,
11070                                  TargetLowering::DAGCombinerInfo &DCI) {
11071   SelectionDAG &DAG = DCI.DAG;
11072   SDValue LHS = N->getOperand(0);
11073   EVT VT = N->getValueType(0);
11074   if (!VT.isVector() || !DAG.getTargetLoweringInfo().isTypeLegal(VT))
11075     return SDValue();
11076
11077   if (VT.isScalableVector())
11078     return performSVEAndCombine(N, DCI);
11079
11080   BuildVectorSDNode *BVN =
11081       dyn_cast<BuildVectorSDNode>(N->getOperand(1).getNode());
11082   if (!BVN)
11083     return SDValue();
11084
11085   // AND does not accept an immediate, so check if we can use a BIC immediate
11086   // instruction instead. We do this here instead of using a (and x, (mvni imm))
11087   // pattern in isel, because some immediates may be lowered to the preferred
11088   // (and x, (movi imm)) form, even though an mvni representation also exists.
11089   APInt DefBits(VT.getSizeInBits(), 0);
11090   APInt UndefBits(VT.getSizeInBits(), 0);
11091   if (resolveBuildVector(BVN, DefBits, UndefBits)) {
11092     SDValue NewOp;
11093
11094     DefBits = ~DefBits;
11095     if ((NewOp = tryAdvSIMDModImm32(AArch64ISD::BICi, SDValue(N, 0), DAG,
11096                                     DefBits, &LHS)) ||
11097         (NewOp = tryAdvSIMDModImm16(AArch64ISD::BICi, SDValue(N, 0), DAG,
11098                                     DefBits, &LHS)))
11099       return NewOp;
11100
11101     UndefBits = ~UndefBits;
11102     if ((NewOp = tryAdvSIMDModImm32(AArch64ISD::BICi, SDValue(N, 0), DAG,
11103                                     UndefBits, &LHS)) ||
11104         (NewOp = tryAdvSIMDModImm16(AArch64ISD::BICi, SDValue(N, 0), DAG,
11105                                     UndefBits, &LHS)))
11106       return NewOp;
11107   }
11108
11109   return SDValue();
11110 }
11111
11112 static SDValue performSRLCombine(SDNode *N,
11113                                  TargetLowering::DAGCombinerInfo &DCI) {
11114   SelectionDAG &DAG = DCI.DAG;
11115   EVT VT = N->getValueType(0);
11116   if (VT != MVT::i32 && VT != MVT::i64)
11117     return SDValue();
11118
11119   // Canonicalize (srl (bswap i32 x), 16) to (rotr (bswap i32 x), 16), if the
11120   // high 16-bits of x are zero. Similarly, canonicalize (srl (bswap i64 x), 32)
11121   // to (rotr (bswap i64 x), 32), if the high 32-bits of x are zero.
11122   SDValue N0 = N->getOperand(0);
11123   if (N0.getOpcode() == ISD::BSWAP) {
11124     SDLoc DL(N);
11125     SDValue N1 = N->getOperand(1);
11126     SDValue N00 = N0.getOperand(0);
11127     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
11128       uint64_t ShiftAmt = C->getZExtValue();
11129       if (VT == MVT::i32 && ShiftAmt == 16 &&
11130           DAG.MaskedValueIsZero(N00, APInt::getHighBitsSet(32, 16)))
11131         return DAG.getNode(ISD::ROTR, DL, VT, N0, N1);
11132       if (VT == MVT::i64 && ShiftAmt == 32 &&
11133           DAG.MaskedValueIsZero(N00, APInt::getHighBitsSet(64, 32)))
11134         return DAG.getNode(ISD::ROTR, DL, VT, N0, N1);
11135     }
11136   }
11137   return SDValue();
11138 }
11139
11140 static SDValue performConcatVectorsCombine(SDNode *N,
11141                                            TargetLowering::DAGCombinerInfo &DCI,
11142                                            SelectionDAG &DAG) {
11143   SDLoc dl(N);
11144   EVT VT = N->getValueType(0);
11145   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
11146   unsigned N0Opc = N0->getOpcode(), N1Opc = N1->getOpcode();
11147
11148   // Optimize concat_vectors of truncated vectors, where the intermediate
11149   // type is illegal, to avoid said illegality,  e.g.,
11150   //   (v4i16 (concat_vectors (v2i16 (truncate (v2i64))),
11151   //                          (v2i16 (truncate (v2i64)))))
11152   // ->
11153   //   (v4i16 (truncate (vector_shuffle (v4i32 (bitcast (v2i64))),
11154   //                                    (v4i32 (bitcast (v2i64))),
11155   //                                    <0, 2, 4, 6>)))
11156   // This isn't really target-specific, but ISD::TRUNCATE legality isn't keyed
11157   // on both input and result type, so we might generate worse code.
11158   // On AArch64 we know it's fine for v2i64->v4i16 and v4i32->v8i8.
11159   if (N->getNumOperands() == 2 && N0Opc == ISD::TRUNCATE &&
11160       N1Opc == ISD::TRUNCATE) {
11161     SDValue N00 = N0->getOperand(0);
11162     SDValue N10 = N1->getOperand(0);
11163     EVT N00VT = N00.getValueType();
11164
11165     if (N00VT == N10.getValueType() &&
11166         (N00VT == MVT::v2i64 || N00VT == MVT::v4i32) &&
11167         N00VT.getScalarSizeInBits() == 4 * VT.getScalarSizeInBits()) {
11168       MVT MidVT = (N00VT == MVT::v2i64 ? MVT::v4i32 : MVT::v8i16);
11169       SmallVector<int, 8> Mask(MidVT.getVectorNumElements());
11170       for (size_t i = 0; i < Mask.size(); ++i)
11171         Mask[i] = i * 2;
11172       return DAG.getNode(ISD::TRUNCATE, dl, VT,
11173                          DAG.getVectorShuffle(
11174                              MidVT, dl,
11175                              DAG.getNode(ISD::BITCAST, dl, MidVT, N00),
11176                              DAG.getNode(ISD::BITCAST, dl, MidVT, N10), Mask));
11177     }
11178   }
11179
11180   // Wait 'til after everything is legalized to try this. That way we have
11181   // legal vector types and such.
11182   if (DCI.isBeforeLegalizeOps())
11183     return SDValue();
11184
11185   // Optimise concat_vectors of two [us]rhadds that use extracted subvectors
11186   // from the same original vectors. Combine these into a single [us]rhadd that
11187   // operates on the two original vectors. Example:
11188   //  (v16i8 (concat_vectors (v8i8 (urhadd (extract_subvector (v16i8 OpA, <0>),
11189   //                                        extract_subvector (v16i8 OpB,
11190   //                                        <0>))),
11191   //                         (v8i8 (urhadd (extract_subvector (v16i8 OpA, <8>),
11192   //                                        extract_subvector (v16i8 OpB,
11193   //                                        <8>)))))
11194   // ->
11195   //  (v16i8(urhadd(v16i8 OpA, v16i8 OpB)))
11196   if (N->getNumOperands() == 2 && N0Opc == N1Opc &&
11197       (N0Opc == AArch64ISD::URHADD || N0Opc == AArch64ISD::SRHADD)) {
11198     SDValue N00 = N0->getOperand(0);
11199     SDValue N01 = N0->getOperand(1);
11200     SDValue N10 = N1->getOperand(0);
11201     SDValue N11 = N1->getOperand(1);
11202
11203     EVT N00VT = N00.getValueType();
11204     EVT N10VT = N10.getValueType();
11205
11206     if (N00->getOpcode() == ISD::EXTRACT_SUBVECTOR &&
11207         N01->getOpcode() == ISD::EXTRACT_SUBVECTOR &&
11208         N10->getOpcode() == ISD::EXTRACT_SUBVECTOR &&
11209         N11->getOpcode() == ISD::EXTRACT_SUBVECTOR && N00VT == N10VT) {
11210       SDValue N00Source = N00->getOperand(0);
11211       SDValue N01Source = N01->getOperand(0);
11212       SDValue N10Source = N10->getOperand(0);
11213       SDValue N11Source = N11->getOperand(0);
11214
11215       if (N00Source == N10Source && N01Source == N11Source &&
11216           N00Source.getValueType() == VT && N01Source.getValueType() == VT) {
11217         assert(N0.getValueType() == N1.getValueType());
11218
11219         uint64_t N00Index = N00.getConstantOperandVal(1);
11220         uint64_t N01Index = N01.getConstantOperandVal(1);
11221         uint64_t N10Index = N10.getConstantOperandVal(1);
11222         uint64_t N11Index = N11.getConstantOperandVal(1);
11223
11224         if (N00Index == N01Index && N10Index == N11Index && N00Index == 0 &&
11225             N10Index == N00VT.getVectorNumElements())
11226           return DAG.getNode(N0Opc, dl, VT, N00Source, N01Source);
11227       }
11228     }
11229   }
11230
11231   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
11232   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
11233   // canonicalise to that.
11234   if (N0 == N1 && VT.getVectorNumElements() == 2) {
11235     assert(VT.getScalarSizeInBits() == 64);
11236     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT, WidenVector(N0, DAG),
11237                        DAG.getConstant(0, dl, MVT::i64));
11238   }
11239
11240   // Canonicalise concat_vectors so that the right-hand vector has as few
11241   // bit-casts as possible before its real operation. The primary matching
11242   // destination for these operations will be the narrowing "2" instructions,
11243   // which depend on the operation being performed on this right-hand vector.
11244   // For example,
11245   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
11246   // becomes
11247   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
11248
11249   if (N1Opc != ISD::BITCAST)
11250     return SDValue();
11251   SDValue RHS = N1->getOperand(0);
11252   MVT RHSTy = RHS.getValueType().getSimpleVT();
11253   // If the RHS is not a vector, this is not the pattern we're looking for.
11254   if (!RHSTy.isVector())
11255     return SDValue();
11256
11257   LLVM_DEBUG(
11258       dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
11259
11260   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
11261                                   RHSTy.getVectorNumElements() * 2);
11262   return DAG.getNode(ISD::BITCAST, dl, VT,
11263                      DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
11264                                  DAG.getNode(ISD::BITCAST, dl, RHSTy, N0),
11265                                  RHS));
11266 }
11267
11268 static SDValue tryCombineFixedPointConvert(SDNode *N,
11269                                            TargetLowering::DAGCombinerInfo &DCI,
11270                                            SelectionDAG &DAG) {
11271   // Wait until after everything is legalized to try this. That way we have
11272   // legal vector types and such.
11273   if (DCI.isBeforeLegalizeOps())
11274     return SDValue();
11275   // Transform a scalar conversion of a value from a lane extract into a
11276   // lane extract of a vector conversion. E.g., from foo1 to foo2:
11277   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
11278   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
11279   //
11280   // The second form interacts better with instruction selection and the
11281   // register allocator to avoid cross-class register copies that aren't
11282   // coalescable due to a lane reference.
11283
11284   // Check the operand and see if it originates from a lane extract.
11285   SDValue Op1 = N->getOperand(1);
11286   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
11287     // Yep, no additional predication needed. Perform the transform.
11288     SDValue IID = N->getOperand(0);
11289     SDValue Shift = N->getOperand(2);
11290     SDValue Vec = Op1.getOperand(0);
11291     SDValue Lane = Op1.getOperand(1);
11292     EVT ResTy = N->getValueType(0);
11293     EVT VecResTy;
11294     SDLoc DL(N);
11295
11296     // The vector width should be 128 bits by the time we get here, even
11297     // if it started as 64 bits (the extract_vector handling will have
11298     // done so).
11299     assert(Vec.getValueSizeInBits() == 128 &&
11300            "unexpected vector size on extract_vector_elt!");
11301     if (Vec.getValueType() == MVT::v4i32)
11302       VecResTy = MVT::v4f32;
11303     else if (Vec.getValueType() == MVT::v2i64)
11304       VecResTy = MVT::v2f64;
11305     else
11306       llvm_unreachable("unexpected vector type!");
11307
11308     SDValue Convert =
11309         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
11310     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
11311   }
11312   return SDValue();
11313 }
11314
11315 // AArch64 high-vector "long" operations are formed by performing the non-high
11316 // version on an extract_subvector of each operand which gets the high half:
11317 //
11318 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
11319 //
11320 // However, there are cases which don't have an extract_high explicitly, but
11321 // have another operation that can be made compatible with one for free. For
11322 // example:
11323 //
11324 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
11325 //
11326 // This routine does the actual conversion of such DUPs, once outer routines
11327 // have determined that everything else is in order.
11328 // It also supports immediate DUP-like nodes (MOVI/MVNi), which we can fold
11329 // similarly here.
11330 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
11331   switch (N.getOpcode()) {
11332   case AArch64ISD::DUP:
11333   case AArch64ISD::DUPLANE8:
11334   case AArch64ISD::DUPLANE16:
11335   case AArch64ISD::DUPLANE32:
11336   case AArch64ISD::DUPLANE64:
11337   case AArch64ISD::MOVI:
11338   case AArch64ISD::MOVIshift:
11339   case AArch64ISD::MOVIedit:
11340   case AArch64ISD::MOVImsl:
11341   case AArch64ISD::MVNIshift:
11342   case AArch64ISD::MVNImsl:
11343     break;
11344   default:
11345     // FMOV could be supported, but isn't very useful, as it would only occur
11346     // if you passed a bitcast' floating point immediate to an eligible long
11347     // integer op (addl, smull, ...).
11348     return SDValue();
11349   }
11350
11351   MVT NarrowTy = N.getSimpleValueType();
11352   if (!NarrowTy.is64BitVector())
11353     return SDValue();
11354
11355   MVT ElementTy = NarrowTy.getVectorElementType();
11356   unsigned NumElems = NarrowTy.getVectorNumElements();
11357   MVT NewVT = MVT::getVectorVT(ElementTy, NumElems * 2);
11358
11359   SDLoc dl(N);
11360   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, NarrowTy,
11361                      DAG.getNode(N->getOpcode(), dl, NewVT, N->ops()),
11362                      DAG.getConstant(NumElems, dl, MVT::i64));
11363 }
11364
11365 static bool isEssentiallyExtractHighSubvector(SDValue N) {
11366   if (N.getOpcode() == ISD::BITCAST)
11367     N = N.getOperand(0);
11368   if (N.getOpcode() != ISD::EXTRACT_SUBVECTOR)
11369     return false;
11370   return cast<ConstantSDNode>(N.getOperand(1))->getAPIntValue() ==
11371          N.getOperand(0).getValueType().getVectorNumElements() / 2;
11372 }
11373
11374 /// Helper structure to keep track of ISD::SET_CC operands.
11375 struct GenericSetCCInfo {
11376   const SDValue *Opnd0;
11377   const SDValue *Opnd1;
11378   ISD::CondCode CC;
11379 };
11380
11381 /// Helper structure to keep track of a SET_CC lowered into AArch64 code.
11382 struct AArch64SetCCInfo {
11383   const SDValue *Cmp;
11384   AArch64CC::CondCode CC;
11385 };
11386
11387 /// Helper structure to keep track of SetCC information.
11388 union SetCCInfo {
11389   GenericSetCCInfo Generic;
11390   AArch64SetCCInfo AArch64;
11391 };
11392
11393 /// Helper structure to be able to read SetCC information.  If set to
11394 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
11395 /// GenericSetCCInfo.
11396 struct SetCCInfoAndKind {
11397   SetCCInfo Info;
11398   bool IsAArch64;
11399 };
11400
11401 /// Check whether or not \p Op is a SET_CC operation, either a generic or
11402 /// an
11403 /// AArch64 lowered one.
11404 /// \p SetCCInfo is filled accordingly.
11405 /// \post SetCCInfo is meanginfull only when this function returns true.
11406 /// \return True when Op is a kind of SET_CC operation.
11407 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
11408   // If this is a setcc, this is straight forward.
11409   if (Op.getOpcode() == ISD::SETCC) {
11410     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
11411     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
11412     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
11413     SetCCInfo.IsAArch64 = false;
11414     return true;
11415   }
11416   // Otherwise, check if this is a matching csel instruction.
11417   // In other words:
11418   // - csel 1, 0, cc
11419   // - csel 0, 1, !cc
11420   if (Op.getOpcode() != AArch64ISD::CSEL)
11421     return false;
11422   // Set the information about the operands.
11423   // TODO: we want the operands of the Cmp not the csel
11424   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
11425   SetCCInfo.IsAArch64 = true;
11426   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
11427       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
11428
11429   // Check that the operands matches the constraints:
11430   // (1) Both operands must be constants.
11431   // (2) One must be 1 and the other must be 0.
11432   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
11433   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
11434
11435   // Check (1).
11436   if (!TValue || !FValue)
11437     return false;
11438
11439   // Check (2).
11440   if (!TValue->isOne()) {
11441     // Update the comparison when we are interested in !cc.
11442     std::swap(TValue, FValue);
11443     SetCCInfo.Info.AArch64.CC =
11444         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
11445   }
11446   return TValue->isOne() && FValue->isNullValue();
11447 }
11448
11449 // Returns true if Op is setcc or zext of setcc.
11450 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
11451   if (isSetCC(Op, Info))
11452     return true;
11453   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
11454     isSetCC(Op->getOperand(0), Info));
11455 }
11456
11457 // The folding we want to perform is:
11458 // (add x, [zext] (setcc cc ...) )
11459 //   -->
11460 // (csel x, (add x, 1), !cc ...)
11461 //
11462 // The latter will get matched to a CSINC instruction.
11463 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
11464   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
11465   SDValue LHS = Op->getOperand(0);
11466   SDValue RHS = Op->getOperand(1);
11467   SetCCInfoAndKind InfoAndKind;
11468
11469   // If neither operand is a SET_CC, give up.
11470   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
11471     std::swap(LHS, RHS);
11472     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
11473       return SDValue();
11474   }
11475
11476   // FIXME: This could be generatized to work for FP comparisons.
11477   EVT CmpVT = InfoAndKind.IsAArch64
11478                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
11479                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
11480   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
11481     return SDValue();
11482
11483   SDValue CCVal;
11484   SDValue Cmp;
11485   SDLoc dl(Op);
11486   if (InfoAndKind.IsAArch64) {
11487     CCVal = DAG.getConstant(
11488         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), dl,
11489         MVT::i32);
11490     Cmp = *InfoAndKind.Info.AArch64.Cmp;
11491   } else
11492     Cmp = getAArch64Cmp(
11493         *InfoAndKind.Info.Generic.Opnd0, *InfoAndKind.Info.Generic.Opnd1,
11494         ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, CmpVT), CCVal, DAG,
11495         dl);
11496
11497   EVT VT = Op->getValueType(0);
11498   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, dl, VT));
11499   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
11500 }
11501
11502 // The basic add/sub long vector instructions have variants with "2" on the end
11503 // which act on the high-half of their inputs. They are normally matched by
11504 // patterns like:
11505 //
11506 // (add (zeroext (extract_high LHS)),
11507 //      (zeroext (extract_high RHS)))
11508 // -> uaddl2 vD, vN, vM
11509 //
11510 // However, if one of the extracts is something like a duplicate, this
11511 // instruction can still be used profitably. This function puts the DAG into a
11512 // more appropriate form for those patterns to trigger.
11513 static SDValue performAddSubLongCombine(SDNode *N,
11514                                         TargetLowering::DAGCombinerInfo &DCI,
11515                                         SelectionDAG &DAG) {
11516   if (DCI.isBeforeLegalizeOps())
11517     return SDValue();
11518
11519   MVT VT = N->getSimpleValueType(0);
11520   if (!VT.is128BitVector()) {
11521     if (N->getOpcode() == ISD::ADD)
11522       return performSetccAddFolding(N, DAG);
11523     return SDValue();
11524   }
11525
11526   // Make sure both branches are extended in the same way.
11527   SDValue LHS = N->getOperand(0);
11528   SDValue RHS = N->getOperand(1);
11529   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
11530        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
11531       LHS.getOpcode() != RHS.getOpcode())
11532     return SDValue();
11533
11534   unsigned ExtType = LHS.getOpcode();
11535
11536   // It's not worth doing if at least one of the inputs isn't already an
11537   // extract, but we don't know which it'll be so we have to try both.
11538   if (isEssentiallyExtractHighSubvector(LHS.getOperand(0))) {
11539     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
11540     if (!RHS.getNode())
11541       return SDValue();
11542
11543     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
11544   } else if (isEssentiallyExtractHighSubvector(RHS.getOperand(0))) {
11545     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
11546     if (!LHS.getNode())
11547       return SDValue();
11548
11549     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
11550   }
11551
11552   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
11553 }
11554
11555 // Massage DAGs which we can use the high-half "long" operations on into
11556 // something isel will recognize better. E.g.
11557 //
11558 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
11559 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
11560 //                     (extract_high (v2i64 (dup128 scalar)))))
11561 //
11562 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
11563                                        TargetLowering::DAGCombinerInfo &DCI,
11564                                        SelectionDAG &DAG) {
11565   if (DCI.isBeforeLegalizeOps())
11566     return SDValue();
11567
11568   SDValue LHS = N->getOperand(1);
11569   SDValue RHS = N->getOperand(2);
11570   assert(LHS.getValueType().is64BitVector() &&
11571          RHS.getValueType().is64BitVector() &&
11572          "unexpected shape for long operation");
11573
11574   // Either node could be a DUP, but it's not worth doing both of them (you'd
11575   // just as well use the non-high version) so look for a corresponding extract
11576   // operation on the other "wing".
11577   if (isEssentiallyExtractHighSubvector(LHS)) {
11578     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
11579     if (!RHS.getNode())
11580       return SDValue();
11581   } else if (isEssentiallyExtractHighSubvector(RHS)) {
11582     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
11583     if (!LHS.getNode())
11584       return SDValue();
11585   }
11586
11587   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
11588                      N->getOperand(0), LHS, RHS);
11589 }
11590
11591 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
11592   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
11593   unsigned ElemBits = ElemTy.getSizeInBits();
11594
11595   int64_t ShiftAmount;
11596   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
11597     APInt SplatValue, SplatUndef;
11598     unsigned SplatBitSize;
11599     bool HasAnyUndefs;
11600     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
11601                               HasAnyUndefs, ElemBits) ||
11602         SplatBitSize != ElemBits)
11603       return SDValue();
11604
11605     ShiftAmount = SplatValue.getSExtValue();
11606   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
11607     ShiftAmount = CVN->getSExtValue();
11608   } else
11609     return SDValue();
11610
11611   unsigned Opcode;
11612   bool IsRightShift;
11613   switch (IID) {
11614   default:
11615     llvm_unreachable("Unknown shift intrinsic");
11616   case Intrinsic::aarch64_neon_sqshl:
11617     Opcode = AArch64ISD::SQSHL_I;
11618     IsRightShift = false;
11619     break;
11620   case Intrinsic::aarch64_neon_uqshl:
11621     Opcode = AArch64ISD::UQSHL_I;
11622     IsRightShift = false;
11623     break;
11624   case Intrinsic::aarch64_neon_srshl:
11625     Opcode = AArch64ISD::SRSHR_I;
11626     IsRightShift = true;
11627     break;
11628   case Intrinsic::aarch64_neon_urshl:
11629     Opcode = AArch64ISD::URSHR_I;
11630     IsRightShift = true;
11631     break;
11632   case Intrinsic::aarch64_neon_sqshlu:
11633     Opcode = AArch64ISD::SQSHLU_I;
11634     IsRightShift = false;
11635     break;
11636   case Intrinsic::aarch64_neon_sshl:
11637   case Intrinsic::aarch64_neon_ushl:
11638     // For positive shift amounts we can use SHL, as ushl/sshl perform a regular
11639     // left shift for positive shift amounts. Below, we only replace the current
11640     // node with VSHL, if this condition is met.
11641     Opcode = AArch64ISD::VSHL;
11642     IsRightShift = false;
11643     break;
11644   }
11645
11646   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits) {
11647     SDLoc dl(N);
11648     return DAG.getNode(Opcode, dl, N->getValueType(0), N->getOperand(1),
11649                        DAG.getConstant(-ShiftAmount, dl, MVT::i32));
11650   } else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits) {
11651     SDLoc dl(N);
11652     return DAG.getNode(Opcode, dl, N->getValueType(0), N->getOperand(1),
11653                        DAG.getConstant(ShiftAmount, dl, MVT::i32));
11654   }
11655
11656   return SDValue();
11657 }
11658
11659 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
11660 // the intrinsics must be legal and take an i32, this means there's almost
11661 // certainly going to be a zext in the DAG which we can eliminate.
11662 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
11663   SDValue AndN = N->getOperand(2);
11664   if (AndN.getOpcode() != ISD::AND)
11665     return SDValue();
11666
11667   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
11668   if (!CMask || CMask->getZExtValue() != Mask)
11669     return SDValue();
11670
11671   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
11672                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
11673 }
11674
11675 static SDValue combineAcrossLanesIntrinsic(unsigned Opc, SDNode *N,
11676                                            SelectionDAG &DAG) {
11677   SDLoc dl(N);
11678   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0),
11679                      DAG.getNode(Opc, dl,
11680                                  N->getOperand(1).getSimpleValueType(),
11681                                  N->getOperand(1)),
11682                      DAG.getConstant(0, dl, MVT::i64));
11683 }
11684
11685 static SDValue LowerSVEIntReduction(SDNode *N, unsigned Opc,
11686                                     SelectionDAG &DAG) {
11687   SDLoc dl(N);
11688   LLVMContext &Ctx = *DAG.getContext();
11689   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11690
11691   EVT VT = N->getValueType(0);
11692   SDValue Pred = N->getOperand(1);
11693   SDValue Data = N->getOperand(2);
11694   EVT DataVT = Data.getValueType();
11695
11696   if (DataVT.getVectorElementType().isScalarInteger() &&
11697       (VT == MVT::i8 || VT == MVT::i16 || VT == MVT::i32 || VT == MVT::i64)) {
11698     if (!TLI.isTypeLegal(DataVT))
11699       return SDValue();
11700
11701     EVT OutputVT = EVT::getVectorVT(Ctx, VT,
11702       AArch64::NeonBitsPerVector / VT.getSizeInBits());
11703     SDValue Reduce = DAG.getNode(Opc, dl, OutputVT, Pred, Data);
11704     SDValue Zero = DAG.getConstant(0, dl, MVT::i64);
11705     SDValue Result = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Reduce, Zero);
11706
11707     return Result;
11708   }
11709
11710   return SDValue();
11711 }
11712
11713 static SDValue LowerSVEIntrinsicIndex(SDNode *N, SelectionDAG &DAG) {
11714   SDLoc DL(N);
11715   SDValue Op1 = N->getOperand(1);
11716   SDValue Op2 = N->getOperand(2);
11717   EVT ScalarTy = Op1.getValueType();
11718
11719   if ((ScalarTy == MVT::i8) || (ScalarTy == MVT::i16)) {
11720     Op1 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op1);
11721     Op2 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op2);
11722   }
11723
11724   return DAG.getNode(AArch64ISD::INDEX_VECTOR, DL, N->getValueType(0),
11725                      Op1, Op2);
11726 }
11727
11728 static SDValue LowerSVEIntrinsicDUP(SDNode *N, SelectionDAG &DAG) {
11729   SDLoc dl(N);
11730   SDValue Scalar = N->getOperand(3);
11731   EVT ScalarTy = Scalar.getValueType();
11732
11733   if ((ScalarTy == MVT::i8) || (ScalarTy == MVT::i16))
11734     Scalar = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Scalar);
11735
11736   SDValue Passthru = N->getOperand(1);
11737   SDValue Pred = N->getOperand(2);
11738   return DAG.getNode(AArch64ISD::DUP_MERGE_PASSTHRU, dl, N->getValueType(0),
11739                      Pred, Scalar, Passthru);
11740 }
11741
11742 static SDValue LowerSVEIntrinsicEXT(SDNode *N, SelectionDAG &DAG) {
11743   SDLoc dl(N);
11744   LLVMContext &Ctx = *DAG.getContext();
11745   EVT VT = N->getValueType(0);
11746
11747   assert(VT.isScalableVector() && "Expected a scalable vector.");
11748
11749   // Current lowering only supports the SVE-ACLE types.
11750   if (VT.getSizeInBits().getKnownMinSize() != AArch64::SVEBitsPerBlock)
11751     return SDValue();
11752
11753   unsigned ElemSize = VT.getVectorElementType().getSizeInBits() / 8;
11754   unsigned ByteSize = VT.getSizeInBits().getKnownMinSize() / 8;
11755   EVT ByteVT = EVT::getVectorVT(Ctx, MVT::i8, { ByteSize, true });
11756
11757   // Convert everything to the domain of EXT (i.e bytes).
11758   SDValue Op0 = DAG.getNode(ISD::BITCAST, dl, ByteVT, N->getOperand(1));
11759   SDValue Op1 = DAG.getNode(ISD::BITCAST, dl, ByteVT, N->getOperand(2));
11760   SDValue Op2 = DAG.getNode(ISD::MUL, dl, MVT::i32, N->getOperand(3),
11761                             DAG.getConstant(ElemSize, dl, MVT::i32));
11762
11763   SDValue EXT = DAG.getNode(AArch64ISD::EXT, dl, ByteVT, Op0, Op1, Op2);
11764   return DAG.getNode(ISD::BITCAST, dl, VT, EXT);
11765 }
11766
11767 static SDValue tryConvertSVEWideCompare(SDNode *N, ISD::CondCode CC,
11768                                         TargetLowering::DAGCombinerInfo &DCI,
11769                                         SelectionDAG &DAG) {
11770   if (DCI.isBeforeLegalize())
11771     return SDValue();
11772
11773   SDValue Comparator = N->getOperand(3);
11774   if (Comparator.getOpcode() == AArch64ISD::DUP ||
11775       Comparator.getOpcode() == ISD::SPLAT_VECTOR) {
11776     unsigned IID = getIntrinsicID(N);
11777     EVT VT = N->getValueType(0);
11778     EVT CmpVT = N->getOperand(2).getValueType();
11779     SDValue Pred = N->getOperand(1);
11780     SDValue Imm;
11781     SDLoc DL(N);
11782
11783     switch (IID) {
11784     default:
11785       llvm_unreachable("Called with wrong intrinsic!");
11786       break;
11787
11788     // Signed comparisons
11789     case Intrinsic::aarch64_sve_cmpeq_wide:
11790     case Intrinsic::aarch64_sve_cmpne_wide:
11791     case Intrinsic::aarch64_sve_cmpge_wide:
11792     case Intrinsic::aarch64_sve_cmpgt_wide:
11793     case Intrinsic::aarch64_sve_cmplt_wide:
11794     case Intrinsic::aarch64_sve_cmple_wide: {
11795       if (auto *CN = dyn_cast<ConstantSDNode>(Comparator.getOperand(0))) {
11796         int64_t ImmVal = CN->getSExtValue();
11797         if (ImmVal >= -16 && ImmVal <= 15)
11798           Imm = DAG.getConstant(ImmVal, DL, MVT::i32);
11799         else
11800           return SDValue();
11801       }
11802       break;
11803     }
11804     // Unsigned comparisons
11805     case Intrinsic::aarch64_sve_cmphs_wide:
11806     case Intrinsic::aarch64_sve_cmphi_wide:
11807     case Intrinsic::aarch64_sve_cmplo_wide:
11808     case Intrinsic::aarch64_sve_cmpls_wide:  {
11809       if (auto *CN = dyn_cast<ConstantSDNode>(Comparator.getOperand(0))) {
11810         uint64_t ImmVal = CN->getZExtValue();
11811         if (ImmVal <= 127)
11812           Imm = DAG.getConstant(ImmVal, DL, MVT::i32);
11813         else
11814           return SDValue();
11815       }
11816       break;
11817     }
11818     }
11819
11820     if (!Imm)
11821       return SDValue();
11822
11823     SDValue Splat = DAG.getNode(ISD::SPLAT_VECTOR, DL, CmpVT, Imm);
11824     return DAG.getNode(AArch64ISD::SETCC_MERGE_ZERO, DL, VT, Pred,
11825                        N->getOperand(2), Splat, DAG.getCondCode(CC));
11826   }
11827
11828   return SDValue();
11829 }
11830
11831 static SDValue getPTest(SelectionDAG &DAG, EVT VT, SDValue Pg, SDValue Op,
11832                         AArch64CC::CondCode Cond) {
11833   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11834
11835   SDLoc DL(Op);
11836   assert(Op.getValueType().isScalableVector() &&
11837          TLI.isTypeLegal(Op.getValueType()) &&
11838          "Expected legal scalable vector type!");
11839
11840   // Ensure target specific opcodes are using legal type.
11841   EVT OutVT = TLI.getTypeToTransformTo(*DAG.getContext(), VT);
11842   SDValue TVal = DAG.getConstant(1, DL, OutVT);
11843   SDValue FVal = DAG.getConstant(0, DL, OutVT);
11844
11845   // Set condition code (CC) flags.
11846   SDValue Test = DAG.getNode(AArch64ISD::PTEST, DL, MVT::Other, Pg, Op);
11847
11848   // Convert CC to integer based on requested condition.
11849   // NOTE: Cond is inverted to promote CSEL's removal when it feeds a compare.
11850   SDValue CC = DAG.getConstant(getInvertedCondCode(Cond), DL, MVT::i32);
11851   SDValue Res = DAG.getNode(AArch64ISD::CSEL, DL, OutVT, FVal, TVal, CC, Test);
11852   return DAG.getZExtOrTrunc(Res, DL, VT);
11853 }
11854
11855 static SDValue combineSVEReductionFP(SDNode *N, unsigned Opc,
11856                                      SelectionDAG &DAG) {
11857   SDLoc DL(N);
11858
11859   SDValue Pred = N->getOperand(1);
11860   SDValue VecToReduce = N->getOperand(2);
11861
11862   EVT ReduceVT = VecToReduce.getValueType();
11863   SDValue Reduce = DAG.getNode(Opc, DL, ReduceVT, Pred, VecToReduce);
11864
11865   // SVE reductions set the whole vector register with the first element
11866   // containing the reduction result, which we'll now extract.
11867   SDValue Zero = DAG.getConstant(0, DL, MVT::i64);
11868   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, N->getValueType(0), Reduce,
11869                      Zero);
11870 }
11871
11872 static SDValue combineSVEReductionOrderedFP(SDNode *N, unsigned Opc,
11873                                             SelectionDAG &DAG) {
11874   SDLoc DL(N);
11875
11876   SDValue Pred = N->getOperand(1);
11877   SDValue InitVal = N->getOperand(2);
11878   SDValue VecToReduce = N->getOperand(3);
11879   EVT ReduceVT = VecToReduce.getValueType();
11880
11881   // Ordered reductions use the first lane of the result vector as the
11882   // reduction's initial value.
11883   SDValue Zero = DAG.getConstant(0, DL, MVT::i64);
11884   InitVal = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, ReduceVT,
11885                         DAG.getUNDEF(ReduceVT), InitVal, Zero);
11886
11887   SDValue Reduce = DAG.getNode(Opc, DL, ReduceVT, Pred, InitVal, VecToReduce);
11888
11889   // SVE reductions set the whole vector register with the first element
11890   // containing the reduction result, which we'll now extract.
11891   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, N->getValueType(0), Reduce,
11892                      Zero);
11893 }
11894
11895 static SDValue performIntrinsicCombine(SDNode *N,
11896                                        TargetLowering::DAGCombinerInfo &DCI,
11897                                        const AArch64Subtarget *Subtarget) {
11898   SelectionDAG &DAG = DCI.DAG;
11899   unsigned IID = getIntrinsicID(N);
11900   switch (IID) {
11901   default:
11902     break;
11903   case Intrinsic::aarch64_neon_vcvtfxs2fp:
11904   case Intrinsic::aarch64_neon_vcvtfxu2fp:
11905     return tryCombineFixedPointConvert(N, DCI, DAG);
11906   case Intrinsic::aarch64_neon_saddv:
11907     return combineAcrossLanesIntrinsic(AArch64ISD::SADDV, N, DAG);
11908   case Intrinsic::aarch64_neon_uaddv:
11909     return combineAcrossLanesIntrinsic(AArch64ISD::UADDV, N, DAG);
11910   case Intrinsic::aarch64_neon_sminv:
11911     return combineAcrossLanesIntrinsic(AArch64ISD::SMINV, N, DAG);
11912   case Intrinsic::aarch64_neon_uminv:
11913     return combineAcrossLanesIntrinsic(AArch64ISD::UMINV, N, DAG);
11914   case Intrinsic::aarch64_neon_smaxv:
11915     return combineAcrossLanesIntrinsic(AArch64ISD::SMAXV, N, DAG);
11916   case Intrinsic::aarch64_neon_umaxv:
11917     return combineAcrossLanesIntrinsic(AArch64ISD::UMAXV, N, DAG);
11918   case Intrinsic::aarch64_neon_fmax:
11919     return DAG.getNode(ISD::FMAXIMUM, SDLoc(N), N->getValueType(0),
11920                        N->getOperand(1), N->getOperand(2));
11921   case Intrinsic::aarch64_neon_fmin:
11922     return DAG.getNode(ISD::FMINIMUM, SDLoc(N), N->getValueType(0),
11923                        N->getOperand(1), N->getOperand(2));
11924   case Intrinsic::aarch64_neon_fmaxnm:
11925     return DAG.getNode(ISD::FMAXNUM, SDLoc(N), N->getValueType(0),
11926                        N->getOperand(1), N->getOperand(2));
11927   case Intrinsic::aarch64_neon_fminnm:
11928     return DAG.getNode(ISD::FMINNUM, SDLoc(N), N->getValueType(0),
11929                        N->getOperand(1), N->getOperand(2));
11930   case Intrinsic::aarch64_neon_smull:
11931   case Intrinsic::aarch64_neon_umull:
11932   case Intrinsic::aarch64_neon_pmull:
11933   case Intrinsic::aarch64_neon_sqdmull:
11934     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
11935   case Intrinsic::aarch64_neon_sqshl:
11936   case Intrinsic::aarch64_neon_uqshl:
11937   case Intrinsic::aarch64_neon_sqshlu:
11938   case Intrinsic::aarch64_neon_srshl:
11939   case Intrinsic::aarch64_neon_urshl:
11940   case Intrinsic::aarch64_neon_sshl:
11941   case Intrinsic::aarch64_neon_ushl:
11942     return tryCombineShiftImm(IID, N, DAG);
11943   case Intrinsic::aarch64_crc32b:
11944   case Intrinsic::aarch64_crc32cb:
11945     return tryCombineCRC32(0xff, N, DAG);
11946   case Intrinsic::aarch64_crc32h:
11947   case Intrinsic::aarch64_crc32ch:
11948     return tryCombineCRC32(0xffff, N, DAG);
11949   case Intrinsic::aarch64_sve_smaxv:
11950     return LowerSVEIntReduction(N, AArch64ISD::SMAXV_PRED, DAG);
11951   case Intrinsic::aarch64_sve_umaxv:
11952     return LowerSVEIntReduction(N, AArch64ISD::UMAXV_PRED, DAG);
11953   case Intrinsic::aarch64_sve_sminv:
11954     return LowerSVEIntReduction(N, AArch64ISD::SMINV_PRED, DAG);
11955   case Intrinsic::aarch64_sve_uminv:
11956     return LowerSVEIntReduction(N, AArch64ISD::UMINV_PRED, DAG);
11957   case Intrinsic::aarch64_sve_orv:
11958     return LowerSVEIntReduction(N, AArch64ISD::ORV_PRED, DAG);
11959   case Intrinsic::aarch64_sve_eorv:
11960     return LowerSVEIntReduction(N, AArch64ISD::EORV_PRED, DAG);
11961   case Intrinsic::aarch64_sve_andv:
11962     return LowerSVEIntReduction(N, AArch64ISD::ANDV_PRED, DAG);
11963   case Intrinsic::aarch64_sve_index:
11964     return LowerSVEIntrinsicIndex(N, DAG);
11965   case Intrinsic::aarch64_sve_dup:
11966     return LowerSVEIntrinsicDUP(N, DAG);
11967   case Intrinsic::aarch64_sve_dup_x:
11968     return DAG.getNode(ISD::SPLAT_VECTOR, SDLoc(N), N->getValueType(0),
11969                        N->getOperand(1));
11970   case Intrinsic::aarch64_sve_ext:
11971     return LowerSVEIntrinsicEXT(N, DAG);
11972   case Intrinsic::aarch64_sve_smin:
11973     return DAG.getNode(AArch64ISD::SMIN_MERGE_OP1, SDLoc(N), N->getValueType(0),
11974                        N->getOperand(1), N->getOperand(2), N->getOperand(3));
11975   case Intrinsic::aarch64_sve_umin:
11976     return DAG.getNode(AArch64ISD::UMIN_MERGE_OP1, SDLoc(N), N->getValueType(0),
11977                        N->getOperand(1), N->getOperand(2), N->getOperand(3));
11978   case Intrinsic::aarch64_sve_smax:
11979     return DAG.getNode(AArch64ISD::SMAX_MERGE_OP1, SDLoc(N), N->getValueType(0),
11980                        N->getOperand(1), N->getOperand(2), N->getOperand(3));
11981   case Intrinsic::aarch64_sve_umax:
11982     return DAG.getNode(AArch64ISD::UMAX_MERGE_OP1, SDLoc(N), N->getValueType(0),
11983                        N->getOperand(1), N->getOperand(2), N->getOperand(3));
11984   case Intrinsic::aarch64_sve_lsl:
11985     return DAG.getNode(AArch64ISD::SHL_MERGE_OP1, SDLoc(N), N->getValueType(0),
11986                        N->getOperand(1), N->getOperand(2), N->getOperand(3));
11987   case Intrinsic::aarch64_sve_lsr:
11988     return DAG.getNode(AArch64ISD::SRL_MERGE_OP1, SDLoc(N), N->getValueType(0),
11989                        N->getOperand(1), N->getOperand(2), N->getOperand(3));
11990   case Intrinsic::aarch64_sve_asr:
11991     return DAG.getNode(AArch64ISD::SRA_MERGE_OP1, SDLoc(N), N->getValueType(0),
11992                        N->getOperand(1), N->getOperand(2), N->getOperand(3));
11993   case Intrinsic::aarch64_sve_cmphs:
11994     if (!N->getOperand(2).getValueType().isFloatingPoint())
11995       return DAG.getNode(AArch64ISD::SETCC_MERGE_ZERO, SDLoc(N),
11996                          N->getValueType(0), N->getOperand(1), N->getOperand(2),
11997                          N->getOperand(3), DAG.getCondCode(ISD::SETUGE));
11998     break;
11999   case Intrinsic::aarch64_sve_cmphi:
12000     if (!N->getOperand(2).getValueType().isFloatingPoint())
12001       return DAG.getNode(AArch64ISD::SETCC_MERGE_ZERO, SDLoc(N),
12002                          N->getValueType(0), N->getOperand(1), N->getOperand(2),
12003                          N->getOperand(3), DAG.getCondCode(ISD::SETUGT));
12004     break;
12005   case Intrinsic::aarch64_sve_cmpge:
12006     if (!N->getOperand(2).getValueType().isFloatingPoint())
12007       return DAG.getNode(AArch64ISD::SETCC_MERGE_ZERO, SDLoc(N),
12008                          N->getValueType(0), N->getOperand(1), N->getOperand(2),
12009                          N->getOperand(3), DAG.getCondCode(ISD::SETGE));
12010     break;
12011   case Intrinsic::aarch64_sve_cmpgt:
12012     if (!N->getOperand(2).getValueType().isFloatingPoint())
12013       return DAG.getNode(AArch64ISD::SETCC_MERGE_ZERO, SDLoc(N),
12014                          N->getValueType(0), N->getOperand(1), N->getOperand(2),
12015                          N->getOperand(3), DAG.getCondCode(ISD::SETGT));
12016     break;
12017   case Intrinsic::aarch64_sve_cmpeq:
12018     if (!N->getOperand(2).getValueType().isFloatingPoint())
12019       return DAG.getNode(AArch64ISD::SETCC_MERGE_ZERO, SDLoc(N),
12020                          N->getValueType(0), N->getOperand(1), N->getOperand(2),
12021                          N->getOperand(3), DAG.getCondCode(ISD::SETEQ));
12022     break;
12023   case Intrinsic::aarch64_sve_cmpne:
12024     if (!N->getOperand(2).getValueType().isFloatingPoint())
12025       return DAG.getNode(AArch64ISD::SETCC_MERGE_ZERO, SDLoc(N),
12026                          N->getValueType(0), N->getOperand(1), N->getOperand(2),
12027                          N->getOperand(3), DAG.getCondCode(ISD::SETNE));
12028     break;
12029   case Intrinsic::aarch64_sve_fadda:
12030     return combineSVEReductionOrderedFP(N, AArch64ISD::FADDA_PRED, DAG);
12031   case Intrinsic::aarch64_sve_faddv:
12032     return combineSVEReductionFP(N, AArch64ISD::FADDV_PRED, DAG);
12033   case Intrinsic::aarch64_sve_fmaxnmv:
12034     return combineSVEReductionFP(N, AArch64ISD::FMAXNMV_PRED, DAG);
12035   case Intrinsic::aarch64_sve_fmaxv:
12036     return combineSVEReductionFP(N, AArch64ISD::FMAXV_PRED, DAG);
12037   case Intrinsic::aarch64_sve_fminnmv:
12038     return combineSVEReductionFP(N, AArch64ISD::FMINNMV_PRED, DAG);
12039   case Intrinsic::aarch64_sve_fminv:
12040     return combineSVEReductionFP(N, AArch64ISD::FMINV_PRED, DAG);
12041   case Intrinsic::aarch64_sve_sel:
12042     return DAG.getNode(ISD::VSELECT, SDLoc(N), N->getValueType(0),
12043                        N->getOperand(1), N->getOperand(2), N->getOperand(3));
12044   case Intrinsic::aarch64_sve_cmpeq_wide:
12045     return tryConvertSVEWideCompare(N, ISD::SETEQ, DCI, DAG);
12046   case Intrinsic::aarch64_sve_cmpne_wide:
12047     return tryConvertSVEWideCompare(N, ISD::SETNE, DCI, DAG);
12048   case Intrinsic::aarch64_sve_cmpge_wide:
12049     return tryConvertSVEWideCompare(N, ISD::SETGE, DCI, DAG);
12050   case Intrinsic::aarch64_sve_cmpgt_wide:
12051     return tryConvertSVEWideCompare(N, ISD::SETGT, DCI, DAG);
12052   case Intrinsic::aarch64_sve_cmplt_wide:
12053     return tryConvertSVEWideCompare(N, ISD::SETLT, DCI, DAG);
12054   case Intrinsic::aarch64_sve_cmple_wide:
12055     return tryConvertSVEWideCompare(N, ISD::SETLE, DCI, DAG);
12056   case Intrinsic::aarch64_sve_cmphs_wide:
12057     return tryConvertSVEWideCompare(N, ISD::SETUGE, DCI, DAG);
12058   case Intrinsic::aarch64_sve_cmphi_wide:
12059     return tryConvertSVEWideCompare(N, ISD::SETUGT, DCI, DAG);
12060   case Intrinsic::aarch64_sve_cmplo_wide:
12061     return tryConvertSVEWideCompare(N, ISD::SETULT, DCI, DAG);
12062   case Intrinsic::aarch64_sve_cmpls_wide:
12063     return tryConvertSVEWideCompare(N, ISD::SETULE, DCI, DAG);
12064   case Intrinsic::aarch64_sve_ptest_any:
12065     return getPTest(DAG, N->getValueType(0), N->getOperand(1), N->getOperand(2),
12066                     AArch64CC::ANY_ACTIVE);
12067   case Intrinsic::aarch64_sve_ptest_first:
12068     return getPTest(DAG, N->getValueType(0), N->getOperand(1), N->getOperand(2),
12069                     AArch64CC::FIRST_ACTIVE);
12070   case Intrinsic::aarch64_sve_ptest_last:
12071     return getPTest(DAG, N->getValueType(0), N->getOperand(1), N->getOperand(2),
12072                     AArch64CC::LAST_ACTIVE);
12073   }
12074   return SDValue();
12075 }
12076
12077 static SDValue performExtendCombine(SDNode *N,
12078                                     TargetLowering::DAGCombinerInfo &DCI,
12079                                     SelectionDAG &DAG) {
12080   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
12081   // we can convert that DUP into another extract_high (of a bigger DUP), which
12082   // helps the backend to decide that an sabdl2 would be useful, saving a real
12083   // extract_high operation.
12084   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
12085       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
12086     SDNode *ABDNode = N->getOperand(0).getNode();
12087     unsigned IID = getIntrinsicID(ABDNode);
12088     if (IID == Intrinsic::aarch64_neon_sabd ||
12089         IID == Intrinsic::aarch64_neon_uabd) {
12090       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
12091       if (!NewABD.getNode())
12092         return SDValue();
12093
12094       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
12095                          NewABD);
12096     }
12097   }
12098
12099   // This is effectively a custom type legalization for AArch64.
12100   //
12101   // Type legalization will split an extend of a small, legal, type to a larger
12102   // illegal type by first splitting the destination type, often creating
12103   // illegal source types, which then get legalized in isel-confusing ways,
12104   // leading to really terrible codegen. E.g.,
12105   //   %result = v8i32 sext v8i8 %value
12106   // becomes
12107   //   %losrc = extract_subreg %value, ...
12108   //   %hisrc = extract_subreg %value, ...
12109   //   %lo = v4i32 sext v4i8 %losrc
12110   //   %hi = v4i32 sext v4i8 %hisrc
12111   // Things go rapidly downhill from there.
12112   //
12113   // For AArch64, the [sz]ext vector instructions can only go up one element
12114   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
12115   // take two instructions.
12116   //
12117   // This implies that the most efficient way to do the extend from v8i8
12118   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
12119   // the normal splitting to happen for the v8i16->v8i32.
12120
12121   // This is pre-legalization to catch some cases where the default
12122   // type legalization will create ill-tempered code.
12123   if (!DCI.isBeforeLegalizeOps())
12124     return SDValue();
12125
12126   // We're only interested in cleaning things up for non-legal vector types
12127   // here. If both the source and destination are legal, things will just
12128   // work naturally without any fiddling.
12129   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12130   EVT ResVT = N->getValueType(0);
12131   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
12132     return SDValue();
12133   // If the vector type isn't a simple VT, it's beyond the scope of what
12134   // we're  worried about here. Let legalization do its thing and hope for
12135   // the best.
12136   SDValue Src = N->getOperand(0);
12137   EVT SrcVT = Src->getValueType(0);
12138   if (!ResVT.isSimple() || !SrcVT.isSimple())
12139     return SDValue();
12140
12141   // If the source VT is a 64-bit fixed or scalable vector, we can play games
12142   // and get the better results we want.
12143   if (SrcVT.getSizeInBits().getKnownMinSize() != 64)
12144     return SDValue();
12145
12146   unsigned SrcEltSize = SrcVT.getScalarSizeInBits();
12147   ElementCount SrcEC = SrcVT.getVectorElementCount();
12148   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), SrcEC);
12149   SDLoc DL(N);
12150   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
12151
12152   // Now split the rest of the operation into two halves, each with a 64
12153   // bit source.
12154   EVT LoVT, HiVT;
12155   SDValue Lo, Hi;
12156   LoVT = HiVT = ResVT.getHalfNumVectorElementsVT(*DAG.getContext());
12157
12158   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
12159                                LoVT.getVectorElementCount());
12160   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
12161                    DAG.getConstant(0, DL, MVT::i64));
12162   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
12163                    DAG.getConstant(InNVT.getVectorMinNumElements(), DL, MVT::i64));
12164   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
12165   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
12166
12167   // Now combine the parts back together so we still have a single result
12168   // like the combiner expects.
12169   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
12170 }
12171
12172 static SDValue splitStoreSplat(SelectionDAG &DAG, StoreSDNode &St,
12173                                SDValue SplatVal, unsigned NumVecElts) {
12174   assert(!St.isTruncatingStore() && "cannot split truncating vector store");
12175   unsigned OrigAlignment = St.getAlignment();
12176   unsigned EltOffset = SplatVal.getValueType().getSizeInBits() / 8;
12177
12178   // Create scalar stores. This is at least as good as the code sequence for a
12179   // split unaligned store which is a dup.s, ext.b, and two stores.
12180   // Most of the time the three stores should be replaced by store pair
12181   // instructions (stp).
12182   SDLoc DL(&St);
12183   SDValue BasePtr = St.getBasePtr();
12184   uint64_t BaseOffset = 0;
12185
12186   const MachinePointerInfo &PtrInfo = St.getPointerInfo();
12187   SDValue NewST1 =
12188       DAG.getStore(St.getChain(), DL, SplatVal, BasePtr, PtrInfo,
12189                    OrigAlignment, St.getMemOperand()->getFlags());
12190
12191   // As this in ISel, we will not merge this add which may degrade results.
12192   if (BasePtr->getOpcode() == ISD::ADD &&
12193       isa<ConstantSDNode>(BasePtr->getOperand(1))) {
12194     BaseOffset = cast<ConstantSDNode>(BasePtr->getOperand(1))->getSExtValue();
12195     BasePtr = BasePtr->getOperand(0);
12196   }
12197
12198   unsigned Offset = EltOffset;
12199   while (--NumVecElts) {
12200     unsigned Alignment = MinAlign(OrigAlignment, Offset);
12201     SDValue OffsetPtr =
12202         DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
12203                     DAG.getConstant(BaseOffset + Offset, DL, MVT::i64));
12204     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
12205                           PtrInfo.getWithOffset(Offset), Alignment,
12206                           St.getMemOperand()->getFlags());
12207     Offset += EltOffset;
12208   }
12209   return NewST1;
12210 }
12211
12212 // Returns an SVE type that ContentTy can be trivially sign or zero extended
12213 // into.
12214 static MVT getSVEContainerType(EVT ContentTy) {
12215   assert(ContentTy.isSimple() && "No SVE containers for extended types");
12216
12217   switch (ContentTy.getSimpleVT().SimpleTy) {
12218   default:
12219     llvm_unreachable("No known SVE container for this MVT type");
12220   case MVT::nxv2i8:
12221   case MVT::nxv2i16:
12222   case MVT::nxv2i32:
12223   case MVT::nxv2i64:
12224   case MVT::nxv2f32:
12225   case MVT::nxv2f64:
12226     return MVT::nxv2i64;
12227   case MVT::nxv4i8:
12228   case MVT::nxv4i16:
12229   case MVT::nxv4i32:
12230   case MVT::nxv4f32:
12231     return MVT::nxv4i32;
12232   case MVT::nxv8i8:
12233   case MVT::nxv8i16:
12234   case MVT::nxv8f16:
12235   case MVT::nxv8bf16:
12236     return MVT::nxv8i16;
12237   case MVT::nxv16i8:
12238     return MVT::nxv16i8;
12239   }
12240 }
12241
12242 static SDValue performLD1Combine(SDNode *N, SelectionDAG &DAG, unsigned Opc) {
12243   SDLoc DL(N);
12244   EVT VT = N->getValueType(0);
12245
12246   if (VT.getSizeInBits().getKnownMinSize() > AArch64::SVEBitsPerBlock)
12247     return SDValue();
12248
12249   EVT ContainerVT = VT;
12250   if (ContainerVT.isInteger())
12251     ContainerVT = getSVEContainerType(ContainerVT);
12252
12253   SDVTList VTs = DAG.getVTList(ContainerVT, MVT::Other);
12254   SDValue Ops[] = { N->getOperand(0), // Chain
12255                     N->getOperand(2), // Pg
12256                     N->getOperand(3), // Base
12257                     DAG.getValueType(VT) };
12258
12259   SDValue Load = DAG.getNode(Opc, DL, VTs, Ops);
12260   SDValue LoadChain = SDValue(Load.getNode(), 1);
12261
12262   if (ContainerVT.isInteger() && (VT != ContainerVT))
12263     Load = DAG.getNode(ISD::TRUNCATE, DL, VT, Load.getValue(0));
12264
12265   return DAG.getMergeValues({ Load, LoadChain }, DL);
12266 }
12267
12268 static SDValue performLDNT1Combine(SDNode *N, SelectionDAG &DAG) {
12269   SDLoc DL(N);
12270   EVT VT = N->getValueType(0);
12271   EVT PtrTy = N->getOperand(3).getValueType();
12272
12273   if (VT == MVT::nxv8bf16 &&
12274       !static_cast<const AArch64Subtarget &>(DAG.getSubtarget()).hasBF16())
12275     return SDValue();
12276
12277   EVT LoadVT = VT;
12278   if (VT.isFloatingPoint())
12279     LoadVT = VT.changeTypeToInteger();
12280
12281   auto *MINode = cast<MemIntrinsicSDNode>(N);
12282   SDValue PassThru = DAG.getConstant(0, DL, LoadVT);
12283   SDValue L = DAG.getMaskedLoad(LoadVT, DL, MINode->getChain(),
12284                                 MINode->getOperand(3), DAG.getUNDEF(PtrTy),
12285                                 MINode->getOperand(2), PassThru,
12286                                 MINode->getMemoryVT(), MINode->getMemOperand(),
12287                                 ISD::UNINDEXED, ISD::NON_EXTLOAD, false);
12288
12289    if (VT.isFloatingPoint()) {
12290      SDValue Ops[] = { DAG.getNode(ISD::BITCAST, DL, VT, L), L.getValue(1) };
12291      return DAG.getMergeValues(Ops, DL);
12292    }
12293
12294   return L;
12295 }
12296
12297 template <unsigned Opcode>
12298 static SDValue performLD1ReplicateCombine(SDNode *N, SelectionDAG &DAG) {
12299   static_assert(Opcode == AArch64ISD::LD1RQ_MERGE_ZERO ||
12300                     Opcode == AArch64ISD::LD1RO_MERGE_ZERO,
12301                 "Unsupported opcode.");
12302   SDLoc DL(N);
12303   EVT VT = N->getValueType(0);
12304   if (VT == MVT::nxv8bf16 &&
12305       !static_cast<const AArch64Subtarget &>(DAG.getSubtarget()).hasBF16())
12306     return SDValue();
12307
12308   EVT LoadVT = VT;
12309   if (VT.isFloatingPoint())
12310     LoadVT = VT.changeTypeToInteger();
12311
12312   SDValue Ops[] = {N->getOperand(0), N->getOperand(2), N->getOperand(3)};
12313   SDValue Load = DAG.getNode(Opcode, DL, {LoadVT, MVT::Other}, Ops);
12314   SDValue LoadChain = SDValue(Load.getNode(), 1);
12315
12316   if (VT.isFloatingPoint())
12317     Load = DAG.getNode(ISD::BITCAST, DL, VT, Load.getValue(0));
12318
12319   return DAG.getMergeValues({Load, LoadChain}, DL);
12320 }
12321
12322 static SDValue performST1Combine(SDNode *N, SelectionDAG &DAG) {
12323   SDLoc DL(N);
12324   SDValue Data = N->getOperand(2);
12325   EVT DataVT = Data.getValueType();
12326   EVT HwSrcVt = getSVEContainerType(DataVT);
12327   SDValue InputVT = DAG.getValueType(DataVT);
12328
12329   if (DataVT == MVT::nxv8bf16 &&
12330       !static_cast<const AArch64Subtarget &>(DAG.getSubtarget()).hasBF16())
12331     return SDValue();
12332
12333   if (DataVT.isFloatingPoint())
12334     InputVT = DAG.getValueType(HwSrcVt);
12335
12336   SDValue SrcNew;
12337   if (Data.getValueType().isFloatingPoint())
12338     SrcNew = DAG.getNode(ISD::BITCAST, DL, HwSrcVt, Data);
12339   else
12340     SrcNew = DAG.getNode(ISD::ANY_EXTEND, DL, HwSrcVt, Data);
12341
12342   SDValue Ops[] = { N->getOperand(0), // Chain
12343                     SrcNew,
12344                     N->getOperand(4), // Base
12345                     N->getOperand(3), // Pg
12346                     InputVT
12347                   };
12348
12349   return DAG.getNode(AArch64ISD::ST1_PRED, DL, N->getValueType(0), Ops);
12350 }
12351
12352 static SDValue performSTNT1Combine(SDNode *N, SelectionDAG &DAG) {
12353   SDLoc DL(N);
12354
12355   SDValue Data = N->getOperand(2);
12356   EVT DataVT = Data.getValueType();
12357   EVT PtrTy = N->getOperand(4).getValueType();
12358
12359   if (DataVT == MVT::nxv8bf16 &&
12360       !static_cast<const AArch64Subtarget &>(DAG.getSubtarget()).hasBF16())
12361     return SDValue();
12362
12363   if (DataVT.isFloatingPoint())
12364     Data = DAG.getNode(ISD::BITCAST, DL, DataVT.changeTypeToInteger(), Data);
12365
12366   auto *MINode = cast<MemIntrinsicSDNode>(N);
12367   return DAG.getMaskedStore(MINode->getChain(), DL, Data, MINode->getOperand(4),
12368                             DAG.getUNDEF(PtrTy), MINode->getOperand(3),
12369                             MINode->getMemoryVT(), MINode->getMemOperand(),
12370                             ISD::UNINDEXED, false, false);
12371 }
12372
12373 /// Replace a splat of zeros to a vector store by scalar stores of WZR/XZR.  The
12374 /// load store optimizer pass will merge them to store pair stores.  This should
12375 /// be better than a movi to create the vector zero followed by a vector store
12376 /// if the zero constant is not re-used, since one instructions and one register
12377 /// live range will be removed.
12378 ///
12379 /// For example, the final generated code should be:
12380 ///
12381 ///   stp xzr, xzr, [x0]
12382 ///
12383 /// instead of:
12384 ///
12385 ///   movi v0.2d, #0
12386 ///   str q0, [x0]
12387 ///
12388 static SDValue replaceZeroVectorStore(SelectionDAG &DAG, StoreSDNode &St) {
12389   SDValue StVal = St.getValue();
12390   EVT VT = StVal.getValueType();
12391
12392   // Avoid scalarizing zero splat stores for scalable vectors.
12393   if (VT.isScalableVector())
12394     return SDValue();
12395
12396   // It is beneficial to scalarize a zero splat store for 2 or 3 i64 elements or
12397   // 2, 3 or 4 i32 elements.
12398   int NumVecElts = VT.getVectorNumElements();
12399   if (!(((NumVecElts == 2 || NumVecElts == 3) &&
12400          VT.getVectorElementType().getSizeInBits() == 64) ||
12401         ((NumVecElts == 2 || NumVecElts == 3 || NumVecElts == 4) &&
12402          VT.getVectorElementType().getSizeInBits() == 32)))
12403     return SDValue();
12404
12405   if (StVal.getOpcode() != ISD::BUILD_VECTOR)
12406     return SDValue();
12407
12408   // If the zero constant has more than one use then the vector store could be
12409   // better since the constant mov will be amortized and stp q instructions
12410   // should be able to be formed.
12411   if (!StVal.hasOneUse())
12412     return SDValue();
12413
12414   // If the store is truncating then it's going down to i16 or smaller, which
12415   // means it can be implemented in a single store anyway.
12416   if (St.isTruncatingStore())
12417     return SDValue();
12418
12419   // If the immediate offset of the address operand is too large for the stp
12420   // instruction, then bail out.
12421   if (DAG.isBaseWithConstantOffset(St.getBasePtr())) {
12422     int64_t Offset = St.getBasePtr()->getConstantOperandVal(1);
12423     if (Offset < -512 || Offset > 504)
12424       return SDValue();
12425   }
12426
12427   for (int I = 0; I < NumVecElts; ++I) {
12428     SDValue EltVal = StVal.getOperand(I);
12429     if (!isNullConstant(EltVal) && !isNullFPConstant(EltVal))
12430       return SDValue();
12431   }
12432
12433   // Use a CopyFromReg WZR/XZR here to prevent
12434   // DAGCombiner::MergeConsecutiveStores from undoing this transformation.
12435   SDLoc DL(&St);
12436   unsigned ZeroReg;
12437   EVT ZeroVT;
12438   if (VT.getVectorElementType().getSizeInBits() == 32) {
12439     ZeroReg = AArch64::WZR;
12440     ZeroVT = MVT::i32;
12441   } else {
12442     ZeroReg = AArch64::XZR;
12443     ZeroVT = MVT::i64;
12444   }
12445   SDValue SplatVal =
12446       DAG.getCopyFromReg(DAG.getEntryNode(), DL, ZeroReg, ZeroVT);
12447   return splitStoreSplat(DAG, St, SplatVal, NumVecElts);
12448 }
12449
12450 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
12451 /// value. The load store optimizer pass will merge them to store pair stores.
12452 /// This has better performance than a splat of the scalar followed by a split
12453 /// vector store. Even if the stores are not merged it is four stores vs a dup,
12454 /// followed by an ext.b and two stores.
12455 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode &St) {
12456   SDValue StVal = St.getValue();
12457   EVT VT = StVal.getValueType();
12458
12459   // Don't replace floating point stores, they possibly won't be transformed to
12460   // stp because of the store pair suppress pass.
12461   if (VT.isFloatingPoint())
12462     return SDValue();
12463
12464   // We can express a splat as store pair(s) for 2 or 4 elements.
12465   unsigned NumVecElts = VT.getVectorNumElements();
12466   if (NumVecElts != 4 && NumVecElts != 2)
12467     return SDValue();
12468
12469   // If the store is truncating then it's going down to i16 or smaller, which
12470   // means it can be implemented in a single store anyway.
12471   if (St.isTruncatingStore())
12472     return SDValue();
12473
12474   // Check that this is a splat.
12475   // Make sure that each of the relevant vector element locations are inserted
12476   // to, i.e. 0 and 1 for v2i64 and 0, 1, 2, 3 for v4i32.
12477   std::bitset<4> IndexNotInserted((1 << NumVecElts) - 1);
12478   SDValue SplatVal;
12479   for (unsigned I = 0; I < NumVecElts; ++I) {
12480     // Check for insert vector elements.
12481     if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
12482       return SDValue();
12483
12484     // Check that same value is inserted at each vector element.
12485     if (I == 0)
12486       SplatVal = StVal.getOperand(1);
12487     else if (StVal.getOperand(1) != SplatVal)
12488       return SDValue();
12489
12490     // Check insert element index.
12491     ConstantSDNode *CIndex = dyn_cast<ConstantSDNode>(StVal.getOperand(2));
12492     if (!CIndex)
12493       return SDValue();
12494     uint64_t IndexVal = CIndex->getZExtValue();
12495     if (IndexVal >= NumVecElts)
12496       return SDValue();
12497     IndexNotInserted.reset(IndexVal);
12498
12499     StVal = StVal.getOperand(0);
12500   }
12501   // Check that all vector element locations were inserted to.
12502   if (IndexNotInserted.any())
12503       return SDValue();
12504
12505   return splitStoreSplat(DAG, St, SplatVal, NumVecElts);
12506 }
12507
12508 static SDValue splitStores(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
12509                            SelectionDAG &DAG,
12510                            const AArch64Subtarget *Subtarget) {
12511
12512   StoreSDNode *S = cast<StoreSDNode>(N);
12513   if (S->isVolatile() || S->isIndexed())
12514     return SDValue();
12515
12516   SDValue StVal = S->getValue();
12517   EVT VT = StVal.getValueType();
12518
12519   if (!VT.isFixedLengthVector())
12520     return SDValue();
12521
12522   // If we get a splat of zeros, convert this vector store to a store of
12523   // scalars. They will be merged into store pairs of xzr thereby removing one
12524   // instruction and one register.
12525   if (SDValue ReplacedZeroSplat = replaceZeroVectorStore(DAG, *S))
12526     return ReplacedZeroSplat;
12527
12528   // FIXME: The logic for deciding if an unaligned store should be split should
12529   // be included in TLI.allowsMisalignedMemoryAccesses(), and there should be
12530   // a call to that function here.
12531
12532   if (!Subtarget->isMisaligned128StoreSlow())
12533     return SDValue();
12534
12535   // Don't split at -Oz.
12536   if (DAG.getMachineFunction().getFunction().hasMinSize())
12537     return SDValue();
12538
12539   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
12540   // those up regresses performance on micro-benchmarks and olden/bh.
12541   if (VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
12542     return SDValue();
12543
12544   // Split unaligned 16B stores. They are terrible for performance.
12545   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
12546   // extensions can use this to mark that it does not want splitting to happen
12547   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
12548   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
12549   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
12550       S->getAlignment() <= 2)
12551     return SDValue();
12552
12553   // If we get a splat of a scalar convert this vector store to a store of
12554   // scalars. They will be merged into store pairs thereby removing two
12555   // instructions.
12556   if (SDValue ReplacedSplat = replaceSplatVectorStore(DAG, *S))
12557     return ReplacedSplat;
12558
12559   SDLoc DL(S);
12560
12561   // Split VT into two.
12562   EVT HalfVT = VT.getHalfNumVectorElementsVT(*DAG.getContext());
12563   unsigned NumElts = HalfVT.getVectorNumElements();
12564   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
12565                                    DAG.getConstant(0, DL, MVT::i64));
12566   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
12567                                    DAG.getConstant(NumElts, DL, MVT::i64));
12568   SDValue BasePtr = S->getBasePtr();
12569   SDValue NewST1 =
12570       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
12571                    S->getAlignment(), S->getMemOperand()->getFlags());
12572   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
12573                                   DAG.getConstant(8, DL, MVT::i64));
12574   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
12575                       S->getPointerInfo(), S->getAlignment(),
12576                       S->getMemOperand()->getFlags());
12577 }
12578
12579 /// Target-specific DAG combine function for post-increment LD1 (lane) and
12580 /// post-increment LD1R.
12581 static SDValue performPostLD1Combine(SDNode *N,
12582                                      TargetLowering::DAGCombinerInfo &DCI,
12583                                      bool IsLaneOp) {
12584   if (DCI.isBeforeLegalizeOps())
12585     return SDValue();
12586
12587   SelectionDAG &DAG = DCI.DAG;
12588   EVT VT = N->getValueType(0);
12589
12590   if (VT.isScalableVector())
12591     return SDValue();
12592
12593   unsigned LoadIdx = IsLaneOp ? 1 : 0;
12594   SDNode *LD = N->getOperand(LoadIdx).getNode();
12595   // If it is not LOAD, can not do such combine.
12596   if (LD->getOpcode() != ISD::LOAD)
12597     return SDValue();
12598
12599   // The vector lane must be a constant in the LD1LANE opcode.
12600   SDValue Lane;
12601   if (IsLaneOp) {
12602     Lane = N->getOperand(2);
12603     auto *LaneC = dyn_cast<ConstantSDNode>(Lane);
12604     if (!LaneC || LaneC->getZExtValue() >= VT.getVectorNumElements())
12605       return SDValue();
12606   }
12607
12608   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
12609   EVT MemVT = LoadSDN->getMemoryVT();
12610   // Check if memory operand is the same type as the vector element.
12611   if (MemVT != VT.getVectorElementType())
12612     return SDValue();
12613
12614   // Check if there are other uses. If so, do not combine as it will introduce
12615   // an extra load.
12616   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
12617        ++UI) {
12618     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
12619       continue;
12620     if (*UI != N)
12621       return SDValue();
12622   }
12623
12624   SDValue Addr = LD->getOperand(1);
12625   SDValue Vector = N->getOperand(0);
12626   // Search for a use of the address operand that is an increment.
12627   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
12628        Addr.getNode()->use_end(); UI != UE; ++UI) {
12629     SDNode *User = *UI;
12630     if (User->getOpcode() != ISD::ADD
12631         || UI.getUse().getResNo() != Addr.getResNo())
12632       continue;
12633
12634     // If the increment is a constant, it must match the memory ref size.
12635     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
12636     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
12637       uint32_t IncVal = CInc->getZExtValue();
12638       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
12639       if (IncVal != NumBytes)
12640         continue;
12641       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
12642     }
12643
12644     // To avoid cycle construction make sure that neither the load nor the add
12645     // are predecessors to each other or the Vector.
12646     SmallPtrSet<const SDNode *, 32> Visited;
12647     SmallVector<const SDNode *, 16> Worklist;
12648     Visited.insert(Addr.getNode());
12649     Worklist.push_back(User);
12650     Worklist.push_back(LD);
12651     Worklist.push_back(Vector.getNode());
12652     if (SDNode::hasPredecessorHelper(LD, Visited, Worklist) ||
12653         SDNode::hasPredecessorHelper(User, Visited, Worklist))
12654       continue;
12655
12656     SmallVector<SDValue, 8> Ops;
12657     Ops.push_back(LD->getOperand(0));  // Chain
12658     if (IsLaneOp) {
12659       Ops.push_back(Vector);           // The vector to be inserted
12660       Ops.push_back(Lane);             // The lane to be inserted in the vector
12661     }
12662     Ops.push_back(Addr);
12663     Ops.push_back(Inc);
12664
12665     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
12666     SDVTList SDTys = DAG.getVTList(Tys);
12667     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
12668     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
12669                                            MemVT,
12670                                            LoadSDN->getMemOperand());
12671
12672     // Update the uses.
12673     SDValue NewResults[] = {
12674         SDValue(LD, 0),            // The result of load
12675         SDValue(UpdN.getNode(), 2) // Chain
12676     };
12677     DCI.CombineTo(LD, NewResults);
12678     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
12679     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
12680
12681     break;
12682   }
12683   return SDValue();
12684 }
12685
12686 /// Simplify ``Addr`` given that the top byte of it is ignored by HW during
12687 /// address translation.
12688 static bool performTBISimplification(SDValue Addr,
12689                                      TargetLowering::DAGCombinerInfo &DCI,
12690                                      SelectionDAG &DAG) {
12691   APInt DemandedMask = APInt::getLowBitsSet(64, 56);
12692   KnownBits Known;
12693   TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
12694                                         !DCI.isBeforeLegalizeOps());
12695   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12696   if (TLI.SimplifyDemandedBits(Addr, DemandedMask, Known, TLO)) {
12697     DCI.CommitTargetLoweringOpt(TLO);
12698     return true;
12699   }
12700   return false;
12701 }
12702
12703 static SDValue performSTORECombine(SDNode *N,
12704                                    TargetLowering::DAGCombinerInfo &DCI,
12705                                    SelectionDAG &DAG,
12706                                    const AArch64Subtarget *Subtarget) {
12707   if (SDValue Split = splitStores(N, DCI, DAG, Subtarget))
12708     return Split;
12709
12710   if (Subtarget->supportsAddressTopByteIgnored() &&
12711       performTBISimplification(N->getOperand(2), DCI, DAG))
12712     return SDValue(N, 0);
12713
12714   return SDValue();
12715 }
12716
12717
12718 /// Target-specific DAG combine function for NEON load/store intrinsics
12719 /// to merge base address updates.
12720 static SDValue performNEONPostLDSTCombine(SDNode *N,
12721                                           TargetLowering::DAGCombinerInfo &DCI,
12722                                           SelectionDAG &DAG) {
12723   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
12724     return SDValue();
12725
12726   unsigned AddrOpIdx = N->getNumOperands() - 1;
12727   SDValue Addr = N->getOperand(AddrOpIdx);
12728
12729   // Search for a use of the address operand that is an increment.
12730   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
12731        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
12732     SDNode *User = *UI;
12733     if (User->getOpcode() != ISD::ADD ||
12734         UI.getUse().getResNo() != Addr.getResNo())
12735       continue;
12736
12737     // Check that the add is independent of the load/store.  Otherwise, folding
12738     // it would create a cycle.
12739     SmallPtrSet<const SDNode *, 32> Visited;
12740     SmallVector<const SDNode *, 16> Worklist;
12741     Visited.insert(Addr.getNode());
12742     Worklist.push_back(N);
12743     Worklist.push_back(User);
12744     if (SDNode::hasPredecessorHelper(N, Visited, Worklist) ||
12745         SDNode::hasPredecessorHelper(User, Visited, Worklist))
12746       continue;
12747
12748     // Find the new opcode for the updating load/store.
12749     bool IsStore = false;
12750     bool IsLaneOp = false;
12751     bool IsDupOp = false;
12752     unsigned NewOpc = 0;
12753     unsigned NumVecs = 0;
12754     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
12755     switch (IntNo) {
12756     default: llvm_unreachable("unexpected intrinsic for Neon base update");
12757     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
12758       NumVecs = 2; break;
12759     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
12760       NumVecs = 3; break;
12761     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
12762       NumVecs = 4; break;
12763     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
12764       NumVecs = 2; IsStore = true; break;
12765     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
12766       NumVecs = 3; IsStore = true; break;
12767     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
12768       NumVecs = 4; IsStore = true; break;
12769     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
12770       NumVecs = 2; break;
12771     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
12772       NumVecs = 3; break;
12773     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
12774       NumVecs = 4; break;
12775     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
12776       NumVecs = 2; IsStore = true; break;
12777     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
12778       NumVecs = 3; IsStore = true; break;
12779     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
12780       NumVecs = 4; IsStore = true; break;
12781     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
12782       NumVecs = 2; IsDupOp = true; break;
12783     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
12784       NumVecs = 3; IsDupOp = true; break;
12785     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
12786       NumVecs = 4; IsDupOp = true; break;
12787     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
12788       NumVecs = 2; IsLaneOp = true; break;
12789     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
12790       NumVecs = 3; IsLaneOp = true; break;
12791     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
12792       NumVecs = 4; IsLaneOp = true; break;
12793     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
12794       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
12795     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
12796       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
12797     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
12798       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
12799     }
12800
12801     EVT VecTy;
12802     if (IsStore)
12803       VecTy = N->getOperand(2).getValueType();
12804     else
12805       VecTy = N->getValueType(0);
12806
12807     // If the increment is a constant, it must match the memory ref size.
12808     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
12809     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
12810       uint32_t IncVal = CInc->getZExtValue();
12811       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
12812       if (IsLaneOp || IsDupOp)
12813         NumBytes /= VecTy.getVectorNumElements();
12814       if (IncVal != NumBytes)
12815         continue;
12816       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
12817     }
12818     SmallVector<SDValue, 8> Ops;
12819     Ops.push_back(N->getOperand(0)); // Incoming chain
12820     // Load lane and store have vector list as input.
12821     if (IsLaneOp || IsStore)
12822       for (unsigned i = 2; i < AddrOpIdx; ++i)
12823         Ops.push_back(N->getOperand(i));
12824     Ops.push_back(Addr); // Base register
12825     Ops.push_back(Inc);
12826
12827     // Return Types.
12828     EVT Tys[6];
12829     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
12830     unsigned n;
12831     for (n = 0; n < NumResultVecs; ++n)
12832       Tys[n] = VecTy;
12833     Tys[n++] = MVT::i64;  // Type of write back register
12834     Tys[n] = MVT::Other;  // Type of the chain
12835     SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumResultVecs + 2));
12836
12837     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
12838     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
12839                                            MemInt->getMemoryVT(),
12840                                            MemInt->getMemOperand());
12841
12842     // Update the uses.
12843     std::vector<SDValue> NewResults;
12844     for (unsigned i = 0; i < NumResultVecs; ++i) {
12845       NewResults.push_back(SDValue(UpdN.getNode(), i));
12846     }
12847     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
12848     DCI.CombineTo(N, NewResults);
12849     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
12850
12851     break;
12852   }
12853   return SDValue();
12854 }
12855
12856 // Checks to see if the value is the prescribed width and returns information
12857 // about its extension mode.
12858 static
12859 bool checkValueWidth(SDValue V, unsigned width, ISD::LoadExtType &ExtType) {
12860   ExtType = ISD::NON_EXTLOAD;
12861   switch(V.getNode()->getOpcode()) {
12862   default:
12863     return false;
12864   case ISD::LOAD: {
12865     LoadSDNode *LoadNode = cast<LoadSDNode>(V.getNode());
12866     if ((LoadNode->getMemoryVT() == MVT::i8 && width == 8)
12867        || (LoadNode->getMemoryVT() == MVT::i16 && width == 16)) {
12868       ExtType = LoadNode->getExtensionType();
12869       return true;
12870     }
12871     return false;
12872   }
12873   case ISD::AssertSext: {
12874     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
12875     if ((TypeNode->getVT() == MVT::i8 && width == 8)
12876        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
12877       ExtType = ISD::SEXTLOAD;
12878       return true;
12879     }
12880     return false;
12881   }
12882   case ISD::AssertZext: {
12883     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
12884     if ((TypeNode->getVT() == MVT::i8 && width == 8)
12885        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
12886       ExtType = ISD::ZEXTLOAD;
12887       return true;
12888     }
12889     return false;
12890   }
12891   case ISD::Constant:
12892   case ISD::TargetConstant: {
12893     return std::abs(cast<ConstantSDNode>(V.getNode())->getSExtValue()) <
12894            1LL << (width - 1);
12895   }
12896   }
12897
12898   return true;
12899 }
12900
12901 // This function does a whole lot of voodoo to determine if the tests are
12902 // equivalent without and with a mask. Essentially what happens is that given a
12903 // DAG resembling:
12904 //
12905 //  +-------------+ +-------------+ +-------------+ +-------------+
12906 //  |    Input    | | AddConstant | | CompConstant| |     CC      |
12907 //  +-------------+ +-------------+ +-------------+ +-------------+
12908 //           |           |           |               |
12909 //           V           V           |    +----------+
12910 //          +-------------+  +----+  |    |
12911 //          |     ADD     |  |0xff|  |    |
12912 //          +-------------+  +----+  |    |
12913 //                  |           |    |    |
12914 //                  V           V    |    |
12915 //                 +-------------+   |    |
12916 //                 |     AND     |   |    |
12917 //                 +-------------+   |    |
12918 //                      |            |    |
12919 //                      +-----+      |    |
12920 //                            |      |    |
12921 //                            V      V    V
12922 //                           +-------------+
12923 //                           |     CMP     |
12924 //                           +-------------+
12925 //
12926 // The AND node may be safely removed for some combinations of inputs. In
12927 // particular we need to take into account the extension type of the Input,
12928 // the exact values of AddConstant, CompConstant, and CC, along with the nominal
12929 // width of the input (this can work for any width inputs, the above graph is
12930 // specific to 8 bits.
12931 //
12932 // The specific equations were worked out by generating output tables for each
12933 // AArch64CC value in terms of and AddConstant (w1), CompConstant(w2). The
12934 // problem was simplified by working with 4 bit inputs, which means we only
12935 // needed to reason about 24 distinct bit patterns: 8 patterns unique to zero
12936 // extension (8,15), 8 patterns unique to sign extensions (-8,-1), and 8
12937 // patterns present in both extensions (0,7). For every distinct set of
12938 // AddConstant and CompConstants bit patterns we can consider the masked and
12939 // unmasked versions to be equivalent if the result of this function is true for
12940 // all 16 distinct bit patterns of for the current extension type of Input (w0).
12941 //
12942 //   sub      w8, w0, w1
12943 //   and      w10, w8, #0x0f
12944 //   cmp      w8, w2
12945 //   cset     w9, AArch64CC
12946 //   cmp      w10, w2
12947 //   cset     w11, AArch64CC
12948 //   cmp      w9, w11
12949 //   cset     w0, eq
12950 //   ret
12951 //
12952 // Since the above function shows when the outputs are equivalent it defines
12953 // when it is safe to remove the AND. Unfortunately it only runs on AArch64 and
12954 // would be expensive to run during compiles. The equations below were written
12955 // in a test harness that confirmed they gave equivalent outputs to the above
12956 // for all inputs function, so they can be used determine if the removal is
12957 // legal instead.
12958 //
12959 // isEquivalentMaskless() is the code for testing if the AND can be removed
12960 // factored out of the DAG recognition as the DAG can take several forms.
12961
12962 static bool isEquivalentMaskless(unsigned CC, unsigned width,
12963                                  ISD::LoadExtType ExtType, int AddConstant,
12964                                  int CompConstant) {
12965   // By being careful about our equations and only writing the in term
12966   // symbolic values and well known constants (0, 1, -1, MaxUInt) we can
12967   // make them generally applicable to all bit widths.
12968   int MaxUInt = (1 << width);
12969
12970   // For the purposes of these comparisons sign extending the type is
12971   // equivalent to zero extending the add and displacing it by half the integer
12972   // width. Provided we are careful and make sure our equations are valid over
12973   // the whole range we can just adjust the input and avoid writing equations
12974   // for sign extended inputs.
12975   if (ExtType == ISD::SEXTLOAD)
12976     AddConstant -= (1 << (width-1));
12977
12978   switch(CC) {
12979   case AArch64CC::LE:
12980   case AArch64CC::GT:
12981     if ((AddConstant == 0) ||
12982         (CompConstant == MaxUInt - 1 && AddConstant < 0) ||
12983         (AddConstant >= 0 && CompConstant < 0) ||
12984         (AddConstant <= 0 && CompConstant <= 0 && CompConstant < AddConstant))
12985       return true;
12986     break;
12987   case AArch64CC::LT:
12988   case AArch64CC::GE:
12989     if ((AddConstant == 0) ||
12990         (AddConstant >= 0 && CompConstant <= 0) ||
12991         (AddConstant <= 0 && CompConstant <= 0 && CompConstant <= AddConstant))
12992       return true;
12993     break;
12994   case AArch64CC::HI:
12995   case AArch64CC::LS:
12996     if ((AddConstant >= 0 && CompConstant < 0) ||
12997        (AddConstant <= 0 && CompConstant >= -1 &&
12998         CompConstant < AddConstant + MaxUInt))
12999       return true;
13000    break;
13001   case AArch64CC::PL:
13002   case AArch64CC::MI:
13003     if ((AddConstant == 0) ||
13004         (AddConstant > 0 && CompConstant <= 0) ||
13005         (AddConstant < 0 && CompConstant <= AddConstant))
13006       return true;
13007     break;
13008   case AArch64CC::LO:
13009   case AArch64CC::HS:
13010     if ((AddConstant >= 0 && CompConstant <= 0) ||
13011         (AddConstant <= 0 && CompConstant >= 0 &&
13012          CompConstant <= AddConstant + MaxUInt))
13013       return true;
13014     break;
13015   case AArch64CC::EQ:
13016   case AArch64CC::NE:
13017     if ((AddConstant > 0 && CompConstant < 0) ||
13018         (AddConstant < 0 && CompConstant >= 0 &&
13019          CompConstant < AddConstant + MaxUInt) ||
13020         (AddConstant >= 0 && CompConstant >= 0 &&
13021          CompConstant >= AddConstant) ||
13022         (AddConstant <= 0 && CompConstant < 0 && CompConstant < AddConstant))
13023       return true;
13024     break;
13025   case AArch64CC::VS:
13026   case AArch64CC::VC:
13027   case AArch64CC::AL:
13028   case AArch64CC::NV:
13029     return true;
13030   case AArch64CC::Invalid:
13031     break;
13032   }
13033
13034   return false;
13035 }
13036
13037 static
13038 SDValue performCONDCombine(SDNode *N,
13039                            TargetLowering::DAGCombinerInfo &DCI,
13040                            SelectionDAG &DAG, unsigned CCIndex,
13041                            unsigned CmpIndex) {
13042   unsigned CC = cast<ConstantSDNode>(N->getOperand(CCIndex))->getSExtValue();
13043   SDNode *SubsNode = N->getOperand(CmpIndex).getNode();
13044   unsigned CondOpcode = SubsNode->getOpcode();
13045
13046   if (CondOpcode != AArch64ISD::SUBS)
13047     return SDValue();
13048
13049   // There is a SUBS feeding this condition. Is it fed by a mask we can
13050   // use?
13051
13052   SDNode *AndNode = SubsNode->getOperand(0).getNode();
13053   unsigned MaskBits = 0;
13054
13055   if (AndNode->getOpcode() != ISD::AND)
13056     return SDValue();
13057
13058   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(AndNode->getOperand(1))) {
13059     uint32_t CNV = CN->getZExtValue();
13060     if (CNV == 255)
13061       MaskBits = 8;
13062     else if (CNV == 65535)
13063       MaskBits = 16;
13064   }
13065
13066   if (!MaskBits)
13067     return SDValue();
13068
13069   SDValue AddValue = AndNode->getOperand(0);
13070
13071   if (AddValue.getOpcode() != ISD::ADD)
13072     return SDValue();
13073
13074   // The basic dag structure is correct, grab the inputs and validate them.
13075
13076   SDValue AddInputValue1 = AddValue.getNode()->getOperand(0);
13077   SDValue AddInputValue2 = AddValue.getNode()->getOperand(1);
13078   SDValue SubsInputValue = SubsNode->getOperand(1);
13079
13080   // The mask is present and the provenance of all the values is a smaller type,
13081   // lets see if the mask is superfluous.
13082
13083   if (!isa<ConstantSDNode>(AddInputValue2.getNode()) ||
13084       !isa<ConstantSDNode>(SubsInputValue.getNode()))
13085     return SDValue();
13086
13087   ISD::LoadExtType ExtType;
13088
13089   if (!checkValueWidth(SubsInputValue, MaskBits, ExtType) ||
13090       !checkValueWidth(AddInputValue2, MaskBits, ExtType) ||
13091       !checkValueWidth(AddInputValue1, MaskBits, ExtType) )
13092     return SDValue();
13093
13094   if(!isEquivalentMaskless(CC, MaskBits, ExtType,
13095                 cast<ConstantSDNode>(AddInputValue2.getNode())->getSExtValue(),
13096                 cast<ConstantSDNode>(SubsInputValue.getNode())->getSExtValue()))
13097     return SDValue();
13098
13099   // The AND is not necessary, remove it.
13100
13101   SDVTList VTs = DAG.getVTList(SubsNode->getValueType(0),
13102                                SubsNode->getValueType(1));
13103   SDValue Ops[] = { AddValue, SubsNode->getOperand(1) };
13104
13105   SDValue NewValue = DAG.getNode(CondOpcode, SDLoc(SubsNode), VTs, Ops);
13106   DAG.ReplaceAllUsesWith(SubsNode, NewValue.getNode());
13107
13108   return SDValue(N, 0);
13109 }
13110
13111 // Optimize compare with zero and branch.
13112 static SDValue performBRCONDCombine(SDNode *N,
13113                                     TargetLowering::DAGCombinerInfo &DCI,
13114                                     SelectionDAG &DAG) {
13115   MachineFunction &MF = DAG.getMachineFunction();
13116   // Speculation tracking/SLH assumes that optimized TB(N)Z/CB(N)Z instructions
13117   // will not be produced, as they are conditional branch instructions that do
13118   // not set flags.
13119   if (MF.getFunction().hasFnAttribute(Attribute::SpeculativeLoadHardening))
13120     return SDValue();
13121
13122   if (SDValue NV = performCONDCombine(N, DCI, DAG, 2, 3))
13123     N = NV.getNode();
13124   SDValue Chain = N->getOperand(0);
13125   SDValue Dest = N->getOperand(1);
13126   SDValue CCVal = N->getOperand(2);
13127   SDValue Cmp = N->getOperand(3);
13128
13129   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
13130   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
13131   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
13132     return SDValue();
13133
13134   unsigned CmpOpc = Cmp.getOpcode();
13135   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
13136     return SDValue();
13137
13138   // Only attempt folding if there is only one use of the flag and no use of the
13139   // value.
13140   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
13141     return SDValue();
13142
13143   SDValue LHS = Cmp.getOperand(0);
13144   SDValue RHS = Cmp.getOperand(1);
13145
13146   assert(LHS.getValueType() == RHS.getValueType() &&
13147          "Expected the value type to be the same for both operands!");
13148   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
13149     return SDValue();
13150
13151   if (isNullConstant(LHS))
13152     std::swap(LHS, RHS);
13153
13154   if (!isNullConstant(RHS))
13155     return SDValue();
13156
13157   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
13158       LHS.getOpcode() == ISD::SRL)
13159     return SDValue();
13160
13161   // Fold the compare into the branch instruction.
13162   SDValue BR;
13163   if (CC == AArch64CC::EQ)
13164     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
13165   else
13166     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
13167
13168   // Do not add new nodes to DAG combiner worklist.
13169   DCI.CombineTo(N, BR, false);
13170
13171   return SDValue();
13172 }
13173
13174 // Optimize some simple tbz/tbnz cases.  Returns the new operand and bit to test
13175 // as well as whether the test should be inverted.  This code is required to
13176 // catch these cases (as opposed to standard dag combines) because
13177 // AArch64ISD::TBZ is matched during legalization.
13178 static SDValue getTestBitOperand(SDValue Op, unsigned &Bit, bool &Invert,
13179                                  SelectionDAG &DAG) {
13180
13181   if (!Op->hasOneUse())
13182     return Op;
13183
13184   // We don't handle undef/constant-fold cases below, as they should have
13185   // already been taken care of (e.g. and of 0, test of undefined shifted bits,
13186   // etc.)
13187
13188   // (tbz (trunc x), b) -> (tbz x, b)
13189   // This case is just here to enable more of the below cases to be caught.
13190   if (Op->getOpcode() == ISD::TRUNCATE &&
13191       Bit < Op->getValueType(0).getSizeInBits()) {
13192     return getTestBitOperand(Op->getOperand(0), Bit, Invert, DAG);
13193   }
13194
13195   // (tbz (any_ext x), b) -> (tbz x, b) if we don't use the extended bits.
13196   if (Op->getOpcode() == ISD::ANY_EXTEND &&
13197       Bit < Op->getOperand(0).getValueSizeInBits()) {
13198     return getTestBitOperand(Op->getOperand(0), Bit, Invert, DAG);
13199   }
13200
13201   if (Op->getNumOperands() != 2)
13202     return Op;
13203
13204   auto *C = dyn_cast<ConstantSDNode>(Op->getOperand(1));
13205   if (!C)
13206     return Op;
13207
13208   switch (Op->getOpcode()) {
13209   default:
13210     return Op;
13211
13212   // (tbz (and x, m), b) -> (tbz x, b)
13213   case ISD::AND:
13214     if ((C->getZExtValue() >> Bit) & 1)
13215       return getTestBitOperand(Op->getOperand(0), Bit, Invert, DAG);
13216     return Op;
13217
13218   // (tbz (shl x, c), b) -> (tbz x, b-c)
13219   case ISD::SHL:
13220     if (C->getZExtValue() <= Bit &&
13221         (Bit - C->getZExtValue()) < Op->getValueType(0).getSizeInBits()) {
13222       Bit = Bit - C->getZExtValue();
13223       return getTestBitOperand(Op->getOperand(0), Bit, Invert, DAG);
13224     }
13225     return Op;
13226
13227   // (tbz (sra x, c), b) -> (tbz x, b+c) or (tbz x, msb) if b+c is > # bits in x
13228   case ISD::SRA:
13229     Bit = Bit + C->getZExtValue();
13230     if (Bit >= Op->getValueType(0).getSizeInBits())
13231       Bit = Op->getValueType(0).getSizeInBits() - 1;
13232     return getTestBitOperand(Op->getOperand(0), Bit, Invert, DAG);
13233
13234   // (tbz (srl x, c), b) -> (tbz x, b+c)
13235   case ISD::SRL:
13236     if ((Bit + C->getZExtValue()) < Op->getValueType(0).getSizeInBits()) {
13237       Bit = Bit + C->getZExtValue();
13238       return getTestBitOperand(Op->getOperand(0), Bit, Invert, DAG);
13239     }
13240     return Op;
13241
13242   // (tbz (xor x, -1), b) -> (tbnz x, b)
13243   case ISD::XOR:
13244     if ((C->getZExtValue() >> Bit) & 1)
13245       Invert = !Invert;
13246     return getTestBitOperand(Op->getOperand(0), Bit, Invert, DAG);
13247   }
13248 }
13249
13250 // Optimize test single bit zero/non-zero and branch.
13251 static SDValue performTBZCombine(SDNode *N,
13252                                  TargetLowering::DAGCombinerInfo &DCI,
13253                                  SelectionDAG &DAG) {
13254   unsigned Bit = cast<ConstantSDNode>(N->getOperand(2))->getZExtValue();
13255   bool Invert = false;
13256   SDValue TestSrc = N->getOperand(1);
13257   SDValue NewTestSrc = getTestBitOperand(TestSrc, Bit, Invert, DAG);
13258
13259   if (TestSrc == NewTestSrc)
13260     return SDValue();
13261
13262   unsigned NewOpc = N->getOpcode();
13263   if (Invert) {
13264     if (NewOpc == AArch64ISD::TBZ)
13265       NewOpc = AArch64ISD::TBNZ;
13266     else {
13267       assert(NewOpc == AArch64ISD::TBNZ);
13268       NewOpc = AArch64ISD::TBZ;
13269     }
13270   }
13271
13272   SDLoc DL(N);
13273   return DAG.getNode(NewOpc, DL, MVT::Other, N->getOperand(0), NewTestSrc,
13274                      DAG.getConstant(Bit, DL, MVT::i64), N->getOperand(3));
13275 }
13276
13277 // vselect (v1i1 setcc) ->
13278 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
13279 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
13280 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
13281 // such VSELECT.
13282 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
13283   SDValue N0 = N->getOperand(0);
13284   EVT CCVT = N0.getValueType();
13285
13286   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
13287       CCVT.getVectorElementType() != MVT::i1)
13288     return SDValue();
13289
13290   EVT ResVT = N->getValueType(0);
13291   EVT CmpVT = N0.getOperand(0).getValueType();
13292   // Only combine when the result type is of the same size as the compared
13293   // operands.
13294   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
13295     return SDValue();
13296
13297   SDValue IfTrue = N->getOperand(1);
13298   SDValue IfFalse = N->getOperand(2);
13299   SDValue SetCC =
13300       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
13301                    N0.getOperand(0), N0.getOperand(1),
13302                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
13303   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
13304                      IfTrue, IfFalse);
13305 }
13306
13307 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
13308 /// the compare-mask instructions rather than going via NZCV, even if LHS and
13309 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
13310 /// with a vector one followed by a DUP shuffle on the result.
13311 static SDValue performSelectCombine(SDNode *N,
13312                                     TargetLowering::DAGCombinerInfo &DCI) {
13313   SelectionDAG &DAG = DCI.DAG;
13314   SDValue N0 = N->getOperand(0);
13315   EVT ResVT = N->getValueType(0);
13316
13317   if (N0.getOpcode() != ISD::SETCC)
13318     return SDValue();
13319
13320   // Make sure the SETCC result is either i1 (initial DAG), or i32, the lowered
13321   // scalar SetCCResultType. We also don't expect vectors, because we assume
13322   // that selects fed by vector SETCCs are canonicalized to VSELECT.
13323   assert((N0.getValueType() == MVT::i1 || N0.getValueType() == MVT::i32) &&
13324          "Scalar-SETCC feeding SELECT has unexpected result type!");
13325
13326   // If NumMaskElts == 0, the comparison is larger than select result. The
13327   // largest real NEON comparison is 64-bits per lane, which means the result is
13328   // at most 32-bits and an illegal vector. Just bail out for now.
13329   EVT SrcVT = N0.getOperand(0).getValueType();
13330
13331   // Don't try to do this optimization when the setcc itself has i1 operands.
13332   // There are no legal vectors of i1, so this would be pointless.
13333   if (SrcVT == MVT::i1)
13334     return SDValue();
13335
13336   int NumMaskElts = ResVT.getSizeInBits() / SrcVT.getSizeInBits();
13337   if (!ResVT.isVector() || NumMaskElts == 0)
13338     return SDValue();
13339
13340   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumMaskElts);
13341   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
13342
13343   // Also bail out if the vector CCVT isn't the same size as ResVT.
13344   // This can happen if the SETCC operand size doesn't divide the ResVT size
13345   // (e.g., f64 vs v3f32).
13346   if (CCVT.getSizeInBits() != ResVT.getSizeInBits())
13347     return SDValue();
13348
13349   // Make sure we didn't create illegal types, if we're not supposed to.
13350   assert(DCI.isBeforeLegalize() ||
13351          DAG.getTargetLoweringInfo().isTypeLegal(SrcVT));
13352
13353   // First perform a vector comparison, where lane 0 is the one we're interested
13354   // in.
13355   SDLoc DL(N0);
13356   SDValue LHS =
13357       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
13358   SDValue RHS =
13359       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
13360   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
13361
13362   // Now duplicate the comparison mask we want across all other lanes.
13363   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
13364   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask);
13365   Mask = DAG.getNode(ISD::BITCAST, DL,
13366                      ResVT.changeVectorElementTypeToInteger(), Mask);
13367
13368   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
13369 }
13370
13371 /// Get rid of unnecessary NVCASTs (that don't change the type).
13372 static SDValue performNVCASTCombine(SDNode *N) {
13373   if (N->getValueType(0) == N->getOperand(0).getValueType())
13374     return N->getOperand(0);
13375
13376   return SDValue();
13377 }
13378
13379 // If all users of the globaladdr are of the form (globaladdr + constant), find
13380 // the smallest constant, fold it into the globaladdr's offset and rewrite the
13381 // globaladdr as (globaladdr + constant) - constant.
13382 static SDValue performGlobalAddressCombine(SDNode *N, SelectionDAG &DAG,
13383                                            const AArch64Subtarget *Subtarget,
13384                                            const TargetMachine &TM) {
13385   auto *GN = cast<GlobalAddressSDNode>(N);
13386   if (Subtarget->ClassifyGlobalReference(GN->getGlobal(), TM) !=
13387       AArch64II::MO_NO_FLAG)
13388     return SDValue();
13389
13390   uint64_t MinOffset = -1ull;
13391   for (SDNode *N : GN->uses()) {
13392     if (N->getOpcode() != ISD::ADD)
13393       return SDValue();
13394     auto *C = dyn_cast<ConstantSDNode>(N->getOperand(0));
13395     if (!C)
13396       C = dyn_cast<ConstantSDNode>(N->getOperand(1));
13397     if (!C)
13398       return SDValue();
13399     MinOffset = std::min(MinOffset, C->getZExtValue());
13400   }
13401   uint64_t Offset = MinOffset + GN->getOffset();
13402
13403   // Require that the new offset is larger than the existing one. Otherwise, we
13404   // can end up oscillating between two possible DAGs, for example,
13405   // (add (add globaladdr + 10, -1), 1) and (add globaladdr + 9, 1).
13406   if (Offset <= uint64_t(GN->getOffset()))
13407     return SDValue();
13408
13409   // Check whether folding this offset is legal. It must not go out of bounds of
13410   // the referenced object to avoid violating the code model, and must be
13411   // smaller than 2^21 because this is the largest offset expressible in all
13412   // object formats.
13413   //
13414   // This check also prevents us from folding negative offsets, which will end
13415   // up being treated in the same way as large positive ones. They could also
13416   // cause code model violations, and aren't really common enough to matter.
13417   if (Offset >= (1 << 21))
13418     return SDValue();
13419
13420   const GlobalValue *GV = GN->getGlobal();
13421   Type *T = GV->getValueType();
13422   if (!T->isSized() ||
13423       Offset > GV->getParent()->getDataLayout().getTypeAllocSize(T))
13424     return SDValue();
13425
13426   SDLoc DL(GN);
13427   SDValue Result = DAG.getGlobalAddress(GV, DL, MVT::i64, Offset);
13428   return DAG.getNode(ISD::SUB, DL, MVT::i64, Result,
13429                      DAG.getConstant(MinOffset, DL, MVT::i64));
13430 }
13431
13432 // Turns the vector of indices into a vector of byte offstes by scaling Offset
13433 // by (BitWidth / 8).
13434 static SDValue getScaledOffsetForBitWidth(SelectionDAG &DAG, SDValue Offset,
13435                                           SDLoc DL, unsigned BitWidth) {
13436   assert(Offset.getValueType().isScalableVector() &&
13437          "This method is only for scalable vectors of offsets");
13438
13439   SDValue Shift = DAG.getConstant(Log2_32(BitWidth / 8), DL, MVT::i64);
13440   SDValue SplatShift = DAG.getNode(ISD::SPLAT_VECTOR, DL, MVT::nxv2i64, Shift);
13441
13442   return DAG.getNode(ISD::SHL, DL, MVT::nxv2i64, Offset, SplatShift);
13443 }
13444
13445 /// Check if the value of \p OffsetInBytes can be used as an immediate for
13446 /// the gather load/prefetch and scatter store instructions with vector base and
13447 /// immediate offset addressing mode:
13448 ///
13449 ///      [<Zn>.[S|D]{, #<imm>}]
13450 ///
13451 /// where <imm> = sizeof(<T>) * k, for k = 0, 1, ..., 31.
13452
13453 inline static bool isValidImmForSVEVecImmAddrMode(unsigned OffsetInBytes,
13454                                                   unsigned ScalarSizeInBytes) {
13455   // The immediate is not a multiple of the scalar size.
13456   if (OffsetInBytes % ScalarSizeInBytes)
13457     return false;
13458
13459   // The immediate is out of range.
13460   if (OffsetInBytes / ScalarSizeInBytes > 31)
13461     return false;
13462
13463   return true;
13464 }
13465
13466 /// Check if the value of \p Offset represents a valid immediate for the SVE
13467 /// gather load/prefetch and scatter store instructiona with vector base and
13468 /// immediate offset addressing mode:
13469 ///
13470 ///      [<Zn>.[S|D]{, #<imm>}]
13471 ///
13472 /// where <imm> = sizeof(<T>) * k, for k = 0, 1, ..., 31.
13473 static bool isValidImmForSVEVecImmAddrMode(SDValue Offset,
13474                                            unsigned ScalarSizeInBytes) {
13475   ConstantSDNode *OffsetConst = dyn_cast<ConstantSDNode>(Offset.getNode());
13476   return OffsetConst && isValidImmForSVEVecImmAddrMode(
13477                             OffsetConst->getZExtValue(), ScalarSizeInBytes);
13478 }
13479
13480 static SDValue performScatterStoreCombine(SDNode *N, SelectionDAG &DAG,
13481                                           unsigned Opcode,
13482                                           bool OnlyPackedOffsets = true) {
13483   const SDValue Src = N->getOperand(2);
13484   const EVT SrcVT = Src->getValueType(0);
13485   assert(SrcVT.isScalableVector() &&
13486          "Scatter stores are only possible for SVE vectors");
13487
13488   SDLoc DL(N);
13489   MVT SrcElVT = SrcVT.getVectorElementType().getSimpleVT();
13490
13491   // Make sure that source data will fit into an SVE register
13492   if (SrcVT.getSizeInBits().getKnownMinSize() > AArch64::SVEBitsPerBlock)
13493     return SDValue();
13494
13495   // For FPs, ACLE only supports _packed_ single and double precision types.
13496   if (SrcElVT.isFloatingPoint())
13497     if ((SrcVT != MVT::nxv4f32) && (SrcVT != MVT::nxv2f64))
13498       return SDValue();
13499
13500   // Depending on the addressing mode, this is either a pointer or a vector of
13501   // pointers (that fits into one register)
13502   SDValue Base = N->getOperand(4);
13503   // Depending on the addressing mode, this is either a single offset or a
13504   // vector of offsets  (that fits into one register)
13505   SDValue Offset = N->getOperand(5);
13506
13507   // For "scalar + vector of indices", just scale the indices. This only
13508   // applies to non-temporal scatters because there's no instruction that takes
13509   // indicies.
13510   if (Opcode == AArch64ISD::SSTNT1_INDEX_PRED) {
13511     Offset =
13512         getScaledOffsetForBitWidth(DAG, Offset, DL, SrcElVT.getSizeInBits());
13513     Opcode = AArch64ISD::SSTNT1_PRED;
13514   }
13515
13516   // In the case of non-temporal gather loads there's only one SVE instruction
13517   // per data-size: "scalar + vector", i.e.
13518   //    * stnt1{b|h|w|d} { z0.s }, p0/z, [z0.s, x0]
13519   // Since we do have intrinsics that allow the arguments to be in a different
13520   // order, we may need to swap them to match the spec.
13521   if (Opcode == AArch64ISD::SSTNT1_PRED && Offset.getValueType().isVector())
13522     std::swap(Base, Offset);
13523
13524   // SST1_IMM requires that the offset is an immediate that is:
13525   //    * a multiple of #SizeInBytes,
13526   //    * in the range [0, 31 x #SizeInBytes],
13527   // where #SizeInBytes is the size in bytes of the stored items. For
13528   // immediates outside that range and non-immediate scalar offsets use SST1 or
13529   // SST1_UXTW instead.
13530   if (Opcode == AArch64ISD::SST1_IMM_PRED) {
13531     if (!isValidImmForSVEVecImmAddrMode(Offset,
13532                                         SrcVT.getScalarSizeInBits() / 8)) {
13533       if (MVT::nxv4i32 == Base.getValueType().getSimpleVT().SimpleTy)
13534         Opcode = AArch64ISD::SST1_UXTW_PRED;
13535       else
13536         Opcode = AArch64ISD::SST1_PRED;
13537
13538       std::swap(Base, Offset);
13539     }
13540   }
13541
13542   auto &TLI = DAG.getTargetLoweringInfo();
13543   if (!TLI.isTypeLegal(Base.getValueType()))
13544     return SDValue();
13545
13546   // Some scatter store variants allow unpacked offsets, but only as nxv2i32
13547   // vectors. These are implicitly sign (sxtw) or zero (zxtw) extend to
13548   // nxv2i64. Legalize accordingly.
13549   if (!OnlyPackedOffsets &&
13550       Offset.getValueType().getSimpleVT().SimpleTy == MVT::nxv2i32)
13551     Offset = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::nxv2i64, Offset).getValue(0);
13552
13553   if (!TLI.isTypeLegal(Offset.getValueType()))
13554     return SDValue();
13555
13556   // Source value type that is representable in hardware
13557   EVT HwSrcVt = getSVEContainerType(SrcVT);
13558
13559   // Keep the original type of the input data to store - this is needed to be
13560   // able to select the correct instruction, e.g. ST1B, ST1H, ST1W and ST1D. For
13561   // FP values we want the integer equivalent, so just use HwSrcVt.
13562   SDValue InputVT = DAG.getValueType(SrcVT);
13563   if (SrcVT.isFloatingPoint())
13564     InputVT = DAG.getValueType(HwSrcVt);
13565
13566   SDVTList VTs = DAG.getVTList(MVT::Other);
13567   SDValue SrcNew;
13568
13569   if (Src.getValueType().isFloatingPoint())
13570     SrcNew = DAG.getNode(ISD::BITCAST, DL, HwSrcVt, Src);
13571   else
13572     SrcNew = DAG.getNode(ISD::ANY_EXTEND, DL, HwSrcVt, Src);
13573
13574   SDValue Ops[] = {N->getOperand(0), // Chain
13575                    SrcNew,
13576                    N->getOperand(3), // Pg
13577                    Base,
13578                    Offset,
13579                    InputVT};
13580
13581   return DAG.getNode(Opcode, DL, VTs, Ops);
13582 }
13583
13584 static SDValue performGatherLoadCombine(SDNode *N, SelectionDAG &DAG,
13585                                         unsigned Opcode,
13586                                         bool OnlyPackedOffsets = true) {
13587   const EVT RetVT = N->getValueType(0);
13588   assert(RetVT.isScalableVector() &&
13589          "Gather loads are only possible for SVE vectors");
13590
13591   SDLoc DL(N);
13592
13593   // Make sure that the loaded data will fit into an SVE register
13594   if (RetVT.getSizeInBits().getKnownMinSize() > AArch64::SVEBitsPerBlock)
13595     return SDValue();
13596
13597   // Depending on the addressing mode, this is either a pointer or a vector of
13598   // pointers (that fits into one register)
13599   SDValue Base = N->getOperand(3);
13600   // Depending on the addressing mode, this is either a single offset or a
13601   // vector of offsets  (that fits into one register)
13602   SDValue Offset = N->getOperand(4);
13603
13604   // For "scalar + vector of indices", just scale the indices. This only
13605   // applies to non-temporal gathers because there's no instruction that takes
13606   // indicies.
13607   if (Opcode == AArch64ISD::GLDNT1_INDEX_MERGE_ZERO) {
13608     Offset = getScaledOffsetForBitWidth(DAG, Offset, DL,
13609                                         RetVT.getScalarSizeInBits());
13610     Opcode = AArch64ISD::GLDNT1_MERGE_ZERO;
13611   }
13612
13613   // In the case of non-temporal gather loads there's only one SVE instruction
13614   // per data-size: "scalar + vector", i.e.
13615   //    * ldnt1{b|h|w|d} { z0.s }, p0/z, [z0.s, x0]
13616   // Since we do have intrinsics that allow the arguments to be in a different
13617   // order, we may need to swap them to match the spec.
13618   if (Opcode == AArch64ISD::GLDNT1_MERGE_ZERO &&
13619       Offset.getValueType().isVector())
13620     std::swap(Base, Offset);
13621
13622   // GLD{FF}1_IMM requires that the offset is an immediate that is:
13623   //    * a multiple of #SizeInBytes,
13624   //    * in the range [0, 31 x #SizeInBytes],
13625   // where #SizeInBytes is the size in bytes of the loaded items. For
13626   // immediates outside that range and non-immediate scalar offsets use
13627   // GLD1_MERGE_ZERO or GLD1_UXTW_MERGE_ZERO instead.
13628   if (Opcode == AArch64ISD::GLD1_IMM_MERGE_ZERO ||
13629       Opcode == AArch64ISD::GLDFF1_IMM_MERGE_ZERO) {
13630     if (!isValidImmForSVEVecImmAddrMode(Offset,
13631                                         RetVT.getScalarSizeInBits() / 8)) {
13632       if (MVT::nxv4i32 == Base.getValueType().getSimpleVT().SimpleTy)
13633         Opcode = (Opcode == AArch64ISD::GLD1_IMM_MERGE_ZERO)
13634                      ? AArch64ISD::GLD1_UXTW_MERGE_ZERO
13635                      : AArch64ISD::GLDFF1_UXTW_MERGE_ZERO;
13636       else
13637         Opcode = (Opcode == AArch64ISD::GLD1_IMM_MERGE_ZERO)
13638                      ? AArch64ISD::GLD1_MERGE_ZERO
13639                      : AArch64ISD::GLDFF1_MERGE_ZERO;
13640
13641       std::swap(Base, Offset);
13642     }
13643   }
13644
13645   auto &TLI = DAG.getTargetLoweringInfo();
13646   if (!TLI.isTypeLegal(Base.getValueType()))
13647     return SDValue();
13648
13649   // Some gather load variants allow unpacked offsets, but only as nxv2i32
13650   // vectors. These are implicitly sign (sxtw) or zero (zxtw) extend to
13651   // nxv2i64. Legalize accordingly.
13652   if (!OnlyPackedOffsets &&
13653       Offset.getValueType().getSimpleVT().SimpleTy == MVT::nxv2i32)
13654     Offset = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::nxv2i64, Offset).getValue(0);
13655
13656   // Return value type that is representable in hardware
13657   EVT HwRetVt = getSVEContainerType(RetVT);
13658
13659   // Keep the original output value type around - this is needed to be able to
13660   // select the correct instruction, e.g. LD1B, LD1H, LD1W and LD1D. For FP
13661   // values we want the integer equivalent, so just use HwRetVT.
13662   SDValue OutVT = DAG.getValueType(RetVT);
13663   if (RetVT.isFloatingPoint())
13664     OutVT = DAG.getValueType(HwRetVt);
13665
13666   SDVTList VTs = DAG.getVTList(HwRetVt, MVT::Other);
13667   SDValue Ops[] = {N->getOperand(0), // Chain
13668                    N->getOperand(2), // Pg
13669                    Base, Offset, OutVT};
13670
13671   SDValue Load = DAG.getNode(Opcode, DL, VTs, Ops);
13672   SDValue LoadChain = SDValue(Load.getNode(), 1);
13673
13674   if (RetVT.isInteger() && (RetVT != HwRetVt))
13675     Load = DAG.getNode(ISD::TRUNCATE, DL, RetVT, Load.getValue(0));
13676
13677   // If the original return value was FP, bitcast accordingly. Doing it here
13678   // means that we can avoid adding TableGen patterns for FPs.
13679   if (RetVT.isFloatingPoint())
13680     Load = DAG.getNode(ISD::BITCAST, DL, RetVT, Load.getValue(0));
13681
13682   return DAG.getMergeValues({Load, LoadChain}, DL);
13683 }
13684
13685 static SDValue
13686 performSignExtendInRegCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
13687                               SelectionDAG &DAG) {
13688   if (DCI.isBeforeLegalizeOps())
13689     return SDValue();
13690
13691   SDLoc DL(N);
13692   SDValue Src = N->getOperand(0);
13693   unsigned Opc = Src->getOpcode();
13694
13695   // Sign extend of an unsigned unpack -> signed unpack
13696   if (Opc == AArch64ISD::UUNPKHI || Opc == AArch64ISD::UUNPKLO) {
13697
13698     unsigned SOpc = Opc == AArch64ISD::UUNPKHI ? AArch64ISD::SUNPKHI
13699                                                : AArch64ISD::SUNPKLO;
13700
13701     // Push the sign extend to the operand of the unpack
13702     // This is necessary where, for example, the operand of the unpack
13703     // is another unpack:
13704     // 4i32 sign_extend_inreg (4i32 uunpklo(8i16 uunpklo (16i8 opnd)), from 4i8)
13705     // ->
13706     // 4i32 sunpklo (8i16 sign_extend_inreg(8i16 uunpklo (16i8 opnd), from 8i8)
13707     // ->
13708     // 4i32 sunpklo(8i16 sunpklo(16i8 opnd))
13709     SDValue ExtOp = Src->getOperand(0);
13710     auto VT = cast<VTSDNode>(N->getOperand(1))->getVT();
13711     EVT EltTy = VT.getVectorElementType();
13712     (void)EltTy;
13713
13714     assert((EltTy == MVT::i8 || EltTy == MVT::i16 || EltTy == MVT::i32) &&
13715            "Sign extending from an invalid type");
13716
13717     EVT ExtVT = EVT::getVectorVT(*DAG.getContext(),
13718                                  VT.getVectorElementType(),
13719                                  VT.getVectorElementCount() * 2);
13720
13721     SDValue Ext = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, ExtOp.getValueType(),
13722                               ExtOp, DAG.getValueType(ExtVT));
13723
13724     return DAG.getNode(SOpc, DL, N->getValueType(0), Ext);
13725   }
13726
13727   // SVE load nodes (e.g. AArch64ISD::GLD1) are straightforward candidates
13728   // for DAG Combine with SIGN_EXTEND_INREG. Bail out for all other nodes.
13729   unsigned NewOpc;
13730   unsigned MemVTOpNum = 4;
13731   switch (Opc) {
13732   case AArch64ISD::LD1_MERGE_ZERO:
13733     NewOpc = AArch64ISD::LD1S_MERGE_ZERO;
13734     MemVTOpNum = 3;
13735     break;
13736   case AArch64ISD::LDNF1_MERGE_ZERO:
13737     NewOpc = AArch64ISD::LDNF1S_MERGE_ZERO;
13738     MemVTOpNum = 3;
13739     break;
13740   case AArch64ISD::LDFF1_MERGE_ZERO:
13741     NewOpc = AArch64ISD::LDFF1S_MERGE_ZERO;
13742     MemVTOpNum = 3;
13743     break;
13744   case AArch64ISD::GLD1_MERGE_ZERO:
13745     NewOpc = AArch64ISD::GLD1S_MERGE_ZERO;
13746     break;
13747   case AArch64ISD::GLD1_SCALED_MERGE_ZERO:
13748     NewOpc = AArch64ISD::GLD1S_SCALED_MERGE_ZERO;
13749     break;
13750   case AArch64ISD::GLD1_SXTW_MERGE_ZERO:
13751     NewOpc = AArch64ISD::GLD1S_SXTW_MERGE_ZERO;
13752     break;
13753   case AArch64ISD::GLD1_SXTW_SCALED_MERGE_ZERO:
13754     NewOpc = AArch64ISD::GLD1S_SXTW_SCALED_MERGE_ZERO;
13755     break;
13756   case AArch64ISD::GLD1_UXTW_MERGE_ZERO:
13757     NewOpc = AArch64ISD::GLD1S_UXTW_MERGE_ZERO;
13758     break;
13759   case AArch64ISD::GLD1_UXTW_SCALED_MERGE_ZERO:
13760     NewOpc = AArch64ISD::GLD1S_UXTW_SCALED_MERGE_ZERO;
13761     break;
13762   case AArch64ISD::GLD1_IMM_MERGE_ZERO:
13763     NewOpc = AArch64ISD::GLD1S_IMM_MERGE_ZERO;
13764     break;
13765   case AArch64ISD::GLDFF1_MERGE_ZERO:
13766     NewOpc = AArch64ISD::GLDFF1S_MERGE_ZERO;
13767     break;
13768   case AArch64ISD::GLDFF1_SCALED_MERGE_ZERO:
13769     NewOpc = AArch64ISD::GLDFF1S_SCALED_MERGE_ZERO;
13770     break;
13771   case AArch64ISD::GLDFF1_SXTW_MERGE_ZERO:
13772     NewOpc = AArch64ISD::GLDFF1S_SXTW_MERGE_ZERO;
13773     break;
13774   case AArch64ISD::GLDFF1_SXTW_SCALED_MERGE_ZERO:
13775     NewOpc = AArch64ISD::GLDFF1S_SXTW_SCALED_MERGE_ZERO;
13776     break;
13777   case AArch64ISD::GLDFF1_UXTW_MERGE_ZERO:
13778     NewOpc = AArch64ISD::GLDFF1S_UXTW_MERGE_ZERO;
13779     break;
13780   case AArch64ISD::GLDFF1_UXTW_SCALED_MERGE_ZERO:
13781     NewOpc = AArch64ISD::GLDFF1S_UXTW_SCALED_MERGE_ZERO;
13782     break;
13783   case AArch64ISD::GLDFF1_IMM_MERGE_ZERO:
13784     NewOpc = AArch64ISD::GLDFF1S_IMM_MERGE_ZERO;
13785     break;
13786   case AArch64ISD::GLDNT1_MERGE_ZERO:
13787     NewOpc = AArch64ISD::GLDNT1S_MERGE_ZERO;
13788     break;
13789   default:
13790     return SDValue();
13791   }
13792
13793   EVT SignExtSrcVT = cast<VTSDNode>(N->getOperand(1))->getVT();
13794   EVT SrcMemVT = cast<VTSDNode>(Src->getOperand(MemVTOpNum))->getVT();
13795
13796   if ((SignExtSrcVT != SrcMemVT) || !Src.hasOneUse())
13797     return SDValue();
13798
13799   EVT DstVT = N->getValueType(0);
13800   SDVTList VTs = DAG.getVTList(DstVT, MVT::Other);
13801
13802   SmallVector<SDValue, 5> Ops;
13803   for (unsigned I = 0; I < Src->getNumOperands(); ++I)
13804     Ops.push_back(Src->getOperand(I));
13805
13806   SDValue ExtLoad = DAG.getNode(NewOpc, SDLoc(N), VTs, Ops);
13807   DCI.CombineTo(N, ExtLoad);
13808   DCI.CombineTo(Src.getNode(), ExtLoad, ExtLoad.getValue(1));
13809
13810   // Return N so it doesn't get rechecked
13811   return SDValue(N, 0);
13812 }
13813
13814 /// Legalize the gather prefetch (scalar + vector addressing mode) when the
13815 /// offset vector is an unpacked 32-bit scalable vector. The other cases (Offset
13816 /// != nxv2i32) do not need legalization.
13817 static SDValue legalizeSVEGatherPrefetchOffsVec(SDNode *N, SelectionDAG &DAG) {
13818   const unsigned OffsetPos = 4;
13819   SDValue Offset = N->getOperand(OffsetPos);
13820
13821   // Not an unpacked vector, bail out.
13822   if (Offset.getValueType().getSimpleVT().SimpleTy != MVT::nxv2i32)
13823     return SDValue();
13824
13825   // Extend the unpacked offset vector to 64-bit lanes.
13826   SDLoc DL(N);
13827   Offset = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::nxv2i64, Offset);
13828   SmallVector<SDValue, 5> Ops(N->op_begin(), N->op_end());
13829   // Replace the offset operand with the 64-bit one.
13830   Ops[OffsetPos] = Offset;
13831
13832   return DAG.getNode(N->getOpcode(), DL, DAG.getVTList(MVT::Other), Ops);
13833 }
13834
13835 /// Combines a node carrying the intrinsic
13836 /// `aarch64_sve_prf<T>_gather_scalar_offset` into a node that uses
13837 /// `aarch64_sve_prfb_gather_uxtw_index` when the scalar offset passed to
13838 /// `aarch64_sve_prf<T>_gather_scalar_offset` is not a valid immediate for the
13839 /// sve gather prefetch instruction with vector plus immediate addressing mode.
13840 static SDValue combineSVEPrefetchVecBaseImmOff(SDNode *N, SelectionDAG &DAG,
13841                                                unsigned ScalarSizeInBytes) {
13842   const unsigned ImmPos = 4, OffsetPos = 3;
13843   // No need to combine the node if the immediate is valid...
13844   if (isValidImmForSVEVecImmAddrMode(N->getOperand(ImmPos), ScalarSizeInBytes))
13845     return SDValue();
13846
13847   // ...otherwise swap the offset base with the offset...
13848   SmallVector<SDValue, 5> Ops(N->op_begin(), N->op_end());
13849   std::swap(Ops[ImmPos], Ops[OffsetPos]);
13850   // ...and remap the intrinsic `aarch64_sve_prf<T>_gather_scalar_offset` to
13851   // `aarch64_sve_prfb_gather_uxtw_index`.
13852   SDLoc DL(N);
13853   Ops[1] = DAG.getConstant(Intrinsic::aarch64_sve_prfb_gather_uxtw_index, DL,
13854                            MVT::i64);
13855
13856   return DAG.getNode(N->getOpcode(), DL, DAG.getVTList(MVT::Other), Ops);
13857 }
13858
13859 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
13860                                                  DAGCombinerInfo &DCI) const {
13861   SelectionDAG &DAG = DCI.DAG;
13862   switch (N->getOpcode()) {
13863   default:
13864     LLVM_DEBUG(dbgs() << "Custom combining: skipping\n");
13865     break;
13866   case ISD::ADD:
13867   case ISD::SUB:
13868     return performAddSubLongCombine(N, DCI, DAG);
13869   case ISD::XOR:
13870     return performXorCombine(N, DAG, DCI, Subtarget);
13871   case ISD::MUL:
13872     return performMulCombine(N, DAG, DCI, Subtarget);
13873   case ISD::SINT_TO_FP:
13874   case ISD::UINT_TO_FP:
13875     return performIntToFpCombine(N, DAG, Subtarget);
13876   case ISD::FP_TO_SINT:
13877   case ISD::FP_TO_UINT:
13878     return performFpToIntCombine(N, DAG, DCI, Subtarget);
13879   case ISD::FDIV:
13880     return performFDivCombine(N, DAG, DCI, Subtarget);
13881   case ISD::OR:
13882     return performORCombine(N, DCI, Subtarget);
13883   case ISD::AND:
13884     return performANDCombine(N, DCI);
13885   case ISD::SRL:
13886     return performSRLCombine(N, DCI);
13887   case ISD::INTRINSIC_WO_CHAIN:
13888     return performIntrinsicCombine(N, DCI, Subtarget);
13889   case ISD::ANY_EXTEND:
13890   case ISD::ZERO_EXTEND:
13891   case ISD::SIGN_EXTEND:
13892     return performExtendCombine(N, DCI, DAG);
13893   case ISD::SIGN_EXTEND_INREG:
13894     return performSignExtendInRegCombine(N, DCI, DAG);
13895   case ISD::CONCAT_VECTORS:
13896     return performConcatVectorsCombine(N, DCI, DAG);
13897   case ISD::SELECT:
13898     return performSelectCombine(N, DCI);
13899   case ISD::VSELECT:
13900     return performVSelectCombine(N, DCI.DAG);
13901   case ISD::LOAD:
13902     if (performTBISimplification(N->getOperand(1), DCI, DAG))
13903       return SDValue(N, 0);
13904     break;
13905   case ISD::STORE:
13906     return performSTORECombine(N, DCI, DAG, Subtarget);
13907   case AArch64ISD::BRCOND:
13908     return performBRCONDCombine(N, DCI, DAG);
13909   case AArch64ISD::TBNZ:
13910   case AArch64ISD::TBZ:
13911     return performTBZCombine(N, DCI, DAG);
13912   case AArch64ISD::CSEL:
13913     return performCONDCombine(N, DCI, DAG, 2, 3);
13914   case AArch64ISD::DUP:
13915     return performPostLD1Combine(N, DCI, false);
13916   case AArch64ISD::NVCAST:
13917     return performNVCASTCombine(N);
13918   case ISD::INSERT_VECTOR_ELT:
13919     return performPostLD1Combine(N, DCI, true);
13920   case ISD::INTRINSIC_VOID:
13921   case ISD::INTRINSIC_W_CHAIN:
13922     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
13923     case Intrinsic::aarch64_sve_prfb_gather_scalar_offset:
13924       return combineSVEPrefetchVecBaseImmOff(N, DAG, 1 /*=ScalarSizeInBytes*/);
13925     case Intrinsic::aarch64_sve_prfh_gather_scalar_offset:
13926       return combineSVEPrefetchVecBaseImmOff(N, DAG, 2 /*=ScalarSizeInBytes*/);
13927     case Intrinsic::aarch64_sve_prfw_gather_scalar_offset:
13928       return combineSVEPrefetchVecBaseImmOff(N, DAG, 4 /*=ScalarSizeInBytes*/);
13929     case Intrinsic::aarch64_sve_prfd_gather_scalar_offset:
13930       return combineSVEPrefetchVecBaseImmOff(N, DAG, 8 /*=ScalarSizeInBytes*/);
13931     case Intrinsic::aarch64_sve_prfb_gather_uxtw_index:
13932     case Intrinsic::aarch64_sve_prfb_gather_sxtw_index:
13933     case Intrinsic::aarch64_sve_prfh_gather_uxtw_index:
13934     case Intrinsic::aarch64_sve_prfh_gather_sxtw_index:
13935     case Intrinsic::aarch64_sve_prfw_gather_uxtw_index:
13936     case Intrinsic::aarch64_sve_prfw_gather_sxtw_index:
13937     case Intrinsic::aarch64_sve_prfd_gather_uxtw_index:
13938     case Intrinsic::aarch64_sve_prfd_gather_sxtw_index:
13939       return legalizeSVEGatherPrefetchOffsVec(N, DAG);
13940     case Intrinsic::aarch64_neon_ld2:
13941     case Intrinsic::aarch64_neon_ld3:
13942     case Intrinsic::aarch64_neon_ld4:
13943     case Intrinsic::aarch64_neon_ld1x2:
13944     case Intrinsic::aarch64_neon_ld1x3:
13945     case Intrinsic::aarch64_neon_ld1x4:
13946     case Intrinsic::aarch64_neon_ld2lane:
13947     case Intrinsic::aarch64_neon_ld3lane:
13948     case Intrinsic::aarch64_neon_ld4lane:
13949     case Intrinsic::aarch64_neon_ld2r:
13950     case Intrinsic::aarch64_neon_ld3r:
13951     case Intrinsic::aarch64_neon_ld4r:
13952     case Intrinsic::aarch64_neon_st2:
13953     case Intrinsic::aarch64_neon_st3:
13954     case Intrinsic::aarch64_neon_st4:
13955     case Intrinsic::aarch64_neon_st1x2:
13956     case Intrinsic::aarch64_neon_st1x3:
13957     case Intrinsic::aarch64_neon_st1x4:
13958     case Intrinsic::aarch64_neon_st2lane:
13959     case Intrinsic::aarch64_neon_st3lane:
13960     case Intrinsic::aarch64_neon_st4lane:
13961       return performNEONPostLDSTCombine(N, DCI, DAG);
13962     case Intrinsic::aarch64_sve_ldnt1:
13963       return performLDNT1Combine(N, DAG);
13964     case Intrinsic::aarch64_sve_ld1rq:
13965       return performLD1ReplicateCombine<AArch64ISD::LD1RQ_MERGE_ZERO>(N, DAG);
13966     case Intrinsic::aarch64_sve_ld1ro:
13967       return performLD1ReplicateCombine<AArch64ISD::LD1RO_MERGE_ZERO>(N, DAG);
13968     case Intrinsic::aarch64_sve_ldnt1_gather_scalar_offset:
13969       return performGatherLoadCombine(N, DAG, AArch64ISD::GLDNT1_MERGE_ZERO);
13970     case Intrinsic::aarch64_sve_ldnt1_gather:
13971       return performGatherLoadCombine(N, DAG, AArch64ISD::GLDNT1_MERGE_ZERO);
13972     case Intrinsic::aarch64_sve_ldnt1_gather_index:
13973       return performGatherLoadCombine(N, DAG,
13974                                       AArch64ISD::GLDNT1_INDEX_MERGE_ZERO);
13975     case Intrinsic::aarch64_sve_ldnt1_gather_uxtw:
13976       return performGatherLoadCombine(N, DAG, AArch64ISD::GLDNT1_MERGE_ZERO);
13977     case Intrinsic::aarch64_sve_ld1:
13978       return performLD1Combine(N, DAG, AArch64ISD::LD1_MERGE_ZERO);
13979     case Intrinsic::aarch64_sve_ldnf1:
13980       return performLD1Combine(N, DAG, AArch64ISD::LDNF1_MERGE_ZERO);
13981     case Intrinsic::aarch64_sve_ldff1:
13982       return performLD1Combine(N, DAG, AArch64ISD::LDFF1_MERGE_ZERO);
13983     case Intrinsic::aarch64_sve_st1:
13984       return performST1Combine(N, DAG);
13985     case Intrinsic::aarch64_sve_stnt1:
13986       return performSTNT1Combine(N, DAG);
13987     case Intrinsic::aarch64_sve_stnt1_scatter_scalar_offset:
13988       return performScatterStoreCombine(N, DAG, AArch64ISD::SSTNT1_PRED);
13989     case Intrinsic::aarch64_sve_stnt1_scatter_uxtw:
13990       return performScatterStoreCombine(N, DAG, AArch64ISD::SSTNT1_PRED);
13991     case Intrinsic::aarch64_sve_stnt1_scatter:
13992       return performScatterStoreCombine(N, DAG, AArch64ISD::SSTNT1_PRED);
13993     case Intrinsic::aarch64_sve_stnt1_scatter_index:
13994       return performScatterStoreCombine(N, DAG, AArch64ISD::SSTNT1_INDEX_PRED);
13995     case Intrinsic::aarch64_sve_ld1_gather:
13996       return performGatherLoadCombine(N, DAG, AArch64ISD::GLD1_MERGE_ZERO);
13997     case Intrinsic::aarch64_sve_ld1_gather_index:
13998       return performGatherLoadCombine(N, DAG,
13999                                       AArch64ISD::GLD1_SCALED_MERGE_ZERO);
14000     case Intrinsic::aarch64_sve_ld1_gather_sxtw:
14001       return performGatherLoadCombine(N, DAG, AArch64ISD::GLD1_SXTW_MERGE_ZERO,
14002                                       /*OnlyPackedOffsets=*/false);
14003     case Intrinsic::aarch64_sve_ld1_gather_uxtw:
14004       return performGatherLoadCombine(N, DAG, AArch64ISD::GLD1_UXTW_MERGE_ZERO,
14005                                       /*OnlyPackedOffsets=*/false);
14006     case Intrinsic::aarch64_sve_ld1_gather_sxtw_index:
14007       return performGatherLoadCombine(N, DAG,
14008                                       AArch64ISD::GLD1_SXTW_SCALED_MERGE_ZERO,
14009                                       /*OnlyPackedOffsets=*/false);
14010     case Intrinsic::aarch64_sve_ld1_gather_uxtw_index:
14011       return performGatherLoadCombine(N, DAG,
14012                                       AArch64ISD::GLD1_UXTW_SCALED_MERGE_ZERO,
14013                                       /*OnlyPackedOffsets=*/false);
14014     case Intrinsic::aarch64_sve_ld1_gather_scalar_offset:
14015       return performGatherLoadCombine(N, DAG, AArch64ISD::GLD1_IMM_MERGE_ZERO);
14016     case Intrinsic::aarch64_sve_ldff1_gather:
14017       return performGatherLoadCombine(N, DAG, AArch64ISD::GLDFF1_MERGE_ZERO);
14018     case Intrinsic::aarch64_sve_ldff1_gather_index:
14019       return performGatherLoadCombine(N, DAG,
14020                                       AArch64ISD::GLDFF1_SCALED_MERGE_ZERO);
14021     case Intrinsic::aarch64_sve_ldff1_gather_sxtw:
14022       return performGatherLoadCombine(N, DAG,
14023                                       AArch64ISD::GLDFF1_SXTW_MERGE_ZERO,
14024                                       /*OnlyPackedOffsets=*/false);
14025     case Intrinsic::aarch64_sve_ldff1_gather_uxtw:
14026       return performGatherLoadCombine(N, DAG,
14027                                       AArch64ISD::GLDFF1_UXTW_MERGE_ZERO,
14028                                       /*OnlyPackedOffsets=*/false);
14029     case Intrinsic::aarch64_sve_ldff1_gather_sxtw_index:
14030       return performGatherLoadCombine(N, DAG,
14031                                       AArch64ISD::GLDFF1_SXTW_SCALED_MERGE_ZERO,
14032                                       /*OnlyPackedOffsets=*/false);
14033     case Intrinsic::aarch64_sve_ldff1_gather_uxtw_index:
14034       return performGatherLoadCombine(N, DAG,
14035                                       AArch64ISD::GLDFF1_UXTW_SCALED_MERGE_ZERO,
14036                                       /*OnlyPackedOffsets=*/false);
14037     case Intrinsic::aarch64_sve_ldff1_gather_scalar_offset:
14038       return performGatherLoadCombine(N, DAG,
14039                                       AArch64ISD::GLDFF1_IMM_MERGE_ZERO);
14040     case Intrinsic::aarch64_sve_st1_scatter:
14041       return performScatterStoreCombine(N, DAG, AArch64ISD::SST1_PRED);
14042     case Intrinsic::aarch64_sve_st1_scatter_index:
14043       return performScatterStoreCombine(N, DAG, AArch64ISD::SST1_SCALED_PRED);
14044     case Intrinsic::aarch64_sve_st1_scatter_sxtw:
14045       return performScatterStoreCombine(N, DAG, AArch64ISD::SST1_SXTW_PRED,
14046                                         /*OnlyPackedOffsets=*/false);
14047     case Intrinsic::aarch64_sve_st1_scatter_uxtw:
14048       return performScatterStoreCombine(N, DAG, AArch64ISD::SST1_UXTW_PRED,
14049                                         /*OnlyPackedOffsets=*/false);
14050     case Intrinsic::aarch64_sve_st1_scatter_sxtw_index:
14051       return performScatterStoreCombine(N, DAG,
14052                                         AArch64ISD::SST1_SXTW_SCALED_PRED,
14053                                         /*OnlyPackedOffsets=*/false);
14054     case Intrinsic::aarch64_sve_st1_scatter_uxtw_index:
14055       return performScatterStoreCombine(N, DAG,
14056                                         AArch64ISD::SST1_UXTW_SCALED_PRED,
14057                                         /*OnlyPackedOffsets=*/false);
14058     case Intrinsic::aarch64_sve_st1_scatter_scalar_offset:
14059       return performScatterStoreCombine(N, DAG, AArch64ISD::SST1_IMM_PRED);
14060     case Intrinsic::aarch64_sve_tuple_get: {
14061       SDLoc DL(N);
14062       SDValue Chain = N->getOperand(0);
14063       SDValue Src1 = N->getOperand(2);
14064       SDValue Idx = N->getOperand(3);
14065
14066       uint64_t IdxConst = cast<ConstantSDNode>(Idx)->getZExtValue();
14067       EVT ResVT = N->getValueType(0);
14068       uint64_t NumLanes = ResVT.getVectorElementCount().Min;
14069       SDValue Val =
14070           DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, ResVT, Src1,
14071                       DAG.getConstant(IdxConst * NumLanes, DL, MVT::i32));
14072       return DAG.getMergeValues({Val, Chain}, DL);
14073     }
14074     case Intrinsic::aarch64_sve_tuple_set: {
14075       SDLoc DL(N);
14076       SDValue Chain = N->getOperand(0);
14077       SDValue Tuple = N->getOperand(2);
14078       SDValue Idx = N->getOperand(3);
14079       SDValue Vec = N->getOperand(4);
14080
14081       EVT TupleVT = Tuple.getValueType();
14082       uint64_t TupleLanes = TupleVT.getVectorElementCount().Min;
14083
14084       uint64_t IdxConst = cast<ConstantSDNode>(Idx)->getZExtValue();
14085       uint64_t NumLanes = Vec.getValueType().getVectorElementCount().Min;
14086
14087       if ((TupleLanes % NumLanes) != 0)
14088         report_fatal_error("invalid tuple vector!");
14089
14090       uint64_t NumVecs = TupleLanes / NumLanes;
14091
14092       SmallVector<SDValue, 4> Opnds;
14093       for (unsigned I = 0; I < NumVecs; ++I) {
14094         if (I == IdxConst)
14095           Opnds.push_back(Vec);
14096         else {
14097           Opnds.push_back(
14098               DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, Vec.getValueType(), Tuple,
14099                           DAG.getConstant(I * NumLanes, DL, MVT::i32)));
14100         }
14101       }
14102       SDValue Concat =
14103           DAG.getNode(ISD::CONCAT_VECTORS, DL, Tuple.getValueType(), Opnds);
14104       return DAG.getMergeValues({Concat, Chain}, DL);
14105     }
14106     case Intrinsic::aarch64_sve_tuple_create2:
14107     case Intrinsic::aarch64_sve_tuple_create3:
14108     case Intrinsic::aarch64_sve_tuple_create4: {
14109       SDLoc DL(N);
14110       SDValue Chain = N->getOperand(0);
14111
14112       SmallVector<SDValue, 4> Opnds;
14113       for (unsigned I = 2; I < N->getNumOperands(); ++I)
14114         Opnds.push_back(N->getOperand(I));
14115
14116       EVT VT = Opnds[0].getValueType();
14117       EVT EltVT = VT.getVectorElementType();
14118       EVT DestVT = EVT::getVectorVT(*DAG.getContext(), EltVT,
14119                                     VT.getVectorElementCount() *
14120                                         (N->getNumOperands() - 2));
14121       SDValue Concat = DAG.getNode(ISD::CONCAT_VECTORS, DL, DestVT, Opnds);
14122       return DAG.getMergeValues({Concat, Chain}, DL);
14123     }
14124     case Intrinsic::aarch64_sve_ld2:
14125     case Intrinsic::aarch64_sve_ld3:
14126     case Intrinsic::aarch64_sve_ld4: {
14127       SDLoc DL(N);
14128       SDValue Chain = N->getOperand(0);
14129       SDValue Mask = N->getOperand(2);
14130       SDValue BasePtr = N->getOperand(3);
14131       SDValue LoadOps[] = {Chain, Mask, BasePtr};
14132       unsigned IntrinsicID =
14133           cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
14134       SDValue Result =
14135           LowerSVEStructLoad(IntrinsicID, LoadOps, N->getValueType(0), DAG, DL);
14136       return DAG.getMergeValues({Result, Chain}, DL);
14137     }
14138     default:
14139       break;
14140     }
14141     break;
14142   case ISD::GlobalAddress:
14143     return performGlobalAddressCombine(N, DAG, Subtarget, getTargetMachine());
14144   }
14145   return SDValue();
14146 }
14147
14148 // Check if the return value is used as only a return value, as otherwise
14149 // we can't perform a tail-call. In particular, we need to check for
14150 // target ISD nodes that are returns and any other "odd" constructs
14151 // that the generic analysis code won't necessarily catch.
14152 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
14153                                                SDValue &Chain) const {
14154   if (N->getNumValues() != 1)
14155     return false;
14156   if (!N->hasNUsesOfValue(1, 0))
14157     return false;
14158
14159   SDValue TCChain = Chain;
14160   SDNode *Copy = *N->use_begin();
14161   if (Copy->getOpcode() == ISD::CopyToReg) {
14162     // If the copy has a glue operand, we conservatively assume it isn't safe to
14163     // perform a tail call.
14164     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
14165         MVT::Glue)
14166       return false;
14167     TCChain = Copy->getOperand(0);
14168   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
14169     return false;
14170
14171   bool HasRet = false;
14172   for (SDNode *Node : Copy->uses()) {
14173     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
14174       return false;
14175     HasRet = true;
14176   }
14177
14178   if (!HasRet)
14179     return false;
14180
14181   Chain = TCChain;
14182   return true;
14183 }
14184
14185 // Return whether the an instruction can potentially be optimized to a tail
14186 // call. This will cause the optimizers to attempt to move, or duplicate,
14187 // return instructions to help enable tail call optimizations for this
14188 // instruction.
14189 bool AArch64TargetLowering::mayBeEmittedAsTailCall(const CallInst *CI) const {
14190   return CI->isTailCall();
14191 }
14192
14193 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
14194                                                    SDValue &Offset,
14195                                                    ISD::MemIndexedMode &AM,
14196                                                    bool &IsInc,
14197                                                    SelectionDAG &DAG) const {
14198   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
14199     return false;
14200
14201   Base = Op->getOperand(0);
14202   // All of the indexed addressing mode instructions take a signed
14203   // 9 bit immediate offset.
14204   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
14205     int64_t RHSC = RHS->getSExtValue();
14206     if (Op->getOpcode() == ISD::SUB)
14207       RHSC = -(uint64_t)RHSC;
14208     if (!isInt<9>(RHSC))
14209       return false;
14210     IsInc = (Op->getOpcode() == ISD::ADD);
14211     Offset = Op->getOperand(1);
14212     return true;
14213   }
14214   return false;
14215 }
14216
14217 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
14218                                                       SDValue &Offset,
14219                                                       ISD::MemIndexedMode &AM,
14220                                                       SelectionDAG &DAG) const {
14221   EVT VT;
14222   SDValue Ptr;
14223   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
14224     VT = LD->getMemoryVT();
14225     Ptr = LD->getBasePtr();
14226   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
14227     VT = ST->getMemoryVT();
14228     Ptr = ST->getBasePtr();
14229   } else
14230     return false;
14231
14232   bool IsInc;
14233   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
14234     return false;
14235   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
14236   return true;
14237 }
14238
14239 bool AArch64TargetLowering::getPostIndexedAddressParts(
14240     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
14241     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
14242   EVT VT;
14243   SDValue Ptr;
14244   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
14245     VT = LD->getMemoryVT();
14246     Ptr = LD->getBasePtr();
14247   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
14248     VT = ST->getMemoryVT();
14249     Ptr = ST->getBasePtr();
14250   } else
14251     return false;
14252
14253   bool IsInc;
14254   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
14255     return false;
14256   // Post-indexing updates the base, so it's not a valid transform
14257   // if that's not the same as the load's pointer.
14258   if (Ptr != Base)
14259     return false;
14260   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
14261   return true;
14262 }
14263
14264 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
14265                                   SelectionDAG &DAG) {
14266   SDLoc DL(N);
14267   SDValue Op = N->getOperand(0);
14268
14269   if (N->getValueType(0) != MVT::i16 ||
14270       (Op.getValueType() != MVT::f16 && Op.getValueType() != MVT::bf16))
14271     return;
14272
14273   Op = SDValue(
14274       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
14275                          DAG.getUNDEF(MVT::i32), Op,
14276                          DAG.getTargetConstant(AArch64::hsub, DL, MVT::i32)),
14277       0);
14278   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
14279   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
14280 }
14281
14282 static void ReplaceReductionResults(SDNode *N,
14283                                     SmallVectorImpl<SDValue> &Results,
14284                                     SelectionDAG &DAG, unsigned InterOp,
14285                                     unsigned AcrossOp) {
14286   EVT LoVT, HiVT;
14287   SDValue Lo, Hi;
14288   SDLoc dl(N);
14289   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(N->getValueType(0));
14290   std::tie(Lo, Hi) = DAG.SplitVectorOperand(N, 0);
14291   SDValue InterVal = DAG.getNode(InterOp, dl, LoVT, Lo, Hi);
14292   SDValue SplitVal = DAG.getNode(AcrossOp, dl, LoVT, InterVal);
14293   Results.push_back(SplitVal);
14294 }
14295
14296 static std::pair<SDValue, SDValue> splitInt128(SDValue N, SelectionDAG &DAG) {
14297   SDLoc DL(N);
14298   SDValue Lo = DAG.getNode(ISD::TRUNCATE, DL, MVT::i64, N);
14299   SDValue Hi = DAG.getNode(ISD::TRUNCATE, DL, MVT::i64,
14300                            DAG.getNode(ISD::SRL, DL, MVT::i128, N,
14301                                        DAG.getConstant(64, DL, MVT::i64)));
14302   return std::make_pair(Lo, Hi);
14303 }
14304
14305 void AArch64TargetLowering::ReplaceExtractSubVectorResults(
14306     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
14307   SDValue In = N->getOperand(0);
14308   EVT InVT = In.getValueType();
14309
14310   // Common code will handle these just fine.
14311   if (!InVT.isScalableVector() || !InVT.isInteger())
14312     return;
14313
14314   SDLoc DL(N);
14315   EVT VT = N->getValueType(0);
14316
14317   // The following checks bail if this is not a halving operation.
14318
14319   ElementCount ResEC = VT.getVectorElementCount();
14320
14321   if (InVT.getVectorElementCount().Min != (ResEC.Min * 2))
14322     return;
14323
14324   auto *CIndex = dyn_cast<ConstantSDNode>(N->getOperand(1));
14325   if (!CIndex)
14326     return;
14327
14328   unsigned Index = CIndex->getZExtValue();
14329   if ((Index != 0) && (Index != ResEC.Min))
14330     return;
14331
14332   unsigned Opcode = (Index == 0) ? AArch64ISD::UUNPKLO : AArch64ISD::UUNPKHI;
14333   EVT ExtendedHalfVT = VT.widenIntegerVectorElementType(*DAG.getContext());
14334
14335   SDValue Half = DAG.getNode(Opcode, DL, ExtendedHalfVT, N->getOperand(0));
14336   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, VT, Half));
14337 }
14338
14339 // Create an even/odd pair of X registers holding integer value V.
14340 static SDValue createGPRPairNode(SelectionDAG &DAG, SDValue V) {
14341   SDLoc dl(V.getNode());
14342   SDValue VLo = DAG.getAnyExtOrTrunc(V, dl, MVT::i64);
14343   SDValue VHi = DAG.getAnyExtOrTrunc(
14344       DAG.getNode(ISD::SRL, dl, MVT::i128, V, DAG.getConstant(64, dl, MVT::i64)),
14345       dl, MVT::i64);
14346   if (DAG.getDataLayout().isBigEndian())
14347     std::swap (VLo, VHi);
14348   SDValue RegClass =
14349       DAG.getTargetConstant(AArch64::XSeqPairsClassRegClassID, dl, MVT::i32);
14350   SDValue SubReg0 = DAG.getTargetConstant(AArch64::sube64, dl, MVT::i32);
14351   SDValue SubReg1 = DAG.getTargetConstant(AArch64::subo64, dl, MVT::i32);
14352   const SDValue Ops[] = { RegClass, VLo, SubReg0, VHi, SubReg1 };
14353   return SDValue(
14354       DAG.getMachineNode(TargetOpcode::REG_SEQUENCE, dl, MVT::Untyped, Ops), 0);
14355 }
14356
14357 static void ReplaceCMP_SWAP_128Results(SDNode *N,
14358                                        SmallVectorImpl<SDValue> &Results,
14359                                        SelectionDAG &DAG,
14360                                        const AArch64Subtarget *Subtarget) {
14361   assert(N->getValueType(0) == MVT::i128 &&
14362          "AtomicCmpSwap on types less than 128 should be legal");
14363
14364   if (Subtarget->hasLSE()) {
14365     // LSE has a 128-bit compare and swap (CASP), but i128 is not a legal type,
14366     // so lower it here, wrapped in REG_SEQUENCE and EXTRACT_SUBREG.
14367     SDValue Ops[] = {
14368         createGPRPairNode(DAG, N->getOperand(2)), // Compare value
14369         createGPRPairNode(DAG, N->getOperand(3)), // Store value
14370         N->getOperand(1), // Ptr
14371         N->getOperand(0), // Chain in
14372     };
14373
14374     MachineMemOperand *MemOp = cast<MemSDNode>(N)->getMemOperand();
14375
14376     unsigned Opcode;
14377     switch (MemOp->getOrdering()) {
14378     case AtomicOrdering::Monotonic:
14379       Opcode = AArch64::CASPX;
14380       break;
14381     case AtomicOrdering::Acquire:
14382       Opcode = AArch64::CASPAX;
14383       break;
14384     case AtomicOrdering::Release:
14385       Opcode = AArch64::CASPLX;
14386       break;
14387     case AtomicOrdering::AcquireRelease:
14388     case AtomicOrdering::SequentiallyConsistent:
14389       Opcode = AArch64::CASPALX;
14390       break;
14391     default:
14392       llvm_unreachable("Unexpected ordering!");
14393     }
14394
14395     MachineSDNode *CmpSwap = DAG.getMachineNode(
14396         Opcode, SDLoc(N), DAG.getVTList(MVT::Untyped, MVT::Other), Ops);
14397     DAG.setNodeMemRefs(CmpSwap, {MemOp});
14398
14399     unsigned SubReg1 = AArch64::sube64, SubReg2 = AArch64::subo64;
14400     if (DAG.getDataLayout().isBigEndian())
14401       std::swap(SubReg1, SubReg2);
14402     SDValue Lo = DAG.getTargetExtractSubreg(SubReg1, SDLoc(N), MVT::i64,
14403                                             SDValue(CmpSwap, 0));
14404     SDValue Hi = DAG.getTargetExtractSubreg(SubReg2, SDLoc(N), MVT::i64,
14405                                             SDValue(CmpSwap, 0));
14406     Results.push_back(
14407         DAG.getNode(ISD::BUILD_PAIR, SDLoc(N), MVT::i128, Lo, Hi));
14408     Results.push_back(SDValue(CmpSwap, 1)); // Chain out
14409     return;
14410   }
14411
14412   auto Desired = splitInt128(N->getOperand(2), DAG);
14413   auto New = splitInt128(N->getOperand(3), DAG);
14414   SDValue Ops[] = {N->getOperand(1), Desired.first, Desired.second,
14415                    New.first,        New.second,    N->getOperand(0)};
14416   SDNode *CmpSwap = DAG.getMachineNode(
14417       AArch64::CMP_SWAP_128, SDLoc(N),
14418       DAG.getVTList(MVT::i64, MVT::i64, MVT::i32, MVT::Other), Ops);
14419
14420   MachineMemOperand *MemOp = cast<MemSDNode>(N)->getMemOperand();
14421   DAG.setNodeMemRefs(cast<MachineSDNode>(CmpSwap), {MemOp});
14422
14423   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, SDLoc(N), MVT::i128,
14424                                 SDValue(CmpSwap, 0), SDValue(CmpSwap, 1)));
14425   Results.push_back(SDValue(CmpSwap, 3));
14426 }
14427
14428 void AArch64TargetLowering::ReplaceNodeResults(
14429     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
14430   switch (N->getOpcode()) {
14431   default:
14432     llvm_unreachable("Don't know how to custom expand this");
14433   case ISD::BITCAST:
14434     ReplaceBITCASTResults(N, Results, DAG);
14435     return;
14436   case ISD::VECREDUCE_ADD:
14437   case ISD::VECREDUCE_SMAX:
14438   case ISD::VECREDUCE_SMIN:
14439   case ISD::VECREDUCE_UMAX:
14440   case ISD::VECREDUCE_UMIN:
14441     Results.push_back(LowerVECREDUCE(SDValue(N, 0), DAG));
14442     return;
14443
14444   case ISD::CTPOP:
14445     Results.push_back(LowerCTPOP(SDValue(N, 0), DAG));
14446     return;
14447   case AArch64ISD::SADDV:
14448     ReplaceReductionResults(N, Results, DAG, ISD::ADD, AArch64ISD::SADDV);
14449     return;
14450   case AArch64ISD::UADDV:
14451     ReplaceReductionResults(N, Results, DAG, ISD::ADD, AArch64ISD::UADDV);
14452     return;
14453   case AArch64ISD::SMINV:
14454     ReplaceReductionResults(N, Results, DAG, ISD::SMIN, AArch64ISD::SMINV);
14455     return;
14456   case AArch64ISD::UMINV:
14457     ReplaceReductionResults(N, Results, DAG, ISD::UMIN, AArch64ISD::UMINV);
14458     return;
14459   case AArch64ISD::SMAXV:
14460     ReplaceReductionResults(N, Results, DAG, ISD::SMAX, AArch64ISD::SMAXV);
14461     return;
14462   case AArch64ISD::UMAXV:
14463     ReplaceReductionResults(N, Results, DAG, ISD::UMAX, AArch64ISD::UMAXV);
14464     return;
14465   case ISD::FP_TO_UINT:
14466   case ISD::FP_TO_SINT:
14467     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
14468     // Let normal code take care of it by not adding anything to Results.
14469     return;
14470   case ISD::ATOMIC_CMP_SWAP:
14471     ReplaceCMP_SWAP_128Results(N, Results, DAG, Subtarget);
14472     return;
14473   case ISD::LOAD: {
14474     assert(SDValue(N, 0).getValueType() == MVT::i128 &&
14475            "unexpected load's value type");
14476     LoadSDNode *LoadNode = cast<LoadSDNode>(N);
14477     if (!LoadNode->isVolatile() || LoadNode->getMemoryVT() != MVT::i128) {
14478       // Non-volatile loads are optimized later in AArch64's load/store
14479       // optimizer.
14480       return;
14481     }
14482
14483     SDValue Result = DAG.getMemIntrinsicNode(
14484         AArch64ISD::LDP, SDLoc(N),
14485         DAG.getVTList({MVT::i64, MVT::i64, MVT::Other}),
14486         {LoadNode->getChain(), LoadNode->getBasePtr()}, LoadNode->getMemoryVT(),
14487         LoadNode->getMemOperand());
14488
14489     SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, SDLoc(N), MVT::i128,
14490                                Result.getValue(0), Result.getValue(1));
14491     Results.append({Pair, Result.getValue(2) /* Chain */});
14492     return;
14493   }
14494   case ISD::EXTRACT_SUBVECTOR:
14495     ReplaceExtractSubVectorResults(N, Results, DAG);
14496     return;
14497   case ISD::INTRINSIC_WO_CHAIN: {
14498     EVT VT = N->getValueType(0);
14499     assert((VT == MVT::i8 || VT == MVT::i16) &&
14500            "custom lowering for unexpected type");
14501
14502     ConstantSDNode *CN = cast<ConstantSDNode>(N->getOperand(0));
14503     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
14504     switch (IntID) {
14505     default:
14506       return;
14507     case Intrinsic::aarch64_sve_clasta_n: {
14508       SDLoc DL(N);
14509       auto Op2 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, N->getOperand(2));
14510       auto V = DAG.getNode(AArch64ISD::CLASTA_N, DL, MVT::i32,
14511                            N->getOperand(1), Op2, N->getOperand(3));
14512       Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, VT, V));
14513       return;
14514     }
14515     case Intrinsic::aarch64_sve_clastb_n: {
14516       SDLoc DL(N);
14517       auto Op2 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, N->getOperand(2));
14518       auto V = DAG.getNode(AArch64ISD::CLASTB_N, DL, MVT::i32,
14519                            N->getOperand(1), Op2, N->getOperand(3));
14520       Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, VT, V));
14521       return;
14522     }
14523     case Intrinsic::aarch64_sve_lasta: {
14524       SDLoc DL(N);
14525       auto V = DAG.getNode(AArch64ISD::LASTA, DL, MVT::i32,
14526                            N->getOperand(1), N->getOperand(2));
14527       Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, VT, V));
14528       return;
14529     }
14530     case Intrinsic::aarch64_sve_lastb: {
14531       SDLoc DL(N);
14532       auto V = DAG.getNode(AArch64ISD::LASTB, DL, MVT::i32,
14533                            N->getOperand(1), N->getOperand(2));
14534       Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, VT, V));
14535       return;
14536     }
14537     }
14538   }
14539   }
14540 }
14541
14542 bool AArch64TargetLowering::useLoadStackGuardNode() const {
14543   if (Subtarget->isTargetAndroid() || Subtarget->isTargetFuchsia())
14544     return TargetLowering::useLoadStackGuardNode();
14545   return true;
14546 }
14547
14548 unsigned AArch64TargetLowering::combineRepeatedFPDivisors() const {
14549   // Combine multiple FDIVs with the same divisor into multiple FMULs by the
14550   // reciprocal if there are three or more FDIVs.
14551   return 3;
14552 }
14553
14554 TargetLoweringBase::LegalizeTypeAction
14555 AArch64TargetLowering::getPreferredVectorAction(MVT VT) const {
14556   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
14557   // v4i16, v2i32 instead of to promote.
14558   if (VT == MVT::v1i8 || VT == MVT::v1i16 || VT == MVT::v1i32 ||
14559       VT == MVT::v1f32)
14560     return TypeWidenVector;
14561
14562   return TargetLoweringBase::getPreferredVectorAction(VT);
14563 }
14564
14565 // Loads and stores less than 128-bits are already atomic; ones above that
14566 // are doomed anyway, so defer to the default libcall and blame the OS when
14567 // things go wrong.
14568 bool AArch64TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
14569   unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
14570   return Size == 128;
14571 }
14572
14573 // Loads and stores less than 128-bits are already atomic; ones above that
14574 // are doomed anyway, so defer to the default libcall and blame the OS when
14575 // things go wrong.
14576 TargetLowering::AtomicExpansionKind
14577 AArch64TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
14578   unsigned Size = LI->getType()->getPrimitiveSizeInBits();
14579   return Size == 128 ? AtomicExpansionKind::LLSC : AtomicExpansionKind::None;
14580 }
14581
14582 // For the real atomic operations, we have ldxr/stxr up to 128 bits,
14583 TargetLowering::AtomicExpansionKind
14584 AArch64TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
14585   if (AI->isFloatingPointOperation())
14586     return AtomicExpansionKind::CmpXChg;
14587
14588   unsigned Size = AI->getType()->getPrimitiveSizeInBits();
14589   if (Size > 128) return AtomicExpansionKind::None;
14590   // Nand not supported in LSE.
14591   if (AI->getOperation() == AtomicRMWInst::Nand) return AtomicExpansionKind::LLSC;
14592   // Leave 128 bits to LLSC.
14593   return (Subtarget->hasLSE() && Size < 128) ? AtomicExpansionKind::None : AtomicExpansionKind::LLSC;
14594 }
14595
14596 TargetLowering::AtomicExpansionKind
14597 AArch64TargetLowering::shouldExpandAtomicCmpXchgInIR(
14598     AtomicCmpXchgInst *AI) const {
14599   // If subtarget has LSE, leave cmpxchg intact for codegen.
14600   if (Subtarget->hasLSE())
14601     return AtomicExpansionKind::None;
14602   // At -O0, fast-regalloc cannot cope with the live vregs necessary to
14603   // implement cmpxchg without spilling. If the address being exchanged is also
14604   // on the stack and close enough to the spill slot, this can lead to a
14605   // situation where the monitor always gets cleared and the atomic operation
14606   // can never succeed. So at -O0 we need a late-expanded pseudo-inst instead.
14607   if (getTargetMachine().getOptLevel() == CodeGenOpt::None)
14608     return AtomicExpansionKind::None;
14609   return AtomicExpansionKind::LLSC;
14610 }
14611
14612 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
14613                                              AtomicOrdering Ord) const {
14614   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
14615   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
14616   bool IsAcquire = isAcquireOrStronger(Ord);
14617
14618   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
14619   // intrinsic must return {i64, i64} and we have to recombine them into a
14620   // single i128 here.
14621   if (ValTy->getPrimitiveSizeInBits() == 128) {
14622     Intrinsic::ID Int =
14623         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
14624     Function *Ldxr = Intrinsic::getDeclaration(M, Int);
14625
14626     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
14627     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
14628
14629     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
14630     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
14631     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
14632     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
14633     return Builder.CreateOr(
14634         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
14635   }
14636
14637   Type *Tys[] = { Addr->getType() };
14638   Intrinsic::ID Int =
14639       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
14640   Function *Ldxr = Intrinsic::getDeclaration(M, Int, Tys);
14641
14642   Type *EltTy = cast<PointerType>(Addr->getType())->getElementType();
14643
14644   const DataLayout &DL = M->getDataLayout();
14645   IntegerType *IntEltTy = Builder.getIntNTy(DL.getTypeSizeInBits(EltTy));
14646   Value *Trunc = Builder.CreateTrunc(Builder.CreateCall(Ldxr, Addr), IntEltTy);
14647
14648   return Builder.CreateBitCast(Trunc, EltTy);
14649 }
14650
14651 void AArch64TargetLowering::emitAtomicCmpXchgNoStoreLLBalance(
14652     IRBuilder<> &Builder) const {
14653   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
14654   Builder.CreateCall(Intrinsic::getDeclaration(M, Intrinsic::aarch64_clrex));
14655 }
14656
14657 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
14658                                                    Value *Val, Value *Addr,
14659                                                    AtomicOrdering Ord) const {
14660   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
14661   bool IsRelease = isReleaseOrStronger(Ord);
14662
14663   // Since the intrinsics must have legal type, the i128 intrinsics take two
14664   // parameters: "i64, i64". We must marshal Val into the appropriate form
14665   // before the call.
14666   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
14667     Intrinsic::ID Int =
14668         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
14669     Function *Stxr = Intrinsic::getDeclaration(M, Int);
14670     Type *Int64Ty = Type::getInt64Ty(M->getContext());
14671
14672     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
14673     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
14674     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
14675     return Builder.CreateCall(Stxr, {Lo, Hi, Addr});
14676   }
14677
14678   Intrinsic::ID Int =
14679       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
14680   Type *Tys[] = { Addr->getType() };
14681   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
14682
14683   const DataLayout &DL = M->getDataLayout();
14684   IntegerType *IntValTy = Builder.getIntNTy(DL.getTypeSizeInBits(Val->getType()));
14685   Val = Builder.CreateBitCast(Val, IntValTy);
14686
14687   return Builder.CreateCall(Stxr,
14688                             {Builder.CreateZExtOrBitCast(
14689                                  Val, Stxr->getFunctionType()->getParamType(0)),
14690                              Addr});
14691 }
14692
14693 bool AArch64TargetLowering::functionArgumentNeedsConsecutiveRegisters(
14694     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
14695   return Ty->isArrayTy();
14696 }
14697
14698 bool AArch64TargetLowering::shouldNormalizeToSelectSequence(LLVMContext &,
14699                                                             EVT) const {
14700   return false;
14701 }
14702
14703 static Value *UseTlsOffset(IRBuilder<> &IRB, unsigned Offset) {
14704   Module *M = IRB.GetInsertBlock()->getParent()->getParent();
14705   Function *ThreadPointerFunc =
14706       Intrinsic::getDeclaration(M, Intrinsic::thread_pointer);
14707   return IRB.CreatePointerCast(
14708       IRB.CreateConstGEP1_32(IRB.getInt8Ty(), IRB.CreateCall(ThreadPointerFunc),
14709                              Offset),
14710       IRB.getInt8PtrTy()->getPointerTo(0));
14711 }
14712
14713 Value *AArch64TargetLowering::getIRStackGuard(IRBuilder<> &IRB) const {
14714   // Android provides a fixed TLS slot for the stack cookie. See the definition
14715   // of TLS_SLOT_STACK_GUARD in
14716   // https://android.googlesource.com/platform/bionic/+/master/libc/private/bionic_tls.h
14717   if (Subtarget->isTargetAndroid())
14718     return UseTlsOffset(IRB, 0x28);
14719
14720   // Fuchsia is similar.
14721   // <zircon/tls.h> defines ZX_TLS_STACK_GUARD_OFFSET with this value.
14722   if (Subtarget->isTargetFuchsia())
14723     return UseTlsOffset(IRB, -0x10);
14724
14725   return TargetLowering::getIRStackGuard(IRB);
14726 }
14727
14728 void AArch64TargetLowering::insertSSPDeclarations(Module &M) const {
14729   // MSVC CRT provides functionalities for stack protection.
14730   if (Subtarget->getTargetTriple().isWindowsMSVCEnvironment()) {
14731     // MSVC CRT has a global variable holding security cookie.
14732     M.getOrInsertGlobal("__security_cookie",
14733                         Type::getInt8PtrTy(M.getContext()));
14734
14735     // MSVC CRT has a function to validate security cookie.
14736     FunctionCallee SecurityCheckCookie = M.getOrInsertFunction(
14737         "__security_check_cookie", Type::getVoidTy(M.getContext()),
14738         Type::getInt8PtrTy(M.getContext()));
14739     if (Function *F = dyn_cast<Function>(SecurityCheckCookie.getCallee())) {
14740       F->setCallingConv(CallingConv::Win64);
14741       F->addAttribute(1, Attribute::AttrKind::InReg);
14742     }
14743     return;
14744   }
14745   TargetLowering::insertSSPDeclarations(M);
14746 }
14747
14748 Value *AArch64TargetLowering::getSDagStackGuard(const Module &M) const {
14749   // MSVC CRT has a global variable holding security cookie.
14750   if (Subtarget->getTargetTriple().isWindowsMSVCEnvironment())
14751     return M.getGlobalVariable("__security_cookie");
14752   return TargetLowering::getSDagStackGuard(M);
14753 }
14754
14755 Function *AArch64TargetLowering::getSSPStackGuardCheck(const Module &M) const {
14756   // MSVC CRT has a function to validate security cookie.
14757   if (Subtarget->getTargetTriple().isWindowsMSVCEnvironment())
14758     return M.getFunction("__security_check_cookie");
14759   return TargetLowering::getSSPStackGuardCheck(M);
14760 }
14761
14762 Value *AArch64TargetLowering::getSafeStackPointerLocation(IRBuilder<> &IRB) const {
14763   // Android provides a fixed TLS slot for the SafeStack pointer. See the
14764   // definition of TLS_SLOT_SAFESTACK in
14765   // https://android.googlesource.com/platform/bionic/+/master/libc/private/bionic_tls.h
14766   if (Subtarget->isTargetAndroid())
14767     return UseTlsOffset(IRB, 0x48);
14768
14769   // Fuchsia is similar.
14770   // <zircon/tls.h> defines ZX_TLS_UNSAFE_SP_OFFSET with this value.
14771   if (Subtarget->isTargetFuchsia())
14772     return UseTlsOffset(IRB, -0x8);
14773
14774   return TargetLowering::getSafeStackPointerLocation(IRB);
14775 }
14776
14777 bool AArch64TargetLowering::isMaskAndCmp0FoldingBeneficial(
14778     const Instruction &AndI) const {
14779   // Only sink 'and' mask to cmp use block if it is masking a single bit, since
14780   // this is likely to be fold the and/cmp/br into a single tbz instruction.  It
14781   // may be beneficial to sink in other cases, but we would have to check that
14782   // the cmp would not get folded into the br to form a cbz for these to be
14783   // beneficial.
14784   ConstantInt* Mask = dyn_cast<ConstantInt>(AndI.getOperand(1));
14785   if (!Mask)
14786     return false;
14787   return Mask->getValue().isPowerOf2();
14788 }
14789
14790 bool AArch64TargetLowering::
14791     shouldProduceAndByConstByHoistingConstFromShiftsLHSOfAnd(
14792         SDValue X, ConstantSDNode *XC, ConstantSDNode *CC, SDValue Y,
14793         unsigned OldShiftOpcode, unsigned NewShiftOpcode,
14794         SelectionDAG &DAG) const {
14795   // Does baseline recommend not to perform the fold by default?
14796   if (!TargetLowering::shouldProduceAndByConstByHoistingConstFromShiftsLHSOfAnd(
14797           X, XC, CC, Y, OldShiftOpcode, NewShiftOpcode, DAG))
14798     return false;
14799   // Else, if this is a vector shift, prefer 'shl'.
14800   return X.getValueType().isScalarInteger() || NewShiftOpcode == ISD::SHL;
14801 }
14802
14803 bool AArch64TargetLowering::shouldExpandShift(SelectionDAG &DAG,
14804                                               SDNode *N) const {
14805   if (DAG.getMachineFunction().getFunction().hasMinSize() &&
14806       !Subtarget->isTargetWindows() && !Subtarget->isTargetDarwin())
14807     return false;
14808   return true;
14809 }
14810
14811 void AArch64TargetLowering::initializeSplitCSR(MachineBasicBlock *Entry) const {
14812   // Update IsSplitCSR in AArch64unctionInfo.
14813   AArch64FunctionInfo *AFI = Entry->getParent()->getInfo<AArch64FunctionInfo>();
14814   AFI->setIsSplitCSR(true);
14815 }
14816
14817 void AArch64TargetLowering::insertCopiesSplitCSR(
14818     MachineBasicBlock *Entry,
14819     const SmallVectorImpl<MachineBasicBlock *> &Exits) const {
14820   const AArch64RegisterInfo *TRI = Subtarget->getRegisterInfo();
14821   const MCPhysReg *IStart = TRI->getCalleeSavedRegsViaCopy(Entry->getParent());
14822   if (!IStart)
14823     return;
14824
14825   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
14826   MachineRegisterInfo *MRI = &Entry->getParent()->getRegInfo();
14827   MachineBasicBlock::iterator MBBI = Entry->begin();
14828   for (const MCPhysReg *I = IStart; *I; ++I) {
14829     const TargetRegisterClass *RC = nullptr;
14830     if (AArch64::GPR64RegClass.contains(*I))
14831       RC = &AArch64::GPR64RegClass;
14832     else if (AArch64::FPR64RegClass.contains(*I))
14833       RC = &AArch64::FPR64RegClass;
14834     else
14835       llvm_unreachable("Unexpected register class in CSRsViaCopy!");
14836
14837     Register NewVR = MRI->createVirtualRegister(RC);
14838     // Create copy from CSR to a virtual register.
14839     // FIXME: this currently does not emit CFI pseudo-instructions, it works
14840     // fine for CXX_FAST_TLS since the C++-style TLS access functions should be
14841     // nounwind. If we want to generalize this later, we may need to emit
14842     // CFI pseudo-instructions.
14843     assert(Entry->getParent()->getFunction().hasFnAttribute(
14844                Attribute::NoUnwind) &&
14845            "Function should be nounwind in insertCopiesSplitCSR!");
14846     Entry->addLiveIn(*I);
14847     BuildMI(*Entry, MBBI, DebugLoc(), TII->get(TargetOpcode::COPY), NewVR)
14848         .addReg(*I);
14849
14850     // Insert the copy-back instructions right before the terminator.
14851     for (auto *Exit : Exits)
14852       BuildMI(*Exit, Exit->getFirstTerminator(), DebugLoc(),
14853               TII->get(TargetOpcode::COPY), *I)
14854           .addReg(NewVR);
14855   }
14856 }
14857
14858 bool AArch64TargetLowering::isIntDivCheap(EVT VT, AttributeList Attr) const {
14859   // Integer division on AArch64 is expensive. However, when aggressively
14860   // optimizing for code size, we prefer to use a div instruction, as it is
14861   // usually smaller than the alternative sequence.
14862   // The exception to this is vector division. Since AArch64 doesn't have vector
14863   // integer division, leaving the division as-is is a loss even in terms of
14864   // size, because it will have to be scalarized, while the alternative code
14865   // sequence can be performed in vector form.
14866   bool OptSize = Attr.hasFnAttribute(Attribute::MinSize);
14867   return OptSize && !VT.isVector();
14868 }
14869
14870 bool AArch64TargetLowering::preferIncOfAddToSubOfNot(EVT VT) const {
14871   // We want inc-of-add for scalars and sub-of-not for vectors.
14872   return VT.isScalarInteger();
14873 }
14874
14875 bool AArch64TargetLowering::enableAggressiveFMAFusion(EVT VT) const {
14876   return Subtarget->hasAggressiveFMA() && VT.isFloatingPoint();
14877 }
14878
14879 unsigned
14880 AArch64TargetLowering::getVaListSizeInBits(const DataLayout &DL) const {
14881   if (Subtarget->isTargetDarwin() || Subtarget->isTargetWindows())
14882     return getPointerTy(DL).getSizeInBits();
14883
14884   return 3 * getPointerTy(DL).getSizeInBits() + 2 * 32;
14885 }
14886
14887 void AArch64TargetLowering::finalizeLowering(MachineFunction &MF) const {
14888   MF.getFrameInfo().computeMaxCallFrameSize(MF);
14889   TargetLoweringBase::finalizeLowering(MF);
14890 }
14891
14892 // Unlike X86, we let frame lowering assign offsets to all catch objects.
14893 bool AArch64TargetLowering::needsFixedCatchObjects() const {
14894   return false;
14895 }
14896
14897 bool AArch64TargetLowering::shouldLocalize(
14898     const MachineInstr &MI, const TargetTransformInfo *TTI) const {
14899   switch (MI.getOpcode()) {
14900   case TargetOpcode::G_GLOBAL_VALUE: {
14901     // On Darwin, TLS global vars get selected into function calls, which
14902     // we don't want localized, as they can get moved into the middle of a
14903     // another call sequence.
14904     const GlobalValue &GV = *MI.getOperand(1).getGlobal();
14905     if (GV.isThreadLocal() && Subtarget->isTargetMachO())
14906       return false;
14907     break;
14908   }
14909   // If we legalized G_GLOBAL_VALUE into ADRP + G_ADD_LOW, mark both as being
14910   // localizable.
14911   case AArch64::ADRP:
14912   case AArch64::G_ADD_LOW:
14913     return true;
14914   default:
14915     break;
14916   }
14917   return TargetLoweringBase::shouldLocalize(MI, TTI);
14918 }
14919
14920 bool AArch64TargetLowering::fallBackToDAGISel(const Instruction &Inst) const {
14921   if (isa<ScalableVectorType>(Inst.getType()))
14922     return true;
14923
14924   for (unsigned i = 0; i < Inst.getNumOperands(); ++i)
14925     if (isa<ScalableVectorType>(Inst.getOperand(i)->getType()))
14926       return true;
14927
14928   if (const AllocaInst *AI = dyn_cast<AllocaInst>(&Inst)) {
14929     if (isa<ScalableVectorType>(AI->getAllocatedType()))
14930       return true;
14931   }
14932
14933   return false;
14934 }
14935
14936 // Return the largest legal scalable vector type that matches VT's element type.
14937 static EVT getContainerForFixedLengthVector(SelectionDAG &DAG, EVT VT) {
14938   assert(VT.isFixedLengthVector() &&
14939          DAG.getTargetLoweringInfo().isTypeLegal(VT) &&
14940          "Expected legal fixed length vector!");
14941   switch (VT.getVectorElementType().getSimpleVT().SimpleTy) {
14942   default:
14943     llvm_unreachable("unexpected element type for SVE container");
14944   case MVT::i8:
14945     return EVT(MVT::nxv16i8);
14946   case MVT::i16:
14947     return EVT(MVT::nxv8i16);
14948   case MVT::i32:
14949     return EVT(MVT::nxv4i32);
14950   case MVT::i64:
14951     return EVT(MVT::nxv2i64);
14952   case MVT::f16:
14953     return EVT(MVT::nxv8f16);
14954   case MVT::f32:
14955     return EVT(MVT::nxv4f32);
14956   case MVT::f64:
14957     return EVT(MVT::nxv2f64);
14958   }
14959 }
14960
14961 // Return a PTRUE with active lanes corresponding to the extent of VT.
14962 static SDValue getPredicateForFixedLengthVector(SelectionDAG &DAG, SDLoc &DL,
14963                                                 EVT VT) {
14964   assert(VT.isFixedLengthVector() &&
14965          DAG.getTargetLoweringInfo().isTypeLegal(VT) &&
14966          "Expected legal fixed length vector!");
14967
14968   int PgPattern;
14969   switch (VT.getVectorNumElements()) {
14970   default:
14971     llvm_unreachable("unexpected element count for SVE predicate");
14972   case 1:
14973     PgPattern = AArch64SVEPredPattern::vl1;
14974     break;
14975   case 2:
14976     PgPattern = AArch64SVEPredPattern::vl2;
14977     break;
14978   case 4:
14979     PgPattern = AArch64SVEPredPattern::vl4;
14980     break;
14981   case 8:
14982     PgPattern = AArch64SVEPredPattern::vl8;
14983     break;
14984   case 16:
14985     PgPattern = AArch64SVEPredPattern::vl16;
14986     break;
14987   case 32:
14988     PgPattern = AArch64SVEPredPattern::vl32;
14989     break;
14990   case 64:
14991     PgPattern = AArch64SVEPredPattern::vl64;
14992     break;
14993   case 128:
14994     PgPattern = AArch64SVEPredPattern::vl128;
14995     break;
14996   case 256:
14997     PgPattern = AArch64SVEPredPattern::vl256;
14998     break;
14999   }
15000
15001   // TODO: For vectors that are exactly getMaxSVEVectorSizeInBits big, we can
15002   // use AArch64SVEPredPattern::all, which can enable the use of unpredicated
15003   // variants of instructions when available.
15004
15005   MVT MaskVT;
15006   switch (VT.getVectorElementType().getSimpleVT().SimpleTy) {
15007   default:
15008     llvm_unreachable("unexpected element type for SVE predicate");
15009   case MVT::i8:
15010     MaskVT = MVT::nxv16i1;
15011     break;
15012   case MVT::i16:
15013   case MVT::f16:
15014     MaskVT = MVT::nxv8i1;
15015     break;
15016   case MVT::i32:
15017   case MVT::f32:
15018     MaskVT = MVT::nxv4i1;
15019     break;
15020   case MVT::i64:
15021   case MVT::f64:
15022     MaskVT = MVT::nxv2i1;
15023     break;
15024   }
15025
15026   return DAG.getNode(AArch64ISD::PTRUE, DL, MaskVT,
15027                      DAG.getTargetConstant(PgPattern, DL, MVT::i64));
15028 }
15029
15030 static SDValue getPredicateForScalableVector(SelectionDAG &DAG, SDLoc &DL,
15031                                              EVT VT) {
15032   assert(VT.isScalableVector() && DAG.getTargetLoweringInfo().isTypeLegal(VT) &&
15033          "Expected legal scalable vector!");
15034   auto PredTy = VT.changeVectorElementType(MVT::i1);
15035   return getPTrue(DAG, DL, PredTy, AArch64SVEPredPattern::all);
15036 }
15037
15038 static SDValue getPredicateForVector(SelectionDAG &DAG, SDLoc &DL, EVT VT) {
15039   if (VT.isFixedLengthVector())
15040     return getPredicateForFixedLengthVector(DAG, DL, VT);
15041
15042   return getPredicateForScalableVector(DAG, DL, VT);
15043 }
15044
15045 // Grow V to consume an entire SVE register.
15046 static SDValue convertToScalableVector(SelectionDAG &DAG, EVT VT, SDValue V) {
15047   assert(VT.isScalableVector() &&
15048          "Expected to convert into a scalable vector!");
15049   assert(V.getValueType().isFixedLengthVector() &&
15050          "Expected a fixed length vector operand!");
15051   SDLoc DL(V);
15052   SDValue Zero = DAG.getConstant(0, DL, MVT::i64);
15053   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, VT, DAG.getUNDEF(VT), V, Zero);
15054 }
15055
15056 // Shrink V so it's just big enough to maintain a VT's worth of data.
15057 static SDValue convertFromScalableVector(SelectionDAG &DAG, EVT VT, SDValue V) {
15058   assert(VT.isFixedLengthVector() &&
15059          "Expected to convert into a fixed length vector!");
15060   assert(V.getValueType().isScalableVector() &&
15061          "Expected a scalable vector operand!");
15062   SDLoc DL(V);
15063   SDValue Zero = DAG.getConstant(0, DL, MVT::i64);
15064   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V, Zero);
15065 }
15066
15067 // Convert all fixed length vector loads larger than NEON to masked_loads.
15068 SDValue AArch64TargetLowering::LowerFixedLengthVectorLoadToSVE(
15069     SDValue Op, SelectionDAG &DAG) const {
15070   auto Load = cast<LoadSDNode>(Op);
15071
15072   SDLoc DL(Op);
15073   EVT VT = Op.getValueType();
15074   EVT ContainerVT = getContainerForFixedLengthVector(DAG, VT);
15075
15076   auto NewLoad = DAG.getMaskedLoad(
15077       ContainerVT, DL, Load->getChain(), Load->getBasePtr(), Load->getOffset(),
15078       getPredicateForFixedLengthVector(DAG, DL, VT), DAG.getUNDEF(ContainerVT),
15079       Load->getMemoryVT(), Load->getMemOperand(), Load->getAddressingMode(),
15080       Load->getExtensionType());
15081
15082   auto Result = convertFromScalableVector(DAG, VT, NewLoad);
15083   SDValue MergedValues[2] = {Result, Load->getChain()};
15084   return DAG.getMergeValues(MergedValues, DL);
15085 }
15086
15087 // Convert all fixed length vector stores larger than NEON to masked_stores.
15088 SDValue AArch64TargetLowering::LowerFixedLengthVectorStoreToSVE(
15089     SDValue Op, SelectionDAG &DAG) const {
15090   auto Store = cast<StoreSDNode>(Op);
15091
15092   SDLoc DL(Op);
15093   EVT VT = Store->getValue().getValueType();
15094   EVT ContainerVT = getContainerForFixedLengthVector(DAG, VT);
15095
15096   auto NewValue = convertToScalableVector(DAG, ContainerVT, Store->getValue());
15097   return DAG.getMaskedStore(
15098       Store->getChain(), DL, NewValue, Store->getBasePtr(), Store->getOffset(),
15099       getPredicateForFixedLengthVector(DAG, DL, VT), Store->getMemoryVT(),
15100       Store->getMemOperand(), Store->getAddressingMode(),
15101       Store->isTruncatingStore());
15102 }
15103
15104 SDValue AArch64TargetLowering::LowerFixedLengthVectorTruncateToSVE(
15105     SDValue Op, SelectionDAG &DAG) const {
15106   EVT VT = Op.getValueType();
15107   assert(VT.isFixedLengthVector() && "Expected fixed length vector type!");
15108
15109   SDLoc DL(Op);
15110   SDValue Val = Op.getOperand(0);
15111   EVT ContainerVT = getContainerForFixedLengthVector(DAG, Val.getValueType());
15112   Val = convertToScalableVector(DAG, ContainerVT, Val);
15113
15114   // Repeatedly truncate Val until the result is of the desired element type.
15115   switch (ContainerVT.getSimpleVT().SimpleTy) {
15116   default:
15117     llvm_unreachable("unimplemented container type");
15118   case MVT::nxv2i64:
15119     Val = DAG.getNode(ISD::BITCAST, DL, MVT::nxv4i32, Val);
15120     Val = DAG.getNode(AArch64ISD::UZP1, DL, MVT::nxv4i32, Val, Val);
15121     if (VT.getVectorElementType() == MVT::i32)
15122       break;
15123     LLVM_FALLTHROUGH;
15124   case MVT::nxv4i32:
15125     Val = DAG.getNode(ISD::BITCAST, DL, MVT::nxv8i16, Val);
15126     Val = DAG.getNode(AArch64ISD::UZP1, DL, MVT::nxv8i16, Val, Val);
15127     if (VT.getVectorElementType() == MVT::i16)
15128       break;
15129     LLVM_FALLTHROUGH;
15130   case MVT::nxv8i16:
15131     Val = DAG.getNode(ISD::BITCAST, DL, MVT::nxv16i8, Val);
15132     Val = DAG.getNode(AArch64ISD::UZP1, DL, MVT::nxv16i8, Val, Val);
15133     assert(VT.getVectorElementType() == MVT::i8 && "Unexpected element type!");
15134     break;
15135   }
15136
15137   return convertFromScalableVector(DAG, VT, Val);
15138 }
15139
15140 SDValue AArch64TargetLowering::LowerToPredicatedOp(SDValue Op,
15141                                                    SelectionDAG &DAG,
15142                                                    unsigned NewOp) const {
15143   EVT VT = Op.getValueType();
15144   SDLoc DL(Op);
15145   auto Pg = getPredicateForVector(DAG, DL, VT);
15146
15147   if (useSVEForFixedLengthVectorVT(VT)) {
15148     EVT ContainerVT = getContainerForFixedLengthVector(DAG, VT);
15149
15150     // Create list of operands by convereting existing ones to scalable types.
15151     SmallVector<SDValue, 4> Operands = {Pg};
15152     for (const SDValue &V : Op->op_values()) {
15153       if (isa<CondCodeSDNode>(V)) {
15154         Operands.push_back(V);
15155         continue;
15156       }
15157
15158       assert(useSVEForFixedLengthVectorVT(V.getValueType()) &&
15159              "Only fixed length vectors are supported!");
15160       Operands.push_back(convertToScalableVector(DAG, ContainerVT, V));
15161     }
15162
15163     auto ScalableRes = DAG.getNode(NewOp, DL, ContainerVT, Operands);
15164     return convertFromScalableVector(DAG, VT, ScalableRes);
15165   }
15166
15167   assert(VT.isScalableVector() && "Only expect to lower scalable vector op!");
15168
15169   SmallVector<SDValue, 4> Operands = {Pg};
15170   for (const SDValue &V : Op->op_values()) {
15171     assert((isa<CondCodeSDNode>(V) || V.getValueType().isScalableVector()) &&
15172            "Only scalable vectors are supported!");
15173     Operands.push_back(V);
15174   }
15175
15176   return DAG.getNode(NewOp, DL, VT, Operands);
15177 }