contrib/llvm/lib/Target/Mips/Mips64InstrInfo.td

   1 //===- Mips64InstrInfo.td - Mips64 Instruction Information -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes Mips64 instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Mips Operand, Complex Patterns and Transformations Definitions.
  16 //===----------------------------------------------------------------------===//
  17
  18 // Instruction operand types
  19 def shamt_64       : Operand<i64>;
  20
  21 // Unsigned Operand
  22 def uimm16_64      : Operand<i64> {
  23   let PrintMethod = "printUnsignedImm";
  24 }
  25
  26 // Transformation Function - get Imm - 32.
  27 def Subtract32 : SDNodeXForm<imm, [{
  28   return getImm(N, (unsigned)N->getZExtValue() - 32);
  29 }]>;
  30
  31 // shamt must fit in 6 bits.
  32 def immZExt6 : ImmLeaf<i32, [{return Imm == (Imm & 0x3f);}]>;
  33
  34 //===----------------------------------------------------------------------===//
  35 // Instructions specific format
  36 //===----------------------------------------------------------------------===//
  37 // Shifts
  38 // 64-bit shift instructions.
  39 let DecoderNamespace = "Mips64" in {
  40 class shift_rotate_imm64<bits<6> func, bits<5> isRotate, string instr_asm,
  41                          SDNode OpNode>:
  42   shift_rotate_imm<func, isRotate, instr_asm, OpNode, immZExt6, shamt,
  43                    CPU64Regs>;
  44
  45 // Mul, Div
  46 class Mult64<bits<6> func, string instr_asm, InstrItinClass itin>:
  47   Mult<func, instr_asm, itin, CPU64Regs, [HI64, LO64]>;
  48 class Div64<SDNode op, bits<6> func, string instr_asm, InstrItinClass itin>:
  49   Div<op, func, instr_asm, itin, CPU64Regs, [HI64, LO64]>;
  50
  51 multiclass Atomic2Ops64<PatFrag Op, string Opstr> {
  52   def #NAME# : Atomic2Ops<Op, Opstr, CPU64Regs, CPURegs>,
  53                Requires<[NotN64, HasStandardEncoding]>;
  54   def _P8    : Atomic2Ops<Op, Opstr, CPU64Regs, CPU64Regs>,
  55                Requires<[IsN64, HasStandardEncoding]> {
  56     let isCodeGenOnly = 1;
  57   }
  58 }
  59
  60 multiclass AtomicCmpSwap64<PatFrag Op, string Width>  {
  61   def #NAME# : AtomicCmpSwap<Op, Width, CPU64Regs, CPURegs>,
  62                Requires<[NotN64, HasStandardEncoding]>;
  63   def _P8    : AtomicCmpSwap<Op, Width, CPU64Regs, CPU64Regs>,
  64                Requires<[IsN64, HasStandardEncoding]> {
  65     let isCodeGenOnly = 1;
  66   }
  67 }
  68 }
  69 let usesCustomInserter = 1, Predicates = [HasMips64, HasStandardEncoding],
  70   DecoderNamespace = "Mips64" in {
  71   defm ATOMIC_LOAD_ADD_I64  : Atomic2Ops64<atomic_load_add_64, "load_add_64">;
  72   defm ATOMIC_LOAD_SUB_I64  : Atomic2Ops64<atomic_load_sub_64, "load_sub_64">;
  73   defm ATOMIC_LOAD_AND_I64  : Atomic2Ops64<atomic_load_and_64, "load_and_64">;
  74   defm ATOMIC_LOAD_OR_I64   : Atomic2Ops64<atomic_load_or_64, "load_or_64">;
  75   defm ATOMIC_LOAD_XOR_I64  : Atomic2Ops64<atomic_load_xor_64, "load_xor_64">;
  76   defm ATOMIC_LOAD_NAND_I64 : Atomic2Ops64<atomic_load_nand_64, "load_nand_64">;
  77   defm ATOMIC_SWAP_I64      : Atomic2Ops64<atomic_swap_64, "swap_64">;
  78   defm ATOMIC_CMP_SWAP_I64  : AtomicCmpSwap64<atomic_cmp_swap_64, "64">;
  79 }
  80
  81 //===----------------------------------------------------------------------===//
  82 // Instruction definition
  83 //===----------------------------------------------------------------------===//
  84 let DecoderNamespace = "Mips64" in {
  85 /// Arithmetic Instructions (ALU Immediate)
  86 def DADDi    : ArithOverflowI<0x18, "daddi", add, simm16_64, immSExt16,
  87                            CPU64Regs>;
  88 def DADDiu   : ArithLogicI<0x19, "daddiu", add, simm16_64, immSExt16,
  89                            CPU64Regs>, IsAsCheapAsAMove;
  90 def DANDi    : ArithLogicI<0x0c, "andi", and, uimm16_64, immZExt16, CPU64Regs>;
  91 def SLTi64   : SetCC_I<0x0a, "slti", setlt, simm16_64, immSExt16, CPU64Regs>;
  92 def SLTiu64  : SetCC_I<0x0b, "sltiu", setult, simm16_64, immSExt16, CPU64Regs>;
  93 def ORi64    : ArithLogicI<0x0d, "ori", or, uimm16_64, immZExt16, CPU64Regs>;
  94 def XORi64   : ArithLogicI<0x0e, "xori", xor, uimm16_64, immZExt16, CPU64Regs>;
  95 def LUi64    : LoadUpper<0x0f, "lui", CPU64Regs, uimm16_64>;
  96
  97 /// Arithmetic Instructions (3-Operand, R-Type)
  98 def DADD     : ArithOverflowR<0x00, 0x2C, "dadd", IIAlu, CPU64Regs, 1>;
  99 def DADDu    : ArithLogicR<0x00, 0x2d, "daddu", add, IIAlu, CPU64Regs, 1>;
 100 def DSUBu    : ArithLogicR<0x00, 0x2f, "dsubu", sub, IIAlu, CPU64Regs>;
 101 def SLT64    : SetCC_R<0x00, 0x2a, "slt", setlt, CPU64Regs>;
 102 def SLTu64   : SetCC_R<0x00, 0x2b, "sltu", setult, CPU64Regs>;
 103 def AND64    : ArithLogicR<0x00, 0x24, "and", and, IIAlu, CPU64Regs, 1>;
 104 def OR64     : ArithLogicR<0x00, 0x25, "or", or, IIAlu, CPU64Regs, 1>;
 105 def XOR64    : ArithLogicR<0x00, 0x26, "xor", xor, IIAlu, CPU64Regs, 1>;
 106 def NOR64    : LogicNOR<0x00, 0x27, "nor", CPU64Regs>;
 107
 108 /// Shift Instructions
 109 def DSLL     : shift_rotate_imm64<0x38, 0x00, "dsll", shl>;
 110 def DSRL     : shift_rotate_imm64<0x3a, 0x00, "dsrl", srl>;
 111 def DSRA     : shift_rotate_imm64<0x3b, 0x00, "dsra", sra>;
 112 def DSLLV    : shift_rotate_reg<0x14, 0x00, "dsllv", shl, CPU64Regs>;
 113 def DSRLV    : shift_rotate_reg<0x16, 0x00, "dsrlv", srl, CPU64Regs>;
 114 def DSRAV    : shift_rotate_reg<0x17, 0x00, "dsrav", sra, CPU64Regs>;
 115 let Pattern = []<dag> in {
 116   def DSLL32   : shift_rotate_imm64<0x3c, 0x00, "dsll32", shl>;
 117   def DSRL32   : shift_rotate_imm64<0x3e, 0x00, "dsrl32", srl>;
 118   def DSRA32   : shift_rotate_imm64<0x3f, 0x00, "dsra32", sra>;
 119 }
 120 }
 121 // Rotate Instructions
 122 let Predicates = [HasMips64r2, HasStandardEncoding],
 123     DecoderNamespace = "Mips64" in {
 124   def DROTR    : shift_rotate_imm64<0x3a, 0x01, "drotr", rotr>;
 125   def DROTRV   : shift_rotate_reg<0x16, 0x01, "drotrv", rotr, CPU64Regs>;
 126 }
 127
 128 let DecoderNamespace = "Mips64" in {
 129 /// Load and Store Instructions
 130 ///  aligned
 131 defm LB64    : LoadM64<0x20, "lb",  sextloadi8>;
 132 defm LBu64   : LoadM64<0x24, "lbu", zextloadi8>;
 133 defm LH64    : LoadM64<0x21, "lh",  sextloadi16>;
 134 defm LHu64   : LoadM64<0x25, "lhu", zextloadi16>;
 135 defm LW64    : LoadM64<0x23, "lw",  sextloadi32>;
 136 defm LWu64   : LoadM64<0x27, "lwu", zextloadi32>;
 137 defm SB64    : StoreM64<0x28, "sb", truncstorei8>;
 138 defm SH64    : StoreM64<0x29, "sh", truncstorei16>;
 139 defm SW64    : StoreM64<0x2b, "sw", truncstorei32>;
 140 defm LD      : LoadM64<0x37, "ld",  load>;
 141 defm SD      : StoreM64<0x3f, "sd", store>;
 142
 143 /// load/store left/right
 144 let isCodeGenOnly = 1 in {
 145   defm LWL64 : LoadLeftRightM64<0x22, "lwl", MipsLWL>;
 146   defm LWR64 : LoadLeftRightM64<0x26, "lwr", MipsLWR>;
 147   defm SWL64 : StoreLeftRightM64<0x2a, "swl", MipsSWL>;
 148   defm SWR64 : StoreLeftRightM64<0x2e, "swr", MipsSWR>;
 149 }
 150 defm LDL   : LoadLeftRightM64<0x1a, "ldl", MipsLDL>;
 151 defm LDR   : LoadLeftRightM64<0x1b, "ldr", MipsLDR>;
 152 defm SDL   : StoreLeftRightM64<0x2c, "sdl", MipsSDL>;
 153 defm SDR   : StoreLeftRightM64<0x2d, "sdr", MipsSDR>;
 154
 155 /// Load-linked, Store-conditional
 156 def LLD    : LLBase<0x34, "lld", CPU64Regs, mem>,
 157              Requires<[NotN64, HasStandardEncoding]>;
 158 def LLD_P8 : LLBase<0x34, "lld", CPU64Regs, mem64>,
 159              Requires<[IsN64, HasStandardEncoding]> {
 160   let isCodeGenOnly = 1;
 161 }
 162 def SCD    : SCBase<0x3c, "scd", CPU64Regs, mem>,
 163              Requires<[NotN64, HasStandardEncoding]>;
 164 def SCD_P8 : SCBase<0x3c, "scd", CPU64Regs, mem64>,
 165              Requires<[IsN64, HasStandardEncoding]> {
 166   let isCodeGenOnly = 1;
 167 }
 168
 169 /// Jump and Branch Instructions
 170 def JR64   : IndirectBranch<CPU64Regs>;
 171 def BEQ64  : CBranch<0x04, "beq", seteq, CPU64Regs>;
 172 def BNE64  : CBranch<0x05, "bne", setne, CPU64Regs>;
 173 def BGEZ64 : CBranchZero<0x01, 1, "bgez", setge, CPU64Regs>;
 174 def BGTZ64 : CBranchZero<0x07, 0, "bgtz", setgt, CPU64Regs>;
 175 def BLEZ64 : CBranchZero<0x06, 0, "blez", setle, CPU64Regs>;
 176 def BLTZ64 : CBranchZero<0x01, 0, "bltz", setlt, CPU64Regs>;
 177 }
 178 let DecoderNamespace = "Mips64" in
 179 def JALR64 : JumpLinkReg<0x00, 0x09, "jalr", CPU64Regs>;
 180 def TAILCALL64_R : JumpFR<CPU64Regs, MipsTailCall>, IsTailCall;
 181
 182 let DecoderNamespace = "Mips64" in {
 183 /// Multiply and Divide Instructions.
 184 def DMULT    : Mult64<0x1c, "dmult", IIImul>;
 185 def DMULTu   : Mult64<0x1d, "dmultu", IIImul>;
 186 def DSDIV    : Div64<MipsDivRem, 0x1e, "ddiv", IIIdiv>;
 187 def DUDIV    : Div64<MipsDivRemU, 0x1f, "ddivu", IIIdiv>;
 188
 189 def MTHI64 : MoveToLOHI<0x11, "mthi", CPU64Regs, [HI64]>;
 190 def MTLO64 : MoveToLOHI<0x13, "mtlo", CPU64Regs, [LO64]>;
 191 def MFHI64 : MoveFromLOHI<0x10, "mfhi", CPU64Regs, [HI64]>;
 192 def MFLO64 : MoveFromLOHI<0x12, "mflo", CPU64Regs, [LO64]>;
 193
 194 /// Sign Ext In Register Instructions.
 195 def SEB64 : SignExtInReg<0x10, "seb", i8, CPU64Regs>;
 196 def SEH64 : SignExtInReg<0x18, "seh", i16, CPU64Regs>;
 197
 198 /// Count Leading
 199 def DCLZ : CountLeading0<0x24, "dclz", CPU64Regs>;
 200 def DCLO : CountLeading1<0x25, "dclo", CPU64Regs>;
 201
 202 /// Double Word Swap Bytes/HalfWords
 203 def DSBH : SubwordSwap<0x24, 0x2, "dsbh", CPU64Regs>;
 204 def DSHD : SubwordSwap<0x24, 0x5, "dshd", CPU64Regs>;
 205
 206 def LEA_ADDiu64 : EffectiveAddress<0x19,"daddiu\t$rt, $addr", CPU64Regs, mem_ea_64>;
 207 }
 208 let Uses = [SP_64], DecoderNamespace = "Mips64" in
 209 def DynAlloc64 : EffectiveAddress<0x19,"daddiu\t$rt, $addr", CPU64Regs, mem_ea_64>,
 210                  Requires<[IsN64, HasStandardEncoding]>;
 211 let DecoderNamespace = "Mips64" in {
 212 def RDHWR64 : ReadHardware<CPU64Regs, HWRegs64>;
 213
 214 def DEXT : ExtBase<3, "dext", CPU64Regs>;
 215 let Pattern = []<dag> in {
 216   def DEXTU : ExtBase<2, "dextu", CPU64Regs>;
 217   def DEXTM : ExtBase<1, "dextm", CPU64Regs>;
 218 }
 219 def DINS : InsBase<7, "dins", CPU64Regs>;
 220 let Pattern = []<dag> in {
 221   def DINSU : InsBase<6, "dinsu", CPU64Regs>;
 222   def DINSM : InsBase<5, "dinsm", CPU64Regs>;
 223 }
 224
 225 let isCodeGenOnly = 1, rs = 0, shamt = 0 in {
 226   def DSLL64_32 : FR<0x00, 0x3c, (outs CPU64Regs:$rd), (ins CPURegs:$rt),
 227                      "dsll\t$rd, $rt, 32", [], IIAlu>;
 228   def SLL64_32 : FR<0x0, 0x00, (outs CPU64Regs:$rd), (ins CPURegs:$rt),
 229                     "sll\t$rd, $rt, 0", [], IIAlu>;
 230   def SLL64_64 : FR<0x0, 0x00, (outs CPU64Regs:$rd), (ins CPU64Regs:$rt),
 231                     "sll\t$rd, $rt, 0", [], IIAlu>;
 232 }
 233 }
 234 //===----------------------------------------------------------------------===//
 235 //  Arbitrary patterns that map to one or more instructions
 236 //===----------------------------------------------------------------------===//
 237
 238 // extended loads
 239 let Predicates = [NotN64, HasStandardEncoding] in {
 240   def : MipsPat<(i64 (extloadi1  addr:$src)), (LB64 addr:$src)>;
 241   def : MipsPat<(i64 (extloadi8  addr:$src)), (LB64 addr:$src)>;
 242   def : MipsPat<(i64 (extloadi16 addr:$src)), (LH64 addr:$src)>;
 243   def : MipsPat<(i64 (extloadi32 addr:$src)), (LW64 addr:$src)>;
 244 }
 245 let Predicates = [IsN64, HasStandardEncoding] in {
 246   def : MipsPat<(i64 (extloadi1  addr:$src)), (LB64_P8 addr:$src)>;
 247   def : MipsPat<(i64 (extloadi8  addr:$src)), (LB64_P8 addr:$src)>;
 248   def : MipsPat<(i64 (extloadi16 addr:$src)), (LH64_P8 addr:$src)>;
 249   def : MipsPat<(i64 (extloadi32 addr:$src)), (LW64_P8 addr:$src)>;
 250 }
 251
 252 // hi/lo relocs
 253 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi64 tglobaladdr:$in)>;
 254 def : MipsPat<(MipsHi tblockaddress:$in), (LUi64 tblockaddress:$in)>;
 255 def : MipsPat<(MipsHi tjumptable:$in), (LUi64 tjumptable:$in)>;
 256 def : MipsPat<(MipsHi tconstpool:$in), (LUi64 tconstpool:$in)>;
 257 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi64 tglobaltlsaddr:$in)>;
 258 def : MipsPat<(MipsHi texternalsym:$in), (LUi64 texternalsym:$in)>;
 259
 260 def : MipsPat<(MipsLo tglobaladdr:$in), (DADDiu ZERO_64, tglobaladdr:$in)>;
 261 def : MipsPat<(MipsLo tblockaddress:$in), (DADDiu ZERO_64, tblockaddress:$in)>;
 262 def : MipsPat<(MipsLo tjumptable:$in), (DADDiu ZERO_64, tjumptable:$in)>;
 263 def : MipsPat<(MipsLo tconstpool:$in), (DADDiu ZERO_64, tconstpool:$in)>;
 264 def : MipsPat<(MipsLo tglobaltlsaddr:$in),
 265               (DADDiu ZERO_64, tglobaltlsaddr:$in)>;
 266 def : MipsPat<(MipsLo texternalsym:$in), (DADDiu ZERO_64, texternalsym:$in)>;
 267
 268 def : MipsPat<(add CPU64Regs:$hi, (MipsLo tglobaladdr:$lo)),
 269               (DADDiu CPU64Regs:$hi, tglobaladdr:$lo)>;
 270 def : MipsPat<(add CPU64Regs:$hi, (MipsLo tblockaddress:$lo)),
 271               (DADDiu CPU64Regs:$hi, tblockaddress:$lo)>;
 272 def : MipsPat<(add CPU64Regs:$hi, (MipsLo tjumptable:$lo)),
 273               (DADDiu CPU64Regs:$hi, tjumptable:$lo)>;
 274 def : MipsPat<(add CPU64Regs:$hi, (MipsLo tconstpool:$lo)),
 275               (DADDiu CPU64Regs:$hi, tconstpool:$lo)>;
 276 def : MipsPat<(add CPU64Regs:$hi, (MipsLo tglobaltlsaddr:$lo)),
 277               (DADDiu CPU64Regs:$hi, tglobaltlsaddr:$lo)>;
 278
 279 def : WrapperPat<tglobaladdr, DADDiu, CPU64Regs>;
 280 def : WrapperPat<tconstpool, DADDiu, CPU64Regs>;
 281 def : WrapperPat<texternalsym, DADDiu, CPU64Regs>;
 282 def : WrapperPat<tblockaddress, DADDiu, CPU64Regs>;
 283 def : WrapperPat<tjumptable, DADDiu, CPU64Regs>;
 284 def : WrapperPat<tglobaltlsaddr, DADDiu, CPU64Regs>;
 285
 286 defm : BrcondPats<CPU64Regs, BEQ64, BNE64, SLT64, SLTu64, SLTi64, SLTiu64,
 287                   ZERO_64>;
 288
 289 // setcc patterns
 290 defm : SeteqPats<CPU64Regs, SLTiu64, XOR64, SLTu64, ZERO_64>;
 291 defm : SetlePats<CPU64Regs, SLT64, SLTu64>;
 292 defm : SetgtPats<CPU64Regs, SLT64, SLTu64>;
 293 defm : SetgePats<CPU64Regs, SLT64, SLTu64>;
 294 defm : SetgeImmPats<CPU64Regs, SLTi64, SLTiu64>;
 295
 296 // select MipsDynAlloc
 297 def : MipsPat<(MipsDynAlloc addr:$f), (DynAlloc64 addr:$f)>,
 298       Requires<[IsN64, HasStandardEncoding]>;
 299
 300 // truncate
 301 def : MipsPat<(i32 (trunc CPU64Regs:$src)),
 302               (SLL (EXTRACT_SUBREG CPU64Regs:$src, sub_32), 0)>,
 303       Requires<[IsN64, HasStandardEncoding]>;
 304
 305 // 32-to-64-bit extension
 306 def : MipsPat<(i64 (anyext CPURegs:$src)), (SLL64_32 CPURegs:$src)>;
 307 def : MipsPat<(i64 (zext CPURegs:$src)), (DSRL (DSLL64_32 CPURegs:$src), 32)>;
 308 def : MipsPat<(i64 (sext CPURegs:$src)), (SLL64_32 CPURegs:$src)>;
 309
 310 // Sign extend in register
 311 def : MipsPat<(i64 (sext_inreg CPU64Regs:$src, i32)),
 312               (SLL64_64 CPU64Regs:$src)>;
 313
 314 // bswap MipsPattern
 315 def : MipsPat<(bswap CPU64Regs:$rt), (DSHD (DSBH CPU64Regs:$rt))>;
 316
 317 //===----------------------------------------------------------------------===//
 318 // Instruction aliases
 319 //===----------------------------------------------------------------------===//
 320 def : InstAlias<"move $dst,$src", (DADD CPU64Regs:$dst,CPU64Regs:$src,ZERO_64)>;
 321
 322 /// Move between CPU and coprocessor registers
 323 let DecoderNamespace = "Mips64" in {
 324 def MFC0_3OP64  : MFC3OP<0x10, 0, (outs CPU64Regs:$rt),
 325                        (ins CPU64Regs:$rd, uimm16:$sel),"mfc0\t$rt, $rd, $sel">;
 326 def MTC0_3OP64  : MFC3OP<0x10, 4, (outs CPU64Regs:$rd, uimm16:$sel),
 327                        (ins CPU64Regs:$rt),"mtc0\t$rt, $rd, $sel">;
 328 def MFC2_3OP64  : MFC3OP<0x12, 0, (outs CPU64Regs:$rt),
 329                        (ins CPU64Regs:$rd, uimm16:$sel),"mfc2\t$rt, $rd, $sel">;
 330 def MTC2_3OP64  : MFC3OP<0x12, 4, (outs CPU64Regs:$rd, uimm16:$sel),
 331                        (ins CPU64Regs:$rt),"mtc2\t$rt, $rd, $sel">;
 332 def DMFC0_3OP64  : MFC3OP<0x10, 1, (outs CPU64Regs:$rt),
 333                        (ins CPU64Regs:$rd, uimm16:$sel),"dmfc0\t$rt, $rd, $sel">;
 334 def DMTC0_3OP64  : MFC3OP<0x10, 5, (outs CPU64Regs:$rd, uimm16:$sel),
 335                        (ins CPU64Regs:$rt),"dmtc0\t$rt, $rd, $sel">;
 336 def DMFC2_3OP64  : MFC3OP<0x12, 1, (outs CPU64Regs:$rt),
 337                        (ins CPU64Regs:$rd, uimm16:$sel),"dmfc2\t$rt, $rd, $sel">;
 338 def DMTC2_3OP64  : MFC3OP<0x12, 5, (outs CPU64Regs:$rd, uimm16:$sel),
 339                        (ins CPU64Regs:$rt),"dmtc2\t$rt, $rd, $sel">;
 340 }
 341 // Two operand (implicit 0 selector) versions:
 342 def : InstAlias<"mfc0 $rt, $rd", (MFC0_3OP64 CPU64Regs:$rt, CPU64Regs:$rd, 0)>;
 343 def : InstAlias<"mtc0 $rt, $rd", (MTC0_3OP64 CPU64Regs:$rd, 0, CPU64Regs:$rt)>;
 344 def : InstAlias<"mfc2 $rt, $rd", (MFC2_3OP64 CPU64Regs:$rt, CPU64Regs:$rd, 0)>;
 345 def : InstAlias<"mtc2 $rt, $rd", (MTC2_3OP64 CPU64Regs:$rd, 0, CPU64Regs:$rt)>;
 346 def : InstAlias<"dmfc0 $rt, $rd", (DMFC0_3OP64 CPU64Regs:$rt, CPU64Regs:$rd, 0)>;
 347 def : InstAlias<"dmtc0 $rt, $rd", (DMTC0_3OP64 CPU64Regs:$rd, 0, CPU64Regs:$rt)>;
 348 def : InstAlias<"dmfc2 $rt, $rd", (DMFC2_3OP64 CPU64Regs:$rt, CPU64Regs:$rd, 0)>;
 349 def : InstAlias<"dmtc2 $rt, $rd", (DMTC2_3OP64 CPU64Regs:$rd, 0, CPU64Regs:$rt)>;
 350