sys/arm/include/cpufunc.h

   1 /*      $NetBSD: cpufunc.h,v 1.29 2003/09/06 09:08:35 rearnsha Exp $    */
   2
   3 /*-
   4  * Copyright (c) 1997 Mark Brinicombe.
   5  * Copyright (c) 1997 Causality Limited
   6  * All rights reserved.
   7  *
   8  * Redistribution and use in source and binary forms, with or without
   9  * modification, are permitted provided that the following conditions
  10  * are met:
  11  * 1. Redistributions of source code must retain the above copyright
  12  *    notice, this list of conditions and the following disclaimer.
  13  * 2. Redistributions in binary form must reproduce the above copyright
  14  *    notice, this list of conditions and the following disclaimer in the
  15  *    documentation and/or other materials provided with the distribution.
  16  * 3. All advertising materials mentioning features or use of this software
  17  *    must display the following acknowledgement:
  18  *      This product includes software developed by Causality Limited.
  19  * 4. The name of Causality Limited may not be used to endorse or promote
  20  *    products derived from this software without specific prior written
  21  *    permission.
  22  *
  23  * THIS SOFTWARE IS PROVIDED BY CAUSALITY LIMITED ``AS IS'' AND ANY EXPRESS
  24  * OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED
  25  * WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  26  * DISCLAIMED. IN NO EVENT SHALL CAUSALITY LIMITED BE LIABLE FOR ANY DIRECT,
  27  * INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES
  28  * (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
  29  * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  30  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  31  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  32  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  33  * SUCH DAMAGE.
  34  *
  35  * RiscBSD kernel project
  36  *
  37  * cpufunc.h
  38  *
  39  * Prototypes for cpu, mmu and tlb related functions.
  40  *
  41  * $FreeBSD$
  42  */
  43
  44 #ifndef _MACHINE_CPUFUNC_H_
  45 #define _MACHINE_CPUFUNC_H_
  46
  47 #ifdef _KERNEL
  48
  49 #include <sys/types.h>
  50 #include <machine/cpuconf.h>
  51 #include <machine/katelib.h> /* For in[bwl] and out[bwl] */
  52
  53 static __inline void
  54 breakpoint(void)
  55 {
  56         __asm(".word      0xe7ffffff");
  57 }
  58
  59 struct cpu_functions {
  60
  61         /* CPU functions */
  62
  63         u_int   (*cf_id)                (void);
  64         void    (*cf_cpwait)            (void);
  65
  66         /* MMU functions */
  67
  68         u_int   (*cf_control)           (u_int bic, u_int eor);
  69         void    (*cf_domains)           (u_int domains);
  70         void    (*cf_setttb)            (u_int ttb);
  71         u_int   (*cf_faultstatus)       (void);
  72         u_int   (*cf_faultaddress)      (void);
  73
  74         /* TLB functions */
  75
  76         void    (*cf_tlb_flushID)       (void);
  77         void    (*cf_tlb_flushID_SE)    (u_int va);
  78         void    (*cf_tlb_flushI)        (void);
  79         void    (*cf_tlb_flushI_SE)     (u_int va);
  80         void    (*cf_tlb_flushD)        (void);
  81         void    (*cf_tlb_flushD_SE)     (u_int va);
  82
  83         /*
  84          * Cache operations:
  85          *
  86          * We define the following primitives:
  87          *
  88          *      icache_sync_all         Synchronize I-cache
  89          *      icache_sync_range       Synchronize I-cache range
  90          *
  91          *      dcache_wbinv_all        Write-back and Invalidate D-cache
  92          *      dcache_wbinv_range      Write-back and Invalidate D-cache range
  93          *      dcache_inv_range        Invalidate D-cache range
  94          *      dcache_wb_range         Write-back D-cache range
  95          *
  96          *      idcache_wbinv_all       Write-back and Invalidate D-cache,
  97          *                              Invalidate I-cache
  98          *      idcache_wbinv_range     Write-back and Invalidate D-cache,
  99          *                              Invalidate I-cache range
 100          *
 101          * Note that the ARM term for "write-back" is "clean".  We use
 102          * the term "write-back" since it's a more common way to describe
 103          * the operation.
 104          *
 105          * There are some rules that must be followed:
 106          *
 107          *      I-cache Synch (all or range):
 108          *              The goal is to synchronize the instruction stream,
 109          *              so you may beed to write-back dirty D-cache blocks
 110          *              first.  If a range is requested, and you can't
 111          *              synchronize just a range, you have to hit the whole
 112          *              thing.
 113          *
 114          *      D-cache Write-Back and Invalidate range:
 115          *              If you can't WB-Inv a range, you must WB-Inv the
 116          *              entire D-cache.
 117          *
 118          *      D-cache Invalidate:
 119          *              If you can't Inv the D-cache, you must Write-Back
 120          *              and Invalidate.  Code that uses this operation
 121          *              MUST NOT assume that the D-cache will not be written
 122          *              back to memory.
 123          *
 124          *      D-cache Write-Back:
 125          *              If you can't Write-back without doing an Inv,
 126          *              that's fine.  Then treat this as a WB-Inv.
 127          *              Skipping the invalidate is merely an optimization.
 128          *
 129          *      All operations:
 130          *              Valid virtual addresses must be passed to each
 131          *              cache operation.
 132          */
 133         void    (*cf_icache_sync_all)   (void);
 134         void    (*cf_icache_sync_range) (vm_offset_t, vm_size_t);
 135
 136         void    (*cf_dcache_wbinv_all)  (void);
 137         void    (*cf_dcache_wbinv_range) (vm_offset_t, vm_size_t);
 138         void    (*cf_dcache_inv_range)  (vm_offset_t, vm_size_t);
 139         void    (*cf_dcache_wb_range)   (vm_offset_t, vm_size_t);
 140
 141         void    (*cf_idcache_wbinv_all) (void);
 142         void    (*cf_idcache_wbinv_range) (vm_offset_t, vm_size_t);
 143         void    (*cf_l2cache_wbinv_all) (void);
 144         void    (*cf_l2cache_wbinv_range) (vm_offset_t, vm_size_t);
 145         void    (*cf_l2cache_inv_range)   (vm_offset_t, vm_size_t);
 146         void    (*cf_l2cache_wb_range)    (vm_offset_t, vm_size_t);
 147
 148         /* Other functions */
 149
 150         void    (*cf_flush_prefetchbuf) (void);
 151         void    (*cf_drain_writebuf)    (void);
 152         void    (*cf_flush_brnchtgt_C)  (void);
 153         void    (*cf_flush_brnchtgt_E)  (u_int va);
 154
 155         void    (*cf_sleep)             (int mode);
 156
 157         /* Soft functions */
 158
 159         int     (*cf_dataabt_fixup)     (void *arg);
 160         int     (*cf_prefetchabt_fixup) (void *arg);
 161
 162         void    (*cf_context_switch)    (void);
 163
 164         void    (*cf_setup)             (char *string);
 165 };
 166
 167 extern struct cpu_functions cpufuncs;
 168 extern u_int cputype;
 169
 170 #define cpu_id()                cpufuncs.cf_id()
 171 #define cpu_cpwait()            cpufuncs.cf_cpwait()
 172
 173 #define cpu_control(c, e)       cpufuncs.cf_control(c, e)
 174 #define cpu_domains(d)          cpufuncs.cf_domains(d)
 175 #define cpu_setttb(t)           cpufuncs.cf_setttb(t)
 176 #define cpu_faultstatus()       cpufuncs.cf_faultstatus()
 177 #define cpu_faultaddress()      cpufuncs.cf_faultaddress()
 178
 179 #ifndef SMP
 180
 181 #define cpu_tlb_flushID()       cpufuncs.cf_tlb_flushID()
 182 #define cpu_tlb_flushID_SE(e)   cpufuncs.cf_tlb_flushID_SE(e)
 183 #define cpu_tlb_flushI()        cpufuncs.cf_tlb_flushI()
 184 #define cpu_tlb_flushI_SE(e)    cpufuncs.cf_tlb_flushI_SE(e)
 185 #define cpu_tlb_flushD()        cpufuncs.cf_tlb_flushD()
 186 #define cpu_tlb_flushD_SE(e)    cpufuncs.cf_tlb_flushD_SE(e)
 187
 188 #else
 189 void tlb_broadcast(int);
 190
 191 #if defined(CPU_CORTEXA) || defined(CPU_MV_PJ4B)
 192 #define TLB_BROADCAST   /* No need to explicitely send an IPI */
 193 #else
 194 #define TLB_BROADCAST   tlb_broadcast(7)
 195 #endif
 196
 197 #define cpu_tlb_flushID() do { \
 198         cpufuncs.cf_tlb_flushID(); \
 199         TLB_BROADCAST; \
 200 } while(0)
 201
 202 #define cpu_tlb_flushID_SE(e) do { \
 203         cpufuncs.cf_tlb_flushID_SE(e); \
 204         TLB_BROADCAST; \
 205 } while(0)
 206
 207
 208 #define cpu_tlb_flushI() do { \
 209         cpufuncs.cf_tlb_flushI(); \
 210         TLB_BROADCAST; \
 211 } while(0)
 212
 213
 214 #define cpu_tlb_flushI_SE(e) do { \
 215         cpufuncs.cf_tlb_flushI_SE(e); \
 216         TLB_BROADCAST; \
 217 } while(0)
 218
 219
 220 #define cpu_tlb_flushD() do { \
 221         cpufuncs.cf_tlb_flushD(); \
 222         TLB_BROADCAST; \
 223 } while(0)
 224
 225
 226 #define cpu_tlb_flushD_SE(e) do { \
 227         cpufuncs.cf_tlb_flushD_SE(e); \
 228         TLB_BROADCAST; \
 229 } while(0)
 230
 231 #endif
 232
 233 #define cpu_icache_sync_all()   cpufuncs.cf_icache_sync_all()
 234 #define cpu_icache_sync_range(a, s) cpufuncs.cf_icache_sync_range((a), (s))
 235
 236 #define cpu_dcache_wbinv_all()  cpufuncs.cf_dcache_wbinv_all()
 237 #define cpu_dcache_wbinv_range(a, s) cpufuncs.cf_dcache_wbinv_range((a), (s))
 238 #define cpu_dcache_inv_range(a, s) cpufuncs.cf_dcache_inv_range((a), (s))
 239 #define cpu_dcache_wb_range(a, s) cpufuncs.cf_dcache_wb_range((a), (s))
 240
 241 #define cpu_idcache_wbinv_all() cpufuncs.cf_idcache_wbinv_all()
 242 #define cpu_idcache_wbinv_range(a, s) cpufuncs.cf_idcache_wbinv_range((a), (s))
 243 #define cpu_l2cache_wbinv_all() cpufuncs.cf_l2cache_wbinv_all()
 244 #define cpu_l2cache_wb_range(a, s) cpufuncs.cf_l2cache_wb_range((a), (s))
 245 #define cpu_l2cache_inv_range(a, s) cpufuncs.cf_l2cache_inv_range((a), (s))
 246 #define cpu_l2cache_wbinv_range(a, s) cpufuncs.cf_l2cache_wbinv_range((a), (s))
 247
 248 #define cpu_flush_prefetchbuf() cpufuncs.cf_flush_prefetchbuf()
 249 #define cpu_drain_writebuf()    cpufuncs.cf_drain_writebuf()
 250 #define cpu_flush_brnchtgt_C()  cpufuncs.cf_flush_brnchtgt_C()
 251 #define cpu_flush_brnchtgt_E(e) cpufuncs.cf_flush_brnchtgt_E(e)
 252
 253 #define cpu_sleep(m)            cpufuncs.cf_sleep(m)
 254
 255 #define cpu_dataabt_fixup(a)            cpufuncs.cf_dataabt_fixup(a)
 256 #define cpu_prefetchabt_fixup(a)        cpufuncs.cf_prefetchabt_fixup(a)
 257 #define ABORT_FIXUP_OK          0       /* fixup succeeded */
 258 #define ABORT_FIXUP_FAILED      1       /* fixup failed */
 259 #define ABORT_FIXUP_RETURN      2       /* abort handler should return */
 260
 261 #define cpu_setup(a)                    cpufuncs.cf_setup(a)
 262
 263 int     set_cpufuncs            (void);
 264 #define ARCHITECTURE_NOT_PRESENT        1       /* known but not configured */
 265 #define ARCHITECTURE_NOT_SUPPORTED      2       /* not known */
 266
 267 void    cpufunc_nullop          (void);
 268 int     cpufunc_null_fixup      (void *);
 269 int     early_abort_fixup       (void *);
 270 int     late_abort_fixup        (void *);
 271 u_int   cpufunc_id              (void);
 272 u_int   cpufunc_cpuid           (void);
 273 u_int   cpufunc_control         (u_int clear, u_int bic);
 274 void    cpufunc_domains         (u_int domains);
 275 u_int   cpufunc_faultstatus     (void);
 276 u_int   cpufunc_faultaddress    (void);
 277 u_int   cpu_pfr                 (int);
 278
 279 #ifdef CPU_ARM3
 280 u_int   arm3_control            (u_int clear, u_int bic);
 281 void    arm3_cache_flush        (void);
 282 #endif  /* CPU_ARM3 */
 283
 284 #if defined(CPU_ARM6) || defined(CPU_ARM7)
 285 void    arm67_setttb            (u_int ttb);
 286 void    arm67_tlb_flush         (void);
 287 void    arm67_tlb_purge         (u_int va);
 288 void    arm67_cache_flush       (void);
 289 void    arm67_context_switch    (void);
 290 #endif  /* CPU_ARM6 || CPU_ARM7 */
 291
 292 #ifdef CPU_ARM6
 293 void    arm6_setup              (char *string);
 294 #endif  /* CPU_ARM6 */
 295
 296 #ifdef CPU_ARM7
 297 void    arm7_setup              (char *string);
 298 #endif  /* CPU_ARM7 */
 299
 300 #ifdef CPU_ARM7TDMI
 301 int     arm7_dataabt_fixup      (void *arg);
 302 void    arm7tdmi_setup          (char *string);
 303 void    arm7tdmi_setttb         (u_int ttb);
 304 void    arm7tdmi_tlb_flushID    (void);
 305 void    arm7tdmi_tlb_flushID_SE (u_int va);
 306 void    arm7tdmi_cache_flushID  (void);
 307 void    arm7tdmi_context_switch (void);
 308 #endif /* CPU_ARM7TDMI */
 309
 310 #ifdef CPU_ARM8
 311 void    arm8_setttb             (u_int ttb);
 312 void    arm8_tlb_flushID        (void);
 313 void    arm8_tlb_flushID_SE     (u_int va);
 314 void    arm8_cache_flushID      (void);
 315 void    arm8_cache_flushID_E    (u_int entry);
 316 void    arm8_cache_cleanID      (void);
 317 void    arm8_cache_cleanID_E    (u_int entry);
 318 void    arm8_cache_purgeID      (void);
 319 void    arm8_cache_purgeID_E    (u_int entry);
 320
 321 void    arm8_cache_syncI        (void);
 322 void    arm8_cache_cleanID_rng  (vm_offset_t start, vm_size_t end);
 323 void    arm8_cache_cleanD_rng   (vm_offset_t start, vm_size_t end);
 324 void    arm8_cache_purgeID_rng  (vm_offset_t start, vm_size_t end);
 325 void    arm8_cache_purgeD_rng   (vm_offset_t start, vm_size_t end);
 326 void    arm8_cache_syncI_rng    (vm_offset_t start, vm_size_t end);
 327
 328 void    arm8_context_switch     (void);
 329
 330 void    arm8_setup              (char *string);
 331
 332 u_int   arm8_clock_config       (u_int, u_int);
 333 #endif
 334
 335
 336 #if defined(CPU_FA526) || defined(CPU_FA626TE)
 337 void    fa526_setup             (char *arg);
 338 void    fa526_setttb            (u_int ttb);
 339 void    fa526_context_switch    (void);
 340 void    fa526_cpu_sleep         (int);
 341 void    fa526_tlb_flushI_SE     (u_int);
 342 void    fa526_tlb_flushID_SE    (u_int);
 343 void    fa526_flush_prefetchbuf (void);
 344 void    fa526_flush_brnchtgt_E  (u_int);
 345
 346 void    fa526_icache_sync_all   (void);
 347 void    fa526_icache_sync_range(vm_offset_t start, vm_size_t end);
 348 void    fa526_dcache_wbinv_all  (void);
 349 void    fa526_dcache_wbinv_range(vm_offset_t start, vm_size_t end);
 350 void    fa526_dcache_inv_range  (vm_offset_t start, vm_size_t end);
 351 void    fa526_dcache_wb_range   (vm_offset_t start, vm_size_t end);
 352 void    fa526_idcache_wbinv_all(void);
 353 void    fa526_idcache_wbinv_range(vm_offset_t start, vm_size_t end);
 354 #endif
 355
 356
 357 #ifdef CPU_SA110
 358 void    sa110_setup             (char *string);
 359 void    sa110_context_switch    (void);
 360 #endif  /* CPU_SA110 */
 361
 362 #if defined(CPU_SA1100) || defined(CPU_SA1110)
 363 void    sa11x0_drain_readbuf    (void);
 364
 365 void    sa11x0_context_switch   (void);
 366 void    sa11x0_cpu_sleep        (int mode);
 367
 368 void    sa11x0_setup            (char *string);
 369 #endif
 370
 371 #if defined(CPU_SA110) || defined(CPU_SA1100) || defined(CPU_SA1110)
 372 void    sa1_setttb              (u_int ttb);
 373
 374 void    sa1_tlb_flushID_SE      (u_int va);
 375
 376 void    sa1_cache_flushID       (void);
 377 void    sa1_cache_flushI        (void);
 378 void    sa1_cache_flushD        (void);
 379 void    sa1_cache_flushD_SE     (u_int entry);
 380
 381 void    sa1_cache_cleanID       (void);
 382 void    sa1_cache_cleanD        (void);
 383 void    sa1_cache_cleanD_E      (u_int entry);
 384
 385 void    sa1_cache_purgeID       (void);
 386 void    sa1_cache_purgeID_E     (u_int entry);
 387 void    sa1_cache_purgeD        (void);
 388 void    sa1_cache_purgeD_E      (u_int entry);
 389
 390 void    sa1_cache_syncI         (void);
 391 void    sa1_cache_cleanID_rng   (vm_offset_t start, vm_size_t end);
 392 void    sa1_cache_cleanD_rng    (vm_offset_t start, vm_size_t end);
 393 void    sa1_cache_purgeID_rng   (vm_offset_t start, vm_size_t end);
 394 void    sa1_cache_purgeD_rng    (vm_offset_t start, vm_size_t end);
 395 void    sa1_cache_syncI_rng     (vm_offset_t start, vm_size_t end);
 396
 397 #endif
 398
 399 #ifdef CPU_ARM9
 400 void    arm9_setttb             (u_int);
 401
 402 void    arm9_tlb_flushID_SE     (u_int va);
 403
 404 void    arm9_icache_sync_all    (void);
 405 void    arm9_icache_sync_range  (vm_offset_t, vm_size_t);
 406
 407 void    arm9_dcache_wbinv_all   (void);
 408 void    arm9_dcache_wbinv_range (vm_offset_t, vm_size_t);
 409 void    arm9_dcache_inv_range   (vm_offset_t, vm_size_t);
 410 void    arm9_dcache_wb_range    (vm_offset_t, vm_size_t);
 411
 412 void    arm9_idcache_wbinv_all  (void);
 413 void    arm9_idcache_wbinv_range (vm_offset_t, vm_size_t);
 414
 415 void    arm9_context_switch     (void);
 416
 417 void    arm9_setup              (char *string);
 418
 419 extern unsigned arm9_dcache_sets_max;
 420 extern unsigned arm9_dcache_sets_inc;
 421 extern unsigned arm9_dcache_index_max;
 422 extern unsigned arm9_dcache_index_inc;
 423 #endif
 424
 425 #if defined(CPU_ARM9E) || defined(CPU_ARM10)
 426 void    arm10_setttb            (u_int);
 427
 428 void    arm10_tlb_flushID_SE    (u_int);
 429 void    arm10_tlb_flushI_SE     (u_int);
 430
 431 void    arm10_icache_sync_all   (void);
 432 void    arm10_icache_sync_range (vm_offset_t, vm_size_t);
 433
 434 void    arm10_dcache_wbinv_all  (void);
 435 void    arm10_dcache_wbinv_range (vm_offset_t, vm_size_t);
 436 void    arm10_dcache_inv_range  (vm_offset_t, vm_size_t);
 437 void    arm10_dcache_wb_range   (vm_offset_t, vm_size_t);
 438
 439 void    arm10_idcache_wbinv_all (void);
 440 void    arm10_idcache_wbinv_range (vm_offset_t, vm_size_t);
 441
 442 void    arm10_context_switch    (void);
 443
 444 void    arm10_setup             (char *string);
 445
 446 extern unsigned arm10_dcache_sets_max;
 447 extern unsigned arm10_dcache_sets_inc;
 448 extern unsigned arm10_dcache_index_max;
 449 extern unsigned arm10_dcache_index_inc;
 450
 451 u_int   sheeva_control_ext              (u_int, u_int);
 452 void    sheeva_cpu_sleep                (int);
 453 void    sheeva_setttb                   (u_int);
 454 void    sheeva_dcache_wbinv_range       (vm_offset_t, vm_size_t);
 455 void    sheeva_dcache_inv_range         (vm_offset_t, vm_size_t);
 456 void    sheeva_dcache_wb_range          (vm_offset_t, vm_size_t);
 457 void    sheeva_idcache_wbinv_range      (vm_offset_t, vm_size_t);
 458
 459 void    sheeva_l2cache_wbinv_range      (vm_offset_t, vm_size_t);
 460 void    sheeva_l2cache_inv_range        (vm_offset_t, vm_size_t);
 461 void    sheeva_l2cache_wb_range         (vm_offset_t, vm_size_t);
 462 void    sheeva_l2cache_wbinv_all        (void);
 463 #endif
 464
 465 #if defined(CPU_ARM1136) || defined(CPU_ARM1176) || \
 466         defined(CPU_MV_PJ4B) || defined(CPU_CORTEXA)
 467 void    arm11_setttb            (u_int);
 468 void    arm11_sleep             (int);
 469
 470 void    arm11_tlb_flushID_SE    (u_int);
 471 void    arm11_tlb_flushI_SE     (u_int);
 472
 473 void    arm11_context_switch    (void);
 474
 475 void    arm11_setup             (char *string);
 476 void    arm11_tlb_flushID       (void);
 477 void    arm11_tlb_flushI        (void);
 478 void    arm11_tlb_flushD        (void);
 479 void    arm11_tlb_flushD_SE     (u_int va);
 480
 481 void    arm11_drain_writebuf    (void);
 482
 483 void    pj4b_setttb                     (u_int);
 484
 485 void    pj4b_drain_readbuf              (void);
 486 void    pj4b_flush_brnchtgt_all         (void);
 487 void    pj4b_flush_brnchtgt_va          (u_int);
 488 void    pj4b_sleep                      (int);
 489
 490 void    armv6_icache_sync_all           (void);
 491 void    armv6_icache_sync_range         (vm_offset_t, vm_size_t);
 492
 493 void    armv6_dcache_wbinv_all          (void);
 494 void    armv6_dcache_wbinv_range        (vm_offset_t, vm_size_t);
 495 void    armv6_dcache_inv_range          (vm_offset_t, vm_size_t);
 496 void    armv6_dcache_wb_range           (vm_offset_t, vm_size_t);
 497
 498 void    armv6_idcache_wbinv_all         (void);
 499 void    armv6_idcache_wbinv_range       (vm_offset_t, vm_size_t);
 500
 501 void    armv7_setttb                    (u_int);
 502 void    armv7_tlb_flushID               (void);
 503 void    armv7_tlb_flushID_SE            (u_int);
 504 void    armv7_icache_sync_range         (vm_offset_t, vm_size_t);
 505 void    armv7_idcache_wbinv_range       (vm_offset_t, vm_size_t);
 506 void    armv7_dcache_wbinv_all          (void);
 507 void    armv7_idcache_wbinv_all         (void);
 508 void    armv7_dcache_wbinv_range        (vm_offset_t, vm_size_t);
 509 void    armv7_dcache_inv_range          (vm_offset_t, vm_size_t);
 510 void    armv7_dcache_wb_range           (vm_offset_t, vm_size_t);
 511 void    armv7_cpu_sleep                 (int);
 512 void    armv7_setup                     (char *string);
 513 void    armv7_context_switch            (void);
 514 void    armv7_drain_writebuf            (void);
 515 void    armv7_sev                       (void);
 516 u_int   armv7_auxctrl                   (u_int, u_int);
 517 void    pj4bv7_setup                    (char *string);
 518 void    pj4b_config                     (void);
 519
 520 int     get_core_id                     (void);
 521
 522 void    armadaxp_idcache_wbinv_all      (void);
 523
 524 void    cortexa_setup                   (char *);
 525 #endif
 526
 527 #if defined(CPU_ARM1136) || defined(CPU_ARM1176)
 528 void    arm11x6_setttb                  (u_int);
 529 void    arm11x6_idcache_wbinv_all       (void);
 530 void    arm11x6_dcache_wbinv_all        (void);
 531 void    arm11x6_icache_sync_all         (void);
 532 void    arm11x6_flush_prefetchbuf       (void);
 533 void    arm11x6_icache_sync_range       (vm_offset_t, vm_size_t);
 534 void    arm11x6_idcache_wbinv_range     (vm_offset_t, vm_size_t);
 535 void    arm11x6_setup                   (char *string);
 536 void    arm11x6_sleep                   (int);  /* no ref. for errata */
 537 #endif
 538 #if defined(CPU_ARM1136)
 539 void    arm1136_sleep_rev0              (int);  /* for errata 336501 */
 540 #endif
 541
 542 #if defined(CPU_ARM9E) || defined (CPU_ARM10)
 543 void    armv5_ec_setttb(u_int);
 544
 545 void    armv5_ec_icache_sync_all(void);
 546 void    armv5_ec_icache_sync_range(vm_offset_t, vm_size_t);
 547
 548 void    armv5_ec_dcache_wbinv_all(void);
 549 void    armv5_ec_dcache_wbinv_range(vm_offset_t, vm_size_t);
 550 void    armv5_ec_dcache_inv_range(vm_offset_t, vm_size_t);
 551 void    armv5_ec_dcache_wb_range(vm_offset_t, vm_size_t);
 552
 553 void    armv5_ec_idcache_wbinv_all(void);
 554 void    armv5_ec_idcache_wbinv_range(vm_offset_t, vm_size_t);
 555 #endif
 556
 557 #if defined (CPU_ARM10)
 558 void    armv5_setttb(u_int);
 559
 560 void    armv5_icache_sync_all(void);
 561 void    armv5_icache_sync_range(vm_offset_t, vm_size_t);
 562
 563 void    armv5_dcache_wbinv_all(void);
 564 void    armv5_dcache_wbinv_range(vm_offset_t, vm_size_t);
 565 void    armv5_dcache_inv_range(vm_offset_t, vm_size_t);
 566 void    armv5_dcache_wb_range(vm_offset_t, vm_size_t);
 567
 568 void    armv5_idcache_wbinv_all(void);
 569 void    armv5_idcache_wbinv_range(vm_offset_t, vm_size_t);
 570
 571 extern unsigned armv5_dcache_sets_max;
 572 extern unsigned armv5_dcache_sets_inc;
 573 extern unsigned armv5_dcache_index_max;
 574 extern unsigned armv5_dcache_index_inc;
 575 #endif
 576
 577 #if defined(CPU_ARM9) || defined(CPU_ARM9E) || defined(CPU_ARM10) ||    \
 578   defined(CPU_SA110) || defined(CPU_SA1100) || defined(CPU_SA1110) ||   \
 579   defined(CPU_XSCALE_80200) || defined(CPU_XSCALE_80321) ||             \
 580   defined(CPU_FA526) || defined(CPU_FA626TE) ||                         \
 581   defined(CPU_XSCALE_PXA2X0) || defined(CPU_XSCALE_IXP425) ||           \
 582   defined(CPU_XSCALE_80219) || defined(CPU_XSCALE_81342)
 583
 584 void    armv4_tlb_flushID       (void);
 585 void    armv4_tlb_flushI        (void);
 586 void    armv4_tlb_flushD        (void);
 587 void    armv4_tlb_flushD_SE     (u_int va);
 588
 589 void    armv4_drain_writebuf    (void);
 590 #endif
 591
 592 #if defined(CPU_IXP12X0)
 593 void    ixp12x0_drain_readbuf   (void);
 594 void    ixp12x0_context_switch  (void);
 595 void    ixp12x0_setup           (char *string);
 596 #endif
 597
 598 #if defined(CPU_XSCALE_80200) || defined(CPU_XSCALE_80321) ||   \
 599   defined(CPU_XSCALE_PXA2X0) || defined(CPU_XSCALE_IXP425) ||   \
 600   defined(CPU_XSCALE_80219) || defined(CPU_XSCALE_81342)
 601 void    xscale_cpwait           (void);
 602
 603 void    xscale_cpu_sleep        (int mode);
 604
 605 u_int   xscale_control          (u_int clear, u_int bic);
 606
 607 void    xscale_setttb           (u_int ttb);
 608
 609 void    xscale_tlb_flushID_SE   (u_int va);
 610
 611 void    xscale_cache_flushID    (void);
 612 void    xscale_cache_flushI     (void);
 613 void    xscale_cache_flushD     (void);
 614 void    xscale_cache_flushD_SE  (u_int entry);
 615
 616 void    xscale_cache_cleanID    (void);
 617 void    xscale_cache_cleanD     (void);
 618 void    xscale_cache_cleanD_E   (u_int entry);
 619
 620 void    xscale_cache_clean_minidata (void);
 621
 622 void    xscale_cache_purgeID    (void);
 623 void    xscale_cache_purgeID_E  (u_int entry);
 624 void    xscale_cache_purgeD     (void);
 625 void    xscale_cache_purgeD_E   (u_int entry);
 626
 627 void    xscale_cache_syncI      (void);
 628 void    xscale_cache_cleanID_rng (vm_offset_t start, vm_size_t end);
 629 void    xscale_cache_cleanD_rng (vm_offset_t start, vm_size_t end);
 630 void    xscale_cache_purgeID_rng (vm_offset_t start, vm_size_t end);
 631 void    xscale_cache_purgeD_rng (vm_offset_t start, vm_size_t end);
 632 void    xscale_cache_syncI_rng  (vm_offset_t start, vm_size_t end);
 633 void    xscale_cache_flushD_rng (vm_offset_t start, vm_size_t end);
 634
 635 void    xscale_context_switch   (void);
 636
 637 void    xscale_setup            (char *string);
 638 #endif  /* CPU_XSCALE_80200 || CPU_XSCALE_80321 || CPU_XSCALE_PXA2X0 || CPU_XSCALE_IXP425
 639            CPU_XSCALE_80219 */
 640
 641 #ifdef  CPU_XSCALE_81342
 642
 643 void    xscalec3_l2cache_purge  (void);
 644 void    xscalec3_cache_purgeID  (void);
 645 void    xscalec3_cache_purgeD   (void);
 646 void    xscalec3_cache_cleanID  (void);
 647 void    xscalec3_cache_cleanD   (void);
 648 void    xscalec3_cache_syncI    (void);
 649
 650 void    xscalec3_cache_purgeID_rng      (vm_offset_t start, vm_size_t end);
 651 void    xscalec3_cache_purgeD_rng       (vm_offset_t start, vm_size_t end);
 652 void    xscalec3_cache_cleanID_rng      (vm_offset_t start, vm_size_t end);
 653 void    xscalec3_cache_cleanD_rng       (vm_offset_t start, vm_size_t end);
 654 void    xscalec3_cache_syncI_rng        (vm_offset_t start, vm_size_t end);
 655
 656 void    xscalec3_l2cache_flush_rng      (vm_offset_t, vm_size_t);
 657 void    xscalec3_l2cache_clean_rng      (vm_offset_t start, vm_size_t end);
 658 void    xscalec3_l2cache_purge_rng      (vm_offset_t start, vm_size_t end);
 659
 660
 661 void    xscalec3_setttb         (u_int ttb);
 662 void    xscalec3_context_switch (void);
 663
 664 #endif /* CPU_XSCALE_81342 */
 665
 666 #define tlb_flush       cpu_tlb_flushID
 667 #define setttb          cpu_setttb
 668 #define drain_writebuf  cpu_drain_writebuf
 669
 670 /*
 671  * Macros for manipulating CPU interrupts
 672  */
 673 static __inline u_int32_t __set_cpsr_c(u_int bic, u_int eor) __attribute__((__unused__));
 674
 675 static __inline u_int32_t
 676 __set_cpsr_c(u_int bic, u_int eor)
 677 {
 678         u_int32_t       tmp, ret;
 679
 680         __asm __volatile(
 681                 "mrs     %0, cpsr\n"    /* Get the CPSR */
 682                 "bic     %1, %0, %2\n"  /* Clear bits */
 683                 "eor     %1, %1, %3\n"  /* XOR bits */
 684                 "msr     cpsr_c, %1\n"  /* Set the control field of CPSR */
 685         : "=&r" (ret), "=&r" (tmp)
 686         : "r" (bic), "r" (eor) : "memory");
 687
 688         return ret;
 689 }
 690
 691 #define ARM_CPSR_F32    (1 << 6)        /* FIQ disable */
 692 #define ARM_CPSR_I32    (1 << 7)        /* IRQ disable */
 693
 694 #define disable_interrupts(mask)                                        \
 695         (__set_cpsr_c((mask) & (ARM_CPSR_I32 | ARM_CPSR_F32),           \
 696                       (mask) & (ARM_CPSR_I32 | ARM_CPSR_F32)))
 697
 698 #define enable_interrupts(mask)                                         \
 699         (__set_cpsr_c((mask) & (ARM_CPSR_I32 | ARM_CPSR_F32), 0))
 700
 701 #define restore_interrupts(old_cpsr)                                    \
 702         (__set_cpsr_c((ARM_CPSR_I32 | ARM_CPSR_F32),                    \
 703                       (old_cpsr) & (ARM_CPSR_I32 | ARM_CPSR_F32)))
 704
 705 static __inline register_t
 706 intr_disable(void)
 707 {
 708         register_t s;
 709
 710         s = disable_interrupts(ARM_CPSR_I32 | ARM_CPSR_F32);
 711         return (s);
 712 }
 713
 714 static __inline void
 715 intr_restore(register_t s)
 716 {
 717
 718         restore_interrupts(s);
 719 }
 720
 721 /* Functions to manipulate the CPSR. */
 722 u_int   SetCPSR(u_int bic, u_int eor);
 723 u_int   GetCPSR(void);
 724
 725 /*
 726  * Functions to manipulate cpu r13
 727  * (in arm/arm32/setstack.S)
 728  */
 729
 730 void set_stackptr       (u_int mode, u_int address);
 731 u_int get_stackptr      (u_int mode);
 732
 733 /*
 734  * Miscellany
 735  */
 736
 737 int get_pc_str_offset   (void);
 738
 739 /*
 740  * CPU functions from locore.S
 741  */
 742
 743 void cpu_reset          (void) __attribute__((__noreturn__));
 744
 745 /*
 746  * Cache info variables.
 747  */
 748
 749 /* PRIMARY CACHE VARIABLES */
 750 extern int      arm_picache_size;
 751 extern int      arm_picache_line_size;
 752 extern int      arm_picache_ways;
 753
 754 extern int      arm_pdcache_size;       /* and unified */
 755 extern int      arm_pdcache_line_size;
 756 extern int      arm_pdcache_ways;
 757
 758 extern int      arm_pcache_type;
 759 extern int      arm_pcache_unified;
 760
 761 extern int      arm_dcache_align;
 762 extern int      arm_dcache_align_mask;
 763
 764 extern u_int    arm_cache_level;
 765 extern u_int    arm_cache_loc;
 766 extern u_int    arm_cache_type[14];
 767
 768 #endif  /* _KERNEL */
 769 #endif  /* _MACHINE_CPUFUNC_H_ */
 770
 771 /* End of cpufunc.h */