sys/dev/ata/chipsets/ata-intel.c

   1 /*-
   2  * Copyright (c) 1998 - 2008 Søren Schmidt <sos@FreeBSD.org>
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer,
  10  *    without modification, immediately at the beginning of the file.
  11  * 2. Redistributions in binary form must reproduce the above copyright
  12  *    notice, this list of conditions and the following disclaimer in the
  13  *    documentation and/or other materials provided with the distribution.
  14  *
  15  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR ``AS IS'' AND ANY EXPRESS OR
  16  * IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES
  17  * OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED.
  18  * IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR ANY DIRECT, INDIRECT,
  19  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT
  20  * NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  21  * DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  22  * THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  23  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF
  24  * THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  25  */
  26
  27 #include <sys/cdefs.h>
  28 __FBSDID("$FreeBSD$");
  29
  30 #include "opt_ata.h"
  31 #include <sys/param.h>
  32 #include <sys/module.h>
  33 #include <sys/systm.h>
  34 #include <sys/kernel.h>
  35 #include <sys/ata.h>
  36 #include <sys/bus.h>
  37 #include <sys/endian.h>
  38 #include <sys/malloc.h>
  39 #include <sys/lock.h>
  40 #include <sys/mutex.h>
  41 #include <sys/sema.h>
  42 #include <sys/taskqueue.h>
  43 #include <vm/uma.h>
  44 #include <machine/stdarg.h>
  45 #include <machine/resource.h>
  46 #include <machine/bus.h>
  47 #include <sys/rman.h>
  48 #include <dev/pci/pcivar.h>
  49 #include <dev/pci/pcireg.h>
  50 #include <dev/ata/ata-all.h>
  51 #include <dev/ata/ata-pci.h>
  52 #include <ata_if.h>
  53
  54 /* local prototypes */
  55 static int ata_intel_chipinit(device_t dev);
  56 static int ata_intel_chipdeinit(device_t dev);
  57 static int ata_intel_ch_attach(device_t dev);
  58 static void ata_intel_reset(device_t dev);
  59 static int ata_intel_old_setmode(device_t dev, int target, int mode);
  60 static int ata_intel_new_setmode(device_t dev, int target, int mode);
  61 static int ata_intel_sch_setmode(device_t dev, int target, int mode);
  62 static int ata_intel_sata_getrev(device_t dev, int target);
  63 static int ata_intel_sata_status(device_t dev);
  64 static int ata_intel_sata_ahci_read(device_t dev, int port,
  65     int reg, u_int32_t *result);
  66 static int ata_intel_sata_cscr_read(device_t dev, int port,
  67     int reg, u_int32_t *result);
  68 static int ata_intel_sata_sidpr_read(device_t dev, int port,
  69     int reg, u_int32_t *result);
  70 static int ata_intel_sata_ahci_write(device_t dev, int port,
  71     int reg, u_int32_t result);
  72 static int ata_intel_sata_cscr_write(device_t dev, int port,
  73     int reg, u_int32_t result);
  74 static int ata_intel_sata_sidpr_write(device_t dev, int port,
  75     int reg, u_int32_t result);
  76 static int ata_intel_31244_ch_attach(device_t dev);
  77 static int ata_intel_31244_ch_detach(device_t dev);
  78 static int ata_intel_31244_status(device_t dev);
  79 static void ata_intel_31244_tf_write(struct ata_request *request);
  80 static void ata_intel_31244_reset(device_t dev);
  81
  82 /* misc defines */
  83 #define INTEL_AHCI      1
  84 #define INTEL_ICH5      2
  85 #define INTEL_6CH       4
  86 #define INTEL_6CH2      8
  87 #define INTEL_ICH7      16
  88
  89 struct ata_intel_data {
  90         struct mtx      lock;
  91         u_char          smap[4];
  92 };
  93
  94 #define ATA_INTEL_SMAP(ctlr, ch) \
  95     &((struct ata_intel_data *)((ctlr)->chipset_data))->smap[(ch)->unit * 2]
  96 #define ATA_INTEL_LOCK(ctlr) \
  97     mtx_lock(&((struct ata_intel_data *)((ctlr)->chipset_data))->lock)
  98 #define ATA_INTEL_UNLOCK(ctlr) \
  99     mtx_unlock(&((struct ata_intel_data *)((ctlr)->chipset_data))->lock)
 100
 101 /*
 102  * Intel chipset support functions
 103  */
 104 static int
 105 ata_intel_probe(device_t dev)
 106 {
 107     struct ata_pci_controller *ctlr = device_get_softc(dev);
 108     static const struct ata_chip_id ids[] =
 109     {{ ATA_I82371FB,     0,          0, 2, ATA_WDMA2, "PIIX" },
 110      { ATA_I82371SB,     0,          0, 2, ATA_WDMA2, "PIIX3" },
 111      { ATA_I82371AB,     0,          0, 2, ATA_UDMA2, "PIIX4" },
 112      { ATA_I82443MX,     0,          0, 2, ATA_UDMA2, "PIIX4" },
 113      { ATA_I82451NX,     0,          0, 2, ATA_UDMA2, "PIIX4" },
 114      { ATA_I82801AB,     0,          0, 2, ATA_UDMA2, "ICH0" },
 115      { ATA_I82801AA,     0,          0, 2, ATA_UDMA4, "ICH" },
 116      { ATA_I82372FB,     0,          0, 2, ATA_UDMA4, "ICH" },
 117      { ATA_I82801BA,     0,          0, 2, ATA_UDMA5, "ICH2" },
 118      { ATA_I82801BA_1,   0,          0, 2, ATA_UDMA5, "ICH2" },
 119      { ATA_I82801CA,     0,          0, 2, ATA_UDMA5, "ICH3" },
 120      { ATA_I82801CA_1,   0,          0, 2, ATA_UDMA5, "ICH3" },
 121      { ATA_I82801DB,     0,          0, 2, ATA_UDMA5, "ICH4" },
 122      { ATA_I82801DB_1,   0,          0, 2, ATA_UDMA5, "ICH4" },
 123      { ATA_I82801EB,     0,          0, 2, ATA_UDMA5, "ICH5" },
 124      { ATA_I82801EB_S1,  0, INTEL_ICH5, 2, ATA_SA150, "ICH5" },
 125      { ATA_I82801EB_R1,  0, INTEL_ICH5, 2, ATA_SA150, "ICH5" },
 126      { ATA_I6300ESB,     0,          0, 2, ATA_UDMA5, "6300ESB" },
 127      { ATA_I6300ESB_S1,  0, INTEL_ICH5, 2, ATA_SA150, "6300ESB" },
 128      { ATA_I6300ESB_R1,  0, INTEL_ICH5, 2, ATA_SA150, "6300ESB" },
 129      { ATA_I82801FB,     0,          0, 2, ATA_UDMA5, "ICH6" },
 130      { ATA_I82801FB_S1,  0, INTEL_AHCI, 0, ATA_SA150, "ICH6" },
 131      { ATA_I82801FB_R1,  0, INTEL_AHCI, 0, ATA_SA150, "ICH6" },
 132      { ATA_I82801FBM,    0, INTEL_AHCI, 0, ATA_SA150, "ICH6M" },
 133      { ATA_I82801GB,     0,          0, 1, ATA_UDMA5, "ICH7" },
 134      { ATA_I82801GB_S1,  0, INTEL_ICH7, 0, ATA_SA300, "ICH7" },
 135      { ATA_I82801GB_R1,  0, INTEL_AHCI, 0, ATA_SA300, "ICH7" },
 136      { ATA_I82801GB_AH,  0, INTEL_AHCI, 0, ATA_SA300, "ICH7" },
 137      { ATA_I82801GBM_S1, 0, INTEL_ICH7, 0, ATA_SA150, "ICH7M" },
 138      { ATA_I82801GBM_R1, 0, INTEL_AHCI, 0, ATA_SA150, "ICH7M" },
 139      { ATA_I82801GBM_AH, 0, INTEL_AHCI, 0, ATA_SA150, "ICH7M" },
 140      { ATA_I63XXESB2,    0,          0, 1, ATA_UDMA5, "63XXESB2" },
 141      { ATA_I63XXESB2_S1, 0,          0, 0, ATA_SA300, "63XXESB2" },
 142      { ATA_I63XXESB2_S2, 0, INTEL_AHCI, 0, ATA_SA300, "63XXESB2" },
 143      { ATA_I63XXESB2_R1, 0, INTEL_AHCI, 0, ATA_SA300, "63XXESB2" },
 144      { ATA_I63XXESB2_R2, 0, INTEL_AHCI, 0, ATA_SA300, "63XXESB2" },
 145      { ATA_I82801HB_S1,  0, INTEL_6CH,  0, ATA_SA300, "ICH8" },
 146      { ATA_I82801HB_S2,  0, INTEL_6CH2, 0, ATA_SA300, "ICH8" },
 147      { ATA_I82801HB_R1,  0, INTEL_AHCI, 0, ATA_SA300, "ICH8" },
 148      { ATA_I82801HB_AH4, 0, INTEL_AHCI, 0, ATA_SA300, "ICH8" },
 149      { ATA_I82801HB_AH6, 0, INTEL_AHCI, 0, ATA_SA300, "ICH8" },
 150      { ATA_I82801HBM,    0,          0, 1, ATA_UDMA5, "ICH8M" },
 151      { ATA_I82801HBM_S1, 0, INTEL_6CH,  0, ATA_SA300, "ICH8M" },
 152      { ATA_I82801HBM_S2, 0, INTEL_AHCI, 0, ATA_SA300, "ICH8M" },
 153      { ATA_I82801HBM_S3, 0, INTEL_AHCI, 0, ATA_SA300, "ICH8M" },
 154      { ATA_I82801IB_S1,  0, INTEL_6CH,  0, ATA_SA300, "ICH9" },
 155      { ATA_I82801IB_S2,  0, INTEL_6CH2, 0, ATA_SA300, "ICH9" },
 156      { ATA_I82801IB_S3,  0, INTEL_6CH2, 0, ATA_SA300, "ICH9" },
 157      { ATA_I82801IB_AH4, 0, INTEL_AHCI, 0, ATA_SA300, "ICH9" },
 158      { ATA_I82801IB_AH6, 0, INTEL_AHCI, 0, ATA_SA300, "ICH9" },
 159      { ATA_I82801IB_R1,  0, INTEL_AHCI, 0, ATA_SA300, "ICH9" },
 160      { ATA_I82801IBM_S1, 0, INTEL_6CH2, 0, ATA_SA300, "ICH9M" },
 161      { ATA_I82801IBM_AH, 0, INTEL_AHCI, 0, ATA_SA300, "ICH9M" },
 162      { ATA_I82801IBM_R1, 0, INTEL_AHCI, 0, ATA_SA300, "ICH9M" },
 163      { ATA_I82801IBM_S2, 0, INTEL_6CH2, 0, ATA_SA300, "ICH9M" },
 164      { ATA_I82801JIB_S1, 0, INTEL_6CH,  0, ATA_SA300, "ICH10" },
 165      { ATA_I82801JIB_AH, 0, INTEL_AHCI, 0, ATA_SA300, "ICH10" },
 166      { ATA_I82801JIB_R1, 0, INTEL_AHCI, 0, ATA_SA300, "ICH10" },
 167      { ATA_I82801JIB_S2, 0, INTEL_6CH2, 0, ATA_SA300, "ICH10" },
 168      { ATA_I82801JD_S1,  0, INTEL_6CH,  0, ATA_SA300, "ICH10" },
 169      { ATA_I82801JD_AH,  0, INTEL_AHCI, 0, ATA_SA300, "ICH10" },
 170      { ATA_I82801JD_R1,  0, INTEL_AHCI, 0, ATA_SA300, "ICH10" },
 171      { ATA_I82801JD_S2,  0, INTEL_6CH2, 0, ATA_SA300, "ICH10" },
 172      { ATA_I82801JI_S1,  0, INTEL_6CH,  0, ATA_SA300, "ICH10" },
 173      { ATA_I82801JI_AH,  0, INTEL_AHCI, 0, ATA_SA300, "ICH10" },
 174      { ATA_I82801JI_R1,  0, INTEL_AHCI, 0, ATA_SA300, "ICH10" },
 175      { ATA_I82801JI_S2,  0, INTEL_6CH2, 0, ATA_SA300, "ICH10" },
 176      { ATA_5Series_S1,   0, INTEL_6CH,  0, ATA_SA300, "5 Series/3400 Series PCH" },
 177      { ATA_5Series_S2,   0, INTEL_6CH2, 0, ATA_SA300, "5 Series/3400 Series PCH" },
 178      { ATA_5Series_AH1,  0, INTEL_AHCI, 0, ATA_SA300, "5 Series/3400 Series PCH" },
 179      { ATA_5Series_AH2,  0, INTEL_AHCI, 0, ATA_SA300, "5 Series/3400 Series PCH" },
 180      { ATA_5Series_R1,   0, INTEL_AHCI, 0, ATA_SA300, "5 Series/3400 Series PCH" },
 181      { ATA_5Series_S3,   0, INTEL_6CH2, 0, ATA_SA300, "5 Series/3400 Series PCH" },
 182      { ATA_5Series_S4,   0, INTEL_6CH,  0, ATA_SA300, "5 Series/3400 Series PCH" },
 183      { ATA_5Series_AH3,  0, INTEL_AHCI, 0, ATA_SA300, "5 Series/3400 Series PCH" },
 184      { ATA_5Series_R2,   0, INTEL_AHCI, 0, ATA_SA300, "5 Series/3400 Series PCH" },
 185      { ATA_5Series_S5,   0, INTEL_6CH2, 0, ATA_SA300, "5 Series/3400 Series PCH" },
 186      { ATA_5Series_S6,   0, INTEL_6CH,  0, ATA_SA300, "5 Series/3400 Series PCH" },
 187      { ATA_5Series_AH4,  0, INTEL_AHCI, 0, ATA_SA300, "5 Series/3400 Series PCH" },
 188      { ATA_CPT_S1,       0, INTEL_6CH,  0, ATA_SA300, "Cougar Point" },
 189      { ATA_CPT_S2,       0, INTEL_6CH,  0, ATA_SA300, "Cougar Point" },
 190      { ATA_CPT_AH1,      0, INTEL_AHCI, 0, ATA_SA300, "Cougar Point" },
 191      { ATA_CPT_AH2,      0, INTEL_AHCI, 0, ATA_SA300, "Cougar Point" },
 192      { ATA_CPT_R1,       0, INTEL_AHCI, 0, ATA_SA300, "Cougar Point" },
 193      { ATA_CPT_R2,       0, INTEL_AHCI, 0, ATA_SA300, "Cougar Point" },
 194      { ATA_CPT_S3,       0, INTEL_6CH2, 0, ATA_SA300, "Cougar Point" },
 195      { ATA_CPT_S4,       0, INTEL_6CH2, 0, ATA_SA300, "Cougar Point" },
 196      { ATA_PBG_S1,       0, INTEL_6CH,  0, ATA_SA300, "Patsburg" },
 197      { ATA_PBG_AH1,      0, INTEL_AHCI, 0, ATA_SA300, "Patsburg" },
 198      { ATA_PBG_R1,       0, INTEL_AHCI, 0, ATA_SA300, "Patsburg" },
 199      { ATA_PBG_R2,       0, INTEL_AHCI, 0, ATA_SA300, "Patsburg" },
 200      { ATA_PBG_R3,       0, INTEL_AHCI, 0, ATA_SA300, "Patsburg" },
 201      { ATA_PBG_S2,       0, INTEL_6CH2, 0, ATA_SA300, "Patsburg" },
 202      { ATA_PPT_S1,       0, INTEL_6CH,  0, ATA_SA300, "Panther Point" },
 203      { ATA_PPT_S2,       0, INTEL_6CH,  0, ATA_SA300, "Panther Point" },
 204      { ATA_PPT_AH1,      0, INTEL_AHCI, 0, ATA_SA300, "Panther Point" },
 205      { ATA_PPT_AH2,      0, INTEL_AHCI, 0, ATA_SA300, "Panther Point" },
 206      { ATA_PPT_R1,       0, INTEL_AHCI, 0, ATA_SA300, "Panther Point" },
 207      { ATA_PPT_R2,       0, INTEL_AHCI, 0, ATA_SA300, "Panther Point" },
 208      { ATA_PPT_R3,       0, INTEL_AHCI, 0, ATA_SA300, "Panther Point" },
 209      { ATA_PPT_R4,       0, INTEL_AHCI, 0, ATA_SA300, "Panther Point" },
 210      { ATA_PPT_S3,       0, INTEL_6CH2, 0, ATA_SA300, "Panther Point" },
 211      { ATA_PPT_S4,       0, INTEL_6CH2, 0, ATA_SA300, "Panther Point" },
 212      { ATA_PPT_R5,       0, INTEL_AHCI, 0, ATA_SA300, "Panther Point" },
 213      { ATA_PPT_R6,       0, INTEL_AHCI, 0, ATA_SA300, "Panther Point" },
 214      { ATA_LPT_S1,       0, INTEL_6CH,  0, ATA_SA300, "Lynx Point" },
 215      { ATA_LPT_S2,       0, INTEL_6CH,  0, ATA_SA300, "Lynx Point" },
 216      { ATA_LPT_AH1,      0, INTEL_AHCI, 0, ATA_SA300, "Lynx Point" },
 217      { ATA_LPT_AH2,      0, INTEL_AHCI, 0, ATA_SA300, "Lynx Point" },
 218      { ATA_LPT_R1,       0, INTEL_AHCI, 0, ATA_SA300, "Lynx Point" },
 219      { ATA_LPT_R2,       0, INTEL_AHCI, 0, ATA_SA300, "Lynx Point" },
 220      { ATA_LPT_R3,       0, INTEL_AHCI, 0, ATA_SA300, "Lynx Point" },
 221      { ATA_LPT_R4,       0, INTEL_AHCI, 0, ATA_SA300, "Lynx Point" },
 222      { ATA_LPT_S3,       0, INTEL_6CH2, 0, ATA_SA300, "Lynx Point" },
 223      { ATA_LPT_S4,       0, INTEL_6CH2, 0, ATA_SA300, "Lynx Point" },
 224      { ATA_LPT_R5,       0, INTEL_AHCI, 0, ATA_SA300, "Lynx Point" },
 225      { ATA_LPT_R6,       0, INTEL_AHCI, 0, ATA_SA300, "Lynx Point" },
 226      { ATA_I31244,       0,          0, 2, ATA_SA150, "31244" },
 227      { ATA_ISCH,         0,          0, 1, ATA_UDMA5, "SCH" },
 228      { ATA_DH89XXCC,     0, INTEL_AHCI, 0, ATA_SA300, "DH89xxCC" },
 229      { 0, 0, 0, 0, 0, 0}};
 230
 231     if (pci_get_vendor(dev) != ATA_INTEL_ID)
 232         return ENXIO;
 233
 234     if (!(ctlr->chip = ata_match_chip(dev, ids)))
 235         return ENXIO;
 236
 237     ata_set_desc(dev);
 238     ctlr->chipinit = ata_intel_chipinit;
 239     ctlr->chipdeinit = ata_intel_chipdeinit;
 240     return (BUS_PROBE_DEFAULT);
 241 }
 242
 243 static int
 244 ata_intel_chipinit(device_t dev)
 245 {
 246     struct ata_pci_controller *ctlr = device_get_softc(dev);
 247     struct ata_intel_data *data;
 248
 249     if (ata_setup_interrupt(dev, ata_generic_intr))
 250         return ENXIO;
 251
 252     data = malloc(sizeof(struct ata_intel_data), M_ATAPCI, M_WAITOK | M_ZERO);
 253     mtx_init(&data->lock, "Intel SATA lock", NULL, MTX_DEF);
 254     ctlr->chipset_data = (void *)data;
 255
 256     /* good old PIIX needs special treatment (not implemented) */
 257     if (ctlr->chip->chipid == ATA_I82371FB) {
 258         ctlr->setmode = ata_intel_old_setmode;
 259     }
 260
 261     /* the intel 31244 needs special care if in DPA mode */
 262     else if (ctlr->chip->chipid == ATA_I31244) {
 263         if (pci_get_subclass(dev) != PCIS_STORAGE_IDE) {
 264             ctlr->r_type2 = SYS_RES_MEMORY;
 265             ctlr->r_rid2 = PCIR_BAR(0);
 266             if (!(ctlr->r_res2 = bus_alloc_resource_any(dev, ctlr->r_type2,
 267                                                         &ctlr->r_rid2,
 268                                                         RF_ACTIVE)))
 269                 return ENXIO;
 270             ctlr->channels = 4;
 271             ctlr->ch_attach = ata_intel_31244_ch_attach;
 272             ctlr->ch_detach = ata_intel_31244_ch_detach;
 273             ctlr->reset = ata_intel_31244_reset;
 274         }
 275         ctlr->setmode = ata_sata_setmode;
 276         ctlr->getrev = ata_sata_getrev;
 277     }
 278     /* SCH */
 279     else if (ctlr->chip->chipid == ATA_ISCH) {
 280         ctlr->channels = 1;
 281         ctlr->ch_attach = ata_intel_ch_attach;
 282         ctlr->ch_detach = ata_pci_ch_detach;
 283         ctlr->setmode = ata_intel_sch_setmode;
 284     }
 285     /* non SATA intel chips goes here */
 286     else if (ctlr->chip->max_dma < ATA_SA150) {
 287         ctlr->channels = ctlr->chip->cfg2;
 288         ctlr->ch_attach = ata_intel_ch_attach;
 289         ctlr->ch_detach = ata_pci_ch_detach;
 290         ctlr->setmode = ata_intel_new_setmode;
 291     }
 292
 293     /* SATA parts can be either compat or AHCI */
 294     else {
 295         /* force all ports active "the legacy way" */
 296         pci_write_config(dev, 0x92, pci_read_config(dev, 0x92, 2) | 0x0f, 2);
 297
 298         ctlr->ch_attach = ata_intel_ch_attach;
 299         ctlr->ch_detach = ata_pci_ch_detach;
 300         ctlr->reset = ata_intel_reset;
 301
 302         /*
 303          * if we have AHCI capability and AHCI or RAID mode enabled
 304          * in BIOS we try for AHCI mode
 305          */
 306         if ((ctlr->chip->cfg1 & INTEL_AHCI) &&
 307             (pci_read_config(dev, 0x90, 1) & 0xc0) &&
 308             (ata_ahci_chipinit(dev) != ENXIO))
 309             return 0;
 310
 311         /* BAR(5) may point to SATA interface registers */
 312         if ((ctlr->chip->cfg1 & INTEL_ICH7)) {
 313                 ctlr->r_type2 = SYS_RES_MEMORY;
 314                 ctlr->r_rid2 = PCIR_BAR(5);
 315                 ctlr->r_res2 = bus_alloc_resource_any(dev, ctlr->r_type2,
 316                     &ctlr->r_rid2, RF_ACTIVE);
 317                 if (ctlr->r_res2 != NULL) {
 318                         /* Set SCRAE bit to enable registers access. */
 319                         pci_write_config(dev, 0x94,
 320                             pci_read_config(dev, 0x94, 4) | (1 << 9), 4);
 321                         /* Set Ports Implemented register bits. */
 322                         ATA_OUTL(ctlr->r_res2, 0x0C,
 323                             ATA_INL(ctlr->r_res2, 0x0C) | 0xf);
 324                 }
 325         /* Skip BAR(5) on ICH8M Apples, system locks up on access. */
 326         } else if (ctlr->chip->chipid != ATA_I82801HBM_S1 ||
 327             pci_get_subvendor(dev) != 0x106b) {
 328                 ctlr->r_type2 = SYS_RES_IOPORT;
 329                 ctlr->r_rid2 = PCIR_BAR(5);
 330                 ctlr->r_res2 = bus_alloc_resource_any(dev, ctlr->r_type2,
 331                     &ctlr->r_rid2, RF_ACTIVE);
 332         }
 333         if (ctlr->r_res2 != NULL ||
 334             (ctlr->chip->cfg1 & INTEL_ICH5))
 335                 ctlr->getrev = ata_intel_sata_getrev;
 336         ctlr->setmode = ata_sata_setmode;
 337     }
 338     return 0;
 339 }
 340
 341 static int
 342 ata_intel_chipdeinit(device_t dev)
 343 {
 344         struct ata_pci_controller *ctlr = device_get_softc(dev);
 345         struct ata_intel_data *data;
 346
 347         data = ctlr->chipset_data;
 348         mtx_destroy(&data->lock);
 349         free(data, M_ATAPCI);
 350         ctlr->chipset_data = NULL;
 351         return (0);
 352 }
 353
 354 static int
 355 ata_intel_ch_attach(device_t dev)
 356 {
 357         struct ata_pci_controller *ctlr;
 358         struct ata_channel *ch;
 359         u_char *smap;
 360         u_int map;
 361
 362         /* setup the usual register normal pci style */
 363         if (ata_pci_ch_attach(dev))
 364                 return (ENXIO);
 365
 366         ctlr = device_get_softc(device_get_parent(dev));
 367         ch = device_get_softc(dev);
 368
 369         /* if r_res2 is valid it points to SATA interface registers */
 370         if (ctlr->r_res2) {
 371                 ch->r_io[ATA_IDX_ADDR].res = ctlr->r_res2;
 372                 ch->r_io[ATA_IDX_ADDR].offset = 0x00;
 373                 ch->r_io[ATA_IDX_DATA].res = ctlr->r_res2;
 374                 ch->r_io[ATA_IDX_DATA].offset = 0x04;
 375         }
 376
 377         ch->flags |= ATA_ALWAYS_DMASTAT;
 378         if (ctlr->chip->max_dma >= ATA_SA150) {
 379                 smap = ATA_INTEL_SMAP(ctlr, ch);
 380                 map = pci_read_config(device_get_parent(dev), 0x90, 1);
 381                 if (ctlr->chip->cfg1 & INTEL_ICH5) {
 382                         map &= 0x07;
 383                         if ((map & 0x04) == 0) {
 384                                 ch->flags |= ATA_SATA;
 385                                 ch->flags |= ATA_NO_SLAVE;
 386                                 smap[0] = (map & 0x01) ^ ch->unit;
 387                                 smap[1] = 0;
 388                         } else if ((map & 0x02) == 0 && ch->unit == 0) {
 389                                 ch->flags |= ATA_SATA;
 390                                 smap[0] = (map & 0x01) ? 1 : 0;
 391                                 smap[1] = (map & 0x01) ? 0 : 1;
 392                         } else if ((map & 0x02) != 0 && ch->unit == 1) {
 393                                 ch->flags |= ATA_SATA;
 394                                 smap[0] = (map & 0x01) ? 1 : 0;
 395                                 smap[1] = (map & 0x01) ? 0 : 1;
 396                         }
 397                 } else if (ctlr->chip->cfg1 & INTEL_6CH2) {
 398                         ch->flags |= ATA_SATA;
 399                         ch->flags |= ATA_NO_SLAVE;
 400                         smap[0] = (ch->unit == 0) ? 0 : 1;
 401                         smap[1] = 0;
 402                 } else {
 403                         map &= 0x03;
 404                         if (map == 0x00) {
 405                                 ch->flags |= ATA_SATA;
 406                                 smap[0] = (ch->unit == 0) ? 0 : 1;
 407                                 smap[1] = (ch->unit == 0) ? 2 : 3;
 408                         } else if (map == 0x02 && ch->unit == 0) {
 409                                 ch->flags |= ATA_SATA;
 410                                 smap[0] = 0;
 411                                 smap[1] = 2;
 412                         } else if (map == 0x01 && ch->unit == 1) {
 413                                 ch->flags |= ATA_SATA;
 414                                 smap[0] = 1;
 415                                 smap[1] = 3;
 416                         }
 417                 }
 418                 if (ch->flags & ATA_SATA) {
 419                         if ((ctlr->chip->cfg1 & INTEL_ICH5)) {
 420                                 ch->flags |= ATA_PERIODIC_POLL;
 421                                 ch->hw.status = ata_intel_sata_status;
 422                                 ch->hw.pm_read = ata_intel_sata_cscr_read;
 423                                 ch->hw.pm_write = ata_intel_sata_cscr_write;
 424                         } else if (ctlr->r_res2) {
 425                                 ch->flags |= ATA_PERIODIC_POLL;
 426                                 ch->hw.status = ata_intel_sata_status;
 427                                 if ((ctlr->chip->cfg1 & INTEL_ICH7)) {
 428                                         ch->hw.pm_read = ata_intel_sata_ahci_read;
 429                                         ch->hw.pm_write = ata_intel_sata_ahci_write;
 430                                 } else {
 431                                         ch->hw.pm_read = ata_intel_sata_sidpr_read;
 432                                         ch->hw.pm_write = ata_intel_sata_sidpr_write;
 433                                 };
 434                         }
 435                         if (ch->hw.pm_write != NULL) {
 436                                 ata_sata_scr_write(ch, 0,
 437                                     ATA_SERROR, 0xffffffff);
 438                                 if ((ch->flags & ATA_NO_SLAVE) == 0) {
 439                                         ata_sata_scr_write(ch, 1,
 440                                             ATA_SERROR, 0xffffffff);
 441                                 }
 442                         }
 443                 } else
 444                         ctlr->setmode = ata_intel_new_setmode;
 445         } else if (ctlr->chip->chipid != ATA_ISCH)
 446                 ch->flags |= ATA_CHECKS_CABLE;
 447         return (0);
 448 }
 449
 450 static void
 451 ata_intel_reset(device_t dev)
 452 {
 453         device_t parent = device_get_parent(dev);
 454         struct ata_pci_controller *ctlr = device_get_softc(parent);
 455         struct ata_channel *ch = device_get_softc(dev);
 456         int mask, pshift, timeout, devs;
 457         u_char *smap;
 458         uint16_t pcs;
 459
 460         /* In combined mode, skip SATA stuff for PATA channel. */
 461         if ((ch->flags & ATA_SATA) == 0)
 462                 return (ata_generic_reset(dev));
 463
 464         /* Do hard-reset on respective SATA ports. */
 465         smap = ATA_INTEL_SMAP(ctlr, ch);
 466         mask = 1 << smap[0];
 467         if ((ch->flags & ATA_NO_SLAVE) == 0)
 468                 mask |= (1 << smap[1]);
 469         pci_write_config(parent, 0x92,
 470             pci_read_config(parent, 0x92, 2) & ~mask, 2);
 471         DELAY(10);
 472         pci_write_config(parent, 0x92,
 473             pci_read_config(parent, 0x92, 2) | mask, 2);
 474
 475         /* Wait up to 1 sec for "connect well". */
 476         if (ctlr->chip->cfg1 & (INTEL_6CH | INTEL_6CH2))
 477                 pshift = 8;
 478         else
 479                 pshift = 4;
 480         for (timeout = 0; timeout < 100 ; timeout++) {
 481                 pcs = (pci_read_config(parent, 0x92, 2) >> pshift) & mask;
 482                 if ((pcs == mask) && (ATA_IDX_INB(ch, ATA_STATUS) != 0xff))
 483                         break;
 484                 ata_udelay(10000);
 485         }
 486
 487         if (bootverbose)
 488                 device_printf(dev, "SATA reset: ports status=0x%02x\n", pcs);
 489         /* If any device found, do soft-reset. */
 490         if (ch->hw.pm_read != NULL) {
 491                 devs = ata_sata_phy_reset(dev, 0, 2) ? ATA_ATA_MASTER : 0;
 492                 if ((ch->flags & ATA_NO_SLAVE) == 0)
 493                         devs |= ata_sata_phy_reset(dev, 1, 2) ?
 494                             ATA_ATA_SLAVE : 0;
 495         } else {
 496                 devs = (pcs & (1 << smap[0])) ? ATA_ATA_MASTER : 0;
 497                 if ((ch->flags & ATA_NO_SLAVE) == 0)
 498                         devs |= (pcs & (1 << smap[1])) ?
 499                             ATA_ATA_SLAVE : 0;
 500         }
 501         if (devs) {
 502                 ata_generic_reset(dev);
 503                 /* Reset may give fake slave when only ATAPI master present. */
 504                 ch->devices &= (devs | (devs * ATA_ATAPI_MASTER));
 505         } else
 506                 ch->devices = 0;
 507 }
 508
 509 static int
 510 ata_intel_old_setmode(device_t dev, int target, int mode)
 511 {
 512         device_t parent = device_get_parent(dev);
 513         struct ata_pci_controller *ctlr = device_get_softc(parent);
 514
 515         mode = min(mode, ctlr->chip->max_dma);
 516         return (mode);
 517 }
 518
 519 static int
 520 ata_intel_new_setmode(device_t dev, int target, int mode)
 521 {
 522         device_t parent = device_get_parent(dev);
 523         struct ata_pci_controller *ctlr = device_get_softc(parent);
 524         struct ata_channel *ch = device_get_softc(dev);
 525         int devno = (ch->unit << 1) + target;
 526         int piomode;
 527         u_int32_t reg40 = pci_read_config(parent, 0x40, 4);
 528         u_int8_t reg44 = pci_read_config(parent, 0x44, 1);
 529         u_int8_t reg48 = pci_read_config(parent, 0x48, 1);
 530         u_int16_t reg4a = pci_read_config(parent, 0x4a, 2);
 531         u_int16_t reg54 = pci_read_config(parent, 0x54, 2);
 532         u_int32_t mask40 = 0, new40 = 0;
 533         u_int8_t mask44 = 0, new44 = 0;
 534         static const uint8_t timings[] =
 535             { 0x00, 0x00, 0x10, 0x21, 0x23, 0x00, 0x21, 0x23 };
 536         static const uint8_t utimings[] =
 537             { 0x00, 0x01, 0x02, 0x01, 0x02, 0x01, 0x02 };
 538
 539         /* In combined mode, skip PATA stuff for SATA channel. */
 540         if (ch->flags & ATA_SATA)
 541                 return (ata_sata_setmode(dev, target, mode));
 542
 543         mode = min(mode, ctlr->chip->max_dma);
 544         if (ata_dma_check_80pin && mode > ATA_UDMA2 &&
 545             !(reg54 & (0x10 << devno))) {
 546                 ata_print_cable(dev, "controller");
 547                 mode = ATA_UDMA2;
 548         }
 549         /* Enable/disable UDMA and set timings. */
 550         if (mode >= ATA_UDMA0) {
 551             pci_write_config(parent, 0x48, reg48 | (0x0001 << devno), 2);
 552             pci_write_config(parent, 0x4a,
 553                 (reg4a & ~(0x3 << (devno << 2))) |
 554                 (utimings[mode & ATA_MODE_MASK] << (devno<<2)), 2);
 555             piomode = ATA_PIO4;
 556         } else {
 557             pci_write_config(parent, 0x48, reg48 & ~(0x0001 << devno), 2);
 558             pci_write_config(parent, 0x4a, (reg4a & ~(0x3 << (devno << 2))),2);
 559             piomode = mode;
 560         }
 561         reg54 |= 0x0400;
 562         /* Set UDMA reference clock (33/66/133MHz). */
 563         reg54 &= ~(0x1001 << devno);
 564         if (mode >= ATA_UDMA5)
 565             reg54 |= (0x1000 << devno);
 566         else if (mode >= ATA_UDMA3)
 567             reg54 |= (0x1 << devno);
 568         pci_write_config(parent, 0x54, reg54, 2);
 569         /* Allow PIO/WDMA timing controls. */
 570         reg40 &= ~0x00ff00ff;
 571         reg40 |= 0x40774077;
 572         /* Set PIO/WDMA timings. */
 573         if (target == 0) {
 574             mask40 = 0x3300;
 575             new40 = timings[ata_mode2idx(piomode)] << 8;
 576         } else {
 577             mask44 = 0x0f;
 578             new44 = ((timings[ata_mode2idx(piomode)] & 0x30) >> 2) |
 579                     (timings[ata_mode2idx(piomode)] & 0x03);
 580         }
 581         if (ch->unit) {
 582             mask40 <<= 16;
 583             new40 <<= 16;
 584             mask44 <<= 4;
 585             new44 <<= 4;
 586         }
 587         pci_write_config(parent, 0x40, (reg40 & ~mask40) | new40, 4);
 588         pci_write_config(parent, 0x44, (reg44 & ~mask44) | new44, 1);
 589         return (mode);
 590 }
 591
 592 static int
 593 ata_intel_sch_setmode(device_t dev, int target, int mode)
 594 {
 595         device_t parent = device_get_parent(dev);
 596         struct ata_pci_controller *ctlr = device_get_softc(parent);
 597         u_int8_t dtim = 0x80 + (target << 2);
 598         u_int32_t tim = pci_read_config(parent, dtim, 4);
 599         int piomode;
 600
 601         mode = min(mode, ctlr->chip->max_dma);
 602         if (mode >= ATA_UDMA0) {
 603                 tim |= (0x1 << 31);
 604                 tim &= ~(0x7 << 16);
 605                 tim |= ((mode & ATA_MODE_MASK) << 16);
 606                 piomode = ATA_PIO4;
 607         } else if (mode >= ATA_WDMA0) {
 608                 tim &= ~(0x1 << 31);
 609                 tim &= ~(0x3 << 8);
 610                 tim |= ((mode & ATA_MODE_MASK) << 8);
 611                 piomode = (mode == ATA_WDMA0) ? ATA_PIO0 :
 612                     (mode == ATA_WDMA1) ? ATA_PIO3 : ATA_PIO4;
 613         } else
 614                 piomode = mode;
 615         tim &= ~(0x7);
 616         tim |= (piomode & 0x7);
 617         pci_write_config(parent, dtim, tim, 4);
 618         return (mode);
 619 }
 620
 621 static int
 622 ata_intel_sata_getrev(device_t dev, int target)
 623 {
 624         struct ata_channel *ch = device_get_softc(dev);
 625         uint32_t status;
 626
 627         if (ata_sata_scr_read(ch, target, ATA_SSTATUS, &status) == 0)
 628                 return ((status & 0x0f0) >> 4);
 629         return (0xff);
 630 }
 631
 632 static int
 633 ata_intel_sata_status(device_t dev)
 634 {
 635         struct ata_channel *ch = device_get_softc(dev);
 636
 637         ata_sata_phy_check_events(dev, 0);
 638         if ((ch->flags & ATA_NO_SLAVE) == 0)
 639                 ata_sata_phy_check_events(dev, 1);
 640
 641         return ata_pci_status(dev);
 642 }
 643
 644 static int
 645 ata_intel_sata_ahci_read(device_t dev, int port, int reg, u_int32_t *result)
 646 {
 647         struct ata_pci_controller *ctlr;
 648         struct ata_channel *ch;
 649         device_t parent;
 650         u_char *smap;
 651         int offset;
 652
 653         parent = device_get_parent(dev);
 654         ctlr = device_get_softc(parent);
 655         ch = device_get_softc(dev);
 656         port = (port == 1) ? 1 : 0;
 657         smap = ATA_INTEL_SMAP(ctlr, ch);
 658         offset = 0x100 + smap[port] * 0x80;
 659         switch (reg) {
 660         case ATA_SSTATUS:
 661             reg = 0x28;
 662             break;
 663         case ATA_SCONTROL:
 664             reg = 0x2c;
 665             break;
 666         case ATA_SERROR:
 667             reg = 0x30;
 668             break;
 669         default:
 670             return (EINVAL);
 671         }
 672         *result = ATA_INL(ctlr->r_res2, offset + reg);
 673         return (0);
 674 }
 675
 676 static int
 677 ata_intel_sata_cscr_read(device_t dev, int port, int reg, u_int32_t *result)
 678 {
 679         struct ata_pci_controller *ctlr;
 680         struct ata_channel *ch;
 681         device_t parent;
 682         u_char *smap;
 683
 684         parent = device_get_parent(dev);
 685         ctlr = device_get_softc(parent);
 686         ch = device_get_softc(dev);
 687         smap = ATA_INTEL_SMAP(ctlr, ch);
 688         port = (port == 1) ? 1 : 0;
 689         switch (reg) {
 690         case ATA_SSTATUS:
 691             reg = 0;
 692             break;
 693         case ATA_SERROR:
 694             reg = 1;
 695             break;
 696         case ATA_SCONTROL:
 697             reg = 2;
 698             break;
 699         default:
 700             return (EINVAL);
 701         }
 702         ATA_INTEL_LOCK(ctlr);
 703         pci_write_config(parent, 0xa0,
 704             0x50 + smap[port] * 0x10 + reg * 4, 4);
 705         *result = pci_read_config(parent, 0xa4, 4);
 706         ATA_INTEL_UNLOCK(ctlr);
 707         return (0);
 708 }
 709
 710 static int
 711 ata_intel_sata_sidpr_read(device_t dev, int port, int reg, u_int32_t *result)
 712 {
 713         struct ata_pci_controller *ctlr;
 714         struct ata_channel *ch;
 715         device_t parent;
 716
 717         parent = device_get_parent(dev);
 718         ctlr = device_get_softc(parent);
 719         ch = device_get_softc(dev);
 720         port = (port == 1) ? 1 : 0;
 721         switch (reg) {
 722         case ATA_SSTATUS:
 723             reg = 0;
 724             break;
 725         case ATA_SCONTROL:
 726             reg = 1;
 727             break;
 728         case ATA_SERROR:
 729             reg = 2;
 730             break;
 731         default:
 732             return (EINVAL);
 733         }
 734         ATA_INTEL_LOCK(ctlr);
 735         ATA_IDX_OUTL(ch, ATA_IDX_ADDR, ((ch->unit * 2 + port) << 8) + reg);
 736         *result = ATA_IDX_INL(ch, ATA_IDX_DATA);
 737         ATA_INTEL_UNLOCK(ctlr);
 738         return (0);
 739 }
 740
 741 static int
 742 ata_intel_sata_ahci_write(device_t dev, int port, int reg, u_int32_t value)
 743 {
 744         struct ata_pci_controller *ctlr;
 745         struct ata_channel *ch;
 746         device_t parent;
 747         u_char *smap;
 748         int offset;
 749
 750         parent = device_get_parent(dev);
 751         ctlr = device_get_softc(parent);
 752         ch = device_get_softc(dev);
 753         port = (port == 1) ? 1 : 0;
 754         smap = ATA_INTEL_SMAP(ctlr, ch);
 755         offset = 0x100 + smap[port] * 0x80;
 756         switch (reg) {
 757         case ATA_SSTATUS:
 758             reg = 0x28;
 759             break;
 760         case ATA_SCONTROL:
 761             reg = 0x2c;
 762             break;
 763         case ATA_SERROR:
 764             reg = 0x30;
 765             break;
 766         default:
 767             return (EINVAL);
 768         }
 769         ATA_OUTL(ctlr->r_res2, offset + reg, value);
 770         return (0);
 771 }
 772
 773 static int
 774 ata_intel_sata_cscr_write(device_t dev, int port, int reg, u_int32_t value)
 775 {
 776         struct ata_pci_controller *ctlr;
 777         struct ata_channel *ch;
 778         device_t parent;
 779         u_char *smap;
 780
 781         parent = device_get_parent(dev);
 782         ctlr = device_get_softc(parent);
 783         ch = device_get_softc(dev);
 784         smap = ATA_INTEL_SMAP(ctlr, ch);
 785         port = (port == 1) ? 1 : 0;
 786         switch (reg) {
 787         case ATA_SSTATUS:
 788             reg = 0;
 789             break;
 790         case ATA_SERROR:
 791             reg = 1;
 792             break;
 793         case ATA_SCONTROL:
 794             reg = 2;
 795             break;
 796         default:
 797             return (EINVAL);
 798         }
 799         ATA_INTEL_LOCK(ctlr);
 800         pci_write_config(parent, 0xa0,
 801             0x50 + smap[port] * 0x10 + reg * 4, 4);
 802         pci_write_config(parent, 0xa4, value, 4);
 803         ATA_INTEL_UNLOCK(ctlr);
 804         return (0);
 805 }
 806
 807 static int
 808 ata_intel_sata_sidpr_write(device_t dev, int port, int reg, u_int32_t value)
 809 {
 810         struct ata_pci_controller *ctlr;
 811         struct ata_channel *ch;
 812         device_t parent;
 813
 814         parent = device_get_parent(dev);
 815         ctlr = device_get_softc(parent);
 816         ch = device_get_softc(dev);
 817         port = (port == 1) ? 1 : 0;
 818         switch (reg) {
 819         case ATA_SSTATUS:
 820             reg = 0;
 821             break;
 822         case ATA_SCONTROL:
 823             reg = 1;
 824             break;
 825         case ATA_SERROR:
 826             reg = 2;
 827             break;
 828         default:
 829             return (EINVAL);
 830         }
 831         ATA_INTEL_LOCK(ctlr);
 832         ATA_IDX_OUTL(ch, ATA_IDX_ADDR, ((ch->unit * 2 + port) << 8) + reg);
 833         ATA_IDX_OUTL(ch, ATA_IDX_DATA, value);
 834         ATA_INTEL_UNLOCK(ctlr);
 835         return (0);
 836 }
 837
 838 static int
 839 ata_intel_31244_ch_attach(device_t dev)
 840 {
 841     struct ata_pci_controller *ctlr = device_get_softc(device_get_parent(dev));
 842     struct ata_channel *ch = device_get_softc(dev);
 843     int i;
 844     int ch_offset;
 845
 846     ata_pci_dmainit(dev);
 847
 848     ch_offset = 0x200 + ch->unit * 0x200;
 849
 850     for (i = ATA_DATA; i < ATA_MAX_RES; i++)
 851         ch->r_io[i].res = ctlr->r_res2;
 852
 853     /* setup ATA registers */
 854     ch->r_io[ATA_DATA].offset = ch_offset + 0x00;
 855     ch->r_io[ATA_FEATURE].offset = ch_offset + 0x06;
 856     ch->r_io[ATA_COUNT].offset = ch_offset + 0x08;
 857     ch->r_io[ATA_SECTOR].offset = ch_offset + 0x0c;
 858     ch->r_io[ATA_CYL_LSB].offset = ch_offset + 0x10;
 859     ch->r_io[ATA_CYL_MSB].offset = ch_offset + 0x14;
 860     ch->r_io[ATA_DRIVE].offset = ch_offset + 0x18;
 861     ch->r_io[ATA_COMMAND].offset = ch_offset + 0x1d;
 862     ch->r_io[ATA_ERROR].offset = ch_offset + 0x04;
 863     ch->r_io[ATA_STATUS].offset = ch_offset + 0x1c;
 864     ch->r_io[ATA_ALTSTAT].offset = ch_offset + 0x28;
 865     ch->r_io[ATA_CONTROL].offset = ch_offset + 0x29;
 866
 867     /* setup DMA registers */
 868     ch->r_io[ATA_SSTATUS].offset = ch_offset + 0x100;
 869     ch->r_io[ATA_SERROR].offset = ch_offset + 0x104;
 870     ch->r_io[ATA_SCONTROL].offset = ch_offset + 0x108;
 871
 872     /* setup SATA registers */
 873     ch->r_io[ATA_BMCMD_PORT].offset = ch_offset + 0x70;
 874     ch->r_io[ATA_BMSTAT_PORT].offset = ch_offset + 0x72;
 875     ch->r_io[ATA_BMDTP_PORT].offset = ch_offset + 0x74;
 876
 877     ch->flags |= ATA_NO_SLAVE;
 878     ch->flags |= ATA_SATA;
 879     ata_pci_hw(dev);
 880     ch->hw.status = ata_intel_31244_status;
 881     ch->hw.tf_write = ata_intel_31244_tf_write;
 882
 883     /* enable PHY state change interrupt */
 884     ATA_OUTL(ctlr->r_res2, 0x4,
 885              ATA_INL(ctlr->r_res2, 0x04) | (0x01 << (ch->unit << 3)));
 886     return 0;
 887 }
 888
 889 static int
 890 ata_intel_31244_ch_detach(device_t dev)
 891 {
 892
 893     ata_pci_dmafini(dev);
 894     return (0);
 895 }
 896
 897 static int
 898 ata_intel_31244_status(device_t dev)
 899 {
 900     /* do we have any PHY events ? */
 901     ata_sata_phy_check_events(dev, -1);
 902
 903     /* any drive action to take care of ? */
 904     return ata_pci_status(dev);
 905 }
 906
 907 static void
 908 ata_intel_31244_tf_write(struct ata_request *request)
 909 {
 910     struct ata_channel *ch = device_get_softc(request->parent);
 911 #ifndef ATA_CAM
 912     struct ata_device *atadev = device_get_softc(request->dev);
 913 #endif
 914
 915     if (request->flags & ATA_R_48BIT) {
 916         ATA_IDX_OUTW(ch, ATA_FEATURE, request->u.ata.feature);
 917         ATA_IDX_OUTW(ch, ATA_COUNT, request->u.ata.count);
 918         ATA_IDX_OUTW(ch, ATA_SECTOR, ((request->u.ata.lba >> 16) & 0xff00) |
 919                                       (request->u.ata.lba & 0x00ff));
 920         ATA_IDX_OUTW(ch, ATA_CYL_LSB, ((request->u.ata.lba >> 24) & 0xff00) |
 921                                        ((request->u.ata.lba >> 8) & 0x00ff));
 922         ATA_IDX_OUTW(ch, ATA_CYL_MSB, ((request->u.ata.lba >> 32) & 0xff00) |
 923                                        ((request->u.ata.lba >> 16) & 0x00ff));
 924         ATA_IDX_OUTW(ch, ATA_DRIVE, ATA_D_LBA | ATA_DEV(request->unit));
 925     }
 926     else {
 927         ATA_IDX_OUTB(ch, ATA_FEATURE, request->u.ata.feature);
 928         ATA_IDX_OUTB(ch, ATA_COUNT, request->u.ata.count);
 929 #ifndef ATA_CAM
 930         if (atadev->flags & ATA_D_USE_CHS) {
 931             int heads, sectors;
 932
 933             if (atadev->param.atavalid & ATA_FLAG_54_58) {
 934                 heads = atadev->param.current_heads;
 935                 sectors = atadev->param.current_sectors;
 936             }
 937             else {
 938                 heads = atadev->param.heads;
 939                 sectors = atadev->param.sectors;
 940             }
 941             ATA_IDX_OUTB(ch, ATA_SECTOR, (request->u.ata.lba % sectors)+1);
 942             ATA_IDX_OUTB(ch, ATA_CYL_LSB,
 943                          (request->u.ata.lba / (sectors * heads)));
 944             ATA_IDX_OUTB(ch, ATA_CYL_MSB,
 945                          (request->u.ata.lba / (sectors * heads)) >> 8);
 946             ATA_IDX_OUTB(ch, ATA_DRIVE, ATA_D_IBM | ATA_DEV(request->unit) |
 947                          (((request->u.ata.lba% (sectors * heads)) /
 948                            sectors) & 0xf));
 949         }
 950         else {
 951 #endif
 952             ATA_IDX_OUTB(ch, ATA_SECTOR, request->u.ata.lba);
 953             ATA_IDX_OUTB(ch, ATA_CYL_LSB, request->u.ata.lba >> 8);
 954             ATA_IDX_OUTB(ch, ATA_CYL_MSB, request->u.ata.lba >> 16);
 955             ATA_IDX_OUTB(ch, ATA_DRIVE,
 956                          ATA_D_IBM | ATA_D_LBA | ATA_DEV(request->unit) |
 957                          ((request->u.ata.lba >> 24) & 0x0f));
 958 #ifndef ATA_CAM
 959         }
 960 #endif
 961     }
 962 }
 963
 964 static void
 965 ata_intel_31244_reset(device_t dev)
 966 {
 967     struct ata_channel *ch = device_get_softc(dev);
 968
 969     if (ata_sata_phy_reset(dev, -1, 1))
 970         ata_generic_reset(dev);
 971     else
 972         ch->devices = 0;
 973 }
 974
 975 ATA_DECLARE_DRIVER(ata_intel);
 976 MODULE_DEPEND(ata_intel, ata_ahci, 1, 1, 1);