sys/dev/bxe/bxe.c

   1 /*-
   2  * Copyright (c) 2007-2014 QLogic Corporation. All rights reserved.
   3  *
   4  * Redistribution and use in source and binary forms, with or without
   5  * modification, are permitted provided that the following conditions
   6  * are met:
   7  *
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. Redistributions in binary form must reproduce the above copyright
  11  *    notice, this list of conditions and the following disclaimer in the
  12  *    documentation and/or other materials provided with the distribution.
  13  *
  14  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS'
  15  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  16  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  17  * ARE DISCLAIMED.  IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS
  18  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  19  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  20  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  21  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  22  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  23  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  24  * THE POSSIBILITY OF SUCH DAMAGE.
  25  */
  26
  27 #include <sys/cdefs.h>
  28 __FBSDID("$FreeBSD$");
  29
  30 #define BXE_DRIVER_VERSION "1.78.79"
  31
  32 #include "bxe.h"
  33 #include "ecore_sp.h"
  34 #include "ecore_init.h"
  35 #include "ecore_init_ops.h"
  36
  37 #include "57710_int_offsets.h"
  38 #include "57711_int_offsets.h"
  39 #include "57712_int_offsets.h"
  40
  41 /*
  42  * CTLTYPE_U64 and sysctl_handle_64 were added in r217616. Define these
  43  * explicitly here for older kernels that don't include this changeset.
  44  */
  45 #ifndef CTLTYPE_U64
  46 #define CTLTYPE_U64      CTLTYPE_QUAD
  47 #define sysctl_handle_64 sysctl_handle_quad
  48 #endif
  49
  50 /*
  51  * CSUM_TCP_IPV6 and CSUM_UDP_IPV6 were added in r236170. Define these
  52  * here as zero(0) for older kernels that don't include this changeset
  53  * thereby masking the functionality.
  54  */
  55 #ifndef CSUM_TCP_IPV6
  56 #define CSUM_TCP_IPV6 0
  57 #define CSUM_UDP_IPV6 0
  58 #endif
  59
  60 /*
  61  * pci_find_cap was added in r219865. Re-define this at pci_find_extcap
  62  * for older kernels that don't include this changeset.
  63  */
  64 #if __FreeBSD_version < 900035
  65 #define pci_find_cap pci_find_extcap
  66 #endif
  67
  68 #define BXE_DEF_SB_ATT_IDX 0x0001
  69 #define BXE_DEF_SB_IDX     0x0002
  70
  71 /*
  72  * FLR Support - bxe_pf_flr_clnup() is called during nic_load in the per
  73  * function HW initialization.
  74  */
  75 #define FLR_WAIT_USEC     10000 /* 10 msecs */
  76 #define FLR_WAIT_INTERVAL 50    /* usecs */
  77 #define FLR_POLL_CNT      (FLR_WAIT_USEC / FLR_WAIT_INTERVAL) /* 200 */
  78
  79 struct pbf_pN_buf_regs {
  80     int pN;
  81     uint32_t init_crd;
  82     uint32_t crd;
  83     uint32_t crd_freed;
  84 };
  85
  86 struct pbf_pN_cmd_regs {
  87     int pN;
  88     uint32_t lines_occup;
  89     uint32_t lines_freed;
  90 };
  91
  92 /*
  93  * PCI Device ID Table used by bxe_probe().
  94  */
  95 #define BXE_DEVDESC_MAX 64
  96 static struct bxe_device_type bxe_devs[] = {
  97     {
  98         BRCM_VENDORID,
  99         CHIP_NUM_57710,
 100         PCI_ANY_ID, PCI_ANY_ID,
 101         "QLogic NetXtreme II BCM57710 10GbE"
 102     },
 103     {
 104         BRCM_VENDORID,
 105         CHIP_NUM_57711,
 106         PCI_ANY_ID, PCI_ANY_ID,
 107         "QLogic NetXtreme II BCM57711 10GbE"
 108     },
 109     {
 110         BRCM_VENDORID,
 111         CHIP_NUM_57711E,
 112         PCI_ANY_ID, PCI_ANY_ID,
 113         "QLogic NetXtreme II BCM57711E 10GbE"
 114     },
 115     {
 116         BRCM_VENDORID,
 117         CHIP_NUM_57712,
 118         PCI_ANY_ID, PCI_ANY_ID,
 119         "QLogic NetXtreme II BCM57712 10GbE"
 120     },
 121     {
 122         BRCM_VENDORID,
 123         CHIP_NUM_57712_MF,
 124         PCI_ANY_ID, PCI_ANY_ID,
 125         "QLogic NetXtreme II BCM57712 MF 10GbE"
 126     },
 127 #if 0
 128     {
 129         BRCM_VENDORID,
 130         CHIP_NUM_57712_VF,
 131         PCI_ANY_ID, PCI_ANY_ID,
 132         "QLogic NetXtreme II BCM57712 VF 10GbE"
 133     },
 134 #endif
 135     {
 136         BRCM_VENDORID,
 137         CHIP_NUM_57800,
 138         PCI_ANY_ID, PCI_ANY_ID,
 139         "QLogic NetXtreme II BCM57800 10GbE"
 140     },
 141     {
 142         BRCM_VENDORID,
 143         CHIP_NUM_57800_MF,
 144         PCI_ANY_ID, PCI_ANY_ID,
 145         "QLogic NetXtreme II BCM57800 MF 10GbE"
 146     },
 147 #if 0
 148     {
 149         BRCM_VENDORID,
 150         CHIP_NUM_57800_VF,
 151         PCI_ANY_ID, PCI_ANY_ID,
 152         "QLogic NetXtreme II BCM57800 VF 10GbE"
 153     },
 154 #endif
 155     {
 156         BRCM_VENDORID,
 157         CHIP_NUM_57810,
 158         PCI_ANY_ID, PCI_ANY_ID,
 159         "QLogic NetXtreme II BCM57810 10GbE"
 160     },
 161     {
 162         BRCM_VENDORID,
 163         CHIP_NUM_57810_MF,
 164         PCI_ANY_ID, PCI_ANY_ID,
 165         "QLogic NetXtreme II BCM57810 MF 10GbE"
 166     },
 167 #if 0
 168     {
 169         BRCM_VENDORID,
 170         CHIP_NUM_57810_VF,
 171         PCI_ANY_ID, PCI_ANY_ID,
 172         "QLogic NetXtreme II BCM57810 VF 10GbE"
 173     },
 174 #endif
 175     {
 176         BRCM_VENDORID,
 177         CHIP_NUM_57811,
 178         PCI_ANY_ID, PCI_ANY_ID,
 179         "QLogic NetXtreme II BCM57811 10GbE"
 180     },
 181     {
 182         BRCM_VENDORID,
 183         CHIP_NUM_57811_MF,
 184         PCI_ANY_ID, PCI_ANY_ID,
 185         "QLogic NetXtreme II BCM57811 MF 10GbE"
 186     },
 187 #if 0
 188     {
 189         BRCM_VENDORID,
 190         CHIP_NUM_57811_VF,
 191         PCI_ANY_ID, PCI_ANY_ID,
 192         "QLogic NetXtreme II BCM57811 VF 10GbE"
 193     },
 194 #endif
 195     {
 196         BRCM_VENDORID,
 197         CHIP_NUM_57840_4_10,
 198         PCI_ANY_ID, PCI_ANY_ID,
 199         "QLogic NetXtreme II BCM57840 4x10GbE"
 200     },
 201 #if 0
 202     {
 203         BRCM_VENDORID,
 204         CHIP_NUM_57840_2_20,
 205         PCI_ANY_ID, PCI_ANY_ID,
 206         "QLogic NetXtreme II BCM57840 2x20GbE"
 207     },
 208 #endif
 209     {
 210         BRCM_VENDORID,
 211         CHIP_NUM_57840_MF,
 212         PCI_ANY_ID, PCI_ANY_ID,
 213         "QLogic NetXtreme II BCM57840 MF 10GbE"
 214     },
 215 #if 0
 216     {
 217         BRCM_VENDORID,
 218         CHIP_NUM_57840_VF,
 219         PCI_ANY_ID, PCI_ANY_ID,
 220         "QLogic NetXtreme II BCM57840 VF 10GbE"
 221     },
 222 #endif
 223     {
 224         0, 0, 0, 0, NULL
 225     }
 226 };
 227
 228 MALLOC_DECLARE(M_BXE_ILT);
 229 MALLOC_DEFINE(M_BXE_ILT, "bxe_ilt", "bxe ILT pointer");
 230
 231 /*
 232  * FreeBSD device entry points.
 233  */
 234 static int bxe_probe(device_t);
 235 static int bxe_attach(device_t);
 236 static int bxe_detach(device_t);
 237 static int bxe_shutdown(device_t);
 238
 239 /*
 240  * FreeBSD KLD module/device interface event handler method.
 241  */
 242 static device_method_t bxe_methods[] = {
 243     /* Device interface (device_if.h) */
 244     DEVMETHOD(device_probe,     bxe_probe),
 245     DEVMETHOD(device_attach,    bxe_attach),
 246     DEVMETHOD(device_detach,    bxe_detach),
 247     DEVMETHOD(device_shutdown,  bxe_shutdown),
 248 #if 0
 249     DEVMETHOD(device_suspend,   bxe_suspend),
 250     DEVMETHOD(device_resume,    bxe_resume),
 251 #endif
 252     /* Bus interface (bus_if.h) */
 253     DEVMETHOD(bus_print_child,  bus_generic_print_child),
 254     DEVMETHOD(bus_driver_added, bus_generic_driver_added),
 255     KOBJMETHOD_END
 256 };
 257
 258 /*
 259  * FreeBSD KLD Module data declaration
 260  */
 261 static driver_t bxe_driver = {
 262     "bxe",                   /* module name */
 263     bxe_methods,             /* event handler */
 264     sizeof(struct bxe_softc) /* extra data */
 265 };
 266
 267 /*
 268  * FreeBSD dev class is needed to manage dev instances and
 269  * to associate with a bus type
 270  */
 271 static devclass_t bxe_devclass;
 272
 273 MODULE_DEPEND(bxe, pci, 1, 1, 1);
 274 MODULE_DEPEND(bxe, ether, 1, 1, 1);
 275 DRIVER_MODULE(bxe, pci, bxe_driver, bxe_devclass, 0, 0);
 276
 277 /* resources needed for unloading a previously loaded device */
 278
 279 #define BXE_PREV_WAIT_NEEDED 1
 280 struct mtx bxe_prev_mtx;
 281 MTX_SYSINIT(bxe_prev_mtx, &bxe_prev_mtx, "bxe_prev_lock", MTX_DEF);
 282 struct bxe_prev_list_node {
 283     LIST_ENTRY(bxe_prev_list_node) node;
 284     uint8_t bus;
 285     uint8_t slot;
 286     uint8_t path;
 287     uint8_t aer; /* XXX automatic error recovery */
 288     uint8_t undi;
 289 };
 290 static LIST_HEAD(, bxe_prev_list_node) bxe_prev_list = LIST_HEAD_INITIALIZER(bxe_prev_list);
 291
 292 static int load_count[2][3] = { {0} }; /* per-path: 0-common, 1-port0, 2-port1 */
 293
 294 /* Tunable device values... */
 295
 296 SYSCTL_NODE(_hw, OID_AUTO, bxe, CTLFLAG_RD, 0, "bxe driver parameters");
 297
 298 /* Debug */
 299 unsigned long bxe_debug = 0;
 300 TUNABLE_ULONG("hw.bxe.debug", &bxe_debug);
 301 SYSCTL_ULONG(_hw_bxe, OID_AUTO, debug, (CTLFLAG_RDTUN),
 302              &bxe_debug, 0, "Debug logging mode");
 303
 304 /* Interrupt Mode: 0 (IRQ), 1 (MSI/IRQ), and 2 (MSI-X/MSI/IRQ) */
 305 static int bxe_interrupt_mode = INTR_MODE_MSIX;
 306 TUNABLE_INT("hw.bxe.interrupt_mode", &bxe_interrupt_mode);
 307 SYSCTL_INT(_hw_bxe, OID_AUTO, interrupt_mode, CTLFLAG_RDTUN,
 308            &bxe_interrupt_mode, 0, "Interrupt (MSI-X/MSI/INTx) mode");
 309
 310 /* Number of Queues: 0 (Auto) or 1 to 16 (fixed queue number) */
 311 static int bxe_queue_count = 4;
 312 TUNABLE_INT("hw.bxe.queue_count", &bxe_queue_count);
 313 SYSCTL_INT(_hw_bxe, OID_AUTO, queue_count, CTLFLAG_RDTUN,
 314            &bxe_queue_count, 0, "Multi-Queue queue count");
 315
 316 /* max number of buffers per queue (default RX_BD_USABLE) */
 317 static int bxe_max_rx_bufs = 0;
 318 TUNABLE_INT("hw.bxe.max_rx_bufs", &bxe_max_rx_bufs);
 319 SYSCTL_INT(_hw_bxe, OID_AUTO, max_rx_bufs, CTLFLAG_RDTUN,
 320            &bxe_max_rx_bufs, 0, "Maximum Number of Rx Buffers Per Queue");
 321
 322 /* Host interrupt coalescing RX tick timer (usecs) */
 323 static int bxe_hc_rx_ticks = 25;
 324 TUNABLE_INT("hw.bxe.hc_rx_ticks", &bxe_hc_rx_ticks);
 325 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_rx_ticks, CTLFLAG_RDTUN,
 326            &bxe_hc_rx_ticks, 0, "Host Coalescing Rx ticks");
 327
 328 /* Host interrupt coalescing TX tick timer (usecs) */
 329 static int bxe_hc_tx_ticks = 50;
 330 TUNABLE_INT("hw.bxe.hc_tx_ticks", &bxe_hc_tx_ticks);
 331 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_tx_ticks, CTLFLAG_RDTUN,
 332            &bxe_hc_tx_ticks, 0, "Host Coalescing Tx ticks");
 333
 334 /* Maximum number of Rx packets to process at a time */
 335 static int bxe_rx_budget = 0xffffffff;
 336 TUNABLE_INT("hw.bxe.rx_budget", &bxe_rx_budget);
 337 SYSCTL_INT(_hw_bxe, OID_AUTO, rx_budget, CTLFLAG_TUN,
 338            &bxe_rx_budget, 0, "Rx processing budget");
 339
 340 /* Maximum LRO aggregation size */
 341 static int bxe_max_aggregation_size = 0;
 342 TUNABLE_INT("hw.bxe.max_aggregation_size", &bxe_max_aggregation_size);
 343 SYSCTL_INT(_hw_bxe, OID_AUTO, max_aggregation_size, CTLFLAG_TUN,
 344            &bxe_max_aggregation_size, 0, "max aggregation size");
 345
 346 /* PCI MRRS: -1 (Auto), 0 (128B), 1 (256B), 2 (512B), 3 (1KB) */
 347 static int bxe_mrrs = -1;
 348 TUNABLE_INT("hw.bxe.mrrs", &bxe_mrrs);
 349 SYSCTL_INT(_hw_bxe, OID_AUTO, mrrs, CTLFLAG_RDTUN,
 350            &bxe_mrrs, 0, "PCIe maximum read request size");
 351
 352 /* AutoGrEEEn: 0 (hardware default), 1 (force on), 2 (force off) */
 353 static int bxe_autogreeen = 0;
 354 TUNABLE_INT("hw.bxe.autogreeen", &bxe_autogreeen);
 355 SYSCTL_INT(_hw_bxe, OID_AUTO, autogreeen, CTLFLAG_RDTUN,
 356            &bxe_autogreeen, 0, "AutoGrEEEn support");
 357
 358 /* 4-tuple RSS support for UDP: 0 (disabled), 1 (enabled) */
 359 static int bxe_udp_rss = 0;
 360 TUNABLE_INT("hw.bxe.udp_rss", &bxe_udp_rss);
 361 SYSCTL_INT(_hw_bxe, OID_AUTO, udp_rss, CTLFLAG_RDTUN,
 362            &bxe_udp_rss, 0, "UDP RSS support");
 363
 364
 365 #define STAT_NAME_LEN 32 /* no stat names below can be longer than this */
 366
 367 #define STATS_OFFSET32(stat_name)                   \
 368     (offsetof(struct bxe_eth_stats, stat_name) / 4)
 369
 370 #define Q_STATS_OFFSET32(stat_name)                   \
 371     (offsetof(struct bxe_eth_q_stats, stat_name) / 4)
 372
 373 static const struct {
 374     uint32_t offset;
 375     uint32_t size;
 376     uint32_t flags;
 377 #define STATS_FLAGS_PORT  1
 378 #define STATS_FLAGS_FUNC  2 /* MF only cares about function stats */
 379 #define STATS_FLAGS_BOTH  (STATS_FLAGS_FUNC | STATS_FLAGS_PORT)
 380     char string[STAT_NAME_LEN];
 381 } bxe_eth_stats_arr[] = {
 382     { STATS_OFFSET32(total_bytes_received_hi),
 383                 8, STATS_FLAGS_BOTH, "rx_bytes" },
 384     { STATS_OFFSET32(error_bytes_received_hi),
 385                 8, STATS_FLAGS_BOTH, "rx_error_bytes" },
 386     { STATS_OFFSET32(total_unicast_packets_received_hi),
 387                 8, STATS_FLAGS_BOTH, "rx_ucast_packets" },
 388     { STATS_OFFSET32(total_multicast_packets_received_hi),
 389                 8, STATS_FLAGS_BOTH, "rx_mcast_packets" },
 390     { STATS_OFFSET32(total_broadcast_packets_received_hi),
 391                 8, STATS_FLAGS_BOTH, "rx_bcast_packets" },
 392     { STATS_OFFSET32(rx_stat_dot3statsfcserrors_hi),
 393                 8, STATS_FLAGS_PORT, "rx_crc_errors" },
 394     { STATS_OFFSET32(rx_stat_dot3statsalignmenterrors_hi),
 395                 8, STATS_FLAGS_PORT, "rx_align_errors" },
 396     { STATS_OFFSET32(rx_stat_etherstatsundersizepkts_hi),
 397                 8, STATS_FLAGS_PORT, "rx_undersize_packets" },
 398     { STATS_OFFSET32(etherstatsoverrsizepkts_hi),
 399                 8, STATS_FLAGS_PORT, "rx_oversize_packets" },
 400     { STATS_OFFSET32(rx_stat_etherstatsfragments_hi),
 401                 8, STATS_FLAGS_PORT, "rx_fragments" },
 402     { STATS_OFFSET32(rx_stat_etherstatsjabbers_hi),
 403                 8, STATS_FLAGS_PORT, "rx_jabbers" },
 404     { STATS_OFFSET32(no_buff_discard_hi),
 405                 8, STATS_FLAGS_BOTH, "rx_discards" },
 406     { STATS_OFFSET32(mac_filter_discard),
 407                 4, STATS_FLAGS_PORT, "rx_filtered_packets" },
 408     { STATS_OFFSET32(mf_tag_discard),
 409                 4, STATS_FLAGS_PORT, "rx_mf_tag_discard" },
 410     { STATS_OFFSET32(pfc_frames_received_hi),
 411                 8, STATS_FLAGS_PORT, "pfc_frames_received" },
 412     { STATS_OFFSET32(pfc_frames_sent_hi),
 413                 8, STATS_FLAGS_PORT, "pfc_frames_sent" },
 414     { STATS_OFFSET32(brb_drop_hi),
 415                 8, STATS_FLAGS_PORT, "rx_brb_discard" },
 416     { STATS_OFFSET32(brb_truncate_hi),
 417                 8, STATS_FLAGS_PORT, "rx_brb_truncate" },
 418     { STATS_OFFSET32(pause_frames_received_hi),
 419                 8, STATS_FLAGS_PORT, "rx_pause_frames" },
 420     { STATS_OFFSET32(rx_stat_maccontrolframesreceived_hi),
 421                 8, STATS_FLAGS_PORT, "rx_mac_ctrl_frames" },
 422     { STATS_OFFSET32(nig_timer_max),
 423                 4, STATS_FLAGS_PORT, "rx_constant_pause_events" },
 424     { STATS_OFFSET32(total_bytes_transmitted_hi),
 425                 8, STATS_FLAGS_BOTH, "tx_bytes" },
 426     { STATS_OFFSET32(tx_stat_ifhcoutbadoctets_hi),
 427                 8, STATS_FLAGS_PORT, "tx_error_bytes" },
 428     { STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 429                 8, STATS_FLAGS_BOTH, "tx_ucast_packets" },
 430     { STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 431                 8, STATS_FLAGS_BOTH, "tx_mcast_packets" },
 432     { STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 433                 8, STATS_FLAGS_BOTH, "tx_bcast_packets" },
 434     { STATS_OFFSET32(tx_stat_dot3statsinternalmactransmiterrors_hi),
 435                 8, STATS_FLAGS_PORT, "tx_mac_errors" },
 436     { STATS_OFFSET32(rx_stat_dot3statscarriersenseerrors_hi),
 437                 8, STATS_FLAGS_PORT, "tx_carrier_errors" },
 438     { STATS_OFFSET32(tx_stat_dot3statssinglecollisionframes_hi),
 439                 8, STATS_FLAGS_PORT, "tx_single_collisions" },
 440     { STATS_OFFSET32(tx_stat_dot3statsmultiplecollisionframes_hi),
 441                 8, STATS_FLAGS_PORT, "tx_multi_collisions" },
 442     { STATS_OFFSET32(tx_stat_dot3statsdeferredtransmissions_hi),
 443                 8, STATS_FLAGS_PORT, "tx_deferred" },
 444     { STATS_OFFSET32(tx_stat_dot3statsexcessivecollisions_hi),
 445                 8, STATS_FLAGS_PORT, "tx_excess_collisions" },
 446     { STATS_OFFSET32(tx_stat_dot3statslatecollisions_hi),
 447                 8, STATS_FLAGS_PORT, "tx_late_collisions" },
 448     { STATS_OFFSET32(tx_stat_etherstatscollisions_hi),
 449                 8, STATS_FLAGS_PORT, "tx_total_collisions" },
 450     { STATS_OFFSET32(tx_stat_etherstatspkts64octets_hi),
 451                 8, STATS_FLAGS_PORT, "tx_64_byte_packets" },
 452     { STATS_OFFSET32(tx_stat_etherstatspkts65octetsto127octets_hi),
 453                 8, STATS_FLAGS_PORT, "tx_65_to_127_byte_packets" },
 454     { STATS_OFFSET32(tx_stat_etherstatspkts128octetsto255octets_hi),
 455                 8, STATS_FLAGS_PORT, "tx_128_to_255_byte_packets" },
 456     { STATS_OFFSET32(tx_stat_etherstatspkts256octetsto511octets_hi),
 457                 8, STATS_FLAGS_PORT, "tx_256_to_511_byte_packets" },
 458     { STATS_OFFSET32(tx_stat_etherstatspkts512octetsto1023octets_hi),
 459                 8, STATS_FLAGS_PORT, "tx_512_to_1023_byte_packets" },
 460     { STATS_OFFSET32(etherstatspkts1024octetsto1522octets_hi),
 461                 8, STATS_FLAGS_PORT, "tx_1024_to_1522_byte_packets" },
 462     { STATS_OFFSET32(etherstatspktsover1522octets_hi),
 463                 8, STATS_FLAGS_PORT, "tx_1523_to_9022_byte_packets" },
 464     { STATS_OFFSET32(pause_frames_sent_hi),
 465                 8, STATS_FLAGS_PORT, "tx_pause_frames" },
 466     { STATS_OFFSET32(total_tpa_aggregations_hi),
 467                 8, STATS_FLAGS_FUNC, "tpa_aggregations" },
 468     { STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 469                 8, STATS_FLAGS_FUNC, "tpa_aggregated_frames"},
 470     { STATS_OFFSET32(total_tpa_bytes_hi),
 471                 8, STATS_FLAGS_FUNC, "tpa_bytes"},
 472 #if 0
 473     { STATS_OFFSET32(recoverable_error),
 474                 4, STATS_FLAGS_FUNC, "recoverable_errors" },
 475     { STATS_OFFSET32(unrecoverable_error),
 476                 4, STATS_FLAGS_FUNC, "unrecoverable_errors" },
 477 #endif
 478     { STATS_OFFSET32(eee_tx_lpi),
 479                 4, STATS_FLAGS_PORT, "eee_tx_lpi"},
 480     { STATS_OFFSET32(rx_calls),
 481                 4, STATS_FLAGS_FUNC, "rx_calls"},
 482     { STATS_OFFSET32(rx_pkts),
 483                 4, STATS_FLAGS_FUNC, "rx_pkts"},
 484     { STATS_OFFSET32(rx_tpa_pkts),
 485                 4, STATS_FLAGS_FUNC, "rx_tpa_pkts"},
 486     { STATS_OFFSET32(rx_erroneous_jumbo_sge_pkts),
 487                 4, STATS_FLAGS_FUNC, "rx_erroneous_jumbo_sge_pkts"},
 488     { STATS_OFFSET32(rx_bxe_service_rxsgl),
 489                 4, STATS_FLAGS_FUNC, "rx_bxe_service_rxsgl"},
 490     { STATS_OFFSET32(rx_jumbo_sge_pkts),
 491                 4, STATS_FLAGS_FUNC, "rx_jumbo_sge_pkts"},
 492     { STATS_OFFSET32(rx_soft_errors),
 493                 4, STATS_FLAGS_FUNC, "rx_soft_errors"},
 494     { STATS_OFFSET32(rx_hw_csum_errors),
 495                 4, STATS_FLAGS_FUNC, "rx_hw_csum_errors"},
 496     { STATS_OFFSET32(rx_ofld_frames_csum_ip),
 497                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_ip"},
 498     { STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 499                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_tcp_udp"},
 500     { STATS_OFFSET32(rx_budget_reached),
 501                 4, STATS_FLAGS_FUNC, "rx_budget_reached"},
 502     { STATS_OFFSET32(tx_pkts),
 503                 4, STATS_FLAGS_FUNC, "tx_pkts"},
 504     { STATS_OFFSET32(tx_soft_errors),
 505                 4, STATS_FLAGS_FUNC, "tx_soft_errors"},
 506     { STATS_OFFSET32(tx_ofld_frames_csum_ip),
 507                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_ip"},
 508     { STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 509                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_tcp"},
 510     { STATS_OFFSET32(tx_ofld_frames_csum_udp),
 511                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_udp"},
 512     { STATS_OFFSET32(tx_ofld_frames_lso),
 513                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso"},
 514     { STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 515                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso_hdr_splits"},
 516     { STATS_OFFSET32(tx_encap_failures),
 517                 4, STATS_FLAGS_FUNC, "tx_encap_failures"},
 518     { STATS_OFFSET32(tx_hw_queue_full),
 519                 4, STATS_FLAGS_FUNC, "tx_hw_queue_full"},
 520     { STATS_OFFSET32(tx_hw_max_queue_depth),
 521                 4, STATS_FLAGS_FUNC, "tx_hw_max_queue_depth"},
 522     { STATS_OFFSET32(tx_dma_mapping_failure),
 523                 4, STATS_FLAGS_FUNC, "tx_dma_mapping_failure"},
 524     { STATS_OFFSET32(tx_max_drbr_queue_depth),
 525                 4, STATS_FLAGS_FUNC, "tx_max_drbr_queue_depth"},
 526     { STATS_OFFSET32(tx_window_violation_std),
 527                 4, STATS_FLAGS_FUNC, "tx_window_violation_std"},
 528     { STATS_OFFSET32(tx_window_violation_tso),
 529                 4, STATS_FLAGS_FUNC, "tx_window_violation_tso"},
 530 #if 0
 531     { STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 532                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_ipv6"},
 533     { STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 534                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_not_tcp"},
 535 #endif
 536     { STATS_OFFSET32(tx_chain_lost_mbuf),
 537                 4, STATS_FLAGS_FUNC, "tx_chain_lost_mbuf"},
 538     { STATS_OFFSET32(tx_frames_deferred),
 539                 4, STATS_FLAGS_FUNC, "tx_frames_deferred"},
 540     { STATS_OFFSET32(tx_queue_xoff),
 541                 4, STATS_FLAGS_FUNC, "tx_queue_xoff"},
 542     { STATS_OFFSET32(mbuf_defrag_attempts),
 543                 4, STATS_FLAGS_FUNC, "mbuf_defrag_attempts"},
 544     { STATS_OFFSET32(mbuf_defrag_failures),
 545                 4, STATS_FLAGS_FUNC, "mbuf_defrag_failures"},
 546     { STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 547                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_alloc_failed"},
 548     { STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 549                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_mapping_failed"},
 550     { STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 551                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_alloc_failed"},
 552     { STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 553                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_mapping_failed"},
 554     { STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 555                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_alloc_failed"},
 556     { STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 557                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_mapping_failed"},
 558     { STATS_OFFSET32(mbuf_alloc_tx),
 559                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tx"},
 560     { STATS_OFFSET32(mbuf_alloc_rx),
 561                 4, STATS_FLAGS_FUNC, "mbuf_alloc_rx"},
 562     { STATS_OFFSET32(mbuf_alloc_sge),
 563                 4, STATS_FLAGS_FUNC, "mbuf_alloc_sge"},
 564     { STATS_OFFSET32(mbuf_alloc_tpa),
 565                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tpa"}
 566 };
 567
 568 static const struct {
 569     uint32_t offset;
 570     uint32_t size;
 571     char string[STAT_NAME_LEN];
 572 } bxe_eth_q_stats_arr[] = {
 573     { Q_STATS_OFFSET32(total_bytes_received_hi),
 574                 8, "rx_bytes" },
 575     { Q_STATS_OFFSET32(total_unicast_packets_received_hi),
 576                 8, "rx_ucast_packets" },
 577     { Q_STATS_OFFSET32(total_multicast_packets_received_hi),
 578                 8, "rx_mcast_packets" },
 579     { Q_STATS_OFFSET32(total_broadcast_packets_received_hi),
 580                 8, "rx_bcast_packets" },
 581     { Q_STATS_OFFSET32(no_buff_discard_hi),
 582                 8, "rx_discards" },
 583     { Q_STATS_OFFSET32(total_bytes_transmitted_hi),
 584                 8, "tx_bytes" },
 585     { Q_STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 586                 8, "tx_ucast_packets" },
 587     { Q_STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 588                 8, "tx_mcast_packets" },
 589     { Q_STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 590                 8, "tx_bcast_packets" },
 591     { Q_STATS_OFFSET32(total_tpa_aggregations_hi),
 592                 8, "tpa_aggregations" },
 593     { Q_STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 594                 8, "tpa_aggregated_frames"},
 595     { Q_STATS_OFFSET32(total_tpa_bytes_hi),
 596                 8, "tpa_bytes"},
 597     { Q_STATS_OFFSET32(rx_calls),
 598                 4, "rx_calls"},
 599     { Q_STATS_OFFSET32(rx_pkts),
 600                 4, "rx_pkts"},
 601     { Q_STATS_OFFSET32(rx_tpa_pkts),
 602                 4, "rx_tpa_pkts"},
 603     { Q_STATS_OFFSET32(rx_erroneous_jumbo_sge_pkts),
 604                 4, "rx_erroneous_jumbo_sge_pkts"},
 605     { Q_STATS_OFFSET32(rx_bxe_service_rxsgl),
 606                 4, "rx_bxe_service_rxsgl"},
 607     { Q_STATS_OFFSET32(rx_jumbo_sge_pkts),
 608                 4, "rx_jumbo_sge_pkts"},
 609     { Q_STATS_OFFSET32(rx_soft_errors),
 610                 4, "rx_soft_errors"},
 611     { Q_STATS_OFFSET32(rx_hw_csum_errors),
 612                 4, "rx_hw_csum_errors"},
 613     { Q_STATS_OFFSET32(rx_ofld_frames_csum_ip),
 614                 4, "rx_ofld_frames_csum_ip"},
 615     { Q_STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 616                 4, "rx_ofld_frames_csum_tcp_udp"},
 617     { Q_STATS_OFFSET32(rx_budget_reached),
 618                 4, "rx_budget_reached"},
 619     { Q_STATS_OFFSET32(tx_pkts),
 620                 4, "tx_pkts"},
 621     { Q_STATS_OFFSET32(tx_soft_errors),
 622                 4, "tx_soft_errors"},
 623     { Q_STATS_OFFSET32(tx_ofld_frames_csum_ip),
 624                 4, "tx_ofld_frames_csum_ip"},
 625     { Q_STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 626                 4, "tx_ofld_frames_csum_tcp"},
 627     { Q_STATS_OFFSET32(tx_ofld_frames_csum_udp),
 628                 4, "tx_ofld_frames_csum_udp"},
 629     { Q_STATS_OFFSET32(tx_ofld_frames_lso),
 630                 4, "tx_ofld_frames_lso"},
 631     { Q_STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 632                 4, "tx_ofld_frames_lso_hdr_splits"},
 633     { Q_STATS_OFFSET32(tx_encap_failures),
 634                 4, "tx_encap_failures"},
 635     { Q_STATS_OFFSET32(tx_hw_queue_full),
 636                 4, "tx_hw_queue_full"},
 637     { Q_STATS_OFFSET32(tx_hw_max_queue_depth),
 638                 4, "tx_hw_max_queue_depth"},
 639     { Q_STATS_OFFSET32(tx_dma_mapping_failure),
 640                 4, "tx_dma_mapping_failure"},
 641     { Q_STATS_OFFSET32(tx_max_drbr_queue_depth),
 642                 4, "tx_max_drbr_queue_depth"},
 643     { Q_STATS_OFFSET32(tx_window_violation_std),
 644                 4, "tx_window_violation_std"},
 645     { Q_STATS_OFFSET32(tx_window_violation_tso),
 646                 4, "tx_window_violation_tso"},
 647 #if 0
 648     { Q_STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 649                 4, "tx_unsupported_tso_request_ipv6"},
 650     { Q_STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 651                 4, "tx_unsupported_tso_request_not_tcp"},
 652 #endif
 653     { Q_STATS_OFFSET32(tx_chain_lost_mbuf),
 654                 4, "tx_chain_lost_mbuf"},
 655     { Q_STATS_OFFSET32(tx_frames_deferred),
 656                 4, "tx_frames_deferred"},
 657     { Q_STATS_OFFSET32(tx_queue_xoff),
 658                 4, "tx_queue_xoff"},
 659     { Q_STATS_OFFSET32(mbuf_defrag_attempts),
 660                 4, "mbuf_defrag_attempts"},
 661     { Q_STATS_OFFSET32(mbuf_defrag_failures),
 662                 4, "mbuf_defrag_failures"},
 663     { Q_STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 664                 4, "mbuf_rx_bd_alloc_failed"},
 665     { Q_STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 666                 4, "mbuf_rx_bd_mapping_failed"},
 667     { Q_STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 668                 4, "mbuf_rx_tpa_alloc_failed"},
 669     { Q_STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 670                 4, "mbuf_rx_tpa_mapping_failed"},
 671     { Q_STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 672                 4, "mbuf_rx_sge_alloc_failed"},
 673     { Q_STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 674                 4, "mbuf_rx_sge_mapping_failed"},
 675     { Q_STATS_OFFSET32(mbuf_alloc_tx),
 676                 4, "mbuf_alloc_tx"},
 677     { Q_STATS_OFFSET32(mbuf_alloc_rx),
 678                 4, "mbuf_alloc_rx"},
 679     { Q_STATS_OFFSET32(mbuf_alloc_sge),
 680                 4, "mbuf_alloc_sge"},
 681     { Q_STATS_OFFSET32(mbuf_alloc_tpa),
 682                 4, "mbuf_alloc_tpa"}
 683 };
 684
 685 #define BXE_NUM_ETH_STATS   ARRAY_SIZE(bxe_eth_stats_arr)
 686 #define BXE_NUM_ETH_Q_STATS ARRAY_SIZE(bxe_eth_q_stats_arr)
 687
 688
 689 static void    bxe_cmng_fns_init(struct bxe_softc *sc,
 690                                  uint8_t          read_cfg,
 691                                  uint8_t          cmng_type);
 692 static int     bxe_get_cmng_fns_mode(struct bxe_softc *sc);
 693 static void    storm_memset_cmng(struct bxe_softc *sc,
 694                                  struct cmng_init *cmng,
 695                                  uint8_t          port);
 696 static void    bxe_set_reset_global(struct bxe_softc *sc);
 697 static void    bxe_set_reset_in_progress(struct bxe_softc *sc);
 698 static uint8_t bxe_reset_is_done(struct bxe_softc *sc,
 699                                  int              engine);
 700 static uint8_t bxe_clear_pf_load(struct bxe_softc *sc);
 701 static uint8_t bxe_chk_parity_attn(struct bxe_softc *sc,
 702                                    uint8_t          *global,
 703                                    uint8_t          print);
 704 static void    bxe_int_disable(struct bxe_softc *sc);
 705 static int     bxe_release_leader_lock(struct bxe_softc *sc);
 706 static void    bxe_pf_disable(struct bxe_softc *sc);
 707 static void    bxe_free_fp_buffers(struct bxe_softc *sc);
 708 static inline void bxe_update_rx_prod(struct bxe_softc    *sc,
 709                                       struct bxe_fastpath *fp,
 710                                       uint16_t            rx_bd_prod,
 711                                       uint16_t            rx_cq_prod,
 712                                       uint16_t            rx_sge_prod);
 713 static void    bxe_link_report_locked(struct bxe_softc *sc);
 714 static void    bxe_link_report(struct bxe_softc *sc);
 715 static void    bxe_link_status_update(struct bxe_softc *sc);
 716 static void    bxe_periodic_callout_func(void *xsc);
 717 static void    bxe_periodic_start(struct bxe_softc *sc);
 718 static void    bxe_periodic_stop(struct bxe_softc *sc);
 719 static int     bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
 720                                     uint16_t prev_index,
 721                                     uint16_t index);
 722 static int     bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
 723                                      int                 queue);
 724 static int     bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
 725                                      uint16_t            index);
 726 static uint8_t bxe_txeof(struct bxe_softc *sc,
 727                          struct bxe_fastpath *fp);
 728 static void    bxe_task_fp(struct bxe_fastpath *fp);
 729 static __noinline void bxe_dump_mbuf(struct bxe_softc *sc,
 730                                      struct mbuf      *m,
 731                                      uint8_t          contents);
 732 static int     bxe_alloc_mem(struct bxe_softc *sc);
 733 static void    bxe_free_mem(struct bxe_softc *sc);
 734 static int     bxe_alloc_fw_stats_mem(struct bxe_softc *sc);
 735 static void    bxe_free_fw_stats_mem(struct bxe_softc *sc);
 736 static int     bxe_interrupt_attach(struct bxe_softc *sc);
 737 static void    bxe_interrupt_detach(struct bxe_softc *sc);
 738 static void    bxe_set_rx_mode(struct bxe_softc *sc);
 739 static int     bxe_init_locked(struct bxe_softc *sc);
 740 static int     bxe_stop_locked(struct bxe_softc *sc);
 741 static __noinline int bxe_nic_load(struct bxe_softc *sc,
 742                                    int              load_mode);
 743 static __noinline int bxe_nic_unload(struct bxe_softc *sc,
 744                                      uint32_t         unload_mode,
 745                                      uint8_t          keep_link);
 746
 747 static void bxe_handle_sp_tq(void *context, int pending);
 748 static void bxe_handle_fp_tq(void *context, int pending);
 749
 750 static int bxe_add_cdev(struct bxe_softc *sc);
 751 static void bxe_del_cdev(struct bxe_softc *sc);
 752
 753 /* calculate crc32 on a buffer (NOTE: crc32_length MUST be aligned to 8) */
 754 uint32_t
 755 calc_crc32(uint8_t  *crc32_packet,
 756            uint32_t crc32_length,
 757            uint32_t crc32_seed,
 758            uint8_t  complement)
 759 {
 760    uint32_t byte         = 0;
 761    uint32_t bit          = 0;
 762    uint8_t  msb          = 0;
 763    uint32_t temp         = 0;
 764    uint32_t shft         = 0;
 765    uint8_t  current_byte = 0;
 766    uint32_t crc32_result = crc32_seed;
 767    const uint32_t CRC32_POLY = 0x1edc6f41;
 768
 769    if ((crc32_packet == NULL) ||
 770        (crc32_length == 0) ||
 771        ((crc32_length % 8) != 0))
 772     {
 773         return (crc32_result);
 774     }
 775
 776     for (byte = 0; byte < crc32_length; byte = byte + 1)
 777     {
 778         current_byte = crc32_packet[byte];
 779         for (bit = 0; bit < 8; bit = bit + 1)
 780         {
 781             /* msb = crc32_result[31]; */
 782             msb = (uint8_t)(crc32_result >> 31);
 783
 784             crc32_result = crc32_result << 1;
 785
 786             /* it (msb != current_byte[bit]) */
 787             if (msb != (0x1 & (current_byte >> bit)))
 788             {
 789                 crc32_result = crc32_result ^ CRC32_POLY;
 790                 /* crc32_result[0] = 1 */
 791                 crc32_result |= 1;
 792             }
 793         }
 794     }
 795
 796     /* Last step is to:
 797      * 1. "mirror" every bit
 798      * 2. swap the 4 bytes
 799      * 3. complement each bit
 800      */
 801
 802     /* Mirror */
 803     temp = crc32_result;
 804     shft = sizeof(crc32_result) * 8 - 1;
 805
 806     for (crc32_result >>= 1; crc32_result; crc32_result >>= 1)
 807     {
 808         temp <<= 1;
 809         temp |= crc32_result & 1;
 810         shft-- ;
 811     }
 812
 813     /* temp[31-bit] = crc32_result[bit] */
 814     temp <<= shft;
 815
 816     /* Swap */
 817     /* crc32_result = {temp[7:0], temp[15:8], temp[23:16], temp[31:24]} */
 818     {
 819         uint32_t t0, t1, t2, t3;
 820         t0 = (0x000000ff & (temp >> 24));
 821         t1 = (0x0000ff00 & (temp >> 8));
 822         t2 = (0x00ff0000 & (temp << 8));
 823         t3 = (0xff000000 & (temp << 24));
 824         crc32_result = t0 | t1 | t2 | t3;
 825     }
 826
 827     /* Complement */
 828     if (complement)
 829     {
 830         crc32_result = ~crc32_result;
 831     }
 832
 833     return (crc32_result);
 834 }
 835
 836 int
 837 bxe_test_bit(int                    nr,
 838              volatile unsigned long *addr)
 839 {
 840     return ((atomic_load_acq_long(addr) & (1 << nr)) != 0);
 841 }
 842
 843 void
 844 bxe_set_bit(unsigned int           nr,
 845             volatile unsigned long *addr)
 846 {
 847     atomic_set_acq_long(addr, (1 << nr));
 848 }
 849
 850 void
 851 bxe_clear_bit(int                    nr,
 852               volatile unsigned long *addr)
 853 {
 854     atomic_clear_acq_long(addr, (1 << nr));
 855 }
 856
 857 int
 858 bxe_test_and_set_bit(int                    nr,
 859                        volatile unsigned long *addr)
 860 {
 861     unsigned long x;
 862     nr = (1 << nr);
 863     do {
 864         x = *addr;
 865     } while (atomic_cmpset_acq_long(addr, x, x | nr) == 0);
 866     // if (x & nr) bit_was_set; else bit_was_not_set;
 867     return (x & nr);
 868 }
 869
 870 int
 871 bxe_test_and_clear_bit(int                    nr,
 872                        volatile unsigned long *addr)
 873 {
 874     unsigned long x;
 875     nr = (1 << nr);
 876     do {
 877         x = *addr;
 878     } while (atomic_cmpset_acq_long(addr, x, x & ~nr) == 0);
 879     // if (x & nr) bit_was_set; else bit_was_not_set;
 880     return (x & nr);
 881 }
 882
 883 int
 884 bxe_cmpxchg(volatile int *addr,
 885             int          old,
 886             int          new)
 887 {
 888     int x;
 889     do {
 890         x = *addr;
 891     } while (atomic_cmpset_acq_int(addr, old, new) == 0);
 892     return (x);
 893 }
 894
 895 /*
 896  * Get DMA memory from the OS.
 897  *
 898  * Validates that the OS has provided DMA buffers in response to a
 899  * bus_dmamap_load call and saves the physical address of those buffers.
 900  * When the callback is used the OS will return 0 for the mapping function
 901  * (bus_dmamap_load) so we use the value of map_arg->maxsegs to pass any
 902  * failures back to the caller.
 903  *
 904  * Returns:
 905  *   Nothing.
 906  */
 907 static void
 908 bxe_dma_map_addr(void *arg, bus_dma_segment_t *segs, int nseg, int error)
 909 {
 910     struct bxe_dma *dma = arg;
 911
 912     if (error) {
 913         dma->paddr = 0;
 914         dma->nseg  = 0;
 915         BLOGE(dma->sc, "Failed DMA alloc '%s' (%d)!\n", dma->msg, error);
 916     } else {
 917         dma->paddr = segs->ds_addr;
 918         dma->nseg  = nseg;
 919 #if 0
 920         BLOGD(dma->sc, DBG_LOAD,
 921               "DMA alloc '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
 922               dma->msg, dma->vaddr, (void *)dma->paddr,
 923               dma->nseg, dma->size);
 924 #endif
 925     }
 926 }
 927
 928 /*
 929  * Allocate a block of memory and map it for DMA. No partial completions
 930  * allowed and release any resources acquired if we can't acquire all
 931  * resources.
 932  *
 933  * Returns:
 934  *   0 = Success, !0 = Failure
 935  */
 936 int
 937 bxe_dma_alloc(struct bxe_softc *sc,
 938               bus_size_t       size,
 939               struct bxe_dma   *dma,
 940               const char       *msg)
 941 {
 942     int rc;
 943
 944     if (dma->size > 0) {
 945         BLOGE(sc, "dma block '%s' already has size %lu\n", msg,
 946               (unsigned long)dma->size);
 947         return (1);
 948     }
 949
 950     memset(dma, 0, sizeof(*dma)); /* sanity */
 951     dma->sc   = sc;
 952     dma->size = size;
 953     snprintf(dma->msg, sizeof(dma->msg), "%s", msg);
 954
 955     rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
 956                             BCM_PAGE_SIZE,      /* alignment */
 957                             0,                  /* boundary limit */
 958                             BUS_SPACE_MAXADDR,  /* restricted low */
 959                             BUS_SPACE_MAXADDR,  /* restricted hi */
 960                             NULL,               /* addr filter() */
 961                             NULL,               /* addr filter() arg */
 962                             size,               /* max map size */
 963                             1,                  /* num discontinuous */
 964                             size,               /* max seg size */
 965                             BUS_DMA_ALLOCNOW,   /* flags */
 966                             NULL,               /* lock() */
 967                             NULL,               /* lock() arg */
 968                             &dma->tag);         /* returned dma tag */
 969     if (rc != 0) {
 970         BLOGE(sc, "Failed to create dma tag for '%s' (%d)\n", msg, rc);
 971         memset(dma, 0, sizeof(*dma));
 972         return (1);
 973     }
 974
 975     rc = bus_dmamem_alloc(dma->tag,
 976                           (void **)&dma->vaddr,
 977                           (BUS_DMA_NOWAIT | BUS_DMA_ZERO),
 978                           &dma->map);
 979     if (rc != 0) {
 980         BLOGE(sc, "Failed to alloc dma mem for '%s' (%d)\n", msg, rc);
 981         bus_dma_tag_destroy(dma->tag);
 982         memset(dma, 0, sizeof(*dma));
 983         return (1);
 984     }
 985
 986     rc = bus_dmamap_load(dma->tag,
 987                          dma->map,
 988                          dma->vaddr,
 989                          size,
 990                          bxe_dma_map_addr, /* BLOGD in here */
 991                          dma,
 992                          BUS_DMA_NOWAIT);
 993     if (rc != 0) {
 994         BLOGE(sc, "Failed to load dma map for '%s' (%d)\n", msg, rc);
 995         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
 996         bus_dma_tag_destroy(dma->tag);
 997         memset(dma, 0, sizeof(*dma));
 998         return (1);
 999     }
1000
1001     return (0);
1002 }
1003
1004 void
1005 bxe_dma_free(struct bxe_softc *sc,
1006              struct bxe_dma   *dma)
1007 {
1008     if (dma->size > 0) {
1009 #if 0
1010         BLOGD(sc, DBG_LOAD,
1011               "DMA free '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
1012               dma->msg, dma->vaddr, (void *)dma->paddr,
1013               dma->nseg, dma->size);
1014 #endif
1015
1016         DBASSERT(sc, (dma->tag != NULL), ("dma tag is NULL"));
1017
1018         bus_dmamap_sync(dma->tag, dma->map,
1019                         (BUS_DMASYNC_POSTREAD | BUS_DMASYNC_POSTWRITE));
1020         bus_dmamap_unload(dma->tag, dma->map);
1021         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
1022         bus_dma_tag_destroy(dma->tag);
1023     }
1024
1025     memset(dma, 0, sizeof(*dma));
1026 }
1027
1028 /*
1029  * These indirect read and write routines are only during init.
1030  * The locking is handled by the MCP.
1031  */
1032
1033 void
1034 bxe_reg_wr_ind(struct bxe_softc *sc,
1035                uint32_t         addr,
1036                uint32_t         val)
1037 {
1038     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1039     pci_write_config(sc->dev, PCICFG_GRC_DATA, val, 4);
1040     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1041 }
1042
1043 uint32_t
1044 bxe_reg_rd_ind(struct bxe_softc *sc,
1045                uint32_t         addr)
1046 {
1047     uint32_t val;
1048
1049     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1050     val = pci_read_config(sc->dev, PCICFG_GRC_DATA, 4);
1051     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1052
1053     return (val);
1054 }
1055
1056 #if 0
1057 void bxe_dp_dmae(struct bxe_softc *sc, struct dmae_command *dmae, int msglvl)
1058 {
1059     uint32_t src_type = dmae->opcode & DMAE_COMMAND_SRC;
1060
1061     switch (dmae->opcode & DMAE_COMMAND_DST) {
1062     case DMAE_CMD_DST_PCI:
1063         if (src_type == DMAE_CMD_SRC_PCI)
1064             DP(msglvl, "DMAE: opcode 0x%08x\n"
1065                "src [%x:%08x], len [%d*4], dst [%x:%08x]\n"
1066                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1067                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1068                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1069                dmae->comp_addr_hi, dmae->comp_addr_lo,
1070                dmae->comp_val);
1071         else
1072             DP(msglvl, "DMAE: opcode 0x%08x\n"
1073                "src [%08x], len [%d*4], dst [%x:%08x]\n"
1074                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1075                dmae->opcode, dmae->src_addr_lo >> 2,
1076                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1077                dmae->comp_addr_hi, dmae->comp_addr_lo,
1078                dmae->comp_val);
1079         break;
1080     case DMAE_CMD_DST_GRC:
1081         if (src_type == DMAE_CMD_SRC_PCI)
1082             DP(msglvl, "DMAE: opcode 0x%08x\n"
1083                "src [%x:%08x], len [%d*4], dst_addr [%08x]\n"
1084                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1085                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1086                dmae->len, dmae->dst_addr_lo >> 2,
1087                dmae->comp_addr_hi, dmae->comp_addr_lo,
1088                dmae->comp_val);
1089         else
1090             DP(msglvl, "DMAE: opcode 0x%08x\n"
1091                "src [%08x], len [%d*4], dst [%08x]\n"
1092                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1093                dmae->opcode, dmae->src_addr_lo >> 2,
1094                dmae->len, dmae->dst_addr_lo >> 2,
1095                dmae->comp_addr_hi, dmae->comp_addr_lo,
1096                dmae->comp_val);
1097         break;
1098     default:
1099         if (src_type == DMAE_CMD_SRC_PCI)
1100             DP(msglvl, "DMAE: opcode 0x%08x\n"
1101                "src_addr [%x:%08x]  len [%d * 4]  dst_addr [none]\n"
1102                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1103                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1104                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1105                dmae->comp_val);
1106         else
1107             DP(msglvl, "DMAE: opcode 0x%08x\n"
1108                "src_addr [%08x]  len [%d * 4]  dst_addr [none]\n"
1109                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1110                dmae->opcode, dmae->src_addr_lo >> 2,
1111                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1112                dmae->comp_val);
1113         break;
1114     }
1115
1116 }
1117 #endif
1118
1119 static int
1120 bxe_acquire_hw_lock(struct bxe_softc *sc,
1121                     uint32_t         resource)
1122 {
1123     uint32_t lock_status;
1124     uint32_t resource_bit = (1 << resource);
1125     int func = SC_FUNC(sc);
1126     uint32_t hw_lock_control_reg;
1127     int cnt;
1128
1129     /* validate the resource is within range */
1130     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1131         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1132         return (-1);
1133     }
1134
1135     if (func <= 5) {
1136         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1137     } else {
1138         hw_lock_control_reg =
1139                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1140     }
1141
1142     /* validate the resource is not already taken */
1143     lock_status = REG_RD(sc, hw_lock_control_reg);
1144     if (lock_status & resource_bit) {
1145         BLOGE(sc, "resource in use (status 0x%x bit 0x%x)\n",
1146               lock_status, resource_bit);
1147         return (-1);
1148     }
1149
1150     /* try every 5ms for 5 seconds */
1151     for (cnt = 0; cnt < 1000; cnt++) {
1152         REG_WR(sc, (hw_lock_control_reg + 4), resource_bit);
1153         lock_status = REG_RD(sc, hw_lock_control_reg);
1154         if (lock_status & resource_bit) {
1155             return (0);
1156         }
1157         DELAY(5000);
1158     }
1159
1160     BLOGE(sc, "Resource lock timeout!\n");
1161     return (-1);
1162 }
1163
1164 static int
1165 bxe_release_hw_lock(struct bxe_softc *sc,
1166                     uint32_t         resource)
1167 {
1168     uint32_t lock_status;
1169     uint32_t resource_bit = (1 << resource);
1170     int func = SC_FUNC(sc);
1171     uint32_t hw_lock_control_reg;
1172
1173     /* validate the resource is within range */
1174     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1175         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1176         return (-1);
1177     }
1178
1179     if (func <= 5) {
1180         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1181     } else {
1182         hw_lock_control_reg =
1183                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1184     }
1185
1186     /* validate the resource is currently taken */
1187     lock_status = REG_RD(sc, hw_lock_control_reg);
1188     if (!(lock_status & resource_bit)) {
1189         BLOGE(sc, "resource not in use (status 0x%x bit 0x%x)\n",
1190               lock_status, resource_bit);
1191         return (-1);
1192     }
1193
1194     REG_WR(sc, hw_lock_control_reg, resource_bit);
1195     return (0);
1196 }
1197 static void bxe_acquire_phy_lock(struct bxe_softc *sc)
1198 {
1199         BXE_PHY_LOCK(sc);
1200         bxe_acquire_hw_lock(sc,HW_LOCK_RESOURCE_MDIO);
1201 }
1202
1203 static void bxe_release_phy_lock(struct bxe_softc *sc)
1204 {
1205         bxe_release_hw_lock(sc,HW_LOCK_RESOURCE_MDIO);
1206         BXE_PHY_UNLOCK(sc);
1207 }
1208 /*
1209  * Per pf misc lock must be acquired before the per port mcp lock. Otherwise,
1210  * had we done things the other way around, if two pfs from the same port
1211  * would attempt to access nvram at the same time, we could run into a
1212  * scenario such as:
1213  * pf A takes the port lock.
1214  * pf B succeeds in taking the same lock since they are from the same port.
1215  * pf A takes the per pf misc lock. Performs eeprom access.
1216  * pf A finishes. Unlocks the per pf misc lock.
1217  * Pf B takes the lock and proceeds to perform it's own access.
1218  * pf A unlocks the per port lock, while pf B is still working (!).
1219  * mcp takes the per port lock and corrupts pf B's access (and/or has it's own
1220  * access corrupted by pf B).*
1221  */
1222 static int
1223 bxe_acquire_nvram_lock(struct bxe_softc *sc)
1224 {
1225     int port = SC_PORT(sc);
1226     int count, i;
1227     uint32_t val = 0;
1228
1229     /* acquire HW lock: protect against other PFs in PF Direct Assignment */
1230     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1231
1232     /* adjust timeout for emulation/FPGA */
1233     count = NVRAM_TIMEOUT_COUNT;
1234     if (CHIP_REV_IS_SLOW(sc)) {
1235         count *= 100;
1236     }
1237
1238     /* request access to nvram interface */
1239     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1240            (MCPR_NVM_SW_ARB_ARB_REQ_SET1 << port));
1241
1242     for (i = 0; i < count*10; i++) {
1243         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1244         if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1245             break;
1246         }
1247
1248         DELAY(5);
1249     }
1250
1251     if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1252         BLOGE(sc, "Cannot get access to nvram interface\n");
1253         return (-1);
1254     }
1255
1256     return (0);
1257 }
1258
1259 static int
1260 bxe_release_nvram_lock(struct bxe_softc *sc)
1261 {
1262     int port = SC_PORT(sc);
1263     int count, i;
1264     uint32_t val = 0;
1265
1266     /* adjust timeout for emulation/FPGA */
1267     count = NVRAM_TIMEOUT_COUNT;
1268     if (CHIP_REV_IS_SLOW(sc)) {
1269         count *= 100;
1270     }
1271
1272     /* relinquish nvram interface */
1273     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1274            (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << port));
1275
1276     for (i = 0; i < count*10; i++) {
1277         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1278         if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1279             break;
1280         }
1281
1282         DELAY(5);
1283     }
1284
1285     if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1286         BLOGE(sc, "Cannot free access to nvram interface\n");
1287         return (-1);
1288     }
1289
1290     /* release HW lock: protect against other PFs in PF Direct Assignment */
1291     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1292
1293     return (0);
1294 }
1295
1296 static void
1297 bxe_enable_nvram_access(struct bxe_softc *sc)
1298 {
1299     uint32_t val;
1300
1301     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1302
1303     /* enable both bits, even on read */
1304     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1305            (val | MCPR_NVM_ACCESS_ENABLE_EN | MCPR_NVM_ACCESS_ENABLE_WR_EN));
1306 }
1307
1308 static void
1309 bxe_disable_nvram_access(struct bxe_softc *sc)
1310 {
1311     uint32_t val;
1312
1313     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1314
1315     /* disable both bits, even after read */
1316     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1317            (val & ~(MCPR_NVM_ACCESS_ENABLE_EN |
1318                     MCPR_NVM_ACCESS_ENABLE_WR_EN)));
1319 }
1320
1321 static int
1322 bxe_nvram_read_dword(struct bxe_softc *sc,
1323                      uint32_t         offset,
1324                      uint32_t         *ret_val,
1325                      uint32_t         cmd_flags)
1326 {
1327     int count, i, rc;
1328     uint32_t val;
1329
1330     /* build the command word */
1331     cmd_flags |= MCPR_NVM_COMMAND_DOIT;
1332
1333     /* need to clear DONE bit separately */
1334     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1335
1336     /* address of the NVRAM to read from */
1337     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1338            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1339
1340     /* issue a read command */
1341     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1342
1343     /* adjust timeout for emulation/FPGA */
1344     count = NVRAM_TIMEOUT_COUNT;
1345     if (CHIP_REV_IS_SLOW(sc)) {
1346         count *= 100;
1347     }
1348
1349     /* wait for completion */
1350     *ret_val = 0;
1351     rc = -1;
1352     for (i = 0; i < count; i++) {
1353         DELAY(5);
1354         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1355
1356         if (val & MCPR_NVM_COMMAND_DONE) {
1357             val = REG_RD(sc, MCP_REG_MCPR_NVM_READ);
1358             /* we read nvram data in cpu order
1359              * but ethtool sees it as an array of bytes
1360              * converting to big-endian will do the work
1361              */
1362             *ret_val = htobe32(val);
1363             rc = 0;
1364             break;
1365         }
1366     }
1367
1368     if (rc == -1) {
1369         BLOGE(sc, "nvram read timeout expired\n");
1370     }
1371
1372     return (rc);
1373 }
1374
1375 static int
1376 bxe_nvram_read(struct bxe_softc *sc,
1377                uint32_t         offset,
1378                uint8_t          *ret_buf,
1379                int              buf_size)
1380 {
1381     uint32_t cmd_flags;
1382     uint32_t val;
1383     int rc;
1384
1385     if ((offset & 0x03) || (buf_size & 0x03) || (buf_size == 0)) {
1386         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1387               offset, buf_size);
1388         return (-1);
1389     }
1390
1391     if ((offset + buf_size) > sc->devinfo.flash_size) {
1392         BLOGE(sc, "Invalid parameter, "
1393                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1394               offset, buf_size, sc->devinfo.flash_size);
1395         return (-1);
1396     }
1397
1398     /* request access to nvram interface */
1399     rc = bxe_acquire_nvram_lock(sc);
1400     if (rc) {
1401         return (rc);
1402     }
1403
1404     /* enable access to nvram interface */
1405     bxe_enable_nvram_access(sc);
1406
1407     /* read the first word(s) */
1408     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1409     while ((buf_size > sizeof(uint32_t)) && (rc == 0)) {
1410         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1411         memcpy(ret_buf, &val, 4);
1412
1413         /* advance to the next dword */
1414         offset += sizeof(uint32_t);
1415         ret_buf += sizeof(uint32_t);
1416         buf_size -= sizeof(uint32_t);
1417         cmd_flags = 0;
1418     }
1419
1420     if (rc == 0) {
1421         cmd_flags |= MCPR_NVM_COMMAND_LAST;
1422         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1423         memcpy(ret_buf, &val, 4);
1424     }
1425
1426     /* disable access to nvram interface */
1427     bxe_disable_nvram_access(sc);
1428     bxe_release_nvram_lock(sc);
1429
1430     return (rc);
1431 }
1432
1433 static int
1434 bxe_nvram_write_dword(struct bxe_softc *sc,
1435                       uint32_t         offset,
1436                       uint32_t         val,
1437                       uint32_t         cmd_flags)
1438 {
1439     int count, i, rc;
1440
1441     /* build the command word */
1442     cmd_flags |= (MCPR_NVM_COMMAND_DOIT | MCPR_NVM_COMMAND_WR);
1443
1444     /* need to clear DONE bit separately */
1445     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1446
1447     /* write the data */
1448     REG_WR(sc, MCP_REG_MCPR_NVM_WRITE, val);
1449
1450     /* address of the NVRAM to write to */
1451     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1452            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1453
1454     /* issue the write command */
1455     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1456
1457     /* adjust timeout for emulation/FPGA */
1458     count = NVRAM_TIMEOUT_COUNT;
1459     if (CHIP_REV_IS_SLOW(sc)) {
1460         count *= 100;
1461     }
1462
1463     /* wait for completion */
1464     rc = -1;
1465     for (i = 0; i < count; i++) {
1466         DELAY(5);
1467         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1468         if (val & MCPR_NVM_COMMAND_DONE) {
1469             rc = 0;
1470             break;
1471         }
1472     }
1473
1474     if (rc == -1) {
1475         BLOGE(sc, "nvram write timeout expired\n");
1476     }
1477
1478     return (rc);
1479 }
1480
1481 #define BYTE_OFFSET(offset) (8 * (offset & 0x03))
1482
1483 static int
1484 bxe_nvram_write1(struct bxe_softc *sc,
1485                  uint32_t         offset,
1486                  uint8_t          *data_buf,
1487                  int              buf_size)
1488 {
1489     uint32_t cmd_flags;
1490     uint32_t align_offset;
1491     uint32_t val;
1492     int rc;
1493
1494     if ((offset + buf_size) > sc->devinfo.flash_size) {
1495         BLOGE(sc, "Invalid parameter, "
1496                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1497               offset, buf_size, sc->devinfo.flash_size);
1498         return (-1);
1499     }
1500
1501     /* request access to nvram interface */
1502     rc = bxe_acquire_nvram_lock(sc);
1503     if (rc) {
1504         return (rc);
1505     }
1506
1507     /* enable access to nvram interface */
1508     bxe_enable_nvram_access(sc);
1509
1510     cmd_flags = (MCPR_NVM_COMMAND_FIRST | MCPR_NVM_COMMAND_LAST);
1511     align_offset = (offset & ~0x03);
1512     rc = bxe_nvram_read_dword(sc, align_offset, &val, cmd_flags);
1513
1514     if (rc == 0) {
1515         val &= ~(0xff << BYTE_OFFSET(offset));
1516         val |= (*data_buf << BYTE_OFFSET(offset));
1517
1518         /* nvram data is returned as an array of bytes
1519          * convert it back to cpu order
1520          */
1521         val = be32toh(val);
1522
1523         rc = bxe_nvram_write_dword(sc, align_offset, val, cmd_flags);
1524     }
1525
1526     /* disable access to nvram interface */
1527     bxe_disable_nvram_access(sc);
1528     bxe_release_nvram_lock(sc);
1529
1530     return (rc);
1531 }
1532
1533 static int
1534 bxe_nvram_write(struct bxe_softc *sc,
1535                 uint32_t         offset,
1536                 uint8_t          *data_buf,
1537                 int              buf_size)
1538 {
1539     uint32_t cmd_flags;
1540     uint32_t val;
1541     uint32_t written_so_far;
1542     int rc;
1543
1544     if (buf_size == 1) {
1545         return (bxe_nvram_write1(sc, offset, data_buf, buf_size));
1546     }
1547
1548     if ((offset & 0x03) || (buf_size & 0x03) /* || (buf_size == 0) */) {
1549         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1550               offset, buf_size);
1551         return (-1);
1552     }
1553
1554     if (buf_size == 0) {
1555         return (0); /* nothing to do */
1556     }
1557
1558     if ((offset + buf_size) > sc->devinfo.flash_size) {
1559         BLOGE(sc, "Invalid parameter, "
1560                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1561               offset, buf_size, sc->devinfo.flash_size);
1562         return (-1);
1563     }
1564
1565     /* request access to nvram interface */
1566     rc = bxe_acquire_nvram_lock(sc);
1567     if (rc) {
1568         return (rc);
1569     }
1570
1571     /* enable access to nvram interface */
1572     bxe_enable_nvram_access(sc);
1573
1574     written_so_far = 0;
1575     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1576     while ((written_so_far < buf_size) && (rc == 0)) {
1577         if (written_so_far == (buf_size - sizeof(uint32_t))) {
1578             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1579         } else if (((offset + 4) % NVRAM_PAGE_SIZE) == 0) {
1580             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1581         } else if ((offset % NVRAM_PAGE_SIZE) == 0) {
1582             cmd_flags |= MCPR_NVM_COMMAND_FIRST;
1583         }
1584
1585         memcpy(&val, data_buf, 4);
1586
1587         rc = bxe_nvram_write_dword(sc, offset, val, cmd_flags);
1588
1589         /* advance to the next dword */
1590         offset += sizeof(uint32_t);
1591         data_buf += sizeof(uint32_t);
1592         written_so_far += sizeof(uint32_t);
1593         cmd_flags = 0;
1594     }
1595
1596     /* disable access to nvram interface */
1597     bxe_disable_nvram_access(sc);
1598     bxe_release_nvram_lock(sc);
1599
1600     return (rc);
1601 }
1602
1603 /* copy command into DMAE command memory and set DMAE command Go */
1604 void
1605 bxe_post_dmae(struct bxe_softc    *sc,
1606               struct dmae_command *dmae,
1607               int                 idx)
1608 {
1609     uint32_t cmd_offset;
1610     int i;
1611
1612     cmd_offset = (DMAE_REG_CMD_MEM + (sizeof(struct dmae_command) * idx));
1613     for (i = 0; i < ((sizeof(struct dmae_command) / 4)); i++) {
1614         REG_WR(sc, (cmd_offset + (i * 4)), *(((uint32_t *)dmae) + i));
1615     }
1616
1617     REG_WR(sc, dmae_reg_go_c[idx], 1);
1618 }
1619
1620 uint32_t
1621 bxe_dmae_opcode_add_comp(uint32_t opcode,
1622                          uint8_t  comp_type)
1623 {
1624     return (opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
1625                       DMAE_COMMAND_C_TYPE_ENABLE));
1626 }
1627
1628 uint32_t
1629 bxe_dmae_opcode_clr_src_reset(uint32_t opcode)
1630 {
1631     return (opcode & ~DMAE_COMMAND_SRC_RESET);
1632 }
1633
1634 uint32_t
1635 bxe_dmae_opcode(struct bxe_softc *sc,
1636                 uint8_t          src_type,
1637                 uint8_t          dst_type,
1638                 uint8_t          with_comp,
1639                 uint8_t          comp_type)
1640 {
1641     uint32_t opcode = 0;
1642
1643     opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
1644                (dst_type << DMAE_COMMAND_DST_SHIFT));
1645
1646     opcode |= (DMAE_COMMAND_SRC_RESET | DMAE_COMMAND_DST_RESET);
1647
1648     opcode |= (SC_PORT(sc) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
1649
1650     opcode |= ((SC_VN(sc) << DMAE_COMMAND_E1HVN_SHIFT) |
1651                (SC_VN(sc) << DMAE_COMMAND_DST_VN_SHIFT));
1652
1653     opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
1654
1655 #ifdef __BIG_ENDIAN
1656     opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
1657 #else
1658     opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
1659 #endif
1660
1661     if (with_comp) {
1662         opcode = bxe_dmae_opcode_add_comp(opcode, comp_type);
1663     }
1664
1665     return (opcode);
1666 }
1667
1668 static void
1669 bxe_prep_dmae_with_comp(struct bxe_softc    *sc,
1670                         struct dmae_command *dmae,
1671                         uint8_t             src_type,
1672                         uint8_t             dst_type)
1673 {
1674     memset(dmae, 0, sizeof(struct dmae_command));
1675
1676     /* set the opcode */
1677     dmae->opcode = bxe_dmae_opcode(sc, src_type, dst_type,
1678                                    TRUE, DMAE_COMP_PCI);
1679
1680     /* fill in the completion parameters */
1681     dmae->comp_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_comp));
1682     dmae->comp_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_comp));
1683     dmae->comp_val     = DMAE_COMP_VAL;
1684 }
1685
1686 /* issue a DMAE command over the init channel and wait for completion */
1687 static int
1688 bxe_issue_dmae_with_comp(struct bxe_softc    *sc,
1689                          struct dmae_command *dmae)
1690 {
1691     uint32_t *wb_comp = BXE_SP(sc, wb_comp);
1692     int timeout = CHIP_REV_IS_SLOW(sc) ? 400000 : 4000;
1693
1694     BXE_DMAE_LOCK(sc);
1695
1696     /* reset completion */
1697     *wb_comp = 0;
1698
1699     /* post the command on the channel used for initializations */
1700     bxe_post_dmae(sc, dmae, INIT_DMAE_C(sc));
1701
1702     /* wait for completion */
1703     DELAY(5);
1704
1705     while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
1706         if (!timeout ||
1707             (sc->recovery_state != BXE_RECOVERY_DONE &&
1708              sc->recovery_state != BXE_RECOVERY_NIC_LOADING)) {
1709             BLOGE(sc, "DMAE timeout!\n");
1710             BXE_DMAE_UNLOCK(sc);
1711             return (DMAE_TIMEOUT);
1712         }
1713
1714         timeout--;
1715         DELAY(50);
1716     }
1717
1718     if (*wb_comp & DMAE_PCI_ERR_FLAG) {
1719         BLOGE(sc, "DMAE PCI error!\n");
1720         BXE_DMAE_UNLOCK(sc);
1721         return (DMAE_PCI_ERROR);
1722     }
1723
1724     BXE_DMAE_UNLOCK(sc);
1725     return (0);
1726 }
1727
1728 void
1729 bxe_read_dmae(struct bxe_softc *sc,
1730               uint32_t         src_addr,
1731               uint32_t         len32)
1732 {
1733     struct dmae_command dmae;
1734     uint32_t *data;
1735     int i, rc;
1736
1737     DBASSERT(sc, (len32 <= 4), ("DMAE read length is %d", len32));
1738
1739     if (!sc->dmae_ready) {
1740         data = BXE_SP(sc, wb_data[0]);
1741
1742         for (i = 0; i < len32; i++) {
1743             data[i] = (CHIP_IS_E1(sc)) ?
1744                           bxe_reg_rd_ind(sc, (src_addr + (i * 4))) :
1745                           REG_RD(sc, (src_addr + (i * 4)));
1746         }
1747
1748         return;
1749     }
1750
1751     /* set opcode and fixed command fields */
1752     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
1753
1754     /* fill in addresses and len */
1755     dmae.src_addr_lo = (src_addr >> 2); /* GRC addr has dword resolution */
1756     dmae.src_addr_hi = 0;
1757     dmae.dst_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_data));
1758     dmae.dst_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_data));
1759     dmae.len         = len32;
1760
1761     /* issue the command and wait for completion */
1762     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1763         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1764     };
1765 }
1766
1767 void
1768 bxe_write_dmae(struct bxe_softc *sc,
1769                bus_addr_t       dma_addr,
1770                uint32_t         dst_addr,
1771                uint32_t         len32)
1772 {
1773     struct dmae_command dmae;
1774     int rc;
1775
1776     if (!sc->dmae_ready) {
1777         DBASSERT(sc, (len32 <= 4), ("DMAE not ready and length is %d", len32));
1778
1779         if (CHIP_IS_E1(sc)) {
1780             ecore_init_ind_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1781         } else {
1782             ecore_init_str_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1783         }
1784
1785         return;
1786     }
1787
1788     /* set opcode and fixed command fields */
1789     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
1790
1791     /* fill in addresses and len */
1792     dmae.src_addr_lo = U64_LO(dma_addr);
1793     dmae.src_addr_hi = U64_HI(dma_addr);
1794     dmae.dst_addr_lo = (dst_addr >> 2); /* GRC addr has dword resolution */
1795     dmae.dst_addr_hi = 0;
1796     dmae.len         = len32;
1797
1798     /* issue the command and wait for completion */
1799     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1800         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1801     }
1802 }
1803
1804 void
1805 bxe_write_dmae_phys_len(struct bxe_softc *sc,
1806                         bus_addr_t       phys_addr,
1807                         uint32_t         addr,
1808                         uint32_t         len)
1809 {
1810     int dmae_wr_max = DMAE_LEN32_WR_MAX(sc);
1811     int offset = 0;
1812
1813     while (len > dmae_wr_max) {
1814         bxe_write_dmae(sc,
1815                        (phys_addr + offset), /* src DMA address */
1816                        (addr + offset),      /* dst GRC address */
1817                        dmae_wr_max);
1818         offset += (dmae_wr_max * 4);
1819         len -= dmae_wr_max;
1820     }
1821
1822     bxe_write_dmae(sc,
1823                    (phys_addr + offset), /* src DMA address */
1824                    (addr + offset),      /* dst GRC address */
1825                    len);
1826 }
1827
1828 void
1829 bxe_set_ctx_validation(struct bxe_softc   *sc,
1830                        struct eth_context *cxt,
1831                        uint32_t           cid)
1832 {
1833     /* ustorm cxt validation */
1834     cxt->ustorm_ag_context.cdu_usage =
1835         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1836             CDU_REGION_NUMBER_UCM_AG, ETH_CONNECTION_TYPE);
1837     /* xcontext validation */
1838     cxt->xstorm_ag_context.cdu_reserved =
1839         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1840             CDU_REGION_NUMBER_XCM_AG, ETH_CONNECTION_TYPE);
1841 }
1842
1843 static void
1844 bxe_storm_memset_hc_timeout(struct bxe_softc *sc,
1845                             uint8_t          port,
1846                             uint8_t          fw_sb_id,
1847                             uint8_t          sb_index,
1848                             uint8_t          ticks)
1849 {
1850     uint32_t addr =
1851         (BAR_CSTRORM_INTMEM +
1852          CSTORM_STATUS_BLOCK_DATA_TIMEOUT_OFFSET(fw_sb_id, sb_index));
1853
1854     REG_WR8(sc, addr, ticks);
1855
1856     BLOGD(sc, DBG_LOAD,
1857           "port %d fw_sb_id %d sb_index %d ticks %d\n",
1858           port, fw_sb_id, sb_index, ticks);
1859 }
1860
1861 static void
1862 bxe_storm_memset_hc_disable(struct bxe_softc *sc,
1863                             uint8_t          port,
1864                             uint16_t         fw_sb_id,
1865                             uint8_t          sb_index,
1866                             uint8_t          disable)
1867 {
1868     uint32_t enable_flag =
1869         (disable) ? 0 : (1 << HC_INDEX_DATA_HC_ENABLED_SHIFT);
1870     uint32_t addr =
1871         (BAR_CSTRORM_INTMEM +
1872          CSTORM_STATUS_BLOCK_DATA_FLAGS_OFFSET(fw_sb_id, sb_index));
1873     uint8_t flags;
1874
1875     /* clear and set */
1876     flags = REG_RD8(sc, addr);
1877     flags &= ~HC_INDEX_DATA_HC_ENABLED;
1878     flags |= enable_flag;
1879     REG_WR8(sc, addr, flags);
1880
1881     BLOGD(sc, DBG_LOAD,
1882           "port %d fw_sb_id %d sb_index %d disable %d\n",
1883           port, fw_sb_id, sb_index, disable);
1884 }
1885
1886 void
1887 bxe_update_coalesce_sb_index(struct bxe_softc *sc,
1888                              uint8_t          fw_sb_id,
1889                              uint8_t          sb_index,
1890                              uint8_t          disable,
1891                              uint16_t         usec)
1892 {
1893     int port = SC_PORT(sc);
1894     uint8_t ticks = (usec / 4); /* XXX ??? */
1895
1896     bxe_storm_memset_hc_timeout(sc, port, fw_sb_id, sb_index, ticks);
1897
1898     disable = (disable) ? 1 : ((usec) ? 0 : 1);
1899     bxe_storm_memset_hc_disable(sc, port, fw_sb_id, sb_index, disable);
1900 }
1901
1902 void
1903 elink_cb_udelay(struct bxe_softc *sc,
1904                 uint32_t         usecs)
1905 {
1906     DELAY(usecs);
1907 }
1908
1909 uint32_t
1910 elink_cb_reg_read(struct bxe_softc *sc,
1911                   uint32_t         reg_addr)
1912 {
1913     return (REG_RD(sc, reg_addr));
1914 }
1915
1916 void
1917 elink_cb_reg_write(struct bxe_softc *sc,
1918                    uint32_t         reg_addr,
1919                    uint32_t         val)
1920 {
1921     REG_WR(sc, reg_addr, val);
1922 }
1923
1924 void
1925 elink_cb_reg_wb_write(struct bxe_softc *sc,
1926                       uint32_t         offset,
1927                       uint32_t         *wb_write,
1928                       uint16_t         len)
1929 {
1930     REG_WR_DMAE(sc, offset, wb_write, len);
1931 }
1932
1933 void
1934 elink_cb_reg_wb_read(struct bxe_softc *sc,
1935                      uint32_t         offset,
1936                      uint32_t         *wb_write,
1937                      uint16_t         len)
1938 {
1939     REG_RD_DMAE(sc, offset, wb_write, len);
1940 }
1941
1942 uint8_t
1943 elink_cb_path_id(struct bxe_softc *sc)
1944 {
1945     return (SC_PATH(sc));
1946 }
1947
1948 void
1949 elink_cb_event_log(struct bxe_softc     *sc,
1950                    const elink_log_id_t elink_log_id,
1951                    ...)
1952 {
1953     /* XXX */
1954 #if 0
1955     //va_list ap;
1956     va_start(ap, elink_log_id);
1957     _XXX_(sc, lm_log_id, ap);
1958     va_end(ap);
1959 #endif
1960     BLOGI(sc, "ELINK EVENT LOG (%d)\n", elink_log_id);
1961 }
1962
1963 static int
1964 bxe_set_spio(struct bxe_softc *sc,
1965              int              spio,
1966              uint32_t         mode)
1967 {
1968     uint32_t spio_reg;
1969
1970     /* Only 2 SPIOs are configurable */
1971     if ((spio != MISC_SPIO_SPIO4) && (spio != MISC_SPIO_SPIO5)) {
1972         BLOGE(sc, "Invalid SPIO 0x%x\n", spio);
1973         return (-1);
1974     }
1975
1976     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1977
1978     /* read SPIO and mask except the float bits */
1979     spio_reg = (REG_RD(sc, MISC_REG_SPIO) & MISC_SPIO_FLOAT);
1980
1981     switch (mode) {
1982     case MISC_SPIO_OUTPUT_LOW:
1983         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output low\n", spio);
1984         /* clear FLOAT and set CLR */
1985         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1986         spio_reg |=  (spio << MISC_SPIO_CLR_POS);
1987         break;
1988
1989     case MISC_SPIO_OUTPUT_HIGH:
1990         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output high\n", spio);
1991         /* clear FLOAT and set SET */
1992         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1993         spio_reg |=  (spio << MISC_SPIO_SET_POS);
1994         break;
1995
1996     case MISC_SPIO_INPUT_HI_Z:
1997         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> input\n", spio);
1998         /* set FLOAT */
1999         spio_reg |= (spio << MISC_SPIO_FLOAT_POS);
2000         break;
2001
2002     default:
2003         break;
2004     }
2005
2006     REG_WR(sc, MISC_REG_SPIO, spio_reg);
2007     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
2008
2009     return (0);
2010 }
2011
2012 static int
2013 bxe_gpio_read(struct bxe_softc *sc,
2014               int              gpio_num,
2015               uint8_t          port)
2016 {
2017     /* The GPIO should be swapped if swap register is set and active */
2018     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2019                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2020     int gpio_shift = (gpio_num +
2021                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2022     uint32_t gpio_mask = (1 << gpio_shift);
2023     uint32_t gpio_reg;
2024
2025     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2026         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2027         return (-1);
2028     }
2029
2030     /* read GPIO value */
2031     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2032
2033     /* get the requested pin value */
2034     return ((gpio_reg & gpio_mask) == gpio_mask) ? 1 : 0;
2035 }
2036
2037 static int
2038 bxe_gpio_write(struct bxe_softc *sc,
2039                int              gpio_num,
2040                uint32_t         mode,
2041                uint8_t          port)
2042 {
2043     /* The GPIO should be swapped if swap register is set and active */
2044     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2045                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2046     int gpio_shift = (gpio_num +
2047                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2048     uint32_t gpio_mask = (1 << gpio_shift);
2049     uint32_t gpio_reg;
2050
2051     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2052         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2053         return (-1);
2054     }
2055
2056     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2057
2058     /* read GPIO and mask except the float bits */
2059     gpio_reg = (REG_RD(sc, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
2060
2061     switch (mode) {
2062     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2063         BLOGD(sc, DBG_PHY,
2064               "Set GPIO %d (shift %d) -> output low\n",
2065               gpio_num, gpio_shift);
2066         /* clear FLOAT and set CLR */
2067         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2068         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
2069         break;
2070
2071     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2072         BLOGD(sc, DBG_PHY,
2073               "Set GPIO %d (shift %d) -> output high\n",
2074               gpio_num, gpio_shift);
2075         /* clear FLOAT and set SET */
2076         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2077         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
2078         break;
2079
2080     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2081         BLOGD(sc, DBG_PHY,
2082               "Set GPIO %d (shift %d) -> input\n",
2083               gpio_num, gpio_shift);
2084         /* set FLOAT */
2085         gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2086         break;
2087
2088     default:
2089         break;
2090     }
2091
2092     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2093     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2094
2095     return (0);
2096 }
2097
2098 static int
2099 bxe_gpio_mult_write(struct bxe_softc *sc,
2100                     uint8_t          pins,
2101                     uint32_t         mode)
2102 {
2103     uint32_t gpio_reg;
2104
2105     /* any port swapping should be handled by caller */
2106
2107     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2108
2109     /* read GPIO and mask except the float bits */
2110     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2111     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2112     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
2113     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
2114
2115     switch (mode) {
2116     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2117         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output low\n", pins);
2118         /* set CLR */
2119         gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
2120         break;
2121
2122     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2123         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output high\n", pins);
2124         /* set SET */
2125         gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
2126         break;
2127
2128     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2129         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> input\n", pins);
2130         /* set FLOAT */
2131         gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2132         break;
2133
2134     default:
2135         BLOGE(sc, "Invalid GPIO mode assignment %d\n", mode);
2136         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2137         return (-1);
2138     }
2139
2140     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2141     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2142
2143     return (0);
2144 }
2145
2146 static int
2147 bxe_gpio_int_write(struct bxe_softc *sc,
2148                    int              gpio_num,
2149                    uint32_t         mode,
2150                    uint8_t          port)
2151 {
2152     /* The GPIO should be swapped if swap register is set and active */
2153     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2154                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2155     int gpio_shift = (gpio_num +
2156                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2157     uint32_t gpio_mask = (1 << gpio_shift);
2158     uint32_t gpio_reg;
2159
2160     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2161         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2162         return (-1);
2163     }
2164
2165     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2166
2167     /* read GPIO int */
2168     gpio_reg = REG_RD(sc, MISC_REG_GPIO_INT);
2169
2170     switch (mode) {
2171     case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2172         BLOGD(sc, DBG_PHY,
2173               "Clear GPIO INT %d (shift %d) -> output low\n",
2174               gpio_num, gpio_shift);
2175         /* clear SET and set CLR */
2176         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2177         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2178         break;
2179
2180     case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2181         BLOGD(sc, DBG_PHY,
2182               "Set GPIO INT %d (shift %d) -> output high\n",
2183               gpio_num, gpio_shift);
2184         /* clear CLR and set SET */
2185         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2186         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2187         break;
2188
2189     default:
2190         break;
2191     }
2192
2193     REG_WR(sc, MISC_REG_GPIO_INT, gpio_reg);
2194     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2195
2196     return (0);
2197 }
2198
2199 uint32_t
2200 elink_cb_gpio_read(struct bxe_softc *sc,
2201                    uint16_t         gpio_num,
2202                    uint8_t          port)
2203 {
2204     return (bxe_gpio_read(sc, gpio_num, port));
2205 }
2206
2207 uint8_t
2208 elink_cb_gpio_write(struct bxe_softc *sc,
2209                     uint16_t         gpio_num,
2210                     uint8_t          mode, /* 0=low 1=high */
2211                     uint8_t          port)
2212 {
2213     return (bxe_gpio_write(sc, gpio_num, mode, port));
2214 }
2215
2216 uint8_t
2217 elink_cb_gpio_mult_write(struct bxe_softc *sc,
2218                          uint8_t          pins,
2219                          uint8_t          mode) /* 0=low 1=high */
2220 {
2221     return (bxe_gpio_mult_write(sc, pins, mode));
2222 }
2223
2224 uint8_t
2225 elink_cb_gpio_int_write(struct bxe_softc *sc,
2226                         uint16_t         gpio_num,
2227                         uint8_t          mode, /* 0=low 1=high */
2228                         uint8_t          port)
2229 {
2230     return (bxe_gpio_int_write(sc, gpio_num, mode, port));
2231 }
2232
2233 void
2234 elink_cb_notify_link_changed(struct bxe_softc *sc)
2235 {
2236     REG_WR(sc, (MISC_REG_AEU_GENERAL_ATTN_12 +
2237                 (SC_FUNC(sc) * sizeof(uint32_t))), 1);
2238 }
2239
2240 /* send the MCP a request, block until there is a reply */
2241 uint32_t
2242 elink_cb_fw_command(struct bxe_softc *sc,
2243                     uint32_t         command,
2244                     uint32_t         param)
2245 {
2246     int mb_idx = SC_FW_MB_IDX(sc);
2247     uint32_t seq;
2248     uint32_t rc = 0;
2249     uint32_t cnt = 1;
2250     uint8_t delay = CHIP_REV_IS_SLOW(sc) ? 100 : 10;
2251
2252     BXE_FWMB_LOCK(sc);
2253
2254     seq = ++sc->fw_seq;
2255     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_param, param);
2256     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_header, (command | seq));
2257
2258     BLOGD(sc, DBG_PHY,
2259           "wrote command 0x%08x to FW MB param 0x%08x\n",
2260           (command | seq), param);
2261
2262     /* Let the FW do it's magic. GIve it up to 5 seconds... */
2263     do {
2264         DELAY(delay * 1000);
2265         rc = SHMEM_RD(sc, func_mb[mb_idx].fw_mb_header);
2266     } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2267
2268     BLOGD(sc, DBG_PHY,
2269           "[after %d ms] read 0x%x seq 0x%x from FW MB\n",
2270           cnt*delay, rc, seq);
2271
2272     /* is this a reply to our command? */
2273     if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK)) {
2274         rc &= FW_MSG_CODE_MASK;
2275     } else {
2276         /* Ruh-roh! */
2277         BLOGE(sc, "FW failed to respond!\n");
2278         // XXX bxe_fw_dump(sc);
2279         rc = 0;
2280     }
2281
2282     BXE_FWMB_UNLOCK(sc);
2283     return (rc);
2284 }
2285
2286 static uint32_t
2287 bxe_fw_command(struct bxe_softc *sc,
2288                uint32_t         command,
2289                uint32_t         param)
2290 {
2291     return (elink_cb_fw_command(sc, command, param));
2292 }
2293
2294 static void
2295 __storm_memset_dma_mapping(struct bxe_softc *sc,
2296                            uint32_t         addr,
2297                            bus_addr_t       mapping)
2298 {
2299     REG_WR(sc, addr, U64_LO(mapping));
2300     REG_WR(sc, (addr + 4), U64_HI(mapping));
2301 }
2302
2303 static void
2304 storm_memset_spq_addr(struct bxe_softc *sc,
2305                       bus_addr_t       mapping,
2306                       uint16_t         abs_fid)
2307 {
2308     uint32_t addr = (XSEM_REG_FAST_MEMORY +
2309                      XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid));
2310     __storm_memset_dma_mapping(sc, addr, mapping);
2311 }
2312
2313 static void
2314 storm_memset_vf_to_pf(struct bxe_softc *sc,
2315                       uint16_t         abs_fid,
2316                       uint16_t         pf_id)
2317 {
2318     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2319     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2320     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2321     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2322 }
2323
2324 static void
2325 storm_memset_func_en(struct bxe_softc *sc,
2326                      uint16_t         abs_fid,
2327                      uint8_t          enable)
2328 {
2329     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2330     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2331     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2332     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2333 }
2334
2335 static void
2336 storm_memset_eq_data(struct bxe_softc       *sc,
2337                      struct event_ring_data *eq_data,
2338                      uint16_t               pfid)
2339 {
2340     uint32_t addr;
2341     size_t size;
2342
2343     addr = (BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid));
2344     size = sizeof(struct event_ring_data);
2345     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)eq_data);
2346 }
2347
2348 static void
2349 storm_memset_eq_prod(struct bxe_softc *sc,
2350                      uint16_t         eq_prod,
2351                      uint16_t         pfid)
2352 {
2353     uint32_t addr = (BAR_CSTRORM_INTMEM +
2354                      CSTORM_EVENT_RING_PROD_OFFSET(pfid));
2355     REG_WR16(sc, addr, eq_prod);
2356 }
2357
2358 /*
2359  * Post a slowpath command.
2360  *
2361  * A slowpath command is used to propogate a configuration change through
2362  * the controller in a controlled manner, allowing each STORM processor and
2363  * other H/W blocks to phase in the change.  The commands sent on the
2364  * slowpath are referred to as ramrods.  Depending on the ramrod used the
2365  * completion of the ramrod will occur in different ways.  Here's a
2366  * breakdown of ramrods and how they complete:
2367  *
2368  * RAMROD_CMD_ID_ETH_PORT_SETUP
2369  *   Used to setup the leading connection on a port.  Completes on the
2370  *   Receive Completion Queue (RCQ) of that port (typically fp[0]).
2371  *
2372  * RAMROD_CMD_ID_ETH_CLIENT_SETUP
2373  *   Used to setup an additional connection on a port.  Completes on the
2374  *   RCQ of the multi-queue/RSS connection being initialized.
2375  *
2376  * RAMROD_CMD_ID_ETH_STAT_QUERY
2377  *   Used to force the storm processors to update the statistics database
2378  *   in host memory.  This ramrod is send on the leading connection CID and
2379  *   completes as an index increment of the CSTORM on the default status
2380  *   block.
2381  *
2382  * RAMROD_CMD_ID_ETH_UPDATE
2383  *   Used to update the state of the leading connection, usually to udpate
2384  *   the RSS indirection table.  Completes on the RCQ of the leading
2385  *   connection. (Not currently used under FreeBSD until OS support becomes
2386  *   available.)
2387  *
2388  * RAMROD_CMD_ID_ETH_HALT
2389  *   Used when tearing down a connection prior to driver unload.  Completes
2390  *   on the RCQ of the multi-queue/RSS connection being torn down.  Don't
2391  *   use this on the leading connection.
2392  *
2393  * RAMROD_CMD_ID_ETH_SET_MAC
2394  *   Sets the Unicast/Broadcast/Multicast used by the port.  Completes on
2395  *   the RCQ of the leading connection.
2396  *
2397  * RAMROD_CMD_ID_ETH_CFC_DEL
2398  *   Used when tearing down a conneciton prior to driver unload.  Completes
2399  *   on the RCQ of the leading connection (since the current connection
2400  *   has been completely removed from controller memory).
2401  *
2402  * RAMROD_CMD_ID_ETH_PORT_DEL
2403  *   Used to tear down the leading connection prior to driver unload,
2404  *   typically fp[0].  Completes as an index increment of the CSTORM on the
2405  *   default status block.
2406  *
2407  * RAMROD_CMD_ID_ETH_FORWARD_SETUP
2408  *   Used for connection offload.  Completes on the RCQ of the multi-queue
2409  *   RSS connection that is being offloaded.  (Not currently used under
2410  *   FreeBSD.)
2411  *
2412  * There can only be one command pending per function.
2413  *
2414  * Returns:
2415  *   0 = Success, !0 = Failure.
2416  */
2417
2418 /* must be called under the spq lock */
2419 static inline
2420 struct eth_spe *bxe_sp_get_next(struct bxe_softc *sc)
2421 {
2422     struct eth_spe *next_spe = sc->spq_prod_bd;
2423
2424     if (sc->spq_prod_bd == sc->spq_last_bd) {
2425         /* wrap back to the first eth_spq */
2426         sc->spq_prod_bd = sc->spq;
2427         sc->spq_prod_idx = 0;
2428     } else {
2429         sc->spq_prod_bd++;
2430         sc->spq_prod_idx++;
2431     }
2432
2433     return (next_spe);
2434 }
2435
2436 /* must be called under the spq lock */
2437 static inline
2438 void bxe_sp_prod_update(struct bxe_softc *sc)
2439 {
2440     int func = SC_FUNC(sc);
2441
2442     /*
2443      * Make sure that BD data is updated before writing the producer.
2444      * BD data is written to the memory, the producer is read from the
2445      * memory, thus we need a full memory barrier to ensure the ordering.
2446      */
2447     mb();
2448
2449     REG_WR16(sc, (BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func)),
2450              sc->spq_prod_idx);
2451
2452     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
2453                       BUS_SPACE_BARRIER_WRITE);
2454 }
2455
2456 /**
2457  * bxe_is_contextless_ramrod - check if the current command ends on EQ
2458  *
2459  * @cmd:      command to check
2460  * @cmd_type: command type
2461  */
2462 static inline
2463 int bxe_is_contextless_ramrod(int cmd,
2464                               int cmd_type)
2465 {
2466     if ((cmd_type == NONE_CONNECTION_TYPE) ||
2467         (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
2468         (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
2469         (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
2470         (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
2471         (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
2472         (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE)) {
2473         return (TRUE);
2474     } else {
2475         return (FALSE);
2476     }
2477 }
2478
2479 /**
2480  * bxe_sp_post - place a single command on an SP ring
2481  *
2482  * @sc:         driver handle
2483  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
2484  * @cid:        SW CID the command is related to
2485  * @data_hi:    command private data address (high 32 bits)
2486  * @data_lo:    command private data address (low 32 bits)
2487  * @cmd_type:   command type (e.g. NONE, ETH)
2488  *
2489  * SP data is handled as if it's always an address pair, thus data fields are
2490  * not swapped to little endian in upper functions. Instead this function swaps
2491  * data as if it's two uint32 fields.
2492  */
2493 int
2494 bxe_sp_post(struct bxe_softc *sc,
2495             int              command,
2496             int              cid,
2497             uint32_t         data_hi,
2498             uint32_t         data_lo,
2499             int              cmd_type)
2500 {
2501     struct eth_spe *spe;
2502     uint16_t type;
2503     int common;
2504
2505     common = bxe_is_contextless_ramrod(command, cmd_type);
2506
2507     BXE_SP_LOCK(sc);
2508
2509     if (common) {
2510         if (!atomic_load_acq_long(&sc->eq_spq_left)) {
2511             BLOGE(sc, "EQ ring is full!\n");
2512             BXE_SP_UNLOCK(sc);
2513             return (-1);
2514         }
2515     } else {
2516         if (!atomic_load_acq_long(&sc->cq_spq_left)) {
2517             BLOGE(sc, "SPQ ring is full!\n");
2518             BXE_SP_UNLOCK(sc);
2519             return (-1);
2520         }
2521     }
2522
2523     spe = bxe_sp_get_next(sc);
2524
2525     /* CID needs port number to be encoded int it */
2526     spe->hdr.conn_and_cmd_data =
2527         htole32((command << SPE_HDR_CMD_ID_SHIFT) | HW_CID(sc, cid));
2528
2529     type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
2530
2531     /* TBD: Check if it works for VFs */
2532     type |= ((SC_FUNC(sc) << SPE_HDR_FUNCTION_ID_SHIFT) &
2533              SPE_HDR_FUNCTION_ID);
2534
2535     spe->hdr.type = htole16(type);
2536
2537     spe->data.update_data_addr.hi = htole32(data_hi);
2538     spe->data.update_data_addr.lo = htole32(data_lo);
2539
2540     /*
2541      * It's ok if the actual decrement is issued towards the memory
2542      * somewhere between the lock and unlock. Thus no more explict
2543      * memory barrier is needed.
2544      */
2545     if (common) {
2546         atomic_subtract_acq_long(&sc->eq_spq_left, 1);
2547     } else {
2548         atomic_subtract_acq_long(&sc->cq_spq_left, 1);
2549     }
2550
2551     BLOGD(sc, DBG_SP, "SPQE -> %#jx\n", (uintmax_t)sc->spq_dma.paddr);
2552     BLOGD(sc, DBG_SP, "FUNC_RDATA -> %p / %#jx\n",
2553           BXE_SP(sc, func_rdata), (uintmax_t)BXE_SP_MAPPING(sc, func_rdata));
2554     BLOGD(sc, DBG_SP,
2555           "SPQE[%x] (%x:%x) (cmd, common?) (%d,%d) hw_cid %x data (%x:%x) type(0x%x) left (CQ, EQ) (%lx,%lx)\n",
2556           sc->spq_prod_idx,
2557           (uint32_t)U64_HI(sc->spq_dma.paddr),
2558           (uint32_t)(U64_LO(sc->spq_dma.paddr) + (uint8_t *)sc->spq_prod_bd - (uint8_t *)sc->spq),
2559           command,
2560           common,
2561           HW_CID(sc, cid),
2562           data_hi,
2563           data_lo,
2564           type,
2565           atomic_load_acq_long(&sc->cq_spq_left),
2566           atomic_load_acq_long(&sc->eq_spq_left));
2567
2568     bxe_sp_prod_update(sc);
2569
2570     BXE_SP_UNLOCK(sc);
2571     return (0);
2572 }
2573
2574 /**
2575  * bxe_debug_print_ind_table - prints the indirection table configuration.
2576  *
2577  * @sc: driver hanlde
2578  * @p:  pointer to rss configuration
2579  */
2580 #if 0
2581 static void
2582 bxe_debug_print_ind_table(struct bxe_softc               *sc,
2583                           struct ecore_config_rss_params *p)
2584 {
2585     int i;
2586
2587     BLOGD(sc, DBG_LOAD, "Setting indirection table to:\n");
2588     BLOGD(sc, DBG_LOAD, "    0x0000: ");
2589     for (i = 0; i < T_ETH_INDIRECTION_TABLE_SIZE; i++) {
2590         BLOGD(sc, DBG_LOAD, "0x%02x ", p->ind_table[i]);
2591
2592         /* Print 4 bytes in a line */
2593         if ((i + 1 < T_ETH_INDIRECTION_TABLE_SIZE) &&
2594             (((i + 1) & 0x3) == 0)) {
2595             BLOGD(sc, DBG_LOAD, "\n");
2596             BLOGD(sc, DBG_LOAD, "0x%04x: ", i + 1);
2597         }
2598     }
2599
2600     BLOGD(sc, DBG_LOAD, "\n");
2601 }
2602 #endif
2603
2604 /*
2605  * FreeBSD Device probe function.
2606  *
2607  * Compares the device found to the driver's list of supported devices and
2608  * reports back to the bsd loader whether this is the right driver for the device.
2609  * This is the driver entry function called from the "kldload" command.
2610  *
2611  * Returns:
2612  *   BUS_PROBE_DEFAULT on success, positive value on failure.
2613  */
2614 static int
2615 bxe_probe(device_t dev)
2616 {
2617     struct bxe_softc *sc;
2618     struct bxe_device_type *t;
2619     char *descbuf;
2620     uint16_t did, sdid, svid, vid;
2621
2622     /* Find our device structure */
2623     sc = device_get_softc(dev);
2624     sc->dev = dev;
2625     t = bxe_devs;
2626
2627     /* Get the data for the device to be probed. */
2628     vid  = pci_get_vendor(dev);
2629     did  = pci_get_device(dev);
2630     svid = pci_get_subvendor(dev);
2631     sdid = pci_get_subdevice(dev);
2632
2633     BLOGD(sc, DBG_LOAD,
2634           "%s(); VID = 0x%04X, DID = 0x%04X, SVID = 0x%04X, "
2635           "SDID = 0x%04X\n", __FUNCTION__, vid, did, svid, sdid);
2636
2637     /* Look through the list of known devices for a match. */
2638     while (t->bxe_name != NULL) {
2639         if ((vid == t->bxe_vid) && (did == t->bxe_did) &&
2640             ((svid == t->bxe_svid) || (t->bxe_svid == PCI_ANY_ID)) &&
2641             ((sdid == t->bxe_sdid) || (t->bxe_sdid == PCI_ANY_ID))) {
2642             descbuf = malloc(BXE_DEVDESC_MAX, M_TEMP, M_NOWAIT);
2643             if (descbuf == NULL)
2644                 return (ENOMEM);
2645
2646             /* Print out the device identity. */
2647             snprintf(descbuf, BXE_DEVDESC_MAX,
2648                      "%s (%c%d) BXE v:%s\n", t->bxe_name,
2649                      (((pci_read_config(dev, PCIR_REVID, 4) &
2650                         0xf0) >> 4) + 'A'),
2651                      (pci_read_config(dev, PCIR_REVID, 4) & 0xf),
2652                      BXE_DRIVER_VERSION);
2653
2654             device_set_desc_copy(dev, descbuf);
2655             free(descbuf, M_TEMP);
2656             return (BUS_PROBE_DEFAULT);
2657         }
2658         t++;
2659     }
2660
2661     return (ENXIO);
2662 }
2663
2664 static void
2665 bxe_init_mutexes(struct bxe_softc *sc)
2666 {
2667 #ifdef BXE_CORE_LOCK_SX
2668     snprintf(sc->core_sx_name, sizeof(sc->core_sx_name),
2669              "bxe%d_core_lock", sc->unit);
2670     sx_init(&sc->core_sx, sc->core_sx_name);
2671 #else
2672     snprintf(sc->core_mtx_name, sizeof(sc->core_mtx_name),
2673              "bxe%d_core_lock", sc->unit);
2674     mtx_init(&sc->core_mtx, sc->core_mtx_name, NULL, MTX_DEF);
2675 #endif
2676
2677     snprintf(sc->sp_mtx_name, sizeof(sc->sp_mtx_name),
2678              "bxe%d_sp_lock", sc->unit);
2679     mtx_init(&sc->sp_mtx, sc->sp_mtx_name, NULL, MTX_DEF);
2680
2681     snprintf(sc->dmae_mtx_name, sizeof(sc->dmae_mtx_name),
2682              "bxe%d_dmae_lock", sc->unit);
2683     mtx_init(&sc->dmae_mtx, sc->dmae_mtx_name, NULL, MTX_DEF);
2684
2685     snprintf(sc->port.phy_mtx_name, sizeof(sc->port.phy_mtx_name),
2686              "bxe%d_phy_lock", sc->unit);
2687     mtx_init(&sc->port.phy_mtx, sc->port.phy_mtx_name, NULL, MTX_DEF);
2688
2689     snprintf(sc->fwmb_mtx_name, sizeof(sc->fwmb_mtx_name),
2690              "bxe%d_fwmb_lock", sc->unit);
2691     mtx_init(&sc->fwmb_mtx, sc->fwmb_mtx_name, NULL, MTX_DEF);
2692
2693     snprintf(sc->print_mtx_name, sizeof(sc->print_mtx_name),
2694              "bxe%d_print_lock", sc->unit);
2695     mtx_init(&(sc->print_mtx), sc->print_mtx_name, NULL, MTX_DEF);
2696
2697     snprintf(sc->stats_mtx_name, sizeof(sc->stats_mtx_name),
2698              "bxe%d_stats_lock", sc->unit);
2699     mtx_init(&(sc->stats_mtx), sc->stats_mtx_name, NULL, MTX_DEF);
2700
2701     snprintf(sc->mcast_mtx_name, sizeof(sc->mcast_mtx_name),
2702              "bxe%d_mcast_lock", sc->unit);
2703     mtx_init(&(sc->mcast_mtx), sc->mcast_mtx_name, NULL, MTX_DEF);
2704 }
2705
2706 static void
2707 bxe_release_mutexes(struct bxe_softc *sc)
2708 {
2709 #ifdef BXE_CORE_LOCK_SX
2710     sx_destroy(&sc->core_sx);
2711 #else
2712     if (mtx_initialized(&sc->core_mtx)) {
2713         mtx_destroy(&sc->core_mtx);
2714     }
2715 #endif
2716
2717     if (mtx_initialized(&sc->sp_mtx)) {
2718         mtx_destroy(&sc->sp_mtx);
2719     }
2720
2721     if (mtx_initialized(&sc->dmae_mtx)) {
2722         mtx_destroy(&sc->dmae_mtx);
2723     }
2724
2725     if (mtx_initialized(&sc->port.phy_mtx)) {
2726         mtx_destroy(&sc->port.phy_mtx);
2727     }
2728
2729     if (mtx_initialized(&sc->fwmb_mtx)) {
2730         mtx_destroy(&sc->fwmb_mtx);
2731     }
2732
2733     if (mtx_initialized(&sc->print_mtx)) {
2734         mtx_destroy(&sc->print_mtx);
2735     }
2736
2737     if (mtx_initialized(&sc->stats_mtx)) {
2738         mtx_destroy(&sc->stats_mtx);
2739     }
2740
2741     if (mtx_initialized(&sc->mcast_mtx)) {
2742         mtx_destroy(&sc->mcast_mtx);
2743     }
2744 }
2745
2746 static void
2747 bxe_tx_disable(struct bxe_softc* sc)
2748 {
2749     struct ifnet *ifp = sc->ifnet;
2750
2751     /* tell the stack the driver is stopped and TX queue is full */
2752     if (ifp != NULL) {
2753         ifp->if_drv_flags = 0;
2754     }
2755 }
2756
2757 static void
2758 bxe_drv_pulse(struct bxe_softc *sc)
2759 {
2760     SHMEM_WR(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb,
2761              sc->fw_drv_pulse_wr_seq);
2762 }
2763
2764 static inline uint16_t
2765 bxe_tx_avail(struct bxe_softc *sc,
2766              struct bxe_fastpath *fp)
2767 {
2768     int16_t  used;
2769     uint16_t prod;
2770     uint16_t cons;
2771
2772     prod = fp->tx_bd_prod;
2773     cons = fp->tx_bd_cons;
2774
2775     used = SUB_S16(prod, cons);
2776
2777 #if 0
2778     KASSERT((used < 0), ("used tx bds < 0"));
2779     KASSERT((used > sc->tx_ring_size), ("used tx bds > tx_ring_size"));
2780     KASSERT(((sc->tx_ring_size - used) > MAX_TX_AVAIL),
2781             ("invalid number of tx bds used"));
2782 #endif
2783
2784     return (int16_t)(sc->tx_ring_size) - used;
2785 }
2786
2787 static inline int
2788 bxe_tx_queue_has_work(struct bxe_fastpath *fp)
2789 {
2790     uint16_t hw_cons;
2791
2792     mb(); /* status block fields can change */
2793     hw_cons = le16toh(*fp->tx_cons_sb);
2794     return (hw_cons != fp->tx_pkt_cons);
2795 }
2796
2797 static inline uint8_t
2798 bxe_has_tx_work(struct bxe_fastpath *fp)
2799 {
2800     /* expand this for multi-cos if ever supported */
2801     return (bxe_tx_queue_has_work(fp)) ? TRUE : FALSE;
2802 }
2803
2804 static inline int
2805 bxe_has_rx_work(struct bxe_fastpath *fp)
2806 {
2807     uint16_t rx_cq_cons_sb;
2808
2809     mb(); /* status block fields can change */
2810     rx_cq_cons_sb = le16toh(*fp->rx_cq_cons_sb);
2811     if ((rx_cq_cons_sb & RCQ_MAX) == RCQ_MAX)
2812         rx_cq_cons_sb++;
2813     return (fp->rx_cq_cons != rx_cq_cons_sb);
2814 }
2815
2816 static void
2817 bxe_sp_event(struct bxe_softc    *sc,
2818              struct bxe_fastpath *fp,
2819              union eth_rx_cqe    *rr_cqe)
2820 {
2821     int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2822     int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2823     enum ecore_queue_cmd drv_cmd = ECORE_Q_CMD_MAX;
2824     struct ecore_queue_sp_obj *q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
2825
2826     BLOGD(sc, DBG_SP, "fp=%d cid=%d got ramrod #%d state is %x type is %d\n",
2827           fp->index, cid, command, sc->state, rr_cqe->ramrod_cqe.ramrod_type);
2828
2829 #if 0
2830     /*
2831      * If cid is within VF range, replace the slowpath object with the
2832      * one corresponding to this VF
2833      */
2834     if ((cid >= BXE_FIRST_VF_CID) && (cid < BXE_FIRST_VF_CID + BXE_VF_CIDS)) {
2835         bxe_iov_set_queue_sp_obj(sc, cid, &q_obj);
2836     }
2837 #endif
2838
2839     switch (command) {
2840     case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
2841         BLOGD(sc, DBG_SP, "got UPDATE ramrod. CID %d\n", cid);
2842         drv_cmd = ECORE_Q_CMD_UPDATE;
2843         break;
2844
2845     case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
2846         BLOGD(sc, DBG_SP, "got MULTI[%d] setup ramrod\n", cid);
2847         drv_cmd = ECORE_Q_CMD_SETUP;
2848         break;
2849
2850     case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
2851         BLOGD(sc, DBG_SP, "got MULTI[%d] tx-only setup ramrod\n", cid);
2852         drv_cmd = ECORE_Q_CMD_SETUP_TX_ONLY;
2853         break;
2854
2855     case (RAMROD_CMD_ID_ETH_HALT):
2856         BLOGD(sc, DBG_SP, "got MULTI[%d] halt ramrod\n", cid);
2857         drv_cmd = ECORE_Q_CMD_HALT;
2858         break;
2859
2860     case (RAMROD_CMD_ID_ETH_TERMINATE):
2861         BLOGD(sc, DBG_SP, "got MULTI[%d] teminate ramrod\n", cid);
2862         drv_cmd = ECORE_Q_CMD_TERMINATE;
2863         break;
2864
2865     case (RAMROD_CMD_ID_ETH_EMPTY):
2866         BLOGD(sc, DBG_SP, "got MULTI[%d] empty ramrod\n", cid);
2867         drv_cmd = ECORE_Q_CMD_EMPTY;
2868         break;
2869
2870     default:
2871         BLOGD(sc, DBG_SP, "ERROR: unexpected MC reply (%d) on fp[%d]\n",
2872               command, fp->index);
2873         return;
2874     }
2875
2876     if ((drv_cmd != ECORE_Q_CMD_MAX) &&
2877         q_obj->complete_cmd(sc, q_obj, drv_cmd)) {
2878         /*
2879          * q_obj->complete_cmd() failure means that this was
2880          * an unexpected completion.
2881          *
2882          * In this case we don't want to increase the sc->spq_left
2883          * because apparently we haven't sent this command the first
2884          * place.
2885          */
2886         // bxe_panic(sc, ("Unexpected SP completion\n"));
2887         return;
2888     }
2889
2890 #if 0
2891     /* SRIOV: reschedule any 'in_progress' operations */
2892     bxe_iov_sp_event(sc, cid, TRUE);
2893 #endif
2894
2895     atomic_add_acq_long(&sc->cq_spq_left, 1);
2896
2897     BLOGD(sc, DBG_SP, "sc->cq_spq_left 0x%lx\n",
2898           atomic_load_acq_long(&sc->cq_spq_left));
2899
2900 #if 0
2901     if ((drv_cmd == ECORE_Q_CMD_UPDATE) && (IS_FCOE_FP(fp)) &&
2902         (!!bxe_test_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state))) {
2903         /*
2904          * If Queue update ramrod is completed for last Queue in AFEX VIF set
2905          * flow, then ACK MCP at the end. Mark pending ACK to MCP bit to
2906          * prevent case that both bits are cleared. At the end of load/unload
2907          * driver checks that sp_state is cleared and this order prevents
2908          * races.
2909          */
2910         bxe_set_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK, &sc->sp_state);
2911         wmb();
2912         bxe_clear_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state);
2913
2914         /* schedule the sp task as MCP ack is required */
2915         bxe_schedule_sp_task(sc);
2916     }
2917 #endif
2918 }
2919
2920 /*
2921  * The current mbuf is part of an aggregation. Move the mbuf into the TPA
2922  * aggregation queue, put an empty mbuf back onto the receive chain, and mark
2923  * the current aggregation queue as in-progress.
2924  */
2925 static void
2926 bxe_tpa_start(struct bxe_softc            *sc,
2927               struct bxe_fastpath         *fp,
2928               uint16_t                    queue,
2929               uint16_t                    cons,
2930               uint16_t                    prod,
2931               struct eth_fast_path_rx_cqe *cqe)
2932 {
2933     struct bxe_sw_rx_bd tmp_bd;
2934     struct bxe_sw_rx_bd *rx_buf;
2935     struct eth_rx_bd *rx_bd;
2936     int max_agg_queues;
2937     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
2938     uint16_t index;
2939
2940     BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA START "
2941                        "cons=%d prod=%d\n",
2942           fp->index, queue, cons, prod);
2943
2944     max_agg_queues = MAX_AGG_QS(sc);
2945
2946     KASSERT((queue < max_agg_queues),
2947             ("fp[%02d] invalid aggr queue (%d >= %d)!",
2948              fp->index, queue, max_agg_queues));
2949
2950     KASSERT((tpa_info->state == BXE_TPA_STATE_STOP),
2951             ("fp[%02d].tpa[%02d] starting aggr on queue not stopped!",
2952              fp->index, queue));
2953
2954     /* copy the existing mbuf and mapping from the TPA pool */
2955     tmp_bd = tpa_info->bd;
2956
2957     if (tmp_bd.m == NULL) {
2958         BLOGE(sc, "fp[%02d].tpa[%02d] mbuf not allocated!\n",
2959               fp->index, queue);
2960         /* XXX Error handling? */
2961         return;
2962     }
2963
2964     /* change the TPA queue to the start state */
2965     tpa_info->state            = BXE_TPA_STATE_START;
2966     tpa_info->placement_offset = cqe->placement_offset;
2967     tpa_info->parsing_flags    = le16toh(cqe->pars_flags.flags);
2968     tpa_info->vlan_tag         = le16toh(cqe->vlan_tag);
2969     tpa_info->len_on_bd        = le16toh(cqe->len_on_bd);
2970
2971     fp->rx_tpa_queue_used |= (1 << queue);
2972
2973     /*
2974      * If all the buffer descriptors are filled with mbufs then fill in
2975      * the current consumer index with a new BD. Else if a maximum Rx
2976      * buffer limit is imposed then fill in the next producer index.
2977      */
2978     index = (sc->max_rx_bufs != RX_BD_USABLE) ?
2979                 prod : cons;
2980
2981     /* move the received mbuf and mapping to TPA pool */
2982     tpa_info->bd = fp->rx_mbuf_chain[cons];
2983
2984     /* release any existing RX BD mbuf mappings */
2985     if (cons != index) {
2986         rx_buf = &fp->rx_mbuf_chain[cons];
2987
2988         if (rx_buf->m_map != NULL) {
2989             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
2990                             BUS_DMASYNC_POSTREAD);
2991             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
2992         }
2993
2994         /*
2995          * We get here when the maximum number of rx buffers is less than
2996          * RX_BD_USABLE. The mbuf is already saved above so it's OK to NULL
2997          * it out here without concern of a memory leak.
2998          */
2999         fp->rx_mbuf_chain[cons].m = NULL;
3000     }
3001
3002     /* update the Rx SW BD with the mbuf info from the TPA pool */
3003     fp->rx_mbuf_chain[index] = tmp_bd;
3004
3005     /* update the Rx BD with the empty mbuf phys address from the TPA pool */
3006     rx_bd = &fp->rx_chain[index];
3007     rx_bd->addr_hi = htole32(U64_HI(tpa_info->seg.ds_addr));
3008     rx_bd->addr_lo = htole32(U64_LO(tpa_info->seg.ds_addr));
3009 }
3010
3011 /*
3012  * When a TPA aggregation is completed, loop through the individual mbufs
3013  * of the aggregation, combining them into a single mbuf which will be sent
3014  * up the stack. Refill all freed SGEs with mbufs as we go along.
3015  */
3016 static int
3017 bxe_fill_frag_mbuf(struct bxe_softc          *sc,
3018                    struct bxe_fastpath       *fp,
3019                    struct bxe_sw_tpa_info    *tpa_info,
3020                    uint16_t                  queue,
3021                    uint16_t                  pages,
3022                    struct mbuf               *m,
3023                                struct eth_end_agg_rx_cqe *cqe,
3024                    uint16_t                  cqe_idx)
3025 {
3026     struct mbuf *m_frag;
3027     uint32_t frag_len, frag_size, i;
3028     uint16_t sge_idx;
3029     int rc = 0;
3030     int j;
3031
3032     frag_size = le16toh(cqe->pkt_len) - tpa_info->len_on_bd;
3033
3034     BLOGD(sc, DBG_LRO,
3035           "fp[%02d].tpa[%02d] TPA fill len_on_bd=%d frag_size=%d pages=%d\n",
3036           fp->index, queue, tpa_info->len_on_bd, frag_size, pages);
3037
3038     /* make sure the aggregated frame is not too big to handle */
3039     if (pages > 8 * PAGES_PER_SGE) {
3040         BLOGE(sc, "fp[%02d].sge[0x%04x] has too many pages (%d)! "
3041                   "pkt_len=%d len_on_bd=%d frag_size=%d\n",
3042               fp->index, cqe_idx, pages, le16toh(cqe->pkt_len),
3043               tpa_info->len_on_bd, frag_size);
3044         bxe_panic(sc, ("sge page count error\n"));
3045         return (EINVAL);
3046     }
3047
3048     /*
3049      * Scan through the scatter gather list pulling individual mbufs into a
3050      * single mbuf for the host stack.
3051      */
3052     for (i = 0, j = 0; i < pages; i += PAGES_PER_SGE, j++) {
3053         sge_idx = RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[j]));
3054
3055         /*
3056          * Firmware gives the indices of the SGE as if the ring is an array
3057          * (meaning that the "next" element will consume 2 indices).
3058          */
3059         frag_len = min(frag_size, (uint32_t)(SGE_PAGES));
3060
3061         BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA fill i=%d j=%d "
3062                            "sge_idx=%d frag_size=%d frag_len=%d\n",
3063               fp->index, queue, i, j, sge_idx, frag_size, frag_len);
3064
3065         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3066
3067         /* allocate a new mbuf for the SGE */
3068         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3069         if (rc) {
3070             /* Leave all remaining SGEs in the ring! */
3071             return (rc);
3072         }
3073
3074         /* update the fragment length */
3075         m_frag->m_len = frag_len;
3076
3077         /* concatenate the fragment to the head mbuf */
3078         m_cat(m, m_frag);
3079         fp->eth_q_stats.mbuf_alloc_sge--;
3080
3081         /* update the TPA mbuf size and remaining fragment size */
3082         m->m_pkthdr.len += frag_len;
3083         frag_size -= frag_len;
3084     }
3085
3086     BLOGD(sc, DBG_LRO,
3087           "fp[%02d].tpa[%02d] TPA fill done frag_size=%d\n",
3088           fp->index, queue, frag_size);
3089
3090     return (rc);
3091 }
3092
3093 static inline void
3094 bxe_clear_sge_mask_next_elems(struct bxe_fastpath *fp)
3095 {
3096     int i, j;
3097
3098     for (i = 1; i <= RX_SGE_NUM_PAGES; i++) {
3099         int idx = RX_SGE_TOTAL_PER_PAGE * i - 1;
3100
3101         for (j = 0; j < 2; j++) {
3102             BIT_VEC64_CLEAR_BIT(fp->sge_mask, idx);
3103             idx--;
3104         }
3105     }
3106 }
3107
3108 static inline void
3109 bxe_init_sge_ring_bit_mask(struct bxe_fastpath *fp)
3110 {
3111     /* set the mask to all 1's, it's faster to compare to 0 than to 0xf's */
3112     memset(fp->sge_mask, 0xff, sizeof(fp->sge_mask));
3113
3114     /*
3115      * Clear the two last indices in the page to 1. These are the indices that
3116      * correspond to the "next" element, hence will never be indicated and
3117      * should be removed from the calculations.
3118      */
3119     bxe_clear_sge_mask_next_elems(fp);
3120 }
3121
3122 static inline void
3123 bxe_update_last_max_sge(struct bxe_fastpath *fp,
3124                         uint16_t            idx)
3125 {
3126     uint16_t last_max = fp->last_max_sge;
3127
3128     if (SUB_S16(idx, last_max) > 0) {
3129         fp->last_max_sge = idx;
3130     }
3131 }
3132
3133 static inline void
3134 bxe_update_sge_prod(struct bxe_softc          *sc,
3135                     struct bxe_fastpath       *fp,
3136                     uint16_t                  sge_len,
3137                     union eth_sgl_or_raw_data *cqe)
3138 {
3139     uint16_t last_max, last_elem, first_elem;
3140     uint16_t delta = 0;
3141     uint16_t i;
3142
3143     if (!sge_len) {
3144         return;
3145     }
3146
3147     /* first mark all used pages */
3148     for (i = 0; i < sge_len; i++) {
3149         BIT_VEC64_CLEAR_BIT(fp->sge_mask,
3150                             RX_SGE(le16toh(cqe->sgl[i])));
3151     }
3152
3153     BLOGD(sc, DBG_LRO,
3154           "fp[%02d] fp_cqe->sgl[%d] = %d\n",
3155           fp->index, sge_len - 1,
3156           le16toh(cqe->sgl[sge_len - 1]));
3157
3158     /* assume that the last SGE index is the biggest */
3159     bxe_update_last_max_sge(fp,
3160                             le16toh(cqe->sgl[sge_len - 1]));
3161
3162     last_max = RX_SGE(fp->last_max_sge);
3163     last_elem = last_max >> BIT_VEC64_ELEM_SHIFT;
3164     first_elem = RX_SGE(fp->rx_sge_prod) >> BIT_VEC64_ELEM_SHIFT;
3165
3166     /* if ring is not full */
3167     if (last_elem + 1 != first_elem) {
3168         last_elem++;
3169     }
3170
3171     /* now update the prod */
3172     for (i = first_elem; i != last_elem; i = RX_SGE_NEXT_MASK_ELEM(i)) {
3173         if (__predict_true(fp->sge_mask[i])) {
3174             break;
3175         }
3176
3177         fp->sge_mask[i] = BIT_VEC64_ELEM_ONE_MASK;
3178         delta += BIT_VEC64_ELEM_SZ;
3179     }
3180
3181     if (delta > 0) {
3182         fp->rx_sge_prod += delta;
3183         /* clear page-end entries */
3184         bxe_clear_sge_mask_next_elems(fp);
3185     }
3186
3187     BLOGD(sc, DBG_LRO,
3188           "fp[%02d] fp->last_max_sge=%d fp->rx_sge_prod=%d\n",
3189           fp->index, fp->last_max_sge, fp->rx_sge_prod);
3190 }
3191
3192 /*
3193  * The aggregation on the current TPA queue has completed. Pull the individual
3194  * mbuf fragments together into a single mbuf, perform all necessary checksum
3195  * calculations, and send the resuting mbuf to the stack.
3196  */
3197 static void
3198 bxe_tpa_stop(struct bxe_softc          *sc,
3199              struct bxe_fastpath       *fp,
3200              struct bxe_sw_tpa_info    *tpa_info,
3201              uint16_t                  queue,
3202              uint16_t                  pages,
3203                          struct eth_end_agg_rx_cqe *cqe,
3204              uint16_t                  cqe_idx)
3205 {
3206     struct ifnet *ifp = sc->ifnet;
3207     struct mbuf *m;
3208     int rc = 0;
3209
3210     BLOGD(sc, DBG_LRO,
3211           "fp[%02d].tpa[%02d] pad=%d pkt_len=%d pages=%d vlan=%d\n",
3212           fp->index, queue, tpa_info->placement_offset,
3213           le16toh(cqe->pkt_len), pages, tpa_info->vlan_tag);
3214
3215     m = tpa_info->bd.m;
3216
3217     /* allocate a replacement before modifying existing mbuf */
3218     rc = bxe_alloc_rx_tpa_mbuf(fp, queue);
3219     if (rc) {
3220         /* drop the frame and log an error */
3221         fp->eth_q_stats.rx_soft_errors++;
3222         goto bxe_tpa_stop_exit;
3223     }
3224
3225     /* we have a replacement, fixup the current mbuf */
3226     m_adj(m, tpa_info->placement_offset);
3227     m->m_pkthdr.len = m->m_len = tpa_info->len_on_bd;
3228
3229     /* mark the checksums valid (taken care of by the firmware) */
3230     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3231     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3232     m->m_pkthdr.csum_data = 0xffff;
3233     m->m_pkthdr.csum_flags |= (CSUM_IP_CHECKED |
3234                                CSUM_IP_VALID   |
3235                                CSUM_DATA_VALID |
3236                                CSUM_PSEUDO_HDR);
3237
3238     /* aggregate all of the SGEs into a single mbuf */
3239     rc = bxe_fill_frag_mbuf(sc, fp, tpa_info, queue, pages, m, cqe, cqe_idx);
3240     if (rc) {
3241         /* drop the packet and log an error */
3242         fp->eth_q_stats.rx_soft_errors++;
3243         m_freem(m);
3244     } else {
3245         if (tpa_info->parsing_flags & PARSING_FLAGS_VLAN) {
3246             m->m_pkthdr.ether_vtag = tpa_info->vlan_tag;
3247             m->m_flags |= M_VLANTAG;
3248         }
3249
3250         /* assign packet to this interface interface */
3251         m->m_pkthdr.rcvif = ifp;
3252
3253 #if __FreeBSD_version >= 800000
3254         /* specify what RSS queue was used for this flow */
3255         m->m_pkthdr.flowid = fp->index;
3256         M_HASHTYPE_SET(m, M_HASHTYPE_OPAQUE);
3257 #endif
3258
3259         ifp->if_ipackets++;
3260         fp->eth_q_stats.rx_tpa_pkts++;
3261
3262         /* pass the frame to the stack */
3263         (*ifp->if_input)(ifp, m);
3264     }
3265
3266     /* we passed an mbuf up the stack or dropped the frame */
3267     fp->eth_q_stats.mbuf_alloc_tpa--;
3268
3269 bxe_tpa_stop_exit:
3270
3271     fp->rx_tpa_info[queue].state = BXE_TPA_STATE_STOP;
3272     fp->rx_tpa_queue_used &= ~(1 << queue);
3273 }
3274
3275 static uint8_t
3276 bxe_service_rxsgl(
3277                  struct bxe_fastpath *fp,
3278                  uint16_t len,
3279                  uint16_t lenonbd,
3280                  struct mbuf *m,
3281                  struct eth_fast_path_rx_cqe *cqe_fp)
3282 {
3283     struct mbuf *m_frag;
3284     uint16_t frags, frag_len;
3285     uint16_t sge_idx = 0;
3286     uint16_t j;
3287     uint8_t i, rc = 0;
3288     uint32_t frag_size;
3289
3290     /* adjust the mbuf */
3291     m->m_len = lenonbd;
3292
3293     frag_size =  len - lenonbd;
3294     frags = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3295
3296     for (i = 0, j = 0; i < frags; i += PAGES_PER_SGE, j++) {
3297         sge_idx = RX_SGE(le16toh(cqe_fp->sgl_or_raw_data.sgl[j]));
3298
3299         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3300         frag_len = min(frag_size, (uint32_t)(SGE_PAGE_SIZE));
3301         m_frag->m_len = frag_len;
3302
3303        /* allocate a new mbuf for the SGE */
3304         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3305         if (rc) {
3306             /* Leave all remaining SGEs in the ring! */
3307             return (rc);
3308         }
3309         fp->eth_q_stats.mbuf_alloc_sge--;
3310
3311         /* concatenate the fragment to the head mbuf */
3312         m_cat(m, m_frag);
3313
3314         frag_size -= frag_len;
3315     }
3316
3317     bxe_update_sge_prod(fp->sc, fp, frags, &cqe_fp->sgl_or_raw_data);
3318
3319     return rc;
3320 }
3321
3322 static uint8_t
3323 bxe_rxeof(struct bxe_softc    *sc,
3324           struct bxe_fastpath *fp)
3325 {
3326     struct ifnet *ifp = sc->ifnet;
3327     uint16_t bd_cons, bd_prod, bd_prod_fw, comp_ring_cons;
3328     uint16_t hw_cq_cons, sw_cq_cons, sw_cq_prod;
3329     int rx_pkts = 0;
3330     int rc = 0;
3331
3332     BXE_FP_RX_LOCK(fp);
3333
3334     /* CQ "next element" is of the size of the regular element */
3335     hw_cq_cons = le16toh(*fp->rx_cq_cons_sb);
3336     if ((hw_cq_cons & RCQ_USABLE_PER_PAGE) == RCQ_USABLE_PER_PAGE) {
3337         hw_cq_cons++;
3338     }
3339
3340     bd_cons = fp->rx_bd_cons;
3341     bd_prod = fp->rx_bd_prod;
3342     bd_prod_fw = bd_prod;
3343     sw_cq_cons = fp->rx_cq_cons;
3344     sw_cq_prod = fp->rx_cq_prod;
3345
3346     /*
3347      * Memory barrier necessary as speculative reads of the rx
3348      * buffer can be ahead of the index in the status block
3349      */
3350     rmb();
3351
3352     BLOGD(sc, DBG_RX,
3353           "fp[%02d] Rx START hw_cq_cons=%u sw_cq_cons=%u\n",
3354           fp->index, hw_cq_cons, sw_cq_cons);
3355
3356     while (sw_cq_cons != hw_cq_cons) {
3357         struct bxe_sw_rx_bd *rx_buf = NULL;
3358         union eth_rx_cqe *cqe;
3359         struct eth_fast_path_rx_cqe *cqe_fp;
3360         uint8_t cqe_fp_flags;
3361         enum eth_rx_cqe_type cqe_fp_type;
3362         uint16_t len, lenonbd,  pad;
3363         struct mbuf *m = NULL;
3364
3365         comp_ring_cons = RCQ(sw_cq_cons);
3366         bd_prod = RX_BD(bd_prod);
3367         bd_cons = RX_BD(bd_cons);
3368
3369         cqe          = &fp->rcq_chain[comp_ring_cons];
3370         cqe_fp       = &cqe->fast_path_cqe;
3371         cqe_fp_flags = cqe_fp->type_error_flags;
3372         cqe_fp_type  = cqe_fp_flags & ETH_FAST_PATH_RX_CQE_TYPE;
3373
3374         BLOGD(sc, DBG_RX,
3375               "fp[%02d] Rx hw_cq_cons=%d hw_sw_cons=%d "
3376               "BD prod=%d cons=%d CQE type=0x%x err=0x%x "
3377               "status=0x%x rss_hash=0x%x vlan=0x%x len=%u lenonbd=%u\n",
3378               fp->index,
3379               hw_cq_cons,
3380               sw_cq_cons,
3381               bd_prod,
3382               bd_cons,
3383               CQE_TYPE(cqe_fp_flags),
3384               cqe_fp_flags,
3385               cqe_fp->status_flags,
3386               le32toh(cqe_fp->rss_hash_result),
3387               le16toh(cqe_fp->vlan_tag),
3388               le16toh(cqe_fp->pkt_len_or_gro_seg_len),
3389               le16toh(cqe_fp->len_on_bd));
3390
3391         /* is this a slowpath msg? */
3392         if (__predict_false(CQE_TYPE_SLOW(cqe_fp_type))) {
3393             bxe_sp_event(sc, fp, cqe);
3394             goto next_cqe;
3395         }
3396
3397         rx_buf = &fp->rx_mbuf_chain[bd_cons];
3398
3399         if (!CQE_TYPE_FAST(cqe_fp_type)) {
3400             struct bxe_sw_tpa_info *tpa_info;
3401             uint16_t frag_size, pages;
3402             uint8_t queue;
3403
3404 #if 0
3405             /* sanity check */
3406             if (!fp->tpa_enable &&
3407                 (CQE_TYPE_START(cqe_fp_type) || CQE_TYPE_STOP(cqe_fp_type))) {
3408                 BLOGE(sc, "START/STOP packet while !tpa_enable type (0x%x)\n",
3409                       CQE_TYPE(cqe_fp_type));
3410             }
3411 #endif
3412
3413             if (CQE_TYPE_START(cqe_fp_type)) {
3414                 bxe_tpa_start(sc, fp, cqe_fp->queue_index,
3415                               bd_cons, bd_prod, cqe_fp);
3416                 m = NULL; /* packet not ready yet */
3417                 goto next_rx;
3418             }
3419
3420             KASSERT(CQE_TYPE_STOP(cqe_fp_type),
3421                     ("CQE type is not STOP! (0x%x)\n", cqe_fp_type));
3422
3423             queue = cqe->end_agg_cqe.queue_index;
3424             tpa_info = &fp->rx_tpa_info[queue];
3425
3426             BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA STOP\n",
3427                   fp->index, queue);
3428
3429             frag_size = (le16toh(cqe->end_agg_cqe.pkt_len) -
3430                          tpa_info->len_on_bd);
3431             pages = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3432
3433             bxe_tpa_stop(sc, fp, tpa_info, queue, pages,
3434                          &cqe->end_agg_cqe, comp_ring_cons);
3435
3436             bxe_update_sge_prod(sc, fp, pages, &cqe->end_agg_cqe.sgl_or_raw_data);
3437
3438             goto next_cqe;
3439         }
3440
3441         /* non TPA */
3442
3443         /* is this an error packet? */
3444         if (__predict_false(cqe_fp_flags &
3445                             ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG)) {
3446             BLOGE(sc, "flags 0x%x rx packet %u\n", cqe_fp_flags, sw_cq_cons);
3447             fp->eth_q_stats.rx_soft_errors++;
3448             goto next_rx;
3449         }
3450
3451         len = le16toh(cqe_fp->pkt_len_or_gro_seg_len);
3452         lenonbd = le16toh(cqe_fp->len_on_bd);
3453         pad = cqe_fp->placement_offset;
3454
3455         m = rx_buf->m;
3456
3457         if (__predict_false(m == NULL)) {
3458             BLOGE(sc, "No mbuf in rx chain descriptor %d for fp[%02d]\n",
3459                   bd_cons, fp->index);
3460             goto next_rx;
3461         }
3462
3463         /* XXX double copy if packet length under a threshold */
3464
3465         /*
3466          * If all the buffer descriptors are filled with mbufs then fill in
3467          * the current consumer index with a new BD. Else if a maximum Rx
3468          * buffer limit is imposed then fill in the next producer index.
3469          */
3470         rc = bxe_alloc_rx_bd_mbuf(fp, bd_cons,
3471                                   (sc->max_rx_bufs != RX_BD_USABLE) ?
3472                                       bd_prod : bd_cons);
3473         if (rc != 0) {
3474
3475             /* we simply reuse the received mbuf and don't post it to the stack */
3476             m = NULL;
3477
3478             BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
3479                   fp->index, rc);
3480             fp->eth_q_stats.rx_soft_errors++;
3481
3482             if (sc->max_rx_bufs != RX_BD_USABLE) {
3483                 /* copy this consumer index to the producer index */
3484                 memcpy(&fp->rx_mbuf_chain[bd_prod], rx_buf,
3485                        sizeof(struct bxe_sw_rx_bd));
3486                 memset(rx_buf, 0, sizeof(struct bxe_sw_rx_bd));
3487             }
3488
3489             goto next_rx;
3490         }
3491
3492         /* current mbuf was detached from the bd */
3493         fp->eth_q_stats.mbuf_alloc_rx--;
3494
3495         /* we allocated a replacement mbuf, fixup the current one */
3496         m_adj(m, pad);
3497         m->m_pkthdr.len = m->m_len = len;
3498
3499         if ((len > 60) && (len > lenonbd)) {
3500             fp->eth_q_stats.rx_bxe_service_rxsgl++;
3501             rc = bxe_service_rxsgl(fp, len, lenonbd, m, cqe_fp);
3502             if (rc)
3503                 break;
3504             fp->eth_q_stats.rx_jumbo_sge_pkts++;
3505         } else if (lenonbd < len) {
3506             fp->eth_q_stats.rx_erroneous_jumbo_sge_pkts++;
3507         }
3508
3509         /* assign packet to this interface interface */
3510         m->m_pkthdr.rcvif = ifp;
3511
3512         /* assume no hardware checksum has complated */
3513         m->m_pkthdr.csum_flags = 0;
3514
3515         /* validate checksum if offload enabled */
3516         if (ifp->if_capenable & IFCAP_RXCSUM) {
3517             /* check for a valid IP frame */
3518             if (!(cqe->fast_path_cqe.status_flags &
3519                   ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG)) {
3520                 m->m_pkthdr.csum_flags |= CSUM_IP_CHECKED;
3521                 if (__predict_false(cqe_fp_flags &
3522                                     ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG)) {
3523                     fp->eth_q_stats.rx_hw_csum_errors++;
3524                 } else {
3525                     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3526                     m->m_pkthdr.csum_flags |= CSUM_IP_VALID;
3527                 }
3528             }
3529
3530             /* check for a valid TCP/UDP frame */
3531             if (!(cqe->fast_path_cqe.status_flags &
3532                   ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG)) {
3533                 if (__predict_false(cqe_fp_flags &
3534                                     ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG)) {
3535                     fp->eth_q_stats.rx_hw_csum_errors++;
3536                 } else {
3537                     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3538                     m->m_pkthdr.csum_data = 0xFFFF;
3539                     m->m_pkthdr.csum_flags |= (CSUM_DATA_VALID |
3540                                                CSUM_PSEUDO_HDR);
3541                 }
3542             }
3543         }
3544
3545         /* if there is a VLAN tag then flag that info */
3546         if (cqe->fast_path_cqe.pars_flags.flags & PARSING_FLAGS_VLAN) {
3547             m->m_pkthdr.ether_vtag = cqe->fast_path_cqe.vlan_tag;
3548             m->m_flags |= M_VLANTAG;
3549         }
3550
3551 #if __FreeBSD_version >= 800000
3552         /* specify what RSS queue was used for this flow */
3553         m->m_pkthdr.flowid = fp->index;
3554         M_HASHTYPE_SET(m, M_HASHTYPE_OPAQUE);
3555 #endif
3556
3557 next_rx:
3558
3559         bd_cons    = RX_BD_NEXT(bd_cons);
3560         bd_prod    = RX_BD_NEXT(bd_prod);
3561         bd_prod_fw = RX_BD_NEXT(bd_prod_fw);
3562
3563         /* pass the frame to the stack */
3564         if (__predict_true(m != NULL)) {
3565             ifp->if_ipackets++;
3566             rx_pkts++;
3567             (*ifp->if_input)(ifp, m);
3568         }
3569
3570 next_cqe:
3571
3572         sw_cq_prod = RCQ_NEXT(sw_cq_prod);
3573         sw_cq_cons = RCQ_NEXT(sw_cq_cons);
3574
3575         /* limit spinning on the queue */
3576         if (rc != 0)
3577             break;
3578
3579         if (rx_pkts == sc->rx_budget) {
3580             fp->eth_q_stats.rx_budget_reached++;
3581             break;
3582         }
3583     } /* while work to do */
3584
3585     fp->rx_bd_cons = bd_cons;
3586     fp->rx_bd_prod = bd_prod_fw;
3587     fp->rx_cq_cons = sw_cq_cons;
3588     fp->rx_cq_prod = sw_cq_prod;
3589
3590     /* Update producers */
3591     bxe_update_rx_prod(sc, fp, bd_prod_fw, sw_cq_prod, fp->rx_sge_prod);
3592
3593     fp->eth_q_stats.rx_pkts += rx_pkts;
3594     fp->eth_q_stats.rx_calls++;
3595
3596     BXE_FP_RX_UNLOCK(fp);
3597
3598     return (sw_cq_cons != hw_cq_cons);
3599 }
3600
3601 static uint16_t
3602 bxe_free_tx_pkt(struct bxe_softc    *sc,
3603                 struct bxe_fastpath *fp,
3604                 uint16_t            idx)
3605 {
3606     struct bxe_sw_tx_bd *tx_buf = &fp->tx_mbuf_chain[idx];
3607     struct eth_tx_start_bd *tx_start_bd;
3608     uint16_t bd_idx = TX_BD(tx_buf->first_bd);
3609     uint16_t new_cons;
3610     int nbd;
3611
3612     /* unmap the mbuf from non-paged memory */
3613     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
3614
3615     tx_start_bd = &fp->tx_chain[bd_idx].start_bd;
3616     nbd = le16toh(tx_start_bd->nbd) - 1;
3617
3618 #if 0
3619     if ((nbd - 1) > (MAX_MBUF_FRAGS + 2)) {
3620         bxe_panic(sc, ("BAD nbd!\n"));
3621     }
3622 #endif
3623
3624     new_cons = (tx_buf->first_bd + nbd);
3625
3626 #if 0
3627     struct eth_tx_bd *tx_data_bd;
3628
3629     /*
3630      * The following code doesn't do anything but is left here
3631      * for clarity on what the new value of new_cons skipped.
3632      */
3633
3634     /* get the next bd */
3635     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3636
3637     /* skip the parse bd */
3638     --nbd;
3639     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3640
3641     /* skip the TSO split header bd since they have no mapping */
3642     if (tx_buf->flags & BXE_TSO_SPLIT_BD) {
3643         --nbd;
3644         bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3645     }
3646
3647     /* now free frags */
3648     while (nbd > 0) {
3649         tx_data_bd = &fp->tx_chain[bd_idx].reg_bd;
3650         if (--nbd) {
3651             bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3652         }
3653     }
3654 #endif
3655
3656     /* free the mbuf */
3657     if (__predict_true(tx_buf->m != NULL)) {
3658         m_freem(tx_buf->m);
3659         fp->eth_q_stats.mbuf_alloc_tx--;
3660     } else {
3661         fp->eth_q_stats.tx_chain_lost_mbuf++;
3662     }
3663
3664     tx_buf->m = NULL;
3665     tx_buf->first_bd = 0;
3666
3667     return (new_cons);
3668 }
3669
3670 /* transmit timeout watchdog */
3671 static int
3672 bxe_watchdog(struct bxe_softc    *sc,
3673              struct bxe_fastpath *fp)
3674 {
3675     BXE_FP_TX_LOCK(fp);
3676
3677     if ((fp->watchdog_timer == 0) || (--fp->watchdog_timer)) {
3678         BXE_FP_TX_UNLOCK(fp);
3679         return (0);
3680     }
3681
3682     BLOGE(sc, "TX watchdog timeout on fp[%02d], resetting!\n", fp->index);
3683
3684     BXE_FP_TX_UNLOCK(fp);
3685
3686     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
3687     taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
3688
3689     return (-1);
3690 }
3691
3692 /* processes transmit completions */
3693 static uint8_t
3694 bxe_txeof(struct bxe_softc    *sc,
3695           struct bxe_fastpath *fp)
3696 {
3697     struct ifnet *ifp = sc->ifnet;
3698     uint16_t bd_cons, hw_cons, sw_cons, pkt_cons;
3699     uint16_t tx_bd_avail;
3700
3701     BXE_FP_TX_LOCK_ASSERT(fp);
3702
3703     bd_cons = fp->tx_bd_cons;
3704     hw_cons = le16toh(*fp->tx_cons_sb);
3705     sw_cons = fp->tx_pkt_cons;
3706
3707     while (sw_cons != hw_cons) {
3708         pkt_cons = TX_BD(sw_cons);
3709
3710         BLOGD(sc, DBG_TX,
3711               "TX: fp[%d]: hw_cons=%u sw_cons=%u pkt_cons=%u\n",
3712               fp->index, hw_cons, sw_cons, pkt_cons);
3713
3714         bd_cons = bxe_free_tx_pkt(sc, fp, pkt_cons);
3715
3716         sw_cons++;
3717     }
3718
3719     fp->tx_pkt_cons = sw_cons;
3720     fp->tx_bd_cons  = bd_cons;
3721
3722     BLOGD(sc, DBG_TX,
3723           "TX done: fp[%d]: hw_cons=%u sw_cons=%u sw_prod=%u\n",
3724           fp->index, hw_cons, fp->tx_pkt_cons, fp->tx_pkt_prod);
3725
3726     mb();
3727
3728     tx_bd_avail = bxe_tx_avail(sc, fp);
3729
3730     if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
3731         ifp->if_drv_flags |= IFF_DRV_OACTIVE;
3732     } else {
3733         ifp->if_drv_flags &= ~IFF_DRV_OACTIVE;
3734     }
3735
3736     if (fp->tx_pkt_prod != fp->tx_pkt_cons) {
3737         /* reset the watchdog timer if there are pending transmits */
3738         fp->watchdog_timer = BXE_TX_TIMEOUT;
3739         return (TRUE);
3740     } else {
3741         /* clear watchdog when there are no pending transmits */
3742         fp->watchdog_timer = 0;
3743         return (FALSE);
3744     }
3745 }
3746
3747 static void
3748 bxe_drain_tx_queues(struct bxe_softc *sc)
3749 {
3750     struct bxe_fastpath *fp;
3751     int i, count;
3752
3753     /* wait until all TX fastpath tasks have completed */
3754     for (i = 0; i < sc->num_queues; i++) {
3755         fp = &sc->fp[i];
3756
3757         count = 1000;
3758
3759         while (bxe_has_tx_work(fp)) {
3760
3761             BXE_FP_TX_LOCK(fp);
3762             bxe_txeof(sc, fp);
3763             BXE_FP_TX_UNLOCK(fp);
3764
3765             if (count == 0) {
3766                 BLOGE(sc, "Timeout waiting for fp[%d] "
3767                           "transmits to complete!\n", i);
3768                 bxe_panic(sc, ("tx drain failure\n"));
3769                 return;
3770             }
3771
3772             count--;
3773             DELAY(1000);
3774             rmb();
3775         }
3776     }
3777
3778     return;
3779 }
3780
3781 static int
3782 bxe_del_all_macs(struct bxe_softc          *sc,
3783                  struct ecore_vlan_mac_obj *mac_obj,
3784                  int                       mac_type,
3785                  uint8_t                   wait_for_comp)
3786 {
3787     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
3788     int rc;
3789
3790     /* wait for completion of requested */
3791     if (wait_for_comp) {
3792         bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
3793     }
3794
3795     /* Set the mac type of addresses we want to clear */
3796     bxe_set_bit(mac_type, &vlan_mac_flags);
3797
3798     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags, &ramrod_flags);
3799     if (rc < 0) {
3800         BLOGE(sc, "Failed to delete MACs (%d)\n", rc);
3801     }
3802
3803     return (rc);
3804 }
3805
3806 static int
3807 bxe_fill_accept_flags(struct bxe_softc *sc,
3808                       uint32_t         rx_mode,
3809                       unsigned long    *rx_accept_flags,
3810                       unsigned long    *tx_accept_flags)
3811 {
3812     /* Clear the flags first */
3813     *rx_accept_flags = 0;
3814     *tx_accept_flags = 0;
3815
3816     switch (rx_mode) {
3817     case BXE_RX_MODE_NONE:
3818         /*
3819          * 'drop all' supersedes any accept flags that may have been
3820          * passed to the function.
3821          */
3822         break;
3823
3824     case BXE_RX_MODE_NORMAL:
3825         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3826         bxe_set_bit(ECORE_ACCEPT_MULTICAST, rx_accept_flags);
3827         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3828
3829         /* internal switching mode */
3830         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3831         bxe_set_bit(ECORE_ACCEPT_MULTICAST, tx_accept_flags);
3832         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3833
3834         break;
3835
3836     case BXE_RX_MODE_ALLMULTI:
3837         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3838         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3839         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3840
3841         /* internal switching mode */
3842         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3843         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3844         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3845
3846         break;
3847
3848     case BXE_RX_MODE_PROMISC:
3849         /*
3850          * According to deffinition of SI mode, iface in promisc mode
3851          * should receive matched and unmatched (in resolution of port)
3852          * unicast packets.
3853          */
3854         bxe_set_bit(ECORE_ACCEPT_UNMATCHED, rx_accept_flags);
3855         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3856         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3857         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3858
3859         /* internal switching mode */
3860         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3861         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3862
3863         if (IS_MF_SI(sc)) {
3864             bxe_set_bit(ECORE_ACCEPT_ALL_UNICAST, tx_accept_flags);
3865         } else {
3866             bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3867         }
3868
3869         break;
3870
3871     default:
3872         BLOGE(sc, "Unknown rx_mode (%d)\n", rx_mode);
3873         return (-1);
3874     }
3875
3876     /* Set ACCEPT_ANY_VLAN as we do not enable filtering by VLAN */
3877     if (rx_mode != BXE_RX_MODE_NONE) {
3878         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, rx_accept_flags);
3879         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, tx_accept_flags);
3880     }
3881
3882     return (0);
3883 }
3884
3885 static int
3886 bxe_set_q_rx_mode(struct bxe_softc *sc,
3887                   uint8_t          cl_id,
3888                   unsigned long    rx_mode_flags,
3889                   unsigned long    rx_accept_flags,
3890                   unsigned long    tx_accept_flags,
3891                   unsigned long    ramrod_flags)
3892 {
3893     struct ecore_rx_mode_ramrod_params ramrod_param;
3894     int rc;
3895
3896     memset(&ramrod_param, 0, sizeof(ramrod_param));
3897
3898     /* Prepare ramrod parameters */
3899     ramrod_param.cid = 0;
3900     ramrod_param.cl_id = cl_id;
3901     ramrod_param.rx_mode_obj = &sc->rx_mode_obj;
3902     ramrod_param.func_id = SC_FUNC(sc);
3903
3904     ramrod_param.pstate = &sc->sp_state;
3905     ramrod_param.state = ECORE_FILTER_RX_MODE_PENDING;
3906
3907     ramrod_param.rdata = BXE_SP(sc, rx_mode_rdata);
3908     ramrod_param.rdata_mapping = BXE_SP_MAPPING(sc, rx_mode_rdata);
3909
3910     bxe_set_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
3911
3912     ramrod_param.ramrod_flags = ramrod_flags;
3913     ramrod_param.rx_mode_flags = rx_mode_flags;
3914
3915     ramrod_param.rx_accept_flags = rx_accept_flags;
3916     ramrod_param.tx_accept_flags = tx_accept_flags;
3917
3918     rc = ecore_config_rx_mode(sc, &ramrod_param);
3919     if (rc < 0) {
3920         BLOGE(sc, "Set rx_mode %d failed\n", sc->rx_mode);
3921         return (rc);
3922     }
3923
3924     return (0);
3925 }
3926
3927 static int
3928 bxe_set_storm_rx_mode(struct bxe_softc *sc)
3929 {
3930     unsigned long rx_mode_flags = 0, ramrod_flags = 0;
3931     unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
3932     int rc;
3933
3934     rc = bxe_fill_accept_flags(sc, sc->rx_mode, &rx_accept_flags,
3935                                &tx_accept_flags);
3936     if (rc) {
3937         return (rc);
3938     }
3939
3940     bxe_set_bit(RAMROD_RX, &ramrod_flags);
3941     bxe_set_bit(RAMROD_TX, &ramrod_flags);
3942
3943     /* XXX ensure all fastpath have same cl_id and/or move it to bxe_softc */
3944     return (bxe_set_q_rx_mode(sc, sc->fp[0].cl_id, rx_mode_flags,
3945                               rx_accept_flags, tx_accept_flags,
3946                               ramrod_flags));
3947 }
3948
3949 /* returns the "mcp load_code" according to global load_count array */
3950 static int
3951 bxe_nic_load_no_mcp(struct bxe_softc *sc)
3952 {
3953     int path = SC_PATH(sc);
3954     int port = SC_PORT(sc);
3955
3956     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3957           path, load_count[path][0], load_count[path][1],
3958           load_count[path][2]);
3959     load_count[path][0]++;
3960     load_count[path][1 + port]++;
3961     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3962           path, load_count[path][0], load_count[path][1],
3963           load_count[path][2]);
3964     if (load_count[path][0] == 1) {
3965         return (FW_MSG_CODE_DRV_LOAD_COMMON);
3966     } else if (load_count[path][1 + port] == 1) {
3967         return (FW_MSG_CODE_DRV_LOAD_PORT);
3968     } else {
3969         return (FW_MSG_CODE_DRV_LOAD_FUNCTION);
3970     }
3971 }
3972
3973 /* returns the "mcp load_code" according to global load_count array */
3974 static int
3975 bxe_nic_unload_no_mcp(struct bxe_softc *sc)
3976 {
3977     int port = SC_PORT(sc);
3978     int path = SC_PATH(sc);
3979
3980     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3981           path, load_count[path][0], load_count[path][1],
3982           load_count[path][2]);
3983     load_count[path][0]--;
3984     load_count[path][1 + port]--;
3985     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3986           path, load_count[path][0], load_count[path][1],
3987           load_count[path][2]);
3988     if (load_count[path][0] == 0) {
3989         return (FW_MSG_CODE_DRV_UNLOAD_COMMON);
3990     } else if (load_count[path][1 + port] == 0) {
3991         return (FW_MSG_CODE_DRV_UNLOAD_PORT);
3992     } else {
3993         return (FW_MSG_CODE_DRV_UNLOAD_FUNCTION);
3994     }
3995 }
3996
3997 /* request unload mode from the MCP: COMMON, PORT or FUNCTION */
3998 static uint32_t
3999 bxe_send_unload_req(struct bxe_softc *sc,
4000                     int              unload_mode)
4001 {
4002     uint32_t reset_code = 0;
4003 #if 0
4004     int port = SC_PORT(sc);
4005     int path = SC_PATH(sc);
4006 #endif
4007
4008     /* Select the UNLOAD request mode */
4009     if (unload_mode == UNLOAD_NORMAL) {
4010         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
4011     }
4012 #if 0
4013     else if (sc->flags & BXE_NO_WOL_FLAG) {
4014         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP;
4015     } else if (sc->wol) {
4016         uint32_t emac_base = port ? GRCBASE_EMAC1 : GRCBASE_EMAC0;
4017         uint8_t *mac_addr = sc->dev->dev_addr;
4018         uint32_t val;
4019         uint16_t pmc;
4020
4021         /*
4022          * The mac address is written to entries 1-4 to
4023          * preserve entry 0 which is used by the PMF
4024          */
4025         uint8_t entry = (SC_VN(sc) + 1)*8;
4026
4027         val = (mac_addr[0] << 8) | mac_addr[1];
4028         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry, val);
4029
4030         val = (mac_addr[2] << 24) | (mac_addr[3] << 16) |
4031               (mac_addr[4] << 8) | mac_addr[5];
4032         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry + 4, val);
4033
4034         /* Enable the PME and clear the status */
4035         pmc = pci_read_config(sc->dev,
4036                               (sc->devinfo.pcie_pm_cap_reg +
4037                                PCIR_POWER_STATUS),
4038                               2);
4039         pmc |= PCIM_PSTAT_PMEENABLE | PCIM_PSTAT_PME;
4040         pci_write_config(sc->dev,
4041                          (sc->devinfo.pcie_pm_cap_reg +
4042                           PCIR_POWER_STATUS),
4043                          pmc, 4);
4044
4045         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_EN;
4046     }
4047 #endif
4048     else {
4049         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
4050     }
4051
4052     /* Send the request to the MCP */
4053     if (!BXE_NOMCP(sc)) {
4054         reset_code = bxe_fw_command(sc, reset_code, 0);
4055     } else {
4056         reset_code = bxe_nic_unload_no_mcp(sc);
4057     }
4058
4059     return (reset_code);
4060 }
4061
4062 /* send UNLOAD_DONE command to the MCP */
4063 static void
4064 bxe_send_unload_done(struct bxe_softc *sc,
4065                      uint8_t          keep_link)
4066 {
4067     uint32_t reset_param =
4068         keep_link ? DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET : 0;
4069
4070     /* Report UNLOAD_DONE to MCP */
4071     if (!BXE_NOMCP(sc)) {
4072         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, reset_param);
4073     }
4074 }
4075
4076 static int
4077 bxe_func_wait_started(struct bxe_softc *sc)
4078 {
4079     int tout = 50;
4080
4081     if (!sc->port.pmf) {
4082         return (0);
4083     }
4084
4085     /*
4086      * (assumption: No Attention from MCP at this stage)
4087      * PMF probably in the middle of TX disable/enable transaction
4088      * 1. Sync IRS for default SB
4089      * 2. Sync SP queue - this guarantees us that attention handling started
4090      * 3. Wait, that TX disable/enable transaction completes
4091      *
4092      * 1+2 guarantee that if DCBX attention was scheduled it already changed
4093      * pending bit of transaction from STARTED-->TX_STOPPED, if we already
4094      * received completion for the transaction the state is TX_STOPPED.
4095      * State will return to STARTED after completion of TX_STOPPED-->STARTED
4096      * transaction.
4097      */
4098
4099     /* XXX make sure default SB ISR is done */
4100     /* need a way to synchronize an irq (intr_mtx?) */
4101
4102     /* XXX flush any work queues */
4103
4104     while (ecore_func_get_state(sc, &sc->func_obj) !=
4105            ECORE_F_STATE_STARTED && tout--) {
4106         DELAY(20000);
4107     }
4108
4109     if (ecore_func_get_state(sc, &sc->func_obj) != ECORE_F_STATE_STARTED) {
4110         /*
4111          * Failed to complete the transaction in a "good way"
4112          * Force both transactions with CLR bit.
4113          */
4114         struct ecore_func_state_params func_params = { NULL };
4115
4116         BLOGE(sc, "Unexpected function state! "
4117                   "Forcing STARTED-->TX_STOPPED-->STARTED\n");
4118
4119         func_params.f_obj = &sc->func_obj;
4120         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4121
4122         /* STARTED-->TX_STOPPED */
4123         func_params.cmd = ECORE_F_CMD_TX_STOP;
4124         ecore_func_state_change(sc, &func_params);
4125
4126         /* TX_STOPPED-->STARTED */
4127         func_params.cmd = ECORE_F_CMD_TX_START;
4128         return (ecore_func_state_change(sc, &func_params));
4129     }
4130
4131     return (0);
4132 }
4133
4134 static int
4135 bxe_stop_queue(struct bxe_softc *sc,
4136                int              index)
4137 {
4138     struct bxe_fastpath *fp = &sc->fp[index];
4139     struct ecore_queue_state_params q_params = { NULL };
4140     int rc;
4141
4142     BLOGD(sc, DBG_LOAD, "stopping queue %d cid %d\n", index, fp->index);
4143
4144     q_params.q_obj = &sc->sp_objs[fp->index].q_obj;
4145     /* We want to wait for completion in this context */
4146     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
4147
4148     /* Stop the primary connection: */
4149
4150     /* ...halt the connection */
4151     q_params.cmd = ECORE_Q_CMD_HALT;
4152     rc = ecore_queue_state_change(sc, &q_params);
4153     if (rc) {
4154         return (rc);
4155     }
4156
4157     /* ...terminate the connection */
4158     q_params.cmd = ECORE_Q_CMD_TERMINATE;
4159     memset(&q_params.params.terminate, 0, sizeof(q_params.params.terminate));
4160     q_params.params.terminate.cid_index = FIRST_TX_COS_INDEX;
4161     rc = ecore_queue_state_change(sc, &q_params);
4162     if (rc) {
4163         return (rc);
4164     }
4165
4166     /* ...delete cfc entry */
4167     q_params.cmd = ECORE_Q_CMD_CFC_DEL;
4168     memset(&q_params.params.cfc_del, 0, sizeof(q_params.params.cfc_del));
4169     q_params.params.cfc_del.cid_index = FIRST_TX_COS_INDEX;
4170     return (ecore_queue_state_change(sc, &q_params));
4171 }
4172
4173 /* wait for the outstanding SP commands */
4174 static inline uint8_t
4175 bxe_wait_sp_comp(struct bxe_softc *sc,
4176                  unsigned long    mask)
4177 {
4178     unsigned long tmp;
4179     int tout = 5000; /* wait for 5 secs tops */
4180
4181     while (tout--) {
4182         mb();
4183         if (!(atomic_load_acq_long(&sc->sp_state) & mask)) {
4184             return (TRUE);
4185         }
4186
4187         DELAY(1000);
4188     }
4189
4190     mb();
4191
4192     tmp = atomic_load_acq_long(&sc->sp_state);
4193     if (tmp & mask) {
4194         BLOGE(sc, "Filtering completion timed out: "
4195                   "sp_state 0x%lx, mask 0x%lx\n",
4196               tmp, mask);
4197         return (FALSE);
4198     }
4199
4200     return (FALSE);
4201 }
4202
4203 static int
4204 bxe_func_stop(struct bxe_softc *sc)
4205 {
4206     struct ecore_func_state_params func_params = { NULL };
4207     int rc;
4208
4209     /* prepare parameters for function state transitions */
4210     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4211     func_params.f_obj = &sc->func_obj;
4212     func_params.cmd = ECORE_F_CMD_STOP;
4213
4214     /*
4215      * Try to stop the function the 'good way'. If it fails (in case
4216      * of a parity error during bxe_chip_cleanup()) and we are
4217      * not in a debug mode, perform a state transaction in order to
4218      * enable further HW_RESET transaction.
4219      */
4220     rc = ecore_func_state_change(sc, &func_params);
4221     if (rc) {
4222         BLOGE(sc, "FUNC_STOP ramrod failed. "
4223                   "Running a dry transaction\n");
4224         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4225         return (ecore_func_state_change(sc, &func_params));
4226     }
4227
4228     return (0);
4229 }
4230
4231 static int
4232 bxe_reset_hw(struct bxe_softc *sc,
4233              uint32_t         load_code)
4234 {
4235     struct ecore_func_state_params func_params = { NULL };
4236
4237     /* Prepare parameters for function state transitions */
4238     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4239
4240     func_params.f_obj = &sc->func_obj;
4241     func_params.cmd = ECORE_F_CMD_HW_RESET;
4242
4243     func_params.params.hw_init.load_phase = load_code;
4244
4245     return (ecore_func_state_change(sc, &func_params));
4246 }
4247
4248 static void
4249 bxe_int_disable_sync(struct bxe_softc *sc,
4250                      int              disable_hw)
4251 {
4252     if (disable_hw) {
4253         /* prevent the HW from sending interrupts */
4254         bxe_int_disable(sc);
4255     }
4256
4257     /* XXX need a way to synchronize ALL irqs (intr_mtx?) */
4258     /* make sure all ISRs are done */
4259
4260     /* XXX make sure sp_task is not running */
4261     /* cancel and flush work queues */
4262 }
4263
4264 static void
4265 bxe_chip_cleanup(struct bxe_softc *sc,
4266                  uint32_t         unload_mode,
4267                  uint8_t          keep_link)
4268 {
4269     int port = SC_PORT(sc);
4270     struct ecore_mcast_ramrod_params rparam = { NULL };
4271     uint32_t reset_code;
4272     int i, rc = 0;
4273
4274     bxe_drain_tx_queues(sc);
4275
4276     /* give HW time to discard old tx messages */
4277     DELAY(1000);
4278
4279     /* Clean all ETH MACs */
4280     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_ETH_MAC, FALSE);
4281     if (rc < 0) {
4282         BLOGE(sc, "Failed to delete all ETH MACs (%d)\n", rc);
4283     }
4284
4285     /* Clean up UC list  */
4286     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_UC_LIST_MAC, TRUE);
4287     if (rc < 0) {
4288         BLOGE(sc, "Failed to delete UC MACs list (%d)\n", rc);
4289     }
4290
4291     /* Disable LLH */
4292     if (!CHIP_IS_E1(sc)) {
4293         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
4294     }
4295
4296     /* Set "drop all" to stop Rx */
4297
4298     /*
4299      * We need to take the BXE_MCAST_LOCK() here in order to prevent
4300      * a race between the completion code and this code.
4301      */
4302     BXE_MCAST_LOCK(sc);
4303
4304     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
4305         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
4306     } else {
4307         bxe_set_storm_rx_mode(sc);
4308     }
4309
4310     /* Clean up multicast configuration */
4311     rparam.mcast_obj = &sc->mcast_obj;
4312     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4313     if (rc < 0) {
4314         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4315     }
4316
4317     BXE_MCAST_UNLOCK(sc);
4318
4319     // XXX bxe_iov_chip_cleanup(sc);
4320
4321     /*
4322      * Send the UNLOAD_REQUEST to the MCP. This will return if
4323      * this function should perform FUNCTION, PORT, or COMMON HW
4324      * reset.
4325      */
4326     reset_code = bxe_send_unload_req(sc, unload_mode);
4327
4328     /*
4329      * (assumption: No Attention from MCP at this stage)
4330      * PMF probably in the middle of TX disable/enable transaction
4331      */
4332     rc = bxe_func_wait_started(sc);
4333     if (rc) {
4334         BLOGE(sc, "bxe_func_wait_started failed\n");
4335     }
4336
4337     /*
4338      * Close multi and leading connections
4339      * Completions for ramrods are collected in a synchronous way
4340      */
4341     for (i = 0; i < sc->num_queues; i++) {
4342         if (bxe_stop_queue(sc, i)) {
4343             goto unload_error;
4344         }
4345     }
4346
4347     /*
4348      * If SP settings didn't get completed so far - something
4349      * very wrong has happen.
4350      */
4351     if (!bxe_wait_sp_comp(sc, ~0x0UL)) {
4352         BLOGE(sc, "Common slow path ramrods got stuck!\n");
4353     }
4354
4355 unload_error:
4356
4357     rc = bxe_func_stop(sc);
4358     if (rc) {
4359         BLOGE(sc, "Function stop failed!\n");
4360     }
4361
4362     /* disable HW interrupts */
4363     bxe_int_disable_sync(sc, TRUE);
4364
4365     /* detach interrupts */
4366     bxe_interrupt_detach(sc);
4367
4368     /* Reset the chip */
4369     rc = bxe_reset_hw(sc, reset_code);
4370     if (rc) {
4371         BLOGE(sc, "Hardware reset failed\n");
4372     }
4373
4374     /* Report UNLOAD_DONE to MCP */
4375     bxe_send_unload_done(sc, keep_link);
4376 }
4377
4378 static void
4379 bxe_disable_close_the_gate(struct bxe_softc *sc)
4380 {
4381     uint32_t val;
4382     int port = SC_PORT(sc);
4383
4384     BLOGD(sc, DBG_LOAD,
4385           "Disabling 'close the gates'\n");
4386
4387     if (CHIP_IS_E1(sc)) {
4388         uint32_t addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
4389                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
4390         val = REG_RD(sc, addr);
4391         val &= ~(0x300);
4392         REG_WR(sc, addr, val);
4393     } else {
4394         val = REG_RD(sc, MISC_REG_AEU_GENERAL_MASK);
4395         val &= ~(MISC_AEU_GENERAL_MASK_REG_AEU_PXP_CLOSE_MASK |
4396                  MISC_AEU_GENERAL_MASK_REG_AEU_NIG_CLOSE_MASK);
4397         REG_WR(sc, MISC_REG_AEU_GENERAL_MASK, val);
4398     }
4399 }
4400
4401 /*
4402  * Cleans the object that have internal lists without sending
4403  * ramrods. Should be run when interrutps are disabled.
4404  */
4405 static void
4406 bxe_squeeze_objects(struct bxe_softc *sc)
4407 {
4408     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
4409     struct ecore_mcast_ramrod_params rparam = { NULL };
4410     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
4411     int rc;
4412
4413     /* Cleanup MACs' object first... */
4414
4415     /* Wait for completion of requested */
4416     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
4417     /* Perform a dry cleanup */
4418     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &ramrod_flags);
4419
4420     /* Clean ETH primary MAC */
4421     bxe_set_bit(ECORE_ETH_MAC, &vlan_mac_flags);
4422     rc = mac_obj->delete_all(sc, &sc->sp_objs->mac_obj, &vlan_mac_flags,
4423                              &ramrod_flags);
4424     if (rc != 0) {
4425         BLOGE(sc, "Failed to clean ETH MACs (%d)\n", rc);
4426     }
4427
4428     /* Cleanup UC list */
4429     vlan_mac_flags = 0;
4430     bxe_set_bit(ECORE_UC_LIST_MAC, &vlan_mac_flags);
4431     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags,
4432                              &ramrod_flags);
4433     if (rc != 0) {
4434         BLOGE(sc, "Failed to clean UC list MACs (%d)\n", rc);
4435     }
4436
4437     /* Now clean mcast object... */
4438
4439     rparam.mcast_obj = &sc->mcast_obj;
4440     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &rparam.ramrod_flags);
4441
4442     /* Add a DEL command... */
4443     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4444     if (rc < 0) {
4445         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4446     }
4447
4448     /* now wait until all pending commands are cleared */
4449
4450     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4451     while (rc != 0) {
4452         if (rc < 0) {
4453             BLOGE(sc, "Failed to clean MCAST object (%d)\n", rc);
4454             return;
4455         }
4456
4457         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4458     }
4459 }
4460
4461 /* stop the controller */
4462 static __noinline int
4463 bxe_nic_unload(struct bxe_softc *sc,
4464                uint32_t         unload_mode,
4465                uint8_t          keep_link)
4466 {
4467     uint8_t global = FALSE;
4468     uint32_t val;
4469
4470     BXE_CORE_LOCK_ASSERT(sc);
4471
4472     BLOGD(sc, DBG_LOAD, "Starting NIC unload...\n");
4473
4474     /* mark driver as unloaded in shmem2 */
4475     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
4476         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
4477         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
4478                   val & ~DRV_FLAGS_CAPABILITIES_LOADED_L2);
4479     }
4480
4481     if (IS_PF(sc) && sc->recovery_state != BXE_RECOVERY_DONE &&
4482         (sc->state == BXE_STATE_CLOSED || sc->state == BXE_STATE_ERROR)) {
4483         /*
4484          * We can get here if the driver has been unloaded
4485          * during parity error recovery and is either waiting for a
4486          * leader to complete or for other functions to unload and
4487          * then ifconfig down has been issued. In this case we want to
4488          * unload and let other functions to complete a recovery
4489          * process.
4490          */
4491         sc->recovery_state = BXE_RECOVERY_DONE;
4492         sc->is_leader = 0;
4493         bxe_release_leader_lock(sc);
4494         mb();
4495
4496         BLOGD(sc, DBG_LOAD, "Releasing a leadership...\n");
4497         BLOGE(sc, "Can't unload in closed or error state\n");
4498         return (-1);
4499     }
4500
4501     /*
4502      * Nothing to do during unload if previous bxe_nic_load()
4503      * did not completed succesfully - all resourses are released.
4504      */
4505     if ((sc->state == BXE_STATE_CLOSED) ||
4506         (sc->state == BXE_STATE_ERROR)) {
4507         return (0);
4508     }
4509
4510     sc->state = BXE_STATE_CLOSING_WAITING_HALT;
4511     mb();
4512
4513     /* stop tx */
4514     bxe_tx_disable(sc);
4515
4516     sc->rx_mode = BXE_RX_MODE_NONE;
4517     /* XXX set rx mode ??? */
4518
4519     if (IS_PF(sc) && !sc->grcdump_done) {
4520         /* set ALWAYS_ALIVE bit in shmem */
4521         sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
4522
4523         bxe_drv_pulse(sc);
4524
4525         bxe_stats_handle(sc, STATS_EVENT_STOP);
4526         bxe_save_statistics(sc);
4527     }
4528
4529     /* wait till consumers catch up with producers in all queues */
4530     bxe_drain_tx_queues(sc);
4531
4532     /* if VF indicate to PF this function is going down (PF will delete sp
4533      * elements and clear initializations
4534      */
4535     if (IS_VF(sc)) {
4536         ; /* bxe_vfpf_close_vf(sc); */
4537     } else if (unload_mode != UNLOAD_RECOVERY) {
4538         /* if this is a normal/close unload need to clean up chip */
4539         if (!sc->grcdump_done)
4540             bxe_chip_cleanup(sc, unload_mode, keep_link);
4541     } else {
4542         /* Send the UNLOAD_REQUEST to the MCP */
4543         bxe_send_unload_req(sc, unload_mode);
4544
4545         /*
4546          * Prevent transactions to host from the functions on the
4547          * engine that doesn't reset global blocks in case of global
4548          * attention once gloabl blocks are reset and gates are opened
4549          * (the engine which leader will perform the recovery
4550          * last).
4551          */
4552         if (!CHIP_IS_E1x(sc)) {
4553             bxe_pf_disable(sc);
4554         }
4555
4556         /* disable HW interrupts */
4557         bxe_int_disable_sync(sc, TRUE);
4558
4559         /* detach interrupts */
4560         bxe_interrupt_detach(sc);
4561
4562         /* Report UNLOAD_DONE to MCP */
4563         bxe_send_unload_done(sc, FALSE);
4564     }
4565
4566     /*
4567      * At this stage no more interrupts will arrive so we may safely clean
4568      * the queue'able objects here in case they failed to get cleaned so far.
4569      */
4570     if (IS_PF(sc)) {
4571         bxe_squeeze_objects(sc);
4572     }
4573
4574     /* There should be no more pending SP commands at this stage */
4575     sc->sp_state = 0;
4576
4577     sc->port.pmf = 0;
4578
4579     bxe_free_fp_buffers(sc);
4580
4581     if (IS_PF(sc)) {
4582         bxe_free_mem(sc);
4583     }
4584
4585     bxe_free_fw_stats_mem(sc);
4586
4587     sc->state = BXE_STATE_CLOSED;
4588
4589     /*
4590      * Check if there are pending parity attentions. If there are - set
4591      * RECOVERY_IN_PROGRESS.
4592      */
4593     if (IS_PF(sc) && bxe_chk_parity_attn(sc, &global, FALSE)) {
4594         bxe_set_reset_in_progress(sc);
4595
4596         /* Set RESET_IS_GLOBAL if needed */
4597         if (global) {
4598             bxe_set_reset_global(sc);
4599         }
4600     }
4601
4602     /*
4603      * The last driver must disable a "close the gate" if there is no
4604      * parity attention or "process kill" pending.
4605      */
4606     if (IS_PF(sc) && !bxe_clear_pf_load(sc) &&
4607         bxe_reset_is_done(sc, SC_PATH(sc))) {
4608         bxe_disable_close_the_gate(sc);
4609     }
4610
4611     BLOGD(sc, DBG_LOAD, "Ended NIC unload\n");
4612
4613     return (0);
4614 }
4615
4616 /*
4617  * Called by the OS to set various media options (i.e. link, speed, etc.) when
4618  * the user runs "ifconfig bxe media ..." or "ifconfig bxe mediaopt ...".
4619  */
4620 static int
4621 bxe_ifmedia_update(struct ifnet *ifp)
4622 {
4623     struct bxe_softc *sc = (struct bxe_softc *)ifp->if_softc;
4624     struct ifmedia *ifm;
4625
4626     ifm = &sc->ifmedia;
4627
4628     /* We only support Ethernet media type. */
4629     if (IFM_TYPE(ifm->ifm_media) != IFM_ETHER) {
4630         return (EINVAL);
4631     }
4632
4633     switch (IFM_SUBTYPE(ifm->ifm_media)) {
4634     case IFM_AUTO:
4635          break;
4636     case IFM_10G_CX4:
4637     case IFM_10G_SR:
4638     case IFM_10G_T:
4639     case IFM_10G_TWINAX:
4640     default:
4641         /* We don't support changing the media type. */
4642         BLOGD(sc, DBG_LOAD, "Invalid media type (%d)\n",
4643               IFM_SUBTYPE(ifm->ifm_media));
4644         return (EINVAL);
4645     }
4646
4647     return (0);
4648 }
4649
4650 /*
4651  * Called by the OS to get the current media status (i.e. link, speed, etc.).
4652  */
4653 static void
4654 bxe_ifmedia_status(struct ifnet *ifp, struct ifmediareq *ifmr)
4655 {
4656     struct bxe_softc *sc = ifp->if_softc;
4657
4658     /* Report link down if the driver isn't running. */
4659     if ((ifp->if_drv_flags & IFF_DRV_RUNNING) == 0) {
4660         ifmr->ifm_active |= IFM_NONE;
4661         return;
4662     }
4663
4664     /* Setup the default interface info. */
4665     ifmr->ifm_status = IFM_AVALID;
4666     ifmr->ifm_active = IFM_ETHER;
4667
4668     if (sc->link_vars.link_up) {
4669         ifmr->ifm_status |= IFM_ACTIVE;
4670     } else {
4671         ifmr->ifm_active |= IFM_NONE;
4672         return;
4673     }
4674
4675     ifmr->ifm_active |= sc->media;
4676
4677     if (sc->link_vars.duplex == DUPLEX_FULL) {
4678         ifmr->ifm_active |= IFM_FDX;
4679     } else {
4680         ifmr->ifm_active |= IFM_HDX;
4681     }
4682 }
4683
4684 static int
4685 bxe_ioctl_nvram(struct bxe_softc *sc,
4686                 uint32_t         priv_op,
4687                 struct ifreq     *ifr)
4688 {
4689     struct bxe_nvram_data nvdata_base;
4690     struct bxe_nvram_data *nvdata;
4691     int len;
4692     int error = 0;
4693
4694     copyin(ifr->ifr_data, &nvdata_base, sizeof(nvdata_base));
4695
4696     len = (sizeof(struct bxe_nvram_data) +
4697            nvdata_base.len -
4698            sizeof(uint32_t));
4699
4700     if (len > sizeof(struct bxe_nvram_data)) {
4701         if ((nvdata = (struct bxe_nvram_data *)
4702                  malloc(len, M_DEVBUF,
4703                         (M_NOWAIT | M_ZERO))) == NULL) {
4704             BLOGE(sc, "BXE_IOC_RD_NVRAM malloc failed\n");
4705             return (1);
4706         }
4707         memcpy(nvdata, &nvdata_base, sizeof(struct bxe_nvram_data));
4708     } else {
4709         nvdata = &nvdata_base;
4710     }
4711
4712     if (priv_op == BXE_IOC_RD_NVRAM) {
4713         BLOGD(sc, DBG_IOCTL, "IOC_RD_NVRAM 0x%x %d\n",
4714               nvdata->offset, nvdata->len);
4715         error = bxe_nvram_read(sc,
4716                                nvdata->offset,
4717                                (uint8_t *)nvdata->value,
4718                                nvdata->len);
4719         copyout(nvdata, ifr->ifr_data, len);
4720     } else { /* BXE_IOC_WR_NVRAM */
4721         BLOGD(sc, DBG_IOCTL, "IOC_WR_NVRAM 0x%x %d\n",
4722               nvdata->offset, nvdata->len);
4723         copyin(ifr->ifr_data, nvdata, len);
4724         error = bxe_nvram_write(sc,
4725                                 nvdata->offset,
4726                                 (uint8_t *)nvdata->value,
4727                                 nvdata->len);
4728     }
4729
4730     if (len > sizeof(struct bxe_nvram_data)) {
4731         free(nvdata, M_DEVBUF);
4732     }
4733
4734     return (error);
4735 }
4736
4737 static int
4738 bxe_ioctl_stats_show(struct bxe_softc *sc,
4739                      uint32_t         priv_op,
4740                      struct ifreq     *ifr)
4741 {
4742     const size_t str_size   = (BXE_NUM_ETH_STATS * STAT_NAME_LEN);
4743     const size_t stats_size = (BXE_NUM_ETH_STATS * sizeof(uint64_t));
4744     caddr_t p_tmp;
4745     uint32_t *offset;
4746     int i;
4747
4748     switch (priv_op)
4749     {
4750     case BXE_IOC_STATS_SHOW_NUM:
4751         memset(ifr->ifr_data, 0, sizeof(union bxe_stats_show_data));
4752         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.num =
4753             BXE_NUM_ETH_STATS;
4754         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.len =
4755             STAT_NAME_LEN;
4756         return (0);
4757
4758     case BXE_IOC_STATS_SHOW_STR:
4759         memset(ifr->ifr_data, 0, str_size);
4760         p_tmp = ifr->ifr_data;
4761         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4762             strcpy(p_tmp, bxe_eth_stats_arr[i].string);
4763             p_tmp += STAT_NAME_LEN;
4764         }
4765         return (0);
4766
4767     case BXE_IOC_STATS_SHOW_CNT:
4768         memset(ifr->ifr_data, 0, stats_size);
4769         p_tmp = ifr->ifr_data;
4770         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4771             offset = ((uint32_t *)&sc->eth_stats +
4772                       bxe_eth_stats_arr[i].offset);
4773             switch (bxe_eth_stats_arr[i].size) {
4774             case 4:
4775                 *((uint64_t *)p_tmp) = (uint64_t)*offset;
4776                 break;
4777             case 8:
4778                 *((uint64_t *)p_tmp) = HILO_U64(*offset, *(offset + 1));
4779                 break;
4780             default:
4781                 *((uint64_t *)p_tmp) = 0;
4782             }
4783             p_tmp += sizeof(uint64_t);
4784         }
4785         return (0);
4786
4787     default:
4788         return (-1);
4789     }
4790 }
4791
4792 static void
4793 bxe_handle_chip_tq(void *context,
4794                    int  pending)
4795 {
4796     struct bxe_softc *sc = (struct bxe_softc *)context;
4797     long work = atomic_load_acq_long(&sc->chip_tq_flags);
4798
4799     switch (work)
4800     {
4801     case CHIP_TQ_REINIT:
4802         if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
4803             /* restart the interface */
4804             BLOGD(sc, DBG_LOAD, "Restarting the interface...\n");
4805             bxe_periodic_stop(sc);
4806             BXE_CORE_LOCK(sc);
4807             bxe_stop_locked(sc);
4808             bxe_init_locked(sc);
4809             BXE_CORE_UNLOCK(sc);
4810         }
4811         break;
4812
4813     default:
4814         break;
4815     }
4816 }
4817
4818 /*
4819  * Handles any IOCTL calls from the operating system.
4820  *
4821  * Returns:
4822  *   0 = Success, >0 Failure
4823  */
4824 static int
4825 bxe_ioctl(struct ifnet *ifp,
4826           u_long       command,
4827           caddr_t      data)
4828 {
4829     struct bxe_softc *sc = ifp->if_softc;
4830     struct ifreq *ifr = (struct ifreq *)data;
4831     struct bxe_nvram_data *nvdata;
4832     uint32_t priv_op;
4833     int mask = 0;
4834     int reinit = 0;
4835     int error = 0;
4836
4837     int mtu_min = (ETH_MIN_PACKET_SIZE - ETH_HLEN);
4838     int mtu_max = (MJUM9BYTES - ETH_OVERHEAD - IP_HEADER_ALIGNMENT_PADDING);
4839
4840     switch (command)
4841     {
4842     case SIOCSIFMTU:
4843         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFMTU ioctl (mtu=%d)\n",
4844               ifr->ifr_mtu);
4845
4846         if (sc->mtu == ifr->ifr_mtu) {
4847             /* nothing to change */
4848             break;
4849         }
4850
4851         if ((ifr->ifr_mtu < mtu_min) || (ifr->ifr_mtu > mtu_max)) {
4852             BLOGE(sc, "Unsupported MTU size %d (range is %d-%d)\n",
4853                   ifr->ifr_mtu, mtu_min, mtu_max);
4854             error = EINVAL;
4855             break;
4856         }
4857
4858         atomic_store_rel_int((volatile unsigned int *)&sc->mtu,
4859                              (unsigned long)ifr->ifr_mtu);
4860         atomic_store_rel_long((volatile unsigned long *)&ifp->if_mtu,
4861                               (unsigned long)ifr->ifr_mtu);
4862
4863         reinit = 1;
4864         break;
4865
4866     case SIOCSIFFLAGS:
4867         /* toggle the interface state up or down */
4868         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFFLAGS ioctl\n");
4869
4870         BXE_CORE_LOCK(sc);
4871         /* check if the interface is up */
4872         if (ifp->if_flags & IFF_UP) {
4873             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4874                 /* set the receive mode flags */
4875                 bxe_set_rx_mode(sc);
4876             } else {
4877                 bxe_init_locked(sc);
4878             }
4879         } else {
4880             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4881                 bxe_periodic_stop(sc);
4882                 bxe_stop_locked(sc);
4883             }
4884         }
4885         BXE_CORE_UNLOCK(sc);
4886
4887         break;
4888
4889     case SIOCADDMULTI:
4890     case SIOCDELMULTI:
4891         /* add/delete multicast addresses */
4892         BLOGD(sc, DBG_IOCTL, "Received SIOCADDMULTI/SIOCDELMULTI ioctl\n");
4893
4894         /* check if the interface is up */
4895         if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4896             /* set the receive mode flags */
4897             BXE_CORE_LOCK(sc);
4898             bxe_set_rx_mode(sc);
4899             BXE_CORE_UNLOCK(sc);
4900         }
4901
4902         break;
4903
4904     case SIOCSIFCAP:
4905         /* find out which capabilities have changed */
4906         mask = (ifr->ifr_reqcap ^ ifp->if_capenable);
4907
4908         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFCAP ioctl (mask=0x%08x)\n",
4909               mask);
4910
4911         /* toggle the LRO capabilites enable flag */
4912         if (mask & IFCAP_LRO) {
4913             ifp->if_capenable ^= IFCAP_LRO;
4914             BLOGD(sc, DBG_IOCTL, "Turning LRO %s\n",
4915                   (ifp->if_capenable & IFCAP_LRO) ? "ON" : "OFF");
4916             reinit = 1;
4917         }
4918
4919         /* toggle the TXCSUM checksum capabilites enable flag */
4920         if (mask & IFCAP_TXCSUM) {
4921             ifp->if_capenable ^= IFCAP_TXCSUM;
4922             BLOGD(sc, DBG_IOCTL, "Turning TXCSUM %s\n",
4923                   (ifp->if_capenable & IFCAP_TXCSUM) ? "ON" : "OFF");
4924             if (ifp->if_capenable & IFCAP_TXCSUM) {
4925                 ifp->if_hwassist = (CSUM_IP       |
4926                                     CSUM_TCP      |
4927                                     CSUM_UDP      |
4928                                     CSUM_TSO      |
4929                                     CSUM_TCP_IPV6 |
4930                                     CSUM_UDP_IPV6);
4931             } else {
4932                 ifp->if_hwassist = 0;
4933             }
4934         }
4935
4936         /* toggle the RXCSUM checksum capabilities enable flag */
4937         if (mask & IFCAP_RXCSUM) {
4938             ifp->if_capenable ^= IFCAP_RXCSUM;
4939             BLOGD(sc, DBG_IOCTL, "Turning RXCSUM %s\n",
4940                   (ifp->if_capenable & IFCAP_RXCSUM) ? "ON" : "OFF");
4941             if (ifp->if_capenable & IFCAP_RXCSUM) {
4942                 ifp->if_hwassist = (CSUM_IP       |
4943                                     CSUM_TCP      |
4944                                     CSUM_UDP      |
4945                                     CSUM_TSO      |
4946                                     CSUM_TCP_IPV6 |
4947                                     CSUM_UDP_IPV6);
4948             } else {
4949                 ifp->if_hwassist = 0;
4950             }
4951         }
4952
4953         /* toggle TSO4 capabilities enabled flag */
4954         if (mask & IFCAP_TSO4) {
4955             ifp->if_capenable ^= IFCAP_TSO4;
4956             BLOGD(sc, DBG_IOCTL, "Turning TSO4 %s\n",
4957                   (ifp->if_capenable & IFCAP_TSO4) ? "ON" : "OFF");
4958         }
4959
4960         /* toggle TSO6 capabilities enabled flag */
4961         if (mask & IFCAP_TSO6) {
4962             ifp->if_capenable ^= IFCAP_TSO6;
4963             BLOGD(sc, DBG_IOCTL, "Turning TSO6 %s\n",
4964                   (ifp->if_capenable & IFCAP_TSO6) ? "ON" : "OFF");
4965         }
4966
4967         /* toggle VLAN_HWTSO capabilities enabled flag */
4968         if (mask & IFCAP_VLAN_HWTSO) {
4969             ifp->if_capenable ^= IFCAP_VLAN_HWTSO;
4970             BLOGD(sc, DBG_IOCTL, "Turning VLAN_HWTSO %s\n",
4971                   (ifp->if_capenable & IFCAP_VLAN_HWTSO) ? "ON" : "OFF");
4972         }
4973
4974         /* toggle VLAN_HWCSUM capabilities enabled flag */
4975         if (mask & IFCAP_VLAN_HWCSUM) {
4976             /* XXX investigate this... */
4977             BLOGE(sc, "Changing VLAN_HWCSUM is not supported!\n");
4978             error = EINVAL;
4979         }
4980
4981         /* toggle VLAN_MTU capabilities enable flag */
4982         if (mask & IFCAP_VLAN_MTU) {
4983             /* XXX investigate this... */
4984             BLOGE(sc, "Changing VLAN_MTU is not supported!\n");
4985             error = EINVAL;
4986         }
4987
4988         /* toggle VLAN_HWTAGGING capabilities enabled flag */
4989         if (mask & IFCAP_VLAN_HWTAGGING) {
4990             /* XXX investigate this... */
4991             BLOGE(sc, "Changing VLAN_HWTAGGING is not supported!\n");
4992             error = EINVAL;
4993         }
4994
4995         /* toggle VLAN_HWFILTER capabilities enabled flag */
4996         if (mask & IFCAP_VLAN_HWFILTER) {
4997             /* XXX investigate this... */
4998             BLOGE(sc, "Changing VLAN_HWFILTER is not supported!\n");
4999             error = EINVAL;
5000         }
5001
5002         /* XXX not yet...
5003          * IFCAP_WOL_MAGIC
5004          */
5005
5006         break;
5007
5008     case SIOCSIFMEDIA:
5009     case SIOCGIFMEDIA:
5010         /* set/get interface media */
5011         BLOGD(sc, DBG_IOCTL,
5012               "Received SIOCSIFMEDIA/SIOCGIFMEDIA ioctl (cmd=%lu)\n",
5013               (command & 0xff));
5014         error = ifmedia_ioctl(ifp, ifr, &sc->ifmedia, command);
5015         break;
5016
5017     case SIOCGPRIVATE_0:
5018         copyin(ifr->ifr_data, &priv_op, sizeof(priv_op));
5019
5020         switch (priv_op)
5021         {
5022         case BXE_IOC_RD_NVRAM:
5023         case BXE_IOC_WR_NVRAM:
5024             nvdata = (struct bxe_nvram_data *)ifr->ifr_data;
5025             BLOGD(sc, DBG_IOCTL,
5026                   "Received Private NVRAM ioctl addr=0x%x size=%u\n",
5027                   nvdata->offset, nvdata->len);
5028             error = bxe_ioctl_nvram(sc, priv_op, ifr);
5029             break;
5030
5031         case BXE_IOC_STATS_SHOW_NUM:
5032         case BXE_IOC_STATS_SHOW_STR:
5033         case BXE_IOC_STATS_SHOW_CNT:
5034             BLOGD(sc, DBG_IOCTL, "Received Private Stats ioctl (%d)\n",
5035                   priv_op);
5036             error = bxe_ioctl_stats_show(sc, priv_op, ifr);
5037             break;
5038
5039         default:
5040             BLOGW(sc, "Received Private Unknown ioctl (%d)\n", priv_op);
5041             error = EINVAL;
5042             break;
5043         }
5044
5045         break;
5046
5047     default:
5048         BLOGD(sc, DBG_IOCTL, "Received Unknown Ioctl (cmd=%lu)\n",
5049               (command & 0xff));
5050         error = ether_ioctl(ifp, command, data);
5051         break;
5052     }
5053
5054     if (reinit && (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
5055         BLOGD(sc, DBG_LOAD | DBG_IOCTL,
5056               "Re-initializing hardware from IOCTL change\n");
5057         bxe_periodic_stop(sc);
5058         BXE_CORE_LOCK(sc);
5059         bxe_stop_locked(sc);
5060         bxe_init_locked(sc);
5061         BXE_CORE_UNLOCK(sc);
5062     }
5063
5064     return (error);
5065 }
5066
5067 static __noinline void
5068 bxe_dump_mbuf(struct bxe_softc *sc,
5069               struct mbuf      *m,
5070               uint8_t          contents)
5071 {
5072     char * type;
5073     int i = 0;
5074
5075     if (!(sc->debug & DBG_MBUF)) {
5076         return;
5077     }
5078
5079     if (m == NULL) {
5080         BLOGD(sc, DBG_MBUF, "mbuf: null pointer\n");
5081         return;
5082     }
5083
5084     while (m) {
5085         BLOGD(sc, DBG_MBUF,
5086               "%02d: mbuf=%p m_len=%d m_flags=0x%b m_data=%p\n",
5087               i, m, m->m_len, m->m_flags, M_FLAG_BITS, m->m_data);
5088
5089         if (m->m_flags & M_PKTHDR) {
5090              BLOGD(sc, DBG_MBUF,
5091                    "%02d: - m_pkthdr: tot_len=%d flags=0x%b csum_flags=%b\n",
5092                    i, m->m_pkthdr.len, m->m_flags, M_FLAG_BITS,
5093                    (int)m->m_pkthdr.csum_flags, CSUM_BITS);
5094         }
5095
5096         if (m->m_flags & M_EXT) {
5097             switch (m->m_ext.ext_type) {
5098             case EXT_CLUSTER:    type = "EXT_CLUSTER";    break;
5099             case EXT_SFBUF:      type = "EXT_SFBUF";      break;
5100             case EXT_JUMBOP:     type = "EXT_JUMBOP";     break;
5101             case EXT_JUMBO9:     type = "EXT_JUMBO9";     break;
5102             case EXT_JUMBO16:    type = "EXT_JUMBO16";    break;
5103             case EXT_PACKET:     type = "EXT_PACKET";     break;
5104             case EXT_MBUF:       type = "EXT_MBUF";       break;
5105             case EXT_NET_DRV:    type = "EXT_NET_DRV";    break;
5106             case EXT_MOD_TYPE:   type = "EXT_MOD_TYPE";   break;
5107             case EXT_DISPOSABLE: type = "EXT_DISPOSABLE"; break;
5108             case EXT_EXTREF:     type = "EXT_EXTREF";     break;
5109             default:             type = "UNKNOWN";        break;
5110             }
5111
5112             BLOGD(sc, DBG_MBUF,
5113                   "%02d: - m_ext: %p ext_size=%d type=%s\n",
5114                   i, m->m_ext.ext_buf, m->m_ext.ext_size, type);
5115         }
5116
5117         if (contents) {
5118             bxe_dump_mbuf_data(sc, "mbuf data", m, TRUE);
5119         }
5120
5121         m = m->m_next;
5122         i++;
5123     }
5124 }
5125
5126 /*
5127  * Checks to ensure the 13 bd sliding window is >= MSS for TSO.
5128  * Check that (13 total bds - 3 bds) = 10 bd window >= MSS.
5129  * The window: 3 bds are = 1 for headers BD + 2 for parse BD and last BD
5130  * The headers comes in a seperate bd in FreeBSD so 13-3=10.
5131  * Returns: 0 if OK to send, 1 if packet needs further defragmentation
5132  */
5133 static int
5134 bxe_chktso_window(struct bxe_softc  *sc,
5135                   int               nsegs,
5136                   bus_dma_segment_t *segs,
5137                   struct mbuf       *m)
5138 {
5139     uint32_t num_wnds, wnd_size, wnd_sum;
5140     int32_t frag_idx, wnd_idx;
5141     unsigned short lso_mss;
5142     int defrag;
5143
5144     defrag = 0;
5145     wnd_sum = 0;
5146     wnd_size = 10;
5147     num_wnds = nsegs - wnd_size;
5148     lso_mss = htole16(m->m_pkthdr.tso_segsz);
5149
5150     /*
5151      * Total header lengths Eth+IP+TCP in first FreeBSD mbuf so calculate the
5152      * first window sum of data while skipping the first assuming it is the
5153      * header in FreeBSD.
5154      */
5155     for (frag_idx = 1; (frag_idx <= wnd_size); frag_idx++) {
5156         wnd_sum += htole16(segs[frag_idx].ds_len);
5157     }
5158
5159     /* check the first 10 bd window size */
5160     if (wnd_sum < lso_mss) {
5161         return (1);
5162     }
5163
5164     /* run through the windows */
5165     for (wnd_idx = 0; wnd_idx < num_wnds; wnd_idx++, frag_idx++) {
5166         /* subtract the first mbuf->m_len of the last wndw(-header) */
5167         wnd_sum -= htole16(segs[wnd_idx+1].ds_len);
5168         /* add the next mbuf len to the len of our new window */
5169         wnd_sum += htole16(segs[frag_idx].ds_len);
5170         if (wnd_sum < lso_mss) {
5171             return (1);
5172         }
5173     }
5174
5175     return (0);
5176 }
5177
5178 static uint8_t
5179 bxe_set_pbd_csum_e2(struct bxe_fastpath *fp,
5180                     struct mbuf         *m,
5181                     uint32_t            *parsing_data)
5182 {
5183     struct ether_vlan_header *eh = NULL;
5184     struct ip *ip4 = NULL;
5185     struct ip6_hdr *ip6 = NULL;
5186     caddr_t ip = NULL;
5187     struct tcphdr *th = NULL;
5188     int e_hlen, ip_hlen, l4_off;
5189     uint16_t proto;
5190
5191     if (m->m_pkthdr.csum_flags == CSUM_IP) {
5192         /* no L4 checksum offload needed */
5193         return (0);
5194     }
5195
5196     /* get the Ethernet header */
5197     eh = mtod(m, struct ether_vlan_header *);
5198
5199     /* handle VLAN encapsulation if present */
5200     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5201         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5202         proto  = ntohs(eh->evl_proto);
5203     } else {
5204         e_hlen = ETHER_HDR_LEN;
5205         proto  = ntohs(eh->evl_encap_proto);
5206     }
5207
5208     switch (proto) {
5209     case ETHERTYPE_IP:
5210         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5211         ip4 = (m->m_len < sizeof(struct ip)) ?
5212                   (struct ip *)m->m_next->m_data :
5213                   (struct ip *)(m->m_data + e_hlen);
5214         /* ip_hl is number of 32-bit words */
5215         ip_hlen = (ip4->ip_hl << 2);
5216         ip = (caddr_t)ip4;
5217         break;
5218     case ETHERTYPE_IPV6:
5219         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5220         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5221                   (struct ip6_hdr *)m->m_next->m_data :
5222                   (struct ip6_hdr *)(m->m_data + e_hlen);
5223         /* XXX cannot support offload with IPv6 extensions */
5224         ip_hlen = sizeof(struct ip6_hdr);
5225         ip = (caddr_t)ip6;
5226         break;
5227     default:
5228         /* We can't offload in this case... */
5229         /* XXX error stat ??? */
5230         return (0);
5231     }
5232
5233     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5234     l4_off = (e_hlen + ip_hlen);
5235
5236     *parsing_data |=
5237         (((l4_off >> 1) << ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W_SHIFT) &
5238          ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W);
5239
5240     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5241                                   CSUM_TSO |
5242                                   CSUM_TCP_IPV6)) {
5243         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5244         th = (struct tcphdr *)(ip + ip_hlen);
5245         /* th_off is number of 32-bit words */
5246         *parsing_data |= ((th->th_off <<
5247                            ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW_SHIFT) &
5248                           ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW);
5249         return (l4_off + (th->th_off << 2)); /* entire header length */
5250     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5251                                          CSUM_UDP_IPV6)) {
5252         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5253         return (l4_off + sizeof(struct udphdr)); /* entire header length */
5254     } else {
5255         /* XXX error stat ??? */
5256         return (0);
5257     }
5258 }
5259
5260 static uint8_t
5261 bxe_set_pbd_csum(struct bxe_fastpath        *fp,
5262                  struct mbuf                *m,
5263                  struct eth_tx_parse_bd_e1x *pbd)
5264 {
5265     struct ether_vlan_header *eh = NULL;
5266     struct ip *ip4 = NULL;
5267     struct ip6_hdr *ip6 = NULL;
5268     caddr_t ip = NULL;
5269     struct tcphdr *th = NULL;
5270     struct udphdr *uh = NULL;
5271     int e_hlen, ip_hlen;
5272     uint16_t proto;
5273     uint8_t hlen;
5274     uint16_t tmp_csum;
5275     uint32_t *tmp_uh;
5276
5277     /* get the Ethernet header */
5278     eh = mtod(m, struct ether_vlan_header *);
5279
5280     /* handle VLAN encapsulation if present */
5281     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5282         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5283         proto  = ntohs(eh->evl_proto);
5284     } else {
5285         e_hlen = ETHER_HDR_LEN;
5286         proto  = ntohs(eh->evl_encap_proto);
5287     }
5288
5289     switch (proto) {
5290     case ETHERTYPE_IP:
5291         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5292         ip4 = (m->m_len < sizeof(struct ip)) ?
5293                   (struct ip *)m->m_next->m_data :
5294                   (struct ip *)(m->m_data + e_hlen);
5295         /* ip_hl is number of 32-bit words */
5296         ip_hlen = (ip4->ip_hl << 1);
5297         ip = (caddr_t)ip4;
5298         break;
5299     case ETHERTYPE_IPV6:
5300         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5301         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5302                   (struct ip6_hdr *)m->m_next->m_data :
5303                   (struct ip6_hdr *)(m->m_data + e_hlen);
5304         /* XXX cannot support offload with IPv6 extensions */
5305         ip_hlen = (sizeof(struct ip6_hdr) >> 1);
5306         ip = (caddr_t)ip6;
5307         break;
5308     default:
5309         /* We can't offload in this case... */
5310         /* XXX error stat ??? */
5311         return (0);
5312     }
5313
5314     hlen = (e_hlen >> 1);
5315
5316     /* note that rest of global_data is indirectly zeroed here */
5317     if (m->m_flags & M_VLANTAG) {
5318         pbd->global_data =
5319             htole16(hlen | (1 << ETH_TX_PARSE_BD_E1X_LLC_SNAP_EN_SHIFT));
5320     } else {
5321         pbd->global_data = htole16(hlen);
5322     }
5323
5324     pbd->ip_hlen_w = ip_hlen;
5325
5326     hlen += pbd->ip_hlen_w;
5327
5328     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5329
5330     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5331                                   CSUM_TSO |
5332                                   CSUM_TCP_IPV6)) {
5333         th = (struct tcphdr *)(ip + (ip_hlen << 1));
5334         /* th_off is number of 32-bit words */
5335         hlen += (uint16_t)(th->th_off << 1);
5336     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5337                                          CSUM_UDP_IPV6)) {
5338         uh = (struct udphdr *)(ip + (ip_hlen << 1));
5339         hlen += (sizeof(struct udphdr) / 2);
5340     } else {
5341         /* valid case as only CSUM_IP was set */
5342         return (0);
5343     }
5344
5345     pbd->total_hlen_w = htole16(hlen);
5346
5347     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5348                                   CSUM_TSO |
5349                                   CSUM_TCP_IPV6)) {
5350         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5351         pbd->tcp_pseudo_csum = ntohs(th->th_sum);
5352     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5353                                          CSUM_UDP_IPV6)) {
5354         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5355
5356         /*
5357          * Everest1 (i.e. 57710, 57711, 57711E) does not natively support UDP
5358          * checksums and does not know anything about the UDP header and where
5359          * the checksum field is located. It only knows about TCP. Therefore
5360          * we "lie" to the hardware for outgoing UDP packets w/ checksum
5361          * offload. Since the checksum field offset for TCP is 16 bytes and
5362          * for UDP it is 6 bytes we pass a pointer to the hardware that is 10
5363          * bytes less than the start of the UDP header. This allows the
5364          * hardware to write the checksum in the correct spot. But the
5365          * hardware will compute a checksum which includes the last 10 bytes
5366          * of the IP header. To correct this we tweak the stack computed
5367          * pseudo checksum by folding in the calculation of the inverse
5368          * checksum for those final 10 bytes of the IP header. This allows
5369          * the correct checksum to be computed by the hardware.
5370          */
5371
5372         /* set pointer 10 bytes before UDP header */
5373         tmp_uh = (uint32_t *)((uint8_t *)uh - 10);
5374
5375         /* calculate a pseudo header checksum over the first 10 bytes */
5376         tmp_csum = in_pseudo(*tmp_uh,
5377                              *(tmp_uh + 1),
5378                              *(uint16_t *)(tmp_uh + 2));
5379
5380         pbd->tcp_pseudo_csum = ntohs(in_addword(uh->uh_sum, ~tmp_csum));
5381     }
5382
5383     return (hlen * 2); /* entire header length, number of bytes */
5384 }
5385
5386 static void
5387 bxe_set_pbd_lso_e2(struct mbuf *m,
5388                    uint32_t    *parsing_data)
5389 {
5390     *parsing_data |= ((m->m_pkthdr.tso_segsz <<
5391                        ETH_TX_PARSE_BD_E2_LSO_MSS_SHIFT) &
5392                       ETH_TX_PARSE_BD_E2_LSO_MSS);
5393
5394     /* XXX test for IPv6 with extension header... */
5395 #if 0
5396     struct ip6_hdr *ip6;
5397     if (ip6 && ip6->ip6_nxt == 'some ipv6 extension header')
5398         *parsing_data |= ETH_TX_PARSE_BD_E2_IPV6_WITH_EXT_HDR;
5399 #endif
5400 }
5401
5402 static void
5403 bxe_set_pbd_lso(struct mbuf                *m,
5404                 struct eth_tx_parse_bd_e1x *pbd)
5405 {
5406     struct ether_vlan_header *eh = NULL;
5407     struct ip *ip = NULL;
5408     struct tcphdr *th = NULL;
5409     int e_hlen;
5410
5411     /* get the Ethernet header */
5412     eh = mtod(m, struct ether_vlan_header *);
5413
5414     /* handle VLAN encapsulation if present */
5415     e_hlen = (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) ?
5416                  (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN) : ETHER_HDR_LEN;
5417
5418     /* get the IP and TCP header, with LSO entire header in first mbuf */
5419     /* XXX assuming IPv4 */
5420     ip = (struct ip *)(m->m_data + e_hlen);
5421     th = (struct tcphdr *)((caddr_t)ip + (ip->ip_hl << 2));
5422
5423     pbd->lso_mss = htole16(m->m_pkthdr.tso_segsz);
5424     pbd->tcp_send_seq = ntohl(th->th_seq);
5425     pbd->tcp_flags = ((ntohl(((uint32_t *)th)[3]) >> 16) & 0xff);
5426
5427 #if 1
5428         /* XXX IPv4 */
5429         pbd->ip_id = ntohs(ip->ip_id);
5430         pbd->tcp_pseudo_csum =
5431             ntohs(in_pseudo(ip->ip_src.s_addr,
5432                             ip->ip_dst.s_addr,
5433                             htons(IPPROTO_TCP)));
5434 #else
5435         /* XXX IPv6 */
5436         pbd->tcp_pseudo_csum =
5437             ntohs(in_pseudo(&ip6->ip6_src,
5438                             &ip6->ip6_dst,
5439                             htons(IPPROTO_TCP)));
5440 #endif
5441
5442     pbd->global_data |=
5443         htole16(ETH_TX_PARSE_BD_E1X_PSEUDO_CS_WITHOUT_LEN);
5444 }
5445
5446 /*
5447  * Encapsulte an mbuf cluster into the tx bd chain and makes the memory
5448  * visible to the controller.
5449  *
5450  * If an mbuf is submitted to this routine and cannot be given to the
5451  * controller (e.g. it has too many fragments) then the function may free
5452  * the mbuf and return to the caller.
5453  *
5454  * Returns:
5455  *   0 = Success, !0 = Failure
5456  *   Note the side effect that an mbuf may be freed if it causes a problem.
5457  */
5458 static int
5459 bxe_tx_encap(struct bxe_fastpath *fp, struct mbuf **m_head)
5460 {
5461     bus_dma_segment_t segs[32];
5462     struct mbuf *m0;
5463     struct bxe_sw_tx_bd *tx_buf;
5464     struct eth_tx_parse_bd_e1x *pbd_e1x = NULL;
5465     struct eth_tx_parse_bd_e2 *pbd_e2 = NULL;
5466     /* struct eth_tx_parse_2nd_bd *pbd2 = NULL; */
5467     struct eth_tx_bd *tx_data_bd;
5468     struct eth_tx_bd *tx_total_pkt_size_bd;
5469     struct eth_tx_start_bd *tx_start_bd;
5470     uint16_t bd_prod, pkt_prod, total_pkt_size;
5471     uint8_t mac_type;
5472     int defragged, error, nsegs, rc, nbds, vlan_off, ovlan;
5473     struct bxe_softc *sc;
5474     uint16_t tx_bd_avail;
5475     struct ether_vlan_header *eh;
5476     uint32_t pbd_e2_parsing_data = 0;
5477     uint8_t hlen = 0;
5478     int tmp_bd;
5479     int i;
5480
5481     sc = fp->sc;
5482
5483     M_ASSERTPKTHDR(*m_head);
5484
5485     m0 = *m_head;
5486     rc = defragged = nbds = ovlan = vlan_off = total_pkt_size = 0;
5487     tx_start_bd = NULL;
5488     tx_data_bd = NULL;
5489     tx_total_pkt_size_bd = NULL;
5490
5491     /* get the H/W pointer for packets and BDs */
5492     pkt_prod = fp->tx_pkt_prod;
5493     bd_prod = fp->tx_bd_prod;
5494
5495     mac_type = UNICAST_ADDRESS;
5496
5497     /* map the mbuf into the next open DMAable memory */
5498     tx_buf = &fp->tx_mbuf_chain[TX_BD(pkt_prod)];
5499     error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5500                                     tx_buf->m_map, m0,
5501                                     segs, &nsegs, BUS_DMA_NOWAIT);
5502
5503     /* mapping errors */
5504     if(__predict_false(error != 0)) {
5505         fp->eth_q_stats.tx_dma_mapping_failure++;
5506         if (error == ENOMEM) {
5507             /* resource issue, try again later */
5508             rc = ENOMEM;
5509         } else if (error == EFBIG) {
5510             /* possibly recoverable with defragmentation */
5511             fp->eth_q_stats.mbuf_defrag_attempts++;
5512             m0 = m_defrag(*m_head, M_DONTWAIT);
5513             if (m0 == NULL) {
5514                 fp->eth_q_stats.mbuf_defrag_failures++;
5515                 rc = ENOBUFS;
5516             } else {
5517                 /* defrag successful, try mapping again */
5518                 *m_head = m0;
5519                 error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5520                                                 tx_buf->m_map, m0,
5521                                                 segs, &nsegs, BUS_DMA_NOWAIT);
5522                 if (error) {
5523                     fp->eth_q_stats.tx_dma_mapping_failure++;
5524                     rc = error;
5525                 }
5526             }
5527         } else {
5528             /* unknown, unrecoverable mapping error */
5529             BLOGE(sc, "Unknown TX mapping error rc=%d\n", error);
5530             bxe_dump_mbuf(sc, m0, FALSE);
5531             rc = error;
5532         }
5533
5534         goto bxe_tx_encap_continue;
5535     }
5536
5537     tx_bd_avail = bxe_tx_avail(sc, fp);
5538
5539     /* make sure there is enough room in the send queue */
5540     if (__predict_false(tx_bd_avail < (nsegs + 2))) {
5541         /* Recoverable, try again later. */
5542         fp->eth_q_stats.tx_hw_queue_full++;
5543         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5544         rc = ENOMEM;
5545         goto bxe_tx_encap_continue;
5546     }
5547
5548     /* capture the current H/W TX chain high watermark */
5549     if (__predict_false(fp->eth_q_stats.tx_hw_max_queue_depth <
5550                         (TX_BD_USABLE - tx_bd_avail))) {
5551         fp->eth_q_stats.tx_hw_max_queue_depth = (TX_BD_USABLE - tx_bd_avail);
5552     }
5553
5554     /* make sure it fits in the packet window */
5555     if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5556         /*
5557          * The mbuf may be to big for the controller to handle. If the frame
5558          * is a TSO frame we'll need to do an additional check.
5559          */
5560         if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5561             if (bxe_chktso_window(sc, nsegs, segs, m0) == 0) {
5562                 goto bxe_tx_encap_continue; /* OK to send */
5563             } else {
5564                 fp->eth_q_stats.tx_window_violation_tso++;
5565             }
5566         } else {
5567             fp->eth_q_stats.tx_window_violation_std++;
5568         }
5569
5570         /* lets try to defragment this mbuf and remap it */
5571         fp->eth_q_stats.mbuf_defrag_attempts++;
5572         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5573
5574         m0 = m_defrag(*m_head, M_DONTWAIT);
5575         if (m0 == NULL) {
5576             fp->eth_q_stats.mbuf_defrag_failures++;
5577             /* Ugh, just drop the frame... :( */
5578             rc = ENOBUFS;
5579         } else {
5580             /* defrag successful, try mapping again */
5581             *m_head = m0;
5582             error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5583                                             tx_buf->m_map, m0,
5584                                             segs, &nsegs, BUS_DMA_NOWAIT);
5585             if (error) {
5586                 fp->eth_q_stats.tx_dma_mapping_failure++;
5587                 /* No sense in trying to defrag/copy chain, drop it. :( */
5588                 rc = error;
5589             }
5590             else {
5591                 /* if the chain is still too long then drop it */
5592                 if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5593                     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5594                     rc = ENODEV;
5595                 }
5596             }
5597         }
5598     }
5599
5600 bxe_tx_encap_continue:
5601
5602     /* Check for errors */
5603     if (rc) {
5604         if (rc == ENOMEM) {
5605             /* recoverable try again later  */
5606         } else {
5607             fp->eth_q_stats.tx_soft_errors++;
5608             fp->eth_q_stats.mbuf_alloc_tx--;
5609             m_freem(*m_head);
5610             *m_head = NULL;
5611         }
5612
5613         return (rc);
5614     }
5615
5616     /* set flag according to packet type (UNICAST_ADDRESS is default) */
5617     if (m0->m_flags & M_BCAST) {
5618         mac_type = BROADCAST_ADDRESS;
5619     } else if (m0->m_flags & M_MCAST) {
5620         mac_type = MULTICAST_ADDRESS;
5621     }
5622
5623     /* store the mbuf into the mbuf ring */
5624     tx_buf->m        = m0;
5625     tx_buf->first_bd = fp->tx_bd_prod;
5626     tx_buf->flags    = 0;
5627
5628     /* prepare the first transmit (start) BD for the mbuf */
5629     tx_start_bd = &fp->tx_chain[TX_BD(bd_prod)].start_bd;
5630
5631     BLOGD(sc, DBG_TX,
5632           "sending pkt_prod=%u tx_buf=%p next_idx=%u bd=%u tx_start_bd=%p\n",
5633           pkt_prod, tx_buf, fp->tx_pkt_prod, bd_prod, tx_start_bd);
5634
5635     tx_start_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
5636     tx_start_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
5637     tx_start_bd->nbytes  = htole16(segs[0].ds_len);
5638     total_pkt_size += tx_start_bd->nbytes;
5639     tx_start_bd->bd_flags.as_bitfield = ETH_TX_BD_FLAGS_START_BD;
5640
5641     tx_start_bd->general_data = (1 << ETH_TX_START_BD_HDR_NBDS_SHIFT);
5642
5643     /* all frames have at least Start BD + Parsing BD */
5644     nbds = nsegs + 1;
5645     tx_start_bd->nbd = htole16(nbds);
5646
5647     if (m0->m_flags & M_VLANTAG) {
5648         tx_start_bd->vlan_or_ethertype = htole16(m0->m_pkthdr.ether_vtag);
5649         tx_start_bd->bd_flags.as_bitfield |=
5650             (X_ETH_OUTBAND_VLAN << ETH_TX_BD_FLAGS_VLAN_MODE_SHIFT);
5651     } else {
5652         /* vf tx, start bd must hold the ethertype for fw to enforce it */
5653         if (IS_VF(sc)) {
5654             /* map ethernet header to find type and header length */
5655             eh = mtod(m0, struct ether_vlan_header *);
5656             tx_start_bd->vlan_or_ethertype = eh->evl_encap_proto;
5657         } else {
5658             /* used by FW for packet accounting */
5659             tx_start_bd->vlan_or_ethertype = htole16(fp->tx_pkt_prod);
5660 #if 0
5661             /*
5662              * If NPAR-SD is active then FW should do the tagging regardless
5663              * of value of priority. Otherwise, if priority indicates this is
5664              * a control packet we need to indicate to FW to avoid tagging.
5665              */
5666             if (!IS_MF_AFEX(sc) && (mbuf priority == PRIO_CONTROL)) {
5667                 SET_FLAG(tx_start_bd->general_data,
5668                          ETH_TX_START_BD_FORCE_VLAN_MODE, 1);
5669             }
5670 #endif
5671         }
5672     }
5673
5674     /*
5675      * add a parsing BD from the chain. The parsing BD is always added
5676      * though it is only used for TSO and chksum
5677      */
5678     bd_prod = TX_BD_NEXT(bd_prod);
5679
5680     if (m0->m_pkthdr.csum_flags) {
5681         if (m0->m_pkthdr.csum_flags & CSUM_IP) {
5682             fp->eth_q_stats.tx_ofld_frames_csum_ip++;
5683             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_IP_CSUM;
5684         }
5685
5686         if (m0->m_pkthdr.csum_flags & CSUM_TCP_IPV6) {
5687             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6 |
5688                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5689         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP_IPV6) {
5690             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6   |
5691                                                   ETH_TX_BD_FLAGS_IS_UDP |
5692                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5693         } else if ((m0->m_pkthdr.csum_flags & CSUM_TCP) ||
5694                    (m0->m_pkthdr.csum_flags & CSUM_TSO)) {
5695             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_L4_CSUM;
5696         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP) {
5697             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_L4_CSUM |
5698                                                   ETH_TX_BD_FLAGS_IS_UDP);
5699         }
5700     }
5701
5702     if (!CHIP_IS_E1x(sc)) {
5703         pbd_e2 = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e2;
5704         memset(pbd_e2, 0, sizeof(struct eth_tx_parse_bd_e2));
5705
5706         if (m0->m_pkthdr.csum_flags) {
5707             hlen = bxe_set_pbd_csum_e2(fp, m0, &pbd_e2_parsing_data);
5708         }
5709
5710 #if 0
5711         /*
5712          * Add the MACs to the parsing BD if the module param was
5713          * explicitly set, if this is a vf, or in switch independent
5714          * mode.
5715          */
5716         if (sc->flags & BXE_TX_SWITCHING || IS_VF(sc) || IS_MF_SI(sc)) {
5717             eh = mtod(m0, struct ether_vlan_header *);
5718             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.src_hi,
5719                                 &pbd_e2->data.mac_addr.src_mid,
5720                                 &pbd_e2->data.mac_addr.src_lo,
5721                                 eh->evl_shost);
5722             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.dst_hi,
5723                                 &pbd_e2->data.mac_addr.dst_mid,
5724                                 &pbd_e2->data.mac_addr.dst_lo,
5725                                 eh->evl_dhost);
5726         }
5727 #endif
5728
5729         SET_FLAG(pbd_e2_parsing_data, ETH_TX_PARSE_BD_E2_ETH_ADDR_TYPE,
5730                  mac_type);
5731     } else {
5732         uint16_t global_data = 0;
5733
5734         pbd_e1x = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e1x;
5735         memset(pbd_e1x, 0, sizeof(struct eth_tx_parse_bd_e1x));
5736
5737         if (m0->m_pkthdr.csum_flags) {
5738             hlen = bxe_set_pbd_csum(fp, m0, pbd_e1x);
5739         }
5740
5741         SET_FLAG(global_data,
5742                  ETH_TX_PARSE_BD_E1X_ETH_ADDR_TYPE, mac_type);
5743         pbd_e1x->global_data |= htole16(global_data);
5744     }
5745
5746     /* setup the parsing BD with TSO specific info */
5747     if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5748         fp->eth_q_stats.tx_ofld_frames_lso++;
5749         tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_SW_LSO;
5750
5751         if (__predict_false(tx_start_bd->nbytes > hlen)) {
5752             fp->eth_q_stats.tx_ofld_frames_lso_hdr_splits++;
5753
5754             /* split the first BD into header/data making the fw job easy */
5755             nbds++;
5756             tx_start_bd->nbd = htole16(nbds);
5757             tx_start_bd->nbytes = htole16(hlen);
5758
5759             bd_prod = TX_BD_NEXT(bd_prod);
5760
5761             /* new transmit BD after the tx_parse_bd */
5762             tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5763             tx_data_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr + hlen));
5764             tx_data_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr + hlen));
5765             tx_data_bd->nbytes  = htole16(segs[0].ds_len - hlen);
5766             if (tx_total_pkt_size_bd == NULL) {
5767                 tx_total_pkt_size_bd = tx_data_bd;
5768             }
5769
5770             BLOGD(sc, DBG_TX,
5771                   "TSO split header size is %d (%x:%x) nbds %d\n",
5772                   le16toh(tx_start_bd->nbytes),
5773                   le32toh(tx_start_bd->addr_hi),
5774                   le32toh(tx_start_bd->addr_lo),
5775                   nbds);
5776         }
5777
5778         if (!CHIP_IS_E1x(sc)) {
5779             bxe_set_pbd_lso_e2(m0, &pbd_e2_parsing_data);
5780         } else {
5781             bxe_set_pbd_lso(m0, pbd_e1x);
5782         }
5783     }
5784
5785     if (pbd_e2_parsing_data) {
5786         pbd_e2->parsing_data = htole32(pbd_e2_parsing_data);
5787     }
5788
5789     /* prepare remaining BDs, start tx bd contains first seg/frag */
5790     for (i = 1; i < nsegs ; i++) {
5791         bd_prod = TX_BD_NEXT(bd_prod);
5792         tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5793         tx_data_bd->addr_lo = htole32(U64_LO(segs[i].ds_addr));
5794         tx_data_bd->addr_hi = htole32(U64_HI(segs[i].ds_addr));
5795         tx_data_bd->nbytes  = htole16(segs[i].ds_len);
5796         if (tx_total_pkt_size_bd == NULL) {
5797             tx_total_pkt_size_bd = tx_data_bd;
5798         }
5799         total_pkt_size += tx_data_bd->nbytes;
5800     }
5801
5802     BLOGD(sc, DBG_TX, "last bd %p\n", tx_data_bd);
5803
5804     if (tx_total_pkt_size_bd != NULL) {
5805         tx_total_pkt_size_bd->total_pkt_bytes = total_pkt_size;
5806     }
5807
5808     if (__predict_false(sc->debug & DBG_TX)) {
5809         tmp_bd = tx_buf->first_bd;
5810         for (i = 0; i < nbds; i++)
5811         {
5812             if (i == 0) {
5813                 BLOGD(sc, DBG_TX,
5814                       "TX Strt: %p bd=%d nbd=%d vlan=0x%x "
5815                       "bd_flags=0x%x hdr_nbds=%d\n",
5816                       tx_start_bd,
5817                       tmp_bd,
5818                       le16toh(tx_start_bd->nbd),
5819                       le16toh(tx_start_bd->vlan_or_ethertype),
5820                       tx_start_bd->bd_flags.as_bitfield,
5821                       (tx_start_bd->general_data & ETH_TX_START_BD_HDR_NBDS));
5822             } else if (i == 1) {
5823                 if (pbd_e1x) {
5824                     BLOGD(sc, DBG_TX,
5825                           "-> Prse: %p bd=%d global=0x%x ip_hlen_w=%u "
5826                           "ip_id=%u lso_mss=%u tcp_flags=0x%x csum=0x%x "
5827                           "tcp_seq=%u total_hlen_w=%u\n",
5828                           pbd_e1x,
5829                           tmp_bd,
5830                           pbd_e1x->global_data,
5831                           pbd_e1x->ip_hlen_w,
5832                           pbd_e1x->ip_id,
5833                           pbd_e1x->lso_mss,
5834                           pbd_e1x->tcp_flags,
5835                           pbd_e1x->tcp_pseudo_csum,
5836                           pbd_e1x->tcp_send_seq,
5837                           le16toh(pbd_e1x->total_hlen_w));
5838                 } else { /* if (pbd_e2) */
5839                     BLOGD(sc, DBG_TX,
5840                           "-> Parse: %p bd=%d dst=%02x:%02x:%02x "
5841                           "src=%02x:%02x:%02x parsing_data=0x%x\n",
5842                           pbd_e2,
5843                           tmp_bd,
5844                           pbd_e2->data.mac_addr.dst_hi,
5845                           pbd_e2->data.mac_addr.dst_mid,
5846                           pbd_e2->data.mac_addr.dst_lo,
5847                           pbd_e2->data.mac_addr.src_hi,
5848                           pbd_e2->data.mac_addr.src_mid,
5849                           pbd_e2->data.mac_addr.src_lo,
5850                           pbd_e2->parsing_data);
5851                 }
5852             }
5853
5854             if (i != 1) { /* skip parse db as it doesn't hold data */
5855                 tx_data_bd = &fp->tx_chain[TX_BD(tmp_bd)].reg_bd;
5856                 BLOGD(sc, DBG_TX,
5857                       "-> Frag: %p bd=%d nbytes=%d hi=0x%x lo: 0x%x\n",
5858                       tx_data_bd,
5859                       tmp_bd,
5860                       le16toh(tx_data_bd->nbytes),
5861                       le32toh(tx_data_bd->addr_hi),
5862                       le32toh(tx_data_bd->addr_lo));
5863             }
5864
5865             tmp_bd = TX_BD_NEXT(tmp_bd);
5866         }
5867     }
5868
5869     BLOGD(sc, DBG_TX, "doorbell: nbds=%d bd=%u\n", nbds, bd_prod);
5870
5871     /* update TX BD producer index value for next TX */
5872     bd_prod = TX_BD_NEXT(bd_prod);
5873
5874     /*
5875      * If the chain of tx_bd's describing this frame is adjacent to or spans
5876      * an eth_tx_next_bd element then we need to increment the nbds value.
5877      */
5878     if (TX_BD_IDX(bd_prod) < nbds) {
5879         nbds++;
5880     }
5881
5882     /* don't allow reordering of writes for nbd and packets */
5883     mb();
5884
5885     fp->tx_db.data.prod += nbds;
5886
5887     /* producer points to the next free tx_bd at this point */
5888     fp->tx_pkt_prod++;
5889     fp->tx_bd_prod = bd_prod;
5890
5891     DOORBELL(sc, fp->index, fp->tx_db.raw);
5892
5893     fp->eth_q_stats.tx_pkts++;
5894
5895     /* Prevent speculative reads from getting ahead of the status block. */
5896     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle,
5897                       0, 0, BUS_SPACE_BARRIER_READ);
5898
5899     /* Prevent speculative reads from getting ahead of the doorbell. */
5900     bus_space_barrier(sc->bar[BAR2].tag, sc->bar[BAR2].handle,
5901                       0, 0, BUS_SPACE_BARRIER_READ);
5902
5903     return (0);
5904 }
5905
5906 static void
5907 bxe_tx_start_locked(struct bxe_softc    *sc,
5908                     struct ifnet        *ifp,
5909                     struct bxe_fastpath *fp)
5910 {
5911     struct mbuf *m = NULL;
5912     int tx_count = 0;
5913     uint16_t tx_bd_avail;
5914
5915     BXE_FP_TX_LOCK_ASSERT(fp);
5916
5917     /* keep adding entries while there are frames to send */
5918     while (!IFQ_DRV_IS_EMPTY(&ifp->if_snd)) {
5919
5920         /*
5921          * check for any frames to send
5922          * dequeue can still be NULL even if queue is not empty
5923          */
5924         IFQ_DRV_DEQUEUE(&ifp->if_snd, m);
5925         if (__predict_false(m == NULL)) {
5926             break;
5927         }
5928
5929         /* the mbuf now belongs to us */
5930         fp->eth_q_stats.mbuf_alloc_tx++;
5931
5932         /*
5933          * Put the frame into the transmit ring. If we don't have room,
5934          * place the mbuf back at the head of the TX queue, set the
5935          * OACTIVE flag, and wait for the NIC to drain the chain.
5936          */
5937         if (__predict_false(bxe_tx_encap(fp, &m))) {
5938             fp->eth_q_stats.tx_encap_failures++;
5939             if (m != NULL) {
5940                 /* mark the TX queue as full and return the frame */
5941                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
5942                 IFQ_DRV_PREPEND(&ifp->if_snd, m);
5943                 fp->eth_q_stats.mbuf_alloc_tx--;
5944                 fp->eth_q_stats.tx_queue_xoff++;
5945             }
5946
5947             /* stop looking for more work */
5948             break;
5949         }
5950
5951         /* the frame was enqueued successfully */
5952         tx_count++;
5953
5954         /* send a copy of the frame to any BPF listeners. */
5955         BPF_MTAP(ifp, m);
5956
5957         tx_bd_avail = bxe_tx_avail(sc, fp);
5958
5959         /* handle any completions if we're running low */
5960         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
5961             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
5962             bxe_txeof(sc, fp);
5963             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5964                 break;
5965             }
5966         }
5967     }
5968
5969     /* all TX packets were dequeued and/or the tx ring is full */
5970     if (tx_count > 0) {
5971         /* reset the TX watchdog timeout timer */
5972         fp->watchdog_timer = BXE_TX_TIMEOUT;
5973     }
5974 }
5975
5976 /* Legacy (non-RSS) dispatch routine */
5977 static void
5978 bxe_tx_start(struct ifnet *ifp)
5979 {
5980     struct bxe_softc *sc;
5981     struct bxe_fastpath *fp;
5982
5983     sc = ifp->if_softc;
5984
5985     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
5986         BLOGW(sc, "Interface not running, ignoring transmit request\n");
5987         return;
5988     }
5989
5990     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5991         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
5992         return;
5993     }
5994
5995     if (!sc->link_vars.link_up) {
5996         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
5997         return;
5998     }
5999
6000     fp = &sc->fp[0];
6001
6002     BXE_FP_TX_LOCK(fp);
6003     bxe_tx_start_locked(sc, ifp, fp);
6004     BXE_FP_TX_UNLOCK(fp);
6005 }
6006
6007 #if __FreeBSD_version >= 800000
6008
6009 static int
6010 bxe_tx_mq_start_locked(struct bxe_softc    *sc,
6011                        struct ifnet        *ifp,
6012                        struct bxe_fastpath *fp,
6013                        struct mbuf         *m)
6014 {
6015     struct buf_ring *tx_br = fp->tx_br;
6016     struct mbuf *next;
6017     int depth, rc, tx_count;
6018     uint16_t tx_bd_avail;
6019
6020     rc = tx_count = 0;
6021
6022     BXE_FP_TX_LOCK_ASSERT(fp);
6023
6024     if (!tx_br) {
6025         BLOGE(sc, "Multiqueue TX and no buf_ring!\n");
6026         return (EINVAL);
6027     }
6028
6029     if (!sc->link_vars.link_up ||
6030         (ifp->if_drv_flags &
6031         (IFF_DRV_RUNNING | IFF_DRV_OACTIVE)) != IFF_DRV_RUNNING) {
6032         rc = drbr_enqueue(ifp, tx_br, m);
6033         goto bxe_tx_mq_start_locked_exit;
6034     }
6035
6036     /* fetch the depth of the driver queue */
6037     depth = drbr_inuse(ifp, tx_br);
6038     if (depth > fp->eth_q_stats.tx_max_drbr_queue_depth) {
6039         fp->eth_q_stats.tx_max_drbr_queue_depth = depth;
6040     }
6041
6042     if (m == NULL) {
6043         /* no new work, check for pending frames */
6044         next = drbr_dequeue(ifp, tx_br);
6045     } else if (drbr_needs_enqueue(ifp, tx_br)) {
6046         /* have both new and pending work, maintain packet order */
6047         rc = drbr_enqueue(ifp, tx_br, m);
6048         if (rc != 0) {
6049             fp->eth_q_stats.tx_soft_errors++;
6050             goto bxe_tx_mq_start_locked_exit;
6051         }
6052         next = drbr_dequeue(ifp, tx_br);
6053     } else {
6054         /* new work only and nothing pending */
6055         next = m;
6056     }
6057
6058     /* keep adding entries while there are frames to send */
6059     while (next != NULL) {
6060
6061         /* the mbuf now belongs to us */
6062         fp->eth_q_stats.mbuf_alloc_tx++;
6063
6064         /*
6065          * Put the frame into the transmit ring. If we don't have room,
6066          * place the mbuf back at the head of the TX queue, set the
6067          * OACTIVE flag, and wait for the NIC to drain the chain.
6068          */
6069         rc = bxe_tx_encap(fp, &next);
6070         if (__predict_false(rc != 0)) {
6071             fp->eth_q_stats.tx_encap_failures++;
6072             if (next != NULL) {
6073                 /* mark the TX queue as full and save the frame */
6074                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
6075                 /* XXX this may reorder the frame */
6076                 rc = drbr_enqueue(ifp, tx_br, next);
6077                 fp->eth_q_stats.mbuf_alloc_tx--;
6078                 fp->eth_q_stats.tx_frames_deferred++;
6079             }
6080
6081             /* stop looking for more work */
6082             break;
6083         }
6084
6085         /* the transmit frame was enqueued successfully */
6086         tx_count++;
6087
6088         /* send a copy of the frame to any BPF listeners */
6089         BPF_MTAP(ifp, next);
6090
6091         tx_bd_avail = bxe_tx_avail(sc, fp);
6092
6093         /* handle any completions if we're running low */
6094         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
6095             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
6096             bxe_txeof(sc, fp);
6097             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
6098                 break;
6099             }
6100         }
6101
6102         next = drbr_dequeue(ifp, tx_br);
6103     }
6104
6105     /* all TX packets were dequeued and/or the tx ring is full */
6106     if (tx_count > 0) {
6107         /* reset the TX watchdog timeout timer */
6108         fp->watchdog_timer = BXE_TX_TIMEOUT;
6109     }
6110
6111 bxe_tx_mq_start_locked_exit:
6112
6113     return (rc);
6114 }
6115
6116 /* Multiqueue (TSS) dispatch routine. */
6117 static int
6118 bxe_tx_mq_start(struct ifnet *ifp,
6119                 struct mbuf  *m)
6120 {
6121     struct bxe_softc *sc = ifp->if_softc;
6122     struct bxe_fastpath *fp;
6123     int fp_index, rc;
6124
6125     fp_index = 0; /* default is the first queue */
6126
6127     /* check if flowid is set */
6128     if (M_HASHTYPE_GET(m) != M_HASHTYPE_NONE)
6129         fp_index = (m->m_pkthdr.flowid % sc->num_queues);
6130
6131     fp = &sc->fp[fp_index];
6132
6133     if (BXE_FP_TX_TRYLOCK(fp)) {
6134         rc = bxe_tx_mq_start_locked(sc, ifp, fp, m);
6135         BXE_FP_TX_UNLOCK(fp);
6136     } else
6137         rc = drbr_enqueue(ifp, fp->tx_br, m);
6138
6139     return (rc);
6140 }
6141
6142 static void
6143 bxe_mq_flush(struct ifnet *ifp)
6144 {
6145     struct bxe_softc *sc = ifp->if_softc;
6146     struct bxe_fastpath *fp;
6147     struct mbuf *m;
6148     int i;
6149
6150     for (i = 0; i < sc->num_queues; i++) {
6151         fp = &sc->fp[i];
6152
6153         if (fp->state != BXE_FP_STATE_OPEN) {
6154             BLOGD(sc, DBG_LOAD, "Not clearing fp[%02d] buf_ring (state=%d)\n",
6155                   fp->index, fp->state);
6156             continue;
6157         }
6158
6159         if (fp->tx_br != NULL) {
6160             BLOGD(sc, DBG_LOAD, "Clearing fp[%02d] buf_ring\n", fp->index);
6161             BXE_FP_TX_LOCK(fp);
6162             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6163                 m_freem(m);
6164             }
6165             BXE_FP_TX_UNLOCK(fp);
6166         }
6167     }
6168
6169     if_qflush(ifp);
6170 }
6171
6172 #endif /* FreeBSD_version >= 800000 */
6173
6174 static uint16_t
6175 bxe_cid_ilt_lines(struct bxe_softc *sc)
6176 {
6177     if (IS_SRIOV(sc)) {
6178         return ((BXE_FIRST_VF_CID + BXE_VF_CIDS) / ILT_PAGE_CIDS);
6179     }
6180     return (L2_ILT_LINES(sc));
6181 }
6182
6183 static void
6184 bxe_ilt_set_info(struct bxe_softc *sc)
6185 {
6186     struct ilt_client_info *ilt_client;
6187     struct ecore_ilt *ilt = sc->ilt;
6188     uint16_t line = 0;
6189
6190     ilt->start_line = FUNC_ILT_BASE(SC_FUNC(sc));
6191     BLOGD(sc, DBG_LOAD, "ilt starts at line %d\n", ilt->start_line);
6192
6193     /* CDU */
6194     ilt_client = &ilt->clients[ILT_CLIENT_CDU];
6195     ilt_client->client_num = ILT_CLIENT_CDU;
6196     ilt_client->page_size = CDU_ILT_PAGE_SZ;
6197     ilt_client->flags = ILT_CLIENT_SKIP_MEM;
6198     ilt_client->start = line;
6199     line += bxe_cid_ilt_lines(sc);
6200
6201     if (CNIC_SUPPORT(sc)) {
6202         line += CNIC_ILT_LINES;
6203     }
6204
6205     ilt_client->end = (line - 1);
6206
6207     BLOGD(sc, DBG_LOAD,
6208           "ilt client[CDU]: start %d, end %d, "
6209           "psz 0x%x, flags 0x%x, hw psz %d\n",
6210           ilt_client->start, ilt_client->end,
6211           ilt_client->page_size,
6212           ilt_client->flags,
6213           ilog2(ilt_client->page_size >> 12));
6214
6215     /* QM */
6216     if (QM_INIT(sc->qm_cid_count)) {
6217         ilt_client = &ilt->clients[ILT_CLIENT_QM];
6218         ilt_client->client_num = ILT_CLIENT_QM;
6219         ilt_client->page_size = QM_ILT_PAGE_SZ;
6220         ilt_client->flags = 0;
6221         ilt_client->start = line;
6222
6223         /* 4 bytes for each cid */
6224         line += DIV_ROUND_UP(sc->qm_cid_count * QM_QUEUES_PER_FUNC * 4,
6225                              QM_ILT_PAGE_SZ);
6226
6227         ilt_client->end = (line - 1);
6228
6229         BLOGD(sc, DBG_LOAD,
6230               "ilt client[QM]: start %d, end %d, "
6231               "psz 0x%x, flags 0x%x, hw psz %d\n",
6232               ilt_client->start, ilt_client->end,
6233               ilt_client->page_size, ilt_client->flags,
6234               ilog2(ilt_client->page_size >> 12));
6235     }
6236
6237     if (CNIC_SUPPORT(sc)) {
6238         /* SRC */
6239         ilt_client = &ilt->clients[ILT_CLIENT_SRC];
6240         ilt_client->client_num = ILT_CLIENT_SRC;
6241         ilt_client->page_size = SRC_ILT_PAGE_SZ;
6242         ilt_client->flags = 0;
6243         ilt_client->start = line;
6244         line += SRC_ILT_LINES;
6245         ilt_client->end = (line - 1);
6246
6247         BLOGD(sc, DBG_LOAD,
6248               "ilt client[SRC]: start %d, end %d, "
6249               "psz 0x%x, flags 0x%x, hw psz %d\n",
6250               ilt_client->start, ilt_client->end,
6251               ilt_client->page_size, ilt_client->flags,
6252               ilog2(ilt_client->page_size >> 12));
6253
6254         /* TM */
6255         ilt_client = &ilt->clients[ILT_CLIENT_TM];
6256         ilt_client->client_num = ILT_CLIENT_TM;
6257         ilt_client->page_size = TM_ILT_PAGE_SZ;
6258         ilt_client->flags = 0;
6259         ilt_client->start = line;
6260         line += TM_ILT_LINES;
6261         ilt_client->end = (line - 1);
6262
6263         BLOGD(sc, DBG_LOAD,
6264               "ilt client[TM]: start %d, end %d, "
6265               "psz 0x%x, flags 0x%x, hw psz %d\n",
6266               ilt_client->start, ilt_client->end,
6267               ilt_client->page_size, ilt_client->flags,
6268               ilog2(ilt_client->page_size >> 12));
6269     }
6270
6271     KASSERT((line <= ILT_MAX_LINES), ("Invalid number of ILT lines!"));
6272 }
6273
6274 static void
6275 bxe_set_fp_rx_buf_size(struct bxe_softc *sc)
6276 {
6277     int i;
6278     uint32_t rx_buf_size;
6279
6280     rx_buf_size = (IP_HEADER_ALIGNMENT_PADDING + ETH_OVERHEAD + sc->mtu);
6281
6282     for (i = 0; i < sc->num_queues; i++) {
6283         if(rx_buf_size <= MCLBYTES){
6284             sc->fp[i].rx_buf_size = rx_buf_size;
6285             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6286         }else if (rx_buf_size <= MJUMPAGESIZE){
6287             sc->fp[i].rx_buf_size = rx_buf_size;
6288             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6289         }else if (rx_buf_size <= (MJUMPAGESIZE + MCLBYTES)){
6290             sc->fp[i].rx_buf_size = MCLBYTES;
6291             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6292         }else if (rx_buf_size <= (2 * MJUMPAGESIZE)){
6293             sc->fp[i].rx_buf_size = MJUMPAGESIZE;
6294             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6295         }else {
6296             sc->fp[i].rx_buf_size = MCLBYTES;
6297             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6298         }
6299     }
6300 }
6301
6302 static int
6303 bxe_alloc_ilt_mem(struct bxe_softc *sc)
6304 {
6305     int rc = 0;
6306
6307     if ((sc->ilt =
6308          (struct ecore_ilt *)malloc(sizeof(struct ecore_ilt),
6309                                     M_BXE_ILT,
6310                                     (M_NOWAIT | M_ZERO))) == NULL) {
6311         rc = 1;
6312     }
6313
6314     return (rc);
6315 }
6316
6317 static int
6318 bxe_alloc_ilt_lines_mem(struct bxe_softc *sc)
6319 {
6320     int rc = 0;
6321
6322     if ((sc->ilt->lines =
6323          (struct ilt_line *)malloc((sizeof(struct ilt_line) * ILT_MAX_LINES),
6324                                     M_BXE_ILT,
6325                                     (M_NOWAIT | M_ZERO))) == NULL) {
6326         rc = 1;
6327     }
6328
6329     return (rc);
6330 }
6331
6332 static void
6333 bxe_free_ilt_mem(struct bxe_softc *sc)
6334 {
6335     if (sc->ilt != NULL) {
6336         free(sc->ilt, M_BXE_ILT);
6337         sc->ilt = NULL;
6338     }
6339 }
6340
6341 static void
6342 bxe_free_ilt_lines_mem(struct bxe_softc *sc)
6343 {
6344     if (sc->ilt->lines != NULL) {
6345         free(sc->ilt->lines, M_BXE_ILT);
6346         sc->ilt->lines = NULL;
6347     }
6348 }
6349
6350 static void
6351 bxe_free_mem(struct bxe_softc *sc)
6352 {
6353     int i;
6354
6355 #if 0
6356     if (!CONFIGURE_NIC_MODE(sc)) {
6357         /* free searcher T2 table */
6358         bxe_dma_free(sc, &sc->t2);
6359     }
6360 #endif
6361
6362     for (i = 0; i < L2_ILT_LINES(sc); i++) {
6363         bxe_dma_free(sc, &sc->context[i].vcxt_dma);
6364         sc->context[i].vcxt = NULL;
6365         sc->context[i].size = 0;
6366     }
6367
6368     ecore_ilt_mem_op(sc, ILT_MEMOP_FREE);
6369
6370     bxe_free_ilt_lines_mem(sc);
6371
6372 #if 0
6373     bxe_iov_free_mem(sc);
6374 #endif
6375 }
6376
6377 static int
6378 bxe_alloc_mem(struct bxe_softc *sc)
6379 {
6380     int context_size;
6381     int allocated;
6382     int i;
6383
6384 #if 0
6385     if (!CONFIGURE_NIC_MODE(sc)) {
6386         /* allocate searcher T2 table */
6387         if (bxe_dma_alloc(sc, SRC_T2_SZ,
6388                           &sc->t2, "searcher t2 table") != 0) {
6389             return (-1);
6390         }
6391     }
6392 #endif
6393
6394     /*
6395      * Allocate memory for CDU context:
6396      * This memory is allocated separately and not in the generic ILT
6397      * functions because CDU differs in few aspects:
6398      * 1. There can be multiple entities allocating memory for context -
6399      * regular L2, CNIC, and SRIOV drivers. Each separately controls
6400      * its own ILT lines.
6401      * 2. Since CDU page-size is not a single 4KB page (which is the case
6402      * for the other ILT clients), to be efficient we want to support
6403      * allocation of sub-page-size in the last entry.
6404      * 3. Context pointers are used by the driver to pass to FW / update
6405      * the context (for the other ILT clients the pointers are used just to
6406      * free the memory during unload).
6407      */
6408     context_size = (sizeof(union cdu_context) * BXE_L2_CID_COUNT(sc));
6409     for (i = 0, allocated = 0; allocated < context_size; i++) {
6410         sc->context[i].size = min(CDU_ILT_PAGE_SZ,
6411                                   (context_size - allocated));
6412
6413         if (bxe_dma_alloc(sc, sc->context[i].size,
6414                           &sc->context[i].vcxt_dma,
6415                           "cdu context") != 0) {
6416             bxe_free_mem(sc);
6417             return (-1);
6418         }
6419
6420         sc->context[i].vcxt =
6421             (union cdu_context *)sc->context[i].vcxt_dma.vaddr;
6422
6423         allocated += sc->context[i].size;
6424     }
6425
6426     bxe_alloc_ilt_lines_mem(sc);
6427
6428     BLOGD(sc, DBG_LOAD, "ilt=%p start_line=%u lines=%p\n",
6429           sc->ilt, sc->ilt->start_line, sc->ilt->lines);
6430     {
6431         for (i = 0; i < 4; i++) {
6432             BLOGD(sc, DBG_LOAD,
6433                   "c%d page_size=%u start=%u end=%u num=%u flags=0x%x\n",
6434                   i,
6435                   sc->ilt->clients[i].page_size,
6436                   sc->ilt->clients[i].start,
6437                   sc->ilt->clients[i].end,
6438                   sc->ilt->clients[i].client_num,
6439                   sc->ilt->clients[i].flags);
6440         }
6441     }
6442     if (ecore_ilt_mem_op(sc, ILT_MEMOP_ALLOC)) {
6443         BLOGE(sc, "ecore_ilt_mem_op ILT_MEMOP_ALLOC failed\n");
6444         bxe_free_mem(sc);
6445         return (-1);
6446     }
6447
6448 #if 0
6449     if (bxe_iov_alloc_mem(sc)) {
6450         BLOGE(sc, "Failed to allocate memory for SRIOV\n");
6451         bxe_free_mem(sc);
6452         return (-1);
6453     }
6454 #endif
6455
6456     return (0);
6457 }
6458
6459 static void
6460 bxe_free_rx_bd_chain(struct bxe_fastpath *fp)
6461 {
6462     struct bxe_softc *sc;
6463     int i;
6464
6465     sc = fp->sc;
6466
6467     if (fp->rx_mbuf_tag == NULL) {
6468         return;
6469     }
6470
6471     /* free all mbufs and unload all maps */
6472     for (i = 0; i < RX_BD_TOTAL; i++) {
6473         if (fp->rx_mbuf_chain[i].m_map != NULL) {
6474             bus_dmamap_sync(fp->rx_mbuf_tag,
6475                             fp->rx_mbuf_chain[i].m_map,
6476                             BUS_DMASYNC_POSTREAD);
6477             bus_dmamap_unload(fp->rx_mbuf_tag,
6478                               fp->rx_mbuf_chain[i].m_map);
6479         }
6480
6481         if (fp->rx_mbuf_chain[i].m != NULL) {
6482             m_freem(fp->rx_mbuf_chain[i].m);
6483             fp->rx_mbuf_chain[i].m = NULL;
6484             fp->eth_q_stats.mbuf_alloc_rx--;
6485         }
6486     }
6487 }
6488
6489 static void
6490 bxe_free_tpa_pool(struct bxe_fastpath *fp)
6491 {
6492     struct bxe_softc *sc;
6493     int i, max_agg_queues;
6494
6495     sc = fp->sc;
6496
6497     if (fp->rx_mbuf_tag == NULL) {
6498         return;
6499     }
6500
6501     max_agg_queues = MAX_AGG_QS(sc);
6502
6503     /* release all mbufs and unload all DMA maps in the TPA pool */
6504     for (i = 0; i < max_agg_queues; i++) {
6505         if (fp->rx_tpa_info[i].bd.m_map != NULL) {
6506             bus_dmamap_sync(fp->rx_mbuf_tag,
6507                             fp->rx_tpa_info[i].bd.m_map,
6508                             BUS_DMASYNC_POSTREAD);
6509             bus_dmamap_unload(fp->rx_mbuf_tag,
6510                               fp->rx_tpa_info[i].bd.m_map);
6511         }
6512
6513         if (fp->rx_tpa_info[i].bd.m != NULL) {
6514             m_freem(fp->rx_tpa_info[i].bd.m);
6515             fp->rx_tpa_info[i].bd.m = NULL;
6516             fp->eth_q_stats.mbuf_alloc_tpa--;
6517         }
6518     }
6519 }
6520
6521 static void
6522 bxe_free_sge_chain(struct bxe_fastpath *fp)
6523 {
6524     struct bxe_softc *sc;
6525     int i;
6526
6527     sc = fp->sc;
6528
6529     if (fp->rx_sge_mbuf_tag == NULL) {
6530         return;
6531     }
6532
6533     /* rree all mbufs and unload all maps */
6534     for (i = 0; i < RX_SGE_TOTAL; i++) {
6535         if (fp->rx_sge_mbuf_chain[i].m_map != NULL) {
6536             bus_dmamap_sync(fp->rx_sge_mbuf_tag,
6537                             fp->rx_sge_mbuf_chain[i].m_map,
6538                             BUS_DMASYNC_POSTREAD);
6539             bus_dmamap_unload(fp->rx_sge_mbuf_tag,
6540                               fp->rx_sge_mbuf_chain[i].m_map);
6541         }
6542
6543         if (fp->rx_sge_mbuf_chain[i].m != NULL) {
6544             m_freem(fp->rx_sge_mbuf_chain[i].m);
6545             fp->rx_sge_mbuf_chain[i].m = NULL;
6546             fp->eth_q_stats.mbuf_alloc_sge--;
6547         }
6548     }
6549 }
6550
6551 static void
6552 bxe_free_fp_buffers(struct bxe_softc *sc)
6553 {
6554     struct bxe_fastpath *fp;
6555     int i;
6556
6557     for (i = 0; i < sc->num_queues; i++) {
6558         fp = &sc->fp[i];
6559
6560 #if __FreeBSD_version >= 800000
6561         if (fp->tx_br != NULL) {
6562             /* just in case bxe_mq_flush() wasn't called */
6563             if (mtx_initialized(&fp->tx_mtx)) {
6564                 struct mbuf *m;
6565
6566                 BXE_FP_TX_LOCK(fp);
6567                 while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL)
6568                     m_freem(m);
6569                 BXE_FP_TX_UNLOCK(fp);
6570             }
6571             buf_ring_free(fp->tx_br, M_DEVBUF);
6572             fp->tx_br = NULL;
6573         }
6574 #endif
6575
6576         /* free all RX buffers */
6577         bxe_free_rx_bd_chain(fp);
6578         bxe_free_tpa_pool(fp);
6579         bxe_free_sge_chain(fp);
6580
6581         if (fp->eth_q_stats.mbuf_alloc_rx != 0) {
6582             BLOGE(sc, "failed to claim all rx mbufs (%d left)\n",
6583                   fp->eth_q_stats.mbuf_alloc_rx);
6584         }
6585
6586         if (fp->eth_q_stats.mbuf_alloc_sge != 0) {
6587             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6588                   fp->eth_q_stats.mbuf_alloc_sge);
6589         }
6590
6591         if (fp->eth_q_stats.mbuf_alloc_tpa != 0) {
6592             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6593                   fp->eth_q_stats.mbuf_alloc_tpa);
6594         }
6595
6596         if (fp->eth_q_stats.mbuf_alloc_tx != 0) {
6597             BLOGE(sc, "failed to release tx mbufs (%d left)\n",
6598                   fp->eth_q_stats.mbuf_alloc_tx);
6599         }
6600
6601         /* XXX verify all mbufs were reclaimed */
6602
6603         if (mtx_initialized(&fp->tx_mtx)) {
6604             mtx_destroy(&fp->tx_mtx);
6605         }
6606
6607         if (mtx_initialized(&fp->rx_mtx)) {
6608             mtx_destroy(&fp->rx_mtx);
6609         }
6610     }
6611 }
6612
6613 static int
6614 bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
6615                      uint16_t            prev_index,
6616                      uint16_t            index)
6617 {
6618     struct bxe_sw_rx_bd *rx_buf;
6619     struct eth_rx_bd *rx_bd;
6620     bus_dma_segment_t segs[1];
6621     bus_dmamap_t map;
6622     struct mbuf *m;
6623     int nsegs, rc;
6624
6625     rc = 0;
6626
6627     /* allocate the new RX BD mbuf */
6628     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6629     if (__predict_false(m == NULL)) {
6630         fp->eth_q_stats.mbuf_rx_bd_alloc_failed++;
6631         return (ENOBUFS);
6632     }
6633
6634     fp->eth_q_stats.mbuf_alloc_rx++;
6635
6636     /* initialize the mbuf buffer length */
6637     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6638
6639     /* map the mbuf into non-paged pool */
6640     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6641                                  fp->rx_mbuf_spare_map,
6642                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6643     if (__predict_false(rc != 0)) {
6644         fp->eth_q_stats.mbuf_rx_bd_mapping_failed++;
6645         m_freem(m);
6646         fp->eth_q_stats.mbuf_alloc_rx--;
6647         return (rc);
6648     }
6649
6650     /* all mbufs must map to a single segment */
6651     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6652
6653     /* release any existing RX BD mbuf mappings */
6654
6655     if (prev_index != index) {
6656         rx_buf = &fp->rx_mbuf_chain[prev_index];
6657
6658         if (rx_buf->m_map != NULL) {
6659             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6660                             BUS_DMASYNC_POSTREAD);
6661             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6662         }
6663
6664         /*
6665          * We only get here from bxe_rxeof() when the maximum number
6666          * of rx buffers is less than RX_BD_USABLE. bxe_rxeof() already
6667          * holds the mbuf in the prev_index so it's OK to NULL it out
6668          * here without concern of a memory leak.
6669          */
6670         fp->rx_mbuf_chain[prev_index].m = NULL;
6671     }
6672
6673     rx_buf = &fp->rx_mbuf_chain[index];
6674
6675     if (rx_buf->m_map != NULL) {
6676         bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6677                         BUS_DMASYNC_POSTREAD);
6678         bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6679     }
6680
6681     /* save the mbuf and mapping info for a future packet */
6682     map = (prev_index != index) ?
6683               fp->rx_mbuf_chain[prev_index].m_map : rx_buf->m_map;
6684     rx_buf->m_map = fp->rx_mbuf_spare_map;
6685     fp->rx_mbuf_spare_map = map;
6686     bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6687                     BUS_DMASYNC_PREREAD);
6688     rx_buf->m = m;
6689
6690     rx_bd = &fp->rx_chain[index];
6691     rx_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6692     rx_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6693
6694     return (rc);
6695 }
6696
6697 static int
6698 bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
6699                       int                 queue)
6700 {
6701     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
6702     bus_dma_segment_t segs[1];
6703     bus_dmamap_t map;
6704     struct mbuf *m;
6705     int nsegs;
6706     int rc = 0;
6707
6708     /* allocate the new TPA mbuf */
6709     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6710     if (__predict_false(m == NULL)) {
6711         fp->eth_q_stats.mbuf_rx_tpa_alloc_failed++;
6712         return (ENOBUFS);
6713     }
6714
6715     fp->eth_q_stats.mbuf_alloc_tpa++;
6716
6717     /* initialize the mbuf buffer length */
6718     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6719
6720     /* map the mbuf into non-paged pool */
6721     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6722                                  fp->rx_tpa_info_mbuf_spare_map,
6723                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6724     if (__predict_false(rc != 0)) {
6725         fp->eth_q_stats.mbuf_rx_tpa_mapping_failed++;
6726         m_free(m);
6727         fp->eth_q_stats.mbuf_alloc_tpa--;
6728         return (rc);
6729     }
6730
6731     /* all mbufs must map to a single segment */
6732     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6733
6734     /* release any existing TPA mbuf mapping */
6735     if (tpa_info->bd.m_map != NULL) {
6736         bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6737                         BUS_DMASYNC_POSTREAD);
6738         bus_dmamap_unload(fp->rx_mbuf_tag, tpa_info->bd.m_map);
6739     }
6740
6741     /* save the mbuf and mapping info for the TPA mbuf */
6742     map = tpa_info->bd.m_map;
6743     tpa_info->bd.m_map = fp->rx_tpa_info_mbuf_spare_map;
6744     fp->rx_tpa_info_mbuf_spare_map = map;
6745     bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6746                     BUS_DMASYNC_PREREAD);
6747     tpa_info->bd.m = m;
6748     tpa_info->seg = segs[0];
6749
6750     return (rc);
6751 }
6752
6753 /*
6754  * Allocate an mbuf and assign it to the receive scatter gather chain. The
6755  * caller must take care to save a copy of the existing mbuf in the SG mbuf
6756  * chain.
6757  */
6758 static int
6759 bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
6760                       uint16_t            index)
6761 {
6762     struct bxe_sw_rx_bd *sge_buf;
6763     struct eth_rx_sge *sge;
6764     bus_dma_segment_t segs[1];
6765     bus_dmamap_t map;
6766     struct mbuf *m;
6767     int nsegs;
6768     int rc = 0;
6769
6770     /* allocate a new SGE mbuf */
6771     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, SGE_PAGE_SIZE);
6772     if (__predict_false(m == NULL)) {
6773         fp->eth_q_stats.mbuf_rx_sge_alloc_failed++;
6774         return (ENOMEM);
6775     }
6776
6777     fp->eth_q_stats.mbuf_alloc_sge++;
6778
6779     /* initialize the mbuf buffer length */
6780     m->m_pkthdr.len = m->m_len = SGE_PAGE_SIZE;
6781
6782     /* map the SGE mbuf into non-paged pool */
6783     rc = bus_dmamap_load_mbuf_sg(fp->rx_sge_mbuf_tag,
6784                                  fp->rx_sge_mbuf_spare_map,
6785                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6786     if (__predict_false(rc != 0)) {
6787         fp->eth_q_stats.mbuf_rx_sge_mapping_failed++;
6788         m_freem(m);
6789         fp->eth_q_stats.mbuf_alloc_sge--;
6790         return (rc);
6791     }
6792
6793     /* all mbufs must map to a single segment */
6794     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6795
6796     sge_buf = &fp->rx_sge_mbuf_chain[index];
6797
6798     /* release any existing SGE mbuf mapping */
6799     if (sge_buf->m_map != NULL) {
6800         bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6801                         BUS_DMASYNC_POSTREAD);
6802         bus_dmamap_unload(fp->rx_sge_mbuf_tag, sge_buf->m_map);
6803     }
6804
6805     /* save the mbuf and mapping info for a future packet */
6806     map = sge_buf->m_map;
6807     sge_buf->m_map = fp->rx_sge_mbuf_spare_map;
6808     fp->rx_sge_mbuf_spare_map = map;
6809     bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6810                     BUS_DMASYNC_PREREAD);
6811     sge_buf->m = m;
6812
6813     sge = &fp->rx_sge_chain[index];
6814     sge->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6815     sge->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6816
6817     return (rc);
6818 }
6819
6820 static __noinline int
6821 bxe_alloc_fp_buffers(struct bxe_softc *sc)
6822 {
6823     struct bxe_fastpath *fp;
6824     int i, j, rc = 0;
6825     int ring_prod, cqe_ring_prod;
6826     int max_agg_queues;
6827
6828     for (i = 0; i < sc->num_queues; i++) {
6829         fp = &sc->fp[i];
6830
6831 #if __FreeBSD_version >= 800000
6832         fp->tx_br = buf_ring_alloc(BXE_BR_SIZE, M_DEVBUF,
6833                                    M_DONTWAIT, &fp->tx_mtx);
6834         if (fp->tx_br == NULL) {
6835             BLOGE(sc, "buf_ring alloc fail for fp[%02d]\n", i);
6836             goto bxe_alloc_fp_buffers_error;
6837         }
6838 #endif
6839
6840         ring_prod = cqe_ring_prod = 0;
6841         fp->rx_bd_cons = 0;
6842         fp->rx_cq_cons = 0;
6843
6844         /* allocate buffers for the RX BDs in RX BD chain */
6845         for (j = 0; j < sc->max_rx_bufs; j++) {
6846             rc = bxe_alloc_rx_bd_mbuf(fp, ring_prod, ring_prod);
6847             if (rc != 0) {
6848                 BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
6849                       i, rc);
6850                 goto bxe_alloc_fp_buffers_error;
6851             }
6852
6853             ring_prod     = RX_BD_NEXT(ring_prod);
6854             cqe_ring_prod = RCQ_NEXT(cqe_ring_prod);
6855         }
6856
6857         fp->rx_bd_prod = ring_prod;
6858         fp->rx_cq_prod = cqe_ring_prod;
6859         fp->eth_q_stats.rx_calls = fp->eth_q_stats.rx_pkts = 0;
6860
6861         max_agg_queues = MAX_AGG_QS(sc);
6862
6863         fp->tpa_enable = TRUE;
6864
6865         /* fill the TPA pool */
6866         for (j = 0; j < max_agg_queues; j++) {
6867             rc = bxe_alloc_rx_tpa_mbuf(fp, j);
6868             if (rc != 0) {
6869                 BLOGE(sc, "mbuf alloc fail for fp[%02d] TPA queue %d\n",
6870                           i, j);
6871                 fp->tpa_enable = FALSE;
6872                 goto bxe_alloc_fp_buffers_error;
6873             }
6874
6875             fp->rx_tpa_info[j].state = BXE_TPA_STATE_STOP;
6876         }
6877
6878         if (fp->tpa_enable) {
6879             /* fill the RX SGE chain */
6880             ring_prod = 0;
6881             for (j = 0; j < RX_SGE_USABLE; j++) {
6882                 rc = bxe_alloc_rx_sge_mbuf(fp, ring_prod);
6883                 if (rc != 0) {
6884                     BLOGE(sc, "mbuf alloc fail for fp[%02d] SGE %d\n",
6885                               i, ring_prod);
6886                     fp->tpa_enable = FALSE;
6887                     ring_prod = 0;
6888                     goto bxe_alloc_fp_buffers_error;
6889                 }
6890
6891                 ring_prod = RX_SGE_NEXT(ring_prod);
6892             }
6893
6894             fp->rx_sge_prod = ring_prod;
6895         }
6896     }
6897
6898     return (0);
6899
6900 bxe_alloc_fp_buffers_error:
6901
6902     /* unwind what was already allocated */
6903     bxe_free_rx_bd_chain(fp);
6904     bxe_free_tpa_pool(fp);
6905     bxe_free_sge_chain(fp);
6906
6907     return (ENOBUFS);
6908 }
6909
6910 static void
6911 bxe_free_fw_stats_mem(struct bxe_softc *sc)
6912 {
6913     bxe_dma_free(sc, &sc->fw_stats_dma);
6914
6915     sc->fw_stats_num = 0;
6916
6917     sc->fw_stats_req_size = 0;
6918     sc->fw_stats_req = NULL;
6919     sc->fw_stats_req_mapping = 0;
6920
6921     sc->fw_stats_data_size = 0;
6922     sc->fw_stats_data = NULL;
6923     sc->fw_stats_data_mapping = 0;
6924 }
6925
6926 static int
6927 bxe_alloc_fw_stats_mem(struct bxe_softc *sc)
6928 {
6929     uint8_t num_queue_stats;
6930     int num_groups;
6931
6932     /* number of queues for statistics is number of eth queues */
6933     num_queue_stats = BXE_NUM_ETH_QUEUES(sc);
6934
6935     /*
6936      * Total number of FW statistics requests =
6937      *   1 for port stats + 1 for PF stats + num of queues
6938      */
6939     sc->fw_stats_num = (2 + num_queue_stats);
6940
6941     /*
6942      * Request is built from stats_query_header and an array of
6943      * stats_query_cmd_group each of which contains STATS_QUERY_CMD_COUNT
6944      * rules. The real number or requests is configured in the
6945      * stats_query_header.
6946      */
6947     num_groups =
6948         ((sc->fw_stats_num / STATS_QUERY_CMD_COUNT) +
6949          ((sc->fw_stats_num % STATS_QUERY_CMD_COUNT) ? 1 : 0));
6950
6951     BLOGD(sc, DBG_LOAD, "stats fw_stats_num %d num_groups %d\n",
6952           sc->fw_stats_num, num_groups);
6953
6954     sc->fw_stats_req_size =
6955         (sizeof(struct stats_query_header) +
6956          (num_groups * sizeof(struct stats_query_cmd_group)));
6957
6958     /*
6959      * Data for statistics requests + stats_counter.
6960      * stats_counter holds per-STORM counters that are incremented when
6961      * STORM has finished with the current request. Memory for FCoE
6962      * offloaded statistics are counted anyway, even if they will not be sent.
6963      * VF stats are not accounted for here as the data of VF stats is stored
6964      * in memory allocated by the VF, not here.
6965      */
6966     sc->fw_stats_data_size =
6967         (sizeof(struct stats_counter) +
6968          sizeof(struct per_port_stats) +
6969          sizeof(struct per_pf_stats) +
6970          /* sizeof(struct fcoe_statistics_params) + */
6971          (sizeof(struct per_queue_stats) * num_queue_stats));
6972
6973     if (bxe_dma_alloc(sc, (sc->fw_stats_req_size + sc->fw_stats_data_size),
6974                       &sc->fw_stats_dma, "fw stats") != 0) {
6975         bxe_free_fw_stats_mem(sc);
6976         return (-1);
6977     }
6978
6979     /* set up the shortcuts */
6980
6981     sc->fw_stats_req =
6982         (struct bxe_fw_stats_req *)sc->fw_stats_dma.vaddr;
6983     sc->fw_stats_req_mapping = sc->fw_stats_dma.paddr;
6984
6985     sc->fw_stats_data =
6986         (struct bxe_fw_stats_data *)((uint8_t *)sc->fw_stats_dma.vaddr +
6987                                      sc->fw_stats_req_size);
6988     sc->fw_stats_data_mapping = (sc->fw_stats_dma.paddr +
6989                                  sc->fw_stats_req_size);
6990
6991     BLOGD(sc, DBG_LOAD, "statistics request base address set to %#jx\n",
6992           (uintmax_t)sc->fw_stats_req_mapping);
6993
6994     BLOGD(sc, DBG_LOAD, "statistics data base address set to %#jx\n",
6995           (uintmax_t)sc->fw_stats_data_mapping);
6996
6997     return (0);
6998 }
6999
7000 /*
7001  * Bits map:
7002  * 0-7  - Engine0 load counter.
7003  * 8-15 - Engine1 load counter.
7004  * 16   - Engine0 RESET_IN_PROGRESS bit.
7005  * 17   - Engine1 RESET_IN_PROGRESS bit.
7006  * 18   - Engine0 ONE_IS_LOADED. Set when there is at least one active
7007  *        function on the engine
7008  * 19   - Engine1 ONE_IS_LOADED.
7009  * 20   - Chip reset flow bit. When set none-leader must wait for both engines
7010  *        leader to complete (check for both RESET_IN_PROGRESS bits and not
7011  *        for just the one belonging to its engine).
7012  */
7013 #define BXE_RECOVERY_GLOB_REG     MISC_REG_GENERIC_POR_1
7014 #define BXE_PATH0_LOAD_CNT_MASK   0x000000ff
7015 #define BXE_PATH0_LOAD_CNT_SHIFT  0
7016 #define BXE_PATH1_LOAD_CNT_MASK   0x0000ff00
7017 #define BXE_PATH1_LOAD_CNT_SHIFT  8
7018 #define BXE_PATH0_RST_IN_PROG_BIT 0x00010000
7019 #define BXE_PATH1_RST_IN_PROG_BIT 0x00020000
7020 #define BXE_GLOBAL_RESET_BIT      0x00040000
7021
7022 /* set the GLOBAL_RESET bit, should be run under rtnl lock */
7023 static void
7024 bxe_set_reset_global(struct bxe_softc *sc)
7025 {
7026     uint32_t val;
7027     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7028     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7029     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val | BXE_GLOBAL_RESET_BIT);
7030     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7031 }
7032
7033 /* clear the GLOBAL_RESET bit, should be run under rtnl lock */
7034 static void
7035 bxe_clear_reset_global(struct bxe_softc *sc)
7036 {
7037     uint32_t val;
7038     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7039     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7040     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val & (~BXE_GLOBAL_RESET_BIT));
7041     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7042 }
7043
7044 /* checks the GLOBAL_RESET bit, should be run under rtnl lock */
7045 static uint8_t
7046 bxe_reset_is_global(struct bxe_softc *sc)
7047 {
7048     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7049     BLOGD(sc, DBG_LOAD, "GLOB_REG=0x%08x\n", val);
7050     return (val & BXE_GLOBAL_RESET_BIT) ? TRUE : FALSE;
7051 }
7052
7053 /* clear RESET_IN_PROGRESS bit for the engine, should be run under rtnl lock */
7054 static void
7055 bxe_set_reset_done(struct bxe_softc *sc)
7056 {
7057     uint32_t val;
7058     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7059                                  BXE_PATH0_RST_IN_PROG_BIT;
7060
7061     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7062
7063     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7064     /* Clear the bit */
7065     val &= ~bit;
7066     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7067
7068     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7069 }
7070
7071 /* set RESET_IN_PROGRESS for the engine, should be run under rtnl lock */
7072 static void
7073 bxe_set_reset_in_progress(struct bxe_softc *sc)
7074 {
7075     uint32_t val;
7076     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7077                                  BXE_PATH0_RST_IN_PROG_BIT;
7078
7079     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7080
7081     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7082     /* Set the bit */
7083     val |= bit;
7084     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7085
7086     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7087 }
7088
7089 /* check RESET_IN_PROGRESS bit for an engine, should be run under rtnl lock */
7090 static uint8_t
7091 bxe_reset_is_done(struct bxe_softc *sc,
7092                   int              engine)
7093 {
7094     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7095     uint32_t bit = engine ? BXE_PATH1_RST_IN_PROG_BIT :
7096                             BXE_PATH0_RST_IN_PROG_BIT;
7097
7098     /* return false if bit is set */
7099     return (val & bit) ? FALSE : TRUE;
7100 }
7101
7102 /* get the load status for an engine, should be run under rtnl lock */
7103 static uint8_t
7104 bxe_get_load_status(struct bxe_softc *sc,
7105                     int              engine)
7106 {
7107     uint32_t mask = engine ? BXE_PATH1_LOAD_CNT_MASK :
7108                              BXE_PATH0_LOAD_CNT_MASK;
7109     uint32_t shift = engine ? BXE_PATH1_LOAD_CNT_SHIFT :
7110                               BXE_PATH0_LOAD_CNT_SHIFT;
7111     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7112
7113     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7114
7115     val = ((val & mask) >> shift);
7116
7117     BLOGD(sc, DBG_LOAD, "Load mask engine %d = 0x%08x\n", engine, val);
7118
7119     return (val != 0);
7120 }
7121
7122 /* set pf load mark */
7123 /* XXX needs to be under rtnl lock */
7124 static void
7125 bxe_set_pf_load(struct bxe_softc *sc)
7126 {
7127     uint32_t val;
7128     uint32_t val1;
7129     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7130                                   BXE_PATH0_LOAD_CNT_MASK;
7131     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7132                                    BXE_PATH0_LOAD_CNT_SHIFT;
7133
7134     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7135
7136     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7137     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7138
7139     /* get the current counter value */
7140     val1 = ((val & mask) >> shift);
7141
7142     /* set bit of this PF */
7143     val1 |= (1 << SC_ABS_FUNC(sc));
7144
7145     /* clear the old value */
7146     val &= ~mask;
7147
7148     /* set the new one */
7149     val |= ((val1 << shift) & mask);
7150
7151     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7152
7153     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7154 }
7155
7156 /* clear pf load mark */
7157 /* XXX needs to be under rtnl lock */
7158 static uint8_t
7159 bxe_clear_pf_load(struct bxe_softc *sc)
7160 {
7161     uint32_t val1, val;
7162     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7163                                   BXE_PATH0_LOAD_CNT_MASK;
7164     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7165                                    BXE_PATH0_LOAD_CNT_SHIFT;
7166
7167     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7168     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7169     BLOGD(sc, DBG_LOAD, "Old GEN_REG_VAL=0x%08x\n", val);
7170
7171     /* get the current counter value */
7172     val1 = (val & mask) >> shift;
7173
7174     /* clear bit of that PF */
7175     val1 &= ~(1 << SC_ABS_FUNC(sc));
7176
7177     /* clear the old value */
7178     val &= ~mask;
7179
7180     /* set the new one */
7181     val |= ((val1 << shift) & mask);
7182
7183     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7184     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7185     return (val1 != 0);
7186 }
7187
7188 /* send load requrest to mcp and analyze response */
7189 static int
7190 bxe_nic_load_request(struct bxe_softc *sc,
7191                      uint32_t         *load_code)
7192 {
7193     /* init fw_seq */
7194     sc->fw_seq =
7195         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
7196          DRV_MSG_SEQ_NUMBER_MASK);
7197
7198     BLOGD(sc, DBG_LOAD, "initial fw_seq 0x%04x\n", sc->fw_seq);
7199
7200     /* get the current FW pulse sequence */
7201     sc->fw_drv_pulse_wr_seq =
7202         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb) &
7203          DRV_PULSE_SEQ_MASK);
7204
7205     BLOGD(sc, DBG_LOAD, "initial drv_pulse 0x%04x\n",
7206           sc->fw_drv_pulse_wr_seq);
7207
7208     /* load request */
7209     (*load_code) = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
7210                                   DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
7211
7212     /* if the MCP fails to respond we must abort */
7213     if (!(*load_code)) {
7214         BLOGE(sc, "MCP response failure!\n");
7215         return (-1);
7216     }
7217
7218     /* if MCP refused then must abort */
7219     if ((*load_code) == FW_MSG_CODE_DRV_LOAD_REFUSED) {
7220         BLOGE(sc, "MCP refused load request\n");
7221         return (-1);
7222     }
7223
7224     return (0);
7225 }
7226
7227 /*
7228  * Check whether another PF has already loaded FW to chip. In virtualized
7229  * environments a pf from anoth VM may have already initialized the device
7230  * including loading FW.
7231  */
7232 static int
7233 bxe_nic_load_analyze_req(struct bxe_softc *sc,
7234                          uint32_t         load_code)
7235 {
7236     uint32_t my_fw, loaded_fw;
7237
7238     /* is another pf loaded on this engine? */
7239     if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
7240         (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
7241         /* build my FW version dword */
7242         my_fw = (BCM_5710_FW_MAJOR_VERSION +
7243                  (BCM_5710_FW_MINOR_VERSION << 8 ) +
7244                  (BCM_5710_FW_REVISION_VERSION << 16) +
7245                  (BCM_5710_FW_ENGINEERING_VERSION << 24));
7246
7247         /* read loaded FW from chip */
7248         loaded_fw = REG_RD(sc, XSEM_REG_PRAM);
7249         BLOGD(sc, DBG_LOAD, "loaded FW 0x%08x / my FW 0x%08x\n",
7250               loaded_fw, my_fw);
7251
7252         /* abort nic load if version mismatch */
7253         if (my_fw != loaded_fw) {
7254             BLOGE(sc, "FW 0x%08x already loaded (mine is 0x%08x)",
7255                   loaded_fw, my_fw);
7256             return (-1);
7257         }
7258     }
7259
7260     return (0);
7261 }
7262
7263 /* mark PMF if applicable */
7264 static void
7265 bxe_nic_load_pmf(struct bxe_softc *sc,
7266                  uint32_t         load_code)
7267 {
7268     uint32_t ncsi_oem_data_addr;
7269
7270     if ((load_code == FW_MSG_CODE_DRV_LOAD_COMMON) ||
7271         (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) ||
7272         (load_code == FW_MSG_CODE_DRV_LOAD_PORT)) {
7273         /*
7274          * Barrier here for ordering between the writing to sc->port.pmf here
7275          * and reading it from the periodic task.
7276          */
7277         sc->port.pmf = 1;
7278         mb();
7279     } else {
7280         sc->port.pmf = 0;
7281     }
7282
7283     BLOGD(sc, DBG_LOAD, "pmf %d\n", sc->port.pmf);
7284
7285     /* XXX needed? */
7286     if (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) {
7287         if (SHMEM2_HAS(sc, ncsi_oem_data_addr)) {
7288             ncsi_oem_data_addr = SHMEM2_RD(sc, ncsi_oem_data_addr);
7289             if (ncsi_oem_data_addr) {
7290                 REG_WR(sc,
7291                        (ncsi_oem_data_addr +
7292                         offsetof(struct glob_ncsi_oem_data, driver_version)),
7293                        0);
7294             }
7295         }
7296     }
7297 }
7298
7299 static void
7300 bxe_read_mf_cfg(struct bxe_softc *sc)
7301 {
7302     int n = (CHIP_IS_MODE_4_PORT(sc) ? 2 : 1);
7303     int abs_func;
7304     int vn;
7305
7306     if (BXE_NOMCP(sc)) {
7307         return; /* what should be the default bvalue in this case */
7308     }
7309
7310     /*
7311      * The formula for computing the absolute function number is...
7312      * For 2 port configuration (4 functions per port):
7313      *   abs_func = 2 * vn + SC_PORT + SC_PATH
7314      * For 4 port configuration (2 functions per port):
7315      *   abs_func = 4 * vn + 2 * SC_PORT + SC_PATH
7316      */
7317     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
7318         abs_func = (n * (2 * vn + SC_PORT(sc)) + SC_PATH(sc));
7319         if (abs_func >= E1H_FUNC_MAX) {
7320             break;
7321         }
7322         sc->devinfo.mf_info.mf_config[vn] =
7323             MFCFG_RD(sc, func_mf_config[abs_func].config);
7324     }
7325
7326     if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] &
7327         FUNC_MF_CFG_FUNC_DISABLED) {
7328         BLOGD(sc, DBG_LOAD, "mf_cfg function disabled\n");
7329         sc->flags |= BXE_MF_FUNC_DIS;
7330     } else {
7331         BLOGD(sc, DBG_LOAD, "mf_cfg function enabled\n");
7332         sc->flags &= ~BXE_MF_FUNC_DIS;
7333     }
7334 }
7335
7336 /* acquire split MCP access lock register */
7337 static int bxe_acquire_alr(struct bxe_softc *sc)
7338 {
7339     uint32_t j, val;
7340
7341     for (j = 0; j < 1000; j++) {
7342         val = (1UL << 31);
7343         REG_WR(sc, GRCBASE_MCP + 0x9c, val);
7344         val = REG_RD(sc, GRCBASE_MCP + 0x9c);
7345         if (val & (1L << 31))
7346             break;
7347
7348         DELAY(5000);
7349     }
7350
7351     if (!(val & (1L << 31))) {
7352         BLOGE(sc, "Cannot acquire MCP access lock register\n");
7353         return (-1);
7354     }
7355
7356     return (0);
7357 }
7358
7359 /* release split MCP access lock register */
7360 static void bxe_release_alr(struct bxe_softc *sc)
7361 {
7362     REG_WR(sc, GRCBASE_MCP + 0x9c, 0);
7363 }
7364
7365 static void
7366 bxe_fan_failure(struct bxe_softc *sc)
7367 {
7368     int port = SC_PORT(sc);
7369     uint32_t ext_phy_config;
7370
7371     /* mark the failure */
7372     ext_phy_config =
7373         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
7374
7375     ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
7376     ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
7377     SHMEM_WR(sc, dev_info.port_hw_config[port].external_phy_config,
7378              ext_phy_config);
7379
7380     /* log the failure */
7381     BLOGW(sc, "Fan Failure has caused the driver to shutdown "
7382               "the card to prevent permanent damage. "
7383               "Please contact OEM Support for assistance\n");
7384
7385     /* XXX */
7386 #if 1
7387     bxe_panic(sc, ("Schedule task to handle fan failure\n"));
7388 #else
7389     /*
7390      * Schedule device reset (unload)
7391      * This is due to some boards consuming sufficient power when driver is
7392      * up to overheat if fan fails.
7393      */
7394     bxe_set_bit(BXE_SP_RTNL_FAN_FAILURE, &sc->sp_rtnl_state);
7395     schedule_delayed_work(&sc->sp_rtnl_task, 0);
7396 #endif
7397 }
7398
7399 /* this function is called upon a link interrupt */
7400 static void
7401 bxe_link_attn(struct bxe_softc *sc)
7402 {
7403     uint32_t pause_enabled = 0;
7404     struct host_port_stats *pstats;
7405     int cmng_fns;
7406
7407     /* Make sure that we are synced with the current statistics */
7408     bxe_stats_handle(sc, STATS_EVENT_STOP);
7409
7410     elink_link_update(&sc->link_params, &sc->link_vars);
7411
7412     if (sc->link_vars.link_up) {
7413
7414         /* dropless flow control */
7415         if (!CHIP_IS_E1(sc) && sc->dropless_fc) {
7416             pause_enabled = 0;
7417
7418             if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
7419                 pause_enabled = 1;
7420             }
7421
7422             REG_WR(sc,
7423                    (BAR_USTRORM_INTMEM +
7424                     USTORM_ETH_PAUSE_ENABLED_OFFSET(SC_PORT(sc))),
7425                    pause_enabled);
7426         }
7427
7428         if (sc->link_vars.mac_type != ELINK_MAC_TYPE_EMAC) {
7429             pstats = BXE_SP(sc, port_stats);
7430             /* reset old mac stats */
7431             memset(&(pstats->mac_stx[0]), 0, sizeof(struct mac_stx));
7432         }
7433
7434         if (sc->state == BXE_STATE_OPEN) {
7435             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
7436         }
7437     }
7438
7439     if (sc->link_vars.link_up && sc->link_vars.line_speed) {
7440         cmng_fns = bxe_get_cmng_fns_mode(sc);
7441
7442         if (cmng_fns != CMNG_FNS_NONE) {
7443             bxe_cmng_fns_init(sc, FALSE, cmng_fns);
7444             storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7445         } else {
7446             /* rate shaping and fairness are disabled */
7447             BLOGD(sc, DBG_LOAD, "single function mode without fairness\n");
7448         }
7449     }
7450
7451     bxe_link_report_locked(sc);
7452
7453     if (IS_MF(sc)) {
7454         ; // XXX bxe_link_sync_notify(sc);
7455     }
7456 }
7457
7458 static void
7459 bxe_attn_int_asserted(struct bxe_softc *sc,
7460                       uint32_t         asserted)
7461 {
7462     int port = SC_PORT(sc);
7463     uint32_t aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
7464                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
7465     uint32_t nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
7466                                         NIG_REG_MASK_INTERRUPT_PORT0;
7467     uint32_t aeu_mask;
7468     uint32_t nig_mask = 0;
7469     uint32_t reg_addr;
7470     uint32_t igu_acked;
7471     uint32_t cnt;
7472
7473     if (sc->attn_state & asserted) {
7474         BLOGE(sc, "IGU ERROR attn=0x%08x\n", asserted);
7475     }
7476
7477     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7478
7479     aeu_mask = REG_RD(sc, aeu_addr);
7480
7481     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly asserted 0x%08x\n",
7482           aeu_mask, asserted);
7483
7484     aeu_mask &= ~(asserted & 0x3ff);
7485
7486     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
7487
7488     REG_WR(sc, aeu_addr, aeu_mask);
7489
7490     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7491
7492     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
7493     sc->attn_state |= asserted;
7494     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
7495
7496     if (asserted & ATTN_HARD_WIRED_MASK) {
7497         if (asserted & ATTN_NIG_FOR_FUNC) {
7498
7499             bxe_acquire_phy_lock(sc);
7500             /* save nig interrupt mask */
7501             nig_mask = REG_RD(sc, nig_int_mask_addr);
7502
7503             /* If nig_mask is not set, no need to call the update function */
7504             if (nig_mask) {
7505                 REG_WR(sc, nig_int_mask_addr, 0);
7506
7507                 bxe_link_attn(sc);
7508             }
7509
7510             /* handle unicore attn? */
7511         }
7512
7513         if (asserted & ATTN_SW_TIMER_4_FUNC) {
7514             BLOGD(sc, DBG_INTR, "ATTN_SW_TIMER_4_FUNC!\n");
7515         }
7516
7517         if (asserted & GPIO_2_FUNC) {
7518             BLOGD(sc, DBG_INTR, "GPIO_2_FUNC!\n");
7519         }
7520
7521         if (asserted & GPIO_3_FUNC) {
7522             BLOGD(sc, DBG_INTR, "GPIO_3_FUNC!\n");
7523         }
7524
7525         if (asserted & GPIO_4_FUNC) {
7526             BLOGD(sc, DBG_INTR, "GPIO_4_FUNC!\n");
7527         }
7528
7529         if (port == 0) {
7530             if (asserted & ATTN_GENERAL_ATTN_1) {
7531                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_1!\n");
7532                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
7533             }
7534             if (asserted & ATTN_GENERAL_ATTN_2) {
7535                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_2!\n");
7536                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
7537             }
7538             if (asserted & ATTN_GENERAL_ATTN_3) {
7539                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_3!\n");
7540                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
7541             }
7542         } else {
7543             if (asserted & ATTN_GENERAL_ATTN_4) {
7544                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_4!\n");
7545                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
7546             }
7547             if (asserted & ATTN_GENERAL_ATTN_5) {
7548                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_5!\n");
7549                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
7550             }
7551             if (asserted & ATTN_GENERAL_ATTN_6) {
7552                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_6!\n");
7553                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
7554             }
7555         }
7556     } /* hardwired */
7557
7558     if (sc->devinfo.int_block == INT_BLOCK_HC) {
7559         reg_addr = (HC_REG_COMMAND_REG + port*32 + COMMAND_REG_ATTN_BITS_SET);
7560     } else {
7561         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
7562     }
7563
7564     BLOGD(sc, DBG_INTR, "about to mask 0x%08x at %s addr 0x%08x\n",
7565           asserted,
7566           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
7567     REG_WR(sc, reg_addr, asserted);
7568
7569     /* now set back the mask */
7570     if (asserted & ATTN_NIG_FOR_FUNC) {
7571         /*
7572          * Verify that IGU ack through BAR was written before restoring
7573          * NIG mask. This loop should exit after 2-3 iterations max.
7574          */
7575         if (sc->devinfo.int_block != INT_BLOCK_HC) {
7576             cnt = 0;
7577
7578             do {
7579                 igu_acked = REG_RD(sc, IGU_REG_ATTENTION_ACK_BITS);
7580             } while (((igu_acked & ATTN_NIG_FOR_FUNC) == 0) &&
7581                      (++cnt < MAX_IGU_ATTN_ACK_TO));
7582
7583             if (!igu_acked) {
7584                 BLOGE(sc, "Failed to verify IGU ack on time\n");
7585             }
7586
7587             mb();
7588         }
7589
7590         REG_WR(sc, nig_int_mask_addr, nig_mask);
7591
7592         bxe_release_phy_lock(sc);
7593     }
7594 }
7595
7596 static void
7597 bxe_print_next_block(struct bxe_softc *sc,
7598                      int              idx,
7599                      const char       *blk)
7600 {
7601     BLOGI(sc, "%s%s", idx ? ", " : "", blk);
7602 }
7603
7604 static int
7605 bxe_check_blocks_with_parity0(struct bxe_softc *sc,
7606                               uint32_t         sig,
7607                               int              par_num,
7608                               uint8_t          print)
7609 {
7610     uint32_t cur_bit = 0;
7611     int i = 0;
7612
7613     for (i = 0; sig; i++) {
7614         cur_bit = ((uint32_t)0x1 << i);
7615         if (sig & cur_bit) {
7616             switch (cur_bit) {
7617             case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
7618                 if (print)
7619                     bxe_print_next_block(sc, par_num++, "BRB");
7620                 break;
7621             case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
7622                 if (print)
7623                     bxe_print_next_block(sc, par_num++, "PARSER");
7624                 break;
7625             case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
7626                 if (print)
7627                     bxe_print_next_block(sc, par_num++, "TSDM");
7628                 break;
7629             case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
7630                 if (print)
7631                     bxe_print_next_block(sc, par_num++, "SEARCHER");
7632                 break;
7633             case AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR:
7634                 if (print)
7635                     bxe_print_next_block(sc, par_num++, "TCM");
7636                 break;
7637             case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
7638                 if (print)
7639                     bxe_print_next_block(sc, par_num++, "TSEMI");
7640                 break;
7641             case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
7642                 if (print)
7643                     bxe_print_next_block(sc, par_num++, "XPB");
7644                 break;
7645             }
7646
7647             /* Clear the bit */
7648             sig &= ~cur_bit;
7649         }
7650     }
7651
7652     return (par_num);
7653 }
7654
7655 static int
7656 bxe_check_blocks_with_parity1(struct bxe_softc *sc,
7657                               uint32_t         sig,
7658                               int              par_num,
7659                               uint8_t          *global,
7660                               uint8_t          print)
7661 {
7662     int i = 0;
7663     uint32_t cur_bit = 0;
7664     for (i = 0; sig; i++) {
7665         cur_bit = ((uint32_t)0x1 << i);
7666         if (sig & cur_bit) {
7667             switch (cur_bit) {
7668             case AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR:
7669                 if (print)
7670                     bxe_print_next_block(sc, par_num++, "PBF");
7671                 break;
7672             case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
7673                 if (print)
7674                     bxe_print_next_block(sc, par_num++, "QM");
7675                 break;
7676             case AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR:
7677                 if (print)
7678                     bxe_print_next_block(sc, par_num++, "TM");
7679                 break;
7680             case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
7681                 if (print)
7682                     bxe_print_next_block(sc, par_num++, "XSDM");
7683                 break;
7684             case AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR:
7685                 if (print)
7686                     bxe_print_next_block(sc, par_num++, "XCM");
7687                 break;
7688             case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
7689                 if (print)
7690                     bxe_print_next_block(sc, par_num++, "XSEMI");
7691                 break;
7692             case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
7693                 if (print)
7694                     bxe_print_next_block(sc, par_num++, "DOORBELLQ");
7695                 break;
7696             case AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR:
7697                 if (print)
7698                     bxe_print_next_block(sc, par_num++, "NIG");
7699                 break;
7700             case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
7701                 if (print)
7702                     bxe_print_next_block(sc, par_num++, "VAUX PCI CORE");
7703                 *global = TRUE;
7704                 break;
7705             case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
7706                 if (print)
7707                     bxe_print_next_block(sc, par_num++, "DEBUG");
7708                 break;
7709             case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
7710                 if (print)
7711                     bxe_print_next_block(sc, par_num++, "USDM");
7712                 break;
7713             case AEU_INPUTS_ATTN_BITS_UCM_PARITY_ERROR:
7714                 if (print)
7715                     bxe_print_next_block(sc, par_num++, "UCM");
7716                 break;
7717             case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
7718                 if (print)
7719                     bxe_print_next_block(sc, par_num++, "USEMI");
7720                 break;
7721             case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
7722                 if (print)
7723                     bxe_print_next_block(sc, par_num++, "UPB");
7724                 break;
7725             case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
7726                 if (print)
7727                     bxe_print_next_block(sc, par_num++, "CSDM");
7728                 break;
7729             case AEU_INPUTS_ATTN_BITS_CCM_PARITY_ERROR:
7730                 if (print)
7731                     bxe_print_next_block(sc, par_num++, "CCM");
7732                 break;
7733             }
7734
7735             /* Clear the bit */
7736             sig &= ~cur_bit;
7737         }
7738     }
7739
7740     return (par_num);
7741 }
7742
7743 static int
7744 bxe_check_blocks_with_parity2(struct bxe_softc *sc,
7745                               uint32_t         sig,
7746                               int              par_num,
7747                               uint8_t          print)
7748 {
7749     uint32_t cur_bit = 0;
7750     int i = 0;
7751
7752     for (i = 0; sig; i++) {
7753         cur_bit = ((uint32_t)0x1 << i);
7754         if (sig & cur_bit) {
7755             switch (cur_bit) {
7756             case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
7757                 if (print)
7758                     bxe_print_next_block(sc, par_num++, "CSEMI");
7759                 break;
7760             case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
7761                 if (print)
7762                     bxe_print_next_block(sc, par_num++, "PXP");
7763                 break;
7764             case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
7765                 if (print)
7766                     bxe_print_next_block(sc, par_num++, "PXPPCICLOCKCLIENT");
7767                 break;
7768             case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
7769                 if (print)
7770                     bxe_print_next_block(sc, par_num++, "CFC");
7771                 break;
7772             case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
7773                 if (print)
7774                     bxe_print_next_block(sc, par_num++, "CDU");
7775                 break;
7776             case AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR:
7777                 if (print)
7778                     bxe_print_next_block(sc, par_num++, "DMAE");
7779                 break;
7780             case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
7781                 if (print)
7782                     bxe_print_next_block(sc, par_num++, "IGU");
7783                 break;
7784             case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
7785                 if (print)
7786                     bxe_print_next_block(sc, par_num++, "MISC");
7787                 break;
7788             }
7789
7790             /* Clear the bit */
7791             sig &= ~cur_bit;
7792         }
7793     }
7794
7795     return (par_num);
7796 }
7797
7798 static int
7799 bxe_check_blocks_with_parity3(struct bxe_softc *sc,
7800                               uint32_t         sig,
7801                               int              par_num,
7802                               uint8_t          *global,
7803                               uint8_t          print)
7804 {
7805     uint32_t cur_bit = 0;
7806     int i = 0;
7807
7808     for (i = 0; sig; i++) {
7809         cur_bit = ((uint32_t)0x1 << i);
7810         if (sig & cur_bit) {
7811             switch (cur_bit) {
7812             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
7813                 if (print)
7814                     bxe_print_next_block(sc, par_num++, "MCP ROM");
7815                 *global = TRUE;
7816                 break;
7817             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
7818                 if (print)
7819                     bxe_print_next_block(sc, par_num++,
7820                               "MCP UMP RX");
7821                 *global = TRUE;
7822                 break;
7823             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
7824                 if (print)
7825                     bxe_print_next_block(sc, par_num++,
7826                               "MCP UMP TX");
7827                 *global = TRUE;
7828                 break;
7829             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
7830                 if (print)
7831                     bxe_print_next_block(sc, par_num++,
7832                               "MCP SCPAD");
7833                 *global = TRUE;
7834                 break;
7835             }
7836
7837             /* Clear the bit */
7838             sig &= ~cur_bit;
7839         }
7840     }
7841
7842     return (par_num);
7843 }
7844
7845 static int
7846 bxe_check_blocks_with_parity4(struct bxe_softc *sc,
7847                               uint32_t         sig,
7848                               int              par_num,
7849                               uint8_t          print)
7850 {
7851     uint32_t cur_bit = 0;
7852     int i = 0;
7853
7854     for (i = 0; sig; i++) {
7855         cur_bit = ((uint32_t)0x1 << i);
7856         if (sig & cur_bit) {
7857             switch (cur_bit) {
7858             case AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR:
7859                 if (print)
7860                     bxe_print_next_block(sc, par_num++, "PGLUE_B");
7861                 break;
7862             case AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR:
7863                 if (print)
7864                     bxe_print_next_block(sc, par_num++, "ATC");
7865                 break;
7866             }
7867
7868             /* Clear the bit */
7869             sig &= ~cur_bit;
7870         }
7871     }
7872
7873     return (par_num);
7874 }
7875
7876 static uint8_t
7877 bxe_parity_attn(struct bxe_softc *sc,
7878                 uint8_t          *global,
7879                 uint8_t          print,
7880                 uint32_t         *sig)
7881 {
7882     int par_num = 0;
7883
7884     if ((sig[0] & HW_PRTY_ASSERT_SET_0) ||
7885         (sig[1] & HW_PRTY_ASSERT_SET_1) ||
7886         (sig[2] & HW_PRTY_ASSERT_SET_2) ||
7887         (sig[3] & HW_PRTY_ASSERT_SET_3) ||
7888         (sig[4] & HW_PRTY_ASSERT_SET_4)) {
7889         BLOGE(sc, "Parity error: HW block parity attention:\n"
7890                   "[0]:0x%08x [1]:0x%08x [2]:0x%08x [3]:0x%08x [4]:0x%08x\n",
7891               (uint32_t)(sig[0] & HW_PRTY_ASSERT_SET_0),
7892               (uint32_t)(sig[1] & HW_PRTY_ASSERT_SET_1),
7893               (uint32_t)(sig[2] & HW_PRTY_ASSERT_SET_2),
7894               (uint32_t)(sig[3] & HW_PRTY_ASSERT_SET_3),
7895               (uint32_t)(sig[4] & HW_PRTY_ASSERT_SET_4));
7896
7897         if (print)
7898             BLOGI(sc, "Parity errors detected in blocks: ");
7899
7900         par_num =
7901             bxe_check_blocks_with_parity0(sc, sig[0] &
7902                                           HW_PRTY_ASSERT_SET_0,
7903                                           par_num, print);
7904         par_num =
7905             bxe_check_blocks_with_parity1(sc, sig[1] &
7906                                           HW_PRTY_ASSERT_SET_1,
7907                                           par_num, global, print);
7908         par_num =
7909             bxe_check_blocks_with_parity2(sc, sig[2] &
7910                                           HW_PRTY_ASSERT_SET_2,
7911                                           par_num, print);
7912         par_num =
7913             bxe_check_blocks_with_parity3(sc, sig[3] &
7914                                           HW_PRTY_ASSERT_SET_3,
7915                                           par_num, global, print);
7916         par_num =
7917             bxe_check_blocks_with_parity4(sc, sig[4] &
7918                                           HW_PRTY_ASSERT_SET_4,
7919                                           par_num, print);
7920
7921         if (print)
7922             BLOGI(sc, "\n");
7923
7924         return (TRUE);
7925     }
7926
7927     return (FALSE);
7928 }
7929
7930 static uint8_t
7931 bxe_chk_parity_attn(struct bxe_softc *sc,
7932                     uint8_t          *global,
7933                     uint8_t          print)
7934 {
7935     struct attn_route attn = { {0} };
7936     int port = SC_PORT(sc);
7937
7938     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
7939     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
7940     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
7941     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
7942
7943     if (!CHIP_IS_E1x(sc))
7944         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
7945
7946     return (bxe_parity_attn(sc, global, print, attn.sig));
7947 }
7948
7949 static void
7950 bxe_attn_int_deasserted4(struct bxe_softc *sc,
7951                          uint32_t         attn)
7952 {
7953     uint32_t val;
7954
7955     if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
7956         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
7957         BLOGE(sc, "PGLUE hw attention 0x%08x\n", val);
7958         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
7959             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR\n");
7960         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
7961             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR\n");
7962         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
7963             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN\n");
7964         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
7965             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN\n");
7966         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
7967             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN\n");
7968         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
7969             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN\n");
7970         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
7971             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN\n");
7972         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
7973             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN\n");
7974         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
7975             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW\n");
7976     }
7977
7978     if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
7979         val = REG_RD(sc, ATC_REG_ATC_INT_STS_CLR);
7980         BLOGE(sc, "ATC hw attention 0x%08x\n", val);
7981         if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
7982             BLOGE(sc, "ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
7983         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
7984             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND\n");
7985         if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
7986             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS\n");
7987         if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
7988             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT\n");
7989         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
7990             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
7991         if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
7992             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU\n");
7993     }
7994
7995     if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7996                 AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
7997         BLOGE(sc, "FATAL parity attention set4 0x%08x\n",
7998               (uint32_t)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7999                                  AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
8000     }
8001 }
8002
8003 static void
8004 bxe_e1h_disable(struct bxe_softc *sc)
8005 {
8006     int port = SC_PORT(sc);
8007
8008     bxe_tx_disable(sc);
8009
8010     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
8011 }
8012
8013 static void
8014 bxe_e1h_enable(struct bxe_softc *sc)
8015 {
8016     int port = SC_PORT(sc);
8017
8018     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
8019
8020     // XXX bxe_tx_enable(sc);
8021 }
8022
8023 /*
8024  * called due to MCP event (on pmf):
8025  *   reread new bandwidth configuration
8026  *   configure FW
8027  *   notify others function about the change
8028  */
8029 static void
8030 bxe_config_mf_bw(struct bxe_softc *sc)
8031 {
8032     if (sc->link_vars.link_up) {
8033         bxe_cmng_fns_init(sc, TRUE, CMNG_FNS_MINMAX);
8034         // XXX bxe_link_sync_notify(sc);
8035     }
8036
8037     storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
8038 }
8039
8040 static void
8041 bxe_set_mf_bw(struct bxe_softc *sc)
8042 {
8043     bxe_config_mf_bw(sc);
8044     bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
8045 }
8046
8047 static void
8048 bxe_handle_eee_event(struct bxe_softc *sc)
8049 {
8050     BLOGD(sc, DBG_INTR, "EEE - LLDP event\n");
8051     bxe_fw_command(sc, DRV_MSG_CODE_EEE_RESULTS_ACK, 0);
8052 }
8053
8054 #define DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED 3
8055
8056 static void
8057 bxe_drv_info_ether_stat(struct bxe_softc *sc)
8058 {
8059     struct eth_stats_info *ether_stat =
8060         &sc->sp->drv_info_to_mcp.ether_stat;
8061
8062     strlcpy(ether_stat->version, BXE_DRIVER_VERSION,
8063             ETH_STAT_INFO_VERSION_LEN);
8064
8065     /* XXX (+ MAC_PAD) taken from other driver... verify this is right */
8066     sc->sp_objs[0].mac_obj.get_n_elements(sc, &sc->sp_objs[0].mac_obj,
8067                                           DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED,
8068                                           ether_stat->mac_local + MAC_PAD,
8069                                           MAC_PAD, ETH_ALEN);
8070
8071     ether_stat->mtu_size = sc->mtu;
8072
8073     ether_stat->feature_flags |= FEATURE_ETH_CHKSUM_OFFLOAD_MASK;
8074     if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
8075         ether_stat->feature_flags |= FEATURE_ETH_LSO_MASK;
8076     }
8077
8078     // XXX ether_stat->feature_flags |= ???;
8079
8080     ether_stat->promiscuous_mode = 0; // (flags & PROMISC) ? 1 : 0;
8081
8082     ether_stat->txq_size = sc->tx_ring_size;
8083     ether_stat->rxq_size = sc->rx_ring_size;
8084 }
8085
8086 static void
8087 bxe_handle_drv_info_req(struct bxe_softc *sc)
8088 {
8089     enum drv_info_opcode op_code;
8090     uint32_t drv_info_ctl = SHMEM2_RD(sc, drv_info_control);
8091
8092     /* if drv_info version supported by MFW doesn't match - send NACK */
8093     if ((drv_info_ctl & DRV_INFO_CONTROL_VER_MASK) != DRV_INFO_CUR_VER) {
8094         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8095         return;
8096     }
8097
8098     op_code = ((drv_info_ctl & DRV_INFO_CONTROL_OP_CODE_MASK) >>
8099                DRV_INFO_CONTROL_OP_CODE_SHIFT);
8100
8101     memset(&sc->sp->drv_info_to_mcp, 0, sizeof(union drv_info_to_mcp));
8102
8103     switch (op_code) {
8104     case ETH_STATS_OPCODE:
8105         bxe_drv_info_ether_stat(sc);
8106         break;
8107     case FCOE_STATS_OPCODE:
8108     case ISCSI_STATS_OPCODE:
8109     default:
8110         /* if op code isn't supported - send NACK */
8111         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8112         return;
8113     }
8114
8115     /*
8116      * If we got drv_info attn from MFW then these fields are defined in
8117      * shmem2 for sure
8118      */
8119     SHMEM2_WR(sc, drv_info_host_addr_lo,
8120               U64_LO(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8121     SHMEM2_WR(sc, drv_info_host_addr_hi,
8122               U64_HI(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8123
8124     bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_ACK, 0);
8125 }
8126
8127 static void
8128 bxe_dcc_event(struct bxe_softc *sc,
8129               uint32_t         dcc_event)
8130 {
8131     BLOGD(sc, DBG_INTR, "dcc_event 0x%08x\n", dcc_event);
8132
8133     if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
8134         /*
8135          * This is the only place besides the function initialization
8136          * where the sc->flags can change so it is done without any
8137          * locks
8138          */
8139         if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_DISABLED) {
8140             BLOGD(sc, DBG_INTR, "mf_cfg function disabled\n");
8141             sc->flags |= BXE_MF_FUNC_DIS;
8142             bxe_e1h_disable(sc);
8143         } else {
8144             BLOGD(sc, DBG_INTR, "mf_cfg function enabled\n");
8145             sc->flags &= ~BXE_MF_FUNC_DIS;
8146             bxe_e1h_enable(sc);
8147         }
8148         dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
8149     }
8150
8151     if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
8152         bxe_config_mf_bw(sc);
8153         dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
8154     }
8155
8156     /* Report results to MCP */
8157     if (dcc_event)
8158         bxe_fw_command(sc, DRV_MSG_CODE_DCC_FAILURE, 0);
8159     else
8160         bxe_fw_command(sc, DRV_MSG_CODE_DCC_OK, 0);
8161 }
8162
8163 static void
8164 bxe_pmf_update(struct bxe_softc *sc)
8165 {
8166     int port = SC_PORT(sc);
8167     uint32_t val;
8168
8169     sc->port.pmf = 1;
8170     BLOGD(sc, DBG_INTR, "pmf %d\n", sc->port.pmf);
8171
8172     /*
8173      * We need the mb() to ensure the ordering between the writing to
8174      * sc->port.pmf here and reading it from the bxe_periodic_task().
8175      */
8176     mb();
8177
8178     /* queue a periodic task */
8179     // XXX schedule task...
8180
8181     // XXX bxe_dcbx_pmf_update(sc);
8182
8183     /* enable nig attention */
8184     val = (0xff0f | (1 << (SC_VN(sc) + 4)));
8185     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8186         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, val);
8187         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, val);
8188     } else if (!CHIP_IS_E1x(sc)) {
8189         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
8190         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
8191     }
8192
8193     bxe_stats_handle(sc, STATS_EVENT_PMF);
8194 }
8195
8196 static int
8197 bxe_mc_assert(struct bxe_softc *sc)
8198 {
8199     char last_idx;
8200     int i, rc = 0;
8201     uint32_t row0, row1, row2, row3;
8202
8203     /* XSTORM */
8204     last_idx = REG_RD8(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_INDEX_OFFSET);
8205     if (last_idx)
8206         BLOGE(sc, "XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8207
8208     /* print the asserts */
8209     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8210
8211         row0 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i));
8212         row1 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 4);
8213         row2 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 8);
8214         row3 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 12);
8215
8216         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8217             BLOGE(sc, "XSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8218                   i, row3, row2, row1, row0);
8219             rc++;
8220         } else {
8221             break;
8222         }
8223     }
8224
8225     /* TSTORM */
8226     last_idx = REG_RD8(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_INDEX_OFFSET);
8227     if (last_idx) {
8228         BLOGE(sc, "TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8229     }
8230
8231     /* print the asserts */
8232     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8233
8234         row0 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i));
8235         row1 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 4);
8236         row2 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 8);
8237         row3 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 12);
8238
8239         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8240             BLOGE(sc, "TSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8241                   i, row3, row2, row1, row0);
8242             rc++;
8243         } else {
8244             break;
8245         }
8246     }
8247
8248     /* CSTORM */
8249     last_idx = REG_RD8(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_INDEX_OFFSET);
8250     if (last_idx) {
8251         BLOGE(sc, "CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8252     }
8253
8254     /* print the asserts */
8255     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8256
8257         row0 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i));
8258         row1 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 4);
8259         row2 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 8);
8260         row3 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 12);
8261
8262         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8263             BLOGE(sc, "CSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8264                   i, row3, row2, row1, row0);
8265             rc++;
8266         } else {
8267             break;
8268         }
8269     }
8270
8271     /* USTORM */
8272     last_idx = REG_RD8(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_INDEX_OFFSET);
8273     if (last_idx) {
8274         BLOGE(sc, "USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8275     }
8276
8277     /* print the asserts */
8278     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8279
8280         row0 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i));
8281         row1 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 4);
8282         row2 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 8);
8283         row3 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 12);
8284
8285         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8286             BLOGE(sc, "USTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8287                   i, row3, row2, row1, row0);
8288             rc++;
8289         } else {
8290             break;
8291         }
8292     }
8293
8294     return (rc);
8295 }
8296
8297 static void
8298 bxe_attn_int_deasserted3(struct bxe_softc *sc,
8299                          uint32_t         attn)
8300 {
8301     int func = SC_FUNC(sc);
8302     uint32_t val;
8303
8304     if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
8305
8306         if (attn & BXE_PMF_LINK_ASSERT(sc)) {
8307
8308             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
8309             bxe_read_mf_cfg(sc);
8310             sc->devinfo.mf_info.mf_config[SC_VN(sc)] =
8311                 MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
8312             val = SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_status);
8313
8314             if (val & DRV_STATUS_DCC_EVENT_MASK)
8315                 bxe_dcc_event(sc, (val & DRV_STATUS_DCC_EVENT_MASK));
8316
8317             if (val & DRV_STATUS_SET_MF_BW)
8318                 bxe_set_mf_bw(sc);
8319
8320             if (val & DRV_STATUS_DRV_INFO_REQ)
8321                 bxe_handle_drv_info_req(sc);
8322
8323 #if 0
8324             if (val & DRV_STATUS_VF_DISABLED)
8325                 bxe_vf_handle_flr_event(sc);
8326 #endif
8327
8328             if ((sc->port.pmf == 0) && (val & DRV_STATUS_PMF))
8329                 bxe_pmf_update(sc);
8330
8331 #if 0
8332             if (sc->port.pmf &&
8333                 (val & DRV_STATUS_DCBX_NEGOTIATION_RESULTS) &&
8334                 (sc->dcbx_enabled > 0))
8335                 /* start dcbx state machine */
8336                 bxe_dcbx_set_params(sc, BXE_DCBX_STATE_NEG_RECEIVED);
8337 #endif
8338
8339 #if 0
8340             if (val & DRV_STATUS_AFEX_EVENT_MASK)
8341                 bxe_handle_afex_cmd(sc, val & DRV_STATUS_AFEX_EVENT_MASK);
8342 #endif
8343
8344             if (val & DRV_STATUS_EEE_NEGOTIATION_RESULTS)
8345                 bxe_handle_eee_event(sc);
8346
8347             if (sc->link_vars.periodic_flags &
8348                 ELINK_PERIODIC_FLAGS_LINK_EVENT) {
8349                 /* sync with link */
8350                 bxe_acquire_phy_lock(sc);
8351                 sc->link_vars.periodic_flags &=
8352                     ~ELINK_PERIODIC_FLAGS_LINK_EVENT;
8353                 bxe_release_phy_lock(sc);
8354                 if (IS_MF(sc))
8355                     ; // XXX bxe_link_sync_notify(sc);
8356                 bxe_link_report(sc);
8357             }
8358
8359             /*
8360              * Always call it here: bxe_link_report() will
8361              * prevent the link indication duplication.
8362              */
8363             bxe_link_status_update(sc);
8364
8365         } else if (attn & BXE_MC_ASSERT_BITS) {
8366
8367             BLOGE(sc, "MC assert!\n");
8368             bxe_mc_assert(sc);
8369             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_10, 0);
8370             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_9, 0);
8371             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_8, 0);
8372             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_7, 0);
8373             bxe_panic(sc, ("MC assert!\n"));
8374
8375         } else if (attn & BXE_MCP_ASSERT) {
8376
8377             BLOGE(sc, "MCP assert!\n");
8378             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_11, 0);
8379             // XXX bxe_fw_dump(sc);
8380
8381         } else {
8382             BLOGE(sc, "Unknown HW assert! (attn 0x%08x)\n", attn);
8383         }
8384     }
8385
8386     if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
8387         BLOGE(sc, "LATCHED attention 0x%08x (masked)\n", attn);
8388         if (attn & BXE_GRC_TIMEOUT) {
8389             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_TIMEOUT_ATTN);
8390             BLOGE(sc, "GRC time-out 0x%08x\n", val);
8391         }
8392         if (attn & BXE_GRC_RSV) {
8393             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_RSV_ATTN);
8394             BLOGE(sc, "GRC reserved 0x%08x\n", val);
8395         }
8396         REG_WR(sc, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
8397     }
8398 }
8399
8400 static void
8401 bxe_attn_int_deasserted2(struct bxe_softc *sc,
8402                          uint32_t         attn)
8403 {
8404     int port = SC_PORT(sc);
8405     int reg_offset;
8406     uint32_t val0, mask0, val1, mask1;
8407     uint32_t val;
8408
8409     if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
8410         val = REG_RD(sc, CFC_REG_CFC_INT_STS_CLR);
8411         BLOGE(sc, "CFC hw attention 0x%08x\n", val);
8412         /* CFC error attention */
8413         if (val & 0x2) {
8414             BLOGE(sc, "FATAL error from CFC\n");
8415         }
8416     }
8417
8418     if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
8419         val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_0);
8420         BLOGE(sc, "PXP hw attention-0 0x%08x\n", val);
8421         /* RQ_USDMDP_FIFO_OVERFLOW */
8422         if (val & 0x18000) {
8423             BLOGE(sc, "FATAL error from PXP\n");
8424         }
8425
8426         if (!CHIP_IS_E1x(sc)) {
8427             val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_1);
8428             BLOGE(sc, "PXP hw attention-1 0x%08x\n", val);
8429         }
8430     }
8431
8432 #define PXP2_EOP_ERROR_BIT  PXP2_PXP2_INT_STS_CLR_0_REG_WR_PGLUE_EOP_ERROR
8433 #define AEU_PXP2_HW_INT_BIT AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_HW_INTERRUPT
8434
8435     if (attn & AEU_PXP2_HW_INT_BIT) {
8436         /*  CQ47854 workaround do not panic on
8437          *  PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8438          */
8439         if (!CHIP_IS_E1x(sc)) {
8440             mask0 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_0);
8441             val1 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_1);
8442             mask1 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_1);
8443             val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_0);
8444             /*
8445              * If the olny PXP2_EOP_ERROR_BIT is set in
8446              * STS0 and STS1 - clear it
8447              *
8448              * probably we lose additional attentions between
8449              * STS0 and STS_CLR0, in this case user will not
8450              * be notified about them
8451              */
8452             if (val0 & mask0 & PXP2_EOP_ERROR_BIT &&
8453                 !(val1 & mask1))
8454                 val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
8455
8456             /* print the register, since no one can restore it */
8457             BLOGE(sc, "PXP2_REG_PXP2_INT_STS_CLR_0 0x%08x\n", val0);
8458
8459             /*
8460              * if PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8461              * then notify
8462              */
8463             if (val0 & PXP2_EOP_ERROR_BIT) {
8464                 BLOGE(sc, "PXP2_WR_PGLUE_EOP_ERROR\n");
8465
8466                 /*
8467                  * if only PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR is
8468                  * set then clear attention from PXP2 block without panic
8469                  */
8470                 if (((val0 & mask0) == PXP2_EOP_ERROR_BIT) &&
8471                     ((val1 & mask1) == 0))
8472                     attn &= ~AEU_PXP2_HW_INT_BIT;
8473             }
8474         }
8475     }
8476
8477     if (attn & HW_INTERRUT_ASSERT_SET_2) {
8478         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
8479                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
8480
8481         val = REG_RD(sc, reg_offset);
8482         val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
8483         REG_WR(sc, reg_offset, val);
8484
8485         BLOGE(sc, "FATAL HW block attention set2 0x%x\n",
8486               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_2));
8487         bxe_panic(sc, ("HW block attention set2\n"));
8488     }
8489 }
8490
8491 static void
8492 bxe_attn_int_deasserted1(struct bxe_softc *sc,
8493                          uint32_t         attn)
8494 {
8495     int port = SC_PORT(sc);
8496     int reg_offset;
8497     uint32_t val;
8498
8499     if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
8500         val = REG_RD(sc, DORQ_REG_DORQ_INT_STS_CLR);
8501         BLOGE(sc, "DB hw attention 0x%08x\n", val);
8502         /* DORQ discard attention */
8503         if (val & 0x2) {
8504             BLOGE(sc, "FATAL error from DORQ\n");
8505         }
8506     }
8507
8508     if (attn & HW_INTERRUT_ASSERT_SET_1) {
8509         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
8510                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
8511
8512         val = REG_RD(sc, reg_offset);
8513         val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
8514         REG_WR(sc, reg_offset, val);
8515
8516         BLOGE(sc, "FATAL HW block attention set1 0x%08x\n",
8517               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_1));
8518         bxe_panic(sc, ("HW block attention set1\n"));
8519     }
8520 }
8521
8522 static void
8523 bxe_attn_int_deasserted0(struct bxe_softc *sc,
8524                          uint32_t         attn)
8525 {
8526     int port = SC_PORT(sc);
8527     int reg_offset;
8528     uint32_t val;
8529
8530     reg_offset = (port) ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
8531                           MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
8532
8533     if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
8534         val = REG_RD(sc, reg_offset);
8535         val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
8536         REG_WR(sc, reg_offset, val);
8537
8538         BLOGW(sc, "SPIO5 hw attention\n");
8539
8540         /* Fan failure attention */
8541         elink_hw_reset_phy(&sc->link_params);
8542         bxe_fan_failure(sc);
8543     }
8544
8545     if ((attn & sc->link_vars.aeu_int_mask) && sc->port.pmf) {
8546         bxe_acquire_phy_lock(sc);
8547         elink_handle_module_detect_int(&sc->link_params);
8548         bxe_release_phy_lock(sc);
8549     }
8550
8551     if (attn & HW_INTERRUT_ASSERT_SET_0) {
8552         val = REG_RD(sc, reg_offset);
8553         val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
8554         REG_WR(sc, reg_offset, val);
8555
8556         bxe_panic(sc, ("FATAL HW block attention set0 0x%lx\n",
8557                        (attn & HW_INTERRUT_ASSERT_SET_0)));
8558     }
8559 }
8560
8561 static void
8562 bxe_attn_int_deasserted(struct bxe_softc *sc,
8563                         uint32_t         deasserted)
8564 {
8565     struct attn_route attn;
8566     struct attn_route *group_mask;
8567     int port = SC_PORT(sc);
8568     int index;
8569     uint32_t reg_addr;
8570     uint32_t val;
8571     uint32_t aeu_mask;
8572     uint8_t global = FALSE;
8573
8574     /*
8575      * Need to take HW lock because MCP or other port might also
8576      * try to handle this event.
8577      */
8578     bxe_acquire_alr(sc);
8579
8580     if (bxe_chk_parity_attn(sc, &global, TRUE)) {
8581         /* XXX
8582          * In case of parity errors don't handle attentions so that
8583          * other function would "see" parity errors.
8584          */
8585         sc->recovery_state = BXE_RECOVERY_INIT;
8586         // XXX schedule a recovery task...
8587         /* disable HW interrupts */
8588         bxe_int_disable(sc);
8589         bxe_release_alr(sc);
8590         return;
8591     }
8592
8593     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
8594     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
8595     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
8596     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
8597     if (!CHIP_IS_E1x(sc)) {
8598         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
8599     } else {
8600         attn.sig[4] = 0;
8601     }
8602
8603     BLOGD(sc, DBG_INTR, "attn: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n",
8604           attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
8605
8606     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
8607         if (deasserted & (1 << index)) {
8608             group_mask = &sc->attn_group[index];
8609
8610             BLOGD(sc, DBG_INTR,
8611                   "group[%d]: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n", index,
8612                   group_mask->sig[0], group_mask->sig[1],
8613                   group_mask->sig[2], group_mask->sig[3],
8614                   group_mask->sig[4]);
8615
8616             bxe_attn_int_deasserted4(sc, attn.sig[4] & group_mask->sig[4]);
8617             bxe_attn_int_deasserted3(sc, attn.sig[3] & group_mask->sig[3]);
8618             bxe_attn_int_deasserted1(sc, attn.sig[1] & group_mask->sig[1]);
8619             bxe_attn_int_deasserted2(sc, attn.sig[2] & group_mask->sig[2]);
8620             bxe_attn_int_deasserted0(sc, attn.sig[0] & group_mask->sig[0]);
8621         }
8622     }
8623
8624     bxe_release_alr(sc);
8625
8626     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8627         reg_addr = (HC_REG_COMMAND_REG + port*32 +
8628                     COMMAND_REG_ATTN_BITS_CLR);
8629     } else {
8630         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
8631     }
8632
8633     val = ~deasserted;
8634     BLOGD(sc, DBG_INTR,
8635           "about to mask 0x%08x at %s addr 0x%08x\n", val,
8636           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
8637     REG_WR(sc, reg_addr, val);
8638
8639     if (~sc->attn_state & deasserted) {
8640         BLOGE(sc, "IGU error\n");
8641     }
8642
8643     reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
8644                       MISC_REG_AEU_MASK_ATTN_FUNC_0;
8645
8646     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8647
8648     aeu_mask = REG_RD(sc, reg_addr);
8649
8650     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly deasserted 0x%08x\n",
8651           aeu_mask, deasserted);
8652     aeu_mask |= (deasserted & 0x3ff);
8653     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
8654
8655     REG_WR(sc, reg_addr, aeu_mask);
8656     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8657
8658     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
8659     sc->attn_state &= ~deasserted;
8660     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
8661 }
8662
8663 static void
8664 bxe_attn_int(struct bxe_softc *sc)
8665 {
8666     /* read local copy of bits */
8667     uint32_t attn_bits = le32toh(sc->def_sb->atten_status_block.attn_bits);
8668     uint32_t attn_ack = le32toh(sc->def_sb->atten_status_block.attn_bits_ack);
8669     uint32_t attn_state = sc->attn_state;
8670
8671     /* look for changed bits */
8672     uint32_t asserted   =  attn_bits & ~attn_ack & ~attn_state;
8673     uint32_t deasserted = ~attn_bits &  attn_ack &  attn_state;
8674
8675     BLOGD(sc, DBG_INTR,
8676           "attn_bits 0x%08x attn_ack 0x%08x asserted 0x%08x deasserted 0x%08x\n",
8677           attn_bits, attn_ack, asserted, deasserted);
8678
8679     if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state)) {
8680         BLOGE(sc, "BAD attention state\n");
8681     }
8682
8683     /* handle bits that were raised */
8684     if (asserted) {
8685         bxe_attn_int_asserted(sc, asserted);
8686     }
8687
8688     if (deasserted) {
8689         bxe_attn_int_deasserted(sc, deasserted);
8690     }
8691 }
8692
8693 static uint16_t
8694 bxe_update_dsb_idx(struct bxe_softc *sc)
8695 {
8696     struct host_sp_status_block *def_sb = sc->def_sb;
8697     uint16_t rc = 0;
8698
8699     mb(); /* status block is written to by the chip */
8700
8701     if (sc->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
8702         sc->def_att_idx = def_sb->atten_status_block.attn_bits_index;
8703         rc |= BXE_DEF_SB_ATT_IDX;
8704     }
8705
8706     if (sc->def_idx != def_sb->sp_sb.running_index) {
8707         sc->def_idx = def_sb->sp_sb.running_index;
8708         rc |= BXE_DEF_SB_IDX;
8709     }
8710
8711     mb();
8712
8713     return (rc);
8714 }
8715
8716 static inline struct ecore_queue_sp_obj *
8717 bxe_cid_to_q_obj(struct bxe_softc *sc,
8718                  uint32_t         cid)
8719 {
8720     BLOGD(sc, DBG_SP, "retrieving fp from cid %d\n", cid);
8721     return (&sc->sp_objs[CID_TO_FP(cid, sc)].q_obj);
8722 }
8723
8724 static void
8725 bxe_handle_mcast_eqe(struct bxe_softc *sc)
8726 {
8727     struct ecore_mcast_ramrod_params rparam;
8728     int rc;
8729
8730     memset(&rparam, 0, sizeof(rparam));
8731
8732     rparam.mcast_obj = &sc->mcast_obj;
8733
8734     BXE_MCAST_LOCK(sc);
8735
8736     /* clear pending state for the last command */
8737     sc->mcast_obj.raw.clear_pending(&sc->mcast_obj.raw);
8738
8739     /* if there are pending mcast commands - send them */
8740     if (sc->mcast_obj.check_pending(&sc->mcast_obj)) {
8741         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
8742         if (rc < 0) {
8743             BLOGD(sc, DBG_SP,
8744                   "ERROR: Failed to send pending mcast commands (%d)\n",
8745                   rc);
8746         }
8747     }
8748
8749     BXE_MCAST_UNLOCK(sc);
8750 }
8751
8752 static void
8753 bxe_handle_classification_eqe(struct bxe_softc      *sc,
8754                               union event_ring_elem *elem)
8755 {
8756     unsigned long ramrod_flags = 0;
8757     int rc = 0;
8758     uint32_t cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8759     struct ecore_vlan_mac_obj *vlan_mac_obj;
8760
8761     /* always push next commands out, don't wait here */
8762     bit_set(&ramrod_flags, RAMROD_CONT);
8763
8764     switch (le32toh(elem->message.data.eth_event.echo) >> BXE_SWCID_SHIFT) {
8765     case ECORE_FILTER_MAC_PENDING:
8766         BLOGD(sc, DBG_SP, "Got SETUP_MAC completions\n");
8767         vlan_mac_obj = &sc->sp_objs[cid].mac_obj;
8768         break;
8769
8770     case ECORE_FILTER_MCAST_PENDING:
8771         BLOGD(sc, DBG_SP, "Got SETUP_MCAST completions\n");
8772         /*
8773          * This is only relevant for 57710 where multicast MACs are
8774          * configured as unicast MACs using the same ramrod.
8775          */
8776         bxe_handle_mcast_eqe(sc);
8777         return;
8778
8779     default:
8780         BLOGE(sc, "Unsupported classification command: %d\n",
8781               elem->message.data.eth_event.echo);
8782         return;
8783     }
8784
8785     rc = vlan_mac_obj->complete(sc, vlan_mac_obj, elem, &ramrod_flags);
8786
8787     if (rc < 0) {
8788         BLOGE(sc, "Failed to schedule new commands (%d)\n", rc);
8789     } else if (rc > 0) {
8790         BLOGD(sc, DBG_SP, "Scheduled next pending commands...\n");
8791     }
8792 }
8793
8794 static void
8795 bxe_handle_rx_mode_eqe(struct bxe_softc      *sc,
8796                        union event_ring_elem *elem)
8797 {
8798     bxe_clear_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
8799
8800     /* send rx_mode command again if was requested */
8801     if (bxe_test_and_clear_bit(ECORE_FILTER_RX_MODE_SCHED,
8802                                &sc->sp_state)) {
8803         bxe_set_storm_rx_mode(sc);
8804     }
8805 #if 0
8806     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_START_SCHED,
8807                                     &sc->sp_state)) {
8808         bxe_set_iscsi_eth_rx_mode(sc, TRUE);
8809     }
8810     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_STOP_SCHED,
8811                                     &sc->sp_state)) {
8812         bxe_set_iscsi_eth_rx_mode(sc, FALSE);
8813     }
8814 #endif
8815 }
8816
8817 static void
8818 bxe_update_eq_prod(struct bxe_softc *sc,
8819                    uint16_t         prod)
8820 {
8821     storm_memset_eq_prod(sc, prod, SC_FUNC(sc));
8822     wmb(); /* keep prod updates ordered */
8823 }
8824
8825 static void
8826 bxe_eq_int(struct bxe_softc *sc)
8827 {
8828     uint16_t hw_cons, sw_cons, sw_prod;
8829     union event_ring_elem *elem;
8830     uint8_t echo;
8831     uint32_t cid;
8832     uint8_t opcode;
8833     int spqe_cnt = 0;
8834     struct ecore_queue_sp_obj *q_obj;
8835     struct ecore_func_sp_obj *f_obj = &sc->func_obj;
8836     struct ecore_raw_obj *rss_raw = &sc->rss_conf_obj.raw;
8837
8838     hw_cons = le16toh(*sc->eq_cons_sb);
8839
8840     /*
8841      * The hw_cons range is 1-255, 257 - the sw_cons range is 0-254, 256.
8842      * when we get to the next-page we need to adjust so the loop
8843      * condition below will be met. The next element is the size of a
8844      * regular element and hence incrementing by 1
8845      */
8846     if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE) {
8847         hw_cons++;
8848     }
8849
8850     /*
8851      * This function may never run in parallel with itself for a
8852      * specific sc and no need for a read memory barrier here.
8853      */
8854     sw_cons = sc->eq_cons;
8855     sw_prod = sc->eq_prod;
8856
8857     BLOGD(sc, DBG_SP,"EQ: hw_cons=%u sw_cons=%u eq_spq_left=0x%lx\n",
8858           hw_cons, sw_cons, atomic_load_acq_long(&sc->eq_spq_left));
8859
8860     for (;
8861          sw_cons != hw_cons;
8862          sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
8863
8864         elem = &sc->eq[EQ_DESC(sw_cons)];
8865
8866 #if 0
8867         int rc;
8868         rc = bxe_iov_eq_sp_event(sc, elem);
8869         if (!rc) {
8870             BLOGE(sc, "bxe_iov_eq_sp_event returned %d\n", rc);
8871             goto next_spqe;
8872         }
8873 #endif
8874
8875         /* elem CID originates from FW, actually LE */
8876         cid = SW_CID(elem->message.data.cfc_del_event.cid);
8877         opcode = elem->message.opcode;
8878
8879         /* handle eq element */
8880         switch (opcode) {
8881 #if 0
8882         case EVENT_RING_OPCODE_VF_PF_CHANNEL:
8883             BLOGD(sc, DBG_SP, "vf/pf channel element on eq\n");
8884             bxe_vf_mbx(sc, &elem->message.data.vf_pf_event);
8885             continue;
8886 #endif
8887
8888         case EVENT_RING_OPCODE_STAT_QUERY:
8889             BLOGD(sc, DBG_SP, "got statistics completion event %d\n",
8890                   sc->stats_comp++);
8891             /* nothing to do with stats comp */
8892             goto next_spqe;
8893
8894         case EVENT_RING_OPCODE_CFC_DEL:
8895             /* handle according to cid range */
8896             /* we may want to verify here that the sc state is HALTING */
8897             BLOGD(sc, DBG_SP, "got delete ramrod for MULTI[%d]\n", cid);
8898             q_obj = bxe_cid_to_q_obj(sc, cid);
8899             if (q_obj->complete_cmd(sc, q_obj, ECORE_Q_CMD_CFC_DEL)) {
8900                 break;
8901             }
8902             goto next_spqe;
8903
8904         case EVENT_RING_OPCODE_STOP_TRAFFIC:
8905             BLOGD(sc, DBG_SP, "got STOP TRAFFIC\n");
8906             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_STOP)) {
8907                 break;
8908             }
8909             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_PAUSED);
8910             goto next_spqe;
8911
8912         case EVENT_RING_OPCODE_START_TRAFFIC:
8913             BLOGD(sc, DBG_SP, "got START TRAFFIC\n");
8914             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_START)) {
8915                 break;
8916             }
8917             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_RELEASED);
8918             goto next_spqe;
8919
8920         case EVENT_RING_OPCODE_FUNCTION_UPDATE:
8921             echo = elem->message.data.function_update_event.echo;
8922             if (echo == SWITCH_UPDATE) {
8923                 BLOGD(sc, DBG_SP, "got FUNC_SWITCH_UPDATE ramrod\n");
8924                 if (f_obj->complete_cmd(sc, f_obj,
8925                                         ECORE_F_CMD_SWITCH_UPDATE)) {
8926                     break;
8927                 }
8928             }
8929             else {
8930                 BLOGD(sc, DBG_SP,
8931                       "AFEX: ramrod completed FUNCTION_UPDATE\n");
8932 #if 0
8933                 f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_UPDATE);
8934                 /*
8935                  * We will perform the queues update from the sp_core_task as
8936                  * all queue SP operations should run with CORE_LOCK.
8937                  */
8938                 bxe_set_bit(BXE_SP_CORE_AFEX_F_UPDATE, &sc->sp_core_state);
8939                 taskqueue_enqueue(sc->sp_tq, &sc->sp_tq_task);
8940 #endif
8941             }
8942             goto next_spqe;
8943
8944 #if 0
8945         case EVENT_RING_OPCODE_AFEX_VIF_LISTS:
8946             f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_VIFLISTS);
8947             bxe_after_afex_vif_lists(sc, elem);
8948             goto next_spqe;
8949 #endif
8950
8951         case EVENT_RING_OPCODE_FORWARD_SETUP:
8952             q_obj = &bxe_fwd_sp_obj(sc, q_obj);
8953             if (q_obj->complete_cmd(sc, q_obj,
8954                                     ECORE_Q_CMD_SETUP_TX_ONLY)) {
8955                 break;
8956             }
8957             goto next_spqe;
8958
8959         case EVENT_RING_OPCODE_FUNCTION_START:
8960             BLOGD(sc, DBG_SP, "got FUNC_START ramrod\n");
8961             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_START)) {
8962                 break;
8963             }
8964             goto next_spqe;
8965
8966         case EVENT_RING_OPCODE_FUNCTION_STOP:
8967             BLOGD(sc, DBG_SP, "got FUNC_STOP ramrod\n");
8968             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_STOP)) {
8969                 break;
8970             }
8971             goto next_spqe;
8972         }
8973
8974         switch (opcode | sc->state) {
8975         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPEN):
8976         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPENING_WAITING_PORT):
8977             cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8978             BLOGD(sc, DBG_SP, "got RSS_UPDATE ramrod. CID %d\n", cid);
8979             rss_raw->clear_pending(rss_raw);
8980             break;
8981
8982         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_OPEN):
8983         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_DIAG):
8984         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_CLOSING_WAITING_HALT):
8985         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_OPEN):
8986         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_DIAG):
8987         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8988             BLOGD(sc, DBG_SP, "got (un)set mac ramrod\n");
8989             bxe_handle_classification_eqe(sc, elem);
8990             break;
8991
8992         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_OPEN):
8993         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_DIAG):
8994         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8995             BLOGD(sc, DBG_SP, "got mcast ramrod\n");
8996             bxe_handle_mcast_eqe(sc);
8997             break;
8998
8999         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_OPEN):
9000         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_DIAG):
9001         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_CLOSING_WAITING_HALT):
9002             BLOGD(sc, DBG_SP, "got rx_mode ramrod\n");
9003             bxe_handle_rx_mode_eqe(sc, elem);
9004             break;
9005
9006         default:
9007             /* unknown event log error and continue */
9008             BLOGE(sc, "Unknown EQ event %d, sc->state 0x%x\n",
9009                   elem->message.opcode, sc->state);
9010         }
9011
9012 next_spqe:
9013         spqe_cnt++;
9014     } /* for */
9015
9016     mb();
9017     atomic_add_acq_long(&sc->eq_spq_left, spqe_cnt);
9018
9019     sc->eq_cons = sw_cons;
9020     sc->eq_prod = sw_prod;
9021
9022     /* make sure that above mem writes were issued towards the memory */
9023     wmb();
9024
9025     /* update producer */
9026     bxe_update_eq_prod(sc, sc->eq_prod);
9027 }
9028
9029 static void
9030 bxe_handle_sp_tq(void *context,
9031                  int  pending)
9032 {
9033     struct bxe_softc *sc = (struct bxe_softc *)context;
9034     uint16_t status;
9035
9036     BLOGD(sc, DBG_SP, "---> SP TASK <---\n");
9037
9038     /* what work needs to be performed? */
9039     status = bxe_update_dsb_idx(sc);
9040
9041     BLOGD(sc, DBG_SP, "dsb status 0x%04x\n", status);
9042
9043     /* HW attentions */
9044     if (status & BXE_DEF_SB_ATT_IDX) {
9045         BLOGD(sc, DBG_SP, "---> ATTN INTR <---\n");
9046         bxe_attn_int(sc);
9047         status &= ~BXE_DEF_SB_ATT_IDX;
9048     }
9049
9050     /* SP events: STAT_QUERY and others */
9051     if (status & BXE_DEF_SB_IDX) {
9052         /* handle EQ completions */
9053         BLOGD(sc, DBG_SP, "---> EQ INTR <---\n");
9054         bxe_eq_int(sc);
9055         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID,
9056                    le16toh(sc->def_idx), IGU_INT_NOP, 1);
9057         status &= ~BXE_DEF_SB_IDX;
9058     }
9059
9060     /* if status is non zero then something went wrong */
9061     if (__predict_false(status)) {
9062         BLOGE(sc, "Got an unknown SP interrupt! (0x%04x)\n", status);
9063     }
9064
9065     /* ack status block only if something was actually handled */
9066     bxe_ack_sb(sc, sc->igu_dsb_id, ATTENTION_ID,
9067                le16toh(sc->def_att_idx), IGU_INT_ENABLE, 1);
9068
9069     /*
9070      * Must be called after the EQ processing (since eq leads to sriov
9071      * ramrod completion flows).
9072      * This flow may have been scheduled by the arrival of a ramrod
9073      * completion, or by the sriov code rescheduling itself.
9074      */
9075     // XXX bxe_iov_sp_task(sc);
9076
9077 #if 0
9078     /* AFEX - poll to check if VIFSET_ACK should be sent to MFW */
9079     if (bxe_test_and_clear_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK,
9080                                &sc->sp_state)) {
9081         bxe_link_report(sc);
9082         bxe_fw_command(sc, DRV_MSG_CODE_AFEX_VIFSET_ACK, 0);
9083     }
9084 #endif
9085 }
9086
9087 static void
9088 bxe_handle_fp_tq(void *context,
9089                  int  pending)
9090 {
9091     struct bxe_fastpath *fp = (struct bxe_fastpath *)context;
9092     struct bxe_softc *sc = fp->sc;
9093     uint8_t more_tx = FALSE;
9094     uint8_t more_rx = FALSE;
9095
9096     BLOGD(sc, DBG_INTR, "---> FP TASK QUEUE (%d) <---\n", fp->index);
9097
9098     /* XXX
9099      * IFF_DRV_RUNNING state can't be checked here since we process
9100      * slowpath events on a client queue during setup. Instead
9101      * we need to add a "process/continue" flag here that the driver
9102      * can use to tell the task here not to do anything.
9103      */
9104 #if 0
9105     if (!(sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
9106         return;
9107     }
9108 #endif
9109
9110     /* update the fastpath index */
9111     bxe_update_fp_sb_idx(fp);
9112
9113     /* XXX add loop here if ever support multiple tx CoS */
9114     /* fp->txdata[cos] */
9115     if (bxe_has_tx_work(fp)) {
9116         BXE_FP_TX_LOCK(fp);
9117         more_tx = bxe_txeof(sc, fp);
9118         BXE_FP_TX_UNLOCK(fp);
9119     }
9120
9121     if (bxe_has_rx_work(fp)) {
9122         more_rx = bxe_rxeof(sc, fp);
9123     }
9124
9125     if (more_rx /*|| more_tx*/) {
9126         /* still more work to do */
9127         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9128         return;
9129     }
9130
9131     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9132                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9133 }
9134
9135 static void
9136 bxe_task_fp(struct bxe_fastpath *fp)
9137 {
9138     struct bxe_softc *sc = fp->sc;
9139     uint8_t more_tx = FALSE;
9140     uint8_t more_rx = FALSE;
9141
9142     BLOGD(sc, DBG_INTR, "---> FP TASK ISR (%d) <---\n", fp->index);
9143
9144     /* update the fastpath index */
9145     bxe_update_fp_sb_idx(fp);
9146
9147     /* XXX add loop here if ever support multiple tx CoS */
9148     /* fp->txdata[cos] */
9149     if (bxe_has_tx_work(fp)) {
9150         BXE_FP_TX_LOCK(fp);
9151         more_tx = bxe_txeof(sc, fp);
9152         BXE_FP_TX_UNLOCK(fp);
9153     }
9154
9155     if (bxe_has_rx_work(fp)) {
9156         more_rx = bxe_rxeof(sc, fp);
9157     }
9158
9159     if (more_rx /*|| more_tx*/) {
9160         /* still more work to do, bail out if this ISR and process later */
9161         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9162         return;
9163     }
9164
9165     /*
9166      * Here we write the fastpath index taken before doing any tx or rx work.
9167      * It is very well possible other hw events occurred up to this point and
9168      * they were actually processed accordingly above. Since we're going to
9169      * write an older fastpath index, an interrupt is coming which we might
9170      * not do any work in.
9171      */
9172     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9173                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9174 }
9175
9176 /*
9177  * Legacy interrupt entry point.
9178  *
9179  * Verifies that the controller generated the interrupt and
9180  * then calls a separate routine to handle the various
9181  * interrupt causes: link, RX, and TX.
9182  */
9183 static void
9184 bxe_intr_legacy(void *xsc)
9185 {
9186     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9187     struct bxe_fastpath *fp;
9188     uint16_t status, mask;
9189     int i;
9190
9191     BLOGD(sc, DBG_INTR, "---> BXE INTx <---\n");
9192
9193 #if 0
9194     /* Don't handle any interrupts if we're not ready. */
9195     if (__predict_false(sc->intr_sem != 0)) {
9196         return;
9197     }
9198 #endif
9199
9200     /*
9201      * 0 for ustorm, 1 for cstorm
9202      * the bits returned from ack_int() are 0-15
9203      * bit 0 = attention status block
9204      * bit 1 = fast path status block
9205      * a mask of 0x2 or more = tx/rx event
9206      * a mask of 1 = slow path event
9207      */
9208
9209     status = bxe_ack_int(sc);
9210
9211     /* the interrupt is not for us */
9212     if (__predict_false(status == 0)) {
9213         BLOGD(sc, DBG_INTR, "Not our interrupt!\n");
9214         return;
9215     }
9216
9217     BLOGD(sc, DBG_INTR, "Interrupt status 0x%04x\n", status);
9218
9219     FOR_EACH_ETH_QUEUE(sc, i) {
9220         fp = &sc->fp[i];
9221         mask = (0x2 << (fp->index + CNIC_SUPPORT(sc)));
9222         if (status & mask) {
9223             /* acknowledge and disable further fastpath interrupts */
9224             bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9225             bxe_task_fp(fp);
9226             status &= ~mask;
9227         }
9228     }
9229
9230 #if 0
9231     if (CNIC_SUPPORT(sc)) {
9232         mask = 0x2;
9233         if (status & (mask | 0x1)) {
9234             ...
9235             status &= ~mask;
9236         }
9237     }
9238 #endif
9239
9240     if (__predict_false(status & 0x1)) {
9241         /* acknowledge and disable further slowpath interrupts */
9242         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9243
9244         /* schedule slowpath handler */
9245         taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9246
9247         status &= ~0x1;
9248     }
9249
9250     if (__predict_false(status)) {
9251         BLOGW(sc, "Unexpected fastpath status (0x%08x)!\n", status);
9252     }
9253 }
9254
9255 /* slowpath interrupt entry point */
9256 static void
9257 bxe_intr_sp(void *xsc)
9258 {
9259     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9260
9261     BLOGD(sc, (DBG_INTR | DBG_SP), "---> SP INTR <---\n");
9262
9263     /* acknowledge and disable further slowpath interrupts */
9264     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9265
9266     /* schedule slowpath handler */
9267     taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9268 }
9269
9270 /* fastpath interrupt entry point */
9271 static void
9272 bxe_intr_fp(void *xfp)
9273 {
9274     struct bxe_fastpath *fp = (struct bxe_fastpath *)xfp;
9275     struct bxe_softc *sc = fp->sc;
9276
9277     BLOGD(sc, DBG_INTR, "---> FP INTR %d <---\n", fp->index);
9278
9279     BLOGD(sc, DBG_INTR,
9280           "(cpu=%d) MSI-X fp=%d fw_sb=%d igu_sb=%d\n",
9281           curcpu, fp->index, fp->fw_sb_id, fp->igu_sb_id);
9282
9283 #if 0
9284     /* Don't handle any interrupts if we're not ready. */
9285     if (__predict_false(sc->intr_sem != 0)) {
9286         return;
9287     }
9288 #endif
9289
9290     /* acknowledge and disable further fastpath interrupts */
9291     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9292
9293     bxe_task_fp(fp);
9294 }
9295
9296 /* Release all interrupts allocated by the driver. */
9297 static void
9298 bxe_interrupt_free(struct bxe_softc *sc)
9299 {
9300     int i;
9301
9302     switch (sc->interrupt_mode) {
9303     case INTR_MODE_INTX:
9304         BLOGD(sc, DBG_LOAD, "Releasing legacy INTx vector\n");
9305         if (sc->intr[0].resource != NULL) {
9306             bus_release_resource(sc->dev,
9307                                  SYS_RES_IRQ,
9308                                  sc->intr[0].rid,
9309                                  sc->intr[0].resource);
9310         }
9311         break;
9312     case INTR_MODE_MSI:
9313         for (i = 0; i < sc->intr_count; i++) {
9314             BLOGD(sc, DBG_LOAD, "Releasing MSI vector %d\n", i);
9315             if (sc->intr[i].resource && sc->intr[i].rid) {
9316                 bus_release_resource(sc->dev,
9317                                      SYS_RES_IRQ,
9318                                      sc->intr[i].rid,
9319                                      sc->intr[i].resource);
9320             }
9321         }
9322         pci_release_msi(sc->dev);
9323         break;
9324     case INTR_MODE_MSIX:
9325         for (i = 0; i < sc->intr_count; i++) {
9326             BLOGD(sc, DBG_LOAD, "Releasing MSI-X vector %d\n", i);
9327             if (sc->intr[i].resource && sc->intr[i].rid) {
9328                 bus_release_resource(sc->dev,
9329                                      SYS_RES_IRQ,
9330                                      sc->intr[i].rid,
9331                                      sc->intr[i].resource);
9332             }
9333         }
9334         pci_release_msi(sc->dev);
9335         break;
9336     default:
9337         /* nothing to do as initial allocation failed */
9338         break;
9339     }
9340 }
9341
9342 /*
9343  * This function determines and allocates the appropriate
9344  * interrupt based on system capabilites and user request.
9345  *
9346  * The user may force a particular interrupt mode, specify
9347  * the number of receive queues, specify the method for
9348  * distribuitng received frames to receive queues, or use
9349  * the default settings which will automatically select the
9350  * best supported combination.  In addition, the OS may or
9351  * may not support certain combinations of these settings.
9352  * This routine attempts to reconcile the settings requested
9353  * by the user with the capabilites available from the system
9354  * to select the optimal combination of features.
9355  *
9356  * Returns:
9357  *   0 = Success, !0 = Failure.
9358  */
9359 static int
9360 bxe_interrupt_alloc(struct bxe_softc *sc)
9361 {
9362     int msix_count = 0;
9363     int msi_count = 0;
9364     int num_requested = 0;
9365     int num_allocated = 0;
9366     int rid, i, j;
9367     int rc;
9368
9369     /* get the number of available MSI/MSI-X interrupts from the OS */
9370     if (sc->interrupt_mode > 0) {
9371         if (sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) {
9372             msix_count = pci_msix_count(sc->dev);
9373         }
9374
9375         if (sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) {
9376             msi_count = pci_msi_count(sc->dev);
9377         }
9378
9379         BLOGD(sc, DBG_LOAD, "%d MSI and %d MSI-X vectors available\n",
9380               msi_count, msix_count);
9381     }
9382
9383     do { /* try allocating MSI-X interrupt resources (at least 2) */
9384         if (sc->interrupt_mode != INTR_MODE_MSIX) {
9385             break;
9386         }
9387
9388         if (((sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) == 0) ||
9389             (msix_count < 2)) {
9390             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9391             break;
9392         }
9393
9394         /* ask for the necessary number of MSI-X vectors */
9395         num_requested = min((sc->num_queues + 1), msix_count);
9396
9397         BLOGD(sc, DBG_LOAD, "Requesting %d MSI-X vectors\n", num_requested);
9398
9399         num_allocated = num_requested;
9400         if ((rc = pci_alloc_msix(sc->dev, &num_allocated)) != 0) {
9401             BLOGE(sc, "MSI-X alloc failed! (%d)\n", rc);
9402             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9403             break;
9404         }
9405
9406         if (num_allocated < 2) { /* possible? */
9407             BLOGE(sc, "MSI-X allocation less than 2!\n");
9408             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9409             pci_release_msi(sc->dev);
9410             break;
9411         }
9412
9413         BLOGI(sc, "MSI-X vectors Requested %d and Allocated %d\n",
9414               num_requested, num_allocated);
9415
9416         /* best effort so use the number of vectors allocated to us */
9417         sc->intr_count = num_allocated;
9418         sc->num_queues = num_allocated - 1;
9419
9420         rid = 1; /* initial resource identifier */
9421
9422         /* allocate the MSI-X vectors */
9423         for (i = 0; i < num_allocated; i++) {
9424             sc->intr[i].rid = (rid + i);
9425
9426             if ((sc->intr[i].resource =
9427                  bus_alloc_resource_any(sc->dev,
9428                                         SYS_RES_IRQ,
9429                                         &sc->intr[i].rid,
9430                                         RF_ACTIVE)) == NULL) {
9431                 BLOGE(sc, "Failed to map MSI-X[%d] (rid=%d)!\n",
9432                       i, (rid + i));
9433
9434                 for (j = (i - 1); j >= 0; j--) {
9435                     bus_release_resource(sc->dev,
9436                                          SYS_RES_IRQ,
9437                                          sc->intr[j].rid,
9438                                          sc->intr[j].resource);
9439                 }
9440
9441                 sc->intr_count = 0;
9442                 sc->num_queues = 0;
9443                 sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9444                 pci_release_msi(sc->dev);
9445                 break;
9446             }
9447
9448             BLOGD(sc, DBG_LOAD, "Mapped MSI-X[%d] (rid=%d)\n", i, (rid + i));
9449         }
9450     } while (0);
9451
9452     do { /* try allocating MSI vector resources (at least 2) */
9453         if (sc->interrupt_mode != INTR_MODE_MSI) {
9454             break;
9455         }
9456
9457         if (((sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) == 0) ||
9458             (msi_count < 1)) {
9459             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9460             break;
9461         }
9462
9463         /* ask for a single MSI vector */
9464         num_requested = 1;
9465
9466         BLOGD(sc, DBG_LOAD, "Requesting %d MSI vectors\n", num_requested);
9467
9468         num_allocated = num_requested;
9469         if ((rc = pci_alloc_msi(sc->dev, &num_allocated)) != 0) {
9470             BLOGE(sc, "MSI alloc failed (%d)!\n", rc);
9471             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9472             break;
9473         }
9474
9475         if (num_allocated != 1) { /* possible? */
9476             BLOGE(sc, "MSI allocation is not 1!\n");
9477             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9478             pci_release_msi(sc->dev);
9479             break;
9480         }
9481
9482         BLOGI(sc, "MSI vectors Requested %d and Allocated %d\n",
9483               num_requested, num_allocated);
9484
9485         /* best effort so use the number of vectors allocated to us */
9486         sc->intr_count = num_allocated;
9487         sc->num_queues = num_allocated;
9488
9489         rid = 1; /* initial resource identifier */
9490
9491         sc->intr[0].rid = rid;
9492
9493         if ((sc->intr[0].resource =
9494              bus_alloc_resource_any(sc->dev,
9495                                     SYS_RES_IRQ,
9496                                     &sc->intr[0].rid,
9497                                     RF_ACTIVE)) == NULL) {
9498             BLOGE(sc, "Failed to map MSI[0] (rid=%d)!\n", rid);
9499             sc->intr_count = 0;
9500             sc->num_queues = 0;
9501             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9502             pci_release_msi(sc->dev);
9503             break;
9504         }
9505
9506         BLOGD(sc, DBG_LOAD, "Mapped MSI[0] (rid=%d)\n", rid);
9507     } while (0);
9508
9509     do { /* try allocating INTx vector resources */
9510         if (sc->interrupt_mode != INTR_MODE_INTX) {
9511             break;
9512         }
9513
9514         BLOGD(sc, DBG_LOAD, "Requesting legacy INTx interrupt\n");
9515
9516         /* only one vector for INTx */
9517         sc->intr_count = 1;
9518         sc->num_queues = 1;
9519
9520         rid = 0; /* initial resource identifier */
9521
9522         sc->intr[0].rid = rid;
9523
9524         if ((sc->intr[0].resource =
9525              bus_alloc_resource_any(sc->dev,
9526                                     SYS_RES_IRQ,
9527                                     &sc->intr[0].rid,
9528                                     (RF_ACTIVE | RF_SHAREABLE))) == NULL) {
9529             BLOGE(sc, "Failed to map INTx (rid=%d)!\n", rid);
9530             sc->intr_count = 0;
9531             sc->num_queues = 0;
9532             sc->interrupt_mode = -1; /* Failed! */
9533             break;
9534         }
9535
9536         BLOGD(sc, DBG_LOAD, "Mapped INTx (rid=%d)\n", rid);
9537     } while (0);
9538
9539     if (sc->interrupt_mode == -1) {
9540         BLOGE(sc, "Interrupt Allocation: FAILED!!!\n");
9541         rc = 1;
9542     } else {
9543         BLOGD(sc, DBG_LOAD,
9544               "Interrupt Allocation: interrupt_mode=%d, num_queues=%d\n",
9545               sc->interrupt_mode, sc->num_queues);
9546         rc = 0;
9547     }
9548
9549     return (rc);
9550 }
9551
9552 static void
9553 bxe_interrupt_detach(struct bxe_softc *sc)
9554 {
9555     struct bxe_fastpath *fp;
9556     int i;
9557
9558     /* release interrupt resources */
9559     for (i = 0; i < sc->intr_count; i++) {
9560         if (sc->intr[i].resource && sc->intr[i].tag) {
9561             BLOGD(sc, DBG_LOAD, "Disabling interrupt vector %d\n", i);
9562             bus_teardown_intr(sc->dev, sc->intr[i].resource, sc->intr[i].tag);
9563         }
9564     }
9565
9566     for (i = 0; i < sc->num_queues; i++) {
9567         fp = &sc->fp[i];
9568         if (fp->tq) {
9569             taskqueue_drain(fp->tq, &fp->tq_task);
9570             taskqueue_free(fp->tq);
9571             fp->tq = NULL;
9572         }
9573     }
9574
9575
9576     if (sc->sp_tq) {
9577         taskqueue_drain(sc->sp_tq, &sc->sp_tq_task);
9578         taskqueue_free(sc->sp_tq);
9579         sc->sp_tq = NULL;
9580     }
9581 }
9582
9583 /*
9584  * Enables interrupts and attach to the ISR.
9585  *
9586  * When using multiple MSI/MSI-X vectors the first vector
9587  * is used for slowpath operations while all remaining
9588  * vectors are used for fastpath operations.  If only a
9589  * single MSI/MSI-X vector is used (SINGLE_ISR) then the
9590  * ISR must look for both slowpath and fastpath completions.
9591  */
9592 static int
9593 bxe_interrupt_attach(struct bxe_softc *sc)
9594 {
9595     struct bxe_fastpath *fp;
9596     int rc = 0;
9597     int i;
9598
9599     snprintf(sc->sp_tq_name, sizeof(sc->sp_tq_name),
9600              "bxe%d_sp_tq", sc->unit);
9601     TASK_INIT(&sc->sp_tq_task, 0, bxe_handle_sp_tq, sc);
9602     sc->sp_tq = taskqueue_create_fast(sc->sp_tq_name, M_NOWAIT,
9603                                       taskqueue_thread_enqueue,
9604                                       &sc->sp_tq);
9605     taskqueue_start_threads(&sc->sp_tq, 1, PWAIT, /* lower priority */
9606                             "%s", sc->sp_tq_name);
9607
9608
9609     for (i = 0; i < sc->num_queues; i++) {
9610         fp = &sc->fp[i];
9611         snprintf(fp->tq_name, sizeof(fp->tq_name),
9612                  "bxe%d_fp%d_tq", sc->unit, i);
9613         TASK_INIT(&fp->tq_task, 0, bxe_handle_fp_tq, fp);
9614         fp->tq = taskqueue_create_fast(fp->tq_name, M_NOWAIT,
9615                                        taskqueue_thread_enqueue,
9616                                        &fp->tq);
9617         taskqueue_start_threads(&fp->tq, 1, PI_NET, /* higher priority */
9618                                 "%s", fp->tq_name);
9619     }
9620
9621     /* setup interrupt handlers */
9622     if (sc->interrupt_mode == INTR_MODE_MSIX) {
9623         BLOGD(sc, DBG_LOAD, "Enabling slowpath MSI-X[0] vector\n");
9624
9625         /*
9626          * Setup the interrupt handler. Note that we pass the driver instance
9627          * to the interrupt handler for the slowpath.
9628          */
9629         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9630                                  (INTR_TYPE_NET | INTR_MPSAFE),
9631                                  NULL, bxe_intr_sp, sc,
9632                                  &sc->intr[0].tag)) != 0) {
9633             BLOGE(sc, "Failed to allocate MSI-X[0] vector (%d)\n", rc);
9634             goto bxe_interrupt_attach_exit;
9635         }
9636
9637         bus_describe_intr(sc->dev, sc->intr[0].resource,
9638                           sc->intr[0].tag, "sp");
9639
9640         /* bus_bind_intr(sc->dev, sc->intr[0].resource, 0); */
9641
9642         /* initialize the fastpath vectors (note the first was used for sp) */
9643         for (i = 0; i < sc->num_queues; i++) {
9644             fp = &sc->fp[i];
9645             BLOGD(sc, DBG_LOAD, "Enabling MSI-X[%d] vector\n", (i + 1));
9646
9647             /*
9648              * Setup the interrupt handler. Note that we pass the
9649              * fastpath context to the interrupt handler in this
9650              * case.
9651              */
9652             if ((rc = bus_setup_intr(sc->dev, sc->intr[i + 1].resource,
9653                                      (INTR_TYPE_NET | INTR_MPSAFE),
9654                                      NULL, bxe_intr_fp, fp,
9655                                      &sc->intr[i + 1].tag)) != 0) {
9656                 BLOGE(sc, "Failed to allocate MSI-X[%d] vector (%d)\n",
9657                       (i + 1), rc);
9658                 goto bxe_interrupt_attach_exit;
9659             }
9660
9661             bus_describe_intr(sc->dev, sc->intr[i + 1].resource,
9662                               sc->intr[i + 1].tag, "fp%02d", i);
9663
9664             /* bind the fastpath instance to a cpu */
9665             if (sc->num_queues > 1) {
9666                 bus_bind_intr(sc->dev, sc->intr[i + 1].resource, i);
9667             }
9668
9669             fp->state = BXE_FP_STATE_IRQ;
9670         }
9671     } else if (sc->interrupt_mode == INTR_MODE_MSI) {
9672         BLOGD(sc, DBG_LOAD, "Enabling MSI[0] vector\n");
9673
9674         /*
9675          * Setup the interrupt handler. Note that we pass the
9676          * driver instance to the interrupt handler which
9677          * will handle both the slowpath and fastpath.
9678          */
9679         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9680                                  (INTR_TYPE_NET | INTR_MPSAFE),
9681                                  NULL, bxe_intr_legacy, sc,
9682                                  &sc->intr[0].tag)) != 0) {
9683             BLOGE(sc, "Failed to allocate MSI[0] vector (%d)\n", rc);
9684             goto bxe_interrupt_attach_exit;
9685         }
9686
9687     } else { /* (sc->interrupt_mode == INTR_MODE_INTX) */
9688         BLOGD(sc, DBG_LOAD, "Enabling INTx interrupts\n");
9689
9690         /*
9691          * Setup the interrupt handler. Note that we pass the
9692          * driver instance to the interrupt handler which
9693          * will handle both the slowpath and fastpath.
9694          */
9695         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9696                                  (INTR_TYPE_NET | INTR_MPSAFE),
9697                                  NULL, bxe_intr_legacy, sc,
9698                                  &sc->intr[0].tag)) != 0) {
9699             BLOGE(sc, "Failed to allocate INTx interrupt (%d)\n", rc);
9700             goto bxe_interrupt_attach_exit;
9701         }
9702     }
9703
9704 bxe_interrupt_attach_exit:
9705
9706     return (rc);
9707 }
9708
9709 static int  bxe_init_hw_common_chip(struct bxe_softc *sc);
9710 static int  bxe_init_hw_common(struct bxe_softc *sc);
9711 static int  bxe_init_hw_port(struct bxe_softc *sc);
9712 static int  bxe_init_hw_func(struct bxe_softc *sc);
9713 static void bxe_reset_common(struct bxe_softc *sc);
9714 static void bxe_reset_port(struct bxe_softc *sc);
9715 static void bxe_reset_func(struct bxe_softc *sc);
9716 static int  bxe_gunzip_init(struct bxe_softc *sc);
9717 static void bxe_gunzip_end(struct bxe_softc *sc);
9718 static int  bxe_init_firmware(struct bxe_softc *sc);
9719 static void bxe_release_firmware(struct bxe_softc *sc);
9720
9721 static struct
9722 ecore_func_sp_drv_ops bxe_func_sp_drv = {
9723     .init_hw_cmn_chip = bxe_init_hw_common_chip,
9724     .init_hw_cmn      = bxe_init_hw_common,
9725     .init_hw_port     = bxe_init_hw_port,
9726     .init_hw_func     = bxe_init_hw_func,
9727
9728     .reset_hw_cmn     = bxe_reset_common,
9729     .reset_hw_port    = bxe_reset_port,
9730     .reset_hw_func    = bxe_reset_func,
9731
9732     .gunzip_init      = bxe_gunzip_init,
9733     .gunzip_end       = bxe_gunzip_end,
9734
9735     .init_fw          = bxe_init_firmware,
9736     .release_fw       = bxe_release_firmware,
9737 };
9738
9739 static void
9740 bxe_init_func_obj(struct bxe_softc *sc)
9741 {
9742     sc->dmae_ready = 0;
9743
9744     ecore_init_func_obj(sc,
9745                         &sc->func_obj,
9746                         BXE_SP(sc, func_rdata),
9747                         BXE_SP_MAPPING(sc, func_rdata),
9748                         BXE_SP(sc, func_afex_rdata),
9749                         BXE_SP_MAPPING(sc, func_afex_rdata),
9750                         &bxe_func_sp_drv);
9751 }
9752
9753 static int
9754 bxe_init_hw(struct bxe_softc *sc,
9755             uint32_t         load_code)
9756 {
9757     struct ecore_func_state_params func_params = { NULL };
9758     int rc;
9759
9760     /* prepare the parameters for function state transitions */
9761     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
9762
9763     func_params.f_obj = &sc->func_obj;
9764     func_params.cmd = ECORE_F_CMD_HW_INIT;
9765
9766     func_params.params.hw_init.load_phase = load_code;
9767
9768     /*
9769      * Via a plethora of function pointers, we will eventually reach
9770      * bxe_init_hw_common(), bxe_init_hw_port(), or bxe_init_hw_func().
9771      */
9772     rc = ecore_func_state_change(sc, &func_params);
9773
9774     return (rc);
9775 }
9776
9777 static void
9778 bxe_fill(struct bxe_softc *sc,
9779          uint32_t         addr,
9780          int              fill,
9781          uint32_t         len)
9782 {
9783     uint32_t i;
9784
9785     if (!(len % 4) && !(addr % 4)) {
9786         for (i = 0; i < len; i += 4) {
9787             REG_WR(sc, (addr + i), fill);
9788         }
9789     } else {
9790         for (i = 0; i < len; i++) {
9791             REG_WR8(sc, (addr + i), fill);
9792         }
9793     }
9794 }
9795
9796 /* writes FP SP data to FW - data_size in dwords */
9797 static void
9798 bxe_wr_fp_sb_data(struct bxe_softc *sc,
9799                   int              fw_sb_id,
9800                   uint32_t         *sb_data_p,
9801                   uint32_t         data_size)
9802 {
9803     int index;
9804
9805     for (index = 0; index < data_size; index++) {
9806         REG_WR(sc,
9807                (BAR_CSTRORM_INTMEM +
9808                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
9809                 (sizeof(uint32_t) * index)),
9810                *(sb_data_p + index));
9811     }
9812 }
9813
9814 static void
9815 bxe_zero_fp_sb(struct bxe_softc *sc,
9816                int              fw_sb_id)
9817 {
9818     struct hc_status_block_data_e2 sb_data_e2;
9819     struct hc_status_block_data_e1x sb_data_e1x;
9820     uint32_t *sb_data_p;
9821     uint32_t data_size = 0;
9822
9823     if (!CHIP_IS_E1x(sc)) {
9824         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9825         sb_data_e2.common.state = SB_DISABLED;
9826         sb_data_e2.common.p_func.vf_valid = FALSE;
9827         sb_data_p = (uint32_t *)&sb_data_e2;
9828         data_size = (sizeof(struct hc_status_block_data_e2) /
9829                      sizeof(uint32_t));
9830     } else {
9831         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9832         sb_data_e1x.common.state = SB_DISABLED;
9833         sb_data_e1x.common.p_func.vf_valid = FALSE;
9834         sb_data_p = (uint32_t *)&sb_data_e1x;
9835         data_size = (sizeof(struct hc_status_block_data_e1x) /
9836                      sizeof(uint32_t));
9837     }
9838
9839     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9840
9841     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id)),
9842              0, CSTORM_STATUS_BLOCK_SIZE);
9843     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id)),
9844              0, CSTORM_SYNC_BLOCK_SIZE);
9845 }
9846
9847 static void
9848 bxe_wr_sp_sb_data(struct bxe_softc               *sc,
9849                   struct hc_sp_status_block_data *sp_sb_data)
9850 {
9851     int i;
9852
9853     for (i = 0;
9854          i < (sizeof(struct hc_sp_status_block_data) / sizeof(uint32_t));
9855          i++) {
9856         REG_WR(sc,
9857                (BAR_CSTRORM_INTMEM +
9858                 CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(SC_FUNC(sc)) +
9859                 (i * sizeof(uint32_t))),
9860                *((uint32_t *)sp_sb_data + i));
9861     }
9862 }
9863
9864 static void
9865 bxe_zero_sp_sb(struct bxe_softc *sc)
9866 {
9867     struct hc_sp_status_block_data sp_sb_data;
9868
9869     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
9870
9871     sp_sb_data.state           = SB_DISABLED;
9872     sp_sb_data.p_func.vf_valid = FALSE;
9873
9874     bxe_wr_sp_sb_data(sc, &sp_sb_data);
9875
9876     bxe_fill(sc,
9877              (BAR_CSTRORM_INTMEM +
9878               CSTORM_SP_STATUS_BLOCK_OFFSET(SC_FUNC(sc))),
9879               0, CSTORM_SP_STATUS_BLOCK_SIZE);
9880     bxe_fill(sc,
9881              (BAR_CSTRORM_INTMEM +
9882               CSTORM_SP_SYNC_BLOCK_OFFSET(SC_FUNC(sc))),
9883               0, CSTORM_SP_SYNC_BLOCK_SIZE);
9884 }
9885
9886 static void
9887 bxe_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
9888                              int                       igu_sb_id,
9889                              int                       igu_seg_id)
9890 {
9891     hc_sm->igu_sb_id      = igu_sb_id;
9892     hc_sm->igu_seg_id     = igu_seg_id;
9893     hc_sm->timer_value    = 0xFF;
9894     hc_sm->time_to_expire = 0xFFFFFFFF;
9895 }
9896
9897 static void
9898 bxe_map_sb_state_machines(struct hc_index_data *index_data)
9899 {
9900     /* zero out state machine indices */
9901
9902     /* rx indices */
9903     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags &= ~HC_INDEX_DATA_SM_ID;
9904
9905     /* tx indices */
9906     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags      &= ~HC_INDEX_DATA_SM_ID;
9907     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags &= ~HC_INDEX_DATA_SM_ID;
9908     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags &= ~HC_INDEX_DATA_SM_ID;
9909     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags &= ~HC_INDEX_DATA_SM_ID;
9910
9911     /* map indices */
9912
9913     /* rx indices */
9914     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags |=
9915         (SM_RX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9916
9917     /* tx indices */
9918     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags |=
9919         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9920     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags |=
9921         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9922     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags |=
9923         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9924     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags |=
9925         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9926 }
9927
9928 static void
9929 bxe_init_sb(struct bxe_softc *sc,
9930             bus_addr_t       busaddr,
9931             int              vfid,
9932             uint8_t          vf_valid,
9933             int              fw_sb_id,
9934             int              igu_sb_id)
9935 {
9936     struct hc_status_block_data_e2  sb_data_e2;
9937     struct hc_status_block_data_e1x sb_data_e1x;
9938     struct hc_status_block_sm       *hc_sm_p;
9939     uint32_t *sb_data_p;
9940     int igu_seg_id;
9941     int data_size;
9942
9943     if (CHIP_INT_MODE_IS_BC(sc)) {
9944         igu_seg_id = HC_SEG_ACCESS_NORM;
9945     } else {
9946         igu_seg_id = IGU_SEG_ACCESS_NORM;
9947     }
9948
9949     bxe_zero_fp_sb(sc, fw_sb_id);
9950
9951     if (!CHIP_IS_E1x(sc)) {
9952         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9953         sb_data_e2.common.state = SB_ENABLED;
9954         sb_data_e2.common.p_func.pf_id = SC_FUNC(sc);
9955         sb_data_e2.common.p_func.vf_id = vfid;
9956         sb_data_e2.common.p_func.vf_valid = vf_valid;
9957         sb_data_e2.common.p_func.vnic_id = SC_VN(sc);
9958         sb_data_e2.common.same_igu_sb_1b = TRUE;
9959         sb_data_e2.common.host_sb_addr.hi = U64_HI(busaddr);
9960         sb_data_e2.common.host_sb_addr.lo = U64_LO(busaddr);
9961         hc_sm_p = sb_data_e2.common.state_machine;
9962         sb_data_p = (uint32_t *)&sb_data_e2;
9963         data_size = (sizeof(struct hc_status_block_data_e2) /
9964                      sizeof(uint32_t));
9965         bxe_map_sb_state_machines(sb_data_e2.index_data);
9966     } else {
9967         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9968         sb_data_e1x.common.state = SB_ENABLED;
9969         sb_data_e1x.common.p_func.pf_id = SC_FUNC(sc);
9970         sb_data_e1x.common.p_func.vf_id = 0xff;
9971         sb_data_e1x.common.p_func.vf_valid = FALSE;
9972         sb_data_e1x.common.p_func.vnic_id = SC_VN(sc);
9973         sb_data_e1x.common.same_igu_sb_1b = TRUE;
9974         sb_data_e1x.common.host_sb_addr.hi = U64_HI(busaddr);
9975         sb_data_e1x.common.host_sb_addr.lo = U64_LO(busaddr);
9976         hc_sm_p = sb_data_e1x.common.state_machine;
9977         sb_data_p = (uint32_t *)&sb_data_e1x;
9978         data_size = (sizeof(struct hc_status_block_data_e1x) /
9979                      sizeof(uint32_t));
9980         bxe_map_sb_state_machines(sb_data_e1x.index_data);
9981     }
9982
9983     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID], igu_sb_id, igu_seg_id);
9984     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID], igu_sb_id, igu_seg_id);
9985
9986     BLOGD(sc, DBG_LOAD, "Init FW SB %d\n", fw_sb_id);
9987
9988     /* write indices to HW - PCI guarantees endianity of regpairs */
9989     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9990 }
9991
9992 static inline uint8_t
9993 bxe_fp_qzone_id(struct bxe_fastpath *fp)
9994 {
9995     if (CHIP_IS_E1x(fp->sc)) {
9996         return (fp->cl_id + SC_PORT(fp->sc) * ETH_MAX_RX_CLIENTS_E1H);
9997     } else {
9998         return (fp->cl_id);
9999     }
10000 }
10001
10002 static inline uint32_t
10003 bxe_rx_ustorm_prods_offset(struct bxe_softc    *sc,
10004                            struct bxe_fastpath *fp)
10005 {
10006     uint32_t offset = BAR_USTRORM_INTMEM;
10007
10008 #if 0
10009     if (IS_VF(sc)) {
10010         return (PXP_VF_ADDR_USDM_QUEUES_START +
10011                 (sc->acquire_resp.resc.hw_qid[fp->index] *
10012                  sizeof(struct ustorm_queue_zone_data)));
10013     } else
10014 #endif
10015     if (!CHIP_IS_E1x(sc)) {
10016         offset += USTORM_RX_PRODS_E2_OFFSET(fp->cl_qzone_id);
10017     } else {
10018         offset += USTORM_RX_PRODS_E1X_OFFSET(SC_PORT(sc), fp->cl_id);
10019     }
10020
10021     return (offset);
10022 }
10023
10024 static void
10025 bxe_init_eth_fp(struct bxe_softc *sc,
10026                 int              idx)
10027 {
10028     struct bxe_fastpath *fp = &sc->fp[idx];
10029     uint32_t cids[ECORE_MULTI_TX_COS] = { 0 };
10030     unsigned long q_type = 0;
10031     int cos;
10032
10033     fp->sc    = sc;
10034     fp->index = idx;
10035
10036     snprintf(fp->tx_mtx_name, sizeof(fp->tx_mtx_name),
10037              "bxe%d_fp%d_tx_lock", sc->unit, idx);
10038     mtx_init(&fp->tx_mtx, fp->tx_mtx_name, NULL, MTX_DEF);
10039
10040     snprintf(fp->rx_mtx_name, sizeof(fp->rx_mtx_name),
10041              "bxe%d_fp%d_rx_lock", sc->unit, idx);
10042     mtx_init(&fp->rx_mtx, fp->rx_mtx_name, NULL, MTX_DEF);
10043
10044     fp->igu_sb_id = (sc->igu_base_sb + idx + CNIC_SUPPORT(sc));
10045     fp->fw_sb_id = (sc->base_fw_ndsb + idx + CNIC_SUPPORT(sc));
10046
10047     fp->cl_id = (CHIP_IS_E1x(sc)) ?
10048                     (SC_L_ID(sc) + idx) :
10049                     /* want client ID same as IGU SB ID for non-E1 */
10050                     fp->igu_sb_id;
10051     fp->cl_qzone_id = bxe_fp_qzone_id(fp);
10052
10053     /* setup sb indices */
10054     if (!CHIP_IS_E1x(sc)) {
10055         fp->sb_index_values  = fp->status_block.e2_sb->sb.index_values;
10056         fp->sb_running_index = fp->status_block.e2_sb->sb.running_index;
10057     } else {
10058         fp->sb_index_values  = fp->status_block.e1x_sb->sb.index_values;
10059         fp->sb_running_index = fp->status_block.e1x_sb->sb.running_index;
10060     }
10061
10062     /* init shortcut */
10063     fp->ustorm_rx_prods_offset = bxe_rx_ustorm_prods_offset(sc, fp);
10064
10065     fp->rx_cq_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_RX_CQ_CONS];
10066
10067     /*
10068      * XXX If multiple CoS is ever supported then each fastpath structure
10069      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
10070      */
10071     for (cos = 0; cos < sc->max_cos; cos++) {
10072         cids[cos] = idx;
10073     }
10074     fp->tx_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_TX_CQ_CONS_COS0];
10075
10076     /* nothing more for a VF to do */
10077     if (IS_VF(sc)) {
10078         return;
10079     }
10080
10081     bxe_init_sb(sc, fp->sb_dma.paddr, BXE_VF_ID_INVALID, FALSE,
10082                 fp->fw_sb_id, fp->igu_sb_id);
10083
10084     bxe_update_fp_sb_idx(fp);
10085
10086     /* Configure Queue State object */
10087     bit_set(&q_type, ECORE_Q_TYPE_HAS_RX);
10088     bit_set(&q_type, ECORE_Q_TYPE_HAS_TX);
10089
10090     ecore_init_queue_obj(sc,
10091                          &sc->sp_objs[idx].q_obj,
10092                          fp->cl_id,
10093                          cids,
10094                          sc->max_cos,
10095                          SC_FUNC(sc),
10096                          BXE_SP(sc, q_rdata),
10097                          BXE_SP_MAPPING(sc, q_rdata),
10098                          q_type);
10099
10100     /* configure classification DBs */
10101     ecore_init_mac_obj(sc,
10102                        &sc->sp_objs[idx].mac_obj,
10103                        fp->cl_id,
10104                        idx,
10105                        SC_FUNC(sc),
10106                        BXE_SP(sc, mac_rdata),
10107                        BXE_SP_MAPPING(sc, mac_rdata),
10108                        ECORE_FILTER_MAC_PENDING,
10109                        &sc->sp_state,
10110                        ECORE_OBJ_TYPE_RX_TX,
10111                        &sc->macs_pool);
10112
10113     BLOGD(sc, DBG_LOAD, "fp[%d]: sb=%p cl_id=%d fw_sb=%d igu_sb=%d\n",
10114           idx, fp->status_block.e2_sb, fp->cl_id, fp->fw_sb_id, fp->igu_sb_id);
10115 }
10116
10117 static inline void
10118 bxe_update_rx_prod(struct bxe_softc    *sc,
10119                    struct bxe_fastpath *fp,
10120                    uint16_t            rx_bd_prod,
10121                    uint16_t            rx_cq_prod,
10122                    uint16_t            rx_sge_prod)
10123 {
10124     struct ustorm_eth_rx_producers rx_prods = { 0 };
10125     uint32_t i;
10126
10127     /* update producers */
10128     rx_prods.bd_prod  = rx_bd_prod;
10129     rx_prods.cqe_prod = rx_cq_prod;
10130     rx_prods.sge_prod = rx_sge_prod;
10131
10132     /*
10133      * Make sure that the BD and SGE data is updated before updating the
10134      * producers since FW might read the BD/SGE right after the producer
10135      * is updated.
10136      * This is only applicable for weak-ordered memory model archs such
10137      * as IA-64. The following barrier is also mandatory since FW will
10138      * assumes BDs must have buffers.
10139      */
10140     wmb();
10141
10142     for (i = 0; i < (sizeof(rx_prods) / 4); i++) {
10143         REG_WR(sc,
10144                (fp->ustorm_rx_prods_offset + (i * 4)),
10145                ((uint32_t *)&rx_prods)[i]);
10146     }
10147
10148     wmb(); /* keep prod updates ordered */
10149
10150     BLOGD(sc, DBG_RX,
10151           "RX fp[%d]: wrote prods bd_prod=%u cqe_prod=%u sge_prod=%u\n",
10152           fp->index, rx_bd_prod, rx_cq_prod, rx_sge_prod);
10153 }
10154
10155 static void
10156 bxe_init_rx_rings(struct bxe_softc *sc)
10157 {
10158     struct bxe_fastpath *fp;
10159     int i;
10160
10161     for (i = 0; i < sc->num_queues; i++) {
10162         fp = &sc->fp[i];
10163
10164         fp->rx_bd_cons = 0;
10165
10166         /*
10167          * Activate the BD ring...
10168          * Warning, this will generate an interrupt (to the TSTORM)
10169          * so this can only be done after the chip is initialized
10170          */
10171         bxe_update_rx_prod(sc, fp,
10172                            fp->rx_bd_prod,
10173                            fp->rx_cq_prod,
10174                            fp->rx_sge_prod);
10175
10176         if (i != 0) {
10177             continue;
10178         }
10179
10180         if (CHIP_IS_E1(sc)) {
10181             REG_WR(sc,
10182                    (BAR_USTRORM_INTMEM +
10183                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc))),
10184                    U64_LO(fp->rcq_dma.paddr));
10185             REG_WR(sc,
10186                    (BAR_USTRORM_INTMEM +
10187                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc)) + 4),
10188                    U64_HI(fp->rcq_dma.paddr));
10189         }
10190     }
10191 }
10192
10193 static void
10194 bxe_init_tx_ring_one(struct bxe_fastpath *fp)
10195 {
10196     SET_FLAG(fp->tx_db.data.header.header, DOORBELL_HDR_DB_TYPE, 1);
10197     fp->tx_db.data.zero_fill1 = 0;
10198     fp->tx_db.data.prod = 0;
10199
10200     fp->tx_pkt_prod = 0;
10201     fp->tx_pkt_cons = 0;
10202     fp->tx_bd_prod = 0;
10203     fp->tx_bd_cons = 0;
10204     fp->eth_q_stats.tx_pkts = 0;
10205 }
10206
10207 static inline void
10208 bxe_init_tx_rings(struct bxe_softc *sc)
10209 {
10210     int i;
10211
10212     for (i = 0; i < sc->num_queues; i++) {
10213 #if 0
10214         uint8_t cos;
10215         for (cos = 0; cos < sc->max_cos; cos++) {
10216             bxe_init_tx_ring_one(&sc->fp[i].txdata[cos]);
10217         }
10218 #else
10219         bxe_init_tx_ring_one(&sc->fp[i]);
10220 #endif
10221     }
10222 }
10223
10224 static void
10225 bxe_init_def_sb(struct bxe_softc *sc)
10226 {
10227     struct host_sp_status_block *def_sb = sc->def_sb;
10228     bus_addr_t mapping = sc->def_sb_dma.paddr;
10229     int igu_sp_sb_index;
10230     int igu_seg_id;
10231     int port = SC_PORT(sc);
10232     int func = SC_FUNC(sc);
10233     int reg_offset, reg_offset_en5;
10234     uint64_t section;
10235     int index, sindex;
10236     struct hc_sp_status_block_data sp_sb_data;
10237
10238     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
10239
10240     if (CHIP_INT_MODE_IS_BC(sc)) {
10241         igu_sp_sb_index = DEF_SB_IGU_ID;
10242         igu_seg_id = HC_SEG_ACCESS_DEF;
10243     } else {
10244         igu_sp_sb_index = sc->igu_dsb_id;
10245         igu_seg_id = IGU_SEG_ACCESS_DEF;
10246     }
10247
10248     /* attentions */
10249     section = ((uint64_t)mapping +
10250                offsetof(struct host_sp_status_block, atten_status_block));
10251     def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
10252     sc->attn_state = 0;
10253
10254     reg_offset = (port) ?
10255                      MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
10256                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
10257     reg_offset_en5 = (port) ?
10258                          MISC_REG_AEU_ENABLE5_FUNC_1_OUT_0 :
10259                          MISC_REG_AEU_ENABLE5_FUNC_0_OUT_0;
10260
10261     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
10262         /* take care of sig[0]..sig[4] */
10263         for (sindex = 0; sindex < 4; sindex++) {
10264             sc->attn_group[index].sig[sindex] =
10265                 REG_RD(sc, (reg_offset + (sindex * 0x4) + (0x10 * index)));
10266         }
10267
10268         if (!CHIP_IS_E1x(sc)) {
10269             /*
10270              * enable5 is separate from the rest of the registers,
10271              * and the address skip is 4 and not 16 between the
10272              * different groups
10273              */
10274             sc->attn_group[index].sig[4] =
10275                 REG_RD(sc, (reg_offset_en5 + (0x4 * index)));
10276         } else {
10277             sc->attn_group[index].sig[4] = 0;
10278         }
10279     }
10280
10281     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10282         reg_offset = (port) ?
10283                          HC_REG_ATTN_MSG1_ADDR_L :
10284                          HC_REG_ATTN_MSG0_ADDR_L;
10285         REG_WR(sc, reg_offset, U64_LO(section));
10286         REG_WR(sc, (reg_offset + 4), U64_HI(section));
10287     } else if (!CHIP_IS_E1x(sc)) {
10288         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
10289         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
10290     }
10291
10292     section = ((uint64_t)mapping +
10293                offsetof(struct host_sp_status_block, sp_sb));
10294
10295     bxe_zero_sp_sb(sc);
10296
10297     /* PCI guarantees endianity of regpair */
10298     sp_sb_data.state           = SB_ENABLED;
10299     sp_sb_data.host_sb_addr.lo = U64_LO(section);
10300     sp_sb_data.host_sb_addr.hi = U64_HI(section);
10301     sp_sb_data.igu_sb_id       = igu_sp_sb_index;
10302     sp_sb_data.igu_seg_id      = igu_seg_id;
10303     sp_sb_data.p_func.pf_id    = func;
10304     sp_sb_data.p_func.vnic_id  = SC_VN(sc);
10305     sp_sb_data.p_func.vf_id    = 0xff;
10306
10307     bxe_wr_sp_sb_data(sc, &sp_sb_data);
10308
10309     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
10310 }
10311
10312 static void
10313 bxe_init_sp_ring(struct bxe_softc *sc)
10314 {
10315     atomic_store_rel_long(&sc->cq_spq_left, MAX_SPQ_PENDING);
10316     sc->spq_prod_idx = 0;
10317     sc->dsb_sp_prod = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_ETH_DEF_CONS];
10318     sc->spq_prod_bd = sc->spq;
10319     sc->spq_last_bd = (sc->spq_prod_bd + MAX_SP_DESC_CNT);
10320 }
10321
10322 static void
10323 bxe_init_eq_ring(struct bxe_softc *sc)
10324 {
10325     union event_ring_elem *elem;
10326     int i;
10327
10328     for (i = 1; i <= NUM_EQ_PAGES; i++) {
10329         elem = &sc->eq[EQ_DESC_CNT_PAGE * i - 1];
10330
10331         elem->next_page.addr.hi = htole32(U64_HI(sc->eq_dma.paddr +
10332                                                  BCM_PAGE_SIZE *
10333                                                  (i % NUM_EQ_PAGES)));
10334         elem->next_page.addr.lo = htole32(U64_LO(sc->eq_dma.paddr +
10335                                                  BCM_PAGE_SIZE *
10336                                                  (i % NUM_EQ_PAGES)));
10337     }
10338
10339     sc->eq_cons    = 0;
10340     sc->eq_prod    = NUM_EQ_DESC;
10341     sc->eq_cons_sb = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_EQ_CONS];
10342
10343     atomic_store_rel_long(&sc->eq_spq_left,
10344                           (min((MAX_SP_DESC_CNT - MAX_SPQ_PENDING),
10345                                NUM_EQ_DESC) - 1));
10346 }
10347
10348 static void
10349 bxe_init_internal_common(struct bxe_softc *sc)
10350 {
10351     int i;
10352
10353     if (IS_MF_SI(sc)) {
10354         /*
10355          * In switch independent mode, the TSTORM needs to accept
10356          * packets that failed classification, since approximate match
10357          * mac addresses aren't written to NIG LLH.
10358          */
10359         REG_WR8(sc,
10360                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10361                 2);
10362     } else if (!CHIP_IS_E1(sc)) { /* 57710 doesn't support MF */
10363         REG_WR8(sc,
10364                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10365                 0);
10366     }
10367
10368     /*
10369      * Zero this manually as its initialization is currently missing
10370      * in the initTool.
10371      */
10372     for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++) {
10373         REG_WR(sc,
10374                (BAR_USTRORM_INTMEM + USTORM_AGG_DATA_OFFSET + (i * 4)),
10375                0);
10376     }
10377
10378     if (!CHIP_IS_E1x(sc)) {
10379         REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET),
10380                 CHIP_INT_MODE_IS_BC(sc) ? HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
10381     }
10382 }
10383
10384 static void
10385 bxe_init_internal(struct bxe_softc *sc,
10386                   uint32_t         load_code)
10387 {
10388     switch (load_code) {
10389     case FW_MSG_CODE_DRV_LOAD_COMMON:
10390     case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
10391         bxe_init_internal_common(sc);
10392         /* no break */
10393
10394     case FW_MSG_CODE_DRV_LOAD_PORT:
10395         /* nothing to do */
10396         /* no break */
10397
10398     case FW_MSG_CODE_DRV_LOAD_FUNCTION:
10399         /* internal memory per function is initialized inside bxe_pf_init */
10400         break;
10401
10402     default:
10403         BLOGE(sc, "Unknown load_code (0x%x) from MCP\n", load_code);
10404         break;
10405     }
10406 }
10407
10408 static void
10409 storm_memset_func_cfg(struct bxe_softc                         *sc,
10410                       struct tstorm_eth_function_common_config *tcfg,
10411                       uint16_t                                  abs_fid)
10412 {
10413     uint32_t addr;
10414     size_t size;
10415
10416     addr = (BAR_TSTRORM_INTMEM +
10417             TSTORM_FUNCTION_COMMON_CONFIG_OFFSET(abs_fid));
10418     size = sizeof(struct tstorm_eth_function_common_config);
10419     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)tcfg);
10420 }
10421
10422 static void
10423 bxe_func_init(struct bxe_softc            *sc,
10424               struct bxe_func_init_params *p)
10425 {
10426     struct tstorm_eth_function_common_config tcfg = { 0 };
10427
10428     if (CHIP_IS_E1x(sc)) {
10429         storm_memset_func_cfg(sc, &tcfg, p->func_id);
10430     }
10431
10432     /* Enable the function in the FW */
10433     storm_memset_vf_to_pf(sc, p->func_id, p->pf_id);
10434     storm_memset_func_en(sc, p->func_id, 1);
10435
10436     /* spq */
10437     if (p->func_flgs & FUNC_FLG_SPQ) {
10438         storm_memset_spq_addr(sc, p->spq_map, p->func_id);
10439         REG_WR(sc,
10440                (XSEM_REG_FAST_MEMORY + XSTORM_SPQ_PROD_OFFSET(p->func_id)),
10441                p->spq_prod);
10442     }
10443 }
10444
10445 /*
10446  * Calculates the sum of vn_min_rates.
10447  * It's needed for further normalizing of the min_rates.
10448  * Returns:
10449  *   sum of vn_min_rates.
10450  *     or
10451  *   0 - if all the min_rates are 0.
10452  * In the later case fainess algorithm should be deactivated.
10453  * If all min rates are not zero then those that are zeroes will be set to 1.
10454  */
10455 static void
10456 bxe_calc_vn_min(struct bxe_softc       *sc,
10457                 struct cmng_init_input *input)
10458 {
10459     uint32_t vn_cfg;
10460     uint32_t vn_min_rate;
10461     int all_zero = 1;
10462     int vn;
10463
10464     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10465         vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10466         vn_min_rate = (((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
10467                         FUNC_MF_CFG_MIN_BW_SHIFT) * 100);
10468
10469         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10470             /* skip hidden VNs */
10471             vn_min_rate = 0;
10472         } else if (!vn_min_rate) {
10473             /* If min rate is zero - set it to 100 */
10474             vn_min_rate = DEF_MIN_RATE;
10475         } else {
10476             all_zero = 0;
10477         }
10478
10479         input->vnic_min_rate[vn] = vn_min_rate;
10480     }
10481
10482     /* if ETS or all min rates are zeros - disable fairness */
10483     if (BXE_IS_ETS_ENABLED(sc)) {
10484         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10485         BLOGD(sc, DBG_LOAD, "Fairness disabled (ETS)\n");
10486     } else if (all_zero) {
10487         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10488         BLOGD(sc, DBG_LOAD,
10489               "Fariness disabled (all MIN values are zeroes)\n");
10490     } else {
10491         input->flags.cmng_enables |= CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10492     }
10493 }
10494
10495 static inline uint16_t
10496 bxe_extract_max_cfg(struct bxe_softc *sc,
10497                     uint32_t         mf_cfg)
10498 {
10499     uint16_t max_cfg = ((mf_cfg & FUNC_MF_CFG_MAX_BW_MASK) >>
10500                         FUNC_MF_CFG_MAX_BW_SHIFT);
10501
10502     if (!max_cfg) {
10503         BLOGD(sc, DBG_LOAD, "Max BW configured to 0 - using 100 instead\n");
10504         max_cfg = 100;
10505     }
10506
10507     return (max_cfg);
10508 }
10509
10510 static void
10511 bxe_calc_vn_max(struct bxe_softc       *sc,
10512                 int                    vn,
10513                 struct cmng_init_input *input)
10514 {
10515     uint16_t vn_max_rate;
10516     uint32_t vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10517     uint32_t max_cfg;
10518
10519     if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10520         vn_max_rate = 0;
10521     } else {
10522         max_cfg = bxe_extract_max_cfg(sc, vn_cfg);
10523
10524         if (IS_MF_SI(sc)) {
10525             /* max_cfg in percents of linkspeed */
10526             vn_max_rate = ((sc->link_vars.line_speed * max_cfg) / 100);
10527         } else { /* SD modes */
10528             /* max_cfg is absolute in 100Mb units */
10529             vn_max_rate = (max_cfg * 100);
10530         }
10531     }
10532
10533     BLOGD(sc, DBG_LOAD, "vn %d: vn_max_rate %d\n", vn, vn_max_rate);
10534
10535     input->vnic_max_rate[vn] = vn_max_rate;
10536 }
10537
10538 static void
10539 bxe_cmng_fns_init(struct bxe_softc *sc,
10540                   uint8_t          read_cfg,
10541                   uint8_t          cmng_type)
10542 {
10543     struct cmng_init_input input;
10544     int vn;
10545
10546     memset(&input, 0, sizeof(struct cmng_init_input));
10547
10548     input.port_rate = sc->link_vars.line_speed;
10549
10550     if (cmng_type == CMNG_FNS_MINMAX) {
10551         /* read mf conf from shmem */
10552         if (read_cfg) {
10553             bxe_read_mf_cfg(sc);
10554         }
10555
10556         /* get VN min rate and enable fairness if not 0 */
10557         bxe_calc_vn_min(sc, &input);
10558
10559         /* get VN max rate */
10560         if (sc->port.pmf) {
10561             for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10562                 bxe_calc_vn_max(sc, vn, &input);
10563             }
10564         }
10565
10566         /* always enable rate shaping and fairness */
10567         input.flags.cmng_enables |= CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
10568
10569         ecore_init_cmng(&input, &sc->cmng);
10570         return;
10571     }
10572
10573     /* rate shaping and fairness are disabled */
10574     BLOGD(sc, DBG_LOAD, "rate shaping and fairness have been disabled\n");
10575 }
10576
10577 static int
10578 bxe_get_cmng_fns_mode(struct bxe_softc *sc)
10579 {
10580     if (CHIP_REV_IS_SLOW(sc)) {
10581         return (CMNG_FNS_NONE);
10582     }
10583
10584     if (IS_MF(sc)) {
10585         return (CMNG_FNS_MINMAX);
10586     }
10587
10588     return (CMNG_FNS_NONE);
10589 }
10590
10591 static void
10592 storm_memset_cmng(struct bxe_softc *sc,
10593                   struct cmng_init *cmng,
10594                   uint8_t          port)
10595 {
10596     int vn;
10597     int func;
10598     uint32_t addr;
10599     size_t size;
10600
10601     addr = (BAR_XSTRORM_INTMEM +
10602             XSTORM_CMNG_PER_PORT_VARS_OFFSET(port));
10603     size = sizeof(struct cmng_struct_per_port);
10604     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)&cmng->port);
10605
10606     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10607         func = func_by_vn(sc, vn);
10608
10609         addr = (BAR_XSTRORM_INTMEM +
10610                 XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func));
10611         size = sizeof(struct rate_shaping_vars_per_vn);
10612         ecore_storm_memset_struct(sc, addr, size,
10613                                   (uint32_t *)&cmng->vnic.vnic_max_rate[vn]);
10614
10615         addr = (BAR_XSTRORM_INTMEM +
10616                 XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func));
10617         size = sizeof(struct fairness_vars_per_vn);
10618         ecore_storm_memset_struct(sc, addr, size,
10619                                   (uint32_t *)&cmng->vnic.vnic_min_rate[vn]);
10620     }
10621 }
10622
10623 static void
10624 bxe_pf_init(struct bxe_softc *sc)
10625 {
10626     struct bxe_func_init_params func_init = { 0 };
10627     struct event_ring_data eq_data = { { 0 } };
10628     uint16_t flags;
10629
10630     if (!CHIP_IS_E1x(sc)) {
10631         /* reset IGU PF statistics: MSIX + ATTN */
10632         /* PF */
10633         REG_WR(sc,
10634                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10635                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10636                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10637                0);
10638         /* ATTN */
10639         REG_WR(sc,
10640                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10641                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10642                 (BXE_IGU_STAS_MSG_PF_CNT * 4) +
10643                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10644                0);
10645     }
10646
10647     /* function setup flags */
10648     flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
10649
10650     /*
10651      * This flag is relevant for E1x only.
10652      * E2 doesn't have a TPA configuration in a function level.
10653      */
10654     flags |= (sc->ifnet->if_capenable & IFCAP_LRO) ? FUNC_FLG_TPA : 0;
10655
10656     func_init.func_flgs = flags;
10657     func_init.pf_id     = SC_FUNC(sc);
10658     func_init.func_id   = SC_FUNC(sc);
10659     func_init.spq_map   = sc->spq_dma.paddr;
10660     func_init.spq_prod  = sc->spq_prod_idx;
10661
10662     bxe_func_init(sc, &func_init);
10663
10664     memset(&sc->cmng, 0, sizeof(struct cmng_struct_per_port));
10665
10666     /*
10667      * Congestion management values depend on the link rate.
10668      * There is no active link so initial link rate is set to 10Gbps.
10669      * When the link comes up the congestion management values are
10670      * re-calculated according to the actual link rate.
10671      */
10672     sc->link_vars.line_speed = SPEED_10000;
10673     bxe_cmng_fns_init(sc, TRUE, bxe_get_cmng_fns_mode(sc));
10674
10675     /* Only the PMF sets the HW */
10676     if (sc->port.pmf) {
10677         storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
10678     }
10679
10680     /* init Event Queue - PCI bus guarantees correct endainity */
10681     eq_data.base_addr.hi = U64_HI(sc->eq_dma.paddr);
10682     eq_data.base_addr.lo = U64_LO(sc->eq_dma.paddr);
10683     eq_data.producer     = sc->eq_prod;
10684     eq_data.index_id     = HC_SP_INDEX_EQ_CONS;
10685     eq_data.sb_id        = DEF_SB_ID;
10686     storm_memset_eq_data(sc, &eq_data, SC_FUNC(sc));
10687 }
10688
10689 static void
10690 bxe_hc_int_enable(struct bxe_softc *sc)
10691 {
10692     int port = SC_PORT(sc);
10693     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10694     uint32_t val = REG_RD(sc, addr);
10695     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10696     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10697                            (sc->intr_count == 1)) ? TRUE : FALSE;
10698     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10699
10700     if (msix) {
10701         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10702                  HC_CONFIG_0_REG_INT_LINE_EN_0);
10703         val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10704                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10705         if (single_msix) {
10706             val |= HC_CONFIG_0_REG_SINGLE_ISR_EN_0;
10707         }
10708     } else if (msi) {
10709         val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
10710         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10711                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10712                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10713     } else {
10714         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10715                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10716                 HC_CONFIG_0_REG_INT_LINE_EN_0 |
10717                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10718
10719         if (!CHIP_IS_E1(sc)) {
10720             BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n",
10721                   val, port, addr);
10722
10723             REG_WR(sc, addr, val);
10724
10725             val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
10726         }
10727     }
10728
10729     if (CHIP_IS_E1(sc)) {
10730         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0x1FFFF);
10731     }
10732
10733     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x) mode %s\n",
10734           val, port, addr, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10735
10736     REG_WR(sc, addr, val);
10737
10738     /* ensure that HC_CONFIG is written before leading/trailing edge config */
10739     mb();
10740
10741     if (!CHIP_IS_E1(sc)) {
10742         /* init leading/trailing edge */
10743         if (IS_MF(sc)) {
10744             val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10745             if (sc->port.pmf) {
10746                 /* enable nig and gpio3 attention */
10747                 val |= 0x1100;
10748             }
10749         } else {
10750             val = 0xffff;
10751         }
10752
10753         REG_WR(sc, (HC_REG_TRAILING_EDGE_0 + port*8), val);
10754         REG_WR(sc, (HC_REG_LEADING_EDGE_0 + port*8), val);
10755     }
10756
10757     /* make sure that interrupts are indeed enabled from here on */
10758     mb();
10759 }
10760
10761 static void
10762 bxe_igu_int_enable(struct bxe_softc *sc)
10763 {
10764     uint32_t val;
10765     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10766     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10767                            (sc->intr_count == 1)) ? TRUE : FALSE;
10768     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10769
10770     val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10771
10772     if (msix) {
10773         val &= ~(IGU_PF_CONF_INT_LINE_EN |
10774                  IGU_PF_CONF_SINGLE_ISR_EN);
10775         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10776                 IGU_PF_CONF_ATTN_BIT_EN);
10777         if (single_msix) {
10778             val |= IGU_PF_CONF_SINGLE_ISR_EN;
10779         }
10780     } else if (msi) {
10781         val &= ~IGU_PF_CONF_INT_LINE_EN;
10782         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10783                 IGU_PF_CONF_ATTN_BIT_EN |
10784                 IGU_PF_CONF_SINGLE_ISR_EN);
10785     } else {
10786         val &= ~IGU_PF_CONF_MSI_MSIX_EN;
10787         val |= (IGU_PF_CONF_INT_LINE_EN |
10788                 IGU_PF_CONF_ATTN_BIT_EN |
10789                 IGU_PF_CONF_SINGLE_ISR_EN);
10790     }
10791
10792     /* clean previous status - need to configure igu prior to ack*/
10793     if ((!msix) || single_msix) {
10794         REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10795         bxe_ack_int(sc);
10796     }
10797
10798     val |= IGU_PF_CONF_FUNC_EN;
10799
10800     BLOGD(sc, DBG_INTR, "write 0x%x to IGU mode %s\n",
10801           val, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10802
10803     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10804
10805     mb();
10806
10807     /* init leading/trailing edge */
10808     if (IS_MF(sc)) {
10809         val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10810         if (sc->port.pmf) {
10811             /* enable nig and gpio3 attention */
10812             val |= 0x1100;
10813         }
10814     } else {
10815         val = 0xffff;
10816     }
10817
10818     REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
10819     REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
10820
10821     /* make sure that interrupts are indeed enabled from here on */
10822     mb();
10823 }
10824
10825 static void
10826 bxe_int_enable(struct bxe_softc *sc)
10827 {
10828     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10829         bxe_hc_int_enable(sc);
10830     } else {
10831         bxe_igu_int_enable(sc);
10832     }
10833 }
10834
10835 static void
10836 bxe_hc_int_disable(struct bxe_softc *sc)
10837 {
10838     int port = SC_PORT(sc);
10839     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10840     uint32_t val = REG_RD(sc, addr);
10841
10842     /*
10843      * In E1 we must use only PCI configuration space to disable MSI/MSIX
10844      * capablility. It's forbidden to disable IGU_PF_CONF_MSI_MSIX_EN in HC
10845      * block
10846      */
10847     if (CHIP_IS_E1(sc)) {
10848         /*
10849          * Since IGU_PF_CONF_MSI_MSIX_EN still always on use mask register
10850          * to prevent from HC sending interrupts after we exit the function
10851          */
10852         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0);
10853
10854         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10855                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10856                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10857     } else {
10858         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10859                  HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10860                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10861                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10862     }
10863
10864     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n", val, port, addr);
10865
10866     /* flush all outstanding writes */
10867     mb();
10868
10869     REG_WR(sc, addr, val);
10870     if (REG_RD(sc, addr) != val) {
10871         BLOGE(sc, "proper val not read from HC IGU!\n");
10872     }
10873 }
10874
10875 static void
10876 bxe_igu_int_disable(struct bxe_softc *sc)
10877 {
10878     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10879
10880     val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
10881              IGU_PF_CONF_INT_LINE_EN |
10882              IGU_PF_CONF_ATTN_BIT_EN);
10883
10884     BLOGD(sc, DBG_INTR, "write %x to IGU\n", val);
10885
10886     /* flush all outstanding writes */
10887     mb();
10888
10889     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10890     if (REG_RD(sc, IGU_REG_PF_CONFIGURATION) != val) {
10891         BLOGE(sc, "proper val not read from IGU!\n");
10892     }
10893 }
10894
10895 static void
10896 bxe_int_disable(struct bxe_softc *sc)
10897 {
10898     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10899         bxe_hc_int_disable(sc);
10900     } else {
10901         bxe_igu_int_disable(sc);
10902     }
10903 }
10904
10905 static void
10906 bxe_nic_init(struct bxe_softc *sc,
10907              int              load_code)
10908 {
10909     int i;
10910
10911     for (i = 0; i < sc->num_queues; i++) {
10912         bxe_init_eth_fp(sc, i);
10913     }
10914
10915     rmb(); /* ensure status block indices were read */
10916
10917     bxe_init_rx_rings(sc);
10918     bxe_init_tx_rings(sc);
10919
10920     if (IS_VF(sc)) {
10921         return;
10922     }
10923
10924     /* initialize MOD_ABS interrupts */
10925     elink_init_mod_abs_int(sc, &sc->link_vars,
10926                            sc->devinfo.chip_id,
10927                            sc->devinfo.shmem_base,
10928                            sc->devinfo.shmem2_base,
10929                            SC_PORT(sc));
10930
10931     bxe_init_def_sb(sc);
10932     bxe_update_dsb_idx(sc);
10933     bxe_init_sp_ring(sc);
10934     bxe_init_eq_ring(sc);
10935     bxe_init_internal(sc, load_code);
10936     bxe_pf_init(sc);
10937     bxe_stats_init(sc);
10938
10939     /* flush all before enabling interrupts */
10940     mb();
10941
10942     bxe_int_enable(sc);
10943
10944     /* check for SPIO5 */
10945     bxe_attn_int_deasserted0(sc,
10946                              REG_RD(sc,
10947                                     (MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
10948                                      SC_PORT(sc)*4)) &
10949                              AEU_INPUTS_ATTN_BITS_SPIO5);
10950 }
10951
10952 static inline void
10953 bxe_init_objs(struct bxe_softc *sc)
10954 {
10955     /* mcast rules must be added to tx if tx switching is enabled */
10956     ecore_obj_type o_type =
10957         (sc->flags & BXE_TX_SWITCHING) ? ECORE_OBJ_TYPE_RX_TX :
10958                                          ECORE_OBJ_TYPE_RX;
10959
10960     /* RX_MODE controlling object */
10961     ecore_init_rx_mode_obj(sc, &sc->rx_mode_obj);
10962
10963     /* multicast configuration controlling object */
10964     ecore_init_mcast_obj(sc,
10965                          &sc->mcast_obj,
10966                          sc->fp[0].cl_id,
10967                          sc->fp[0].index,
10968                          SC_FUNC(sc),
10969                          SC_FUNC(sc),
10970                          BXE_SP(sc, mcast_rdata),
10971                          BXE_SP_MAPPING(sc, mcast_rdata),
10972                          ECORE_FILTER_MCAST_PENDING,
10973                          &sc->sp_state,
10974                          o_type);
10975
10976     /* Setup CAM credit pools */
10977     ecore_init_mac_credit_pool(sc,
10978                                &sc->macs_pool,
10979                                SC_FUNC(sc),
10980                                CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10981                                                  VNICS_PER_PATH(sc));
10982
10983     ecore_init_vlan_credit_pool(sc,
10984                                 &sc->vlans_pool,
10985                                 SC_ABS_FUNC(sc) >> 1,
10986                                 CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10987                                                   VNICS_PER_PATH(sc));
10988
10989     /* RSS configuration object */
10990     ecore_init_rss_config_obj(sc,
10991                               &sc->rss_conf_obj,
10992                               sc->fp[0].cl_id,
10993                               sc->fp[0].index,
10994                               SC_FUNC(sc),
10995                               SC_FUNC(sc),
10996                               BXE_SP(sc, rss_rdata),
10997                               BXE_SP_MAPPING(sc, rss_rdata),
10998                               ECORE_FILTER_RSS_CONF_PENDING,
10999                               &sc->sp_state, ECORE_OBJ_TYPE_RX);
11000 }
11001
11002 /*
11003  * Initialize the function. This must be called before sending CLIENT_SETUP
11004  * for the first client.
11005  */
11006 static inline int
11007 bxe_func_start(struct bxe_softc *sc)
11008 {
11009     struct ecore_func_state_params func_params = { NULL };
11010     struct ecore_func_start_params *start_params = &func_params.params.start;
11011
11012     /* Prepare parameters for function state transitions */
11013     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
11014
11015     func_params.f_obj = &sc->func_obj;
11016     func_params.cmd = ECORE_F_CMD_START;
11017
11018     /* Function parameters */
11019     start_params->mf_mode     = sc->devinfo.mf_info.mf_mode;
11020     start_params->sd_vlan_tag = OVLAN(sc);
11021
11022     if (CHIP_IS_E2(sc) || CHIP_IS_E3(sc)) {
11023         start_params->network_cos_mode = STATIC_COS;
11024     } else { /* CHIP_IS_E1X */
11025         start_params->network_cos_mode = FW_WRR;
11026     }
11027
11028     start_params->gre_tunnel_mode = 0;
11029     start_params->gre_tunnel_rss  = 0;
11030
11031     return (ecore_func_state_change(sc, &func_params));
11032 }
11033
11034 static int
11035 bxe_set_power_state(struct bxe_softc *sc,
11036                     uint8_t          state)
11037 {
11038     uint16_t pmcsr;
11039
11040     /* If there is no power capability, silently succeed */
11041     if (!(sc->devinfo.pcie_cap_flags & BXE_PM_CAPABLE_FLAG)) {
11042         BLOGW(sc, "No power capability\n");
11043         return (0);
11044     }
11045
11046     pmcsr = pci_read_config(sc->dev,
11047                             (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11048                             2);
11049
11050     switch (state) {
11051     case PCI_PM_D0:
11052         pci_write_config(sc->dev,
11053                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11054                          ((pmcsr & ~PCIM_PSTAT_DMASK) | PCIM_PSTAT_PME), 2);
11055
11056         if (pmcsr & PCIM_PSTAT_DMASK) {
11057             /* delay required during transition out of D3hot */
11058             DELAY(20000);
11059         }
11060
11061         break;
11062
11063     case PCI_PM_D3hot:
11064         /* XXX if there are other clients above don't shut down the power */
11065
11066         /* don't shut down the power for emulation and FPGA */
11067         if (CHIP_REV_IS_SLOW(sc)) {
11068             return (0);
11069         }
11070
11071         pmcsr &= ~PCIM_PSTAT_DMASK;
11072         pmcsr |= PCIM_PSTAT_D3;
11073
11074         if (sc->wol) {
11075             pmcsr |= PCIM_PSTAT_PMEENABLE;
11076         }
11077
11078         pci_write_config(sc->dev,
11079                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11080                          pmcsr, 4);
11081
11082         /*
11083          * No more memory access after this point until device is brought back
11084          * to D0 state.
11085          */
11086         break;
11087
11088     default:
11089         BLOGE(sc, "Can't support PCI power state = %d\n", state);
11090         return (-1);
11091     }
11092
11093     return (0);
11094 }
11095
11096
11097 /* return true if succeeded to acquire the lock */
11098 static uint8_t
11099 bxe_trylock_hw_lock(struct bxe_softc *sc,
11100                     uint32_t         resource)
11101 {
11102     uint32_t lock_status;
11103     uint32_t resource_bit = (1 << resource);
11104     int func = SC_FUNC(sc);
11105     uint32_t hw_lock_control_reg;
11106
11107     BLOGD(sc, DBG_LOAD, "Trying to take a resource lock 0x%x\n", resource);
11108
11109     /* Validating that the resource is within range */
11110     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
11111         BLOGD(sc, DBG_LOAD,
11112               "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
11113               resource, HW_LOCK_MAX_RESOURCE_VALUE);
11114         return (FALSE);
11115     }
11116
11117     if (func <= 5) {
11118         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
11119     } else {
11120         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
11121     }
11122
11123     /* try to acquire the lock */
11124     REG_WR(sc, hw_lock_control_reg + 4, resource_bit);
11125     lock_status = REG_RD(sc, hw_lock_control_reg);
11126     if (lock_status & resource_bit) {
11127         return (TRUE);
11128     }
11129
11130     BLOGE(sc, "Failed to get a resource lock 0x%x\n", resource);
11131
11132     return (FALSE);
11133 }
11134
11135 /*
11136  * Get the recovery leader resource id according to the engine this function
11137  * belongs to. Currently only only 2 engines is supported.
11138  */
11139 static int
11140 bxe_get_leader_lock_resource(struct bxe_softc *sc)
11141 {
11142     if (SC_PATH(sc)) {
11143         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_1);
11144     } else {
11145         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_0);
11146     }
11147 }
11148
11149 /* try to acquire a leader lock for current engine */
11150 static uint8_t
11151 bxe_trylock_leader_lock(struct bxe_softc *sc)
11152 {
11153     return (bxe_trylock_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11154 }
11155
11156 static int
11157 bxe_release_leader_lock(struct bxe_softc *sc)
11158 {
11159     return (bxe_release_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11160 }
11161
11162 /* close gates #2, #3 and #4 */
11163 static void
11164 bxe_set_234_gates(struct bxe_softc *sc,
11165                   uint8_t          close)
11166 {
11167     uint32_t val;
11168
11169     /* gates #2 and #4a are closed/opened for "not E1" only */
11170     if (!CHIP_IS_E1(sc)) {
11171         /* #4 */
11172         REG_WR(sc, PXP_REG_HST_DISCARD_DOORBELLS, !!close);
11173         /* #2 */
11174         REG_WR(sc, PXP_REG_HST_DISCARD_INTERNAL_WRITES, !!close);
11175     }
11176
11177     /* #3 */
11178     if (CHIP_IS_E1x(sc)) {
11179         /* prevent interrupts from HC on both ports */
11180         val = REG_RD(sc, HC_REG_CONFIG_1);
11181         REG_WR(sc, HC_REG_CONFIG_1,
11182                (!close) ? (val | HC_CONFIG_1_REG_BLOCK_DISABLE_1) :
11183                (val & ~(uint32_t)HC_CONFIG_1_REG_BLOCK_DISABLE_1));
11184
11185         val = REG_RD(sc, HC_REG_CONFIG_0);
11186         REG_WR(sc, HC_REG_CONFIG_0,
11187                (!close) ? (val | HC_CONFIG_0_REG_BLOCK_DISABLE_0) :
11188                (val & ~(uint32_t)HC_CONFIG_0_REG_BLOCK_DISABLE_0));
11189     } else {
11190         /* Prevent incomming interrupts in IGU */
11191         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
11192
11193         REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION,
11194                (!close) ?
11195                (val | IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE) :
11196                (val & ~(uint32_t)IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE));
11197     }
11198
11199     BLOGD(sc, DBG_LOAD, "%s gates #2, #3 and #4\n",
11200           close ? "closing" : "opening");
11201
11202     wmb();
11203 }
11204
11205 /* poll for pending writes bit, it should get cleared in no more than 1s */
11206 static int
11207 bxe_er_poll_igu_vq(struct bxe_softc *sc)
11208 {
11209     uint32_t cnt = 1000;
11210     uint32_t pend_bits = 0;
11211
11212     do {
11213         pend_bits = REG_RD(sc, IGU_REG_PENDING_BITS_STATUS);
11214
11215         if (pend_bits == 0) {
11216             break;
11217         }
11218
11219         DELAY(1000);
11220     } while (--cnt > 0);
11221
11222     if (cnt == 0) {
11223         BLOGE(sc, "Still pending IGU requests bits=0x%08x!\n", pend_bits);
11224         return (-1);
11225     }
11226
11227     return (0);
11228 }
11229
11230 #define SHARED_MF_CLP_MAGIC  0x80000000 /* 'magic' bit */
11231
11232 static void
11233 bxe_clp_reset_prep(struct bxe_softc *sc,
11234                    uint32_t         *magic_val)
11235 {
11236     /* Do some magic... */
11237     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11238     *magic_val = val & SHARED_MF_CLP_MAGIC;
11239     MFCFG_WR(sc, shared_mf_config.clp_mb, val | SHARED_MF_CLP_MAGIC);
11240 }
11241
11242 /* restore the value of the 'magic' bit */
11243 static void
11244 bxe_clp_reset_done(struct bxe_softc *sc,
11245                    uint32_t         magic_val)
11246 {
11247     /* Restore the 'magic' bit value... */
11248     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11249     MFCFG_WR(sc, shared_mf_config.clp_mb,
11250               (val & (~SHARED_MF_CLP_MAGIC)) | magic_val);
11251 }
11252
11253 /* prepare for MCP reset, takes care of CLP configurations */
11254 static void
11255 bxe_reset_mcp_prep(struct bxe_softc *sc,
11256                    uint32_t         *magic_val)
11257 {
11258     uint32_t shmem;
11259     uint32_t validity_offset;
11260
11261     /* set `magic' bit in order to save MF config */
11262     if (!CHIP_IS_E1(sc)) {
11263         bxe_clp_reset_prep(sc, magic_val);
11264     }
11265
11266     /* get shmem offset */
11267     shmem = REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11268     validity_offset =
11269         offsetof(struct shmem_region, validity_map[SC_PORT(sc)]);
11270
11271     /* Clear validity map flags */
11272     if (shmem > 0) {
11273         REG_WR(sc, shmem + validity_offset, 0);
11274     }
11275 }
11276
11277 #define MCP_TIMEOUT      5000   /* 5 seconds (in ms) */
11278 #define MCP_ONE_TIMEOUT  100    /* 100 ms */
11279
11280 static void
11281 bxe_mcp_wait_one(struct bxe_softc *sc)
11282 {
11283     /* special handling for emulation and FPGA (10 times longer) */
11284     if (CHIP_REV_IS_SLOW(sc)) {
11285         DELAY((MCP_ONE_TIMEOUT*10) * 1000);
11286     } else {
11287         DELAY((MCP_ONE_TIMEOUT) * 1000);
11288     }
11289 }
11290
11291 /* initialize shmem_base and waits for validity signature to appear */
11292 static int
11293 bxe_init_shmem(struct bxe_softc *sc)
11294 {
11295     int cnt = 0;
11296     uint32_t val = 0;
11297
11298     do {
11299         sc->devinfo.shmem_base     =
11300         sc->link_params.shmem_base =
11301             REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11302
11303         if (sc->devinfo.shmem_base) {
11304             val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
11305             if (val & SHR_MEM_VALIDITY_MB)
11306                 return (0);
11307         }
11308
11309         bxe_mcp_wait_one(sc);
11310
11311     } while (cnt++ < (MCP_TIMEOUT / MCP_ONE_TIMEOUT));
11312
11313     BLOGE(sc, "BAD MCP validity signature\n");
11314
11315     return (-1);
11316 }
11317
11318 static int
11319 bxe_reset_mcp_comp(struct bxe_softc *sc,
11320                    uint32_t         magic_val)
11321 {
11322     int rc = bxe_init_shmem(sc);
11323
11324     /* Restore the `magic' bit value */
11325     if (!CHIP_IS_E1(sc)) {
11326         bxe_clp_reset_done(sc, magic_val);
11327     }
11328
11329     return (rc);
11330 }
11331
11332 static void
11333 bxe_pxp_prep(struct bxe_softc *sc)
11334 {
11335     if (!CHIP_IS_E1(sc)) {
11336         REG_WR(sc, PXP2_REG_RD_START_INIT, 0);
11337         REG_WR(sc, PXP2_REG_RQ_RBC_DONE, 0);
11338         wmb();
11339     }
11340 }
11341
11342 /*
11343  * Reset the whole chip except for:
11344  *      - PCIE core
11345  *      - PCI Glue, PSWHST, PXP/PXP2 RF (all controlled by one reset bit)
11346  *      - IGU
11347  *      - MISC (including AEU)
11348  *      - GRC
11349  *      - RBCN, RBCP
11350  */
11351 static void
11352 bxe_process_kill_chip_reset(struct bxe_softc *sc,
11353                             uint8_t          global)
11354 {
11355     uint32_t not_reset_mask1, reset_mask1, not_reset_mask2, reset_mask2;
11356     uint32_t global_bits2, stay_reset2;
11357
11358     /*
11359      * Bits that have to be set in reset_mask2 if we want to reset 'global'
11360      * (per chip) blocks.
11361      */
11362     global_bits2 =
11363         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CPU |
11364         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CORE;
11365
11366     /*
11367      * Don't reset the following blocks.
11368      * Important: per port blocks (such as EMAC, BMAC, UMAC) can't be
11369      *            reset, as in 4 port device they might still be owned
11370      *            by the MCP (there is only one leader per path).
11371      */
11372     not_reset_mask1 =
11373         MISC_REGISTERS_RESET_REG_1_RST_HC |
11374         MISC_REGISTERS_RESET_REG_1_RST_PXPV |
11375         MISC_REGISTERS_RESET_REG_1_RST_PXP;
11376
11377     not_reset_mask2 =
11378         MISC_REGISTERS_RESET_REG_2_RST_PCI_MDIO |
11379         MISC_REGISTERS_RESET_REG_2_RST_EMAC0_HARD_CORE |
11380         MISC_REGISTERS_RESET_REG_2_RST_EMAC1_HARD_CORE |
11381         MISC_REGISTERS_RESET_REG_2_RST_MISC_CORE |
11382         MISC_REGISTERS_RESET_REG_2_RST_RBCN |
11383         MISC_REGISTERS_RESET_REG_2_RST_GRC  |
11384         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_REG_HARD_CORE |
11385         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_HARD_CORE_RST_B |
11386         MISC_REGISTERS_RESET_REG_2_RST_ATC |
11387         MISC_REGISTERS_RESET_REG_2_PGLC |
11388         MISC_REGISTERS_RESET_REG_2_RST_BMAC0 |
11389         MISC_REGISTERS_RESET_REG_2_RST_BMAC1 |
11390         MISC_REGISTERS_RESET_REG_2_RST_EMAC0 |
11391         MISC_REGISTERS_RESET_REG_2_RST_EMAC1 |
11392         MISC_REGISTERS_RESET_REG_2_UMAC0 |
11393         MISC_REGISTERS_RESET_REG_2_UMAC1;
11394
11395     /*
11396      * Keep the following blocks in reset:
11397      *  - all xxMACs are handled by the elink code.
11398      */
11399     stay_reset2 =
11400         MISC_REGISTERS_RESET_REG_2_XMAC |
11401         MISC_REGISTERS_RESET_REG_2_XMAC_SOFT;
11402
11403     /* Full reset masks according to the chip */
11404     reset_mask1 = 0xffffffff;
11405
11406     if (CHIP_IS_E1(sc))
11407         reset_mask2 = 0xffff;
11408     else if (CHIP_IS_E1H(sc))
11409         reset_mask2 = 0x1ffff;
11410     else if (CHIP_IS_E2(sc))
11411         reset_mask2 = 0xfffff;
11412     else /* CHIP_IS_E3 */
11413         reset_mask2 = 0x3ffffff;
11414
11415     /* Don't reset global blocks unless we need to */
11416     if (!global)
11417         reset_mask2 &= ~global_bits2;
11418
11419     /*
11420      * In case of attention in the QM, we need to reset PXP
11421      * (MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR) before QM
11422      * because otherwise QM reset would release 'close the gates' shortly
11423      * before resetting the PXP, then the PSWRQ would send a write
11424      * request to PGLUE. Then when PXP is reset, PGLUE would try to
11425      * read the payload data from PSWWR, but PSWWR would not
11426      * respond. The write queue in PGLUE would stuck, dmae commands
11427      * would not return. Therefore it's important to reset the second
11428      * reset register (containing the
11429      * MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR bit) before the
11430      * first one (containing the MISC_REGISTERS_RESET_REG_1_RST_QM
11431      * bit).
11432      */
11433     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR,
11434            reset_mask2 & (~not_reset_mask2));
11435
11436     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
11437            reset_mask1 & (~not_reset_mask1));
11438
11439     mb();
11440     wmb();
11441
11442     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET,
11443            reset_mask2 & (~stay_reset2));
11444
11445     mb();
11446     wmb();
11447
11448     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, reset_mask1);
11449     wmb();
11450 }
11451
11452 static int
11453 bxe_process_kill(struct bxe_softc *sc,
11454                  uint8_t          global)
11455 {
11456     int cnt = 1000;
11457     uint32_t val = 0;
11458     uint32_t sr_cnt, blk_cnt, port_is_idle_0, port_is_idle_1, pgl_exp_rom2;
11459     uint32_t tags_63_32 = 0;
11460
11461     /* Empty the Tetris buffer, wait for 1s */
11462     do {
11463         sr_cnt  = REG_RD(sc, PXP2_REG_RD_SR_CNT);
11464         blk_cnt = REG_RD(sc, PXP2_REG_RD_BLK_CNT);
11465         port_is_idle_0 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_0);
11466         port_is_idle_1 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_1);
11467         pgl_exp_rom2 = REG_RD(sc, PXP2_REG_PGL_EXP_ROM2);
11468         if (CHIP_IS_E3(sc)) {
11469             tags_63_32 = REG_RD(sc, PGLUE_B_REG_TAGS_63_32);
11470         }
11471
11472         if ((sr_cnt == 0x7e) && (blk_cnt == 0xa0) &&
11473             ((port_is_idle_0 & 0x1) == 0x1) &&
11474             ((port_is_idle_1 & 0x1) == 0x1) &&
11475             (pgl_exp_rom2 == 0xffffffff) &&
11476             (!CHIP_IS_E3(sc) || (tags_63_32 == 0xffffffff)))
11477             break;
11478         DELAY(1000);
11479     } while (cnt-- > 0);
11480
11481     if (cnt <= 0) {
11482         BLOGE(sc, "ERROR: Tetris buffer didn't get empty or there "
11483                   "are still outstanding read requests after 1s! "
11484                   "sr_cnt=0x%08x, blk_cnt=0x%08x, port_is_idle_0=0x%08x, "
11485                   "port_is_idle_1=0x%08x, pgl_exp_rom2=0x%08x\n",
11486               sr_cnt, blk_cnt, port_is_idle_0,
11487               port_is_idle_1, pgl_exp_rom2);
11488         return (-1);
11489     }
11490
11491     mb();
11492
11493     /* Close gates #2, #3 and #4 */
11494     bxe_set_234_gates(sc, TRUE);
11495
11496     /* Poll for IGU VQs for 57712 and newer chips */
11497     if (!CHIP_IS_E1x(sc) && bxe_er_poll_igu_vq(sc)) {
11498         return (-1);
11499     }
11500
11501     /* XXX indicate that "process kill" is in progress to MCP */
11502
11503     /* clear "unprepared" bit */
11504     REG_WR(sc, MISC_REG_UNPREPARED, 0);
11505     mb();
11506
11507     /* Make sure all is written to the chip before the reset */
11508     wmb();
11509
11510     /*
11511      * Wait for 1ms to empty GLUE and PCI-E core queues,
11512      * PSWHST, GRC and PSWRD Tetris buffer.
11513      */
11514     DELAY(1000);
11515
11516     /* Prepare to chip reset: */
11517     /* MCP */
11518     if (global) {
11519         bxe_reset_mcp_prep(sc, &val);
11520     }
11521
11522     /* PXP */
11523     bxe_pxp_prep(sc);
11524     mb();
11525
11526     /* reset the chip */
11527     bxe_process_kill_chip_reset(sc, global);
11528     mb();
11529
11530     /* clear errors in PGB */
11531     if (!CHIP_IS_E1(sc))
11532         REG_WR(sc, PGLUE_B_REG_LATCHED_ERRORS_CLR, 0x7f);
11533
11534     /* Recover after reset: */
11535     /* MCP */
11536     if (global && bxe_reset_mcp_comp(sc, val)) {
11537         return (-1);
11538     }
11539
11540     /* XXX add resetting the NO_MCP mode DB here */
11541
11542     /* Open the gates #2, #3 and #4 */
11543     bxe_set_234_gates(sc, FALSE);
11544
11545     /* XXX
11546      * IGU/AEU preparation bring back the AEU/IGU to a reset state
11547      * re-enable attentions
11548      */
11549
11550     return (0);
11551 }
11552
11553 static int
11554 bxe_leader_reset(struct bxe_softc *sc)
11555 {
11556     int rc = 0;
11557     uint8_t global = bxe_reset_is_global(sc);
11558     uint32_t load_code;
11559
11560     /*
11561      * If not going to reset MCP, load "fake" driver to reset HW while
11562      * driver is owner of the HW.
11563      */
11564     if (!global && !BXE_NOMCP(sc)) {
11565         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
11566                                    DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
11567         if (!load_code) {
11568             BLOGE(sc, "MCP response failure, aborting\n");
11569             rc = -1;
11570             goto exit_leader_reset;
11571         }
11572
11573         if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
11574             (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
11575             BLOGE(sc, "MCP unexpected response, aborting\n");
11576             rc = -1;
11577             goto exit_leader_reset2;
11578         }
11579
11580         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
11581         if (!load_code) {
11582             BLOGE(sc, "MCP response failure, aborting\n");
11583             rc = -1;
11584             goto exit_leader_reset2;
11585         }
11586     }
11587
11588     /* try to recover after the failure */
11589     if (bxe_process_kill(sc, global)) {
11590         BLOGE(sc, "Something bad occurred on engine %d!\n", SC_PATH(sc));
11591         rc = -1;
11592         goto exit_leader_reset2;
11593     }
11594
11595     /*
11596      * Clear the RESET_IN_PROGRESS and RESET_GLOBAL bits and update the driver
11597      * state.
11598      */
11599     bxe_set_reset_done(sc);
11600     if (global) {
11601         bxe_clear_reset_global(sc);
11602     }
11603
11604 exit_leader_reset2:
11605
11606     /* unload "fake driver" if it was loaded */
11607     if (!global && !BXE_NOMCP(sc)) {
11608         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
11609         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
11610     }
11611
11612 exit_leader_reset:
11613
11614     sc->is_leader = 0;
11615     bxe_release_leader_lock(sc);
11616
11617     mb();
11618     return (rc);
11619 }
11620
11621 /*
11622  * prepare INIT transition, parameters configured:
11623  *   - HC configuration
11624  *   - Queue's CDU context
11625  */
11626 static void
11627 bxe_pf_q_prep_init(struct bxe_softc               *sc,
11628                    struct bxe_fastpath            *fp,
11629                    struct ecore_queue_init_params *init_params)
11630 {
11631     uint8_t cos;
11632     int cxt_index, cxt_offset;
11633
11634     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->rx.flags);
11635     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->tx.flags);
11636
11637     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->rx.flags);
11638     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->tx.flags);
11639
11640     /* HC rate */
11641     init_params->rx.hc_rate =
11642         sc->hc_rx_ticks ? (1000000 / sc->hc_rx_ticks) : 0;
11643     init_params->tx.hc_rate =
11644         sc->hc_tx_ticks ? (1000000 / sc->hc_tx_ticks) : 0;
11645
11646     /* FW SB ID */
11647     init_params->rx.fw_sb_id = init_params->tx.fw_sb_id = fp->fw_sb_id;
11648
11649     /* CQ index among the SB indices */
11650     init_params->rx.sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11651     init_params->tx.sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS;
11652
11653     /* set maximum number of COSs supported by this queue */
11654     init_params->max_cos = sc->max_cos;
11655
11656     BLOGD(sc, DBG_LOAD, "fp %d setting queue params max cos to %d\n",
11657           fp->index, init_params->max_cos);
11658
11659     /* set the context pointers queue object */
11660     for (cos = FIRST_TX_COS_INDEX; cos < init_params->max_cos; cos++) {
11661         /* XXX change index/cid here if ever support multiple tx CoS */
11662         /* fp->txdata[cos]->cid */
11663         cxt_index = fp->index / ILT_PAGE_CIDS;
11664         cxt_offset = fp->index - (cxt_index * ILT_PAGE_CIDS);
11665         init_params->cxts[cos] = &sc->context[cxt_index].vcxt[cxt_offset].eth;
11666     }
11667 }
11668
11669 /* set flags that are common for the Tx-only and not normal connections */
11670 static unsigned long
11671 bxe_get_common_flags(struct bxe_softc    *sc,
11672                      struct bxe_fastpath *fp,
11673                      uint8_t             zero_stats)
11674 {
11675     unsigned long flags = 0;
11676
11677     /* PF driver will always initialize the Queue to an ACTIVE state */
11678     bxe_set_bit(ECORE_Q_FLG_ACTIVE, &flags);
11679
11680     /*
11681      * tx only connections collect statistics (on the same index as the
11682      * parent connection). The statistics are zeroed when the parent
11683      * connection is initialized.
11684      */
11685
11686     bxe_set_bit(ECORE_Q_FLG_STATS, &flags);
11687     if (zero_stats) {
11688         bxe_set_bit(ECORE_Q_FLG_ZERO_STATS, &flags);
11689     }
11690
11691     /*
11692      * tx only connections can support tx-switching, though their
11693      * CoS-ness doesn't survive the loopback
11694      */
11695     if (sc->flags & BXE_TX_SWITCHING) {
11696         bxe_set_bit(ECORE_Q_FLG_TX_SWITCH, &flags);
11697     }
11698
11699     bxe_set_bit(ECORE_Q_FLG_PCSUM_ON_PKT, &flags);
11700
11701     return (flags);
11702 }
11703
11704 static unsigned long
11705 bxe_get_q_flags(struct bxe_softc    *sc,
11706                 struct bxe_fastpath *fp,
11707                 uint8_t             leading)
11708 {
11709     unsigned long flags = 0;
11710
11711     if (IS_MF_SD(sc)) {
11712         bxe_set_bit(ECORE_Q_FLG_OV, &flags);
11713     }
11714
11715     if (sc->ifnet->if_capenable & IFCAP_LRO) {
11716         bxe_set_bit(ECORE_Q_FLG_TPA, &flags);
11717         bxe_set_bit(ECORE_Q_FLG_TPA_IPV6, &flags);
11718 #if 0
11719         if (fp->mode == TPA_MODE_GRO)
11720             __set_bit(ECORE_Q_FLG_TPA_GRO, &flags);
11721 #endif
11722     }
11723
11724     if (leading) {
11725         bxe_set_bit(ECORE_Q_FLG_LEADING_RSS, &flags);
11726         bxe_set_bit(ECORE_Q_FLG_MCAST, &flags);
11727     }
11728
11729     bxe_set_bit(ECORE_Q_FLG_VLAN, &flags);
11730
11731 #if 0
11732     /* configure silent vlan removal */
11733     if (IS_MF_AFEX(sc)) {
11734         bxe_set_bit(ECORE_Q_FLG_SILENT_VLAN_REM, &flags);
11735     }
11736 #endif
11737
11738     /* merge with common flags */
11739     return (flags | bxe_get_common_flags(sc, fp, TRUE));
11740 }
11741
11742 static void
11743 bxe_pf_q_prep_general(struct bxe_softc                  *sc,
11744                       struct bxe_fastpath               *fp,
11745                       struct ecore_general_setup_params *gen_init,
11746                       uint8_t                           cos)
11747 {
11748     gen_init->stat_id = bxe_stats_id(fp);
11749     gen_init->spcl_id = fp->cl_id;
11750     gen_init->mtu = sc->mtu;
11751     gen_init->cos = cos;
11752 }
11753
11754 static void
11755 bxe_pf_rx_q_prep(struct bxe_softc              *sc,
11756                  struct bxe_fastpath           *fp,
11757                  struct rxq_pause_params       *pause,
11758                  struct ecore_rxq_setup_params *rxq_init)
11759 {
11760     uint8_t max_sge = 0;
11761     uint16_t sge_sz = 0;
11762     uint16_t tpa_agg_size = 0;
11763
11764     pause->sge_th_lo = SGE_TH_LO(sc);
11765     pause->sge_th_hi = SGE_TH_HI(sc);
11766
11767     /* validate SGE ring has enough to cross high threshold */
11768     if (sc->dropless_fc &&
11769             (pause->sge_th_hi + FW_PREFETCH_CNT) >
11770             (RX_SGE_USABLE_PER_PAGE * RX_SGE_NUM_PAGES)) {
11771         BLOGW(sc, "sge ring threshold limit\n");
11772     }
11773
11774     /* minimum max_aggregation_size is 2*MTU (two full buffers) */
11775     tpa_agg_size = (2 * sc->mtu);
11776     if (tpa_agg_size < sc->max_aggregation_size) {
11777         tpa_agg_size = sc->max_aggregation_size;
11778     }
11779
11780     max_sge = SGE_PAGE_ALIGN(sc->mtu) >> SGE_PAGE_SHIFT;
11781     max_sge = ((max_sge + PAGES_PER_SGE - 1) &
11782                    (~(PAGES_PER_SGE - 1))) >> PAGES_PER_SGE_SHIFT;
11783     sge_sz = (uint16_t)min(SGE_PAGES, 0xffff);
11784
11785     /* pause - not for e1 */
11786     if (!CHIP_IS_E1(sc)) {
11787         pause->bd_th_lo = BD_TH_LO(sc);
11788         pause->bd_th_hi = BD_TH_HI(sc);
11789
11790         pause->rcq_th_lo = RCQ_TH_LO(sc);
11791         pause->rcq_th_hi = RCQ_TH_HI(sc);
11792
11793         /* validate rings have enough entries to cross high thresholds */
11794         if (sc->dropless_fc &&
11795             pause->bd_th_hi + FW_PREFETCH_CNT >
11796             sc->rx_ring_size) {
11797             BLOGW(sc, "rx bd ring threshold limit\n");
11798         }
11799
11800         if (sc->dropless_fc &&
11801             pause->rcq_th_hi + FW_PREFETCH_CNT >
11802             RCQ_NUM_PAGES * RCQ_USABLE_PER_PAGE) {
11803             BLOGW(sc, "rcq ring threshold limit\n");
11804         }
11805
11806         pause->pri_map = 1;
11807     }
11808
11809     /* rxq setup */
11810     rxq_init->dscr_map   = fp->rx_dma.paddr;
11811     rxq_init->sge_map    = fp->rx_sge_dma.paddr;
11812     rxq_init->rcq_map    = fp->rcq_dma.paddr;
11813     rxq_init->rcq_np_map = (fp->rcq_dma.paddr + BCM_PAGE_SIZE);
11814
11815     /*
11816      * This should be a maximum number of data bytes that may be
11817      * placed on the BD (not including paddings).
11818      */
11819     rxq_init->buf_sz = (fp->rx_buf_size -
11820                         IP_HEADER_ALIGNMENT_PADDING);
11821
11822     rxq_init->cl_qzone_id     = fp->cl_qzone_id;
11823     rxq_init->tpa_agg_sz      = tpa_agg_size;
11824     rxq_init->sge_buf_sz      = sge_sz;
11825     rxq_init->max_sges_pkt    = max_sge;
11826     rxq_init->rss_engine_id   = SC_FUNC(sc);
11827     rxq_init->mcast_engine_id = SC_FUNC(sc);
11828
11829     /*
11830      * Maximum number or simultaneous TPA aggregation for this Queue.
11831      * For PF Clients it should be the maximum available number.
11832      * VF driver(s) may want to define it to a smaller value.
11833      */
11834     rxq_init->max_tpa_queues = MAX_AGG_QS(sc);
11835
11836     rxq_init->cache_line_log = BXE_RX_ALIGN_SHIFT;
11837     rxq_init->fw_sb_id = fp->fw_sb_id;
11838
11839     rxq_init->sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11840
11841     /*
11842      * configure silent vlan removal
11843      * if multi function mode is afex, then mask default vlan
11844      */
11845     if (IS_MF_AFEX(sc)) {
11846         rxq_init->silent_removal_value =
11847             sc->devinfo.mf_info.afex_def_vlan_tag;
11848         rxq_init->silent_removal_mask = EVL_VLID_MASK;
11849     }
11850 }
11851
11852 static void
11853 bxe_pf_tx_q_prep(struct bxe_softc              *sc,
11854                  struct bxe_fastpath           *fp,
11855                  struct ecore_txq_setup_params *txq_init,
11856                  uint8_t                       cos)
11857 {
11858     /*
11859      * XXX If multiple CoS is ever supported then each fastpath structure
11860      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
11861      * fp->txdata[cos]->tx_dma.paddr;
11862      */
11863     txq_init->dscr_map     = fp->tx_dma.paddr;
11864     txq_init->sb_cq_index  = HC_INDEX_ETH_FIRST_TX_CQ_CONS + cos;
11865     txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
11866     txq_init->fw_sb_id     = fp->fw_sb_id;
11867
11868     /*
11869      * set the TSS leading client id for TX classfication to the
11870      * leading RSS client id
11871      */
11872     txq_init->tss_leading_cl_id = BXE_FP(sc, 0, cl_id);
11873 }
11874
11875 /*
11876  * This function performs 2 steps in a queue state machine:
11877  *   1) RESET->INIT
11878  *   2) INIT->SETUP
11879  */
11880 static int
11881 bxe_setup_queue(struct bxe_softc    *sc,
11882                 struct bxe_fastpath *fp,
11883                 uint8_t             leading)
11884 {
11885     struct ecore_queue_state_params q_params = { NULL };
11886     struct ecore_queue_setup_params *setup_params =
11887                         &q_params.params.setup;
11888 #if 0
11889     struct ecore_queue_setup_tx_only_params *tx_only_params =
11890                         &q_params.params.tx_only;
11891     uint8_t tx_index;
11892 #endif
11893     int rc;
11894
11895     BLOGD(sc, DBG_LOAD, "setting up queue %d\n", fp->index);
11896
11897     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
11898
11899     q_params.q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
11900
11901     /* we want to wait for completion in this context */
11902     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
11903
11904     /* prepare the INIT parameters */
11905     bxe_pf_q_prep_init(sc, fp, &q_params.params.init);
11906
11907     /* Set the command */
11908     q_params.cmd = ECORE_Q_CMD_INIT;
11909
11910     /* Change the state to INIT */
11911     rc = ecore_queue_state_change(sc, &q_params);
11912     if (rc) {
11913         BLOGE(sc, "Queue(%d) INIT failed\n", fp->index);
11914         return (rc);
11915     }
11916
11917     BLOGD(sc, DBG_LOAD, "init complete\n");
11918
11919     /* now move the Queue to the SETUP state */
11920     memset(setup_params, 0, sizeof(*setup_params));
11921
11922     /* set Queue flags */
11923     setup_params->flags = bxe_get_q_flags(sc, fp, leading);
11924
11925     /* set general SETUP parameters */
11926     bxe_pf_q_prep_general(sc, fp, &setup_params->gen_params,
11927                           FIRST_TX_COS_INDEX);
11928
11929     bxe_pf_rx_q_prep(sc, fp,
11930                      &setup_params->pause_params,
11931                      &setup_params->rxq_params);
11932
11933     bxe_pf_tx_q_prep(sc, fp,
11934                      &setup_params->txq_params,
11935                      FIRST_TX_COS_INDEX);
11936
11937     /* Set the command */
11938     q_params.cmd = ECORE_Q_CMD_SETUP;
11939
11940     /* change the state to SETUP */
11941     rc = ecore_queue_state_change(sc, &q_params);
11942     if (rc) {
11943         BLOGE(sc, "Queue(%d) SETUP failed\n", fp->index);
11944         return (rc);
11945     }
11946
11947 #if 0
11948     /* loop through the relevant tx-only indices */
11949     for (tx_index = FIRST_TX_ONLY_COS_INDEX;
11950          tx_index < sc->max_cos;
11951          tx_index++) {
11952         /* prepare and send tx-only ramrod*/
11953         rc = bxe_setup_tx_only(sc, fp, &q_params,
11954                                tx_only_params, tx_index, leading);
11955         if (rc) {
11956             BLOGE(sc, "Queue(%d.%d) TX_ONLY_SETUP failed\n",
11957                   fp->index, tx_index);
11958             return (rc);
11959         }
11960     }
11961 #endif
11962
11963     return (rc);
11964 }
11965
11966 static int
11967 bxe_setup_leading(struct bxe_softc *sc)
11968 {
11969     return (bxe_setup_queue(sc, &sc->fp[0], TRUE));
11970 }
11971
11972 static int
11973 bxe_config_rss_pf(struct bxe_softc            *sc,
11974                   struct ecore_rss_config_obj *rss_obj,
11975                   uint8_t                     config_hash)
11976 {
11977     struct ecore_config_rss_params params = { NULL };
11978     int i;
11979
11980     /*
11981      * Although RSS is meaningless when there is a single HW queue we
11982      * still need it enabled in order to have HW Rx hash generated.
11983      */
11984
11985     params.rss_obj = rss_obj;
11986
11987     bxe_set_bit(RAMROD_COMP_WAIT, &params.ramrod_flags);
11988
11989     bxe_set_bit(ECORE_RSS_MODE_REGULAR, &params.rss_flags);
11990
11991     /* RSS configuration */
11992     bxe_set_bit(ECORE_RSS_IPV4, &params.rss_flags);
11993     bxe_set_bit(ECORE_RSS_IPV4_TCP, &params.rss_flags);
11994     bxe_set_bit(ECORE_RSS_IPV6, &params.rss_flags);
11995     bxe_set_bit(ECORE_RSS_IPV6_TCP, &params.rss_flags);
11996     if (rss_obj->udp_rss_v4) {
11997         bxe_set_bit(ECORE_RSS_IPV4_UDP, &params.rss_flags);
11998     }
11999     if (rss_obj->udp_rss_v6) {
12000         bxe_set_bit(ECORE_RSS_IPV6_UDP, &params.rss_flags);
12001     }
12002
12003     /* Hash bits */
12004     params.rss_result_mask = MULTI_MASK;
12005
12006     memcpy(params.ind_table, rss_obj->ind_table, sizeof(params.ind_table));
12007
12008     if (config_hash) {
12009         /* RSS keys */
12010         for (i = 0; i < sizeof(params.rss_key) / 4; i++) {
12011             params.rss_key[i] = arc4random();
12012         }
12013
12014         bxe_set_bit(ECORE_RSS_SET_SRCH, &params.rss_flags);
12015     }
12016
12017     return (ecore_config_rss(sc, &params));
12018 }
12019
12020 static int
12021 bxe_config_rss_eth(struct bxe_softc *sc,
12022                    uint8_t          config_hash)
12023 {
12024     return (bxe_config_rss_pf(sc, &sc->rss_conf_obj, config_hash));
12025 }
12026
12027 static int
12028 bxe_init_rss_pf(struct bxe_softc *sc)
12029 {
12030     uint8_t num_eth_queues = BXE_NUM_ETH_QUEUES(sc);
12031     int i;
12032
12033     /*
12034      * Prepare the initial contents of the indirection table if
12035      * RSS is enabled
12036      */
12037     for (i = 0; i < sizeof(sc->rss_conf_obj.ind_table); i++) {
12038         sc->rss_conf_obj.ind_table[i] =
12039             (sc->fp->cl_id + (i % num_eth_queues));
12040     }
12041
12042     if (sc->udp_rss) {
12043         sc->rss_conf_obj.udp_rss_v4 = sc->rss_conf_obj.udp_rss_v6 = 1;
12044     }
12045
12046     /*
12047      * For 57710 and 57711 SEARCHER configuration (rss_keys) is
12048      * per-port, so if explicit configuration is needed, do it only
12049      * for a PMF.
12050      *
12051      * For 57712 and newer it's a per-function configuration.
12052      */
12053     return (bxe_config_rss_eth(sc, sc->port.pmf || !CHIP_IS_E1x(sc)));
12054 }
12055
12056 static int
12057 bxe_set_mac_one(struct bxe_softc          *sc,
12058                 uint8_t                   *mac,
12059                 struct ecore_vlan_mac_obj *obj,
12060                 uint8_t                   set,
12061                 int                       mac_type,
12062                 unsigned long             *ramrod_flags)
12063 {
12064     struct ecore_vlan_mac_ramrod_params ramrod_param;
12065     int rc;
12066
12067     memset(&ramrod_param, 0, sizeof(ramrod_param));
12068
12069     /* fill in general parameters */
12070     ramrod_param.vlan_mac_obj = obj;
12071     ramrod_param.ramrod_flags = *ramrod_flags;
12072
12073     /* fill a user request section if needed */
12074     if (!bxe_test_bit(RAMROD_CONT, ramrod_flags)) {
12075         memcpy(ramrod_param.user_req.u.mac.mac, mac, ETH_ALEN);
12076
12077         bxe_set_bit(mac_type, &ramrod_param.user_req.vlan_mac_flags);
12078
12079         /* Set the command: ADD or DEL */
12080         ramrod_param.user_req.cmd = (set) ? ECORE_VLAN_MAC_ADD :
12081                                             ECORE_VLAN_MAC_DEL;
12082     }
12083
12084     rc = ecore_config_vlan_mac(sc, &ramrod_param);
12085
12086     if (rc == ECORE_EXISTS) {
12087         BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12088         /* do not treat adding same MAC as error */
12089         rc = 0;
12090     } else if (rc < 0) {
12091         BLOGE(sc, "%s MAC failed (%d)\n", (set ? "Set" : "Delete"), rc);
12092     }
12093
12094     return (rc);
12095 }
12096
12097 static int
12098 bxe_set_eth_mac(struct bxe_softc *sc,
12099                 uint8_t          set)
12100 {
12101     unsigned long ramrod_flags = 0;
12102
12103     BLOGD(sc, DBG_LOAD, "Adding Ethernet MAC\n");
12104
12105     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
12106
12107     /* Eth MAC is set on RSS leading client (fp[0]) */
12108     return (bxe_set_mac_one(sc, sc->link_params.mac_addr,
12109                             &sc->sp_objs->mac_obj,
12110                             set, ECORE_ETH_MAC, &ramrod_flags));
12111 }
12112
12113 #if 0
12114 static void
12115 bxe_update_max_mf_config(struct bxe_softc *sc,
12116                          uint32_t         value)
12117 {
12118     /* load old values */
12119     uint32_t mf_cfg = sc->devinfo.mf_info.mf_config[SC_VN(sc)];
12120
12121     if (value != bxe_extract_max_cfg(sc, mf_cfg)) {
12122         /* leave all but MAX value */
12123         mf_cfg &= ~FUNC_MF_CFG_MAX_BW_MASK;
12124
12125         /* set new MAX value */
12126         mf_cfg |= ((value << FUNC_MF_CFG_MAX_BW_SHIFT) &
12127                    FUNC_MF_CFG_MAX_BW_MASK);
12128
12129         bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW, mf_cfg);
12130     }
12131 }
12132 #endif
12133
12134 static int
12135 bxe_get_cur_phy_idx(struct bxe_softc *sc)
12136 {
12137     uint32_t sel_phy_idx = 0;
12138
12139     if (sc->link_params.num_phys <= 1) {
12140         return (ELINK_INT_PHY);
12141     }
12142
12143     if (sc->link_vars.link_up) {
12144         sel_phy_idx = ELINK_EXT_PHY1;
12145         /* In case link is SERDES, check if the ELINK_EXT_PHY2 is the one */
12146         if ((sc->link_vars.link_status & LINK_STATUS_SERDES_LINK) &&
12147             (sc->link_params.phy[ELINK_EXT_PHY2].supported &
12148              ELINK_SUPPORTED_FIBRE))
12149             sel_phy_idx = ELINK_EXT_PHY2;
12150     } else {
12151         switch (elink_phy_selection(&sc->link_params)) {
12152         case PORT_HW_CFG_PHY_SELECTION_HARDWARE_DEFAULT:
12153         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY:
12154         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY_PRIORITY:
12155                sel_phy_idx = ELINK_EXT_PHY1;
12156                break;
12157         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY:
12158         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY_PRIORITY:
12159                sel_phy_idx = ELINK_EXT_PHY2;
12160                break;
12161         }
12162     }
12163
12164     return (sel_phy_idx);
12165 }
12166
12167 static int
12168 bxe_get_link_cfg_idx(struct bxe_softc *sc)
12169 {
12170     uint32_t sel_phy_idx = bxe_get_cur_phy_idx(sc);
12171
12172     /*
12173      * The selected activated PHY is always after swapping (in case PHY
12174      * swapping is enabled). So when swapping is enabled, we need to reverse
12175      * the configuration
12176      */
12177
12178     if (sc->link_params.multi_phy_config & PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
12179         if (sel_phy_idx == ELINK_EXT_PHY1)
12180             sel_phy_idx = ELINK_EXT_PHY2;
12181         else if (sel_phy_idx == ELINK_EXT_PHY2)
12182             sel_phy_idx = ELINK_EXT_PHY1;
12183     }
12184
12185     return (ELINK_LINK_CONFIG_IDX(sel_phy_idx));
12186 }
12187
12188 static void
12189 bxe_set_requested_fc(struct bxe_softc *sc)
12190 {
12191     /*
12192      * Initialize link parameters structure variables
12193      * It is recommended to turn off RX FC for jumbo frames
12194      * for better performance
12195      */
12196     if (CHIP_IS_E1x(sc) && (sc->mtu > 5000)) {
12197         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_TX;
12198     } else {
12199         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_BOTH;
12200     }
12201 }
12202
12203 static void
12204 bxe_calc_fc_adv(struct bxe_softc *sc)
12205 {
12206     uint8_t cfg_idx = bxe_get_link_cfg_idx(sc);
12207     switch (sc->link_vars.ieee_fc &
12208             MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
12209     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
12210     default:
12211         sc->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
12212                                            ADVERTISED_Pause);
12213         break;
12214
12215     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
12216         sc->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
12217                                           ADVERTISED_Pause);
12218         break;
12219
12220     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
12221         sc->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
12222         break;
12223     }
12224 }
12225
12226 static uint16_t
12227 bxe_get_mf_speed(struct bxe_softc *sc)
12228 {
12229     uint16_t line_speed = sc->link_vars.line_speed;
12230     if (IS_MF(sc)) {
12231         uint16_t maxCfg =
12232             bxe_extract_max_cfg(sc, sc->devinfo.mf_info.mf_config[SC_VN(sc)]);
12233
12234         /* calculate the current MAX line speed limit for the MF devices */
12235         if (IS_MF_SI(sc)) {
12236             line_speed = (line_speed * maxCfg) / 100;
12237         } else { /* SD mode */
12238             uint16_t vn_max_rate = maxCfg * 100;
12239
12240             if (vn_max_rate < line_speed) {
12241                 line_speed = vn_max_rate;
12242             }
12243         }
12244     }
12245
12246     return (line_speed);
12247 }
12248
12249 static void
12250 bxe_fill_report_data(struct bxe_softc            *sc,
12251                      struct bxe_link_report_data *data)
12252 {
12253     uint16_t line_speed = bxe_get_mf_speed(sc);
12254
12255     memset(data, 0, sizeof(*data));
12256
12257     /* fill the report data with the effective line speed */
12258     data->line_speed = line_speed;
12259
12260     /* Link is down */
12261     if (!sc->link_vars.link_up || (sc->flags & BXE_MF_FUNC_DIS)) {
12262         bxe_set_bit(BXE_LINK_REPORT_LINK_DOWN, &data->link_report_flags);
12263     }
12264
12265     /* Full DUPLEX */
12266     if (sc->link_vars.duplex == DUPLEX_FULL) {
12267         bxe_set_bit(BXE_LINK_REPORT_FULL_DUPLEX, &data->link_report_flags);
12268     }
12269
12270     /* Rx Flow Control is ON */
12271     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_RX) {
12272         bxe_set_bit(BXE_LINK_REPORT_RX_FC_ON, &data->link_report_flags);
12273     }
12274
12275     /* Tx Flow Control is ON */
12276     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
12277         bxe_set_bit(BXE_LINK_REPORT_TX_FC_ON, &data->link_report_flags);
12278     }
12279 }
12280
12281 /* report link status to OS, should be called under phy_lock */
12282 static void
12283 bxe_link_report_locked(struct bxe_softc *sc)
12284 {
12285     struct bxe_link_report_data cur_data;
12286
12287     /* reread mf_cfg */
12288     if (IS_PF(sc) && !CHIP_IS_E1(sc)) {
12289         bxe_read_mf_cfg(sc);
12290     }
12291
12292     /* Read the current link report info */
12293     bxe_fill_report_data(sc, &cur_data);
12294
12295     /* Don't report link down or exactly the same link status twice */
12296     if (!memcmp(&cur_data, &sc->last_reported_link, sizeof(cur_data)) ||
12297         (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12298                       &sc->last_reported_link.link_report_flags) &&
12299          bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12300                       &cur_data.link_report_flags))) {
12301         return;
12302     }
12303
12304     sc->link_cnt++;
12305
12306     /* report new link params and remember the state for the next time */
12307     memcpy(&sc->last_reported_link, &cur_data, sizeof(cur_data));
12308
12309     if (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12310                      &cur_data.link_report_flags)) {
12311         if_link_state_change(sc->ifnet, LINK_STATE_DOWN);
12312         BLOGI(sc, "NIC Link is Down\n");
12313     } else {
12314         const char *duplex;
12315         const char *flow;
12316
12317         if (bxe_test_and_clear_bit(BXE_LINK_REPORT_FULL_DUPLEX,
12318                                    &cur_data.link_report_flags)) {
12319             duplex = "full";
12320         } else {
12321             duplex = "half";
12322         }
12323
12324         /*
12325          * Handle the FC at the end so that only these flags would be
12326          * possibly set. This way we may easily check if there is no FC
12327          * enabled.
12328          */
12329         if (cur_data.link_report_flags) {
12330             if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12331                              &cur_data.link_report_flags) &&
12332                 bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12333                              &cur_data.link_report_flags)) {
12334                 flow = "ON - receive & transmit";
12335             } else if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12336                                     &cur_data.link_report_flags) &&
12337                        !bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12338                                      &cur_data.link_report_flags)) {
12339                 flow = "ON - receive";
12340             } else if (!bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12341                                      &cur_data.link_report_flags) &&
12342                        bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12343                                     &cur_data.link_report_flags)) {
12344                 flow = "ON - transmit";
12345             } else {
12346                 flow = "none"; /* possible? */
12347             }
12348         } else {
12349             flow = "none";
12350         }
12351
12352         if_link_state_change(sc->ifnet, LINK_STATE_UP);
12353         BLOGI(sc, "NIC Link is Up, %d Mbps %s duplex, Flow control: %s\n",
12354               cur_data.line_speed, duplex, flow);
12355     }
12356 }
12357
12358 static void
12359 bxe_link_report(struct bxe_softc *sc)
12360 {
12361     bxe_acquire_phy_lock(sc);
12362     bxe_link_report_locked(sc);
12363     bxe_release_phy_lock(sc);
12364 }
12365
12366 static void
12367 bxe_link_status_update(struct bxe_softc *sc)
12368 {
12369     if (sc->state != BXE_STATE_OPEN) {
12370         return;
12371     }
12372
12373 #if 0
12374     /* read updated dcb configuration */
12375     if (IS_PF(sc))
12376         bxe_dcbx_pmf_update(sc);
12377 #endif
12378
12379     if (IS_PF(sc) && !CHIP_REV_IS_SLOW(sc)) {
12380         elink_link_status_update(&sc->link_params, &sc->link_vars);
12381     } else {
12382         sc->port.supported[0] |= (ELINK_SUPPORTED_10baseT_Half |
12383                                   ELINK_SUPPORTED_10baseT_Full |
12384                                   ELINK_SUPPORTED_100baseT_Half |
12385                                   ELINK_SUPPORTED_100baseT_Full |
12386                                   ELINK_SUPPORTED_1000baseT_Full |
12387                                   ELINK_SUPPORTED_2500baseX_Full |
12388                                   ELINK_SUPPORTED_10000baseT_Full |
12389                                   ELINK_SUPPORTED_TP |
12390                                   ELINK_SUPPORTED_FIBRE |
12391                                   ELINK_SUPPORTED_Autoneg |
12392                                   ELINK_SUPPORTED_Pause |
12393                                   ELINK_SUPPORTED_Asym_Pause);
12394         sc->port.advertising[0] = sc->port.supported[0];
12395
12396         sc->link_params.sc                = sc;
12397         sc->link_params.port              = SC_PORT(sc);
12398         sc->link_params.req_duplex[0]     = DUPLEX_FULL;
12399         sc->link_params.req_flow_ctrl[0]  = ELINK_FLOW_CTRL_NONE;
12400         sc->link_params.req_line_speed[0] = SPEED_10000;
12401         sc->link_params.speed_cap_mask[0] = 0x7f0000;
12402         sc->link_params.switch_cfg        = ELINK_SWITCH_CFG_10G;
12403
12404         if (CHIP_REV_IS_FPGA(sc)) {
12405             sc->link_vars.mac_type    = ELINK_MAC_TYPE_EMAC;
12406             sc->link_vars.line_speed  = ELINK_SPEED_1000;
12407             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12408                                          LINK_STATUS_SPEED_AND_DUPLEX_1000TFD);
12409         } else {
12410             sc->link_vars.mac_type    = ELINK_MAC_TYPE_BMAC;
12411             sc->link_vars.line_speed  = ELINK_SPEED_10000;
12412             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12413                                          LINK_STATUS_SPEED_AND_DUPLEX_10GTFD);
12414         }
12415
12416         sc->link_vars.link_up = 1;
12417
12418         sc->link_vars.duplex    = DUPLEX_FULL;
12419         sc->link_vars.flow_ctrl = ELINK_FLOW_CTRL_NONE;
12420
12421         if (IS_PF(sc)) {
12422             REG_WR(sc, NIG_REG_EGRESS_DRAIN0_MODE + sc->link_params.port*4, 0);
12423             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12424             bxe_link_report(sc);
12425         }
12426     }
12427
12428     if (IS_PF(sc)) {
12429         if (sc->link_vars.link_up) {
12430             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12431         } else {
12432             bxe_stats_handle(sc, STATS_EVENT_STOP);
12433         }
12434         bxe_link_report(sc);
12435     } else {
12436         bxe_link_report(sc);
12437         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12438     }
12439 }
12440
12441 static int
12442 bxe_initial_phy_init(struct bxe_softc *sc,
12443                      int              load_mode)
12444 {
12445     int rc, cfg_idx = bxe_get_link_cfg_idx(sc);
12446     uint16_t req_line_speed = sc->link_params.req_line_speed[cfg_idx];
12447     struct elink_params *lp = &sc->link_params;
12448
12449     bxe_set_requested_fc(sc);
12450
12451     if (CHIP_REV_IS_SLOW(sc)) {
12452         uint32_t bond = CHIP_BOND_ID(sc);
12453         uint32_t feat = 0;
12454
12455         if (CHIP_IS_E2(sc) && CHIP_IS_MODE_4_PORT(sc)) {
12456             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12457         } else if (bond & 0x4) {
12458             if (CHIP_IS_E3(sc)) {
12459                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_XMAC;
12460             } else {
12461                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12462             }
12463         } else if (bond & 0x8) {
12464             if (CHIP_IS_E3(sc)) {
12465                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_UMAC;
12466             } else {
12467                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12468             }
12469         }
12470
12471         /* disable EMAC for E3 and above */
12472         if (bond & 0x2) {
12473             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12474         }
12475
12476         sc->link_params.feature_config_flags |= feat;
12477     }
12478
12479     bxe_acquire_phy_lock(sc);
12480
12481     if (load_mode == LOAD_DIAG) {
12482         lp->loopback_mode = ELINK_LOOPBACK_XGXS;
12483         /* Prefer doing PHY loopback at 10G speed, if possible */
12484         if (lp->req_line_speed[cfg_idx] < ELINK_SPEED_10000) {
12485             if (lp->speed_cap_mask[cfg_idx] &
12486                 PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
12487                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_10000;
12488             } else {
12489                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_1000;
12490             }
12491         }
12492     }
12493
12494     if (load_mode == LOAD_LOOPBACK_EXT) {
12495         lp->loopback_mode = ELINK_LOOPBACK_EXT;
12496     }
12497
12498     rc = elink_phy_init(&sc->link_params, &sc->link_vars);
12499
12500     bxe_release_phy_lock(sc);
12501
12502     bxe_calc_fc_adv(sc);
12503
12504     if (sc->link_vars.link_up) {
12505         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12506         bxe_link_report(sc);
12507     }
12508
12509     if (!CHIP_REV_IS_SLOW(sc)) {
12510         bxe_periodic_start(sc);
12511     }
12512
12513     sc->link_params.req_line_speed[cfg_idx] = req_line_speed;
12514     return (rc);
12515 }
12516
12517 /* must be called under IF_ADDR_LOCK */
12518 static int
12519 bxe_init_mcast_macs_list(struct bxe_softc                 *sc,
12520                          struct ecore_mcast_ramrod_params *p)
12521 {
12522     struct ifnet *ifp = sc->ifnet;
12523     int mc_count = 0;
12524     struct ifmultiaddr *ifma;
12525     struct ecore_mcast_list_elem *mc_mac;
12526
12527     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12528         if (ifma->ifma_addr->sa_family != AF_LINK) {
12529             continue;
12530         }
12531
12532         mc_count++;
12533     }
12534
12535     ECORE_LIST_INIT(&p->mcast_list);
12536     p->mcast_list_len = 0;
12537
12538     if (!mc_count) {
12539         return (0);
12540     }
12541
12542     mc_mac = malloc(sizeof(*mc_mac) * mc_count, M_DEVBUF,
12543                     (M_NOWAIT | M_ZERO));
12544     if (!mc_mac) {
12545         BLOGE(sc, "Failed to allocate temp mcast list\n");
12546         return (-1);
12547     }
12548     bzero(mc_mac, (sizeof(*mc_mac) * mc_count));
12549
12550     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12551         if (ifma->ifma_addr->sa_family != AF_LINK) {
12552             continue;
12553         }
12554
12555         mc_mac->mac = (uint8_t *)LLADDR((struct sockaddr_dl *)ifma->ifma_addr);
12556         ECORE_LIST_PUSH_TAIL(&mc_mac->link, &p->mcast_list);
12557
12558         BLOGD(sc, DBG_LOAD,
12559               "Setting MCAST %02X:%02X:%02X:%02X:%02X:%02X\n",
12560               mc_mac->mac[0], mc_mac->mac[1], mc_mac->mac[2],
12561               mc_mac->mac[3], mc_mac->mac[4], mc_mac->mac[5]);
12562
12563         mc_mac++;
12564     }
12565
12566     p->mcast_list_len = mc_count;
12567
12568     return (0);
12569 }
12570
12571 static void
12572 bxe_free_mcast_macs_list(struct ecore_mcast_ramrod_params *p)
12573 {
12574     struct ecore_mcast_list_elem *mc_mac =
12575         ECORE_LIST_FIRST_ENTRY(&p->mcast_list,
12576                                struct ecore_mcast_list_elem,
12577                                link);
12578
12579     if (mc_mac) {
12580         /* only a single free as all mc_macs are in the same heap array */
12581         free(mc_mac, M_DEVBUF);
12582     }
12583 }
12584
12585 static int
12586 bxe_set_mc_list(struct bxe_softc *sc)
12587 {
12588     struct ecore_mcast_ramrod_params rparam = { NULL };
12589     int rc = 0;
12590
12591     rparam.mcast_obj = &sc->mcast_obj;
12592
12593     BXE_MCAST_LOCK(sc);
12594
12595     /* first, clear all configured multicast MACs */
12596     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
12597     if (rc < 0) {
12598         BLOGE(sc, "Failed to clear multicast configuration: %d\n", rc);
12599         BXE_MCAST_UNLOCK(sc);
12600         return (rc);
12601     }
12602
12603     /* configure a new MACs list */
12604     rc = bxe_init_mcast_macs_list(sc, &rparam);
12605     if (rc) {
12606         BLOGE(sc, "Failed to create mcast MACs list (%d)\n", rc);
12607         BXE_MCAST_UNLOCK(sc);
12608         return (rc);
12609     }
12610
12611     /* Now add the new MACs */
12612     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_ADD);
12613     if (rc < 0) {
12614         BLOGE(sc, "Failed to set new mcast config (%d)\n", rc);
12615     }
12616
12617     bxe_free_mcast_macs_list(&rparam);
12618
12619     BXE_MCAST_UNLOCK(sc);
12620
12621     return (rc);
12622 }
12623
12624 static int
12625 bxe_set_uc_list(struct bxe_softc *sc)
12626 {
12627     struct ifnet *ifp = sc->ifnet;
12628     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
12629     struct ifaddr *ifa;
12630     unsigned long ramrod_flags = 0;
12631     int rc;
12632
12633 #if __FreeBSD_version < 800000
12634     IF_ADDR_LOCK(ifp);
12635 #else
12636     if_addr_rlock(ifp);
12637 #endif
12638
12639     /* first schedule a cleanup up of old configuration */
12640     rc = bxe_del_all_macs(sc, mac_obj, ECORE_UC_LIST_MAC, FALSE);
12641     if (rc < 0) {
12642         BLOGE(sc, "Failed to schedule delete of all ETH MACs (%d)\n", rc);
12643 #if __FreeBSD_version < 800000
12644         IF_ADDR_UNLOCK(ifp);
12645 #else
12646         if_addr_runlock(ifp);
12647 #endif
12648         return (rc);
12649     }
12650
12651     ifa = ifp->if_addr;
12652     while (ifa) {
12653         if (ifa->ifa_addr->sa_family != AF_LINK) {
12654             ifa = TAILQ_NEXT(ifa, ifa_link);
12655             continue;
12656         }
12657
12658         rc = bxe_set_mac_one(sc, (uint8_t *)LLADDR((struct sockaddr_dl *)ifa->ifa_addr),
12659                              mac_obj, TRUE, ECORE_UC_LIST_MAC, &ramrod_flags);
12660         if (rc == -EEXIST) {
12661             BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12662             /* do not treat adding same MAC as an error */
12663             rc = 0;
12664         } else if (rc < 0) {
12665             BLOGE(sc, "Failed to schedule ADD operations (%d)\n", rc);
12666 #if __FreeBSD_version < 800000
12667             IF_ADDR_UNLOCK(ifp);
12668 #else
12669             if_addr_runlock(ifp);
12670 #endif
12671             return (rc);
12672         }
12673
12674         ifa = TAILQ_NEXT(ifa, ifa_link);
12675     }
12676
12677 #if __FreeBSD_version < 800000
12678     IF_ADDR_UNLOCK(ifp);
12679 #else
12680     if_addr_runlock(ifp);
12681 #endif
12682
12683     /* Execute the pending commands */
12684     bit_set(&ramrod_flags, RAMROD_CONT);
12685     return (bxe_set_mac_one(sc, NULL, mac_obj, FALSE /* don't care */,
12686                             ECORE_UC_LIST_MAC, &ramrod_flags));
12687 }
12688
12689 static void
12690 bxe_set_rx_mode(struct bxe_softc *sc)
12691 {
12692     struct ifnet *ifp = sc->ifnet;
12693     uint32_t rx_mode = BXE_RX_MODE_NORMAL;
12694
12695     if (sc->state != BXE_STATE_OPEN) {
12696         BLOGD(sc, DBG_SP, "state is %x, returning\n", sc->state);
12697         return;
12698     }
12699
12700     BLOGD(sc, DBG_SP, "ifp->if_flags=0x%x\n", ifp->if_flags);
12701
12702     if (ifp->if_flags & IFF_PROMISC) {
12703         rx_mode = BXE_RX_MODE_PROMISC;
12704     } else if ((ifp->if_flags & IFF_ALLMULTI) ||
12705                ((ifp->if_amcount > BXE_MAX_MULTICAST) &&
12706                 CHIP_IS_E1(sc))) {
12707         rx_mode = BXE_RX_MODE_ALLMULTI;
12708     } else {
12709         if (IS_PF(sc)) {
12710             /* some multicasts */
12711             if (bxe_set_mc_list(sc) < 0) {
12712                 rx_mode = BXE_RX_MODE_ALLMULTI;
12713             }
12714             if (bxe_set_uc_list(sc) < 0) {
12715                 rx_mode = BXE_RX_MODE_PROMISC;
12716             }
12717         }
12718 #if 0
12719         else {
12720             /*
12721              * Configuring mcast to a VF involves sleeping (when we
12722              * wait for the PF's response). Since this function is
12723              * called from a non sleepable context we must schedule
12724              * a work item for this purpose
12725              */
12726             bxe_set_bit(BXE_SP_RTNL_VFPF_MCAST, &sc->sp_rtnl_state);
12727             schedule_delayed_work(&sc->sp_rtnl_task, 0);
12728         }
12729 #endif
12730     }
12731
12732     sc->rx_mode = rx_mode;
12733
12734     /* schedule the rx_mode command */
12735     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
12736         BLOGD(sc, DBG_LOAD, "Scheduled setting rx_mode with ECORE...\n");
12737         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
12738         return;
12739     }
12740
12741     if (IS_PF(sc)) {
12742         bxe_set_storm_rx_mode(sc);
12743     }
12744 #if 0
12745     else {
12746         /*
12747          * Configuring mcast to a VF involves sleeping (when we
12748          * wait for the PF's response). Since this function is
12749          * called from a non sleepable context we must schedule
12750          * a work item for this purpose
12751          */
12752         bxe_set_bit(BXE_SP_RTNL_VFPF_STORM_RX_MODE, &sc->sp_rtnl_state);
12753         schedule_delayed_work(&sc->sp_rtnl_task, 0);
12754     }
12755 #endif
12756
12757 }
12758
12759
12760 /* update flags in shmem */
12761 static void
12762 bxe_update_drv_flags(struct bxe_softc *sc,
12763                      uint32_t         flags,
12764                      uint32_t         set)
12765 {
12766     uint32_t drv_flags;
12767
12768     if (SHMEM2_HAS(sc, drv_flags)) {
12769         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12770         drv_flags = SHMEM2_RD(sc, drv_flags);
12771
12772         if (set) {
12773             SET_FLAGS(drv_flags, flags);
12774         } else {
12775             RESET_FLAGS(drv_flags, flags);
12776         }
12777
12778         SHMEM2_WR(sc, drv_flags, drv_flags);
12779         BLOGD(sc, DBG_LOAD, "drv_flags 0x%08x\n", drv_flags);
12780
12781         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12782     }
12783 }
12784
12785 /* periodic timer callout routine, only runs when the interface is up */
12786
12787 static void
12788 bxe_periodic_callout_func(void *xsc)
12789 {
12790     struct bxe_softc *sc = (struct bxe_softc *)xsc;
12791     int i;
12792
12793     if (!BXE_CORE_TRYLOCK(sc)) {
12794         /* just bail and try again next time */
12795
12796         if ((sc->state == BXE_STATE_OPEN) &&
12797             (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12798             /* schedule the next periodic callout */
12799             callout_reset(&sc->periodic_callout, hz,
12800                           bxe_periodic_callout_func, sc);
12801         }
12802
12803         return;
12804     }
12805
12806     if ((sc->state != BXE_STATE_OPEN) ||
12807         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_STOP)) {
12808         BLOGW(sc, "periodic callout exit (state=0x%x)\n", sc->state);
12809         BXE_CORE_UNLOCK(sc);
12810         return;
12811     }
12812
12813     /* Check for TX timeouts on any fastpath. */
12814     FOR_EACH_QUEUE(sc, i) {
12815         if (bxe_watchdog(sc, &sc->fp[i]) != 0) {
12816             /* Ruh-Roh, chip was reset! */
12817             break;
12818         }
12819     }
12820
12821     if (!CHIP_REV_IS_SLOW(sc)) {
12822         /*
12823          * This barrier is needed to ensure the ordering between the writing
12824          * to the sc->port.pmf in the bxe_nic_load() or bxe_pmf_update() and
12825          * the reading here.
12826          */
12827         mb();
12828         if (sc->port.pmf) {
12829             bxe_acquire_phy_lock(sc);
12830             elink_period_func(&sc->link_params, &sc->link_vars);
12831             bxe_release_phy_lock(sc);
12832         }
12833     }
12834
12835     if (IS_PF(sc) && !(sc->flags & BXE_NO_PULSE)) {
12836         int mb_idx = SC_FW_MB_IDX(sc);
12837         uint32_t drv_pulse;
12838         uint32_t mcp_pulse;
12839
12840         ++sc->fw_drv_pulse_wr_seq;
12841         sc->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
12842
12843         drv_pulse = sc->fw_drv_pulse_wr_seq;
12844         bxe_drv_pulse(sc);
12845
12846         mcp_pulse = (SHMEM_RD(sc, func_mb[mb_idx].mcp_pulse_mb) &
12847                      MCP_PULSE_SEQ_MASK);
12848
12849         /*
12850          * The delta between driver pulse and mcp response should
12851          * be 1 (before mcp response) or 0 (after mcp response).
12852          */
12853         if ((drv_pulse != mcp_pulse) &&
12854             (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
12855             /* someone lost a heartbeat... */
12856             BLOGE(sc, "drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
12857                   drv_pulse, mcp_pulse);
12858         }
12859     }
12860
12861     /* state is BXE_STATE_OPEN */
12862     bxe_stats_handle(sc, STATS_EVENT_UPDATE);
12863
12864 #if 0
12865     /* sample VF bulletin board for new posts from PF */
12866     if (IS_VF(sc)) {
12867         bxe_sample_bulletin(sc);
12868     }
12869 #endif
12870
12871     BXE_CORE_UNLOCK(sc);
12872
12873     if ((sc->state == BXE_STATE_OPEN) &&
12874         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12875         /* schedule the next periodic callout */
12876         callout_reset(&sc->periodic_callout, hz,
12877                       bxe_periodic_callout_func, sc);
12878     }
12879 }
12880
12881 static void
12882 bxe_periodic_start(struct bxe_softc *sc)
12883 {
12884     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_GO);
12885     callout_reset(&sc->periodic_callout, hz, bxe_periodic_callout_func, sc);
12886 }
12887
12888 static void
12889 bxe_periodic_stop(struct bxe_softc *sc)
12890 {
12891     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_STOP);
12892     callout_drain(&sc->periodic_callout);
12893 }
12894
12895 /* start the controller */
12896 static __noinline int
12897 bxe_nic_load(struct bxe_softc *sc,
12898              int              load_mode)
12899 {
12900     uint32_t val;
12901     int load_code = 0;
12902     int i, rc = 0;
12903
12904     BXE_CORE_LOCK_ASSERT(sc);
12905
12906     BLOGD(sc, DBG_LOAD, "Starting NIC load...\n");
12907
12908     sc->state = BXE_STATE_OPENING_WAITING_LOAD;
12909
12910     if (IS_PF(sc)) {
12911         /* must be called before memory allocation and HW init */
12912         bxe_ilt_set_info(sc);
12913     }
12914
12915     sc->last_reported_link_state = LINK_STATE_UNKNOWN;
12916
12917     bxe_set_fp_rx_buf_size(sc);
12918
12919     if (bxe_alloc_fp_buffers(sc) != 0) {
12920         BLOGE(sc, "Failed to allocate fastpath memory\n");
12921         sc->state = BXE_STATE_CLOSED;
12922         rc = ENOMEM;
12923         goto bxe_nic_load_error0;
12924     }
12925
12926     if (bxe_alloc_mem(sc) != 0) {
12927         sc->state = BXE_STATE_CLOSED;
12928         rc = ENOMEM;
12929         goto bxe_nic_load_error0;
12930     }
12931
12932     if (bxe_alloc_fw_stats_mem(sc) != 0) {
12933         sc->state = BXE_STATE_CLOSED;
12934         rc = ENOMEM;
12935         goto bxe_nic_load_error0;
12936     }
12937
12938     if (IS_PF(sc)) {
12939         /* set pf load just before approaching the MCP */
12940         bxe_set_pf_load(sc);
12941
12942         /* if MCP exists send load request and analyze response */
12943         if (!BXE_NOMCP(sc)) {
12944             /* attempt to load pf */
12945             if (bxe_nic_load_request(sc, &load_code) != 0) {
12946                 sc->state = BXE_STATE_CLOSED;
12947                 rc = ENXIO;
12948                 goto bxe_nic_load_error1;
12949             }
12950
12951             /* what did the MCP say? */
12952             if (bxe_nic_load_analyze_req(sc, load_code) != 0) {
12953                 bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12954                 sc->state = BXE_STATE_CLOSED;
12955                 rc = ENXIO;
12956                 goto bxe_nic_load_error2;
12957             }
12958         } else {
12959             BLOGI(sc, "Device has no MCP!\n");
12960             load_code = bxe_nic_load_no_mcp(sc);
12961         }
12962
12963         /* mark PMF if applicable */
12964         bxe_nic_load_pmf(sc, load_code);
12965
12966         /* Init Function state controlling object */
12967         bxe_init_func_obj(sc);
12968
12969         /* Initialize HW */
12970         if (bxe_init_hw(sc, load_code) != 0) {
12971             BLOGE(sc, "HW init failed\n");
12972             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12973             sc->state = BXE_STATE_CLOSED;
12974             rc = ENXIO;
12975             goto bxe_nic_load_error2;
12976         }
12977     }
12978
12979     /* set ALWAYS_ALIVE bit in shmem */
12980     sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
12981     bxe_drv_pulse(sc);
12982     sc->flags |= BXE_NO_PULSE;
12983
12984     /* attach interrupts */
12985     if (bxe_interrupt_attach(sc) != 0) {
12986         sc->state = BXE_STATE_CLOSED;
12987         rc = ENXIO;
12988         goto bxe_nic_load_error2;
12989     }
12990
12991     bxe_nic_init(sc, load_code);
12992
12993     /* Init per-function objects */
12994     if (IS_PF(sc)) {
12995         bxe_init_objs(sc);
12996         // XXX bxe_iov_nic_init(sc);
12997
12998         /* set AFEX default VLAN tag to an invalid value */
12999         sc->devinfo.mf_info.afex_def_vlan_tag = -1;
13000         // XXX bxe_nic_load_afex_dcc(sc, load_code);
13001
13002         sc->state = BXE_STATE_OPENING_WAITING_PORT;
13003         rc = bxe_func_start(sc);
13004         if (rc) {
13005             BLOGE(sc, "Function start failed!\n");
13006             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13007             sc->state = BXE_STATE_ERROR;
13008             goto bxe_nic_load_error3;
13009         }
13010
13011         /* send LOAD_DONE command to MCP */
13012         if (!BXE_NOMCP(sc)) {
13013             load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13014             if (!load_code) {
13015                 BLOGE(sc, "MCP response failure, aborting\n");
13016                 sc->state = BXE_STATE_ERROR;
13017                 rc = ENXIO;
13018                 goto bxe_nic_load_error3;
13019             }
13020         }
13021
13022         rc = bxe_setup_leading(sc);
13023         if (rc) {
13024             BLOGE(sc, "Setup leading failed!\n");
13025             sc->state = BXE_STATE_ERROR;
13026             goto bxe_nic_load_error3;
13027         }
13028
13029         FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, i) {
13030             rc = bxe_setup_queue(sc, &sc->fp[i], FALSE);
13031             if (rc) {
13032                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13033                 sc->state = BXE_STATE_ERROR;
13034                 goto bxe_nic_load_error3;
13035             }
13036         }
13037
13038         rc = bxe_init_rss_pf(sc);
13039         if (rc) {
13040             BLOGE(sc, "PF RSS init failed\n");
13041             sc->state = BXE_STATE_ERROR;
13042             goto bxe_nic_load_error3;
13043         }
13044     }
13045     /* XXX VF */
13046 #if 0
13047     else { /* VF */
13048         FOR_EACH_ETH_QUEUE(sc, i) {
13049             rc = bxe_vfpf_setup_q(sc, i);
13050             if (rc) {
13051                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13052                 sc->state = BXE_STATE_ERROR;
13053                 goto bxe_nic_load_error3;
13054             }
13055         }
13056     }
13057 #endif
13058
13059     /* now when Clients are configured we are ready to work */
13060     sc->state = BXE_STATE_OPEN;
13061
13062     /* Configure a ucast MAC */
13063     if (IS_PF(sc)) {
13064         rc = bxe_set_eth_mac(sc, TRUE);
13065     }
13066 #if 0
13067     else { /* IS_VF(sc) */
13068         rc = bxe_vfpf_set_mac(sc);
13069     }
13070 #endif
13071     if (rc) {
13072         BLOGE(sc, "Setting Ethernet MAC failed\n");
13073         sc->state = BXE_STATE_ERROR;
13074         goto bxe_nic_load_error3;
13075     }
13076
13077 #if 0
13078     if (IS_PF(sc) && sc->pending_max) {
13079         /* for AFEX */
13080         bxe_update_max_mf_config(sc, sc->pending_max);
13081         sc->pending_max = 0;
13082     }
13083 #endif
13084
13085     if (sc->port.pmf) {
13086         rc = bxe_initial_phy_init(sc, /* XXX load_mode */LOAD_OPEN);
13087         if (rc) {
13088             sc->state = BXE_STATE_ERROR;
13089             goto bxe_nic_load_error3;
13090         }
13091     }
13092
13093     sc->link_params.feature_config_flags &=
13094         ~ELINK_FEATURE_CONFIG_BOOT_FROM_SAN;
13095
13096     /* start fast path */
13097
13098     /* Initialize Rx filter */
13099     bxe_set_rx_mode(sc);
13100
13101     /* start the Tx */
13102     switch (/* XXX load_mode */LOAD_OPEN) {
13103     case LOAD_NORMAL:
13104     case LOAD_OPEN:
13105         break;
13106
13107     case LOAD_DIAG:
13108     case LOAD_LOOPBACK_EXT:
13109         sc->state = BXE_STATE_DIAG;
13110         break;
13111
13112     default:
13113         break;
13114     }
13115
13116     if (sc->port.pmf) {
13117         bxe_update_drv_flags(sc, 1 << DRV_FLAGS_PORT_MASK, 0);
13118     } else {
13119         bxe_link_status_update(sc);
13120     }
13121
13122     /* start the periodic timer callout */
13123     bxe_periodic_start(sc);
13124
13125     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
13126         /* mark driver is loaded in shmem2 */
13127         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
13128         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
13129                   (val |
13130                    DRV_FLAGS_CAPABILITIES_LOADED_SUPPORTED |
13131                    DRV_FLAGS_CAPABILITIES_LOADED_L2));
13132     }
13133
13134     /* wait for all pending SP commands to complete */
13135     if (IS_PF(sc) && !bxe_wait_sp_comp(sc, ~0x0UL)) {
13136         BLOGE(sc, "Timeout waiting for all SPs to complete!\n");
13137         bxe_periodic_stop(sc);
13138         bxe_nic_unload(sc, UNLOAD_CLOSE, FALSE);
13139         return (ENXIO);
13140     }
13141
13142 #if 0
13143     /* If PMF - send ADMIN DCBX msg to MFW to initiate DCBX FSM */
13144     if (sc->port.pmf && (sc->state != BXE_STATE_DIAG)) {
13145         bxe_dcbx_init(sc, FALSE);
13146     }
13147 #endif
13148
13149     /* Tell the stack the driver is running! */
13150     sc->ifnet->if_drv_flags = IFF_DRV_RUNNING;
13151
13152     BLOGD(sc, DBG_LOAD, "NIC successfully loaded\n");
13153
13154     return (0);
13155
13156 bxe_nic_load_error3:
13157
13158     if (IS_PF(sc)) {
13159         bxe_int_disable_sync(sc, 1);
13160
13161         /* clean out queued objects */
13162         bxe_squeeze_objects(sc);
13163     }
13164
13165     bxe_interrupt_detach(sc);
13166
13167 bxe_nic_load_error2:
13168
13169     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
13170         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
13171         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
13172     }
13173
13174     sc->port.pmf = 0;
13175
13176 bxe_nic_load_error1:
13177
13178     /* clear pf_load status, as it was already set */
13179     if (IS_PF(sc)) {
13180         bxe_clear_pf_load(sc);
13181     }
13182
13183 bxe_nic_load_error0:
13184
13185     bxe_free_fw_stats_mem(sc);
13186     bxe_free_fp_buffers(sc);
13187     bxe_free_mem(sc);
13188
13189     return (rc);
13190 }
13191
13192 static int
13193 bxe_init_locked(struct bxe_softc *sc)
13194 {
13195     int other_engine = SC_PATH(sc) ? 0 : 1;
13196     uint8_t other_load_status, load_status;
13197     uint8_t global = FALSE;
13198     int rc;
13199
13200     BXE_CORE_LOCK_ASSERT(sc);
13201
13202     /* check if the driver is already running */
13203     if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
13204         BLOGD(sc, DBG_LOAD, "Init called while driver is running!\n");
13205         return (0);
13206     }
13207
13208     bxe_set_power_state(sc, PCI_PM_D0);
13209
13210     /*
13211      * If parity occurred during the unload, then attentions and/or
13212      * RECOVERY_IN_PROGRES may still be set. If so we want the first function
13213      * loaded on the current engine to complete the recovery. Parity recovery
13214      * is only relevant for PF driver.
13215      */
13216     if (IS_PF(sc)) {
13217         other_load_status = bxe_get_load_status(sc, other_engine);
13218         load_status = bxe_get_load_status(sc, SC_PATH(sc));
13219
13220         if (!bxe_reset_is_done(sc, SC_PATH(sc)) ||
13221             bxe_chk_parity_attn(sc, &global, TRUE)) {
13222             do {
13223                 /*
13224                  * If there are attentions and they are in global blocks, set
13225                  * the GLOBAL_RESET bit regardless whether it will be this
13226                  * function that will complete the recovery or not.
13227                  */
13228                 if (global) {
13229                     bxe_set_reset_global(sc);
13230                 }
13231
13232                 /*
13233                  * Only the first function on the current engine should try
13234                  * to recover in open. In case of attentions in global blocks
13235                  * only the first in the chip should try to recover.
13236                  */
13237                 if ((!load_status && (!global || !other_load_status)) &&
13238                     bxe_trylock_leader_lock(sc) && !bxe_leader_reset(sc)) {
13239                     BLOGI(sc, "Recovered during init\n");
13240                     break;
13241                 }
13242
13243                 /* recovery has failed... */
13244                 bxe_set_power_state(sc, PCI_PM_D3hot);
13245                 sc->recovery_state = BXE_RECOVERY_FAILED;
13246
13247                 BLOGE(sc, "Recovery flow hasn't properly "
13248                           "completed yet, try again later. "
13249                           "If you still see this message after a "
13250                           "few retries then power cycle is required.\n");
13251
13252                 rc = ENXIO;
13253                 goto bxe_init_locked_done;
13254             } while (0);
13255         }
13256     }
13257
13258     sc->recovery_state = BXE_RECOVERY_DONE;
13259
13260     rc = bxe_nic_load(sc, LOAD_OPEN);
13261
13262 bxe_init_locked_done:
13263
13264     if (rc) {
13265         /* Tell the stack the driver is NOT running! */
13266         BLOGE(sc, "Initialization failed, "
13267                   "stack notified driver is NOT running!\n");
13268         sc->ifnet->if_drv_flags &= ~IFF_DRV_RUNNING;
13269     }
13270
13271     return (rc);
13272 }
13273
13274 static int
13275 bxe_stop_locked(struct bxe_softc *sc)
13276 {
13277     BXE_CORE_LOCK_ASSERT(sc);
13278     return (bxe_nic_unload(sc, UNLOAD_NORMAL, TRUE));
13279 }
13280
13281 /*
13282  * Handles controller initialization when called from an unlocked routine.
13283  * ifconfig calls this function.
13284  *
13285  * Returns:
13286  *   void
13287  */
13288 static void
13289 bxe_init(void *xsc)
13290 {
13291     struct bxe_softc *sc = (struct bxe_softc *)xsc;
13292
13293     BXE_CORE_LOCK(sc);
13294     bxe_init_locked(sc);
13295     BXE_CORE_UNLOCK(sc);
13296 }
13297
13298 static int
13299 bxe_init_ifnet(struct bxe_softc *sc)
13300 {
13301     struct ifnet *ifp;
13302
13303     /* ifconfig entrypoint for media type/status reporting */
13304     ifmedia_init(&sc->ifmedia, IFM_IMASK,
13305                  bxe_ifmedia_update,
13306                  bxe_ifmedia_status);
13307
13308     /* set the default interface values */
13309     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_FDX | sc->media), 0, NULL);
13310     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_AUTO), 0, NULL);
13311     ifmedia_set(&sc->ifmedia, (IFM_ETHER | IFM_AUTO));
13312
13313     sc->ifmedia.ifm_media = sc->ifmedia.ifm_cur->ifm_media; /* XXX ? */
13314
13315     /* allocate the ifnet structure */
13316     if ((ifp = if_alloc(IFT_ETHER)) == NULL) {
13317         BLOGE(sc, "Interface allocation failed!\n");
13318         return (ENXIO);
13319     }
13320
13321     ifp->if_softc = sc;
13322     if_initname(ifp, device_get_name(sc->dev), device_get_unit(sc->dev));
13323     ifp->if_flags = (IFF_BROADCAST | IFF_SIMPLEX | IFF_MULTICAST);
13324     ifp->if_ioctl = bxe_ioctl;
13325     ifp->if_start = bxe_tx_start;
13326 #if __FreeBSD_version >= 800000
13327     ifp->if_transmit = bxe_tx_mq_start;
13328     ifp->if_qflush = bxe_mq_flush;
13329 #endif
13330 #ifdef FreeBSD8_0
13331     ifp->if_timer = 0;
13332 #endif
13333     ifp->if_init = bxe_init;
13334     ifp->if_mtu = sc->mtu;
13335     ifp->if_hwassist = (CSUM_IP       |
13336                         CSUM_TCP      |
13337                         CSUM_UDP      |
13338                         CSUM_TSO      |
13339                         CSUM_TCP_IPV6 |
13340                         CSUM_UDP_IPV6);
13341     ifp->if_capabilities =
13342 #if __FreeBSD_version < 700000
13343         (IFCAP_VLAN_MTU       |
13344          IFCAP_VLAN_HWTAGGING |
13345          IFCAP_HWCSUM         |
13346          IFCAP_JUMBO_MTU      |
13347          IFCAP_LRO);
13348 #else
13349         (IFCAP_VLAN_MTU       |
13350          IFCAP_VLAN_HWTAGGING |
13351          IFCAP_VLAN_HWTSO     |
13352          IFCAP_VLAN_HWFILTER  |
13353          IFCAP_VLAN_HWCSUM    |
13354          IFCAP_HWCSUM         |
13355          IFCAP_JUMBO_MTU      |
13356          IFCAP_LRO            |
13357          IFCAP_TSO4           |
13358          IFCAP_TSO6           |
13359          IFCAP_WOL_MAGIC);
13360 #endif
13361     ifp->if_capenable = ifp->if_capabilities;
13362     ifp->if_capenable &= ~IFCAP_WOL_MAGIC; /* XXX not yet... */
13363 #if __FreeBSD_version < 1000025
13364     ifp->if_baudrate = 1000000000;
13365 #else
13366     if_initbaudrate(ifp, IF_Gbps(10));
13367 #endif
13368     ifp->if_snd.ifq_drv_maxlen = sc->tx_ring_size;
13369
13370     IFQ_SET_MAXLEN(&ifp->if_snd, ifp->if_snd.ifq_drv_maxlen);
13371     IFQ_SET_READY(&ifp->if_snd);
13372
13373     sc->ifnet = ifp;
13374
13375     /* attach to the Ethernet interface list */
13376     ether_ifattach(ifp, sc->link_params.mac_addr);
13377
13378     return (0);
13379 }
13380
13381 static void
13382 bxe_deallocate_bars(struct bxe_softc *sc)
13383 {
13384     int i;
13385
13386     for (i = 0; i < MAX_BARS; i++) {
13387         if (sc->bar[i].resource != NULL) {
13388             bus_release_resource(sc->dev,
13389                                  SYS_RES_MEMORY,
13390                                  sc->bar[i].rid,
13391                                  sc->bar[i].resource);
13392             BLOGD(sc, DBG_LOAD, "Released PCI BAR%d [%02x] memory\n",
13393                   i, PCIR_BAR(i));
13394         }
13395     }
13396 }
13397
13398 static int
13399 bxe_allocate_bars(struct bxe_softc *sc)
13400 {
13401     u_int flags;
13402     int i;
13403
13404     memset(sc->bar, 0, sizeof(sc->bar));
13405
13406     for (i = 0; i < MAX_BARS; i++) {
13407
13408         /* memory resources reside at BARs 0, 2, 4 */
13409         /* Run `pciconf -lb` to see mappings */
13410         if ((i != 0) && (i != 2) && (i != 4)) {
13411             continue;
13412         }
13413
13414         sc->bar[i].rid = PCIR_BAR(i);
13415
13416         flags = RF_ACTIVE;
13417         if (i == 0) {
13418             flags |= RF_SHAREABLE;
13419         }
13420
13421         if ((sc->bar[i].resource =
13422              bus_alloc_resource_any(sc->dev,
13423                                     SYS_RES_MEMORY,
13424                                     &sc->bar[i].rid,
13425                                     flags)) == NULL) {
13426 #if 0
13427             /* BAR4 doesn't exist for E1 */
13428             BLOGE(sc, "PCI BAR%d [%02x] memory allocation failed\n",
13429                   i, PCIR_BAR(i));
13430 #endif
13431             return (0);
13432         }
13433
13434         sc->bar[i].tag    = rman_get_bustag(sc->bar[i].resource);
13435         sc->bar[i].handle = rman_get_bushandle(sc->bar[i].resource);
13436         sc->bar[i].kva    = (vm_offset_t)rman_get_virtual(sc->bar[i].resource);
13437
13438         BLOGI(sc, "PCI BAR%d [%02x] memory allocated: %p-%p (%ld) -> %p\n",
13439               i, PCIR_BAR(i),
13440               (void *)rman_get_start(sc->bar[i].resource),
13441               (void *)rman_get_end(sc->bar[i].resource),
13442               rman_get_size(sc->bar[i].resource),
13443               (void *)sc->bar[i].kva);
13444     }
13445
13446     return (0);
13447 }
13448
13449 static void
13450 bxe_get_function_num(struct bxe_softc *sc)
13451 {
13452     uint32_t val = 0;
13453
13454     /*
13455      * Read the ME register to get the function number. The ME register
13456      * holds the relative-function number and absolute-function number. The
13457      * absolute-function number appears only in E2 and above. Before that
13458      * these bits always contained zero, therefore we cannot blindly use them.
13459      */
13460
13461     val = REG_RD(sc, BAR_ME_REGISTER);
13462
13463     sc->pfunc_rel =
13464         (uint8_t)((val & ME_REG_PF_NUM) >> ME_REG_PF_NUM_SHIFT);
13465     sc->path_id =
13466         (uint8_t)((val & ME_REG_ABS_PF_NUM) >> ME_REG_ABS_PF_NUM_SHIFT) & 1;
13467
13468     if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13469         sc->pfunc_abs = ((sc->pfunc_rel << 1) | sc->path_id);
13470     } else {
13471         sc->pfunc_abs = (sc->pfunc_rel | sc->path_id);
13472     }
13473
13474     BLOGD(sc, DBG_LOAD,
13475           "Relative function %d, Absolute function %d, Path %d\n",
13476           sc->pfunc_rel, sc->pfunc_abs, sc->path_id);
13477 }
13478
13479 static uint32_t
13480 bxe_get_shmem_mf_cfg_base(struct bxe_softc *sc)
13481 {
13482     uint32_t shmem2_size;
13483     uint32_t offset;
13484     uint32_t mf_cfg_offset_value;
13485
13486     /* Non 57712 */
13487     offset = (SHMEM_RD(sc, func_mb) +
13488               (MAX_FUNC_NUM * sizeof(struct drv_func_mb)));
13489
13490     /* 57712 plus */
13491     if (sc->devinfo.shmem2_base != 0) {
13492         shmem2_size = SHMEM2_RD(sc, size);
13493         if (shmem2_size > offsetof(struct shmem2_region, mf_cfg_addr)) {
13494             mf_cfg_offset_value = SHMEM2_RD(sc, mf_cfg_addr);
13495             if (SHMEM_MF_CFG_ADDR_NONE != mf_cfg_offset_value) {
13496                 offset = mf_cfg_offset_value;
13497             }
13498         }
13499     }
13500
13501     return (offset);
13502 }
13503
13504 static uint32_t
13505 bxe_pcie_capability_read(struct bxe_softc *sc,
13506                          int    reg,
13507                          int    width)
13508 {
13509     int pcie_reg;
13510
13511     /* ensure PCIe capability is enabled */
13512     if (pci_find_cap(sc->dev, PCIY_EXPRESS, &pcie_reg) == 0) {
13513         if (pcie_reg != 0) {
13514             BLOGD(sc, DBG_LOAD, "PCIe capability at 0x%04x\n", pcie_reg);
13515             return (pci_read_config(sc->dev, (pcie_reg + reg), width));
13516         }
13517     }
13518
13519     BLOGE(sc, "PCIe capability NOT FOUND!!!\n");
13520
13521     return (0);
13522 }
13523
13524 static uint8_t
13525 bxe_is_pcie_pending(struct bxe_softc *sc)
13526 {
13527     return (bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_STA, 2) &
13528             PCIM_EXP_STA_TRANSACTION_PND);
13529 }
13530
13531 /*
13532  * Walk the PCI capabiites list for the device to find what features are
13533  * supported. These capabilites may be enabled/disabled by firmware so it's
13534  * best to walk the list rather than make assumptions.
13535  */
13536 static void
13537 bxe_probe_pci_caps(struct bxe_softc *sc)
13538 {
13539     uint16_t link_status;
13540     int reg;
13541
13542     /* check if PCI Power Management is enabled */
13543     if (pci_find_cap(sc->dev, PCIY_PMG, &reg) == 0) {
13544         if (reg != 0) {
13545             BLOGD(sc, DBG_LOAD, "Found PM capability at 0x%04x\n", reg);
13546
13547             sc->devinfo.pcie_cap_flags |= BXE_PM_CAPABLE_FLAG;
13548             sc->devinfo.pcie_pm_cap_reg = (uint16_t)reg;
13549         }
13550     }
13551
13552     link_status = bxe_pcie_capability_read(sc, PCIR_EXPRESS_LINK_STA, 2);
13553
13554     /* handle PCIe 2.0 workarounds for 57710 */
13555     if (CHIP_IS_E1(sc)) {
13556         /* workaround for 57710 errata E4_57710_27462 */
13557         sc->devinfo.pcie_link_speed =
13558             (REG_RD(sc, 0x3d04) & (1 << 24)) ? 2 : 1;
13559
13560         /* workaround for 57710 errata E4_57710_27488 */
13561         sc->devinfo.pcie_link_width =
13562             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13563         if (sc->devinfo.pcie_link_speed > 1) {
13564             sc->devinfo.pcie_link_width =
13565                 ((link_status & PCIM_LINK_STA_WIDTH) >> 4) >> 1;
13566         }
13567     } else {
13568         sc->devinfo.pcie_link_speed =
13569             (link_status & PCIM_LINK_STA_SPEED);
13570         sc->devinfo.pcie_link_width =
13571             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13572     }
13573
13574     BLOGD(sc, DBG_LOAD, "PCIe link speed=%d width=%d\n",
13575           sc->devinfo.pcie_link_speed, sc->devinfo.pcie_link_width);
13576
13577     sc->devinfo.pcie_cap_flags |= BXE_PCIE_CAPABLE_FLAG;
13578     sc->devinfo.pcie_pcie_cap_reg = (uint16_t)reg;
13579
13580     /* check if MSI capability is enabled */
13581     if (pci_find_cap(sc->dev, PCIY_MSI, &reg) == 0) {
13582         if (reg != 0) {
13583             BLOGD(sc, DBG_LOAD, "Found MSI capability at 0x%04x\n", reg);
13584
13585             sc->devinfo.pcie_cap_flags |= BXE_MSI_CAPABLE_FLAG;
13586             sc->devinfo.pcie_msi_cap_reg = (uint16_t)reg;
13587         }
13588     }
13589
13590     /* check if MSI-X capability is enabled */
13591     if (pci_find_cap(sc->dev, PCIY_MSIX, &reg) == 0) {
13592         if (reg != 0) {
13593             BLOGD(sc, DBG_LOAD, "Found MSI-X capability at 0x%04x\n", reg);
13594
13595             sc->devinfo.pcie_cap_flags |= BXE_MSIX_CAPABLE_FLAG;
13596             sc->devinfo.pcie_msix_cap_reg = (uint16_t)reg;
13597         }
13598     }
13599 }
13600
13601 static int
13602 bxe_get_shmem_mf_cfg_info_sd(struct bxe_softc *sc)
13603 {
13604     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13605     uint32_t val;
13606
13607     /* get the outer vlan if we're in switch-dependent mode */
13608
13609     val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13610     mf_info->ext_id = (uint16_t)val;
13611
13612     mf_info->multi_vnics_mode = 1;
13613
13614     if (!VALID_OVLAN(mf_info->ext_id)) {
13615         BLOGE(sc, "Invalid VLAN (%d)\n", mf_info->ext_id);
13616         return (1);
13617     }
13618
13619     /* get the capabilities */
13620     if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13621         FUNC_MF_CFG_PROTOCOL_ISCSI) {
13622         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ISCSI;
13623     } else if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13624                FUNC_MF_CFG_PROTOCOL_FCOE) {
13625         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_FCOE;
13626     } else {
13627         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ETHERNET;
13628     }
13629
13630     mf_info->vnics_per_port =
13631         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13632
13633     return (0);
13634 }
13635
13636 static uint32_t
13637 bxe_get_shmem_ext_proto_support_flags(struct bxe_softc *sc)
13638 {
13639     uint32_t retval = 0;
13640     uint32_t val;
13641
13642     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13643
13644     if (val & MACP_FUNC_CFG_FLAGS_ENABLED) {
13645         if (val & MACP_FUNC_CFG_FLAGS_ETHERNET) {
13646             retval |= MF_PROTO_SUPPORT_ETHERNET;
13647         }
13648         if (val & MACP_FUNC_CFG_FLAGS_ISCSI_OFFLOAD) {
13649             retval |= MF_PROTO_SUPPORT_ISCSI;
13650         }
13651         if (val & MACP_FUNC_CFG_FLAGS_FCOE_OFFLOAD) {
13652             retval |= MF_PROTO_SUPPORT_FCOE;
13653         }
13654     }
13655
13656     return (retval);
13657 }
13658
13659 static int
13660 bxe_get_shmem_mf_cfg_info_si(struct bxe_softc *sc)
13661 {
13662     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13663     uint32_t val;
13664
13665     /*
13666      * There is no outer vlan if we're in switch-independent mode.
13667      * If the mac is valid then assume multi-function.
13668      */
13669
13670     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13671
13672     mf_info->multi_vnics_mode = ((val & MACP_FUNC_CFG_FLAGS_MASK) != 0);
13673
13674     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13675
13676     mf_info->vnics_per_port =
13677         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13678
13679     return (0);
13680 }
13681
13682 static int
13683 bxe_get_shmem_mf_cfg_info_niv(struct bxe_softc *sc)
13684 {
13685     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13686     uint32_t e1hov_tag;
13687     uint32_t func_config;
13688     uint32_t niv_config;
13689
13690     mf_info->multi_vnics_mode = 1;
13691
13692     e1hov_tag   = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13693     func_config = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13694     niv_config  = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].afex_config);
13695
13696     mf_info->ext_id =
13697         (uint16_t)((e1hov_tag & FUNC_MF_CFG_E1HOV_TAG_MASK) >>
13698                    FUNC_MF_CFG_E1HOV_TAG_SHIFT);
13699
13700     mf_info->default_vlan =
13701         (uint16_t)((e1hov_tag & FUNC_MF_CFG_AFEX_VLAN_MASK) >>
13702                    FUNC_MF_CFG_AFEX_VLAN_SHIFT);
13703
13704     mf_info->niv_allowed_priorities =
13705         (uint8_t)((niv_config & FUNC_MF_CFG_AFEX_COS_FILTER_MASK) >>
13706                   FUNC_MF_CFG_AFEX_COS_FILTER_SHIFT);
13707
13708     mf_info->niv_default_cos =
13709         (uint8_t)((func_config & FUNC_MF_CFG_TRANSMIT_PRIORITY_MASK) >>
13710                   FUNC_MF_CFG_TRANSMIT_PRIORITY_SHIFT);
13711
13712     mf_info->afex_vlan_mode =
13713         ((niv_config & FUNC_MF_CFG_AFEX_VLAN_MODE_MASK) >>
13714          FUNC_MF_CFG_AFEX_VLAN_MODE_SHIFT);
13715
13716     mf_info->niv_mba_enabled =
13717         ((niv_config & FUNC_MF_CFG_AFEX_MBA_ENABLED_MASK) >>
13718          FUNC_MF_CFG_AFEX_MBA_ENABLED_SHIFT);
13719
13720     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13721
13722     mf_info->vnics_per_port =
13723         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13724
13725     return (0);
13726 }
13727
13728 static int
13729 bxe_check_valid_mf_cfg(struct bxe_softc *sc)
13730 {
13731     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13732     uint32_t mf_cfg1;
13733     uint32_t mf_cfg2;
13734     uint32_t ovlan1;
13735     uint32_t ovlan2;
13736     uint8_t i, j;
13737
13738     BLOGD(sc, DBG_LOAD, "MF config parameters for function %d\n",
13739           SC_PORT(sc));
13740     BLOGD(sc, DBG_LOAD, "\tmf_config=0x%x\n",
13741           mf_info->mf_config[SC_VN(sc)]);
13742     BLOGD(sc, DBG_LOAD, "\tmulti_vnics_mode=%d\n",
13743           mf_info->multi_vnics_mode);
13744     BLOGD(sc, DBG_LOAD, "\tvnics_per_port=%d\n",
13745           mf_info->vnics_per_port);
13746     BLOGD(sc, DBG_LOAD, "\tovlan/vifid=%d\n",
13747           mf_info->ext_id);
13748     BLOGD(sc, DBG_LOAD, "\tmin_bw=%d/%d/%d/%d\n",
13749           mf_info->min_bw[0], mf_info->min_bw[1],
13750           mf_info->min_bw[2], mf_info->min_bw[3]);
13751     BLOGD(sc, DBG_LOAD, "\tmax_bw=%d/%d/%d/%d\n",
13752           mf_info->max_bw[0], mf_info->max_bw[1],
13753           mf_info->max_bw[2], mf_info->max_bw[3]);
13754     BLOGD(sc, DBG_LOAD, "\tmac_addr: %s\n",
13755           sc->mac_addr_str);
13756
13757     /* various MF mode sanity checks... */
13758
13759     if (mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_HIDE) {
13760         BLOGE(sc, "Enumerated function %d is marked as hidden\n",
13761               SC_PORT(sc));
13762         return (1);
13763     }
13764
13765     if ((mf_info->vnics_per_port > 1) && !mf_info->multi_vnics_mode) {
13766         BLOGE(sc, "vnics_per_port=%d multi_vnics_mode=%d\n",
13767               mf_info->vnics_per_port, mf_info->multi_vnics_mode);
13768         return (1);
13769     }
13770
13771     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13772         /* vnic id > 0 must have valid ovlan in switch-dependent mode */
13773         if ((SC_VN(sc) > 0) && !VALID_OVLAN(OVLAN(sc))) {
13774             BLOGE(sc, "mf_mode=SD vnic_id=%d ovlan=%d\n",
13775                   SC_VN(sc), OVLAN(sc));
13776             return (1);
13777         }
13778
13779         if (!VALID_OVLAN(OVLAN(sc)) && mf_info->multi_vnics_mode) {
13780             BLOGE(sc, "mf_mode=SD multi_vnics_mode=%d ovlan=%d\n",
13781                   mf_info->multi_vnics_mode, OVLAN(sc));
13782             return (1);
13783         }
13784
13785         /*
13786          * Verify all functions are either MF or SF mode. If MF, make sure
13787          * sure that all non-hidden functions have a valid ovlan. If SF,
13788          * make sure that all non-hidden functions have an invalid ovlan.
13789          */
13790         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13791             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13792             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13793             if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13794                 (((mf_info->multi_vnics_mode) && !VALID_OVLAN(ovlan1)) ||
13795                  ((!mf_info->multi_vnics_mode) && VALID_OVLAN(ovlan1)))) {
13796                 BLOGE(sc, "mf_mode=SD function %d MF config "
13797                           "mismatch, multi_vnics_mode=%d ovlan=%d\n",
13798                       i, mf_info->multi_vnics_mode, ovlan1);
13799                 return (1);
13800             }
13801         }
13802
13803         /* Verify all funcs on the same port each have a different ovlan. */
13804         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13805             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13806             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13807             /* iterate from the next function on the port to the max func */
13808             for (j = i + 2; j < MAX_FUNC_NUM; j += 2) {
13809                 mf_cfg2 = MFCFG_RD(sc, func_mf_config[j].config);
13810                 ovlan2  = MFCFG_RD(sc, func_mf_config[j].e1hov_tag);
13811                 if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13812                     VALID_OVLAN(ovlan1) &&
13813                     !(mf_cfg2 & FUNC_MF_CFG_FUNC_HIDE) &&
13814                     VALID_OVLAN(ovlan2) &&
13815                     (ovlan1 == ovlan2)) {
13816                     BLOGE(sc, "mf_mode=SD functions %d and %d "
13817                               "have the same ovlan (%d)\n",
13818                           i, j, ovlan1);
13819                     return (1);
13820                 }
13821             }
13822         }
13823     } /* MULTI_FUNCTION_SD */
13824
13825     return (0);
13826 }
13827
13828 static int
13829 bxe_get_mf_cfg_info(struct bxe_softc *sc)
13830 {
13831     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13832     uint32_t val, mac_upper;
13833     uint8_t i, vnic;
13834
13835     /* initialize mf_info defaults */
13836     mf_info->vnics_per_port   = 1;
13837     mf_info->multi_vnics_mode = FALSE;
13838     mf_info->path_has_ovlan   = FALSE;
13839     mf_info->mf_mode          = SINGLE_FUNCTION;
13840
13841     if (!CHIP_IS_MF_CAP(sc)) {
13842         return (0);
13843     }
13844
13845     if (sc->devinfo.mf_cfg_base == SHMEM_MF_CFG_ADDR_NONE) {
13846         BLOGE(sc, "Invalid mf_cfg_base!\n");
13847         return (1);
13848     }
13849
13850     /* get the MF mode (switch dependent / independent / single-function) */
13851
13852     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
13853
13854     switch (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK)
13855     {
13856     case SHARED_FEAT_CFG_FORCE_SF_MODE_SWITCH_INDEPT:
13857
13858         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13859
13860         /* check for legal upper mac bytes */
13861         if (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT) {
13862             mf_info->mf_mode = MULTI_FUNCTION_SI;
13863         } else {
13864             BLOGE(sc, "Invalid config for Switch Independent mode\n");
13865         }
13866
13867         break;
13868
13869     case SHARED_FEAT_CFG_FORCE_SF_MODE_MF_ALLOWED:
13870     case SHARED_FEAT_CFG_FORCE_SF_MODE_SPIO4:
13871
13872         /* get outer vlan configuration */
13873         val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13874
13875         if ((val & FUNC_MF_CFG_E1HOV_TAG_MASK) !=
13876             FUNC_MF_CFG_E1HOV_TAG_DEFAULT) {
13877             mf_info->mf_mode = MULTI_FUNCTION_SD;
13878         } else {
13879             BLOGE(sc, "Invalid config for Switch Dependent mode\n");
13880         }
13881
13882         break;
13883
13884     case SHARED_FEAT_CFG_FORCE_SF_MODE_FORCED_SF:
13885
13886         /* not in MF mode, vnics_per_port=1 and multi_vnics_mode=FALSE */
13887         return (0);
13888
13889     case SHARED_FEAT_CFG_FORCE_SF_MODE_AFEX_MODE:
13890
13891         /*
13892          * Mark MF mode as NIV if MCP version includes NPAR-SD support
13893          * and the MAC address is valid.
13894          */
13895         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13896
13897         if ((SHMEM2_HAS(sc, afex_driver_support)) &&
13898             (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT)) {
13899             mf_info->mf_mode = MULTI_FUNCTION_AFEX;
13900         } else {
13901             BLOGE(sc, "Invalid config for AFEX mode\n");
13902         }
13903
13904         break;
13905
13906     default:
13907
13908         BLOGE(sc, "Unknown MF mode (0x%08x)\n",
13909               (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK));
13910
13911         return (1);
13912     }
13913
13914     /* set path mf_mode (which could be different than function mf_mode) */
13915     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13916         mf_info->path_has_ovlan = TRUE;
13917     } else if (mf_info->mf_mode == SINGLE_FUNCTION) {
13918         /*
13919          * Decide on path multi vnics mode. If we're not in MF mode and in
13920          * 4-port mode, this is good enough to check vnic-0 of the other port
13921          * on the same path
13922          */
13923         if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13924             uint8_t other_port = !(PORT_ID(sc) & 1);
13925             uint8_t abs_func_other_port = (SC_PATH(sc) + (2 * other_port));
13926
13927             val = MFCFG_RD(sc, func_mf_config[abs_func_other_port].e1hov_tag);
13928
13929             mf_info->path_has_ovlan = VALID_OVLAN((uint16_t)val) ? 1 : 0;
13930         }
13931     }
13932
13933     if (mf_info->mf_mode == SINGLE_FUNCTION) {
13934         /* invalid MF config */
13935         if (SC_VN(sc) >= 1) {
13936             BLOGE(sc, "VNIC ID >= 1 in SF mode\n");
13937             return (1);
13938         }
13939
13940         return (0);
13941     }
13942
13943     /* get the MF configuration */
13944     mf_info->mf_config[SC_VN(sc)] =
13945         MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13946
13947     switch(mf_info->mf_mode)
13948     {
13949     case MULTI_FUNCTION_SD:
13950
13951         bxe_get_shmem_mf_cfg_info_sd(sc);
13952         break;
13953
13954     case MULTI_FUNCTION_SI:
13955
13956         bxe_get_shmem_mf_cfg_info_si(sc);
13957         break;
13958
13959     case MULTI_FUNCTION_AFEX:
13960
13961         bxe_get_shmem_mf_cfg_info_niv(sc);
13962         break;
13963
13964     default:
13965
13966         BLOGE(sc, "Get MF config failed (mf_mode=0x%08x)\n",
13967               mf_info->mf_mode);
13968         return (1);
13969     }
13970
13971     /* get the congestion management parameters */
13972
13973     vnic = 0;
13974     FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13975         /* get min/max bw */
13976         val = MFCFG_RD(sc, func_mf_config[i].config);
13977         mf_info->min_bw[vnic] =
13978             ((val & FUNC_MF_CFG_MIN_BW_MASK) >> FUNC_MF_CFG_MIN_BW_SHIFT);
13979         mf_info->max_bw[vnic] =
13980             ((val & FUNC_MF_CFG_MAX_BW_MASK) >> FUNC_MF_CFG_MAX_BW_SHIFT);
13981         vnic++;
13982     }
13983
13984     return (bxe_check_valid_mf_cfg(sc));
13985 }
13986
13987 static int
13988 bxe_get_shmem_info(struct bxe_softc *sc)
13989 {
13990     int port;
13991     uint32_t mac_hi, mac_lo, val;
13992
13993     port = SC_PORT(sc);
13994     mac_hi = mac_lo = 0;
13995
13996     sc->link_params.sc   = sc;
13997     sc->link_params.port = port;
13998
13999     /* get the hardware config info */
14000     sc->devinfo.hw_config =
14001         SHMEM_RD(sc, dev_info.shared_hw_config.config);
14002     sc->devinfo.hw_config2 =
14003         SHMEM_RD(sc, dev_info.shared_hw_config.config2);
14004
14005     sc->link_params.hw_led_mode =
14006         ((sc->devinfo.hw_config & SHARED_HW_CFG_LED_MODE_MASK) >>
14007          SHARED_HW_CFG_LED_MODE_SHIFT);
14008
14009     /* get the port feature config */
14010     sc->port.config =
14011         SHMEM_RD(sc, dev_info.port_feature_config[port].config),
14012
14013     /* get the link params */
14014     sc->link_params.speed_cap_mask[0] =
14015         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask);
14016     sc->link_params.speed_cap_mask[1] =
14017         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask2);
14018
14019     /* get the lane config */
14020     sc->link_params.lane_config =
14021         SHMEM_RD(sc, dev_info.port_hw_config[port].lane_config);
14022
14023     /* get the link config */
14024     val = SHMEM_RD(sc, dev_info.port_feature_config[port].link_config);
14025     sc->port.link_config[ELINK_INT_PHY] = val;
14026     sc->link_params.switch_cfg = (val & PORT_FEATURE_CONNECTED_SWITCH_MASK);
14027     sc->port.link_config[ELINK_EXT_PHY1] =
14028         SHMEM_RD(sc, dev_info.port_feature_config[port].link_config2);
14029
14030     /* get the override preemphasis flag and enable it or turn it off */
14031     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
14032     if (val & SHARED_FEAT_CFG_OVERRIDE_PREEMPHASIS_CFG_ENABLED) {
14033         sc->link_params.feature_config_flags |=
14034             ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14035     } else {
14036         sc->link_params.feature_config_flags &=
14037             ~ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14038     }
14039
14040     /* get the initial value of the link params */
14041     sc->link_params.multi_phy_config =
14042         SHMEM_RD(sc, dev_info.port_hw_config[port].multi_phy_config);
14043
14044     /* get external phy info */
14045     sc->port.ext_phy_config =
14046         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
14047
14048     /* get the multifunction configuration */
14049     bxe_get_mf_cfg_info(sc);
14050
14051     /* get the mac address */
14052     if (IS_MF(sc)) {
14053         mac_hi = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
14054         mac_lo = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_lower);
14055     } else {
14056         mac_hi = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_upper);
14057         mac_lo = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_lower);
14058     }
14059
14060     if ((mac_lo == 0) && (mac_hi == 0)) {
14061         *sc->mac_addr_str = 0;
14062         BLOGE(sc, "No Ethernet address programmed!\n");
14063     } else {
14064         sc->link_params.mac_addr[0] = (uint8_t)(mac_hi >> 8);
14065         sc->link_params.mac_addr[1] = (uint8_t)(mac_hi);
14066         sc->link_params.mac_addr[2] = (uint8_t)(mac_lo >> 24);
14067         sc->link_params.mac_addr[3] = (uint8_t)(mac_lo >> 16);
14068         sc->link_params.mac_addr[4] = (uint8_t)(mac_lo >> 8);
14069         sc->link_params.mac_addr[5] = (uint8_t)(mac_lo);
14070         snprintf(sc->mac_addr_str, sizeof(sc->mac_addr_str),
14071                  "%02x:%02x:%02x:%02x:%02x:%02x",
14072                  sc->link_params.mac_addr[0], sc->link_params.mac_addr[1],
14073                  sc->link_params.mac_addr[2], sc->link_params.mac_addr[3],
14074                  sc->link_params.mac_addr[4], sc->link_params.mac_addr[5]);
14075         BLOGD(sc, DBG_LOAD, "Ethernet address: %s\n", sc->mac_addr_str);
14076     }
14077
14078 #if 0
14079     if (!IS_MF(sc) &&
14080         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14081          PORT_FEAT_CFG_STORAGE_PERSONALITY_FCOE)) {
14082         sc->flags |= BXE_NO_ISCSI;
14083     }
14084     if (!IS_MF(sc) &&
14085         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14086          PORT_FEAT_CFG_STORAGE_PERSONALITY_ISCSI)) {
14087         sc->flags |= BXE_NO_FCOE_FLAG;
14088     }
14089 #endif
14090
14091     return (0);
14092 }
14093
14094 static void
14095 bxe_get_tunable_params(struct bxe_softc *sc)
14096 {
14097     /* sanity checks */
14098
14099     if ((bxe_interrupt_mode != INTR_MODE_INTX) &&
14100         (bxe_interrupt_mode != INTR_MODE_MSI)  &&
14101         (bxe_interrupt_mode != INTR_MODE_MSIX)) {
14102         BLOGW(sc, "invalid interrupt_mode value (%d)\n", bxe_interrupt_mode);
14103         bxe_interrupt_mode = INTR_MODE_MSIX;
14104     }
14105
14106     if ((bxe_queue_count < 0) || (bxe_queue_count > MAX_RSS_CHAINS)) {
14107         BLOGW(sc, "invalid queue_count value (%d)\n", bxe_queue_count);
14108         bxe_queue_count = 0;
14109     }
14110
14111     if ((bxe_max_rx_bufs < 1) || (bxe_max_rx_bufs > RX_BD_USABLE)) {
14112         if (bxe_max_rx_bufs == 0) {
14113             bxe_max_rx_bufs = RX_BD_USABLE;
14114         } else {
14115             BLOGW(sc, "invalid max_rx_bufs (%d)\n", bxe_max_rx_bufs);
14116             bxe_max_rx_bufs = 2048;
14117         }
14118     }
14119
14120     if ((bxe_hc_rx_ticks < 1) || (bxe_hc_rx_ticks > 100)) {
14121         BLOGW(sc, "invalid hc_rx_ticks (%d)\n", bxe_hc_rx_ticks);
14122         bxe_hc_rx_ticks = 25;
14123     }
14124
14125     if ((bxe_hc_tx_ticks < 1) || (bxe_hc_tx_ticks > 100)) {
14126         BLOGW(sc, "invalid hc_tx_ticks (%d)\n", bxe_hc_tx_ticks);
14127         bxe_hc_tx_ticks = 50;
14128     }
14129
14130     if (bxe_max_aggregation_size == 0) {
14131         bxe_max_aggregation_size = TPA_AGG_SIZE;
14132     }
14133
14134     if (bxe_max_aggregation_size > 0xffff) {
14135         BLOGW(sc, "invalid max_aggregation_size (%d)\n",
14136               bxe_max_aggregation_size);
14137         bxe_max_aggregation_size = TPA_AGG_SIZE;
14138     }
14139
14140     if ((bxe_mrrs < -1) || (bxe_mrrs > 3)) {
14141         BLOGW(sc, "invalid mrrs (%d)\n", bxe_mrrs);
14142         bxe_mrrs = -1;
14143     }
14144
14145     if ((bxe_autogreeen < 0) || (bxe_autogreeen > 2)) {
14146         BLOGW(sc, "invalid autogreeen (%d)\n", bxe_autogreeen);
14147         bxe_autogreeen = 0;
14148     }
14149
14150     if ((bxe_udp_rss < 0) || (bxe_udp_rss > 1)) {
14151         BLOGW(sc, "invalid udp_rss (%d)\n", bxe_udp_rss);
14152         bxe_udp_rss = 0;
14153     }
14154
14155     /* pull in user settings */
14156
14157     sc->interrupt_mode       = bxe_interrupt_mode;
14158     sc->max_rx_bufs          = bxe_max_rx_bufs;
14159     sc->hc_rx_ticks          = bxe_hc_rx_ticks;
14160     sc->hc_tx_ticks          = bxe_hc_tx_ticks;
14161     sc->max_aggregation_size = bxe_max_aggregation_size;
14162     sc->mrrs                 = bxe_mrrs;
14163     sc->autogreeen           = bxe_autogreeen;
14164     sc->udp_rss              = bxe_udp_rss;
14165
14166     if (bxe_interrupt_mode == INTR_MODE_INTX) {
14167         sc->num_queues = 1;
14168     } else { /* INTR_MODE_MSI or INTR_MODE_MSIX */
14169         sc->num_queues =
14170             min((bxe_queue_count ? bxe_queue_count : mp_ncpus),
14171                 MAX_RSS_CHAINS);
14172         if (sc->num_queues > mp_ncpus) {
14173             sc->num_queues = mp_ncpus;
14174         }
14175     }
14176
14177     BLOGD(sc, DBG_LOAD,
14178           "User Config: "
14179           "debug=0x%lx "
14180           "interrupt_mode=%d "
14181           "queue_count=%d "
14182           "hc_rx_ticks=%d "
14183           "hc_tx_ticks=%d "
14184           "rx_budget=%d "
14185           "max_aggregation_size=%d "
14186           "mrrs=%d "
14187           "autogreeen=%d "
14188           "udp_rss=%d\n",
14189           bxe_debug,
14190           sc->interrupt_mode,
14191           sc->num_queues,
14192           sc->hc_rx_ticks,
14193           sc->hc_tx_ticks,
14194           bxe_rx_budget,
14195           sc->max_aggregation_size,
14196           sc->mrrs,
14197           sc->autogreeen,
14198           sc->udp_rss);
14199 }
14200
14201 static void
14202 bxe_media_detect(struct bxe_softc *sc)
14203 {
14204     uint32_t phy_idx = bxe_get_cur_phy_idx(sc);
14205     switch (sc->link_params.phy[phy_idx].media_type) {
14206     case ELINK_ETH_PHY_SFPP_10G_FIBER:
14207     case ELINK_ETH_PHY_XFP_FIBER:
14208         BLOGI(sc, "Found 10Gb Fiber media.\n");
14209         sc->media = IFM_10G_SR;
14210         break;
14211     case ELINK_ETH_PHY_SFP_1G_FIBER:
14212         BLOGI(sc, "Found 1Gb Fiber media.\n");
14213         sc->media = IFM_1000_SX;
14214         break;
14215     case ELINK_ETH_PHY_KR:
14216     case ELINK_ETH_PHY_CX4:
14217         BLOGI(sc, "Found 10GBase-CX4 media.\n");
14218         sc->media = IFM_10G_CX4;
14219         break;
14220     case ELINK_ETH_PHY_DA_TWINAX:
14221         BLOGI(sc, "Found 10Gb Twinax media.\n");
14222         sc->media = IFM_10G_TWINAX;
14223         break;
14224     case ELINK_ETH_PHY_BASE_T:
14225         if (sc->link_params.speed_cap_mask[0] &
14226             PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
14227             BLOGI(sc, "Found 10GBase-T media.\n");
14228             sc->media = IFM_10G_T;
14229         } else {
14230             BLOGI(sc, "Found 1000Base-T media.\n");
14231             sc->media = IFM_1000_T;
14232         }
14233         break;
14234     case ELINK_ETH_PHY_NOT_PRESENT:
14235         BLOGI(sc, "Media not present.\n");
14236         sc->media = 0;
14237         break;
14238     case ELINK_ETH_PHY_UNSPECIFIED:
14239     default:
14240         BLOGI(sc, "Unknown media!\n");
14241         sc->media = 0;
14242         break;
14243     }
14244 }
14245
14246 #define GET_FIELD(value, fname)                     \
14247     (((value) & (fname##_MASK)) >> (fname##_SHIFT))
14248 #define IGU_FID(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_FID)
14249 #define IGU_VEC(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_VECTOR)
14250
14251 static int
14252 bxe_get_igu_cam_info(struct bxe_softc *sc)
14253 {
14254     int pfid = SC_FUNC(sc);
14255     int igu_sb_id;
14256     uint32_t val;
14257     uint8_t fid, igu_sb_cnt = 0;
14258
14259     sc->igu_base_sb = 0xff;
14260
14261     if (CHIP_INT_MODE_IS_BC(sc)) {
14262         int vn = SC_VN(sc);
14263         igu_sb_cnt = sc->igu_sb_cnt;
14264         sc->igu_base_sb = ((CHIP_IS_MODE_4_PORT(sc) ? pfid : vn) *
14265                            FP_SB_MAX_E1x);
14266         sc->igu_dsb_id = (E1HVN_MAX * FP_SB_MAX_E1x +
14267                           (CHIP_IS_MODE_4_PORT(sc) ? pfid : vn));
14268         return (0);
14269     }
14270
14271     /* IGU in normal mode - read CAM */
14272     for (igu_sb_id = 0;
14273          igu_sb_id < IGU_REG_MAPPING_MEMORY_SIZE;
14274          igu_sb_id++) {
14275         val = REG_RD(sc, IGU_REG_MAPPING_MEMORY + igu_sb_id * 4);
14276         if (!(val & IGU_REG_MAPPING_MEMORY_VALID)) {
14277             continue;
14278         }
14279         fid = IGU_FID(val);
14280         if ((fid & IGU_FID_ENCODE_IS_PF)) {
14281             if ((fid & IGU_FID_PF_NUM_MASK) != pfid) {
14282                 continue;
14283             }
14284             if (IGU_VEC(val) == 0) {
14285                 /* default status block */
14286                 sc->igu_dsb_id = igu_sb_id;
14287             } else {
14288                 if (sc->igu_base_sb == 0xff) {
14289                     sc->igu_base_sb = igu_sb_id;
14290                 }
14291                 igu_sb_cnt++;
14292             }
14293         }
14294     }
14295
14296     /*
14297      * Due to new PF resource allocation by MFW T7.4 and above, it's optional
14298      * that number of CAM entries will not be equal to the value advertised in
14299      * PCI. Driver should use the minimal value of both as the actual status
14300      * block count
14301      */
14302     sc->igu_sb_cnt = min(sc->igu_sb_cnt, igu_sb_cnt);
14303
14304     if (igu_sb_cnt == 0) {
14305         BLOGE(sc, "CAM configuration error\n");
14306         return (-1);
14307     }
14308
14309     return (0);
14310 }
14311
14312 /*
14313  * Gather various information from the device config space, the device itself,
14314  * shmem, and the user input.
14315  */
14316 static int
14317 bxe_get_device_info(struct bxe_softc *sc)
14318 {
14319     uint32_t val;
14320     int rc;
14321
14322     /* Get the data for the device */
14323     sc->devinfo.vendor_id    = pci_get_vendor(sc->dev);
14324     sc->devinfo.device_id    = pci_get_device(sc->dev);
14325     sc->devinfo.subvendor_id = pci_get_subvendor(sc->dev);
14326     sc->devinfo.subdevice_id = pci_get_subdevice(sc->dev);
14327
14328     /* get the chip revision (chip metal comes from pci config space) */
14329     sc->devinfo.chip_id     =
14330     sc->link_params.chip_id =
14331         (((REG_RD(sc, MISC_REG_CHIP_NUM)                   & 0xffff) << 16) |
14332          ((REG_RD(sc, MISC_REG_CHIP_REV)                   & 0xf)    << 12) |
14333          (((REG_RD(sc, PCICFG_OFFSET + PCI_ID_VAL3) >> 24) & 0xf)    << 4)  |
14334          ((REG_RD(sc, MISC_REG_BOND_ID)                    & 0xf)    << 0));
14335
14336     /* force 57811 according to MISC register */
14337     if (REG_RD(sc, MISC_REG_CHIP_TYPE) & MISC_REG_CHIP_TYPE_57811_MASK) {
14338         if (CHIP_IS_57810(sc)) {
14339             sc->devinfo.chip_id = ((CHIP_NUM_57811 << 16) |
14340                                    (sc->devinfo.chip_id & 0x0000ffff));
14341         } else if (CHIP_IS_57810_MF(sc)) {
14342             sc->devinfo.chip_id = ((CHIP_NUM_57811_MF << 16) |
14343                                    (sc->devinfo.chip_id & 0x0000ffff));
14344         }
14345         sc->devinfo.chip_id |= 0x1;
14346     }
14347
14348     BLOGD(sc, DBG_LOAD,
14349           "chip_id=0x%08x (num=0x%04x rev=0x%01x metal=0x%02x bond=0x%01x)\n",
14350           sc->devinfo.chip_id,
14351           ((sc->devinfo.chip_id >> 16) & 0xffff),
14352           ((sc->devinfo.chip_id >> 12) & 0xf),
14353           ((sc->devinfo.chip_id >>  4) & 0xff),
14354           ((sc->devinfo.chip_id >>  0) & 0xf));
14355
14356     val = (REG_RD(sc, 0x2874) & 0x55);
14357     if ((sc->devinfo.chip_id & 0x1) ||
14358         (CHIP_IS_E1(sc) && val) ||
14359         (CHIP_IS_E1H(sc) && (val == 0x55))) {
14360         sc->flags |= BXE_ONE_PORT_FLAG;
14361         BLOGD(sc, DBG_LOAD, "single port device\n");
14362     }
14363
14364     /* set the doorbell size */
14365     sc->doorbell_size = (1 << BXE_DB_SHIFT);
14366
14367     /* determine whether the device is in 2 port or 4 port mode */
14368     sc->devinfo.chip_port_mode = CHIP_PORT_MODE_NONE; /* E1 & E1h*/
14369     if (CHIP_IS_E2E3(sc)) {
14370         /*
14371          * Read port4mode_en_ovwr[0]:
14372          *   If 1, four port mode is in port4mode_en_ovwr[1].
14373          *   If 0, four port mode is in port4mode_en[0].
14374          */
14375         val = REG_RD(sc, MISC_REG_PORT4MODE_EN_OVWR);
14376         if (val & 1) {
14377             val = ((val >> 1) & 1);
14378         } else {
14379             val = REG_RD(sc, MISC_REG_PORT4MODE_EN);
14380         }
14381
14382         sc->devinfo.chip_port_mode =
14383             (val) ? CHIP_4_PORT_MODE : CHIP_2_PORT_MODE;
14384
14385         BLOGD(sc, DBG_LOAD, "Port mode = %s\n", (val) ? "4" : "2");
14386     }
14387
14388     /* get the function and path info for the device */
14389     bxe_get_function_num(sc);
14390
14391     /* get the shared memory base address */
14392     sc->devinfo.shmem_base     =
14393     sc->link_params.shmem_base =
14394         REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
14395     sc->devinfo.shmem2_base =
14396         REG_RD(sc, (SC_PATH(sc) ? MISC_REG_GENERIC_CR_1 :
14397                                   MISC_REG_GENERIC_CR_0));
14398
14399     BLOGD(sc, DBG_LOAD, "shmem_base=0x%08x, shmem2_base=0x%08x\n",
14400           sc->devinfo.shmem_base, sc->devinfo.shmem2_base);
14401
14402     if (!sc->devinfo.shmem_base) {
14403         /* this should ONLY prevent upcoming shmem reads */
14404         BLOGI(sc, "MCP not active\n");
14405         sc->flags |= BXE_NO_MCP_FLAG;
14406         return (0);
14407     }
14408
14409     /* make sure the shared memory contents are valid */
14410     val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
14411     if ((val & (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) !=
14412         (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) {
14413         BLOGE(sc, "Invalid SHMEM validity signature: 0x%08x\n", val);
14414         return (0);
14415     }
14416     BLOGD(sc, DBG_LOAD, "Valid SHMEM validity signature: 0x%08x\n", val);
14417
14418     /* get the bootcode version */
14419     sc->devinfo.bc_ver = SHMEM_RD(sc, dev_info.bc_rev);
14420     snprintf(sc->devinfo.bc_ver_str,
14421              sizeof(sc->devinfo.bc_ver_str),
14422              "%d.%d.%d",
14423              ((sc->devinfo.bc_ver >> 24) & 0xff),
14424              ((sc->devinfo.bc_ver >> 16) & 0xff),
14425              ((sc->devinfo.bc_ver >>  8) & 0xff));
14426     BLOGD(sc, DBG_LOAD, "Bootcode version: %s\n", sc->devinfo.bc_ver_str);
14427
14428     /* get the bootcode shmem address */
14429     sc->devinfo.mf_cfg_base = bxe_get_shmem_mf_cfg_base(sc);
14430     BLOGD(sc, DBG_LOAD, "mf_cfg_base=0x08%x \n", sc->devinfo.mf_cfg_base);
14431
14432     /* clean indirect addresses as they're not used */
14433     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
14434     if (IS_PF(sc)) {
14435         REG_WR(sc, PXP2_REG_PGL_ADDR_88_F0, 0);
14436         REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F0, 0);
14437         REG_WR(sc, PXP2_REG_PGL_ADDR_90_F0, 0);
14438         REG_WR(sc, PXP2_REG_PGL_ADDR_94_F0, 0);
14439         if (CHIP_IS_E1x(sc)) {
14440             REG_WR(sc, PXP2_REG_PGL_ADDR_88_F1, 0);
14441             REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F1, 0);
14442             REG_WR(sc, PXP2_REG_PGL_ADDR_90_F1, 0);
14443             REG_WR(sc, PXP2_REG_PGL_ADDR_94_F1, 0);
14444         }
14445
14446         /*
14447          * Enable internal target-read (in case we are probed after PF
14448          * FLR). Must be done prior to any BAR read access. Only for
14449          * 57712 and up
14450          */
14451         if (!CHIP_IS_E1x(sc)) {
14452             REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
14453         }
14454     }
14455
14456     /* get the nvram size */
14457     val = REG_RD(sc, MCP_REG_MCPR_NVM_CFG4);
14458     sc->devinfo.flash_size =
14459         (NVRAM_1MB_SIZE << (val & MCPR_NVM_CFG4_FLASH_SIZE));
14460     BLOGD(sc, DBG_LOAD, "nvram flash size: %d\n", sc->devinfo.flash_size);
14461
14462     /* get PCI capabilites */
14463     bxe_probe_pci_caps(sc);
14464
14465     bxe_set_power_state(sc, PCI_PM_D0);
14466
14467     /* get various configuration parameters from shmem */
14468     bxe_get_shmem_info(sc);
14469
14470     if (sc->devinfo.pcie_msix_cap_reg != 0) {
14471         val = pci_read_config(sc->dev,
14472                               (sc->devinfo.pcie_msix_cap_reg +
14473                                PCIR_MSIX_CTRL),
14474                               2);
14475         sc->igu_sb_cnt = (val & PCIM_MSIXCTRL_TABLE_SIZE);
14476     } else {
14477         sc->igu_sb_cnt = 1;
14478     }
14479
14480     sc->igu_base_addr = BAR_IGU_INTMEM;
14481
14482     /* initialize IGU parameters */
14483     if (CHIP_IS_E1x(sc)) {
14484         sc->devinfo.int_block = INT_BLOCK_HC;
14485         sc->igu_dsb_id = DEF_SB_IGU_ID;
14486         sc->igu_base_sb = 0;
14487     } else {
14488         sc->devinfo.int_block = INT_BLOCK_IGU;
14489
14490         /* do not allow device reset during IGU info preocessing */
14491         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14492
14493         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
14494
14495         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14496             int tout = 5000;
14497
14498             BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode\n");
14499
14500             val &= ~(IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN);
14501             REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION, val);
14502             REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x7f);
14503
14504             while (tout && REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14505                 tout--;
14506                 DELAY(1000);
14507             }
14508
14509             if (REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14510                 BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode failed!!!\n");
14511                 bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14512                 return (-1);
14513             }
14514         }
14515
14516         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14517             BLOGD(sc, DBG_LOAD, "IGU Backward Compatible Mode\n");
14518             sc->devinfo.int_block |= INT_BLOCK_MODE_BW_COMP;
14519         } else {
14520             BLOGD(sc, DBG_LOAD, "IGU Normal Mode\n");
14521         }
14522
14523         rc = bxe_get_igu_cam_info(sc);
14524
14525         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14526
14527         if (rc) {
14528             return (rc);
14529         }
14530     }
14531
14532     /*
14533      * Get base FW non-default (fast path) status block ID. This value is
14534      * used to initialize the fw_sb_id saved on the fp/queue structure to
14535      * determine the id used by the FW.
14536      */
14537     if (CHIP_IS_E1x(sc)) {
14538         sc->base_fw_ndsb = ((SC_PORT(sc) * FP_SB_MAX_E1x) + SC_L_ID(sc));
14539     } else {
14540         /*
14541          * 57712+ - We currently use one FW SB per IGU SB (Rx and Tx of
14542          * the same queue are indicated on the same IGU SB). So we prefer
14543          * FW and IGU SBs to be the same value.
14544          */
14545         sc->base_fw_ndsb = sc->igu_base_sb;
14546     }
14547
14548     BLOGD(sc, DBG_LOAD,
14549           "igu_dsb_id=%d igu_base_sb=%d igu_sb_cnt=%d base_fw_ndsb=%d\n",
14550           sc->igu_dsb_id, sc->igu_base_sb,
14551           sc->igu_sb_cnt, sc->base_fw_ndsb);
14552
14553     elink_phy_probe(&sc->link_params);
14554
14555     return (0);
14556 }
14557
14558 static void
14559 bxe_link_settings_supported(struct bxe_softc *sc,
14560                             uint32_t         switch_cfg)
14561 {
14562     uint32_t cfg_size = 0;
14563     uint32_t idx;
14564     uint8_t port = SC_PORT(sc);
14565
14566     /* aggregation of supported attributes of all external phys */
14567     sc->port.supported[0] = 0;
14568     sc->port.supported[1] = 0;
14569
14570     switch (sc->link_params.num_phys) {
14571     case 1:
14572         sc->port.supported[0] = sc->link_params.phy[ELINK_INT_PHY].supported;
14573         cfg_size = 1;
14574         break;
14575     case 2:
14576         sc->port.supported[0] = sc->link_params.phy[ELINK_EXT_PHY1].supported;
14577         cfg_size = 1;
14578         break;
14579     case 3:
14580         if (sc->link_params.multi_phy_config &
14581             PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
14582             sc->port.supported[1] =
14583                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14584             sc->port.supported[0] =
14585                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14586         } else {
14587             sc->port.supported[0] =
14588                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14589             sc->port.supported[1] =
14590                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14591         }
14592         cfg_size = 2;
14593         break;
14594     }
14595
14596     if (!(sc->port.supported[0] || sc->port.supported[1])) {
14597         BLOGE(sc, "Invalid phy config in NVRAM (PHY1=0x%08x PHY2=0x%08x)\n",
14598               SHMEM_RD(sc,
14599                        dev_info.port_hw_config[port].external_phy_config),
14600               SHMEM_RD(sc,
14601                        dev_info.port_hw_config[port].external_phy_config2));
14602         return;
14603     }
14604
14605     if (CHIP_IS_E3(sc))
14606         sc->port.phy_addr = REG_RD(sc, MISC_REG_WC0_CTRL_PHY_ADDR);
14607     else {
14608         switch (switch_cfg) {
14609         case ELINK_SWITCH_CFG_1G:
14610             sc->port.phy_addr =
14611                 REG_RD(sc, NIG_REG_SERDES0_CTRL_PHY_ADDR + port*0x10);
14612             break;
14613         case ELINK_SWITCH_CFG_10G:
14614             sc->port.phy_addr =
14615                 REG_RD(sc, NIG_REG_XGXS0_CTRL_PHY_ADDR + port*0x18);
14616             break;
14617         default:
14618             BLOGE(sc, "Invalid switch config in link_config=0x%08x\n",
14619                   sc->port.link_config[0]);
14620             return;
14621         }
14622     }
14623
14624     BLOGD(sc, DBG_LOAD, "PHY addr 0x%08x\n", sc->port.phy_addr);
14625
14626     /* mask what we support according to speed_cap_mask per configuration */
14627     for (idx = 0; idx < cfg_size; idx++) {
14628         if (!(sc->link_params.speed_cap_mask[idx] &
14629               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_HALF)) {
14630             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Half;
14631         }
14632
14633         if (!(sc->link_params.speed_cap_mask[idx] &
14634               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_FULL)) {
14635             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Full;
14636         }
14637
14638         if (!(sc->link_params.speed_cap_mask[idx] &
14639               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_HALF)) {
14640             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Half;
14641         }
14642
14643         if (!(sc->link_params.speed_cap_mask[idx] &
14644               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_FULL)) {
14645             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Full;
14646         }
14647
14648         if (!(sc->link_params.speed_cap_mask[idx] &
14649               PORT_HW_CFG_SPEED_CAPABILITY_D0_1G)) {
14650             sc->port.supported[idx] &= ~ELINK_SUPPORTED_1000baseT_Full;
14651         }
14652
14653         if (!(sc->link_params.speed_cap_mask[idx] &
14654               PORT_HW_CFG_SPEED_CAPABILITY_D0_2_5G)) {
14655             sc->port.supported[idx] &= ~ELINK_SUPPORTED_2500baseX_Full;
14656         }
14657
14658         if (!(sc->link_params.speed_cap_mask[idx] &
14659               PORT_HW_CFG_SPEED_CAPABILITY_D0_10G)) {
14660             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10000baseT_Full;
14661         }
14662
14663         if (!(sc->link_params.speed_cap_mask[idx] &
14664               PORT_HW_CFG_SPEED_CAPABILITY_D0_20G)) {
14665             sc->port.supported[idx] &= ~ELINK_SUPPORTED_20000baseKR2_Full;
14666         }
14667     }
14668
14669     BLOGD(sc, DBG_LOAD, "PHY supported 0=0x%08x 1=0x%08x\n",
14670           sc->port.supported[0], sc->port.supported[1]);
14671 }
14672
14673 static void
14674 bxe_link_settings_requested(struct bxe_softc *sc)
14675 {
14676     uint32_t link_config;
14677     uint32_t idx;
14678     uint32_t cfg_size = 0;
14679
14680     sc->port.advertising[0] = 0;
14681     sc->port.advertising[1] = 0;
14682
14683     switch (sc->link_params.num_phys) {
14684     case 1:
14685     case 2:
14686         cfg_size = 1;
14687         break;
14688     case 3:
14689         cfg_size = 2;
14690         break;
14691     }
14692
14693     for (idx = 0; idx < cfg_size; idx++) {
14694         sc->link_params.req_duplex[idx] = DUPLEX_FULL;
14695         link_config = sc->port.link_config[idx];
14696
14697         switch (link_config & PORT_FEATURE_LINK_SPEED_MASK) {
14698         case PORT_FEATURE_LINK_SPEED_AUTO:
14699             if (sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg) {
14700                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14701                 sc->port.advertising[idx] |= sc->port.supported[idx];
14702                 if (sc->link_params.phy[ELINK_EXT_PHY1].type ==
14703                     PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BCM84833)
14704                     sc->port.advertising[idx] |=
14705                         (ELINK_SUPPORTED_100baseT_Half |
14706                          ELINK_SUPPORTED_100baseT_Full);
14707             } else {
14708                 /* force 10G, no AN */
14709                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14710                 sc->port.advertising[idx] |=
14711                     (ADVERTISED_10000baseT_Full | ADVERTISED_FIBRE);
14712                 continue;
14713             }
14714             break;
14715
14716         case PORT_FEATURE_LINK_SPEED_10M_FULL:
14717             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Full) {
14718                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14719                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Full |
14720                                               ADVERTISED_TP);
14721             } else {
14722                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14723                           "speed_cap_mask=0x%08x\n",
14724                       link_config, sc->link_params.speed_cap_mask[idx]);
14725                 return;
14726             }
14727             break;
14728
14729         case PORT_FEATURE_LINK_SPEED_10M_HALF:
14730             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Half) {
14731                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14732                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14733                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Half |
14734                                               ADVERTISED_TP);
14735             } else {
14736                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14737                           "speed_cap_mask=0x%08x\n",
14738                       link_config, sc->link_params.speed_cap_mask[idx]);
14739                 return;
14740             }
14741             break;
14742
14743         case PORT_FEATURE_LINK_SPEED_100M_FULL:
14744             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Full) {
14745                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14746                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Full |
14747                                               ADVERTISED_TP);
14748             } else {
14749                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14750                           "speed_cap_mask=0x%08x\n",
14751                       link_config, sc->link_params.speed_cap_mask[idx]);
14752                 return;
14753             }
14754             break;
14755
14756         case PORT_FEATURE_LINK_SPEED_100M_HALF:
14757             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Half) {
14758                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14759                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14760                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Half |
14761                                               ADVERTISED_TP);
14762             } else {
14763                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14764                           "speed_cap_mask=0x%08x\n",
14765                       link_config, sc->link_params.speed_cap_mask[idx]);
14766                 return;
14767             }
14768             break;
14769
14770         case PORT_FEATURE_LINK_SPEED_1G:
14771             if (sc->port.supported[idx] & ELINK_SUPPORTED_1000baseT_Full) {
14772                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_1000;
14773                 sc->port.advertising[idx] |= (ADVERTISED_1000baseT_Full |
14774                                               ADVERTISED_TP);
14775             } else {
14776                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14777                           "speed_cap_mask=0x%08x\n",
14778                       link_config, sc->link_params.speed_cap_mask[idx]);
14779                 return;
14780             }
14781             break;
14782
14783         case PORT_FEATURE_LINK_SPEED_2_5G:
14784             if (sc->port.supported[idx] & ELINK_SUPPORTED_2500baseX_Full) {
14785                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_2500;
14786                 sc->port.advertising[idx] |= (ADVERTISED_2500baseX_Full |
14787                                               ADVERTISED_TP);
14788             } else {
14789                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14790                           "speed_cap_mask=0x%08x\n",
14791                       link_config, sc->link_params.speed_cap_mask[idx]);
14792                 return;
14793             }
14794             break;
14795
14796         case PORT_FEATURE_LINK_SPEED_10G_CX4:
14797             if (sc->port.supported[idx] & ELINK_SUPPORTED_10000baseT_Full) {
14798                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14799                 sc->port.advertising[idx] |= (ADVERTISED_10000baseT_Full |
14800                                               ADVERTISED_FIBRE);
14801             } else {
14802                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14803                           "speed_cap_mask=0x%08x\n",
14804                       link_config, sc->link_params.speed_cap_mask[idx]);
14805                 return;
14806             }
14807             break;
14808
14809         case PORT_FEATURE_LINK_SPEED_20G:
14810             sc->link_params.req_line_speed[idx] = ELINK_SPEED_20000;
14811             break;
14812
14813         default:
14814             BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14815                       "speed_cap_mask=0x%08x\n",
14816                   link_config, sc->link_params.speed_cap_mask[idx]);
14817             sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14818             sc->port.advertising[idx] = sc->port.supported[idx];
14819             break;
14820         }
14821
14822         sc->link_params.req_flow_ctrl[idx] =
14823             (link_config & PORT_FEATURE_FLOW_CONTROL_MASK);
14824
14825         if (sc->link_params.req_flow_ctrl[idx] == ELINK_FLOW_CTRL_AUTO) {
14826             if (!(sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg)) {
14827                 sc->link_params.req_flow_ctrl[idx] = ELINK_FLOW_CTRL_NONE;
14828             } else {
14829                 bxe_set_requested_fc(sc);
14830             }
14831         }
14832
14833         BLOGD(sc, DBG_LOAD, "req_line_speed=%d req_duplex=%d "
14834                             "req_flow_ctrl=0x%x advertising=0x%x\n",
14835               sc->link_params.req_line_speed[idx],
14836               sc->link_params.req_duplex[idx],
14837               sc->link_params.req_flow_ctrl[idx],
14838               sc->port.advertising[idx]);
14839     }
14840 }
14841
14842 static void
14843 bxe_get_phy_info(struct bxe_softc *sc)
14844 {
14845     uint8_t port = SC_PORT(sc);
14846     uint32_t config = sc->port.config;
14847     uint32_t eee_mode;
14848
14849     /* shmem data already read in bxe_get_shmem_info() */
14850
14851     BLOGD(sc, DBG_LOAD, "lane_config=0x%08x speed_cap_mask0=0x%08x "
14852                         "link_config0=0x%08x\n",
14853                sc->link_params.lane_config,
14854                sc->link_params.speed_cap_mask[0],
14855                sc->port.link_config[0]);
14856
14857     bxe_link_settings_supported(sc, sc->link_params.switch_cfg);
14858     bxe_link_settings_requested(sc);
14859
14860     if (sc->autogreeen == AUTO_GREEN_FORCE_ON) {
14861         sc->link_params.feature_config_flags |=
14862             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14863     } else if (sc->autogreeen == AUTO_GREEN_FORCE_OFF) {
14864         sc->link_params.feature_config_flags &=
14865             ~ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14866     } else if (config & PORT_FEAT_CFG_AUTOGREEEN_ENABLED) {
14867         sc->link_params.feature_config_flags |=
14868             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14869     }
14870
14871     /* configure link feature according to nvram value */
14872     eee_mode =
14873         (((SHMEM_RD(sc, dev_info.port_feature_config[port].eee_power_mode)) &
14874           PORT_FEAT_CFG_EEE_POWER_MODE_MASK) >>
14875          PORT_FEAT_CFG_EEE_POWER_MODE_SHIFT);
14876     if (eee_mode != PORT_FEAT_CFG_EEE_POWER_MODE_DISABLED) {
14877         sc->link_params.eee_mode = (ELINK_EEE_MODE_ADV_LPI |
14878                                     ELINK_EEE_MODE_ENABLE_LPI |
14879                                     ELINK_EEE_MODE_OUTPUT_TIME);
14880     } else {
14881         sc->link_params.eee_mode = 0;
14882     }
14883
14884     /* get the media type */
14885     bxe_media_detect(sc);
14886 }
14887
14888 static void
14889 bxe_get_params(struct bxe_softc *sc)
14890 {
14891     /* get user tunable params */
14892     bxe_get_tunable_params(sc);
14893
14894     /* select the RX and TX ring sizes */
14895     sc->tx_ring_size = TX_BD_USABLE;
14896     sc->rx_ring_size = RX_BD_USABLE;
14897
14898     /* XXX disable WoL */
14899     sc->wol = 0;
14900 }
14901
14902 static void
14903 bxe_set_modes_bitmap(struct bxe_softc *sc)
14904 {
14905     uint32_t flags = 0;
14906
14907     if (CHIP_REV_IS_FPGA(sc)) {
14908         SET_FLAGS(flags, MODE_FPGA);
14909     } else if (CHIP_REV_IS_EMUL(sc)) {
14910         SET_FLAGS(flags, MODE_EMUL);
14911     } else {
14912         SET_FLAGS(flags, MODE_ASIC);
14913     }
14914
14915     if (CHIP_IS_MODE_4_PORT(sc)) {
14916         SET_FLAGS(flags, MODE_PORT4);
14917     } else {
14918         SET_FLAGS(flags, MODE_PORT2);
14919     }
14920
14921     if (CHIP_IS_E2(sc)) {
14922         SET_FLAGS(flags, MODE_E2);
14923     } else if (CHIP_IS_E3(sc)) {
14924         SET_FLAGS(flags, MODE_E3);
14925         if (CHIP_REV(sc) == CHIP_REV_Ax) {
14926             SET_FLAGS(flags, MODE_E3_A0);
14927         } else /*if (CHIP_REV(sc) == CHIP_REV_Bx)*/ {
14928             SET_FLAGS(flags, MODE_E3_B0 | MODE_COS3);
14929         }
14930     }
14931
14932     if (IS_MF(sc)) {
14933         SET_FLAGS(flags, MODE_MF);
14934         switch (sc->devinfo.mf_info.mf_mode) {
14935         case MULTI_FUNCTION_SD:
14936             SET_FLAGS(flags, MODE_MF_SD);
14937             break;
14938         case MULTI_FUNCTION_SI:
14939             SET_FLAGS(flags, MODE_MF_SI);
14940             break;
14941         case MULTI_FUNCTION_AFEX:
14942             SET_FLAGS(flags, MODE_MF_AFEX);
14943             break;
14944         }
14945     } else {
14946         SET_FLAGS(flags, MODE_SF);
14947     }
14948
14949 #if defined(__LITTLE_ENDIAN)
14950     SET_FLAGS(flags, MODE_LITTLE_ENDIAN);
14951 #else /* __BIG_ENDIAN */
14952     SET_FLAGS(flags, MODE_BIG_ENDIAN);
14953 #endif
14954
14955     INIT_MODE_FLAGS(sc) = flags;
14956 }
14957
14958 static int
14959 bxe_alloc_hsi_mem(struct bxe_softc *sc)
14960 {
14961     struct bxe_fastpath *fp;
14962     bus_addr_t busaddr;
14963     int max_agg_queues;
14964     int max_segments;
14965     bus_size_t max_size;
14966     bus_size_t max_seg_size;
14967     char buf[32];
14968     int rc;
14969     int i, j;
14970
14971     /* XXX zero out all vars here and call bxe_alloc_hsi_mem on error */
14972
14973     /* allocate the parent bus DMA tag */
14974     rc = bus_dma_tag_create(bus_get_dma_tag(sc->dev), /* parent tag */
14975                             1,                        /* alignment */
14976                             0,                        /* boundary limit */
14977                             BUS_SPACE_MAXADDR,        /* restricted low */
14978                             BUS_SPACE_MAXADDR,        /* restricted hi */
14979                             NULL,                     /* addr filter() */
14980                             NULL,                     /* addr filter() arg */
14981                             BUS_SPACE_MAXSIZE_32BIT,  /* max map size */
14982                             BUS_SPACE_UNRESTRICTED,   /* num discontinuous */
14983                             BUS_SPACE_MAXSIZE_32BIT,  /* max seg size */
14984                             0,                        /* flags */
14985                             NULL,                     /* lock() */
14986                             NULL,                     /* lock() arg */
14987                             &sc->parent_dma_tag);     /* returned dma tag */
14988     if (rc != 0) {
14989         BLOGE(sc, "Failed to alloc parent DMA tag (%d)!\n", rc);
14990         return (1);
14991     }
14992
14993     /************************/
14994     /* DEFAULT STATUS BLOCK */
14995     /************************/
14996
14997     if (bxe_dma_alloc(sc, sizeof(struct host_sp_status_block),
14998                       &sc->def_sb_dma, "default status block") != 0) {
14999         /* XXX */
15000         bus_dma_tag_destroy(sc->parent_dma_tag);
15001         return (1);
15002     }
15003
15004     sc->def_sb = (struct host_sp_status_block *)sc->def_sb_dma.vaddr;
15005
15006     /***************/
15007     /* EVENT QUEUE */
15008     /***************/
15009
15010     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15011                       &sc->eq_dma, "event queue") != 0) {
15012         /* XXX */
15013         bxe_dma_free(sc, &sc->def_sb_dma);
15014         sc->def_sb = NULL;
15015         bus_dma_tag_destroy(sc->parent_dma_tag);
15016         return (1);
15017     }
15018
15019     sc->eq = (union event_ring_elem * )sc->eq_dma.vaddr;
15020
15021     /*************/
15022     /* SLOW PATH */
15023     /*************/
15024
15025     if (bxe_dma_alloc(sc, sizeof(struct bxe_slowpath),
15026                       &sc->sp_dma, "slow path") != 0) {
15027         /* XXX */
15028         bxe_dma_free(sc, &sc->eq_dma);
15029         sc->eq = NULL;
15030         bxe_dma_free(sc, &sc->def_sb_dma);
15031         sc->def_sb = NULL;
15032         bus_dma_tag_destroy(sc->parent_dma_tag);
15033         return (1);
15034     }
15035
15036     sc->sp = (struct bxe_slowpath *)sc->sp_dma.vaddr;
15037
15038     /*******************/
15039     /* SLOW PATH QUEUE */
15040     /*******************/
15041
15042     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15043                       &sc->spq_dma, "slow path queue") != 0) {
15044         /* XXX */
15045         bxe_dma_free(sc, &sc->sp_dma);
15046         sc->sp = NULL;
15047         bxe_dma_free(sc, &sc->eq_dma);
15048         sc->eq = NULL;
15049         bxe_dma_free(sc, &sc->def_sb_dma);
15050         sc->def_sb = NULL;
15051         bus_dma_tag_destroy(sc->parent_dma_tag);
15052         return (1);
15053     }
15054
15055     sc->spq = (struct eth_spe *)sc->spq_dma.vaddr;
15056
15057     /***************************/
15058     /* FW DECOMPRESSION BUFFER */
15059     /***************************/
15060
15061     if (bxe_dma_alloc(sc, FW_BUF_SIZE, &sc->gz_buf_dma,
15062                       "fw decompression buffer") != 0) {
15063         /* XXX */
15064         bxe_dma_free(sc, &sc->spq_dma);
15065         sc->spq = NULL;
15066         bxe_dma_free(sc, &sc->sp_dma);
15067         sc->sp = NULL;
15068         bxe_dma_free(sc, &sc->eq_dma);
15069         sc->eq = NULL;
15070         bxe_dma_free(sc, &sc->def_sb_dma);
15071         sc->def_sb = NULL;
15072         bus_dma_tag_destroy(sc->parent_dma_tag);
15073         return (1);
15074     }
15075
15076     sc->gz_buf = (void *)sc->gz_buf_dma.vaddr;
15077
15078     if ((sc->gz_strm =
15079          malloc(sizeof(*sc->gz_strm), M_DEVBUF, M_NOWAIT)) == NULL) {
15080         /* XXX */
15081         bxe_dma_free(sc, &sc->gz_buf_dma);
15082         sc->gz_buf = NULL;
15083         bxe_dma_free(sc, &sc->spq_dma);
15084         sc->spq = NULL;
15085         bxe_dma_free(sc, &sc->sp_dma);
15086         sc->sp = NULL;
15087         bxe_dma_free(sc, &sc->eq_dma);
15088         sc->eq = NULL;
15089         bxe_dma_free(sc, &sc->def_sb_dma);
15090         sc->def_sb = NULL;
15091         bus_dma_tag_destroy(sc->parent_dma_tag);
15092         return (1);
15093     }
15094
15095     /*************/
15096     /* FASTPATHS */
15097     /*************/
15098
15099     /* allocate DMA memory for each fastpath structure */
15100     for (i = 0; i < sc->num_queues; i++) {
15101         fp = &sc->fp[i];
15102         fp->sc    = sc;
15103         fp->index = i;
15104
15105         /*******************/
15106         /* FP STATUS BLOCK */
15107         /*******************/
15108
15109         snprintf(buf, sizeof(buf), "fp %d status block", i);
15110         if (bxe_dma_alloc(sc, sizeof(union bxe_host_hc_status_block),
15111                           &fp->sb_dma, buf) != 0) {
15112             /* XXX unwind and free previous fastpath allocations */
15113             BLOGE(sc, "Failed to alloc %s\n", buf);
15114             return (1);
15115         } else {
15116             if (CHIP_IS_E2E3(sc)) {
15117                 fp->status_block.e2_sb =
15118                     (struct host_hc_status_block_e2 *)fp->sb_dma.vaddr;
15119             } else {
15120                 fp->status_block.e1x_sb =
15121                     (struct host_hc_status_block_e1x *)fp->sb_dma.vaddr;
15122             }
15123         }
15124
15125         /******************/
15126         /* FP TX BD CHAIN */
15127         /******************/
15128
15129         snprintf(buf, sizeof(buf), "fp %d tx bd chain", i);
15130         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * TX_BD_NUM_PAGES),
15131                           &fp->tx_dma, buf) != 0) {
15132             /* XXX unwind and free previous fastpath allocations */
15133             BLOGE(sc, "Failed to alloc %s\n", buf);
15134             return (1);
15135         } else {
15136             fp->tx_chain = (union eth_tx_bd_types *)fp->tx_dma.vaddr;
15137         }
15138
15139         /* link together the tx bd chain pages */
15140         for (j = 1; j <= TX_BD_NUM_PAGES; j++) {
15141             /* index into the tx bd chain array to last entry per page */
15142             struct eth_tx_next_bd *tx_next_bd =
15143                 &fp->tx_chain[TX_BD_TOTAL_PER_PAGE * j - 1].next_bd;
15144             /* point to the next page and wrap from last page */
15145             busaddr = (fp->tx_dma.paddr +
15146                        (BCM_PAGE_SIZE * (j % TX_BD_NUM_PAGES)));
15147             tx_next_bd->addr_hi = htole32(U64_HI(busaddr));
15148             tx_next_bd->addr_lo = htole32(U64_LO(busaddr));
15149         }
15150
15151         /******************/
15152         /* FP RX BD CHAIN */
15153         /******************/
15154
15155         snprintf(buf, sizeof(buf), "fp %d rx bd chain", i);
15156         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_BD_NUM_PAGES),
15157                           &fp->rx_dma, buf) != 0) {
15158             /* XXX unwind and free previous fastpath allocations */
15159             BLOGE(sc, "Failed to alloc %s\n", buf);
15160             return (1);
15161         } else {
15162             fp->rx_chain = (struct eth_rx_bd *)fp->rx_dma.vaddr;
15163         }
15164
15165         /* link together the rx bd chain pages */
15166         for (j = 1; j <= RX_BD_NUM_PAGES; j++) {
15167             /* index into the rx bd chain array to last entry per page */
15168             struct eth_rx_bd *rx_bd =
15169                 &fp->rx_chain[RX_BD_TOTAL_PER_PAGE * j - 2];
15170             /* point to the next page and wrap from last page */
15171             busaddr = (fp->rx_dma.paddr +
15172                        (BCM_PAGE_SIZE * (j % RX_BD_NUM_PAGES)));
15173             rx_bd->addr_hi = htole32(U64_HI(busaddr));
15174             rx_bd->addr_lo = htole32(U64_LO(busaddr));
15175         }
15176
15177         /*******************/
15178         /* FP RX RCQ CHAIN */
15179         /*******************/
15180
15181         snprintf(buf, sizeof(buf), "fp %d rcq chain", i);
15182         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RCQ_NUM_PAGES),
15183                           &fp->rcq_dma, buf) != 0) {
15184             /* XXX unwind and free previous fastpath allocations */
15185             BLOGE(sc, "Failed to alloc %s\n", buf);
15186             return (1);
15187         } else {
15188             fp->rcq_chain = (union eth_rx_cqe *)fp->rcq_dma.vaddr;
15189         }
15190
15191         /* link together the rcq chain pages */
15192         for (j = 1; j <= RCQ_NUM_PAGES; j++) {
15193             /* index into the rcq chain array to last entry per page */
15194             struct eth_rx_cqe_next_page *rx_cqe_next =
15195                 (struct eth_rx_cqe_next_page *)
15196                 &fp->rcq_chain[RCQ_TOTAL_PER_PAGE * j - 1];
15197             /* point to the next page and wrap from last page */
15198             busaddr = (fp->rcq_dma.paddr +
15199                        (BCM_PAGE_SIZE * (j % RCQ_NUM_PAGES)));
15200             rx_cqe_next->addr_hi = htole32(U64_HI(busaddr));
15201             rx_cqe_next->addr_lo = htole32(U64_LO(busaddr));
15202         }
15203
15204         /*******************/
15205         /* FP RX SGE CHAIN */
15206         /*******************/
15207
15208         snprintf(buf, sizeof(buf), "fp %d sge chain", i);
15209         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_SGE_NUM_PAGES),
15210                           &fp->rx_sge_dma, buf) != 0) {
15211             /* XXX unwind and free previous fastpath allocations */
15212             BLOGE(sc, "Failed to alloc %s\n", buf);
15213             return (1);
15214         } else {
15215             fp->rx_sge_chain = (struct eth_rx_sge *)fp->rx_sge_dma.vaddr;
15216         }
15217
15218         /* link together the sge chain pages */
15219         for (j = 1; j <= RX_SGE_NUM_PAGES; j++) {
15220             /* index into the rcq chain array to last entry per page */
15221             struct eth_rx_sge *rx_sge =
15222                 &fp->rx_sge_chain[RX_SGE_TOTAL_PER_PAGE * j - 2];
15223             /* point to the next page and wrap from last page */
15224             busaddr = (fp->rx_sge_dma.paddr +
15225                        (BCM_PAGE_SIZE * (j % RX_SGE_NUM_PAGES)));
15226             rx_sge->addr_hi = htole32(U64_HI(busaddr));
15227             rx_sge->addr_lo = htole32(U64_LO(busaddr));
15228         }
15229
15230         /***********************/
15231         /* FP TX MBUF DMA MAPS */
15232         /***********************/
15233
15234         /* set required sizes before mapping to conserve resources */
15235         if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
15236             max_size     = BXE_TSO_MAX_SIZE;
15237             max_segments = BXE_TSO_MAX_SEGMENTS;
15238             max_seg_size = BXE_TSO_MAX_SEG_SIZE;
15239         } else {
15240             max_size     = (MCLBYTES * BXE_MAX_SEGMENTS);
15241             max_segments = BXE_MAX_SEGMENTS;
15242             max_seg_size = MCLBYTES;
15243         }
15244
15245         /* create a dma tag for the tx mbufs */
15246         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15247                                 1,                  /* alignment */
15248                                 0,                  /* boundary limit */
15249                                 BUS_SPACE_MAXADDR,  /* restricted low */
15250                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15251                                 NULL,               /* addr filter() */
15252                                 NULL,               /* addr filter() arg */
15253                                 max_size,           /* max map size */
15254                                 max_segments,       /* num discontinuous */
15255                                 max_seg_size,       /* max seg size */
15256                                 0,                  /* flags */
15257                                 NULL,               /* lock() */
15258                                 NULL,               /* lock() arg */
15259                                 &fp->tx_mbuf_tag);  /* returned dma tag */
15260         if (rc != 0) {
15261             /* XXX unwind and free previous fastpath allocations */
15262             BLOGE(sc, "Failed to create dma tag for "
15263                       "'fp %d tx mbufs' (%d)\n",
15264                   i, rc);
15265             return (1);
15266         }
15267
15268         /* create dma maps for each of the tx mbuf clusters */
15269         for (j = 0; j < TX_BD_TOTAL; j++) {
15270             if (bus_dmamap_create(fp->tx_mbuf_tag,
15271                                   BUS_DMA_NOWAIT,
15272                                   &fp->tx_mbuf_chain[j].m_map)) {
15273                 /* XXX unwind and free previous fastpath allocations */
15274                 BLOGE(sc, "Failed to create dma map for "
15275                           "'fp %d tx mbuf %d' (%d)\n",
15276                       i, j, rc);
15277                 return (1);
15278             }
15279         }
15280
15281         /***********************/
15282         /* FP RX MBUF DMA MAPS */
15283         /***********************/
15284
15285         /* create a dma tag for the rx mbufs */
15286         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15287                                 1,                  /* alignment */
15288                                 0,                  /* boundary limit */
15289                                 BUS_SPACE_MAXADDR,  /* restricted low */
15290                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15291                                 NULL,               /* addr filter() */
15292                                 NULL,               /* addr filter() arg */
15293                                 MJUM9BYTES,         /* max map size */
15294                                 1,                  /* num discontinuous */
15295                                 MJUM9BYTES,         /* max seg size */
15296                                 0,                  /* flags */
15297                                 NULL,               /* lock() */
15298                                 NULL,               /* lock() arg */
15299                                 &fp->rx_mbuf_tag);  /* returned dma tag */
15300         if (rc != 0) {
15301             /* XXX unwind and free previous fastpath allocations */
15302             BLOGE(sc, "Failed to create dma tag for "
15303                       "'fp %d rx mbufs' (%d)\n",
15304                   i, rc);
15305             return (1);
15306         }
15307
15308         /* create dma maps for each of the rx mbuf clusters */
15309         for (j = 0; j < RX_BD_TOTAL; j++) {
15310             if (bus_dmamap_create(fp->rx_mbuf_tag,
15311                                   BUS_DMA_NOWAIT,
15312                                   &fp->rx_mbuf_chain[j].m_map)) {
15313                 /* XXX unwind and free previous fastpath allocations */
15314                 BLOGE(sc, "Failed to create dma map for "
15315                           "'fp %d rx mbuf %d' (%d)\n",
15316                       i, j, rc);
15317                 return (1);
15318             }
15319         }
15320
15321         /* create dma map for the spare rx mbuf cluster */
15322         if (bus_dmamap_create(fp->rx_mbuf_tag,
15323                               BUS_DMA_NOWAIT,
15324                               &fp->rx_mbuf_spare_map)) {
15325             /* XXX unwind and free previous fastpath allocations */
15326             BLOGE(sc, "Failed to create dma map for "
15327                       "'fp %d spare rx mbuf' (%d)\n",
15328                   i, rc);
15329             return (1);
15330         }
15331
15332         /***************************/
15333         /* FP RX SGE MBUF DMA MAPS */
15334         /***************************/
15335
15336         /* create a dma tag for the rx sge mbufs */
15337         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15338                                 1,                  /* alignment */
15339                                 0,                  /* boundary limit */
15340                                 BUS_SPACE_MAXADDR,  /* restricted low */
15341                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15342                                 NULL,               /* addr filter() */
15343                                 NULL,               /* addr filter() arg */
15344                                 BCM_PAGE_SIZE,      /* max map size */
15345                                 1,                  /* num discontinuous */
15346                                 BCM_PAGE_SIZE,      /* max seg size */
15347                                 0,                  /* flags */
15348                                 NULL,               /* lock() */
15349                                 NULL,               /* lock() arg */
15350                                 &fp->rx_sge_mbuf_tag); /* returned dma tag */
15351         if (rc != 0) {
15352             /* XXX unwind and free previous fastpath allocations */
15353             BLOGE(sc, "Failed to create dma tag for "
15354                       "'fp %d rx sge mbufs' (%d)\n",
15355                   i, rc);
15356             return (1);
15357         }
15358
15359         /* create dma maps for the rx sge mbuf clusters */
15360         for (j = 0; j < RX_SGE_TOTAL; j++) {
15361             if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15362                                   BUS_DMA_NOWAIT,
15363                                   &fp->rx_sge_mbuf_chain[j].m_map)) {
15364                 /* XXX unwind and free previous fastpath allocations */
15365                 BLOGE(sc, "Failed to create dma map for "
15366                           "'fp %d rx sge mbuf %d' (%d)\n",
15367                       i, j, rc);
15368                 return (1);
15369             }
15370         }
15371
15372         /* create dma map for the spare rx sge mbuf cluster */
15373         if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15374                               BUS_DMA_NOWAIT,
15375                               &fp->rx_sge_mbuf_spare_map)) {
15376             /* XXX unwind and free previous fastpath allocations */
15377             BLOGE(sc, "Failed to create dma map for "
15378                       "'fp %d spare rx sge mbuf' (%d)\n",
15379                   i, rc);
15380             return (1);
15381         }
15382
15383         /***************************/
15384         /* FP RX TPA MBUF DMA MAPS */
15385         /***************************/
15386
15387         /* create dma maps for the rx tpa mbuf clusters */
15388         max_agg_queues = MAX_AGG_QS(sc);
15389
15390         for (j = 0; j < max_agg_queues; j++) {
15391             if (bus_dmamap_create(fp->rx_mbuf_tag,
15392                                   BUS_DMA_NOWAIT,
15393                                   &fp->rx_tpa_info[j].bd.m_map)) {
15394                 /* XXX unwind and free previous fastpath allocations */
15395                 BLOGE(sc, "Failed to create dma map for "
15396                           "'fp %d rx tpa mbuf %d' (%d)\n",
15397                       i, j, rc);
15398                 return (1);
15399             }
15400         }
15401
15402         /* create dma map for the spare rx tpa mbuf cluster */
15403         if (bus_dmamap_create(fp->rx_mbuf_tag,
15404                               BUS_DMA_NOWAIT,
15405                               &fp->rx_tpa_info_mbuf_spare_map)) {
15406             /* XXX unwind and free previous fastpath allocations */
15407             BLOGE(sc, "Failed to create dma map for "
15408                       "'fp %d spare rx tpa mbuf' (%d)\n",
15409                   i, rc);
15410             return (1);
15411         }
15412
15413         bxe_init_sge_ring_bit_mask(fp);
15414     }
15415
15416     return (0);
15417 }
15418
15419 static void
15420 bxe_free_hsi_mem(struct bxe_softc *sc)
15421 {
15422     struct bxe_fastpath *fp;
15423     int max_agg_queues;
15424     int i, j;
15425
15426     if (sc->parent_dma_tag == NULL) {
15427         return; /* assume nothing was allocated */
15428     }
15429
15430     for (i = 0; i < sc->num_queues; i++) {
15431         fp = &sc->fp[i];
15432
15433         /*******************/
15434         /* FP STATUS BLOCK */
15435         /*******************/
15436
15437         bxe_dma_free(sc, &fp->sb_dma);
15438         memset(&fp->status_block, 0, sizeof(fp->status_block));
15439
15440         /******************/
15441         /* FP TX BD CHAIN */
15442         /******************/
15443
15444         bxe_dma_free(sc, &fp->tx_dma);
15445         fp->tx_chain = NULL;
15446
15447         /******************/
15448         /* FP RX BD CHAIN */
15449         /******************/
15450
15451         bxe_dma_free(sc, &fp->rx_dma);
15452         fp->rx_chain = NULL;
15453
15454         /*******************/
15455         /* FP RX RCQ CHAIN */
15456         /*******************/
15457
15458         bxe_dma_free(sc, &fp->rcq_dma);
15459         fp->rcq_chain = NULL;
15460
15461         /*******************/
15462         /* FP RX SGE CHAIN */
15463         /*******************/
15464
15465         bxe_dma_free(sc, &fp->rx_sge_dma);
15466         fp->rx_sge_chain = NULL;
15467
15468         /***********************/
15469         /* FP TX MBUF DMA MAPS */
15470         /***********************/
15471
15472         if (fp->tx_mbuf_tag != NULL) {
15473             for (j = 0; j < TX_BD_TOTAL; j++) {
15474                 if (fp->tx_mbuf_chain[j].m_map != NULL) {
15475                     bus_dmamap_unload(fp->tx_mbuf_tag,
15476                                       fp->tx_mbuf_chain[j].m_map);
15477                     bus_dmamap_destroy(fp->tx_mbuf_tag,
15478                                        fp->tx_mbuf_chain[j].m_map);
15479                 }
15480             }
15481
15482             bus_dma_tag_destroy(fp->tx_mbuf_tag);
15483             fp->tx_mbuf_tag = NULL;
15484         }
15485
15486         /***********************/
15487         /* FP RX MBUF DMA MAPS */
15488         /***********************/
15489
15490         if (fp->rx_mbuf_tag != NULL) {
15491             for (j = 0; j < RX_BD_TOTAL; j++) {
15492                 if (fp->rx_mbuf_chain[j].m_map != NULL) {
15493                     bus_dmamap_unload(fp->rx_mbuf_tag,
15494                                       fp->rx_mbuf_chain[j].m_map);
15495                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15496                                        fp->rx_mbuf_chain[j].m_map);
15497                 }
15498             }
15499
15500             if (fp->rx_mbuf_spare_map != NULL) {
15501                 bus_dmamap_unload(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15502                 bus_dmamap_destroy(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15503             }
15504
15505             /***************************/
15506             /* FP RX TPA MBUF DMA MAPS */
15507             /***************************/
15508
15509             max_agg_queues = MAX_AGG_QS(sc);
15510
15511             for (j = 0; j < max_agg_queues; j++) {
15512                 if (fp->rx_tpa_info[j].bd.m_map != NULL) {
15513                     bus_dmamap_unload(fp->rx_mbuf_tag,
15514                                       fp->rx_tpa_info[j].bd.m_map);
15515                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15516                                        fp->rx_tpa_info[j].bd.m_map);
15517                 }
15518             }
15519
15520             if (fp->rx_tpa_info_mbuf_spare_map != NULL) {
15521                 bus_dmamap_unload(fp->rx_mbuf_tag,
15522                                   fp->rx_tpa_info_mbuf_spare_map);
15523                 bus_dmamap_destroy(fp->rx_mbuf_tag,
15524                                    fp->rx_tpa_info_mbuf_spare_map);
15525             }
15526
15527             bus_dma_tag_destroy(fp->rx_mbuf_tag);
15528             fp->rx_mbuf_tag = NULL;
15529         }
15530
15531         /***************************/
15532         /* FP RX SGE MBUF DMA MAPS */
15533         /***************************/
15534
15535         if (fp->rx_sge_mbuf_tag != NULL) {
15536             for (j = 0; j < RX_SGE_TOTAL; j++) {
15537                 if (fp->rx_sge_mbuf_chain[j].m_map != NULL) {
15538                     bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15539                                       fp->rx_sge_mbuf_chain[j].m_map);
15540                     bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15541                                        fp->rx_sge_mbuf_chain[j].m_map);
15542                 }
15543             }
15544
15545             if (fp->rx_sge_mbuf_spare_map != NULL) {
15546                 bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15547                                   fp->rx_sge_mbuf_spare_map);
15548                 bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15549                                    fp->rx_sge_mbuf_spare_map);
15550             }
15551
15552             bus_dma_tag_destroy(fp->rx_sge_mbuf_tag);
15553             fp->rx_sge_mbuf_tag = NULL;
15554         }
15555     }
15556
15557     /***************************/
15558     /* FW DECOMPRESSION BUFFER */
15559     /***************************/
15560
15561     bxe_dma_free(sc, &sc->gz_buf_dma);
15562     sc->gz_buf = NULL;
15563     free(sc->gz_strm, M_DEVBUF);
15564     sc->gz_strm = NULL;
15565
15566     /*******************/
15567     /* SLOW PATH QUEUE */
15568     /*******************/
15569
15570     bxe_dma_free(sc, &sc->spq_dma);
15571     sc->spq = NULL;
15572
15573     /*************/
15574     /* SLOW PATH */
15575     /*************/
15576
15577     bxe_dma_free(sc, &sc->sp_dma);
15578     sc->sp = NULL;
15579
15580     /***************/
15581     /* EVENT QUEUE */
15582     /***************/
15583
15584     bxe_dma_free(sc, &sc->eq_dma);
15585     sc->eq = NULL;
15586
15587     /************************/
15588     /* DEFAULT STATUS BLOCK */
15589     /************************/
15590
15591     bxe_dma_free(sc, &sc->def_sb_dma);
15592     sc->def_sb = NULL;
15593
15594     bus_dma_tag_destroy(sc->parent_dma_tag);
15595     sc->parent_dma_tag = NULL;
15596 }
15597
15598 /*
15599  * Previous driver DMAE transaction may have occurred when pre-boot stage
15600  * ended and boot began. This would invalidate the addresses of the
15601  * transaction, resulting in was-error bit set in the PCI causing all
15602  * hw-to-host PCIe transactions to timeout. If this happened we want to clear
15603  * the interrupt which detected this from the pglueb and the was-done bit
15604  */
15605 static void
15606 bxe_prev_interrupted_dmae(struct bxe_softc *sc)
15607 {
15608     uint32_t val;
15609
15610     if (!CHIP_IS_E1x(sc)) {
15611         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS);
15612         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN) {
15613             BLOGD(sc, DBG_LOAD,
15614                   "Clearing 'was-error' bit that was set in pglueb");
15615             REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, 1 << SC_FUNC(sc));
15616         }
15617     }
15618 }
15619
15620 static int
15621 bxe_prev_mcp_done(struct bxe_softc *sc)
15622 {
15623     uint32_t rc = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE,
15624                                  DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET);
15625     if (!rc) {
15626         BLOGE(sc, "MCP response failure, aborting\n");
15627         return (-1);
15628     }
15629
15630     return (0);
15631 }
15632
15633 static struct bxe_prev_list_node *
15634 bxe_prev_path_get_entry(struct bxe_softc *sc)
15635 {
15636     struct bxe_prev_list_node *tmp;
15637
15638     LIST_FOREACH(tmp, &bxe_prev_list, node) {
15639         if ((sc->pcie_bus == tmp->bus) &&
15640             (sc->pcie_device == tmp->slot) &&
15641             (SC_PATH(sc) == tmp->path)) {
15642             return (tmp);
15643         }
15644     }
15645
15646     return (NULL);
15647 }
15648
15649 static uint8_t
15650 bxe_prev_is_path_marked(struct bxe_softc *sc)
15651 {
15652     struct bxe_prev_list_node *tmp;
15653     int rc = FALSE;
15654
15655     mtx_lock(&bxe_prev_mtx);
15656
15657     tmp = bxe_prev_path_get_entry(sc);
15658     if (tmp) {
15659         if (tmp->aer) {
15660             BLOGD(sc, DBG_LOAD,
15661                   "Path %d/%d/%d was marked by AER\n",
15662                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15663         } else {
15664             rc = TRUE;
15665             BLOGD(sc, DBG_LOAD,
15666                   "Path %d/%d/%d was already cleaned from previous drivers\n",
15667                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15668         }
15669     }
15670
15671     mtx_unlock(&bxe_prev_mtx);
15672
15673     return (rc);
15674 }
15675
15676 static int
15677 bxe_prev_mark_path(struct bxe_softc *sc,
15678                    uint8_t          after_undi)
15679 {
15680     struct bxe_prev_list_node *tmp;
15681
15682     mtx_lock(&bxe_prev_mtx);
15683
15684     /* Check whether the entry for this path already exists */
15685     tmp = bxe_prev_path_get_entry(sc);
15686     if (tmp) {
15687         if (!tmp->aer) {
15688             BLOGD(sc, DBG_LOAD,
15689                   "Re-marking AER in path %d/%d/%d\n",
15690                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15691         } else {
15692             BLOGD(sc, DBG_LOAD,
15693                   "Removing AER indication from path %d/%d/%d\n",
15694                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15695             tmp->aer = 0;
15696         }
15697
15698         mtx_unlock(&bxe_prev_mtx);
15699         return (0);
15700     }
15701
15702     mtx_unlock(&bxe_prev_mtx);
15703
15704     /* Create an entry for this path and add it */
15705     tmp = malloc(sizeof(struct bxe_prev_list_node), M_DEVBUF,
15706                  (M_NOWAIT | M_ZERO));
15707     if (!tmp) {
15708         BLOGE(sc, "Failed to allocate 'bxe_prev_list_node'\n");
15709         return (-1);
15710     }
15711
15712     tmp->bus  = sc->pcie_bus;
15713     tmp->slot = sc->pcie_device;
15714     tmp->path = SC_PATH(sc);
15715     tmp->aer  = 0;
15716     tmp->undi = after_undi ? (1 << SC_PORT(sc)) : 0;
15717
15718     mtx_lock(&bxe_prev_mtx);
15719
15720     BLOGD(sc, DBG_LOAD,
15721           "Marked path %d/%d/%d - finished previous unload\n",
15722           sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15723     LIST_INSERT_HEAD(&bxe_prev_list, tmp, node);
15724
15725     mtx_unlock(&bxe_prev_mtx);
15726
15727     return (0);
15728 }
15729
15730 static int
15731 bxe_do_flr(struct bxe_softc *sc)
15732 {
15733     int i;
15734
15735     /* only E2 and onwards support FLR */
15736     if (CHIP_IS_E1x(sc)) {
15737         BLOGD(sc, DBG_LOAD, "FLR not supported in E1/E1H\n");
15738         return (-1);
15739     }
15740
15741     /* only bootcode REQ_BC_VER_4_INITIATE_FLR and onwards support flr */
15742     if (sc->devinfo.bc_ver < REQ_BC_VER_4_INITIATE_FLR) {
15743         BLOGD(sc, DBG_LOAD, "FLR not supported by BC_VER: 0x%08x\n",
15744               sc->devinfo.bc_ver);
15745         return (-1);
15746     }
15747
15748     /* Wait for Transaction Pending bit clean */
15749     for (i = 0; i < 4; i++) {
15750         if (i) {
15751             DELAY(((1 << (i - 1)) * 100) * 1000);
15752         }
15753
15754         if (!bxe_is_pcie_pending(sc)) {
15755             goto clear;
15756         }
15757     }
15758
15759     BLOGE(sc, "PCIE transaction is not cleared, "
15760               "proceeding with reset anyway\n");
15761
15762 clear:
15763
15764     BLOGD(sc, DBG_LOAD, "Initiating FLR\n");
15765     bxe_fw_command(sc, DRV_MSG_CODE_INITIATE_FLR, 0);
15766
15767     return (0);
15768 }
15769
15770 struct bxe_mac_vals {
15771     uint32_t xmac_addr;
15772     uint32_t xmac_val;
15773     uint32_t emac_addr;
15774     uint32_t emac_val;
15775     uint32_t umac_addr;
15776     uint32_t umac_val;
15777     uint32_t bmac_addr;
15778     uint32_t bmac_val[2];
15779 };
15780
15781 static void
15782 bxe_prev_unload_close_mac(struct bxe_softc *sc,
15783                           struct bxe_mac_vals *vals)
15784 {
15785     uint32_t val, base_addr, offset, mask, reset_reg;
15786     uint8_t mac_stopped = FALSE;
15787     uint8_t port = SC_PORT(sc);
15788     uint32_t wb_data[2];
15789
15790     /* reset addresses as they also mark which values were changed */
15791     vals->bmac_addr = 0;
15792     vals->umac_addr = 0;
15793     vals->xmac_addr = 0;
15794     vals->emac_addr = 0;
15795
15796     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_2);
15797
15798     if (!CHIP_IS_E3(sc)) {
15799         val = REG_RD(sc, NIG_REG_BMAC0_REGS_OUT_EN + port * 4);
15800         mask = MISC_REGISTERS_RESET_REG_2_RST_BMAC0 << port;
15801         if ((mask & reset_reg) && val) {
15802             BLOGD(sc, DBG_LOAD, "Disable BMAC Rx\n");
15803             base_addr = SC_PORT(sc) ? NIG_REG_INGRESS_BMAC1_MEM
15804                                     : NIG_REG_INGRESS_BMAC0_MEM;
15805             offset = CHIP_IS_E2(sc) ? BIGMAC2_REGISTER_BMAC_CONTROL
15806                                     : BIGMAC_REGISTER_BMAC_CONTROL;
15807
15808             /*
15809              * use rd/wr since we cannot use dmae. This is safe
15810              * since MCP won't access the bus due to the request
15811              * to unload, and no function on the path can be
15812              * loaded at this time.
15813              */
15814             wb_data[0] = REG_RD(sc, base_addr + offset);
15815             wb_data[1] = REG_RD(sc, base_addr + offset + 0x4);
15816             vals->bmac_addr = base_addr + offset;
15817             vals->bmac_val[0] = wb_data[0];
15818             vals->bmac_val[1] = wb_data[1];
15819             wb_data[0] &= ~ELINK_BMAC_CONTROL_RX_ENABLE;
15820             REG_WR(sc, vals->bmac_addr, wb_data[0]);
15821             REG_WR(sc, vals->bmac_addr + 0x4, wb_data[1]);
15822         }
15823
15824         BLOGD(sc, DBG_LOAD, "Disable EMAC Rx\n");
15825         vals->emac_addr = NIG_REG_NIG_EMAC0_EN + SC_PORT(sc)*4;
15826         vals->emac_val = REG_RD(sc, vals->emac_addr);
15827         REG_WR(sc, vals->emac_addr, 0);
15828         mac_stopped = TRUE;
15829     } else {
15830         if (reset_reg & MISC_REGISTERS_RESET_REG_2_XMAC) {
15831             BLOGD(sc, DBG_LOAD, "Disable XMAC Rx\n");
15832             base_addr = SC_PORT(sc) ? GRCBASE_XMAC1 : GRCBASE_XMAC0;
15833             val = REG_RD(sc, base_addr + XMAC_REG_PFC_CTRL_HI);
15834             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val & ~(1 << 1));
15835             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val | (1 << 1));
15836             vals->xmac_addr = base_addr + XMAC_REG_CTRL;
15837             vals->xmac_val = REG_RD(sc, vals->xmac_addr);
15838             REG_WR(sc, vals->xmac_addr, 0);
15839             mac_stopped = TRUE;
15840         }
15841
15842         mask = MISC_REGISTERS_RESET_REG_2_UMAC0 << port;
15843         if (mask & reset_reg) {
15844             BLOGD(sc, DBG_LOAD, "Disable UMAC Rx\n");
15845             base_addr = SC_PORT(sc) ? GRCBASE_UMAC1 : GRCBASE_UMAC0;
15846             vals->umac_addr = base_addr + UMAC_REG_COMMAND_CONFIG;
15847             vals->umac_val = REG_RD(sc, vals->umac_addr);
15848             REG_WR(sc, vals->umac_addr, 0);
15849             mac_stopped = TRUE;
15850         }
15851     }
15852
15853     if (mac_stopped) {
15854         DELAY(20000);
15855     }
15856 }
15857
15858 #define BXE_PREV_UNDI_PROD_ADDR(p)  (BAR_TSTRORM_INTMEM + 0x1508 + ((p) << 4))
15859 #define BXE_PREV_UNDI_RCQ(val)      ((val) & 0xffff)
15860 #define BXE_PREV_UNDI_BD(val)       ((val) >> 16 & 0xffff)
15861 #define BXE_PREV_UNDI_PROD(rcq, bd) ((bd) << 16 | (rcq))
15862
15863 static void
15864 bxe_prev_unload_undi_inc(struct bxe_softc *sc,
15865                          uint8_t          port,
15866                          uint8_t          inc)
15867 {
15868     uint16_t rcq, bd;
15869     uint32_t tmp_reg = REG_RD(sc, BXE_PREV_UNDI_PROD_ADDR(port));
15870
15871     rcq = BXE_PREV_UNDI_RCQ(tmp_reg) + inc;
15872     bd = BXE_PREV_UNDI_BD(tmp_reg) + inc;
15873
15874     tmp_reg = BXE_PREV_UNDI_PROD(rcq, bd);
15875     REG_WR(sc, BXE_PREV_UNDI_PROD_ADDR(port), tmp_reg);
15876
15877     BLOGD(sc, DBG_LOAD,
15878           "UNDI producer [%d] rings bd -> 0x%04x, rcq -> 0x%04x\n",
15879           port, bd, rcq);
15880 }
15881
15882 static int
15883 bxe_prev_unload_common(struct bxe_softc *sc)
15884 {
15885     uint32_t reset_reg, tmp_reg = 0, rc;
15886     uint8_t prev_undi = FALSE;
15887     struct bxe_mac_vals mac_vals;
15888     uint32_t timer_count = 1000;
15889     uint32_t prev_brb;
15890
15891     /*
15892      * It is possible a previous function received 'common' answer,
15893      * but hasn't loaded yet, therefore creating a scenario of
15894      * multiple functions receiving 'common' on the same path.
15895      */
15896     BLOGD(sc, DBG_LOAD, "Common unload Flow\n");
15897
15898     memset(&mac_vals, 0, sizeof(mac_vals));
15899
15900     if (bxe_prev_is_path_marked(sc)) {
15901         return (bxe_prev_mcp_done(sc));
15902     }
15903
15904     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_1);
15905
15906     /* Reset should be performed after BRB is emptied */
15907     if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_BRB1) {
15908         /* Close the MAC Rx to prevent BRB from filling up */
15909         bxe_prev_unload_close_mac(sc, &mac_vals);
15910
15911         /* close LLH filters towards the BRB */
15912         elink_set_rx_filter(&sc->link_params, 0);
15913
15914         /*
15915          * Check if the UNDI driver was previously loaded.
15916          * UNDI driver initializes CID offset for normal bell to 0x7
15917          */
15918         if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_DORQ) {
15919             tmp_reg = REG_RD(sc, DORQ_REG_NORM_CID_OFST);
15920             if (tmp_reg == 0x7) {
15921                 BLOGD(sc, DBG_LOAD, "UNDI previously loaded\n");
15922                 prev_undi = TRUE;
15923                 /* clear the UNDI indication */
15924                 REG_WR(sc, DORQ_REG_NORM_CID_OFST, 0);
15925                 /* clear possible idle check errors */
15926                 REG_RD(sc, NIG_REG_NIG_INT_STS_CLR_0);
15927             }
15928         }
15929
15930         /* wait until BRB is empty */
15931         tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15932         while (timer_count) {
15933             prev_brb = tmp_reg;
15934
15935             tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15936             if (!tmp_reg) {
15937                 break;
15938             }
15939
15940             BLOGD(sc, DBG_LOAD, "BRB still has 0x%08x\n", tmp_reg);
15941
15942             /* reset timer as long as BRB actually gets emptied */
15943             if (prev_brb > tmp_reg) {
15944                 timer_count = 1000;
15945             } else {
15946                 timer_count--;
15947             }
15948
15949             /* If UNDI resides in memory, manually increment it */
15950             if (prev_undi) {
15951                 bxe_prev_unload_undi_inc(sc, SC_PORT(sc), 1);
15952             }
15953
15954             DELAY(10);
15955         }
15956
15957         if (!timer_count) {
15958             BLOGE(sc, "Failed to empty BRB\n");
15959         }
15960     }
15961
15962     /* No packets are in the pipeline, path is ready for reset */
15963     bxe_reset_common(sc);
15964
15965     if (mac_vals.xmac_addr) {
15966         REG_WR(sc, mac_vals.xmac_addr, mac_vals.xmac_val);
15967     }
15968     if (mac_vals.umac_addr) {
15969         REG_WR(sc, mac_vals.umac_addr, mac_vals.umac_val);
15970     }
15971     if (mac_vals.emac_addr) {
15972         REG_WR(sc, mac_vals.emac_addr, mac_vals.emac_val);
15973     }
15974     if (mac_vals.bmac_addr) {
15975         REG_WR(sc, mac_vals.bmac_addr, mac_vals.bmac_val[0]);
15976         REG_WR(sc, mac_vals.bmac_addr + 4, mac_vals.bmac_val[1]);
15977     }
15978
15979     rc = bxe_prev_mark_path(sc, prev_undi);
15980     if (rc) {
15981         bxe_prev_mcp_done(sc);
15982         return (rc);
15983     }
15984
15985     return (bxe_prev_mcp_done(sc));
15986 }
15987
15988 static int
15989 bxe_prev_unload_uncommon(struct bxe_softc *sc)
15990 {
15991     int rc;
15992
15993     BLOGD(sc, DBG_LOAD, "Uncommon unload Flow\n");
15994
15995     /* Test if previous unload process was already finished for this path */
15996     if (bxe_prev_is_path_marked(sc)) {
15997         return (bxe_prev_mcp_done(sc));
15998     }
15999
16000     BLOGD(sc, DBG_LOAD, "Path is unmarked\n");
16001
16002     /*
16003      * If function has FLR capabilities, and existing FW version matches
16004      * the one required, then FLR will be sufficient to clean any residue
16005      * left by previous driver
16006      */
16007     rc = bxe_nic_load_analyze_req(sc, FW_MSG_CODE_DRV_LOAD_FUNCTION);
16008     if (!rc) {
16009         /* fw version is good */
16010         BLOGD(sc, DBG_LOAD, "FW version matches our own, attempting FLR\n");
16011         rc = bxe_do_flr(sc);
16012     }
16013
16014     if (!rc) {
16015         /* FLR was performed */
16016         BLOGD(sc, DBG_LOAD, "FLR successful\n");
16017         return (0);
16018     }
16019
16020     BLOGD(sc, DBG_LOAD, "Could not FLR\n");
16021
16022     /* Close the MCP request, return failure*/
16023     rc = bxe_prev_mcp_done(sc);
16024     if (!rc) {
16025         rc = BXE_PREV_WAIT_NEEDED;
16026     }
16027
16028     return (rc);
16029 }
16030
16031 static int
16032 bxe_prev_unload(struct bxe_softc *sc)
16033 {
16034     int time_counter = 10;
16035     uint32_t fw, hw_lock_reg, hw_lock_val;
16036     uint32_t rc = 0;
16037
16038     /*
16039      * Clear HW from errors which may have resulted from an interrupted
16040      * DMAE transaction.
16041      */
16042     bxe_prev_interrupted_dmae(sc);
16043
16044     /* Release previously held locks */
16045     hw_lock_reg =
16046         (SC_FUNC(sc) <= 5) ?
16047             (MISC_REG_DRIVER_CONTROL_1 + SC_FUNC(sc) * 8) :
16048             (MISC_REG_DRIVER_CONTROL_7 + (SC_FUNC(sc) - 6) * 8);
16049
16050     hw_lock_val = (REG_RD(sc, hw_lock_reg));
16051     if (hw_lock_val) {
16052         if (hw_lock_val & HW_LOCK_RESOURCE_NVRAM) {
16053             BLOGD(sc, DBG_LOAD, "Releasing previously held NVRAM lock\n");
16054             REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
16055                    (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << SC_PORT(sc)));
16056         }
16057         BLOGD(sc, DBG_LOAD, "Releasing previously held HW lock\n");
16058         REG_WR(sc, hw_lock_reg, 0xffffffff);
16059     } else {
16060         BLOGD(sc, DBG_LOAD, "No need to release HW/NVRAM locks\n");
16061     }
16062
16063     if (MCPR_ACCESS_LOCK_LOCK & REG_RD(sc, MCP_REG_MCPR_ACCESS_LOCK)) {
16064         BLOGD(sc, DBG_LOAD, "Releasing previously held ALR\n");
16065         REG_WR(sc, MCP_REG_MCPR_ACCESS_LOCK, 0);
16066     }
16067
16068     do {
16069         /* Lock MCP using an unload request */
16070         fw = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS, 0);
16071         if (!fw) {
16072             BLOGE(sc, "MCP response failure, aborting\n");
16073             rc = -1;
16074             break;
16075         }
16076
16077         if (fw == FW_MSG_CODE_DRV_UNLOAD_COMMON) {
16078             rc = bxe_prev_unload_common(sc);
16079             break;
16080         }
16081
16082         /* non-common reply from MCP night require looping */
16083         rc = bxe_prev_unload_uncommon(sc);
16084         if (rc != BXE_PREV_WAIT_NEEDED) {
16085             break;
16086         }
16087
16088         DELAY(20000);
16089     } while (--time_counter);
16090
16091     if (!time_counter || rc) {
16092         BLOGE(sc, "Failed to unload previous driver!\n");
16093         rc = -1;
16094     }
16095
16096     return (rc);
16097 }
16098
16099 void
16100 bxe_dcbx_set_state(struct bxe_softc *sc,
16101                    uint8_t          dcb_on,
16102                    uint32_t         dcbx_enabled)
16103 {
16104     if (!CHIP_IS_E1x(sc)) {
16105         sc->dcb_state = dcb_on;
16106         sc->dcbx_enabled = dcbx_enabled;
16107     } else {
16108         sc->dcb_state = FALSE;
16109         sc->dcbx_enabled = BXE_DCBX_ENABLED_INVALID;
16110     }
16111     BLOGD(sc, DBG_LOAD,
16112           "DCB state [%s:%s]\n",
16113           dcb_on ? "ON" : "OFF",
16114           (dcbx_enabled == BXE_DCBX_ENABLED_OFF) ? "user-mode" :
16115           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_OFF) ? "on-chip static" :
16116           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_ON) ?
16117           "on-chip with negotiation" : "invalid");
16118 }
16119
16120 /* must be called after sriov-enable */
16121 static int
16122 bxe_set_qm_cid_count(struct bxe_softc *sc)
16123 {
16124     int cid_count = BXE_L2_MAX_CID(sc);
16125
16126     if (IS_SRIOV(sc)) {
16127         cid_count += BXE_VF_CIDS;
16128     }
16129
16130     if (CNIC_SUPPORT(sc)) {
16131         cid_count += CNIC_CID_MAX;
16132     }
16133
16134     return (roundup(cid_count, QM_CID_ROUND));
16135 }
16136
16137 static void
16138 bxe_init_multi_cos(struct bxe_softc *sc)
16139 {
16140     int pri, cos;
16141
16142     uint32_t pri_map = 0; /* XXX change to user config */
16143
16144     for (pri = 0; pri < BXE_MAX_PRIORITY; pri++) {
16145         cos = ((pri_map & (0xf << (pri * 4))) >> (pri * 4));
16146         if (cos < sc->max_cos) {
16147             sc->prio_to_cos[pri] = cos;
16148         } else {
16149             BLOGW(sc, "Invalid COS %d for priority %d "
16150                       "(max COS is %d), setting to 0\n",
16151                   cos, pri, (sc->max_cos - 1));
16152             sc->prio_to_cos[pri] = 0;
16153         }
16154     }
16155 }
16156
16157 static int
16158 bxe_sysctl_state(SYSCTL_HANDLER_ARGS)
16159 {
16160     struct bxe_softc *sc;
16161     int error, result;
16162
16163     result = 0;
16164     error = sysctl_handle_int(oidp, &result, 0, req);
16165
16166     if (error || !req->newptr) {
16167         return (error);
16168     }
16169
16170     if (result == 1) {
16171         uint32_t  temp;
16172         sc = (struct bxe_softc *)arg1;
16173
16174         BLOGI(sc, "... dumping driver state ...\n");
16175         temp = SHMEM2_RD(sc, temperature_in_half_celsius);
16176         BLOGI(sc, "\t Device Temperature = %d Celsius\n", (temp/2));
16177     }
16178
16179     return (error);
16180 }
16181
16182 static int
16183 bxe_sysctl_eth_stat(SYSCTL_HANDLER_ARGS)
16184 {
16185     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16186     uint32_t *eth_stats = (uint32_t *)&sc->eth_stats;
16187     uint32_t *offset;
16188     uint64_t value = 0;
16189     int index = (int)arg2;
16190
16191     if (index >= BXE_NUM_ETH_STATS) {
16192         BLOGE(sc, "bxe_eth_stats index out of range (%d)\n", index);
16193         return (-1);
16194     }
16195
16196     offset = (eth_stats + bxe_eth_stats_arr[index].offset);
16197
16198     switch (bxe_eth_stats_arr[index].size) {
16199     case 4:
16200         value = (uint64_t)*offset;
16201         break;
16202     case 8:
16203         value = HILO_U64(*offset, *(offset + 1));
16204         break;
16205     default:
16206         BLOGE(sc, "Invalid bxe_eth_stats size (index=%d size=%d)\n",
16207               index, bxe_eth_stats_arr[index].size);
16208         return (-1);
16209     }
16210
16211     return (sysctl_handle_64(oidp, &value, 0, req));
16212 }
16213
16214 static int
16215 bxe_sysctl_eth_q_stat(SYSCTL_HANDLER_ARGS)
16216 {
16217     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16218     uint32_t *eth_stats;
16219     uint32_t *offset;
16220     uint64_t value = 0;
16221     uint32_t q_stat = (uint32_t)arg2;
16222     uint32_t fp_index = ((q_stat >> 16) & 0xffff);
16223     uint32_t index = (q_stat & 0xffff);
16224
16225     eth_stats = (uint32_t *)&sc->fp[fp_index].eth_q_stats;
16226
16227     if (index >= BXE_NUM_ETH_Q_STATS) {
16228         BLOGE(sc, "bxe_eth_q_stats index out of range (%d)\n", index);
16229         return (-1);
16230     }
16231
16232     offset = (eth_stats + bxe_eth_q_stats_arr[index].offset);
16233
16234     switch (bxe_eth_q_stats_arr[index].size) {
16235     case 4:
16236         value = (uint64_t)*offset;
16237         break;
16238     case 8:
16239         value = HILO_U64(*offset, *(offset + 1));
16240         break;
16241     default:
16242         BLOGE(sc, "Invalid bxe_eth_q_stats size (index=%d size=%d)\n",
16243               index, bxe_eth_q_stats_arr[index].size);
16244         return (-1);
16245     }
16246
16247     return (sysctl_handle_64(oidp, &value, 0, req));
16248 }
16249
16250 static void
16251 bxe_add_sysctls(struct bxe_softc *sc)
16252 {
16253     struct sysctl_ctx_list *ctx;
16254     struct sysctl_oid_list *children;
16255     struct sysctl_oid *queue_top, *queue;
16256     struct sysctl_oid_list *queue_top_children, *queue_children;
16257     char queue_num_buf[32];
16258     uint32_t q_stat;
16259     int i, j;
16260
16261     ctx = device_get_sysctl_ctx(sc->dev);
16262     children = SYSCTL_CHILDREN(device_get_sysctl_tree(sc->dev));
16263
16264     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "version",
16265                       CTLFLAG_RD, BXE_DRIVER_VERSION, 0,
16266                       "version");
16267
16268     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "bc_version",
16269                       CTLFLAG_RD, sc->devinfo.bc_ver_str, 0,
16270                       "bootcode version");
16271
16272     snprintf(sc->fw_ver_str, sizeof(sc->fw_ver_str), "%d.%d.%d.%d",
16273              BCM_5710_FW_MAJOR_VERSION,
16274              BCM_5710_FW_MINOR_VERSION,
16275              BCM_5710_FW_REVISION_VERSION,
16276              BCM_5710_FW_ENGINEERING_VERSION);
16277     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "fw_version",
16278                       CTLFLAG_RD, sc->fw_ver_str, 0,
16279                       "firmware version");
16280
16281     snprintf(sc->mf_mode_str, sizeof(sc->mf_mode_str), "%s",
16282         ((sc->devinfo.mf_info.mf_mode == SINGLE_FUNCTION)     ? "Single"  :
16283          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD)   ? "MF-SD"   :
16284          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI)   ? "MF-SI"   :
16285          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX) ? "MF-AFEX" :
16286                                                                 "Unknown"));
16287     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mf_mode",
16288                       CTLFLAG_RD, sc->mf_mode_str, 0,
16289                       "multifunction mode");
16290
16291     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "mf_vnics",
16292                     CTLFLAG_RD, &sc->devinfo.mf_info.vnics_per_port, 0,
16293                     "multifunction vnics per port");
16294
16295     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mac_addr",
16296                       CTLFLAG_RD, sc->mac_addr_str, 0,
16297                       "mac address");
16298
16299     snprintf(sc->pci_link_str, sizeof(sc->pci_link_str), "%s x%d",
16300         ((sc->devinfo.pcie_link_speed == 1) ? "2.5GT/s" :
16301          (sc->devinfo.pcie_link_speed == 2) ? "5.0GT/s" :
16302          (sc->devinfo.pcie_link_speed == 4) ? "8.0GT/s" :
16303                                               "???GT/s"),
16304         sc->devinfo.pcie_link_width);
16305     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "pci_link",
16306                       CTLFLAG_RD, sc->pci_link_str, 0,
16307                       "pci link status");
16308
16309     sc->debug = bxe_debug;
16310     SYSCTL_ADD_ULONG(ctx, children, OID_AUTO, "debug",
16311                     CTLFLAG_RW, &sc->debug,
16312                     "debug logging mode");
16313
16314     sc->trigger_grcdump = 0;
16315     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "trigger_grcdump",
16316                     CTLFLAG_RW, &sc->trigger_grcdump, 0,
16317                     "set by driver when a grcdump is needed");
16318
16319
16320     sc->rx_budget = bxe_rx_budget;
16321     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "rx_budget",
16322                     CTLFLAG_RW, &sc->rx_budget, 0,
16323                     "rx processing budget");
16324
16325     SYSCTL_ADD_PROC(ctx, children, OID_AUTO, "state",
16326                     CTLTYPE_UINT | CTLFLAG_RW, sc, 0,
16327                     bxe_sysctl_state, "IU", "dump driver state");
16328
16329     for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
16330         SYSCTL_ADD_PROC(ctx, children, OID_AUTO,
16331                         bxe_eth_stats_arr[i].string,
16332                         CTLTYPE_U64 | CTLFLAG_RD, sc, i,
16333                         bxe_sysctl_eth_stat, "LU",
16334                         bxe_eth_stats_arr[i].string);
16335     }
16336
16337     /* add a new parent node for all queues "dev.bxe.#.queue" */
16338     queue_top = SYSCTL_ADD_NODE(ctx, children, OID_AUTO, "queue",
16339                                 CTLFLAG_RD, NULL, "queue");
16340     queue_top_children = SYSCTL_CHILDREN(queue_top);
16341
16342     for (i = 0; i < sc->num_queues; i++) {
16343         /* add a new parent node for a single queue "dev.bxe.#.queue.#" */
16344         snprintf(queue_num_buf, sizeof(queue_num_buf), "%d", i);
16345         queue = SYSCTL_ADD_NODE(ctx, queue_top_children, OID_AUTO,
16346                                 queue_num_buf, CTLFLAG_RD, NULL,
16347                                 "single queue");
16348         queue_children = SYSCTL_CHILDREN(queue);
16349
16350         for (j = 0; j < BXE_NUM_ETH_Q_STATS; j++) {
16351             q_stat = ((i << 16) | j);
16352             SYSCTL_ADD_PROC(ctx, queue_children, OID_AUTO,
16353                             bxe_eth_q_stats_arr[j].string,
16354                             CTLTYPE_U64 | CTLFLAG_RD, sc, q_stat,
16355                             bxe_sysctl_eth_q_stat, "LU",
16356                             bxe_eth_q_stats_arr[j].string);
16357         }
16358     }
16359 }
16360
16361 /*
16362  * Device attach function.
16363  *
16364  * Allocates device resources, performs secondary chip identification, and
16365  * initializes driver instance variables. This function is called from driver
16366  * load after a successful probe.
16367  *
16368  * Returns:
16369  *   0 = Success, >0 = Failure
16370  */
16371 static int
16372 bxe_attach(device_t dev)
16373 {
16374     struct bxe_softc *sc;
16375
16376     sc = device_get_softc(dev);
16377
16378     BLOGD(sc, DBG_LOAD, "Starting attach...\n");
16379
16380     sc->state = BXE_STATE_CLOSED;
16381
16382     sc->dev  = dev;
16383     sc->unit = device_get_unit(dev);
16384
16385     BLOGD(sc, DBG_LOAD, "softc = %p\n", sc);
16386
16387     sc->pcie_bus    = pci_get_bus(dev);
16388     sc->pcie_device = pci_get_slot(dev);
16389     sc->pcie_func   = pci_get_function(dev);
16390
16391     /* enable bus master capability */
16392     pci_enable_busmaster(dev);
16393
16394     /* get the BARs */
16395     if (bxe_allocate_bars(sc) != 0) {
16396         return (ENXIO);
16397     }
16398
16399     /* initialize the mutexes */
16400     bxe_init_mutexes(sc);
16401
16402     /* prepare the periodic callout */
16403     callout_init(&sc->periodic_callout, 0);
16404
16405     /* prepare the chip taskqueue */
16406     sc->chip_tq_flags = CHIP_TQ_NONE;
16407     snprintf(sc->chip_tq_name, sizeof(sc->chip_tq_name),
16408              "bxe%d_chip_tq", sc->unit);
16409     TASK_INIT(&sc->chip_tq_task, 0, bxe_handle_chip_tq, sc);
16410     sc->chip_tq = taskqueue_create(sc->chip_tq_name, M_NOWAIT,
16411                                    taskqueue_thread_enqueue,
16412                                    &sc->chip_tq);
16413     taskqueue_start_threads(&sc->chip_tq, 1, PWAIT, /* lower priority */
16414                             "%s", sc->chip_tq_name);
16415
16416     /* get device info and set params */
16417     if (bxe_get_device_info(sc) != 0) {
16418         BLOGE(sc, "getting device info\n");
16419         bxe_deallocate_bars(sc);
16420         pci_disable_busmaster(dev);
16421         return (ENXIO);
16422     }
16423
16424     /* get final misc params */
16425     bxe_get_params(sc);
16426
16427     /* set the default MTU (changed via ifconfig) */
16428     sc->mtu = ETHERMTU;
16429
16430     bxe_set_modes_bitmap(sc);
16431
16432     /* XXX
16433      * If in AFEX mode and the function is configured for FCoE
16434      * then bail... no L2 allowed.
16435      */
16436
16437     /* get phy settings from shmem and 'and' against admin settings */
16438     bxe_get_phy_info(sc);
16439
16440     /* initialize the FreeBSD ifnet interface */
16441     if (bxe_init_ifnet(sc) != 0) {
16442         bxe_release_mutexes(sc);
16443         bxe_deallocate_bars(sc);
16444         pci_disable_busmaster(dev);
16445         return (ENXIO);
16446     }
16447
16448     if (bxe_add_cdev(sc) != 0) {
16449         if (sc->ifnet != NULL) {
16450             ether_ifdetach(sc->ifnet);
16451         }
16452         ifmedia_removeall(&sc->ifmedia);
16453         bxe_release_mutexes(sc);
16454         bxe_deallocate_bars(sc);
16455         pci_disable_busmaster(dev);
16456         return (ENXIO);
16457     }
16458
16459     /* allocate device interrupts */
16460     if (bxe_interrupt_alloc(sc) != 0) {
16461         bxe_del_cdev(sc);
16462         if (sc->ifnet != NULL) {
16463             ether_ifdetach(sc->ifnet);
16464         }
16465         ifmedia_removeall(&sc->ifmedia);
16466         bxe_release_mutexes(sc);
16467         bxe_deallocate_bars(sc);
16468         pci_disable_busmaster(dev);
16469         return (ENXIO);
16470     }
16471
16472     /* allocate ilt */
16473     if (bxe_alloc_ilt_mem(sc) != 0) {
16474         bxe_interrupt_free(sc);
16475         bxe_del_cdev(sc);
16476         if (sc->ifnet != NULL) {
16477             ether_ifdetach(sc->ifnet);
16478         }
16479         ifmedia_removeall(&sc->ifmedia);
16480         bxe_release_mutexes(sc);
16481         bxe_deallocate_bars(sc);
16482         pci_disable_busmaster(dev);
16483         return (ENXIO);
16484     }
16485
16486     /* allocate the host hardware/software hsi structures */
16487     if (bxe_alloc_hsi_mem(sc) != 0) {
16488         bxe_free_ilt_mem(sc);
16489         bxe_interrupt_free(sc);
16490         bxe_del_cdev(sc);
16491         if (sc->ifnet != NULL) {
16492             ether_ifdetach(sc->ifnet);
16493         }
16494         ifmedia_removeall(&sc->ifmedia);
16495         bxe_release_mutexes(sc);
16496         bxe_deallocate_bars(sc);
16497         pci_disable_busmaster(dev);
16498         return (ENXIO);
16499     }
16500
16501     /* need to reset chip if UNDI was active */
16502     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
16503         /* init fw_seq */
16504         sc->fw_seq =
16505             (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
16506              DRV_MSG_SEQ_NUMBER_MASK);
16507         BLOGD(sc, DBG_LOAD, "prev unload fw_seq 0x%04x\n", sc->fw_seq);
16508         bxe_prev_unload(sc);
16509     }
16510
16511 #if 1
16512     /* XXX */
16513     bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16514 #else
16515     if (SHMEM2_HAS(sc, dcbx_lldp_params_offset) &&
16516         SHMEM2_HAS(sc, dcbx_lldp_dcbx_stat_offset) &&
16517         SHMEM2_RD(sc, dcbx_lldp_params_offset) &&
16518         SHMEM2_RD(sc, dcbx_lldp_dcbx_stat_offset)) {
16519         bxe_dcbx_set_state(sc, TRUE, BXE_DCBX_ENABLED_ON_NEG_ON);
16520         bxe_dcbx_init_params(sc);
16521     } else {
16522         bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16523     }
16524 #endif
16525
16526     /* calculate qm_cid_count */
16527     sc->qm_cid_count = bxe_set_qm_cid_count(sc);
16528     BLOGD(sc, DBG_LOAD, "qm_cid_count=%d\n", sc->qm_cid_count);
16529
16530     sc->max_cos = 1;
16531     bxe_init_multi_cos(sc);
16532
16533     bxe_add_sysctls(sc);
16534
16535     return (0);
16536 }
16537
16538 /*
16539  * Device detach function.
16540  *
16541  * Stops the controller, resets the controller, and releases resources.
16542  *
16543  * Returns:
16544  *   0 = Success, >0 = Failure
16545  */
16546 static int
16547 bxe_detach(device_t dev)
16548 {
16549     struct bxe_softc *sc;
16550     struct ifnet *ifp;
16551
16552     sc = device_get_softc(dev);
16553
16554     BLOGD(sc, DBG_LOAD, "Starting detach...\n");
16555
16556     ifp = sc->ifnet;
16557     if (ifp != NULL && ifp->if_vlantrunk != NULL) {
16558         BLOGE(sc, "Cannot detach while VLANs are in use.\n");
16559         return(EBUSY);
16560     }
16561
16562     bxe_del_cdev(sc);
16563
16564     /* stop the periodic callout */
16565     bxe_periodic_stop(sc);
16566
16567     /* stop the chip taskqueue */
16568     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_NONE);
16569     if (sc->chip_tq) {
16570         taskqueue_drain(sc->chip_tq, &sc->chip_tq_task);
16571         taskqueue_free(sc->chip_tq);
16572         sc->chip_tq = NULL;
16573     }
16574
16575     /* stop and reset the controller if it was open */
16576     if (sc->state != BXE_STATE_CLOSED) {
16577         BXE_CORE_LOCK(sc);
16578         bxe_nic_unload(sc, UNLOAD_CLOSE, TRUE);
16579         BXE_CORE_UNLOCK(sc);
16580     }
16581
16582     /* release the network interface */
16583     if (ifp != NULL) {
16584         ether_ifdetach(ifp);
16585     }
16586     ifmedia_removeall(&sc->ifmedia);
16587
16588     /* XXX do the following based on driver state... */
16589
16590     /* free the host hardware/software hsi structures */
16591     bxe_free_hsi_mem(sc);
16592
16593     /* free ilt */
16594     bxe_free_ilt_mem(sc);
16595
16596     /* release the interrupts */
16597     bxe_interrupt_free(sc);
16598
16599     /* Release the mutexes*/
16600     bxe_release_mutexes(sc);
16601
16602     /* Release the PCIe BAR mapped memory */
16603     bxe_deallocate_bars(sc);
16604
16605     /* Release the FreeBSD interface. */
16606     if (sc->ifnet != NULL) {
16607         if_free(sc->ifnet);
16608     }
16609
16610     pci_disable_busmaster(dev);
16611
16612     return (0);
16613 }
16614
16615 /*
16616  * Device shutdown function.
16617  *
16618  * Stops and resets the controller.
16619  *
16620  * Returns:
16621  *   Nothing
16622  */
16623 static int
16624 bxe_shutdown(device_t dev)
16625 {
16626     struct bxe_softc *sc;
16627
16628     sc = device_get_softc(dev);
16629
16630     BLOGD(sc, DBG_LOAD, "Starting shutdown...\n");
16631
16632     /* stop the periodic callout */
16633     bxe_periodic_stop(sc);
16634
16635     BXE_CORE_LOCK(sc);
16636     bxe_nic_unload(sc, UNLOAD_NORMAL, FALSE);
16637     BXE_CORE_UNLOCK(sc);
16638
16639     return (0);
16640 }
16641
16642 void
16643 bxe_igu_ack_sb(struct bxe_softc *sc,
16644                uint8_t          igu_sb_id,
16645                uint8_t          segment,
16646                uint16_t         index,
16647                uint8_t          op,
16648                uint8_t          update)
16649 {
16650     uint32_t igu_addr = sc->igu_base_addr;
16651     igu_addr += (IGU_CMD_INT_ACK_BASE + igu_sb_id)*8;
16652     bxe_igu_ack_sb_gen(sc, igu_sb_id, segment, index, op, update, igu_addr);
16653 }
16654
16655 static void
16656 bxe_igu_clear_sb_gen(struct bxe_softc *sc,
16657                      uint8_t          func,
16658                      uint8_t          idu_sb_id,
16659                      uint8_t          is_pf)
16660 {
16661     uint32_t data, ctl, cnt = 100;
16662     uint32_t igu_addr_data = IGU_REG_COMMAND_REG_32LSB_DATA;
16663     uint32_t igu_addr_ctl = IGU_REG_COMMAND_REG_CTRL;
16664     uint32_t igu_addr_ack = IGU_REG_CSTORM_TYPE_0_SB_CLEANUP + (idu_sb_id/32)*4;
16665     uint32_t sb_bit =  1 << (idu_sb_id%32);
16666     uint32_t func_encode = func | (is_pf ? 1 : 0) << IGU_FID_ENCODE_IS_PF_SHIFT;
16667     uint32_t addr_encode = IGU_CMD_E2_PROD_UPD_BASE + idu_sb_id;
16668
16669     /* Not supported in BC mode */
16670     if (CHIP_INT_MODE_IS_BC(sc)) {
16671         return;
16672     }
16673
16674     data = ((IGU_USE_REGISTER_cstorm_type_0_sb_cleanup <<
16675              IGU_REGULAR_CLEANUP_TYPE_SHIFT) |
16676             IGU_REGULAR_CLEANUP_SET |
16677             IGU_REGULAR_BCLEANUP);
16678
16679     ctl = ((addr_encode << IGU_CTRL_REG_ADDRESS_SHIFT) |
16680            (func_encode << IGU_CTRL_REG_FID_SHIFT) |
16681            (IGU_CTRL_CMD_TYPE_WR << IGU_CTRL_REG_TYPE_SHIFT));
16682
16683     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16684             data, igu_addr_data);
16685     REG_WR(sc, igu_addr_data, data);
16686
16687     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16688                       BUS_SPACE_BARRIER_WRITE);
16689     mb();
16690
16691     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16692             ctl, igu_addr_ctl);
16693     REG_WR(sc, igu_addr_ctl, ctl);
16694
16695     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16696                       BUS_SPACE_BARRIER_WRITE);
16697     mb();
16698
16699     /* wait for clean up to finish */
16700     while (!(REG_RD(sc, igu_addr_ack) & sb_bit) && --cnt) {
16701         DELAY(20000);
16702     }
16703
16704     if (!(REG_RD(sc, igu_addr_ack) & sb_bit)) {
16705         BLOGD(sc, DBG_LOAD,
16706               "Unable to finish IGU cleanup: "
16707               "idu_sb_id %d offset %d bit %d (cnt %d)\n",
16708               idu_sb_id, idu_sb_id/32, idu_sb_id%32, cnt);
16709     }
16710 }
16711
16712 static void
16713 bxe_igu_clear_sb(struct bxe_softc *sc,
16714                  uint8_t          idu_sb_id)
16715 {
16716     bxe_igu_clear_sb_gen(sc, SC_FUNC(sc), idu_sb_id, TRUE /*PF*/);
16717 }
16718
16719
16720
16721
16722
16723
16724
16725 /*******************/
16726 /* ECORE CALLBACKS */
16727 /*******************/
16728
16729 static void
16730 bxe_reset_common(struct bxe_softc *sc)
16731 {
16732     uint32_t val = 0x1400;
16733
16734     /* reset_common */
16735     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR), 0xd3ffff7f);
16736
16737     if (CHIP_IS_E3(sc)) {
16738         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
16739         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
16740     }
16741
16742     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR), val);
16743 }
16744
16745 static void
16746 bxe_common_init_phy(struct bxe_softc *sc)
16747 {
16748     uint32_t shmem_base[2];
16749     uint32_t shmem2_base[2];
16750
16751     /* Avoid common init in case MFW supports LFA */
16752     if (SHMEM2_RD(sc, size) >
16753         (uint32_t)offsetof(struct shmem2_region,
16754                            lfa_host_addr[SC_PORT(sc)])) {
16755         return;
16756     }
16757
16758     shmem_base[0]  = sc->devinfo.shmem_base;
16759     shmem2_base[0] = sc->devinfo.shmem2_base;
16760
16761     if (!CHIP_IS_E1x(sc)) {
16762         shmem_base[1]  = SHMEM2_RD(sc, other_shmem_base_addr);
16763         shmem2_base[1] = SHMEM2_RD(sc, other_shmem2_base_addr);
16764     }
16765
16766     bxe_acquire_phy_lock(sc);
16767     elink_common_init_phy(sc, shmem_base, shmem2_base,
16768                           sc->devinfo.chip_id, 0);
16769     bxe_release_phy_lock(sc);
16770 }
16771
16772 static void
16773 bxe_pf_disable(struct bxe_softc *sc)
16774 {
16775     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
16776
16777     val &= ~IGU_PF_CONF_FUNC_EN;
16778
16779     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
16780     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
16781     REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 0);
16782 }
16783
16784 static void
16785 bxe_init_pxp(struct bxe_softc *sc)
16786 {
16787     uint16_t devctl;
16788     int r_order, w_order;
16789
16790     devctl = bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_CTL, 2);
16791
16792     BLOGD(sc, DBG_LOAD, "read 0x%08x from devctl\n", devctl);
16793
16794     w_order = ((devctl & PCIM_EXP_CTL_MAX_PAYLOAD) >> 5);
16795
16796     if (sc->mrrs == -1) {
16797         r_order = ((devctl & PCIM_EXP_CTL_MAX_READ_REQUEST) >> 12);
16798     } else {
16799         BLOGD(sc, DBG_LOAD, "forcing read order to %d\n", sc->mrrs);
16800         r_order = sc->mrrs;
16801     }
16802
16803     ecore_init_pxp_arb(sc, r_order, w_order);
16804 }
16805
16806 static uint32_t
16807 bxe_get_pretend_reg(struct bxe_softc *sc)
16808 {
16809     uint32_t base = PXP2_REG_PGL_PRETEND_FUNC_F0;
16810     uint32_t stride = (PXP2_REG_PGL_PRETEND_FUNC_F1 - base);
16811     return (base + (SC_ABS_FUNC(sc)) * stride);
16812 }
16813
16814 /*
16815  * Called only on E1H or E2.
16816  * When pretending to be PF, the pretend value is the function number 0..7.
16817  * When pretending to be VF, the pretend val is the PF-num:VF-valid:ABS-VFID
16818  * combination.
16819  */
16820 static int
16821 bxe_pretend_func(struct bxe_softc *sc,
16822                  uint16_t         pretend_func_val)
16823 {
16824     uint32_t pretend_reg;
16825
16826     if (CHIP_IS_E1H(sc) && (pretend_func_val > E1H_FUNC_MAX)) {
16827         return (-1);
16828     }
16829
16830     /* get my own pretend register */
16831     pretend_reg = bxe_get_pretend_reg(sc);
16832     REG_WR(sc, pretend_reg, pretend_func_val);
16833     REG_RD(sc, pretend_reg);
16834     return (0);
16835 }
16836
16837 static void
16838 bxe_iov_init_dmae(struct bxe_softc *sc)
16839 {
16840     return;
16841 #if 0
16842     BLOGD(sc, DBG_LOAD, "SRIOV is %s\n", IS_SRIOV(sc) ? "ON" : "OFF");
16843
16844     if (!IS_SRIOV(sc)) {
16845         return;
16846     }
16847
16848     REG_WR(sc, DMAE_REG_BACKWARD_COMP_EN, 0);
16849 #endif
16850 }
16851
16852 #if 0
16853 static int
16854 bxe_iov_init_ilt(struct bxe_softc *sc,
16855                  uint16_t         line)
16856 {
16857     return (line);
16858 #if 0
16859     int i;
16860     struct ecore_ilt* ilt = sc->ilt;
16861
16862     if (!IS_SRIOV(sc)) {
16863         return (line);
16864     }
16865
16866     /* set vfs ilt lines */
16867     for (i = 0; i < BXE_VF_CIDS/ILT_PAGE_CIDS ; i++) {
16868         struct hw_dma *hw_cxt = SC_VF_CXT_PAGE(sc,i);
16869         ilt->lines[line+i].page = hw_cxt->addr;
16870         ilt->lines[line+i].page_mapping = hw_cxt->mapping;
16871         ilt->lines[line+i].size = hw_cxt->size; /* doesn't matter */
16872     }
16873     return (line+i);
16874 #endif
16875 }
16876 #endif
16877
16878 static void
16879 bxe_iov_init_dq(struct bxe_softc *sc)
16880 {
16881     return;
16882 #if 0
16883     if (!IS_SRIOV(sc)) {
16884         return;
16885     }
16886
16887     /* Set the DQ such that the CID reflect the abs_vfid */
16888     REG_WR(sc, DORQ_REG_VF_NORM_VF_BASE, 0);
16889     REG_WR(sc, DORQ_REG_MAX_RVFID_SIZE, ilog2(BNX2X_MAX_NUM_OF_VFS));
16890
16891     /*
16892      * Set VFs starting CID. If its > 0 the preceding CIDs are belong to
16893      * the PF L2 queues
16894      */
16895     REG_WR(sc, DORQ_REG_VF_NORM_CID_BASE, BNX2X_FIRST_VF_CID);
16896
16897     /* The VF window size is the log2 of the max number of CIDs per VF */
16898     REG_WR(sc, DORQ_REG_VF_NORM_CID_WND_SIZE, BNX2X_VF_CID_WND);
16899
16900     /*
16901      * The VF doorbell size  0 - *B, 4 - 128B. We set it here to match
16902      * the Pf doorbell size although the 2 are independent.
16903      */
16904     REG_WR(sc, DORQ_REG_VF_NORM_CID_OFST,
16905            BNX2X_DB_SHIFT - BNX2X_DB_MIN_SHIFT);
16906
16907     /*
16908      * No security checks for now -
16909      * configure single rule (out of 16) mask = 0x1, value = 0x0,
16910      * CID range 0 - 0x1ffff
16911      */
16912     REG_WR(sc, DORQ_REG_VF_TYPE_MASK_0, 1);
16913     REG_WR(sc, DORQ_REG_VF_TYPE_VALUE_0, 0);
16914     REG_WR(sc, DORQ_REG_VF_TYPE_MIN_MCID_0, 0);
16915     REG_WR(sc, DORQ_REG_VF_TYPE_MAX_MCID_0, 0x1ffff);
16916
16917     /* set the number of VF alllowed doorbells to the full DQ range */
16918     REG_WR(sc, DORQ_REG_VF_NORM_MAX_CID_COUNT, 0x20000);
16919
16920     /* set the VF doorbell threshold */
16921     REG_WR(sc, DORQ_REG_VF_USAGE_CT_LIMIT, 4);
16922 #endif
16923 }
16924
16925 /* send a NIG loopback debug packet */
16926 static void
16927 bxe_lb_pckt(struct bxe_softc *sc)
16928 {
16929     uint32_t wb_write[3];
16930
16931     /* Ethernet source and destination addresses */
16932     wb_write[0] = 0x55555555;
16933     wb_write[1] = 0x55555555;
16934     wb_write[2] = 0x20;     /* SOP */
16935     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16936
16937     /* NON-IP protocol */
16938     wb_write[0] = 0x09000000;
16939     wb_write[1] = 0x55555555;
16940     wb_write[2] = 0x10;     /* EOP, eop_bvalid = 0 */
16941     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16942 }
16943
16944 /*
16945  * Some of the internal memories are not directly readable from the driver.
16946  * To test them we send debug packets.
16947  */
16948 static int
16949 bxe_int_mem_test(struct bxe_softc *sc)
16950 {
16951     int factor;
16952     int count, i;
16953     uint32_t val = 0;
16954
16955     if (CHIP_REV_IS_FPGA(sc)) {
16956         factor = 120;
16957     } else if (CHIP_REV_IS_EMUL(sc)) {
16958         factor = 200;
16959     } else {
16960         factor = 1;
16961     }
16962
16963     /* disable inputs of parser neighbor blocks */
16964     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16965     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16966     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16967     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16968
16969     /*  write 0 to parser credits for CFC search request */
16970     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16971
16972     /* send Ethernet packet */
16973     bxe_lb_pckt(sc);
16974
16975     /* TODO do i reset NIG statistic? */
16976     /* Wait until NIG register shows 1 packet of size 0x10 */
16977     count = 1000 * factor;
16978     while (count) {
16979         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
16980         val = *BXE_SP(sc, wb_data[0]);
16981         if (val == 0x10) {
16982             break;
16983         }
16984
16985         DELAY(10000);
16986         count--;
16987     }
16988
16989     if (val != 0x10) {
16990         BLOGE(sc, "NIG timeout val=0x%x\n", val);
16991         return (-1);
16992     }
16993
16994     /* wait until PRS register shows 1 packet */
16995     count = (1000 * factor);
16996     while (count) {
16997         val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
16998         if (val == 1) {
16999             break;
17000         }
17001
17002         DELAY(10000);
17003         count--;
17004     }
17005
17006     if (val != 0x1) {
17007         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17008         return (-2);
17009     }
17010
17011     /* Reset and init BRB, PRS */
17012     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
17013     DELAY(50000);
17014     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
17015     DELAY(50000);
17016     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17017     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17018
17019     /* Disable inputs of parser neighbor blocks */
17020     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
17021     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
17022     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
17023     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
17024
17025     /* Write 0 to parser credits for CFC search request */
17026     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
17027
17028     /* send 10 Ethernet packets */
17029     for (i = 0; i < 10; i++) {
17030         bxe_lb_pckt(sc);
17031     }
17032
17033     /* Wait until NIG register shows 10+1 packets of size 11*0x10 = 0xb0 */
17034     count = (1000 * factor);
17035     while (count) {
17036         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17037         val = *BXE_SP(sc, wb_data[0]);
17038         if (val == 0xb0) {
17039             break;
17040         }
17041
17042         DELAY(10000);
17043         count--;
17044     }
17045
17046     if (val != 0xb0) {
17047         BLOGE(sc, "NIG timeout val=0x%x\n", val);
17048         return (-3);
17049     }
17050
17051     /* Wait until PRS register shows 2 packets */
17052     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17053     if (val != 2) {
17054         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17055     }
17056
17057     /* Write 1 to parser credits for CFC search request */
17058     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x1);
17059
17060     /* Wait until PRS register shows 3 packets */
17061     DELAY(10000 * factor);
17062
17063     /* Wait until NIG register shows 1 packet of size 0x10 */
17064     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17065     if (val != 3) {
17066         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17067     }
17068
17069     /* clear NIG EOP FIFO */
17070     for (i = 0; i < 11; i++) {
17071         REG_RD(sc, NIG_REG_INGRESS_EOP_LB_FIFO);
17072     }
17073
17074     val = REG_RD(sc, NIG_REG_INGRESS_EOP_LB_EMPTY);
17075     if (val != 1) {
17076         BLOGE(sc, "clear of NIG failed\n");
17077         return (-4);
17078     }
17079
17080     /* Reset and init BRB, PRS, NIG */
17081     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
17082     DELAY(50000);
17083     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
17084     DELAY(50000);
17085     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17086     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17087     if (!CNIC_SUPPORT(sc)) {
17088         /* set NIC mode */
17089         REG_WR(sc, PRS_REG_NIC_MODE, 1);
17090     }
17091
17092     /* Enable inputs of parser neighbor blocks */
17093     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x7fffffff);
17094     REG_WR(sc, TCM_REG_PRS_IFEN, 0x1);
17095     REG_WR(sc, CFC_REG_DEBUG0, 0x0);
17096     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x1);
17097
17098     return (0);
17099 }
17100
17101 static void
17102 bxe_setup_fan_failure_detection(struct bxe_softc *sc)
17103 {
17104     int is_required;
17105     uint32_t val;
17106     int port;
17107
17108     is_required = 0;
17109     val = (SHMEM_RD(sc, dev_info.shared_hw_config.config2) &
17110            SHARED_HW_CFG_FAN_FAILURE_MASK);
17111
17112     if (val == SHARED_HW_CFG_FAN_FAILURE_ENABLED) {
17113         is_required = 1;
17114     }
17115     /*
17116      * The fan failure mechanism is usually related to the PHY type since
17117      * the power consumption of the board is affected by the PHY. Currently,
17118      * fan is required for most designs with SFX7101, BCM8727 and BCM8481.
17119      */
17120     else if (val == SHARED_HW_CFG_FAN_FAILURE_PHY_TYPE) {
17121         for (port = PORT_0; port < PORT_MAX; port++) {
17122             is_required |= elink_fan_failure_det_req(sc,
17123                                                      sc->devinfo.shmem_base,
17124                                                      sc->devinfo.shmem2_base,
17125                                                      port);
17126         }
17127     }
17128
17129     BLOGD(sc, DBG_LOAD, "fan detection setting: %d\n", is_required);
17130
17131     if (is_required == 0) {
17132         return;
17133     }
17134
17135     /* Fan failure is indicated by SPIO 5 */
17136     bxe_set_spio(sc, MISC_SPIO_SPIO5, MISC_SPIO_INPUT_HI_Z);
17137
17138     /* set to active low mode */
17139     val = REG_RD(sc, MISC_REG_SPIO_INT);
17140     val |= (MISC_SPIO_SPIO5 << MISC_SPIO_INT_OLD_SET_POS);
17141     REG_WR(sc, MISC_REG_SPIO_INT, val);
17142
17143     /* enable interrupt to signal the IGU */
17144     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17145     val |= MISC_SPIO_SPIO5;
17146     REG_WR(sc, MISC_REG_SPIO_EVENT_EN, val);
17147 }
17148
17149 static void
17150 bxe_enable_blocks_attention(struct bxe_softc *sc)
17151 {
17152     uint32_t val;
17153
17154     REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17155     if (!CHIP_IS_E1x(sc)) {
17156         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0x40);
17157     } else {
17158         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0);
17159     }
17160     REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17161     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17162     /*
17163      * mask read length error interrupts in brb for parser
17164      * (parsing unit and 'checksum and crc' unit)
17165      * these errors are legal (PU reads fixed length and CAC can cause
17166      * read length error on truncated packets)
17167      */
17168     REG_WR(sc, BRB1_REG_BRB1_INT_MASK, 0xFC00);
17169     REG_WR(sc, QM_REG_QM_INT_MASK, 0);
17170     REG_WR(sc, TM_REG_TM_INT_MASK, 0);
17171     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_0, 0);
17172     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_1, 0);
17173     REG_WR(sc, XCM_REG_XCM_INT_MASK, 0);
17174 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_0, 0); */
17175 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_1, 0); */
17176     REG_WR(sc, USDM_REG_USDM_INT_MASK_0, 0);
17177     REG_WR(sc, USDM_REG_USDM_INT_MASK_1, 0);
17178     REG_WR(sc, UCM_REG_UCM_INT_MASK, 0);
17179 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_0, 0); */
17180 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_1, 0); */
17181     REG_WR(sc, GRCBASE_UPB + PB_REG_PB_INT_MASK, 0);
17182     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_0, 0);
17183     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_1, 0);
17184     REG_WR(sc, CCM_REG_CCM_INT_MASK, 0);
17185 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_0, 0); */
17186 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_1, 0); */
17187
17188     val = (PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_AFT |
17189            PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_OF |
17190            PXP2_PXP2_INT_MASK_0_REG_PGL_PCIE_ATTN);
17191     if (!CHIP_IS_E1x(sc)) {
17192         val |= (PXP2_PXP2_INT_MASK_0_REG_PGL_READ_BLOCKED |
17193                 PXP2_PXP2_INT_MASK_0_REG_PGL_WRITE_BLOCKED);
17194     }
17195     REG_WR(sc, PXP2_REG_PXP2_INT_MASK_0, val);
17196
17197     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_0, 0);
17198     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_1, 0);
17199     REG_WR(sc, TCM_REG_TCM_INT_MASK, 0);
17200 /*      REG_WR(sc, TSEM_REG_TSEM_INT_MASK_0, 0); */
17201
17202     if (!CHIP_IS_E1x(sc)) {
17203         /* enable VFC attentions: bits 11 and 12, bits 31:13 reserved */
17204         REG_WR(sc, TSEM_REG_TSEM_INT_MASK_1, 0x07ff);
17205     }
17206
17207     REG_WR(sc, CDU_REG_CDU_INT_MASK, 0);
17208     REG_WR(sc, DMAE_REG_DMAE_INT_MASK, 0);
17209 /*      REG_WR(sc, MISC_REG_MISC_INT_MASK, 0); */
17210     REG_WR(sc, PBF_REG_PBF_INT_MASK, 0x18);     /* bit 3,4 masked */
17211 }
17212
17213 /**
17214  * bxe_init_hw_common - initialize the HW at the COMMON phase.
17215  *
17216  * @sc:     driver handle
17217  */
17218 static int
17219 bxe_init_hw_common(struct bxe_softc *sc)
17220 {
17221     uint8_t abs_func_id;
17222     uint32_t val;
17223
17224     BLOGD(sc, DBG_LOAD, "starting common init for func %d\n",
17225           SC_ABS_FUNC(sc));
17226
17227     /*
17228      * take the RESET lock to protect undi_unload flow from accessing
17229      * registers while we are resetting the chip
17230      */
17231     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17232
17233     bxe_reset_common(sc);
17234
17235     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET), 0xffffffff);
17236
17237     val = 0xfffc;
17238     if (CHIP_IS_E3(sc)) {
17239         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
17240         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
17241     }
17242
17243     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET), val);
17244
17245     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17246
17247     ecore_init_block(sc, BLOCK_MISC, PHASE_COMMON);
17248     BLOGD(sc, DBG_LOAD, "after misc block init\n");
17249
17250     if (!CHIP_IS_E1x(sc)) {
17251         /*
17252          * 4-port mode or 2-port mode we need to turn off master-enable for
17253          * everyone. After that we turn it back on for self. So, we disregard
17254          * multi-function, and always disable all functions on the given path,
17255          * this means 0,2,4,6 for path 0 and 1,3,5,7 for path 1
17256          */
17257         for (abs_func_id = SC_PATH(sc);
17258              abs_func_id < (E2_FUNC_MAX * 2);
17259              abs_func_id += 2) {
17260             if (abs_func_id == SC_ABS_FUNC(sc)) {
17261                 REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17262                 continue;
17263             }
17264
17265             bxe_pretend_func(sc, abs_func_id);
17266
17267             /* clear pf enable */
17268             bxe_pf_disable(sc);
17269
17270             bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17271         }
17272     }
17273
17274     BLOGD(sc, DBG_LOAD, "after pf disable\n");
17275
17276     ecore_init_block(sc, BLOCK_PXP, PHASE_COMMON);
17277
17278     if (CHIP_IS_E1(sc)) {
17279         /*
17280          * enable HW interrupt from PXP on USDM overflow
17281          * bit 16 on INT_MASK_0
17282          */
17283         REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17284     }
17285
17286     ecore_init_block(sc, BLOCK_PXP2, PHASE_COMMON);
17287     bxe_init_pxp(sc);
17288
17289 #ifdef __BIG_ENDIAN
17290     REG_WR(sc, PXP2_REG_RQ_QM_ENDIAN_M, 1);
17291     REG_WR(sc, PXP2_REG_RQ_TM_ENDIAN_M, 1);
17292     REG_WR(sc, PXP2_REG_RQ_SRC_ENDIAN_M, 1);
17293     REG_WR(sc, PXP2_REG_RQ_CDU_ENDIAN_M, 1);
17294     REG_WR(sc, PXP2_REG_RQ_DBG_ENDIAN_M, 1);
17295     /* make sure this value is 0 */
17296     REG_WR(sc, PXP2_REG_RQ_HC_ENDIAN_M, 0);
17297
17298     //REG_WR(sc, PXP2_REG_RD_PBF_SWAP_MODE, 1);
17299     REG_WR(sc, PXP2_REG_RD_QM_SWAP_MODE, 1);
17300     REG_WR(sc, PXP2_REG_RD_TM_SWAP_MODE, 1);
17301     REG_WR(sc, PXP2_REG_RD_SRC_SWAP_MODE, 1);
17302     REG_WR(sc, PXP2_REG_RD_CDURD_SWAP_MODE, 1);
17303 #endif
17304
17305     ecore_ilt_init_page_size(sc, INITOP_SET);
17306
17307     if (CHIP_REV_IS_FPGA(sc) && CHIP_IS_E1H(sc)) {
17308         REG_WR(sc, PXP2_REG_PGL_TAGS_LIMIT, 0x1);
17309     }
17310
17311     /* let the HW do it's magic... */
17312     DELAY(100000);
17313
17314     /* finish PXP init */
17315     val = REG_RD(sc, PXP2_REG_RQ_CFG_DONE);
17316     if (val != 1) {
17317         BLOGE(sc, "PXP2 CFG failed\n");
17318         return (-1);
17319     }
17320     val = REG_RD(sc, PXP2_REG_RD_INIT_DONE);
17321     if (val != 1) {
17322         BLOGE(sc, "PXP2 RD_INIT failed\n");
17323         return (-1);
17324     }
17325
17326     BLOGD(sc, DBG_LOAD, "after pxp init\n");
17327
17328     /*
17329      * Timer bug workaround for E2 only. We need to set the entire ILT to have
17330      * entries with value "0" and valid bit on. This needs to be done by the
17331      * first PF that is loaded in a path (i.e. common phase)
17332      */
17333     if (!CHIP_IS_E1x(sc)) {
17334 /*
17335  * In E2 there is a bug in the timers block that can cause function 6 / 7
17336  * (i.e. vnic3) to start even if it is marked as "scan-off".
17337  * This occurs when a different function (func2,3) is being marked
17338  * as "scan-off". Real-life scenario for example: if a driver is being
17339  * load-unloaded while func6,7 are down. This will cause the timer to access
17340  * the ilt, translate to a logical address and send a request to read/write.
17341  * Since the ilt for the function that is down is not valid, this will cause
17342  * a translation error which is unrecoverable.
17343  * The Workaround is intended to make sure that when this happens nothing
17344  * fatal will occur. The workaround:
17345  *  1.  First PF driver which loads on a path will:
17346  *      a.  After taking the chip out of reset, by using pretend,
17347  *          it will write "0" to the following registers of
17348  *          the other vnics.
17349  *          REG_WR(pdev, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
17350  *          REG_WR(pdev, CFC_REG_WEAK_ENABLE_PF,0);
17351  *          REG_WR(pdev, CFC_REG_STRONG_ENABLE_PF,0);
17352  *          And for itself it will write '1' to
17353  *          PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER to enable
17354  *          dmae-operations (writing to pram for example.)
17355  *          note: can be done for only function 6,7 but cleaner this
17356  *            way.
17357  *      b.  Write zero+valid to the entire ILT.
17358  *      c.  Init the first_timers_ilt_entry, last_timers_ilt_entry of
17359  *          VNIC3 (of that port). The range allocated will be the
17360  *          entire ILT. This is needed to prevent  ILT range error.
17361  *  2.  Any PF driver load flow:
17362  *      a.  ILT update with the physical addresses of the allocated
17363  *          logical pages.
17364  *      b.  Wait 20msec. - note that this timeout is needed to make
17365  *          sure there are no requests in one of the PXP internal
17366  *          queues with "old" ILT addresses.
17367  *      c.  PF enable in the PGLC.
17368  *      d.  Clear the was_error of the PF in the PGLC. (could have
17369  *          occurred while driver was down)
17370  *      e.  PF enable in the CFC (WEAK + STRONG)
17371  *      f.  Timers scan enable
17372  *  3.  PF driver unload flow:
17373  *      a.  Clear the Timers scan_en.
17374  *      b.  Polling for scan_on=0 for that PF.
17375  *      c.  Clear the PF enable bit in the PXP.
17376  *      d.  Clear the PF enable in the CFC (WEAK + STRONG)
17377  *      e.  Write zero+valid to all ILT entries (The valid bit must
17378  *          stay set)
17379  *      f.  If this is VNIC 3 of a port then also init
17380  *          first_timers_ilt_entry to zero and last_timers_ilt_entry
17381  *          to the last enrty in the ILT.
17382  *
17383  *      Notes:
17384  *      Currently the PF error in the PGLC is non recoverable.
17385  *      In the future the there will be a recovery routine for this error.
17386  *      Currently attention is masked.
17387  *      Having an MCP lock on the load/unload process does not guarantee that
17388  *      there is no Timer disable during Func6/7 enable. This is because the
17389  *      Timers scan is currently being cleared by the MCP on FLR.
17390  *      Step 2.d can be done only for PF6/7 and the driver can also check if
17391  *      there is error before clearing it. But the flow above is simpler and
17392  *      more general.
17393  *      All ILT entries are written by zero+valid and not just PF6/7
17394  *      ILT entries since in the future the ILT entries allocation for
17395  *      PF-s might be dynamic.
17396  */
17397         struct ilt_client_info ilt_cli;
17398         struct ecore_ilt ilt;
17399
17400         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
17401         memset(&ilt, 0, sizeof(struct ecore_ilt));
17402
17403         /* initialize dummy TM client */
17404         ilt_cli.start      = 0;
17405         ilt_cli.end        = ILT_NUM_PAGE_ENTRIES - 1;
17406         ilt_cli.client_num = ILT_CLIENT_TM;
17407
17408         /*
17409          * Step 1: set zeroes to all ilt page entries with valid bit on
17410          * Step 2: set the timers first/last ilt entry to point
17411          * to the entire range to prevent ILT range error for 3rd/4th
17412          * vnic (this code assumes existence of the vnic)
17413          *
17414          * both steps performed by call to ecore_ilt_client_init_op()
17415          * with dummy TM client
17416          *
17417          * we must use pretend since PXP2_REG_RQ_##blk##_FIRST_ILT
17418          * and his brother are split registers
17419          */
17420
17421         bxe_pretend_func(sc, (SC_PATH(sc) + 6));
17422         ecore_ilt_client_init_op_ilt(sc, &ilt, &ilt_cli, INITOP_CLEAR);
17423         bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17424
17425         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN, BXE_PXP_DRAM_ALIGN);
17426         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_RD, BXE_PXP_DRAM_ALIGN);
17427         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_SEL, 1);
17428     }
17429
17430     REG_WR(sc, PXP2_REG_RQ_DISABLE_INPUTS, 0);
17431     REG_WR(sc, PXP2_REG_RD_DISABLE_INPUTS, 0);
17432
17433     if (!CHIP_IS_E1x(sc)) {
17434         int factor = CHIP_REV_IS_EMUL(sc) ? 1000 :
17435                      (CHIP_REV_IS_FPGA(sc) ? 400 : 0);
17436
17437         ecore_init_block(sc, BLOCK_PGLUE_B, PHASE_COMMON);
17438         ecore_init_block(sc, BLOCK_ATC, PHASE_COMMON);
17439
17440         /* let the HW do it's magic... */
17441         do {
17442             DELAY(200000);
17443             val = REG_RD(sc, ATC_REG_ATC_INIT_DONE);
17444         } while (factor-- && (val != 1));
17445
17446         if (val != 1) {
17447             BLOGE(sc, "ATC_INIT failed\n");
17448             return (-1);
17449         }
17450     }
17451
17452     BLOGD(sc, DBG_LOAD, "after pglue and atc init\n");
17453
17454     ecore_init_block(sc, BLOCK_DMAE, PHASE_COMMON);
17455
17456     bxe_iov_init_dmae(sc);
17457
17458     /* clean the DMAE memory */
17459     sc->dmae_ready = 1;
17460     ecore_init_fill(sc, TSEM_REG_PRAM, 0, 8, 1);
17461
17462     ecore_init_block(sc, BLOCK_TCM, PHASE_COMMON);
17463
17464     ecore_init_block(sc, BLOCK_UCM, PHASE_COMMON);
17465
17466     ecore_init_block(sc, BLOCK_CCM, PHASE_COMMON);
17467
17468     ecore_init_block(sc, BLOCK_XCM, PHASE_COMMON);
17469
17470     bxe_read_dmae(sc, XSEM_REG_PASSIVE_BUFFER, 3);
17471     bxe_read_dmae(sc, CSEM_REG_PASSIVE_BUFFER, 3);
17472     bxe_read_dmae(sc, TSEM_REG_PASSIVE_BUFFER, 3);
17473     bxe_read_dmae(sc, USEM_REG_PASSIVE_BUFFER, 3);
17474
17475     ecore_init_block(sc, BLOCK_QM, PHASE_COMMON);
17476
17477     /* QM queues pointers table */
17478     ecore_qm_init_ptr_table(sc, sc->qm_cid_count, INITOP_SET);
17479
17480     /* soft reset pulse */
17481     REG_WR(sc, QM_REG_SOFT_RESET, 1);
17482     REG_WR(sc, QM_REG_SOFT_RESET, 0);
17483
17484     if (CNIC_SUPPORT(sc))
17485         ecore_init_block(sc, BLOCK_TM, PHASE_COMMON);
17486
17487     ecore_init_block(sc, BLOCK_DORQ, PHASE_COMMON);
17488     REG_WR(sc, DORQ_REG_DPM_CID_OFST, BXE_DB_SHIFT);
17489     if (!CHIP_REV_IS_SLOW(sc)) {
17490         /* enable hw interrupt from doorbell Q */
17491         REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17492     }
17493
17494     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17495
17496     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17497     REG_WR(sc, PRS_REG_A_PRSU_20, 0xf);
17498
17499     if (!CHIP_IS_E1(sc)) {
17500         REG_WR(sc, PRS_REG_E1HOV_MODE, sc->devinfo.mf_info.path_has_ovlan);
17501     }
17502
17503     if (!CHIP_IS_E1x(sc) && !CHIP_IS_E3B0(sc)) {
17504         if (IS_MF_AFEX(sc)) {
17505             /*
17506              * configure that AFEX and VLAN headers must be
17507              * received in AFEX mode
17508              */
17509             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC, 0xE);
17510             REG_WR(sc, PRS_REG_MUST_HAVE_HDRS, 0xA);
17511             REG_WR(sc, PRS_REG_HDRS_AFTER_TAG_0, 0x6);
17512             REG_WR(sc, PRS_REG_TAG_ETHERTYPE_0, 0x8926);
17513             REG_WR(sc, PRS_REG_TAG_LEN_0, 0x4);
17514         } else {
17515             /*
17516              * Bit-map indicating which L2 hdrs may appear
17517              * after the basic Ethernet header
17518              */
17519             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC,
17520                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17521         }
17522     }
17523
17524     ecore_init_block(sc, BLOCK_TSDM, PHASE_COMMON);
17525     ecore_init_block(sc, BLOCK_CSDM, PHASE_COMMON);
17526     ecore_init_block(sc, BLOCK_USDM, PHASE_COMMON);
17527     ecore_init_block(sc, BLOCK_XSDM, PHASE_COMMON);
17528
17529     if (!CHIP_IS_E1x(sc)) {
17530         /* reset VFC memories */
17531         REG_WR(sc, TSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17532                VFC_MEMORIES_RST_REG_CAM_RST |
17533                VFC_MEMORIES_RST_REG_RAM_RST);
17534         REG_WR(sc, XSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17535                VFC_MEMORIES_RST_REG_CAM_RST |
17536                VFC_MEMORIES_RST_REG_RAM_RST);
17537
17538         DELAY(20000);
17539     }
17540
17541     ecore_init_block(sc, BLOCK_TSEM, PHASE_COMMON);
17542     ecore_init_block(sc, BLOCK_USEM, PHASE_COMMON);
17543     ecore_init_block(sc, BLOCK_CSEM, PHASE_COMMON);
17544     ecore_init_block(sc, BLOCK_XSEM, PHASE_COMMON);
17545
17546     /* sync semi rtc */
17547     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
17548            0x80000000);
17549     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET,
17550            0x80000000);
17551
17552     ecore_init_block(sc, BLOCK_UPB, PHASE_COMMON);
17553     ecore_init_block(sc, BLOCK_XPB, PHASE_COMMON);
17554     ecore_init_block(sc, BLOCK_PBF, PHASE_COMMON);
17555
17556     if (!CHIP_IS_E1x(sc)) {
17557         if (IS_MF_AFEX(sc)) {
17558             /*
17559              * configure that AFEX and VLAN headers must be
17560              * sent in AFEX mode
17561              */
17562             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC, 0xE);
17563             REG_WR(sc, PBF_REG_MUST_HAVE_HDRS, 0xA);
17564             REG_WR(sc, PBF_REG_HDRS_AFTER_TAG_0, 0x6);
17565             REG_WR(sc, PBF_REG_TAG_ETHERTYPE_0, 0x8926);
17566             REG_WR(sc, PBF_REG_TAG_LEN_0, 0x4);
17567         } else {
17568             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC,
17569                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17570         }
17571     }
17572
17573     REG_WR(sc, SRC_REG_SOFT_RST, 1);
17574
17575     ecore_init_block(sc, BLOCK_SRC, PHASE_COMMON);
17576
17577     if (CNIC_SUPPORT(sc)) {
17578         REG_WR(sc, SRC_REG_KEYSEARCH_0, 0x63285672);
17579         REG_WR(sc, SRC_REG_KEYSEARCH_1, 0x24b8f2cc);
17580         REG_WR(sc, SRC_REG_KEYSEARCH_2, 0x223aef9b);
17581         REG_WR(sc, SRC_REG_KEYSEARCH_3, 0x26001e3a);
17582         REG_WR(sc, SRC_REG_KEYSEARCH_4, 0x7ae91116);
17583         REG_WR(sc, SRC_REG_KEYSEARCH_5, 0x5ce5230b);
17584         REG_WR(sc, SRC_REG_KEYSEARCH_6, 0x298d8adf);
17585         REG_WR(sc, SRC_REG_KEYSEARCH_7, 0x6eb0ff09);
17586         REG_WR(sc, SRC_REG_KEYSEARCH_8, 0x1830f82f);
17587         REG_WR(sc, SRC_REG_KEYSEARCH_9, 0x01e46be7);
17588     }
17589     REG_WR(sc, SRC_REG_SOFT_RST, 0);
17590
17591     if (sizeof(union cdu_context) != 1024) {
17592         /* we currently assume that a context is 1024 bytes */
17593         BLOGE(sc, "please adjust the size of cdu_context(%ld)\n",
17594               (long)sizeof(union cdu_context));
17595     }
17596
17597     ecore_init_block(sc, BLOCK_CDU, PHASE_COMMON);
17598     val = (4 << 24) + (0 << 12) + 1024;
17599     REG_WR(sc, CDU_REG_CDU_GLOBAL_PARAMS, val);
17600
17601     ecore_init_block(sc, BLOCK_CFC, PHASE_COMMON);
17602
17603     REG_WR(sc, CFC_REG_INIT_REG, 0x7FF);
17604     /* enable context validation interrupt from CFC */
17605     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17606
17607     /* set the thresholds to prevent CFC/CDU race */
17608     REG_WR(sc, CFC_REG_DEBUG0, 0x20020000);
17609     ecore_init_block(sc, BLOCK_HC, PHASE_COMMON);
17610
17611     if (!CHIP_IS_E1x(sc) && BXE_NOMCP(sc)) {
17612         REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x36);
17613     }
17614
17615     ecore_init_block(sc, BLOCK_IGU, PHASE_COMMON);
17616     ecore_init_block(sc, BLOCK_MISC_AEU, PHASE_COMMON);
17617
17618     /* Reset PCIE errors for debug */
17619     REG_WR(sc, 0x2814, 0xffffffff);
17620     REG_WR(sc, 0x3820, 0xffffffff);
17621
17622     if (!CHIP_IS_E1x(sc)) {
17623         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_CONTROL_5,
17624                (PXPCS_TL_CONTROL_5_ERR_UNSPPORT1 |
17625                 PXPCS_TL_CONTROL_5_ERR_UNSPPORT));
17626         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC345_STAT,
17627                (PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT4 |
17628                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT3 |
17629                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT2));
17630         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC678_STAT,
17631                (PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT7 |
17632                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT6 |
17633                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT5));
17634     }
17635
17636     ecore_init_block(sc, BLOCK_NIG, PHASE_COMMON);
17637
17638     if (!CHIP_IS_E1(sc)) {
17639         /* in E3 this done in per-port section */
17640         if (!CHIP_IS_E3(sc))
17641             REG_WR(sc, NIG_REG_LLH_MF_MODE, IS_MF(sc));
17642     }
17643
17644     if (CHIP_IS_E1H(sc)) {
17645         /* not applicable for E2 (and above ...) */
17646         REG_WR(sc, NIG_REG_LLH_E1HOV_MODE, IS_MF_SD(sc));
17647     }
17648
17649     if (CHIP_REV_IS_SLOW(sc)) {
17650         DELAY(200000);
17651     }
17652
17653     /* finish CFC init */
17654     val = reg_poll(sc, CFC_REG_LL_INIT_DONE, 1, 100, 10);
17655     if (val != 1) {
17656         BLOGE(sc, "CFC LL_INIT failed\n");
17657         return (-1);
17658     }
17659     val = reg_poll(sc, CFC_REG_AC_INIT_DONE, 1, 100, 10);
17660     if (val != 1) {
17661         BLOGE(sc, "CFC AC_INIT failed\n");
17662         return (-1);
17663     }
17664     val = reg_poll(sc, CFC_REG_CAM_INIT_DONE, 1, 100, 10);
17665     if (val != 1) {
17666         BLOGE(sc, "CFC CAM_INIT failed\n");
17667         return (-1);
17668     }
17669     REG_WR(sc, CFC_REG_DEBUG0, 0);
17670
17671     if (CHIP_IS_E1(sc)) {
17672         /* read NIG statistic to see if this is our first up since powerup */
17673         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17674         val = *BXE_SP(sc, wb_data[0]);
17675
17676         /* do internal memory self test */
17677         if ((val == 0) && bxe_int_mem_test(sc)) {
17678             BLOGE(sc, "internal mem self test failed\n");
17679             return (-1);
17680         }
17681     }
17682
17683     bxe_setup_fan_failure_detection(sc);
17684
17685     /* clear PXP2 attentions */
17686     REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
17687
17688     bxe_enable_blocks_attention(sc);
17689
17690     if (!CHIP_REV_IS_SLOW(sc)) {
17691         ecore_enable_blocks_parity(sc);
17692     }
17693
17694     if (!BXE_NOMCP(sc)) {
17695         if (CHIP_IS_E1x(sc)) {
17696             bxe_common_init_phy(sc);
17697         }
17698     }
17699
17700     return (0);
17701 }
17702
17703 /**
17704  * bxe_init_hw_common_chip - init HW at the COMMON_CHIP phase.
17705  *
17706  * @sc:     driver handle
17707  */
17708 static int
17709 bxe_init_hw_common_chip(struct bxe_softc *sc)
17710 {
17711     int rc = bxe_init_hw_common(sc);
17712
17713     if (rc) {
17714         return (rc);
17715     }
17716
17717     /* In E2 2-PORT mode, same ext phy is used for the two paths */
17718     if (!BXE_NOMCP(sc)) {
17719         bxe_common_init_phy(sc);
17720     }
17721
17722     return (0);
17723 }
17724
17725 static int
17726 bxe_init_hw_port(struct bxe_softc *sc)
17727 {
17728     int port = SC_PORT(sc);
17729     int init_phase = port ? PHASE_PORT1 : PHASE_PORT0;
17730     uint32_t low, high;
17731     uint32_t val;
17732
17733     BLOGD(sc, DBG_LOAD, "starting port init for port %d\n", port);
17734
17735     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
17736
17737     ecore_init_block(sc, BLOCK_MISC, init_phase);
17738     ecore_init_block(sc, BLOCK_PXP, init_phase);
17739     ecore_init_block(sc, BLOCK_PXP2, init_phase);
17740
17741     /*
17742      * Timers bug workaround: disables the pf_master bit in pglue at
17743      * common phase, we need to enable it here before any dmae access are
17744      * attempted. Therefore we manually added the enable-master to the
17745      * port phase (it also happens in the function phase)
17746      */
17747     if (!CHIP_IS_E1x(sc)) {
17748         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17749     }
17750
17751     ecore_init_block(sc, BLOCK_ATC, init_phase);
17752     ecore_init_block(sc, BLOCK_DMAE, init_phase);
17753     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
17754     ecore_init_block(sc, BLOCK_QM, init_phase);
17755
17756     ecore_init_block(sc, BLOCK_TCM, init_phase);
17757     ecore_init_block(sc, BLOCK_UCM, init_phase);
17758     ecore_init_block(sc, BLOCK_CCM, init_phase);
17759     ecore_init_block(sc, BLOCK_XCM, init_phase);
17760
17761     /* QM cid (connection) count */
17762     ecore_qm_init_cid_count(sc, sc->qm_cid_count, INITOP_SET);
17763
17764     if (CNIC_SUPPORT(sc)) {
17765         ecore_init_block(sc, BLOCK_TM, init_phase);
17766         REG_WR(sc, TM_REG_LIN0_SCAN_TIME + port*4, 20);
17767         REG_WR(sc, TM_REG_LIN0_MAX_ACTIVE_CID + port*4, 31);
17768     }
17769
17770     ecore_init_block(sc, BLOCK_DORQ, init_phase);
17771
17772     ecore_init_block(sc, BLOCK_BRB1, init_phase);
17773
17774     if (CHIP_IS_E1(sc) || CHIP_IS_E1H(sc)) {
17775         if (IS_MF(sc)) {
17776             low = (BXE_ONE_PORT(sc) ? 160 : 246);
17777         } else if (sc->mtu > 4096) {
17778             if (BXE_ONE_PORT(sc)) {
17779                 low = 160;
17780             } else {
17781                 val = sc->mtu;
17782                 /* (24*1024 + val*4)/256 */
17783                 low = (96 + (val / 64) + ((val % 64) ? 1 : 0));
17784             }
17785         } else {
17786             low = (BXE_ONE_PORT(sc) ? 80 : 160);
17787         }
17788         high = (low + 56); /* 14*1024/256 */
17789         REG_WR(sc, BRB1_REG_PAUSE_LOW_THRESHOLD_0 + port*4, low);
17790         REG_WR(sc, BRB1_REG_PAUSE_HIGH_THRESHOLD_0 + port*4, high);
17791     }
17792
17793     if (CHIP_IS_MODE_4_PORT(sc)) {
17794         REG_WR(sc, SC_PORT(sc) ?
17795                BRB1_REG_MAC_GUARANTIED_1 :
17796                BRB1_REG_MAC_GUARANTIED_0, 40);
17797     }
17798
17799     ecore_init_block(sc, BLOCK_PRS, init_phase);
17800     if (CHIP_IS_E3B0(sc)) {
17801         if (IS_MF_AFEX(sc)) {
17802             /* configure headers for AFEX mode */
17803             REG_WR(sc, SC_PORT(sc) ?
17804                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17805                    PRS_REG_HDRS_AFTER_BASIC_PORT_0, 0xE);
17806             REG_WR(sc, SC_PORT(sc) ?
17807                    PRS_REG_HDRS_AFTER_TAG_0_PORT_1 :
17808                    PRS_REG_HDRS_AFTER_TAG_0_PORT_0, 0x6);
17809             REG_WR(sc, SC_PORT(sc) ?
17810                    PRS_REG_MUST_HAVE_HDRS_PORT_1 :
17811                    PRS_REG_MUST_HAVE_HDRS_PORT_0, 0xA);
17812         } else {
17813             /* Ovlan exists only if we are in multi-function +
17814              * switch-dependent mode, in switch-independent there
17815              * is no ovlan headers
17816              */
17817             REG_WR(sc, SC_PORT(sc) ?
17818                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17819                    PRS_REG_HDRS_AFTER_BASIC_PORT_0,
17820                    (sc->devinfo.mf_info.path_has_ovlan ? 7 : 6));
17821         }
17822     }
17823
17824     ecore_init_block(sc, BLOCK_TSDM, init_phase);
17825     ecore_init_block(sc, BLOCK_CSDM, init_phase);
17826     ecore_init_block(sc, BLOCK_USDM, init_phase);
17827     ecore_init_block(sc, BLOCK_XSDM, init_phase);
17828
17829     ecore_init_block(sc, BLOCK_TSEM, init_phase);
17830     ecore_init_block(sc, BLOCK_USEM, init_phase);
17831     ecore_init_block(sc, BLOCK_CSEM, init_phase);
17832     ecore_init_block(sc, BLOCK_XSEM, init_phase);
17833
17834     ecore_init_block(sc, BLOCK_UPB, init_phase);
17835     ecore_init_block(sc, BLOCK_XPB, init_phase);
17836
17837     ecore_init_block(sc, BLOCK_PBF, init_phase);
17838
17839     if (CHIP_IS_E1x(sc)) {
17840         /* configure PBF to work without PAUSE mtu 9000 */
17841         REG_WR(sc, PBF_REG_P0_PAUSE_ENABLE + port*4, 0);
17842
17843         /* update threshold */
17844         REG_WR(sc, PBF_REG_P0_ARB_THRSH + port*4, (9040/16));
17845         /* update init credit */
17846         REG_WR(sc, PBF_REG_P0_INIT_CRD + port*4, (9040/16) + 553 - 22);
17847
17848         /* probe changes */
17849         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 1);
17850         DELAY(50);
17851         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 0);
17852     }
17853
17854     if (CNIC_SUPPORT(sc)) {
17855         ecore_init_block(sc, BLOCK_SRC, init_phase);
17856     }
17857
17858     ecore_init_block(sc, BLOCK_CDU, init_phase);
17859     ecore_init_block(sc, BLOCK_CFC, init_phase);
17860
17861     if (CHIP_IS_E1(sc)) {
17862         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
17863         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
17864     }
17865     ecore_init_block(sc, BLOCK_HC, init_phase);
17866
17867     ecore_init_block(sc, BLOCK_IGU, init_phase);
17868
17869     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
17870     /* init aeu_mask_attn_func_0/1:
17871      *  - SF mode: bits 3-7 are masked. only bits 0-2 are in use
17872      *  - MF mode: bit 3 is masked. bits 0-2 are in use as in SF
17873      *             bits 4-7 are used for "per vn group attention" */
17874     val = IS_MF(sc) ? 0xF7 : 0x7;
17875     /* Enable DCBX attention for all but E1 */
17876     val |= CHIP_IS_E1(sc) ? 0 : 0x10;
17877     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, val);
17878
17879     ecore_init_block(sc, BLOCK_NIG, init_phase);
17880
17881     if (!CHIP_IS_E1x(sc)) {
17882         /* Bit-map indicating which L2 hdrs may appear after the
17883          * basic Ethernet header
17884          */
17885         if (IS_MF_AFEX(sc)) {
17886             REG_WR(sc, SC_PORT(sc) ?
17887                    NIG_REG_P1_HDRS_AFTER_BASIC :
17888                    NIG_REG_P0_HDRS_AFTER_BASIC, 0xE);
17889         } else {
17890             REG_WR(sc, SC_PORT(sc) ?
17891                    NIG_REG_P1_HDRS_AFTER_BASIC :
17892                    NIG_REG_P0_HDRS_AFTER_BASIC,
17893                    IS_MF_SD(sc) ? 7 : 6);
17894         }
17895
17896         if (CHIP_IS_E3(sc)) {
17897             REG_WR(sc, SC_PORT(sc) ?
17898                    NIG_REG_LLH1_MF_MODE :
17899                    NIG_REG_LLH_MF_MODE, IS_MF(sc));
17900         }
17901     }
17902     if (!CHIP_IS_E3(sc)) {
17903         REG_WR(sc, NIG_REG_XGXS_SERDES0_MODE_SEL + port*4, 1);
17904     }
17905
17906     if (!CHIP_IS_E1(sc)) {
17907         /* 0x2 disable mf_ov, 0x1 enable */
17908         REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK_MF + port*4,
17909                (IS_MF_SD(sc) ? 0x1 : 0x2));
17910
17911         if (!CHIP_IS_E1x(sc)) {
17912             val = 0;
17913             switch (sc->devinfo.mf_info.mf_mode) {
17914             case MULTI_FUNCTION_SD:
17915                 val = 1;
17916                 break;
17917             case MULTI_FUNCTION_SI:
17918             case MULTI_FUNCTION_AFEX:
17919                 val = 2;
17920                 break;
17921             }
17922
17923             REG_WR(sc, (SC_PORT(sc) ? NIG_REG_LLH1_CLS_TYPE :
17924                         NIG_REG_LLH0_CLS_TYPE), val);
17925         }
17926         REG_WR(sc, NIG_REG_LLFC_ENABLE_0 + port*4, 0);
17927         REG_WR(sc, NIG_REG_LLFC_OUT_EN_0 + port*4, 0);
17928         REG_WR(sc, NIG_REG_PAUSE_ENABLE_0 + port*4, 1);
17929     }
17930
17931     /* If SPIO5 is set to generate interrupts, enable it for this port */
17932     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17933     if (val & MISC_SPIO_SPIO5) {
17934         uint32_t reg_addr = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
17935                                     MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
17936         val = REG_RD(sc, reg_addr);
17937         val |= AEU_INPUTS_ATTN_BITS_SPIO5;
17938         REG_WR(sc, reg_addr, val);
17939     }
17940
17941     return (0);
17942 }
17943
17944 static uint32_t
17945 bxe_flr_clnup_reg_poll(struct bxe_softc *sc,
17946                        uint32_t         reg,
17947                        uint32_t         expected,
17948                        uint32_t         poll_count)
17949 {
17950     uint32_t cur_cnt = poll_count;
17951     uint32_t val;
17952
17953     while ((val = REG_RD(sc, reg)) != expected && cur_cnt--) {
17954         DELAY(FLR_WAIT_INTERVAL);
17955     }
17956
17957     return (val);
17958 }
17959
17960 static int
17961 bxe_flr_clnup_poll_hw_counter(struct bxe_softc *sc,
17962                               uint32_t         reg,
17963                               char             *msg,
17964                               uint32_t         poll_cnt)
17965 {
17966     uint32_t val = bxe_flr_clnup_reg_poll(sc, reg, 0, poll_cnt);
17967
17968     if (val != 0) {
17969         BLOGE(sc, "%s usage count=%d\n", msg, val);
17970         return (1);
17971     }
17972
17973     return (0);
17974 }
17975
17976 /* Common routines with VF FLR cleanup */
17977 static uint32_t
17978 bxe_flr_clnup_poll_count(struct bxe_softc *sc)
17979 {
17980     /* adjust polling timeout */
17981     if (CHIP_REV_IS_EMUL(sc)) {
17982         return (FLR_POLL_CNT * 2000);
17983     }
17984
17985     if (CHIP_REV_IS_FPGA(sc)) {
17986         return (FLR_POLL_CNT * 120);
17987     }
17988
17989     return (FLR_POLL_CNT);
17990 }
17991
17992 static int
17993 bxe_poll_hw_usage_counters(struct bxe_softc *sc,
17994                            uint32_t         poll_cnt)
17995 {
17996     /* wait for CFC PF usage-counter to zero (includes all the VFs) */
17997     if (bxe_flr_clnup_poll_hw_counter(sc,
17998                                       CFC_REG_NUM_LCIDS_INSIDE_PF,
17999                                       "CFC PF usage counter timed out",
18000                                       poll_cnt)) {
18001         return (1);
18002     }
18003
18004     /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
18005     if (bxe_flr_clnup_poll_hw_counter(sc,
18006                                       DORQ_REG_PF_USAGE_CNT,
18007                                       "DQ PF usage counter timed out",
18008                                       poll_cnt)) {
18009         return (1);
18010     }
18011
18012     /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
18013     if (bxe_flr_clnup_poll_hw_counter(sc,
18014                                       QM_REG_PF_USG_CNT_0 + 4*SC_FUNC(sc),
18015                                       "QM PF usage counter timed out",
18016                                       poll_cnt)) {
18017         return (1);
18018     }
18019
18020     /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
18021     if (bxe_flr_clnup_poll_hw_counter(sc,
18022                                       TM_REG_LIN0_VNIC_UC + 4*SC_PORT(sc),
18023                                       "Timers VNIC usage counter timed out",
18024                                       poll_cnt)) {
18025         return (1);
18026     }
18027
18028     if (bxe_flr_clnup_poll_hw_counter(sc,
18029                                       TM_REG_LIN0_NUM_SCANS + 4*SC_PORT(sc),
18030                                       "Timers NUM_SCANS usage counter timed out",
18031                                       poll_cnt)) {
18032         return (1);
18033     }
18034
18035     /* Wait DMAE PF usage counter to zero */
18036     if (bxe_flr_clnup_poll_hw_counter(sc,
18037                                       dmae_reg_go_c[INIT_DMAE_C(sc)],
18038                                       "DMAE dommand register timed out",
18039                                       poll_cnt)) {
18040         return (1);
18041     }
18042
18043     return (0);
18044 }
18045
18046 #define OP_GEN_PARAM(param)                                            \
18047     (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
18048 #define OP_GEN_TYPE(type)                                           \
18049     (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
18050 #define OP_GEN_AGG_VECT(index)                                             \
18051     (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
18052
18053 static int
18054 bxe_send_final_clnup(struct bxe_softc *sc,
18055                      uint8_t          clnup_func,
18056                      uint32_t         poll_cnt)
18057 {
18058     uint32_t op_gen_command = 0;
18059     uint32_t comp_addr = (BAR_CSTRORM_INTMEM +
18060                           CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func));
18061     int ret = 0;
18062
18063     if (REG_RD(sc, comp_addr)) {
18064         BLOGE(sc, "Cleanup complete was not 0 before sending\n");
18065         return (1);
18066     }
18067
18068     op_gen_command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
18069     op_gen_command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
18070     op_gen_command |= OP_GEN_AGG_VECT(clnup_func);
18071     op_gen_command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
18072
18073     BLOGD(sc, DBG_LOAD, "sending FW Final cleanup\n");
18074     REG_WR(sc, XSDM_REG_OPERATION_GEN, op_gen_command);
18075
18076     if (bxe_flr_clnup_reg_poll(sc, comp_addr, 1, poll_cnt) != 1) {
18077         BLOGE(sc, "FW final cleanup did not succeed\n");
18078         BLOGD(sc, DBG_LOAD, "At timeout completion address contained %x\n",
18079               (REG_RD(sc, comp_addr)));
18080         bxe_panic(sc, ("FLR cleanup failed\n"));
18081         return (1);
18082     }
18083
18084     /* Zero completion for nxt FLR */
18085     REG_WR(sc, comp_addr, 0);
18086
18087     return (ret);
18088 }
18089
18090 static void
18091 bxe_pbf_pN_buf_flushed(struct bxe_softc       *sc,
18092                        struct pbf_pN_buf_regs *regs,
18093                        uint32_t               poll_count)
18094 {
18095     uint32_t init_crd, crd, crd_start, crd_freed, crd_freed_start;
18096     uint32_t cur_cnt = poll_count;
18097
18098     crd_freed = crd_freed_start = REG_RD(sc, regs->crd_freed);
18099     crd = crd_start = REG_RD(sc, regs->crd);
18100     init_crd = REG_RD(sc, regs->init_crd);
18101
18102     BLOGD(sc, DBG_LOAD, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
18103     BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
18104     BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
18105
18106     while ((crd != init_crd) &&
18107            ((uint32_t)((int32_t)crd_freed - (int32_t)crd_freed_start) <
18108             (init_crd - crd_start))) {
18109         if (cur_cnt--) {
18110             DELAY(FLR_WAIT_INTERVAL);
18111             crd = REG_RD(sc, regs->crd);
18112             crd_freed = REG_RD(sc, regs->crd_freed);
18113         } else {
18114             BLOGD(sc, DBG_LOAD, "PBF tx buffer[%d] timed out\n", regs->pN);
18115             BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : c:%x\n", regs->pN, crd);
18116             BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: c:%x\n", regs->pN, crd_freed);
18117             break;
18118         }
18119     }
18120
18121     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF tx buffer[%d]\n",
18122           poll_count-cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18123 }
18124
18125 static void
18126 bxe_pbf_pN_cmd_flushed(struct bxe_softc       *sc,
18127                        struct pbf_pN_cmd_regs *regs,
18128                        uint32_t               poll_count)
18129 {
18130     uint32_t occup, to_free, freed, freed_start;
18131     uint32_t cur_cnt = poll_count;
18132
18133     occup = to_free = REG_RD(sc, regs->lines_occup);
18134     freed = freed_start = REG_RD(sc, regs->lines_freed);
18135
18136     BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18137     BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18138
18139     while (occup &&
18140            ((uint32_t)((int32_t)freed - (int32_t)freed_start) < to_free)) {
18141         if (cur_cnt--) {
18142             DELAY(FLR_WAIT_INTERVAL);
18143             occup = REG_RD(sc, regs->lines_occup);
18144             freed = REG_RD(sc, regs->lines_freed);
18145         } else {
18146             BLOGD(sc, DBG_LOAD, "PBF cmd queue[%d] timed out\n", regs->pN);
18147             BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18148             BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18149             break;
18150         }
18151     }
18152
18153     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF cmd queue[%d]\n",
18154           poll_count - cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18155 }
18156
18157 static void
18158 bxe_tx_hw_flushed(struct bxe_softc *sc, uint32_t poll_count)
18159 {
18160     struct pbf_pN_cmd_regs cmd_regs[] = {
18161         {0, (CHIP_IS_E3B0(sc)) ?
18162             PBF_REG_TQ_OCCUPANCY_Q0 :
18163             PBF_REG_P0_TQ_OCCUPANCY,
18164             (CHIP_IS_E3B0(sc)) ?
18165             PBF_REG_TQ_LINES_FREED_CNT_Q0 :
18166             PBF_REG_P0_TQ_LINES_FREED_CNT},
18167         {1, (CHIP_IS_E3B0(sc)) ?
18168             PBF_REG_TQ_OCCUPANCY_Q1 :
18169             PBF_REG_P1_TQ_OCCUPANCY,
18170             (CHIP_IS_E3B0(sc)) ?
18171             PBF_REG_TQ_LINES_FREED_CNT_Q1 :
18172             PBF_REG_P1_TQ_LINES_FREED_CNT},
18173         {4, (CHIP_IS_E3B0(sc)) ?
18174             PBF_REG_TQ_OCCUPANCY_LB_Q :
18175             PBF_REG_P4_TQ_OCCUPANCY,
18176             (CHIP_IS_E3B0(sc)) ?
18177             PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
18178             PBF_REG_P4_TQ_LINES_FREED_CNT}
18179     };
18180
18181     struct pbf_pN_buf_regs buf_regs[] = {
18182         {0, (CHIP_IS_E3B0(sc)) ?
18183             PBF_REG_INIT_CRD_Q0 :
18184             PBF_REG_P0_INIT_CRD ,
18185             (CHIP_IS_E3B0(sc)) ?
18186             PBF_REG_CREDIT_Q0 :
18187             PBF_REG_P0_CREDIT,
18188             (CHIP_IS_E3B0(sc)) ?
18189             PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
18190             PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
18191         {1, (CHIP_IS_E3B0(sc)) ?
18192             PBF_REG_INIT_CRD_Q1 :
18193             PBF_REG_P1_INIT_CRD,
18194             (CHIP_IS_E3B0(sc)) ?
18195             PBF_REG_CREDIT_Q1 :
18196             PBF_REG_P1_CREDIT,
18197             (CHIP_IS_E3B0(sc)) ?
18198             PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
18199             PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
18200         {4, (CHIP_IS_E3B0(sc)) ?
18201             PBF_REG_INIT_CRD_LB_Q :
18202             PBF_REG_P4_INIT_CRD,
18203             (CHIP_IS_E3B0(sc)) ?
18204             PBF_REG_CREDIT_LB_Q :
18205             PBF_REG_P4_CREDIT,
18206             (CHIP_IS_E3B0(sc)) ?
18207             PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
18208             PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
18209     };
18210
18211     int i;
18212
18213     /* Verify the command queues are flushed P0, P1, P4 */
18214     for (i = 0; i < ARRAY_SIZE(cmd_regs); i++) {
18215         bxe_pbf_pN_cmd_flushed(sc, &cmd_regs[i], poll_count);
18216     }
18217
18218     /* Verify the transmission buffers are flushed P0, P1, P4 */
18219     for (i = 0; i < ARRAY_SIZE(buf_regs); i++) {
18220         bxe_pbf_pN_buf_flushed(sc, &buf_regs[i], poll_count);
18221     }
18222 }
18223
18224 static void
18225 bxe_hw_enable_status(struct bxe_softc *sc)
18226 {
18227     uint32_t val;
18228
18229     val = REG_RD(sc, CFC_REG_WEAK_ENABLE_PF);
18230     BLOGD(sc, DBG_LOAD, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
18231
18232     val = REG_RD(sc, PBF_REG_DISABLE_PF);
18233     BLOGD(sc, DBG_LOAD, "PBF_REG_DISABLE_PF is 0x%x\n", val);
18234
18235     val = REG_RD(sc, IGU_REG_PCI_PF_MSI_EN);
18236     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
18237
18238     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_EN);
18239     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
18240
18241     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
18242     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
18243
18244     val = REG_RD(sc, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
18245     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
18246
18247     val = REG_RD(sc, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
18248     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
18249
18250     val = REG_RD(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
18251     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n", val);
18252 }
18253
18254 static int
18255 bxe_pf_flr_clnup(struct bxe_softc *sc)
18256 {
18257     uint32_t poll_cnt = bxe_flr_clnup_poll_count(sc);
18258
18259     BLOGD(sc, DBG_LOAD, "Cleanup after FLR PF[%d]\n", SC_ABS_FUNC(sc));
18260
18261     /* Re-enable PF target read access */
18262     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
18263
18264     /* Poll HW usage counters */
18265     BLOGD(sc, DBG_LOAD, "Polling usage counters\n");
18266     if (bxe_poll_hw_usage_counters(sc, poll_cnt)) {
18267         return (-1);
18268     }
18269
18270     /* Zero the igu 'trailing edge' and 'leading edge' */
18271
18272     /* Send the FW cleanup command */
18273     if (bxe_send_final_clnup(sc, (uint8_t)SC_FUNC(sc), poll_cnt)) {
18274         return (-1);
18275     }
18276
18277     /* ATC cleanup */
18278
18279     /* Verify TX hw is flushed */
18280     bxe_tx_hw_flushed(sc, poll_cnt);
18281
18282     /* Wait 100ms (not adjusted according to platform) */
18283     DELAY(100000);
18284
18285     /* Verify no pending pci transactions */
18286     if (bxe_is_pcie_pending(sc)) {
18287         BLOGE(sc, "PCIE Transactions still pending\n");
18288     }
18289
18290     /* Debug */
18291     bxe_hw_enable_status(sc);
18292
18293     /*
18294      * Master enable - Due to WB DMAE writes performed before this
18295      * register is re-initialized as part of the regular function init
18296      */
18297     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18298
18299     return (0);
18300 }
18301
18302 #if 0
18303 static void
18304 bxe_init_searcher(struct bxe_softc *sc)
18305 {
18306     int port = SC_PORT(sc);
18307     ecore_src_init_t2(sc, sc->t2, sc->t2_mapping, SRC_CONN_NUM);
18308     /* T1 hash bits value determines the T1 number of entries */
18309     REG_WR(sc, SRC_REG_NUMBER_HASH_BITS0 + port*4, SRC_HASH_BITS);
18310 }
18311 #endif
18312
18313 static int
18314 bxe_init_hw_func(struct bxe_softc *sc)
18315 {
18316     int port = SC_PORT(sc);
18317     int func = SC_FUNC(sc);
18318     int init_phase = PHASE_PF0 + func;
18319     struct ecore_ilt *ilt = sc->ilt;
18320     uint16_t cdu_ilt_start;
18321     uint32_t addr, val;
18322     uint32_t main_mem_base, main_mem_size, main_mem_prty_clr;
18323     int i, main_mem_width, rc;
18324
18325     BLOGD(sc, DBG_LOAD, "starting func init for func %d\n", func);
18326
18327     /* FLR cleanup */
18328     if (!CHIP_IS_E1x(sc)) {
18329         rc = bxe_pf_flr_clnup(sc);
18330         if (rc) {
18331             BLOGE(sc, "FLR cleanup failed!\n");
18332             // XXX bxe_fw_dump(sc);
18333             // XXX bxe_idle_chk(sc);
18334             return (rc);
18335         }
18336     }
18337
18338     /* set MSI reconfigure capability */
18339     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18340         addr = (port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0);
18341         val = REG_RD(sc, addr);
18342         val |= HC_CONFIG_0_REG_MSI_ATTN_EN_0;
18343         REG_WR(sc, addr, val);
18344     }
18345
18346     ecore_init_block(sc, BLOCK_PXP, init_phase);
18347     ecore_init_block(sc, BLOCK_PXP2, init_phase);
18348
18349     ilt = sc->ilt;
18350     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18351
18352 #if 0
18353     if (IS_SRIOV(sc)) {
18354         cdu_ilt_start += BXE_FIRST_VF_CID/ILT_PAGE_CIDS;
18355     }
18356     cdu_ilt_start = bxe_iov_init_ilt(sc, cdu_ilt_start);
18357
18358 #if (BXE_FIRST_VF_CID > 0)
18359     /*
18360      * If BXE_FIRST_VF_CID > 0 then the PF L2 cids precedes
18361      * those of the VFs, so start line should be reset
18362      */
18363     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18364 #endif
18365 #endif
18366
18367     for (i = 0; i < L2_ILT_LINES(sc); i++) {
18368         ilt->lines[cdu_ilt_start + i].page = sc->context[i].vcxt;
18369         ilt->lines[cdu_ilt_start + i].page_mapping =
18370             sc->context[i].vcxt_dma.paddr;
18371         ilt->lines[cdu_ilt_start + i].size = sc->context[i].size;
18372     }
18373     ecore_ilt_init_op(sc, INITOP_SET);
18374
18375 #if 0
18376     if (!CONFIGURE_NIC_MODE(sc)) {
18377         bxe_init_searcher(sc);
18378         REG_WR(sc, PRS_REG_NIC_MODE, 0);
18379         BLOGD(sc, DBG_LOAD, "NIC MODE disabled\n");
18380     } else
18381 #endif
18382     {
18383         /* Set NIC mode */
18384         REG_WR(sc, PRS_REG_NIC_MODE, 1);
18385         BLOGD(sc, DBG_LOAD, "NIC MODE configured\n");
18386     }
18387
18388     if (!CHIP_IS_E1x(sc)) {
18389         uint32_t pf_conf = IGU_PF_CONF_FUNC_EN;
18390
18391         /* Turn on a single ISR mode in IGU if driver is going to use
18392          * INT#x or MSI
18393          */
18394         if (sc->interrupt_mode != INTR_MODE_MSIX) {
18395             pf_conf |= IGU_PF_CONF_SINGLE_ISR_EN;
18396         }
18397
18398         /*
18399          * Timers workaround bug: function init part.
18400          * Need to wait 20msec after initializing ILT,
18401          * needed to make sure there are no requests in
18402          * one of the PXP internal queues with "old" ILT addresses
18403          */
18404         DELAY(20000);
18405
18406         /*
18407          * Master enable - Due to WB DMAE writes performed before this
18408          * register is re-initialized as part of the regular function
18409          * init
18410          */
18411         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18412         /* Enable the function in IGU */
18413         REG_WR(sc, IGU_REG_PF_CONFIGURATION, pf_conf);
18414     }
18415
18416     sc->dmae_ready = 1;
18417
18418     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
18419
18420     if (!CHIP_IS_E1x(sc))
18421         REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, func);
18422
18423     ecore_init_block(sc, BLOCK_ATC, init_phase);
18424     ecore_init_block(sc, BLOCK_DMAE, init_phase);
18425     ecore_init_block(sc, BLOCK_NIG, init_phase);
18426     ecore_init_block(sc, BLOCK_SRC, init_phase);
18427     ecore_init_block(sc, BLOCK_MISC, init_phase);
18428     ecore_init_block(sc, BLOCK_TCM, init_phase);
18429     ecore_init_block(sc, BLOCK_UCM, init_phase);
18430     ecore_init_block(sc, BLOCK_CCM, init_phase);
18431     ecore_init_block(sc, BLOCK_XCM, init_phase);
18432     ecore_init_block(sc, BLOCK_TSEM, init_phase);
18433     ecore_init_block(sc, BLOCK_USEM, init_phase);
18434     ecore_init_block(sc, BLOCK_CSEM, init_phase);
18435     ecore_init_block(sc, BLOCK_XSEM, init_phase);
18436
18437     if (!CHIP_IS_E1x(sc))
18438         REG_WR(sc, QM_REG_PF_EN, 1);
18439
18440     if (!CHIP_IS_E1x(sc)) {
18441         REG_WR(sc, TSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18442         REG_WR(sc, USEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18443         REG_WR(sc, CSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18444         REG_WR(sc, XSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18445     }
18446     ecore_init_block(sc, BLOCK_QM, init_phase);
18447
18448     ecore_init_block(sc, BLOCK_TM, init_phase);
18449     ecore_init_block(sc, BLOCK_DORQ, init_phase);
18450
18451     bxe_iov_init_dq(sc);
18452
18453     ecore_init_block(sc, BLOCK_BRB1, init_phase);
18454     ecore_init_block(sc, BLOCK_PRS, init_phase);
18455     ecore_init_block(sc, BLOCK_TSDM, init_phase);
18456     ecore_init_block(sc, BLOCK_CSDM, init_phase);
18457     ecore_init_block(sc, BLOCK_USDM, init_phase);
18458     ecore_init_block(sc, BLOCK_XSDM, init_phase);
18459     ecore_init_block(sc, BLOCK_UPB, init_phase);
18460     ecore_init_block(sc, BLOCK_XPB, init_phase);
18461     ecore_init_block(sc, BLOCK_PBF, init_phase);
18462     if (!CHIP_IS_E1x(sc))
18463         REG_WR(sc, PBF_REG_DISABLE_PF, 0);
18464
18465     ecore_init_block(sc, BLOCK_CDU, init_phase);
18466
18467     ecore_init_block(sc, BLOCK_CFC, init_phase);
18468
18469     if (!CHIP_IS_E1x(sc))
18470         REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 1);
18471
18472     if (IS_MF(sc)) {
18473         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
18474         REG_WR(sc, NIG_REG_LLH0_FUNC_VLAN_ID + port*8, OVLAN(sc));
18475     }
18476
18477     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
18478
18479     /* HC init per function */
18480     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18481         if (CHIP_IS_E1H(sc)) {
18482             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18483
18484             REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18485             REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18486         }
18487         ecore_init_block(sc, BLOCK_HC, init_phase);
18488
18489     } else {
18490         int num_segs, sb_idx, prod_offset;
18491
18492         REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18493
18494         if (!CHIP_IS_E1x(sc)) {
18495             REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18496             REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18497         }
18498
18499         ecore_init_block(sc, BLOCK_IGU, init_phase);
18500
18501         if (!CHIP_IS_E1x(sc)) {
18502             int dsb_idx = 0;
18503             /**
18504              * Producer memory:
18505              * E2 mode: address 0-135 match to the mapping memory;
18506              * 136 - PF0 default prod; 137 - PF1 default prod;
18507              * 138 - PF2 default prod; 139 - PF3 default prod;
18508              * 140 - PF0 attn prod;    141 - PF1 attn prod;
18509              * 142 - PF2 attn prod;    143 - PF3 attn prod;
18510              * 144-147 reserved.
18511              *
18512              * E1.5 mode - In backward compatible mode;
18513              * for non default SB; each even line in the memory
18514              * holds the U producer and each odd line hold
18515              * the C producer. The first 128 producers are for
18516              * NDSB (PF0 - 0-31; PF1 - 32-63 and so on). The last 20
18517              * producers are for the DSB for each PF.
18518              * Each PF has five segments: (the order inside each
18519              * segment is PF0; PF1; PF2; PF3) - 128-131 U prods;
18520              * 132-135 C prods; 136-139 X prods; 140-143 T prods;
18521              * 144-147 attn prods;
18522              */
18523             /* non-default-status-blocks */
18524             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18525                 IGU_BC_NDSB_NUM_SEGS : IGU_NORM_NDSB_NUM_SEGS;
18526             for (sb_idx = 0; sb_idx < sc->igu_sb_cnt; sb_idx++) {
18527                 prod_offset = (sc->igu_base_sb + sb_idx) *
18528                     num_segs;
18529
18530                 for (i = 0; i < num_segs; i++) {
18531                     addr = IGU_REG_PROD_CONS_MEMORY +
18532                             (prod_offset + i) * 4;
18533                     REG_WR(sc, addr, 0);
18534                 }
18535                 /* send consumer update with value 0 */
18536                 bxe_ack_sb(sc, sc->igu_base_sb + sb_idx,
18537                            USTORM_ID, 0, IGU_INT_NOP, 1);
18538                 bxe_igu_clear_sb(sc, sc->igu_base_sb + sb_idx);
18539             }
18540
18541             /* default-status-blocks */
18542             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18543                 IGU_BC_DSB_NUM_SEGS : IGU_NORM_DSB_NUM_SEGS;
18544
18545             if (CHIP_IS_MODE_4_PORT(sc))
18546                 dsb_idx = SC_FUNC(sc);
18547             else
18548                 dsb_idx = SC_VN(sc);
18549
18550             prod_offset = (CHIP_INT_MODE_IS_BC(sc) ?
18551                        IGU_BC_BASE_DSB_PROD + dsb_idx :
18552                        IGU_NORM_BASE_DSB_PROD + dsb_idx);
18553
18554             /*
18555              * igu prods come in chunks of E1HVN_MAX (4) -
18556              * does not matters what is the current chip mode
18557              */
18558             for (i = 0; i < (num_segs * E1HVN_MAX);
18559                  i += E1HVN_MAX) {
18560                 addr = IGU_REG_PROD_CONS_MEMORY +
18561                             (prod_offset + i)*4;
18562                 REG_WR(sc, addr, 0);
18563             }
18564             /* send consumer update with 0 */
18565             if (CHIP_INT_MODE_IS_BC(sc)) {
18566                 bxe_ack_sb(sc, sc->igu_dsb_id,
18567                            USTORM_ID, 0, IGU_INT_NOP, 1);
18568                 bxe_ack_sb(sc, sc->igu_dsb_id,
18569                            CSTORM_ID, 0, IGU_INT_NOP, 1);
18570                 bxe_ack_sb(sc, sc->igu_dsb_id,
18571                            XSTORM_ID, 0, IGU_INT_NOP, 1);
18572                 bxe_ack_sb(sc, sc->igu_dsb_id,
18573                            TSTORM_ID, 0, IGU_INT_NOP, 1);
18574                 bxe_ack_sb(sc, sc->igu_dsb_id,
18575                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18576             } else {
18577                 bxe_ack_sb(sc, sc->igu_dsb_id,
18578                            USTORM_ID, 0, IGU_INT_NOP, 1);
18579                 bxe_ack_sb(sc, sc->igu_dsb_id,
18580                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18581             }
18582             bxe_igu_clear_sb(sc, sc->igu_dsb_id);
18583
18584             /* !!! these should become driver const once
18585                rf-tool supports split-68 const */
18586             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_LSB, 0);
18587             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_MSB, 0);
18588             REG_WR(sc, IGU_REG_SB_MASK_LSB, 0);
18589             REG_WR(sc, IGU_REG_SB_MASK_MSB, 0);
18590             REG_WR(sc, IGU_REG_PBA_STATUS_LSB, 0);
18591             REG_WR(sc, IGU_REG_PBA_STATUS_MSB, 0);
18592         }
18593     }
18594
18595     /* Reset PCIE errors for debug */
18596     REG_WR(sc, 0x2114, 0xffffffff);
18597     REG_WR(sc, 0x2120, 0xffffffff);
18598
18599     if (CHIP_IS_E1x(sc)) {
18600         main_mem_size = HC_REG_MAIN_MEMORY_SIZE / 2; /*dwords*/
18601         main_mem_base = HC_REG_MAIN_MEMORY +
18602                 SC_PORT(sc) * (main_mem_size * 4);
18603         main_mem_prty_clr = HC_REG_HC_PRTY_STS_CLR;
18604         main_mem_width = 8;
18605
18606         val = REG_RD(sc, main_mem_prty_clr);
18607         if (val) {
18608             BLOGD(sc, DBG_LOAD,
18609                   "Parity errors in HC block during function init (0x%x)!\n",
18610                   val);
18611         }
18612
18613         /* Clear "false" parity errors in MSI-X table */
18614         for (i = main_mem_base;
18615              i < main_mem_base + main_mem_size * 4;
18616              i += main_mem_width) {
18617             bxe_read_dmae(sc, i, main_mem_width / 4);
18618             bxe_write_dmae(sc, BXE_SP_MAPPING(sc, wb_data),
18619                            i, main_mem_width / 4);
18620         }
18621         /* Clear HC parity attention */
18622         REG_RD(sc, main_mem_prty_clr);
18623     }
18624
18625 #if 1
18626     /* Enable STORMs SP logging */
18627     REG_WR8(sc, BAR_USTRORM_INTMEM +
18628            USTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18629     REG_WR8(sc, BAR_TSTRORM_INTMEM +
18630            TSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18631     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18632            CSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18633     REG_WR8(sc, BAR_XSTRORM_INTMEM +
18634            XSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18635 #endif
18636
18637     elink_phy_probe(&sc->link_params);
18638
18639     return (0);
18640 }
18641
18642 static void
18643 bxe_link_reset(struct bxe_softc *sc)
18644 {
18645     if (!BXE_NOMCP(sc)) {
18646         bxe_acquire_phy_lock(sc);
18647         elink_lfa_reset(&sc->link_params, &sc->link_vars);
18648         bxe_release_phy_lock(sc);
18649     } else {
18650         if (!CHIP_REV_IS_SLOW(sc)) {
18651             BLOGW(sc, "Bootcode is missing - cannot reset link\n");
18652         }
18653     }
18654 }
18655
18656 static void
18657 bxe_reset_port(struct bxe_softc *sc)
18658 {
18659     int port = SC_PORT(sc);
18660     uint32_t val;
18661
18662     /* reset physical Link */
18663     bxe_link_reset(sc);
18664
18665     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
18666
18667     /* Do not rcv packets to BRB */
18668     REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK + port*4, 0x0);
18669     /* Do not direct rcv packets that are not for MCP to the BRB */
18670     REG_WR(sc, (port ? NIG_REG_LLH1_BRB1_NOT_MCP :
18671                NIG_REG_LLH0_BRB1_NOT_MCP), 0x0);
18672
18673     /* Configure AEU */
18674     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, 0);
18675
18676     DELAY(100000);
18677
18678     /* Check for BRB port occupancy */
18679     val = REG_RD(sc, BRB1_REG_PORT_NUM_OCC_BLOCKS_0 + port*4);
18680     if (val) {
18681         BLOGD(sc, DBG_LOAD,
18682               "BRB1 is not empty, %d blocks are occupied\n", val);
18683     }
18684
18685     /* TODO: Close Doorbell port? */
18686 }
18687
18688 static void
18689 bxe_ilt_wr(struct bxe_softc *sc,
18690            uint32_t         index,
18691            bus_addr_t       addr)
18692 {
18693     int reg;
18694     uint32_t wb_write[2];
18695
18696     if (CHIP_IS_E1(sc)) {
18697         reg = PXP2_REG_RQ_ONCHIP_AT + index*8;
18698     } else {
18699         reg = PXP2_REG_RQ_ONCHIP_AT_B0 + index*8;
18700     }
18701
18702     wb_write[0] = ONCHIP_ADDR1(addr);
18703     wb_write[1] = ONCHIP_ADDR2(addr);
18704     REG_WR_DMAE(sc, reg, wb_write, 2);
18705 }
18706
18707 static void
18708 bxe_clear_func_ilt(struct bxe_softc *sc,
18709                    uint32_t         func)
18710 {
18711     uint32_t i, base = FUNC_ILT_BASE(func);
18712     for (i = base; i < base + ILT_PER_FUNC; i++) {
18713         bxe_ilt_wr(sc, i, 0);
18714     }
18715 }
18716
18717 static void
18718 bxe_reset_func(struct bxe_softc *sc)
18719 {
18720     struct bxe_fastpath *fp;
18721     int port = SC_PORT(sc);
18722     int func = SC_FUNC(sc);
18723     int i;
18724
18725     /* Disable the function in the FW */
18726     REG_WR8(sc, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(func), 0);
18727     REG_WR8(sc, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(func), 0);
18728     REG_WR8(sc, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(func), 0);
18729     REG_WR8(sc, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(func), 0);
18730
18731     /* FP SBs */
18732     FOR_EACH_ETH_QUEUE(sc, i) {
18733         fp = &sc->fp[i];
18734         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18735                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET(fp->fw_sb_id),
18736                 SB_DISABLED);
18737     }
18738
18739 #if 0
18740     if (CNIC_LOADED(sc)) {
18741         /* CNIC SB */
18742         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18743                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET
18744                 (bxe_cnic_fw_sb_id(sc)), SB_DISABLED);
18745     }
18746 #endif
18747
18748     /* SP SB */
18749     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18750             CSTORM_SP_STATUS_BLOCK_DATA_STATE_OFFSET(func),
18751             SB_DISABLED);
18752
18753     for (i = 0; i < XSTORM_SPQ_DATA_SIZE / 4; i++) {
18754         REG_WR(sc, BAR_XSTRORM_INTMEM + XSTORM_SPQ_DATA_OFFSET(func), 0);
18755     }
18756
18757     /* Configure IGU */
18758     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18759         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18760         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18761     } else {
18762         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18763         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18764     }
18765
18766     if (CNIC_LOADED(sc)) {
18767         /* Disable Timer scan */
18768         REG_WR(sc, TM_REG_EN_LINEAR0_TIMER + port*4, 0);
18769         /*
18770          * Wait for at least 10ms and up to 2 second for the timers
18771          * scan to complete
18772          */
18773         for (i = 0; i < 200; i++) {
18774             DELAY(10000);
18775             if (!REG_RD(sc, TM_REG_LIN0_SCAN_ON + port*4))
18776                 break;
18777         }
18778     }
18779
18780     /* Clear ILT */
18781     bxe_clear_func_ilt(sc, func);
18782
18783     /*
18784      * Timers workaround bug for E2: if this is vnic-3,
18785      * we need to set the entire ilt range for this timers.
18786      */
18787     if (!CHIP_IS_E1x(sc) && SC_VN(sc) == 3) {
18788         struct ilt_client_info ilt_cli;
18789         /* use dummy TM client */
18790         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
18791         ilt_cli.start = 0;
18792         ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
18793         ilt_cli.client_num = ILT_CLIENT_TM;
18794
18795         ecore_ilt_boundry_init_op(sc, &ilt_cli, 0, INITOP_CLEAR);
18796     }
18797
18798     /* this assumes that reset_port() called before reset_func()*/
18799     if (!CHIP_IS_E1x(sc)) {
18800         bxe_pf_disable(sc);
18801     }
18802
18803     sc->dmae_ready = 0;
18804 }
18805
18806 static int
18807 bxe_gunzip_init(struct bxe_softc *sc)
18808 {
18809     return (0);
18810 }
18811
18812 static void
18813 bxe_gunzip_end(struct bxe_softc *sc)
18814 {
18815     return;
18816 }
18817
18818 static int
18819 bxe_init_firmware(struct bxe_softc *sc)
18820 {
18821     if (CHIP_IS_E1(sc)) {
18822         ecore_init_e1_firmware(sc);
18823         sc->iro_array = e1_iro_arr;
18824     } else if (CHIP_IS_E1H(sc)) {
18825         ecore_init_e1h_firmware(sc);
18826         sc->iro_array = e1h_iro_arr;
18827     } else if (!CHIP_IS_E1x(sc)) {
18828         ecore_init_e2_firmware(sc);
18829         sc->iro_array = e2_iro_arr;
18830     } else {
18831         BLOGE(sc, "Unsupported chip revision\n");
18832         return (-1);
18833     }
18834
18835     return (0);
18836 }
18837
18838 static void
18839 bxe_release_firmware(struct bxe_softc *sc)
18840 {
18841     /* Do nothing */
18842     return;
18843 }
18844
18845 static int
18846 ecore_gunzip(struct bxe_softc *sc,
18847              const uint8_t    *zbuf,
18848              int              len)
18849 {
18850     /* XXX : Implement... */
18851     BLOGD(sc, DBG_LOAD, "ECORE_GUNZIP NOT IMPLEMENTED\n");
18852     return (FALSE);
18853 }
18854
18855 static void
18856 ecore_reg_wr_ind(struct bxe_softc *sc,
18857                  uint32_t         addr,
18858                  uint32_t         val)
18859 {
18860     bxe_reg_wr_ind(sc, addr, val);
18861 }
18862
18863 static void
18864 ecore_write_dmae_phys_len(struct bxe_softc *sc,
18865                           bus_addr_t       phys_addr,
18866                           uint32_t         addr,
18867                           uint32_t         len)
18868 {
18869     bxe_write_dmae_phys_len(sc, phys_addr, addr, len);
18870 }
18871
18872 void
18873 ecore_storm_memset_struct(struct bxe_softc *sc,
18874                           uint32_t         addr,
18875                           size_t           size,
18876                           uint32_t         *data)
18877 {
18878     uint8_t i;
18879     for (i = 0; i < size/4; i++) {
18880         REG_WR(sc, addr + (i * 4), data[i]);
18881     }
18882 }
18883
18884
18885 /*
18886  * character device - ioctl interface definitions
18887  */
18888
18889
18890 #include "bxe_dump.h"
18891 #include "bxe_ioctl.h"
18892 #include <sys/conf.h>
18893
18894 static int bxe_eioctl(struct cdev *dev, u_long cmd, caddr_t data, int fflag,
18895                 struct thread *td);
18896
18897 static struct cdevsw bxe_cdevsw = {
18898     .d_version = D_VERSION,
18899     .d_ioctl = bxe_eioctl,
18900     .d_name = "bxecnic",
18901 };
18902
18903 #define BXE_PATH(sc)    (CHIP_IS_E1x(sc) ? 0 : (sc->pcie_func & 1))
18904
18905
18906 #define DUMP_ALL_PRESETS        0x1FFF
18907 #define DUMP_MAX_PRESETS        13
18908 #define IS_E1_REG(chips)        ((chips & DUMP_CHIP_E1) == DUMP_CHIP_E1)
18909 #define IS_E1H_REG(chips)       ((chips & DUMP_CHIP_E1H) == DUMP_CHIP_E1H)
18910 #define IS_E2_REG(chips)        ((chips & DUMP_CHIP_E2) == DUMP_CHIP_E2)
18911 #define IS_E3A0_REG(chips)      ((chips & DUMP_CHIP_E3A0) == DUMP_CHIP_E3A0)
18912 #define IS_E3B0_REG(chips)      ((chips & DUMP_CHIP_E3B0) == DUMP_CHIP_E3B0)
18913
18914 #define IS_REG_IN_PRESET(presets, idx)  \
18915                 ((presets & (1 << (idx-1))) == (1 << (idx-1)))
18916
18917
18918 static int
18919 bxe_get_preset_regs_len(struct bxe_softc *sc, uint32_t preset)
18920 {
18921     if (CHIP_IS_E1(sc))
18922         return dump_num_registers[0][preset-1];
18923     else if (CHIP_IS_E1H(sc))
18924         return dump_num_registers[1][preset-1];
18925     else if (CHIP_IS_E2(sc))
18926         return dump_num_registers[2][preset-1];
18927     else if (CHIP_IS_E3A0(sc))
18928         return dump_num_registers[3][preset-1];
18929     else if (CHIP_IS_E3B0(sc))
18930         return dump_num_registers[4][preset-1];
18931     else
18932         return 0;
18933 }
18934
18935 static int
18936 bxe_get_max_regs_len(struct bxe_softc *sc)
18937 {
18938     uint32_t preset_idx;
18939     int regdump_len32, len32;
18940
18941     regdump_len32 = bxe_get_preset_regs_len(sc, 1);
18942
18943     /* Calculate the total preset regs length */
18944     for (preset_idx = 2; preset_idx <= DUMP_MAX_PRESETS; preset_idx++) {
18945
18946         len32 = bxe_get_preset_regs_len(sc, preset_idx);
18947
18948         if (regdump_len32 < len32)
18949             regdump_len32 = len32;
18950     }
18951
18952     return regdump_len32;
18953 }
18954
18955 static int
18956 bxe_get_total_regs_len32(struct bxe_softc *sc)
18957 {
18958     uint32_t preset_idx;
18959     int regdump_len32 = 0;
18960
18961
18962     /* Calculate the total preset regs length */
18963     for (preset_idx = 1; preset_idx <= DUMP_MAX_PRESETS; preset_idx++) {
18964         regdump_len32 += bxe_get_preset_regs_len(sc, preset_idx);
18965     }
18966
18967     return regdump_len32;
18968 }
18969
18970 static const uint32_t *
18971 __bxe_get_page_addr_ar(struct bxe_softc *sc)
18972 {
18973     if (CHIP_IS_E2(sc))
18974         return page_vals_e2;
18975     else if (CHIP_IS_E3(sc))
18976         return page_vals_e3;
18977     else
18978         return NULL;
18979 }
18980
18981 static uint32_t
18982 __bxe_get_page_reg_num(struct bxe_softc *sc)
18983 {
18984     if (CHIP_IS_E2(sc))
18985         return PAGE_MODE_VALUES_E2;
18986     else if (CHIP_IS_E3(sc))
18987         return PAGE_MODE_VALUES_E3;
18988     else
18989         return 0;
18990 }
18991
18992 static const uint32_t *
18993 __bxe_get_page_write_ar(struct bxe_softc *sc)
18994 {
18995     if (CHIP_IS_E2(sc))
18996         return page_write_regs_e2;
18997     else if (CHIP_IS_E3(sc))
18998         return page_write_regs_e3;
18999     else
19000         return NULL;
19001 }
19002
19003 static uint32_t
19004 __bxe_get_page_write_num(struct bxe_softc *sc)
19005 {
19006     if (CHIP_IS_E2(sc))
19007         return PAGE_WRITE_REGS_E2;
19008     else if (CHIP_IS_E3(sc))
19009         return PAGE_WRITE_REGS_E3;
19010     else
19011         return 0;
19012 }
19013
19014 static const struct reg_addr *
19015 __bxe_get_page_read_ar(struct bxe_softc *sc)
19016 {
19017     if (CHIP_IS_E2(sc))
19018         return page_read_regs_e2;
19019     else if (CHIP_IS_E3(sc))
19020         return page_read_regs_e3;
19021     else
19022         return NULL;
19023 }
19024
19025 static uint32_t
19026 __bxe_get_page_read_num(struct bxe_softc *sc)
19027 {
19028     if (CHIP_IS_E2(sc))
19029         return PAGE_READ_REGS_E2;
19030     else if (CHIP_IS_E3(sc))
19031         return PAGE_READ_REGS_E3;
19032     else
19033         return 0;
19034 }
19035
19036 static bool
19037 bxe_is_reg_in_chip(struct bxe_softc *sc, const struct reg_addr *reg_info)
19038 {
19039     if (CHIP_IS_E1(sc))
19040         return IS_E1_REG(reg_info->chips);
19041     else if (CHIP_IS_E1H(sc))
19042         return IS_E1H_REG(reg_info->chips);
19043     else if (CHIP_IS_E2(sc))
19044         return IS_E2_REG(reg_info->chips);
19045     else if (CHIP_IS_E3A0(sc))
19046         return IS_E3A0_REG(reg_info->chips);
19047     else if (CHIP_IS_E3B0(sc))
19048         return IS_E3B0_REG(reg_info->chips);
19049     else
19050         return 0;
19051 }
19052
19053 static bool
19054 bxe_is_wreg_in_chip(struct bxe_softc *sc, const struct wreg_addr *wreg_info)
19055 {
19056     if (CHIP_IS_E1(sc))
19057         return IS_E1_REG(wreg_info->chips);
19058     else if (CHIP_IS_E1H(sc))
19059         return IS_E1H_REG(wreg_info->chips);
19060     else if (CHIP_IS_E2(sc))
19061         return IS_E2_REG(wreg_info->chips);
19062     else if (CHIP_IS_E3A0(sc))
19063         return IS_E3A0_REG(wreg_info->chips);
19064     else if (CHIP_IS_E3B0(sc))
19065         return IS_E3B0_REG(wreg_info->chips);
19066     else
19067         return 0;
19068 }
19069
19070 /**
19071  * bxe_read_pages_regs - read "paged" registers
19072  *
19073  * @bp          device handle
19074  * @p           output buffer
19075  *
19076  * Reads "paged" memories: memories that may only be read by first writing to a
19077  * specific address ("write address") and then reading from a specific address
19078  * ("read address"). There may be more than one write address per "page" and
19079  * more than one read address per write address.
19080  */
19081 static void
19082 bxe_read_pages_regs(struct bxe_softc *sc, uint32_t *p, uint32_t preset)
19083 {
19084     uint32_t i, j, k, n;
19085
19086     /* addresses of the paged registers */
19087     const uint32_t *page_addr = __bxe_get_page_addr_ar(sc);
19088     /* number of paged registers */
19089     int num_pages = __bxe_get_page_reg_num(sc);
19090     /* write addresses */
19091     const uint32_t *write_addr = __bxe_get_page_write_ar(sc);
19092     /* number of write addresses */
19093     int write_num = __bxe_get_page_write_num(sc);
19094     /* read addresses info */
19095     const struct reg_addr *read_addr = __bxe_get_page_read_ar(sc);
19096     /* number of read addresses */
19097     int read_num = __bxe_get_page_read_num(sc);
19098     uint32_t addr, size;
19099
19100     for (i = 0; i < num_pages; i++) {
19101         for (j = 0; j < write_num; j++) {
19102             REG_WR(sc, write_addr[j], page_addr[i]);
19103
19104             for (k = 0; k < read_num; k++) {
19105                 if (IS_REG_IN_PRESET(read_addr[k].presets, preset)) {
19106                     size = read_addr[k].size;
19107                     for (n = 0; n < size; n++) {
19108                         addr = read_addr[k].addr + n*4;
19109                         *p++ = REG_RD(sc, addr);
19110                     }
19111                 }
19112             }
19113         }
19114     }
19115     return;
19116 }
19117
19118
19119 static int
19120 bxe_get_preset_regs(struct bxe_softc *sc, uint32_t *p, uint32_t preset)
19121 {
19122     uint32_t i, j, addr;
19123     const struct wreg_addr *wreg_addr_p = NULL;
19124
19125     if (CHIP_IS_E1(sc))
19126         wreg_addr_p = &wreg_addr_e1;
19127     else if (CHIP_IS_E1H(sc))
19128         wreg_addr_p = &wreg_addr_e1h;
19129     else if (CHIP_IS_E2(sc))
19130         wreg_addr_p = &wreg_addr_e2;
19131     else if (CHIP_IS_E3A0(sc))
19132         wreg_addr_p = &wreg_addr_e3;
19133     else if (CHIP_IS_E3B0(sc))
19134         wreg_addr_p = &wreg_addr_e3b0;
19135     else
19136         return (-1);
19137
19138     /* Read the idle_chk registers */
19139     for (i = 0; i < IDLE_REGS_COUNT; i++) {
19140         if (bxe_is_reg_in_chip(sc, &idle_reg_addrs[i]) &&
19141             IS_REG_IN_PRESET(idle_reg_addrs[i].presets, preset)) {
19142             for (j = 0; j < idle_reg_addrs[i].size; j++)
19143                 *p++ = REG_RD(sc, idle_reg_addrs[i].addr + j*4);
19144         }
19145     }
19146
19147     /* Read the regular registers */
19148     for (i = 0; i < REGS_COUNT; i++) {
19149         if (bxe_is_reg_in_chip(sc, &reg_addrs[i]) &&
19150             IS_REG_IN_PRESET(reg_addrs[i].presets, preset)) {
19151             for (j = 0; j < reg_addrs[i].size; j++)
19152                 *p++ = REG_RD(sc, reg_addrs[i].addr + j*4);
19153         }
19154     }
19155
19156     /* Read the CAM registers */
19157     if (bxe_is_wreg_in_chip(sc, wreg_addr_p) &&
19158         IS_REG_IN_PRESET(wreg_addr_p->presets, preset)) {
19159         for (i = 0; i < wreg_addr_p->size; i++) {
19160             *p++ = REG_RD(sc, wreg_addr_p->addr + i*4);
19161
19162             /* In case of wreg_addr register, read additional
19163                registers from read_regs array
19164              */
19165             for (j = 0; j < wreg_addr_p->read_regs_count; j++) {
19166                 addr = *(wreg_addr_p->read_regs);
19167                 *p++ = REG_RD(sc, addr + j*4);
19168             }
19169         }
19170     }
19171
19172     /* Paged registers are supported in E2 & E3 only */
19173     if (CHIP_IS_E2(sc) || CHIP_IS_E3(sc)) {
19174         /* Read "paged" registers */
19175         bxe_read_pages_regs(sc, p, preset);
19176     }
19177
19178     return 0;
19179 }
19180
19181 static int
19182 bxe_grc_dump(struct bxe_softc *sc, bxe_grcdump_t *dump)
19183 {
19184     int rval = 0;
19185     uint32_t preset_idx;
19186     uint8_t *buf;
19187     uint32_t size;
19188     struct  dump_header *d_hdr;
19189
19190     ecore_disable_blocks_parity(sc);
19191
19192     buf = dump->grcdump;
19193     d_hdr = dump->grcdump;
19194
19195     d_hdr->header_size = (sizeof(struct  dump_header) >> 2) - 1;
19196     d_hdr->version = BNX2X_DUMP_VERSION;
19197     d_hdr->preset = DUMP_ALL_PRESETS;
19198
19199     if (CHIP_IS_E1(sc)) {
19200         d_hdr->dump_meta_data = DUMP_CHIP_E1;
19201     } else if (CHIP_IS_E1H(sc)) {
19202         d_hdr->dump_meta_data = DUMP_CHIP_E1H;
19203     } else if (CHIP_IS_E2(sc)) {
19204         d_hdr->dump_meta_data = DUMP_CHIP_E2 |
19205                 (BXE_PATH(sc) ? DUMP_PATH_1 : DUMP_PATH_0);
19206     } else if (CHIP_IS_E3A0(sc)) {
19207         d_hdr->dump_meta_data = DUMP_CHIP_E3A0 |
19208                 (BXE_PATH(sc) ? DUMP_PATH_1 : DUMP_PATH_0);
19209     } else if (CHIP_IS_E3B0(sc)) {
19210         d_hdr->dump_meta_data = DUMP_CHIP_E3B0 |
19211                 (BXE_PATH(sc) ? DUMP_PATH_1 : DUMP_PATH_0);
19212     }
19213
19214     dump->grcdump_dwords = sizeof(struct  dump_header) >> 2;
19215     buf += sizeof(struct  dump_header);
19216
19217     for (preset_idx = 1; preset_idx <= DUMP_MAX_PRESETS; preset_idx++) {
19218
19219         /* Skip presets with IOR */
19220         if ((preset_idx == 2) || (preset_idx == 5) || (preset_idx == 8) ||
19221             (preset_idx == 11))
19222             continue;
19223
19224         rval = bxe_get_preset_regs(sc, sc->grc_dump, preset_idx);
19225
19226         if (rval)
19227             break;
19228
19229         size = bxe_get_preset_regs_len(sc, preset_idx) * (sizeof (uint32_t));
19230
19231         rval = copyout(sc->grc_dump, buf, size);
19232
19233         if (rval)
19234             break;
19235
19236         dump->grcdump_dwords += (size / (sizeof (uint32_t)));
19237
19238         buf += size;
19239     }
19240
19241     ecore_clear_blocks_parity(sc);
19242     ecore_enable_blocks_parity(sc);
19243
19244     sc->grcdump_done = 1;
19245     return(rval);
19246 }
19247
19248 static int
19249 bxe_add_cdev(struct bxe_softc *sc)
19250 {
19251     int max_preset_size;
19252
19253     max_preset_size = bxe_get_max_regs_len(sc) * (sizeof (uint32_t));
19254
19255     sc->grc_dump = malloc(max_preset_size, M_DEVBUF, M_NOWAIT);
19256
19257     if (sc->grc_dump == NULL)
19258         return (-1);
19259
19260     sc->ioctl_dev = make_dev(&bxe_cdevsw,
19261                             sc->ifnet->if_dunit,
19262                             UID_ROOT,
19263                             GID_WHEEL,
19264                             0600,
19265                             "%s",
19266                             if_name(sc->ifnet));
19267
19268     if (sc->ioctl_dev == NULL) {
19269
19270         free(sc->grc_dump, M_DEVBUF);
19271
19272         return (-1);
19273     }
19274
19275     sc->ioctl_dev->si_drv1 = sc;
19276
19277     return (0);
19278 }
19279
19280 static void
19281 bxe_del_cdev(struct bxe_softc *sc)
19282 {
19283     if (sc->ioctl_dev != NULL)
19284         destroy_dev(sc->ioctl_dev);
19285
19286     if (sc->grc_dump == NULL)
19287         free(sc->grc_dump, M_DEVBUF);
19288
19289     return;
19290 }
19291
19292 static int
19293 bxe_eioctl(struct cdev *dev, u_long cmd, caddr_t data, int fflag,
19294         struct thread *td)
19295 {
19296     struct bxe_softc    *sc;
19297     int                 rval = 0;
19298     device_t            pci_dev;
19299     bxe_grcdump_t       *dump = NULL;
19300     int grc_dump_size;
19301
19302     if ((sc = (struct bxe_softc *)dev->si_drv1) == NULL)
19303         return ENXIO;
19304
19305     pci_dev= sc->dev;
19306
19307     dump = (bxe_grcdump_t *)data;
19308
19309     switch(cmd) {
19310
19311         case BXE_GRC_DUMP_SIZE:
19312             dump->pci_func = sc->pcie_func;
19313             dump->grcdump_size = (bxe_get_total_regs_len32(sc) * sizeof(uint32_t)) +
19314                                         sizeof(struct  dump_header);
19315             break;
19316
19317         case BXE_GRC_DUMP:
19318
19319             grc_dump_size = (bxe_get_total_regs_len32(sc) * sizeof(uint32_t)) +
19320                                 sizeof(struct  dump_header);
19321
19322             if ((sc->grc_dump == NULL) || (dump->grcdump == NULL) ||
19323                 (dump->grcdump_size < grc_dump_size)) {
19324                 rval = EINVAL;
19325                 break;
19326             }
19327
19328             rval = bxe_grc_dump(sc, dump);
19329
19330             break;
19331
19332         default:
19333             break;
19334     }
19335
19336     return (rval);
19337 }