sys/dev/bxe/bxe.c

   1 /*-
   2  * Copyright (c) 2007-2014 QLogic Corporation. All rights reserved.
   3  *
   4  * Redistribution and use in source and binary forms, with or without
   5  * modification, are permitted provided that the following conditions
   6  * are met:
   7  *
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. Redistributions in binary form must reproduce the above copyright
  11  *    notice, this list of conditions and the following disclaimer in the
  12  *    documentation and/or other materials provided with the distribution.
  13  *
  14  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS'
  15  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  16  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  17  * ARE DISCLAIMED.  IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS
  18  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  19  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  20  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  21  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  22  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  23  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  24  * THE POSSIBILITY OF SUCH DAMAGE.
  25  */
  26
  27 #include <sys/cdefs.h>
  28 __FBSDID("$FreeBSD$");
  29
  30 #define BXE_DRIVER_VERSION "1.78.78"
  31
  32 #include "bxe.h"
  33 #include "ecore_sp.h"
  34 #include "ecore_init.h"
  35 #include "ecore_init_ops.h"
  36
  37 #include "57710_int_offsets.h"
  38 #include "57711_int_offsets.h"
  39 #include "57712_int_offsets.h"
  40
  41 /*
  42  * CTLTYPE_U64 and sysctl_handle_64 were added in r217616. Define these
  43  * explicitly here for older kernels that don't include this changeset.
  44  */
  45 #ifndef CTLTYPE_U64
  46 #define CTLTYPE_U64      CTLTYPE_QUAD
  47 #define sysctl_handle_64 sysctl_handle_quad
  48 #endif
  49
  50 /*
  51  * CSUM_TCP_IPV6 and CSUM_UDP_IPV6 were added in r236170. Define these
  52  * here as zero(0) for older kernels that don't include this changeset
  53  * thereby masking the functionality.
  54  */
  55 #ifndef CSUM_TCP_IPV6
  56 #define CSUM_TCP_IPV6 0
  57 #define CSUM_UDP_IPV6 0
  58 #endif
  59
  60 /*
  61  * pci_find_cap was added in r219865. Re-define this at pci_find_extcap
  62  * for older kernels that don't include this changeset.
  63  */
  64 #if __FreeBSD_version < 900035
  65 #define pci_find_cap pci_find_extcap
  66 #endif
  67
  68 #define BXE_DEF_SB_ATT_IDX 0x0001
  69 #define BXE_DEF_SB_IDX     0x0002
  70
  71 /*
  72  * FLR Support - bxe_pf_flr_clnup() is called during nic_load in the per
  73  * function HW initialization.
  74  */
  75 #define FLR_WAIT_USEC     10000 /* 10 msecs */
  76 #define FLR_WAIT_INTERVAL 50    /* usecs */
  77 #define FLR_POLL_CNT      (FLR_WAIT_USEC / FLR_WAIT_INTERVAL) /* 200 */
  78
  79 struct pbf_pN_buf_regs {
  80     int pN;
  81     uint32_t init_crd;
  82     uint32_t crd;
  83     uint32_t crd_freed;
  84 };
  85
  86 struct pbf_pN_cmd_regs {
  87     int pN;
  88     uint32_t lines_occup;
  89     uint32_t lines_freed;
  90 };
  91
  92 /*
  93  * PCI Device ID Table used by bxe_probe().
  94  */
  95 #define BXE_DEVDESC_MAX 64
  96 static struct bxe_device_type bxe_devs[] = {
  97     {
  98         BRCM_VENDORID,
  99         CHIP_NUM_57710,
 100         PCI_ANY_ID, PCI_ANY_ID,
 101         "QLogic NetXtreme II BCM57710 10GbE"
 102     },
 103     {
 104         BRCM_VENDORID,
 105         CHIP_NUM_57711,
 106         PCI_ANY_ID, PCI_ANY_ID,
 107         "QLogic NetXtreme II BCM57711 10GbE"
 108     },
 109     {
 110         BRCM_VENDORID,
 111         CHIP_NUM_57711E,
 112         PCI_ANY_ID, PCI_ANY_ID,
 113         "QLogic NetXtreme II BCM57711E 10GbE"
 114     },
 115     {
 116         BRCM_VENDORID,
 117         CHIP_NUM_57712,
 118         PCI_ANY_ID, PCI_ANY_ID,
 119         "QLogic NetXtreme II BCM57712 10GbE"
 120     },
 121     {
 122         BRCM_VENDORID,
 123         CHIP_NUM_57712_MF,
 124         PCI_ANY_ID, PCI_ANY_ID,
 125         "QLogic NetXtreme II BCM57712 MF 10GbE"
 126     },
 127 #if 0
 128     {
 129         BRCM_VENDORID,
 130         CHIP_NUM_57712_VF,
 131         PCI_ANY_ID, PCI_ANY_ID,
 132         "QLogic NetXtreme II BCM57712 VF 10GbE"
 133     },
 134 #endif
 135     {
 136         BRCM_VENDORID,
 137         CHIP_NUM_57800,
 138         PCI_ANY_ID, PCI_ANY_ID,
 139         "QLogic NetXtreme II BCM57800 10GbE"
 140     },
 141     {
 142         BRCM_VENDORID,
 143         CHIP_NUM_57800_MF,
 144         PCI_ANY_ID, PCI_ANY_ID,
 145         "QLogic NetXtreme II BCM57800 MF 10GbE"
 146     },
 147 #if 0
 148     {
 149         BRCM_VENDORID,
 150         CHIP_NUM_57800_VF,
 151         PCI_ANY_ID, PCI_ANY_ID,
 152         "QLogic NetXtreme II BCM57800 VF 10GbE"
 153     },
 154 #endif
 155     {
 156         BRCM_VENDORID,
 157         CHIP_NUM_57810,
 158         PCI_ANY_ID, PCI_ANY_ID,
 159         "QLogic NetXtreme II BCM57810 10GbE"
 160     },
 161     {
 162         BRCM_VENDORID,
 163         CHIP_NUM_57810_MF,
 164         PCI_ANY_ID, PCI_ANY_ID,
 165         "QLogic NetXtreme II BCM57810 MF 10GbE"
 166     },
 167 #if 0
 168     {
 169         BRCM_VENDORID,
 170         CHIP_NUM_57810_VF,
 171         PCI_ANY_ID, PCI_ANY_ID,
 172         "QLogic NetXtreme II BCM57810 VF 10GbE"
 173     },
 174 #endif
 175     {
 176         BRCM_VENDORID,
 177         CHIP_NUM_57811,
 178         PCI_ANY_ID, PCI_ANY_ID,
 179         "QLogic NetXtreme II BCM57811 10GbE"
 180     },
 181     {
 182         BRCM_VENDORID,
 183         CHIP_NUM_57811_MF,
 184         PCI_ANY_ID, PCI_ANY_ID,
 185         "QLogic NetXtreme II BCM57811 MF 10GbE"
 186     },
 187 #if 0
 188     {
 189         BRCM_VENDORID,
 190         CHIP_NUM_57811_VF,
 191         PCI_ANY_ID, PCI_ANY_ID,
 192         "QLogic NetXtreme II BCM57811 VF 10GbE"
 193     },
 194 #endif
 195     {
 196         BRCM_VENDORID,
 197         CHIP_NUM_57840_4_10,
 198         PCI_ANY_ID, PCI_ANY_ID,
 199         "QLogic NetXtreme II BCM57840 4x10GbE"
 200     },
 201 #if 0
 202     {
 203         BRCM_VENDORID,
 204         CHIP_NUM_57840_2_20,
 205         PCI_ANY_ID, PCI_ANY_ID,
 206         "QLogic NetXtreme II BCM57840 2x20GbE"
 207     },
 208 #endif
 209     {
 210         BRCM_VENDORID,
 211         CHIP_NUM_57840_MF,
 212         PCI_ANY_ID, PCI_ANY_ID,
 213         "QLogic NetXtreme II BCM57840 MF 10GbE"
 214     },
 215 #if 0
 216     {
 217         BRCM_VENDORID,
 218         CHIP_NUM_57840_VF,
 219         PCI_ANY_ID, PCI_ANY_ID,
 220         "QLogic NetXtreme II BCM57840 VF 10GbE"
 221     },
 222 #endif
 223     {
 224         0, 0, 0, 0, NULL
 225     }
 226 };
 227
 228 MALLOC_DECLARE(M_BXE_ILT);
 229 MALLOC_DEFINE(M_BXE_ILT, "bxe_ilt", "bxe ILT pointer");
 230
 231 /*
 232  * FreeBSD device entry points.
 233  */
 234 static int bxe_probe(device_t);
 235 static int bxe_attach(device_t);
 236 static int bxe_detach(device_t);
 237 static int bxe_shutdown(device_t);
 238
 239 /*
 240  * FreeBSD KLD module/device interface event handler method.
 241  */
 242 static device_method_t bxe_methods[] = {
 243     /* Device interface (device_if.h) */
 244     DEVMETHOD(device_probe,     bxe_probe),
 245     DEVMETHOD(device_attach,    bxe_attach),
 246     DEVMETHOD(device_detach,    bxe_detach),
 247     DEVMETHOD(device_shutdown,  bxe_shutdown),
 248 #if 0
 249     DEVMETHOD(device_suspend,   bxe_suspend),
 250     DEVMETHOD(device_resume,    bxe_resume),
 251 #endif
 252     /* Bus interface (bus_if.h) */
 253     DEVMETHOD(bus_print_child,  bus_generic_print_child),
 254     DEVMETHOD(bus_driver_added, bus_generic_driver_added),
 255     KOBJMETHOD_END
 256 };
 257
 258 /*
 259  * FreeBSD KLD Module data declaration
 260  */
 261 static driver_t bxe_driver = {
 262     "bxe",                   /* module name */
 263     bxe_methods,             /* event handler */
 264     sizeof(struct bxe_softc) /* extra data */
 265 };
 266
 267 /*
 268  * FreeBSD dev class is needed to manage dev instances and
 269  * to associate with a bus type
 270  */
 271 static devclass_t bxe_devclass;
 272
 273 MODULE_DEPEND(bxe, pci, 1, 1, 1);
 274 MODULE_DEPEND(bxe, ether, 1, 1, 1);
 275 DRIVER_MODULE(bxe, pci, bxe_driver, bxe_devclass, 0, 0);
 276
 277 /* resources needed for unloading a previously loaded device */
 278
 279 #define BXE_PREV_WAIT_NEEDED 1
 280 struct mtx bxe_prev_mtx;
 281 MTX_SYSINIT(bxe_prev_mtx, &bxe_prev_mtx, "bxe_prev_lock", MTX_DEF);
 282 struct bxe_prev_list_node {
 283     LIST_ENTRY(bxe_prev_list_node) node;
 284     uint8_t bus;
 285     uint8_t slot;
 286     uint8_t path;
 287     uint8_t aer; /* XXX automatic error recovery */
 288     uint8_t undi;
 289 };
 290 static LIST_HEAD(, bxe_prev_list_node) bxe_prev_list = LIST_HEAD_INITIALIZER(bxe_prev_list);
 291
 292 static int load_count[2][3] = { {0} }; /* per-path: 0-common, 1-port0, 2-port1 */
 293
 294 /* Tunable device values... */
 295
 296 SYSCTL_NODE(_hw, OID_AUTO, bxe, CTLFLAG_RD, 0, "bxe driver parameters");
 297
 298 /* Debug */
 299 unsigned long bxe_debug = 0;
 300 TUNABLE_ULONG("hw.bxe.debug", &bxe_debug);
 301 SYSCTL_ULONG(_hw_bxe, OID_AUTO, debug, (CTLFLAG_RDTUN),
 302              &bxe_debug, 0, "Debug logging mode");
 303
 304 /* Interrupt Mode: 0 (IRQ), 1 (MSI/IRQ), and 2 (MSI-X/MSI/IRQ) */
 305 static int bxe_interrupt_mode = INTR_MODE_MSIX;
 306 TUNABLE_INT("hw.bxe.interrupt_mode", &bxe_interrupt_mode);
 307 SYSCTL_INT(_hw_bxe, OID_AUTO, interrupt_mode, CTLFLAG_RDTUN,
 308            &bxe_interrupt_mode, 0, "Interrupt (MSI-X/MSI/INTx) mode");
 309
 310 /* Number of Queues: 0 (Auto) or 1 to 16 (fixed queue number) */
 311 static int bxe_queue_count = 4;
 312 TUNABLE_INT("hw.bxe.queue_count", &bxe_queue_count);
 313 SYSCTL_INT(_hw_bxe, OID_AUTO, queue_count, CTLFLAG_RDTUN,
 314            &bxe_queue_count, 0, "Multi-Queue queue count");
 315
 316 /* max number of buffers per queue (default RX_BD_USABLE) */
 317 static int bxe_max_rx_bufs = 0;
 318 TUNABLE_INT("hw.bxe.max_rx_bufs", &bxe_max_rx_bufs);
 319 SYSCTL_INT(_hw_bxe, OID_AUTO, max_rx_bufs, CTLFLAG_RDTUN,
 320            &bxe_max_rx_bufs, 0, "Maximum Number of Rx Buffers Per Queue");
 321
 322 /* Host interrupt coalescing RX tick timer (usecs) */
 323 static int bxe_hc_rx_ticks = 25;
 324 TUNABLE_INT("hw.bxe.hc_rx_ticks", &bxe_hc_rx_ticks);
 325 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_rx_ticks, CTLFLAG_RDTUN,
 326            &bxe_hc_rx_ticks, 0, "Host Coalescing Rx ticks");
 327
 328 /* Host interrupt coalescing TX tick timer (usecs) */
 329 static int bxe_hc_tx_ticks = 50;
 330 TUNABLE_INT("hw.bxe.hc_tx_ticks", &bxe_hc_tx_ticks);
 331 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_tx_ticks, CTLFLAG_RDTUN,
 332            &bxe_hc_tx_ticks, 0, "Host Coalescing Tx ticks");
 333
 334 /* Maximum number of Rx packets to process at a time */
 335 static int bxe_rx_budget = 0xffffffff;
 336 TUNABLE_INT("hw.bxe.rx_budget", &bxe_rx_budget);
 337 SYSCTL_INT(_hw_bxe, OID_AUTO, rx_budget, CTLFLAG_TUN,
 338            &bxe_rx_budget, 0, "Rx processing budget");
 339
 340 /* Maximum LRO aggregation size */
 341 static int bxe_max_aggregation_size = 0;
 342 TUNABLE_INT("hw.bxe.max_aggregation_size", &bxe_max_aggregation_size);
 343 SYSCTL_INT(_hw_bxe, OID_AUTO, max_aggregation_size, CTLFLAG_TUN,
 344            &bxe_max_aggregation_size, 0, "max aggregation size");
 345
 346 /* PCI MRRS: -1 (Auto), 0 (128B), 1 (256B), 2 (512B), 3 (1KB) */
 347 static int bxe_mrrs = -1;
 348 TUNABLE_INT("hw.bxe.mrrs", &bxe_mrrs);
 349 SYSCTL_INT(_hw_bxe, OID_AUTO, mrrs, CTLFLAG_RDTUN,
 350            &bxe_mrrs, 0, "PCIe maximum read request size");
 351
 352 /* AutoGrEEEn: 0 (hardware default), 1 (force on), 2 (force off) */
 353 static int bxe_autogreeen = 0;
 354 TUNABLE_INT("hw.bxe.autogreeen", &bxe_autogreeen);
 355 SYSCTL_INT(_hw_bxe, OID_AUTO, autogreeen, CTLFLAG_RDTUN,
 356            &bxe_autogreeen, 0, "AutoGrEEEn support");
 357
 358 /* 4-tuple RSS support for UDP: 0 (disabled), 1 (enabled) */
 359 static int bxe_udp_rss = 0;
 360 TUNABLE_INT("hw.bxe.udp_rss", &bxe_udp_rss);
 361 SYSCTL_INT(_hw_bxe, OID_AUTO, udp_rss, CTLFLAG_RDTUN,
 362            &bxe_udp_rss, 0, "UDP RSS support");
 363
 364
 365 #define STAT_NAME_LEN 32 /* no stat names below can be longer than this */
 366
 367 #define STATS_OFFSET32(stat_name)                   \
 368     (offsetof(struct bxe_eth_stats, stat_name) / 4)
 369
 370 #define Q_STATS_OFFSET32(stat_name)                   \
 371     (offsetof(struct bxe_eth_q_stats, stat_name) / 4)
 372
 373 static const struct {
 374     uint32_t offset;
 375     uint32_t size;
 376     uint32_t flags;
 377 #define STATS_FLAGS_PORT  1
 378 #define STATS_FLAGS_FUNC  2 /* MF only cares about function stats */
 379 #define STATS_FLAGS_BOTH  (STATS_FLAGS_FUNC | STATS_FLAGS_PORT)
 380     char string[STAT_NAME_LEN];
 381 } bxe_eth_stats_arr[] = {
 382     { STATS_OFFSET32(total_bytes_received_hi),
 383                 8, STATS_FLAGS_BOTH, "rx_bytes" },
 384     { STATS_OFFSET32(error_bytes_received_hi),
 385                 8, STATS_FLAGS_BOTH, "rx_error_bytes" },
 386     { STATS_OFFSET32(total_unicast_packets_received_hi),
 387                 8, STATS_FLAGS_BOTH, "rx_ucast_packets" },
 388     { STATS_OFFSET32(total_multicast_packets_received_hi),
 389                 8, STATS_FLAGS_BOTH, "rx_mcast_packets" },
 390     { STATS_OFFSET32(total_broadcast_packets_received_hi),
 391                 8, STATS_FLAGS_BOTH, "rx_bcast_packets" },
 392     { STATS_OFFSET32(rx_stat_dot3statsfcserrors_hi),
 393                 8, STATS_FLAGS_PORT, "rx_crc_errors" },
 394     { STATS_OFFSET32(rx_stat_dot3statsalignmenterrors_hi),
 395                 8, STATS_FLAGS_PORT, "rx_align_errors" },
 396     { STATS_OFFSET32(rx_stat_etherstatsundersizepkts_hi),
 397                 8, STATS_FLAGS_PORT, "rx_undersize_packets" },
 398     { STATS_OFFSET32(etherstatsoverrsizepkts_hi),
 399                 8, STATS_FLAGS_PORT, "rx_oversize_packets" },
 400     { STATS_OFFSET32(rx_stat_etherstatsfragments_hi),
 401                 8, STATS_FLAGS_PORT, "rx_fragments" },
 402     { STATS_OFFSET32(rx_stat_etherstatsjabbers_hi),
 403                 8, STATS_FLAGS_PORT, "rx_jabbers" },
 404     { STATS_OFFSET32(no_buff_discard_hi),
 405                 8, STATS_FLAGS_BOTH, "rx_discards" },
 406     { STATS_OFFSET32(mac_filter_discard),
 407                 4, STATS_FLAGS_PORT, "rx_filtered_packets" },
 408     { STATS_OFFSET32(mf_tag_discard),
 409                 4, STATS_FLAGS_PORT, "rx_mf_tag_discard" },
 410     { STATS_OFFSET32(pfc_frames_received_hi),
 411                 8, STATS_FLAGS_PORT, "pfc_frames_received" },
 412     { STATS_OFFSET32(pfc_frames_sent_hi),
 413                 8, STATS_FLAGS_PORT, "pfc_frames_sent" },
 414     { STATS_OFFSET32(brb_drop_hi),
 415                 8, STATS_FLAGS_PORT, "rx_brb_discard" },
 416     { STATS_OFFSET32(brb_truncate_hi),
 417                 8, STATS_FLAGS_PORT, "rx_brb_truncate" },
 418     { STATS_OFFSET32(pause_frames_received_hi),
 419                 8, STATS_FLAGS_PORT, "rx_pause_frames" },
 420     { STATS_OFFSET32(rx_stat_maccontrolframesreceived_hi),
 421                 8, STATS_FLAGS_PORT, "rx_mac_ctrl_frames" },
 422     { STATS_OFFSET32(nig_timer_max),
 423                 4, STATS_FLAGS_PORT, "rx_constant_pause_events" },
 424     { STATS_OFFSET32(total_bytes_transmitted_hi),
 425                 8, STATS_FLAGS_BOTH, "tx_bytes" },
 426     { STATS_OFFSET32(tx_stat_ifhcoutbadoctets_hi),
 427                 8, STATS_FLAGS_PORT, "tx_error_bytes" },
 428     { STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 429                 8, STATS_FLAGS_BOTH, "tx_ucast_packets" },
 430     { STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 431                 8, STATS_FLAGS_BOTH, "tx_mcast_packets" },
 432     { STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 433                 8, STATS_FLAGS_BOTH, "tx_bcast_packets" },
 434     { STATS_OFFSET32(tx_stat_dot3statsinternalmactransmiterrors_hi),
 435                 8, STATS_FLAGS_PORT, "tx_mac_errors" },
 436     { STATS_OFFSET32(rx_stat_dot3statscarriersenseerrors_hi),
 437                 8, STATS_FLAGS_PORT, "tx_carrier_errors" },
 438     { STATS_OFFSET32(tx_stat_dot3statssinglecollisionframes_hi),
 439                 8, STATS_FLAGS_PORT, "tx_single_collisions" },
 440     { STATS_OFFSET32(tx_stat_dot3statsmultiplecollisionframes_hi),
 441                 8, STATS_FLAGS_PORT, "tx_multi_collisions" },
 442     { STATS_OFFSET32(tx_stat_dot3statsdeferredtransmissions_hi),
 443                 8, STATS_FLAGS_PORT, "tx_deferred" },
 444     { STATS_OFFSET32(tx_stat_dot3statsexcessivecollisions_hi),
 445                 8, STATS_FLAGS_PORT, "tx_excess_collisions" },
 446     { STATS_OFFSET32(tx_stat_dot3statslatecollisions_hi),
 447                 8, STATS_FLAGS_PORT, "tx_late_collisions" },
 448     { STATS_OFFSET32(tx_stat_etherstatscollisions_hi),
 449                 8, STATS_FLAGS_PORT, "tx_total_collisions" },
 450     { STATS_OFFSET32(tx_stat_etherstatspkts64octets_hi),
 451                 8, STATS_FLAGS_PORT, "tx_64_byte_packets" },
 452     { STATS_OFFSET32(tx_stat_etherstatspkts65octetsto127octets_hi),
 453                 8, STATS_FLAGS_PORT, "tx_65_to_127_byte_packets" },
 454     { STATS_OFFSET32(tx_stat_etherstatspkts128octetsto255octets_hi),
 455                 8, STATS_FLAGS_PORT, "tx_128_to_255_byte_packets" },
 456     { STATS_OFFSET32(tx_stat_etherstatspkts256octetsto511octets_hi),
 457                 8, STATS_FLAGS_PORT, "tx_256_to_511_byte_packets" },
 458     { STATS_OFFSET32(tx_stat_etherstatspkts512octetsto1023octets_hi),
 459                 8, STATS_FLAGS_PORT, "tx_512_to_1023_byte_packets" },
 460     { STATS_OFFSET32(etherstatspkts1024octetsto1522octets_hi),
 461                 8, STATS_FLAGS_PORT, "tx_1024_to_1522_byte_packets" },
 462     { STATS_OFFSET32(etherstatspktsover1522octets_hi),
 463                 8, STATS_FLAGS_PORT, "tx_1523_to_9022_byte_packets" },
 464     { STATS_OFFSET32(pause_frames_sent_hi),
 465                 8, STATS_FLAGS_PORT, "tx_pause_frames" },
 466     { STATS_OFFSET32(total_tpa_aggregations_hi),
 467                 8, STATS_FLAGS_FUNC, "tpa_aggregations" },
 468     { STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 469                 8, STATS_FLAGS_FUNC, "tpa_aggregated_frames"},
 470     { STATS_OFFSET32(total_tpa_bytes_hi),
 471                 8, STATS_FLAGS_FUNC, "tpa_bytes"},
 472 #if 0
 473     { STATS_OFFSET32(recoverable_error),
 474                 4, STATS_FLAGS_FUNC, "recoverable_errors" },
 475     { STATS_OFFSET32(unrecoverable_error),
 476                 4, STATS_FLAGS_FUNC, "unrecoverable_errors" },
 477 #endif
 478     { STATS_OFFSET32(eee_tx_lpi),
 479                 4, STATS_FLAGS_PORT, "eee_tx_lpi"},
 480     { STATS_OFFSET32(rx_calls),
 481                 4, STATS_FLAGS_FUNC, "rx_calls"},
 482     { STATS_OFFSET32(rx_pkts),
 483                 4, STATS_FLAGS_FUNC, "rx_pkts"},
 484     { STATS_OFFSET32(rx_tpa_pkts),
 485                 4, STATS_FLAGS_FUNC, "rx_tpa_pkts"},
 486     { STATS_OFFSET32(rx_soft_errors),
 487                 4, STATS_FLAGS_FUNC, "rx_soft_errors"},
 488     { STATS_OFFSET32(rx_hw_csum_errors),
 489                 4, STATS_FLAGS_FUNC, "rx_hw_csum_errors"},
 490     { STATS_OFFSET32(rx_ofld_frames_csum_ip),
 491                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_ip"},
 492     { STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 493                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_tcp_udp"},
 494     { STATS_OFFSET32(rx_budget_reached),
 495                 4, STATS_FLAGS_FUNC, "rx_budget_reached"},
 496     { STATS_OFFSET32(tx_pkts),
 497                 4, STATS_FLAGS_FUNC, "tx_pkts"},
 498     { STATS_OFFSET32(tx_soft_errors),
 499                 4, STATS_FLAGS_FUNC, "tx_soft_errors"},
 500     { STATS_OFFSET32(tx_ofld_frames_csum_ip),
 501                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_ip"},
 502     { STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 503                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_tcp"},
 504     { STATS_OFFSET32(tx_ofld_frames_csum_udp),
 505                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_udp"},
 506     { STATS_OFFSET32(tx_ofld_frames_lso),
 507                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso"},
 508     { STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 509                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso_hdr_splits"},
 510     { STATS_OFFSET32(tx_encap_failures),
 511                 4, STATS_FLAGS_FUNC, "tx_encap_failures"},
 512     { STATS_OFFSET32(tx_hw_queue_full),
 513                 4, STATS_FLAGS_FUNC, "tx_hw_queue_full"},
 514     { STATS_OFFSET32(tx_hw_max_queue_depth),
 515                 4, STATS_FLAGS_FUNC, "tx_hw_max_queue_depth"},
 516     { STATS_OFFSET32(tx_dma_mapping_failure),
 517                 4, STATS_FLAGS_FUNC, "tx_dma_mapping_failure"},
 518     { STATS_OFFSET32(tx_max_drbr_queue_depth),
 519                 4, STATS_FLAGS_FUNC, "tx_max_drbr_queue_depth"},
 520     { STATS_OFFSET32(tx_window_violation_std),
 521                 4, STATS_FLAGS_FUNC, "tx_window_violation_std"},
 522     { STATS_OFFSET32(tx_window_violation_tso),
 523                 4, STATS_FLAGS_FUNC, "tx_window_violation_tso"},
 524 #if 0
 525     { STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 526                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_ipv6"},
 527     { STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 528                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_not_tcp"},
 529 #endif
 530     { STATS_OFFSET32(tx_chain_lost_mbuf),
 531                 4, STATS_FLAGS_FUNC, "tx_chain_lost_mbuf"},
 532     { STATS_OFFSET32(tx_frames_deferred),
 533                 4, STATS_FLAGS_FUNC, "tx_frames_deferred"},
 534     { STATS_OFFSET32(tx_queue_xoff),
 535                 4, STATS_FLAGS_FUNC, "tx_queue_xoff"},
 536     { STATS_OFFSET32(mbuf_defrag_attempts),
 537                 4, STATS_FLAGS_FUNC, "mbuf_defrag_attempts"},
 538     { STATS_OFFSET32(mbuf_defrag_failures),
 539                 4, STATS_FLAGS_FUNC, "mbuf_defrag_failures"},
 540     { STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 541                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_alloc_failed"},
 542     { STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 543                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_mapping_failed"},
 544     { STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 545                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_alloc_failed"},
 546     { STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 547                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_mapping_failed"},
 548     { STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 549                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_alloc_failed"},
 550     { STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 551                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_mapping_failed"},
 552     { STATS_OFFSET32(mbuf_alloc_tx),
 553                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tx"},
 554     { STATS_OFFSET32(mbuf_alloc_rx),
 555                 4, STATS_FLAGS_FUNC, "mbuf_alloc_rx"},
 556     { STATS_OFFSET32(mbuf_alloc_sge),
 557                 4, STATS_FLAGS_FUNC, "mbuf_alloc_sge"},
 558     { STATS_OFFSET32(mbuf_alloc_tpa),
 559                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tpa"}
 560 };
 561
 562 static const struct {
 563     uint32_t offset;
 564     uint32_t size;
 565     char string[STAT_NAME_LEN];
 566 } bxe_eth_q_stats_arr[] = {
 567     { Q_STATS_OFFSET32(total_bytes_received_hi),
 568                 8, "rx_bytes" },
 569     { Q_STATS_OFFSET32(total_unicast_packets_received_hi),
 570                 8, "rx_ucast_packets" },
 571     { Q_STATS_OFFSET32(total_multicast_packets_received_hi),
 572                 8, "rx_mcast_packets" },
 573     { Q_STATS_OFFSET32(total_broadcast_packets_received_hi),
 574                 8, "rx_bcast_packets" },
 575     { Q_STATS_OFFSET32(no_buff_discard_hi),
 576                 8, "rx_discards" },
 577     { Q_STATS_OFFSET32(total_bytes_transmitted_hi),
 578                 8, "tx_bytes" },
 579     { Q_STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 580                 8, "tx_ucast_packets" },
 581     { Q_STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 582                 8, "tx_mcast_packets" },
 583     { Q_STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 584                 8, "tx_bcast_packets" },
 585     { Q_STATS_OFFSET32(total_tpa_aggregations_hi),
 586                 8, "tpa_aggregations" },
 587     { Q_STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 588                 8, "tpa_aggregated_frames"},
 589     { Q_STATS_OFFSET32(total_tpa_bytes_hi),
 590                 8, "tpa_bytes"},
 591     { Q_STATS_OFFSET32(rx_calls),
 592                 4, "rx_calls"},
 593     { Q_STATS_OFFSET32(rx_pkts),
 594                 4, "rx_pkts"},
 595     { Q_STATS_OFFSET32(rx_tpa_pkts),
 596                 4, "rx_tpa_pkts"},
 597     { Q_STATS_OFFSET32(rx_soft_errors),
 598                 4, "rx_soft_errors"},
 599     { Q_STATS_OFFSET32(rx_hw_csum_errors),
 600                 4, "rx_hw_csum_errors"},
 601     { Q_STATS_OFFSET32(rx_ofld_frames_csum_ip),
 602                 4, "rx_ofld_frames_csum_ip"},
 603     { Q_STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 604                 4, "rx_ofld_frames_csum_tcp_udp"},
 605     { Q_STATS_OFFSET32(rx_budget_reached),
 606                 4, "rx_budget_reached"},
 607     { Q_STATS_OFFSET32(tx_pkts),
 608                 4, "tx_pkts"},
 609     { Q_STATS_OFFSET32(tx_soft_errors),
 610                 4, "tx_soft_errors"},
 611     { Q_STATS_OFFSET32(tx_ofld_frames_csum_ip),
 612                 4, "tx_ofld_frames_csum_ip"},
 613     { Q_STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 614                 4, "tx_ofld_frames_csum_tcp"},
 615     { Q_STATS_OFFSET32(tx_ofld_frames_csum_udp),
 616                 4, "tx_ofld_frames_csum_udp"},
 617     { Q_STATS_OFFSET32(tx_ofld_frames_lso),
 618                 4, "tx_ofld_frames_lso"},
 619     { Q_STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 620                 4, "tx_ofld_frames_lso_hdr_splits"},
 621     { Q_STATS_OFFSET32(tx_encap_failures),
 622                 4, "tx_encap_failures"},
 623     { Q_STATS_OFFSET32(tx_hw_queue_full),
 624                 4, "tx_hw_queue_full"},
 625     { Q_STATS_OFFSET32(tx_hw_max_queue_depth),
 626                 4, "tx_hw_max_queue_depth"},
 627     { Q_STATS_OFFSET32(tx_dma_mapping_failure),
 628                 4, "tx_dma_mapping_failure"},
 629     { Q_STATS_OFFSET32(tx_max_drbr_queue_depth),
 630                 4, "tx_max_drbr_queue_depth"},
 631     { Q_STATS_OFFSET32(tx_window_violation_std),
 632                 4, "tx_window_violation_std"},
 633     { Q_STATS_OFFSET32(tx_window_violation_tso),
 634                 4, "tx_window_violation_tso"},
 635 #if 0
 636     { Q_STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 637                 4, "tx_unsupported_tso_request_ipv6"},
 638     { Q_STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 639                 4, "tx_unsupported_tso_request_not_tcp"},
 640 #endif
 641     { Q_STATS_OFFSET32(tx_chain_lost_mbuf),
 642                 4, "tx_chain_lost_mbuf"},
 643     { Q_STATS_OFFSET32(tx_frames_deferred),
 644                 4, "tx_frames_deferred"},
 645     { Q_STATS_OFFSET32(tx_queue_xoff),
 646                 4, "tx_queue_xoff"},
 647     { Q_STATS_OFFSET32(mbuf_defrag_attempts),
 648                 4, "mbuf_defrag_attempts"},
 649     { Q_STATS_OFFSET32(mbuf_defrag_failures),
 650                 4, "mbuf_defrag_failures"},
 651     { Q_STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 652                 4, "mbuf_rx_bd_alloc_failed"},
 653     { Q_STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 654                 4, "mbuf_rx_bd_mapping_failed"},
 655     { Q_STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 656                 4, "mbuf_rx_tpa_alloc_failed"},
 657     { Q_STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 658                 4, "mbuf_rx_tpa_mapping_failed"},
 659     { Q_STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 660                 4, "mbuf_rx_sge_alloc_failed"},
 661     { Q_STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 662                 4, "mbuf_rx_sge_mapping_failed"},
 663     { Q_STATS_OFFSET32(mbuf_alloc_tx),
 664                 4, "mbuf_alloc_tx"},
 665     { Q_STATS_OFFSET32(mbuf_alloc_rx),
 666                 4, "mbuf_alloc_rx"},
 667     { Q_STATS_OFFSET32(mbuf_alloc_sge),
 668                 4, "mbuf_alloc_sge"},
 669     { Q_STATS_OFFSET32(mbuf_alloc_tpa),
 670                 4, "mbuf_alloc_tpa"}
 671 };
 672
 673 #define BXE_NUM_ETH_STATS   ARRAY_SIZE(bxe_eth_stats_arr)
 674 #define BXE_NUM_ETH_Q_STATS ARRAY_SIZE(bxe_eth_q_stats_arr)
 675
 676
 677 static void    bxe_cmng_fns_init(struct bxe_softc *sc,
 678                                  uint8_t          read_cfg,
 679                                  uint8_t          cmng_type);
 680 static int     bxe_get_cmng_fns_mode(struct bxe_softc *sc);
 681 static void    storm_memset_cmng(struct bxe_softc *sc,
 682                                  struct cmng_init *cmng,
 683                                  uint8_t          port);
 684 static void    bxe_set_reset_global(struct bxe_softc *sc);
 685 static void    bxe_set_reset_in_progress(struct bxe_softc *sc);
 686 static uint8_t bxe_reset_is_done(struct bxe_softc *sc,
 687                                  int              engine);
 688 static uint8_t bxe_clear_pf_load(struct bxe_softc *sc);
 689 static uint8_t bxe_chk_parity_attn(struct bxe_softc *sc,
 690                                    uint8_t          *global,
 691                                    uint8_t          print);
 692 static void    bxe_int_disable(struct bxe_softc *sc);
 693 static int     bxe_release_leader_lock(struct bxe_softc *sc);
 694 static void    bxe_pf_disable(struct bxe_softc *sc);
 695 static void    bxe_free_fp_buffers(struct bxe_softc *sc);
 696 static inline void bxe_update_rx_prod(struct bxe_softc    *sc,
 697                                       struct bxe_fastpath *fp,
 698                                       uint16_t            rx_bd_prod,
 699                                       uint16_t            rx_cq_prod,
 700                                       uint16_t            rx_sge_prod);
 701 static void    bxe_link_report_locked(struct bxe_softc *sc);
 702 static void    bxe_link_report(struct bxe_softc *sc);
 703 static void    bxe_link_status_update(struct bxe_softc *sc);
 704 static void    bxe_periodic_callout_func(void *xsc);
 705 static void    bxe_periodic_start(struct bxe_softc *sc);
 706 static void    bxe_periodic_stop(struct bxe_softc *sc);
 707 static int     bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
 708                                     uint16_t prev_index,
 709                                     uint16_t index);
 710 static int     bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
 711                                      int                 queue);
 712 static int     bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
 713                                      uint16_t            index);
 714 static uint8_t bxe_txeof(struct bxe_softc *sc,
 715                          struct bxe_fastpath *fp);
 716 static void    bxe_task_fp(struct bxe_fastpath *fp);
 717 static __noinline void bxe_dump_mbuf(struct bxe_softc *sc,
 718                                      struct mbuf      *m,
 719                                      uint8_t          contents);
 720 static int     bxe_alloc_mem(struct bxe_softc *sc);
 721 static void    bxe_free_mem(struct bxe_softc *sc);
 722 static int     bxe_alloc_fw_stats_mem(struct bxe_softc *sc);
 723 static void    bxe_free_fw_stats_mem(struct bxe_softc *sc);
 724 static int     bxe_interrupt_attach(struct bxe_softc *sc);
 725 static void    bxe_interrupt_detach(struct bxe_softc *sc);
 726 static void    bxe_set_rx_mode(struct bxe_softc *sc);
 727 static int     bxe_init_locked(struct bxe_softc *sc);
 728 static int     bxe_stop_locked(struct bxe_softc *sc);
 729 static __noinline int bxe_nic_load(struct bxe_softc *sc,
 730                                    int              load_mode);
 731 static __noinline int bxe_nic_unload(struct bxe_softc *sc,
 732                                      uint32_t         unload_mode,
 733                                      uint8_t          keep_link);
 734
 735 static void bxe_handle_sp_tq(void *context, int pending);
 736 static void bxe_handle_rx_mode_tq(void *context, int pending);
 737 static void bxe_handle_fp_tq(void *context, int pending);
 738
 739
 740 /* calculate crc32 on a buffer (NOTE: crc32_length MUST be aligned to 8) */
 741 uint32_t
 742 calc_crc32(uint8_t  *crc32_packet,
 743            uint32_t crc32_length,
 744            uint32_t crc32_seed,
 745            uint8_t  complement)
 746 {
 747    uint32_t byte         = 0;
 748    uint32_t bit          = 0;
 749    uint8_t  msb          = 0;
 750    uint32_t temp         = 0;
 751    uint32_t shft         = 0;
 752    uint8_t  current_byte = 0;
 753    uint32_t crc32_result = crc32_seed;
 754    const uint32_t CRC32_POLY = 0x1edc6f41;
 755
 756    if ((crc32_packet == NULL) ||
 757        (crc32_length == 0) ||
 758        ((crc32_length % 8) != 0))
 759     {
 760         return (crc32_result);
 761     }
 762
 763     for (byte = 0; byte < crc32_length; byte = byte + 1)
 764     {
 765         current_byte = crc32_packet[byte];
 766         for (bit = 0; bit < 8; bit = bit + 1)
 767         {
 768             /* msb = crc32_result[31]; */
 769             msb = (uint8_t)(crc32_result >> 31);
 770
 771             crc32_result = crc32_result << 1;
 772
 773             /* it (msb != current_byte[bit]) */
 774             if (msb != (0x1 & (current_byte >> bit)))
 775             {
 776                 crc32_result = crc32_result ^ CRC32_POLY;
 777                 /* crc32_result[0] = 1 */
 778                 crc32_result |= 1;
 779             }
 780         }
 781     }
 782
 783     /* Last step is to:
 784      * 1. "mirror" every bit
 785      * 2. swap the 4 bytes
 786      * 3. complement each bit
 787      */
 788
 789     /* Mirror */
 790     temp = crc32_result;
 791     shft = sizeof(crc32_result) * 8 - 1;
 792
 793     for (crc32_result >>= 1; crc32_result; crc32_result >>= 1)
 794     {
 795         temp <<= 1;
 796         temp |= crc32_result & 1;
 797         shft-- ;
 798     }
 799
 800     /* temp[31-bit] = crc32_result[bit] */
 801     temp <<= shft;
 802
 803     /* Swap */
 804     /* crc32_result = {temp[7:0], temp[15:8], temp[23:16], temp[31:24]} */
 805     {
 806         uint32_t t0, t1, t2, t3;
 807         t0 = (0x000000ff & (temp >> 24));
 808         t1 = (0x0000ff00 & (temp >> 8));
 809         t2 = (0x00ff0000 & (temp << 8));
 810         t3 = (0xff000000 & (temp << 24));
 811         crc32_result = t0 | t1 | t2 | t3;
 812     }
 813
 814     /* Complement */
 815     if (complement)
 816     {
 817         crc32_result = ~crc32_result;
 818     }
 819
 820     return (crc32_result);
 821 }
 822
 823 int
 824 bxe_test_bit(int                    nr,
 825              volatile unsigned long *addr)
 826 {
 827     return ((atomic_load_acq_long(addr) & (1 << nr)) != 0);
 828 }
 829
 830 void
 831 bxe_set_bit(unsigned int           nr,
 832             volatile unsigned long *addr)
 833 {
 834     atomic_set_acq_long(addr, (1 << nr));
 835 }
 836
 837 void
 838 bxe_clear_bit(int                    nr,
 839               volatile unsigned long *addr)
 840 {
 841     atomic_clear_acq_long(addr, (1 << nr));
 842 }
 843
 844 int
 845 bxe_test_and_set_bit(int                    nr,
 846                        volatile unsigned long *addr)
 847 {
 848     unsigned long x;
 849     nr = (1 << nr);
 850     do {
 851         x = *addr;
 852     } while (atomic_cmpset_acq_long(addr, x, x | nr) == 0);
 853     // if (x & nr) bit_was_set; else bit_was_not_set;
 854     return (x & nr);
 855 }
 856
 857 int
 858 bxe_test_and_clear_bit(int                    nr,
 859                        volatile unsigned long *addr)
 860 {
 861     unsigned long x;
 862     nr = (1 << nr);
 863     do {
 864         x = *addr;
 865     } while (atomic_cmpset_acq_long(addr, x, x & ~nr) == 0);
 866     // if (x & nr) bit_was_set; else bit_was_not_set;
 867     return (x & nr);
 868 }
 869
 870 int
 871 bxe_cmpxchg(volatile int *addr,
 872             int          old,
 873             int          new)
 874 {
 875     int x;
 876     do {
 877         x = *addr;
 878     } while (atomic_cmpset_acq_int(addr, old, new) == 0);
 879     return (x);
 880 }
 881
 882 /*
 883  * Get DMA memory from the OS.
 884  *
 885  * Validates that the OS has provided DMA buffers in response to a
 886  * bus_dmamap_load call and saves the physical address of those buffers.
 887  * When the callback is used the OS will return 0 for the mapping function
 888  * (bus_dmamap_load) so we use the value of map_arg->maxsegs to pass any
 889  * failures back to the caller.
 890  *
 891  * Returns:
 892  *   Nothing.
 893  */
 894 static void
 895 bxe_dma_map_addr(void *arg, bus_dma_segment_t *segs, int nseg, int error)
 896 {
 897     struct bxe_dma *dma = arg;
 898
 899     if (error) {
 900         dma->paddr = 0;
 901         dma->nseg  = 0;
 902         BLOGE(dma->sc, "Failed DMA alloc '%s' (%d)!\n", dma->msg, error);
 903     } else {
 904         dma->paddr = segs->ds_addr;
 905         dma->nseg  = nseg;
 906 #if 0
 907         BLOGD(dma->sc, DBG_LOAD,
 908               "DMA alloc '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
 909               dma->msg, dma->vaddr, (void *)dma->paddr,
 910               dma->nseg, dma->size);
 911 #endif
 912     }
 913 }
 914
 915 /*
 916  * Allocate a block of memory and map it for DMA. No partial completions
 917  * allowed and release any resources acquired if we can't acquire all
 918  * resources.
 919  *
 920  * Returns:
 921  *   0 = Success, !0 = Failure
 922  */
 923 int
 924 bxe_dma_alloc(struct bxe_softc *sc,
 925               bus_size_t       size,
 926               struct bxe_dma   *dma,
 927               const char       *msg)
 928 {
 929     int rc;
 930
 931     if (dma->size > 0) {
 932         BLOGE(sc, "dma block '%s' already has size %lu\n", msg,
 933               (unsigned long)dma->size);
 934         return (1);
 935     }
 936
 937     memset(dma, 0, sizeof(*dma)); /* sanity */
 938     dma->sc   = sc;
 939     dma->size = size;
 940     snprintf(dma->msg, sizeof(dma->msg), "%s", msg);
 941
 942     rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
 943                             BCM_PAGE_SIZE,      /* alignment */
 944                             0,                  /* boundary limit */
 945                             BUS_SPACE_MAXADDR,  /* restricted low */
 946                             BUS_SPACE_MAXADDR,  /* restricted hi */
 947                             NULL,               /* addr filter() */
 948                             NULL,               /* addr filter() arg */
 949                             size,               /* max map size */
 950                             1,                  /* num discontinuous */
 951                             size,               /* max seg size */
 952                             BUS_DMA_ALLOCNOW,   /* flags */
 953                             NULL,               /* lock() */
 954                             NULL,               /* lock() arg */
 955                             &dma->tag);         /* returned dma tag */
 956     if (rc != 0) {
 957         BLOGE(sc, "Failed to create dma tag for '%s' (%d)\n", msg, rc);
 958         memset(dma, 0, sizeof(*dma));
 959         return (1);
 960     }
 961
 962     rc = bus_dmamem_alloc(dma->tag,
 963                           (void **)&dma->vaddr,
 964                           (BUS_DMA_NOWAIT | BUS_DMA_ZERO),
 965                           &dma->map);
 966     if (rc != 0) {
 967         BLOGE(sc, "Failed to alloc dma mem for '%s' (%d)\n", msg, rc);
 968         bus_dma_tag_destroy(dma->tag);
 969         memset(dma, 0, sizeof(*dma));
 970         return (1);
 971     }
 972
 973     rc = bus_dmamap_load(dma->tag,
 974                          dma->map,
 975                          dma->vaddr,
 976                          size,
 977                          bxe_dma_map_addr, /* BLOGD in here */
 978                          dma,
 979                          BUS_DMA_NOWAIT);
 980     if (rc != 0) {
 981         BLOGE(sc, "Failed to load dma map for '%s' (%d)\n", msg, rc);
 982         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
 983         bus_dma_tag_destroy(dma->tag);
 984         memset(dma, 0, sizeof(*dma));
 985         return (1);
 986     }
 987
 988     return (0);
 989 }
 990
 991 void
 992 bxe_dma_free(struct bxe_softc *sc,
 993              struct bxe_dma   *dma)
 994 {
 995     if (dma->size > 0) {
 996 #if 0
 997         BLOGD(sc, DBG_LOAD,
 998               "DMA free '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
 999               dma->msg, dma->vaddr, (void *)dma->paddr,
1000               dma->nseg, dma->size);
1001 #endif
1002
1003         DBASSERT(sc, (dma->tag != NULL), ("dma tag is NULL"));
1004
1005         bus_dmamap_sync(dma->tag, dma->map,
1006                         (BUS_DMASYNC_POSTREAD | BUS_DMASYNC_POSTWRITE));
1007         bus_dmamap_unload(dma->tag, dma->map);
1008         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
1009         bus_dma_tag_destroy(dma->tag);
1010     }
1011
1012     memset(dma, 0, sizeof(*dma));
1013 }
1014
1015 /*
1016  * These indirect read and write routines are only during init.
1017  * The locking is handled by the MCP.
1018  */
1019
1020 void
1021 bxe_reg_wr_ind(struct bxe_softc *sc,
1022                uint32_t         addr,
1023                uint32_t         val)
1024 {
1025     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1026     pci_write_config(sc->dev, PCICFG_GRC_DATA, val, 4);
1027     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1028 }
1029
1030 uint32_t
1031 bxe_reg_rd_ind(struct bxe_softc *sc,
1032                uint32_t         addr)
1033 {
1034     uint32_t val;
1035
1036     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1037     val = pci_read_config(sc->dev, PCICFG_GRC_DATA, 4);
1038     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1039
1040     return (val);
1041 }
1042
1043 #if 0
1044 void bxe_dp_dmae(struct bxe_softc *sc, struct dmae_command *dmae, int msglvl)
1045 {
1046     uint32_t src_type = dmae->opcode & DMAE_COMMAND_SRC;
1047
1048     switch (dmae->opcode & DMAE_COMMAND_DST) {
1049     case DMAE_CMD_DST_PCI:
1050         if (src_type == DMAE_CMD_SRC_PCI)
1051             DP(msglvl, "DMAE: opcode 0x%08x\n"
1052                "src [%x:%08x], len [%d*4], dst [%x:%08x]\n"
1053                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1054                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1055                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1056                dmae->comp_addr_hi, dmae->comp_addr_lo,
1057                dmae->comp_val);
1058         else
1059             DP(msglvl, "DMAE: opcode 0x%08x\n"
1060                "src [%08x], len [%d*4], dst [%x:%08x]\n"
1061                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1062                dmae->opcode, dmae->src_addr_lo >> 2,
1063                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1064                dmae->comp_addr_hi, dmae->comp_addr_lo,
1065                dmae->comp_val);
1066         break;
1067     case DMAE_CMD_DST_GRC:
1068         if (src_type == DMAE_CMD_SRC_PCI)
1069             DP(msglvl, "DMAE: opcode 0x%08x\n"
1070                "src [%x:%08x], len [%d*4], dst_addr [%08x]\n"
1071                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1072                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1073                dmae->len, dmae->dst_addr_lo >> 2,
1074                dmae->comp_addr_hi, dmae->comp_addr_lo,
1075                dmae->comp_val);
1076         else
1077             DP(msglvl, "DMAE: opcode 0x%08x\n"
1078                "src [%08x], len [%d*4], dst [%08x]\n"
1079                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1080                dmae->opcode, dmae->src_addr_lo >> 2,
1081                dmae->len, dmae->dst_addr_lo >> 2,
1082                dmae->comp_addr_hi, dmae->comp_addr_lo,
1083                dmae->comp_val);
1084         break;
1085     default:
1086         if (src_type == DMAE_CMD_SRC_PCI)
1087             DP(msglvl, "DMAE: opcode 0x%08x\n"
1088                "src_addr [%x:%08x]  len [%d * 4]  dst_addr [none]\n"
1089                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1090                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1091                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1092                dmae->comp_val);
1093         else
1094             DP(msglvl, "DMAE: opcode 0x%08x\n"
1095                "src_addr [%08x]  len [%d * 4]  dst_addr [none]\n"
1096                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1097                dmae->opcode, dmae->src_addr_lo >> 2,
1098                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1099                dmae->comp_val);
1100         break;
1101     }
1102
1103 }
1104 #endif
1105
1106 static int
1107 bxe_acquire_hw_lock(struct bxe_softc *sc,
1108                     uint32_t         resource)
1109 {
1110     uint32_t lock_status;
1111     uint32_t resource_bit = (1 << resource);
1112     int func = SC_FUNC(sc);
1113     uint32_t hw_lock_control_reg;
1114     int cnt;
1115
1116     /* validate the resource is within range */
1117     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1118         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1119         return (-1);
1120     }
1121
1122     if (func <= 5) {
1123         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1124     } else {
1125         hw_lock_control_reg =
1126                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1127     }
1128
1129     /* validate the resource is not already taken */
1130     lock_status = REG_RD(sc, hw_lock_control_reg);
1131     if (lock_status & resource_bit) {
1132         BLOGE(sc, "resource in use (status 0x%x bit 0x%x)\n",
1133               lock_status, resource_bit);
1134         return (-1);
1135     }
1136
1137     /* try every 5ms for 5 seconds */
1138     for (cnt = 0; cnt < 1000; cnt++) {
1139         REG_WR(sc, (hw_lock_control_reg + 4), resource_bit);
1140         lock_status = REG_RD(sc, hw_lock_control_reg);
1141         if (lock_status & resource_bit) {
1142             return (0);
1143         }
1144         DELAY(5000);
1145     }
1146
1147     BLOGE(sc, "Resource lock timeout!\n");
1148     return (-1);
1149 }
1150
1151 static int
1152 bxe_release_hw_lock(struct bxe_softc *sc,
1153                     uint32_t         resource)
1154 {
1155     uint32_t lock_status;
1156     uint32_t resource_bit = (1 << resource);
1157     int func = SC_FUNC(sc);
1158     uint32_t hw_lock_control_reg;
1159
1160     /* validate the resource is within range */
1161     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1162         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1163         return (-1);
1164     }
1165
1166     if (func <= 5) {
1167         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1168     } else {
1169         hw_lock_control_reg =
1170                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1171     }
1172
1173     /* validate the resource is currently taken */
1174     lock_status = REG_RD(sc, hw_lock_control_reg);
1175     if (!(lock_status & resource_bit)) {
1176         BLOGE(sc, "resource not in use (status 0x%x bit 0x%x)\n",
1177               lock_status, resource_bit);
1178         return (-1);
1179     }
1180
1181     REG_WR(sc, hw_lock_control_reg, resource_bit);
1182     return (0);
1183 }
1184
1185 /*
1186  * Per pf misc lock must be acquired before the per port mcp lock. Otherwise,
1187  * had we done things the other way around, if two pfs from the same port
1188  * would attempt to access nvram at the same time, we could run into a
1189  * scenario such as:
1190  * pf A takes the port lock.
1191  * pf B succeeds in taking the same lock since they are from the same port.
1192  * pf A takes the per pf misc lock. Performs eeprom access.
1193  * pf A finishes. Unlocks the per pf misc lock.
1194  * Pf B takes the lock and proceeds to perform it's own access.
1195  * pf A unlocks the per port lock, while pf B is still working (!).
1196  * mcp takes the per port lock and corrupts pf B's access (and/or has it's own
1197  * access corrupted by pf B).*
1198  */
1199 static int
1200 bxe_acquire_nvram_lock(struct bxe_softc *sc)
1201 {
1202     int port = SC_PORT(sc);
1203     int count, i;
1204     uint32_t val = 0;
1205
1206     /* acquire HW lock: protect against other PFs in PF Direct Assignment */
1207     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1208
1209     /* adjust timeout for emulation/FPGA */
1210     count = NVRAM_TIMEOUT_COUNT;
1211     if (CHIP_REV_IS_SLOW(sc)) {
1212         count *= 100;
1213     }
1214
1215     /* request access to nvram interface */
1216     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1217            (MCPR_NVM_SW_ARB_ARB_REQ_SET1 << port));
1218
1219     for (i = 0; i < count*10; i++) {
1220         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1221         if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1222             break;
1223         }
1224
1225         DELAY(5);
1226     }
1227
1228     if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1229         BLOGE(sc, "Cannot get access to nvram interface\n");
1230         return (-1);
1231     }
1232
1233     return (0);
1234 }
1235
1236 static int
1237 bxe_release_nvram_lock(struct bxe_softc *sc)
1238 {
1239     int port = SC_PORT(sc);
1240     int count, i;
1241     uint32_t val = 0;
1242
1243     /* adjust timeout for emulation/FPGA */
1244     count = NVRAM_TIMEOUT_COUNT;
1245     if (CHIP_REV_IS_SLOW(sc)) {
1246         count *= 100;
1247     }
1248
1249     /* relinquish nvram interface */
1250     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1251            (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << port));
1252
1253     for (i = 0; i < count*10; i++) {
1254         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1255         if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1256             break;
1257         }
1258
1259         DELAY(5);
1260     }
1261
1262     if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1263         BLOGE(sc, "Cannot free access to nvram interface\n");
1264         return (-1);
1265     }
1266
1267     /* release HW lock: protect against other PFs in PF Direct Assignment */
1268     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1269
1270     return (0);
1271 }
1272
1273 static void
1274 bxe_enable_nvram_access(struct bxe_softc *sc)
1275 {
1276     uint32_t val;
1277
1278     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1279
1280     /* enable both bits, even on read */
1281     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1282            (val | MCPR_NVM_ACCESS_ENABLE_EN | MCPR_NVM_ACCESS_ENABLE_WR_EN));
1283 }
1284
1285 static void
1286 bxe_disable_nvram_access(struct bxe_softc *sc)
1287 {
1288     uint32_t val;
1289
1290     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1291
1292     /* disable both bits, even after read */
1293     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1294            (val & ~(MCPR_NVM_ACCESS_ENABLE_EN |
1295                     MCPR_NVM_ACCESS_ENABLE_WR_EN)));
1296 }
1297
1298 static int
1299 bxe_nvram_read_dword(struct bxe_softc *sc,
1300                      uint32_t         offset,
1301                      uint32_t         *ret_val,
1302                      uint32_t         cmd_flags)
1303 {
1304     int count, i, rc;
1305     uint32_t val;
1306
1307     /* build the command word */
1308     cmd_flags |= MCPR_NVM_COMMAND_DOIT;
1309
1310     /* need to clear DONE bit separately */
1311     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1312
1313     /* address of the NVRAM to read from */
1314     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1315            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1316
1317     /* issue a read command */
1318     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1319
1320     /* adjust timeout for emulation/FPGA */
1321     count = NVRAM_TIMEOUT_COUNT;
1322     if (CHIP_REV_IS_SLOW(sc)) {
1323         count *= 100;
1324     }
1325
1326     /* wait for completion */
1327     *ret_val = 0;
1328     rc = -1;
1329     for (i = 0; i < count; i++) {
1330         DELAY(5);
1331         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1332
1333         if (val & MCPR_NVM_COMMAND_DONE) {
1334             val = REG_RD(sc, MCP_REG_MCPR_NVM_READ);
1335             /* we read nvram data in cpu order
1336              * but ethtool sees it as an array of bytes
1337              * converting to big-endian will do the work
1338              */
1339             *ret_val = htobe32(val);
1340             rc = 0;
1341             break;
1342         }
1343     }
1344
1345     if (rc == -1) {
1346         BLOGE(sc, "nvram read timeout expired\n");
1347     }
1348
1349     return (rc);
1350 }
1351
1352 static int
1353 bxe_nvram_read(struct bxe_softc *sc,
1354                uint32_t         offset,
1355                uint8_t          *ret_buf,
1356                int              buf_size)
1357 {
1358     uint32_t cmd_flags;
1359     uint32_t val;
1360     int rc;
1361
1362     if ((offset & 0x03) || (buf_size & 0x03) || (buf_size == 0)) {
1363         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1364               offset, buf_size);
1365         return (-1);
1366     }
1367
1368     if ((offset + buf_size) > sc->devinfo.flash_size) {
1369         BLOGE(sc, "Invalid parameter, "
1370                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1371               offset, buf_size, sc->devinfo.flash_size);
1372         return (-1);
1373     }
1374
1375     /* request access to nvram interface */
1376     rc = bxe_acquire_nvram_lock(sc);
1377     if (rc) {
1378         return (rc);
1379     }
1380
1381     /* enable access to nvram interface */
1382     bxe_enable_nvram_access(sc);
1383
1384     /* read the first word(s) */
1385     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1386     while ((buf_size > sizeof(uint32_t)) && (rc == 0)) {
1387         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1388         memcpy(ret_buf, &val, 4);
1389
1390         /* advance to the next dword */
1391         offset += sizeof(uint32_t);
1392         ret_buf += sizeof(uint32_t);
1393         buf_size -= sizeof(uint32_t);
1394         cmd_flags = 0;
1395     }
1396
1397     if (rc == 0) {
1398         cmd_flags |= MCPR_NVM_COMMAND_LAST;
1399         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1400         memcpy(ret_buf, &val, 4);
1401     }
1402
1403     /* disable access to nvram interface */
1404     bxe_disable_nvram_access(sc);
1405     bxe_release_nvram_lock(sc);
1406
1407     return (rc);
1408 }
1409
1410 static int
1411 bxe_nvram_write_dword(struct bxe_softc *sc,
1412                       uint32_t         offset,
1413                       uint32_t         val,
1414                       uint32_t         cmd_flags)
1415 {
1416     int count, i, rc;
1417
1418     /* build the command word */
1419     cmd_flags |= (MCPR_NVM_COMMAND_DOIT | MCPR_NVM_COMMAND_WR);
1420
1421     /* need to clear DONE bit separately */
1422     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1423
1424     /* write the data */
1425     REG_WR(sc, MCP_REG_MCPR_NVM_WRITE, val);
1426
1427     /* address of the NVRAM to write to */
1428     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1429            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1430
1431     /* issue the write command */
1432     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1433
1434     /* adjust timeout for emulation/FPGA */
1435     count = NVRAM_TIMEOUT_COUNT;
1436     if (CHIP_REV_IS_SLOW(sc)) {
1437         count *= 100;
1438     }
1439
1440     /* wait for completion */
1441     rc = -1;
1442     for (i = 0; i < count; i++) {
1443         DELAY(5);
1444         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1445         if (val & MCPR_NVM_COMMAND_DONE) {
1446             rc = 0;
1447             break;
1448         }
1449     }
1450
1451     if (rc == -1) {
1452         BLOGE(sc, "nvram write timeout expired\n");
1453     }
1454
1455     return (rc);
1456 }
1457
1458 #define BYTE_OFFSET(offset) (8 * (offset & 0x03))
1459
1460 static int
1461 bxe_nvram_write1(struct bxe_softc *sc,
1462                  uint32_t         offset,
1463                  uint8_t          *data_buf,
1464                  int              buf_size)
1465 {
1466     uint32_t cmd_flags;
1467     uint32_t align_offset;
1468     uint32_t val;
1469     int rc;
1470
1471     if ((offset + buf_size) > sc->devinfo.flash_size) {
1472         BLOGE(sc, "Invalid parameter, "
1473                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1474               offset, buf_size, sc->devinfo.flash_size);
1475         return (-1);
1476     }
1477
1478     /* request access to nvram interface */
1479     rc = bxe_acquire_nvram_lock(sc);
1480     if (rc) {
1481         return (rc);
1482     }
1483
1484     /* enable access to nvram interface */
1485     bxe_enable_nvram_access(sc);
1486
1487     cmd_flags = (MCPR_NVM_COMMAND_FIRST | MCPR_NVM_COMMAND_LAST);
1488     align_offset = (offset & ~0x03);
1489     rc = bxe_nvram_read_dword(sc, align_offset, &val, cmd_flags);
1490
1491     if (rc == 0) {
1492         val &= ~(0xff << BYTE_OFFSET(offset));
1493         val |= (*data_buf << BYTE_OFFSET(offset));
1494
1495         /* nvram data is returned as an array of bytes
1496          * convert it back to cpu order
1497          */
1498         val = be32toh(val);
1499
1500         rc = bxe_nvram_write_dword(sc, align_offset, val, cmd_flags);
1501     }
1502
1503     /* disable access to nvram interface */
1504     bxe_disable_nvram_access(sc);
1505     bxe_release_nvram_lock(sc);
1506
1507     return (rc);
1508 }
1509
1510 static int
1511 bxe_nvram_write(struct bxe_softc *sc,
1512                 uint32_t         offset,
1513                 uint8_t          *data_buf,
1514                 int              buf_size)
1515 {
1516     uint32_t cmd_flags;
1517     uint32_t val;
1518     uint32_t written_so_far;
1519     int rc;
1520
1521     if (buf_size == 1) {
1522         return (bxe_nvram_write1(sc, offset, data_buf, buf_size));
1523     }
1524
1525     if ((offset & 0x03) || (buf_size & 0x03) /* || (buf_size == 0) */) {
1526         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1527               offset, buf_size);
1528         return (-1);
1529     }
1530
1531     if (buf_size == 0) {
1532         return (0); /* nothing to do */
1533     }
1534
1535     if ((offset + buf_size) > sc->devinfo.flash_size) {
1536         BLOGE(sc, "Invalid parameter, "
1537                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1538               offset, buf_size, sc->devinfo.flash_size);
1539         return (-1);
1540     }
1541
1542     /* request access to nvram interface */
1543     rc = bxe_acquire_nvram_lock(sc);
1544     if (rc) {
1545         return (rc);
1546     }
1547
1548     /* enable access to nvram interface */
1549     bxe_enable_nvram_access(sc);
1550
1551     written_so_far = 0;
1552     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1553     while ((written_so_far < buf_size) && (rc == 0)) {
1554         if (written_so_far == (buf_size - sizeof(uint32_t))) {
1555             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1556         } else if (((offset + 4) % NVRAM_PAGE_SIZE) == 0) {
1557             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1558         } else if ((offset % NVRAM_PAGE_SIZE) == 0) {
1559             cmd_flags |= MCPR_NVM_COMMAND_FIRST;
1560         }
1561
1562         memcpy(&val, data_buf, 4);
1563
1564         rc = bxe_nvram_write_dword(sc, offset, val, cmd_flags);
1565
1566         /* advance to the next dword */
1567         offset += sizeof(uint32_t);
1568         data_buf += sizeof(uint32_t);
1569         written_so_far += sizeof(uint32_t);
1570         cmd_flags = 0;
1571     }
1572
1573     /* disable access to nvram interface */
1574     bxe_disable_nvram_access(sc);
1575     bxe_release_nvram_lock(sc);
1576
1577     return (rc);
1578 }
1579
1580 /* copy command into DMAE command memory and set DMAE command Go */
1581 void
1582 bxe_post_dmae(struct bxe_softc    *sc,
1583               struct dmae_command *dmae,
1584               int                 idx)
1585 {
1586     uint32_t cmd_offset;
1587     int i;
1588
1589     cmd_offset = (DMAE_REG_CMD_MEM + (sizeof(struct dmae_command) * idx));
1590     for (i = 0; i < ((sizeof(struct dmae_command) / 4)); i++) {
1591         REG_WR(sc, (cmd_offset + (i * 4)), *(((uint32_t *)dmae) + i));
1592     }
1593
1594     REG_WR(sc, dmae_reg_go_c[idx], 1);
1595 }
1596
1597 uint32_t
1598 bxe_dmae_opcode_add_comp(uint32_t opcode,
1599                          uint8_t  comp_type)
1600 {
1601     return (opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
1602                       DMAE_COMMAND_C_TYPE_ENABLE));
1603 }
1604
1605 uint32_t
1606 bxe_dmae_opcode_clr_src_reset(uint32_t opcode)
1607 {
1608     return (opcode & ~DMAE_COMMAND_SRC_RESET);
1609 }
1610
1611 uint32_t
1612 bxe_dmae_opcode(struct bxe_softc *sc,
1613                 uint8_t          src_type,
1614                 uint8_t          dst_type,
1615                 uint8_t          with_comp,
1616                 uint8_t          comp_type)
1617 {
1618     uint32_t opcode = 0;
1619
1620     opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
1621                (dst_type << DMAE_COMMAND_DST_SHIFT));
1622
1623     opcode |= (DMAE_COMMAND_SRC_RESET | DMAE_COMMAND_DST_RESET);
1624
1625     opcode |= (SC_PORT(sc) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
1626
1627     opcode |= ((SC_VN(sc) << DMAE_COMMAND_E1HVN_SHIFT) |
1628                (SC_VN(sc) << DMAE_COMMAND_DST_VN_SHIFT));
1629
1630     opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
1631
1632 #ifdef __BIG_ENDIAN
1633     opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
1634 #else
1635     opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
1636 #endif
1637
1638     if (with_comp) {
1639         opcode = bxe_dmae_opcode_add_comp(opcode, comp_type);
1640     }
1641
1642     return (opcode);
1643 }
1644
1645 static void
1646 bxe_prep_dmae_with_comp(struct bxe_softc    *sc,
1647                         struct dmae_command *dmae,
1648                         uint8_t             src_type,
1649                         uint8_t             dst_type)
1650 {
1651     memset(dmae, 0, sizeof(struct dmae_command));
1652
1653     /* set the opcode */
1654     dmae->opcode = bxe_dmae_opcode(sc, src_type, dst_type,
1655                                    TRUE, DMAE_COMP_PCI);
1656
1657     /* fill in the completion parameters */
1658     dmae->comp_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_comp));
1659     dmae->comp_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_comp));
1660     dmae->comp_val     = DMAE_COMP_VAL;
1661 }
1662
1663 /* issue a DMAE command over the init channel and wait for completion */
1664 static int
1665 bxe_issue_dmae_with_comp(struct bxe_softc    *sc,
1666                          struct dmae_command *dmae)
1667 {
1668     uint32_t *wb_comp = BXE_SP(sc, wb_comp);
1669     int timeout = CHIP_REV_IS_SLOW(sc) ? 400000 : 4000;
1670
1671     BXE_DMAE_LOCK(sc);
1672
1673     /* reset completion */
1674     *wb_comp = 0;
1675
1676     /* post the command on the channel used for initializations */
1677     bxe_post_dmae(sc, dmae, INIT_DMAE_C(sc));
1678
1679     /* wait for completion */
1680     DELAY(5);
1681
1682     while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
1683         if (!timeout ||
1684             (sc->recovery_state != BXE_RECOVERY_DONE &&
1685              sc->recovery_state != BXE_RECOVERY_NIC_LOADING)) {
1686             BLOGE(sc, "DMAE timeout!\n");
1687             BXE_DMAE_UNLOCK(sc);
1688             return (DMAE_TIMEOUT);
1689         }
1690
1691         timeout--;
1692         DELAY(50);
1693     }
1694
1695     if (*wb_comp & DMAE_PCI_ERR_FLAG) {
1696         BLOGE(sc, "DMAE PCI error!\n");
1697         BXE_DMAE_UNLOCK(sc);
1698         return (DMAE_PCI_ERROR);
1699     }
1700
1701     BXE_DMAE_UNLOCK(sc);
1702     return (0);
1703 }
1704
1705 void
1706 bxe_read_dmae(struct bxe_softc *sc,
1707               uint32_t         src_addr,
1708               uint32_t         len32)
1709 {
1710     struct dmae_command dmae;
1711     uint32_t *data;
1712     int i, rc;
1713
1714     DBASSERT(sc, (len32 <= 4), ("DMAE read length is %d", len32));
1715
1716     if (!sc->dmae_ready) {
1717         data = BXE_SP(sc, wb_data[0]);
1718
1719         for (i = 0; i < len32; i++) {
1720             data[i] = (CHIP_IS_E1(sc)) ?
1721                           bxe_reg_rd_ind(sc, (src_addr + (i * 4))) :
1722                           REG_RD(sc, (src_addr + (i * 4)));
1723         }
1724
1725         return;
1726     }
1727
1728     /* set opcode and fixed command fields */
1729     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
1730
1731     /* fill in addresses and len */
1732     dmae.src_addr_lo = (src_addr >> 2); /* GRC addr has dword resolution */
1733     dmae.src_addr_hi = 0;
1734     dmae.dst_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_data));
1735     dmae.dst_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_data));
1736     dmae.len         = len32;
1737
1738     /* issue the command and wait for completion */
1739     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1740         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1741     };
1742 }
1743
1744 void
1745 bxe_write_dmae(struct bxe_softc *sc,
1746                bus_addr_t       dma_addr,
1747                uint32_t         dst_addr,
1748                uint32_t         len32)
1749 {
1750     struct dmae_command dmae;
1751     int rc;
1752
1753     if (!sc->dmae_ready) {
1754         DBASSERT(sc, (len32 <= 4), ("DMAE not ready and length is %d", len32));
1755
1756         if (CHIP_IS_E1(sc)) {
1757             ecore_init_ind_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1758         } else {
1759             ecore_init_str_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1760         }
1761
1762         return;
1763     }
1764
1765     /* set opcode and fixed command fields */
1766     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
1767
1768     /* fill in addresses and len */
1769     dmae.src_addr_lo = U64_LO(dma_addr);
1770     dmae.src_addr_hi = U64_HI(dma_addr);
1771     dmae.dst_addr_lo = (dst_addr >> 2); /* GRC addr has dword resolution */
1772     dmae.dst_addr_hi = 0;
1773     dmae.len         = len32;
1774
1775     /* issue the command and wait for completion */
1776     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1777         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1778     }
1779 }
1780
1781 void
1782 bxe_write_dmae_phys_len(struct bxe_softc *sc,
1783                         bus_addr_t       phys_addr,
1784                         uint32_t         addr,
1785                         uint32_t         len)
1786 {
1787     int dmae_wr_max = DMAE_LEN32_WR_MAX(sc);
1788     int offset = 0;
1789
1790     while (len > dmae_wr_max) {
1791         bxe_write_dmae(sc,
1792                        (phys_addr + offset), /* src DMA address */
1793                        (addr + offset),      /* dst GRC address */
1794                        dmae_wr_max);
1795         offset += (dmae_wr_max * 4);
1796         len -= dmae_wr_max;
1797     }
1798
1799     bxe_write_dmae(sc,
1800                    (phys_addr + offset), /* src DMA address */
1801                    (addr + offset),      /* dst GRC address */
1802                    len);
1803 }
1804
1805 void
1806 bxe_set_ctx_validation(struct bxe_softc   *sc,
1807                        struct eth_context *cxt,
1808                        uint32_t           cid)
1809 {
1810     /* ustorm cxt validation */
1811     cxt->ustorm_ag_context.cdu_usage =
1812         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1813             CDU_REGION_NUMBER_UCM_AG, ETH_CONNECTION_TYPE);
1814     /* xcontext validation */
1815     cxt->xstorm_ag_context.cdu_reserved =
1816         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1817             CDU_REGION_NUMBER_XCM_AG, ETH_CONNECTION_TYPE);
1818 }
1819
1820 static void
1821 bxe_storm_memset_hc_timeout(struct bxe_softc *sc,
1822                             uint8_t          port,
1823                             uint8_t          fw_sb_id,
1824                             uint8_t          sb_index,
1825                             uint8_t          ticks)
1826 {
1827     uint32_t addr =
1828         (BAR_CSTRORM_INTMEM +
1829          CSTORM_STATUS_BLOCK_DATA_TIMEOUT_OFFSET(fw_sb_id, sb_index));
1830
1831     REG_WR8(sc, addr, ticks);
1832
1833     BLOGD(sc, DBG_LOAD,
1834           "port %d fw_sb_id %d sb_index %d ticks %d\n",
1835           port, fw_sb_id, sb_index, ticks);
1836 }
1837
1838 static void
1839 bxe_storm_memset_hc_disable(struct bxe_softc *sc,
1840                             uint8_t          port,
1841                             uint16_t         fw_sb_id,
1842                             uint8_t          sb_index,
1843                             uint8_t          disable)
1844 {
1845     uint32_t enable_flag =
1846         (disable) ? 0 : (1 << HC_INDEX_DATA_HC_ENABLED_SHIFT);
1847     uint32_t addr =
1848         (BAR_CSTRORM_INTMEM +
1849          CSTORM_STATUS_BLOCK_DATA_FLAGS_OFFSET(fw_sb_id, sb_index));
1850     uint8_t flags;
1851
1852     /* clear and set */
1853     flags = REG_RD8(sc, addr);
1854     flags &= ~HC_INDEX_DATA_HC_ENABLED;
1855     flags |= enable_flag;
1856     REG_WR8(sc, addr, flags);
1857
1858     BLOGD(sc, DBG_LOAD,
1859           "port %d fw_sb_id %d sb_index %d disable %d\n",
1860           port, fw_sb_id, sb_index, disable);
1861 }
1862
1863 void
1864 bxe_update_coalesce_sb_index(struct bxe_softc *sc,
1865                              uint8_t          fw_sb_id,
1866                              uint8_t          sb_index,
1867                              uint8_t          disable,
1868                              uint16_t         usec)
1869 {
1870     int port = SC_PORT(sc);
1871     uint8_t ticks = (usec / 4); /* XXX ??? */
1872
1873     bxe_storm_memset_hc_timeout(sc, port, fw_sb_id, sb_index, ticks);
1874
1875     disable = (disable) ? 1 : ((usec) ? 0 : 1);
1876     bxe_storm_memset_hc_disable(sc, port, fw_sb_id, sb_index, disable);
1877 }
1878
1879 void
1880 elink_cb_udelay(struct bxe_softc *sc,
1881                 uint32_t         usecs)
1882 {
1883     DELAY(usecs);
1884 }
1885
1886 uint32_t
1887 elink_cb_reg_read(struct bxe_softc *sc,
1888                   uint32_t         reg_addr)
1889 {
1890     return (REG_RD(sc, reg_addr));
1891 }
1892
1893 void
1894 elink_cb_reg_write(struct bxe_softc *sc,
1895                    uint32_t         reg_addr,
1896                    uint32_t         val)
1897 {
1898     REG_WR(sc, reg_addr, val);
1899 }
1900
1901 void
1902 elink_cb_reg_wb_write(struct bxe_softc *sc,
1903                       uint32_t         offset,
1904                       uint32_t         *wb_write,
1905                       uint16_t         len)
1906 {
1907     REG_WR_DMAE(sc, offset, wb_write, len);
1908 }
1909
1910 void
1911 elink_cb_reg_wb_read(struct bxe_softc *sc,
1912                      uint32_t         offset,
1913                      uint32_t         *wb_write,
1914                      uint16_t         len)
1915 {
1916     REG_RD_DMAE(sc, offset, wb_write, len);
1917 }
1918
1919 uint8_t
1920 elink_cb_path_id(struct bxe_softc *sc)
1921 {
1922     return (SC_PATH(sc));
1923 }
1924
1925 void
1926 elink_cb_event_log(struct bxe_softc     *sc,
1927                    const elink_log_id_t elink_log_id,
1928                    ...)
1929 {
1930     /* XXX */
1931 #if 0
1932     //va_list ap;
1933     va_start(ap, elink_log_id);
1934     _XXX_(sc, lm_log_id, ap);
1935     va_end(ap);
1936 #endif
1937     BLOGI(sc, "ELINK EVENT LOG (%d)\n", elink_log_id);
1938 }
1939
1940 static int
1941 bxe_set_spio(struct bxe_softc *sc,
1942              int              spio,
1943              uint32_t         mode)
1944 {
1945     uint32_t spio_reg;
1946
1947     /* Only 2 SPIOs are configurable */
1948     if ((spio != MISC_SPIO_SPIO4) && (spio != MISC_SPIO_SPIO5)) {
1949         BLOGE(sc, "Invalid SPIO 0x%x\n", spio);
1950         return (-1);
1951     }
1952
1953     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1954
1955     /* read SPIO and mask except the float bits */
1956     spio_reg = (REG_RD(sc, MISC_REG_SPIO) & MISC_SPIO_FLOAT);
1957
1958     switch (mode) {
1959     case MISC_SPIO_OUTPUT_LOW:
1960         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output low\n", spio);
1961         /* clear FLOAT and set CLR */
1962         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1963         spio_reg |=  (spio << MISC_SPIO_CLR_POS);
1964         break;
1965
1966     case MISC_SPIO_OUTPUT_HIGH:
1967         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output high\n", spio);
1968         /* clear FLOAT and set SET */
1969         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1970         spio_reg |=  (spio << MISC_SPIO_SET_POS);
1971         break;
1972
1973     case MISC_SPIO_INPUT_HI_Z:
1974         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> input\n", spio);
1975         /* set FLOAT */
1976         spio_reg |= (spio << MISC_SPIO_FLOAT_POS);
1977         break;
1978
1979     default:
1980         break;
1981     }
1982
1983     REG_WR(sc, MISC_REG_SPIO, spio_reg);
1984     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1985
1986     return (0);
1987 }
1988
1989 static int
1990 bxe_gpio_read(struct bxe_softc *sc,
1991               int              gpio_num,
1992               uint8_t          port)
1993 {
1994     /* The GPIO should be swapped if swap register is set and active */
1995     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
1996                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
1997     int gpio_shift = (gpio_num +
1998                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
1999     uint32_t gpio_mask = (1 << gpio_shift);
2000     uint32_t gpio_reg;
2001
2002     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2003         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2004         return (-1);
2005     }
2006
2007     /* read GPIO value */
2008     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2009
2010     /* get the requested pin value */
2011     return ((gpio_reg & gpio_mask) == gpio_mask) ? 1 : 0;
2012 }
2013
2014 static int
2015 bxe_gpio_write(struct bxe_softc *sc,
2016                int              gpio_num,
2017                uint32_t         mode,
2018                uint8_t          port)
2019 {
2020     /* The GPIO should be swapped if swap register is set and active */
2021     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2022                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2023     int gpio_shift = (gpio_num +
2024                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2025     uint32_t gpio_mask = (1 << gpio_shift);
2026     uint32_t gpio_reg;
2027
2028     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2029         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2030         return (-1);
2031     }
2032
2033     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2034
2035     /* read GPIO and mask except the float bits */
2036     gpio_reg = (REG_RD(sc, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
2037
2038     switch (mode) {
2039     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2040         BLOGD(sc, DBG_PHY,
2041               "Set GPIO %d (shift %d) -> output low\n",
2042               gpio_num, gpio_shift);
2043         /* clear FLOAT and set CLR */
2044         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2045         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
2046         break;
2047
2048     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2049         BLOGD(sc, DBG_PHY,
2050               "Set GPIO %d (shift %d) -> output high\n",
2051               gpio_num, gpio_shift);
2052         /* clear FLOAT and set SET */
2053         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2054         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
2055         break;
2056
2057     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2058         BLOGD(sc, DBG_PHY,
2059               "Set GPIO %d (shift %d) -> input\n",
2060               gpio_num, gpio_shift);
2061         /* set FLOAT */
2062         gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2063         break;
2064
2065     default:
2066         break;
2067     }
2068
2069     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2070     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2071
2072     return (0);
2073 }
2074
2075 static int
2076 bxe_gpio_mult_write(struct bxe_softc *sc,
2077                     uint8_t          pins,
2078                     uint32_t         mode)
2079 {
2080     uint32_t gpio_reg;
2081
2082     /* any port swapping should be handled by caller */
2083
2084     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2085
2086     /* read GPIO and mask except the float bits */
2087     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2088     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2089     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
2090     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
2091
2092     switch (mode) {
2093     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2094         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output low\n", pins);
2095         /* set CLR */
2096         gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
2097         break;
2098
2099     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2100         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output high\n", pins);
2101         /* set SET */
2102         gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
2103         break;
2104
2105     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2106         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> input\n", pins);
2107         /* set FLOAT */
2108         gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2109         break;
2110
2111     default:
2112         BLOGE(sc, "Invalid GPIO mode assignment %d\n", mode);
2113         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2114         return (-1);
2115     }
2116
2117     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2118     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2119
2120     return (0);
2121 }
2122
2123 static int
2124 bxe_gpio_int_write(struct bxe_softc *sc,
2125                    int              gpio_num,
2126                    uint32_t         mode,
2127                    uint8_t          port)
2128 {
2129     /* The GPIO should be swapped if swap register is set and active */
2130     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2131                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2132     int gpio_shift = (gpio_num +
2133                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2134     uint32_t gpio_mask = (1 << gpio_shift);
2135     uint32_t gpio_reg;
2136
2137     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2138         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2139         return (-1);
2140     }
2141
2142     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2143
2144     /* read GPIO int */
2145     gpio_reg = REG_RD(sc, MISC_REG_GPIO_INT);
2146
2147     switch (mode) {
2148     case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2149         BLOGD(sc, DBG_PHY,
2150               "Clear GPIO INT %d (shift %d) -> output low\n",
2151               gpio_num, gpio_shift);
2152         /* clear SET and set CLR */
2153         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2154         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2155         break;
2156
2157     case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2158         BLOGD(sc, DBG_PHY,
2159               "Set GPIO INT %d (shift %d) -> output high\n",
2160               gpio_num, gpio_shift);
2161         /* clear CLR and set SET */
2162         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2163         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2164         break;
2165
2166     default:
2167         break;
2168     }
2169
2170     REG_WR(sc, MISC_REG_GPIO_INT, gpio_reg);
2171     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2172
2173     return (0);
2174 }
2175
2176 uint32_t
2177 elink_cb_gpio_read(struct bxe_softc *sc,
2178                    uint16_t         gpio_num,
2179                    uint8_t          port)
2180 {
2181     return (bxe_gpio_read(sc, gpio_num, port));
2182 }
2183
2184 uint8_t
2185 elink_cb_gpio_write(struct bxe_softc *sc,
2186                     uint16_t         gpio_num,
2187                     uint8_t          mode, /* 0=low 1=high */
2188                     uint8_t          port)
2189 {
2190     return (bxe_gpio_write(sc, gpio_num, mode, port));
2191 }
2192
2193 uint8_t
2194 elink_cb_gpio_mult_write(struct bxe_softc *sc,
2195                          uint8_t          pins,
2196                          uint8_t          mode) /* 0=low 1=high */
2197 {
2198     return (bxe_gpio_mult_write(sc, pins, mode));
2199 }
2200
2201 uint8_t
2202 elink_cb_gpio_int_write(struct bxe_softc *sc,
2203                         uint16_t         gpio_num,
2204                         uint8_t          mode, /* 0=low 1=high */
2205                         uint8_t          port)
2206 {
2207     return (bxe_gpio_int_write(sc, gpio_num, mode, port));
2208 }
2209
2210 void
2211 elink_cb_notify_link_changed(struct bxe_softc *sc)
2212 {
2213     REG_WR(sc, (MISC_REG_AEU_GENERAL_ATTN_12 +
2214                 (SC_FUNC(sc) * sizeof(uint32_t))), 1);
2215 }
2216
2217 /* send the MCP a request, block until there is a reply */
2218 uint32_t
2219 elink_cb_fw_command(struct bxe_softc *sc,
2220                     uint32_t         command,
2221                     uint32_t         param)
2222 {
2223     int mb_idx = SC_FW_MB_IDX(sc);
2224     uint32_t seq;
2225     uint32_t rc = 0;
2226     uint32_t cnt = 1;
2227     uint8_t delay = CHIP_REV_IS_SLOW(sc) ? 100 : 10;
2228
2229     BXE_FWMB_LOCK(sc);
2230
2231     seq = ++sc->fw_seq;
2232     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_param, param);
2233     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_header, (command | seq));
2234
2235     BLOGD(sc, DBG_PHY,
2236           "wrote command 0x%08x to FW MB param 0x%08x\n",
2237           (command | seq), param);
2238
2239     /* Let the FW do it's magic. GIve it up to 5 seconds... */
2240     do {
2241         DELAY(delay * 1000);
2242         rc = SHMEM_RD(sc, func_mb[mb_idx].fw_mb_header);
2243     } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2244
2245     BLOGD(sc, DBG_PHY,
2246           "[after %d ms] read 0x%x seq 0x%x from FW MB\n",
2247           cnt*delay, rc, seq);
2248
2249     /* is this a reply to our command? */
2250     if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK)) {
2251         rc &= FW_MSG_CODE_MASK;
2252     } else {
2253         /* Ruh-roh! */
2254         BLOGE(sc, "FW failed to respond!\n");
2255         // XXX bxe_fw_dump(sc);
2256         rc = 0;
2257     }
2258
2259     BXE_FWMB_UNLOCK(sc);
2260     return (rc);
2261 }
2262
2263 static uint32_t
2264 bxe_fw_command(struct bxe_softc *sc,
2265                uint32_t         command,
2266                uint32_t         param)
2267 {
2268     return (elink_cb_fw_command(sc, command, param));
2269 }
2270
2271 static void
2272 __storm_memset_dma_mapping(struct bxe_softc *sc,
2273                            uint32_t         addr,
2274                            bus_addr_t       mapping)
2275 {
2276     REG_WR(sc, addr, U64_LO(mapping));
2277     REG_WR(sc, (addr + 4), U64_HI(mapping));
2278 }
2279
2280 static void
2281 storm_memset_spq_addr(struct bxe_softc *sc,
2282                       bus_addr_t       mapping,
2283                       uint16_t         abs_fid)
2284 {
2285     uint32_t addr = (XSEM_REG_FAST_MEMORY +
2286                      XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid));
2287     __storm_memset_dma_mapping(sc, addr, mapping);
2288 }
2289
2290 static void
2291 storm_memset_vf_to_pf(struct bxe_softc *sc,
2292                       uint16_t         abs_fid,
2293                       uint16_t         pf_id)
2294 {
2295     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2296     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2297     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2298     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2299 }
2300
2301 static void
2302 storm_memset_func_en(struct bxe_softc *sc,
2303                      uint16_t         abs_fid,
2304                      uint8_t          enable)
2305 {
2306     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2307     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2308     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2309     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2310 }
2311
2312 static void
2313 storm_memset_eq_data(struct bxe_softc       *sc,
2314                      struct event_ring_data *eq_data,
2315                      uint16_t               pfid)
2316 {
2317     uint32_t addr;
2318     size_t size;
2319
2320     addr = (BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid));
2321     size = sizeof(struct event_ring_data);
2322     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)eq_data);
2323 }
2324
2325 static void
2326 storm_memset_eq_prod(struct bxe_softc *sc,
2327                      uint16_t         eq_prod,
2328                      uint16_t         pfid)
2329 {
2330     uint32_t addr = (BAR_CSTRORM_INTMEM +
2331                      CSTORM_EVENT_RING_PROD_OFFSET(pfid));
2332     REG_WR16(sc, addr, eq_prod);
2333 }
2334
2335 /*
2336  * Post a slowpath command.
2337  *
2338  * A slowpath command is used to propogate a configuration change through
2339  * the controller in a controlled manner, allowing each STORM processor and
2340  * other H/W blocks to phase in the change.  The commands sent on the
2341  * slowpath are referred to as ramrods.  Depending on the ramrod used the
2342  * completion of the ramrod will occur in different ways.  Here's a
2343  * breakdown of ramrods and how they complete:
2344  *
2345  * RAMROD_CMD_ID_ETH_PORT_SETUP
2346  *   Used to setup the leading connection on a port.  Completes on the
2347  *   Receive Completion Queue (RCQ) of that port (typically fp[0]).
2348  *
2349  * RAMROD_CMD_ID_ETH_CLIENT_SETUP
2350  *   Used to setup an additional connection on a port.  Completes on the
2351  *   RCQ of the multi-queue/RSS connection being initialized.
2352  *
2353  * RAMROD_CMD_ID_ETH_STAT_QUERY
2354  *   Used to force the storm processors to update the statistics database
2355  *   in host memory.  This ramrod is send on the leading connection CID and
2356  *   completes as an index increment of the CSTORM on the default status
2357  *   block.
2358  *
2359  * RAMROD_CMD_ID_ETH_UPDATE
2360  *   Used to update the state of the leading connection, usually to udpate
2361  *   the RSS indirection table.  Completes on the RCQ of the leading
2362  *   connection. (Not currently used under FreeBSD until OS support becomes
2363  *   available.)
2364  *
2365  * RAMROD_CMD_ID_ETH_HALT
2366  *   Used when tearing down a connection prior to driver unload.  Completes
2367  *   on the RCQ of the multi-queue/RSS connection being torn down.  Don't
2368  *   use this on the leading connection.
2369  *
2370  * RAMROD_CMD_ID_ETH_SET_MAC
2371  *   Sets the Unicast/Broadcast/Multicast used by the port.  Completes on
2372  *   the RCQ of the leading connection.
2373  *
2374  * RAMROD_CMD_ID_ETH_CFC_DEL
2375  *   Used when tearing down a conneciton prior to driver unload.  Completes
2376  *   on the RCQ of the leading connection (since the current connection
2377  *   has been completely removed from controller memory).
2378  *
2379  * RAMROD_CMD_ID_ETH_PORT_DEL
2380  *   Used to tear down the leading connection prior to driver unload,
2381  *   typically fp[0].  Completes as an index increment of the CSTORM on the
2382  *   default status block.
2383  *
2384  * RAMROD_CMD_ID_ETH_FORWARD_SETUP
2385  *   Used for connection offload.  Completes on the RCQ of the multi-queue
2386  *   RSS connection that is being offloaded.  (Not currently used under
2387  *   FreeBSD.)
2388  *
2389  * There can only be one command pending per function.
2390  *
2391  * Returns:
2392  *   0 = Success, !0 = Failure.
2393  */
2394
2395 /* must be called under the spq lock */
2396 static inline
2397 struct eth_spe *bxe_sp_get_next(struct bxe_softc *sc)
2398 {
2399     struct eth_spe *next_spe = sc->spq_prod_bd;
2400
2401     if (sc->spq_prod_bd == sc->spq_last_bd) {
2402         /* wrap back to the first eth_spq */
2403         sc->spq_prod_bd = sc->spq;
2404         sc->spq_prod_idx = 0;
2405     } else {
2406         sc->spq_prod_bd++;
2407         sc->spq_prod_idx++;
2408     }
2409
2410     return (next_spe);
2411 }
2412
2413 /* must be called under the spq lock */
2414 static inline
2415 void bxe_sp_prod_update(struct bxe_softc *sc)
2416 {
2417     int func = SC_FUNC(sc);
2418
2419     /*
2420      * Make sure that BD data is updated before writing the producer.
2421      * BD data is written to the memory, the producer is read from the
2422      * memory, thus we need a full memory barrier to ensure the ordering.
2423      */
2424     mb();
2425
2426     REG_WR16(sc, (BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func)),
2427              sc->spq_prod_idx);
2428
2429     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
2430                       BUS_SPACE_BARRIER_WRITE);
2431 }
2432
2433 /**
2434  * bxe_is_contextless_ramrod - check if the current command ends on EQ
2435  *
2436  * @cmd:      command to check
2437  * @cmd_type: command type
2438  */
2439 static inline
2440 int bxe_is_contextless_ramrod(int cmd,
2441                               int cmd_type)
2442 {
2443     if ((cmd_type == NONE_CONNECTION_TYPE) ||
2444         (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
2445         (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
2446         (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
2447         (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
2448         (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
2449         (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE)) {
2450         return (TRUE);
2451     } else {
2452         return (FALSE);
2453     }
2454 }
2455
2456 /**
2457  * bxe_sp_post - place a single command on an SP ring
2458  *
2459  * @sc:         driver handle
2460  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
2461  * @cid:        SW CID the command is related to
2462  * @data_hi:    command private data address (high 32 bits)
2463  * @data_lo:    command private data address (low 32 bits)
2464  * @cmd_type:   command type (e.g. NONE, ETH)
2465  *
2466  * SP data is handled as if it's always an address pair, thus data fields are
2467  * not swapped to little endian in upper functions. Instead this function swaps
2468  * data as if it's two uint32 fields.
2469  */
2470 int
2471 bxe_sp_post(struct bxe_softc *sc,
2472             int              command,
2473             int              cid,
2474             uint32_t         data_hi,
2475             uint32_t         data_lo,
2476             int              cmd_type)
2477 {
2478     struct eth_spe *spe;
2479     uint16_t type;
2480     int common;
2481
2482     common = bxe_is_contextless_ramrod(command, cmd_type);
2483
2484     BXE_SP_LOCK(sc);
2485
2486     if (common) {
2487         if (!atomic_load_acq_long(&sc->eq_spq_left)) {
2488             BLOGE(sc, "EQ ring is full!\n");
2489             BXE_SP_UNLOCK(sc);
2490             return (-1);
2491         }
2492     } else {
2493         if (!atomic_load_acq_long(&sc->cq_spq_left)) {
2494             BLOGE(sc, "SPQ ring is full!\n");
2495             BXE_SP_UNLOCK(sc);
2496             return (-1);
2497         }
2498     }
2499
2500     spe = bxe_sp_get_next(sc);
2501
2502     /* CID needs port number to be encoded int it */
2503     spe->hdr.conn_and_cmd_data =
2504         htole32((command << SPE_HDR_CMD_ID_SHIFT) | HW_CID(sc, cid));
2505
2506     type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
2507
2508     /* TBD: Check if it works for VFs */
2509     type |= ((SC_FUNC(sc) << SPE_HDR_FUNCTION_ID_SHIFT) &
2510              SPE_HDR_FUNCTION_ID);
2511
2512     spe->hdr.type = htole16(type);
2513
2514     spe->data.update_data_addr.hi = htole32(data_hi);
2515     spe->data.update_data_addr.lo = htole32(data_lo);
2516
2517     /*
2518      * It's ok if the actual decrement is issued towards the memory
2519      * somewhere between the lock and unlock. Thus no more explict
2520      * memory barrier is needed.
2521      */
2522     if (common) {
2523         atomic_subtract_acq_long(&sc->eq_spq_left, 1);
2524     } else {
2525         atomic_subtract_acq_long(&sc->cq_spq_left, 1);
2526     }
2527
2528     BLOGD(sc, DBG_SP, "SPQE -> %#jx\n", (uintmax_t)sc->spq_dma.paddr);
2529     BLOGD(sc, DBG_SP, "FUNC_RDATA -> %p / %#jx\n",
2530           BXE_SP(sc, func_rdata), (uintmax_t)BXE_SP_MAPPING(sc, func_rdata));
2531     BLOGD(sc, DBG_SP,
2532           "SPQE[%x] (%x:%x) (cmd, common?) (%d,%d) hw_cid %x data (%x:%x) type(0x%x) left (CQ, EQ) (%lx,%lx)\n",
2533           sc->spq_prod_idx,
2534           (uint32_t)U64_HI(sc->spq_dma.paddr),
2535           (uint32_t)(U64_LO(sc->spq_dma.paddr) + (uint8_t *)sc->spq_prod_bd - (uint8_t *)sc->spq),
2536           command,
2537           common,
2538           HW_CID(sc, cid),
2539           data_hi,
2540           data_lo,
2541           type,
2542           atomic_load_acq_long(&sc->cq_spq_left),
2543           atomic_load_acq_long(&sc->eq_spq_left));
2544
2545     bxe_sp_prod_update(sc);
2546
2547     BXE_SP_UNLOCK(sc);
2548     return (0);
2549 }
2550
2551 /**
2552  * bxe_debug_print_ind_table - prints the indirection table configuration.
2553  *
2554  * @sc: driver hanlde
2555  * @p:  pointer to rss configuration
2556  */
2557 #if 0
2558 static void
2559 bxe_debug_print_ind_table(struct bxe_softc               *sc,
2560                           struct ecore_config_rss_params *p)
2561 {
2562     int i;
2563
2564     BLOGD(sc, DBG_LOAD, "Setting indirection table to:\n");
2565     BLOGD(sc, DBG_LOAD, "    0x0000: ");
2566     for (i = 0; i < T_ETH_INDIRECTION_TABLE_SIZE; i++) {
2567         BLOGD(sc, DBG_LOAD, "0x%02x ", p->ind_table[i]);
2568
2569         /* Print 4 bytes in a line */
2570         if ((i + 1 < T_ETH_INDIRECTION_TABLE_SIZE) &&
2571             (((i + 1) & 0x3) == 0)) {
2572             BLOGD(sc, DBG_LOAD, "\n");
2573             BLOGD(sc, DBG_LOAD, "0x%04x: ", i + 1);
2574         }
2575     }
2576
2577     BLOGD(sc, DBG_LOAD, "\n");
2578 }
2579 #endif
2580
2581 /*
2582  * FreeBSD Device probe function.
2583  *
2584  * Compares the device found to the driver's list of supported devices and
2585  * reports back to the bsd loader whether this is the right driver for the device.
2586  * This is the driver entry function called from the "kldload" command.
2587  *
2588  * Returns:
2589  *   BUS_PROBE_DEFAULT on success, positive value on failure.
2590  */
2591 static int
2592 bxe_probe(device_t dev)
2593 {
2594     struct bxe_softc *sc;
2595     struct bxe_device_type *t;
2596     char *descbuf;
2597     uint16_t did, sdid, svid, vid;
2598
2599     /* Find our device structure */
2600     sc = device_get_softc(dev);
2601     sc->dev = dev;
2602     t = bxe_devs;
2603
2604     /* Get the data for the device to be probed. */
2605     vid  = pci_get_vendor(dev);
2606     did  = pci_get_device(dev);
2607     svid = pci_get_subvendor(dev);
2608     sdid = pci_get_subdevice(dev);
2609
2610     BLOGD(sc, DBG_LOAD,
2611           "%s(); VID = 0x%04X, DID = 0x%04X, SVID = 0x%04X, "
2612           "SDID = 0x%04X\n", __FUNCTION__, vid, did, svid, sdid);
2613
2614     /* Look through the list of known devices for a match. */
2615     while (t->bxe_name != NULL) {
2616         if ((vid == t->bxe_vid) && (did == t->bxe_did) &&
2617             ((svid == t->bxe_svid) || (t->bxe_svid == PCI_ANY_ID)) &&
2618             ((sdid == t->bxe_sdid) || (t->bxe_sdid == PCI_ANY_ID))) {
2619             descbuf = malloc(BXE_DEVDESC_MAX, M_TEMP, M_NOWAIT);
2620             if (descbuf == NULL)
2621                 return (ENOMEM);
2622
2623             /* Print out the device identity. */
2624             snprintf(descbuf, BXE_DEVDESC_MAX,
2625                      "%s (%c%d) BXE v:%s\n", t->bxe_name,
2626                      (((pci_read_config(dev, PCIR_REVID, 4) &
2627                         0xf0) >> 4) + 'A'),
2628                      (pci_read_config(dev, PCIR_REVID, 4) & 0xf),
2629                      BXE_DRIVER_VERSION);
2630
2631             device_set_desc_copy(dev, descbuf);
2632             free(descbuf, M_TEMP);
2633             return (BUS_PROBE_DEFAULT);
2634         }
2635         t++;
2636     }
2637
2638     return (ENXIO);
2639 }
2640
2641 static void
2642 bxe_init_mutexes(struct bxe_softc *sc)
2643 {
2644 #ifdef BXE_CORE_LOCK_SX
2645     snprintf(sc->core_sx_name, sizeof(sc->core_sx_name),
2646              "bxe%d_core_lock", sc->unit);
2647     sx_init(&sc->core_sx, sc->core_sx_name);
2648 #else
2649     snprintf(sc->core_mtx_name, sizeof(sc->core_mtx_name),
2650              "bxe%d_core_lock", sc->unit);
2651     mtx_init(&sc->core_mtx, sc->core_mtx_name, NULL, MTX_DEF);
2652 #endif
2653
2654     snprintf(sc->sp_mtx_name, sizeof(sc->sp_mtx_name),
2655              "bxe%d_sp_lock", sc->unit);
2656     mtx_init(&sc->sp_mtx, sc->sp_mtx_name, NULL, MTX_DEF);
2657
2658     snprintf(sc->dmae_mtx_name, sizeof(sc->dmae_mtx_name),
2659              "bxe%d_dmae_lock", sc->unit);
2660     mtx_init(&sc->dmae_mtx, sc->dmae_mtx_name, NULL, MTX_DEF);
2661
2662     snprintf(sc->port.phy_mtx_name, sizeof(sc->port.phy_mtx_name),
2663              "bxe%d_phy_lock", sc->unit);
2664     mtx_init(&sc->port.phy_mtx, sc->port.phy_mtx_name, NULL, MTX_DEF);
2665
2666     snprintf(sc->fwmb_mtx_name, sizeof(sc->fwmb_mtx_name),
2667              "bxe%d_fwmb_lock", sc->unit);
2668     mtx_init(&sc->fwmb_mtx, sc->fwmb_mtx_name, NULL, MTX_DEF);
2669
2670     snprintf(sc->print_mtx_name, sizeof(sc->print_mtx_name),
2671              "bxe%d_print_lock", sc->unit);
2672     mtx_init(&(sc->print_mtx), sc->print_mtx_name, NULL, MTX_DEF);
2673
2674     snprintf(sc->stats_mtx_name, sizeof(sc->stats_mtx_name),
2675              "bxe%d_stats_lock", sc->unit);
2676     mtx_init(&(sc->stats_mtx), sc->stats_mtx_name, NULL, MTX_DEF);
2677
2678     snprintf(sc->mcast_mtx_name, sizeof(sc->mcast_mtx_name),
2679              "bxe%d_mcast_lock", sc->unit);
2680     mtx_init(&(sc->mcast_mtx), sc->mcast_mtx_name, NULL, MTX_DEF);
2681 }
2682
2683 static void
2684 bxe_release_mutexes(struct bxe_softc *sc)
2685 {
2686 #ifdef BXE_CORE_LOCK_SX
2687     sx_destroy(&sc->core_sx);
2688 #else
2689     if (mtx_initialized(&sc->core_mtx)) {
2690         mtx_destroy(&sc->core_mtx);
2691     }
2692 #endif
2693
2694     if (mtx_initialized(&sc->sp_mtx)) {
2695         mtx_destroy(&sc->sp_mtx);
2696     }
2697
2698     if (mtx_initialized(&sc->dmae_mtx)) {
2699         mtx_destroy(&sc->dmae_mtx);
2700     }
2701
2702     if (mtx_initialized(&sc->port.phy_mtx)) {
2703         mtx_destroy(&sc->port.phy_mtx);
2704     }
2705
2706     if (mtx_initialized(&sc->fwmb_mtx)) {
2707         mtx_destroy(&sc->fwmb_mtx);
2708     }
2709
2710     if (mtx_initialized(&sc->print_mtx)) {
2711         mtx_destroy(&sc->print_mtx);
2712     }
2713
2714     if (mtx_initialized(&sc->stats_mtx)) {
2715         mtx_destroy(&sc->stats_mtx);
2716     }
2717
2718     if (mtx_initialized(&sc->mcast_mtx)) {
2719         mtx_destroy(&sc->mcast_mtx);
2720     }
2721 }
2722
2723 static void
2724 bxe_tx_disable(struct bxe_softc* sc)
2725 {
2726     struct ifnet *ifp = sc->ifnet;
2727
2728     /* tell the stack the driver is stopped and TX queue is full */
2729     if (ifp != NULL) {
2730         ifp->if_drv_flags = 0;
2731     }
2732 }
2733
2734 static void
2735 bxe_drv_pulse(struct bxe_softc *sc)
2736 {
2737     SHMEM_WR(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb,
2738              sc->fw_drv_pulse_wr_seq);
2739 }
2740
2741 static inline uint16_t
2742 bxe_tx_avail(struct bxe_softc *sc,
2743              struct bxe_fastpath *fp)
2744 {
2745     int16_t  used;
2746     uint16_t prod;
2747     uint16_t cons;
2748
2749     prod = fp->tx_bd_prod;
2750     cons = fp->tx_bd_cons;
2751
2752     used = SUB_S16(prod, cons);
2753
2754 #if 0
2755     KASSERT((used < 0), ("used tx bds < 0"));
2756     KASSERT((used > sc->tx_ring_size), ("used tx bds > tx_ring_size"));
2757     KASSERT(((sc->tx_ring_size - used) > MAX_TX_AVAIL),
2758             ("invalid number of tx bds used"));
2759 #endif
2760
2761     return (int16_t)(sc->tx_ring_size) - used;
2762 }
2763
2764 static inline int
2765 bxe_tx_queue_has_work(struct bxe_fastpath *fp)
2766 {
2767     uint16_t hw_cons;
2768
2769     mb(); /* status block fields can change */
2770     hw_cons = le16toh(*fp->tx_cons_sb);
2771     return (hw_cons != fp->tx_pkt_cons);
2772 }
2773
2774 static inline uint8_t
2775 bxe_has_tx_work(struct bxe_fastpath *fp)
2776 {
2777     /* expand this for multi-cos if ever supported */
2778     return (bxe_tx_queue_has_work(fp)) ? TRUE : FALSE;
2779 }
2780
2781 static inline int
2782 bxe_has_rx_work(struct bxe_fastpath *fp)
2783 {
2784     uint16_t rx_cq_cons_sb;
2785
2786     mb(); /* status block fields can change */
2787     rx_cq_cons_sb = le16toh(*fp->rx_cq_cons_sb);
2788     if ((rx_cq_cons_sb & RCQ_MAX) == RCQ_MAX)
2789         rx_cq_cons_sb++;
2790     return (fp->rx_cq_cons != rx_cq_cons_sb);
2791 }
2792
2793 static void
2794 bxe_sp_event(struct bxe_softc    *sc,
2795              struct bxe_fastpath *fp,
2796              union eth_rx_cqe    *rr_cqe)
2797 {
2798     int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2799     int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2800     enum ecore_queue_cmd drv_cmd = ECORE_Q_CMD_MAX;
2801     struct ecore_queue_sp_obj *q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
2802
2803     BLOGD(sc, DBG_SP, "fp=%d cid=%d got ramrod #%d state is %x type is %d\n",
2804           fp->index, cid, command, sc->state, rr_cqe->ramrod_cqe.ramrod_type);
2805
2806 #if 0
2807     /*
2808      * If cid is within VF range, replace the slowpath object with the
2809      * one corresponding to this VF
2810      */
2811     if ((cid >= BXE_FIRST_VF_CID) && (cid < BXE_FIRST_VF_CID + BXE_VF_CIDS)) {
2812         bxe_iov_set_queue_sp_obj(sc, cid, &q_obj);
2813     }
2814 #endif
2815
2816     switch (command) {
2817     case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
2818         BLOGD(sc, DBG_SP, "got UPDATE ramrod. CID %d\n", cid);
2819         drv_cmd = ECORE_Q_CMD_UPDATE;
2820         break;
2821
2822     case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
2823         BLOGD(sc, DBG_SP, "got MULTI[%d] setup ramrod\n", cid);
2824         drv_cmd = ECORE_Q_CMD_SETUP;
2825         break;
2826
2827     case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
2828         BLOGD(sc, DBG_SP, "got MULTI[%d] tx-only setup ramrod\n", cid);
2829         drv_cmd = ECORE_Q_CMD_SETUP_TX_ONLY;
2830         break;
2831
2832     case (RAMROD_CMD_ID_ETH_HALT):
2833         BLOGD(sc, DBG_SP, "got MULTI[%d] halt ramrod\n", cid);
2834         drv_cmd = ECORE_Q_CMD_HALT;
2835         break;
2836
2837     case (RAMROD_CMD_ID_ETH_TERMINATE):
2838         BLOGD(sc, DBG_SP, "got MULTI[%d] teminate ramrod\n", cid);
2839         drv_cmd = ECORE_Q_CMD_TERMINATE;
2840         break;
2841
2842     case (RAMROD_CMD_ID_ETH_EMPTY):
2843         BLOGD(sc, DBG_SP, "got MULTI[%d] empty ramrod\n", cid);
2844         drv_cmd = ECORE_Q_CMD_EMPTY;
2845         break;
2846
2847     default:
2848         BLOGD(sc, DBG_SP, "ERROR: unexpected MC reply (%d) on fp[%d]\n",
2849               command, fp->index);
2850         return;
2851     }
2852
2853     if ((drv_cmd != ECORE_Q_CMD_MAX) &&
2854         q_obj->complete_cmd(sc, q_obj, drv_cmd)) {
2855         /*
2856          * q_obj->complete_cmd() failure means that this was
2857          * an unexpected completion.
2858          *
2859          * In this case we don't want to increase the sc->spq_left
2860          * because apparently we haven't sent this command the first
2861          * place.
2862          */
2863         // bxe_panic(sc, ("Unexpected SP completion\n"));
2864         return;
2865     }
2866
2867 #if 0
2868     /* SRIOV: reschedule any 'in_progress' operations */
2869     bxe_iov_sp_event(sc, cid, TRUE);
2870 #endif
2871
2872     atomic_add_acq_long(&sc->cq_spq_left, 1);
2873
2874     BLOGD(sc, DBG_SP, "sc->cq_spq_left 0x%lx\n",
2875           atomic_load_acq_long(&sc->cq_spq_left));
2876
2877 #if 0
2878     if ((drv_cmd == ECORE_Q_CMD_UPDATE) && (IS_FCOE_FP(fp)) &&
2879         (!!bxe_test_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state))) {
2880         /*
2881          * If Queue update ramrod is completed for last Queue in AFEX VIF set
2882          * flow, then ACK MCP at the end. Mark pending ACK to MCP bit to
2883          * prevent case that both bits are cleared. At the end of load/unload
2884          * driver checks that sp_state is cleared and this order prevents
2885          * races.
2886          */
2887         bxe_set_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK, &sc->sp_state);
2888         wmb();
2889         bxe_clear_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state);
2890
2891         /* schedule the sp task as MCP ack is required */
2892         bxe_schedule_sp_task(sc);
2893     }
2894 #endif
2895 }
2896
2897 /*
2898  * The current mbuf is part of an aggregation. Move the mbuf into the TPA
2899  * aggregation queue, put an empty mbuf back onto the receive chain, and mark
2900  * the current aggregation queue as in-progress.
2901  */
2902 static void
2903 bxe_tpa_start(struct bxe_softc            *sc,
2904               struct bxe_fastpath         *fp,
2905               uint16_t                    queue,
2906               uint16_t                    cons,
2907               uint16_t                    prod,
2908               struct eth_fast_path_rx_cqe *cqe)
2909 {
2910     struct bxe_sw_rx_bd tmp_bd;
2911     struct bxe_sw_rx_bd *rx_buf;
2912     struct eth_rx_bd *rx_bd;
2913     int max_agg_queues;
2914     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
2915     uint16_t index;
2916
2917     BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA START "
2918                        "cons=%d prod=%d\n",
2919           fp->index, queue, cons, prod);
2920
2921     max_agg_queues = MAX_AGG_QS(sc);
2922
2923     KASSERT((queue < max_agg_queues),
2924             ("fp[%02d] invalid aggr queue (%d >= %d)!",
2925              fp->index, queue, max_agg_queues));
2926
2927     KASSERT((tpa_info->state == BXE_TPA_STATE_STOP),
2928             ("fp[%02d].tpa[%02d] starting aggr on queue not stopped!",
2929              fp->index, queue));
2930
2931     /* copy the existing mbuf and mapping from the TPA pool */
2932     tmp_bd = tpa_info->bd;
2933
2934     if (tmp_bd.m == NULL) {
2935         BLOGE(sc, "fp[%02d].tpa[%02d] mbuf not allocated!\n",
2936               fp->index, queue);
2937         /* XXX Error handling? */
2938         return;
2939     }
2940
2941     /* change the TPA queue to the start state */
2942     tpa_info->state            = BXE_TPA_STATE_START;
2943     tpa_info->placement_offset = cqe->placement_offset;
2944     tpa_info->parsing_flags    = le16toh(cqe->pars_flags.flags);
2945     tpa_info->vlan_tag         = le16toh(cqe->vlan_tag);
2946     tpa_info->len_on_bd        = le16toh(cqe->len_on_bd);
2947
2948     fp->rx_tpa_queue_used |= (1 << queue);
2949
2950     /*
2951      * If all the buffer descriptors are filled with mbufs then fill in
2952      * the current consumer index with a new BD. Else if a maximum Rx
2953      * buffer limit is imposed then fill in the next producer index.
2954      */
2955     index = (sc->max_rx_bufs != RX_BD_USABLE) ?
2956                 prod : cons;
2957
2958     /* move the received mbuf and mapping to TPA pool */
2959     tpa_info->bd = fp->rx_mbuf_chain[cons];
2960
2961     /* release any existing RX BD mbuf mappings */
2962     if (cons != index) {
2963         rx_buf = &fp->rx_mbuf_chain[cons];
2964
2965         if (rx_buf->m_map != NULL) {
2966             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
2967                             BUS_DMASYNC_POSTREAD);
2968             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
2969         }
2970
2971         /*
2972          * We get here when the maximum number of rx buffers is less than
2973          * RX_BD_USABLE. The mbuf is already saved above so it's OK to NULL
2974          * it out here without concern of a memory leak.
2975          */
2976         fp->rx_mbuf_chain[cons].m = NULL;
2977     }
2978
2979     /* update the Rx SW BD with the mbuf info from the TPA pool */
2980     fp->rx_mbuf_chain[index] = tmp_bd;
2981
2982     /* update the Rx BD with the empty mbuf phys address from the TPA pool */
2983     rx_bd = &fp->rx_chain[index];
2984     rx_bd->addr_hi = htole32(U64_HI(tpa_info->seg.ds_addr));
2985     rx_bd->addr_lo = htole32(U64_LO(tpa_info->seg.ds_addr));
2986 }
2987
2988 /*
2989  * When a TPA aggregation is completed, loop through the individual mbufs
2990  * of the aggregation, combining them into a single mbuf which will be sent
2991  * up the stack. Refill all freed SGEs with mbufs as we go along.
2992  */
2993 static int
2994 bxe_fill_frag_mbuf(struct bxe_softc          *sc,
2995                    struct bxe_fastpath       *fp,
2996                    struct bxe_sw_tpa_info    *tpa_info,
2997                    uint16_t                  queue,
2998                    uint16_t                  pages,
2999                    struct mbuf               *m,
3000                                struct eth_end_agg_rx_cqe *cqe,
3001                    uint16_t                  cqe_idx)
3002 {
3003     struct mbuf *m_frag;
3004     uint32_t frag_len, frag_size, i;
3005     uint16_t sge_idx;
3006     int rc = 0;
3007     int j;
3008
3009     frag_size = le16toh(cqe->pkt_len) - tpa_info->len_on_bd;
3010
3011     BLOGD(sc, DBG_LRO,
3012           "fp[%02d].tpa[%02d] TPA fill len_on_bd=%d frag_size=%d pages=%d\n",
3013           fp->index, queue, tpa_info->len_on_bd, frag_size, pages);
3014
3015     /* make sure the aggregated frame is not too big to handle */
3016     if (pages > 8 * PAGES_PER_SGE) {
3017         BLOGE(sc, "fp[%02d].sge[0x%04x] has too many pages (%d)! "
3018                   "pkt_len=%d len_on_bd=%d frag_size=%d\n",
3019               fp->index, cqe_idx, pages, le16toh(cqe->pkt_len),
3020               tpa_info->len_on_bd, frag_size);
3021         bxe_panic(sc, ("sge page count error\n"));
3022         return (EINVAL);
3023     }
3024
3025     /*
3026      * Scan through the scatter gather list pulling individual mbufs into a
3027      * single mbuf for the host stack.
3028      */
3029     for (i = 0, j = 0; i < pages; i += PAGES_PER_SGE, j++) {
3030         sge_idx = RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[j]));
3031
3032         /*
3033          * Firmware gives the indices of the SGE as if the ring is an array
3034          * (meaning that the "next" element will consume 2 indices).
3035          */
3036         frag_len = min(frag_size, (uint32_t)(SGE_PAGES));
3037
3038         BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA fill i=%d j=%d "
3039                            "sge_idx=%d frag_size=%d frag_len=%d\n",
3040               fp->index, queue, i, j, sge_idx, frag_size, frag_len);
3041
3042         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3043
3044         /* allocate a new mbuf for the SGE */
3045         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3046         if (rc) {
3047             /* Leave all remaining SGEs in the ring! */
3048             return (rc);
3049         }
3050
3051         /* update the fragment length */
3052         m_frag->m_len = frag_len;
3053
3054         /* concatenate the fragment to the head mbuf */
3055         m_cat(m, m_frag);
3056         fp->eth_q_stats.mbuf_alloc_sge--;
3057
3058         /* update the TPA mbuf size and remaining fragment size */
3059         m->m_pkthdr.len += frag_len;
3060         frag_size -= frag_len;
3061     }
3062
3063     BLOGD(sc, DBG_LRO,
3064           "fp[%02d].tpa[%02d] TPA fill done frag_size=%d\n",
3065           fp->index, queue, frag_size);
3066
3067     return (rc);
3068 }
3069
3070 static inline void
3071 bxe_clear_sge_mask_next_elems(struct bxe_fastpath *fp)
3072 {
3073     int i, j;
3074
3075     for (i = 1; i <= RX_SGE_NUM_PAGES; i++) {
3076         int idx = RX_SGE_TOTAL_PER_PAGE * i - 1;
3077
3078         for (j = 0; j < 2; j++) {
3079             BIT_VEC64_CLEAR_BIT(fp->sge_mask, idx);
3080             idx--;
3081         }
3082     }
3083 }
3084
3085 static inline void
3086 bxe_init_sge_ring_bit_mask(struct bxe_fastpath *fp)
3087 {
3088     /* set the mask to all 1's, it's faster to compare to 0 than to 0xf's */
3089     memset(fp->sge_mask, 0xff, sizeof(fp->sge_mask));
3090
3091     /*
3092      * Clear the two last indices in the page to 1. These are the indices that
3093      * correspond to the "next" element, hence will never be indicated and
3094      * should be removed from the calculations.
3095      */
3096     bxe_clear_sge_mask_next_elems(fp);
3097 }
3098
3099 static inline void
3100 bxe_update_last_max_sge(struct bxe_fastpath *fp,
3101                         uint16_t            idx)
3102 {
3103     uint16_t last_max = fp->last_max_sge;
3104
3105     if (SUB_S16(idx, last_max) > 0) {
3106         fp->last_max_sge = idx;
3107     }
3108 }
3109
3110 static inline void
3111 bxe_update_sge_prod(struct bxe_softc          *sc,
3112                     struct bxe_fastpath       *fp,
3113                     uint16_t                  sge_len,
3114                     union eth_sgl_or_raw_data *cqe)
3115 {
3116     uint16_t last_max, last_elem, first_elem;
3117     uint16_t delta = 0;
3118     uint16_t i;
3119
3120     if (!sge_len) {
3121         return;
3122     }
3123
3124     /* first mark all used pages */
3125     for (i = 0; i < sge_len; i++) {
3126         BIT_VEC64_CLEAR_BIT(fp->sge_mask,
3127                             RX_SGE(le16toh(cqe->sgl[i])));
3128     }
3129
3130     BLOGD(sc, DBG_LRO,
3131           "fp[%02d] fp_cqe->sgl[%d] = %d\n",
3132           fp->index, sge_len - 1,
3133           le16toh(cqe->sgl[sge_len - 1]));
3134
3135     /* assume that the last SGE index is the biggest */
3136     bxe_update_last_max_sge(fp,
3137                             le16toh(cqe->sgl[sge_len - 1]));
3138
3139     last_max = RX_SGE(fp->last_max_sge);
3140     last_elem = last_max >> BIT_VEC64_ELEM_SHIFT;
3141     first_elem = RX_SGE(fp->rx_sge_prod) >> BIT_VEC64_ELEM_SHIFT;
3142
3143     /* if ring is not full */
3144     if (last_elem + 1 != first_elem) {
3145         last_elem++;
3146     }
3147
3148     /* now update the prod */
3149     for (i = first_elem; i != last_elem; i = RX_SGE_NEXT_MASK_ELEM(i)) {
3150         if (__predict_true(fp->sge_mask[i])) {
3151             break;
3152         }
3153
3154         fp->sge_mask[i] = BIT_VEC64_ELEM_ONE_MASK;
3155         delta += BIT_VEC64_ELEM_SZ;
3156     }
3157
3158     if (delta > 0) {
3159         fp->rx_sge_prod += delta;
3160         /* clear page-end entries */
3161         bxe_clear_sge_mask_next_elems(fp);
3162     }
3163
3164     BLOGD(sc, DBG_LRO,
3165           "fp[%02d] fp->last_max_sge=%d fp->rx_sge_prod=%d\n",
3166           fp->index, fp->last_max_sge, fp->rx_sge_prod);
3167 }
3168
3169 /*
3170  * The aggregation on the current TPA queue has completed. Pull the individual
3171  * mbuf fragments together into a single mbuf, perform all necessary checksum
3172  * calculations, and send the resuting mbuf to the stack.
3173  */
3174 static void
3175 bxe_tpa_stop(struct bxe_softc          *sc,
3176              struct bxe_fastpath       *fp,
3177              struct bxe_sw_tpa_info    *tpa_info,
3178              uint16_t                  queue,
3179              uint16_t                  pages,
3180                          struct eth_end_agg_rx_cqe *cqe,
3181              uint16_t                  cqe_idx)
3182 {
3183     struct ifnet *ifp = sc->ifnet;
3184     struct mbuf *m;
3185     int rc = 0;
3186
3187     BLOGD(sc, DBG_LRO,
3188           "fp[%02d].tpa[%02d] pad=%d pkt_len=%d pages=%d vlan=%d\n",
3189           fp->index, queue, tpa_info->placement_offset,
3190           le16toh(cqe->pkt_len), pages, tpa_info->vlan_tag);
3191
3192     m = tpa_info->bd.m;
3193
3194     /* allocate a replacement before modifying existing mbuf */
3195     rc = bxe_alloc_rx_tpa_mbuf(fp, queue);
3196     if (rc) {
3197         /* drop the frame and log an error */
3198         fp->eth_q_stats.rx_soft_errors++;
3199         goto bxe_tpa_stop_exit;
3200     }
3201
3202     /* we have a replacement, fixup the current mbuf */
3203     m_adj(m, tpa_info->placement_offset);
3204     m->m_pkthdr.len = m->m_len = tpa_info->len_on_bd;
3205
3206     /* mark the checksums valid (taken care of by the firmware) */
3207     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3208     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3209     m->m_pkthdr.csum_data = 0xffff;
3210     m->m_pkthdr.csum_flags |= (CSUM_IP_CHECKED |
3211                                CSUM_IP_VALID   |
3212                                CSUM_DATA_VALID |
3213                                CSUM_PSEUDO_HDR);
3214
3215     /* aggregate all of the SGEs into a single mbuf */
3216     rc = bxe_fill_frag_mbuf(sc, fp, tpa_info, queue, pages, m, cqe, cqe_idx);
3217     if (rc) {
3218         /* drop the packet and log an error */
3219         fp->eth_q_stats.rx_soft_errors++;
3220         m_freem(m);
3221     } else {
3222         if (tpa_info->parsing_flags & PARSING_FLAGS_VLAN) {
3223             m->m_pkthdr.ether_vtag = tpa_info->vlan_tag;
3224             m->m_flags |= M_VLANTAG;
3225         }
3226
3227         /* assign packet to this interface interface */
3228         m->m_pkthdr.rcvif = ifp;
3229
3230 #if __FreeBSD_version >= 800000
3231         /* specify what RSS queue was used for this flow */
3232         m->m_pkthdr.flowid = fp->index;
3233         m->m_flags |= M_FLOWID;
3234 #endif
3235
3236         ifp->if_ipackets++;
3237         fp->eth_q_stats.rx_tpa_pkts++;
3238
3239         /* pass the frame to the stack */
3240         (*ifp->if_input)(ifp, m);
3241     }
3242
3243     /* we passed an mbuf up the stack or dropped the frame */
3244     fp->eth_q_stats.mbuf_alloc_tpa--;
3245
3246 bxe_tpa_stop_exit:
3247
3248     fp->rx_tpa_info[queue].state = BXE_TPA_STATE_STOP;
3249     fp->rx_tpa_queue_used &= ~(1 << queue);
3250 }
3251
3252 static uint8_t
3253 bxe_service_rxsgl(
3254                  struct bxe_fastpath *fp,
3255                  uint16_t len,
3256                  uint16_t lenonbd,
3257                  struct mbuf *m,
3258                  struct eth_fast_path_rx_cqe *cqe_fp)
3259 {
3260     struct mbuf *m_frag;
3261     uint16_t frags, frag_len;
3262     uint16_t sge_idx = 0;
3263     uint16_t j;
3264     uint8_t i, rc = 0;
3265     uint32_t frag_size;
3266
3267     /* adjust the mbuf */
3268     m->m_len = lenonbd;
3269
3270     frag_size =  len - lenonbd;
3271     frags = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3272
3273     for (i = 0, j = 0; i < frags; i += PAGES_PER_SGE, j++) {
3274         sge_idx = RX_SGE(le16toh(cqe_fp->sgl_or_raw_data.sgl[j]));
3275
3276         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3277         frag_len = min(frag_size, (uint32_t)(SGE_PAGE_SIZE));
3278         m_frag->m_len = frag_len;
3279
3280        /* allocate a new mbuf for the SGE */
3281         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3282         if (rc) {
3283             /* Leave all remaining SGEs in the ring! */
3284             return (rc);
3285         }
3286         fp->eth_q_stats.mbuf_alloc_sge--;
3287
3288         /* concatenate the fragment to the head mbuf */
3289         m_cat(m, m_frag);
3290
3291         frag_size -= frag_len;
3292     }
3293
3294     bxe_update_sge_prod(fp->sc, fp, frags, &cqe_fp->sgl_or_raw_data);
3295
3296     return rc;
3297 }
3298
3299 static uint8_t
3300 bxe_rxeof(struct bxe_softc    *sc,
3301           struct bxe_fastpath *fp)
3302 {
3303     struct ifnet *ifp = sc->ifnet;
3304     uint16_t bd_cons, bd_prod, bd_prod_fw, comp_ring_cons;
3305     uint16_t hw_cq_cons, sw_cq_cons, sw_cq_prod;
3306     int rx_pkts = 0;
3307     int rc = 0;
3308
3309     BXE_FP_RX_LOCK(fp);
3310
3311     /* CQ "next element" is of the size of the regular element */
3312     hw_cq_cons = le16toh(*fp->rx_cq_cons_sb);
3313     if ((hw_cq_cons & RCQ_USABLE_PER_PAGE) == RCQ_USABLE_PER_PAGE) {
3314         hw_cq_cons++;
3315     }
3316
3317     bd_cons = fp->rx_bd_cons;
3318     bd_prod = fp->rx_bd_prod;
3319     bd_prod_fw = bd_prod;
3320     sw_cq_cons = fp->rx_cq_cons;
3321     sw_cq_prod = fp->rx_cq_prod;
3322
3323     /*
3324      * Memory barrier necessary as speculative reads of the rx
3325      * buffer can be ahead of the index in the status block
3326      */
3327     rmb();
3328
3329     BLOGD(sc, DBG_RX,
3330           "fp[%02d] Rx START hw_cq_cons=%u sw_cq_cons=%u\n",
3331           fp->index, hw_cq_cons, sw_cq_cons);
3332
3333     while (sw_cq_cons != hw_cq_cons) {
3334         struct bxe_sw_rx_bd *rx_buf = NULL;
3335         union eth_rx_cqe *cqe;
3336         struct eth_fast_path_rx_cqe *cqe_fp;
3337         uint8_t cqe_fp_flags;
3338         enum eth_rx_cqe_type cqe_fp_type;
3339         uint16_t len, lenonbd,  pad;
3340         struct mbuf *m = NULL;
3341
3342         comp_ring_cons = RCQ(sw_cq_cons);
3343         bd_prod = RX_BD(bd_prod);
3344         bd_cons = RX_BD(bd_cons);
3345
3346         cqe          = &fp->rcq_chain[comp_ring_cons];
3347         cqe_fp       = &cqe->fast_path_cqe;
3348         cqe_fp_flags = cqe_fp->type_error_flags;
3349         cqe_fp_type  = cqe_fp_flags & ETH_FAST_PATH_RX_CQE_TYPE;
3350
3351         BLOGD(sc, DBG_RX,
3352               "fp[%02d] Rx hw_cq_cons=%d hw_sw_cons=%d "
3353               "BD prod=%d cons=%d CQE type=0x%x err=0x%x "
3354               "status=0x%x rss_hash=0x%x vlan=0x%x len=%u lenonbd=%u\n",
3355               fp->index,
3356               hw_cq_cons,
3357               sw_cq_cons,
3358               bd_prod,
3359               bd_cons,
3360               CQE_TYPE(cqe_fp_flags),
3361               cqe_fp_flags,
3362               cqe_fp->status_flags,
3363               le32toh(cqe_fp->rss_hash_result),
3364               le16toh(cqe_fp->vlan_tag),
3365               le16toh(cqe_fp->pkt_len_or_gro_seg_len),
3366               le16toh(cqe_fp->len_on_bd));
3367
3368         /* is this a slowpath msg? */
3369         if (__predict_false(CQE_TYPE_SLOW(cqe_fp_type))) {
3370             bxe_sp_event(sc, fp, cqe);
3371             goto next_cqe;
3372         }
3373
3374         rx_buf = &fp->rx_mbuf_chain[bd_cons];
3375
3376         if (!CQE_TYPE_FAST(cqe_fp_type)) {
3377             struct bxe_sw_tpa_info *tpa_info;
3378             uint16_t frag_size, pages;
3379             uint8_t queue;
3380
3381 #if 0
3382             /* sanity check */
3383             if (!fp->tpa_enable &&
3384                 (CQE_TYPE_START(cqe_fp_type) || CQE_TYPE_STOP(cqe_fp_type))) {
3385                 BLOGE(sc, "START/STOP packet while !tpa_enable type (0x%x)\n",
3386                       CQE_TYPE(cqe_fp_type));
3387             }
3388 #endif
3389
3390             if (CQE_TYPE_START(cqe_fp_type)) {
3391                 bxe_tpa_start(sc, fp, cqe_fp->queue_index,
3392                               bd_cons, bd_prod, cqe_fp);
3393                 m = NULL; /* packet not ready yet */
3394                 goto next_rx;
3395             }
3396
3397             KASSERT(CQE_TYPE_STOP(cqe_fp_type),
3398                     ("CQE type is not STOP! (0x%x)\n", cqe_fp_type));
3399
3400             queue = cqe->end_agg_cqe.queue_index;
3401             tpa_info = &fp->rx_tpa_info[queue];
3402
3403             BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA STOP\n",
3404                   fp->index, queue);
3405
3406             frag_size = (le16toh(cqe->end_agg_cqe.pkt_len) -
3407                          tpa_info->len_on_bd);
3408             pages = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3409
3410             bxe_tpa_stop(sc, fp, tpa_info, queue, pages,
3411                          &cqe->end_agg_cqe, comp_ring_cons);
3412
3413             bxe_update_sge_prod(sc, fp, pages, &cqe->end_agg_cqe.sgl_or_raw_data);
3414
3415             goto next_cqe;
3416         }
3417
3418         /* non TPA */
3419
3420         /* is this an error packet? */
3421         if (__predict_false(cqe_fp_flags &
3422                             ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG)) {
3423             BLOGE(sc, "flags 0x%x rx packet %u\n", cqe_fp_flags, sw_cq_cons);
3424             fp->eth_q_stats.rx_soft_errors++;
3425             goto next_rx;
3426         }
3427
3428         len = le16toh(cqe_fp->pkt_len_or_gro_seg_len);
3429         lenonbd = le16toh(cqe_fp->len_on_bd);
3430         pad = cqe_fp->placement_offset;
3431
3432         m = rx_buf->m;
3433
3434         if (__predict_false(m == NULL)) {
3435             BLOGE(sc, "No mbuf in rx chain descriptor %d for fp[%02d]\n",
3436                   bd_cons, fp->index);
3437             goto next_rx;
3438         }
3439
3440         /* XXX double copy if packet length under a threshold */
3441
3442         /*
3443          * If all the buffer descriptors are filled with mbufs then fill in
3444          * the current consumer index with a new BD. Else if a maximum Rx
3445          * buffer limit is imposed then fill in the next producer index.
3446          */
3447         rc = bxe_alloc_rx_bd_mbuf(fp, bd_cons,
3448                                   (sc->max_rx_bufs != RX_BD_USABLE) ?
3449                                       bd_prod : bd_cons);
3450         if (rc != 0) {
3451
3452             /* we simply reuse the received mbuf and don't post it to the stack */
3453             m = NULL;
3454
3455             BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
3456                   fp->index, rc);
3457             fp->eth_q_stats.rx_soft_errors++;
3458
3459             if (sc->max_rx_bufs != RX_BD_USABLE) {
3460                 /* copy this consumer index to the producer index */
3461                 memcpy(&fp->rx_mbuf_chain[bd_prod], rx_buf,
3462                        sizeof(struct bxe_sw_rx_bd));
3463                 memset(rx_buf, 0, sizeof(struct bxe_sw_rx_bd));
3464             }
3465
3466             goto next_rx;
3467         }
3468
3469         /* current mbuf was detached from the bd */
3470         fp->eth_q_stats.mbuf_alloc_rx--;
3471
3472         /* we allocated a replacement mbuf, fixup the current one */
3473         m_adj(m, pad);
3474         m->m_pkthdr.len = m->m_len = len;
3475
3476         if (len != lenonbd){
3477             rc = bxe_service_rxsgl(fp, len, lenonbd, m, cqe_fp);
3478             if (rc)
3479                 break;
3480         }
3481
3482         /* assign packet to this interface interface */
3483         m->m_pkthdr.rcvif = ifp;
3484
3485         /* assume no hardware checksum has complated */
3486         m->m_pkthdr.csum_flags = 0;
3487
3488         /* validate checksum if offload enabled */
3489         if (ifp->if_capenable & IFCAP_RXCSUM) {
3490             /* check for a valid IP frame */
3491             if (!(cqe->fast_path_cqe.status_flags &
3492                   ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG)) {
3493                 m->m_pkthdr.csum_flags |= CSUM_IP_CHECKED;
3494                 if (__predict_false(cqe_fp_flags &
3495                                     ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG)) {
3496                     fp->eth_q_stats.rx_hw_csum_errors++;
3497                 } else {
3498                     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3499                     m->m_pkthdr.csum_flags |= CSUM_IP_VALID;
3500                 }
3501             }
3502
3503             /* check for a valid TCP/UDP frame */
3504             if (!(cqe->fast_path_cqe.status_flags &
3505                   ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG)) {
3506                 if (__predict_false(cqe_fp_flags &
3507                                     ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG)) {
3508                     fp->eth_q_stats.rx_hw_csum_errors++;
3509                 } else {
3510                     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3511                     m->m_pkthdr.csum_data = 0xFFFF;
3512                     m->m_pkthdr.csum_flags |= (CSUM_DATA_VALID |
3513                                                CSUM_PSEUDO_HDR);
3514                 }
3515             }
3516         }
3517
3518         /* if there is a VLAN tag then flag that info */
3519         if (cqe->fast_path_cqe.pars_flags.flags & PARSING_FLAGS_VLAN) {
3520             m->m_pkthdr.ether_vtag = cqe->fast_path_cqe.vlan_tag;
3521             m->m_flags |= M_VLANTAG;
3522         }
3523
3524 #if __FreeBSD_version >= 800000
3525         /* specify what RSS queue was used for this flow */
3526         m->m_pkthdr.flowid = fp->index;
3527         m->m_flags |= M_FLOWID;
3528 #endif
3529
3530 next_rx:
3531
3532         bd_cons    = RX_BD_NEXT(bd_cons);
3533         bd_prod    = RX_BD_NEXT(bd_prod);
3534         bd_prod_fw = RX_BD_NEXT(bd_prod_fw);
3535
3536         /* pass the frame to the stack */
3537         if (__predict_true(m != NULL)) {
3538             ifp->if_ipackets++;
3539             rx_pkts++;
3540             (*ifp->if_input)(ifp, m);
3541         }
3542
3543 next_cqe:
3544
3545         sw_cq_prod = RCQ_NEXT(sw_cq_prod);
3546         sw_cq_cons = RCQ_NEXT(sw_cq_cons);
3547
3548         /* limit spinning on the queue */
3549         if (rc != 0)
3550             break;
3551
3552         if (rx_pkts == sc->rx_budget) {
3553             fp->eth_q_stats.rx_budget_reached++;
3554             break;
3555         }
3556     } /* while work to do */
3557
3558     fp->rx_bd_cons = bd_cons;
3559     fp->rx_bd_prod = bd_prod_fw;
3560     fp->rx_cq_cons = sw_cq_cons;
3561     fp->rx_cq_prod = sw_cq_prod;
3562
3563     /* Update producers */
3564     bxe_update_rx_prod(sc, fp, bd_prod_fw, sw_cq_prod, fp->rx_sge_prod);
3565
3566     fp->eth_q_stats.rx_pkts += rx_pkts;
3567     fp->eth_q_stats.rx_calls++;
3568
3569     BXE_FP_RX_UNLOCK(fp);
3570
3571     return (sw_cq_cons != hw_cq_cons);
3572 }
3573
3574 static uint16_t
3575 bxe_free_tx_pkt(struct bxe_softc    *sc,
3576                 struct bxe_fastpath *fp,
3577                 uint16_t            idx)
3578 {
3579     struct bxe_sw_tx_bd *tx_buf = &fp->tx_mbuf_chain[idx];
3580     struct eth_tx_start_bd *tx_start_bd;
3581     uint16_t bd_idx = TX_BD(tx_buf->first_bd);
3582     uint16_t new_cons;
3583     int nbd;
3584
3585     /* unmap the mbuf from non-paged memory */
3586     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
3587
3588     tx_start_bd = &fp->tx_chain[bd_idx].start_bd;
3589     nbd = le16toh(tx_start_bd->nbd) - 1;
3590
3591 #if 0
3592     if ((nbd - 1) > (MAX_MBUF_FRAGS + 2)) {
3593         bxe_panic(sc, ("BAD nbd!\n"));
3594     }
3595 #endif
3596
3597     new_cons = (tx_buf->first_bd + nbd);
3598
3599 #if 0
3600     struct eth_tx_bd *tx_data_bd;
3601
3602     /*
3603      * The following code doesn't do anything but is left here
3604      * for clarity on what the new value of new_cons skipped.
3605      */
3606
3607     /* get the next bd */
3608     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3609
3610     /* skip the parse bd */
3611     --nbd;
3612     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3613
3614     /* skip the TSO split header bd since they have no mapping */
3615     if (tx_buf->flags & BXE_TSO_SPLIT_BD) {
3616         --nbd;
3617         bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3618     }
3619
3620     /* now free frags */
3621     while (nbd > 0) {
3622         tx_data_bd = &fp->tx_chain[bd_idx].reg_bd;
3623         if (--nbd) {
3624             bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3625         }
3626     }
3627 #endif
3628
3629     /* free the mbuf */
3630     if (__predict_true(tx_buf->m != NULL)) {
3631         m_freem(tx_buf->m);
3632         fp->eth_q_stats.mbuf_alloc_tx--;
3633     } else {
3634         fp->eth_q_stats.tx_chain_lost_mbuf++;
3635     }
3636
3637     tx_buf->m = NULL;
3638     tx_buf->first_bd = 0;
3639
3640     return (new_cons);
3641 }
3642
3643 /* transmit timeout watchdog */
3644 static int
3645 bxe_watchdog(struct bxe_softc    *sc,
3646              struct bxe_fastpath *fp)
3647 {
3648     BXE_FP_TX_LOCK(fp);
3649
3650     if ((fp->watchdog_timer == 0) || (--fp->watchdog_timer)) {
3651         BXE_FP_TX_UNLOCK(fp);
3652         return (0);
3653     }
3654
3655     BLOGE(sc, "TX watchdog timeout on fp[%02d], resetting!\n", fp->index);
3656
3657     BXE_FP_TX_UNLOCK(fp);
3658
3659     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
3660     taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
3661
3662     return (-1);
3663 }
3664
3665 /* processes transmit completions */
3666 static uint8_t
3667 bxe_txeof(struct bxe_softc    *sc,
3668           struct bxe_fastpath *fp)
3669 {
3670     struct ifnet *ifp = sc->ifnet;
3671     uint16_t bd_cons, hw_cons, sw_cons, pkt_cons;
3672     uint16_t tx_bd_avail;
3673
3674     BXE_FP_TX_LOCK_ASSERT(fp);
3675
3676     bd_cons = fp->tx_bd_cons;
3677     hw_cons = le16toh(*fp->tx_cons_sb);
3678     sw_cons = fp->tx_pkt_cons;
3679
3680     while (sw_cons != hw_cons) {
3681         pkt_cons = TX_BD(sw_cons);
3682
3683         BLOGD(sc, DBG_TX,
3684               "TX: fp[%d]: hw_cons=%u sw_cons=%u pkt_cons=%u\n",
3685               fp->index, hw_cons, sw_cons, pkt_cons);
3686
3687         bd_cons = bxe_free_tx_pkt(sc, fp, pkt_cons);
3688
3689         sw_cons++;
3690     }
3691
3692     fp->tx_pkt_cons = sw_cons;
3693     fp->tx_bd_cons  = bd_cons;
3694
3695     BLOGD(sc, DBG_TX,
3696           "TX done: fp[%d]: hw_cons=%u sw_cons=%u sw_prod=%u\n",
3697           fp->index, hw_cons, fp->tx_pkt_cons, fp->tx_pkt_prod);
3698
3699     mb();
3700
3701     tx_bd_avail = bxe_tx_avail(sc, fp);
3702
3703     if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
3704         ifp->if_drv_flags |= IFF_DRV_OACTIVE;
3705     } else {
3706         ifp->if_drv_flags &= ~IFF_DRV_OACTIVE;
3707     }
3708
3709     if (fp->tx_pkt_prod != fp->tx_pkt_cons) {
3710         /* reset the watchdog timer if there are pending transmits */
3711         fp->watchdog_timer = BXE_TX_TIMEOUT;
3712         return (TRUE);
3713     } else {
3714         /* clear watchdog when there are no pending transmits */
3715         fp->watchdog_timer = 0;
3716         return (FALSE);
3717     }
3718 }
3719
3720 static void
3721 bxe_drain_tx_queues(struct bxe_softc *sc)
3722 {
3723     struct bxe_fastpath *fp;
3724     int i, count;
3725
3726     /* wait until all TX fastpath tasks have completed */
3727     for (i = 0; i < sc->num_queues; i++) {
3728         fp = &sc->fp[i];
3729
3730         count = 1000;
3731
3732         while (bxe_has_tx_work(fp)) {
3733
3734             BXE_FP_TX_LOCK(fp);
3735             bxe_txeof(sc, fp);
3736             BXE_FP_TX_UNLOCK(fp);
3737
3738             if (count == 0) {
3739                 BLOGE(sc, "Timeout waiting for fp[%d] "
3740                           "transmits to complete!\n", i);
3741                 bxe_panic(sc, ("tx drain failure\n"));
3742                 return;
3743             }
3744
3745             count--;
3746             DELAY(1000);
3747             rmb();
3748         }
3749     }
3750
3751     return;
3752 }
3753
3754 static int
3755 bxe_del_all_macs(struct bxe_softc          *sc,
3756                  struct ecore_vlan_mac_obj *mac_obj,
3757                  int                       mac_type,
3758                  uint8_t                   wait_for_comp)
3759 {
3760     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
3761     int rc;
3762
3763     /* wait for completion of requested */
3764     if (wait_for_comp) {
3765         bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
3766     }
3767
3768     /* Set the mac type of addresses we want to clear */
3769     bxe_set_bit(mac_type, &vlan_mac_flags);
3770
3771     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags, &ramrod_flags);
3772     if (rc < 0) {
3773         BLOGE(sc, "Failed to delete MACs (%d)\n", rc);
3774     }
3775
3776     return (rc);
3777 }
3778
3779 static int
3780 bxe_fill_accept_flags(struct bxe_softc *sc,
3781                       uint32_t         rx_mode,
3782                       unsigned long    *rx_accept_flags,
3783                       unsigned long    *tx_accept_flags)
3784 {
3785     /* Clear the flags first */
3786     *rx_accept_flags = 0;
3787     *tx_accept_flags = 0;
3788
3789     switch (rx_mode) {
3790     case BXE_RX_MODE_NONE:
3791         /*
3792          * 'drop all' supersedes any accept flags that may have been
3793          * passed to the function.
3794          */
3795         break;
3796
3797     case BXE_RX_MODE_NORMAL:
3798         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3799         bxe_set_bit(ECORE_ACCEPT_MULTICAST, rx_accept_flags);
3800         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3801
3802         /* internal switching mode */
3803         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3804         bxe_set_bit(ECORE_ACCEPT_MULTICAST, tx_accept_flags);
3805         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3806
3807         break;
3808
3809     case BXE_RX_MODE_ALLMULTI:
3810         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3811         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3812         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3813
3814         /* internal switching mode */
3815         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3816         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3817         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3818
3819         break;
3820
3821     case BXE_RX_MODE_PROMISC:
3822         /*
3823          * According to deffinition of SI mode, iface in promisc mode
3824          * should receive matched and unmatched (in resolution of port)
3825          * unicast packets.
3826          */
3827         bxe_set_bit(ECORE_ACCEPT_UNMATCHED, rx_accept_flags);
3828         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3829         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3830         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3831
3832         /* internal switching mode */
3833         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3834         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3835
3836         if (IS_MF_SI(sc)) {
3837             bxe_set_bit(ECORE_ACCEPT_ALL_UNICAST, tx_accept_flags);
3838         } else {
3839             bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3840         }
3841
3842         break;
3843
3844     default:
3845         BLOGE(sc, "Unknown rx_mode (%d)\n", rx_mode);
3846         return (-1);
3847     }
3848
3849     /* Set ACCEPT_ANY_VLAN as we do not enable filtering by VLAN */
3850     if (rx_mode != BXE_RX_MODE_NONE) {
3851         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, rx_accept_flags);
3852         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, tx_accept_flags);
3853     }
3854
3855     return (0);
3856 }
3857
3858 static int
3859 bxe_set_q_rx_mode(struct bxe_softc *sc,
3860                   uint8_t          cl_id,
3861                   unsigned long    rx_mode_flags,
3862                   unsigned long    rx_accept_flags,
3863                   unsigned long    tx_accept_flags,
3864                   unsigned long    ramrod_flags)
3865 {
3866     struct ecore_rx_mode_ramrod_params ramrod_param;
3867     int rc;
3868
3869     memset(&ramrod_param, 0, sizeof(ramrod_param));
3870
3871     /* Prepare ramrod parameters */
3872     ramrod_param.cid = 0;
3873     ramrod_param.cl_id = cl_id;
3874     ramrod_param.rx_mode_obj = &sc->rx_mode_obj;
3875     ramrod_param.func_id = SC_FUNC(sc);
3876
3877     ramrod_param.pstate = &sc->sp_state;
3878     ramrod_param.state = ECORE_FILTER_RX_MODE_PENDING;
3879
3880     ramrod_param.rdata = BXE_SP(sc, rx_mode_rdata);
3881     ramrod_param.rdata_mapping = BXE_SP_MAPPING(sc, rx_mode_rdata);
3882
3883     bxe_set_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
3884
3885     ramrod_param.ramrod_flags = ramrod_flags;
3886     ramrod_param.rx_mode_flags = rx_mode_flags;
3887
3888     ramrod_param.rx_accept_flags = rx_accept_flags;
3889     ramrod_param.tx_accept_flags = tx_accept_flags;
3890
3891     rc = ecore_config_rx_mode(sc, &ramrod_param);
3892     if (rc < 0) {
3893         BLOGE(sc, "Set rx_mode %d failed\n", sc->rx_mode);
3894         return (rc);
3895     }
3896
3897     return (0);
3898 }
3899
3900 static int
3901 bxe_set_storm_rx_mode(struct bxe_softc *sc)
3902 {
3903     unsigned long rx_mode_flags = 0, ramrod_flags = 0;
3904     unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
3905     int rc;
3906
3907     rc = bxe_fill_accept_flags(sc, sc->rx_mode, &rx_accept_flags,
3908                                &tx_accept_flags);
3909     if (rc) {
3910         return (rc);
3911     }
3912
3913     bxe_set_bit(RAMROD_RX, &ramrod_flags);
3914     bxe_set_bit(RAMROD_TX, &ramrod_flags);
3915
3916     /* XXX ensure all fastpath have same cl_id and/or move it to bxe_softc */
3917     return (bxe_set_q_rx_mode(sc, sc->fp[0].cl_id, rx_mode_flags,
3918                               rx_accept_flags, tx_accept_flags,
3919                               ramrod_flags));
3920 }
3921
3922 /* returns the "mcp load_code" according to global load_count array */
3923 static int
3924 bxe_nic_load_no_mcp(struct bxe_softc *sc)
3925 {
3926     int path = SC_PATH(sc);
3927     int port = SC_PORT(sc);
3928
3929     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3930           path, load_count[path][0], load_count[path][1],
3931           load_count[path][2]);
3932     load_count[path][0]++;
3933     load_count[path][1 + port]++;
3934     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3935           path, load_count[path][0], load_count[path][1],
3936           load_count[path][2]);
3937     if (load_count[path][0] == 1) {
3938         return (FW_MSG_CODE_DRV_LOAD_COMMON);
3939     } else if (load_count[path][1 + port] == 1) {
3940         return (FW_MSG_CODE_DRV_LOAD_PORT);
3941     } else {
3942         return (FW_MSG_CODE_DRV_LOAD_FUNCTION);
3943     }
3944 }
3945
3946 /* returns the "mcp load_code" according to global load_count array */
3947 static int
3948 bxe_nic_unload_no_mcp(struct bxe_softc *sc)
3949 {
3950     int port = SC_PORT(sc);
3951     int path = SC_PATH(sc);
3952
3953     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3954           path, load_count[path][0], load_count[path][1],
3955           load_count[path][2]);
3956     load_count[path][0]--;
3957     load_count[path][1 + port]--;
3958     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3959           path, load_count[path][0], load_count[path][1],
3960           load_count[path][2]);
3961     if (load_count[path][0] == 0) {
3962         return (FW_MSG_CODE_DRV_UNLOAD_COMMON);
3963     } else if (load_count[path][1 + port] == 0) {
3964         return (FW_MSG_CODE_DRV_UNLOAD_PORT);
3965     } else {
3966         return (FW_MSG_CODE_DRV_UNLOAD_FUNCTION);
3967     }
3968 }
3969
3970 /* request unload mode from the MCP: COMMON, PORT or FUNCTION */
3971 static uint32_t
3972 bxe_send_unload_req(struct bxe_softc *sc,
3973                     int              unload_mode)
3974 {
3975     uint32_t reset_code = 0;
3976 #if 0
3977     int port = SC_PORT(sc);
3978     int path = SC_PATH(sc);
3979 #endif
3980
3981     /* Select the UNLOAD request mode */
3982     if (unload_mode == UNLOAD_NORMAL) {
3983         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
3984     }
3985 #if 0
3986     else if (sc->flags & BXE_NO_WOL_FLAG) {
3987         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP;
3988     } else if (sc->wol) {
3989         uint32_t emac_base = port ? GRCBASE_EMAC1 : GRCBASE_EMAC0;
3990         uint8_t *mac_addr = sc->dev->dev_addr;
3991         uint32_t val;
3992         uint16_t pmc;
3993
3994         /*
3995          * The mac address is written to entries 1-4 to
3996          * preserve entry 0 which is used by the PMF
3997          */
3998         uint8_t entry = (SC_VN(sc) + 1)*8;
3999
4000         val = (mac_addr[0] << 8) | mac_addr[1];
4001         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry, val);
4002
4003         val = (mac_addr[2] << 24) | (mac_addr[3] << 16) |
4004               (mac_addr[4] << 8) | mac_addr[5];
4005         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry + 4, val);
4006
4007         /* Enable the PME and clear the status */
4008         pmc = pci_read_config(sc->dev,
4009                               (sc->devinfo.pcie_pm_cap_reg +
4010                                PCIR_POWER_STATUS),
4011                               2);
4012         pmc |= PCIM_PSTAT_PMEENABLE | PCIM_PSTAT_PME;
4013         pci_write_config(sc->dev,
4014                          (sc->devinfo.pcie_pm_cap_reg +
4015                           PCIR_POWER_STATUS),
4016                          pmc, 4);
4017
4018         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_EN;
4019     }
4020 #endif
4021     else {
4022         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
4023     }
4024
4025     /* Send the request to the MCP */
4026     if (!BXE_NOMCP(sc)) {
4027         reset_code = bxe_fw_command(sc, reset_code, 0);
4028     } else {
4029         reset_code = bxe_nic_unload_no_mcp(sc);
4030     }
4031
4032     return (reset_code);
4033 }
4034
4035 /* send UNLOAD_DONE command to the MCP */
4036 static void
4037 bxe_send_unload_done(struct bxe_softc *sc,
4038                      uint8_t          keep_link)
4039 {
4040     uint32_t reset_param =
4041         keep_link ? DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET : 0;
4042
4043     /* Report UNLOAD_DONE to MCP */
4044     if (!BXE_NOMCP(sc)) {
4045         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, reset_param);
4046     }
4047 }
4048
4049 static int
4050 bxe_func_wait_started(struct bxe_softc *sc)
4051 {
4052     int tout = 50;
4053
4054     if (!sc->port.pmf) {
4055         return (0);
4056     }
4057
4058     /*
4059      * (assumption: No Attention from MCP at this stage)
4060      * PMF probably in the middle of TX disable/enable transaction
4061      * 1. Sync IRS for default SB
4062      * 2. Sync SP queue - this guarantees us that attention handling started
4063      * 3. Wait, that TX disable/enable transaction completes
4064      *
4065      * 1+2 guarantee that if DCBX attention was scheduled it already changed
4066      * pending bit of transaction from STARTED-->TX_STOPPED, if we already
4067      * received completion for the transaction the state is TX_STOPPED.
4068      * State will return to STARTED after completion of TX_STOPPED-->STARTED
4069      * transaction.
4070      */
4071
4072     /* XXX make sure default SB ISR is done */
4073     /* need a way to synchronize an irq (intr_mtx?) */
4074
4075     /* XXX flush any work queues */
4076
4077     while (ecore_func_get_state(sc, &sc->func_obj) !=
4078            ECORE_F_STATE_STARTED && tout--) {
4079         DELAY(20000);
4080     }
4081
4082     if (ecore_func_get_state(sc, &sc->func_obj) != ECORE_F_STATE_STARTED) {
4083         /*
4084          * Failed to complete the transaction in a "good way"
4085          * Force both transactions with CLR bit.
4086          */
4087         struct ecore_func_state_params func_params = { NULL };
4088
4089         BLOGE(sc, "Unexpected function state! "
4090                   "Forcing STARTED-->TX_STOPPED-->STARTED\n");
4091
4092         func_params.f_obj = &sc->func_obj;
4093         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4094
4095         /* STARTED-->TX_STOPPED */
4096         func_params.cmd = ECORE_F_CMD_TX_STOP;
4097         ecore_func_state_change(sc, &func_params);
4098
4099         /* TX_STOPPED-->STARTED */
4100         func_params.cmd = ECORE_F_CMD_TX_START;
4101         return (ecore_func_state_change(sc, &func_params));
4102     }
4103
4104     return (0);
4105 }
4106
4107 static int
4108 bxe_stop_queue(struct bxe_softc *sc,
4109                int              index)
4110 {
4111     struct bxe_fastpath *fp = &sc->fp[index];
4112     struct ecore_queue_state_params q_params = { NULL };
4113     int rc;
4114
4115     BLOGD(sc, DBG_LOAD, "stopping queue %d cid %d\n", index, fp->index);
4116
4117     q_params.q_obj = &sc->sp_objs[fp->index].q_obj;
4118     /* We want to wait for completion in this context */
4119     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
4120
4121     /* Stop the primary connection: */
4122
4123     /* ...halt the connection */
4124     q_params.cmd = ECORE_Q_CMD_HALT;
4125     rc = ecore_queue_state_change(sc, &q_params);
4126     if (rc) {
4127         return (rc);
4128     }
4129
4130     /* ...terminate the connection */
4131     q_params.cmd = ECORE_Q_CMD_TERMINATE;
4132     memset(&q_params.params.terminate, 0, sizeof(q_params.params.terminate));
4133     q_params.params.terminate.cid_index = FIRST_TX_COS_INDEX;
4134     rc = ecore_queue_state_change(sc, &q_params);
4135     if (rc) {
4136         return (rc);
4137     }
4138
4139     /* ...delete cfc entry */
4140     q_params.cmd = ECORE_Q_CMD_CFC_DEL;
4141     memset(&q_params.params.cfc_del, 0, sizeof(q_params.params.cfc_del));
4142     q_params.params.cfc_del.cid_index = FIRST_TX_COS_INDEX;
4143     return (ecore_queue_state_change(sc, &q_params));
4144 }
4145
4146 /* wait for the outstanding SP commands */
4147 static inline uint8_t
4148 bxe_wait_sp_comp(struct bxe_softc *sc,
4149                  unsigned long    mask)
4150 {
4151     unsigned long tmp;
4152     int tout = 5000; /* wait for 5 secs tops */
4153
4154     while (tout--) {
4155         mb();
4156         if (!(atomic_load_acq_long(&sc->sp_state) & mask)) {
4157             return (TRUE);
4158         }
4159
4160         DELAY(1000);
4161     }
4162
4163     mb();
4164
4165     tmp = atomic_load_acq_long(&sc->sp_state);
4166     if (tmp & mask) {
4167         BLOGE(sc, "Filtering completion timed out: "
4168                   "sp_state 0x%lx, mask 0x%lx\n",
4169               tmp, mask);
4170         return (FALSE);
4171     }
4172
4173     return (FALSE);
4174 }
4175
4176 static int
4177 bxe_func_stop(struct bxe_softc *sc)
4178 {
4179     struct ecore_func_state_params func_params = { NULL };
4180     int rc;
4181
4182     /* prepare parameters for function state transitions */
4183     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4184     func_params.f_obj = &sc->func_obj;
4185     func_params.cmd = ECORE_F_CMD_STOP;
4186
4187     /*
4188      * Try to stop the function the 'good way'. If it fails (in case
4189      * of a parity error during bxe_chip_cleanup()) and we are
4190      * not in a debug mode, perform a state transaction in order to
4191      * enable further HW_RESET transaction.
4192      */
4193     rc = ecore_func_state_change(sc, &func_params);
4194     if (rc) {
4195         BLOGE(sc, "FUNC_STOP ramrod failed. "
4196                   "Running a dry transaction\n");
4197         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4198         return (ecore_func_state_change(sc, &func_params));
4199     }
4200
4201     return (0);
4202 }
4203
4204 static int
4205 bxe_reset_hw(struct bxe_softc *sc,
4206              uint32_t         load_code)
4207 {
4208     struct ecore_func_state_params func_params = { NULL };
4209
4210     /* Prepare parameters for function state transitions */
4211     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4212
4213     func_params.f_obj = &sc->func_obj;
4214     func_params.cmd = ECORE_F_CMD_HW_RESET;
4215
4216     func_params.params.hw_init.load_phase = load_code;
4217
4218     return (ecore_func_state_change(sc, &func_params));
4219 }
4220
4221 static void
4222 bxe_int_disable_sync(struct bxe_softc *sc,
4223                      int              disable_hw)
4224 {
4225     if (disable_hw) {
4226         /* prevent the HW from sending interrupts */
4227         bxe_int_disable(sc);
4228     }
4229
4230     /* XXX need a way to synchronize ALL irqs (intr_mtx?) */
4231     /* make sure all ISRs are done */
4232
4233     /* XXX make sure sp_task is not running */
4234     /* cancel and flush work queues */
4235 }
4236
4237 static void
4238 bxe_chip_cleanup(struct bxe_softc *sc,
4239                  uint32_t         unload_mode,
4240                  uint8_t          keep_link)
4241 {
4242     int port = SC_PORT(sc);
4243     struct ecore_mcast_ramrod_params rparam = { NULL };
4244     uint32_t reset_code;
4245     int i, rc = 0;
4246
4247     bxe_drain_tx_queues(sc);
4248
4249     /* give HW time to discard old tx messages */
4250     DELAY(1000);
4251
4252     /* Clean all ETH MACs */
4253     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_ETH_MAC, FALSE);
4254     if (rc < 0) {
4255         BLOGE(sc, "Failed to delete all ETH MACs (%d)\n", rc);
4256     }
4257
4258     /* Clean up UC list  */
4259     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_UC_LIST_MAC, TRUE);
4260     if (rc < 0) {
4261         BLOGE(sc, "Failed to delete UC MACs list (%d)\n", rc);
4262     }
4263
4264     /* Disable LLH */
4265     if (!CHIP_IS_E1(sc)) {
4266         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
4267     }
4268
4269     /* Set "drop all" to stop Rx */
4270
4271     /*
4272      * We need to take the BXE_MCAST_LOCK() here in order to prevent
4273      * a race between the completion code and this code.
4274      */
4275     BXE_MCAST_LOCK(sc);
4276
4277     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
4278         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
4279     } else {
4280         bxe_set_storm_rx_mode(sc);
4281     }
4282
4283     /* Clean up multicast configuration */
4284     rparam.mcast_obj = &sc->mcast_obj;
4285     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4286     if (rc < 0) {
4287         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4288     }
4289
4290     BXE_MCAST_UNLOCK(sc);
4291
4292     // XXX bxe_iov_chip_cleanup(sc);
4293
4294     /*
4295      * Send the UNLOAD_REQUEST to the MCP. This will return if
4296      * this function should perform FUNCTION, PORT, or COMMON HW
4297      * reset.
4298      */
4299     reset_code = bxe_send_unload_req(sc, unload_mode);
4300
4301     /*
4302      * (assumption: No Attention from MCP at this stage)
4303      * PMF probably in the middle of TX disable/enable transaction
4304      */
4305     rc = bxe_func_wait_started(sc);
4306     if (rc) {
4307         BLOGE(sc, "bxe_func_wait_started failed\n");
4308     }
4309
4310     /*
4311      * Close multi and leading connections
4312      * Completions for ramrods are collected in a synchronous way
4313      */
4314     for (i = 0; i < sc->num_queues; i++) {
4315         if (bxe_stop_queue(sc, i)) {
4316             goto unload_error;
4317         }
4318     }
4319
4320     /*
4321      * If SP settings didn't get completed so far - something
4322      * very wrong has happen.
4323      */
4324     if (!bxe_wait_sp_comp(sc, ~0x0UL)) {
4325         BLOGE(sc, "Common slow path ramrods got stuck!\n");
4326     }
4327
4328 unload_error:
4329
4330     rc = bxe_func_stop(sc);
4331     if (rc) {
4332         BLOGE(sc, "Function stop failed!\n");
4333     }
4334
4335     /* disable HW interrupts */
4336     bxe_int_disable_sync(sc, TRUE);
4337
4338     /* detach interrupts */
4339     bxe_interrupt_detach(sc);
4340
4341     /* Reset the chip */
4342     rc = bxe_reset_hw(sc, reset_code);
4343     if (rc) {
4344         BLOGE(sc, "Hardware reset failed\n");
4345     }
4346
4347     /* Report UNLOAD_DONE to MCP */
4348     bxe_send_unload_done(sc, keep_link);
4349 }
4350
4351 static void
4352 bxe_disable_close_the_gate(struct bxe_softc *sc)
4353 {
4354     uint32_t val;
4355     int port = SC_PORT(sc);
4356
4357     BLOGD(sc, DBG_LOAD,
4358           "Disabling 'close the gates'\n");
4359
4360     if (CHIP_IS_E1(sc)) {
4361         uint32_t addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
4362                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
4363         val = REG_RD(sc, addr);
4364         val &= ~(0x300);
4365         REG_WR(sc, addr, val);
4366     } else {
4367         val = REG_RD(sc, MISC_REG_AEU_GENERAL_MASK);
4368         val &= ~(MISC_AEU_GENERAL_MASK_REG_AEU_PXP_CLOSE_MASK |
4369                  MISC_AEU_GENERAL_MASK_REG_AEU_NIG_CLOSE_MASK);
4370         REG_WR(sc, MISC_REG_AEU_GENERAL_MASK, val);
4371     }
4372 }
4373
4374 /*
4375  * Cleans the object that have internal lists without sending
4376  * ramrods. Should be run when interrutps are disabled.
4377  */
4378 static void
4379 bxe_squeeze_objects(struct bxe_softc *sc)
4380 {
4381     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
4382     struct ecore_mcast_ramrod_params rparam = { NULL };
4383     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
4384     int rc;
4385
4386     /* Cleanup MACs' object first... */
4387
4388     /* Wait for completion of requested */
4389     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
4390     /* Perform a dry cleanup */
4391     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &ramrod_flags);
4392
4393     /* Clean ETH primary MAC */
4394     bxe_set_bit(ECORE_ETH_MAC, &vlan_mac_flags);
4395     rc = mac_obj->delete_all(sc, &sc->sp_objs->mac_obj, &vlan_mac_flags,
4396                              &ramrod_flags);
4397     if (rc != 0) {
4398         BLOGE(sc, "Failed to clean ETH MACs (%d)\n", rc);
4399     }
4400
4401     /* Cleanup UC list */
4402     vlan_mac_flags = 0;
4403     bxe_set_bit(ECORE_UC_LIST_MAC, &vlan_mac_flags);
4404     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags,
4405                              &ramrod_flags);
4406     if (rc != 0) {
4407         BLOGE(sc, "Failed to clean UC list MACs (%d)\n", rc);
4408     }
4409
4410     /* Now clean mcast object... */
4411
4412     rparam.mcast_obj = &sc->mcast_obj;
4413     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &rparam.ramrod_flags);
4414
4415     /* Add a DEL command... */
4416     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4417     if (rc < 0) {
4418         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4419     }
4420
4421     /* now wait until all pending commands are cleared */
4422
4423     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4424     while (rc != 0) {
4425         if (rc < 0) {
4426             BLOGE(sc, "Failed to clean MCAST object (%d)\n", rc);
4427             return;
4428         }
4429
4430         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4431     }
4432 }
4433
4434 /* stop the controller */
4435 static __noinline int
4436 bxe_nic_unload(struct bxe_softc *sc,
4437                uint32_t         unload_mode,
4438                uint8_t          keep_link)
4439 {
4440     uint8_t global = FALSE;
4441     uint32_t val;
4442
4443     BXE_CORE_LOCK_ASSERT(sc);
4444
4445     BLOGD(sc, DBG_LOAD, "Starting NIC unload...\n");
4446
4447     /* mark driver as unloaded in shmem2 */
4448     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
4449         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
4450         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
4451                   val & ~DRV_FLAGS_CAPABILITIES_LOADED_L2);
4452     }
4453
4454     if (IS_PF(sc) && sc->recovery_state != BXE_RECOVERY_DONE &&
4455         (sc->state == BXE_STATE_CLOSED || sc->state == BXE_STATE_ERROR)) {
4456         /*
4457          * We can get here if the driver has been unloaded
4458          * during parity error recovery and is either waiting for a
4459          * leader to complete or for other functions to unload and
4460          * then ifconfig down has been issued. In this case we want to
4461          * unload and let other functions to complete a recovery
4462          * process.
4463          */
4464         sc->recovery_state = BXE_RECOVERY_DONE;
4465         sc->is_leader = 0;
4466         bxe_release_leader_lock(sc);
4467         mb();
4468
4469         BLOGD(sc, DBG_LOAD, "Releasing a leadership...\n");
4470         BLOGE(sc, "Can't unload in closed or error state\n");
4471         return (-1);
4472     }
4473
4474     /*
4475      * Nothing to do during unload if previous bxe_nic_load()
4476      * did not completed succesfully - all resourses are released.
4477      */
4478     if ((sc->state == BXE_STATE_CLOSED) ||
4479         (sc->state == BXE_STATE_ERROR)) {
4480         return (0);
4481     }
4482
4483     sc->state = BXE_STATE_CLOSING_WAITING_HALT;
4484     mb();
4485
4486     /* stop tx */
4487     bxe_tx_disable(sc);
4488
4489     sc->rx_mode = BXE_RX_MODE_NONE;
4490     /* XXX set rx mode ??? */
4491
4492     if (IS_PF(sc)) {
4493         /* set ALWAYS_ALIVE bit in shmem */
4494         sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
4495
4496         bxe_drv_pulse(sc);
4497
4498         bxe_stats_handle(sc, STATS_EVENT_STOP);
4499         bxe_save_statistics(sc);
4500     }
4501
4502     /* wait till consumers catch up with producers in all queues */
4503     bxe_drain_tx_queues(sc);
4504
4505     /* if VF indicate to PF this function is going down (PF will delete sp
4506      * elements and clear initializations
4507      */
4508     if (IS_VF(sc)) {
4509         ; /* bxe_vfpf_close_vf(sc); */
4510     } else if (unload_mode != UNLOAD_RECOVERY) {
4511         /* if this is a normal/close unload need to clean up chip */
4512         bxe_chip_cleanup(sc, unload_mode, keep_link);
4513     } else {
4514         /* Send the UNLOAD_REQUEST to the MCP */
4515         bxe_send_unload_req(sc, unload_mode);
4516
4517         /*
4518          * Prevent transactions to host from the functions on the
4519          * engine that doesn't reset global blocks in case of global
4520          * attention once gloabl blocks are reset and gates are opened
4521          * (the engine which leader will perform the recovery
4522          * last).
4523          */
4524         if (!CHIP_IS_E1x(sc)) {
4525             bxe_pf_disable(sc);
4526         }
4527
4528         /* disable HW interrupts */
4529         bxe_int_disable_sync(sc, TRUE);
4530
4531         /* detach interrupts */
4532         bxe_interrupt_detach(sc);
4533
4534         /* Report UNLOAD_DONE to MCP */
4535         bxe_send_unload_done(sc, FALSE);
4536     }
4537
4538     /*
4539      * At this stage no more interrupts will arrive so we may safely clean
4540      * the queue'able objects here in case they failed to get cleaned so far.
4541      */
4542     if (IS_PF(sc)) {
4543         bxe_squeeze_objects(sc);
4544     }
4545
4546     /* There should be no more pending SP commands at this stage */
4547     sc->sp_state = 0;
4548
4549     sc->port.pmf = 0;
4550
4551     bxe_free_fp_buffers(sc);
4552
4553     if (IS_PF(sc)) {
4554         bxe_free_mem(sc);
4555     }
4556
4557     bxe_free_fw_stats_mem(sc);
4558
4559     sc->state = BXE_STATE_CLOSED;
4560
4561     /*
4562      * Check if there are pending parity attentions. If there are - set
4563      * RECOVERY_IN_PROGRESS.
4564      */
4565     if (IS_PF(sc) && bxe_chk_parity_attn(sc, &global, FALSE)) {
4566         bxe_set_reset_in_progress(sc);
4567
4568         /* Set RESET_IS_GLOBAL if needed */
4569         if (global) {
4570             bxe_set_reset_global(sc);
4571         }
4572     }
4573
4574     /*
4575      * The last driver must disable a "close the gate" if there is no
4576      * parity attention or "process kill" pending.
4577      */
4578     if (IS_PF(sc) && !bxe_clear_pf_load(sc) &&
4579         bxe_reset_is_done(sc, SC_PATH(sc))) {
4580         bxe_disable_close_the_gate(sc);
4581     }
4582
4583     BLOGD(sc, DBG_LOAD, "Ended NIC unload\n");
4584
4585     return (0);
4586 }
4587
4588 /*
4589  * Called by the OS to set various media options (i.e. link, speed, etc.) when
4590  * the user runs "ifconfig bxe media ..." or "ifconfig bxe mediaopt ...".
4591  */
4592 static int
4593 bxe_ifmedia_update(struct ifnet *ifp)
4594 {
4595     struct bxe_softc *sc = (struct bxe_softc *)ifp->if_softc;
4596     struct ifmedia *ifm;
4597
4598     ifm = &sc->ifmedia;
4599
4600     /* We only support Ethernet media type. */
4601     if (IFM_TYPE(ifm->ifm_media) != IFM_ETHER) {
4602         return (EINVAL);
4603     }
4604
4605     switch (IFM_SUBTYPE(ifm->ifm_media)) {
4606     case IFM_AUTO:
4607          break;
4608     case IFM_10G_CX4:
4609     case IFM_10G_SR:
4610     case IFM_10G_T:
4611     case IFM_10G_TWINAX:
4612     default:
4613         /* We don't support changing the media type. */
4614         BLOGD(sc, DBG_LOAD, "Invalid media type (%d)\n",
4615               IFM_SUBTYPE(ifm->ifm_media));
4616         return (EINVAL);
4617     }
4618
4619     return (0);
4620 }
4621
4622 /*
4623  * Called by the OS to get the current media status (i.e. link, speed, etc.).
4624  */
4625 static void
4626 bxe_ifmedia_status(struct ifnet *ifp, struct ifmediareq *ifmr)
4627 {
4628     struct bxe_softc *sc = ifp->if_softc;
4629
4630     /* Report link down if the driver isn't running. */
4631     if ((ifp->if_drv_flags & IFF_DRV_RUNNING) == 0) {
4632         ifmr->ifm_active |= IFM_NONE;
4633         return;
4634     }
4635
4636     /* Setup the default interface info. */
4637     ifmr->ifm_status = IFM_AVALID;
4638     ifmr->ifm_active = IFM_ETHER;
4639
4640     if (sc->link_vars.link_up) {
4641         ifmr->ifm_status |= IFM_ACTIVE;
4642     } else {
4643         ifmr->ifm_active |= IFM_NONE;
4644         return;
4645     }
4646
4647     ifmr->ifm_active |= sc->media;
4648
4649     if (sc->link_vars.duplex == DUPLEX_FULL) {
4650         ifmr->ifm_active |= IFM_FDX;
4651     } else {
4652         ifmr->ifm_active |= IFM_HDX;
4653     }
4654 }
4655
4656 static int
4657 bxe_ioctl_nvram(struct bxe_softc *sc,
4658                 uint32_t         priv_op,
4659                 struct ifreq     *ifr)
4660 {
4661     struct bxe_nvram_data nvdata_base;
4662     struct bxe_nvram_data *nvdata;
4663     int len;
4664     int error = 0;
4665
4666     copyin(ifr->ifr_data, &nvdata_base, sizeof(nvdata_base));
4667
4668     len = (sizeof(struct bxe_nvram_data) +
4669            nvdata_base.len -
4670            sizeof(uint32_t));
4671
4672     if (len > sizeof(struct bxe_nvram_data)) {
4673         if ((nvdata = (struct bxe_nvram_data *)
4674                  malloc(len, M_DEVBUF,
4675                         (M_NOWAIT | M_ZERO))) == NULL) {
4676             BLOGE(sc, "BXE_IOC_RD_NVRAM malloc failed\n");
4677             return (1);
4678         }
4679         memcpy(nvdata, &nvdata_base, sizeof(struct bxe_nvram_data));
4680     } else {
4681         nvdata = &nvdata_base;
4682     }
4683
4684     if (priv_op == BXE_IOC_RD_NVRAM) {
4685         BLOGD(sc, DBG_IOCTL, "IOC_RD_NVRAM 0x%x %d\n",
4686               nvdata->offset, nvdata->len);
4687         error = bxe_nvram_read(sc,
4688                                nvdata->offset,
4689                                (uint8_t *)nvdata->value,
4690                                nvdata->len);
4691         copyout(nvdata, ifr->ifr_data, len);
4692     } else { /* BXE_IOC_WR_NVRAM */
4693         BLOGD(sc, DBG_IOCTL, "IOC_WR_NVRAM 0x%x %d\n",
4694               nvdata->offset, nvdata->len);
4695         copyin(ifr->ifr_data, nvdata, len);
4696         error = bxe_nvram_write(sc,
4697                                 nvdata->offset,
4698                                 (uint8_t *)nvdata->value,
4699                                 nvdata->len);
4700     }
4701
4702     if (len > sizeof(struct bxe_nvram_data)) {
4703         free(nvdata, M_DEVBUF);
4704     }
4705
4706     return (error);
4707 }
4708
4709 static int
4710 bxe_ioctl_stats_show(struct bxe_softc *sc,
4711                      uint32_t         priv_op,
4712                      struct ifreq     *ifr)
4713 {
4714     const size_t str_size   = (BXE_NUM_ETH_STATS * STAT_NAME_LEN);
4715     const size_t stats_size = (BXE_NUM_ETH_STATS * sizeof(uint64_t));
4716     caddr_t p_tmp;
4717     uint32_t *offset;
4718     int i;
4719
4720     switch (priv_op)
4721     {
4722     case BXE_IOC_STATS_SHOW_NUM:
4723         memset(ifr->ifr_data, 0, sizeof(union bxe_stats_show_data));
4724         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.num =
4725             BXE_NUM_ETH_STATS;
4726         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.len =
4727             STAT_NAME_LEN;
4728         return (0);
4729
4730     case BXE_IOC_STATS_SHOW_STR:
4731         memset(ifr->ifr_data, 0, str_size);
4732         p_tmp = ifr->ifr_data;
4733         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4734             strcpy(p_tmp, bxe_eth_stats_arr[i].string);
4735             p_tmp += STAT_NAME_LEN;
4736         }
4737         return (0);
4738
4739     case BXE_IOC_STATS_SHOW_CNT:
4740         memset(ifr->ifr_data, 0, stats_size);
4741         p_tmp = ifr->ifr_data;
4742         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4743             offset = ((uint32_t *)&sc->eth_stats +
4744                       bxe_eth_stats_arr[i].offset);
4745             switch (bxe_eth_stats_arr[i].size) {
4746             case 4:
4747                 *((uint64_t *)p_tmp) = (uint64_t)*offset;
4748                 break;
4749             case 8:
4750                 *((uint64_t *)p_tmp) = HILO_U64(*offset, *(offset + 1));
4751                 break;
4752             default:
4753                 *((uint64_t *)p_tmp) = 0;
4754             }
4755             p_tmp += sizeof(uint64_t);
4756         }
4757         return (0);
4758
4759     default:
4760         return (-1);
4761     }
4762 }
4763
4764 static void
4765 bxe_handle_chip_tq(void *context,
4766                    int  pending)
4767 {
4768     struct bxe_softc *sc = (struct bxe_softc *)context;
4769     long work = atomic_load_acq_long(&sc->chip_tq_flags);
4770
4771     switch (work)
4772     {
4773     case CHIP_TQ_START:
4774         if ((sc->ifnet->if_flags & IFF_UP) &&
4775             !(sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
4776             /* start the interface */
4777             BLOGD(sc, DBG_LOAD, "Starting the interface...\n");
4778             BXE_CORE_LOCK(sc);
4779             bxe_init_locked(sc);
4780             BXE_CORE_UNLOCK(sc);
4781         }
4782         break;
4783
4784     case CHIP_TQ_STOP:
4785         if (!(sc->ifnet->if_flags & IFF_UP) &&
4786             (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
4787             /* bring down the interface */
4788             BLOGD(sc, DBG_LOAD, "Stopping the interface...\n");
4789             bxe_periodic_stop(sc);
4790             BXE_CORE_LOCK(sc);
4791             bxe_stop_locked(sc);
4792             BXE_CORE_UNLOCK(sc);
4793         }
4794         break;
4795
4796     case CHIP_TQ_REINIT:
4797         if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
4798             /* restart the interface */
4799             BLOGD(sc, DBG_LOAD, "Restarting the interface...\n");
4800             bxe_periodic_stop(sc);
4801             BXE_CORE_LOCK(sc);
4802             bxe_stop_locked(sc);
4803             bxe_init_locked(sc);
4804             BXE_CORE_UNLOCK(sc);
4805         }
4806         break;
4807
4808     default:
4809         break;
4810     }
4811 }
4812
4813 /*
4814  * Handles any IOCTL calls from the operating system.
4815  *
4816  * Returns:
4817  *   0 = Success, >0 Failure
4818  */
4819 static int
4820 bxe_ioctl(struct ifnet *ifp,
4821           u_long       command,
4822           caddr_t      data)
4823 {
4824     struct bxe_softc *sc = ifp->if_softc;
4825     struct ifreq *ifr = (struct ifreq *)data;
4826     struct bxe_nvram_data *nvdata;
4827     uint32_t priv_op;
4828     int mask = 0;
4829     int reinit = 0;
4830     int error = 0;
4831
4832     int mtu_min = (ETH_MIN_PACKET_SIZE - ETH_HLEN);
4833     int mtu_max = (MJUM9BYTES - ETH_OVERHEAD - IP_HEADER_ALIGNMENT_PADDING);
4834
4835     switch (command)
4836     {
4837     case SIOCSIFMTU:
4838         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFMTU ioctl (mtu=%d)\n",
4839               ifr->ifr_mtu);
4840
4841         if (sc->mtu == ifr->ifr_mtu) {
4842             /* nothing to change */
4843             break;
4844         }
4845
4846         if ((ifr->ifr_mtu < mtu_min) || (ifr->ifr_mtu > mtu_max)) {
4847             BLOGE(sc, "Unsupported MTU size %d (range is %d-%d)\n",
4848                   ifr->ifr_mtu, mtu_min, mtu_max);
4849             error = EINVAL;
4850             break;
4851         }
4852
4853         atomic_store_rel_int((volatile unsigned int *)&sc->mtu,
4854                              (unsigned long)ifr->ifr_mtu);
4855         atomic_store_rel_long((volatile unsigned long *)&ifp->if_mtu,
4856                               (unsigned long)ifr->ifr_mtu);
4857
4858         reinit = 1;
4859         break;
4860
4861     case SIOCSIFFLAGS:
4862         /* toggle the interface state up or down */
4863         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFFLAGS ioctl\n");
4864
4865         /* check if the interface is up */
4866         if (ifp->if_flags & IFF_UP) {
4867             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4868                 /* set the receive mode flags */
4869                 bxe_set_rx_mode(sc);
4870             } else {
4871                 atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_START);
4872                 taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
4873             }
4874         } else {
4875             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4876                 atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_STOP);
4877                 taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
4878             }
4879         }
4880
4881         break;
4882
4883     case SIOCADDMULTI:
4884     case SIOCDELMULTI:
4885         /* add/delete multicast addresses */
4886         BLOGD(sc, DBG_IOCTL, "Received SIOCADDMULTI/SIOCDELMULTI ioctl\n");
4887
4888         /* check if the interface is up */
4889         if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4890             /* set the receive mode flags */
4891             bxe_set_rx_mode(sc);
4892         }
4893
4894         break;
4895
4896     case SIOCSIFCAP:
4897         /* find out which capabilities have changed */
4898         mask = (ifr->ifr_reqcap ^ ifp->if_capenable);
4899
4900         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFCAP ioctl (mask=0x%08x)\n",
4901               mask);
4902
4903         /* toggle the LRO capabilites enable flag */
4904         if (mask & IFCAP_LRO) {
4905             ifp->if_capenable ^= IFCAP_LRO;
4906             BLOGD(sc, DBG_IOCTL, "Turning LRO %s\n",
4907                   (ifp->if_capenable & IFCAP_LRO) ? "ON" : "OFF");
4908             reinit = 1;
4909         }
4910
4911         /* toggle the TXCSUM checksum capabilites enable flag */
4912         if (mask & IFCAP_TXCSUM) {
4913             ifp->if_capenable ^= IFCAP_TXCSUM;
4914             BLOGD(sc, DBG_IOCTL, "Turning TXCSUM %s\n",
4915                   (ifp->if_capenable & IFCAP_TXCSUM) ? "ON" : "OFF");
4916             if (ifp->if_capenable & IFCAP_TXCSUM) {
4917                 ifp->if_hwassist = (CSUM_IP       |
4918                                     CSUM_TCP      |
4919                                     CSUM_UDP      |
4920                                     CSUM_TSO      |
4921                                     CSUM_TCP_IPV6 |
4922                                     CSUM_UDP_IPV6);
4923             } else {
4924                 ifp->if_hwassist = 0;
4925             }
4926         }
4927
4928         /* toggle the RXCSUM checksum capabilities enable flag */
4929         if (mask & IFCAP_RXCSUM) {
4930             ifp->if_capenable ^= IFCAP_RXCSUM;
4931             BLOGD(sc, DBG_IOCTL, "Turning RXCSUM %s\n",
4932                   (ifp->if_capenable & IFCAP_RXCSUM) ? "ON" : "OFF");
4933             if (ifp->if_capenable & IFCAP_RXCSUM) {
4934                 ifp->if_hwassist = (CSUM_IP       |
4935                                     CSUM_TCP      |
4936                                     CSUM_UDP      |
4937                                     CSUM_TSO      |
4938                                     CSUM_TCP_IPV6 |
4939                                     CSUM_UDP_IPV6);
4940             } else {
4941                 ifp->if_hwassist = 0;
4942             }
4943         }
4944
4945         /* toggle TSO4 capabilities enabled flag */
4946         if (mask & IFCAP_TSO4) {
4947             ifp->if_capenable ^= IFCAP_TSO4;
4948             BLOGD(sc, DBG_IOCTL, "Turning TSO4 %s\n",
4949                   (ifp->if_capenable & IFCAP_TSO4) ? "ON" : "OFF");
4950         }
4951
4952         /* toggle TSO6 capabilities enabled flag */
4953         if (mask & IFCAP_TSO6) {
4954             ifp->if_capenable ^= IFCAP_TSO6;
4955             BLOGD(sc, DBG_IOCTL, "Turning TSO6 %s\n",
4956                   (ifp->if_capenable & IFCAP_TSO6) ? "ON" : "OFF");
4957         }
4958
4959         /* toggle VLAN_HWTSO capabilities enabled flag */
4960         if (mask & IFCAP_VLAN_HWTSO) {
4961             ifp->if_capenable ^= IFCAP_VLAN_HWTSO;
4962             BLOGD(sc, DBG_IOCTL, "Turning VLAN_HWTSO %s\n",
4963                   (ifp->if_capenable & IFCAP_VLAN_HWTSO) ? "ON" : "OFF");
4964         }
4965
4966         /* toggle VLAN_HWCSUM capabilities enabled flag */
4967         if (mask & IFCAP_VLAN_HWCSUM) {
4968             /* XXX investigate this... */
4969             BLOGE(sc, "Changing VLAN_HWCSUM is not supported!\n");
4970             error = EINVAL;
4971         }
4972
4973         /* toggle VLAN_MTU capabilities enable flag */
4974         if (mask & IFCAP_VLAN_MTU) {
4975             /* XXX investigate this... */
4976             BLOGE(sc, "Changing VLAN_MTU is not supported!\n");
4977             error = EINVAL;
4978         }
4979
4980         /* toggle VLAN_HWTAGGING capabilities enabled flag */
4981         if (mask & IFCAP_VLAN_HWTAGGING) {
4982             /* XXX investigate this... */
4983             BLOGE(sc, "Changing VLAN_HWTAGGING is not supported!\n");
4984             error = EINVAL;
4985         }
4986
4987         /* toggle VLAN_HWFILTER capabilities enabled flag */
4988         if (mask & IFCAP_VLAN_HWFILTER) {
4989             /* XXX investigate this... */
4990             BLOGE(sc, "Changing VLAN_HWFILTER is not supported!\n");
4991             error = EINVAL;
4992         }
4993
4994         /* XXX not yet...
4995          * IFCAP_WOL_MAGIC
4996          */
4997
4998         break;
4999
5000     case SIOCSIFMEDIA:
5001     case SIOCGIFMEDIA:
5002         /* set/get interface media */
5003         BLOGD(sc, DBG_IOCTL,
5004               "Received SIOCSIFMEDIA/SIOCGIFMEDIA ioctl (cmd=%lu)\n",
5005               (command & 0xff));
5006         error = ifmedia_ioctl(ifp, ifr, &sc->ifmedia, command);
5007         break;
5008
5009     case SIOCGPRIVATE_0:
5010         copyin(ifr->ifr_data, &priv_op, sizeof(priv_op));
5011
5012         switch (priv_op)
5013         {
5014         case BXE_IOC_RD_NVRAM:
5015         case BXE_IOC_WR_NVRAM:
5016             nvdata = (struct bxe_nvram_data *)ifr->ifr_data;
5017             BLOGD(sc, DBG_IOCTL,
5018                   "Received Private NVRAM ioctl addr=0x%x size=%u\n",
5019                   nvdata->offset, nvdata->len);
5020             error = bxe_ioctl_nvram(sc, priv_op, ifr);
5021             break;
5022
5023         case BXE_IOC_STATS_SHOW_NUM:
5024         case BXE_IOC_STATS_SHOW_STR:
5025         case BXE_IOC_STATS_SHOW_CNT:
5026             BLOGD(sc, DBG_IOCTL, "Received Private Stats ioctl (%d)\n",
5027                   priv_op);
5028             error = bxe_ioctl_stats_show(sc, priv_op, ifr);
5029             break;
5030
5031         default:
5032             BLOGW(sc, "Received Private Unknown ioctl (%d)\n", priv_op);
5033             error = EINVAL;
5034             break;
5035         }
5036
5037         break;
5038
5039     default:
5040         BLOGD(sc, DBG_IOCTL, "Received Unknown Ioctl (cmd=%lu)\n",
5041               (command & 0xff));
5042         error = ether_ioctl(ifp, command, data);
5043         break;
5044     }
5045
5046     if (reinit && (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
5047         BLOGD(sc, DBG_LOAD | DBG_IOCTL,
5048               "Re-initializing hardware from IOCTL change\n");
5049         atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
5050         taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
5051     }
5052
5053     return (error);
5054 }
5055
5056 static __noinline void
5057 bxe_dump_mbuf(struct bxe_softc *sc,
5058               struct mbuf      *m,
5059               uint8_t          contents)
5060 {
5061     char * type;
5062     int i = 0;
5063
5064     if (!(sc->debug & DBG_MBUF)) {
5065         return;
5066     }
5067
5068     if (m == NULL) {
5069         BLOGD(sc, DBG_MBUF, "mbuf: null pointer\n");
5070         return;
5071     }
5072
5073     while (m) {
5074         BLOGD(sc, DBG_MBUF,
5075               "%02d: mbuf=%p m_len=%d m_flags=0x%b m_data=%p\n",
5076               i, m, m->m_len, m->m_flags,
5077               "\20\1M_EXT\2M_PKTHDR\3M_EOR\4M_RDONLY", m->m_data);
5078
5079         if (m->m_flags & M_PKTHDR) {
5080              BLOGD(sc, DBG_MBUF,
5081                    "%02d: - m_pkthdr: tot_len=%d flags=0x%b csum_flags=%b\n",
5082                    i, m->m_pkthdr.len, m->m_flags,
5083                    "\20\12M_BCAST\13M_MCAST\14M_FRAG"
5084                    "\15M_FIRSTFRAG\16M_LASTFRAG\21M_VLANTAG"
5085                    "\22M_PROMISC\23M_NOFREE",
5086                    (int)m->m_pkthdr.csum_flags,
5087                    "\20\1CSUM_IP\2CSUM_TCP\3CSUM_UDP\4CSUM_IP_FRAGS"
5088                    "\5CSUM_FRAGMENT\6CSUM_TSO\11CSUM_IP_CHECKED"
5089                    "\12CSUM_IP_VALID\13CSUM_DATA_VALID"
5090                    "\14CSUM_PSEUDO_HDR");
5091         }
5092
5093         if (m->m_flags & M_EXT) {
5094             switch (m->m_ext.ext_type) {
5095             case EXT_CLUSTER:    type = "EXT_CLUSTER";    break;
5096             case EXT_SFBUF:      type = "EXT_SFBUF";      break;
5097             case EXT_JUMBOP:     type = "EXT_JUMBOP";     break;
5098             case EXT_JUMBO9:     type = "EXT_JUMBO9";     break;
5099             case EXT_JUMBO16:    type = "EXT_JUMBO16";    break;
5100             case EXT_PACKET:     type = "EXT_PACKET";     break;
5101             case EXT_MBUF:       type = "EXT_MBUF";       break;
5102             case EXT_NET_DRV:    type = "EXT_NET_DRV";    break;
5103             case EXT_MOD_TYPE:   type = "EXT_MOD_TYPE";   break;
5104             case EXT_DISPOSABLE: type = "EXT_DISPOSABLE"; break;
5105             case EXT_EXTREF:     type = "EXT_EXTREF";     break;
5106             default:             type = "UNKNOWN";        break;
5107             }
5108
5109             BLOGD(sc, DBG_MBUF,
5110                   "%02d: - m_ext: %p ext_size=%d type=%s\n",
5111                   i, m->m_ext.ext_buf, m->m_ext.ext_size, type);
5112         }
5113
5114         if (contents) {
5115             bxe_dump_mbuf_data(sc, "mbuf data", m, TRUE);
5116         }
5117
5118         m = m->m_next;
5119         i++;
5120     }
5121 }
5122
5123 /*
5124  * Checks to ensure the 13 bd sliding window is >= MSS for TSO.
5125  * Check that (13 total bds - 3 bds) = 10 bd window >= MSS.
5126  * The window: 3 bds are = 1 for headers BD + 2 for parse BD and last BD
5127  * The headers comes in a seperate bd in FreeBSD so 13-3=10.
5128  * Returns: 0 if OK to send, 1 if packet needs further defragmentation
5129  */
5130 static int
5131 bxe_chktso_window(struct bxe_softc  *sc,
5132                   int               nsegs,
5133                   bus_dma_segment_t *segs,
5134                   struct mbuf       *m)
5135 {
5136     uint32_t num_wnds, wnd_size, wnd_sum;
5137     int32_t frag_idx, wnd_idx;
5138     unsigned short lso_mss;
5139     int defrag;
5140
5141     defrag = 0;
5142     wnd_sum = 0;
5143     wnd_size = 10;
5144     num_wnds = nsegs - wnd_size;
5145     lso_mss = htole16(m->m_pkthdr.tso_segsz);
5146
5147     /*
5148      * Total header lengths Eth+IP+TCP in first FreeBSD mbuf so calculate the
5149      * first window sum of data while skipping the first assuming it is the
5150      * header in FreeBSD.
5151      */
5152     for (frag_idx = 1; (frag_idx <= wnd_size); frag_idx++) {
5153         wnd_sum += htole16(segs[frag_idx].ds_len);
5154     }
5155
5156     /* check the first 10 bd window size */
5157     if (wnd_sum < lso_mss) {
5158         return (1);
5159     }
5160
5161     /* run through the windows */
5162     for (wnd_idx = 0; wnd_idx < num_wnds; wnd_idx++, frag_idx++) {
5163         /* subtract the first mbuf->m_len of the last wndw(-header) */
5164         wnd_sum -= htole16(segs[wnd_idx+1].ds_len);
5165         /* add the next mbuf len to the len of our new window */
5166         wnd_sum += htole16(segs[frag_idx].ds_len);
5167         if (wnd_sum < lso_mss) {
5168             return (1);
5169         }
5170     }
5171
5172     return (0);
5173 }
5174
5175 static uint8_t
5176 bxe_set_pbd_csum_e2(struct bxe_fastpath *fp,
5177                     struct mbuf         *m,
5178                     uint32_t            *parsing_data)
5179 {
5180     struct ether_vlan_header *eh = NULL;
5181     struct ip *ip4 = NULL;
5182     struct ip6_hdr *ip6 = NULL;
5183     caddr_t ip = NULL;
5184     struct tcphdr *th = NULL;
5185     int e_hlen, ip_hlen, l4_off;
5186     uint16_t proto;
5187
5188     if (m->m_pkthdr.csum_flags == CSUM_IP) {
5189         /* no L4 checksum offload needed */
5190         return (0);
5191     }
5192
5193     /* get the Ethernet header */
5194     eh = mtod(m, struct ether_vlan_header *);
5195
5196     /* handle VLAN encapsulation if present */
5197     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5198         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5199         proto  = ntohs(eh->evl_proto);
5200     } else {
5201         e_hlen = ETHER_HDR_LEN;
5202         proto  = ntohs(eh->evl_encap_proto);
5203     }
5204
5205     switch (proto) {
5206     case ETHERTYPE_IP:
5207         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5208         ip4 = (m->m_len < sizeof(struct ip)) ?
5209                   (struct ip *)m->m_next->m_data :
5210                   (struct ip *)(m->m_data + e_hlen);
5211         /* ip_hl is number of 32-bit words */
5212         ip_hlen = (ip4->ip_hl << 2);
5213         ip = (caddr_t)ip4;
5214         break;
5215     case ETHERTYPE_IPV6:
5216         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5217         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5218                   (struct ip6_hdr *)m->m_next->m_data :
5219                   (struct ip6_hdr *)(m->m_data + e_hlen);
5220         /* XXX cannot support offload with IPv6 extensions */
5221         ip_hlen = sizeof(struct ip6_hdr);
5222         ip = (caddr_t)ip6;
5223         break;
5224     default:
5225         /* We can't offload in this case... */
5226         /* XXX error stat ??? */
5227         return (0);
5228     }
5229
5230     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5231     l4_off = (e_hlen + ip_hlen);
5232
5233     *parsing_data |=
5234         (((l4_off >> 1) << ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W_SHIFT) &
5235          ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W);
5236
5237     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5238                                   CSUM_TSO |
5239                                   CSUM_TCP_IPV6)) {
5240         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5241         th = (struct tcphdr *)(ip + ip_hlen);
5242         /* th_off is number of 32-bit words */
5243         *parsing_data |= ((th->th_off <<
5244                            ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW_SHIFT) &
5245                           ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW);
5246         return (l4_off + (th->th_off << 2)); /* entire header length */
5247     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5248                                          CSUM_UDP_IPV6)) {
5249         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5250         return (l4_off + sizeof(struct udphdr)); /* entire header length */
5251     } else {
5252         /* XXX error stat ??? */
5253         return (0);
5254     }
5255 }
5256
5257 static uint8_t
5258 bxe_set_pbd_csum(struct bxe_fastpath        *fp,
5259                  struct mbuf                *m,
5260                  struct eth_tx_parse_bd_e1x *pbd)
5261 {
5262     struct ether_vlan_header *eh = NULL;
5263     struct ip *ip4 = NULL;
5264     struct ip6_hdr *ip6 = NULL;
5265     caddr_t ip = NULL;
5266     struct tcphdr *th = NULL;
5267     struct udphdr *uh = NULL;
5268     int e_hlen, ip_hlen;
5269     uint16_t proto;
5270     uint8_t hlen;
5271     uint16_t tmp_csum;
5272     uint32_t *tmp_uh;
5273
5274     /* get the Ethernet header */
5275     eh = mtod(m, struct ether_vlan_header *);
5276
5277     /* handle VLAN encapsulation if present */
5278     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5279         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5280         proto  = ntohs(eh->evl_proto);
5281     } else {
5282         e_hlen = ETHER_HDR_LEN;
5283         proto  = ntohs(eh->evl_encap_proto);
5284     }
5285
5286     switch (proto) {
5287     case ETHERTYPE_IP:
5288         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5289         ip4 = (m->m_len < sizeof(struct ip)) ?
5290                   (struct ip *)m->m_next->m_data :
5291                   (struct ip *)(m->m_data + e_hlen);
5292         /* ip_hl is number of 32-bit words */
5293         ip_hlen = (ip4->ip_hl << 1);
5294         ip = (caddr_t)ip4;
5295         break;
5296     case ETHERTYPE_IPV6:
5297         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5298         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5299                   (struct ip6_hdr *)m->m_next->m_data :
5300                   (struct ip6_hdr *)(m->m_data + e_hlen);
5301         /* XXX cannot support offload with IPv6 extensions */
5302         ip_hlen = (sizeof(struct ip6_hdr) >> 1);
5303         ip = (caddr_t)ip6;
5304         break;
5305     default:
5306         /* We can't offload in this case... */
5307         /* XXX error stat ??? */
5308         return (0);
5309     }
5310
5311     hlen = (e_hlen >> 1);
5312
5313     /* note that rest of global_data is indirectly zeroed here */
5314     if (m->m_flags & M_VLANTAG) {
5315         pbd->global_data =
5316             htole16(hlen | (1 << ETH_TX_PARSE_BD_E1X_LLC_SNAP_EN_SHIFT));
5317     } else {
5318         pbd->global_data = htole16(hlen);
5319     }
5320
5321     pbd->ip_hlen_w = ip_hlen;
5322
5323     hlen += pbd->ip_hlen_w;
5324
5325     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5326
5327     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5328                                   CSUM_TSO |
5329                                   CSUM_TCP_IPV6)) {
5330         th = (struct tcphdr *)(ip + (ip_hlen << 1));
5331         /* th_off is number of 32-bit words */
5332         hlen += (uint16_t)(th->th_off << 1);
5333     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5334                                          CSUM_UDP_IPV6)) {
5335         uh = (struct udphdr *)(ip + (ip_hlen << 1));
5336         hlen += (sizeof(struct udphdr) / 2);
5337     } else {
5338         /* valid case as only CSUM_IP was set */
5339         return (0);
5340     }
5341
5342     pbd->total_hlen_w = htole16(hlen);
5343
5344     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5345                                   CSUM_TSO |
5346                                   CSUM_TCP_IPV6)) {
5347         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5348         pbd->tcp_pseudo_csum = ntohs(th->th_sum);
5349     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5350                                          CSUM_UDP_IPV6)) {
5351         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5352
5353         /*
5354          * Everest1 (i.e. 57710, 57711, 57711E) does not natively support UDP
5355          * checksums and does not know anything about the UDP header and where
5356          * the checksum field is located. It only knows about TCP. Therefore
5357          * we "lie" to the hardware for outgoing UDP packets w/ checksum
5358          * offload. Since the checksum field offset for TCP is 16 bytes and
5359          * for UDP it is 6 bytes we pass a pointer to the hardware that is 10
5360          * bytes less than the start of the UDP header. This allows the
5361          * hardware to write the checksum in the correct spot. But the
5362          * hardware will compute a checksum which includes the last 10 bytes
5363          * of the IP header. To correct this we tweak the stack computed
5364          * pseudo checksum by folding in the calculation of the inverse
5365          * checksum for those final 10 bytes of the IP header. This allows
5366          * the correct checksum to be computed by the hardware.
5367          */
5368
5369         /* set pointer 10 bytes before UDP header */
5370         tmp_uh = (uint32_t *)((uint8_t *)uh - 10);
5371
5372         /* calculate a pseudo header checksum over the first 10 bytes */
5373         tmp_csum = in_pseudo(*tmp_uh,
5374                              *(tmp_uh + 1),
5375                              *(uint16_t *)(tmp_uh + 2));
5376
5377         pbd->tcp_pseudo_csum = ntohs(in_addword(uh->uh_sum, ~tmp_csum));
5378     }
5379
5380     return (hlen * 2); /* entire header length, number of bytes */
5381 }
5382
5383 static void
5384 bxe_set_pbd_lso_e2(struct mbuf *m,
5385                    uint32_t    *parsing_data)
5386 {
5387     *parsing_data |= ((m->m_pkthdr.tso_segsz <<
5388                        ETH_TX_PARSE_BD_E2_LSO_MSS_SHIFT) &
5389                       ETH_TX_PARSE_BD_E2_LSO_MSS);
5390
5391     /* XXX test for IPv6 with extension header... */
5392 #if 0
5393     struct ip6_hdr *ip6;
5394     if (ip6 && ip6->ip6_nxt == 'some ipv6 extension header')
5395         *parsing_data |= ETH_TX_PARSE_BD_E2_IPV6_WITH_EXT_HDR;
5396 #endif
5397 }
5398
5399 static void
5400 bxe_set_pbd_lso(struct mbuf                *m,
5401                 struct eth_tx_parse_bd_e1x *pbd)
5402 {
5403     struct ether_vlan_header *eh = NULL;
5404     struct ip *ip = NULL;
5405     struct tcphdr *th = NULL;
5406     int e_hlen;
5407
5408     /* get the Ethernet header */
5409     eh = mtod(m, struct ether_vlan_header *);
5410
5411     /* handle VLAN encapsulation if present */
5412     e_hlen = (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) ?
5413                  (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN) : ETHER_HDR_LEN;
5414
5415     /* get the IP and TCP header, with LSO entire header in first mbuf */
5416     /* XXX assuming IPv4 */
5417     ip = (struct ip *)(m->m_data + e_hlen);
5418     th = (struct tcphdr *)((caddr_t)ip + (ip->ip_hl << 2));
5419
5420     pbd->lso_mss = htole16(m->m_pkthdr.tso_segsz);
5421     pbd->tcp_send_seq = ntohl(th->th_seq);
5422     pbd->tcp_flags = ((ntohl(((uint32_t *)th)[3]) >> 16) & 0xff);
5423
5424 #if 1
5425         /* XXX IPv4 */
5426         pbd->ip_id = ntohs(ip->ip_id);
5427         pbd->tcp_pseudo_csum =
5428             ntohs(in_pseudo(ip->ip_src.s_addr,
5429                             ip->ip_dst.s_addr,
5430                             htons(IPPROTO_TCP)));
5431 #else
5432         /* XXX IPv6 */
5433         pbd->tcp_pseudo_csum =
5434             ntohs(in_pseudo(&ip6->ip6_src,
5435                             &ip6->ip6_dst,
5436                             htons(IPPROTO_TCP)));
5437 #endif
5438
5439     pbd->global_data |=
5440         htole16(ETH_TX_PARSE_BD_E1X_PSEUDO_CS_WITHOUT_LEN);
5441 }
5442
5443 /*
5444  * Encapsulte an mbuf cluster into the tx bd chain and makes the memory
5445  * visible to the controller.
5446  *
5447  * If an mbuf is submitted to this routine and cannot be given to the
5448  * controller (e.g. it has too many fragments) then the function may free
5449  * the mbuf and return to the caller.
5450  *
5451  * Returns:
5452  *   0 = Success, !0 = Failure
5453  *   Note the side effect that an mbuf may be freed if it causes a problem.
5454  */
5455 static int
5456 bxe_tx_encap(struct bxe_fastpath *fp, struct mbuf **m_head)
5457 {
5458     bus_dma_segment_t segs[32];
5459     struct mbuf *m0;
5460     struct bxe_sw_tx_bd *tx_buf;
5461     struct eth_tx_parse_bd_e1x *pbd_e1x = NULL;
5462     struct eth_tx_parse_bd_e2 *pbd_e2 = NULL;
5463     /* struct eth_tx_parse_2nd_bd *pbd2 = NULL; */
5464     struct eth_tx_bd *tx_data_bd;
5465     struct eth_tx_bd *tx_total_pkt_size_bd;
5466     struct eth_tx_start_bd *tx_start_bd;
5467     uint16_t bd_prod, pkt_prod, total_pkt_size;
5468     uint8_t mac_type;
5469     int defragged, error, nsegs, rc, nbds, vlan_off, ovlan;
5470     struct bxe_softc *sc;
5471     uint16_t tx_bd_avail;
5472     struct ether_vlan_header *eh;
5473     uint32_t pbd_e2_parsing_data = 0;
5474     uint8_t hlen = 0;
5475     int tmp_bd;
5476     int i;
5477
5478     sc = fp->sc;
5479
5480     M_ASSERTPKTHDR(*m_head);
5481
5482     m0 = *m_head;
5483     rc = defragged = nbds = ovlan = vlan_off = total_pkt_size = 0;
5484     tx_start_bd = NULL;
5485     tx_data_bd = NULL;
5486     tx_total_pkt_size_bd = NULL;
5487
5488     /* get the H/W pointer for packets and BDs */
5489     pkt_prod = fp->tx_pkt_prod;
5490     bd_prod = fp->tx_bd_prod;
5491
5492     mac_type = UNICAST_ADDRESS;
5493
5494     /* map the mbuf into the next open DMAable memory */
5495     tx_buf = &fp->tx_mbuf_chain[TX_BD(pkt_prod)];
5496     error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5497                                     tx_buf->m_map, m0,
5498                                     segs, &nsegs, BUS_DMA_NOWAIT);
5499
5500     /* mapping errors */
5501     if(__predict_false(error != 0)) {
5502         fp->eth_q_stats.tx_dma_mapping_failure++;
5503         if (error == ENOMEM) {
5504             /* resource issue, try again later */
5505             rc = ENOMEM;
5506         } else if (error == EFBIG) {
5507             /* possibly recoverable with defragmentation */
5508             fp->eth_q_stats.mbuf_defrag_attempts++;
5509             m0 = m_defrag(*m_head, M_DONTWAIT);
5510             if (m0 == NULL) {
5511                 fp->eth_q_stats.mbuf_defrag_failures++;
5512                 rc = ENOBUFS;
5513             } else {
5514                 /* defrag successful, try mapping again */
5515                 *m_head = m0;
5516                 error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5517                                                 tx_buf->m_map, m0,
5518                                                 segs, &nsegs, BUS_DMA_NOWAIT);
5519                 if (error) {
5520                     fp->eth_q_stats.tx_dma_mapping_failure++;
5521                     rc = error;
5522                 }
5523             }
5524         } else {
5525             /* unknown, unrecoverable mapping error */
5526             BLOGE(sc, "Unknown TX mapping error rc=%d\n", error);
5527             bxe_dump_mbuf(sc, m0, FALSE);
5528             rc = error;
5529         }
5530
5531         goto bxe_tx_encap_continue;
5532     }
5533
5534     tx_bd_avail = bxe_tx_avail(sc, fp);
5535
5536     /* make sure there is enough room in the send queue */
5537     if (__predict_false(tx_bd_avail < (nsegs + 2))) {
5538         /* Recoverable, try again later. */
5539         fp->eth_q_stats.tx_hw_queue_full++;
5540         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5541         rc = ENOMEM;
5542         goto bxe_tx_encap_continue;
5543     }
5544
5545     /* capture the current H/W TX chain high watermark */
5546     if (__predict_false(fp->eth_q_stats.tx_hw_max_queue_depth <
5547                         (TX_BD_USABLE - tx_bd_avail))) {
5548         fp->eth_q_stats.tx_hw_max_queue_depth = (TX_BD_USABLE - tx_bd_avail);
5549     }
5550
5551     /* make sure it fits in the packet window */
5552     if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5553         /*
5554          * The mbuf may be to big for the controller to handle. If the frame
5555          * is a TSO frame we'll need to do an additional check.
5556          */
5557         if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5558             if (bxe_chktso_window(sc, nsegs, segs, m0) == 0) {
5559                 goto bxe_tx_encap_continue; /* OK to send */
5560             } else {
5561                 fp->eth_q_stats.tx_window_violation_tso++;
5562             }
5563         } else {
5564             fp->eth_q_stats.tx_window_violation_std++;
5565         }
5566
5567         /* lets try to defragment this mbuf and remap it */
5568         fp->eth_q_stats.mbuf_defrag_attempts++;
5569         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5570
5571         m0 = m_defrag(*m_head, M_DONTWAIT);
5572         if (m0 == NULL) {
5573             fp->eth_q_stats.mbuf_defrag_failures++;
5574             /* Ugh, just drop the frame... :( */
5575             rc = ENOBUFS;
5576         } else {
5577             /* defrag successful, try mapping again */
5578             *m_head = m0;
5579             error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5580                                             tx_buf->m_map, m0,
5581                                             segs, &nsegs, BUS_DMA_NOWAIT);
5582             if (error) {
5583                 fp->eth_q_stats.tx_dma_mapping_failure++;
5584                 /* No sense in trying to defrag/copy chain, drop it. :( */
5585                 rc = error;
5586             }
5587             else {
5588                 /* if the chain is still too long then drop it */
5589                 if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5590                     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5591                     rc = ENODEV;
5592                 }
5593             }
5594         }
5595     }
5596
5597 bxe_tx_encap_continue:
5598
5599     /* Check for errors */
5600     if (rc) {
5601         if (rc == ENOMEM) {
5602             /* recoverable try again later  */
5603         } else {
5604             fp->eth_q_stats.tx_soft_errors++;
5605             fp->eth_q_stats.mbuf_alloc_tx--;
5606             m_freem(*m_head);
5607             *m_head = NULL;
5608         }
5609
5610         return (rc);
5611     }
5612
5613     /* set flag according to packet type (UNICAST_ADDRESS is default) */
5614     if (m0->m_flags & M_BCAST) {
5615         mac_type = BROADCAST_ADDRESS;
5616     } else if (m0->m_flags & M_MCAST) {
5617         mac_type = MULTICAST_ADDRESS;
5618     }
5619
5620     /* store the mbuf into the mbuf ring */
5621     tx_buf->m        = m0;
5622     tx_buf->first_bd = fp->tx_bd_prod;
5623     tx_buf->flags    = 0;
5624
5625     /* prepare the first transmit (start) BD for the mbuf */
5626     tx_start_bd = &fp->tx_chain[TX_BD(bd_prod)].start_bd;
5627
5628     BLOGD(sc, DBG_TX,
5629           "sending pkt_prod=%u tx_buf=%p next_idx=%u bd=%u tx_start_bd=%p\n",
5630           pkt_prod, tx_buf, fp->tx_pkt_prod, bd_prod, tx_start_bd);
5631
5632     tx_start_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
5633     tx_start_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
5634     tx_start_bd->nbytes  = htole16(segs[0].ds_len);
5635     total_pkt_size += tx_start_bd->nbytes;
5636     tx_start_bd->bd_flags.as_bitfield = ETH_TX_BD_FLAGS_START_BD;
5637
5638     tx_start_bd->general_data = (1 << ETH_TX_START_BD_HDR_NBDS_SHIFT);
5639
5640     /* all frames have at least Start BD + Parsing BD */
5641     nbds = nsegs + 1;
5642     tx_start_bd->nbd = htole16(nbds);
5643
5644     if (m0->m_flags & M_VLANTAG) {
5645         tx_start_bd->vlan_or_ethertype = htole16(m0->m_pkthdr.ether_vtag);
5646         tx_start_bd->bd_flags.as_bitfield |=
5647             (X_ETH_OUTBAND_VLAN << ETH_TX_BD_FLAGS_VLAN_MODE_SHIFT);
5648     } else {
5649         /* vf tx, start bd must hold the ethertype for fw to enforce it */
5650         if (IS_VF(sc)) {
5651             /* map ethernet header to find type and header length */
5652             eh = mtod(m0, struct ether_vlan_header *);
5653             tx_start_bd->vlan_or_ethertype = eh->evl_encap_proto;
5654         } else {
5655             /* used by FW for packet accounting */
5656             tx_start_bd->vlan_or_ethertype = htole16(fp->tx_pkt_prod);
5657 #if 0
5658             /*
5659              * If NPAR-SD is active then FW should do the tagging regardless
5660              * of value of priority. Otherwise, if priority indicates this is
5661              * a control packet we need to indicate to FW to avoid tagging.
5662              */
5663             if (!IS_MF_AFEX(sc) && (mbuf priority == PRIO_CONTROL)) {
5664                 SET_FLAG(tx_start_bd->general_data,
5665                          ETH_TX_START_BD_FORCE_VLAN_MODE, 1);
5666             }
5667 #endif
5668         }
5669     }
5670
5671     /*
5672      * add a parsing BD from the chain. The parsing BD is always added
5673      * though it is only used for TSO and chksum
5674      */
5675     bd_prod = TX_BD_NEXT(bd_prod);
5676
5677     if (m0->m_pkthdr.csum_flags) {
5678         if (m0->m_pkthdr.csum_flags & CSUM_IP) {
5679             fp->eth_q_stats.tx_ofld_frames_csum_ip++;
5680             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_IP_CSUM;
5681         }
5682
5683         if (m0->m_pkthdr.csum_flags & CSUM_TCP_IPV6) {
5684             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6 |
5685                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5686         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP_IPV6) {
5687             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6   |
5688                                                   ETH_TX_BD_FLAGS_IS_UDP |
5689                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5690         } else if ((m0->m_pkthdr.csum_flags & CSUM_TCP) ||
5691                    (m0->m_pkthdr.csum_flags & CSUM_TSO)) {
5692             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_L4_CSUM;
5693         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP) {
5694             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_L4_CSUM |
5695                                                   ETH_TX_BD_FLAGS_IS_UDP);
5696         }
5697     }
5698
5699     if (!CHIP_IS_E1x(sc)) {
5700         pbd_e2 = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e2;
5701         memset(pbd_e2, 0, sizeof(struct eth_tx_parse_bd_e2));
5702
5703         if (m0->m_pkthdr.csum_flags) {
5704             hlen = bxe_set_pbd_csum_e2(fp, m0, &pbd_e2_parsing_data);
5705         }
5706
5707 #if 0
5708         /*
5709          * Add the MACs to the parsing BD if the module param was
5710          * explicitly set, if this is a vf, or in switch independent
5711          * mode.
5712          */
5713         if (sc->flags & BXE_TX_SWITCHING || IS_VF(sc) || IS_MF_SI(sc)) {
5714             eh = mtod(m0, struct ether_vlan_header *);
5715             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.src_hi,
5716                                 &pbd_e2->data.mac_addr.src_mid,
5717                                 &pbd_e2->data.mac_addr.src_lo,
5718                                 eh->evl_shost);
5719             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.dst_hi,
5720                                 &pbd_e2->data.mac_addr.dst_mid,
5721                                 &pbd_e2->data.mac_addr.dst_lo,
5722                                 eh->evl_dhost);
5723         }
5724 #endif
5725
5726         SET_FLAG(pbd_e2_parsing_data, ETH_TX_PARSE_BD_E2_ETH_ADDR_TYPE,
5727                  mac_type);
5728     } else {
5729         uint16_t global_data = 0;
5730
5731         pbd_e1x = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e1x;
5732         memset(pbd_e1x, 0, sizeof(struct eth_tx_parse_bd_e1x));
5733
5734         if (m0->m_pkthdr.csum_flags) {
5735             hlen = bxe_set_pbd_csum(fp, m0, pbd_e1x);
5736         }
5737
5738         SET_FLAG(global_data,
5739                  ETH_TX_PARSE_BD_E1X_ETH_ADDR_TYPE, mac_type);
5740         pbd_e1x->global_data |= htole16(global_data);
5741     }
5742
5743     /* setup the parsing BD with TSO specific info */
5744     if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5745         fp->eth_q_stats.tx_ofld_frames_lso++;
5746         tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_SW_LSO;
5747
5748         if (__predict_false(tx_start_bd->nbytes > hlen)) {
5749             fp->eth_q_stats.tx_ofld_frames_lso_hdr_splits++;
5750
5751             /* split the first BD into header/data making the fw job easy */
5752             nbds++;
5753             tx_start_bd->nbd = htole16(nbds);
5754             tx_start_bd->nbytes = htole16(hlen);
5755
5756             bd_prod = TX_BD_NEXT(bd_prod);
5757
5758             /* new transmit BD after the tx_parse_bd */
5759             tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5760             tx_data_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr + hlen));
5761             tx_data_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr + hlen));
5762             tx_data_bd->nbytes  = htole16(segs[0].ds_len - hlen);
5763             if (tx_total_pkt_size_bd == NULL) {
5764                 tx_total_pkt_size_bd = tx_data_bd;
5765             }
5766
5767             BLOGD(sc, DBG_TX,
5768                   "TSO split header size is %d (%x:%x) nbds %d\n",
5769                   le16toh(tx_start_bd->nbytes),
5770                   le32toh(tx_start_bd->addr_hi),
5771                   le32toh(tx_start_bd->addr_lo),
5772                   nbds);
5773         }
5774
5775         if (!CHIP_IS_E1x(sc)) {
5776             bxe_set_pbd_lso_e2(m0, &pbd_e2_parsing_data);
5777         } else {
5778             bxe_set_pbd_lso(m0, pbd_e1x);
5779         }
5780     }
5781
5782     if (pbd_e2_parsing_data) {
5783         pbd_e2->parsing_data = htole32(pbd_e2_parsing_data);
5784     }
5785
5786     /* prepare remaining BDs, start tx bd contains first seg/frag */
5787     for (i = 1; i < nsegs ; i++) {
5788         bd_prod = TX_BD_NEXT(bd_prod);
5789         tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5790         tx_data_bd->addr_lo = htole32(U64_LO(segs[i].ds_addr));
5791         tx_data_bd->addr_hi = htole32(U64_HI(segs[i].ds_addr));
5792         tx_data_bd->nbytes  = htole16(segs[i].ds_len);
5793         if (tx_total_pkt_size_bd == NULL) {
5794             tx_total_pkt_size_bd = tx_data_bd;
5795         }
5796         total_pkt_size += tx_data_bd->nbytes;
5797     }
5798
5799     BLOGD(sc, DBG_TX, "last bd %p\n", tx_data_bd);
5800
5801     if (tx_total_pkt_size_bd != NULL) {
5802         tx_total_pkt_size_bd->total_pkt_bytes = total_pkt_size;
5803     }
5804
5805     if (__predict_false(sc->debug & DBG_TX)) {
5806         tmp_bd = tx_buf->first_bd;
5807         for (i = 0; i < nbds; i++)
5808         {
5809             if (i == 0) {
5810                 BLOGD(sc, DBG_TX,
5811                       "TX Strt: %p bd=%d nbd=%d vlan=0x%x "
5812                       "bd_flags=0x%x hdr_nbds=%d\n",
5813                       tx_start_bd,
5814                       tmp_bd,
5815                       le16toh(tx_start_bd->nbd),
5816                       le16toh(tx_start_bd->vlan_or_ethertype),
5817                       tx_start_bd->bd_flags.as_bitfield,
5818                       (tx_start_bd->general_data & ETH_TX_START_BD_HDR_NBDS));
5819             } else if (i == 1) {
5820                 if (pbd_e1x) {
5821                     BLOGD(sc, DBG_TX,
5822                           "-> Prse: %p bd=%d global=0x%x ip_hlen_w=%u "
5823                           "ip_id=%u lso_mss=%u tcp_flags=0x%x csum=0x%x "
5824                           "tcp_seq=%u total_hlen_w=%u\n",
5825                           pbd_e1x,
5826                           tmp_bd,
5827                           pbd_e1x->global_data,
5828                           pbd_e1x->ip_hlen_w,
5829                           pbd_e1x->ip_id,
5830                           pbd_e1x->lso_mss,
5831                           pbd_e1x->tcp_flags,
5832                           pbd_e1x->tcp_pseudo_csum,
5833                           pbd_e1x->tcp_send_seq,
5834                           le16toh(pbd_e1x->total_hlen_w));
5835                 } else { /* if (pbd_e2) */
5836                     BLOGD(sc, DBG_TX,
5837                           "-> Parse: %p bd=%d dst=%02x:%02x:%02x "
5838                           "src=%02x:%02x:%02x parsing_data=0x%x\n",
5839                           pbd_e2,
5840                           tmp_bd,
5841                           pbd_e2->data.mac_addr.dst_hi,
5842                           pbd_e2->data.mac_addr.dst_mid,
5843                           pbd_e2->data.mac_addr.dst_lo,
5844                           pbd_e2->data.mac_addr.src_hi,
5845                           pbd_e2->data.mac_addr.src_mid,
5846                           pbd_e2->data.mac_addr.src_lo,
5847                           pbd_e2->parsing_data);
5848                 }
5849             }
5850
5851             if (i != 1) { /* skip parse db as it doesn't hold data */
5852                 tx_data_bd = &fp->tx_chain[TX_BD(tmp_bd)].reg_bd;
5853                 BLOGD(sc, DBG_TX,
5854                       "-> Frag: %p bd=%d nbytes=%d hi=0x%x lo: 0x%x\n",
5855                       tx_data_bd,
5856                       tmp_bd,
5857                       le16toh(tx_data_bd->nbytes),
5858                       le32toh(tx_data_bd->addr_hi),
5859                       le32toh(tx_data_bd->addr_lo));
5860             }
5861
5862             tmp_bd = TX_BD_NEXT(tmp_bd);
5863         }
5864     }
5865
5866     BLOGD(sc, DBG_TX, "doorbell: nbds=%d bd=%u\n", nbds, bd_prod);
5867
5868     /* update TX BD producer index value for next TX */
5869     bd_prod = TX_BD_NEXT(bd_prod);
5870
5871     /*
5872      * If the chain of tx_bd's describing this frame is adjacent to or spans
5873      * an eth_tx_next_bd element then we need to increment the nbds value.
5874      */
5875     if (TX_BD_IDX(bd_prod) < nbds) {
5876         nbds++;
5877     }
5878
5879     /* don't allow reordering of writes for nbd and packets */
5880     mb();
5881
5882     fp->tx_db.data.prod += nbds;
5883
5884     /* producer points to the next free tx_bd at this point */
5885     fp->tx_pkt_prod++;
5886     fp->tx_bd_prod = bd_prod;
5887
5888     DOORBELL(sc, fp->index, fp->tx_db.raw);
5889
5890     fp->eth_q_stats.tx_pkts++;
5891
5892     /* Prevent speculative reads from getting ahead of the status block. */
5893     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle,
5894                       0, 0, BUS_SPACE_BARRIER_READ);
5895
5896     /* Prevent speculative reads from getting ahead of the doorbell. */
5897     bus_space_barrier(sc->bar[BAR2].tag, sc->bar[BAR2].handle,
5898                       0, 0, BUS_SPACE_BARRIER_READ);
5899
5900     return (0);
5901 }
5902
5903 static void
5904 bxe_tx_start_locked(struct bxe_softc    *sc,
5905                     struct ifnet        *ifp,
5906                     struct bxe_fastpath *fp)
5907 {
5908     struct mbuf *m = NULL;
5909     int tx_count = 0;
5910     uint16_t tx_bd_avail;
5911
5912     BXE_FP_TX_LOCK_ASSERT(fp);
5913
5914     /* keep adding entries while there are frames to send */
5915     while (!IFQ_DRV_IS_EMPTY(&ifp->if_snd)) {
5916
5917         /*
5918          * check for any frames to send
5919          * dequeue can still be NULL even if queue is not empty
5920          */
5921         IFQ_DRV_DEQUEUE(&ifp->if_snd, m);
5922         if (__predict_false(m == NULL)) {
5923             break;
5924         }
5925
5926         /* the mbuf now belongs to us */
5927         fp->eth_q_stats.mbuf_alloc_tx++;
5928
5929         /*
5930          * Put the frame into the transmit ring. If we don't have room,
5931          * place the mbuf back at the head of the TX queue, set the
5932          * OACTIVE flag, and wait for the NIC to drain the chain.
5933          */
5934         if (__predict_false(bxe_tx_encap(fp, &m))) {
5935             fp->eth_q_stats.tx_encap_failures++;
5936             if (m != NULL) {
5937                 /* mark the TX queue as full and return the frame */
5938                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
5939                 IFQ_DRV_PREPEND(&ifp->if_snd, m);
5940                 fp->eth_q_stats.mbuf_alloc_tx--;
5941                 fp->eth_q_stats.tx_queue_xoff++;
5942             }
5943
5944             /* stop looking for more work */
5945             break;
5946         }
5947
5948         /* the frame was enqueued successfully */
5949         tx_count++;
5950
5951         /* send a copy of the frame to any BPF listeners. */
5952         BPF_MTAP(ifp, m);
5953
5954         tx_bd_avail = bxe_tx_avail(sc, fp);
5955
5956         /* handle any completions if we're running low */
5957         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
5958             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
5959             bxe_txeof(sc, fp);
5960             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5961                 break;
5962             }
5963         }
5964     }
5965
5966     /* all TX packets were dequeued and/or the tx ring is full */
5967     if (tx_count > 0) {
5968         /* reset the TX watchdog timeout timer */
5969         fp->watchdog_timer = BXE_TX_TIMEOUT;
5970     }
5971 }
5972
5973 /* Legacy (non-RSS) dispatch routine */
5974 static void
5975 bxe_tx_start(struct ifnet *ifp)
5976 {
5977     struct bxe_softc *sc;
5978     struct bxe_fastpath *fp;
5979
5980     sc = ifp->if_softc;
5981
5982     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
5983         BLOGW(sc, "Interface not running, ignoring transmit request\n");
5984         return;
5985     }
5986
5987     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5988         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
5989         return;
5990     }
5991
5992     if (!sc->link_vars.link_up) {
5993         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
5994         return;
5995     }
5996
5997     fp = &sc->fp[0];
5998
5999     BXE_FP_TX_LOCK(fp);
6000     bxe_tx_start_locked(sc, ifp, fp);
6001     BXE_FP_TX_UNLOCK(fp);
6002 }
6003
6004 #if __FreeBSD_version >= 800000
6005
6006 static int
6007 bxe_tx_mq_start_locked(struct bxe_softc    *sc,
6008                        struct ifnet        *ifp,
6009                        struct bxe_fastpath *fp,
6010                        struct mbuf         *m)
6011 {
6012     struct buf_ring *tx_br = fp->tx_br;
6013     struct mbuf *next;
6014     int depth, rc, tx_count;
6015     uint16_t tx_bd_avail;
6016
6017     rc = tx_count = 0;
6018
6019     if (!tx_br) {
6020         BLOGE(sc, "Multiqueue TX and no buf_ring!\n");
6021         return (EINVAL);
6022     }
6023
6024     /* fetch the depth of the driver queue */
6025     depth = drbr_inuse(ifp, tx_br);
6026     if (depth > fp->eth_q_stats.tx_max_drbr_queue_depth) {
6027         fp->eth_q_stats.tx_max_drbr_queue_depth = depth;
6028     }
6029
6030     BXE_FP_TX_LOCK_ASSERT(fp);
6031
6032     if (m == NULL) {
6033         /* no new work, check for pending frames */
6034         next = drbr_dequeue(ifp, tx_br);
6035     } else if (drbr_needs_enqueue(ifp, tx_br)) {
6036         /* have both new and pending work, maintain packet order */
6037         rc = drbr_enqueue(ifp, tx_br, m);
6038         if (rc != 0) {
6039             fp->eth_q_stats.tx_soft_errors++;
6040             goto bxe_tx_mq_start_locked_exit;
6041         }
6042         next = drbr_dequeue(ifp, tx_br);
6043     } else {
6044         /* new work only and nothing pending */
6045         next = m;
6046     }
6047
6048     /* keep adding entries while there are frames to send */
6049     while (next != NULL) {
6050
6051         /* the mbuf now belongs to us */
6052         fp->eth_q_stats.mbuf_alloc_tx++;
6053
6054         /*
6055          * Put the frame into the transmit ring. If we don't have room,
6056          * place the mbuf back at the head of the TX queue, set the
6057          * OACTIVE flag, and wait for the NIC to drain the chain.
6058          */
6059         rc = bxe_tx_encap(fp, &next);
6060         if (__predict_false(rc != 0)) {
6061             fp->eth_q_stats.tx_encap_failures++;
6062             if (next != NULL) {
6063                 /* mark the TX queue as full and save the frame */
6064                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
6065                 /* XXX this may reorder the frame */
6066                 rc = drbr_enqueue(ifp, tx_br, next);
6067                 fp->eth_q_stats.mbuf_alloc_tx--;
6068                 fp->eth_q_stats.tx_frames_deferred++;
6069             }
6070
6071             /* stop looking for more work */
6072             break;
6073         }
6074
6075         /* the transmit frame was enqueued successfully */
6076         tx_count++;
6077
6078         /* send a copy of the frame to any BPF listeners */
6079         BPF_MTAP(ifp, next);
6080
6081         tx_bd_avail = bxe_tx_avail(sc, fp);
6082
6083         /* handle any completions if we're running low */
6084         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
6085             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
6086             bxe_txeof(sc, fp);
6087             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
6088                 break;
6089             }
6090         }
6091
6092         next = drbr_dequeue(ifp, tx_br);
6093     }
6094
6095     /* all TX packets were dequeued and/or the tx ring is full */
6096     if (tx_count > 0) {
6097         /* reset the TX watchdog timeout timer */
6098         fp->watchdog_timer = BXE_TX_TIMEOUT;
6099     }
6100
6101 bxe_tx_mq_start_locked_exit:
6102
6103     return (rc);
6104 }
6105
6106 /* Multiqueue (TSS) dispatch routine. */
6107 static int
6108 bxe_tx_mq_start(struct ifnet *ifp,
6109                 struct mbuf  *m)
6110 {
6111     struct bxe_softc *sc = ifp->if_softc;
6112     struct bxe_fastpath *fp;
6113     int fp_index, rc;
6114
6115     fp_index = 0; /* default is the first queue */
6116
6117     /* change the queue if using flow ID */
6118     if ((m->m_flags & M_FLOWID) != 0) {
6119         fp_index = (m->m_pkthdr.flowid % sc->num_queues);
6120     }
6121
6122     fp = &sc->fp[fp_index];
6123
6124     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
6125         BLOGW(sc, "Interface not running, ignoring transmit request\n");
6126         return (ENETDOWN);
6127     }
6128
6129     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
6130         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
6131         return (EBUSY);
6132     }
6133
6134     if (!sc->link_vars.link_up) {
6135         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
6136         return (ENETDOWN);
6137     }
6138
6139     /* XXX change to TRYLOCK here and if failed then schedule taskqueue */
6140
6141     BXE_FP_TX_LOCK(fp);
6142     rc = bxe_tx_mq_start_locked(sc, ifp, fp, m);
6143     BXE_FP_TX_UNLOCK(fp);
6144
6145     return (rc);
6146 }
6147
6148 static void
6149 bxe_mq_flush(struct ifnet *ifp)
6150 {
6151     struct bxe_softc *sc = ifp->if_softc;
6152     struct bxe_fastpath *fp;
6153     struct mbuf *m;
6154     int i;
6155
6156     for (i = 0; i < sc->num_queues; i++) {
6157         fp = &sc->fp[i];
6158
6159         if (fp->state != BXE_FP_STATE_OPEN) {
6160             BLOGD(sc, DBG_LOAD, "Not clearing fp[%02d] buf_ring (state=%d)\n",
6161                   fp->index, fp->state);
6162             continue;
6163         }
6164
6165         if (fp->tx_br != NULL) {
6166             BLOGD(sc, DBG_LOAD, "Clearing fp[%02d] buf_ring\n", fp->index);
6167             BXE_FP_TX_LOCK(fp);
6168             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6169                 m_freem(m);
6170             }
6171             BXE_FP_TX_UNLOCK(fp);
6172         }
6173     }
6174
6175     if_qflush(ifp);
6176 }
6177
6178 #endif /* FreeBSD_version >= 800000 */
6179
6180 static uint16_t
6181 bxe_cid_ilt_lines(struct bxe_softc *sc)
6182 {
6183     if (IS_SRIOV(sc)) {
6184         return ((BXE_FIRST_VF_CID + BXE_VF_CIDS) / ILT_PAGE_CIDS);
6185     }
6186     return (L2_ILT_LINES(sc));
6187 }
6188
6189 static void
6190 bxe_ilt_set_info(struct bxe_softc *sc)
6191 {
6192     struct ilt_client_info *ilt_client;
6193     struct ecore_ilt *ilt = sc->ilt;
6194     uint16_t line = 0;
6195
6196     ilt->start_line = FUNC_ILT_BASE(SC_FUNC(sc));
6197     BLOGD(sc, DBG_LOAD, "ilt starts at line %d\n", ilt->start_line);
6198
6199     /* CDU */
6200     ilt_client = &ilt->clients[ILT_CLIENT_CDU];
6201     ilt_client->client_num = ILT_CLIENT_CDU;
6202     ilt_client->page_size = CDU_ILT_PAGE_SZ;
6203     ilt_client->flags = ILT_CLIENT_SKIP_MEM;
6204     ilt_client->start = line;
6205     line += bxe_cid_ilt_lines(sc);
6206
6207     if (CNIC_SUPPORT(sc)) {
6208         line += CNIC_ILT_LINES;
6209     }
6210
6211     ilt_client->end = (line - 1);
6212
6213     BLOGD(sc, DBG_LOAD,
6214           "ilt client[CDU]: start %d, end %d, "
6215           "psz 0x%x, flags 0x%x, hw psz %d\n",
6216           ilt_client->start, ilt_client->end,
6217           ilt_client->page_size,
6218           ilt_client->flags,
6219           ilog2(ilt_client->page_size >> 12));
6220
6221     /* QM */
6222     if (QM_INIT(sc->qm_cid_count)) {
6223         ilt_client = &ilt->clients[ILT_CLIENT_QM];
6224         ilt_client->client_num = ILT_CLIENT_QM;
6225         ilt_client->page_size = QM_ILT_PAGE_SZ;
6226         ilt_client->flags = 0;
6227         ilt_client->start = line;
6228
6229         /* 4 bytes for each cid */
6230         line += DIV_ROUND_UP(sc->qm_cid_count * QM_QUEUES_PER_FUNC * 4,
6231                              QM_ILT_PAGE_SZ);
6232
6233         ilt_client->end = (line - 1);
6234
6235         BLOGD(sc, DBG_LOAD,
6236               "ilt client[QM]: start %d, end %d, "
6237               "psz 0x%x, flags 0x%x, hw psz %d\n",
6238               ilt_client->start, ilt_client->end,
6239               ilt_client->page_size, ilt_client->flags,
6240               ilog2(ilt_client->page_size >> 12));
6241     }
6242
6243     if (CNIC_SUPPORT(sc)) {
6244         /* SRC */
6245         ilt_client = &ilt->clients[ILT_CLIENT_SRC];
6246         ilt_client->client_num = ILT_CLIENT_SRC;
6247         ilt_client->page_size = SRC_ILT_PAGE_SZ;
6248         ilt_client->flags = 0;
6249         ilt_client->start = line;
6250         line += SRC_ILT_LINES;
6251         ilt_client->end = (line - 1);
6252
6253         BLOGD(sc, DBG_LOAD,
6254               "ilt client[SRC]: start %d, end %d, "
6255               "psz 0x%x, flags 0x%x, hw psz %d\n",
6256               ilt_client->start, ilt_client->end,
6257               ilt_client->page_size, ilt_client->flags,
6258               ilog2(ilt_client->page_size >> 12));
6259
6260         /* TM */
6261         ilt_client = &ilt->clients[ILT_CLIENT_TM];
6262         ilt_client->client_num = ILT_CLIENT_TM;
6263         ilt_client->page_size = TM_ILT_PAGE_SZ;
6264         ilt_client->flags = 0;
6265         ilt_client->start = line;
6266         line += TM_ILT_LINES;
6267         ilt_client->end = (line - 1);
6268
6269         BLOGD(sc, DBG_LOAD,
6270               "ilt client[TM]: start %d, end %d, "
6271               "psz 0x%x, flags 0x%x, hw psz %d\n",
6272               ilt_client->start, ilt_client->end,
6273               ilt_client->page_size, ilt_client->flags,
6274               ilog2(ilt_client->page_size >> 12));
6275     }
6276
6277     KASSERT((line <= ILT_MAX_LINES), ("Invalid number of ILT lines!"));
6278 }
6279
6280 static void
6281 bxe_set_fp_rx_buf_size(struct bxe_softc *sc)
6282 {
6283     int i;
6284     uint32_t rx_buf_size;
6285
6286     rx_buf_size = (IP_HEADER_ALIGNMENT_PADDING + ETH_OVERHEAD + sc->mtu);
6287
6288     for (i = 0; i < sc->num_queues; i++) {
6289         if(rx_buf_size <= MCLBYTES){
6290             sc->fp[i].rx_buf_size = rx_buf_size;
6291             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6292         }else if (rx_buf_size <= MJUMPAGESIZE){
6293             sc->fp[i].rx_buf_size = rx_buf_size;
6294             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6295         }else if (rx_buf_size <= (MJUMPAGESIZE + MCLBYTES)){
6296             sc->fp[i].rx_buf_size = MCLBYTES;
6297             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6298         }else if (rx_buf_size <= (2 * MJUMPAGESIZE)){
6299             sc->fp[i].rx_buf_size = MJUMPAGESIZE;
6300             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6301         }else {
6302             sc->fp[i].rx_buf_size = MCLBYTES;
6303             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6304         }
6305     }
6306 }
6307
6308 static int
6309 bxe_alloc_ilt_mem(struct bxe_softc *sc)
6310 {
6311     int rc = 0;
6312
6313     if ((sc->ilt =
6314          (struct ecore_ilt *)malloc(sizeof(struct ecore_ilt),
6315                                     M_BXE_ILT,
6316                                     (M_NOWAIT | M_ZERO))) == NULL) {
6317         rc = 1;
6318     }
6319
6320     return (rc);
6321 }
6322
6323 static int
6324 bxe_alloc_ilt_lines_mem(struct bxe_softc *sc)
6325 {
6326     int rc = 0;
6327
6328     if ((sc->ilt->lines =
6329          (struct ilt_line *)malloc((sizeof(struct ilt_line) * ILT_MAX_LINES),
6330                                     M_BXE_ILT,
6331                                     (M_NOWAIT | M_ZERO))) == NULL) {
6332         rc = 1;
6333     }
6334
6335     return (rc);
6336 }
6337
6338 static void
6339 bxe_free_ilt_mem(struct bxe_softc *sc)
6340 {
6341     if (sc->ilt != NULL) {
6342         free(sc->ilt, M_BXE_ILT);
6343         sc->ilt = NULL;
6344     }
6345 }
6346
6347 static void
6348 bxe_free_ilt_lines_mem(struct bxe_softc *sc)
6349 {
6350     if (sc->ilt->lines != NULL) {
6351         free(sc->ilt->lines, M_BXE_ILT);
6352         sc->ilt->lines = NULL;
6353     }
6354 }
6355
6356 static void
6357 bxe_free_mem(struct bxe_softc *sc)
6358 {
6359     int i;
6360
6361 #if 0
6362     if (!CONFIGURE_NIC_MODE(sc)) {
6363         /* free searcher T2 table */
6364         bxe_dma_free(sc, &sc->t2);
6365     }
6366 #endif
6367
6368     for (i = 0; i < L2_ILT_LINES(sc); i++) {
6369         bxe_dma_free(sc, &sc->context[i].vcxt_dma);
6370         sc->context[i].vcxt = NULL;
6371         sc->context[i].size = 0;
6372     }
6373
6374     ecore_ilt_mem_op(sc, ILT_MEMOP_FREE);
6375
6376     bxe_free_ilt_lines_mem(sc);
6377
6378 #if 0
6379     bxe_iov_free_mem(sc);
6380 #endif
6381 }
6382
6383 static int
6384 bxe_alloc_mem(struct bxe_softc *sc)
6385 {
6386     int context_size;
6387     int allocated;
6388     int i;
6389
6390 #if 0
6391     if (!CONFIGURE_NIC_MODE(sc)) {
6392         /* allocate searcher T2 table */
6393         if (bxe_dma_alloc(sc, SRC_T2_SZ,
6394                           &sc->t2, "searcher t2 table") != 0) {
6395             return (-1);
6396         }
6397     }
6398 #endif
6399
6400     /*
6401      * Allocate memory for CDU context:
6402      * This memory is allocated separately and not in the generic ILT
6403      * functions because CDU differs in few aspects:
6404      * 1. There can be multiple entities allocating memory for context -
6405      * regular L2, CNIC, and SRIOV drivers. Each separately controls
6406      * its own ILT lines.
6407      * 2. Since CDU page-size is not a single 4KB page (which is the case
6408      * for the other ILT clients), to be efficient we want to support
6409      * allocation of sub-page-size in the last entry.
6410      * 3. Context pointers are used by the driver to pass to FW / update
6411      * the context (for the other ILT clients the pointers are used just to
6412      * free the memory during unload).
6413      */
6414     context_size = (sizeof(union cdu_context) * BXE_L2_CID_COUNT(sc));
6415     for (i = 0, allocated = 0; allocated < context_size; i++) {
6416         sc->context[i].size = min(CDU_ILT_PAGE_SZ,
6417                                   (context_size - allocated));
6418
6419         if (bxe_dma_alloc(sc, sc->context[i].size,
6420                           &sc->context[i].vcxt_dma,
6421                           "cdu context") != 0) {
6422             bxe_free_mem(sc);
6423             return (-1);
6424         }
6425
6426         sc->context[i].vcxt =
6427             (union cdu_context *)sc->context[i].vcxt_dma.vaddr;
6428
6429         allocated += sc->context[i].size;
6430     }
6431
6432     bxe_alloc_ilt_lines_mem(sc);
6433
6434     BLOGD(sc, DBG_LOAD, "ilt=%p start_line=%u lines=%p\n",
6435           sc->ilt, sc->ilt->start_line, sc->ilt->lines);
6436     {
6437         for (i = 0; i < 4; i++) {
6438             BLOGD(sc, DBG_LOAD,
6439                   "c%d page_size=%u start=%u end=%u num=%u flags=0x%x\n",
6440                   i,
6441                   sc->ilt->clients[i].page_size,
6442                   sc->ilt->clients[i].start,
6443                   sc->ilt->clients[i].end,
6444                   sc->ilt->clients[i].client_num,
6445                   sc->ilt->clients[i].flags);
6446         }
6447     }
6448     if (ecore_ilt_mem_op(sc, ILT_MEMOP_ALLOC)) {
6449         BLOGE(sc, "ecore_ilt_mem_op ILT_MEMOP_ALLOC failed\n");
6450         bxe_free_mem(sc);
6451         return (-1);
6452     }
6453
6454 #if 0
6455     if (bxe_iov_alloc_mem(sc)) {
6456         BLOGE(sc, "Failed to allocate memory for SRIOV\n");
6457         bxe_free_mem(sc);
6458         return (-1);
6459     }
6460 #endif
6461
6462     return (0);
6463 }
6464
6465 static void
6466 bxe_free_rx_bd_chain(struct bxe_fastpath *fp)
6467 {
6468     struct bxe_softc *sc;
6469     int i;
6470
6471     sc = fp->sc;
6472
6473     if (fp->rx_mbuf_tag == NULL) {
6474         return;
6475     }
6476
6477     /* free all mbufs and unload all maps */
6478     for (i = 0; i < RX_BD_TOTAL; i++) {
6479         if (fp->rx_mbuf_chain[i].m_map != NULL) {
6480             bus_dmamap_sync(fp->rx_mbuf_tag,
6481                             fp->rx_mbuf_chain[i].m_map,
6482                             BUS_DMASYNC_POSTREAD);
6483             bus_dmamap_unload(fp->rx_mbuf_tag,
6484                               fp->rx_mbuf_chain[i].m_map);
6485         }
6486
6487         if (fp->rx_mbuf_chain[i].m != NULL) {
6488             m_freem(fp->rx_mbuf_chain[i].m);
6489             fp->rx_mbuf_chain[i].m = NULL;
6490             fp->eth_q_stats.mbuf_alloc_rx--;
6491         }
6492     }
6493 }
6494
6495 static void
6496 bxe_free_tpa_pool(struct bxe_fastpath *fp)
6497 {
6498     struct bxe_softc *sc;
6499     int i, max_agg_queues;
6500
6501     sc = fp->sc;
6502
6503     if (fp->rx_mbuf_tag == NULL) {
6504         return;
6505     }
6506
6507     max_agg_queues = MAX_AGG_QS(sc);
6508
6509     /* release all mbufs and unload all DMA maps in the TPA pool */
6510     for (i = 0; i < max_agg_queues; i++) {
6511         if (fp->rx_tpa_info[i].bd.m_map != NULL) {
6512             bus_dmamap_sync(fp->rx_mbuf_tag,
6513                             fp->rx_tpa_info[i].bd.m_map,
6514                             BUS_DMASYNC_POSTREAD);
6515             bus_dmamap_unload(fp->rx_mbuf_tag,
6516                               fp->rx_tpa_info[i].bd.m_map);
6517         }
6518
6519         if (fp->rx_tpa_info[i].bd.m != NULL) {
6520             m_freem(fp->rx_tpa_info[i].bd.m);
6521             fp->rx_tpa_info[i].bd.m = NULL;
6522             fp->eth_q_stats.mbuf_alloc_tpa--;
6523         }
6524     }
6525 }
6526
6527 static void
6528 bxe_free_sge_chain(struct bxe_fastpath *fp)
6529 {
6530     struct bxe_softc *sc;
6531     int i;
6532
6533     sc = fp->sc;
6534
6535     if (fp->rx_sge_mbuf_tag == NULL) {
6536         return;
6537     }
6538
6539     /* rree all mbufs and unload all maps */
6540     for (i = 0; i < RX_SGE_TOTAL; i++) {
6541         if (fp->rx_sge_mbuf_chain[i].m_map != NULL) {
6542             bus_dmamap_sync(fp->rx_sge_mbuf_tag,
6543                             fp->rx_sge_mbuf_chain[i].m_map,
6544                             BUS_DMASYNC_POSTREAD);
6545             bus_dmamap_unload(fp->rx_sge_mbuf_tag,
6546                               fp->rx_sge_mbuf_chain[i].m_map);
6547         }
6548
6549         if (fp->rx_sge_mbuf_chain[i].m != NULL) {
6550             m_freem(fp->rx_sge_mbuf_chain[i].m);
6551             fp->rx_sge_mbuf_chain[i].m = NULL;
6552             fp->eth_q_stats.mbuf_alloc_sge--;
6553         }
6554     }
6555 }
6556
6557 static void
6558 bxe_free_fp_buffers(struct bxe_softc *sc)
6559 {
6560     struct bxe_fastpath *fp;
6561     int i;
6562
6563     for (i = 0; i < sc->num_queues; i++) {
6564         fp = &sc->fp[i];
6565
6566 #if __FreeBSD_version >= 800000
6567         if (fp->tx_br != NULL) {
6568             struct mbuf *m;
6569             /* just in case bxe_mq_flush() wasn't called */
6570             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6571                 m_freem(m);
6572             }
6573             buf_ring_free(fp->tx_br, M_DEVBUF);
6574             fp->tx_br = NULL;
6575         }
6576 #endif
6577
6578         /* free all RX buffers */
6579         bxe_free_rx_bd_chain(fp);
6580         bxe_free_tpa_pool(fp);
6581         bxe_free_sge_chain(fp);
6582
6583         if (fp->eth_q_stats.mbuf_alloc_rx != 0) {
6584             BLOGE(sc, "failed to claim all rx mbufs (%d left)\n",
6585                   fp->eth_q_stats.mbuf_alloc_rx);
6586         }
6587
6588         if (fp->eth_q_stats.mbuf_alloc_sge != 0) {
6589             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6590                   fp->eth_q_stats.mbuf_alloc_sge);
6591         }
6592
6593         if (fp->eth_q_stats.mbuf_alloc_tpa != 0) {
6594             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6595                   fp->eth_q_stats.mbuf_alloc_tpa);
6596         }
6597
6598         if (fp->eth_q_stats.mbuf_alloc_tx != 0) {
6599             BLOGE(sc, "failed to release tx mbufs (%d left)\n",
6600                   fp->eth_q_stats.mbuf_alloc_tx);
6601         }
6602
6603         /* XXX verify all mbufs were reclaimed */
6604
6605         if (mtx_initialized(&fp->tx_mtx)) {
6606             mtx_destroy(&fp->tx_mtx);
6607         }
6608
6609         if (mtx_initialized(&fp->rx_mtx)) {
6610             mtx_destroy(&fp->rx_mtx);
6611         }
6612     }
6613 }
6614
6615 static int
6616 bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
6617                      uint16_t            prev_index,
6618                      uint16_t            index)
6619 {
6620     struct bxe_sw_rx_bd *rx_buf;
6621     struct eth_rx_bd *rx_bd;
6622     bus_dma_segment_t segs[1];
6623     bus_dmamap_t map;
6624     struct mbuf *m;
6625     int nsegs, rc;
6626
6627     rc = 0;
6628
6629     /* allocate the new RX BD mbuf */
6630     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6631     if (__predict_false(m == NULL)) {
6632         fp->eth_q_stats.mbuf_rx_bd_alloc_failed++;
6633         return (ENOBUFS);
6634     }
6635
6636     fp->eth_q_stats.mbuf_alloc_rx++;
6637
6638     /* initialize the mbuf buffer length */
6639     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6640
6641     /* map the mbuf into non-paged pool */
6642     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6643                                  fp->rx_mbuf_spare_map,
6644                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6645     if (__predict_false(rc != 0)) {
6646         fp->eth_q_stats.mbuf_rx_bd_mapping_failed++;
6647         m_freem(m);
6648         fp->eth_q_stats.mbuf_alloc_rx--;
6649         return (rc);
6650     }
6651
6652     /* all mbufs must map to a single segment */
6653     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6654
6655     /* release any existing RX BD mbuf mappings */
6656
6657     if (prev_index != index) {
6658         rx_buf = &fp->rx_mbuf_chain[prev_index];
6659
6660         if (rx_buf->m_map != NULL) {
6661             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6662                             BUS_DMASYNC_POSTREAD);
6663             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6664         }
6665
6666         /*
6667          * We only get here from bxe_rxeof() when the maximum number
6668          * of rx buffers is less than RX_BD_USABLE. bxe_rxeof() already
6669          * holds the mbuf in the prev_index so it's OK to NULL it out
6670          * here without concern of a memory leak.
6671          */
6672         fp->rx_mbuf_chain[prev_index].m = NULL;
6673     }
6674
6675     rx_buf = &fp->rx_mbuf_chain[index];
6676
6677     if (rx_buf->m_map != NULL) {
6678         bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6679                         BUS_DMASYNC_POSTREAD);
6680         bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6681     }
6682
6683     /* save the mbuf and mapping info for a future packet */
6684     map = (prev_index != index) ?
6685               fp->rx_mbuf_chain[prev_index].m_map : rx_buf->m_map;
6686     rx_buf->m_map = fp->rx_mbuf_spare_map;
6687     fp->rx_mbuf_spare_map = map;
6688     bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6689                     BUS_DMASYNC_PREREAD);
6690     rx_buf->m = m;
6691
6692     rx_bd = &fp->rx_chain[index];
6693     rx_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6694     rx_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6695
6696     return (rc);
6697 }
6698
6699 static int
6700 bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
6701                       int                 queue)
6702 {
6703     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
6704     bus_dma_segment_t segs[1];
6705     bus_dmamap_t map;
6706     struct mbuf *m;
6707     int nsegs;
6708     int rc = 0;
6709
6710     /* allocate the new TPA mbuf */
6711     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6712     if (__predict_false(m == NULL)) {
6713         fp->eth_q_stats.mbuf_rx_tpa_alloc_failed++;
6714         return (ENOBUFS);
6715     }
6716
6717     fp->eth_q_stats.mbuf_alloc_tpa++;
6718
6719     /* initialize the mbuf buffer length */
6720     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6721
6722     /* map the mbuf into non-paged pool */
6723     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6724                                  fp->rx_tpa_info_mbuf_spare_map,
6725                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6726     if (__predict_false(rc != 0)) {
6727         fp->eth_q_stats.mbuf_rx_tpa_mapping_failed++;
6728         m_free(m);
6729         fp->eth_q_stats.mbuf_alloc_tpa--;
6730         return (rc);
6731     }
6732
6733     /* all mbufs must map to a single segment */
6734     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6735
6736     /* release any existing TPA mbuf mapping */
6737     if (tpa_info->bd.m_map != NULL) {
6738         bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6739                         BUS_DMASYNC_POSTREAD);
6740         bus_dmamap_unload(fp->rx_mbuf_tag, tpa_info->bd.m_map);
6741     }
6742
6743     /* save the mbuf and mapping info for the TPA mbuf */
6744     map = tpa_info->bd.m_map;
6745     tpa_info->bd.m_map = fp->rx_tpa_info_mbuf_spare_map;
6746     fp->rx_tpa_info_mbuf_spare_map = map;
6747     bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6748                     BUS_DMASYNC_PREREAD);
6749     tpa_info->bd.m = m;
6750     tpa_info->seg = segs[0];
6751
6752     return (rc);
6753 }
6754
6755 /*
6756  * Allocate an mbuf and assign it to the receive scatter gather chain. The
6757  * caller must take care to save a copy of the existing mbuf in the SG mbuf
6758  * chain.
6759  */
6760 static int
6761 bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
6762                       uint16_t            index)
6763 {
6764     struct bxe_sw_rx_bd *sge_buf;
6765     struct eth_rx_sge *sge;
6766     bus_dma_segment_t segs[1];
6767     bus_dmamap_t map;
6768     struct mbuf *m;
6769     int nsegs;
6770     int rc = 0;
6771
6772     /* allocate a new SGE mbuf */
6773     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, SGE_PAGE_SIZE);
6774     if (__predict_false(m == NULL)) {
6775         fp->eth_q_stats.mbuf_rx_sge_alloc_failed++;
6776         return (ENOMEM);
6777     }
6778
6779     fp->eth_q_stats.mbuf_alloc_sge++;
6780
6781     /* initialize the mbuf buffer length */
6782     m->m_pkthdr.len = m->m_len = SGE_PAGE_SIZE;
6783
6784     /* map the SGE mbuf into non-paged pool */
6785     rc = bus_dmamap_load_mbuf_sg(fp->rx_sge_mbuf_tag,
6786                                  fp->rx_sge_mbuf_spare_map,
6787                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6788     if (__predict_false(rc != 0)) {
6789         fp->eth_q_stats.mbuf_rx_sge_mapping_failed++;
6790         m_freem(m);
6791         fp->eth_q_stats.mbuf_alloc_sge--;
6792         return (rc);
6793     }
6794
6795     /* all mbufs must map to a single segment */
6796     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6797
6798     sge_buf = &fp->rx_sge_mbuf_chain[index];
6799
6800     /* release any existing SGE mbuf mapping */
6801     if (sge_buf->m_map != NULL) {
6802         bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6803                         BUS_DMASYNC_POSTREAD);
6804         bus_dmamap_unload(fp->rx_sge_mbuf_tag, sge_buf->m_map);
6805     }
6806
6807     /* save the mbuf and mapping info for a future packet */
6808     map = sge_buf->m_map;
6809     sge_buf->m_map = fp->rx_sge_mbuf_spare_map;
6810     fp->rx_sge_mbuf_spare_map = map;
6811     bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6812                     BUS_DMASYNC_PREREAD);
6813     sge_buf->m = m;
6814
6815     sge = &fp->rx_sge_chain[index];
6816     sge->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6817     sge->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6818
6819     return (rc);
6820 }
6821
6822 static __noinline int
6823 bxe_alloc_fp_buffers(struct bxe_softc *sc)
6824 {
6825     struct bxe_fastpath *fp;
6826     int i, j, rc = 0;
6827     int ring_prod, cqe_ring_prod;
6828     int max_agg_queues;
6829
6830     for (i = 0; i < sc->num_queues; i++) {
6831         fp = &sc->fp[i];
6832
6833 #if __FreeBSD_version >= 800000
6834         fp->tx_br = buf_ring_alloc(BXE_BR_SIZE, M_DEVBUF,
6835                                    M_DONTWAIT, &fp->tx_mtx);
6836         if (fp->tx_br == NULL) {
6837             BLOGE(sc, "buf_ring alloc fail for fp[%02d]\n", i);
6838             goto bxe_alloc_fp_buffers_error;
6839         }
6840 #endif
6841
6842         ring_prod = cqe_ring_prod = 0;
6843         fp->rx_bd_cons = 0;
6844         fp->rx_cq_cons = 0;
6845
6846         /* allocate buffers for the RX BDs in RX BD chain */
6847         for (j = 0; j < sc->max_rx_bufs; j++) {
6848             rc = bxe_alloc_rx_bd_mbuf(fp, ring_prod, ring_prod);
6849             if (rc != 0) {
6850                 BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
6851                       i, rc);
6852                 goto bxe_alloc_fp_buffers_error;
6853             }
6854
6855             ring_prod     = RX_BD_NEXT(ring_prod);
6856             cqe_ring_prod = RCQ_NEXT(cqe_ring_prod);
6857         }
6858
6859         fp->rx_bd_prod = ring_prod;
6860         fp->rx_cq_prod = cqe_ring_prod;
6861         fp->eth_q_stats.rx_calls = fp->eth_q_stats.rx_pkts = 0;
6862
6863         if (sc->ifnet->if_capenable & IFCAP_LRO) {
6864             max_agg_queues = MAX_AGG_QS(sc);
6865
6866             fp->tpa_enable = TRUE;
6867
6868             /* fill the TPA pool */
6869             for (j = 0; j < max_agg_queues; j++) {
6870                 rc = bxe_alloc_rx_tpa_mbuf(fp, j);
6871                 if (rc != 0) {
6872                     BLOGE(sc, "mbuf alloc fail for fp[%02d] TPA queue %d\n",
6873                           i, j);
6874                     fp->tpa_enable = FALSE;
6875                     goto bxe_alloc_fp_buffers_error;
6876                 }
6877
6878                 fp->rx_tpa_info[j].state = BXE_TPA_STATE_STOP;
6879             }
6880
6881             if (fp->tpa_enable) {
6882                 /* fill the RX SGE chain */
6883                 ring_prod = 0;
6884                 for (j = 0; j < RX_SGE_USABLE; j++) {
6885                     rc = bxe_alloc_rx_sge_mbuf(fp, ring_prod);
6886                     if (rc != 0) {
6887                         BLOGE(sc, "mbuf alloc fail for fp[%02d] SGE %d\n",
6888                               i, ring_prod);
6889                         fp->tpa_enable = FALSE;
6890                         ring_prod = 0;
6891                         goto bxe_alloc_fp_buffers_error;
6892                     }
6893
6894                     ring_prod = RX_SGE_NEXT(ring_prod);
6895                 }
6896
6897                 fp->rx_sge_prod = ring_prod;
6898             }
6899         }
6900     }
6901
6902     return (0);
6903
6904 bxe_alloc_fp_buffers_error:
6905
6906     /* unwind what was already allocated */
6907     bxe_free_rx_bd_chain(fp);
6908     bxe_free_tpa_pool(fp);
6909     bxe_free_sge_chain(fp);
6910
6911     return (ENOBUFS);
6912 }
6913
6914 static void
6915 bxe_free_fw_stats_mem(struct bxe_softc *sc)
6916 {
6917     bxe_dma_free(sc, &sc->fw_stats_dma);
6918
6919     sc->fw_stats_num = 0;
6920
6921     sc->fw_stats_req_size = 0;
6922     sc->fw_stats_req = NULL;
6923     sc->fw_stats_req_mapping = 0;
6924
6925     sc->fw_stats_data_size = 0;
6926     sc->fw_stats_data = NULL;
6927     sc->fw_stats_data_mapping = 0;
6928 }
6929
6930 static int
6931 bxe_alloc_fw_stats_mem(struct bxe_softc *sc)
6932 {
6933     uint8_t num_queue_stats;
6934     int num_groups;
6935
6936     /* number of queues for statistics is number of eth queues */
6937     num_queue_stats = BXE_NUM_ETH_QUEUES(sc);
6938
6939     /*
6940      * Total number of FW statistics requests =
6941      *   1 for port stats + 1 for PF stats + num of queues
6942      */
6943     sc->fw_stats_num = (2 + num_queue_stats);
6944
6945     /*
6946      * Request is built from stats_query_header and an array of
6947      * stats_query_cmd_group each of which contains STATS_QUERY_CMD_COUNT
6948      * rules. The real number or requests is configured in the
6949      * stats_query_header.
6950      */
6951     num_groups =
6952         ((sc->fw_stats_num / STATS_QUERY_CMD_COUNT) +
6953          ((sc->fw_stats_num % STATS_QUERY_CMD_COUNT) ? 1 : 0));
6954
6955     BLOGD(sc, DBG_LOAD, "stats fw_stats_num %d num_groups %d\n",
6956           sc->fw_stats_num, num_groups);
6957
6958     sc->fw_stats_req_size =
6959         (sizeof(struct stats_query_header) +
6960          (num_groups * sizeof(struct stats_query_cmd_group)));
6961
6962     /*
6963      * Data for statistics requests + stats_counter.
6964      * stats_counter holds per-STORM counters that are incremented when
6965      * STORM has finished with the current request. Memory for FCoE
6966      * offloaded statistics are counted anyway, even if they will not be sent.
6967      * VF stats are not accounted for here as the data of VF stats is stored
6968      * in memory allocated by the VF, not here.
6969      */
6970     sc->fw_stats_data_size =
6971         (sizeof(struct stats_counter) +
6972          sizeof(struct per_port_stats) +
6973          sizeof(struct per_pf_stats) +
6974          /* sizeof(struct fcoe_statistics_params) + */
6975          (sizeof(struct per_queue_stats) * num_queue_stats));
6976
6977     if (bxe_dma_alloc(sc, (sc->fw_stats_req_size + sc->fw_stats_data_size),
6978                       &sc->fw_stats_dma, "fw stats") != 0) {
6979         bxe_free_fw_stats_mem(sc);
6980         return (-1);
6981     }
6982
6983     /* set up the shortcuts */
6984
6985     sc->fw_stats_req =
6986         (struct bxe_fw_stats_req *)sc->fw_stats_dma.vaddr;
6987     sc->fw_stats_req_mapping = sc->fw_stats_dma.paddr;
6988
6989     sc->fw_stats_data =
6990         (struct bxe_fw_stats_data *)((uint8_t *)sc->fw_stats_dma.vaddr +
6991                                      sc->fw_stats_req_size);
6992     sc->fw_stats_data_mapping = (sc->fw_stats_dma.paddr +
6993                                  sc->fw_stats_req_size);
6994
6995     BLOGD(sc, DBG_LOAD, "statistics request base address set to %#jx\n",
6996           (uintmax_t)sc->fw_stats_req_mapping);
6997
6998     BLOGD(sc, DBG_LOAD, "statistics data base address set to %#jx\n",
6999           (uintmax_t)sc->fw_stats_data_mapping);
7000
7001     return (0);
7002 }
7003
7004 /*
7005  * Bits map:
7006  * 0-7  - Engine0 load counter.
7007  * 8-15 - Engine1 load counter.
7008  * 16   - Engine0 RESET_IN_PROGRESS bit.
7009  * 17   - Engine1 RESET_IN_PROGRESS bit.
7010  * 18   - Engine0 ONE_IS_LOADED. Set when there is at least one active
7011  *        function on the engine
7012  * 19   - Engine1 ONE_IS_LOADED.
7013  * 20   - Chip reset flow bit. When set none-leader must wait for both engines
7014  *        leader to complete (check for both RESET_IN_PROGRESS bits and not
7015  *        for just the one belonging to its engine).
7016  */
7017 #define BXE_RECOVERY_GLOB_REG     MISC_REG_GENERIC_POR_1
7018 #define BXE_PATH0_LOAD_CNT_MASK   0x000000ff
7019 #define BXE_PATH0_LOAD_CNT_SHIFT  0
7020 #define BXE_PATH1_LOAD_CNT_MASK   0x0000ff00
7021 #define BXE_PATH1_LOAD_CNT_SHIFT  8
7022 #define BXE_PATH0_RST_IN_PROG_BIT 0x00010000
7023 #define BXE_PATH1_RST_IN_PROG_BIT 0x00020000
7024 #define BXE_GLOBAL_RESET_BIT      0x00040000
7025
7026 /* set the GLOBAL_RESET bit, should be run under rtnl lock */
7027 static void
7028 bxe_set_reset_global(struct bxe_softc *sc)
7029 {
7030     uint32_t val;
7031     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7032     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7033     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val | BXE_GLOBAL_RESET_BIT);
7034     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7035 }
7036
7037 /* clear the GLOBAL_RESET bit, should be run under rtnl lock */
7038 static void
7039 bxe_clear_reset_global(struct bxe_softc *sc)
7040 {
7041     uint32_t val;
7042     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7043     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7044     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val & (~BXE_GLOBAL_RESET_BIT));
7045     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7046 }
7047
7048 /* checks the GLOBAL_RESET bit, should be run under rtnl lock */
7049 static uint8_t
7050 bxe_reset_is_global(struct bxe_softc *sc)
7051 {
7052     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7053     BLOGD(sc, DBG_LOAD, "GLOB_REG=0x%08x\n", val);
7054     return (val & BXE_GLOBAL_RESET_BIT) ? TRUE : FALSE;
7055 }
7056
7057 /* clear RESET_IN_PROGRESS bit for the engine, should be run under rtnl lock */
7058 static void
7059 bxe_set_reset_done(struct bxe_softc *sc)
7060 {
7061     uint32_t val;
7062     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7063                                  BXE_PATH0_RST_IN_PROG_BIT;
7064
7065     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7066
7067     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7068     /* Clear the bit */
7069     val &= ~bit;
7070     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7071
7072     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7073 }
7074
7075 /* set RESET_IN_PROGRESS for the engine, should be run under rtnl lock */
7076 static void
7077 bxe_set_reset_in_progress(struct bxe_softc *sc)
7078 {
7079     uint32_t val;
7080     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7081                                  BXE_PATH0_RST_IN_PROG_BIT;
7082
7083     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7084
7085     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7086     /* Set the bit */
7087     val |= bit;
7088     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7089
7090     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7091 }
7092
7093 /* check RESET_IN_PROGRESS bit for an engine, should be run under rtnl lock */
7094 static uint8_t
7095 bxe_reset_is_done(struct bxe_softc *sc,
7096                   int              engine)
7097 {
7098     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7099     uint32_t bit = engine ? BXE_PATH1_RST_IN_PROG_BIT :
7100                             BXE_PATH0_RST_IN_PROG_BIT;
7101
7102     /* return false if bit is set */
7103     return (val & bit) ? FALSE : TRUE;
7104 }
7105
7106 /* get the load status for an engine, should be run under rtnl lock */
7107 static uint8_t
7108 bxe_get_load_status(struct bxe_softc *sc,
7109                     int              engine)
7110 {
7111     uint32_t mask = engine ? BXE_PATH1_LOAD_CNT_MASK :
7112                              BXE_PATH0_LOAD_CNT_MASK;
7113     uint32_t shift = engine ? BXE_PATH1_LOAD_CNT_SHIFT :
7114                               BXE_PATH0_LOAD_CNT_SHIFT;
7115     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7116
7117     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7118
7119     val = ((val & mask) >> shift);
7120
7121     BLOGD(sc, DBG_LOAD, "Load mask engine %d = 0x%08x\n", engine, val);
7122
7123     return (val != 0);
7124 }
7125
7126 /* set pf load mark */
7127 /* XXX needs to be under rtnl lock */
7128 static void
7129 bxe_set_pf_load(struct bxe_softc *sc)
7130 {
7131     uint32_t val;
7132     uint32_t val1;
7133     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7134                                   BXE_PATH0_LOAD_CNT_MASK;
7135     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7136                                    BXE_PATH0_LOAD_CNT_SHIFT;
7137
7138     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7139
7140     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7141     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7142
7143     /* get the current counter value */
7144     val1 = ((val & mask) >> shift);
7145
7146     /* set bit of this PF */
7147     val1 |= (1 << SC_ABS_FUNC(sc));
7148
7149     /* clear the old value */
7150     val &= ~mask;
7151
7152     /* set the new one */
7153     val |= ((val1 << shift) & mask);
7154
7155     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7156
7157     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7158 }
7159
7160 /* clear pf load mark */
7161 /* XXX needs to be under rtnl lock */
7162 static uint8_t
7163 bxe_clear_pf_load(struct bxe_softc *sc)
7164 {
7165     uint32_t val1, val;
7166     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7167                                   BXE_PATH0_LOAD_CNT_MASK;
7168     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7169                                    BXE_PATH0_LOAD_CNT_SHIFT;
7170
7171     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7172     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7173     BLOGD(sc, DBG_LOAD, "Old GEN_REG_VAL=0x%08x\n", val);
7174
7175     /* get the current counter value */
7176     val1 = (val & mask) >> shift;
7177
7178     /* clear bit of that PF */
7179     val1 &= ~(1 << SC_ABS_FUNC(sc));
7180
7181     /* clear the old value */
7182     val &= ~mask;
7183
7184     /* set the new one */
7185     val |= ((val1 << shift) & mask);
7186
7187     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7188     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7189     return (val1 != 0);
7190 }
7191
7192 /* send load requrest to mcp and analyze response */
7193 static int
7194 bxe_nic_load_request(struct bxe_softc *sc,
7195                      uint32_t         *load_code)
7196 {
7197     /* init fw_seq */
7198     sc->fw_seq =
7199         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
7200          DRV_MSG_SEQ_NUMBER_MASK);
7201
7202     BLOGD(sc, DBG_LOAD, "initial fw_seq 0x%04x\n", sc->fw_seq);
7203
7204     /* get the current FW pulse sequence */
7205     sc->fw_drv_pulse_wr_seq =
7206         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb) &
7207          DRV_PULSE_SEQ_MASK);
7208
7209     BLOGD(sc, DBG_LOAD, "initial drv_pulse 0x%04x\n",
7210           sc->fw_drv_pulse_wr_seq);
7211
7212     /* load request */
7213     (*load_code) = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
7214                                   DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
7215
7216     /* if the MCP fails to respond we must abort */
7217     if (!(*load_code)) {
7218         BLOGE(sc, "MCP response failure!\n");
7219         return (-1);
7220     }
7221
7222     /* if MCP refused then must abort */
7223     if ((*load_code) == FW_MSG_CODE_DRV_LOAD_REFUSED) {
7224         BLOGE(sc, "MCP refused load request\n");
7225         return (-1);
7226     }
7227
7228     return (0);
7229 }
7230
7231 /*
7232  * Check whether another PF has already loaded FW to chip. In virtualized
7233  * environments a pf from anoth VM may have already initialized the device
7234  * including loading FW.
7235  */
7236 static int
7237 bxe_nic_load_analyze_req(struct bxe_softc *sc,
7238                          uint32_t         load_code)
7239 {
7240     uint32_t my_fw, loaded_fw;
7241
7242     /* is another pf loaded on this engine? */
7243     if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
7244         (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
7245         /* build my FW version dword */
7246         my_fw = (BCM_5710_FW_MAJOR_VERSION +
7247                  (BCM_5710_FW_MINOR_VERSION << 8 ) +
7248                  (BCM_5710_FW_REVISION_VERSION << 16) +
7249                  (BCM_5710_FW_ENGINEERING_VERSION << 24));
7250
7251         /* read loaded FW from chip */
7252         loaded_fw = REG_RD(sc, XSEM_REG_PRAM);
7253         BLOGD(sc, DBG_LOAD, "loaded FW 0x%08x / my FW 0x%08x\n",
7254               loaded_fw, my_fw);
7255
7256         /* abort nic load if version mismatch */
7257         if (my_fw != loaded_fw) {
7258             BLOGE(sc, "FW 0x%08x already loaded (mine is 0x%08x)",
7259                   loaded_fw, my_fw);
7260             return (-1);
7261         }
7262     }
7263
7264     return (0);
7265 }
7266
7267 /* mark PMF if applicable */
7268 static void
7269 bxe_nic_load_pmf(struct bxe_softc *sc,
7270                  uint32_t         load_code)
7271 {
7272     uint32_t ncsi_oem_data_addr;
7273
7274     if ((load_code == FW_MSG_CODE_DRV_LOAD_COMMON) ||
7275         (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) ||
7276         (load_code == FW_MSG_CODE_DRV_LOAD_PORT)) {
7277         /*
7278          * Barrier here for ordering between the writing to sc->port.pmf here
7279          * and reading it from the periodic task.
7280          */
7281         sc->port.pmf = 1;
7282         mb();
7283     } else {
7284         sc->port.pmf = 0;
7285     }
7286
7287     BLOGD(sc, DBG_LOAD, "pmf %d\n", sc->port.pmf);
7288
7289     /* XXX needed? */
7290     if (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) {
7291         if (SHMEM2_HAS(sc, ncsi_oem_data_addr)) {
7292             ncsi_oem_data_addr = SHMEM2_RD(sc, ncsi_oem_data_addr);
7293             if (ncsi_oem_data_addr) {
7294                 REG_WR(sc,
7295                        (ncsi_oem_data_addr +
7296                         offsetof(struct glob_ncsi_oem_data, driver_version)),
7297                        0);
7298             }
7299         }
7300     }
7301 }
7302
7303 static void
7304 bxe_read_mf_cfg(struct bxe_softc *sc)
7305 {
7306     int n = (CHIP_IS_MODE_4_PORT(sc) ? 2 : 1);
7307     int abs_func;
7308     int vn;
7309
7310     if (BXE_NOMCP(sc)) {
7311         return; /* what should be the default bvalue in this case */
7312     }
7313
7314     /*
7315      * The formula for computing the absolute function number is...
7316      * For 2 port configuration (4 functions per port):
7317      *   abs_func = 2 * vn + SC_PORT + SC_PATH
7318      * For 4 port configuration (2 functions per port):
7319      *   abs_func = 4 * vn + 2 * SC_PORT + SC_PATH
7320      */
7321     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
7322         abs_func = (n * (2 * vn + SC_PORT(sc)) + SC_PATH(sc));
7323         if (abs_func >= E1H_FUNC_MAX) {
7324             break;
7325         }
7326         sc->devinfo.mf_info.mf_config[vn] =
7327             MFCFG_RD(sc, func_mf_config[abs_func].config);
7328     }
7329
7330     if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] &
7331         FUNC_MF_CFG_FUNC_DISABLED) {
7332         BLOGD(sc, DBG_LOAD, "mf_cfg function disabled\n");
7333         sc->flags |= BXE_MF_FUNC_DIS;
7334     } else {
7335         BLOGD(sc, DBG_LOAD, "mf_cfg function enabled\n");
7336         sc->flags &= ~BXE_MF_FUNC_DIS;
7337     }
7338 }
7339
7340 /* acquire split MCP access lock register */
7341 static int bxe_acquire_alr(struct bxe_softc *sc)
7342 {
7343     uint32_t j, val;
7344
7345     for (j = 0; j < 1000; j++) {
7346         val = (1UL << 31);
7347         REG_WR(sc, GRCBASE_MCP + 0x9c, val);
7348         val = REG_RD(sc, GRCBASE_MCP + 0x9c);
7349         if (val & (1L << 31))
7350             break;
7351
7352         DELAY(5000);
7353     }
7354
7355     if (!(val & (1L << 31))) {
7356         BLOGE(sc, "Cannot acquire MCP access lock register\n");
7357         return (-1);
7358     }
7359
7360     return (0);
7361 }
7362
7363 /* release split MCP access lock register */
7364 static void bxe_release_alr(struct bxe_softc *sc)
7365 {
7366     REG_WR(sc, GRCBASE_MCP + 0x9c, 0);
7367 }
7368
7369 static void
7370 bxe_fan_failure(struct bxe_softc *sc)
7371 {
7372     int port = SC_PORT(sc);
7373     uint32_t ext_phy_config;
7374
7375     /* mark the failure */
7376     ext_phy_config =
7377         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
7378
7379     ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
7380     ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
7381     SHMEM_WR(sc, dev_info.port_hw_config[port].external_phy_config,
7382              ext_phy_config);
7383
7384     /* log the failure */
7385     BLOGW(sc, "Fan Failure has caused the driver to shutdown "
7386               "the card to prevent permanent damage. "
7387               "Please contact OEM Support for assistance\n");
7388
7389     /* XXX */
7390 #if 1
7391     bxe_panic(sc, ("Schedule task to handle fan failure\n"));
7392 #else
7393     /*
7394      * Schedule device reset (unload)
7395      * This is due to some boards consuming sufficient power when driver is
7396      * up to overheat if fan fails.
7397      */
7398     bxe_set_bit(BXE_SP_RTNL_FAN_FAILURE, &sc->sp_rtnl_state);
7399     schedule_delayed_work(&sc->sp_rtnl_task, 0);
7400 #endif
7401 }
7402
7403 /* this function is called upon a link interrupt */
7404 static void
7405 bxe_link_attn(struct bxe_softc *sc)
7406 {
7407     uint32_t pause_enabled = 0;
7408     struct host_port_stats *pstats;
7409     int cmng_fns;
7410
7411     /* Make sure that we are synced with the current statistics */
7412     bxe_stats_handle(sc, STATS_EVENT_STOP);
7413
7414     elink_link_update(&sc->link_params, &sc->link_vars);
7415
7416     if (sc->link_vars.link_up) {
7417
7418         /* dropless flow control */
7419         if (!CHIP_IS_E1(sc) && sc->dropless_fc) {
7420             pause_enabled = 0;
7421
7422             if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
7423                 pause_enabled = 1;
7424             }
7425
7426             REG_WR(sc,
7427                    (BAR_USTRORM_INTMEM +
7428                     USTORM_ETH_PAUSE_ENABLED_OFFSET(SC_PORT(sc))),
7429                    pause_enabled);
7430         }
7431
7432         if (sc->link_vars.mac_type != ELINK_MAC_TYPE_EMAC) {
7433             pstats = BXE_SP(sc, port_stats);
7434             /* reset old mac stats */
7435             memset(&(pstats->mac_stx[0]), 0, sizeof(struct mac_stx));
7436         }
7437
7438         if (sc->state == BXE_STATE_OPEN) {
7439             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
7440         }
7441     }
7442
7443     if (sc->link_vars.link_up && sc->link_vars.line_speed) {
7444         cmng_fns = bxe_get_cmng_fns_mode(sc);
7445
7446         if (cmng_fns != CMNG_FNS_NONE) {
7447             bxe_cmng_fns_init(sc, FALSE, cmng_fns);
7448             storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7449         } else {
7450             /* rate shaping and fairness are disabled */
7451             BLOGD(sc, DBG_LOAD, "single function mode without fairness\n");
7452         }
7453     }
7454
7455     bxe_link_report_locked(sc);
7456
7457     if (IS_MF(sc)) {
7458         ; // XXX bxe_link_sync_notify(sc);
7459     }
7460 }
7461
7462 static void
7463 bxe_attn_int_asserted(struct bxe_softc *sc,
7464                       uint32_t         asserted)
7465 {
7466     int port = SC_PORT(sc);
7467     uint32_t aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
7468                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
7469     uint32_t nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
7470                                         NIG_REG_MASK_INTERRUPT_PORT0;
7471     uint32_t aeu_mask;
7472     uint32_t nig_mask = 0;
7473     uint32_t reg_addr;
7474     uint32_t igu_acked;
7475     uint32_t cnt;
7476
7477     if (sc->attn_state & asserted) {
7478         BLOGE(sc, "IGU ERROR attn=0x%08x\n", asserted);
7479     }
7480
7481     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7482
7483     aeu_mask = REG_RD(sc, aeu_addr);
7484
7485     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly asserted 0x%08x\n",
7486           aeu_mask, asserted);
7487
7488     aeu_mask &= ~(asserted & 0x3ff);
7489
7490     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
7491
7492     REG_WR(sc, aeu_addr, aeu_mask);
7493
7494     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7495
7496     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
7497     sc->attn_state |= asserted;
7498     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
7499
7500     if (asserted & ATTN_HARD_WIRED_MASK) {
7501         if (asserted & ATTN_NIG_FOR_FUNC) {
7502
7503             BXE_PHY_LOCK(sc);
7504
7505             /* save nig interrupt mask */
7506             nig_mask = REG_RD(sc, nig_int_mask_addr);
7507
7508             /* If nig_mask is not set, no need to call the update function */
7509             if (nig_mask) {
7510                 REG_WR(sc, nig_int_mask_addr, 0);
7511
7512                 bxe_link_attn(sc);
7513             }
7514
7515             /* handle unicore attn? */
7516         }
7517
7518         if (asserted & ATTN_SW_TIMER_4_FUNC) {
7519             BLOGD(sc, DBG_INTR, "ATTN_SW_TIMER_4_FUNC!\n");
7520         }
7521
7522         if (asserted & GPIO_2_FUNC) {
7523             BLOGD(sc, DBG_INTR, "GPIO_2_FUNC!\n");
7524         }
7525
7526         if (asserted & GPIO_3_FUNC) {
7527             BLOGD(sc, DBG_INTR, "GPIO_3_FUNC!\n");
7528         }
7529
7530         if (asserted & GPIO_4_FUNC) {
7531             BLOGD(sc, DBG_INTR, "GPIO_4_FUNC!\n");
7532         }
7533
7534         if (port == 0) {
7535             if (asserted & ATTN_GENERAL_ATTN_1) {
7536                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_1!\n");
7537                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
7538             }
7539             if (asserted & ATTN_GENERAL_ATTN_2) {
7540                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_2!\n");
7541                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
7542             }
7543             if (asserted & ATTN_GENERAL_ATTN_3) {
7544                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_3!\n");
7545                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
7546             }
7547         } else {
7548             if (asserted & ATTN_GENERAL_ATTN_4) {
7549                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_4!\n");
7550                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
7551             }
7552             if (asserted & ATTN_GENERAL_ATTN_5) {
7553                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_5!\n");
7554                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
7555             }
7556             if (asserted & ATTN_GENERAL_ATTN_6) {
7557                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_6!\n");
7558                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
7559             }
7560         }
7561     } /* hardwired */
7562
7563     if (sc->devinfo.int_block == INT_BLOCK_HC) {
7564         reg_addr = (HC_REG_COMMAND_REG + port*32 + COMMAND_REG_ATTN_BITS_SET);
7565     } else {
7566         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
7567     }
7568
7569     BLOGD(sc, DBG_INTR, "about to mask 0x%08x at %s addr 0x%08x\n",
7570           asserted,
7571           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
7572     REG_WR(sc, reg_addr, asserted);
7573
7574     /* now set back the mask */
7575     if (asserted & ATTN_NIG_FOR_FUNC) {
7576         /*
7577          * Verify that IGU ack through BAR was written before restoring
7578          * NIG mask. This loop should exit after 2-3 iterations max.
7579          */
7580         if (sc->devinfo.int_block != INT_BLOCK_HC) {
7581             cnt = 0;
7582
7583             do {
7584                 igu_acked = REG_RD(sc, IGU_REG_ATTENTION_ACK_BITS);
7585             } while (((igu_acked & ATTN_NIG_FOR_FUNC) == 0) &&
7586                      (++cnt < MAX_IGU_ATTN_ACK_TO));
7587
7588             if (!igu_acked) {
7589                 BLOGE(sc, "Failed to verify IGU ack on time\n");
7590             }
7591
7592             mb();
7593         }
7594
7595         REG_WR(sc, nig_int_mask_addr, nig_mask);
7596
7597         BXE_PHY_UNLOCK(sc);
7598     }
7599 }
7600
7601 static void
7602 bxe_print_next_block(struct bxe_softc *sc,
7603                      int              idx,
7604                      const char       *blk)
7605 {
7606     BLOGI(sc, "%s%s", idx ? ", " : "", blk);
7607 }
7608
7609 static int
7610 bxe_check_blocks_with_parity0(struct bxe_softc *sc,
7611                               uint32_t         sig,
7612                               int              par_num,
7613                               uint8_t          print)
7614 {
7615     uint32_t cur_bit = 0;
7616     int i = 0;
7617
7618     for (i = 0; sig; i++) {
7619         cur_bit = ((uint32_t)0x1 << i);
7620         if (sig & cur_bit) {
7621             switch (cur_bit) {
7622             case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
7623                 if (print)
7624                     bxe_print_next_block(sc, par_num++, "BRB");
7625                 break;
7626             case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
7627                 if (print)
7628                     bxe_print_next_block(sc, par_num++, "PARSER");
7629                 break;
7630             case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
7631                 if (print)
7632                     bxe_print_next_block(sc, par_num++, "TSDM");
7633                 break;
7634             case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
7635                 if (print)
7636                     bxe_print_next_block(sc, par_num++, "SEARCHER");
7637                 break;
7638             case AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR:
7639                 if (print)
7640                     bxe_print_next_block(sc, par_num++, "TCM");
7641                 break;
7642             case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
7643                 if (print)
7644                     bxe_print_next_block(sc, par_num++, "TSEMI");
7645                 break;
7646             case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
7647                 if (print)
7648                     bxe_print_next_block(sc, par_num++, "XPB");
7649                 break;
7650             }
7651
7652             /* Clear the bit */
7653             sig &= ~cur_bit;
7654         }
7655     }
7656
7657     return (par_num);
7658 }
7659
7660 static int
7661 bxe_check_blocks_with_parity1(struct bxe_softc *sc,
7662                               uint32_t         sig,
7663                               int              par_num,
7664                               uint8_t          *global,
7665                               uint8_t          print)
7666 {
7667     int i = 0;
7668     uint32_t cur_bit = 0;
7669     for (i = 0; sig; i++) {
7670         cur_bit = ((uint32_t)0x1 << i);
7671         if (sig & cur_bit) {
7672             switch (cur_bit) {
7673             case AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR:
7674                 if (print)
7675                     bxe_print_next_block(sc, par_num++, "PBF");
7676                 break;
7677             case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
7678                 if (print)
7679                     bxe_print_next_block(sc, par_num++, "QM");
7680                 break;
7681             case AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR:
7682                 if (print)
7683                     bxe_print_next_block(sc, par_num++, "TM");
7684                 break;
7685             case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
7686                 if (print)
7687                     bxe_print_next_block(sc, par_num++, "XSDM");
7688                 break;
7689             case AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR:
7690                 if (print)
7691                     bxe_print_next_block(sc, par_num++, "XCM");
7692                 break;
7693             case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
7694                 if (print)
7695                     bxe_print_next_block(sc, par_num++, "XSEMI");
7696                 break;
7697             case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
7698                 if (print)
7699                     bxe_print_next_block(sc, par_num++, "DOORBELLQ");
7700                 break;
7701             case AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR:
7702                 if (print)
7703                     bxe_print_next_block(sc, par_num++, "NIG");
7704                 break;
7705             case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
7706                 if (print)
7707                     bxe_print_next_block(sc, par_num++, "VAUX PCI CORE");
7708                 *global = TRUE;
7709                 break;
7710             case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
7711                 if (print)
7712                     bxe_print_next_block(sc, par_num++, "DEBUG");
7713                 break;
7714             case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
7715                 if (print)
7716                     bxe_print_next_block(sc, par_num++, "USDM");
7717                 break;
7718             case AEU_INPUTS_ATTN_BITS_UCM_PARITY_ERROR:
7719                 if (print)
7720                     bxe_print_next_block(sc, par_num++, "UCM");
7721                 break;
7722             case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
7723                 if (print)
7724                     bxe_print_next_block(sc, par_num++, "USEMI");
7725                 break;
7726             case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
7727                 if (print)
7728                     bxe_print_next_block(sc, par_num++, "UPB");
7729                 break;
7730             case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
7731                 if (print)
7732                     bxe_print_next_block(sc, par_num++, "CSDM");
7733                 break;
7734             case AEU_INPUTS_ATTN_BITS_CCM_PARITY_ERROR:
7735                 if (print)
7736                     bxe_print_next_block(sc, par_num++, "CCM");
7737                 break;
7738             }
7739
7740             /* Clear the bit */
7741             sig &= ~cur_bit;
7742         }
7743     }
7744
7745     return (par_num);
7746 }
7747
7748 static int
7749 bxe_check_blocks_with_parity2(struct bxe_softc *sc,
7750                               uint32_t         sig,
7751                               int              par_num,
7752                               uint8_t          print)
7753 {
7754     uint32_t cur_bit = 0;
7755     int i = 0;
7756
7757     for (i = 0; sig; i++) {
7758         cur_bit = ((uint32_t)0x1 << i);
7759         if (sig & cur_bit) {
7760             switch (cur_bit) {
7761             case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
7762                 if (print)
7763                     bxe_print_next_block(sc, par_num++, "CSEMI");
7764                 break;
7765             case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
7766                 if (print)
7767                     bxe_print_next_block(sc, par_num++, "PXP");
7768                 break;
7769             case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
7770                 if (print)
7771                     bxe_print_next_block(sc, par_num++, "PXPPCICLOCKCLIENT");
7772                 break;
7773             case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
7774                 if (print)
7775                     bxe_print_next_block(sc, par_num++, "CFC");
7776                 break;
7777             case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
7778                 if (print)
7779                     bxe_print_next_block(sc, par_num++, "CDU");
7780                 break;
7781             case AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR:
7782                 if (print)
7783                     bxe_print_next_block(sc, par_num++, "DMAE");
7784                 break;
7785             case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
7786                 if (print)
7787                     bxe_print_next_block(sc, par_num++, "IGU");
7788                 break;
7789             case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
7790                 if (print)
7791                     bxe_print_next_block(sc, par_num++, "MISC");
7792                 break;
7793             }
7794
7795             /* Clear the bit */
7796             sig &= ~cur_bit;
7797         }
7798     }
7799
7800     return (par_num);
7801 }
7802
7803 static int
7804 bxe_check_blocks_with_parity3(struct bxe_softc *sc,
7805                               uint32_t         sig,
7806                               int              par_num,
7807                               uint8_t          *global,
7808                               uint8_t          print)
7809 {
7810     uint32_t cur_bit = 0;
7811     int i = 0;
7812
7813     for (i = 0; sig; i++) {
7814         cur_bit = ((uint32_t)0x1 << i);
7815         if (sig & cur_bit) {
7816             switch (cur_bit) {
7817             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
7818                 if (print)
7819                     bxe_print_next_block(sc, par_num++, "MCP ROM");
7820                 *global = TRUE;
7821                 break;
7822             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
7823                 if (print)
7824                     bxe_print_next_block(sc, par_num++,
7825                               "MCP UMP RX");
7826                 *global = TRUE;
7827                 break;
7828             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
7829                 if (print)
7830                     bxe_print_next_block(sc, par_num++,
7831                               "MCP UMP TX");
7832                 *global = TRUE;
7833                 break;
7834             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
7835                 if (print)
7836                     bxe_print_next_block(sc, par_num++,
7837                               "MCP SCPAD");
7838                 *global = TRUE;
7839                 break;
7840             }
7841
7842             /* Clear the bit */
7843             sig &= ~cur_bit;
7844         }
7845     }
7846
7847     return (par_num);
7848 }
7849
7850 static int
7851 bxe_check_blocks_with_parity4(struct bxe_softc *sc,
7852                               uint32_t         sig,
7853                               int              par_num,
7854                               uint8_t          print)
7855 {
7856     uint32_t cur_bit = 0;
7857     int i = 0;
7858
7859     for (i = 0; sig; i++) {
7860         cur_bit = ((uint32_t)0x1 << i);
7861         if (sig & cur_bit) {
7862             switch (cur_bit) {
7863             case AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR:
7864                 if (print)
7865                     bxe_print_next_block(sc, par_num++, "PGLUE_B");
7866                 break;
7867             case AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR:
7868                 if (print)
7869                     bxe_print_next_block(sc, par_num++, "ATC");
7870                 break;
7871             }
7872
7873             /* Clear the bit */
7874             sig &= ~cur_bit;
7875         }
7876     }
7877
7878     return (par_num);
7879 }
7880
7881 static uint8_t
7882 bxe_parity_attn(struct bxe_softc *sc,
7883                 uint8_t          *global,
7884                 uint8_t          print,
7885                 uint32_t         *sig)
7886 {
7887     int par_num = 0;
7888
7889     if ((sig[0] & HW_PRTY_ASSERT_SET_0) ||
7890         (sig[1] & HW_PRTY_ASSERT_SET_1) ||
7891         (sig[2] & HW_PRTY_ASSERT_SET_2) ||
7892         (sig[3] & HW_PRTY_ASSERT_SET_3) ||
7893         (sig[4] & HW_PRTY_ASSERT_SET_4)) {
7894         BLOGE(sc, "Parity error: HW block parity attention:\n"
7895                   "[0]:0x%08x [1]:0x%08x [2]:0x%08x [3]:0x%08x [4]:0x%08x\n",
7896               (uint32_t)(sig[0] & HW_PRTY_ASSERT_SET_0),
7897               (uint32_t)(sig[1] & HW_PRTY_ASSERT_SET_1),
7898               (uint32_t)(sig[2] & HW_PRTY_ASSERT_SET_2),
7899               (uint32_t)(sig[3] & HW_PRTY_ASSERT_SET_3),
7900               (uint32_t)(sig[4] & HW_PRTY_ASSERT_SET_4));
7901
7902         if (print)
7903             BLOGI(sc, "Parity errors detected in blocks: ");
7904
7905         par_num =
7906             bxe_check_blocks_with_parity0(sc, sig[0] &
7907                                           HW_PRTY_ASSERT_SET_0,
7908                                           par_num, print);
7909         par_num =
7910             bxe_check_blocks_with_parity1(sc, sig[1] &
7911                                           HW_PRTY_ASSERT_SET_1,
7912                                           par_num, global, print);
7913         par_num =
7914             bxe_check_blocks_with_parity2(sc, sig[2] &
7915                                           HW_PRTY_ASSERT_SET_2,
7916                                           par_num, print);
7917         par_num =
7918             bxe_check_blocks_with_parity3(sc, sig[3] &
7919                                           HW_PRTY_ASSERT_SET_3,
7920                                           par_num, global, print);
7921         par_num =
7922             bxe_check_blocks_with_parity4(sc, sig[4] &
7923                                           HW_PRTY_ASSERT_SET_4,
7924                                           par_num, print);
7925
7926         if (print)
7927             BLOGI(sc, "\n");
7928
7929         return (TRUE);
7930     }
7931
7932     return (FALSE);
7933 }
7934
7935 static uint8_t
7936 bxe_chk_parity_attn(struct bxe_softc *sc,
7937                     uint8_t          *global,
7938                     uint8_t          print)
7939 {
7940     struct attn_route attn = { {0} };
7941     int port = SC_PORT(sc);
7942
7943     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
7944     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
7945     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
7946     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
7947
7948     if (!CHIP_IS_E1x(sc))
7949         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
7950
7951     return (bxe_parity_attn(sc, global, print, attn.sig));
7952 }
7953
7954 static void
7955 bxe_attn_int_deasserted4(struct bxe_softc *sc,
7956                          uint32_t         attn)
7957 {
7958     uint32_t val;
7959
7960     if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
7961         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
7962         BLOGE(sc, "PGLUE hw attention 0x%08x\n", val);
7963         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
7964             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR\n");
7965         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
7966             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR\n");
7967         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
7968             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN\n");
7969         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
7970             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN\n");
7971         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
7972             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN\n");
7973         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
7974             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN\n");
7975         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
7976             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN\n");
7977         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
7978             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN\n");
7979         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
7980             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW\n");
7981     }
7982
7983     if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
7984         val = REG_RD(sc, ATC_REG_ATC_INT_STS_CLR);
7985         BLOGE(sc, "ATC hw attention 0x%08x\n", val);
7986         if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
7987             BLOGE(sc, "ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
7988         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
7989             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND\n");
7990         if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
7991             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS\n");
7992         if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
7993             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT\n");
7994         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
7995             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
7996         if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
7997             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU\n");
7998     }
7999
8000     if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
8001                 AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
8002         BLOGE(sc, "FATAL parity attention set4 0x%08x\n",
8003               (uint32_t)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
8004                                  AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
8005     }
8006 }
8007
8008 static void
8009 bxe_e1h_disable(struct bxe_softc *sc)
8010 {
8011     int port = SC_PORT(sc);
8012
8013     bxe_tx_disable(sc);
8014
8015     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
8016 }
8017
8018 static void
8019 bxe_e1h_enable(struct bxe_softc *sc)
8020 {
8021     int port = SC_PORT(sc);
8022
8023     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
8024
8025     // XXX bxe_tx_enable(sc);
8026 }
8027
8028 /*
8029  * called due to MCP event (on pmf):
8030  *   reread new bandwidth configuration
8031  *   configure FW
8032  *   notify others function about the change
8033  */
8034 static void
8035 bxe_config_mf_bw(struct bxe_softc *sc)
8036 {
8037     if (sc->link_vars.link_up) {
8038         bxe_cmng_fns_init(sc, TRUE, CMNG_FNS_MINMAX);
8039         // XXX bxe_link_sync_notify(sc);
8040     }
8041
8042     storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
8043 }
8044
8045 static void
8046 bxe_set_mf_bw(struct bxe_softc *sc)
8047 {
8048     bxe_config_mf_bw(sc);
8049     bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
8050 }
8051
8052 static void
8053 bxe_handle_eee_event(struct bxe_softc *sc)
8054 {
8055     BLOGD(sc, DBG_INTR, "EEE - LLDP event\n");
8056     bxe_fw_command(sc, DRV_MSG_CODE_EEE_RESULTS_ACK, 0);
8057 }
8058
8059 #define DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED 3
8060
8061 static void
8062 bxe_drv_info_ether_stat(struct bxe_softc *sc)
8063 {
8064     struct eth_stats_info *ether_stat =
8065         &sc->sp->drv_info_to_mcp.ether_stat;
8066
8067     strlcpy(ether_stat->version, BXE_DRIVER_VERSION,
8068             ETH_STAT_INFO_VERSION_LEN);
8069
8070     /* XXX (+ MAC_PAD) taken from other driver... verify this is right */
8071     sc->sp_objs[0].mac_obj.get_n_elements(sc, &sc->sp_objs[0].mac_obj,
8072                                           DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED,
8073                                           ether_stat->mac_local + MAC_PAD,
8074                                           MAC_PAD, ETH_ALEN);
8075
8076     ether_stat->mtu_size = sc->mtu;
8077
8078     ether_stat->feature_flags |= FEATURE_ETH_CHKSUM_OFFLOAD_MASK;
8079     if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
8080         ether_stat->feature_flags |= FEATURE_ETH_LSO_MASK;
8081     }
8082
8083     // XXX ether_stat->feature_flags |= ???;
8084
8085     ether_stat->promiscuous_mode = 0; // (flags & PROMISC) ? 1 : 0;
8086
8087     ether_stat->txq_size = sc->tx_ring_size;
8088     ether_stat->rxq_size = sc->rx_ring_size;
8089 }
8090
8091 static void
8092 bxe_handle_drv_info_req(struct bxe_softc *sc)
8093 {
8094     enum drv_info_opcode op_code;
8095     uint32_t drv_info_ctl = SHMEM2_RD(sc, drv_info_control);
8096
8097     /* if drv_info version supported by MFW doesn't match - send NACK */
8098     if ((drv_info_ctl & DRV_INFO_CONTROL_VER_MASK) != DRV_INFO_CUR_VER) {
8099         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8100         return;
8101     }
8102
8103     op_code = ((drv_info_ctl & DRV_INFO_CONTROL_OP_CODE_MASK) >>
8104                DRV_INFO_CONTROL_OP_CODE_SHIFT);
8105
8106     memset(&sc->sp->drv_info_to_mcp, 0, sizeof(union drv_info_to_mcp));
8107
8108     switch (op_code) {
8109     case ETH_STATS_OPCODE:
8110         bxe_drv_info_ether_stat(sc);
8111         break;
8112     case FCOE_STATS_OPCODE:
8113     case ISCSI_STATS_OPCODE:
8114     default:
8115         /* if op code isn't supported - send NACK */
8116         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8117         return;
8118     }
8119
8120     /*
8121      * If we got drv_info attn from MFW then these fields are defined in
8122      * shmem2 for sure
8123      */
8124     SHMEM2_WR(sc, drv_info_host_addr_lo,
8125               U64_LO(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8126     SHMEM2_WR(sc, drv_info_host_addr_hi,
8127               U64_HI(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8128
8129     bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_ACK, 0);
8130 }
8131
8132 static void
8133 bxe_dcc_event(struct bxe_softc *sc,
8134               uint32_t         dcc_event)
8135 {
8136     BLOGD(sc, DBG_INTR, "dcc_event 0x%08x\n", dcc_event);
8137
8138     if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
8139         /*
8140          * This is the only place besides the function initialization
8141          * where the sc->flags can change so it is done without any
8142          * locks
8143          */
8144         if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_DISABLED) {
8145             BLOGD(sc, DBG_INTR, "mf_cfg function disabled\n");
8146             sc->flags |= BXE_MF_FUNC_DIS;
8147             bxe_e1h_disable(sc);
8148         } else {
8149             BLOGD(sc, DBG_INTR, "mf_cfg function enabled\n");
8150             sc->flags &= ~BXE_MF_FUNC_DIS;
8151             bxe_e1h_enable(sc);
8152         }
8153         dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
8154     }
8155
8156     if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
8157         bxe_config_mf_bw(sc);
8158         dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
8159     }
8160
8161     /* Report results to MCP */
8162     if (dcc_event)
8163         bxe_fw_command(sc, DRV_MSG_CODE_DCC_FAILURE, 0);
8164     else
8165         bxe_fw_command(sc, DRV_MSG_CODE_DCC_OK, 0);
8166 }
8167
8168 static void
8169 bxe_pmf_update(struct bxe_softc *sc)
8170 {
8171     int port = SC_PORT(sc);
8172     uint32_t val;
8173
8174     sc->port.pmf = 1;
8175     BLOGD(sc, DBG_INTR, "pmf %d\n", sc->port.pmf);
8176
8177     /*
8178      * We need the mb() to ensure the ordering between the writing to
8179      * sc->port.pmf here and reading it from the bxe_periodic_task().
8180      */
8181     mb();
8182
8183     /* queue a periodic task */
8184     // XXX schedule task...
8185
8186     // XXX bxe_dcbx_pmf_update(sc);
8187
8188     /* enable nig attention */
8189     val = (0xff0f | (1 << (SC_VN(sc) + 4)));
8190     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8191         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, val);
8192         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, val);
8193     } else if (!CHIP_IS_E1x(sc)) {
8194         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
8195         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
8196     }
8197
8198     bxe_stats_handle(sc, STATS_EVENT_PMF);
8199 }
8200
8201 static int
8202 bxe_mc_assert(struct bxe_softc *sc)
8203 {
8204     char last_idx;
8205     int i, rc = 0;
8206     uint32_t row0, row1, row2, row3;
8207
8208     /* XSTORM */
8209     last_idx = REG_RD8(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_INDEX_OFFSET);
8210     if (last_idx)
8211         BLOGE(sc, "XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8212
8213     /* print the asserts */
8214     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8215
8216         row0 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i));
8217         row1 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 4);
8218         row2 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 8);
8219         row3 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 12);
8220
8221         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8222             BLOGE(sc, "XSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8223                   i, row3, row2, row1, row0);
8224             rc++;
8225         } else {
8226             break;
8227         }
8228     }
8229
8230     /* TSTORM */
8231     last_idx = REG_RD8(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_INDEX_OFFSET);
8232     if (last_idx) {
8233         BLOGE(sc, "TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8234     }
8235
8236     /* print the asserts */
8237     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8238
8239         row0 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i));
8240         row1 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 4);
8241         row2 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 8);
8242         row3 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 12);
8243
8244         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8245             BLOGE(sc, "TSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8246                   i, row3, row2, row1, row0);
8247             rc++;
8248         } else {
8249             break;
8250         }
8251     }
8252
8253     /* CSTORM */
8254     last_idx = REG_RD8(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_INDEX_OFFSET);
8255     if (last_idx) {
8256         BLOGE(sc, "CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8257     }
8258
8259     /* print the asserts */
8260     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8261
8262         row0 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i));
8263         row1 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 4);
8264         row2 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 8);
8265         row3 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 12);
8266
8267         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8268             BLOGE(sc, "CSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8269                   i, row3, row2, row1, row0);
8270             rc++;
8271         } else {
8272             break;
8273         }
8274     }
8275
8276     /* USTORM */
8277     last_idx = REG_RD8(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_INDEX_OFFSET);
8278     if (last_idx) {
8279         BLOGE(sc, "USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8280     }
8281
8282     /* print the asserts */
8283     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8284
8285         row0 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i));
8286         row1 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 4);
8287         row2 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 8);
8288         row3 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 12);
8289
8290         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8291             BLOGE(sc, "USTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8292                   i, row3, row2, row1, row0);
8293             rc++;
8294         } else {
8295             break;
8296         }
8297     }
8298
8299     return (rc);
8300 }
8301
8302 static void
8303 bxe_attn_int_deasserted3(struct bxe_softc *sc,
8304                          uint32_t         attn)
8305 {
8306     int func = SC_FUNC(sc);
8307     uint32_t val;
8308
8309     if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
8310
8311         if (attn & BXE_PMF_LINK_ASSERT(sc)) {
8312
8313             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
8314             bxe_read_mf_cfg(sc);
8315             sc->devinfo.mf_info.mf_config[SC_VN(sc)] =
8316                 MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
8317             val = SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_status);
8318
8319             if (val & DRV_STATUS_DCC_EVENT_MASK)
8320                 bxe_dcc_event(sc, (val & DRV_STATUS_DCC_EVENT_MASK));
8321
8322             if (val & DRV_STATUS_SET_MF_BW)
8323                 bxe_set_mf_bw(sc);
8324
8325             if (val & DRV_STATUS_DRV_INFO_REQ)
8326                 bxe_handle_drv_info_req(sc);
8327
8328 #if 0
8329             if (val & DRV_STATUS_VF_DISABLED)
8330                 bxe_vf_handle_flr_event(sc);
8331 #endif
8332
8333             if ((sc->port.pmf == 0) && (val & DRV_STATUS_PMF))
8334                 bxe_pmf_update(sc);
8335
8336 #if 0
8337             if (sc->port.pmf &&
8338                 (val & DRV_STATUS_DCBX_NEGOTIATION_RESULTS) &&
8339                 (sc->dcbx_enabled > 0))
8340                 /* start dcbx state machine */
8341                 bxe_dcbx_set_params(sc, BXE_DCBX_STATE_NEG_RECEIVED);
8342 #endif
8343
8344 #if 0
8345             if (val & DRV_STATUS_AFEX_EVENT_MASK)
8346                 bxe_handle_afex_cmd(sc, val & DRV_STATUS_AFEX_EVENT_MASK);
8347 #endif
8348
8349             if (val & DRV_STATUS_EEE_NEGOTIATION_RESULTS)
8350                 bxe_handle_eee_event(sc);
8351
8352             if (sc->link_vars.periodic_flags &
8353                 ELINK_PERIODIC_FLAGS_LINK_EVENT) {
8354                 /* sync with link */
8355                 BXE_PHY_LOCK(sc);
8356                 sc->link_vars.periodic_flags &=
8357                     ~ELINK_PERIODIC_FLAGS_LINK_EVENT;
8358                 BXE_PHY_UNLOCK(sc);
8359                 if (IS_MF(sc))
8360                     ; // XXX bxe_link_sync_notify(sc);
8361                 bxe_link_report(sc);
8362             }
8363
8364             /*
8365              * Always call it here: bxe_link_report() will
8366              * prevent the link indication duplication.
8367              */
8368             bxe_link_status_update(sc);
8369
8370         } else if (attn & BXE_MC_ASSERT_BITS) {
8371
8372             BLOGE(sc, "MC assert!\n");
8373             bxe_mc_assert(sc);
8374             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_10, 0);
8375             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_9, 0);
8376             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_8, 0);
8377             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_7, 0);
8378             bxe_panic(sc, ("MC assert!\n"));
8379
8380         } else if (attn & BXE_MCP_ASSERT) {
8381
8382             BLOGE(sc, "MCP assert!\n");
8383             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_11, 0);
8384             // XXX bxe_fw_dump(sc);
8385
8386         } else {
8387             BLOGE(sc, "Unknown HW assert! (attn 0x%08x)\n", attn);
8388         }
8389     }
8390
8391     if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
8392         BLOGE(sc, "LATCHED attention 0x%08x (masked)\n", attn);
8393         if (attn & BXE_GRC_TIMEOUT) {
8394             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_TIMEOUT_ATTN);
8395             BLOGE(sc, "GRC time-out 0x%08x\n", val);
8396         }
8397         if (attn & BXE_GRC_RSV) {
8398             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_RSV_ATTN);
8399             BLOGE(sc, "GRC reserved 0x%08x\n", val);
8400         }
8401         REG_WR(sc, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
8402     }
8403 }
8404
8405 static void
8406 bxe_attn_int_deasserted2(struct bxe_softc *sc,
8407                          uint32_t         attn)
8408 {
8409     int port = SC_PORT(sc);
8410     int reg_offset;
8411     uint32_t val0, mask0, val1, mask1;
8412     uint32_t val;
8413
8414     if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
8415         val = REG_RD(sc, CFC_REG_CFC_INT_STS_CLR);
8416         BLOGE(sc, "CFC hw attention 0x%08x\n", val);
8417         /* CFC error attention */
8418         if (val & 0x2) {
8419             BLOGE(sc, "FATAL error from CFC\n");
8420         }
8421     }
8422
8423     if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
8424         val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_0);
8425         BLOGE(sc, "PXP hw attention-0 0x%08x\n", val);
8426         /* RQ_USDMDP_FIFO_OVERFLOW */
8427         if (val & 0x18000) {
8428             BLOGE(sc, "FATAL error from PXP\n");
8429         }
8430
8431         if (!CHIP_IS_E1x(sc)) {
8432             val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_1);
8433             BLOGE(sc, "PXP hw attention-1 0x%08x\n", val);
8434         }
8435     }
8436
8437 #define PXP2_EOP_ERROR_BIT  PXP2_PXP2_INT_STS_CLR_0_REG_WR_PGLUE_EOP_ERROR
8438 #define AEU_PXP2_HW_INT_BIT AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_HW_INTERRUPT
8439
8440     if (attn & AEU_PXP2_HW_INT_BIT) {
8441         /*  CQ47854 workaround do not panic on
8442          *  PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8443          */
8444         if (!CHIP_IS_E1x(sc)) {
8445             mask0 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_0);
8446             val1 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_1);
8447             mask1 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_1);
8448             val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_0);
8449             /*
8450              * If the olny PXP2_EOP_ERROR_BIT is set in
8451              * STS0 and STS1 - clear it
8452              *
8453              * probably we lose additional attentions between
8454              * STS0 and STS_CLR0, in this case user will not
8455              * be notified about them
8456              */
8457             if (val0 & mask0 & PXP2_EOP_ERROR_BIT &&
8458                 !(val1 & mask1))
8459                 val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
8460
8461             /* print the register, since no one can restore it */
8462             BLOGE(sc, "PXP2_REG_PXP2_INT_STS_CLR_0 0x%08x\n", val0);
8463
8464             /*
8465              * if PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8466              * then notify
8467              */
8468             if (val0 & PXP2_EOP_ERROR_BIT) {
8469                 BLOGE(sc, "PXP2_WR_PGLUE_EOP_ERROR\n");
8470
8471                 /*
8472                  * if only PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR is
8473                  * set then clear attention from PXP2 block without panic
8474                  */
8475                 if (((val0 & mask0) == PXP2_EOP_ERROR_BIT) &&
8476                     ((val1 & mask1) == 0))
8477                     attn &= ~AEU_PXP2_HW_INT_BIT;
8478             }
8479         }
8480     }
8481
8482     if (attn & HW_INTERRUT_ASSERT_SET_2) {
8483         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
8484                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
8485
8486         val = REG_RD(sc, reg_offset);
8487         val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
8488         REG_WR(sc, reg_offset, val);
8489
8490         BLOGE(sc, "FATAL HW block attention set2 0x%x\n",
8491               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_2));
8492         bxe_panic(sc, ("HW block attention set2\n"));
8493     }
8494 }
8495
8496 static void
8497 bxe_attn_int_deasserted1(struct bxe_softc *sc,
8498                          uint32_t         attn)
8499 {
8500     int port = SC_PORT(sc);
8501     int reg_offset;
8502     uint32_t val;
8503
8504     if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
8505         val = REG_RD(sc, DORQ_REG_DORQ_INT_STS_CLR);
8506         BLOGE(sc, "DB hw attention 0x%08x\n", val);
8507         /* DORQ discard attention */
8508         if (val & 0x2) {
8509             BLOGE(sc, "FATAL error from DORQ\n");
8510         }
8511     }
8512
8513     if (attn & HW_INTERRUT_ASSERT_SET_1) {
8514         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
8515                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
8516
8517         val = REG_RD(sc, reg_offset);
8518         val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
8519         REG_WR(sc, reg_offset, val);
8520
8521         BLOGE(sc, "FATAL HW block attention set1 0x%08x\n",
8522               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_1));
8523         bxe_panic(sc, ("HW block attention set1\n"));
8524     }
8525 }
8526
8527 static void
8528 bxe_attn_int_deasserted0(struct bxe_softc *sc,
8529                          uint32_t         attn)
8530 {
8531     int port = SC_PORT(sc);
8532     int reg_offset;
8533     uint32_t val;
8534
8535     reg_offset = (port) ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
8536                           MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
8537
8538     if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
8539         val = REG_RD(sc, reg_offset);
8540         val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
8541         REG_WR(sc, reg_offset, val);
8542
8543         BLOGW(sc, "SPIO5 hw attention\n");
8544
8545         /* Fan failure attention */
8546         elink_hw_reset_phy(&sc->link_params);
8547         bxe_fan_failure(sc);
8548     }
8549
8550     if ((attn & sc->link_vars.aeu_int_mask) && sc->port.pmf) {
8551         BXE_PHY_LOCK(sc);
8552         elink_handle_module_detect_int(&sc->link_params);
8553         BXE_PHY_UNLOCK(sc);
8554     }
8555
8556     if (attn & HW_INTERRUT_ASSERT_SET_0) {
8557         val = REG_RD(sc, reg_offset);
8558         val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
8559         REG_WR(sc, reg_offset, val);
8560
8561         bxe_panic(sc, ("FATAL HW block attention set0 0x%lx\n",
8562                        (attn & HW_INTERRUT_ASSERT_SET_0)));
8563     }
8564 }
8565
8566 static void
8567 bxe_attn_int_deasserted(struct bxe_softc *sc,
8568                         uint32_t         deasserted)
8569 {
8570     struct attn_route attn;
8571     struct attn_route *group_mask;
8572     int port = SC_PORT(sc);
8573     int index;
8574     uint32_t reg_addr;
8575     uint32_t val;
8576     uint32_t aeu_mask;
8577     uint8_t global = FALSE;
8578
8579     /*
8580      * Need to take HW lock because MCP or other port might also
8581      * try to handle this event.
8582      */
8583     bxe_acquire_alr(sc);
8584
8585     if (bxe_chk_parity_attn(sc, &global, TRUE)) {
8586         /* XXX
8587          * In case of parity errors don't handle attentions so that
8588          * other function would "see" parity errors.
8589          */
8590         sc->recovery_state = BXE_RECOVERY_INIT;
8591         // XXX schedule a recovery task...
8592         /* disable HW interrupts */
8593         bxe_int_disable(sc);
8594         bxe_release_alr(sc);
8595         return;
8596     }
8597
8598     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
8599     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
8600     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
8601     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
8602     if (!CHIP_IS_E1x(sc)) {
8603         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
8604     } else {
8605         attn.sig[4] = 0;
8606     }
8607
8608     BLOGD(sc, DBG_INTR, "attn: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n",
8609           attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
8610
8611     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
8612         if (deasserted & (1 << index)) {
8613             group_mask = &sc->attn_group[index];
8614
8615             BLOGD(sc, DBG_INTR,
8616                   "group[%d]: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n", index,
8617                   group_mask->sig[0], group_mask->sig[1],
8618                   group_mask->sig[2], group_mask->sig[3],
8619                   group_mask->sig[4]);
8620
8621             bxe_attn_int_deasserted4(sc, attn.sig[4] & group_mask->sig[4]);
8622             bxe_attn_int_deasserted3(sc, attn.sig[3] & group_mask->sig[3]);
8623             bxe_attn_int_deasserted1(sc, attn.sig[1] & group_mask->sig[1]);
8624             bxe_attn_int_deasserted2(sc, attn.sig[2] & group_mask->sig[2]);
8625             bxe_attn_int_deasserted0(sc, attn.sig[0] & group_mask->sig[0]);
8626         }
8627     }
8628
8629     bxe_release_alr(sc);
8630
8631     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8632         reg_addr = (HC_REG_COMMAND_REG + port*32 +
8633                     COMMAND_REG_ATTN_BITS_CLR);
8634     } else {
8635         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
8636     }
8637
8638     val = ~deasserted;
8639     BLOGD(sc, DBG_INTR,
8640           "about to mask 0x%08x at %s addr 0x%08x\n", val,
8641           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
8642     REG_WR(sc, reg_addr, val);
8643
8644     if (~sc->attn_state & deasserted) {
8645         BLOGE(sc, "IGU error\n");
8646     }
8647
8648     reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
8649                       MISC_REG_AEU_MASK_ATTN_FUNC_0;
8650
8651     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8652
8653     aeu_mask = REG_RD(sc, reg_addr);
8654
8655     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly deasserted 0x%08x\n",
8656           aeu_mask, deasserted);
8657     aeu_mask |= (deasserted & 0x3ff);
8658     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
8659
8660     REG_WR(sc, reg_addr, aeu_mask);
8661     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8662
8663     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
8664     sc->attn_state &= ~deasserted;
8665     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
8666 }
8667
8668 static void
8669 bxe_attn_int(struct bxe_softc *sc)
8670 {
8671     /* read local copy of bits */
8672     uint32_t attn_bits = le32toh(sc->def_sb->atten_status_block.attn_bits);
8673     uint32_t attn_ack = le32toh(sc->def_sb->atten_status_block.attn_bits_ack);
8674     uint32_t attn_state = sc->attn_state;
8675
8676     /* look for changed bits */
8677     uint32_t asserted   =  attn_bits & ~attn_ack & ~attn_state;
8678     uint32_t deasserted = ~attn_bits &  attn_ack &  attn_state;
8679
8680     BLOGD(sc, DBG_INTR,
8681           "attn_bits 0x%08x attn_ack 0x%08x asserted 0x%08x deasserted 0x%08x\n",
8682           attn_bits, attn_ack, asserted, deasserted);
8683
8684     if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state)) {
8685         BLOGE(sc, "BAD attention state\n");
8686     }
8687
8688     /* handle bits that were raised */
8689     if (asserted) {
8690         bxe_attn_int_asserted(sc, asserted);
8691     }
8692
8693     if (deasserted) {
8694         bxe_attn_int_deasserted(sc, deasserted);
8695     }
8696 }
8697
8698 static uint16_t
8699 bxe_update_dsb_idx(struct bxe_softc *sc)
8700 {
8701     struct host_sp_status_block *def_sb = sc->def_sb;
8702     uint16_t rc = 0;
8703
8704     mb(); /* status block is written to by the chip */
8705
8706     if (sc->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
8707         sc->def_att_idx = def_sb->atten_status_block.attn_bits_index;
8708         rc |= BXE_DEF_SB_ATT_IDX;
8709     }
8710
8711     if (sc->def_idx != def_sb->sp_sb.running_index) {
8712         sc->def_idx = def_sb->sp_sb.running_index;
8713         rc |= BXE_DEF_SB_IDX;
8714     }
8715
8716     mb();
8717
8718     return (rc);
8719 }
8720
8721 static inline struct ecore_queue_sp_obj *
8722 bxe_cid_to_q_obj(struct bxe_softc *sc,
8723                  uint32_t         cid)
8724 {
8725     BLOGD(sc, DBG_SP, "retrieving fp from cid %d\n", cid);
8726     return (&sc->sp_objs[CID_TO_FP(cid, sc)].q_obj);
8727 }
8728
8729 static void
8730 bxe_handle_mcast_eqe(struct bxe_softc *sc)
8731 {
8732     struct ecore_mcast_ramrod_params rparam;
8733     int rc;
8734
8735     memset(&rparam, 0, sizeof(rparam));
8736
8737     rparam.mcast_obj = &sc->mcast_obj;
8738
8739     BXE_MCAST_LOCK(sc);
8740
8741     /* clear pending state for the last command */
8742     sc->mcast_obj.raw.clear_pending(&sc->mcast_obj.raw);
8743
8744     /* if there are pending mcast commands - send them */
8745     if (sc->mcast_obj.check_pending(&sc->mcast_obj)) {
8746         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
8747         if (rc < 0) {
8748             BLOGD(sc, DBG_SP,
8749                   "ERROR: Failed to send pending mcast commands (%d)\n",
8750                   rc);
8751         }
8752     }
8753
8754     BXE_MCAST_UNLOCK(sc);
8755 }
8756
8757 static void
8758 bxe_handle_classification_eqe(struct bxe_softc      *sc,
8759                               union event_ring_elem *elem)
8760 {
8761     unsigned long ramrod_flags = 0;
8762     int rc = 0;
8763     uint32_t cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8764     struct ecore_vlan_mac_obj *vlan_mac_obj;
8765
8766     /* always push next commands out, don't wait here */
8767     bit_set(&ramrod_flags, RAMROD_CONT);
8768
8769     switch (le32toh(elem->message.data.eth_event.echo) >> BXE_SWCID_SHIFT) {
8770     case ECORE_FILTER_MAC_PENDING:
8771         BLOGD(sc, DBG_SP, "Got SETUP_MAC completions\n");
8772         vlan_mac_obj = &sc->sp_objs[cid].mac_obj;
8773         break;
8774
8775     case ECORE_FILTER_MCAST_PENDING:
8776         BLOGD(sc, DBG_SP, "Got SETUP_MCAST completions\n");
8777         /*
8778          * This is only relevant for 57710 where multicast MACs are
8779          * configured as unicast MACs using the same ramrod.
8780          */
8781         bxe_handle_mcast_eqe(sc);
8782         return;
8783
8784     default:
8785         BLOGE(sc, "Unsupported classification command: %d\n",
8786               elem->message.data.eth_event.echo);
8787         return;
8788     }
8789
8790     rc = vlan_mac_obj->complete(sc, vlan_mac_obj, elem, &ramrod_flags);
8791
8792     if (rc < 0) {
8793         BLOGE(sc, "Failed to schedule new commands (%d)\n", rc);
8794     } else if (rc > 0) {
8795         BLOGD(sc, DBG_SP, "Scheduled next pending commands...\n");
8796     }
8797 }
8798
8799 static void
8800 bxe_handle_rx_mode_eqe(struct bxe_softc      *sc,
8801                        union event_ring_elem *elem)
8802 {
8803     bxe_clear_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
8804
8805     /* send rx_mode command again if was requested */
8806     if (bxe_test_and_clear_bit(ECORE_FILTER_RX_MODE_SCHED,
8807                                &sc->sp_state)) {
8808         bxe_set_storm_rx_mode(sc);
8809     }
8810 #if 0
8811     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_START_SCHED,
8812                                     &sc->sp_state)) {
8813         bxe_set_iscsi_eth_rx_mode(sc, TRUE);
8814     }
8815     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_STOP_SCHED,
8816                                     &sc->sp_state)) {
8817         bxe_set_iscsi_eth_rx_mode(sc, FALSE);
8818     }
8819 #endif
8820 }
8821
8822 static void
8823 bxe_update_eq_prod(struct bxe_softc *sc,
8824                    uint16_t         prod)
8825 {
8826     storm_memset_eq_prod(sc, prod, SC_FUNC(sc));
8827     wmb(); /* keep prod updates ordered */
8828 }
8829
8830 static void
8831 bxe_eq_int(struct bxe_softc *sc)
8832 {
8833     uint16_t hw_cons, sw_cons, sw_prod;
8834     union event_ring_elem *elem;
8835     uint8_t echo;
8836     uint32_t cid;
8837     uint8_t opcode;
8838     int spqe_cnt = 0;
8839     struct ecore_queue_sp_obj *q_obj;
8840     struct ecore_func_sp_obj *f_obj = &sc->func_obj;
8841     struct ecore_raw_obj *rss_raw = &sc->rss_conf_obj.raw;
8842
8843     hw_cons = le16toh(*sc->eq_cons_sb);
8844
8845     /*
8846      * The hw_cons range is 1-255, 257 - the sw_cons range is 0-254, 256.
8847      * when we get to the next-page we need to adjust so the loop
8848      * condition below will be met. The next element is the size of a
8849      * regular element and hence incrementing by 1
8850      */
8851     if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE) {
8852         hw_cons++;
8853     }
8854
8855     /*
8856      * This function may never run in parallel with itself for a
8857      * specific sc and no need for a read memory barrier here.
8858      */
8859     sw_cons = sc->eq_cons;
8860     sw_prod = sc->eq_prod;
8861
8862     BLOGD(sc, DBG_SP,"EQ: hw_cons=%u sw_cons=%u eq_spq_left=0x%lx\n",
8863           hw_cons, sw_cons, atomic_load_acq_long(&sc->eq_spq_left));
8864
8865     for (;
8866          sw_cons != hw_cons;
8867          sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
8868
8869         elem = &sc->eq[EQ_DESC(sw_cons)];
8870
8871 #if 0
8872         int rc;
8873         rc = bxe_iov_eq_sp_event(sc, elem);
8874         if (!rc) {
8875             BLOGE(sc, "bxe_iov_eq_sp_event returned %d\n", rc);
8876             goto next_spqe;
8877         }
8878 #endif
8879
8880         /* elem CID originates from FW, actually LE */
8881         cid = SW_CID(elem->message.data.cfc_del_event.cid);
8882         opcode = elem->message.opcode;
8883
8884         /* handle eq element */
8885         switch (opcode) {
8886 #if 0
8887         case EVENT_RING_OPCODE_VF_PF_CHANNEL:
8888             BLOGD(sc, DBG_SP, "vf/pf channel element on eq\n");
8889             bxe_vf_mbx(sc, &elem->message.data.vf_pf_event);
8890             continue;
8891 #endif
8892
8893         case EVENT_RING_OPCODE_STAT_QUERY:
8894             BLOGD(sc, DBG_SP, "got statistics completion event %d\n",
8895                   sc->stats_comp++);
8896             /* nothing to do with stats comp */
8897             goto next_spqe;
8898
8899         case EVENT_RING_OPCODE_CFC_DEL:
8900             /* handle according to cid range */
8901             /* we may want to verify here that the sc state is HALTING */
8902             BLOGD(sc, DBG_SP, "got delete ramrod for MULTI[%d]\n", cid);
8903             q_obj = bxe_cid_to_q_obj(sc, cid);
8904             if (q_obj->complete_cmd(sc, q_obj, ECORE_Q_CMD_CFC_DEL)) {
8905                 break;
8906             }
8907             goto next_spqe;
8908
8909         case EVENT_RING_OPCODE_STOP_TRAFFIC:
8910             BLOGD(sc, DBG_SP, "got STOP TRAFFIC\n");
8911             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_STOP)) {
8912                 break;
8913             }
8914             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_PAUSED);
8915             goto next_spqe;
8916
8917         case EVENT_RING_OPCODE_START_TRAFFIC:
8918             BLOGD(sc, DBG_SP, "got START TRAFFIC\n");
8919             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_START)) {
8920                 break;
8921             }
8922             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_RELEASED);
8923             goto next_spqe;
8924
8925         case EVENT_RING_OPCODE_FUNCTION_UPDATE:
8926             echo = elem->message.data.function_update_event.echo;
8927             if (echo == SWITCH_UPDATE) {
8928                 BLOGD(sc, DBG_SP, "got FUNC_SWITCH_UPDATE ramrod\n");
8929                 if (f_obj->complete_cmd(sc, f_obj,
8930                                         ECORE_F_CMD_SWITCH_UPDATE)) {
8931                     break;
8932                 }
8933             }
8934             else {
8935                 BLOGD(sc, DBG_SP,
8936                       "AFEX: ramrod completed FUNCTION_UPDATE\n");
8937 #if 0
8938                 f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_UPDATE);
8939                 /*
8940                  * We will perform the queues update from the sp_core_task as
8941                  * all queue SP operations should run with CORE_LOCK.
8942                  */
8943                 bxe_set_bit(BXE_SP_CORE_AFEX_F_UPDATE, &sc->sp_core_state);
8944                 taskqueue_enqueue(sc->sp_tq, &sc->sp_tq_task);
8945 #endif
8946             }
8947             goto next_spqe;
8948
8949 #if 0
8950         case EVENT_RING_OPCODE_AFEX_VIF_LISTS:
8951             f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_VIFLISTS);
8952             bxe_after_afex_vif_lists(sc, elem);
8953             goto next_spqe;
8954 #endif
8955
8956         case EVENT_RING_OPCODE_FORWARD_SETUP:
8957             q_obj = &bxe_fwd_sp_obj(sc, q_obj);
8958             if (q_obj->complete_cmd(sc, q_obj,
8959                                     ECORE_Q_CMD_SETUP_TX_ONLY)) {
8960                 break;
8961             }
8962             goto next_spqe;
8963
8964         case EVENT_RING_OPCODE_FUNCTION_START:
8965             BLOGD(sc, DBG_SP, "got FUNC_START ramrod\n");
8966             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_START)) {
8967                 break;
8968             }
8969             goto next_spqe;
8970
8971         case EVENT_RING_OPCODE_FUNCTION_STOP:
8972             BLOGD(sc, DBG_SP, "got FUNC_STOP ramrod\n");
8973             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_STOP)) {
8974                 break;
8975             }
8976             goto next_spqe;
8977         }
8978
8979         switch (opcode | sc->state) {
8980         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPEN):
8981         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPENING_WAITING_PORT):
8982             cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8983             BLOGD(sc, DBG_SP, "got RSS_UPDATE ramrod. CID %d\n", cid);
8984             rss_raw->clear_pending(rss_raw);
8985             break;
8986
8987         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_OPEN):
8988         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_DIAG):
8989         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_CLOSING_WAITING_HALT):
8990         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_OPEN):
8991         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_DIAG):
8992         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8993             BLOGD(sc, DBG_SP, "got (un)set mac ramrod\n");
8994             bxe_handle_classification_eqe(sc, elem);
8995             break;
8996
8997         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_OPEN):
8998         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_DIAG):
8999         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_CLOSING_WAITING_HALT):
9000             BLOGD(sc, DBG_SP, "got mcast ramrod\n");
9001             bxe_handle_mcast_eqe(sc);
9002             break;
9003
9004         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_OPEN):
9005         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_DIAG):
9006         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_CLOSING_WAITING_HALT):
9007             BLOGD(sc, DBG_SP, "got rx_mode ramrod\n");
9008             bxe_handle_rx_mode_eqe(sc, elem);
9009             break;
9010
9011         default:
9012             /* unknown event log error and continue */
9013             BLOGE(sc, "Unknown EQ event %d, sc->state 0x%x\n",
9014                   elem->message.opcode, sc->state);
9015         }
9016
9017 next_spqe:
9018         spqe_cnt++;
9019     } /* for */
9020
9021     mb();
9022     atomic_add_acq_long(&sc->eq_spq_left, spqe_cnt);
9023
9024     sc->eq_cons = sw_cons;
9025     sc->eq_prod = sw_prod;
9026
9027     /* make sure that above mem writes were issued towards the memory */
9028     wmb();
9029
9030     /* update producer */
9031     bxe_update_eq_prod(sc, sc->eq_prod);
9032 }
9033
9034 static void
9035 bxe_handle_sp_tq(void *context,
9036                  int  pending)
9037 {
9038     struct bxe_softc *sc = (struct bxe_softc *)context;
9039     uint16_t status;
9040
9041     BLOGD(sc, DBG_SP, "---> SP TASK <---\n");
9042
9043     /* what work needs to be performed? */
9044     status = bxe_update_dsb_idx(sc);
9045
9046     BLOGD(sc, DBG_SP, "dsb status 0x%04x\n", status);
9047
9048     /* HW attentions */
9049     if (status & BXE_DEF_SB_ATT_IDX) {
9050         BLOGD(sc, DBG_SP, "---> ATTN INTR <---\n");
9051         bxe_attn_int(sc);
9052         status &= ~BXE_DEF_SB_ATT_IDX;
9053     }
9054
9055     /* SP events: STAT_QUERY and others */
9056     if (status & BXE_DEF_SB_IDX) {
9057         /* handle EQ completions */
9058         BLOGD(sc, DBG_SP, "---> EQ INTR <---\n");
9059         bxe_eq_int(sc);
9060         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID,
9061                    le16toh(sc->def_idx), IGU_INT_NOP, 1);
9062         status &= ~BXE_DEF_SB_IDX;
9063     }
9064
9065     /* if status is non zero then something went wrong */
9066     if (__predict_false(status)) {
9067         BLOGE(sc, "Got an unknown SP interrupt! (0x%04x)\n", status);
9068     }
9069
9070     /* ack status block only if something was actually handled */
9071     bxe_ack_sb(sc, sc->igu_dsb_id, ATTENTION_ID,
9072                le16toh(sc->def_att_idx), IGU_INT_ENABLE, 1);
9073
9074     /*
9075      * Must be called after the EQ processing (since eq leads to sriov
9076      * ramrod completion flows).
9077      * This flow may have been scheduled by the arrival of a ramrod
9078      * completion, or by the sriov code rescheduling itself.
9079      */
9080     // XXX bxe_iov_sp_task(sc);
9081
9082 #if 0
9083     /* AFEX - poll to check if VIFSET_ACK should be sent to MFW */
9084     if (bxe_test_and_clear_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK,
9085                                &sc->sp_state)) {
9086         bxe_link_report(sc);
9087         bxe_fw_command(sc, DRV_MSG_CODE_AFEX_VIFSET_ACK, 0);
9088     }
9089 #endif
9090 }
9091
9092 static void
9093 bxe_handle_fp_tq(void *context,
9094                  int  pending)
9095 {
9096     struct bxe_fastpath *fp = (struct bxe_fastpath *)context;
9097     struct bxe_softc *sc = fp->sc;
9098     uint8_t more_tx = FALSE;
9099     uint8_t more_rx = FALSE;
9100
9101     BLOGD(sc, DBG_INTR, "---> FP TASK QUEUE (%d) <---\n", fp->index);
9102
9103     /* XXX
9104      * IFF_DRV_RUNNING state can't be checked here since we process
9105      * slowpath events on a client queue during setup. Instead
9106      * we need to add a "process/continue" flag here that the driver
9107      * can use to tell the task here not to do anything.
9108      */
9109 #if 0
9110     if (!(sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
9111         return;
9112     }
9113 #endif
9114
9115     /* update the fastpath index */
9116     bxe_update_fp_sb_idx(fp);
9117
9118     /* XXX add loop here if ever support multiple tx CoS */
9119     /* fp->txdata[cos] */
9120     if (bxe_has_tx_work(fp)) {
9121         BXE_FP_TX_LOCK(fp);
9122         more_tx = bxe_txeof(sc, fp);
9123         BXE_FP_TX_UNLOCK(fp);
9124     }
9125
9126     if (bxe_has_rx_work(fp)) {
9127         more_rx = bxe_rxeof(sc, fp);
9128     }
9129
9130     if (more_rx /*|| more_tx*/) {
9131         /* still more work to do */
9132         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9133         return;
9134     }
9135
9136     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9137                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9138 }
9139
9140 static void
9141 bxe_task_fp(struct bxe_fastpath *fp)
9142 {
9143     struct bxe_softc *sc = fp->sc;
9144     uint8_t more_tx = FALSE;
9145     uint8_t more_rx = FALSE;
9146
9147     BLOGD(sc, DBG_INTR, "---> FP TASK ISR (%d) <---\n", fp->index);
9148
9149     /* update the fastpath index */
9150     bxe_update_fp_sb_idx(fp);
9151
9152     /* XXX add loop here if ever support multiple tx CoS */
9153     /* fp->txdata[cos] */
9154     if (bxe_has_tx_work(fp)) {
9155         BXE_FP_TX_LOCK(fp);
9156         more_tx = bxe_txeof(sc, fp);
9157         BXE_FP_TX_UNLOCK(fp);
9158     }
9159
9160     if (bxe_has_rx_work(fp)) {
9161         more_rx = bxe_rxeof(sc, fp);
9162     }
9163
9164     if (more_rx /*|| more_tx*/) {
9165         /* still more work to do, bail out if this ISR and process later */
9166         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9167         return;
9168     }
9169
9170     /*
9171      * Here we write the fastpath index taken before doing any tx or rx work.
9172      * It is very well possible other hw events occurred up to this point and
9173      * they were actually processed accordingly above. Since we're going to
9174      * write an older fastpath index, an interrupt is coming which we might
9175      * not do any work in.
9176      */
9177     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9178                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9179 }
9180
9181 /*
9182  * Legacy interrupt entry point.
9183  *
9184  * Verifies that the controller generated the interrupt and
9185  * then calls a separate routine to handle the various
9186  * interrupt causes: link, RX, and TX.
9187  */
9188 static void
9189 bxe_intr_legacy(void *xsc)
9190 {
9191     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9192     struct bxe_fastpath *fp;
9193     uint16_t status, mask;
9194     int i;
9195
9196     BLOGD(sc, DBG_INTR, "---> BXE INTx <---\n");
9197
9198 #if 0
9199     /* Don't handle any interrupts if we're not ready. */
9200     if (__predict_false(sc->intr_sem != 0)) {
9201         return;
9202     }
9203 #endif
9204
9205     /*
9206      * 0 for ustorm, 1 for cstorm
9207      * the bits returned from ack_int() are 0-15
9208      * bit 0 = attention status block
9209      * bit 1 = fast path status block
9210      * a mask of 0x2 or more = tx/rx event
9211      * a mask of 1 = slow path event
9212      */
9213
9214     status = bxe_ack_int(sc);
9215
9216     /* the interrupt is not for us */
9217     if (__predict_false(status == 0)) {
9218         BLOGD(sc, DBG_INTR, "Not our interrupt!\n");
9219         return;
9220     }
9221
9222     BLOGD(sc, DBG_INTR, "Interrupt status 0x%04x\n", status);
9223
9224     FOR_EACH_ETH_QUEUE(sc, i) {
9225         fp = &sc->fp[i];
9226         mask = (0x2 << (fp->index + CNIC_SUPPORT(sc)));
9227         if (status & mask) {
9228             /* acknowledge and disable further fastpath interrupts */
9229             bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9230             bxe_task_fp(fp);
9231             status &= ~mask;
9232         }
9233     }
9234
9235 #if 0
9236     if (CNIC_SUPPORT(sc)) {
9237         mask = 0x2;
9238         if (status & (mask | 0x1)) {
9239             ...
9240             status &= ~mask;
9241         }
9242     }
9243 #endif
9244
9245     if (__predict_false(status & 0x1)) {
9246         /* acknowledge and disable further slowpath interrupts */
9247         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9248
9249         /* schedule slowpath handler */
9250         taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9251
9252         status &= ~0x1;
9253     }
9254
9255     if (__predict_false(status)) {
9256         BLOGW(sc, "Unexpected fastpath status (0x%08x)!\n", status);
9257     }
9258 }
9259
9260 /* slowpath interrupt entry point */
9261 static void
9262 bxe_intr_sp(void *xsc)
9263 {
9264     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9265
9266     BLOGD(sc, (DBG_INTR | DBG_SP), "---> SP INTR <---\n");
9267
9268     /* acknowledge and disable further slowpath interrupts */
9269     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9270
9271     /* schedule slowpath handler */
9272     taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9273 }
9274
9275 /* fastpath interrupt entry point */
9276 static void
9277 bxe_intr_fp(void *xfp)
9278 {
9279     struct bxe_fastpath *fp = (struct bxe_fastpath *)xfp;
9280     struct bxe_softc *sc = fp->sc;
9281
9282     BLOGD(sc, DBG_INTR, "---> FP INTR %d <---\n", fp->index);
9283
9284     BLOGD(sc, DBG_INTR,
9285           "(cpu=%d) MSI-X fp=%d fw_sb=%d igu_sb=%d\n",
9286           curcpu, fp->index, fp->fw_sb_id, fp->igu_sb_id);
9287
9288 #if 0
9289     /* Don't handle any interrupts if we're not ready. */
9290     if (__predict_false(sc->intr_sem != 0)) {
9291         return;
9292     }
9293 #endif
9294
9295     /* acknowledge and disable further fastpath interrupts */
9296     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9297
9298     bxe_task_fp(fp);
9299 }
9300
9301 /* Release all interrupts allocated by the driver. */
9302 static void
9303 bxe_interrupt_free(struct bxe_softc *sc)
9304 {
9305     int i;
9306
9307     switch (sc->interrupt_mode) {
9308     case INTR_MODE_INTX:
9309         BLOGD(sc, DBG_LOAD, "Releasing legacy INTx vector\n");
9310         if (sc->intr[0].resource != NULL) {
9311             bus_release_resource(sc->dev,
9312                                  SYS_RES_IRQ,
9313                                  sc->intr[0].rid,
9314                                  sc->intr[0].resource);
9315         }
9316         break;
9317     case INTR_MODE_MSI:
9318         for (i = 0; i < sc->intr_count; i++) {
9319             BLOGD(sc, DBG_LOAD, "Releasing MSI vector %d\n", i);
9320             if (sc->intr[i].resource && sc->intr[i].rid) {
9321                 bus_release_resource(sc->dev,
9322                                      SYS_RES_IRQ,
9323                                      sc->intr[i].rid,
9324                                      sc->intr[i].resource);
9325             }
9326         }
9327         pci_release_msi(sc->dev);
9328         break;
9329     case INTR_MODE_MSIX:
9330         for (i = 0; i < sc->intr_count; i++) {
9331             BLOGD(sc, DBG_LOAD, "Releasing MSI-X vector %d\n", i);
9332             if (sc->intr[i].resource && sc->intr[i].rid) {
9333                 bus_release_resource(sc->dev,
9334                                      SYS_RES_IRQ,
9335                                      sc->intr[i].rid,
9336                                      sc->intr[i].resource);
9337             }
9338         }
9339         pci_release_msi(sc->dev);
9340         break;
9341     default:
9342         /* nothing to do as initial allocation failed */
9343         break;
9344     }
9345 }
9346
9347 /*
9348  * This function determines and allocates the appropriate
9349  * interrupt based on system capabilites and user request.
9350  *
9351  * The user may force a particular interrupt mode, specify
9352  * the number of receive queues, specify the method for
9353  * distribuitng received frames to receive queues, or use
9354  * the default settings which will automatically select the
9355  * best supported combination.  In addition, the OS may or
9356  * may not support certain combinations of these settings.
9357  * This routine attempts to reconcile the settings requested
9358  * by the user with the capabilites available from the system
9359  * to select the optimal combination of features.
9360  *
9361  * Returns:
9362  *   0 = Success, !0 = Failure.
9363  */
9364 static int
9365 bxe_interrupt_alloc(struct bxe_softc *sc)
9366 {
9367     int msix_count = 0;
9368     int msi_count = 0;
9369     int num_requested = 0;
9370     int num_allocated = 0;
9371     int rid, i, j;
9372     int rc;
9373
9374     /* get the number of available MSI/MSI-X interrupts from the OS */
9375     if (sc->interrupt_mode > 0) {
9376         if (sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) {
9377             msix_count = pci_msix_count(sc->dev);
9378         }
9379
9380         if (sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) {
9381             msi_count = pci_msi_count(sc->dev);
9382         }
9383
9384         BLOGD(sc, DBG_LOAD, "%d MSI and %d MSI-X vectors available\n",
9385               msi_count, msix_count);
9386     }
9387
9388     do { /* try allocating MSI-X interrupt resources (at least 2) */
9389         if (sc->interrupt_mode != INTR_MODE_MSIX) {
9390             break;
9391         }
9392
9393         if (((sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) == 0) ||
9394             (msix_count < 2)) {
9395             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9396             break;
9397         }
9398
9399         /* ask for the necessary number of MSI-X vectors */
9400         num_requested = min((sc->num_queues + 1), msix_count);
9401
9402         BLOGD(sc, DBG_LOAD, "Requesting %d MSI-X vectors\n", num_requested);
9403
9404         num_allocated = num_requested;
9405         if ((rc = pci_alloc_msix(sc->dev, &num_allocated)) != 0) {
9406             BLOGE(sc, "MSI-X alloc failed! (%d)\n", rc);
9407             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9408             break;
9409         }
9410
9411         if (num_allocated < 2) { /* possible? */
9412             BLOGE(sc, "MSI-X allocation less than 2!\n");
9413             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9414             pci_release_msi(sc->dev);
9415             break;
9416         }
9417
9418         BLOGI(sc, "MSI-X vectors Requested %d and Allocated %d\n",
9419               num_requested, num_allocated);
9420
9421         /* best effort so use the number of vectors allocated to us */
9422         sc->intr_count = num_allocated;
9423         sc->num_queues = num_allocated - 1;
9424
9425         rid = 1; /* initial resource identifier */
9426
9427         /* allocate the MSI-X vectors */
9428         for (i = 0; i < num_allocated; i++) {
9429             sc->intr[i].rid = (rid + i);
9430
9431             if ((sc->intr[i].resource =
9432                  bus_alloc_resource_any(sc->dev,
9433                                         SYS_RES_IRQ,
9434                                         &sc->intr[i].rid,
9435                                         RF_ACTIVE)) == NULL) {
9436                 BLOGE(sc, "Failed to map MSI-X[%d] (rid=%d)!\n",
9437                       i, (rid + i));
9438
9439                 for (j = (i - 1); j >= 0; j--) {
9440                     bus_release_resource(sc->dev,
9441                                          SYS_RES_IRQ,
9442                                          sc->intr[j].rid,
9443                                          sc->intr[j].resource);
9444                 }
9445
9446                 sc->intr_count = 0;
9447                 sc->num_queues = 0;
9448                 sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9449                 pci_release_msi(sc->dev);
9450                 break;
9451             }
9452
9453             BLOGD(sc, DBG_LOAD, "Mapped MSI-X[%d] (rid=%d)\n", i, (rid + i));
9454         }
9455     } while (0);
9456
9457     do { /* try allocating MSI vector resources (at least 2) */
9458         if (sc->interrupt_mode != INTR_MODE_MSI) {
9459             break;
9460         }
9461
9462         if (((sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) == 0) ||
9463             (msi_count < 1)) {
9464             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9465             break;
9466         }
9467
9468         /* ask for a single MSI vector */
9469         num_requested = 1;
9470
9471         BLOGD(sc, DBG_LOAD, "Requesting %d MSI vectors\n", num_requested);
9472
9473         num_allocated = num_requested;
9474         if ((rc = pci_alloc_msi(sc->dev, &num_allocated)) != 0) {
9475             BLOGE(sc, "MSI alloc failed (%d)!\n", rc);
9476             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9477             break;
9478         }
9479
9480         if (num_allocated != 1) { /* possible? */
9481             BLOGE(sc, "MSI allocation is not 1!\n");
9482             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9483             pci_release_msi(sc->dev);
9484             break;
9485         }
9486
9487         BLOGI(sc, "MSI vectors Requested %d and Allocated %d\n",
9488               num_requested, num_allocated);
9489
9490         /* best effort so use the number of vectors allocated to us */
9491         sc->intr_count = num_allocated;
9492         sc->num_queues = num_allocated;
9493
9494         rid = 1; /* initial resource identifier */
9495
9496         sc->intr[0].rid = rid;
9497
9498         if ((sc->intr[0].resource =
9499              bus_alloc_resource_any(sc->dev,
9500                                     SYS_RES_IRQ,
9501                                     &sc->intr[0].rid,
9502                                     RF_ACTIVE)) == NULL) {
9503             BLOGE(sc, "Failed to map MSI[0] (rid=%d)!\n", rid);
9504             sc->intr_count = 0;
9505             sc->num_queues = 0;
9506             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9507             pci_release_msi(sc->dev);
9508             break;
9509         }
9510
9511         BLOGD(sc, DBG_LOAD, "Mapped MSI[0] (rid=%d)\n", rid);
9512     } while (0);
9513
9514     do { /* try allocating INTx vector resources */
9515         if (sc->interrupt_mode != INTR_MODE_INTX) {
9516             break;
9517         }
9518
9519         BLOGD(sc, DBG_LOAD, "Requesting legacy INTx interrupt\n");
9520
9521         /* only one vector for INTx */
9522         sc->intr_count = 1;
9523         sc->num_queues = 1;
9524
9525         rid = 0; /* initial resource identifier */
9526
9527         sc->intr[0].rid = rid;
9528
9529         if ((sc->intr[0].resource =
9530              bus_alloc_resource_any(sc->dev,
9531                                     SYS_RES_IRQ,
9532                                     &sc->intr[0].rid,
9533                                     (RF_ACTIVE | RF_SHAREABLE))) == NULL) {
9534             BLOGE(sc, "Failed to map INTx (rid=%d)!\n", rid);
9535             sc->intr_count = 0;
9536             sc->num_queues = 0;
9537             sc->interrupt_mode = -1; /* Failed! */
9538             break;
9539         }
9540
9541         BLOGD(sc, DBG_LOAD, "Mapped INTx (rid=%d)\n", rid);
9542     } while (0);
9543
9544     if (sc->interrupt_mode == -1) {
9545         BLOGE(sc, "Interrupt Allocation: FAILED!!!\n");
9546         rc = 1;
9547     } else {
9548         BLOGD(sc, DBG_LOAD,
9549               "Interrupt Allocation: interrupt_mode=%d, num_queues=%d\n",
9550               sc->interrupt_mode, sc->num_queues);
9551         rc = 0;
9552     }
9553
9554     return (rc);
9555 }
9556
9557 static void
9558 bxe_interrupt_detach(struct bxe_softc *sc)
9559 {
9560     struct bxe_fastpath *fp;
9561     int i;
9562
9563     /* release interrupt resources */
9564     for (i = 0; i < sc->intr_count; i++) {
9565         if (sc->intr[i].resource && sc->intr[i].tag) {
9566             BLOGD(sc, DBG_LOAD, "Disabling interrupt vector %d\n", i);
9567             bus_teardown_intr(sc->dev, sc->intr[i].resource, sc->intr[i].tag);
9568         }
9569     }
9570
9571     for (i = 0; i < sc->num_queues; i++) {
9572         fp = &sc->fp[i];
9573         if (fp->tq) {
9574             taskqueue_drain(fp->tq, &fp->tq_task);
9575             taskqueue_free(fp->tq);
9576             fp->tq = NULL;
9577         }
9578     }
9579
9580     if (sc->rx_mode_tq) {
9581         taskqueue_drain(sc->rx_mode_tq, &sc->rx_mode_tq_task);
9582         taskqueue_free(sc->rx_mode_tq);
9583         sc->rx_mode_tq = NULL;
9584     }
9585
9586     if (sc->sp_tq) {
9587         taskqueue_drain(sc->sp_tq, &sc->sp_tq_task);
9588         taskqueue_free(sc->sp_tq);
9589         sc->sp_tq = NULL;
9590     }
9591 }
9592
9593 /*
9594  * Enables interrupts and attach to the ISR.
9595  *
9596  * When using multiple MSI/MSI-X vectors the first vector
9597  * is used for slowpath operations while all remaining
9598  * vectors are used for fastpath operations.  If only a
9599  * single MSI/MSI-X vector is used (SINGLE_ISR) then the
9600  * ISR must look for both slowpath and fastpath completions.
9601  */
9602 static int
9603 bxe_interrupt_attach(struct bxe_softc *sc)
9604 {
9605     struct bxe_fastpath *fp;
9606     int rc = 0;
9607     int i;
9608
9609     snprintf(sc->sp_tq_name, sizeof(sc->sp_tq_name),
9610              "bxe%d_sp_tq", sc->unit);
9611     TASK_INIT(&sc->sp_tq_task, 0, bxe_handle_sp_tq, sc);
9612     sc->sp_tq = taskqueue_create_fast(sc->sp_tq_name, M_NOWAIT,
9613                                       taskqueue_thread_enqueue,
9614                                       &sc->sp_tq);
9615     taskqueue_start_threads(&sc->sp_tq, 1, PWAIT, /* lower priority */
9616                             "%s", sc->sp_tq_name);
9617
9618     snprintf(sc->rx_mode_tq_name, sizeof(sc->rx_mode_tq_name),
9619              "bxe%d_rx_mode_tq", sc->unit);
9620     TASK_INIT(&sc->rx_mode_tq_task, 0, bxe_handle_rx_mode_tq, sc);
9621     sc->rx_mode_tq = taskqueue_create_fast(sc->rx_mode_tq_name, M_NOWAIT,
9622                                            taskqueue_thread_enqueue,
9623                                            &sc->rx_mode_tq);
9624     taskqueue_start_threads(&sc->rx_mode_tq, 1, PWAIT, /* lower priority */
9625                             "%s", sc->rx_mode_tq_name);
9626
9627     for (i = 0; i < sc->num_queues; i++) {
9628         fp = &sc->fp[i];
9629         snprintf(fp->tq_name, sizeof(fp->tq_name),
9630                  "bxe%d_fp%d_tq", sc->unit, i);
9631         TASK_INIT(&fp->tq_task, 0, bxe_handle_fp_tq, fp);
9632         fp->tq = taskqueue_create_fast(fp->tq_name, M_NOWAIT,
9633                                        taskqueue_thread_enqueue,
9634                                        &fp->tq);
9635         taskqueue_start_threads(&fp->tq, 1, PI_NET, /* higher priority */
9636                                 "%s", fp->tq_name);
9637     }
9638
9639     /* setup interrupt handlers */
9640     if (sc->interrupt_mode == INTR_MODE_MSIX) {
9641         BLOGD(sc, DBG_LOAD, "Enabling slowpath MSI-X[0] vector\n");
9642
9643         /*
9644          * Setup the interrupt handler. Note that we pass the driver instance
9645          * to the interrupt handler for the slowpath.
9646          */
9647         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9648                                  (INTR_TYPE_NET | INTR_MPSAFE),
9649                                  NULL, bxe_intr_sp, sc,
9650                                  &sc->intr[0].tag)) != 0) {
9651             BLOGE(sc, "Failed to allocate MSI-X[0] vector (%d)\n", rc);
9652             goto bxe_interrupt_attach_exit;
9653         }
9654
9655         bus_describe_intr(sc->dev, sc->intr[0].resource,
9656                           sc->intr[0].tag, "sp");
9657
9658         /* bus_bind_intr(sc->dev, sc->intr[0].resource, 0); */
9659
9660         /* initialize the fastpath vectors (note the first was used for sp) */
9661         for (i = 0; i < sc->num_queues; i++) {
9662             fp = &sc->fp[i];
9663             BLOGD(sc, DBG_LOAD, "Enabling MSI-X[%d] vector\n", (i + 1));
9664
9665             /*
9666              * Setup the interrupt handler. Note that we pass the
9667              * fastpath context to the interrupt handler in this
9668              * case.
9669              */
9670             if ((rc = bus_setup_intr(sc->dev, sc->intr[i + 1].resource,
9671                                      (INTR_TYPE_NET | INTR_MPSAFE),
9672                                      NULL, bxe_intr_fp, fp,
9673                                      &sc->intr[i + 1].tag)) != 0) {
9674                 BLOGE(sc, "Failed to allocate MSI-X[%d] vector (%d)\n",
9675                       (i + 1), rc);
9676                 goto bxe_interrupt_attach_exit;
9677             }
9678
9679             bus_describe_intr(sc->dev, sc->intr[i + 1].resource,
9680                               sc->intr[i + 1].tag, "fp%02d", i);
9681
9682             /* bind the fastpath instance to a cpu */
9683             if (sc->num_queues > 1) {
9684                 bus_bind_intr(sc->dev, sc->intr[i + 1].resource, i);
9685             }
9686
9687             fp->state = BXE_FP_STATE_IRQ;
9688         }
9689     } else if (sc->interrupt_mode == INTR_MODE_MSI) {
9690         BLOGD(sc, DBG_LOAD, "Enabling MSI[0] vector\n");
9691
9692         /*
9693          * Setup the interrupt handler. Note that we pass the
9694          * driver instance to the interrupt handler which
9695          * will handle both the slowpath and fastpath.
9696          */
9697         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9698                                  (INTR_TYPE_NET | INTR_MPSAFE),
9699                                  NULL, bxe_intr_legacy, sc,
9700                                  &sc->intr[0].tag)) != 0) {
9701             BLOGE(sc, "Failed to allocate MSI[0] vector (%d)\n", rc);
9702             goto bxe_interrupt_attach_exit;
9703         }
9704
9705     } else { /* (sc->interrupt_mode == INTR_MODE_INTX) */
9706         BLOGD(sc, DBG_LOAD, "Enabling INTx interrupts\n");
9707
9708         /*
9709          * Setup the interrupt handler. Note that we pass the
9710          * driver instance to the interrupt handler which
9711          * will handle both the slowpath and fastpath.
9712          */
9713         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9714                                  (INTR_TYPE_NET | INTR_MPSAFE),
9715                                  NULL, bxe_intr_legacy, sc,
9716                                  &sc->intr[0].tag)) != 0) {
9717             BLOGE(sc, "Failed to allocate INTx interrupt (%d)\n", rc);
9718             goto bxe_interrupt_attach_exit;
9719         }
9720     }
9721
9722 bxe_interrupt_attach_exit:
9723
9724     return (rc);
9725 }
9726
9727 static int  bxe_init_hw_common_chip(struct bxe_softc *sc);
9728 static int  bxe_init_hw_common(struct bxe_softc *sc);
9729 static int  bxe_init_hw_port(struct bxe_softc *sc);
9730 static int  bxe_init_hw_func(struct bxe_softc *sc);
9731 static void bxe_reset_common(struct bxe_softc *sc);
9732 static void bxe_reset_port(struct bxe_softc *sc);
9733 static void bxe_reset_func(struct bxe_softc *sc);
9734 static int  bxe_gunzip_init(struct bxe_softc *sc);
9735 static void bxe_gunzip_end(struct bxe_softc *sc);
9736 static int  bxe_init_firmware(struct bxe_softc *sc);
9737 static void bxe_release_firmware(struct bxe_softc *sc);
9738
9739 static struct
9740 ecore_func_sp_drv_ops bxe_func_sp_drv = {
9741     .init_hw_cmn_chip = bxe_init_hw_common_chip,
9742     .init_hw_cmn      = bxe_init_hw_common,
9743     .init_hw_port     = bxe_init_hw_port,
9744     .init_hw_func     = bxe_init_hw_func,
9745
9746     .reset_hw_cmn     = bxe_reset_common,
9747     .reset_hw_port    = bxe_reset_port,
9748     .reset_hw_func    = bxe_reset_func,
9749
9750     .gunzip_init      = bxe_gunzip_init,
9751     .gunzip_end       = bxe_gunzip_end,
9752
9753     .init_fw          = bxe_init_firmware,
9754     .release_fw       = bxe_release_firmware,
9755 };
9756
9757 static void
9758 bxe_init_func_obj(struct bxe_softc *sc)
9759 {
9760     sc->dmae_ready = 0;
9761
9762     ecore_init_func_obj(sc,
9763                         &sc->func_obj,
9764                         BXE_SP(sc, func_rdata),
9765                         BXE_SP_MAPPING(sc, func_rdata),
9766                         BXE_SP(sc, func_afex_rdata),
9767                         BXE_SP_MAPPING(sc, func_afex_rdata),
9768                         &bxe_func_sp_drv);
9769 }
9770
9771 static int
9772 bxe_init_hw(struct bxe_softc *sc,
9773             uint32_t         load_code)
9774 {
9775     struct ecore_func_state_params func_params = { NULL };
9776     int rc;
9777
9778     /* prepare the parameters for function state transitions */
9779     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
9780
9781     func_params.f_obj = &sc->func_obj;
9782     func_params.cmd = ECORE_F_CMD_HW_INIT;
9783
9784     func_params.params.hw_init.load_phase = load_code;
9785
9786     /*
9787      * Via a plethora of function pointers, we will eventually reach
9788      * bxe_init_hw_common(), bxe_init_hw_port(), or bxe_init_hw_func().
9789      */
9790     rc = ecore_func_state_change(sc, &func_params);
9791
9792     return (rc);
9793 }
9794
9795 static void
9796 bxe_fill(struct bxe_softc *sc,
9797          uint32_t         addr,
9798          int              fill,
9799          uint32_t         len)
9800 {
9801     uint32_t i;
9802
9803     if (!(len % 4) && !(addr % 4)) {
9804         for (i = 0; i < len; i += 4) {
9805             REG_WR(sc, (addr + i), fill);
9806         }
9807     } else {
9808         for (i = 0; i < len; i++) {
9809             REG_WR8(sc, (addr + i), fill);
9810         }
9811     }
9812 }
9813
9814 /* writes FP SP data to FW - data_size in dwords */
9815 static void
9816 bxe_wr_fp_sb_data(struct bxe_softc *sc,
9817                   int              fw_sb_id,
9818                   uint32_t         *sb_data_p,
9819                   uint32_t         data_size)
9820 {
9821     int index;
9822
9823     for (index = 0; index < data_size; index++) {
9824         REG_WR(sc,
9825                (BAR_CSTRORM_INTMEM +
9826                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
9827                 (sizeof(uint32_t) * index)),
9828                *(sb_data_p + index));
9829     }
9830 }
9831
9832 static void
9833 bxe_zero_fp_sb(struct bxe_softc *sc,
9834                int              fw_sb_id)
9835 {
9836     struct hc_status_block_data_e2 sb_data_e2;
9837     struct hc_status_block_data_e1x sb_data_e1x;
9838     uint32_t *sb_data_p;
9839     uint32_t data_size = 0;
9840
9841     if (!CHIP_IS_E1x(sc)) {
9842         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9843         sb_data_e2.common.state = SB_DISABLED;
9844         sb_data_e2.common.p_func.vf_valid = FALSE;
9845         sb_data_p = (uint32_t *)&sb_data_e2;
9846         data_size = (sizeof(struct hc_status_block_data_e2) /
9847                      sizeof(uint32_t));
9848     } else {
9849         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9850         sb_data_e1x.common.state = SB_DISABLED;
9851         sb_data_e1x.common.p_func.vf_valid = FALSE;
9852         sb_data_p = (uint32_t *)&sb_data_e1x;
9853         data_size = (sizeof(struct hc_status_block_data_e1x) /
9854                      sizeof(uint32_t));
9855     }
9856
9857     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9858
9859     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id)),
9860              0, CSTORM_STATUS_BLOCK_SIZE);
9861     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id)),
9862              0, CSTORM_SYNC_BLOCK_SIZE);
9863 }
9864
9865 static void
9866 bxe_wr_sp_sb_data(struct bxe_softc               *sc,
9867                   struct hc_sp_status_block_data *sp_sb_data)
9868 {
9869     int i;
9870
9871     for (i = 0;
9872          i < (sizeof(struct hc_sp_status_block_data) / sizeof(uint32_t));
9873          i++) {
9874         REG_WR(sc,
9875                (BAR_CSTRORM_INTMEM +
9876                 CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(SC_FUNC(sc)) +
9877                 (i * sizeof(uint32_t))),
9878                *((uint32_t *)sp_sb_data + i));
9879     }
9880 }
9881
9882 static void
9883 bxe_zero_sp_sb(struct bxe_softc *sc)
9884 {
9885     struct hc_sp_status_block_data sp_sb_data;
9886
9887     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
9888
9889     sp_sb_data.state           = SB_DISABLED;
9890     sp_sb_data.p_func.vf_valid = FALSE;
9891
9892     bxe_wr_sp_sb_data(sc, &sp_sb_data);
9893
9894     bxe_fill(sc,
9895              (BAR_CSTRORM_INTMEM +
9896               CSTORM_SP_STATUS_BLOCK_OFFSET(SC_FUNC(sc))),
9897               0, CSTORM_SP_STATUS_BLOCK_SIZE);
9898     bxe_fill(sc,
9899              (BAR_CSTRORM_INTMEM +
9900               CSTORM_SP_SYNC_BLOCK_OFFSET(SC_FUNC(sc))),
9901               0, CSTORM_SP_SYNC_BLOCK_SIZE);
9902 }
9903
9904 static void
9905 bxe_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
9906                              int                       igu_sb_id,
9907                              int                       igu_seg_id)
9908 {
9909     hc_sm->igu_sb_id      = igu_sb_id;
9910     hc_sm->igu_seg_id     = igu_seg_id;
9911     hc_sm->timer_value    = 0xFF;
9912     hc_sm->time_to_expire = 0xFFFFFFFF;
9913 }
9914
9915 static void
9916 bxe_map_sb_state_machines(struct hc_index_data *index_data)
9917 {
9918     /* zero out state machine indices */
9919
9920     /* rx indices */
9921     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags &= ~HC_INDEX_DATA_SM_ID;
9922
9923     /* tx indices */
9924     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags      &= ~HC_INDEX_DATA_SM_ID;
9925     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags &= ~HC_INDEX_DATA_SM_ID;
9926     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags &= ~HC_INDEX_DATA_SM_ID;
9927     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags &= ~HC_INDEX_DATA_SM_ID;
9928
9929     /* map indices */
9930
9931     /* rx indices */
9932     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags |=
9933         (SM_RX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9934
9935     /* tx indices */
9936     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags |=
9937         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9938     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags |=
9939         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9940     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags |=
9941         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9942     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags |=
9943         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9944 }
9945
9946 static void
9947 bxe_init_sb(struct bxe_softc *sc,
9948             bus_addr_t       busaddr,
9949             int              vfid,
9950             uint8_t          vf_valid,
9951             int              fw_sb_id,
9952             int              igu_sb_id)
9953 {
9954     struct hc_status_block_data_e2  sb_data_e2;
9955     struct hc_status_block_data_e1x sb_data_e1x;
9956     struct hc_status_block_sm       *hc_sm_p;
9957     uint32_t *sb_data_p;
9958     int igu_seg_id;
9959     int data_size;
9960
9961     if (CHIP_INT_MODE_IS_BC(sc)) {
9962         igu_seg_id = HC_SEG_ACCESS_NORM;
9963     } else {
9964         igu_seg_id = IGU_SEG_ACCESS_NORM;
9965     }
9966
9967     bxe_zero_fp_sb(sc, fw_sb_id);
9968
9969     if (!CHIP_IS_E1x(sc)) {
9970         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9971         sb_data_e2.common.state = SB_ENABLED;
9972         sb_data_e2.common.p_func.pf_id = SC_FUNC(sc);
9973         sb_data_e2.common.p_func.vf_id = vfid;
9974         sb_data_e2.common.p_func.vf_valid = vf_valid;
9975         sb_data_e2.common.p_func.vnic_id = SC_VN(sc);
9976         sb_data_e2.common.same_igu_sb_1b = TRUE;
9977         sb_data_e2.common.host_sb_addr.hi = U64_HI(busaddr);
9978         sb_data_e2.common.host_sb_addr.lo = U64_LO(busaddr);
9979         hc_sm_p = sb_data_e2.common.state_machine;
9980         sb_data_p = (uint32_t *)&sb_data_e2;
9981         data_size = (sizeof(struct hc_status_block_data_e2) /
9982                      sizeof(uint32_t));
9983         bxe_map_sb_state_machines(sb_data_e2.index_data);
9984     } else {
9985         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9986         sb_data_e1x.common.state = SB_ENABLED;
9987         sb_data_e1x.common.p_func.pf_id = SC_FUNC(sc);
9988         sb_data_e1x.common.p_func.vf_id = 0xff;
9989         sb_data_e1x.common.p_func.vf_valid = FALSE;
9990         sb_data_e1x.common.p_func.vnic_id = SC_VN(sc);
9991         sb_data_e1x.common.same_igu_sb_1b = TRUE;
9992         sb_data_e1x.common.host_sb_addr.hi = U64_HI(busaddr);
9993         sb_data_e1x.common.host_sb_addr.lo = U64_LO(busaddr);
9994         hc_sm_p = sb_data_e1x.common.state_machine;
9995         sb_data_p = (uint32_t *)&sb_data_e1x;
9996         data_size = (sizeof(struct hc_status_block_data_e1x) /
9997                      sizeof(uint32_t));
9998         bxe_map_sb_state_machines(sb_data_e1x.index_data);
9999     }
10000
10001     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID], igu_sb_id, igu_seg_id);
10002     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID], igu_sb_id, igu_seg_id);
10003
10004     BLOGD(sc, DBG_LOAD, "Init FW SB %d\n", fw_sb_id);
10005
10006     /* write indices to HW - PCI guarantees endianity of regpairs */
10007     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
10008 }
10009
10010 static inline uint8_t
10011 bxe_fp_qzone_id(struct bxe_fastpath *fp)
10012 {
10013     if (CHIP_IS_E1x(fp->sc)) {
10014         return (fp->cl_id + SC_PORT(fp->sc) * ETH_MAX_RX_CLIENTS_E1H);
10015     } else {
10016         return (fp->cl_id);
10017     }
10018 }
10019
10020 static inline uint32_t
10021 bxe_rx_ustorm_prods_offset(struct bxe_softc    *sc,
10022                            struct bxe_fastpath *fp)
10023 {
10024     uint32_t offset = BAR_USTRORM_INTMEM;
10025
10026 #if 0
10027     if (IS_VF(sc)) {
10028         return (PXP_VF_ADDR_USDM_QUEUES_START +
10029                 (sc->acquire_resp.resc.hw_qid[fp->index] *
10030                  sizeof(struct ustorm_queue_zone_data)));
10031     } else
10032 #endif
10033     if (!CHIP_IS_E1x(sc)) {
10034         offset += USTORM_RX_PRODS_E2_OFFSET(fp->cl_qzone_id);
10035     } else {
10036         offset += USTORM_RX_PRODS_E1X_OFFSET(SC_PORT(sc), fp->cl_id);
10037     }
10038
10039     return (offset);
10040 }
10041
10042 static void
10043 bxe_init_eth_fp(struct bxe_softc *sc,
10044                 int              idx)
10045 {
10046     struct bxe_fastpath *fp = &sc->fp[idx];
10047     uint32_t cids[ECORE_MULTI_TX_COS] = { 0 };
10048     unsigned long q_type = 0;
10049     int cos;
10050
10051     fp->sc    = sc;
10052     fp->index = idx;
10053
10054     snprintf(fp->tx_mtx_name, sizeof(fp->tx_mtx_name),
10055              "bxe%d_fp%d_tx_lock", sc->unit, idx);
10056     mtx_init(&fp->tx_mtx, fp->tx_mtx_name, NULL, MTX_DEF);
10057
10058     snprintf(fp->rx_mtx_name, sizeof(fp->rx_mtx_name),
10059              "bxe%d_fp%d_rx_lock", sc->unit, idx);
10060     mtx_init(&fp->rx_mtx, fp->rx_mtx_name, NULL, MTX_DEF);
10061
10062     fp->igu_sb_id = (sc->igu_base_sb + idx + CNIC_SUPPORT(sc));
10063     fp->fw_sb_id = (sc->base_fw_ndsb + idx + CNIC_SUPPORT(sc));
10064
10065     fp->cl_id = (CHIP_IS_E1x(sc)) ?
10066                     (SC_L_ID(sc) + idx) :
10067                     /* want client ID same as IGU SB ID for non-E1 */
10068                     fp->igu_sb_id;
10069     fp->cl_qzone_id = bxe_fp_qzone_id(fp);
10070
10071     /* setup sb indices */
10072     if (!CHIP_IS_E1x(sc)) {
10073         fp->sb_index_values  = fp->status_block.e2_sb->sb.index_values;
10074         fp->sb_running_index = fp->status_block.e2_sb->sb.running_index;
10075     } else {
10076         fp->sb_index_values  = fp->status_block.e1x_sb->sb.index_values;
10077         fp->sb_running_index = fp->status_block.e1x_sb->sb.running_index;
10078     }
10079
10080     /* init shortcut */
10081     fp->ustorm_rx_prods_offset = bxe_rx_ustorm_prods_offset(sc, fp);
10082
10083     fp->rx_cq_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_RX_CQ_CONS];
10084
10085     /*
10086      * XXX If multiple CoS is ever supported then each fastpath structure
10087      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
10088      */
10089     for (cos = 0; cos < sc->max_cos; cos++) {
10090         cids[cos] = idx;
10091     }
10092     fp->tx_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_TX_CQ_CONS_COS0];
10093
10094     /* nothing more for a VF to do */
10095     if (IS_VF(sc)) {
10096         return;
10097     }
10098
10099     bxe_init_sb(sc, fp->sb_dma.paddr, BXE_VF_ID_INVALID, FALSE,
10100                 fp->fw_sb_id, fp->igu_sb_id);
10101
10102     bxe_update_fp_sb_idx(fp);
10103
10104     /* Configure Queue State object */
10105     bit_set(&q_type, ECORE_Q_TYPE_HAS_RX);
10106     bit_set(&q_type, ECORE_Q_TYPE_HAS_TX);
10107
10108     ecore_init_queue_obj(sc,
10109                          &sc->sp_objs[idx].q_obj,
10110                          fp->cl_id,
10111                          cids,
10112                          sc->max_cos,
10113                          SC_FUNC(sc),
10114                          BXE_SP(sc, q_rdata),
10115                          BXE_SP_MAPPING(sc, q_rdata),
10116                          q_type);
10117
10118     /* configure classification DBs */
10119     ecore_init_mac_obj(sc,
10120                        &sc->sp_objs[idx].mac_obj,
10121                        fp->cl_id,
10122                        idx,
10123                        SC_FUNC(sc),
10124                        BXE_SP(sc, mac_rdata),
10125                        BXE_SP_MAPPING(sc, mac_rdata),
10126                        ECORE_FILTER_MAC_PENDING,
10127                        &sc->sp_state,
10128                        ECORE_OBJ_TYPE_RX_TX,
10129                        &sc->macs_pool);
10130
10131     BLOGD(sc, DBG_LOAD, "fp[%d]: sb=%p cl_id=%d fw_sb=%d igu_sb=%d\n",
10132           idx, fp->status_block.e2_sb, fp->cl_id, fp->fw_sb_id, fp->igu_sb_id);
10133 }
10134
10135 static inline void
10136 bxe_update_rx_prod(struct bxe_softc    *sc,
10137                    struct bxe_fastpath *fp,
10138                    uint16_t            rx_bd_prod,
10139                    uint16_t            rx_cq_prod,
10140                    uint16_t            rx_sge_prod)
10141 {
10142     struct ustorm_eth_rx_producers rx_prods = { 0 };
10143     uint32_t i;
10144
10145     /* update producers */
10146     rx_prods.bd_prod  = rx_bd_prod;
10147     rx_prods.cqe_prod = rx_cq_prod;
10148     rx_prods.sge_prod = rx_sge_prod;
10149
10150     /*
10151      * Make sure that the BD and SGE data is updated before updating the
10152      * producers since FW might read the BD/SGE right after the producer
10153      * is updated.
10154      * This is only applicable for weak-ordered memory model archs such
10155      * as IA-64. The following barrier is also mandatory since FW will
10156      * assumes BDs must have buffers.
10157      */
10158     wmb();
10159
10160     for (i = 0; i < (sizeof(rx_prods) / 4); i++) {
10161         REG_WR(sc,
10162                (fp->ustorm_rx_prods_offset + (i * 4)),
10163                ((uint32_t *)&rx_prods)[i]);
10164     }
10165
10166     wmb(); /* keep prod updates ordered */
10167
10168     BLOGD(sc, DBG_RX,
10169           "RX fp[%d]: wrote prods bd_prod=%u cqe_prod=%u sge_prod=%u\n",
10170           fp->index, rx_bd_prod, rx_cq_prod, rx_sge_prod);
10171 }
10172
10173 static void
10174 bxe_init_rx_rings(struct bxe_softc *sc)
10175 {
10176     struct bxe_fastpath *fp;
10177     int i;
10178
10179     for (i = 0; i < sc->num_queues; i++) {
10180         fp = &sc->fp[i];
10181
10182         fp->rx_bd_cons = 0;
10183
10184         /*
10185          * Activate the BD ring...
10186          * Warning, this will generate an interrupt (to the TSTORM)
10187          * so this can only be done after the chip is initialized
10188          */
10189         bxe_update_rx_prod(sc, fp,
10190                            fp->rx_bd_prod,
10191                            fp->rx_cq_prod,
10192                            fp->rx_sge_prod);
10193
10194         if (i != 0) {
10195             continue;
10196         }
10197
10198         if (CHIP_IS_E1(sc)) {
10199             REG_WR(sc,
10200                    (BAR_USTRORM_INTMEM +
10201                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc))),
10202                    U64_LO(fp->rcq_dma.paddr));
10203             REG_WR(sc,
10204                    (BAR_USTRORM_INTMEM +
10205                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc)) + 4),
10206                    U64_HI(fp->rcq_dma.paddr));
10207         }
10208     }
10209 }
10210
10211 static void
10212 bxe_init_tx_ring_one(struct bxe_fastpath *fp)
10213 {
10214     SET_FLAG(fp->tx_db.data.header.header, DOORBELL_HDR_DB_TYPE, 1);
10215     fp->tx_db.data.zero_fill1 = 0;
10216     fp->tx_db.data.prod = 0;
10217
10218     fp->tx_pkt_prod = 0;
10219     fp->tx_pkt_cons = 0;
10220     fp->tx_bd_prod = 0;
10221     fp->tx_bd_cons = 0;
10222     fp->eth_q_stats.tx_pkts = 0;
10223 }
10224
10225 static inline void
10226 bxe_init_tx_rings(struct bxe_softc *sc)
10227 {
10228     int i;
10229
10230     for (i = 0; i < sc->num_queues; i++) {
10231 #if 0
10232         uint8_t cos;
10233         for (cos = 0; cos < sc->max_cos; cos++) {
10234             bxe_init_tx_ring_one(&sc->fp[i].txdata[cos]);
10235         }
10236 #else
10237         bxe_init_tx_ring_one(&sc->fp[i]);
10238 #endif
10239     }
10240 }
10241
10242 static void
10243 bxe_init_def_sb(struct bxe_softc *sc)
10244 {
10245     struct host_sp_status_block *def_sb = sc->def_sb;
10246     bus_addr_t mapping = sc->def_sb_dma.paddr;
10247     int igu_sp_sb_index;
10248     int igu_seg_id;
10249     int port = SC_PORT(sc);
10250     int func = SC_FUNC(sc);
10251     int reg_offset, reg_offset_en5;
10252     uint64_t section;
10253     int index, sindex;
10254     struct hc_sp_status_block_data sp_sb_data;
10255
10256     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
10257
10258     if (CHIP_INT_MODE_IS_BC(sc)) {
10259         igu_sp_sb_index = DEF_SB_IGU_ID;
10260         igu_seg_id = HC_SEG_ACCESS_DEF;
10261     } else {
10262         igu_sp_sb_index = sc->igu_dsb_id;
10263         igu_seg_id = IGU_SEG_ACCESS_DEF;
10264     }
10265
10266     /* attentions */
10267     section = ((uint64_t)mapping +
10268                offsetof(struct host_sp_status_block, atten_status_block));
10269     def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
10270     sc->attn_state = 0;
10271
10272     reg_offset = (port) ?
10273                      MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
10274                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
10275     reg_offset_en5 = (port) ?
10276                          MISC_REG_AEU_ENABLE5_FUNC_1_OUT_0 :
10277                          MISC_REG_AEU_ENABLE5_FUNC_0_OUT_0;
10278
10279     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
10280         /* take care of sig[0]..sig[4] */
10281         for (sindex = 0; sindex < 4; sindex++) {
10282             sc->attn_group[index].sig[sindex] =
10283                 REG_RD(sc, (reg_offset + (sindex * 0x4) + (0x10 * index)));
10284         }
10285
10286         if (!CHIP_IS_E1x(sc)) {
10287             /*
10288              * enable5 is separate from the rest of the registers,
10289              * and the address skip is 4 and not 16 between the
10290              * different groups
10291              */
10292             sc->attn_group[index].sig[4] =
10293                 REG_RD(sc, (reg_offset_en5 + (0x4 * index)));
10294         } else {
10295             sc->attn_group[index].sig[4] = 0;
10296         }
10297     }
10298
10299     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10300         reg_offset = (port) ?
10301                          HC_REG_ATTN_MSG1_ADDR_L :
10302                          HC_REG_ATTN_MSG0_ADDR_L;
10303         REG_WR(sc, reg_offset, U64_LO(section));
10304         REG_WR(sc, (reg_offset + 4), U64_HI(section));
10305     } else if (!CHIP_IS_E1x(sc)) {
10306         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
10307         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
10308     }
10309
10310     section = ((uint64_t)mapping +
10311                offsetof(struct host_sp_status_block, sp_sb));
10312
10313     bxe_zero_sp_sb(sc);
10314
10315     /* PCI guarantees endianity of regpair */
10316     sp_sb_data.state           = SB_ENABLED;
10317     sp_sb_data.host_sb_addr.lo = U64_LO(section);
10318     sp_sb_data.host_sb_addr.hi = U64_HI(section);
10319     sp_sb_data.igu_sb_id       = igu_sp_sb_index;
10320     sp_sb_data.igu_seg_id      = igu_seg_id;
10321     sp_sb_data.p_func.pf_id    = func;
10322     sp_sb_data.p_func.vnic_id  = SC_VN(sc);
10323     sp_sb_data.p_func.vf_id    = 0xff;
10324
10325     bxe_wr_sp_sb_data(sc, &sp_sb_data);
10326
10327     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
10328 }
10329
10330 static void
10331 bxe_init_sp_ring(struct bxe_softc *sc)
10332 {
10333     atomic_store_rel_long(&sc->cq_spq_left, MAX_SPQ_PENDING);
10334     sc->spq_prod_idx = 0;
10335     sc->dsb_sp_prod = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_ETH_DEF_CONS];
10336     sc->spq_prod_bd = sc->spq;
10337     sc->spq_last_bd = (sc->spq_prod_bd + MAX_SP_DESC_CNT);
10338 }
10339
10340 static void
10341 bxe_init_eq_ring(struct bxe_softc *sc)
10342 {
10343     union event_ring_elem *elem;
10344     int i;
10345
10346     for (i = 1; i <= NUM_EQ_PAGES; i++) {
10347         elem = &sc->eq[EQ_DESC_CNT_PAGE * i - 1];
10348
10349         elem->next_page.addr.hi = htole32(U64_HI(sc->eq_dma.paddr +
10350                                                  BCM_PAGE_SIZE *
10351                                                  (i % NUM_EQ_PAGES)));
10352         elem->next_page.addr.lo = htole32(U64_LO(sc->eq_dma.paddr +
10353                                                  BCM_PAGE_SIZE *
10354                                                  (i % NUM_EQ_PAGES)));
10355     }
10356
10357     sc->eq_cons    = 0;
10358     sc->eq_prod    = NUM_EQ_DESC;
10359     sc->eq_cons_sb = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_EQ_CONS];
10360
10361     atomic_store_rel_long(&sc->eq_spq_left,
10362                           (min((MAX_SP_DESC_CNT - MAX_SPQ_PENDING),
10363                                NUM_EQ_DESC) - 1));
10364 }
10365
10366 static void
10367 bxe_init_internal_common(struct bxe_softc *sc)
10368 {
10369     int i;
10370
10371     if (IS_MF_SI(sc)) {
10372         /*
10373          * In switch independent mode, the TSTORM needs to accept
10374          * packets that failed classification, since approximate match
10375          * mac addresses aren't written to NIG LLH.
10376          */
10377         REG_WR8(sc,
10378                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10379                 2);
10380     } else if (!CHIP_IS_E1(sc)) { /* 57710 doesn't support MF */
10381         REG_WR8(sc,
10382                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10383                 0);
10384     }
10385
10386     /*
10387      * Zero this manually as its initialization is currently missing
10388      * in the initTool.
10389      */
10390     for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++) {
10391         REG_WR(sc,
10392                (BAR_USTRORM_INTMEM + USTORM_AGG_DATA_OFFSET + (i * 4)),
10393                0);
10394     }
10395
10396     if (!CHIP_IS_E1x(sc)) {
10397         REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET),
10398                 CHIP_INT_MODE_IS_BC(sc) ? HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
10399     }
10400 }
10401
10402 static void
10403 bxe_init_internal(struct bxe_softc *sc,
10404                   uint32_t         load_code)
10405 {
10406     switch (load_code) {
10407     case FW_MSG_CODE_DRV_LOAD_COMMON:
10408     case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
10409         bxe_init_internal_common(sc);
10410         /* no break */
10411
10412     case FW_MSG_CODE_DRV_LOAD_PORT:
10413         /* nothing to do */
10414         /* no break */
10415
10416     case FW_MSG_CODE_DRV_LOAD_FUNCTION:
10417         /* internal memory per function is initialized inside bxe_pf_init */
10418         break;
10419
10420     default:
10421         BLOGE(sc, "Unknown load_code (0x%x) from MCP\n", load_code);
10422         break;
10423     }
10424 }
10425
10426 static void
10427 storm_memset_func_cfg(struct bxe_softc                         *sc,
10428                       struct tstorm_eth_function_common_config *tcfg,
10429                       uint16_t                                  abs_fid)
10430 {
10431     uint32_t addr;
10432     size_t size;
10433
10434     addr = (BAR_TSTRORM_INTMEM +
10435             TSTORM_FUNCTION_COMMON_CONFIG_OFFSET(abs_fid));
10436     size = sizeof(struct tstorm_eth_function_common_config);
10437     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)tcfg);
10438 }
10439
10440 static void
10441 bxe_func_init(struct bxe_softc            *sc,
10442               struct bxe_func_init_params *p)
10443 {
10444     struct tstorm_eth_function_common_config tcfg = { 0 };
10445
10446     if (CHIP_IS_E1x(sc)) {
10447         storm_memset_func_cfg(sc, &tcfg, p->func_id);
10448     }
10449
10450     /* Enable the function in the FW */
10451     storm_memset_vf_to_pf(sc, p->func_id, p->pf_id);
10452     storm_memset_func_en(sc, p->func_id, 1);
10453
10454     /* spq */
10455     if (p->func_flgs & FUNC_FLG_SPQ) {
10456         storm_memset_spq_addr(sc, p->spq_map, p->func_id);
10457         REG_WR(sc,
10458                (XSEM_REG_FAST_MEMORY + XSTORM_SPQ_PROD_OFFSET(p->func_id)),
10459                p->spq_prod);
10460     }
10461 }
10462
10463 /*
10464  * Calculates the sum of vn_min_rates.
10465  * It's needed for further normalizing of the min_rates.
10466  * Returns:
10467  *   sum of vn_min_rates.
10468  *     or
10469  *   0 - if all the min_rates are 0.
10470  * In the later case fainess algorithm should be deactivated.
10471  * If all min rates are not zero then those that are zeroes will be set to 1.
10472  */
10473 static void
10474 bxe_calc_vn_min(struct bxe_softc       *sc,
10475                 struct cmng_init_input *input)
10476 {
10477     uint32_t vn_cfg;
10478     uint32_t vn_min_rate;
10479     int all_zero = 1;
10480     int vn;
10481
10482     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10483         vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10484         vn_min_rate = (((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
10485                         FUNC_MF_CFG_MIN_BW_SHIFT) * 100);
10486
10487         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10488             /* skip hidden VNs */
10489             vn_min_rate = 0;
10490         } else if (!vn_min_rate) {
10491             /* If min rate is zero - set it to 100 */
10492             vn_min_rate = DEF_MIN_RATE;
10493         } else {
10494             all_zero = 0;
10495         }
10496
10497         input->vnic_min_rate[vn] = vn_min_rate;
10498     }
10499
10500     /* if ETS or all min rates are zeros - disable fairness */
10501     if (BXE_IS_ETS_ENABLED(sc)) {
10502         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10503         BLOGD(sc, DBG_LOAD, "Fairness disabled (ETS)\n");
10504     } else if (all_zero) {
10505         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10506         BLOGD(sc, DBG_LOAD,
10507               "Fariness disabled (all MIN values are zeroes)\n");
10508     } else {
10509         input->flags.cmng_enables |= CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10510     }
10511 }
10512
10513 static inline uint16_t
10514 bxe_extract_max_cfg(struct bxe_softc *sc,
10515                     uint32_t         mf_cfg)
10516 {
10517     uint16_t max_cfg = ((mf_cfg & FUNC_MF_CFG_MAX_BW_MASK) >>
10518                         FUNC_MF_CFG_MAX_BW_SHIFT);
10519
10520     if (!max_cfg) {
10521         BLOGD(sc, DBG_LOAD, "Max BW configured to 0 - using 100 instead\n");
10522         max_cfg = 100;
10523     }
10524
10525     return (max_cfg);
10526 }
10527
10528 static void
10529 bxe_calc_vn_max(struct bxe_softc       *sc,
10530                 int                    vn,
10531                 struct cmng_init_input *input)
10532 {
10533     uint16_t vn_max_rate;
10534     uint32_t vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10535     uint32_t max_cfg;
10536
10537     if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10538         vn_max_rate = 0;
10539     } else {
10540         max_cfg = bxe_extract_max_cfg(sc, vn_cfg);
10541
10542         if (IS_MF_SI(sc)) {
10543             /* max_cfg in percents of linkspeed */
10544             vn_max_rate = ((sc->link_vars.line_speed * max_cfg) / 100);
10545         } else { /* SD modes */
10546             /* max_cfg is absolute in 100Mb units */
10547             vn_max_rate = (max_cfg * 100);
10548         }
10549     }
10550
10551     BLOGD(sc, DBG_LOAD, "vn %d: vn_max_rate %d\n", vn, vn_max_rate);
10552
10553     input->vnic_max_rate[vn] = vn_max_rate;
10554 }
10555
10556 static void
10557 bxe_cmng_fns_init(struct bxe_softc *sc,
10558                   uint8_t          read_cfg,
10559                   uint8_t          cmng_type)
10560 {
10561     struct cmng_init_input input;
10562     int vn;
10563
10564     memset(&input, 0, sizeof(struct cmng_init_input));
10565
10566     input.port_rate = sc->link_vars.line_speed;
10567
10568     if (cmng_type == CMNG_FNS_MINMAX) {
10569         /* read mf conf from shmem */
10570         if (read_cfg) {
10571             bxe_read_mf_cfg(sc);
10572         }
10573
10574         /* get VN min rate and enable fairness if not 0 */
10575         bxe_calc_vn_min(sc, &input);
10576
10577         /* get VN max rate */
10578         if (sc->port.pmf) {
10579             for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10580                 bxe_calc_vn_max(sc, vn, &input);
10581             }
10582         }
10583
10584         /* always enable rate shaping and fairness */
10585         input.flags.cmng_enables |= CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
10586
10587         ecore_init_cmng(&input, &sc->cmng);
10588         return;
10589     }
10590
10591     /* rate shaping and fairness are disabled */
10592     BLOGD(sc, DBG_LOAD, "rate shaping and fairness have been disabled\n");
10593 }
10594
10595 static int
10596 bxe_get_cmng_fns_mode(struct bxe_softc *sc)
10597 {
10598     if (CHIP_REV_IS_SLOW(sc)) {
10599         return (CMNG_FNS_NONE);
10600     }
10601
10602     if (IS_MF(sc)) {
10603         return (CMNG_FNS_MINMAX);
10604     }
10605
10606     return (CMNG_FNS_NONE);
10607 }
10608
10609 static void
10610 storm_memset_cmng(struct bxe_softc *sc,
10611                   struct cmng_init *cmng,
10612                   uint8_t          port)
10613 {
10614     int vn;
10615     int func;
10616     uint32_t addr;
10617     size_t size;
10618
10619     addr = (BAR_XSTRORM_INTMEM +
10620             XSTORM_CMNG_PER_PORT_VARS_OFFSET(port));
10621     size = sizeof(struct cmng_struct_per_port);
10622     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)&cmng->port);
10623
10624     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10625         func = func_by_vn(sc, vn);
10626
10627         addr = (BAR_XSTRORM_INTMEM +
10628                 XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func));
10629         size = sizeof(struct rate_shaping_vars_per_vn);
10630         ecore_storm_memset_struct(sc, addr, size,
10631                                   (uint32_t *)&cmng->vnic.vnic_max_rate[vn]);
10632
10633         addr = (BAR_XSTRORM_INTMEM +
10634                 XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func));
10635         size = sizeof(struct fairness_vars_per_vn);
10636         ecore_storm_memset_struct(sc, addr, size,
10637                                   (uint32_t *)&cmng->vnic.vnic_min_rate[vn]);
10638     }
10639 }
10640
10641 static void
10642 bxe_pf_init(struct bxe_softc *sc)
10643 {
10644     struct bxe_func_init_params func_init = { 0 };
10645     struct event_ring_data eq_data = { { 0 } };
10646     uint16_t flags;
10647
10648     if (!CHIP_IS_E1x(sc)) {
10649         /* reset IGU PF statistics: MSIX + ATTN */
10650         /* PF */
10651         REG_WR(sc,
10652                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10653                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10654                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10655                0);
10656         /* ATTN */
10657         REG_WR(sc,
10658                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10659                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10660                 (BXE_IGU_STAS_MSG_PF_CNT * 4) +
10661                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10662                0);
10663     }
10664
10665     /* function setup flags */
10666     flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
10667
10668     /*
10669      * This flag is relevant for E1x only.
10670      * E2 doesn't have a TPA configuration in a function level.
10671      */
10672     flags |= (sc->ifnet->if_capenable & IFCAP_LRO) ? FUNC_FLG_TPA : 0;
10673
10674     func_init.func_flgs = flags;
10675     func_init.pf_id     = SC_FUNC(sc);
10676     func_init.func_id   = SC_FUNC(sc);
10677     func_init.spq_map   = sc->spq_dma.paddr;
10678     func_init.spq_prod  = sc->spq_prod_idx;
10679
10680     bxe_func_init(sc, &func_init);
10681
10682     memset(&sc->cmng, 0, sizeof(struct cmng_struct_per_port));
10683
10684     /*
10685      * Congestion management values depend on the link rate.
10686      * There is no active link so initial link rate is set to 10Gbps.
10687      * When the link comes up the congestion management values are
10688      * re-calculated according to the actual link rate.
10689      */
10690     sc->link_vars.line_speed = SPEED_10000;
10691     bxe_cmng_fns_init(sc, TRUE, bxe_get_cmng_fns_mode(sc));
10692
10693     /* Only the PMF sets the HW */
10694     if (sc->port.pmf) {
10695         storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
10696     }
10697
10698     /* init Event Queue - PCI bus guarantees correct endainity */
10699     eq_data.base_addr.hi = U64_HI(sc->eq_dma.paddr);
10700     eq_data.base_addr.lo = U64_LO(sc->eq_dma.paddr);
10701     eq_data.producer     = sc->eq_prod;
10702     eq_data.index_id     = HC_SP_INDEX_EQ_CONS;
10703     eq_data.sb_id        = DEF_SB_ID;
10704     storm_memset_eq_data(sc, &eq_data, SC_FUNC(sc));
10705 }
10706
10707 static void
10708 bxe_hc_int_enable(struct bxe_softc *sc)
10709 {
10710     int port = SC_PORT(sc);
10711     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10712     uint32_t val = REG_RD(sc, addr);
10713     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10714     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10715                            (sc->intr_count == 1)) ? TRUE : FALSE;
10716     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10717
10718     if (msix) {
10719         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10720                  HC_CONFIG_0_REG_INT_LINE_EN_0);
10721         val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10722                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10723         if (single_msix) {
10724             val |= HC_CONFIG_0_REG_SINGLE_ISR_EN_0;
10725         }
10726     } else if (msi) {
10727         val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
10728         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10729                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10730                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10731     } else {
10732         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10733                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10734                 HC_CONFIG_0_REG_INT_LINE_EN_0 |
10735                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10736
10737         if (!CHIP_IS_E1(sc)) {
10738             BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n",
10739                   val, port, addr);
10740
10741             REG_WR(sc, addr, val);
10742
10743             val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
10744         }
10745     }
10746
10747     if (CHIP_IS_E1(sc)) {
10748         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0x1FFFF);
10749     }
10750
10751     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x) mode %s\n",
10752           val, port, addr, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10753
10754     REG_WR(sc, addr, val);
10755
10756     /* ensure that HC_CONFIG is written before leading/trailing edge config */
10757     mb();
10758
10759     if (!CHIP_IS_E1(sc)) {
10760         /* init leading/trailing edge */
10761         if (IS_MF(sc)) {
10762             val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10763             if (sc->port.pmf) {
10764                 /* enable nig and gpio3 attention */
10765                 val |= 0x1100;
10766             }
10767         } else {
10768             val = 0xffff;
10769         }
10770
10771         REG_WR(sc, (HC_REG_TRAILING_EDGE_0 + port*8), val);
10772         REG_WR(sc, (HC_REG_LEADING_EDGE_0 + port*8), val);
10773     }
10774
10775     /* make sure that interrupts are indeed enabled from here on */
10776     mb();
10777 }
10778
10779 static void
10780 bxe_igu_int_enable(struct bxe_softc *sc)
10781 {
10782     uint32_t val;
10783     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10784     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10785                            (sc->intr_count == 1)) ? TRUE : FALSE;
10786     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10787
10788     val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10789
10790     if (msix) {
10791         val &= ~(IGU_PF_CONF_INT_LINE_EN |
10792                  IGU_PF_CONF_SINGLE_ISR_EN);
10793         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10794                 IGU_PF_CONF_ATTN_BIT_EN);
10795         if (single_msix) {
10796             val |= IGU_PF_CONF_SINGLE_ISR_EN;
10797         }
10798     } else if (msi) {
10799         val &= ~IGU_PF_CONF_INT_LINE_EN;
10800         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10801                 IGU_PF_CONF_ATTN_BIT_EN |
10802                 IGU_PF_CONF_SINGLE_ISR_EN);
10803     } else {
10804         val &= ~IGU_PF_CONF_MSI_MSIX_EN;
10805         val |= (IGU_PF_CONF_INT_LINE_EN |
10806                 IGU_PF_CONF_ATTN_BIT_EN |
10807                 IGU_PF_CONF_SINGLE_ISR_EN);
10808     }
10809
10810     /* clean previous status - need to configure igu prior to ack*/
10811     if ((!msix) || single_msix) {
10812         REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10813         bxe_ack_int(sc);
10814     }
10815
10816     val |= IGU_PF_CONF_FUNC_EN;
10817
10818     BLOGD(sc, DBG_INTR, "write 0x%x to IGU mode %s\n",
10819           val, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10820
10821     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10822
10823     mb();
10824
10825     /* init leading/trailing edge */
10826     if (IS_MF(sc)) {
10827         val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10828         if (sc->port.pmf) {
10829             /* enable nig and gpio3 attention */
10830             val |= 0x1100;
10831         }
10832     } else {
10833         val = 0xffff;
10834     }
10835
10836     REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
10837     REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
10838
10839     /* make sure that interrupts are indeed enabled from here on */
10840     mb();
10841 }
10842
10843 static void
10844 bxe_int_enable(struct bxe_softc *sc)
10845 {
10846     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10847         bxe_hc_int_enable(sc);
10848     } else {
10849         bxe_igu_int_enable(sc);
10850     }
10851 }
10852
10853 static void
10854 bxe_hc_int_disable(struct bxe_softc *sc)
10855 {
10856     int port = SC_PORT(sc);
10857     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10858     uint32_t val = REG_RD(sc, addr);
10859
10860     /*
10861      * In E1 we must use only PCI configuration space to disable MSI/MSIX
10862      * capablility. It's forbidden to disable IGU_PF_CONF_MSI_MSIX_EN in HC
10863      * block
10864      */
10865     if (CHIP_IS_E1(sc)) {
10866         /*
10867          * Since IGU_PF_CONF_MSI_MSIX_EN still always on use mask register
10868          * to prevent from HC sending interrupts after we exit the function
10869          */
10870         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0);
10871
10872         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10873                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10874                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10875     } else {
10876         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10877                  HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10878                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10879                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10880     }
10881
10882     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n", val, port, addr);
10883
10884     /* flush all outstanding writes */
10885     mb();
10886
10887     REG_WR(sc, addr, val);
10888     if (REG_RD(sc, addr) != val) {
10889         BLOGE(sc, "proper val not read from HC IGU!\n");
10890     }
10891 }
10892
10893 static void
10894 bxe_igu_int_disable(struct bxe_softc *sc)
10895 {
10896     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10897
10898     val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
10899              IGU_PF_CONF_INT_LINE_EN |
10900              IGU_PF_CONF_ATTN_BIT_EN);
10901
10902     BLOGD(sc, DBG_INTR, "write %x to IGU\n", val);
10903
10904     /* flush all outstanding writes */
10905     mb();
10906
10907     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10908     if (REG_RD(sc, IGU_REG_PF_CONFIGURATION) != val) {
10909         BLOGE(sc, "proper val not read from IGU!\n");
10910     }
10911 }
10912
10913 static void
10914 bxe_int_disable(struct bxe_softc *sc)
10915 {
10916     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10917         bxe_hc_int_disable(sc);
10918     } else {
10919         bxe_igu_int_disable(sc);
10920     }
10921 }
10922
10923 static void
10924 bxe_nic_init(struct bxe_softc *sc,
10925              int              load_code)
10926 {
10927     int i;
10928
10929     for (i = 0; i < sc->num_queues; i++) {
10930         bxe_init_eth_fp(sc, i);
10931     }
10932
10933     rmb(); /* ensure status block indices were read */
10934
10935     bxe_init_rx_rings(sc);
10936     bxe_init_tx_rings(sc);
10937
10938     if (IS_VF(sc)) {
10939         return;
10940     }
10941
10942     /* initialize MOD_ABS interrupts */
10943     elink_init_mod_abs_int(sc, &sc->link_vars,
10944                            sc->devinfo.chip_id,
10945                            sc->devinfo.shmem_base,
10946                            sc->devinfo.shmem2_base,
10947                            SC_PORT(sc));
10948
10949     bxe_init_def_sb(sc);
10950     bxe_update_dsb_idx(sc);
10951     bxe_init_sp_ring(sc);
10952     bxe_init_eq_ring(sc);
10953     bxe_init_internal(sc, load_code);
10954     bxe_pf_init(sc);
10955     bxe_stats_init(sc);
10956
10957     /* flush all before enabling interrupts */
10958     mb();
10959
10960     bxe_int_enable(sc);
10961
10962     /* check for SPIO5 */
10963     bxe_attn_int_deasserted0(sc,
10964                              REG_RD(sc,
10965                                     (MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
10966                                      SC_PORT(sc)*4)) &
10967                              AEU_INPUTS_ATTN_BITS_SPIO5);
10968 }
10969
10970 static inline void
10971 bxe_init_objs(struct bxe_softc *sc)
10972 {
10973     /* mcast rules must be added to tx if tx switching is enabled */
10974     ecore_obj_type o_type =
10975         (sc->flags & BXE_TX_SWITCHING) ? ECORE_OBJ_TYPE_RX_TX :
10976                                          ECORE_OBJ_TYPE_RX;
10977
10978     /* RX_MODE controlling object */
10979     ecore_init_rx_mode_obj(sc, &sc->rx_mode_obj);
10980
10981     /* multicast configuration controlling object */
10982     ecore_init_mcast_obj(sc,
10983                          &sc->mcast_obj,
10984                          sc->fp[0].cl_id,
10985                          sc->fp[0].index,
10986                          SC_FUNC(sc),
10987                          SC_FUNC(sc),
10988                          BXE_SP(sc, mcast_rdata),
10989                          BXE_SP_MAPPING(sc, mcast_rdata),
10990                          ECORE_FILTER_MCAST_PENDING,
10991                          &sc->sp_state,
10992                          o_type);
10993
10994     /* Setup CAM credit pools */
10995     ecore_init_mac_credit_pool(sc,
10996                                &sc->macs_pool,
10997                                SC_FUNC(sc),
10998                                CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10999                                                  VNICS_PER_PATH(sc));
11000
11001     ecore_init_vlan_credit_pool(sc,
11002                                 &sc->vlans_pool,
11003                                 SC_ABS_FUNC(sc) >> 1,
11004                                 CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
11005                                                   VNICS_PER_PATH(sc));
11006
11007     /* RSS configuration object */
11008     ecore_init_rss_config_obj(sc,
11009                               &sc->rss_conf_obj,
11010                               sc->fp[0].cl_id,
11011                               sc->fp[0].index,
11012                               SC_FUNC(sc),
11013                               SC_FUNC(sc),
11014                               BXE_SP(sc, rss_rdata),
11015                               BXE_SP_MAPPING(sc, rss_rdata),
11016                               ECORE_FILTER_RSS_CONF_PENDING,
11017                               &sc->sp_state, ECORE_OBJ_TYPE_RX);
11018 }
11019
11020 /*
11021  * Initialize the function. This must be called before sending CLIENT_SETUP
11022  * for the first client.
11023  */
11024 static inline int
11025 bxe_func_start(struct bxe_softc *sc)
11026 {
11027     struct ecore_func_state_params func_params = { NULL };
11028     struct ecore_func_start_params *start_params = &func_params.params.start;
11029
11030     /* Prepare parameters for function state transitions */
11031     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
11032
11033     func_params.f_obj = &sc->func_obj;
11034     func_params.cmd = ECORE_F_CMD_START;
11035
11036     /* Function parameters */
11037     start_params->mf_mode     = sc->devinfo.mf_info.mf_mode;
11038     start_params->sd_vlan_tag = OVLAN(sc);
11039
11040     if (CHIP_IS_E2(sc) || CHIP_IS_E3(sc)) {
11041         start_params->network_cos_mode = STATIC_COS;
11042     } else { /* CHIP_IS_E1X */
11043         start_params->network_cos_mode = FW_WRR;
11044     }
11045
11046     start_params->gre_tunnel_mode = 0;
11047     start_params->gre_tunnel_rss  = 0;
11048
11049     return (ecore_func_state_change(sc, &func_params));
11050 }
11051
11052 static int
11053 bxe_set_power_state(struct bxe_softc *sc,
11054                     uint8_t          state)
11055 {
11056     uint16_t pmcsr;
11057
11058     /* If there is no power capability, silently succeed */
11059     if (!(sc->devinfo.pcie_cap_flags & BXE_PM_CAPABLE_FLAG)) {
11060         BLOGW(sc, "No power capability\n");
11061         return (0);
11062     }
11063
11064     pmcsr = pci_read_config(sc->dev,
11065                             (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11066                             2);
11067
11068     switch (state) {
11069     case PCI_PM_D0:
11070         pci_write_config(sc->dev,
11071                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11072                          ((pmcsr & ~PCIM_PSTAT_DMASK) | PCIM_PSTAT_PME), 2);
11073
11074         if (pmcsr & PCIM_PSTAT_DMASK) {
11075             /* delay required during transition out of D3hot */
11076             DELAY(20000);
11077         }
11078
11079         break;
11080
11081     case PCI_PM_D3hot:
11082         /* XXX if there are other clients above don't shut down the power */
11083
11084         /* don't shut down the power for emulation and FPGA */
11085         if (CHIP_REV_IS_SLOW(sc)) {
11086             return (0);
11087         }
11088
11089         pmcsr &= ~PCIM_PSTAT_DMASK;
11090         pmcsr |= PCIM_PSTAT_D3;
11091
11092         if (sc->wol) {
11093             pmcsr |= PCIM_PSTAT_PMEENABLE;
11094         }
11095
11096         pci_write_config(sc->dev,
11097                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11098                          pmcsr, 4);
11099
11100         /*
11101          * No more memory access after this point until device is brought back
11102          * to D0 state.
11103          */
11104         break;
11105
11106     default:
11107         BLOGE(sc, "Can't support PCI power state = %d\n", state);
11108         return (-1);
11109     }
11110
11111     return (0);
11112 }
11113
11114
11115 /* return true if succeeded to acquire the lock */
11116 static uint8_t
11117 bxe_trylock_hw_lock(struct bxe_softc *sc,
11118                     uint32_t         resource)
11119 {
11120     uint32_t lock_status;
11121     uint32_t resource_bit = (1 << resource);
11122     int func = SC_FUNC(sc);
11123     uint32_t hw_lock_control_reg;
11124
11125     BLOGD(sc, DBG_LOAD, "Trying to take a resource lock 0x%x\n", resource);
11126
11127     /* Validating that the resource is within range */
11128     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
11129         BLOGD(sc, DBG_LOAD,
11130               "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
11131               resource, HW_LOCK_MAX_RESOURCE_VALUE);
11132         return (FALSE);
11133     }
11134
11135     if (func <= 5) {
11136         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
11137     } else {
11138         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
11139     }
11140
11141     /* try to acquire the lock */
11142     REG_WR(sc, hw_lock_control_reg + 4, resource_bit);
11143     lock_status = REG_RD(sc, hw_lock_control_reg);
11144     if (lock_status & resource_bit) {
11145         return (TRUE);
11146     }
11147
11148     BLOGE(sc, "Failed to get a resource lock 0x%x\n", resource);
11149
11150     return (FALSE);
11151 }
11152
11153 /*
11154  * Get the recovery leader resource id according to the engine this function
11155  * belongs to. Currently only only 2 engines is supported.
11156  */
11157 static int
11158 bxe_get_leader_lock_resource(struct bxe_softc *sc)
11159 {
11160     if (SC_PATH(sc)) {
11161         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_1);
11162     } else {
11163         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_0);
11164     }
11165 }
11166
11167 /* try to acquire a leader lock for current engine */
11168 static uint8_t
11169 bxe_trylock_leader_lock(struct bxe_softc *sc)
11170 {
11171     return (bxe_trylock_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11172 }
11173
11174 static int
11175 bxe_release_leader_lock(struct bxe_softc *sc)
11176 {
11177     return (bxe_release_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11178 }
11179
11180 /* close gates #2, #3 and #4 */
11181 static void
11182 bxe_set_234_gates(struct bxe_softc *sc,
11183                   uint8_t          close)
11184 {
11185     uint32_t val;
11186
11187     /* gates #2 and #4a are closed/opened for "not E1" only */
11188     if (!CHIP_IS_E1(sc)) {
11189         /* #4 */
11190         REG_WR(sc, PXP_REG_HST_DISCARD_DOORBELLS, !!close);
11191         /* #2 */
11192         REG_WR(sc, PXP_REG_HST_DISCARD_INTERNAL_WRITES, !!close);
11193     }
11194
11195     /* #3 */
11196     if (CHIP_IS_E1x(sc)) {
11197         /* prevent interrupts from HC on both ports */
11198         val = REG_RD(sc, HC_REG_CONFIG_1);
11199         REG_WR(sc, HC_REG_CONFIG_1,
11200                (!close) ? (val | HC_CONFIG_1_REG_BLOCK_DISABLE_1) :
11201                (val & ~(uint32_t)HC_CONFIG_1_REG_BLOCK_DISABLE_1));
11202
11203         val = REG_RD(sc, HC_REG_CONFIG_0);
11204         REG_WR(sc, HC_REG_CONFIG_0,
11205                (!close) ? (val | HC_CONFIG_0_REG_BLOCK_DISABLE_0) :
11206                (val & ~(uint32_t)HC_CONFIG_0_REG_BLOCK_DISABLE_0));
11207     } else {
11208         /* Prevent incomming interrupts in IGU */
11209         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
11210
11211         REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION,
11212                (!close) ?
11213                (val | IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE) :
11214                (val & ~(uint32_t)IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE));
11215     }
11216
11217     BLOGD(sc, DBG_LOAD, "%s gates #2, #3 and #4\n",
11218           close ? "closing" : "opening");
11219
11220     wmb();
11221 }
11222
11223 /* poll for pending writes bit, it should get cleared in no more than 1s */
11224 static int
11225 bxe_er_poll_igu_vq(struct bxe_softc *sc)
11226 {
11227     uint32_t cnt = 1000;
11228     uint32_t pend_bits = 0;
11229
11230     do {
11231         pend_bits = REG_RD(sc, IGU_REG_PENDING_BITS_STATUS);
11232
11233         if (pend_bits == 0) {
11234             break;
11235         }
11236
11237         DELAY(1000);
11238     } while (--cnt > 0);
11239
11240     if (cnt == 0) {
11241         BLOGE(sc, "Still pending IGU requests bits=0x%08x!\n", pend_bits);
11242         return (-1);
11243     }
11244
11245     return (0);
11246 }
11247
11248 #define SHARED_MF_CLP_MAGIC  0x80000000 /* 'magic' bit */
11249
11250 static void
11251 bxe_clp_reset_prep(struct bxe_softc *sc,
11252                    uint32_t         *magic_val)
11253 {
11254     /* Do some magic... */
11255     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11256     *magic_val = val & SHARED_MF_CLP_MAGIC;
11257     MFCFG_WR(sc, shared_mf_config.clp_mb, val | SHARED_MF_CLP_MAGIC);
11258 }
11259
11260 /* restore the value of the 'magic' bit */
11261 static void
11262 bxe_clp_reset_done(struct bxe_softc *sc,
11263                    uint32_t         magic_val)
11264 {
11265     /* Restore the 'magic' bit value... */
11266     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11267     MFCFG_WR(sc, shared_mf_config.clp_mb,
11268               (val & (~SHARED_MF_CLP_MAGIC)) | magic_val);
11269 }
11270
11271 /* prepare for MCP reset, takes care of CLP configurations */
11272 static void
11273 bxe_reset_mcp_prep(struct bxe_softc *sc,
11274                    uint32_t         *magic_val)
11275 {
11276     uint32_t shmem;
11277     uint32_t validity_offset;
11278
11279     /* set `magic' bit in order to save MF config */
11280     if (!CHIP_IS_E1(sc)) {
11281         bxe_clp_reset_prep(sc, magic_val);
11282     }
11283
11284     /* get shmem offset */
11285     shmem = REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11286     validity_offset =
11287         offsetof(struct shmem_region, validity_map[SC_PORT(sc)]);
11288
11289     /* Clear validity map flags */
11290     if (shmem > 0) {
11291         REG_WR(sc, shmem + validity_offset, 0);
11292     }
11293 }
11294
11295 #define MCP_TIMEOUT      5000   /* 5 seconds (in ms) */
11296 #define MCP_ONE_TIMEOUT  100    /* 100 ms */
11297
11298 static void
11299 bxe_mcp_wait_one(struct bxe_softc *sc)
11300 {
11301     /* special handling for emulation and FPGA (10 times longer) */
11302     if (CHIP_REV_IS_SLOW(sc)) {
11303         DELAY((MCP_ONE_TIMEOUT*10) * 1000);
11304     } else {
11305         DELAY((MCP_ONE_TIMEOUT) * 1000);
11306     }
11307 }
11308
11309 /* initialize shmem_base and waits for validity signature to appear */
11310 static int
11311 bxe_init_shmem(struct bxe_softc *sc)
11312 {
11313     int cnt = 0;
11314     uint32_t val = 0;
11315
11316     do {
11317         sc->devinfo.shmem_base     =
11318         sc->link_params.shmem_base =
11319             REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11320
11321         if (sc->devinfo.shmem_base) {
11322             val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
11323             if (val & SHR_MEM_VALIDITY_MB)
11324                 return (0);
11325         }
11326
11327         bxe_mcp_wait_one(sc);
11328
11329     } while (cnt++ < (MCP_TIMEOUT / MCP_ONE_TIMEOUT));
11330
11331     BLOGE(sc, "BAD MCP validity signature\n");
11332
11333     return (-1);
11334 }
11335
11336 static int
11337 bxe_reset_mcp_comp(struct bxe_softc *sc,
11338                    uint32_t         magic_val)
11339 {
11340     int rc = bxe_init_shmem(sc);
11341
11342     /* Restore the `magic' bit value */
11343     if (!CHIP_IS_E1(sc)) {
11344         bxe_clp_reset_done(sc, magic_val);
11345     }
11346
11347     return (rc);
11348 }
11349
11350 static void
11351 bxe_pxp_prep(struct bxe_softc *sc)
11352 {
11353     if (!CHIP_IS_E1(sc)) {
11354         REG_WR(sc, PXP2_REG_RD_START_INIT, 0);
11355         REG_WR(sc, PXP2_REG_RQ_RBC_DONE, 0);
11356         wmb();
11357     }
11358 }
11359
11360 /*
11361  * Reset the whole chip except for:
11362  *      - PCIE core
11363  *      - PCI Glue, PSWHST, PXP/PXP2 RF (all controlled by one reset bit)
11364  *      - IGU
11365  *      - MISC (including AEU)
11366  *      - GRC
11367  *      - RBCN, RBCP
11368  */
11369 static void
11370 bxe_process_kill_chip_reset(struct bxe_softc *sc,
11371                             uint8_t          global)
11372 {
11373     uint32_t not_reset_mask1, reset_mask1, not_reset_mask2, reset_mask2;
11374     uint32_t global_bits2, stay_reset2;
11375
11376     /*
11377      * Bits that have to be set in reset_mask2 if we want to reset 'global'
11378      * (per chip) blocks.
11379      */
11380     global_bits2 =
11381         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CPU |
11382         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CORE;
11383
11384     /*
11385      * Don't reset the following blocks.
11386      * Important: per port blocks (such as EMAC, BMAC, UMAC) can't be
11387      *            reset, as in 4 port device they might still be owned
11388      *            by the MCP (there is only one leader per path).
11389      */
11390     not_reset_mask1 =
11391         MISC_REGISTERS_RESET_REG_1_RST_HC |
11392         MISC_REGISTERS_RESET_REG_1_RST_PXPV |
11393         MISC_REGISTERS_RESET_REG_1_RST_PXP;
11394
11395     not_reset_mask2 =
11396         MISC_REGISTERS_RESET_REG_2_RST_PCI_MDIO |
11397         MISC_REGISTERS_RESET_REG_2_RST_EMAC0_HARD_CORE |
11398         MISC_REGISTERS_RESET_REG_2_RST_EMAC1_HARD_CORE |
11399         MISC_REGISTERS_RESET_REG_2_RST_MISC_CORE |
11400         MISC_REGISTERS_RESET_REG_2_RST_RBCN |
11401         MISC_REGISTERS_RESET_REG_2_RST_GRC  |
11402         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_REG_HARD_CORE |
11403         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_HARD_CORE_RST_B |
11404         MISC_REGISTERS_RESET_REG_2_RST_ATC |
11405         MISC_REGISTERS_RESET_REG_2_PGLC |
11406         MISC_REGISTERS_RESET_REG_2_RST_BMAC0 |
11407         MISC_REGISTERS_RESET_REG_2_RST_BMAC1 |
11408         MISC_REGISTERS_RESET_REG_2_RST_EMAC0 |
11409         MISC_REGISTERS_RESET_REG_2_RST_EMAC1 |
11410         MISC_REGISTERS_RESET_REG_2_UMAC0 |
11411         MISC_REGISTERS_RESET_REG_2_UMAC1;
11412
11413     /*
11414      * Keep the following blocks in reset:
11415      *  - all xxMACs are handled by the elink code.
11416      */
11417     stay_reset2 =
11418         MISC_REGISTERS_RESET_REG_2_XMAC |
11419         MISC_REGISTERS_RESET_REG_2_XMAC_SOFT;
11420
11421     /* Full reset masks according to the chip */
11422     reset_mask1 = 0xffffffff;
11423
11424     if (CHIP_IS_E1(sc))
11425         reset_mask2 = 0xffff;
11426     else if (CHIP_IS_E1H(sc))
11427         reset_mask2 = 0x1ffff;
11428     else if (CHIP_IS_E2(sc))
11429         reset_mask2 = 0xfffff;
11430     else /* CHIP_IS_E3 */
11431         reset_mask2 = 0x3ffffff;
11432
11433     /* Don't reset global blocks unless we need to */
11434     if (!global)
11435         reset_mask2 &= ~global_bits2;
11436
11437     /*
11438      * In case of attention in the QM, we need to reset PXP
11439      * (MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR) before QM
11440      * because otherwise QM reset would release 'close the gates' shortly
11441      * before resetting the PXP, then the PSWRQ would send a write
11442      * request to PGLUE. Then when PXP is reset, PGLUE would try to
11443      * read the payload data from PSWWR, but PSWWR would not
11444      * respond. The write queue in PGLUE would stuck, dmae commands
11445      * would not return. Therefore it's important to reset the second
11446      * reset register (containing the
11447      * MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR bit) before the
11448      * first one (containing the MISC_REGISTERS_RESET_REG_1_RST_QM
11449      * bit).
11450      */
11451     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR,
11452            reset_mask2 & (~not_reset_mask2));
11453
11454     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
11455            reset_mask1 & (~not_reset_mask1));
11456
11457     mb();
11458     wmb();
11459
11460     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET,
11461            reset_mask2 & (~stay_reset2));
11462
11463     mb();
11464     wmb();
11465
11466     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, reset_mask1);
11467     wmb();
11468 }
11469
11470 static int
11471 bxe_process_kill(struct bxe_softc *sc,
11472                  uint8_t          global)
11473 {
11474     int cnt = 1000;
11475     uint32_t val = 0;
11476     uint32_t sr_cnt, blk_cnt, port_is_idle_0, port_is_idle_1, pgl_exp_rom2;
11477     uint32_t tags_63_32 = 0;
11478
11479     /* Empty the Tetris buffer, wait for 1s */
11480     do {
11481         sr_cnt  = REG_RD(sc, PXP2_REG_RD_SR_CNT);
11482         blk_cnt = REG_RD(sc, PXP2_REG_RD_BLK_CNT);
11483         port_is_idle_0 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_0);
11484         port_is_idle_1 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_1);
11485         pgl_exp_rom2 = REG_RD(sc, PXP2_REG_PGL_EXP_ROM2);
11486         if (CHIP_IS_E3(sc)) {
11487             tags_63_32 = REG_RD(sc, PGLUE_B_REG_TAGS_63_32);
11488         }
11489
11490         if ((sr_cnt == 0x7e) && (blk_cnt == 0xa0) &&
11491             ((port_is_idle_0 & 0x1) == 0x1) &&
11492             ((port_is_idle_1 & 0x1) == 0x1) &&
11493             (pgl_exp_rom2 == 0xffffffff) &&
11494             (!CHIP_IS_E3(sc) || (tags_63_32 == 0xffffffff)))
11495             break;
11496         DELAY(1000);
11497     } while (cnt-- > 0);
11498
11499     if (cnt <= 0) {
11500         BLOGE(sc, "ERROR: Tetris buffer didn't get empty or there "
11501                   "are still outstanding read requests after 1s! "
11502                   "sr_cnt=0x%08x, blk_cnt=0x%08x, port_is_idle_0=0x%08x, "
11503                   "port_is_idle_1=0x%08x, pgl_exp_rom2=0x%08x\n",
11504               sr_cnt, blk_cnt, port_is_idle_0,
11505               port_is_idle_1, pgl_exp_rom2);
11506         return (-1);
11507     }
11508
11509     mb();
11510
11511     /* Close gates #2, #3 and #4 */
11512     bxe_set_234_gates(sc, TRUE);
11513
11514     /* Poll for IGU VQs for 57712 and newer chips */
11515     if (!CHIP_IS_E1x(sc) && bxe_er_poll_igu_vq(sc)) {
11516         return (-1);
11517     }
11518
11519     /* XXX indicate that "process kill" is in progress to MCP */
11520
11521     /* clear "unprepared" bit */
11522     REG_WR(sc, MISC_REG_UNPREPARED, 0);
11523     mb();
11524
11525     /* Make sure all is written to the chip before the reset */
11526     wmb();
11527
11528     /*
11529      * Wait for 1ms to empty GLUE and PCI-E core queues,
11530      * PSWHST, GRC and PSWRD Tetris buffer.
11531      */
11532     DELAY(1000);
11533
11534     /* Prepare to chip reset: */
11535     /* MCP */
11536     if (global) {
11537         bxe_reset_mcp_prep(sc, &val);
11538     }
11539
11540     /* PXP */
11541     bxe_pxp_prep(sc);
11542     mb();
11543
11544     /* reset the chip */
11545     bxe_process_kill_chip_reset(sc, global);
11546     mb();
11547
11548     /* clear errors in PGB */
11549     if (!CHIP_IS_E1(sc))
11550         REG_WR(sc, PGLUE_B_REG_LATCHED_ERRORS_CLR, 0x7f);
11551
11552     /* Recover after reset: */
11553     /* MCP */
11554     if (global && bxe_reset_mcp_comp(sc, val)) {
11555         return (-1);
11556     }
11557
11558     /* XXX add resetting the NO_MCP mode DB here */
11559
11560     /* Open the gates #2, #3 and #4 */
11561     bxe_set_234_gates(sc, FALSE);
11562
11563     /* XXX
11564      * IGU/AEU preparation bring back the AEU/IGU to a reset state
11565      * re-enable attentions
11566      */
11567
11568     return (0);
11569 }
11570
11571 static int
11572 bxe_leader_reset(struct bxe_softc *sc)
11573 {
11574     int rc = 0;
11575     uint8_t global = bxe_reset_is_global(sc);
11576     uint32_t load_code;
11577
11578     /*
11579      * If not going to reset MCP, load "fake" driver to reset HW while
11580      * driver is owner of the HW.
11581      */
11582     if (!global && !BXE_NOMCP(sc)) {
11583         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
11584                                    DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
11585         if (!load_code) {
11586             BLOGE(sc, "MCP response failure, aborting\n");
11587             rc = -1;
11588             goto exit_leader_reset;
11589         }
11590
11591         if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
11592             (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
11593             BLOGE(sc, "MCP unexpected response, aborting\n");
11594             rc = -1;
11595             goto exit_leader_reset2;
11596         }
11597
11598         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
11599         if (!load_code) {
11600             BLOGE(sc, "MCP response failure, aborting\n");
11601             rc = -1;
11602             goto exit_leader_reset2;
11603         }
11604     }
11605
11606     /* try to recover after the failure */
11607     if (bxe_process_kill(sc, global)) {
11608         BLOGE(sc, "Something bad occurred on engine %d!\n", SC_PATH(sc));
11609         rc = -1;
11610         goto exit_leader_reset2;
11611     }
11612
11613     /*
11614      * Clear the RESET_IN_PROGRESS and RESET_GLOBAL bits and update the driver
11615      * state.
11616      */
11617     bxe_set_reset_done(sc);
11618     if (global) {
11619         bxe_clear_reset_global(sc);
11620     }
11621
11622 exit_leader_reset2:
11623
11624     /* unload "fake driver" if it was loaded */
11625     if (!global && !BXE_NOMCP(sc)) {
11626         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
11627         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
11628     }
11629
11630 exit_leader_reset:
11631
11632     sc->is_leader = 0;
11633     bxe_release_leader_lock(sc);
11634
11635     mb();
11636     return (rc);
11637 }
11638
11639 /*
11640  * prepare INIT transition, parameters configured:
11641  *   - HC configuration
11642  *   - Queue's CDU context
11643  */
11644 static void
11645 bxe_pf_q_prep_init(struct bxe_softc               *sc,
11646                    struct bxe_fastpath            *fp,
11647                    struct ecore_queue_init_params *init_params)
11648 {
11649     uint8_t cos;
11650     int cxt_index, cxt_offset;
11651
11652     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->rx.flags);
11653     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->tx.flags);
11654
11655     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->rx.flags);
11656     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->tx.flags);
11657
11658     /* HC rate */
11659     init_params->rx.hc_rate =
11660         sc->hc_rx_ticks ? (1000000 / sc->hc_rx_ticks) : 0;
11661     init_params->tx.hc_rate =
11662         sc->hc_tx_ticks ? (1000000 / sc->hc_tx_ticks) : 0;
11663
11664     /* FW SB ID */
11665     init_params->rx.fw_sb_id = init_params->tx.fw_sb_id = fp->fw_sb_id;
11666
11667     /* CQ index among the SB indices */
11668     init_params->rx.sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11669     init_params->tx.sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS;
11670
11671     /* set maximum number of COSs supported by this queue */
11672     init_params->max_cos = sc->max_cos;
11673
11674     BLOGD(sc, DBG_LOAD, "fp %d setting queue params max cos to %d\n",
11675           fp->index, init_params->max_cos);
11676
11677     /* set the context pointers queue object */
11678     for (cos = FIRST_TX_COS_INDEX; cos < init_params->max_cos; cos++) {
11679         /* XXX change index/cid here if ever support multiple tx CoS */
11680         /* fp->txdata[cos]->cid */
11681         cxt_index = fp->index / ILT_PAGE_CIDS;
11682         cxt_offset = fp->index - (cxt_index * ILT_PAGE_CIDS);
11683         init_params->cxts[cos] = &sc->context[cxt_index].vcxt[cxt_offset].eth;
11684     }
11685 }
11686
11687 /* set flags that are common for the Tx-only and not normal connections */
11688 static unsigned long
11689 bxe_get_common_flags(struct bxe_softc    *sc,
11690                      struct bxe_fastpath *fp,
11691                      uint8_t             zero_stats)
11692 {
11693     unsigned long flags = 0;
11694
11695     /* PF driver will always initialize the Queue to an ACTIVE state */
11696     bxe_set_bit(ECORE_Q_FLG_ACTIVE, &flags);
11697
11698     /*
11699      * tx only connections collect statistics (on the same index as the
11700      * parent connection). The statistics are zeroed when the parent
11701      * connection is initialized.
11702      */
11703
11704     bxe_set_bit(ECORE_Q_FLG_STATS, &flags);
11705     if (zero_stats) {
11706         bxe_set_bit(ECORE_Q_FLG_ZERO_STATS, &flags);
11707     }
11708
11709     /*
11710      * tx only connections can support tx-switching, though their
11711      * CoS-ness doesn't survive the loopback
11712      */
11713     if (sc->flags & BXE_TX_SWITCHING) {
11714         bxe_set_bit(ECORE_Q_FLG_TX_SWITCH, &flags);
11715     }
11716
11717     bxe_set_bit(ECORE_Q_FLG_PCSUM_ON_PKT, &flags);
11718
11719     return (flags);
11720 }
11721
11722 static unsigned long
11723 bxe_get_q_flags(struct bxe_softc    *sc,
11724                 struct bxe_fastpath *fp,
11725                 uint8_t             leading)
11726 {
11727     unsigned long flags = 0;
11728
11729     if (IS_MF_SD(sc)) {
11730         bxe_set_bit(ECORE_Q_FLG_OV, &flags);
11731     }
11732
11733     if (sc->ifnet->if_capenable & IFCAP_LRO) {
11734         bxe_set_bit(ECORE_Q_FLG_TPA, &flags);
11735         bxe_set_bit(ECORE_Q_FLG_TPA_IPV6, &flags);
11736 #if 0
11737         if (fp->mode == TPA_MODE_GRO)
11738             __set_bit(ECORE_Q_FLG_TPA_GRO, &flags);
11739 #endif
11740     }
11741
11742     if (leading) {
11743         bxe_set_bit(ECORE_Q_FLG_LEADING_RSS, &flags);
11744         bxe_set_bit(ECORE_Q_FLG_MCAST, &flags);
11745     }
11746
11747     bxe_set_bit(ECORE_Q_FLG_VLAN, &flags);
11748
11749 #if 0
11750     /* configure silent vlan removal */
11751     if (IS_MF_AFEX(sc)) {
11752         bxe_set_bit(ECORE_Q_FLG_SILENT_VLAN_REM, &flags);
11753     }
11754 #endif
11755
11756     /* merge with common flags */
11757     return (flags | bxe_get_common_flags(sc, fp, TRUE));
11758 }
11759
11760 static void
11761 bxe_pf_q_prep_general(struct bxe_softc                  *sc,
11762                       struct bxe_fastpath               *fp,
11763                       struct ecore_general_setup_params *gen_init,
11764                       uint8_t                           cos)
11765 {
11766     gen_init->stat_id = bxe_stats_id(fp);
11767     gen_init->spcl_id = fp->cl_id;
11768     gen_init->mtu = sc->mtu;
11769     gen_init->cos = cos;
11770 }
11771
11772 static void
11773 bxe_pf_rx_q_prep(struct bxe_softc              *sc,
11774                  struct bxe_fastpath           *fp,
11775                  struct rxq_pause_params       *pause,
11776                  struct ecore_rxq_setup_params *rxq_init)
11777 {
11778     uint8_t max_sge = 0;
11779     uint16_t sge_sz = 0;
11780     uint16_t tpa_agg_size = 0;
11781
11782     if (sc->ifnet->if_capenable & IFCAP_LRO) {
11783         pause->sge_th_lo = SGE_TH_LO(sc);
11784         pause->sge_th_hi = SGE_TH_HI(sc);
11785
11786         /* validate SGE ring has enough to cross high threshold */
11787         if (sc->dropless_fc &&
11788             (pause->sge_th_hi + FW_PREFETCH_CNT) >
11789             (RX_SGE_USABLE_PER_PAGE * RX_SGE_NUM_PAGES)) {
11790             BLOGW(sc, "sge ring threshold limit\n");
11791         }
11792
11793         /* minimum max_aggregation_size is 2*MTU (two full buffers) */
11794         tpa_agg_size = (2 * sc->mtu);
11795         if (tpa_agg_size < sc->max_aggregation_size) {
11796             tpa_agg_size = sc->max_aggregation_size;
11797         }
11798
11799         max_sge = SGE_PAGE_ALIGN(sc->mtu) >> SGE_PAGE_SHIFT;
11800         max_sge = ((max_sge + PAGES_PER_SGE - 1) &
11801                    (~(PAGES_PER_SGE - 1))) >> PAGES_PER_SGE_SHIFT;
11802         sge_sz = (uint16_t)min(SGE_PAGES, 0xffff);
11803     }
11804
11805     /* pause - not for e1 */
11806     if (!CHIP_IS_E1(sc)) {
11807         pause->bd_th_lo = BD_TH_LO(sc);
11808         pause->bd_th_hi = BD_TH_HI(sc);
11809
11810         pause->rcq_th_lo = RCQ_TH_LO(sc);
11811         pause->rcq_th_hi = RCQ_TH_HI(sc);
11812
11813         /* validate rings have enough entries to cross high thresholds */
11814         if (sc->dropless_fc &&
11815             pause->bd_th_hi + FW_PREFETCH_CNT >
11816             sc->rx_ring_size) {
11817             BLOGW(sc, "rx bd ring threshold limit\n");
11818         }
11819
11820         if (sc->dropless_fc &&
11821             pause->rcq_th_hi + FW_PREFETCH_CNT >
11822             RCQ_NUM_PAGES * RCQ_USABLE_PER_PAGE) {
11823             BLOGW(sc, "rcq ring threshold limit\n");
11824         }
11825
11826         pause->pri_map = 1;
11827     }
11828
11829     /* rxq setup */
11830     rxq_init->dscr_map   = fp->rx_dma.paddr;
11831     rxq_init->sge_map    = fp->rx_sge_dma.paddr;
11832     rxq_init->rcq_map    = fp->rcq_dma.paddr;
11833     rxq_init->rcq_np_map = (fp->rcq_dma.paddr + BCM_PAGE_SIZE);
11834
11835     /*
11836      * This should be a maximum number of data bytes that may be
11837      * placed on the BD (not including paddings).
11838      */
11839     rxq_init->buf_sz = (fp->rx_buf_size -
11840                         IP_HEADER_ALIGNMENT_PADDING);
11841
11842     rxq_init->cl_qzone_id     = fp->cl_qzone_id;
11843     rxq_init->tpa_agg_sz      = tpa_agg_size;
11844     rxq_init->sge_buf_sz      = sge_sz;
11845     rxq_init->max_sges_pkt    = max_sge;
11846     rxq_init->rss_engine_id   = SC_FUNC(sc);
11847     rxq_init->mcast_engine_id = SC_FUNC(sc);
11848
11849     /*
11850      * Maximum number or simultaneous TPA aggregation for this Queue.
11851      * For PF Clients it should be the maximum available number.
11852      * VF driver(s) may want to define it to a smaller value.
11853      */
11854     rxq_init->max_tpa_queues = MAX_AGG_QS(sc);
11855
11856     rxq_init->cache_line_log = BXE_RX_ALIGN_SHIFT;
11857     rxq_init->fw_sb_id = fp->fw_sb_id;
11858
11859     rxq_init->sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11860
11861     /*
11862      * configure silent vlan removal
11863      * if multi function mode is afex, then mask default vlan
11864      */
11865     if (IS_MF_AFEX(sc)) {
11866         rxq_init->silent_removal_value =
11867             sc->devinfo.mf_info.afex_def_vlan_tag;
11868         rxq_init->silent_removal_mask = EVL_VLID_MASK;
11869     }
11870 }
11871
11872 static void
11873 bxe_pf_tx_q_prep(struct bxe_softc              *sc,
11874                  struct bxe_fastpath           *fp,
11875                  struct ecore_txq_setup_params *txq_init,
11876                  uint8_t                       cos)
11877 {
11878     /*
11879      * XXX If multiple CoS is ever supported then each fastpath structure
11880      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
11881      * fp->txdata[cos]->tx_dma.paddr;
11882      */
11883     txq_init->dscr_map     = fp->tx_dma.paddr;
11884     txq_init->sb_cq_index  = HC_INDEX_ETH_FIRST_TX_CQ_CONS + cos;
11885     txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
11886     txq_init->fw_sb_id     = fp->fw_sb_id;
11887
11888     /*
11889      * set the TSS leading client id for TX classfication to the
11890      * leading RSS client id
11891      */
11892     txq_init->tss_leading_cl_id = BXE_FP(sc, 0, cl_id);
11893 }
11894
11895 /*
11896  * This function performs 2 steps in a queue state machine:
11897  *   1) RESET->INIT
11898  *   2) INIT->SETUP
11899  */
11900 static int
11901 bxe_setup_queue(struct bxe_softc    *sc,
11902                 struct bxe_fastpath *fp,
11903                 uint8_t             leading)
11904 {
11905     struct ecore_queue_state_params q_params = { NULL };
11906     struct ecore_queue_setup_params *setup_params =
11907                         &q_params.params.setup;
11908 #if 0
11909     struct ecore_queue_setup_tx_only_params *tx_only_params =
11910                         &q_params.params.tx_only;
11911     uint8_t tx_index;
11912 #endif
11913     int rc;
11914
11915     BLOGD(sc, DBG_LOAD, "setting up queue %d\n", fp->index);
11916
11917     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
11918
11919     q_params.q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
11920
11921     /* we want to wait for completion in this context */
11922     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
11923
11924     /* prepare the INIT parameters */
11925     bxe_pf_q_prep_init(sc, fp, &q_params.params.init);
11926
11927     /* Set the command */
11928     q_params.cmd = ECORE_Q_CMD_INIT;
11929
11930     /* Change the state to INIT */
11931     rc = ecore_queue_state_change(sc, &q_params);
11932     if (rc) {
11933         BLOGE(sc, "Queue(%d) INIT failed\n", fp->index);
11934         return (rc);
11935     }
11936
11937     BLOGD(sc, DBG_LOAD, "init complete\n");
11938
11939     /* now move the Queue to the SETUP state */
11940     memset(setup_params, 0, sizeof(*setup_params));
11941
11942     /* set Queue flags */
11943     setup_params->flags = bxe_get_q_flags(sc, fp, leading);
11944
11945     /* set general SETUP parameters */
11946     bxe_pf_q_prep_general(sc, fp, &setup_params->gen_params,
11947                           FIRST_TX_COS_INDEX);
11948
11949     bxe_pf_rx_q_prep(sc, fp,
11950                      &setup_params->pause_params,
11951                      &setup_params->rxq_params);
11952
11953     bxe_pf_tx_q_prep(sc, fp,
11954                      &setup_params->txq_params,
11955                      FIRST_TX_COS_INDEX);
11956
11957     /* Set the command */
11958     q_params.cmd = ECORE_Q_CMD_SETUP;
11959
11960     /* change the state to SETUP */
11961     rc = ecore_queue_state_change(sc, &q_params);
11962     if (rc) {
11963         BLOGE(sc, "Queue(%d) SETUP failed\n", fp->index);
11964         return (rc);
11965     }
11966
11967 #if 0
11968     /* loop through the relevant tx-only indices */
11969     for (tx_index = FIRST_TX_ONLY_COS_INDEX;
11970          tx_index < sc->max_cos;
11971          tx_index++) {
11972         /* prepare and send tx-only ramrod*/
11973         rc = bxe_setup_tx_only(sc, fp, &q_params,
11974                                tx_only_params, tx_index, leading);
11975         if (rc) {
11976             BLOGE(sc, "Queue(%d.%d) TX_ONLY_SETUP failed\n",
11977                   fp->index, tx_index);
11978             return (rc);
11979         }
11980     }
11981 #endif
11982
11983     return (rc);
11984 }
11985
11986 static int
11987 bxe_setup_leading(struct bxe_softc *sc)
11988 {
11989     return (bxe_setup_queue(sc, &sc->fp[0], TRUE));
11990 }
11991
11992 static int
11993 bxe_config_rss_pf(struct bxe_softc            *sc,
11994                   struct ecore_rss_config_obj *rss_obj,
11995                   uint8_t                     config_hash)
11996 {
11997     struct ecore_config_rss_params params = { NULL };
11998     int i;
11999
12000     /*
12001      * Although RSS is meaningless when there is a single HW queue we
12002      * still need it enabled in order to have HW Rx hash generated.
12003      */
12004
12005     params.rss_obj = rss_obj;
12006
12007     bxe_set_bit(RAMROD_COMP_WAIT, &params.ramrod_flags);
12008
12009     bxe_set_bit(ECORE_RSS_MODE_REGULAR, &params.rss_flags);
12010
12011     /* RSS configuration */
12012     bxe_set_bit(ECORE_RSS_IPV4, &params.rss_flags);
12013     bxe_set_bit(ECORE_RSS_IPV4_TCP, &params.rss_flags);
12014     bxe_set_bit(ECORE_RSS_IPV6, &params.rss_flags);
12015     bxe_set_bit(ECORE_RSS_IPV6_TCP, &params.rss_flags);
12016     if (rss_obj->udp_rss_v4) {
12017         bxe_set_bit(ECORE_RSS_IPV4_UDP, &params.rss_flags);
12018     }
12019     if (rss_obj->udp_rss_v6) {
12020         bxe_set_bit(ECORE_RSS_IPV6_UDP, &params.rss_flags);
12021     }
12022
12023     /* Hash bits */
12024     params.rss_result_mask = MULTI_MASK;
12025
12026     memcpy(params.ind_table, rss_obj->ind_table, sizeof(params.ind_table));
12027
12028     if (config_hash) {
12029         /* RSS keys */
12030         for (i = 0; i < sizeof(params.rss_key) / 4; i++) {
12031             params.rss_key[i] = arc4random();
12032         }
12033
12034         bxe_set_bit(ECORE_RSS_SET_SRCH, &params.rss_flags);
12035     }
12036
12037     return (ecore_config_rss(sc, &params));
12038 }
12039
12040 static int
12041 bxe_config_rss_eth(struct bxe_softc *sc,
12042                    uint8_t          config_hash)
12043 {
12044     return (bxe_config_rss_pf(sc, &sc->rss_conf_obj, config_hash));
12045 }
12046
12047 static int
12048 bxe_init_rss_pf(struct bxe_softc *sc)
12049 {
12050     uint8_t num_eth_queues = BXE_NUM_ETH_QUEUES(sc);
12051     int i;
12052
12053     /*
12054      * Prepare the initial contents of the indirection table if
12055      * RSS is enabled
12056      */
12057     for (i = 0; i < sizeof(sc->rss_conf_obj.ind_table); i++) {
12058         sc->rss_conf_obj.ind_table[i] =
12059             (sc->fp->cl_id + (i % num_eth_queues));
12060     }
12061
12062     if (sc->udp_rss) {
12063         sc->rss_conf_obj.udp_rss_v4 = sc->rss_conf_obj.udp_rss_v6 = 1;
12064     }
12065
12066     /*
12067      * For 57710 and 57711 SEARCHER configuration (rss_keys) is
12068      * per-port, so if explicit configuration is needed, do it only
12069      * for a PMF.
12070      *
12071      * For 57712 and newer it's a per-function configuration.
12072      */
12073     return (bxe_config_rss_eth(sc, sc->port.pmf || !CHIP_IS_E1x(sc)));
12074 }
12075
12076 static int
12077 bxe_set_mac_one(struct bxe_softc          *sc,
12078                 uint8_t                   *mac,
12079                 struct ecore_vlan_mac_obj *obj,
12080                 uint8_t                   set,
12081                 int                       mac_type,
12082                 unsigned long             *ramrod_flags)
12083 {
12084     struct ecore_vlan_mac_ramrod_params ramrod_param;
12085     int rc;
12086
12087     memset(&ramrod_param, 0, sizeof(ramrod_param));
12088
12089     /* fill in general parameters */
12090     ramrod_param.vlan_mac_obj = obj;
12091     ramrod_param.ramrod_flags = *ramrod_flags;
12092
12093     /* fill a user request section if needed */
12094     if (!bxe_test_bit(RAMROD_CONT, ramrod_flags)) {
12095         memcpy(ramrod_param.user_req.u.mac.mac, mac, ETH_ALEN);
12096
12097         bxe_set_bit(mac_type, &ramrod_param.user_req.vlan_mac_flags);
12098
12099         /* Set the command: ADD or DEL */
12100         ramrod_param.user_req.cmd = (set) ? ECORE_VLAN_MAC_ADD :
12101                                             ECORE_VLAN_MAC_DEL;
12102     }
12103
12104     rc = ecore_config_vlan_mac(sc, &ramrod_param);
12105
12106     if (rc == ECORE_EXISTS) {
12107         BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12108         /* do not treat adding same MAC as error */
12109         rc = 0;
12110     } else if (rc < 0) {
12111         BLOGE(sc, "%s MAC failed (%d)\n", (set ? "Set" : "Delete"), rc);
12112     }
12113
12114     return (rc);
12115 }
12116
12117 static int
12118 bxe_set_eth_mac(struct bxe_softc *sc,
12119                 uint8_t          set)
12120 {
12121     unsigned long ramrod_flags = 0;
12122
12123     BLOGD(sc, DBG_LOAD, "Adding Ethernet MAC\n");
12124
12125     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
12126
12127     /* Eth MAC is set on RSS leading client (fp[0]) */
12128     return (bxe_set_mac_one(sc, sc->link_params.mac_addr,
12129                             &sc->sp_objs->mac_obj,
12130                             set, ECORE_ETH_MAC, &ramrod_flags));
12131 }
12132
12133 #if 0
12134 static void
12135 bxe_update_max_mf_config(struct bxe_softc *sc,
12136                          uint32_t         value)
12137 {
12138     /* load old values */
12139     uint32_t mf_cfg = sc->devinfo.mf_info.mf_config[SC_VN(sc)];
12140
12141     if (value != bxe_extract_max_cfg(sc, mf_cfg)) {
12142         /* leave all but MAX value */
12143         mf_cfg &= ~FUNC_MF_CFG_MAX_BW_MASK;
12144
12145         /* set new MAX value */
12146         mf_cfg |= ((value << FUNC_MF_CFG_MAX_BW_SHIFT) &
12147                    FUNC_MF_CFG_MAX_BW_MASK);
12148
12149         bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW, mf_cfg);
12150     }
12151 }
12152 #endif
12153
12154 static int
12155 bxe_get_cur_phy_idx(struct bxe_softc *sc)
12156 {
12157     uint32_t sel_phy_idx = 0;
12158
12159     if (sc->link_params.num_phys <= 1) {
12160         return (ELINK_INT_PHY);
12161     }
12162
12163     if (sc->link_vars.link_up) {
12164         sel_phy_idx = ELINK_EXT_PHY1;
12165         /* In case link is SERDES, check if the ELINK_EXT_PHY2 is the one */
12166         if ((sc->link_vars.link_status & LINK_STATUS_SERDES_LINK) &&
12167             (sc->link_params.phy[ELINK_EXT_PHY2].supported &
12168              ELINK_SUPPORTED_FIBRE))
12169             sel_phy_idx = ELINK_EXT_PHY2;
12170     } else {
12171         switch (elink_phy_selection(&sc->link_params)) {
12172         case PORT_HW_CFG_PHY_SELECTION_HARDWARE_DEFAULT:
12173         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY:
12174         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY_PRIORITY:
12175                sel_phy_idx = ELINK_EXT_PHY1;
12176                break;
12177         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY:
12178         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY_PRIORITY:
12179                sel_phy_idx = ELINK_EXT_PHY2;
12180                break;
12181         }
12182     }
12183
12184     return (sel_phy_idx);
12185 }
12186
12187 static int
12188 bxe_get_link_cfg_idx(struct bxe_softc *sc)
12189 {
12190     uint32_t sel_phy_idx = bxe_get_cur_phy_idx(sc);
12191
12192     /*
12193      * The selected activated PHY is always after swapping (in case PHY
12194      * swapping is enabled). So when swapping is enabled, we need to reverse
12195      * the configuration
12196      */
12197
12198     if (sc->link_params.multi_phy_config & PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
12199         if (sel_phy_idx == ELINK_EXT_PHY1)
12200             sel_phy_idx = ELINK_EXT_PHY2;
12201         else if (sel_phy_idx == ELINK_EXT_PHY2)
12202             sel_phy_idx = ELINK_EXT_PHY1;
12203     }
12204
12205     return (ELINK_LINK_CONFIG_IDX(sel_phy_idx));
12206 }
12207
12208 static void
12209 bxe_set_requested_fc(struct bxe_softc *sc)
12210 {
12211     /*
12212      * Initialize link parameters structure variables
12213      * It is recommended to turn off RX FC for jumbo frames
12214      * for better performance
12215      */
12216     if (CHIP_IS_E1x(sc) && (sc->mtu > 5000)) {
12217         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_TX;
12218     } else {
12219         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_BOTH;
12220     }
12221 }
12222
12223 static void
12224 bxe_calc_fc_adv(struct bxe_softc *sc)
12225 {
12226     uint8_t cfg_idx = bxe_get_link_cfg_idx(sc);
12227     switch (sc->link_vars.ieee_fc &
12228             MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
12229     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
12230     default:
12231         sc->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
12232                                            ADVERTISED_Pause);
12233         break;
12234
12235     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
12236         sc->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
12237                                           ADVERTISED_Pause);
12238         break;
12239
12240     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
12241         sc->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
12242         break;
12243     }
12244 }
12245
12246 static uint16_t
12247 bxe_get_mf_speed(struct bxe_softc *sc)
12248 {
12249     uint16_t line_speed = sc->link_vars.line_speed;
12250     if (IS_MF(sc)) {
12251         uint16_t maxCfg =
12252             bxe_extract_max_cfg(sc, sc->devinfo.mf_info.mf_config[SC_VN(sc)]);
12253
12254         /* calculate the current MAX line speed limit for the MF devices */
12255         if (IS_MF_SI(sc)) {
12256             line_speed = (line_speed * maxCfg) / 100;
12257         } else { /* SD mode */
12258             uint16_t vn_max_rate = maxCfg * 100;
12259
12260             if (vn_max_rate < line_speed) {
12261                 line_speed = vn_max_rate;
12262             }
12263         }
12264     }
12265
12266     return (line_speed);
12267 }
12268
12269 static void
12270 bxe_fill_report_data(struct bxe_softc            *sc,
12271                      struct bxe_link_report_data *data)
12272 {
12273     uint16_t line_speed = bxe_get_mf_speed(sc);
12274
12275     memset(data, 0, sizeof(*data));
12276
12277     /* fill the report data with the effective line speed */
12278     data->line_speed = line_speed;
12279
12280     /* Link is down */
12281     if (!sc->link_vars.link_up || (sc->flags & BXE_MF_FUNC_DIS)) {
12282         bxe_set_bit(BXE_LINK_REPORT_LINK_DOWN, &data->link_report_flags);
12283     }
12284
12285     /* Full DUPLEX */
12286     if (sc->link_vars.duplex == DUPLEX_FULL) {
12287         bxe_set_bit(BXE_LINK_REPORT_FULL_DUPLEX, &data->link_report_flags);
12288     }
12289
12290     /* Rx Flow Control is ON */
12291     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_RX) {
12292         bxe_set_bit(BXE_LINK_REPORT_RX_FC_ON, &data->link_report_flags);
12293     }
12294
12295     /* Tx Flow Control is ON */
12296     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
12297         bxe_set_bit(BXE_LINK_REPORT_TX_FC_ON, &data->link_report_flags);
12298     }
12299 }
12300
12301 /* report link status to OS, should be called under phy_lock */
12302 static void
12303 bxe_link_report_locked(struct bxe_softc *sc)
12304 {
12305     struct bxe_link_report_data cur_data;
12306
12307     /* reread mf_cfg */
12308     if (IS_PF(sc) && !CHIP_IS_E1(sc)) {
12309         bxe_read_mf_cfg(sc);
12310     }
12311
12312     /* Read the current link report info */
12313     bxe_fill_report_data(sc, &cur_data);
12314
12315     /* Don't report link down or exactly the same link status twice */
12316     if (!memcmp(&cur_data, &sc->last_reported_link, sizeof(cur_data)) ||
12317         (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12318                       &sc->last_reported_link.link_report_flags) &&
12319          bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12320                       &cur_data.link_report_flags))) {
12321         return;
12322     }
12323
12324     sc->link_cnt++;
12325
12326     /* report new link params and remember the state for the next time */
12327     memcpy(&sc->last_reported_link, &cur_data, sizeof(cur_data));
12328
12329     if (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12330                      &cur_data.link_report_flags)) {
12331         if_link_state_change(sc->ifnet, LINK_STATE_DOWN);
12332         BLOGI(sc, "NIC Link is Down\n");
12333     } else {
12334         const char *duplex;
12335         const char *flow;
12336
12337         if (bxe_test_and_clear_bit(BXE_LINK_REPORT_FULL_DUPLEX,
12338                                    &cur_data.link_report_flags)) {
12339             duplex = "full";
12340         } else {
12341             duplex = "half";
12342         }
12343
12344         /*
12345          * Handle the FC at the end so that only these flags would be
12346          * possibly set. This way we may easily check if there is no FC
12347          * enabled.
12348          */
12349         if (cur_data.link_report_flags) {
12350             if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12351                              &cur_data.link_report_flags) &&
12352                 bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12353                              &cur_data.link_report_flags)) {
12354                 flow = "ON - receive & transmit";
12355             } else if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12356                                     &cur_data.link_report_flags) &&
12357                        !bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12358                                      &cur_data.link_report_flags)) {
12359                 flow = "ON - receive";
12360             } else if (!bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12361                                      &cur_data.link_report_flags) &&
12362                        bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12363                                     &cur_data.link_report_flags)) {
12364                 flow = "ON - transmit";
12365             } else {
12366                 flow = "none"; /* possible? */
12367             }
12368         } else {
12369             flow = "none";
12370         }
12371
12372         if_link_state_change(sc->ifnet, LINK_STATE_UP);
12373         BLOGI(sc, "NIC Link is Up, %d Mbps %s duplex, Flow control: %s\n",
12374               cur_data.line_speed, duplex, flow);
12375     }
12376 }
12377
12378 static void
12379 bxe_link_report(struct bxe_softc *sc)
12380 {
12381     BXE_PHY_LOCK(sc);
12382     bxe_link_report_locked(sc);
12383     BXE_PHY_UNLOCK(sc);
12384 }
12385
12386 static void
12387 bxe_link_status_update(struct bxe_softc *sc)
12388 {
12389     if (sc->state != BXE_STATE_OPEN) {
12390         return;
12391     }
12392
12393 #if 0
12394     /* read updated dcb configuration */
12395     if (IS_PF(sc))
12396         bxe_dcbx_pmf_update(sc);
12397 #endif
12398
12399     if (IS_PF(sc) && !CHIP_REV_IS_SLOW(sc)) {
12400         elink_link_status_update(&sc->link_params, &sc->link_vars);
12401     } else {
12402         sc->port.supported[0] |= (ELINK_SUPPORTED_10baseT_Half |
12403                                   ELINK_SUPPORTED_10baseT_Full |
12404                                   ELINK_SUPPORTED_100baseT_Half |
12405                                   ELINK_SUPPORTED_100baseT_Full |
12406                                   ELINK_SUPPORTED_1000baseT_Full |
12407                                   ELINK_SUPPORTED_2500baseX_Full |
12408                                   ELINK_SUPPORTED_10000baseT_Full |
12409                                   ELINK_SUPPORTED_TP |
12410                                   ELINK_SUPPORTED_FIBRE |
12411                                   ELINK_SUPPORTED_Autoneg |
12412                                   ELINK_SUPPORTED_Pause |
12413                                   ELINK_SUPPORTED_Asym_Pause);
12414         sc->port.advertising[0] = sc->port.supported[0];
12415
12416         sc->link_params.sc                = sc;
12417         sc->link_params.port              = SC_PORT(sc);
12418         sc->link_params.req_duplex[0]     = DUPLEX_FULL;
12419         sc->link_params.req_flow_ctrl[0]  = ELINK_FLOW_CTRL_NONE;
12420         sc->link_params.req_line_speed[0] = SPEED_10000;
12421         sc->link_params.speed_cap_mask[0] = 0x7f0000;
12422         sc->link_params.switch_cfg        = ELINK_SWITCH_CFG_10G;
12423
12424         if (CHIP_REV_IS_FPGA(sc)) {
12425             sc->link_vars.mac_type    = ELINK_MAC_TYPE_EMAC;
12426             sc->link_vars.line_speed  = ELINK_SPEED_1000;
12427             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12428                                          LINK_STATUS_SPEED_AND_DUPLEX_1000TFD);
12429         } else {
12430             sc->link_vars.mac_type    = ELINK_MAC_TYPE_BMAC;
12431             sc->link_vars.line_speed  = ELINK_SPEED_10000;
12432             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12433                                          LINK_STATUS_SPEED_AND_DUPLEX_10GTFD);
12434         }
12435
12436         sc->link_vars.link_up = 1;
12437
12438         sc->link_vars.duplex    = DUPLEX_FULL;
12439         sc->link_vars.flow_ctrl = ELINK_FLOW_CTRL_NONE;
12440
12441         if (IS_PF(sc)) {
12442             REG_WR(sc, NIG_REG_EGRESS_DRAIN0_MODE + sc->link_params.port*4, 0);
12443             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12444             bxe_link_report(sc);
12445         }
12446     }
12447
12448     if (IS_PF(sc)) {
12449         if (sc->link_vars.link_up) {
12450             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12451         } else {
12452             bxe_stats_handle(sc, STATS_EVENT_STOP);
12453         }
12454         bxe_link_report(sc);
12455     } else {
12456         bxe_link_report(sc);
12457         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12458     }
12459 }
12460
12461 static int
12462 bxe_initial_phy_init(struct bxe_softc *sc,
12463                      int              load_mode)
12464 {
12465     int rc, cfg_idx = bxe_get_link_cfg_idx(sc);
12466     uint16_t req_line_speed = sc->link_params.req_line_speed[cfg_idx];
12467     struct elink_params *lp = &sc->link_params;
12468
12469     bxe_set_requested_fc(sc);
12470
12471     if (CHIP_REV_IS_SLOW(sc)) {
12472         uint32_t bond = CHIP_BOND_ID(sc);
12473         uint32_t feat = 0;
12474
12475         if (CHIP_IS_E2(sc) && CHIP_IS_MODE_4_PORT(sc)) {
12476             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12477         } else if (bond & 0x4) {
12478             if (CHIP_IS_E3(sc)) {
12479                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_XMAC;
12480             } else {
12481                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12482             }
12483         } else if (bond & 0x8) {
12484             if (CHIP_IS_E3(sc)) {
12485                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_UMAC;
12486             } else {
12487                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12488             }
12489         }
12490
12491         /* disable EMAC for E3 and above */
12492         if (bond & 0x2) {
12493             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12494         }
12495
12496         sc->link_params.feature_config_flags |= feat;
12497     }
12498
12499     BXE_PHY_LOCK(sc);
12500
12501     if (load_mode == LOAD_DIAG) {
12502         lp->loopback_mode = ELINK_LOOPBACK_XGXS;
12503         /* Prefer doing PHY loopback at 10G speed, if possible */
12504         if (lp->req_line_speed[cfg_idx] < ELINK_SPEED_10000) {
12505             if (lp->speed_cap_mask[cfg_idx] &
12506                 PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
12507                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_10000;
12508             } else {
12509                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_1000;
12510             }
12511         }
12512     }
12513
12514     if (load_mode == LOAD_LOOPBACK_EXT) {
12515         lp->loopback_mode = ELINK_LOOPBACK_EXT;
12516     }
12517
12518     rc = elink_phy_init(&sc->link_params, &sc->link_vars);
12519
12520     BXE_PHY_UNLOCK(sc);
12521
12522     bxe_calc_fc_adv(sc);
12523
12524     if (sc->link_vars.link_up) {
12525         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12526         bxe_link_report(sc);
12527     }
12528
12529     if (!CHIP_REV_IS_SLOW(sc)) {
12530         bxe_periodic_start(sc);
12531     }
12532
12533     sc->link_params.req_line_speed[cfg_idx] = req_line_speed;
12534     return (rc);
12535 }
12536
12537 /* must be called under IF_ADDR_LOCK */
12538 static int
12539 bxe_init_mcast_macs_list(struct bxe_softc                 *sc,
12540                          struct ecore_mcast_ramrod_params *p)
12541 {
12542     struct ifnet *ifp = sc->ifnet;
12543     int mc_count = 0;
12544     struct ifmultiaddr *ifma;
12545     struct ecore_mcast_list_elem *mc_mac;
12546
12547     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12548         if (ifma->ifma_addr->sa_family != AF_LINK) {
12549             continue;
12550         }
12551
12552         mc_count++;
12553     }
12554
12555     ECORE_LIST_INIT(&p->mcast_list);
12556     p->mcast_list_len = 0;
12557
12558     if (!mc_count) {
12559         return (0);
12560     }
12561
12562     mc_mac = malloc(sizeof(*mc_mac) * mc_count, M_DEVBUF,
12563                     (M_NOWAIT | M_ZERO));
12564     if (!mc_mac) {
12565         BLOGE(sc, "Failed to allocate temp mcast list\n");
12566         return (-1);
12567     }
12568
12569     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12570         if (ifma->ifma_addr->sa_family != AF_LINK) {
12571             continue;
12572         }
12573
12574         mc_mac->mac = (uint8_t *)LLADDR((struct sockaddr_dl *)ifma->ifma_addr);
12575         ECORE_LIST_PUSH_TAIL(&mc_mac->link, &p->mcast_list);
12576
12577         BLOGD(sc, DBG_LOAD,
12578               "Setting MCAST %02X:%02X:%02X:%02X:%02X:%02X\n",
12579               mc_mac->mac[0], mc_mac->mac[1], mc_mac->mac[2],
12580               mc_mac->mac[3], mc_mac->mac[4], mc_mac->mac[5]);
12581
12582         mc_mac++;
12583     }
12584
12585     p->mcast_list_len = mc_count;
12586
12587     return (0);
12588 }
12589
12590 static void
12591 bxe_free_mcast_macs_list(struct ecore_mcast_ramrod_params *p)
12592 {
12593     struct ecore_mcast_list_elem *mc_mac =
12594         ECORE_LIST_FIRST_ENTRY(&p->mcast_list,
12595                                struct ecore_mcast_list_elem,
12596                                link);
12597
12598     if (mc_mac) {
12599         /* only a single free as all mc_macs are in the same heap array */
12600         free(mc_mac, M_DEVBUF);
12601     }
12602 }
12603
12604 static int
12605 bxe_set_mc_list(struct bxe_softc *sc)
12606 {
12607     struct ecore_mcast_ramrod_params rparam = { NULL };
12608     int rc = 0;
12609
12610     rparam.mcast_obj = &sc->mcast_obj;
12611
12612     BXE_MCAST_LOCK(sc);
12613
12614     /* first, clear all configured multicast MACs */
12615     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
12616     if (rc < 0) {
12617         BLOGE(sc, "Failed to clear multicast configuration: %d\n", rc);
12618         return (rc);
12619     }
12620
12621     /* configure a new MACs list */
12622     rc = bxe_init_mcast_macs_list(sc, &rparam);
12623     if (rc) {
12624         BLOGE(sc, "Failed to create mcast MACs list (%d)\n", rc);
12625         BXE_MCAST_UNLOCK(sc);
12626         return (rc);
12627     }
12628
12629     /* Now add the new MACs */
12630     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_ADD);
12631     if (rc < 0) {
12632         BLOGE(sc, "Failed to set new mcast config (%d)\n", rc);
12633     }
12634
12635     bxe_free_mcast_macs_list(&rparam);
12636
12637     BXE_MCAST_UNLOCK(sc);
12638
12639     return (rc);
12640 }
12641
12642 static int
12643 bxe_set_uc_list(struct bxe_softc *sc)
12644 {
12645     struct ifnet *ifp = sc->ifnet;
12646     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
12647     struct ifaddr *ifa;
12648     unsigned long ramrod_flags = 0;
12649     int rc;
12650
12651 #if __FreeBSD_version < 800000
12652     IF_ADDR_LOCK(ifp);
12653 #else
12654     if_addr_rlock(ifp);
12655 #endif
12656
12657     /* first schedule a cleanup up of old configuration */
12658     rc = bxe_del_all_macs(sc, mac_obj, ECORE_UC_LIST_MAC, FALSE);
12659     if (rc < 0) {
12660         BLOGE(sc, "Failed to schedule delete of all ETH MACs (%d)\n", rc);
12661 #if __FreeBSD_version < 800000
12662         IF_ADDR_UNLOCK(ifp);
12663 #else
12664         if_addr_runlock(ifp);
12665 #endif
12666         return (rc);
12667     }
12668
12669     ifa = ifp->if_addr;
12670     while (ifa) {
12671         if (ifa->ifa_addr->sa_family != AF_LINK) {
12672             ifa = TAILQ_NEXT(ifa, ifa_link);
12673             continue;
12674         }
12675
12676         rc = bxe_set_mac_one(sc, (uint8_t *)LLADDR((struct sockaddr_dl *)ifa->ifa_addr),
12677                              mac_obj, TRUE, ECORE_UC_LIST_MAC, &ramrod_flags);
12678         if (rc == -EEXIST) {
12679             BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12680             /* do not treat adding same MAC as an error */
12681             rc = 0;
12682         } else if (rc < 0) {
12683             BLOGE(sc, "Failed to schedule ADD operations (%d)\n", rc);
12684 #if __FreeBSD_version < 800000
12685             IF_ADDR_UNLOCK(ifp);
12686 #else
12687             if_addr_runlock(ifp);
12688 #endif
12689             return (rc);
12690         }
12691
12692         ifa = TAILQ_NEXT(ifa, ifa_link);
12693     }
12694
12695 #if __FreeBSD_version < 800000
12696     IF_ADDR_UNLOCK(ifp);
12697 #else
12698     if_addr_runlock(ifp);
12699 #endif
12700
12701     /* Execute the pending commands */
12702     bit_set(&ramrod_flags, RAMROD_CONT);
12703     return (bxe_set_mac_one(sc, NULL, mac_obj, FALSE /* don't care */,
12704                             ECORE_UC_LIST_MAC, &ramrod_flags));
12705 }
12706
12707 static void
12708 bxe_handle_rx_mode_tq(void *context,
12709                       int  pending)
12710 {
12711     struct bxe_softc *sc = (struct bxe_softc *)context;
12712     struct ifnet *ifp = sc->ifnet;
12713     uint32_t rx_mode = BXE_RX_MODE_NORMAL;
12714
12715     BXE_CORE_LOCK(sc);
12716
12717     if (sc->state != BXE_STATE_OPEN) {
12718         BLOGD(sc, DBG_SP, "state is %x, returning\n", sc->state);
12719         BXE_CORE_UNLOCK(sc);
12720         return;
12721     }
12722
12723     BLOGD(sc, DBG_SP, "ifp->if_flags=0x%x\n", ifp->if_flags);
12724
12725     if (ifp->if_flags & IFF_PROMISC) {
12726         rx_mode = BXE_RX_MODE_PROMISC;
12727     } else if ((ifp->if_flags & IFF_ALLMULTI) ||
12728                ((ifp->if_amcount > BXE_MAX_MULTICAST) &&
12729                 CHIP_IS_E1(sc))) {
12730         rx_mode = BXE_RX_MODE_ALLMULTI;
12731     } else {
12732         if (IS_PF(sc)) {
12733             /* some multicasts */
12734             if (bxe_set_mc_list(sc) < 0) {
12735                 rx_mode = BXE_RX_MODE_ALLMULTI;
12736             }
12737             if (bxe_set_uc_list(sc) < 0) {
12738                 rx_mode = BXE_RX_MODE_PROMISC;
12739             }
12740         }
12741 #if 0
12742         else {
12743             /*
12744              * Configuring mcast to a VF involves sleeping (when we
12745              * wait for the PF's response). Since this function is
12746              * called from a non sleepable context we must schedule
12747              * a work item for this purpose
12748              */
12749             bxe_set_bit(BXE_SP_RTNL_VFPF_MCAST, &sc->sp_rtnl_state);
12750             schedule_delayed_work(&sc->sp_rtnl_task, 0);
12751         }
12752 #endif
12753     }
12754
12755     sc->rx_mode = rx_mode;
12756
12757     /* schedule the rx_mode command */
12758     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
12759         BLOGD(sc, DBG_LOAD, "Scheduled setting rx_mode with ECORE...\n");
12760         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
12761         BXE_CORE_UNLOCK(sc);
12762         return;
12763     }
12764
12765     if (IS_PF(sc)) {
12766         bxe_set_storm_rx_mode(sc);
12767     }
12768 #if 0
12769     else {
12770         /*
12771          * Configuring mcast to a VF involves sleeping (when we
12772          * wait for the PF's response). Since this function is
12773          * called from a non sleepable context we must schedule
12774          * a work item for this purpose
12775          */
12776         bxe_set_bit(BXE_SP_RTNL_VFPF_STORM_RX_MODE, &sc->sp_rtnl_state);
12777         schedule_delayed_work(&sc->sp_rtnl_task, 0);
12778     }
12779 #endif
12780
12781     BXE_CORE_UNLOCK(sc);
12782 }
12783
12784 static void
12785 bxe_set_rx_mode(struct bxe_softc *sc)
12786 {
12787     taskqueue_enqueue(sc->rx_mode_tq, &sc->rx_mode_tq_task);
12788 }
12789
12790 /* update flags in shmem */
12791 static void
12792 bxe_update_drv_flags(struct bxe_softc *sc,
12793                      uint32_t         flags,
12794                      uint32_t         set)
12795 {
12796     uint32_t drv_flags;
12797
12798     if (SHMEM2_HAS(sc, drv_flags)) {
12799         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12800         drv_flags = SHMEM2_RD(sc, drv_flags);
12801
12802         if (set) {
12803             SET_FLAGS(drv_flags, flags);
12804         } else {
12805             RESET_FLAGS(drv_flags, flags);
12806         }
12807
12808         SHMEM2_WR(sc, drv_flags, drv_flags);
12809         BLOGD(sc, DBG_LOAD, "drv_flags 0x%08x\n", drv_flags);
12810
12811         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12812     }
12813 }
12814
12815 /* periodic timer callout routine, only runs when the interface is up */
12816
12817 static void
12818 bxe_periodic_callout_func(void *xsc)
12819 {
12820     struct bxe_softc *sc = (struct bxe_softc *)xsc;
12821     int i;
12822
12823     if (!BXE_CORE_TRYLOCK(sc)) {
12824         /* just bail and try again next time */
12825
12826         if ((sc->state == BXE_STATE_OPEN) &&
12827             (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12828             /* schedule the next periodic callout */
12829             callout_reset(&sc->periodic_callout, hz,
12830                           bxe_periodic_callout_func, sc);
12831         }
12832
12833         return;
12834     }
12835
12836     if ((sc->state != BXE_STATE_OPEN) ||
12837         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_STOP)) {
12838         BLOGW(sc, "periodic callout exit (state=0x%x)\n", sc->state);
12839         BXE_CORE_UNLOCK(sc);
12840         return;
12841     }
12842
12843     /* Check for TX timeouts on any fastpath. */
12844     FOR_EACH_QUEUE(sc, i) {
12845         if (bxe_watchdog(sc, &sc->fp[i]) != 0) {
12846             /* Ruh-Roh, chip was reset! */
12847             break;
12848         }
12849     }
12850
12851     if (!CHIP_REV_IS_SLOW(sc)) {
12852         /*
12853          * This barrier is needed to ensure the ordering between the writing
12854          * to the sc->port.pmf in the bxe_nic_load() or bxe_pmf_update() and
12855          * the reading here.
12856          */
12857         mb();
12858         if (sc->port.pmf) {
12859             BXE_PHY_LOCK(sc);
12860             elink_period_func(&sc->link_params, &sc->link_vars);
12861             BXE_PHY_UNLOCK(sc);
12862         }
12863     }
12864
12865     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
12866         int mb_idx = SC_FW_MB_IDX(sc);
12867         uint32_t drv_pulse;
12868         uint32_t mcp_pulse;
12869
12870         ++sc->fw_drv_pulse_wr_seq;
12871         sc->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
12872
12873         drv_pulse = sc->fw_drv_pulse_wr_seq;
12874         bxe_drv_pulse(sc);
12875
12876         mcp_pulse = (SHMEM_RD(sc, func_mb[mb_idx].mcp_pulse_mb) &
12877                      MCP_PULSE_SEQ_MASK);
12878
12879         /*
12880          * The delta between driver pulse and mcp response should
12881          * be 1 (before mcp response) or 0 (after mcp response).
12882          */
12883         if ((drv_pulse != mcp_pulse) &&
12884             (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
12885             /* someone lost a heartbeat... */
12886             BLOGE(sc, "drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
12887                   drv_pulse, mcp_pulse);
12888         }
12889     }
12890
12891     /* state is BXE_STATE_OPEN */
12892     bxe_stats_handle(sc, STATS_EVENT_UPDATE);
12893
12894 #if 0
12895     /* sample VF bulletin board for new posts from PF */
12896     if (IS_VF(sc)) {
12897         bxe_sample_bulletin(sc);
12898     }
12899 #endif
12900
12901     BXE_CORE_UNLOCK(sc);
12902
12903     if ((sc->state == BXE_STATE_OPEN) &&
12904         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12905         /* schedule the next periodic callout */
12906         callout_reset(&sc->periodic_callout, hz,
12907                       bxe_periodic_callout_func, sc);
12908     }
12909 }
12910
12911 static void
12912 bxe_periodic_start(struct bxe_softc *sc)
12913 {
12914     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_GO);
12915     callout_reset(&sc->periodic_callout, hz, bxe_periodic_callout_func, sc);
12916 }
12917
12918 static void
12919 bxe_periodic_stop(struct bxe_softc *sc)
12920 {
12921     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_STOP);
12922     callout_drain(&sc->periodic_callout);
12923 }
12924
12925 /* start the controller */
12926 static __noinline int
12927 bxe_nic_load(struct bxe_softc *sc,
12928              int              load_mode)
12929 {
12930     uint32_t val;
12931     int load_code = 0;
12932     int i, rc = 0;
12933
12934     BXE_CORE_LOCK_ASSERT(sc);
12935
12936     BLOGD(sc, DBG_LOAD, "Starting NIC load...\n");
12937
12938     sc->state = BXE_STATE_OPENING_WAITING_LOAD;
12939
12940     if (IS_PF(sc)) {
12941         /* must be called before memory allocation and HW init */
12942         bxe_ilt_set_info(sc);
12943     }
12944
12945     sc->last_reported_link_state = LINK_STATE_UNKNOWN;
12946
12947     bxe_set_fp_rx_buf_size(sc);
12948
12949     if (bxe_alloc_fp_buffers(sc) != 0) {
12950         BLOGE(sc, "Failed to allocate fastpath memory\n");
12951         sc->state = BXE_STATE_CLOSED;
12952         rc = ENOMEM;
12953         goto bxe_nic_load_error0;
12954     }
12955
12956     if (bxe_alloc_mem(sc) != 0) {
12957         sc->state = BXE_STATE_CLOSED;
12958         rc = ENOMEM;
12959         goto bxe_nic_load_error0;
12960     }
12961
12962     if (bxe_alloc_fw_stats_mem(sc) != 0) {
12963         sc->state = BXE_STATE_CLOSED;
12964         rc = ENOMEM;
12965         goto bxe_nic_load_error0;
12966     }
12967
12968     if (IS_PF(sc)) {
12969         /* set pf load just before approaching the MCP */
12970         bxe_set_pf_load(sc);
12971
12972         /* if MCP exists send load request and analyze response */
12973         if (!BXE_NOMCP(sc)) {
12974             /* attempt to load pf */
12975             if (bxe_nic_load_request(sc, &load_code) != 0) {
12976                 sc->state = BXE_STATE_CLOSED;
12977                 rc = ENXIO;
12978                 goto bxe_nic_load_error1;
12979             }
12980
12981             /* what did the MCP say? */
12982             if (bxe_nic_load_analyze_req(sc, load_code) != 0) {
12983                 bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12984                 sc->state = BXE_STATE_CLOSED;
12985                 rc = ENXIO;
12986                 goto bxe_nic_load_error2;
12987             }
12988         } else {
12989             BLOGI(sc, "Device has no MCP!\n");
12990             load_code = bxe_nic_load_no_mcp(sc);
12991         }
12992
12993         /* mark PMF if applicable */
12994         bxe_nic_load_pmf(sc, load_code);
12995
12996         /* Init Function state controlling object */
12997         bxe_init_func_obj(sc);
12998
12999         /* Initialize HW */
13000         if (bxe_init_hw(sc, load_code) != 0) {
13001             BLOGE(sc, "HW init failed\n");
13002             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13003             sc->state = BXE_STATE_CLOSED;
13004             rc = ENXIO;
13005             goto bxe_nic_load_error2;
13006         }
13007     }
13008
13009     /* attach interrupts */
13010     if (bxe_interrupt_attach(sc) != 0) {
13011         sc->state = BXE_STATE_CLOSED;
13012         rc = ENXIO;
13013         goto bxe_nic_load_error2;
13014     }
13015
13016     bxe_nic_init(sc, load_code);
13017
13018     /* Init per-function objects */
13019     if (IS_PF(sc)) {
13020         bxe_init_objs(sc);
13021         // XXX bxe_iov_nic_init(sc);
13022
13023         /* set AFEX default VLAN tag to an invalid value */
13024         sc->devinfo.mf_info.afex_def_vlan_tag = -1;
13025         // XXX bxe_nic_load_afex_dcc(sc, load_code);
13026
13027         sc->state = BXE_STATE_OPENING_WAITING_PORT;
13028         rc = bxe_func_start(sc);
13029         if (rc) {
13030             BLOGE(sc, "Function start failed!\n");
13031             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13032             sc->state = BXE_STATE_ERROR;
13033             goto bxe_nic_load_error3;
13034         }
13035
13036         /* send LOAD_DONE command to MCP */
13037         if (!BXE_NOMCP(sc)) {
13038             load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13039             if (!load_code) {
13040                 BLOGE(sc, "MCP response failure, aborting\n");
13041                 sc->state = BXE_STATE_ERROR;
13042                 rc = ENXIO;
13043                 goto bxe_nic_load_error3;
13044             }
13045         }
13046
13047         rc = bxe_setup_leading(sc);
13048         if (rc) {
13049             BLOGE(sc, "Setup leading failed!\n");
13050             sc->state = BXE_STATE_ERROR;
13051             goto bxe_nic_load_error3;
13052         }
13053
13054         FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, i) {
13055             rc = bxe_setup_queue(sc, &sc->fp[i], FALSE);
13056             if (rc) {
13057                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13058                 sc->state = BXE_STATE_ERROR;
13059                 goto bxe_nic_load_error3;
13060             }
13061         }
13062
13063         rc = bxe_init_rss_pf(sc);
13064         if (rc) {
13065             BLOGE(sc, "PF RSS init failed\n");
13066             sc->state = BXE_STATE_ERROR;
13067             goto bxe_nic_load_error3;
13068         }
13069     }
13070     /* XXX VF */
13071 #if 0
13072     else { /* VF */
13073         FOR_EACH_ETH_QUEUE(sc, i) {
13074             rc = bxe_vfpf_setup_q(sc, i);
13075             if (rc) {
13076                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13077                 sc->state = BXE_STATE_ERROR;
13078                 goto bxe_nic_load_error3;
13079             }
13080         }
13081     }
13082 #endif
13083
13084     /* now when Clients are configured we are ready to work */
13085     sc->state = BXE_STATE_OPEN;
13086
13087     /* Configure a ucast MAC */
13088     if (IS_PF(sc)) {
13089         rc = bxe_set_eth_mac(sc, TRUE);
13090     }
13091 #if 0
13092     else { /* IS_VF(sc) */
13093         rc = bxe_vfpf_set_mac(sc);
13094     }
13095 #endif
13096     if (rc) {
13097         BLOGE(sc, "Setting Ethernet MAC failed\n");
13098         sc->state = BXE_STATE_ERROR;
13099         goto bxe_nic_load_error3;
13100     }
13101
13102 #if 0
13103     if (IS_PF(sc) && sc->pending_max) {
13104         /* for AFEX */
13105         bxe_update_max_mf_config(sc, sc->pending_max);
13106         sc->pending_max = 0;
13107     }
13108 #endif
13109
13110     if (sc->port.pmf) {
13111         rc = bxe_initial_phy_init(sc, /* XXX load_mode */LOAD_OPEN);
13112         if (rc) {
13113             sc->state = BXE_STATE_ERROR;
13114             goto bxe_nic_load_error3;
13115         }
13116     }
13117
13118     sc->link_params.feature_config_flags &=
13119         ~ELINK_FEATURE_CONFIG_BOOT_FROM_SAN;
13120
13121     /* start fast path */
13122
13123     /* Initialize Rx filter */
13124     bxe_set_rx_mode(sc);
13125
13126     /* start the Tx */
13127     switch (/* XXX load_mode */LOAD_OPEN) {
13128     case LOAD_NORMAL:
13129     case LOAD_OPEN:
13130         break;
13131
13132     case LOAD_DIAG:
13133     case LOAD_LOOPBACK_EXT:
13134         sc->state = BXE_STATE_DIAG;
13135         break;
13136
13137     default:
13138         break;
13139     }
13140
13141     if (sc->port.pmf) {
13142         bxe_update_drv_flags(sc, 1 << DRV_FLAGS_PORT_MASK, 0);
13143     } else {
13144         bxe_link_status_update(sc);
13145     }
13146
13147     /* start the periodic timer callout */
13148     bxe_periodic_start(sc);
13149
13150     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
13151         /* mark driver is loaded in shmem2 */
13152         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
13153         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
13154                   (val |
13155                    DRV_FLAGS_CAPABILITIES_LOADED_SUPPORTED |
13156                    DRV_FLAGS_CAPABILITIES_LOADED_L2));
13157     }
13158
13159     /* wait for all pending SP commands to complete */
13160     if (IS_PF(sc) && !bxe_wait_sp_comp(sc, ~0x0UL)) {
13161         BLOGE(sc, "Timeout waiting for all SPs to complete!\n");
13162         bxe_periodic_stop(sc);
13163         bxe_nic_unload(sc, UNLOAD_CLOSE, FALSE);
13164         return (ENXIO);
13165     }
13166
13167 #if 0
13168     /* If PMF - send ADMIN DCBX msg to MFW to initiate DCBX FSM */
13169     if (sc->port.pmf && (sc->state != BXE_STATE_DIAG)) {
13170         bxe_dcbx_init(sc, FALSE);
13171     }
13172 #endif
13173
13174     /* Tell the stack the driver is running! */
13175     sc->ifnet->if_drv_flags = IFF_DRV_RUNNING;
13176
13177     BLOGD(sc, DBG_LOAD, "NIC successfully loaded\n");
13178
13179     return (0);
13180
13181 bxe_nic_load_error3:
13182
13183     if (IS_PF(sc)) {
13184         bxe_int_disable_sync(sc, 1);
13185
13186         /* clean out queued objects */
13187         bxe_squeeze_objects(sc);
13188     }
13189
13190     bxe_interrupt_detach(sc);
13191
13192 bxe_nic_load_error2:
13193
13194     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
13195         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
13196         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
13197     }
13198
13199     sc->port.pmf = 0;
13200
13201 bxe_nic_load_error1:
13202
13203     /* clear pf_load status, as it was already set */
13204     if (IS_PF(sc)) {
13205         bxe_clear_pf_load(sc);
13206     }
13207
13208 bxe_nic_load_error0:
13209
13210     bxe_free_fw_stats_mem(sc);
13211     bxe_free_fp_buffers(sc);
13212     bxe_free_mem(sc);
13213
13214     return (rc);
13215 }
13216
13217 static int
13218 bxe_init_locked(struct bxe_softc *sc)
13219 {
13220     int other_engine = SC_PATH(sc) ? 0 : 1;
13221     uint8_t other_load_status, load_status;
13222     uint8_t global = FALSE;
13223     int rc;
13224
13225     BXE_CORE_LOCK_ASSERT(sc);
13226
13227     /* check if the driver is already running */
13228     if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
13229         BLOGD(sc, DBG_LOAD, "Init called while driver is running!\n");
13230         return (0);
13231     }
13232
13233     bxe_set_power_state(sc, PCI_PM_D0);
13234
13235     /*
13236      * If parity occurred during the unload, then attentions and/or
13237      * RECOVERY_IN_PROGRES may still be set. If so we want the first function
13238      * loaded on the current engine to complete the recovery. Parity recovery
13239      * is only relevant for PF driver.
13240      */
13241     if (IS_PF(sc)) {
13242         other_load_status = bxe_get_load_status(sc, other_engine);
13243         load_status = bxe_get_load_status(sc, SC_PATH(sc));
13244
13245         if (!bxe_reset_is_done(sc, SC_PATH(sc)) ||
13246             bxe_chk_parity_attn(sc, &global, TRUE)) {
13247             do {
13248                 /*
13249                  * If there are attentions and they are in global blocks, set
13250                  * the GLOBAL_RESET bit regardless whether it will be this
13251                  * function that will complete the recovery or not.
13252                  */
13253                 if (global) {
13254                     bxe_set_reset_global(sc);
13255                 }
13256
13257                 /*
13258                  * Only the first function on the current engine should try
13259                  * to recover in open. In case of attentions in global blocks
13260                  * only the first in the chip should try to recover.
13261                  */
13262                 if ((!load_status && (!global || !other_load_status)) &&
13263                     bxe_trylock_leader_lock(sc) && !bxe_leader_reset(sc)) {
13264                     BLOGI(sc, "Recovered during init\n");
13265                     break;
13266                 }
13267
13268                 /* recovery has failed... */
13269                 bxe_set_power_state(sc, PCI_PM_D3hot);
13270                 sc->recovery_state = BXE_RECOVERY_FAILED;
13271
13272                 BLOGE(sc, "Recovery flow hasn't properly "
13273                           "completed yet, try again later. "
13274                           "If you still see this message after a "
13275                           "few retries then power cycle is required.\n");
13276
13277                 rc = ENXIO;
13278                 goto bxe_init_locked_done;
13279             } while (0);
13280         }
13281     }
13282
13283     sc->recovery_state = BXE_RECOVERY_DONE;
13284
13285     rc = bxe_nic_load(sc, LOAD_OPEN);
13286
13287 bxe_init_locked_done:
13288
13289     if (rc) {
13290         /* Tell the stack the driver is NOT running! */
13291         BLOGE(sc, "Initialization failed, "
13292                   "stack notified driver is NOT running!\n");
13293         sc->ifnet->if_drv_flags &= ~IFF_DRV_RUNNING;
13294     }
13295
13296     return (rc);
13297 }
13298
13299 static int
13300 bxe_stop_locked(struct bxe_softc *sc)
13301 {
13302     BXE_CORE_LOCK_ASSERT(sc);
13303     return (bxe_nic_unload(sc, UNLOAD_NORMAL, TRUE));
13304 }
13305
13306 /*
13307  * Handles controller initialization when called from an unlocked routine.
13308  * ifconfig calls this function.
13309  *
13310  * Returns:
13311  *   void
13312  */
13313 static void
13314 bxe_init(void *xsc)
13315 {
13316     struct bxe_softc *sc = (struct bxe_softc *)xsc;
13317
13318     BXE_CORE_LOCK(sc);
13319     bxe_init_locked(sc);
13320     BXE_CORE_UNLOCK(sc);
13321 }
13322
13323 static int
13324 bxe_init_ifnet(struct bxe_softc *sc)
13325 {
13326     struct ifnet *ifp;
13327
13328     /* ifconfig entrypoint for media type/status reporting */
13329     ifmedia_init(&sc->ifmedia, IFM_IMASK,
13330                  bxe_ifmedia_update,
13331                  bxe_ifmedia_status);
13332
13333     /* set the default interface values */
13334     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_FDX | sc->media), 0, NULL);
13335     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_AUTO), 0, NULL);
13336     ifmedia_set(&sc->ifmedia, (IFM_ETHER | IFM_AUTO));
13337
13338     sc->ifmedia.ifm_media = sc->ifmedia.ifm_cur->ifm_media; /* XXX ? */
13339
13340     /* allocate the ifnet structure */
13341     if ((ifp = if_alloc(IFT_ETHER)) == NULL) {
13342         BLOGE(sc, "Interface allocation failed!\n");
13343         return (ENXIO);
13344     }
13345
13346     ifp->if_softc = sc;
13347     if_initname(ifp, device_get_name(sc->dev), device_get_unit(sc->dev));
13348     ifp->if_flags = (IFF_BROADCAST | IFF_SIMPLEX | IFF_MULTICAST);
13349     ifp->if_ioctl = bxe_ioctl;
13350     ifp->if_start = bxe_tx_start;
13351 #if __FreeBSD_version >= 800000
13352     ifp->if_transmit = bxe_tx_mq_start;
13353     ifp->if_qflush = bxe_mq_flush;
13354 #endif
13355 #ifdef FreeBSD8_0
13356     ifp->if_timer = 0;
13357 #endif
13358     ifp->if_init = bxe_init;
13359     ifp->if_mtu = sc->mtu;
13360     ifp->if_hwassist = (CSUM_IP       |
13361                         CSUM_TCP      |
13362                         CSUM_UDP      |
13363                         CSUM_TSO      |
13364                         CSUM_TCP_IPV6 |
13365                         CSUM_UDP_IPV6);
13366     ifp->if_capabilities =
13367 #if __FreeBSD_version < 700000
13368         (IFCAP_VLAN_MTU       |
13369          IFCAP_VLAN_HWTAGGING |
13370          IFCAP_HWCSUM         |
13371          IFCAP_JUMBO_MTU      |
13372          IFCAP_LRO);
13373 #else
13374         (IFCAP_VLAN_MTU       |
13375          IFCAP_VLAN_HWTAGGING |
13376          IFCAP_VLAN_HWTSO     |
13377          IFCAP_VLAN_HWFILTER  |
13378          IFCAP_VLAN_HWCSUM    |
13379          IFCAP_HWCSUM         |
13380          IFCAP_JUMBO_MTU      |
13381          IFCAP_LRO            |
13382          IFCAP_TSO4           |
13383          IFCAP_TSO6           |
13384          IFCAP_WOL_MAGIC);
13385 #endif
13386     ifp->if_capenable = ifp->if_capabilities;
13387     ifp->if_capenable &= ~IFCAP_WOL_MAGIC; /* XXX not yet... */
13388 #if __FreeBSD_version < 1000025
13389     ifp->if_baudrate = 1000000000;
13390 #else
13391     if_initbaudrate(ifp, IF_Gbps(10));
13392 #endif
13393     ifp->if_snd.ifq_drv_maxlen = sc->tx_ring_size;
13394
13395     IFQ_SET_MAXLEN(&ifp->if_snd, ifp->if_snd.ifq_drv_maxlen);
13396     IFQ_SET_READY(&ifp->if_snd);
13397
13398     sc->ifnet = ifp;
13399
13400     /* attach to the Ethernet interface list */
13401     ether_ifattach(ifp, sc->link_params.mac_addr);
13402
13403     return (0);
13404 }
13405
13406 static void
13407 bxe_deallocate_bars(struct bxe_softc *sc)
13408 {
13409     int i;
13410
13411     for (i = 0; i < MAX_BARS; i++) {
13412         if (sc->bar[i].resource != NULL) {
13413             bus_release_resource(sc->dev,
13414                                  SYS_RES_MEMORY,
13415                                  sc->bar[i].rid,
13416                                  sc->bar[i].resource);
13417             BLOGD(sc, DBG_LOAD, "Released PCI BAR%d [%02x] memory\n",
13418                   i, PCIR_BAR(i));
13419         }
13420     }
13421 }
13422
13423 static int
13424 bxe_allocate_bars(struct bxe_softc *sc)
13425 {
13426     u_int flags;
13427     int i;
13428
13429     memset(sc->bar, 0, sizeof(sc->bar));
13430
13431     for (i = 0; i < MAX_BARS; i++) {
13432
13433         /* memory resources reside at BARs 0, 2, 4 */
13434         /* Run `pciconf -lb` to see mappings */
13435         if ((i != 0) && (i != 2) && (i != 4)) {
13436             continue;
13437         }
13438
13439         sc->bar[i].rid = PCIR_BAR(i);
13440
13441         flags = RF_ACTIVE;
13442         if (i == 0) {
13443             flags |= RF_SHAREABLE;
13444         }
13445
13446         if ((sc->bar[i].resource =
13447              bus_alloc_resource_any(sc->dev,
13448                                     SYS_RES_MEMORY,
13449                                     &sc->bar[i].rid,
13450                                     flags)) == NULL) {
13451 #if 0
13452             /* BAR4 doesn't exist for E1 */
13453             BLOGE(sc, "PCI BAR%d [%02x] memory allocation failed\n",
13454                   i, PCIR_BAR(i));
13455 #endif
13456             return (0);
13457         }
13458
13459         sc->bar[i].tag    = rman_get_bustag(sc->bar[i].resource);
13460         sc->bar[i].handle = rman_get_bushandle(sc->bar[i].resource);
13461         sc->bar[i].kva    = (vm_offset_t)rman_get_virtual(sc->bar[i].resource);
13462
13463         BLOGI(sc, "PCI BAR%d [%02x] memory allocated: %p-%p (%ld) -> %p\n",
13464               i, PCIR_BAR(i),
13465               (void *)rman_get_start(sc->bar[i].resource),
13466               (void *)rman_get_end(sc->bar[i].resource),
13467               rman_get_size(sc->bar[i].resource),
13468               (void *)sc->bar[i].kva);
13469     }
13470
13471     return (0);
13472 }
13473
13474 static void
13475 bxe_get_function_num(struct bxe_softc *sc)
13476 {
13477     uint32_t val = 0;
13478
13479     /*
13480      * Read the ME register to get the function number. The ME register
13481      * holds the relative-function number and absolute-function number. The
13482      * absolute-function number appears only in E2 and above. Before that
13483      * these bits always contained zero, therefore we cannot blindly use them.
13484      */
13485
13486     val = REG_RD(sc, BAR_ME_REGISTER);
13487
13488     sc->pfunc_rel =
13489         (uint8_t)((val & ME_REG_PF_NUM) >> ME_REG_PF_NUM_SHIFT);
13490     sc->path_id =
13491         (uint8_t)((val & ME_REG_ABS_PF_NUM) >> ME_REG_ABS_PF_NUM_SHIFT) & 1;
13492
13493     if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13494         sc->pfunc_abs = ((sc->pfunc_rel << 1) | sc->path_id);
13495     } else {
13496         sc->pfunc_abs = (sc->pfunc_rel | sc->path_id);
13497     }
13498
13499     BLOGD(sc, DBG_LOAD,
13500           "Relative function %d, Absolute function %d, Path %d\n",
13501           sc->pfunc_rel, sc->pfunc_abs, sc->path_id);
13502 }
13503
13504 static uint32_t
13505 bxe_get_shmem_mf_cfg_base(struct bxe_softc *sc)
13506 {
13507     uint32_t shmem2_size;
13508     uint32_t offset;
13509     uint32_t mf_cfg_offset_value;
13510
13511     /* Non 57712 */
13512     offset = (SHMEM_RD(sc, func_mb) +
13513               (MAX_FUNC_NUM * sizeof(struct drv_func_mb)));
13514
13515     /* 57712 plus */
13516     if (sc->devinfo.shmem2_base != 0) {
13517         shmem2_size = SHMEM2_RD(sc, size);
13518         if (shmem2_size > offsetof(struct shmem2_region, mf_cfg_addr)) {
13519             mf_cfg_offset_value = SHMEM2_RD(sc, mf_cfg_addr);
13520             if (SHMEM_MF_CFG_ADDR_NONE != mf_cfg_offset_value) {
13521                 offset = mf_cfg_offset_value;
13522             }
13523         }
13524     }
13525
13526     return (offset);
13527 }
13528
13529 static uint32_t
13530 bxe_pcie_capability_read(struct bxe_softc *sc,
13531                          int    reg,
13532                          int    width)
13533 {
13534     int pcie_reg;
13535
13536     /* ensure PCIe capability is enabled */
13537     if (pci_find_cap(sc->dev, PCIY_EXPRESS, &pcie_reg) == 0) {
13538         if (pcie_reg != 0) {
13539             BLOGD(sc, DBG_LOAD, "PCIe capability at 0x%04x\n", pcie_reg);
13540             return (pci_read_config(sc->dev, (pcie_reg + reg), width));
13541         }
13542     }
13543
13544     BLOGE(sc, "PCIe capability NOT FOUND!!!\n");
13545
13546     return (0);
13547 }
13548
13549 static uint8_t
13550 bxe_is_pcie_pending(struct bxe_softc *sc)
13551 {
13552     return (bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_STA, 2) &
13553             PCIM_EXP_STA_TRANSACTION_PND);
13554 }
13555
13556 /*
13557  * Walk the PCI capabiites list for the device to find what features are
13558  * supported. These capabilites may be enabled/disabled by firmware so it's
13559  * best to walk the list rather than make assumptions.
13560  */
13561 static void
13562 bxe_probe_pci_caps(struct bxe_softc *sc)
13563 {
13564     uint16_t link_status;
13565     int reg;
13566
13567     /* check if PCI Power Management is enabled */
13568     if (pci_find_cap(sc->dev, PCIY_PMG, &reg) == 0) {
13569         if (reg != 0) {
13570             BLOGD(sc, DBG_LOAD, "Found PM capability at 0x%04x\n", reg);
13571
13572             sc->devinfo.pcie_cap_flags |= BXE_PM_CAPABLE_FLAG;
13573             sc->devinfo.pcie_pm_cap_reg = (uint16_t)reg;
13574         }
13575     }
13576
13577     link_status = bxe_pcie_capability_read(sc, PCIR_EXPRESS_LINK_STA, 2);
13578
13579     /* handle PCIe 2.0 workarounds for 57710 */
13580     if (CHIP_IS_E1(sc)) {
13581         /* workaround for 57710 errata E4_57710_27462 */
13582         sc->devinfo.pcie_link_speed =
13583             (REG_RD(sc, 0x3d04) & (1 << 24)) ? 2 : 1;
13584
13585         /* workaround for 57710 errata E4_57710_27488 */
13586         sc->devinfo.pcie_link_width =
13587             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13588         if (sc->devinfo.pcie_link_speed > 1) {
13589             sc->devinfo.pcie_link_width =
13590                 ((link_status & PCIM_LINK_STA_WIDTH) >> 4) >> 1;
13591         }
13592     } else {
13593         sc->devinfo.pcie_link_speed =
13594             (link_status & PCIM_LINK_STA_SPEED);
13595         sc->devinfo.pcie_link_width =
13596             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13597     }
13598
13599     BLOGD(sc, DBG_LOAD, "PCIe link speed=%d width=%d\n",
13600           sc->devinfo.pcie_link_speed, sc->devinfo.pcie_link_width);
13601
13602     sc->devinfo.pcie_cap_flags |= BXE_PCIE_CAPABLE_FLAG;
13603     sc->devinfo.pcie_pcie_cap_reg = (uint16_t)reg;
13604
13605     /* check if MSI capability is enabled */
13606     if (pci_find_cap(sc->dev, PCIY_MSI, &reg) == 0) {
13607         if (reg != 0) {
13608             BLOGD(sc, DBG_LOAD, "Found MSI capability at 0x%04x\n", reg);
13609
13610             sc->devinfo.pcie_cap_flags |= BXE_MSI_CAPABLE_FLAG;
13611             sc->devinfo.pcie_msi_cap_reg = (uint16_t)reg;
13612         }
13613     }
13614
13615     /* check if MSI-X capability is enabled */
13616     if (pci_find_cap(sc->dev, PCIY_MSIX, &reg) == 0) {
13617         if (reg != 0) {
13618             BLOGD(sc, DBG_LOAD, "Found MSI-X capability at 0x%04x\n", reg);
13619
13620             sc->devinfo.pcie_cap_flags |= BXE_MSIX_CAPABLE_FLAG;
13621             sc->devinfo.pcie_msix_cap_reg = (uint16_t)reg;
13622         }
13623     }
13624 }
13625
13626 static int
13627 bxe_get_shmem_mf_cfg_info_sd(struct bxe_softc *sc)
13628 {
13629     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13630     uint32_t val;
13631
13632     /* get the outer vlan if we're in switch-dependent mode */
13633
13634     val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13635     mf_info->ext_id = (uint16_t)val;
13636
13637     mf_info->multi_vnics_mode = 1;
13638
13639     if (!VALID_OVLAN(mf_info->ext_id)) {
13640         BLOGE(sc, "Invalid VLAN (%d)\n", mf_info->ext_id);
13641         return (1);
13642     }
13643
13644     /* get the capabilities */
13645     if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13646         FUNC_MF_CFG_PROTOCOL_ISCSI) {
13647         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ISCSI;
13648     } else if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13649                FUNC_MF_CFG_PROTOCOL_FCOE) {
13650         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_FCOE;
13651     } else {
13652         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ETHERNET;
13653     }
13654
13655     mf_info->vnics_per_port =
13656         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13657
13658     return (0);
13659 }
13660
13661 static uint32_t
13662 bxe_get_shmem_ext_proto_support_flags(struct bxe_softc *sc)
13663 {
13664     uint32_t retval = 0;
13665     uint32_t val;
13666
13667     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13668
13669     if (val & MACP_FUNC_CFG_FLAGS_ENABLED) {
13670         if (val & MACP_FUNC_CFG_FLAGS_ETHERNET) {
13671             retval |= MF_PROTO_SUPPORT_ETHERNET;
13672         }
13673         if (val & MACP_FUNC_CFG_FLAGS_ISCSI_OFFLOAD) {
13674             retval |= MF_PROTO_SUPPORT_ISCSI;
13675         }
13676         if (val & MACP_FUNC_CFG_FLAGS_FCOE_OFFLOAD) {
13677             retval |= MF_PROTO_SUPPORT_FCOE;
13678         }
13679     }
13680
13681     return (retval);
13682 }
13683
13684 static int
13685 bxe_get_shmem_mf_cfg_info_si(struct bxe_softc *sc)
13686 {
13687     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13688     uint32_t val;
13689
13690     /*
13691      * There is no outer vlan if we're in switch-independent mode.
13692      * If the mac is valid then assume multi-function.
13693      */
13694
13695     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13696
13697     mf_info->multi_vnics_mode = ((val & MACP_FUNC_CFG_FLAGS_MASK) != 0);
13698
13699     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13700
13701     mf_info->vnics_per_port =
13702         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13703
13704     return (0);
13705 }
13706
13707 static int
13708 bxe_get_shmem_mf_cfg_info_niv(struct bxe_softc *sc)
13709 {
13710     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13711     uint32_t e1hov_tag;
13712     uint32_t func_config;
13713     uint32_t niv_config;
13714
13715     mf_info->multi_vnics_mode = 1;
13716
13717     e1hov_tag   = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13718     func_config = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13719     niv_config  = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].afex_config);
13720
13721     mf_info->ext_id =
13722         (uint16_t)((e1hov_tag & FUNC_MF_CFG_E1HOV_TAG_MASK) >>
13723                    FUNC_MF_CFG_E1HOV_TAG_SHIFT);
13724
13725     mf_info->default_vlan =
13726         (uint16_t)((e1hov_tag & FUNC_MF_CFG_AFEX_VLAN_MASK) >>
13727                    FUNC_MF_CFG_AFEX_VLAN_SHIFT);
13728
13729     mf_info->niv_allowed_priorities =
13730         (uint8_t)((niv_config & FUNC_MF_CFG_AFEX_COS_FILTER_MASK) >>
13731                   FUNC_MF_CFG_AFEX_COS_FILTER_SHIFT);
13732
13733     mf_info->niv_default_cos =
13734         (uint8_t)((func_config & FUNC_MF_CFG_TRANSMIT_PRIORITY_MASK) >>
13735                   FUNC_MF_CFG_TRANSMIT_PRIORITY_SHIFT);
13736
13737     mf_info->afex_vlan_mode =
13738         ((niv_config & FUNC_MF_CFG_AFEX_VLAN_MODE_MASK) >>
13739          FUNC_MF_CFG_AFEX_VLAN_MODE_SHIFT);
13740
13741     mf_info->niv_mba_enabled =
13742         ((niv_config & FUNC_MF_CFG_AFEX_MBA_ENABLED_MASK) >>
13743          FUNC_MF_CFG_AFEX_MBA_ENABLED_SHIFT);
13744
13745     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13746
13747     mf_info->vnics_per_port =
13748         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13749
13750     return (0);
13751 }
13752
13753 static int
13754 bxe_check_valid_mf_cfg(struct bxe_softc *sc)
13755 {
13756     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13757     uint32_t mf_cfg1;
13758     uint32_t mf_cfg2;
13759     uint32_t ovlan1;
13760     uint32_t ovlan2;
13761     uint8_t i, j;
13762
13763     BLOGD(sc, DBG_LOAD, "MF config parameters for function %d\n",
13764           SC_PORT(sc));
13765     BLOGD(sc, DBG_LOAD, "\tmf_config=0x%x\n",
13766           mf_info->mf_config[SC_VN(sc)]);
13767     BLOGD(sc, DBG_LOAD, "\tmulti_vnics_mode=%d\n",
13768           mf_info->multi_vnics_mode);
13769     BLOGD(sc, DBG_LOAD, "\tvnics_per_port=%d\n",
13770           mf_info->vnics_per_port);
13771     BLOGD(sc, DBG_LOAD, "\tovlan/vifid=%d\n",
13772           mf_info->ext_id);
13773     BLOGD(sc, DBG_LOAD, "\tmin_bw=%d/%d/%d/%d\n",
13774           mf_info->min_bw[0], mf_info->min_bw[1],
13775           mf_info->min_bw[2], mf_info->min_bw[3]);
13776     BLOGD(sc, DBG_LOAD, "\tmax_bw=%d/%d/%d/%d\n",
13777           mf_info->max_bw[0], mf_info->max_bw[1],
13778           mf_info->max_bw[2], mf_info->max_bw[3]);
13779     BLOGD(sc, DBG_LOAD, "\tmac_addr: %s\n",
13780           sc->mac_addr_str);
13781
13782     /* various MF mode sanity checks... */
13783
13784     if (mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_HIDE) {
13785         BLOGE(sc, "Enumerated function %d is marked as hidden\n",
13786               SC_PORT(sc));
13787         return (1);
13788     }
13789
13790     if ((mf_info->vnics_per_port > 1) && !mf_info->multi_vnics_mode) {
13791         BLOGE(sc, "vnics_per_port=%d multi_vnics_mode=%d\n",
13792               mf_info->vnics_per_port, mf_info->multi_vnics_mode);
13793         return (1);
13794     }
13795
13796     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13797         /* vnic id > 0 must have valid ovlan in switch-dependent mode */
13798         if ((SC_VN(sc) > 0) && !VALID_OVLAN(OVLAN(sc))) {
13799             BLOGE(sc, "mf_mode=SD vnic_id=%d ovlan=%d\n",
13800                   SC_VN(sc), OVLAN(sc));
13801             return (1);
13802         }
13803
13804         if (!VALID_OVLAN(OVLAN(sc)) && mf_info->multi_vnics_mode) {
13805             BLOGE(sc, "mf_mode=SD multi_vnics_mode=%d ovlan=%d\n",
13806                   mf_info->multi_vnics_mode, OVLAN(sc));
13807             return (1);
13808         }
13809
13810         /*
13811          * Verify all functions are either MF or SF mode. If MF, make sure
13812          * sure that all non-hidden functions have a valid ovlan. If SF,
13813          * make sure that all non-hidden functions have an invalid ovlan.
13814          */
13815         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13816             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13817             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13818             if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13819                 (((mf_info->multi_vnics_mode) && !VALID_OVLAN(ovlan1)) ||
13820                  ((!mf_info->multi_vnics_mode) && VALID_OVLAN(ovlan1)))) {
13821                 BLOGE(sc, "mf_mode=SD function %d MF config "
13822                           "mismatch, multi_vnics_mode=%d ovlan=%d\n",
13823                       i, mf_info->multi_vnics_mode, ovlan1);
13824                 return (1);
13825             }
13826         }
13827
13828         /* Verify all funcs on the same port each have a different ovlan. */
13829         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13830             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13831             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13832             /* iterate from the next function on the port to the max func */
13833             for (j = i + 2; j < MAX_FUNC_NUM; j += 2) {
13834                 mf_cfg2 = MFCFG_RD(sc, func_mf_config[j].config);
13835                 ovlan2  = MFCFG_RD(sc, func_mf_config[j].e1hov_tag);
13836                 if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13837                     VALID_OVLAN(ovlan1) &&
13838                     !(mf_cfg2 & FUNC_MF_CFG_FUNC_HIDE) &&
13839                     VALID_OVLAN(ovlan2) &&
13840                     (ovlan1 == ovlan2)) {
13841                     BLOGE(sc, "mf_mode=SD functions %d and %d "
13842                               "have the same ovlan (%d)\n",
13843                           i, j, ovlan1);
13844                     return (1);
13845                 }
13846             }
13847         }
13848     } /* MULTI_FUNCTION_SD */
13849
13850     return (0);
13851 }
13852
13853 static int
13854 bxe_get_mf_cfg_info(struct bxe_softc *sc)
13855 {
13856     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13857     uint32_t val, mac_upper;
13858     uint8_t i, vnic;
13859
13860     /* initialize mf_info defaults */
13861     mf_info->vnics_per_port   = 1;
13862     mf_info->multi_vnics_mode = FALSE;
13863     mf_info->path_has_ovlan   = FALSE;
13864     mf_info->mf_mode          = SINGLE_FUNCTION;
13865
13866     if (!CHIP_IS_MF_CAP(sc)) {
13867         return (0);
13868     }
13869
13870     if (sc->devinfo.mf_cfg_base == SHMEM_MF_CFG_ADDR_NONE) {
13871         BLOGE(sc, "Invalid mf_cfg_base!\n");
13872         return (1);
13873     }
13874
13875     /* get the MF mode (switch dependent / independent / single-function) */
13876
13877     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
13878
13879     switch (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK)
13880     {
13881     case SHARED_FEAT_CFG_FORCE_SF_MODE_SWITCH_INDEPT:
13882
13883         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13884
13885         /* check for legal upper mac bytes */
13886         if (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT) {
13887             mf_info->mf_mode = MULTI_FUNCTION_SI;
13888         } else {
13889             BLOGE(sc, "Invalid config for Switch Independent mode\n");
13890         }
13891
13892         break;
13893
13894     case SHARED_FEAT_CFG_FORCE_SF_MODE_MF_ALLOWED:
13895     case SHARED_FEAT_CFG_FORCE_SF_MODE_SPIO4:
13896
13897         /* get outer vlan configuration */
13898         val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13899
13900         if ((val & FUNC_MF_CFG_E1HOV_TAG_MASK) !=
13901             FUNC_MF_CFG_E1HOV_TAG_DEFAULT) {
13902             mf_info->mf_mode = MULTI_FUNCTION_SD;
13903         } else {
13904             BLOGE(sc, "Invalid config for Switch Dependent mode\n");
13905         }
13906
13907         break;
13908
13909     case SHARED_FEAT_CFG_FORCE_SF_MODE_FORCED_SF:
13910
13911         /* not in MF mode, vnics_per_port=1 and multi_vnics_mode=FALSE */
13912         return (0);
13913
13914     case SHARED_FEAT_CFG_FORCE_SF_MODE_AFEX_MODE:
13915
13916         /*
13917          * Mark MF mode as NIV if MCP version includes NPAR-SD support
13918          * and the MAC address is valid.
13919          */
13920         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13921
13922         if ((SHMEM2_HAS(sc, afex_driver_support)) &&
13923             (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT)) {
13924             mf_info->mf_mode = MULTI_FUNCTION_AFEX;
13925         } else {
13926             BLOGE(sc, "Invalid config for AFEX mode\n");
13927         }
13928
13929         break;
13930
13931     default:
13932
13933         BLOGE(sc, "Unknown MF mode (0x%08x)\n",
13934               (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK));
13935
13936         return (1);
13937     }
13938
13939     /* set path mf_mode (which could be different than function mf_mode) */
13940     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13941         mf_info->path_has_ovlan = TRUE;
13942     } else if (mf_info->mf_mode == SINGLE_FUNCTION) {
13943         /*
13944          * Decide on path multi vnics mode. If we're not in MF mode and in
13945          * 4-port mode, this is good enough to check vnic-0 of the other port
13946          * on the same path
13947          */
13948         if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13949             uint8_t other_port = !(PORT_ID(sc) & 1);
13950             uint8_t abs_func_other_port = (SC_PATH(sc) + (2 * other_port));
13951
13952             val = MFCFG_RD(sc, func_mf_config[abs_func_other_port].e1hov_tag);
13953
13954             mf_info->path_has_ovlan = VALID_OVLAN((uint16_t)val) ? 1 : 0;
13955         }
13956     }
13957
13958     if (mf_info->mf_mode == SINGLE_FUNCTION) {
13959         /* invalid MF config */
13960         if (SC_VN(sc) >= 1) {
13961             BLOGE(sc, "VNIC ID >= 1 in SF mode\n");
13962             return (1);
13963         }
13964
13965         return (0);
13966     }
13967
13968     /* get the MF configuration */
13969     mf_info->mf_config[SC_VN(sc)] =
13970         MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13971
13972     switch(mf_info->mf_mode)
13973     {
13974     case MULTI_FUNCTION_SD:
13975
13976         bxe_get_shmem_mf_cfg_info_sd(sc);
13977         break;
13978
13979     case MULTI_FUNCTION_SI:
13980
13981         bxe_get_shmem_mf_cfg_info_si(sc);
13982         break;
13983
13984     case MULTI_FUNCTION_AFEX:
13985
13986         bxe_get_shmem_mf_cfg_info_niv(sc);
13987         break;
13988
13989     default:
13990
13991         BLOGE(sc, "Get MF config failed (mf_mode=0x%08x)\n",
13992               mf_info->mf_mode);
13993         return (1);
13994     }
13995
13996     /* get the congestion management parameters */
13997
13998     vnic = 0;
13999     FOREACH_ABS_FUNC_IN_PORT(sc, i) {
14000         /* get min/max bw */
14001         val = MFCFG_RD(sc, func_mf_config[i].config);
14002         mf_info->min_bw[vnic] =
14003             ((val & FUNC_MF_CFG_MIN_BW_MASK) >> FUNC_MF_CFG_MIN_BW_SHIFT);
14004         mf_info->max_bw[vnic] =
14005             ((val & FUNC_MF_CFG_MAX_BW_MASK) >> FUNC_MF_CFG_MAX_BW_SHIFT);
14006         vnic++;
14007     }
14008
14009     return (bxe_check_valid_mf_cfg(sc));
14010 }
14011
14012 static int
14013 bxe_get_shmem_info(struct bxe_softc *sc)
14014 {
14015     int port;
14016     uint32_t mac_hi, mac_lo, val;
14017
14018     port = SC_PORT(sc);
14019     mac_hi = mac_lo = 0;
14020
14021     sc->link_params.sc   = sc;
14022     sc->link_params.port = port;
14023
14024     /* get the hardware config info */
14025     sc->devinfo.hw_config =
14026         SHMEM_RD(sc, dev_info.shared_hw_config.config);
14027     sc->devinfo.hw_config2 =
14028         SHMEM_RD(sc, dev_info.shared_hw_config.config2);
14029
14030     sc->link_params.hw_led_mode =
14031         ((sc->devinfo.hw_config & SHARED_HW_CFG_LED_MODE_MASK) >>
14032          SHARED_HW_CFG_LED_MODE_SHIFT);
14033
14034     /* get the port feature config */
14035     sc->port.config =
14036         SHMEM_RD(sc, dev_info.port_feature_config[port].config),
14037
14038     /* get the link params */
14039     sc->link_params.speed_cap_mask[0] =
14040         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask);
14041     sc->link_params.speed_cap_mask[1] =
14042         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask2);
14043
14044     /* get the lane config */
14045     sc->link_params.lane_config =
14046         SHMEM_RD(sc, dev_info.port_hw_config[port].lane_config);
14047
14048     /* get the link config */
14049     val = SHMEM_RD(sc, dev_info.port_feature_config[port].link_config);
14050     sc->port.link_config[ELINK_INT_PHY] = val;
14051     sc->link_params.switch_cfg = (val & PORT_FEATURE_CONNECTED_SWITCH_MASK);
14052     sc->port.link_config[ELINK_EXT_PHY1] =
14053         SHMEM_RD(sc, dev_info.port_feature_config[port].link_config2);
14054
14055     /* get the override preemphasis flag and enable it or turn it off */
14056     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
14057     if (val & SHARED_FEAT_CFG_OVERRIDE_PREEMPHASIS_CFG_ENABLED) {
14058         sc->link_params.feature_config_flags |=
14059             ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14060     } else {
14061         sc->link_params.feature_config_flags &=
14062             ~ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14063     }
14064
14065     /* get the initial value of the link params */
14066     sc->link_params.multi_phy_config =
14067         SHMEM_RD(sc, dev_info.port_hw_config[port].multi_phy_config);
14068
14069     /* get external phy info */
14070     sc->port.ext_phy_config =
14071         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
14072
14073     /* get the multifunction configuration */
14074     bxe_get_mf_cfg_info(sc);
14075
14076     /* get the mac address */
14077     if (IS_MF(sc)) {
14078         mac_hi = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
14079         mac_lo = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_lower);
14080     } else {
14081         mac_hi = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_upper);
14082         mac_lo = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_lower);
14083     }
14084
14085     if ((mac_lo == 0) && (mac_hi == 0)) {
14086         *sc->mac_addr_str = 0;
14087         BLOGE(sc, "No Ethernet address programmed!\n");
14088     } else {
14089         sc->link_params.mac_addr[0] = (uint8_t)(mac_hi >> 8);
14090         sc->link_params.mac_addr[1] = (uint8_t)(mac_hi);
14091         sc->link_params.mac_addr[2] = (uint8_t)(mac_lo >> 24);
14092         sc->link_params.mac_addr[3] = (uint8_t)(mac_lo >> 16);
14093         sc->link_params.mac_addr[4] = (uint8_t)(mac_lo >> 8);
14094         sc->link_params.mac_addr[5] = (uint8_t)(mac_lo);
14095         snprintf(sc->mac_addr_str, sizeof(sc->mac_addr_str),
14096                  "%02x:%02x:%02x:%02x:%02x:%02x",
14097                  sc->link_params.mac_addr[0], sc->link_params.mac_addr[1],
14098                  sc->link_params.mac_addr[2], sc->link_params.mac_addr[3],
14099                  sc->link_params.mac_addr[4], sc->link_params.mac_addr[5]);
14100         BLOGD(sc, DBG_LOAD, "Ethernet address: %s\n", sc->mac_addr_str);
14101     }
14102
14103 #if 0
14104     if (!IS_MF(sc) &&
14105         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14106          PORT_FEAT_CFG_STORAGE_PERSONALITY_FCOE)) {
14107         sc->flags |= BXE_NO_ISCSI;
14108     }
14109     if (!IS_MF(sc) &&
14110         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14111          PORT_FEAT_CFG_STORAGE_PERSONALITY_ISCSI)) {
14112         sc->flags |= BXE_NO_FCOE_FLAG;
14113     }
14114 #endif
14115
14116     return (0);
14117 }
14118
14119 static void
14120 bxe_get_tunable_params(struct bxe_softc *sc)
14121 {
14122     /* sanity checks */
14123
14124     if ((bxe_interrupt_mode != INTR_MODE_INTX) &&
14125         (bxe_interrupt_mode != INTR_MODE_MSI)  &&
14126         (bxe_interrupt_mode != INTR_MODE_MSIX)) {
14127         BLOGW(sc, "invalid interrupt_mode value (%d)\n", bxe_interrupt_mode);
14128         bxe_interrupt_mode = INTR_MODE_MSIX;
14129     }
14130
14131     if ((bxe_queue_count < 0) || (bxe_queue_count > MAX_RSS_CHAINS)) {
14132         BLOGW(sc, "invalid queue_count value (%d)\n", bxe_queue_count);
14133         bxe_queue_count = 0;
14134     }
14135
14136     if ((bxe_max_rx_bufs < 1) || (bxe_max_rx_bufs > RX_BD_USABLE)) {
14137         if (bxe_max_rx_bufs == 0) {
14138             bxe_max_rx_bufs = RX_BD_USABLE;
14139         } else {
14140             BLOGW(sc, "invalid max_rx_bufs (%d)\n", bxe_max_rx_bufs);
14141             bxe_max_rx_bufs = 2048;
14142         }
14143     }
14144
14145     if ((bxe_hc_rx_ticks < 1) || (bxe_hc_rx_ticks > 100)) {
14146         BLOGW(sc, "invalid hc_rx_ticks (%d)\n", bxe_hc_rx_ticks);
14147         bxe_hc_rx_ticks = 25;
14148     }
14149
14150     if ((bxe_hc_tx_ticks < 1) || (bxe_hc_tx_ticks > 100)) {
14151         BLOGW(sc, "invalid hc_tx_ticks (%d)\n", bxe_hc_tx_ticks);
14152         bxe_hc_tx_ticks = 50;
14153     }
14154
14155     if (bxe_max_aggregation_size == 0) {
14156         bxe_max_aggregation_size = TPA_AGG_SIZE;
14157     }
14158
14159     if (bxe_max_aggregation_size > 0xffff) {
14160         BLOGW(sc, "invalid max_aggregation_size (%d)\n",
14161               bxe_max_aggregation_size);
14162         bxe_max_aggregation_size = TPA_AGG_SIZE;
14163     }
14164
14165     if ((bxe_mrrs < -1) || (bxe_mrrs > 3)) {
14166         BLOGW(sc, "invalid mrrs (%d)\n", bxe_mrrs);
14167         bxe_mrrs = -1;
14168     }
14169
14170     if ((bxe_autogreeen < 0) || (bxe_autogreeen > 2)) {
14171         BLOGW(sc, "invalid autogreeen (%d)\n", bxe_autogreeen);
14172         bxe_autogreeen = 0;
14173     }
14174
14175     if ((bxe_udp_rss < 0) || (bxe_udp_rss > 1)) {
14176         BLOGW(sc, "invalid udp_rss (%d)\n", bxe_udp_rss);
14177         bxe_udp_rss = 0;
14178     }
14179
14180     /* pull in user settings */
14181
14182     sc->interrupt_mode       = bxe_interrupt_mode;
14183     sc->max_rx_bufs          = bxe_max_rx_bufs;
14184     sc->hc_rx_ticks          = bxe_hc_rx_ticks;
14185     sc->hc_tx_ticks          = bxe_hc_tx_ticks;
14186     sc->max_aggregation_size = bxe_max_aggregation_size;
14187     sc->mrrs                 = bxe_mrrs;
14188     sc->autogreeen           = bxe_autogreeen;
14189     sc->udp_rss              = bxe_udp_rss;
14190
14191     if (bxe_interrupt_mode == INTR_MODE_INTX) {
14192         sc->num_queues = 1;
14193     } else { /* INTR_MODE_MSI or INTR_MODE_MSIX */
14194         sc->num_queues =
14195             min((bxe_queue_count ? bxe_queue_count : mp_ncpus),
14196                 MAX_RSS_CHAINS);
14197         if (sc->num_queues > mp_ncpus) {
14198             sc->num_queues = mp_ncpus;
14199         }
14200     }
14201
14202     BLOGD(sc, DBG_LOAD,
14203           "User Config: "
14204           "debug=0x%lx "
14205           "interrupt_mode=%d "
14206           "queue_count=%d "
14207           "hc_rx_ticks=%d "
14208           "hc_tx_ticks=%d "
14209           "rx_budget=%d "
14210           "max_aggregation_size=%d "
14211           "mrrs=%d "
14212           "autogreeen=%d "
14213           "udp_rss=%d\n",
14214           bxe_debug,
14215           sc->interrupt_mode,
14216           sc->num_queues,
14217           sc->hc_rx_ticks,
14218           sc->hc_tx_ticks,
14219           bxe_rx_budget,
14220           sc->max_aggregation_size,
14221           sc->mrrs,
14222           sc->autogreeen,
14223           sc->udp_rss);
14224 }
14225
14226 static void
14227 bxe_media_detect(struct bxe_softc *sc)
14228 {
14229     uint32_t phy_idx = bxe_get_cur_phy_idx(sc);
14230     switch (sc->link_params.phy[phy_idx].media_type) {
14231     case ELINK_ETH_PHY_SFPP_10G_FIBER:
14232     case ELINK_ETH_PHY_XFP_FIBER:
14233         BLOGI(sc, "Found 10Gb Fiber media.\n");
14234         sc->media = IFM_10G_SR;
14235         break;
14236     case ELINK_ETH_PHY_SFP_1G_FIBER:
14237         BLOGI(sc, "Found 1Gb Fiber media.\n");
14238         sc->media = IFM_1000_SX;
14239         break;
14240     case ELINK_ETH_PHY_KR:
14241     case ELINK_ETH_PHY_CX4:
14242         BLOGI(sc, "Found 10GBase-CX4 media.\n");
14243         sc->media = IFM_10G_CX4;
14244         break;
14245     case ELINK_ETH_PHY_DA_TWINAX:
14246         BLOGI(sc, "Found 10Gb Twinax media.\n");
14247         sc->media = IFM_10G_TWINAX;
14248         break;
14249     case ELINK_ETH_PHY_BASE_T:
14250         if (sc->link_params.speed_cap_mask[0] &
14251             PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
14252             BLOGI(sc, "Found 10GBase-T media.\n");
14253             sc->media = IFM_10G_T;
14254         } else {
14255             BLOGI(sc, "Found 1000Base-T media.\n");
14256             sc->media = IFM_1000_T;
14257         }
14258         break;
14259     case ELINK_ETH_PHY_NOT_PRESENT:
14260         BLOGI(sc, "Media not present.\n");
14261         sc->media = 0;
14262         break;
14263     case ELINK_ETH_PHY_UNSPECIFIED:
14264     default:
14265         BLOGI(sc, "Unknown media!\n");
14266         sc->media = 0;
14267         break;
14268     }
14269 }
14270
14271 #define GET_FIELD(value, fname)                     \
14272     (((value) & (fname##_MASK)) >> (fname##_SHIFT))
14273 #define IGU_FID(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_FID)
14274 #define IGU_VEC(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_VECTOR)
14275
14276 static int
14277 bxe_get_igu_cam_info(struct bxe_softc *sc)
14278 {
14279     int pfid = SC_FUNC(sc);
14280     int igu_sb_id;
14281     uint32_t val;
14282     uint8_t fid, igu_sb_cnt = 0;
14283
14284     sc->igu_base_sb = 0xff;
14285
14286     if (CHIP_INT_MODE_IS_BC(sc)) {
14287         int vn = SC_VN(sc);
14288         igu_sb_cnt = sc->igu_sb_cnt;
14289         sc->igu_base_sb = ((CHIP_IS_MODE_4_PORT(sc) ? pfid : vn) *
14290                            FP_SB_MAX_E1x);
14291         sc->igu_dsb_id = (E1HVN_MAX * FP_SB_MAX_E1x +
14292                           (CHIP_IS_MODE_4_PORT(sc) ? pfid : vn));
14293         return (0);
14294     }
14295
14296     /* IGU in normal mode - read CAM */
14297     for (igu_sb_id = 0;
14298          igu_sb_id < IGU_REG_MAPPING_MEMORY_SIZE;
14299          igu_sb_id++) {
14300         val = REG_RD(sc, IGU_REG_MAPPING_MEMORY + igu_sb_id * 4);
14301         if (!(val & IGU_REG_MAPPING_MEMORY_VALID)) {
14302             continue;
14303         }
14304         fid = IGU_FID(val);
14305         if ((fid & IGU_FID_ENCODE_IS_PF)) {
14306             if ((fid & IGU_FID_PF_NUM_MASK) != pfid) {
14307                 continue;
14308             }
14309             if (IGU_VEC(val) == 0) {
14310                 /* default status block */
14311                 sc->igu_dsb_id = igu_sb_id;
14312             } else {
14313                 if (sc->igu_base_sb == 0xff) {
14314                     sc->igu_base_sb = igu_sb_id;
14315                 }
14316                 igu_sb_cnt++;
14317             }
14318         }
14319     }
14320
14321     /*
14322      * Due to new PF resource allocation by MFW T7.4 and above, it's optional
14323      * that number of CAM entries will not be equal to the value advertised in
14324      * PCI. Driver should use the minimal value of both as the actual status
14325      * block count
14326      */
14327     sc->igu_sb_cnt = min(sc->igu_sb_cnt, igu_sb_cnt);
14328
14329     if (igu_sb_cnt == 0) {
14330         BLOGE(sc, "CAM configuration error\n");
14331         return (-1);
14332     }
14333
14334     return (0);
14335 }
14336
14337 /*
14338  * Gather various information from the device config space, the device itself,
14339  * shmem, and the user input.
14340  */
14341 static int
14342 bxe_get_device_info(struct bxe_softc *sc)
14343 {
14344     uint32_t val;
14345     int rc;
14346
14347     /* Get the data for the device */
14348     sc->devinfo.vendor_id    = pci_get_vendor(sc->dev);
14349     sc->devinfo.device_id    = pci_get_device(sc->dev);
14350     sc->devinfo.subvendor_id = pci_get_subvendor(sc->dev);
14351     sc->devinfo.subdevice_id = pci_get_subdevice(sc->dev);
14352
14353     /* get the chip revision (chip metal comes from pci config space) */
14354     sc->devinfo.chip_id     =
14355     sc->link_params.chip_id =
14356         (((REG_RD(sc, MISC_REG_CHIP_NUM)                   & 0xffff) << 16) |
14357          ((REG_RD(sc, MISC_REG_CHIP_REV)                   & 0xf)    << 12) |
14358          (((REG_RD(sc, PCICFG_OFFSET + PCI_ID_VAL3) >> 24) & 0xf)    << 4)  |
14359          ((REG_RD(sc, MISC_REG_BOND_ID)                    & 0xf)    << 0));
14360
14361     /* force 57811 according to MISC register */
14362     if (REG_RD(sc, MISC_REG_CHIP_TYPE) & MISC_REG_CHIP_TYPE_57811_MASK) {
14363         if (CHIP_IS_57810(sc)) {
14364             sc->devinfo.chip_id = ((CHIP_NUM_57811 << 16) |
14365                                    (sc->devinfo.chip_id & 0x0000ffff));
14366         } else if (CHIP_IS_57810_MF(sc)) {
14367             sc->devinfo.chip_id = ((CHIP_NUM_57811_MF << 16) |
14368                                    (sc->devinfo.chip_id & 0x0000ffff));
14369         }
14370         sc->devinfo.chip_id |= 0x1;
14371     }
14372
14373     BLOGD(sc, DBG_LOAD,
14374           "chip_id=0x%08x (num=0x%04x rev=0x%01x metal=0x%02x bond=0x%01x)\n",
14375           sc->devinfo.chip_id,
14376           ((sc->devinfo.chip_id >> 16) & 0xffff),
14377           ((sc->devinfo.chip_id >> 12) & 0xf),
14378           ((sc->devinfo.chip_id >>  4) & 0xff),
14379           ((sc->devinfo.chip_id >>  0) & 0xf));
14380
14381     val = (REG_RD(sc, 0x2874) & 0x55);
14382     if ((sc->devinfo.chip_id & 0x1) ||
14383         (CHIP_IS_E1(sc) && val) ||
14384         (CHIP_IS_E1H(sc) && (val == 0x55))) {
14385         sc->flags |= BXE_ONE_PORT_FLAG;
14386         BLOGD(sc, DBG_LOAD, "single port device\n");
14387     }
14388
14389     /* set the doorbell size */
14390     sc->doorbell_size = (1 << BXE_DB_SHIFT);
14391
14392     /* determine whether the device is in 2 port or 4 port mode */
14393     sc->devinfo.chip_port_mode = CHIP_PORT_MODE_NONE; /* E1 & E1h*/
14394     if (CHIP_IS_E2E3(sc)) {
14395         /*
14396          * Read port4mode_en_ovwr[0]:
14397          *   If 1, four port mode is in port4mode_en_ovwr[1].
14398          *   If 0, four port mode is in port4mode_en[0].
14399          */
14400         val = REG_RD(sc, MISC_REG_PORT4MODE_EN_OVWR);
14401         if (val & 1) {
14402             val = ((val >> 1) & 1);
14403         } else {
14404             val = REG_RD(sc, MISC_REG_PORT4MODE_EN);
14405         }
14406
14407         sc->devinfo.chip_port_mode =
14408             (val) ? CHIP_4_PORT_MODE : CHIP_2_PORT_MODE;
14409
14410         BLOGD(sc, DBG_LOAD, "Port mode = %s\n", (val) ? "4" : "2");
14411     }
14412
14413     /* get the function and path info for the device */
14414     bxe_get_function_num(sc);
14415
14416     /* get the shared memory base address */
14417     sc->devinfo.shmem_base     =
14418     sc->link_params.shmem_base =
14419         REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
14420     sc->devinfo.shmem2_base =
14421         REG_RD(sc, (SC_PATH(sc) ? MISC_REG_GENERIC_CR_1 :
14422                                   MISC_REG_GENERIC_CR_0));
14423
14424     BLOGD(sc, DBG_LOAD, "shmem_base=0x%08x, shmem2_base=0x%08x\n",
14425           sc->devinfo.shmem_base, sc->devinfo.shmem2_base);
14426
14427     if (!sc->devinfo.shmem_base) {
14428         /* this should ONLY prevent upcoming shmem reads */
14429         BLOGI(sc, "MCP not active\n");
14430         sc->flags |= BXE_NO_MCP_FLAG;
14431         return (0);
14432     }
14433
14434     /* make sure the shared memory contents are valid */
14435     val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
14436     if ((val & (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) !=
14437         (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) {
14438         BLOGE(sc, "Invalid SHMEM validity signature: 0x%08x\n", val);
14439         return (0);
14440     }
14441     BLOGD(sc, DBG_LOAD, "Valid SHMEM validity signature: 0x%08x\n", val);
14442
14443     /* get the bootcode version */
14444     sc->devinfo.bc_ver = SHMEM_RD(sc, dev_info.bc_rev);
14445     snprintf(sc->devinfo.bc_ver_str,
14446              sizeof(sc->devinfo.bc_ver_str),
14447              "%d.%d.%d",
14448              ((sc->devinfo.bc_ver >> 24) & 0xff),
14449              ((sc->devinfo.bc_ver >> 16) & 0xff),
14450              ((sc->devinfo.bc_ver >>  8) & 0xff));
14451     BLOGD(sc, DBG_LOAD, "Bootcode version: %s\n", sc->devinfo.bc_ver_str);
14452
14453     /* get the bootcode shmem address */
14454     sc->devinfo.mf_cfg_base = bxe_get_shmem_mf_cfg_base(sc);
14455     BLOGD(sc, DBG_LOAD, "mf_cfg_base=0x08%x \n", sc->devinfo.mf_cfg_base);
14456
14457     /* clean indirect addresses as they're not used */
14458     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
14459     if (IS_PF(sc)) {
14460         REG_WR(sc, PXP2_REG_PGL_ADDR_88_F0, 0);
14461         REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F0, 0);
14462         REG_WR(sc, PXP2_REG_PGL_ADDR_90_F0, 0);
14463         REG_WR(sc, PXP2_REG_PGL_ADDR_94_F0, 0);
14464         if (CHIP_IS_E1x(sc)) {
14465             REG_WR(sc, PXP2_REG_PGL_ADDR_88_F1, 0);
14466             REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F1, 0);
14467             REG_WR(sc, PXP2_REG_PGL_ADDR_90_F1, 0);
14468             REG_WR(sc, PXP2_REG_PGL_ADDR_94_F1, 0);
14469         }
14470
14471         /*
14472          * Enable internal target-read (in case we are probed after PF
14473          * FLR). Must be done prior to any BAR read access. Only for
14474          * 57712 and up
14475          */
14476         if (!CHIP_IS_E1x(sc)) {
14477             REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
14478         }
14479     }
14480
14481     /* get the nvram size */
14482     val = REG_RD(sc, MCP_REG_MCPR_NVM_CFG4);
14483     sc->devinfo.flash_size =
14484         (NVRAM_1MB_SIZE << (val & MCPR_NVM_CFG4_FLASH_SIZE));
14485     BLOGD(sc, DBG_LOAD, "nvram flash size: %d\n", sc->devinfo.flash_size);
14486
14487     /* get PCI capabilites */
14488     bxe_probe_pci_caps(sc);
14489
14490     bxe_set_power_state(sc, PCI_PM_D0);
14491
14492     /* get various configuration parameters from shmem */
14493     bxe_get_shmem_info(sc);
14494
14495     if (sc->devinfo.pcie_msix_cap_reg != 0) {
14496         val = pci_read_config(sc->dev,
14497                               (sc->devinfo.pcie_msix_cap_reg +
14498                                PCIR_MSIX_CTRL),
14499                               2);
14500         sc->igu_sb_cnt = (val & PCIM_MSIXCTRL_TABLE_SIZE);
14501     } else {
14502         sc->igu_sb_cnt = 1;
14503     }
14504
14505     sc->igu_base_addr = BAR_IGU_INTMEM;
14506
14507     /* initialize IGU parameters */
14508     if (CHIP_IS_E1x(sc)) {
14509         sc->devinfo.int_block = INT_BLOCK_HC;
14510         sc->igu_dsb_id = DEF_SB_IGU_ID;
14511         sc->igu_base_sb = 0;
14512     } else {
14513         sc->devinfo.int_block = INT_BLOCK_IGU;
14514
14515         /* do not allow device reset during IGU info preocessing */
14516         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14517
14518         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
14519
14520         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14521             int tout = 5000;
14522
14523             BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode\n");
14524
14525             val &= ~(IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN);
14526             REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION, val);
14527             REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x7f);
14528
14529             while (tout && REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14530                 tout--;
14531                 DELAY(1000);
14532             }
14533
14534             if (REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14535                 BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode failed!!!\n");
14536                 bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14537                 return (-1);
14538             }
14539         }
14540
14541         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14542             BLOGD(sc, DBG_LOAD, "IGU Backward Compatible Mode\n");
14543             sc->devinfo.int_block |= INT_BLOCK_MODE_BW_COMP;
14544         } else {
14545             BLOGD(sc, DBG_LOAD, "IGU Normal Mode\n");
14546         }
14547
14548         rc = bxe_get_igu_cam_info(sc);
14549
14550         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14551
14552         if (rc) {
14553             return (rc);
14554         }
14555     }
14556
14557     /*
14558      * Get base FW non-default (fast path) status block ID. This value is
14559      * used to initialize the fw_sb_id saved on the fp/queue structure to
14560      * determine the id used by the FW.
14561      */
14562     if (CHIP_IS_E1x(sc)) {
14563         sc->base_fw_ndsb = ((SC_PORT(sc) * FP_SB_MAX_E1x) + SC_L_ID(sc));
14564     } else {
14565         /*
14566          * 57712+ - We currently use one FW SB per IGU SB (Rx and Tx of
14567          * the same queue are indicated on the same IGU SB). So we prefer
14568          * FW and IGU SBs to be the same value.
14569          */
14570         sc->base_fw_ndsb = sc->igu_base_sb;
14571     }
14572
14573     BLOGD(sc, DBG_LOAD,
14574           "igu_dsb_id=%d igu_base_sb=%d igu_sb_cnt=%d base_fw_ndsb=%d\n",
14575           sc->igu_dsb_id, sc->igu_base_sb,
14576           sc->igu_sb_cnt, sc->base_fw_ndsb);
14577
14578     elink_phy_probe(&sc->link_params);
14579
14580     return (0);
14581 }
14582
14583 static void
14584 bxe_link_settings_supported(struct bxe_softc *sc,
14585                             uint32_t         switch_cfg)
14586 {
14587     uint32_t cfg_size = 0;
14588     uint32_t idx;
14589     uint8_t port = SC_PORT(sc);
14590
14591     /* aggregation of supported attributes of all external phys */
14592     sc->port.supported[0] = 0;
14593     sc->port.supported[1] = 0;
14594
14595     switch (sc->link_params.num_phys) {
14596     case 1:
14597         sc->port.supported[0] = sc->link_params.phy[ELINK_INT_PHY].supported;
14598         cfg_size = 1;
14599         break;
14600     case 2:
14601         sc->port.supported[0] = sc->link_params.phy[ELINK_EXT_PHY1].supported;
14602         cfg_size = 1;
14603         break;
14604     case 3:
14605         if (sc->link_params.multi_phy_config &
14606             PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
14607             sc->port.supported[1] =
14608                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14609             sc->port.supported[0] =
14610                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14611         } else {
14612             sc->port.supported[0] =
14613                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14614             sc->port.supported[1] =
14615                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14616         }
14617         cfg_size = 2;
14618         break;
14619     }
14620
14621     if (!(sc->port.supported[0] || sc->port.supported[1])) {
14622         BLOGE(sc, "Invalid phy config in NVRAM (PHY1=0x%08x PHY2=0x%08x)\n",
14623               SHMEM_RD(sc,
14624                        dev_info.port_hw_config[port].external_phy_config),
14625               SHMEM_RD(sc,
14626                        dev_info.port_hw_config[port].external_phy_config2));
14627         return;
14628     }
14629
14630     if (CHIP_IS_E3(sc))
14631         sc->port.phy_addr = REG_RD(sc, MISC_REG_WC0_CTRL_PHY_ADDR);
14632     else {
14633         switch (switch_cfg) {
14634         case ELINK_SWITCH_CFG_1G:
14635             sc->port.phy_addr =
14636                 REG_RD(sc, NIG_REG_SERDES0_CTRL_PHY_ADDR + port*0x10);
14637             break;
14638         case ELINK_SWITCH_CFG_10G:
14639             sc->port.phy_addr =
14640                 REG_RD(sc, NIG_REG_XGXS0_CTRL_PHY_ADDR + port*0x18);
14641             break;
14642         default:
14643             BLOGE(sc, "Invalid switch config in link_config=0x%08x\n",
14644                   sc->port.link_config[0]);
14645             return;
14646         }
14647     }
14648
14649     BLOGD(sc, DBG_LOAD, "PHY addr 0x%08x\n", sc->port.phy_addr);
14650
14651     /* mask what we support according to speed_cap_mask per configuration */
14652     for (idx = 0; idx < cfg_size; idx++) {
14653         if (!(sc->link_params.speed_cap_mask[idx] &
14654               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_HALF)) {
14655             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Half;
14656         }
14657
14658         if (!(sc->link_params.speed_cap_mask[idx] &
14659               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_FULL)) {
14660             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Full;
14661         }
14662
14663         if (!(sc->link_params.speed_cap_mask[idx] &
14664               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_HALF)) {
14665             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Half;
14666         }
14667
14668         if (!(sc->link_params.speed_cap_mask[idx] &
14669               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_FULL)) {
14670             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Full;
14671         }
14672
14673         if (!(sc->link_params.speed_cap_mask[idx] &
14674               PORT_HW_CFG_SPEED_CAPABILITY_D0_1G)) {
14675             sc->port.supported[idx] &= ~ELINK_SUPPORTED_1000baseT_Full;
14676         }
14677
14678         if (!(sc->link_params.speed_cap_mask[idx] &
14679               PORT_HW_CFG_SPEED_CAPABILITY_D0_2_5G)) {
14680             sc->port.supported[idx] &= ~ELINK_SUPPORTED_2500baseX_Full;
14681         }
14682
14683         if (!(sc->link_params.speed_cap_mask[idx] &
14684               PORT_HW_CFG_SPEED_CAPABILITY_D0_10G)) {
14685             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10000baseT_Full;
14686         }
14687
14688         if (!(sc->link_params.speed_cap_mask[idx] &
14689               PORT_HW_CFG_SPEED_CAPABILITY_D0_20G)) {
14690             sc->port.supported[idx] &= ~ELINK_SUPPORTED_20000baseKR2_Full;
14691         }
14692     }
14693
14694     BLOGD(sc, DBG_LOAD, "PHY supported 0=0x%08x 1=0x%08x\n",
14695           sc->port.supported[0], sc->port.supported[1]);
14696 }
14697
14698 static void
14699 bxe_link_settings_requested(struct bxe_softc *sc)
14700 {
14701     uint32_t link_config;
14702     uint32_t idx;
14703     uint32_t cfg_size = 0;
14704
14705     sc->port.advertising[0] = 0;
14706     sc->port.advertising[1] = 0;
14707
14708     switch (sc->link_params.num_phys) {
14709     case 1:
14710     case 2:
14711         cfg_size = 1;
14712         break;
14713     case 3:
14714         cfg_size = 2;
14715         break;
14716     }
14717
14718     for (idx = 0; idx < cfg_size; idx++) {
14719         sc->link_params.req_duplex[idx] = DUPLEX_FULL;
14720         link_config = sc->port.link_config[idx];
14721
14722         switch (link_config & PORT_FEATURE_LINK_SPEED_MASK) {
14723         case PORT_FEATURE_LINK_SPEED_AUTO:
14724             if (sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg) {
14725                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14726                 sc->port.advertising[idx] |= sc->port.supported[idx];
14727                 if (sc->link_params.phy[ELINK_EXT_PHY1].type ==
14728                     PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BCM84833)
14729                     sc->port.advertising[idx] |=
14730                         (ELINK_SUPPORTED_100baseT_Half |
14731                          ELINK_SUPPORTED_100baseT_Full);
14732             } else {
14733                 /* force 10G, no AN */
14734                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14735                 sc->port.advertising[idx] |=
14736                     (ADVERTISED_10000baseT_Full | ADVERTISED_FIBRE);
14737                 continue;
14738             }
14739             break;
14740
14741         case PORT_FEATURE_LINK_SPEED_10M_FULL:
14742             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Full) {
14743                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14744                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Full |
14745                                               ADVERTISED_TP);
14746             } else {
14747                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14748                           "speed_cap_mask=0x%08x\n",
14749                       link_config, sc->link_params.speed_cap_mask[idx]);
14750                 return;
14751             }
14752             break;
14753
14754         case PORT_FEATURE_LINK_SPEED_10M_HALF:
14755             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Half) {
14756                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14757                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14758                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Half |
14759                                               ADVERTISED_TP);
14760             } else {
14761                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14762                           "speed_cap_mask=0x%08x\n",
14763                       link_config, sc->link_params.speed_cap_mask[idx]);
14764                 return;
14765             }
14766             break;
14767
14768         case PORT_FEATURE_LINK_SPEED_100M_FULL:
14769             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Full) {
14770                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14771                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Full |
14772                                               ADVERTISED_TP);
14773             } else {
14774                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14775                           "speed_cap_mask=0x%08x\n",
14776                       link_config, sc->link_params.speed_cap_mask[idx]);
14777                 return;
14778             }
14779             break;
14780
14781         case PORT_FEATURE_LINK_SPEED_100M_HALF:
14782             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Half) {
14783                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14784                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14785                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Half |
14786                                               ADVERTISED_TP);
14787             } else {
14788                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14789                           "speed_cap_mask=0x%08x\n",
14790                       link_config, sc->link_params.speed_cap_mask[idx]);
14791                 return;
14792             }
14793             break;
14794
14795         case PORT_FEATURE_LINK_SPEED_1G:
14796             if (sc->port.supported[idx] & ELINK_SUPPORTED_1000baseT_Full) {
14797                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_1000;
14798                 sc->port.advertising[idx] |= (ADVERTISED_1000baseT_Full |
14799                                               ADVERTISED_TP);
14800             } else {
14801                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14802                           "speed_cap_mask=0x%08x\n",
14803                       link_config, sc->link_params.speed_cap_mask[idx]);
14804                 return;
14805             }
14806             break;
14807
14808         case PORT_FEATURE_LINK_SPEED_2_5G:
14809             if (sc->port.supported[idx] & ELINK_SUPPORTED_2500baseX_Full) {
14810                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_2500;
14811                 sc->port.advertising[idx] |= (ADVERTISED_2500baseX_Full |
14812                                               ADVERTISED_TP);
14813             } else {
14814                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14815                           "speed_cap_mask=0x%08x\n",
14816                       link_config, sc->link_params.speed_cap_mask[idx]);
14817                 return;
14818             }
14819             break;
14820
14821         case PORT_FEATURE_LINK_SPEED_10G_CX4:
14822             if (sc->port.supported[idx] & ELINK_SUPPORTED_10000baseT_Full) {
14823                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14824                 sc->port.advertising[idx] |= (ADVERTISED_10000baseT_Full |
14825                                               ADVERTISED_FIBRE);
14826             } else {
14827                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14828                           "speed_cap_mask=0x%08x\n",
14829                       link_config, sc->link_params.speed_cap_mask[idx]);
14830                 return;
14831             }
14832             break;
14833
14834         case PORT_FEATURE_LINK_SPEED_20G:
14835             sc->link_params.req_line_speed[idx] = ELINK_SPEED_20000;
14836             break;
14837
14838         default:
14839             BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14840                       "speed_cap_mask=0x%08x\n",
14841                   link_config, sc->link_params.speed_cap_mask[idx]);
14842             sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14843             sc->port.advertising[idx] = sc->port.supported[idx];
14844             break;
14845         }
14846
14847         sc->link_params.req_flow_ctrl[idx] =
14848             (link_config & PORT_FEATURE_FLOW_CONTROL_MASK);
14849
14850         if (sc->link_params.req_flow_ctrl[idx] == ELINK_FLOW_CTRL_AUTO) {
14851             if (!(sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg)) {
14852                 sc->link_params.req_flow_ctrl[idx] = ELINK_FLOW_CTRL_NONE;
14853             } else {
14854                 bxe_set_requested_fc(sc);
14855             }
14856         }
14857
14858         BLOGD(sc, DBG_LOAD, "req_line_speed=%d req_duplex=%d "
14859                             "req_flow_ctrl=0x%x advertising=0x%x\n",
14860               sc->link_params.req_line_speed[idx],
14861               sc->link_params.req_duplex[idx],
14862               sc->link_params.req_flow_ctrl[idx],
14863               sc->port.advertising[idx]);
14864     }
14865 }
14866
14867 static void
14868 bxe_get_phy_info(struct bxe_softc *sc)
14869 {
14870     uint8_t port = SC_PORT(sc);
14871     uint32_t config = sc->port.config;
14872     uint32_t eee_mode;
14873
14874     /* shmem data already read in bxe_get_shmem_info() */
14875
14876     BLOGD(sc, DBG_LOAD, "lane_config=0x%08x speed_cap_mask0=0x%08x "
14877                         "link_config0=0x%08x\n",
14878                sc->link_params.lane_config,
14879                sc->link_params.speed_cap_mask[0],
14880                sc->port.link_config[0]);
14881
14882     bxe_link_settings_supported(sc, sc->link_params.switch_cfg);
14883     bxe_link_settings_requested(sc);
14884
14885     if (sc->autogreeen == AUTO_GREEN_FORCE_ON) {
14886         sc->link_params.feature_config_flags |=
14887             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14888     } else if (sc->autogreeen == AUTO_GREEN_FORCE_OFF) {
14889         sc->link_params.feature_config_flags &=
14890             ~ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14891     } else if (config & PORT_FEAT_CFG_AUTOGREEEN_ENABLED) {
14892         sc->link_params.feature_config_flags |=
14893             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14894     }
14895
14896     /* configure link feature according to nvram value */
14897     eee_mode =
14898         (((SHMEM_RD(sc, dev_info.port_feature_config[port].eee_power_mode)) &
14899           PORT_FEAT_CFG_EEE_POWER_MODE_MASK) >>
14900          PORT_FEAT_CFG_EEE_POWER_MODE_SHIFT);
14901     if (eee_mode != PORT_FEAT_CFG_EEE_POWER_MODE_DISABLED) {
14902         sc->link_params.eee_mode = (ELINK_EEE_MODE_ADV_LPI |
14903                                     ELINK_EEE_MODE_ENABLE_LPI |
14904                                     ELINK_EEE_MODE_OUTPUT_TIME);
14905     } else {
14906         sc->link_params.eee_mode = 0;
14907     }
14908
14909     /* get the media type */
14910     bxe_media_detect(sc);
14911 }
14912
14913 static void
14914 bxe_get_params(struct bxe_softc *sc)
14915 {
14916     /* get user tunable params */
14917     bxe_get_tunable_params(sc);
14918
14919     /* select the RX and TX ring sizes */
14920     sc->tx_ring_size = TX_BD_USABLE;
14921     sc->rx_ring_size = RX_BD_USABLE;
14922
14923     /* XXX disable WoL */
14924     sc->wol = 0;
14925 }
14926
14927 static void
14928 bxe_set_modes_bitmap(struct bxe_softc *sc)
14929 {
14930     uint32_t flags = 0;
14931
14932     if (CHIP_REV_IS_FPGA(sc)) {
14933         SET_FLAGS(flags, MODE_FPGA);
14934     } else if (CHIP_REV_IS_EMUL(sc)) {
14935         SET_FLAGS(flags, MODE_EMUL);
14936     } else {
14937         SET_FLAGS(flags, MODE_ASIC);
14938     }
14939
14940     if (CHIP_IS_MODE_4_PORT(sc)) {
14941         SET_FLAGS(flags, MODE_PORT4);
14942     } else {
14943         SET_FLAGS(flags, MODE_PORT2);
14944     }
14945
14946     if (CHIP_IS_E2(sc)) {
14947         SET_FLAGS(flags, MODE_E2);
14948     } else if (CHIP_IS_E3(sc)) {
14949         SET_FLAGS(flags, MODE_E3);
14950         if (CHIP_REV(sc) == CHIP_REV_Ax) {
14951             SET_FLAGS(flags, MODE_E3_A0);
14952         } else /*if (CHIP_REV(sc) == CHIP_REV_Bx)*/ {
14953             SET_FLAGS(flags, MODE_E3_B0 | MODE_COS3);
14954         }
14955     }
14956
14957     if (IS_MF(sc)) {
14958         SET_FLAGS(flags, MODE_MF);
14959         switch (sc->devinfo.mf_info.mf_mode) {
14960         case MULTI_FUNCTION_SD:
14961             SET_FLAGS(flags, MODE_MF_SD);
14962             break;
14963         case MULTI_FUNCTION_SI:
14964             SET_FLAGS(flags, MODE_MF_SI);
14965             break;
14966         case MULTI_FUNCTION_AFEX:
14967             SET_FLAGS(flags, MODE_MF_AFEX);
14968             break;
14969         }
14970     } else {
14971         SET_FLAGS(flags, MODE_SF);
14972     }
14973
14974 #if defined(__LITTLE_ENDIAN)
14975     SET_FLAGS(flags, MODE_LITTLE_ENDIAN);
14976 #else /* __BIG_ENDIAN */
14977     SET_FLAGS(flags, MODE_BIG_ENDIAN);
14978 #endif
14979
14980     INIT_MODE_FLAGS(sc) = flags;
14981 }
14982
14983 static int
14984 bxe_alloc_hsi_mem(struct bxe_softc *sc)
14985 {
14986     struct bxe_fastpath *fp;
14987     bus_addr_t busaddr;
14988     int max_agg_queues;
14989     int max_segments;
14990     bus_size_t max_size;
14991     bus_size_t max_seg_size;
14992     char buf[32];
14993     int rc;
14994     int i, j;
14995
14996     /* XXX zero out all vars here and call bxe_alloc_hsi_mem on error */
14997
14998     /* allocate the parent bus DMA tag */
14999     rc = bus_dma_tag_create(bus_get_dma_tag(sc->dev), /* parent tag */
15000                             1,                        /* alignment */
15001                             0,                        /* boundary limit */
15002                             BUS_SPACE_MAXADDR,        /* restricted low */
15003                             BUS_SPACE_MAXADDR,        /* restricted hi */
15004                             NULL,                     /* addr filter() */
15005                             NULL,                     /* addr filter() arg */
15006                             BUS_SPACE_MAXSIZE_32BIT,  /* max map size */
15007                             BUS_SPACE_UNRESTRICTED,   /* num discontinuous */
15008                             BUS_SPACE_MAXSIZE_32BIT,  /* max seg size */
15009                             0,                        /* flags */
15010                             NULL,                     /* lock() */
15011                             NULL,                     /* lock() arg */
15012                             &sc->parent_dma_tag);     /* returned dma tag */
15013     if (rc != 0) {
15014         BLOGE(sc, "Failed to alloc parent DMA tag (%d)!\n", rc);
15015         return (1);
15016     }
15017
15018     /************************/
15019     /* DEFAULT STATUS BLOCK */
15020     /************************/
15021
15022     if (bxe_dma_alloc(sc, sizeof(struct host_sp_status_block),
15023                       &sc->def_sb_dma, "default status block") != 0) {
15024         /* XXX */
15025         bus_dma_tag_destroy(sc->parent_dma_tag);
15026         return (1);
15027     }
15028
15029     sc->def_sb = (struct host_sp_status_block *)sc->def_sb_dma.vaddr;
15030
15031     /***************/
15032     /* EVENT QUEUE */
15033     /***************/
15034
15035     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15036                       &sc->eq_dma, "event queue") != 0) {
15037         /* XXX */
15038         bxe_dma_free(sc, &sc->def_sb_dma);
15039         sc->def_sb = NULL;
15040         bus_dma_tag_destroy(sc->parent_dma_tag);
15041         return (1);
15042     }
15043
15044     sc->eq = (union event_ring_elem * )sc->eq_dma.vaddr;
15045
15046     /*************/
15047     /* SLOW PATH */
15048     /*************/
15049
15050     if (bxe_dma_alloc(sc, sizeof(struct bxe_slowpath),
15051                       &sc->sp_dma, "slow path") != 0) {
15052         /* XXX */
15053         bxe_dma_free(sc, &sc->eq_dma);
15054         sc->eq = NULL;
15055         bxe_dma_free(sc, &sc->def_sb_dma);
15056         sc->def_sb = NULL;
15057         bus_dma_tag_destroy(sc->parent_dma_tag);
15058         return (1);
15059     }
15060
15061     sc->sp = (struct bxe_slowpath *)sc->sp_dma.vaddr;
15062
15063     /*******************/
15064     /* SLOW PATH QUEUE */
15065     /*******************/
15066
15067     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15068                       &sc->spq_dma, "slow path queue") != 0) {
15069         /* XXX */
15070         bxe_dma_free(sc, &sc->sp_dma);
15071         sc->sp = NULL;
15072         bxe_dma_free(sc, &sc->eq_dma);
15073         sc->eq = NULL;
15074         bxe_dma_free(sc, &sc->def_sb_dma);
15075         sc->def_sb = NULL;
15076         bus_dma_tag_destroy(sc->parent_dma_tag);
15077         return (1);
15078     }
15079
15080     sc->spq = (struct eth_spe *)sc->spq_dma.vaddr;
15081
15082     /***************************/
15083     /* FW DECOMPRESSION BUFFER */
15084     /***************************/
15085
15086     if (bxe_dma_alloc(sc, FW_BUF_SIZE, &sc->gz_buf_dma,
15087                       "fw decompression buffer") != 0) {
15088         /* XXX */
15089         bxe_dma_free(sc, &sc->spq_dma);
15090         sc->spq = NULL;
15091         bxe_dma_free(sc, &sc->sp_dma);
15092         sc->sp = NULL;
15093         bxe_dma_free(sc, &sc->eq_dma);
15094         sc->eq = NULL;
15095         bxe_dma_free(sc, &sc->def_sb_dma);
15096         sc->def_sb = NULL;
15097         bus_dma_tag_destroy(sc->parent_dma_tag);
15098         return (1);
15099     }
15100
15101     sc->gz_buf = (void *)sc->gz_buf_dma.vaddr;
15102
15103     if ((sc->gz_strm =
15104          malloc(sizeof(*sc->gz_strm), M_DEVBUF, M_NOWAIT)) == NULL) {
15105         /* XXX */
15106         bxe_dma_free(sc, &sc->gz_buf_dma);
15107         sc->gz_buf = NULL;
15108         bxe_dma_free(sc, &sc->spq_dma);
15109         sc->spq = NULL;
15110         bxe_dma_free(sc, &sc->sp_dma);
15111         sc->sp = NULL;
15112         bxe_dma_free(sc, &sc->eq_dma);
15113         sc->eq = NULL;
15114         bxe_dma_free(sc, &sc->def_sb_dma);
15115         sc->def_sb = NULL;
15116         bus_dma_tag_destroy(sc->parent_dma_tag);
15117         return (1);
15118     }
15119
15120     /*************/
15121     /* FASTPATHS */
15122     /*************/
15123
15124     /* allocate DMA memory for each fastpath structure */
15125     for (i = 0; i < sc->num_queues; i++) {
15126         fp = &sc->fp[i];
15127         fp->sc    = sc;
15128         fp->index = i;
15129
15130         /*******************/
15131         /* FP STATUS BLOCK */
15132         /*******************/
15133
15134         snprintf(buf, sizeof(buf), "fp %d status block", i);
15135         if (bxe_dma_alloc(sc, sizeof(union bxe_host_hc_status_block),
15136                           &fp->sb_dma, buf) != 0) {
15137             /* XXX unwind and free previous fastpath allocations */
15138             BLOGE(sc, "Failed to alloc %s\n", buf);
15139             return (1);
15140         } else {
15141             if (CHIP_IS_E2E3(sc)) {
15142                 fp->status_block.e2_sb =
15143                     (struct host_hc_status_block_e2 *)fp->sb_dma.vaddr;
15144             } else {
15145                 fp->status_block.e1x_sb =
15146                     (struct host_hc_status_block_e1x *)fp->sb_dma.vaddr;
15147             }
15148         }
15149
15150         /******************/
15151         /* FP TX BD CHAIN */
15152         /******************/
15153
15154         snprintf(buf, sizeof(buf), "fp %d tx bd chain", i);
15155         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * TX_BD_NUM_PAGES),
15156                           &fp->tx_dma, buf) != 0) {
15157             /* XXX unwind and free previous fastpath allocations */
15158             BLOGE(sc, "Failed to alloc %s\n", buf);
15159             return (1);
15160         } else {
15161             fp->tx_chain = (union eth_tx_bd_types *)fp->tx_dma.vaddr;
15162         }
15163
15164         /* link together the tx bd chain pages */
15165         for (j = 1; j <= TX_BD_NUM_PAGES; j++) {
15166             /* index into the tx bd chain array to last entry per page */
15167             struct eth_tx_next_bd *tx_next_bd =
15168                 &fp->tx_chain[TX_BD_TOTAL_PER_PAGE * j - 1].next_bd;
15169             /* point to the next page and wrap from last page */
15170             busaddr = (fp->tx_dma.paddr +
15171                        (BCM_PAGE_SIZE * (j % TX_BD_NUM_PAGES)));
15172             tx_next_bd->addr_hi = htole32(U64_HI(busaddr));
15173             tx_next_bd->addr_lo = htole32(U64_LO(busaddr));
15174         }
15175
15176         /******************/
15177         /* FP RX BD CHAIN */
15178         /******************/
15179
15180         snprintf(buf, sizeof(buf), "fp %d rx bd chain", i);
15181         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_BD_NUM_PAGES),
15182                           &fp->rx_dma, buf) != 0) {
15183             /* XXX unwind and free previous fastpath allocations */
15184             BLOGE(sc, "Failed to alloc %s\n", buf);
15185             return (1);
15186         } else {
15187             fp->rx_chain = (struct eth_rx_bd *)fp->rx_dma.vaddr;
15188         }
15189
15190         /* link together the rx bd chain pages */
15191         for (j = 1; j <= RX_BD_NUM_PAGES; j++) {
15192             /* index into the rx bd chain array to last entry per page */
15193             struct eth_rx_bd *rx_bd =
15194                 &fp->rx_chain[RX_BD_TOTAL_PER_PAGE * j - 2];
15195             /* point to the next page and wrap from last page */
15196             busaddr = (fp->rx_dma.paddr +
15197                        (BCM_PAGE_SIZE * (j % RX_BD_NUM_PAGES)));
15198             rx_bd->addr_hi = htole32(U64_HI(busaddr));
15199             rx_bd->addr_lo = htole32(U64_LO(busaddr));
15200         }
15201
15202         /*******************/
15203         /* FP RX RCQ CHAIN */
15204         /*******************/
15205
15206         snprintf(buf, sizeof(buf), "fp %d rcq chain", i);
15207         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RCQ_NUM_PAGES),
15208                           &fp->rcq_dma, buf) != 0) {
15209             /* XXX unwind and free previous fastpath allocations */
15210             BLOGE(sc, "Failed to alloc %s\n", buf);
15211             return (1);
15212         } else {
15213             fp->rcq_chain = (union eth_rx_cqe *)fp->rcq_dma.vaddr;
15214         }
15215
15216         /* link together the rcq chain pages */
15217         for (j = 1; j <= RCQ_NUM_PAGES; j++) {
15218             /* index into the rcq chain array to last entry per page */
15219             struct eth_rx_cqe_next_page *rx_cqe_next =
15220                 (struct eth_rx_cqe_next_page *)
15221                 &fp->rcq_chain[RCQ_TOTAL_PER_PAGE * j - 1];
15222             /* point to the next page and wrap from last page */
15223             busaddr = (fp->rcq_dma.paddr +
15224                        (BCM_PAGE_SIZE * (j % RCQ_NUM_PAGES)));
15225             rx_cqe_next->addr_hi = htole32(U64_HI(busaddr));
15226             rx_cqe_next->addr_lo = htole32(U64_LO(busaddr));
15227         }
15228
15229         /*******************/
15230         /* FP RX SGE CHAIN */
15231         /*******************/
15232
15233         snprintf(buf, sizeof(buf), "fp %d sge chain", i);
15234         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_SGE_NUM_PAGES),
15235                           &fp->rx_sge_dma, buf) != 0) {
15236             /* XXX unwind and free previous fastpath allocations */
15237             BLOGE(sc, "Failed to alloc %s\n", buf);
15238             return (1);
15239         } else {
15240             fp->rx_sge_chain = (struct eth_rx_sge *)fp->rx_sge_dma.vaddr;
15241         }
15242
15243         /* link together the sge chain pages */
15244         for (j = 1; j <= RX_SGE_NUM_PAGES; j++) {
15245             /* index into the rcq chain array to last entry per page */
15246             struct eth_rx_sge *rx_sge =
15247                 &fp->rx_sge_chain[RX_SGE_TOTAL_PER_PAGE * j - 2];
15248             /* point to the next page and wrap from last page */
15249             busaddr = (fp->rx_sge_dma.paddr +
15250                        (BCM_PAGE_SIZE * (j % RX_SGE_NUM_PAGES)));
15251             rx_sge->addr_hi = htole32(U64_HI(busaddr));
15252             rx_sge->addr_lo = htole32(U64_LO(busaddr));
15253         }
15254
15255         /***********************/
15256         /* FP TX MBUF DMA MAPS */
15257         /***********************/
15258
15259         /* set required sizes before mapping to conserve resources */
15260         if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
15261             max_size     = BXE_TSO_MAX_SIZE;
15262             max_segments = BXE_TSO_MAX_SEGMENTS;
15263             max_seg_size = BXE_TSO_MAX_SEG_SIZE;
15264         } else {
15265             max_size     = (MCLBYTES * BXE_MAX_SEGMENTS);
15266             max_segments = BXE_MAX_SEGMENTS;
15267             max_seg_size = MCLBYTES;
15268         }
15269
15270         /* create a dma tag for the tx mbufs */
15271         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15272                                 1,                  /* alignment */
15273                                 0,                  /* boundary limit */
15274                                 BUS_SPACE_MAXADDR,  /* restricted low */
15275                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15276                                 NULL,               /* addr filter() */
15277                                 NULL,               /* addr filter() arg */
15278                                 max_size,           /* max map size */
15279                                 max_segments,       /* num discontinuous */
15280                                 max_seg_size,       /* max seg size */
15281                                 0,                  /* flags */
15282                                 NULL,               /* lock() */
15283                                 NULL,               /* lock() arg */
15284                                 &fp->tx_mbuf_tag);  /* returned dma tag */
15285         if (rc != 0) {
15286             /* XXX unwind and free previous fastpath allocations */
15287             BLOGE(sc, "Failed to create dma tag for "
15288                       "'fp %d tx mbufs' (%d)\n",
15289                   i, rc);
15290             return (1);
15291         }
15292
15293         /* create dma maps for each of the tx mbuf clusters */
15294         for (j = 0; j < TX_BD_TOTAL; j++) {
15295             if (bus_dmamap_create(fp->tx_mbuf_tag,
15296                                   BUS_DMA_NOWAIT,
15297                                   &fp->tx_mbuf_chain[j].m_map)) {
15298                 /* XXX unwind and free previous fastpath allocations */
15299                 BLOGE(sc, "Failed to create dma map for "
15300                           "'fp %d tx mbuf %d' (%d)\n",
15301                       i, j, rc);
15302                 return (1);
15303             }
15304         }
15305
15306         /***********************/
15307         /* FP RX MBUF DMA MAPS */
15308         /***********************/
15309
15310         /* create a dma tag for the rx mbufs */
15311         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15312                                 1,                  /* alignment */
15313                                 0,                  /* boundary limit */
15314                                 BUS_SPACE_MAXADDR,  /* restricted low */
15315                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15316                                 NULL,               /* addr filter() */
15317                                 NULL,               /* addr filter() arg */
15318                                 MJUM9BYTES,         /* max map size */
15319                                 1,                  /* num discontinuous */
15320                                 MJUM9BYTES,         /* max seg size */
15321                                 0,                  /* flags */
15322                                 NULL,               /* lock() */
15323                                 NULL,               /* lock() arg */
15324                                 &fp->rx_mbuf_tag);  /* returned dma tag */
15325         if (rc != 0) {
15326             /* XXX unwind and free previous fastpath allocations */
15327             BLOGE(sc, "Failed to create dma tag for "
15328                       "'fp %d rx mbufs' (%d)\n",
15329                   i, rc);
15330             return (1);
15331         }
15332
15333         /* create dma maps for each of the rx mbuf clusters */
15334         for (j = 0; j < RX_BD_TOTAL; j++) {
15335             if (bus_dmamap_create(fp->rx_mbuf_tag,
15336                                   BUS_DMA_NOWAIT,
15337                                   &fp->rx_mbuf_chain[j].m_map)) {
15338                 /* XXX unwind and free previous fastpath allocations */
15339                 BLOGE(sc, "Failed to create dma map for "
15340                           "'fp %d rx mbuf %d' (%d)\n",
15341                       i, j, rc);
15342                 return (1);
15343             }
15344         }
15345
15346         /* create dma map for the spare rx mbuf cluster */
15347         if (bus_dmamap_create(fp->rx_mbuf_tag,
15348                               BUS_DMA_NOWAIT,
15349                               &fp->rx_mbuf_spare_map)) {
15350             /* XXX unwind and free previous fastpath allocations */
15351             BLOGE(sc, "Failed to create dma map for "
15352                       "'fp %d spare rx mbuf' (%d)\n",
15353                   i, rc);
15354             return (1);
15355         }
15356
15357         /***************************/
15358         /* FP RX SGE MBUF DMA MAPS */
15359         /***************************/
15360
15361         /* create a dma tag for the rx sge mbufs */
15362         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15363                                 1,                  /* alignment */
15364                                 0,                  /* boundary limit */
15365                                 BUS_SPACE_MAXADDR,  /* restricted low */
15366                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15367                                 NULL,               /* addr filter() */
15368                                 NULL,               /* addr filter() arg */
15369                                 BCM_PAGE_SIZE,      /* max map size */
15370                                 1,                  /* num discontinuous */
15371                                 BCM_PAGE_SIZE,      /* max seg size */
15372                                 0,                  /* flags */
15373                                 NULL,               /* lock() */
15374                                 NULL,               /* lock() arg */
15375                                 &fp->rx_sge_mbuf_tag); /* returned dma tag */
15376         if (rc != 0) {
15377             /* XXX unwind and free previous fastpath allocations */
15378             BLOGE(sc, "Failed to create dma tag for "
15379                       "'fp %d rx sge mbufs' (%d)\n",
15380                   i, rc);
15381             return (1);
15382         }
15383
15384         /* create dma maps for the rx sge mbuf clusters */
15385         for (j = 0; j < RX_SGE_TOTAL; j++) {
15386             if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15387                                   BUS_DMA_NOWAIT,
15388                                   &fp->rx_sge_mbuf_chain[j].m_map)) {
15389                 /* XXX unwind and free previous fastpath allocations */
15390                 BLOGE(sc, "Failed to create dma map for "
15391                           "'fp %d rx sge mbuf %d' (%d)\n",
15392                       i, j, rc);
15393                 return (1);
15394             }
15395         }
15396
15397         /* create dma map for the spare rx sge mbuf cluster */
15398         if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15399                               BUS_DMA_NOWAIT,
15400                               &fp->rx_sge_mbuf_spare_map)) {
15401             /* XXX unwind and free previous fastpath allocations */
15402             BLOGE(sc, "Failed to create dma map for "
15403                       "'fp %d spare rx sge mbuf' (%d)\n",
15404                   i, rc);
15405             return (1);
15406         }
15407
15408         /***************************/
15409         /* FP RX TPA MBUF DMA MAPS */
15410         /***************************/
15411
15412         /* create dma maps for the rx tpa mbuf clusters */
15413         max_agg_queues = MAX_AGG_QS(sc);
15414
15415         for (j = 0; j < max_agg_queues; j++) {
15416             if (bus_dmamap_create(fp->rx_mbuf_tag,
15417                                   BUS_DMA_NOWAIT,
15418                                   &fp->rx_tpa_info[j].bd.m_map)) {
15419                 /* XXX unwind and free previous fastpath allocations */
15420                 BLOGE(sc, "Failed to create dma map for "
15421                           "'fp %d rx tpa mbuf %d' (%d)\n",
15422                       i, j, rc);
15423                 return (1);
15424             }
15425         }
15426
15427         /* create dma map for the spare rx tpa mbuf cluster */
15428         if (bus_dmamap_create(fp->rx_mbuf_tag,
15429                               BUS_DMA_NOWAIT,
15430                               &fp->rx_tpa_info_mbuf_spare_map)) {
15431             /* XXX unwind and free previous fastpath allocations */
15432             BLOGE(sc, "Failed to create dma map for "
15433                       "'fp %d spare rx tpa mbuf' (%d)\n",
15434                   i, rc);
15435             return (1);
15436         }
15437
15438         bxe_init_sge_ring_bit_mask(fp);
15439     }
15440
15441     return (0);
15442 }
15443
15444 static void
15445 bxe_free_hsi_mem(struct bxe_softc *sc)
15446 {
15447     struct bxe_fastpath *fp;
15448     int max_agg_queues;
15449     int i, j;
15450
15451     if (sc->parent_dma_tag == NULL) {
15452         return; /* assume nothing was allocated */
15453     }
15454
15455     for (i = 0; i < sc->num_queues; i++) {
15456         fp = &sc->fp[i];
15457
15458         /*******************/
15459         /* FP STATUS BLOCK */
15460         /*******************/
15461
15462         bxe_dma_free(sc, &fp->sb_dma);
15463         memset(&fp->status_block, 0, sizeof(fp->status_block));
15464
15465         /******************/
15466         /* FP TX BD CHAIN */
15467         /******************/
15468
15469         bxe_dma_free(sc, &fp->tx_dma);
15470         fp->tx_chain = NULL;
15471
15472         /******************/
15473         /* FP RX BD CHAIN */
15474         /******************/
15475
15476         bxe_dma_free(sc, &fp->rx_dma);
15477         fp->rx_chain = NULL;
15478
15479         /*******************/
15480         /* FP RX RCQ CHAIN */
15481         /*******************/
15482
15483         bxe_dma_free(sc, &fp->rcq_dma);
15484         fp->rcq_chain = NULL;
15485
15486         /*******************/
15487         /* FP RX SGE CHAIN */
15488         /*******************/
15489
15490         bxe_dma_free(sc, &fp->rx_sge_dma);
15491         fp->rx_sge_chain = NULL;
15492
15493         /***********************/
15494         /* FP TX MBUF DMA MAPS */
15495         /***********************/
15496
15497         if (fp->tx_mbuf_tag != NULL) {
15498             for (j = 0; j < TX_BD_TOTAL; j++) {
15499                 if (fp->tx_mbuf_chain[j].m_map != NULL) {
15500                     bus_dmamap_unload(fp->tx_mbuf_tag,
15501                                       fp->tx_mbuf_chain[j].m_map);
15502                     bus_dmamap_destroy(fp->tx_mbuf_tag,
15503                                        fp->tx_mbuf_chain[j].m_map);
15504                 }
15505             }
15506
15507             bus_dma_tag_destroy(fp->tx_mbuf_tag);
15508             fp->tx_mbuf_tag = NULL;
15509         }
15510
15511         /***********************/
15512         /* FP RX MBUF DMA MAPS */
15513         /***********************/
15514
15515         if (fp->rx_mbuf_tag != NULL) {
15516             for (j = 0; j < RX_BD_TOTAL; j++) {
15517                 if (fp->rx_mbuf_chain[j].m_map != NULL) {
15518                     bus_dmamap_unload(fp->rx_mbuf_tag,
15519                                       fp->rx_mbuf_chain[j].m_map);
15520                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15521                                        fp->rx_mbuf_chain[j].m_map);
15522                 }
15523             }
15524
15525             if (fp->rx_mbuf_spare_map != NULL) {
15526                 bus_dmamap_unload(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15527                 bus_dmamap_destroy(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15528             }
15529
15530             /***************************/
15531             /* FP RX TPA MBUF DMA MAPS */
15532             /***************************/
15533
15534             max_agg_queues = MAX_AGG_QS(sc);
15535
15536             for (j = 0; j < max_agg_queues; j++) {
15537                 if (fp->rx_tpa_info[j].bd.m_map != NULL) {
15538                     bus_dmamap_unload(fp->rx_mbuf_tag,
15539                                       fp->rx_tpa_info[j].bd.m_map);
15540                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15541                                        fp->rx_tpa_info[j].bd.m_map);
15542                 }
15543             }
15544
15545             if (fp->rx_tpa_info_mbuf_spare_map != NULL) {
15546                 bus_dmamap_unload(fp->rx_mbuf_tag,
15547                                   fp->rx_tpa_info_mbuf_spare_map);
15548                 bus_dmamap_destroy(fp->rx_mbuf_tag,
15549                                    fp->rx_tpa_info_mbuf_spare_map);
15550             }
15551
15552             bus_dma_tag_destroy(fp->rx_mbuf_tag);
15553             fp->rx_mbuf_tag = NULL;
15554         }
15555
15556         /***************************/
15557         /* FP RX SGE MBUF DMA MAPS */
15558         /***************************/
15559
15560         if (fp->rx_sge_mbuf_tag != NULL) {
15561             for (j = 0; j < RX_SGE_TOTAL; j++) {
15562                 if (fp->rx_sge_mbuf_chain[j].m_map != NULL) {
15563                     bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15564                                       fp->rx_sge_mbuf_chain[j].m_map);
15565                     bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15566                                        fp->rx_sge_mbuf_chain[j].m_map);
15567                 }
15568             }
15569
15570             if (fp->rx_sge_mbuf_spare_map != NULL) {
15571                 bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15572                                   fp->rx_sge_mbuf_spare_map);
15573                 bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15574                                    fp->rx_sge_mbuf_spare_map);
15575             }
15576
15577             bus_dma_tag_destroy(fp->rx_sge_mbuf_tag);
15578             fp->rx_sge_mbuf_tag = NULL;
15579         }
15580     }
15581
15582     /***************************/
15583     /* FW DECOMPRESSION BUFFER */
15584     /***************************/
15585
15586     bxe_dma_free(sc, &sc->gz_buf_dma);
15587     sc->gz_buf = NULL;
15588     free(sc->gz_strm, M_DEVBUF);
15589     sc->gz_strm = NULL;
15590
15591     /*******************/
15592     /* SLOW PATH QUEUE */
15593     /*******************/
15594
15595     bxe_dma_free(sc, &sc->spq_dma);
15596     sc->spq = NULL;
15597
15598     /*************/
15599     /* SLOW PATH */
15600     /*************/
15601
15602     bxe_dma_free(sc, &sc->sp_dma);
15603     sc->sp = NULL;
15604
15605     /***************/
15606     /* EVENT QUEUE */
15607     /***************/
15608
15609     bxe_dma_free(sc, &sc->eq_dma);
15610     sc->eq = NULL;
15611
15612     /************************/
15613     /* DEFAULT STATUS BLOCK */
15614     /************************/
15615
15616     bxe_dma_free(sc, &sc->def_sb_dma);
15617     sc->def_sb = NULL;
15618
15619     bus_dma_tag_destroy(sc->parent_dma_tag);
15620     sc->parent_dma_tag = NULL;
15621 }
15622
15623 /*
15624  * Previous driver DMAE transaction may have occurred when pre-boot stage
15625  * ended and boot began. This would invalidate the addresses of the
15626  * transaction, resulting in was-error bit set in the PCI causing all
15627  * hw-to-host PCIe transactions to timeout. If this happened we want to clear
15628  * the interrupt which detected this from the pglueb and the was-done bit
15629  */
15630 static void
15631 bxe_prev_interrupted_dmae(struct bxe_softc *sc)
15632 {
15633     uint32_t val;
15634
15635     if (!CHIP_IS_E1x(sc)) {
15636         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS);
15637         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN) {
15638             BLOGD(sc, DBG_LOAD,
15639                   "Clearing 'was-error' bit that was set in pglueb");
15640             REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, 1 << SC_FUNC(sc));
15641         }
15642     }
15643 }
15644
15645 static int
15646 bxe_prev_mcp_done(struct bxe_softc *sc)
15647 {
15648     uint32_t rc = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE,
15649                                  DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET);
15650     if (!rc) {
15651         BLOGE(sc, "MCP response failure, aborting\n");
15652         return (-1);
15653     }
15654
15655     return (0);
15656 }
15657
15658 static struct bxe_prev_list_node *
15659 bxe_prev_path_get_entry(struct bxe_softc *sc)
15660 {
15661     struct bxe_prev_list_node *tmp;
15662
15663     LIST_FOREACH(tmp, &bxe_prev_list, node) {
15664         if ((sc->pcie_bus == tmp->bus) &&
15665             (sc->pcie_device == tmp->slot) &&
15666             (SC_PATH(sc) == tmp->path)) {
15667             return (tmp);
15668         }
15669     }
15670
15671     return (NULL);
15672 }
15673
15674 static uint8_t
15675 bxe_prev_is_path_marked(struct bxe_softc *sc)
15676 {
15677     struct bxe_prev_list_node *tmp;
15678     int rc = FALSE;
15679
15680     mtx_lock(&bxe_prev_mtx);
15681
15682     tmp = bxe_prev_path_get_entry(sc);
15683     if (tmp) {
15684         if (tmp->aer) {
15685             BLOGD(sc, DBG_LOAD,
15686                   "Path %d/%d/%d was marked by AER\n",
15687                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15688         } else {
15689             rc = TRUE;
15690             BLOGD(sc, DBG_LOAD,
15691                   "Path %d/%d/%d was already cleaned from previous drivers\n",
15692                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15693         }
15694     }
15695
15696     mtx_unlock(&bxe_prev_mtx);
15697
15698     return (rc);
15699 }
15700
15701 static int
15702 bxe_prev_mark_path(struct bxe_softc *sc,
15703                    uint8_t          after_undi)
15704 {
15705     struct bxe_prev_list_node *tmp;
15706
15707     mtx_lock(&bxe_prev_mtx);
15708
15709     /* Check whether the entry for this path already exists */
15710     tmp = bxe_prev_path_get_entry(sc);
15711     if (tmp) {
15712         if (!tmp->aer) {
15713             BLOGD(sc, DBG_LOAD,
15714                   "Re-marking AER in path %d/%d/%d\n",
15715                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15716         } else {
15717             BLOGD(sc, DBG_LOAD,
15718                   "Removing AER indication from path %d/%d/%d\n",
15719                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15720             tmp->aer = 0;
15721         }
15722
15723         mtx_unlock(&bxe_prev_mtx);
15724         return (0);
15725     }
15726
15727     mtx_unlock(&bxe_prev_mtx);
15728
15729     /* Create an entry for this path and add it */
15730     tmp = malloc(sizeof(struct bxe_prev_list_node), M_DEVBUF,
15731                  (M_NOWAIT | M_ZERO));
15732     if (!tmp) {
15733         BLOGE(sc, "Failed to allocate 'bxe_prev_list_node'\n");
15734         return (-1);
15735     }
15736
15737     tmp->bus  = sc->pcie_bus;
15738     tmp->slot = sc->pcie_device;
15739     tmp->path = SC_PATH(sc);
15740     tmp->aer  = 0;
15741     tmp->undi = after_undi ? (1 << SC_PORT(sc)) : 0;
15742
15743     mtx_lock(&bxe_prev_mtx);
15744
15745     BLOGD(sc, DBG_LOAD,
15746           "Marked path %d/%d/%d - finished previous unload\n",
15747           sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15748     LIST_INSERT_HEAD(&bxe_prev_list, tmp, node);
15749
15750     mtx_unlock(&bxe_prev_mtx);
15751
15752     return (0);
15753 }
15754
15755 static int
15756 bxe_do_flr(struct bxe_softc *sc)
15757 {
15758     int i;
15759
15760     /* only E2 and onwards support FLR */
15761     if (CHIP_IS_E1x(sc)) {
15762         BLOGD(sc, DBG_LOAD, "FLR not supported in E1/E1H\n");
15763         return (-1);
15764     }
15765
15766     /* only bootcode REQ_BC_VER_4_INITIATE_FLR and onwards support flr */
15767     if (sc->devinfo.bc_ver < REQ_BC_VER_4_INITIATE_FLR) {
15768         BLOGD(sc, DBG_LOAD, "FLR not supported by BC_VER: 0x%08x\n",
15769               sc->devinfo.bc_ver);
15770         return (-1);
15771     }
15772
15773     /* Wait for Transaction Pending bit clean */
15774     for (i = 0; i < 4; i++) {
15775         if (i) {
15776             DELAY(((1 << (i - 1)) * 100) * 1000);
15777         }
15778
15779         if (!bxe_is_pcie_pending(sc)) {
15780             goto clear;
15781         }
15782     }
15783
15784     BLOGE(sc, "PCIE transaction is not cleared, "
15785               "proceeding with reset anyway\n");
15786
15787 clear:
15788
15789     BLOGD(sc, DBG_LOAD, "Initiating FLR\n");
15790     bxe_fw_command(sc, DRV_MSG_CODE_INITIATE_FLR, 0);
15791
15792     return (0);
15793 }
15794
15795 struct bxe_mac_vals {
15796     uint32_t xmac_addr;
15797     uint32_t xmac_val;
15798     uint32_t emac_addr;
15799     uint32_t emac_val;
15800     uint32_t umac_addr;
15801     uint32_t umac_val;
15802     uint32_t bmac_addr;
15803     uint32_t bmac_val[2];
15804 };
15805
15806 static void
15807 bxe_prev_unload_close_mac(struct bxe_softc *sc,
15808                           struct bxe_mac_vals *vals)
15809 {
15810     uint32_t val, base_addr, offset, mask, reset_reg;
15811     uint8_t mac_stopped = FALSE;
15812     uint8_t port = SC_PORT(sc);
15813     uint32_t wb_data[2];
15814
15815     /* reset addresses as they also mark which values were changed */
15816     vals->bmac_addr = 0;
15817     vals->umac_addr = 0;
15818     vals->xmac_addr = 0;
15819     vals->emac_addr = 0;
15820
15821     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_2);
15822
15823     if (!CHIP_IS_E3(sc)) {
15824         val = REG_RD(sc, NIG_REG_BMAC0_REGS_OUT_EN + port * 4);
15825         mask = MISC_REGISTERS_RESET_REG_2_RST_BMAC0 << port;
15826         if ((mask & reset_reg) && val) {
15827             BLOGD(sc, DBG_LOAD, "Disable BMAC Rx\n");
15828             base_addr = SC_PORT(sc) ? NIG_REG_INGRESS_BMAC1_MEM
15829                                     : NIG_REG_INGRESS_BMAC0_MEM;
15830             offset = CHIP_IS_E2(sc) ? BIGMAC2_REGISTER_BMAC_CONTROL
15831                                     : BIGMAC_REGISTER_BMAC_CONTROL;
15832
15833             /*
15834              * use rd/wr since we cannot use dmae. This is safe
15835              * since MCP won't access the bus due to the request
15836              * to unload, and no function on the path can be
15837              * loaded at this time.
15838              */
15839             wb_data[0] = REG_RD(sc, base_addr + offset);
15840             wb_data[1] = REG_RD(sc, base_addr + offset + 0x4);
15841             vals->bmac_addr = base_addr + offset;
15842             vals->bmac_val[0] = wb_data[0];
15843             vals->bmac_val[1] = wb_data[1];
15844             wb_data[0] &= ~ELINK_BMAC_CONTROL_RX_ENABLE;
15845             REG_WR(sc, vals->bmac_addr, wb_data[0]);
15846             REG_WR(sc, vals->bmac_addr + 0x4, wb_data[1]);
15847         }
15848
15849         BLOGD(sc, DBG_LOAD, "Disable EMAC Rx\n");
15850         vals->emac_addr = NIG_REG_NIG_EMAC0_EN + SC_PORT(sc)*4;
15851         vals->emac_val = REG_RD(sc, vals->emac_addr);
15852         REG_WR(sc, vals->emac_addr, 0);
15853         mac_stopped = TRUE;
15854     } else {
15855         if (reset_reg & MISC_REGISTERS_RESET_REG_2_XMAC) {
15856             BLOGD(sc, DBG_LOAD, "Disable XMAC Rx\n");
15857             base_addr = SC_PORT(sc) ? GRCBASE_XMAC1 : GRCBASE_XMAC0;
15858             val = REG_RD(sc, base_addr + XMAC_REG_PFC_CTRL_HI);
15859             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val & ~(1 << 1));
15860             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val | (1 << 1));
15861             vals->xmac_addr = base_addr + XMAC_REG_CTRL;
15862             vals->xmac_val = REG_RD(sc, vals->xmac_addr);
15863             REG_WR(sc, vals->xmac_addr, 0);
15864             mac_stopped = TRUE;
15865         }
15866
15867         mask = MISC_REGISTERS_RESET_REG_2_UMAC0 << port;
15868         if (mask & reset_reg) {
15869             BLOGD(sc, DBG_LOAD, "Disable UMAC Rx\n");
15870             base_addr = SC_PORT(sc) ? GRCBASE_UMAC1 : GRCBASE_UMAC0;
15871             vals->umac_addr = base_addr + UMAC_REG_COMMAND_CONFIG;
15872             vals->umac_val = REG_RD(sc, vals->umac_addr);
15873             REG_WR(sc, vals->umac_addr, 0);
15874             mac_stopped = TRUE;
15875         }
15876     }
15877
15878     if (mac_stopped) {
15879         DELAY(20000);
15880     }
15881 }
15882
15883 #define BXE_PREV_UNDI_PROD_ADDR(p)  (BAR_TSTRORM_INTMEM + 0x1508 + ((p) << 4))
15884 #define BXE_PREV_UNDI_RCQ(val)      ((val) & 0xffff)
15885 #define BXE_PREV_UNDI_BD(val)       ((val) >> 16 & 0xffff)
15886 #define BXE_PREV_UNDI_PROD(rcq, bd) ((bd) << 16 | (rcq))
15887
15888 static void
15889 bxe_prev_unload_undi_inc(struct bxe_softc *sc,
15890                          uint8_t          port,
15891                          uint8_t          inc)
15892 {
15893     uint16_t rcq, bd;
15894     uint32_t tmp_reg = REG_RD(sc, BXE_PREV_UNDI_PROD_ADDR(port));
15895
15896     rcq = BXE_PREV_UNDI_RCQ(tmp_reg) + inc;
15897     bd = BXE_PREV_UNDI_BD(tmp_reg) + inc;
15898
15899     tmp_reg = BXE_PREV_UNDI_PROD(rcq, bd);
15900     REG_WR(sc, BXE_PREV_UNDI_PROD_ADDR(port), tmp_reg);
15901
15902     BLOGD(sc, DBG_LOAD,
15903           "UNDI producer [%d] rings bd -> 0x%04x, rcq -> 0x%04x\n",
15904           port, bd, rcq);
15905 }
15906
15907 static int
15908 bxe_prev_unload_common(struct bxe_softc *sc)
15909 {
15910     uint32_t reset_reg, tmp_reg = 0, rc;
15911     uint8_t prev_undi = FALSE;
15912     struct bxe_mac_vals mac_vals;
15913     uint32_t timer_count = 1000;
15914     uint32_t prev_brb;
15915
15916     /*
15917      * It is possible a previous function received 'common' answer,
15918      * but hasn't loaded yet, therefore creating a scenario of
15919      * multiple functions receiving 'common' on the same path.
15920      */
15921     BLOGD(sc, DBG_LOAD, "Common unload Flow\n");
15922
15923     memset(&mac_vals, 0, sizeof(mac_vals));
15924
15925     if (bxe_prev_is_path_marked(sc)) {
15926         return (bxe_prev_mcp_done(sc));
15927     }
15928
15929     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_1);
15930
15931     /* Reset should be performed after BRB is emptied */
15932     if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_BRB1) {
15933         /* Close the MAC Rx to prevent BRB from filling up */
15934         bxe_prev_unload_close_mac(sc, &mac_vals);
15935
15936         /* close LLH filters towards the BRB */
15937         elink_set_rx_filter(&sc->link_params, 0);
15938
15939         /*
15940          * Check if the UNDI driver was previously loaded.
15941          * UNDI driver initializes CID offset for normal bell to 0x7
15942          */
15943         if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_DORQ) {
15944             tmp_reg = REG_RD(sc, DORQ_REG_NORM_CID_OFST);
15945             if (tmp_reg == 0x7) {
15946                 BLOGD(sc, DBG_LOAD, "UNDI previously loaded\n");
15947                 prev_undi = TRUE;
15948                 /* clear the UNDI indication */
15949                 REG_WR(sc, DORQ_REG_NORM_CID_OFST, 0);
15950                 /* clear possible idle check errors */
15951                 REG_RD(sc, NIG_REG_NIG_INT_STS_CLR_0);
15952             }
15953         }
15954
15955         /* wait until BRB is empty */
15956         tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15957         while (timer_count) {
15958             prev_brb = tmp_reg;
15959
15960             tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15961             if (!tmp_reg) {
15962                 break;
15963             }
15964
15965             BLOGD(sc, DBG_LOAD, "BRB still has 0x%08x\n", tmp_reg);
15966
15967             /* reset timer as long as BRB actually gets emptied */
15968             if (prev_brb > tmp_reg) {
15969                 timer_count = 1000;
15970             } else {
15971                 timer_count--;
15972             }
15973
15974             /* If UNDI resides in memory, manually increment it */
15975             if (prev_undi) {
15976                 bxe_prev_unload_undi_inc(sc, SC_PORT(sc), 1);
15977             }
15978
15979             DELAY(10);
15980         }
15981
15982         if (!timer_count) {
15983             BLOGE(sc, "Failed to empty BRB\n");
15984         }
15985     }
15986
15987     /* No packets are in the pipeline, path is ready for reset */
15988     bxe_reset_common(sc);
15989
15990     if (mac_vals.xmac_addr) {
15991         REG_WR(sc, mac_vals.xmac_addr, mac_vals.xmac_val);
15992     }
15993     if (mac_vals.umac_addr) {
15994         REG_WR(sc, mac_vals.umac_addr, mac_vals.umac_val);
15995     }
15996     if (mac_vals.emac_addr) {
15997         REG_WR(sc, mac_vals.emac_addr, mac_vals.emac_val);
15998     }
15999     if (mac_vals.bmac_addr) {
16000         REG_WR(sc, mac_vals.bmac_addr, mac_vals.bmac_val[0]);
16001         REG_WR(sc, mac_vals.bmac_addr + 4, mac_vals.bmac_val[1]);
16002     }
16003
16004     rc = bxe_prev_mark_path(sc, prev_undi);
16005     if (rc) {
16006         bxe_prev_mcp_done(sc);
16007         return (rc);
16008     }
16009
16010     return (bxe_prev_mcp_done(sc));
16011 }
16012
16013 static int
16014 bxe_prev_unload_uncommon(struct bxe_softc *sc)
16015 {
16016     int rc;
16017
16018     BLOGD(sc, DBG_LOAD, "Uncommon unload Flow\n");
16019
16020     /* Test if previous unload process was already finished for this path */
16021     if (bxe_prev_is_path_marked(sc)) {
16022         return (bxe_prev_mcp_done(sc));
16023     }
16024
16025     BLOGD(sc, DBG_LOAD, "Path is unmarked\n");
16026
16027     /*
16028      * If function has FLR capabilities, and existing FW version matches
16029      * the one required, then FLR will be sufficient to clean any residue
16030      * left by previous driver
16031      */
16032     rc = bxe_nic_load_analyze_req(sc, FW_MSG_CODE_DRV_LOAD_FUNCTION);
16033     if (!rc) {
16034         /* fw version is good */
16035         BLOGD(sc, DBG_LOAD, "FW version matches our own, attempting FLR\n");
16036         rc = bxe_do_flr(sc);
16037     }
16038
16039     if (!rc) {
16040         /* FLR was performed */
16041         BLOGD(sc, DBG_LOAD, "FLR successful\n");
16042         return (0);
16043     }
16044
16045     BLOGD(sc, DBG_LOAD, "Could not FLR\n");
16046
16047     /* Close the MCP request, return failure*/
16048     rc = bxe_prev_mcp_done(sc);
16049     if (!rc) {
16050         rc = BXE_PREV_WAIT_NEEDED;
16051     }
16052
16053     return (rc);
16054 }
16055
16056 static int
16057 bxe_prev_unload(struct bxe_softc *sc)
16058 {
16059     int time_counter = 10;
16060     uint32_t fw, hw_lock_reg, hw_lock_val;
16061     uint32_t rc = 0;
16062
16063     /*
16064      * Clear HW from errors which may have resulted from an interrupted
16065      * DMAE transaction.
16066      */
16067     bxe_prev_interrupted_dmae(sc);
16068
16069     /* Release previously held locks */
16070     hw_lock_reg =
16071         (SC_FUNC(sc) <= 5) ?
16072             (MISC_REG_DRIVER_CONTROL_1 + SC_FUNC(sc) * 8) :
16073             (MISC_REG_DRIVER_CONTROL_7 + (SC_FUNC(sc) - 6) * 8);
16074
16075     hw_lock_val = (REG_RD(sc, hw_lock_reg));
16076     if (hw_lock_val) {
16077         if (hw_lock_val & HW_LOCK_RESOURCE_NVRAM) {
16078             BLOGD(sc, DBG_LOAD, "Releasing previously held NVRAM lock\n");
16079             REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
16080                    (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << SC_PORT(sc)));
16081         }
16082         BLOGD(sc, DBG_LOAD, "Releasing previously held HW lock\n");
16083         REG_WR(sc, hw_lock_reg, 0xffffffff);
16084     } else {
16085         BLOGD(sc, DBG_LOAD, "No need to release HW/NVRAM locks\n");
16086     }
16087
16088     if (MCPR_ACCESS_LOCK_LOCK & REG_RD(sc, MCP_REG_MCPR_ACCESS_LOCK)) {
16089         BLOGD(sc, DBG_LOAD, "Releasing previously held ALR\n");
16090         REG_WR(sc, MCP_REG_MCPR_ACCESS_LOCK, 0);
16091     }
16092
16093     do {
16094         /* Lock MCP using an unload request */
16095         fw = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS, 0);
16096         if (!fw) {
16097             BLOGE(sc, "MCP response failure, aborting\n");
16098             rc = -1;
16099             break;
16100         }
16101
16102         if (fw == FW_MSG_CODE_DRV_UNLOAD_COMMON) {
16103             rc = bxe_prev_unload_common(sc);
16104             break;
16105         }
16106
16107         /* non-common reply from MCP night require looping */
16108         rc = bxe_prev_unload_uncommon(sc);
16109         if (rc != BXE_PREV_WAIT_NEEDED) {
16110             break;
16111         }
16112
16113         DELAY(20000);
16114     } while (--time_counter);
16115
16116     if (!time_counter || rc) {
16117         BLOGE(sc, "Failed to unload previous driver!\n");
16118         rc = -1;
16119     }
16120
16121     return (rc);
16122 }
16123
16124 void
16125 bxe_dcbx_set_state(struct bxe_softc *sc,
16126                    uint8_t          dcb_on,
16127                    uint32_t         dcbx_enabled)
16128 {
16129     if (!CHIP_IS_E1x(sc)) {
16130         sc->dcb_state = dcb_on;
16131         sc->dcbx_enabled = dcbx_enabled;
16132     } else {
16133         sc->dcb_state = FALSE;
16134         sc->dcbx_enabled = BXE_DCBX_ENABLED_INVALID;
16135     }
16136     BLOGD(sc, DBG_LOAD,
16137           "DCB state [%s:%s]\n",
16138           dcb_on ? "ON" : "OFF",
16139           (dcbx_enabled == BXE_DCBX_ENABLED_OFF) ? "user-mode" :
16140           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_OFF) ? "on-chip static" :
16141           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_ON) ?
16142           "on-chip with negotiation" : "invalid");
16143 }
16144
16145 /* must be called after sriov-enable */
16146 static int
16147 bxe_set_qm_cid_count(struct bxe_softc *sc)
16148 {
16149     int cid_count = BXE_L2_MAX_CID(sc);
16150
16151     if (IS_SRIOV(sc)) {
16152         cid_count += BXE_VF_CIDS;
16153     }
16154
16155     if (CNIC_SUPPORT(sc)) {
16156         cid_count += CNIC_CID_MAX;
16157     }
16158
16159     return (roundup(cid_count, QM_CID_ROUND));
16160 }
16161
16162 static void
16163 bxe_init_multi_cos(struct bxe_softc *sc)
16164 {
16165     int pri, cos;
16166
16167     uint32_t pri_map = 0; /* XXX change to user config */
16168
16169     for (pri = 0; pri < BXE_MAX_PRIORITY; pri++) {
16170         cos = ((pri_map & (0xf << (pri * 4))) >> (pri * 4));
16171         if (cos < sc->max_cos) {
16172             sc->prio_to_cos[pri] = cos;
16173         } else {
16174             BLOGW(sc, "Invalid COS %d for priority %d "
16175                       "(max COS is %d), setting to 0\n",
16176                   cos, pri, (sc->max_cos - 1));
16177             sc->prio_to_cos[pri] = 0;
16178         }
16179     }
16180 }
16181
16182 static int
16183 bxe_sysctl_state(SYSCTL_HANDLER_ARGS)
16184 {
16185     struct bxe_softc *sc;
16186     int error, result;
16187
16188     result = 0;
16189     error = sysctl_handle_int(oidp, &result, 0, req);
16190
16191     if (error || !req->newptr) {
16192         return (error);
16193     }
16194
16195     if (result == 1) {
16196         sc = (struct bxe_softc *)arg1;
16197         BLOGI(sc, "... dumping driver state ...\n");
16198         /* XXX */
16199     }
16200
16201     return (error);
16202 }
16203
16204 static int
16205 bxe_sysctl_eth_stat(SYSCTL_HANDLER_ARGS)
16206 {
16207     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16208     uint32_t *eth_stats = (uint32_t *)&sc->eth_stats;
16209     uint32_t *offset;
16210     uint64_t value = 0;
16211     int index = (int)arg2;
16212
16213     if (index >= BXE_NUM_ETH_STATS) {
16214         BLOGE(sc, "bxe_eth_stats index out of range (%d)\n", index);
16215         return (-1);
16216     }
16217
16218     offset = (eth_stats + bxe_eth_stats_arr[index].offset);
16219
16220     switch (bxe_eth_stats_arr[index].size) {
16221     case 4:
16222         value = (uint64_t)*offset;
16223         break;
16224     case 8:
16225         value = HILO_U64(*offset, *(offset + 1));
16226         break;
16227     default:
16228         BLOGE(sc, "Invalid bxe_eth_stats size (index=%d size=%d)\n",
16229               index, bxe_eth_stats_arr[index].size);
16230         return (-1);
16231     }
16232
16233     return (sysctl_handle_64(oidp, &value, 0, req));
16234 }
16235
16236 static int
16237 bxe_sysctl_eth_q_stat(SYSCTL_HANDLER_ARGS)
16238 {
16239     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16240     uint32_t *eth_stats;
16241     uint32_t *offset;
16242     uint64_t value = 0;
16243     uint32_t q_stat = (uint32_t)arg2;
16244     uint32_t fp_index = ((q_stat >> 16) & 0xffff);
16245     uint32_t index = (q_stat & 0xffff);
16246
16247     eth_stats = (uint32_t *)&sc->fp[fp_index].eth_q_stats;
16248
16249     if (index >= BXE_NUM_ETH_Q_STATS) {
16250         BLOGE(sc, "bxe_eth_q_stats index out of range (%d)\n", index);
16251         return (-1);
16252     }
16253
16254     offset = (eth_stats + bxe_eth_q_stats_arr[index].offset);
16255
16256     switch (bxe_eth_q_stats_arr[index].size) {
16257     case 4:
16258         value = (uint64_t)*offset;
16259         break;
16260     case 8:
16261         value = HILO_U64(*offset, *(offset + 1));
16262         break;
16263     default:
16264         BLOGE(sc, "Invalid bxe_eth_q_stats size (index=%d size=%d)\n",
16265               index, bxe_eth_q_stats_arr[index].size);
16266         return (-1);
16267     }
16268
16269     return (sysctl_handle_64(oidp, &value, 0, req));
16270 }
16271
16272 static void
16273 bxe_add_sysctls(struct bxe_softc *sc)
16274 {
16275     struct sysctl_ctx_list *ctx;
16276     struct sysctl_oid_list *children;
16277     struct sysctl_oid *queue_top, *queue;
16278     struct sysctl_oid_list *queue_top_children, *queue_children;
16279     char queue_num_buf[32];
16280     uint32_t q_stat;
16281     int i, j;
16282
16283     ctx = device_get_sysctl_ctx(sc->dev);
16284     children = SYSCTL_CHILDREN(device_get_sysctl_tree(sc->dev));
16285
16286     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "version",
16287                       CTLFLAG_RD, BXE_DRIVER_VERSION, 0,
16288                       "version");
16289
16290     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "bc_version",
16291                       CTLFLAG_RD, sc->devinfo.bc_ver_str, 0,
16292                       "bootcode version");
16293
16294     snprintf(sc->fw_ver_str, sizeof(sc->fw_ver_str), "%d.%d.%d.%d",
16295              BCM_5710_FW_MAJOR_VERSION,
16296              BCM_5710_FW_MINOR_VERSION,
16297              BCM_5710_FW_REVISION_VERSION,
16298              BCM_5710_FW_ENGINEERING_VERSION);
16299     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "fw_version",
16300                       CTLFLAG_RD, sc->fw_ver_str, 0,
16301                       "firmware version");
16302
16303     snprintf(sc->mf_mode_str, sizeof(sc->mf_mode_str), "%s",
16304         ((sc->devinfo.mf_info.mf_mode == SINGLE_FUNCTION)     ? "Single"  :
16305          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD)   ? "MF-SD"   :
16306          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI)   ? "MF-SI"   :
16307          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX) ? "MF-AFEX" :
16308                                                                 "Unknown"));
16309     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mf_mode",
16310                       CTLFLAG_RD, sc->mf_mode_str, 0,
16311                       "multifunction mode");
16312
16313     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "mf_vnics",
16314                     CTLFLAG_RD, &sc->devinfo.mf_info.vnics_per_port, 0,
16315                     "multifunction vnics per port");
16316
16317     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mac_addr",
16318                       CTLFLAG_RD, sc->mac_addr_str, 0,
16319                       "mac address");
16320
16321     snprintf(sc->pci_link_str, sizeof(sc->pci_link_str), "%s x%d",
16322         ((sc->devinfo.pcie_link_speed == 1) ? "2.5GT/s" :
16323          (sc->devinfo.pcie_link_speed == 2) ? "5.0GT/s" :
16324          (sc->devinfo.pcie_link_speed == 4) ? "8.0GT/s" :
16325                                               "???GT/s"),
16326         sc->devinfo.pcie_link_width);
16327     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "pci_link",
16328                       CTLFLAG_RD, sc->pci_link_str, 0,
16329                       "pci link status");
16330
16331     sc->debug = bxe_debug;
16332     SYSCTL_ADD_ULONG(ctx, children, OID_AUTO, "debug",
16333                     CTLFLAG_RW, &sc->debug,
16334                     "debug logging mode");
16335
16336     sc->rx_budget = bxe_rx_budget;
16337     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "rx_budget",
16338                     CTLFLAG_RW, &sc->rx_budget, 0,
16339                     "rx processing budget");
16340
16341     SYSCTL_ADD_PROC(ctx, children, OID_AUTO, "state",
16342                     CTLTYPE_UINT | CTLFLAG_RW, sc, 0,
16343                     bxe_sysctl_state, "IU", "dump driver state");
16344
16345     for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
16346         SYSCTL_ADD_PROC(ctx, children, OID_AUTO,
16347                         bxe_eth_stats_arr[i].string,
16348                         CTLTYPE_U64 | CTLFLAG_RD, sc, i,
16349                         bxe_sysctl_eth_stat, "LU",
16350                         bxe_eth_stats_arr[i].string);
16351     }
16352
16353     /* add a new parent node for all queues "dev.bxe.#.queue" */
16354     queue_top = SYSCTL_ADD_NODE(ctx, children, OID_AUTO, "queue",
16355                                 CTLFLAG_RD, NULL, "queue");
16356     queue_top_children = SYSCTL_CHILDREN(queue_top);
16357
16358     for (i = 0; i < sc->num_queues; i++) {
16359         /* add a new parent node for a single queue "dev.bxe.#.queue.#" */
16360         snprintf(queue_num_buf, sizeof(queue_num_buf), "%d", i);
16361         queue = SYSCTL_ADD_NODE(ctx, queue_top_children, OID_AUTO,
16362                                 queue_num_buf, CTLFLAG_RD, NULL,
16363                                 "single queue");
16364         queue_children = SYSCTL_CHILDREN(queue);
16365
16366         for (j = 0; j < BXE_NUM_ETH_Q_STATS; j++) {
16367             q_stat = ((i << 16) | j);
16368             SYSCTL_ADD_PROC(ctx, queue_children, OID_AUTO,
16369                             bxe_eth_q_stats_arr[j].string,
16370                             CTLTYPE_U64 | CTLFLAG_RD, sc, q_stat,
16371                             bxe_sysctl_eth_q_stat, "LU",
16372                             bxe_eth_q_stats_arr[j].string);
16373         }
16374     }
16375 }
16376
16377 /*
16378  * Device attach function.
16379  *
16380  * Allocates device resources, performs secondary chip identification, and
16381  * initializes driver instance variables. This function is called from driver
16382  * load after a successful probe.
16383  *
16384  * Returns:
16385  *   0 = Success, >0 = Failure
16386  */
16387 static int
16388 bxe_attach(device_t dev)
16389 {
16390     struct bxe_softc *sc;
16391
16392     sc = device_get_softc(dev);
16393
16394     BLOGD(sc, DBG_LOAD, "Starting attach...\n");
16395
16396     sc->state = BXE_STATE_CLOSED;
16397
16398     sc->dev  = dev;
16399     sc->unit = device_get_unit(dev);
16400
16401     BLOGD(sc, DBG_LOAD, "softc = %p\n", sc);
16402
16403     sc->pcie_bus    = pci_get_bus(dev);
16404     sc->pcie_device = pci_get_slot(dev);
16405     sc->pcie_func   = pci_get_function(dev);
16406
16407     /* enable bus master capability */
16408     pci_enable_busmaster(dev);
16409
16410     /* get the BARs */
16411     if (bxe_allocate_bars(sc) != 0) {
16412         return (ENXIO);
16413     }
16414
16415     /* initialize the mutexes */
16416     bxe_init_mutexes(sc);
16417
16418     /* prepare the periodic callout */
16419     callout_init(&sc->periodic_callout, 0);
16420
16421     /* prepare the chip taskqueue */
16422     sc->chip_tq_flags = CHIP_TQ_NONE;
16423     snprintf(sc->chip_tq_name, sizeof(sc->chip_tq_name),
16424              "bxe%d_chip_tq", sc->unit);
16425     TASK_INIT(&sc->chip_tq_task, 0, bxe_handle_chip_tq, sc);
16426     sc->chip_tq = taskqueue_create(sc->chip_tq_name, M_NOWAIT,
16427                                    taskqueue_thread_enqueue,
16428                                    &sc->chip_tq);
16429     taskqueue_start_threads(&sc->chip_tq, 1, PWAIT, /* lower priority */
16430                             "%s", sc->chip_tq_name);
16431
16432     /* get device info and set params */
16433     if (bxe_get_device_info(sc) != 0) {
16434         BLOGE(sc, "getting device info\n");
16435         bxe_deallocate_bars(sc);
16436         pci_disable_busmaster(dev);
16437         return (ENXIO);
16438     }
16439
16440     /* get final misc params */
16441     bxe_get_params(sc);
16442
16443     /* set the default MTU (changed via ifconfig) */
16444     sc->mtu = ETHERMTU;
16445
16446     bxe_set_modes_bitmap(sc);
16447
16448     /* XXX
16449      * If in AFEX mode and the function is configured for FCoE
16450      * then bail... no L2 allowed.
16451      */
16452
16453     /* get phy settings from shmem and 'and' against admin settings */
16454     bxe_get_phy_info(sc);
16455
16456     /* initialize the FreeBSD ifnet interface */
16457     if (bxe_init_ifnet(sc) != 0) {
16458         bxe_release_mutexes(sc);
16459         bxe_deallocate_bars(sc);
16460         pci_disable_busmaster(dev);
16461         return (ENXIO);
16462     }
16463
16464     /* allocate device interrupts */
16465     if (bxe_interrupt_alloc(sc) != 0) {
16466         if (sc->ifnet != NULL) {
16467             ether_ifdetach(sc->ifnet);
16468         }
16469         ifmedia_removeall(&sc->ifmedia);
16470         bxe_release_mutexes(sc);
16471         bxe_deallocate_bars(sc);
16472         pci_disable_busmaster(dev);
16473         return (ENXIO);
16474     }
16475
16476     /* allocate ilt */
16477     if (bxe_alloc_ilt_mem(sc) != 0) {
16478         bxe_interrupt_free(sc);
16479         if (sc->ifnet != NULL) {
16480             ether_ifdetach(sc->ifnet);
16481         }
16482         ifmedia_removeall(&sc->ifmedia);
16483         bxe_release_mutexes(sc);
16484         bxe_deallocate_bars(sc);
16485         pci_disable_busmaster(dev);
16486         return (ENXIO);
16487     }
16488
16489     /* allocate the host hardware/software hsi structures */
16490     if (bxe_alloc_hsi_mem(sc) != 0) {
16491         bxe_free_ilt_mem(sc);
16492         bxe_interrupt_free(sc);
16493         if (sc->ifnet != NULL) {
16494             ether_ifdetach(sc->ifnet);
16495         }
16496         ifmedia_removeall(&sc->ifmedia);
16497         bxe_release_mutexes(sc);
16498         bxe_deallocate_bars(sc);
16499         pci_disable_busmaster(dev);
16500         return (ENXIO);
16501     }
16502
16503     /* need to reset chip if UNDI was active */
16504     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
16505         /* init fw_seq */
16506         sc->fw_seq =
16507             (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
16508              DRV_MSG_SEQ_NUMBER_MASK);
16509         BLOGD(sc, DBG_LOAD, "prev unload fw_seq 0x%04x\n", sc->fw_seq);
16510         bxe_prev_unload(sc);
16511     }
16512
16513 #if 1
16514     /* XXX */
16515     bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16516 #else
16517     if (SHMEM2_HAS(sc, dcbx_lldp_params_offset) &&
16518         SHMEM2_HAS(sc, dcbx_lldp_dcbx_stat_offset) &&
16519         SHMEM2_RD(sc, dcbx_lldp_params_offset) &&
16520         SHMEM2_RD(sc, dcbx_lldp_dcbx_stat_offset)) {
16521         bxe_dcbx_set_state(sc, TRUE, BXE_DCBX_ENABLED_ON_NEG_ON);
16522         bxe_dcbx_init_params(sc);
16523     } else {
16524         bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16525     }
16526 #endif
16527
16528     /* calculate qm_cid_count */
16529     sc->qm_cid_count = bxe_set_qm_cid_count(sc);
16530     BLOGD(sc, DBG_LOAD, "qm_cid_count=%d\n", sc->qm_cid_count);
16531
16532     sc->max_cos = 1;
16533     bxe_init_multi_cos(sc);
16534
16535     bxe_add_sysctls(sc);
16536
16537     return (0);
16538 }
16539
16540 /*
16541  * Device detach function.
16542  *
16543  * Stops the controller, resets the controller, and releases resources.
16544  *
16545  * Returns:
16546  *   0 = Success, >0 = Failure
16547  */
16548 static int
16549 bxe_detach(device_t dev)
16550 {
16551     struct bxe_softc *sc;
16552     struct ifnet *ifp;
16553
16554     sc = device_get_softc(dev);
16555
16556     BLOGD(sc, DBG_LOAD, "Starting detach...\n");
16557
16558     ifp = sc->ifnet;
16559     if (ifp != NULL && ifp->if_vlantrunk != NULL) {
16560         BLOGE(sc, "Cannot detach while VLANs are in use.\n");
16561         return(EBUSY);
16562     }
16563
16564     /* stop the periodic callout */
16565     bxe_periodic_stop(sc);
16566
16567     /* stop the chip taskqueue */
16568     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_NONE);
16569     if (sc->chip_tq) {
16570         taskqueue_drain(sc->chip_tq, &sc->chip_tq_task);
16571         taskqueue_free(sc->chip_tq);
16572         sc->chip_tq = NULL;
16573     }
16574
16575     /* stop and reset the controller if it was open */
16576     if (sc->state != BXE_STATE_CLOSED) {
16577         BXE_CORE_LOCK(sc);
16578         bxe_nic_unload(sc, UNLOAD_CLOSE, TRUE);
16579         BXE_CORE_UNLOCK(sc);
16580     }
16581
16582     /* release the network interface */
16583     if (ifp != NULL) {
16584         ether_ifdetach(ifp);
16585     }
16586     ifmedia_removeall(&sc->ifmedia);
16587
16588     /* XXX do the following based on driver state... */
16589
16590     /* free the host hardware/software hsi structures */
16591     bxe_free_hsi_mem(sc);
16592
16593     /* free ilt */
16594     bxe_free_ilt_mem(sc);
16595
16596     /* release the interrupts */
16597     bxe_interrupt_free(sc);
16598
16599     /* Release the mutexes*/
16600     bxe_release_mutexes(sc);
16601
16602     /* Release the PCIe BAR mapped memory */
16603     bxe_deallocate_bars(sc);
16604
16605     /* Release the FreeBSD interface. */
16606     if (sc->ifnet != NULL) {
16607         if_free(sc->ifnet);
16608     }
16609
16610     pci_disable_busmaster(dev);
16611
16612     return (0);
16613 }
16614
16615 /*
16616  * Device shutdown function.
16617  *
16618  * Stops and resets the controller.
16619  *
16620  * Returns:
16621  *   Nothing
16622  */
16623 static int
16624 bxe_shutdown(device_t dev)
16625 {
16626     struct bxe_softc *sc;
16627
16628     sc = device_get_softc(dev);
16629
16630     BLOGD(sc, DBG_LOAD, "Starting shutdown...\n");
16631
16632     /* stop the periodic callout */
16633     bxe_periodic_stop(sc);
16634
16635     BXE_CORE_LOCK(sc);
16636     bxe_nic_unload(sc, UNLOAD_NORMAL, FALSE);
16637     BXE_CORE_UNLOCK(sc);
16638
16639     return (0);
16640 }
16641
16642 void
16643 bxe_igu_ack_sb(struct bxe_softc *sc,
16644                uint8_t          igu_sb_id,
16645                uint8_t          segment,
16646                uint16_t         index,
16647                uint8_t          op,
16648                uint8_t          update)
16649 {
16650     uint32_t igu_addr = sc->igu_base_addr;
16651     igu_addr += (IGU_CMD_INT_ACK_BASE + igu_sb_id)*8;
16652     bxe_igu_ack_sb_gen(sc, igu_sb_id, segment, index, op, update, igu_addr);
16653 }
16654
16655 static void
16656 bxe_igu_clear_sb_gen(struct bxe_softc *sc,
16657                      uint8_t          func,
16658                      uint8_t          idu_sb_id,
16659                      uint8_t          is_pf)
16660 {
16661     uint32_t data, ctl, cnt = 100;
16662     uint32_t igu_addr_data = IGU_REG_COMMAND_REG_32LSB_DATA;
16663     uint32_t igu_addr_ctl = IGU_REG_COMMAND_REG_CTRL;
16664     uint32_t igu_addr_ack = IGU_REG_CSTORM_TYPE_0_SB_CLEANUP + (idu_sb_id/32)*4;
16665     uint32_t sb_bit =  1 << (idu_sb_id%32);
16666     uint32_t func_encode = func | (is_pf ? 1 : 0) << IGU_FID_ENCODE_IS_PF_SHIFT;
16667     uint32_t addr_encode = IGU_CMD_E2_PROD_UPD_BASE + idu_sb_id;
16668
16669     /* Not supported in BC mode */
16670     if (CHIP_INT_MODE_IS_BC(sc)) {
16671         return;
16672     }
16673
16674     data = ((IGU_USE_REGISTER_cstorm_type_0_sb_cleanup <<
16675              IGU_REGULAR_CLEANUP_TYPE_SHIFT) |
16676             IGU_REGULAR_CLEANUP_SET |
16677             IGU_REGULAR_BCLEANUP);
16678
16679     ctl = ((addr_encode << IGU_CTRL_REG_ADDRESS_SHIFT) |
16680            (func_encode << IGU_CTRL_REG_FID_SHIFT) |
16681            (IGU_CTRL_CMD_TYPE_WR << IGU_CTRL_REG_TYPE_SHIFT));
16682
16683     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16684             data, igu_addr_data);
16685     REG_WR(sc, igu_addr_data, data);
16686
16687     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16688                       BUS_SPACE_BARRIER_WRITE);
16689     mb();
16690
16691     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16692             ctl, igu_addr_ctl);
16693     REG_WR(sc, igu_addr_ctl, ctl);
16694
16695     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16696                       BUS_SPACE_BARRIER_WRITE);
16697     mb();
16698
16699     /* wait for clean up to finish */
16700     while (!(REG_RD(sc, igu_addr_ack) & sb_bit) && --cnt) {
16701         DELAY(20000);
16702     }
16703
16704     if (!(REG_RD(sc, igu_addr_ack) & sb_bit)) {
16705         BLOGD(sc, DBG_LOAD,
16706               "Unable to finish IGU cleanup: "
16707               "idu_sb_id %d offset %d bit %d (cnt %d)\n",
16708               idu_sb_id, idu_sb_id/32, idu_sb_id%32, cnt);
16709     }
16710 }
16711
16712 static void
16713 bxe_igu_clear_sb(struct bxe_softc *sc,
16714                  uint8_t          idu_sb_id)
16715 {
16716     bxe_igu_clear_sb_gen(sc, SC_FUNC(sc), idu_sb_id, TRUE /*PF*/);
16717 }
16718
16719
16720
16721
16722
16723
16724
16725 /*******************/
16726 /* ECORE CALLBACKS */
16727 /*******************/
16728
16729 static void
16730 bxe_reset_common(struct bxe_softc *sc)
16731 {
16732     uint32_t val = 0x1400;
16733
16734     /* reset_common */
16735     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR), 0xd3ffff7f);
16736
16737     if (CHIP_IS_E3(sc)) {
16738         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
16739         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
16740     }
16741
16742     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR), val);
16743 }
16744
16745 static void
16746 bxe_common_init_phy(struct bxe_softc *sc)
16747 {
16748     uint32_t shmem_base[2];
16749     uint32_t shmem2_base[2];
16750
16751     /* Avoid common init in case MFW supports LFA */
16752     if (SHMEM2_RD(sc, size) >
16753         (uint32_t)offsetof(struct shmem2_region,
16754                            lfa_host_addr[SC_PORT(sc)])) {
16755         return;
16756     }
16757
16758     shmem_base[0]  = sc->devinfo.shmem_base;
16759     shmem2_base[0] = sc->devinfo.shmem2_base;
16760
16761     if (!CHIP_IS_E1x(sc)) {
16762         shmem_base[1]  = SHMEM2_RD(sc, other_shmem_base_addr);
16763         shmem2_base[1] = SHMEM2_RD(sc, other_shmem2_base_addr);
16764     }
16765
16766     BXE_PHY_LOCK(sc);
16767     elink_common_init_phy(sc, shmem_base, shmem2_base,
16768                           sc->devinfo.chip_id, 0);
16769     BXE_PHY_UNLOCK(sc);
16770 }
16771
16772 static void
16773 bxe_pf_disable(struct bxe_softc *sc)
16774 {
16775     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
16776
16777     val &= ~IGU_PF_CONF_FUNC_EN;
16778
16779     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
16780     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
16781     REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 0);
16782 }
16783
16784 static void
16785 bxe_init_pxp(struct bxe_softc *sc)
16786 {
16787     uint16_t devctl;
16788     int r_order, w_order;
16789
16790     devctl = bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_CTL, 2);
16791
16792     BLOGD(sc, DBG_LOAD, "read 0x%08x from devctl\n", devctl);
16793
16794     w_order = ((devctl & PCIM_EXP_CTL_MAX_PAYLOAD) >> 5);
16795
16796     if (sc->mrrs == -1) {
16797         r_order = ((devctl & PCIM_EXP_CTL_MAX_READ_REQUEST) >> 12);
16798     } else {
16799         BLOGD(sc, DBG_LOAD, "forcing read order to %d\n", sc->mrrs);
16800         r_order = sc->mrrs;
16801     }
16802
16803     ecore_init_pxp_arb(sc, r_order, w_order);
16804 }
16805
16806 static uint32_t
16807 bxe_get_pretend_reg(struct bxe_softc *sc)
16808 {
16809     uint32_t base = PXP2_REG_PGL_PRETEND_FUNC_F0;
16810     uint32_t stride = (PXP2_REG_PGL_PRETEND_FUNC_F1 - base);
16811     return (base + (SC_ABS_FUNC(sc)) * stride);
16812 }
16813
16814 /*
16815  * Called only on E1H or E2.
16816  * When pretending to be PF, the pretend value is the function number 0..7.
16817  * When pretending to be VF, the pretend val is the PF-num:VF-valid:ABS-VFID
16818  * combination.
16819  */
16820 static int
16821 bxe_pretend_func(struct bxe_softc *sc,
16822                  uint16_t         pretend_func_val)
16823 {
16824     uint32_t pretend_reg;
16825
16826     if (CHIP_IS_E1H(sc) && (pretend_func_val > E1H_FUNC_MAX)) {
16827         return (-1);
16828     }
16829
16830     /* get my own pretend register */
16831     pretend_reg = bxe_get_pretend_reg(sc);
16832     REG_WR(sc, pretend_reg, pretend_func_val);
16833     REG_RD(sc, pretend_reg);
16834     return (0);
16835 }
16836
16837 static void
16838 bxe_iov_init_dmae(struct bxe_softc *sc)
16839 {
16840     return;
16841 #if 0
16842     BLOGD(sc, DBG_LOAD, "SRIOV is %s\n", IS_SRIOV(sc) ? "ON" : "OFF");
16843
16844     if (!IS_SRIOV(sc)) {
16845         return;
16846     }
16847
16848     REG_WR(sc, DMAE_REG_BACKWARD_COMP_EN, 0);
16849 #endif
16850 }
16851
16852 #if 0
16853 static int
16854 bxe_iov_init_ilt(struct bxe_softc *sc,
16855                  uint16_t         line)
16856 {
16857     return (line);
16858 #if 0
16859     int i;
16860     struct ecore_ilt* ilt = sc->ilt;
16861
16862     if (!IS_SRIOV(sc)) {
16863         return (line);
16864     }
16865
16866     /* set vfs ilt lines */
16867     for (i = 0; i < BXE_VF_CIDS/ILT_PAGE_CIDS ; i++) {
16868         struct hw_dma *hw_cxt = SC_VF_CXT_PAGE(sc,i);
16869         ilt->lines[line+i].page = hw_cxt->addr;
16870         ilt->lines[line+i].page_mapping = hw_cxt->mapping;
16871         ilt->lines[line+i].size = hw_cxt->size; /* doesn't matter */
16872     }
16873     return (line+i);
16874 #endif
16875 }
16876 #endif
16877
16878 static void
16879 bxe_iov_init_dq(struct bxe_softc *sc)
16880 {
16881     return;
16882 #if 0
16883     if (!IS_SRIOV(sc)) {
16884         return;
16885     }
16886
16887     /* Set the DQ such that the CID reflect the abs_vfid */
16888     REG_WR(sc, DORQ_REG_VF_NORM_VF_BASE, 0);
16889     REG_WR(sc, DORQ_REG_MAX_RVFID_SIZE, ilog2(BNX2X_MAX_NUM_OF_VFS));
16890
16891     /*
16892      * Set VFs starting CID. If its > 0 the preceding CIDs are belong to
16893      * the PF L2 queues
16894      */
16895     REG_WR(sc, DORQ_REG_VF_NORM_CID_BASE, BNX2X_FIRST_VF_CID);
16896
16897     /* The VF window size is the log2 of the max number of CIDs per VF */
16898     REG_WR(sc, DORQ_REG_VF_NORM_CID_WND_SIZE, BNX2X_VF_CID_WND);
16899
16900     /*
16901      * The VF doorbell size  0 - *B, 4 - 128B. We set it here to match
16902      * the Pf doorbell size although the 2 are independent.
16903      */
16904     REG_WR(sc, DORQ_REG_VF_NORM_CID_OFST,
16905            BNX2X_DB_SHIFT - BNX2X_DB_MIN_SHIFT);
16906
16907     /*
16908      * No security checks for now -
16909      * configure single rule (out of 16) mask = 0x1, value = 0x0,
16910      * CID range 0 - 0x1ffff
16911      */
16912     REG_WR(sc, DORQ_REG_VF_TYPE_MASK_0, 1);
16913     REG_WR(sc, DORQ_REG_VF_TYPE_VALUE_0, 0);
16914     REG_WR(sc, DORQ_REG_VF_TYPE_MIN_MCID_0, 0);
16915     REG_WR(sc, DORQ_REG_VF_TYPE_MAX_MCID_0, 0x1ffff);
16916
16917     /* set the number of VF alllowed doorbells to the full DQ range */
16918     REG_WR(sc, DORQ_REG_VF_NORM_MAX_CID_COUNT, 0x20000);
16919
16920     /* set the VF doorbell threshold */
16921     REG_WR(sc, DORQ_REG_VF_USAGE_CT_LIMIT, 4);
16922 #endif
16923 }
16924
16925 /* send a NIG loopback debug packet */
16926 static void
16927 bxe_lb_pckt(struct bxe_softc *sc)
16928 {
16929     uint32_t wb_write[3];
16930
16931     /* Ethernet source and destination addresses */
16932     wb_write[0] = 0x55555555;
16933     wb_write[1] = 0x55555555;
16934     wb_write[2] = 0x20;     /* SOP */
16935     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16936
16937     /* NON-IP protocol */
16938     wb_write[0] = 0x09000000;
16939     wb_write[1] = 0x55555555;
16940     wb_write[2] = 0x10;     /* EOP, eop_bvalid = 0 */
16941     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16942 }
16943
16944 /*
16945  * Some of the internal memories are not directly readable from the driver.
16946  * To test them we send debug packets.
16947  */
16948 static int
16949 bxe_int_mem_test(struct bxe_softc *sc)
16950 {
16951     int factor;
16952     int count, i;
16953     uint32_t val = 0;
16954
16955     if (CHIP_REV_IS_FPGA(sc)) {
16956         factor = 120;
16957     } else if (CHIP_REV_IS_EMUL(sc)) {
16958         factor = 200;
16959     } else {
16960         factor = 1;
16961     }
16962
16963     /* disable inputs of parser neighbor blocks */
16964     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16965     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16966     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16967     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16968
16969     /*  write 0 to parser credits for CFC search request */
16970     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16971
16972     /* send Ethernet packet */
16973     bxe_lb_pckt(sc);
16974
16975     /* TODO do i reset NIG statistic? */
16976     /* Wait until NIG register shows 1 packet of size 0x10 */
16977     count = 1000 * factor;
16978     while (count) {
16979         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
16980         val = *BXE_SP(sc, wb_data[0]);
16981         if (val == 0x10) {
16982             break;
16983         }
16984
16985         DELAY(10000);
16986         count--;
16987     }
16988
16989     if (val != 0x10) {
16990         BLOGE(sc, "NIG timeout val=0x%x\n", val);
16991         return (-1);
16992     }
16993
16994     /* wait until PRS register shows 1 packet */
16995     count = (1000 * factor);
16996     while (count) {
16997         val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
16998         if (val == 1) {
16999             break;
17000         }
17001
17002         DELAY(10000);
17003         count--;
17004     }
17005
17006     if (val != 0x1) {
17007         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17008         return (-2);
17009     }
17010
17011     /* Reset and init BRB, PRS */
17012     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
17013     DELAY(50000);
17014     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
17015     DELAY(50000);
17016     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17017     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17018
17019     /* Disable inputs of parser neighbor blocks */
17020     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
17021     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
17022     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
17023     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
17024
17025     /* Write 0 to parser credits for CFC search request */
17026     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
17027
17028     /* send 10 Ethernet packets */
17029     for (i = 0; i < 10; i++) {
17030         bxe_lb_pckt(sc);
17031     }
17032
17033     /* Wait until NIG register shows 10+1 packets of size 11*0x10 = 0xb0 */
17034     count = (1000 * factor);
17035     while (count) {
17036         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17037         val = *BXE_SP(sc, wb_data[0]);
17038         if (val == 0xb0) {
17039             break;
17040         }
17041
17042         DELAY(10000);
17043         count--;
17044     }
17045
17046     if (val != 0xb0) {
17047         BLOGE(sc, "NIG timeout val=0x%x\n", val);
17048         return (-3);
17049     }
17050
17051     /* Wait until PRS register shows 2 packets */
17052     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17053     if (val != 2) {
17054         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17055     }
17056
17057     /* Write 1 to parser credits for CFC search request */
17058     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x1);
17059
17060     /* Wait until PRS register shows 3 packets */
17061     DELAY(10000 * factor);
17062
17063     /* Wait until NIG register shows 1 packet of size 0x10 */
17064     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17065     if (val != 3) {
17066         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17067     }
17068
17069     /* clear NIG EOP FIFO */
17070     for (i = 0; i < 11; i++) {
17071         REG_RD(sc, NIG_REG_INGRESS_EOP_LB_FIFO);
17072     }
17073
17074     val = REG_RD(sc, NIG_REG_INGRESS_EOP_LB_EMPTY);
17075     if (val != 1) {
17076         BLOGE(sc, "clear of NIG failed\n");
17077         return (-4);
17078     }
17079
17080     /* Reset and init BRB, PRS, NIG */
17081     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
17082     DELAY(50000);
17083     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
17084     DELAY(50000);
17085     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17086     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17087     if (!CNIC_SUPPORT(sc)) {
17088         /* set NIC mode */
17089         REG_WR(sc, PRS_REG_NIC_MODE, 1);
17090     }
17091
17092     /* Enable inputs of parser neighbor blocks */
17093     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x7fffffff);
17094     REG_WR(sc, TCM_REG_PRS_IFEN, 0x1);
17095     REG_WR(sc, CFC_REG_DEBUG0, 0x0);
17096     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x1);
17097
17098     return (0);
17099 }
17100
17101 static void
17102 bxe_setup_fan_failure_detection(struct bxe_softc *sc)
17103 {
17104     int is_required;
17105     uint32_t val;
17106     int port;
17107
17108     is_required = 0;
17109     val = (SHMEM_RD(sc, dev_info.shared_hw_config.config2) &
17110            SHARED_HW_CFG_FAN_FAILURE_MASK);
17111
17112     if (val == SHARED_HW_CFG_FAN_FAILURE_ENABLED) {
17113         is_required = 1;
17114     }
17115     /*
17116      * The fan failure mechanism is usually related to the PHY type since
17117      * the power consumption of the board is affected by the PHY. Currently,
17118      * fan is required for most designs with SFX7101, BCM8727 and BCM8481.
17119      */
17120     else if (val == SHARED_HW_CFG_FAN_FAILURE_PHY_TYPE) {
17121         for (port = PORT_0; port < PORT_MAX; port++) {
17122             is_required |= elink_fan_failure_det_req(sc,
17123                                                      sc->devinfo.shmem_base,
17124                                                      sc->devinfo.shmem2_base,
17125                                                      port);
17126         }
17127     }
17128
17129     BLOGD(sc, DBG_LOAD, "fan detection setting: %d\n", is_required);
17130
17131     if (is_required == 0) {
17132         return;
17133     }
17134
17135     /* Fan failure is indicated by SPIO 5 */
17136     bxe_set_spio(sc, MISC_SPIO_SPIO5, MISC_SPIO_INPUT_HI_Z);
17137
17138     /* set to active low mode */
17139     val = REG_RD(sc, MISC_REG_SPIO_INT);
17140     val |= (MISC_SPIO_SPIO5 << MISC_SPIO_INT_OLD_SET_POS);
17141     REG_WR(sc, MISC_REG_SPIO_INT, val);
17142
17143     /* enable interrupt to signal the IGU */
17144     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17145     val |= MISC_SPIO_SPIO5;
17146     REG_WR(sc, MISC_REG_SPIO_EVENT_EN, val);
17147 }
17148
17149 static void
17150 bxe_enable_blocks_attention(struct bxe_softc *sc)
17151 {
17152     uint32_t val;
17153
17154     REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17155     if (!CHIP_IS_E1x(sc)) {
17156         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0x40);
17157     } else {
17158         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0);
17159     }
17160     REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17161     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17162     /*
17163      * mask read length error interrupts in brb for parser
17164      * (parsing unit and 'checksum and crc' unit)
17165      * these errors are legal (PU reads fixed length and CAC can cause
17166      * read length error on truncated packets)
17167      */
17168     REG_WR(sc, BRB1_REG_BRB1_INT_MASK, 0xFC00);
17169     REG_WR(sc, QM_REG_QM_INT_MASK, 0);
17170     REG_WR(sc, TM_REG_TM_INT_MASK, 0);
17171     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_0, 0);
17172     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_1, 0);
17173     REG_WR(sc, XCM_REG_XCM_INT_MASK, 0);
17174 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_0, 0); */
17175 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_1, 0); */
17176     REG_WR(sc, USDM_REG_USDM_INT_MASK_0, 0);
17177     REG_WR(sc, USDM_REG_USDM_INT_MASK_1, 0);
17178     REG_WR(sc, UCM_REG_UCM_INT_MASK, 0);
17179 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_0, 0); */
17180 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_1, 0); */
17181     REG_WR(sc, GRCBASE_UPB + PB_REG_PB_INT_MASK, 0);
17182     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_0, 0);
17183     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_1, 0);
17184     REG_WR(sc, CCM_REG_CCM_INT_MASK, 0);
17185 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_0, 0); */
17186 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_1, 0); */
17187
17188     val = (PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_AFT |
17189            PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_OF |
17190            PXP2_PXP2_INT_MASK_0_REG_PGL_PCIE_ATTN);
17191     if (!CHIP_IS_E1x(sc)) {
17192         val |= (PXP2_PXP2_INT_MASK_0_REG_PGL_READ_BLOCKED |
17193                 PXP2_PXP2_INT_MASK_0_REG_PGL_WRITE_BLOCKED);
17194     }
17195     REG_WR(sc, PXP2_REG_PXP2_INT_MASK_0, val);
17196
17197     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_0, 0);
17198     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_1, 0);
17199     REG_WR(sc, TCM_REG_TCM_INT_MASK, 0);
17200 /*      REG_WR(sc, TSEM_REG_TSEM_INT_MASK_0, 0); */
17201
17202     if (!CHIP_IS_E1x(sc)) {
17203         /* enable VFC attentions: bits 11 and 12, bits 31:13 reserved */
17204         REG_WR(sc, TSEM_REG_TSEM_INT_MASK_1, 0x07ff);
17205     }
17206
17207     REG_WR(sc, CDU_REG_CDU_INT_MASK, 0);
17208     REG_WR(sc, DMAE_REG_DMAE_INT_MASK, 0);
17209 /*      REG_WR(sc, MISC_REG_MISC_INT_MASK, 0); */
17210     REG_WR(sc, PBF_REG_PBF_INT_MASK, 0x18);     /* bit 3,4 masked */
17211 }
17212
17213 /**
17214  * bxe_init_hw_common - initialize the HW at the COMMON phase.
17215  *
17216  * @sc:     driver handle
17217  */
17218 static int
17219 bxe_init_hw_common(struct bxe_softc *sc)
17220 {
17221     uint8_t abs_func_id;
17222     uint32_t val;
17223
17224     BLOGD(sc, DBG_LOAD, "starting common init for func %d\n",
17225           SC_ABS_FUNC(sc));
17226
17227     /*
17228      * take the RESET lock to protect undi_unload flow from accessing
17229      * registers while we are resetting the chip
17230      */
17231     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17232
17233     bxe_reset_common(sc);
17234
17235     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET), 0xffffffff);
17236
17237     val = 0xfffc;
17238     if (CHIP_IS_E3(sc)) {
17239         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
17240         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
17241     }
17242
17243     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET), val);
17244
17245     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17246
17247     ecore_init_block(sc, BLOCK_MISC, PHASE_COMMON);
17248     BLOGD(sc, DBG_LOAD, "after misc block init\n");
17249
17250     if (!CHIP_IS_E1x(sc)) {
17251         /*
17252          * 4-port mode or 2-port mode we need to turn off master-enable for
17253          * everyone. After that we turn it back on for self. So, we disregard
17254          * multi-function, and always disable all functions on the given path,
17255          * this means 0,2,4,6 for path 0 and 1,3,5,7 for path 1
17256          */
17257         for (abs_func_id = SC_PATH(sc);
17258              abs_func_id < (E2_FUNC_MAX * 2);
17259              abs_func_id += 2) {
17260             if (abs_func_id == SC_ABS_FUNC(sc)) {
17261                 REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17262                 continue;
17263             }
17264
17265             bxe_pretend_func(sc, abs_func_id);
17266
17267             /* clear pf enable */
17268             bxe_pf_disable(sc);
17269
17270             bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17271         }
17272     }
17273
17274     BLOGD(sc, DBG_LOAD, "after pf disable\n");
17275
17276     ecore_init_block(sc, BLOCK_PXP, PHASE_COMMON);
17277
17278     if (CHIP_IS_E1(sc)) {
17279         /*
17280          * enable HW interrupt from PXP on USDM overflow
17281          * bit 16 on INT_MASK_0
17282          */
17283         REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17284     }
17285
17286     ecore_init_block(sc, BLOCK_PXP2, PHASE_COMMON);
17287     bxe_init_pxp(sc);
17288
17289 #ifdef __BIG_ENDIAN
17290     REG_WR(sc, PXP2_REG_RQ_QM_ENDIAN_M, 1);
17291     REG_WR(sc, PXP2_REG_RQ_TM_ENDIAN_M, 1);
17292     REG_WR(sc, PXP2_REG_RQ_SRC_ENDIAN_M, 1);
17293     REG_WR(sc, PXP2_REG_RQ_CDU_ENDIAN_M, 1);
17294     REG_WR(sc, PXP2_REG_RQ_DBG_ENDIAN_M, 1);
17295     /* make sure this value is 0 */
17296     REG_WR(sc, PXP2_REG_RQ_HC_ENDIAN_M, 0);
17297
17298     //REG_WR(sc, PXP2_REG_RD_PBF_SWAP_MODE, 1);
17299     REG_WR(sc, PXP2_REG_RD_QM_SWAP_MODE, 1);
17300     REG_WR(sc, PXP2_REG_RD_TM_SWAP_MODE, 1);
17301     REG_WR(sc, PXP2_REG_RD_SRC_SWAP_MODE, 1);
17302     REG_WR(sc, PXP2_REG_RD_CDURD_SWAP_MODE, 1);
17303 #endif
17304
17305     ecore_ilt_init_page_size(sc, INITOP_SET);
17306
17307     if (CHIP_REV_IS_FPGA(sc) && CHIP_IS_E1H(sc)) {
17308         REG_WR(sc, PXP2_REG_PGL_TAGS_LIMIT, 0x1);
17309     }
17310
17311     /* let the HW do it's magic... */
17312     DELAY(100000);
17313
17314     /* finish PXP init */
17315     val = REG_RD(sc, PXP2_REG_RQ_CFG_DONE);
17316     if (val != 1) {
17317         BLOGE(sc, "PXP2 CFG failed\n");
17318         return (-1);
17319     }
17320     val = REG_RD(sc, PXP2_REG_RD_INIT_DONE);
17321     if (val != 1) {
17322         BLOGE(sc, "PXP2 RD_INIT failed\n");
17323         return (-1);
17324     }
17325
17326     BLOGD(sc, DBG_LOAD, "after pxp init\n");
17327
17328     /*
17329      * Timer bug workaround for E2 only. We need to set the entire ILT to have
17330      * entries with value "0" and valid bit on. This needs to be done by the
17331      * first PF that is loaded in a path (i.e. common phase)
17332      */
17333     if (!CHIP_IS_E1x(sc)) {
17334 /*
17335  * In E2 there is a bug in the timers block that can cause function 6 / 7
17336  * (i.e. vnic3) to start even if it is marked as "scan-off".
17337  * This occurs when a different function (func2,3) is being marked
17338  * as "scan-off". Real-life scenario for example: if a driver is being
17339  * load-unloaded while func6,7 are down. This will cause the timer to access
17340  * the ilt, translate to a logical address and send a request to read/write.
17341  * Since the ilt for the function that is down is not valid, this will cause
17342  * a translation error which is unrecoverable.
17343  * The Workaround is intended to make sure that when this happens nothing
17344  * fatal will occur. The workaround:
17345  *  1.  First PF driver which loads on a path will:
17346  *      a.  After taking the chip out of reset, by using pretend,
17347  *          it will write "0" to the following registers of
17348  *          the other vnics.
17349  *          REG_WR(pdev, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
17350  *          REG_WR(pdev, CFC_REG_WEAK_ENABLE_PF,0);
17351  *          REG_WR(pdev, CFC_REG_STRONG_ENABLE_PF,0);
17352  *          And for itself it will write '1' to
17353  *          PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER to enable
17354  *          dmae-operations (writing to pram for example.)
17355  *          note: can be done for only function 6,7 but cleaner this
17356  *            way.
17357  *      b.  Write zero+valid to the entire ILT.
17358  *      c.  Init the first_timers_ilt_entry, last_timers_ilt_entry of
17359  *          VNIC3 (of that port). The range allocated will be the
17360  *          entire ILT. This is needed to prevent  ILT range error.
17361  *  2.  Any PF driver load flow:
17362  *      a.  ILT update with the physical addresses of the allocated
17363  *          logical pages.
17364  *      b.  Wait 20msec. - note that this timeout is needed to make
17365  *          sure there are no requests in one of the PXP internal
17366  *          queues with "old" ILT addresses.
17367  *      c.  PF enable in the PGLC.
17368  *      d.  Clear the was_error of the PF in the PGLC. (could have
17369  *          occurred while driver was down)
17370  *      e.  PF enable in the CFC (WEAK + STRONG)
17371  *      f.  Timers scan enable
17372  *  3.  PF driver unload flow:
17373  *      a.  Clear the Timers scan_en.
17374  *      b.  Polling for scan_on=0 for that PF.
17375  *      c.  Clear the PF enable bit in the PXP.
17376  *      d.  Clear the PF enable in the CFC (WEAK + STRONG)
17377  *      e.  Write zero+valid to all ILT entries (The valid bit must
17378  *          stay set)
17379  *      f.  If this is VNIC 3 of a port then also init
17380  *          first_timers_ilt_entry to zero and last_timers_ilt_entry
17381  *          to the last enrty in the ILT.
17382  *
17383  *      Notes:
17384  *      Currently the PF error in the PGLC is non recoverable.
17385  *      In the future the there will be a recovery routine for this error.
17386  *      Currently attention is masked.
17387  *      Having an MCP lock on the load/unload process does not guarantee that
17388  *      there is no Timer disable during Func6/7 enable. This is because the
17389  *      Timers scan is currently being cleared by the MCP on FLR.
17390  *      Step 2.d can be done only for PF6/7 and the driver can also check if
17391  *      there is error before clearing it. But the flow above is simpler and
17392  *      more general.
17393  *      All ILT entries are written by zero+valid and not just PF6/7
17394  *      ILT entries since in the future the ILT entries allocation for
17395  *      PF-s might be dynamic.
17396  */
17397         struct ilt_client_info ilt_cli;
17398         struct ecore_ilt ilt;
17399
17400         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
17401         memset(&ilt, 0, sizeof(struct ecore_ilt));
17402
17403         /* initialize dummy TM client */
17404         ilt_cli.start      = 0;
17405         ilt_cli.end        = ILT_NUM_PAGE_ENTRIES - 1;
17406         ilt_cli.client_num = ILT_CLIENT_TM;
17407
17408         /*
17409          * Step 1: set zeroes to all ilt page entries with valid bit on
17410          * Step 2: set the timers first/last ilt entry to point
17411          * to the entire range to prevent ILT range error for 3rd/4th
17412          * vnic (this code assumes existence of the vnic)
17413          *
17414          * both steps performed by call to ecore_ilt_client_init_op()
17415          * with dummy TM client
17416          *
17417          * we must use pretend since PXP2_REG_RQ_##blk##_FIRST_ILT
17418          * and his brother are split registers
17419          */
17420
17421         bxe_pretend_func(sc, (SC_PATH(sc) + 6));
17422         ecore_ilt_client_init_op_ilt(sc, &ilt, &ilt_cli, INITOP_CLEAR);
17423         bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17424
17425         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN, BXE_PXP_DRAM_ALIGN);
17426         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_RD, BXE_PXP_DRAM_ALIGN);
17427         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_SEL, 1);
17428     }
17429
17430     REG_WR(sc, PXP2_REG_RQ_DISABLE_INPUTS, 0);
17431     REG_WR(sc, PXP2_REG_RD_DISABLE_INPUTS, 0);
17432
17433     if (!CHIP_IS_E1x(sc)) {
17434         int factor = CHIP_REV_IS_EMUL(sc) ? 1000 :
17435                      (CHIP_REV_IS_FPGA(sc) ? 400 : 0);
17436
17437         ecore_init_block(sc, BLOCK_PGLUE_B, PHASE_COMMON);
17438         ecore_init_block(sc, BLOCK_ATC, PHASE_COMMON);
17439
17440         /* let the HW do it's magic... */
17441         do {
17442             DELAY(200000);
17443             val = REG_RD(sc, ATC_REG_ATC_INIT_DONE);
17444         } while (factor-- && (val != 1));
17445
17446         if (val != 1) {
17447             BLOGE(sc, "ATC_INIT failed\n");
17448             return (-1);
17449         }
17450     }
17451
17452     BLOGD(sc, DBG_LOAD, "after pglue and atc init\n");
17453
17454     ecore_init_block(sc, BLOCK_DMAE, PHASE_COMMON);
17455
17456     bxe_iov_init_dmae(sc);
17457
17458     /* clean the DMAE memory */
17459     sc->dmae_ready = 1;
17460     ecore_init_fill(sc, TSEM_REG_PRAM, 0, 8, 1);
17461
17462     ecore_init_block(sc, BLOCK_TCM, PHASE_COMMON);
17463
17464     ecore_init_block(sc, BLOCK_UCM, PHASE_COMMON);
17465
17466     ecore_init_block(sc, BLOCK_CCM, PHASE_COMMON);
17467
17468     ecore_init_block(sc, BLOCK_XCM, PHASE_COMMON);
17469
17470     bxe_read_dmae(sc, XSEM_REG_PASSIVE_BUFFER, 3);
17471     bxe_read_dmae(sc, CSEM_REG_PASSIVE_BUFFER, 3);
17472     bxe_read_dmae(sc, TSEM_REG_PASSIVE_BUFFER, 3);
17473     bxe_read_dmae(sc, USEM_REG_PASSIVE_BUFFER, 3);
17474
17475     ecore_init_block(sc, BLOCK_QM, PHASE_COMMON);
17476
17477     /* QM queues pointers table */
17478     ecore_qm_init_ptr_table(sc, sc->qm_cid_count, INITOP_SET);
17479
17480     /* soft reset pulse */
17481     REG_WR(sc, QM_REG_SOFT_RESET, 1);
17482     REG_WR(sc, QM_REG_SOFT_RESET, 0);
17483
17484     if (CNIC_SUPPORT(sc))
17485         ecore_init_block(sc, BLOCK_TM, PHASE_COMMON);
17486
17487     ecore_init_block(sc, BLOCK_DORQ, PHASE_COMMON);
17488     REG_WR(sc, DORQ_REG_DPM_CID_OFST, BXE_DB_SHIFT);
17489     if (!CHIP_REV_IS_SLOW(sc)) {
17490         /* enable hw interrupt from doorbell Q */
17491         REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17492     }
17493
17494     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17495
17496     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17497     REG_WR(sc, PRS_REG_A_PRSU_20, 0xf);
17498
17499     if (!CHIP_IS_E1(sc)) {
17500         REG_WR(sc, PRS_REG_E1HOV_MODE, sc->devinfo.mf_info.path_has_ovlan);
17501     }
17502
17503     if (!CHIP_IS_E1x(sc) && !CHIP_IS_E3B0(sc)) {
17504         if (IS_MF_AFEX(sc)) {
17505             /*
17506              * configure that AFEX and VLAN headers must be
17507              * received in AFEX mode
17508              */
17509             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC, 0xE);
17510             REG_WR(sc, PRS_REG_MUST_HAVE_HDRS, 0xA);
17511             REG_WR(sc, PRS_REG_HDRS_AFTER_TAG_0, 0x6);
17512             REG_WR(sc, PRS_REG_TAG_ETHERTYPE_0, 0x8926);
17513             REG_WR(sc, PRS_REG_TAG_LEN_0, 0x4);
17514         } else {
17515             /*
17516              * Bit-map indicating which L2 hdrs may appear
17517              * after the basic Ethernet header
17518              */
17519             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC,
17520                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17521         }
17522     }
17523
17524     ecore_init_block(sc, BLOCK_TSDM, PHASE_COMMON);
17525     ecore_init_block(sc, BLOCK_CSDM, PHASE_COMMON);
17526     ecore_init_block(sc, BLOCK_USDM, PHASE_COMMON);
17527     ecore_init_block(sc, BLOCK_XSDM, PHASE_COMMON);
17528
17529     if (!CHIP_IS_E1x(sc)) {
17530         /* reset VFC memories */
17531         REG_WR(sc, TSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17532                VFC_MEMORIES_RST_REG_CAM_RST |
17533                VFC_MEMORIES_RST_REG_RAM_RST);
17534         REG_WR(sc, XSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17535                VFC_MEMORIES_RST_REG_CAM_RST |
17536                VFC_MEMORIES_RST_REG_RAM_RST);
17537
17538         DELAY(20000);
17539     }
17540
17541     ecore_init_block(sc, BLOCK_TSEM, PHASE_COMMON);
17542     ecore_init_block(sc, BLOCK_USEM, PHASE_COMMON);
17543     ecore_init_block(sc, BLOCK_CSEM, PHASE_COMMON);
17544     ecore_init_block(sc, BLOCK_XSEM, PHASE_COMMON);
17545
17546     /* sync semi rtc */
17547     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
17548            0x80000000);
17549     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET,
17550            0x80000000);
17551
17552     ecore_init_block(sc, BLOCK_UPB, PHASE_COMMON);
17553     ecore_init_block(sc, BLOCK_XPB, PHASE_COMMON);
17554     ecore_init_block(sc, BLOCK_PBF, PHASE_COMMON);
17555
17556     if (!CHIP_IS_E1x(sc)) {
17557         if (IS_MF_AFEX(sc)) {
17558             /*
17559              * configure that AFEX and VLAN headers must be
17560              * sent in AFEX mode
17561              */
17562             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC, 0xE);
17563             REG_WR(sc, PBF_REG_MUST_HAVE_HDRS, 0xA);
17564             REG_WR(sc, PBF_REG_HDRS_AFTER_TAG_0, 0x6);
17565             REG_WR(sc, PBF_REG_TAG_ETHERTYPE_0, 0x8926);
17566             REG_WR(sc, PBF_REG_TAG_LEN_0, 0x4);
17567         } else {
17568             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC,
17569                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17570         }
17571     }
17572
17573     REG_WR(sc, SRC_REG_SOFT_RST, 1);
17574
17575     ecore_init_block(sc, BLOCK_SRC, PHASE_COMMON);
17576
17577     if (CNIC_SUPPORT(sc)) {
17578         REG_WR(sc, SRC_REG_KEYSEARCH_0, 0x63285672);
17579         REG_WR(sc, SRC_REG_KEYSEARCH_1, 0x24b8f2cc);
17580         REG_WR(sc, SRC_REG_KEYSEARCH_2, 0x223aef9b);
17581         REG_WR(sc, SRC_REG_KEYSEARCH_3, 0x26001e3a);
17582         REG_WR(sc, SRC_REG_KEYSEARCH_4, 0x7ae91116);
17583         REG_WR(sc, SRC_REG_KEYSEARCH_5, 0x5ce5230b);
17584         REG_WR(sc, SRC_REG_KEYSEARCH_6, 0x298d8adf);
17585         REG_WR(sc, SRC_REG_KEYSEARCH_7, 0x6eb0ff09);
17586         REG_WR(sc, SRC_REG_KEYSEARCH_8, 0x1830f82f);
17587         REG_WR(sc, SRC_REG_KEYSEARCH_9, 0x01e46be7);
17588     }
17589     REG_WR(sc, SRC_REG_SOFT_RST, 0);
17590
17591     if (sizeof(union cdu_context) != 1024) {
17592         /* we currently assume that a context is 1024 bytes */
17593         BLOGE(sc, "please adjust the size of cdu_context(%ld)\n",
17594               (long)sizeof(union cdu_context));
17595     }
17596
17597     ecore_init_block(sc, BLOCK_CDU, PHASE_COMMON);
17598     val = (4 << 24) + (0 << 12) + 1024;
17599     REG_WR(sc, CDU_REG_CDU_GLOBAL_PARAMS, val);
17600
17601     ecore_init_block(sc, BLOCK_CFC, PHASE_COMMON);
17602
17603     REG_WR(sc, CFC_REG_INIT_REG, 0x7FF);
17604     /* enable context validation interrupt from CFC */
17605     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17606
17607     /* set the thresholds to prevent CFC/CDU race */
17608     REG_WR(sc, CFC_REG_DEBUG0, 0x20020000);
17609     ecore_init_block(sc, BLOCK_HC, PHASE_COMMON);
17610
17611     if (!CHIP_IS_E1x(sc) && BXE_NOMCP(sc)) {
17612         REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x36);
17613     }
17614
17615     ecore_init_block(sc, BLOCK_IGU, PHASE_COMMON);
17616     ecore_init_block(sc, BLOCK_MISC_AEU, PHASE_COMMON);
17617
17618     /* Reset PCIE errors for debug */
17619     REG_WR(sc, 0x2814, 0xffffffff);
17620     REG_WR(sc, 0x3820, 0xffffffff);
17621
17622     if (!CHIP_IS_E1x(sc)) {
17623         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_CONTROL_5,
17624                (PXPCS_TL_CONTROL_5_ERR_UNSPPORT1 |
17625                 PXPCS_TL_CONTROL_5_ERR_UNSPPORT));
17626         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC345_STAT,
17627                (PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT4 |
17628                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT3 |
17629                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT2));
17630         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC678_STAT,
17631                (PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT7 |
17632                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT6 |
17633                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT5));
17634     }
17635
17636     ecore_init_block(sc, BLOCK_NIG, PHASE_COMMON);
17637
17638     if (!CHIP_IS_E1(sc)) {
17639         /* in E3 this done in per-port section */
17640         if (!CHIP_IS_E3(sc))
17641             REG_WR(sc, NIG_REG_LLH_MF_MODE, IS_MF(sc));
17642     }
17643
17644     if (CHIP_IS_E1H(sc)) {
17645         /* not applicable for E2 (and above ...) */
17646         REG_WR(sc, NIG_REG_LLH_E1HOV_MODE, IS_MF_SD(sc));
17647     }
17648
17649     if (CHIP_REV_IS_SLOW(sc)) {
17650         DELAY(200000);
17651     }
17652
17653     /* finish CFC init */
17654     val = reg_poll(sc, CFC_REG_LL_INIT_DONE, 1, 100, 10);
17655     if (val != 1) {
17656         BLOGE(sc, "CFC LL_INIT failed\n");
17657         return (-1);
17658     }
17659     val = reg_poll(sc, CFC_REG_AC_INIT_DONE, 1, 100, 10);
17660     if (val != 1) {
17661         BLOGE(sc, "CFC AC_INIT failed\n");
17662         return (-1);
17663     }
17664     val = reg_poll(sc, CFC_REG_CAM_INIT_DONE, 1, 100, 10);
17665     if (val != 1) {
17666         BLOGE(sc, "CFC CAM_INIT failed\n");
17667         return (-1);
17668     }
17669     REG_WR(sc, CFC_REG_DEBUG0, 0);
17670
17671     if (CHIP_IS_E1(sc)) {
17672         /* read NIG statistic to see if this is our first up since powerup */
17673         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17674         val = *BXE_SP(sc, wb_data[0]);
17675
17676         /* do internal memory self test */
17677         if ((val == 0) && bxe_int_mem_test(sc)) {
17678             BLOGE(sc, "internal mem self test failed\n");
17679             return (-1);
17680         }
17681     }
17682
17683     bxe_setup_fan_failure_detection(sc);
17684
17685     /* clear PXP2 attentions */
17686     REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
17687
17688     bxe_enable_blocks_attention(sc);
17689
17690     if (!CHIP_REV_IS_SLOW(sc)) {
17691         ecore_enable_blocks_parity(sc);
17692     }
17693
17694     if (!BXE_NOMCP(sc)) {
17695         if (CHIP_IS_E1x(sc)) {
17696             bxe_common_init_phy(sc);
17697         }
17698     }
17699
17700     return (0);
17701 }
17702
17703 /**
17704  * bxe_init_hw_common_chip - init HW at the COMMON_CHIP phase.
17705  *
17706  * @sc:     driver handle
17707  */
17708 static int
17709 bxe_init_hw_common_chip(struct bxe_softc *sc)
17710 {
17711     int rc = bxe_init_hw_common(sc);
17712
17713     if (rc) {
17714         return (rc);
17715     }
17716
17717     /* In E2 2-PORT mode, same ext phy is used for the two paths */
17718     if (!BXE_NOMCP(sc)) {
17719         bxe_common_init_phy(sc);
17720     }
17721
17722     return (0);
17723 }
17724
17725 static int
17726 bxe_init_hw_port(struct bxe_softc *sc)
17727 {
17728     int port = SC_PORT(sc);
17729     int init_phase = port ? PHASE_PORT1 : PHASE_PORT0;
17730     uint32_t low, high;
17731     uint32_t val;
17732
17733     BLOGD(sc, DBG_LOAD, "starting port init for port %d\n", port);
17734
17735     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
17736
17737     ecore_init_block(sc, BLOCK_MISC, init_phase);
17738     ecore_init_block(sc, BLOCK_PXP, init_phase);
17739     ecore_init_block(sc, BLOCK_PXP2, init_phase);
17740
17741     /*
17742      * Timers bug workaround: disables the pf_master bit in pglue at
17743      * common phase, we need to enable it here before any dmae access are
17744      * attempted. Therefore we manually added the enable-master to the
17745      * port phase (it also happens in the function phase)
17746      */
17747     if (!CHIP_IS_E1x(sc)) {
17748         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17749     }
17750
17751     ecore_init_block(sc, BLOCK_ATC, init_phase);
17752     ecore_init_block(sc, BLOCK_DMAE, init_phase);
17753     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
17754     ecore_init_block(sc, BLOCK_QM, init_phase);
17755
17756     ecore_init_block(sc, BLOCK_TCM, init_phase);
17757     ecore_init_block(sc, BLOCK_UCM, init_phase);
17758     ecore_init_block(sc, BLOCK_CCM, init_phase);
17759     ecore_init_block(sc, BLOCK_XCM, init_phase);
17760
17761     /* QM cid (connection) count */
17762     ecore_qm_init_cid_count(sc, sc->qm_cid_count, INITOP_SET);
17763
17764     if (CNIC_SUPPORT(sc)) {
17765         ecore_init_block(sc, BLOCK_TM, init_phase);
17766         REG_WR(sc, TM_REG_LIN0_SCAN_TIME + port*4, 20);
17767         REG_WR(sc, TM_REG_LIN0_MAX_ACTIVE_CID + port*4, 31);
17768     }
17769
17770     ecore_init_block(sc, BLOCK_DORQ, init_phase);
17771
17772     ecore_init_block(sc, BLOCK_BRB1, init_phase);
17773
17774     if (CHIP_IS_E1(sc) || CHIP_IS_E1H(sc)) {
17775         if (IS_MF(sc)) {
17776             low = (BXE_ONE_PORT(sc) ? 160 : 246);
17777         } else if (sc->mtu > 4096) {
17778             if (BXE_ONE_PORT(sc)) {
17779                 low = 160;
17780             } else {
17781                 val = sc->mtu;
17782                 /* (24*1024 + val*4)/256 */
17783                 low = (96 + (val / 64) + ((val % 64) ? 1 : 0));
17784             }
17785         } else {
17786             low = (BXE_ONE_PORT(sc) ? 80 : 160);
17787         }
17788         high = (low + 56); /* 14*1024/256 */
17789         REG_WR(sc, BRB1_REG_PAUSE_LOW_THRESHOLD_0 + port*4, low);
17790         REG_WR(sc, BRB1_REG_PAUSE_HIGH_THRESHOLD_0 + port*4, high);
17791     }
17792
17793     if (CHIP_IS_MODE_4_PORT(sc)) {
17794         REG_WR(sc, SC_PORT(sc) ?
17795                BRB1_REG_MAC_GUARANTIED_1 :
17796                BRB1_REG_MAC_GUARANTIED_0, 40);
17797     }
17798
17799     ecore_init_block(sc, BLOCK_PRS, init_phase);
17800     if (CHIP_IS_E3B0(sc)) {
17801         if (IS_MF_AFEX(sc)) {
17802             /* configure headers for AFEX mode */
17803             REG_WR(sc, SC_PORT(sc) ?
17804                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17805                    PRS_REG_HDRS_AFTER_BASIC_PORT_0, 0xE);
17806             REG_WR(sc, SC_PORT(sc) ?
17807                    PRS_REG_HDRS_AFTER_TAG_0_PORT_1 :
17808                    PRS_REG_HDRS_AFTER_TAG_0_PORT_0, 0x6);
17809             REG_WR(sc, SC_PORT(sc) ?
17810                    PRS_REG_MUST_HAVE_HDRS_PORT_1 :
17811                    PRS_REG_MUST_HAVE_HDRS_PORT_0, 0xA);
17812         } else {
17813             /* Ovlan exists only if we are in multi-function +
17814              * switch-dependent mode, in switch-independent there
17815              * is no ovlan headers
17816              */
17817             REG_WR(sc, SC_PORT(sc) ?
17818                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17819                    PRS_REG_HDRS_AFTER_BASIC_PORT_0,
17820                    (sc->devinfo.mf_info.path_has_ovlan ? 7 : 6));
17821         }
17822     }
17823
17824     ecore_init_block(sc, BLOCK_TSDM, init_phase);
17825     ecore_init_block(sc, BLOCK_CSDM, init_phase);
17826     ecore_init_block(sc, BLOCK_USDM, init_phase);
17827     ecore_init_block(sc, BLOCK_XSDM, init_phase);
17828
17829     ecore_init_block(sc, BLOCK_TSEM, init_phase);
17830     ecore_init_block(sc, BLOCK_USEM, init_phase);
17831     ecore_init_block(sc, BLOCK_CSEM, init_phase);
17832     ecore_init_block(sc, BLOCK_XSEM, init_phase);
17833
17834     ecore_init_block(sc, BLOCK_UPB, init_phase);
17835     ecore_init_block(sc, BLOCK_XPB, init_phase);
17836
17837     ecore_init_block(sc, BLOCK_PBF, init_phase);
17838
17839     if (CHIP_IS_E1x(sc)) {
17840         /* configure PBF to work without PAUSE mtu 9000 */
17841         REG_WR(sc, PBF_REG_P0_PAUSE_ENABLE + port*4, 0);
17842
17843         /* update threshold */
17844         REG_WR(sc, PBF_REG_P0_ARB_THRSH + port*4, (9040/16));
17845         /* update init credit */
17846         REG_WR(sc, PBF_REG_P0_INIT_CRD + port*4, (9040/16) + 553 - 22);
17847
17848         /* probe changes */
17849         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 1);
17850         DELAY(50);
17851         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 0);
17852     }
17853
17854     if (CNIC_SUPPORT(sc)) {
17855         ecore_init_block(sc, BLOCK_SRC, init_phase);
17856     }
17857
17858     ecore_init_block(sc, BLOCK_CDU, init_phase);
17859     ecore_init_block(sc, BLOCK_CFC, init_phase);
17860
17861     if (CHIP_IS_E1(sc)) {
17862         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
17863         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
17864     }
17865     ecore_init_block(sc, BLOCK_HC, init_phase);
17866
17867     ecore_init_block(sc, BLOCK_IGU, init_phase);
17868
17869     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
17870     /* init aeu_mask_attn_func_0/1:
17871      *  - SF mode: bits 3-7 are masked. only bits 0-2 are in use
17872      *  - MF mode: bit 3 is masked. bits 0-2 are in use as in SF
17873      *             bits 4-7 are used for "per vn group attention" */
17874     val = IS_MF(sc) ? 0xF7 : 0x7;
17875     /* Enable DCBX attention for all but E1 */
17876     val |= CHIP_IS_E1(sc) ? 0 : 0x10;
17877     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, val);
17878
17879     ecore_init_block(sc, BLOCK_NIG, init_phase);
17880
17881     if (!CHIP_IS_E1x(sc)) {
17882         /* Bit-map indicating which L2 hdrs may appear after the
17883          * basic Ethernet header
17884          */
17885         if (IS_MF_AFEX(sc)) {
17886             REG_WR(sc, SC_PORT(sc) ?
17887                    NIG_REG_P1_HDRS_AFTER_BASIC :
17888                    NIG_REG_P0_HDRS_AFTER_BASIC, 0xE);
17889         } else {
17890             REG_WR(sc, SC_PORT(sc) ?
17891                    NIG_REG_P1_HDRS_AFTER_BASIC :
17892                    NIG_REG_P0_HDRS_AFTER_BASIC,
17893                    IS_MF_SD(sc) ? 7 : 6);
17894         }
17895
17896         if (CHIP_IS_E3(sc)) {
17897             REG_WR(sc, SC_PORT(sc) ?
17898                    NIG_REG_LLH1_MF_MODE :
17899                    NIG_REG_LLH_MF_MODE, IS_MF(sc));
17900         }
17901     }
17902     if (!CHIP_IS_E3(sc)) {
17903         REG_WR(sc, NIG_REG_XGXS_SERDES0_MODE_SEL + port*4, 1);
17904     }
17905
17906     if (!CHIP_IS_E1(sc)) {
17907         /* 0x2 disable mf_ov, 0x1 enable */
17908         REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK_MF + port*4,
17909                (IS_MF_SD(sc) ? 0x1 : 0x2));
17910
17911         if (!CHIP_IS_E1x(sc)) {
17912             val = 0;
17913             switch (sc->devinfo.mf_info.mf_mode) {
17914             case MULTI_FUNCTION_SD:
17915                 val = 1;
17916                 break;
17917             case MULTI_FUNCTION_SI:
17918             case MULTI_FUNCTION_AFEX:
17919                 val = 2;
17920                 break;
17921             }
17922
17923             REG_WR(sc, (SC_PORT(sc) ? NIG_REG_LLH1_CLS_TYPE :
17924                         NIG_REG_LLH0_CLS_TYPE), val);
17925         }
17926         REG_WR(sc, NIG_REG_LLFC_ENABLE_0 + port*4, 0);
17927         REG_WR(sc, NIG_REG_LLFC_OUT_EN_0 + port*4, 0);
17928         REG_WR(sc, NIG_REG_PAUSE_ENABLE_0 + port*4, 1);
17929     }
17930
17931     /* If SPIO5 is set to generate interrupts, enable it for this port */
17932     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17933     if (val & MISC_SPIO_SPIO5) {
17934         uint32_t reg_addr = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
17935                                     MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
17936         val = REG_RD(sc, reg_addr);
17937         val |= AEU_INPUTS_ATTN_BITS_SPIO5;
17938         REG_WR(sc, reg_addr, val);
17939     }
17940
17941     return (0);
17942 }
17943
17944 static uint32_t
17945 bxe_flr_clnup_reg_poll(struct bxe_softc *sc,
17946                        uint32_t         reg,
17947                        uint32_t         expected,
17948                        uint32_t         poll_count)
17949 {
17950     uint32_t cur_cnt = poll_count;
17951     uint32_t val;
17952
17953     while ((val = REG_RD(sc, reg)) != expected && cur_cnt--) {
17954         DELAY(FLR_WAIT_INTERVAL);
17955     }
17956
17957     return (val);
17958 }
17959
17960 static int
17961 bxe_flr_clnup_poll_hw_counter(struct bxe_softc *sc,
17962                               uint32_t         reg,
17963                               char             *msg,
17964                               uint32_t         poll_cnt)
17965 {
17966     uint32_t val = bxe_flr_clnup_reg_poll(sc, reg, 0, poll_cnt);
17967
17968     if (val != 0) {
17969         BLOGE(sc, "%s usage count=%d\n", msg, val);
17970         return (1);
17971     }
17972
17973     return (0);
17974 }
17975
17976 /* Common routines with VF FLR cleanup */
17977 static uint32_t
17978 bxe_flr_clnup_poll_count(struct bxe_softc *sc)
17979 {
17980     /* adjust polling timeout */
17981     if (CHIP_REV_IS_EMUL(sc)) {
17982         return (FLR_POLL_CNT * 2000);
17983     }
17984
17985     if (CHIP_REV_IS_FPGA(sc)) {
17986         return (FLR_POLL_CNT * 120);
17987     }
17988
17989     return (FLR_POLL_CNT);
17990 }
17991
17992 static int
17993 bxe_poll_hw_usage_counters(struct bxe_softc *sc,
17994                            uint32_t         poll_cnt)
17995 {
17996     /* wait for CFC PF usage-counter to zero (includes all the VFs) */
17997     if (bxe_flr_clnup_poll_hw_counter(sc,
17998                                       CFC_REG_NUM_LCIDS_INSIDE_PF,
17999                                       "CFC PF usage counter timed out",
18000                                       poll_cnt)) {
18001         return (1);
18002     }
18003
18004     /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
18005     if (bxe_flr_clnup_poll_hw_counter(sc,
18006                                       DORQ_REG_PF_USAGE_CNT,
18007                                       "DQ PF usage counter timed out",
18008                                       poll_cnt)) {
18009         return (1);
18010     }
18011
18012     /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
18013     if (bxe_flr_clnup_poll_hw_counter(sc,
18014                                       QM_REG_PF_USG_CNT_0 + 4*SC_FUNC(sc),
18015                                       "QM PF usage counter timed out",
18016                                       poll_cnt)) {
18017         return (1);
18018     }
18019
18020     /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
18021     if (bxe_flr_clnup_poll_hw_counter(sc,
18022                                       TM_REG_LIN0_VNIC_UC + 4*SC_PORT(sc),
18023                                       "Timers VNIC usage counter timed out",
18024                                       poll_cnt)) {
18025         return (1);
18026     }
18027
18028     if (bxe_flr_clnup_poll_hw_counter(sc,
18029                                       TM_REG_LIN0_NUM_SCANS + 4*SC_PORT(sc),
18030                                       "Timers NUM_SCANS usage counter timed out",
18031                                       poll_cnt)) {
18032         return (1);
18033     }
18034
18035     /* Wait DMAE PF usage counter to zero */
18036     if (bxe_flr_clnup_poll_hw_counter(sc,
18037                                       dmae_reg_go_c[INIT_DMAE_C(sc)],
18038                                       "DMAE dommand register timed out",
18039                                       poll_cnt)) {
18040         return (1);
18041     }
18042
18043     return (0);
18044 }
18045
18046 #define OP_GEN_PARAM(param)                                            \
18047     (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
18048 #define OP_GEN_TYPE(type)                                           \
18049     (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
18050 #define OP_GEN_AGG_VECT(index)                                             \
18051     (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
18052
18053 static int
18054 bxe_send_final_clnup(struct bxe_softc *sc,
18055                      uint8_t          clnup_func,
18056                      uint32_t         poll_cnt)
18057 {
18058     uint32_t op_gen_command = 0;
18059     uint32_t comp_addr = (BAR_CSTRORM_INTMEM +
18060                           CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func));
18061     int ret = 0;
18062
18063     if (REG_RD(sc, comp_addr)) {
18064         BLOGE(sc, "Cleanup complete was not 0 before sending\n");
18065         return (1);
18066     }
18067
18068     op_gen_command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
18069     op_gen_command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
18070     op_gen_command |= OP_GEN_AGG_VECT(clnup_func);
18071     op_gen_command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
18072
18073     BLOGD(sc, DBG_LOAD, "sending FW Final cleanup\n");
18074     REG_WR(sc, XSDM_REG_OPERATION_GEN, op_gen_command);
18075
18076     if (bxe_flr_clnup_reg_poll(sc, comp_addr, 1, poll_cnt) != 1) {
18077         BLOGE(sc, "FW final cleanup did not succeed\n");
18078         BLOGD(sc, DBG_LOAD, "At timeout completion address contained %x\n",
18079               (REG_RD(sc, comp_addr)));
18080         bxe_panic(sc, ("FLR cleanup failed\n"));
18081         return (1);
18082     }
18083
18084     /* Zero completion for nxt FLR */
18085     REG_WR(sc, comp_addr, 0);
18086
18087     return (ret);
18088 }
18089
18090 static void
18091 bxe_pbf_pN_buf_flushed(struct bxe_softc       *sc,
18092                        struct pbf_pN_buf_regs *regs,
18093                        uint32_t               poll_count)
18094 {
18095     uint32_t init_crd, crd, crd_start, crd_freed, crd_freed_start;
18096     uint32_t cur_cnt = poll_count;
18097
18098     crd_freed = crd_freed_start = REG_RD(sc, regs->crd_freed);
18099     crd = crd_start = REG_RD(sc, regs->crd);
18100     init_crd = REG_RD(sc, regs->init_crd);
18101
18102     BLOGD(sc, DBG_LOAD, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
18103     BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
18104     BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
18105
18106     while ((crd != init_crd) &&
18107            ((uint32_t)((int32_t)crd_freed - (int32_t)crd_freed_start) <
18108             (init_crd - crd_start))) {
18109         if (cur_cnt--) {
18110             DELAY(FLR_WAIT_INTERVAL);
18111             crd = REG_RD(sc, regs->crd);
18112             crd_freed = REG_RD(sc, regs->crd_freed);
18113         } else {
18114             BLOGD(sc, DBG_LOAD, "PBF tx buffer[%d] timed out\n", regs->pN);
18115             BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : c:%x\n", regs->pN, crd);
18116             BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: c:%x\n", regs->pN, crd_freed);
18117             break;
18118         }
18119     }
18120
18121     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF tx buffer[%d]\n",
18122           poll_count-cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18123 }
18124
18125 static void
18126 bxe_pbf_pN_cmd_flushed(struct bxe_softc       *sc,
18127                        struct pbf_pN_cmd_regs *regs,
18128                        uint32_t               poll_count)
18129 {
18130     uint32_t occup, to_free, freed, freed_start;
18131     uint32_t cur_cnt = poll_count;
18132
18133     occup = to_free = REG_RD(sc, regs->lines_occup);
18134     freed = freed_start = REG_RD(sc, regs->lines_freed);
18135
18136     BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18137     BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18138
18139     while (occup &&
18140            ((uint32_t)((int32_t)freed - (int32_t)freed_start) < to_free)) {
18141         if (cur_cnt--) {
18142             DELAY(FLR_WAIT_INTERVAL);
18143             occup = REG_RD(sc, regs->lines_occup);
18144             freed = REG_RD(sc, regs->lines_freed);
18145         } else {
18146             BLOGD(sc, DBG_LOAD, "PBF cmd queue[%d] timed out\n", regs->pN);
18147             BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18148             BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18149             break;
18150         }
18151     }
18152
18153     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF cmd queue[%d]\n",
18154           poll_count - cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18155 }
18156
18157 static void
18158 bxe_tx_hw_flushed(struct bxe_softc *sc, uint32_t poll_count)
18159 {
18160     struct pbf_pN_cmd_regs cmd_regs[] = {
18161         {0, (CHIP_IS_E3B0(sc)) ?
18162             PBF_REG_TQ_OCCUPANCY_Q0 :
18163             PBF_REG_P0_TQ_OCCUPANCY,
18164             (CHIP_IS_E3B0(sc)) ?
18165             PBF_REG_TQ_LINES_FREED_CNT_Q0 :
18166             PBF_REG_P0_TQ_LINES_FREED_CNT},
18167         {1, (CHIP_IS_E3B0(sc)) ?
18168             PBF_REG_TQ_OCCUPANCY_Q1 :
18169             PBF_REG_P1_TQ_OCCUPANCY,
18170             (CHIP_IS_E3B0(sc)) ?
18171             PBF_REG_TQ_LINES_FREED_CNT_Q1 :
18172             PBF_REG_P1_TQ_LINES_FREED_CNT},
18173         {4, (CHIP_IS_E3B0(sc)) ?
18174             PBF_REG_TQ_OCCUPANCY_LB_Q :
18175             PBF_REG_P4_TQ_OCCUPANCY,
18176             (CHIP_IS_E3B0(sc)) ?
18177             PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
18178             PBF_REG_P4_TQ_LINES_FREED_CNT}
18179     };
18180
18181     struct pbf_pN_buf_regs buf_regs[] = {
18182         {0, (CHIP_IS_E3B0(sc)) ?
18183             PBF_REG_INIT_CRD_Q0 :
18184             PBF_REG_P0_INIT_CRD ,
18185             (CHIP_IS_E3B0(sc)) ?
18186             PBF_REG_CREDIT_Q0 :
18187             PBF_REG_P0_CREDIT,
18188             (CHIP_IS_E3B0(sc)) ?
18189             PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
18190             PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
18191         {1, (CHIP_IS_E3B0(sc)) ?
18192             PBF_REG_INIT_CRD_Q1 :
18193             PBF_REG_P1_INIT_CRD,
18194             (CHIP_IS_E3B0(sc)) ?
18195             PBF_REG_CREDIT_Q1 :
18196             PBF_REG_P1_CREDIT,
18197             (CHIP_IS_E3B0(sc)) ?
18198             PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
18199             PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
18200         {4, (CHIP_IS_E3B0(sc)) ?
18201             PBF_REG_INIT_CRD_LB_Q :
18202             PBF_REG_P4_INIT_CRD,
18203             (CHIP_IS_E3B0(sc)) ?
18204             PBF_REG_CREDIT_LB_Q :
18205             PBF_REG_P4_CREDIT,
18206             (CHIP_IS_E3B0(sc)) ?
18207             PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
18208             PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
18209     };
18210
18211     int i;
18212
18213     /* Verify the command queues are flushed P0, P1, P4 */
18214     for (i = 0; i < ARRAY_SIZE(cmd_regs); i++) {
18215         bxe_pbf_pN_cmd_flushed(sc, &cmd_regs[i], poll_count);
18216     }
18217
18218     /* Verify the transmission buffers are flushed P0, P1, P4 */
18219     for (i = 0; i < ARRAY_SIZE(buf_regs); i++) {
18220         bxe_pbf_pN_buf_flushed(sc, &buf_regs[i], poll_count);
18221     }
18222 }
18223
18224 static void
18225 bxe_hw_enable_status(struct bxe_softc *sc)
18226 {
18227     uint32_t val;
18228
18229     val = REG_RD(sc, CFC_REG_WEAK_ENABLE_PF);
18230     BLOGD(sc, DBG_LOAD, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
18231
18232     val = REG_RD(sc, PBF_REG_DISABLE_PF);
18233     BLOGD(sc, DBG_LOAD, "PBF_REG_DISABLE_PF is 0x%x\n", val);
18234
18235     val = REG_RD(sc, IGU_REG_PCI_PF_MSI_EN);
18236     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
18237
18238     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_EN);
18239     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
18240
18241     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
18242     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
18243
18244     val = REG_RD(sc, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
18245     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
18246
18247     val = REG_RD(sc, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
18248     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
18249
18250     val = REG_RD(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
18251     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n", val);
18252 }
18253
18254 static int
18255 bxe_pf_flr_clnup(struct bxe_softc *sc)
18256 {
18257     uint32_t poll_cnt = bxe_flr_clnup_poll_count(sc);
18258
18259     BLOGD(sc, DBG_LOAD, "Cleanup after FLR PF[%d]\n", SC_ABS_FUNC(sc));
18260
18261     /* Re-enable PF target read access */
18262     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
18263
18264     /* Poll HW usage counters */
18265     BLOGD(sc, DBG_LOAD, "Polling usage counters\n");
18266     if (bxe_poll_hw_usage_counters(sc, poll_cnt)) {
18267         return (-1);
18268     }
18269
18270     /* Zero the igu 'trailing edge' and 'leading edge' */
18271
18272     /* Send the FW cleanup command */
18273     if (bxe_send_final_clnup(sc, (uint8_t)SC_FUNC(sc), poll_cnt)) {
18274         return (-1);
18275     }
18276
18277     /* ATC cleanup */
18278
18279     /* Verify TX hw is flushed */
18280     bxe_tx_hw_flushed(sc, poll_cnt);
18281
18282     /* Wait 100ms (not adjusted according to platform) */
18283     DELAY(100000);
18284
18285     /* Verify no pending pci transactions */
18286     if (bxe_is_pcie_pending(sc)) {
18287         BLOGE(sc, "PCIE Transactions still pending\n");
18288     }
18289
18290     /* Debug */
18291     bxe_hw_enable_status(sc);
18292
18293     /*
18294      * Master enable - Due to WB DMAE writes performed before this
18295      * register is re-initialized as part of the regular function init
18296      */
18297     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18298
18299     return (0);
18300 }
18301
18302 #if 0
18303 static void
18304 bxe_init_searcher(struct bxe_softc *sc)
18305 {
18306     int port = SC_PORT(sc);
18307     ecore_src_init_t2(sc, sc->t2, sc->t2_mapping, SRC_CONN_NUM);
18308     /* T1 hash bits value determines the T1 number of entries */
18309     REG_WR(sc, SRC_REG_NUMBER_HASH_BITS0 + port*4, SRC_HASH_BITS);
18310 }
18311 #endif
18312
18313 static int
18314 bxe_init_hw_func(struct bxe_softc *sc)
18315 {
18316     int port = SC_PORT(sc);
18317     int func = SC_FUNC(sc);
18318     int init_phase = PHASE_PF0 + func;
18319     struct ecore_ilt *ilt = sc->ilt;
18320     uint16_t cdu_ilt_start;
18321     uint32_t addr, val;
18322     uint32_t main_mem_base, main_mem_size, main_mem_prty_clr;
18323     int i, main_mem_width, rc;
18324
18325     BLOGD(sc, DBG_LOAD, "starting func init for func %d\n", func);
18326
18327     /* FLR cleanup */
18328     if (!CHIP_IS_E1x(sc)) {
18329         rc = bxe_pf_flr_clnup(sc);
18330         if (rc) {
18331             BLOGE(sc, "FLR cleanup failed!\n");
18332             // XXX bxe_fw_dump(sc);
18333             // XXX bxe_idle_chk(sc);
18334             return (rc);
18335         }
18336     }
18337
18338     /* set MSI reconfigure capability */
18339     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18340         addr = (port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0);
18341         val = REG_RD(sc, addr);
18342         val |= HC_CONFIG_0_REG_MSI_ATTN_EN_0;
18343         REG_WR(sc, addr, val);
18344     }
18345
18346     ecore_init_block(sc, BLOCK_PXP, init_phase);
18347     ecore_init_block(sc, BLOCK_PXP2, init_phase);
18348
18349     ilt = sc->ilt;
18350     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18351
18352 #if 0
18353     if (IS_SRIOV(sc)) {
18354         cdu_ilt_start += BXE_FIRST_VF_CID/ILT_PAGE_CIDS;
18355     }
18356     cdu_ilt_start = bxe_iov_init_ilt(sc, cdu_ilt_start);
18357
18358 #if (BXE_FIRST_VF_CID > 0)
18359     /*
18360      * If BXE_FIRST_VF_CID > 0 then the PF L2 cids precedes
18361      * those of the VFs, so start line should be reset
18362      */
18363     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18364 #endif
18365 #endif
18366
18367     for (i = 0; i < L2_ILT_LINES(sc); i++) {
18368         ilt->lines[cdu_ilt_start + i].page = sc->context[i].vcxt;
18369         ilt->lines[cdu_ilt_start + i].page_mapping =
18370             sc->context[i].vcxt_dma.paddr;
18371         ilt->lines[cdu_ilt_start + i].size = sc->context[i].size;
18372     }
18373     ecore_ilt_init_op(sc, INITOP_SET);
18374
18375 #if 0
18376     if (!CONFIGURE_NIC_MODE(sc)) {
18377         bxe_init_searcher(sc);
18378         REG_WR(sc, PRS_REG_NIC_MODE, 0);
18379         BLOGD(sc, DBG_LOAD, "NIC MODE disabled\n");
18380     } else
18381 #endif
18382     {
18383         /* Set NIC mode */
18384         REG_WR(sc, PRS_REG_NIC_MODE, 1);
18385         BLOGD(sc, DBG_LOAD, "NIC MODE configured\n");
18386     }
18387
18388     if (!CHIP_IS_E1x(sc)) {
18389         uint32_t pf_conf = IGU_PF_CONF_FUNC_EN;
18390
18391         /* Turn on a single ISR mode in IGU if driver is going to use
18392          * INT#x or MSI
18393          */
18394         if (sc->interrupt_mode != INTR_MODE_MSIX) {
18395             pf_conf |= IGU_PF_CONF_SINGLE_ISR_EN;
18396         }
18397
18398         /*
18399          * Timers workaround bug: function init part.
18400          * Need to wait 20msec after initializing ILT,
18401          * needed to make sure there are no requests in
18402          * one of the PXP internal queues with "old" ILT addresses
18403          */
18404         DELAY(20000);
18405
18406         /*
18407          * Master enable - Due to WB DMAE writes performed before this
18408          * register is re-initialized as part of the regular function
18409          * init
18410          */
18411         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18412         /* Enable the function in IGU */
18413         REG_WR(sc, IGU_REG_PF_CONFIGURATION, pf_conf);
18414     }
18415
18416     sc->dmae_ready = 1;
18417
18418     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
18419
18420     if (!CHIP_IS_E1x(sc))
18421         REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, func);
18422
18423     ecore_init_block(sc, BLOCK_ATC, init_phase);
18424     ecore_init_block(sc, BLOCK_DMAE, init_phase);
18425     ecore_init_block(sc, BLOCK_NIG, init_phase);
18426     ecore_init_block(sc, BLOCK_SRC, init_phase);
18427     ecore_init_block(sc, BLOCK_MISC, init_phase);
18428     ecore_init_block(sc, BLOCK_TCM, init_phase);
18429     ecore_init_block(sc, BLOCK_UCM, init_phase);
18430     ecore_init_block(sc, BLOCK_CCM, init_phase);
18431     ecore_init_block(sc, BLOCK_XCM, init_phase);
18432     ecore_init_block(sc, BLOCK_TSEM, init_phase);
18433     ecore_init_block(sc, BLOCK_USEM, init_phase);
18434     ecore_init_block(sc, BLOCK_CSEM, init_phase);
18435     ecore_init_block(sc, BLOCK_XSEM, init_phase);
18436
18437     if (!CHIP_IS_E1x(sc))
18438         REG_WR(sc, QM_REG_PF_EN, 1);
18439
18440     if (!CHIP_IS_E1x(sc)) {
18441         REG_WR(sc, TSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18442         REG_WR(sc, USEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18443         REG_WR(sc, CSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18444         REG_WR(sc, XSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18445     }
18446     ecore_init_block(sc, BLOCK_QM, init_phase);
18447
18448     ecore_init_block(sc, BLOCK_TM, init_phase);
18449     ecore_init_block(sc, BLOCK_DORQ, init_phase);
18450
18451     bxe_iov_init_dq(sc);
18452
18453     ecore_init_block(sc, BLOCK_BRB1, init_phase);
18454     ecore_init_block(sc, BLOCK_PRS, init_phase);
18455     ecore_init_block(sc, BLOCK_TSDM, init_phase);
18456     ecore_init_block(sc, BLOCK_CSDM, init_phase);
18457     ecore_init_block(sc, BLOCK_USDM, init_phase);
18458     ecore_init_block(sc, BLOCK_XSDM, init_phase);
18459     ecore_init_block(sc, BLOCK_UPB, init_phase);
18460     ecore_init_block(sc, BLOCK_XPB, init_phase);
18461     ecore_init_block(sc, BLOCK_PBF, init_phase);
18462     if (!CHIP_IS_E1x(sc))
18463         REG_WR(sc, PBF_REG_DISABLE_PF, 0);
18464
18465     ecore_init_block(sc, BLOCK_CDU, init_phase);
18466
18467     ecore_init_block(sc, BLOCK_CFC, init_phase);
18468
18469     if (!CHIP_IS_E1x(sc))
18470         REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 1);
18471
18472     if (IS_MF(sc)) {
18473         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
18474         REG_WR(sc, NIG_REG_LLH0_FUNC_VLAN_ID + port*8, OVLAN(sc));
18475     }
18476
18477     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
18478
18479     /* HC init per function */
18480     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18481         if (CHIP_IS_E1H(sc)) {
18482             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18483
18484             REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18485             REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18486         }
18487         ecore_init_block(sc, BLOCK_HC, init_phase);
18488
18489     } else {
18490         int num_segs, sb_idx, prod_offset;
18491
18492         REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18493
18494         if (!CHIP_IS_E1x(sc)) {
18495             REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18496             REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18497         }
18498
18499         ecore_init_block(sc, BLOCK_IGU, init_phase);
18500
18501         if (!CHIP_IS_E1x(sc)) {
18502             int dsb_idx = 0;
18503             /**
18504              * Producer memory:
18505              * E2 mode: address 0-135 match to the mapping memory;
18506              * 136 - PF0 default prod; 137 - PF1 default prod;
18507              * 138 - PF2 default prod; 139 - PF3 default prod;
18508              * 140 - PF0 attn prod;    141 - PF1 attn prod;
18509              * 142 - PF2 attn prod;    143 - PF3 attn prod;
18510              * 144-147 reserved.
18511              *
18512              * E1.5 mode - In backward compatible mode;
18513              * for non default SB; each even line in the memory
18514              * holds the U producer and each odd line hold
18515              * the C producer. The first 128 producers are for
18516              * NDSB (PF0 - 0-31; PF1 - 32-63 and so on). The last 20
18517              * producers are for the DSB for each PF.
18518              * Each PF has five segments: (the order inside each
18519              * segment is PF0; PF1; PF2; PF3) - 128-131 U prods;
18520              * 132-135 C prods; 136-139 X prods; 140-143 T prods;
18521              * 144-147 attn prods;
18522              */
18523             /* non-default-status-blocks */
18524             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18525                 IGU_BC_NDSB_NUM_SEGS : IGU_NORM_NDSB_NUM_SEGS;
18526             for (sb_idx = 0; sb_idx < sc->igu_sb_cnt; sb_idx++) {
18527                 prod_offset = (sc->igu_base_sb + sb_idx) *
18528                     num_segs;
18529
18530                 for (i = 0; i < num_segs; i++) {
18531                     addr = IGU_REG_PROD_CONS_MEMORY +
18532                             (prod_offset + i) * 4;
18533                     REG_WR(sc, addr, 0);
18534                 }
18535                 /* send consumer update with value 0 */
18536                 bxe_ack_sb(sc, sc->igu_base_sb + sb_idx,
18537                            USTORM_ID, 0, IGU_INT_NOP, 1);
18538                 bxe_igu_clear_sb(sc, sc->igu_base_sb + sb_idx);
18539             }
18540
18541             /* default-status-blocks */
18542             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18543                 IGU_BC_DSB_NUM_SEGS : IGU_NORM_DSB_NUM_SEGS;
18544
18545             if (CHIP_IS_MODE_4_PORT(sc))
18546                 dsb_idx = SC_FUNC(sc);
18547             else
18548                 dsb_idx = SC_VN(sc);
18549
18550             prod_offset = (CHIP_INT_MODE_IS_BC(sc) ?
18551                        IGU_BC_BASE_DSB_PROD + dsb_idx :
18552                        IGU_NORM_BASE_DSB_PROD + dsb_idx);
18553
18554             /*
18555              * igu prods come in chunks of E1HVN_MAX (4) -
18556              * does not matters what is the current chip mode
18557              */
18558             for (i = 0; i < (num_segs * E1HVN_MAX);
18559                  i += E1HVN_MAX) {
18560                 addr = IGU_REG_PROD_CONS_MEMORY +
18561                             (prod_offset + i)*4;
18562                 REG_WR(sc, addr, 0);
18563             }
18564             /* send consumer update with 0 */
18565             if (CHIP_INT_MODE_IS_BC(sc)) {
18566                 bxe_ack_sb(sc, sc->igu_dsb_id,
18567                            USTORM_ID, 0, IGU_INT_NOP, 1);
18568                 bxe_ack_sb(sc, sc->igu_dsb_id,
18569                            CSTORM_ID, 0, IGU_INT_NOP, 1);
18570                 bxe_ack_sb(sc, sc->igu_dsb_id,
18571                            XSTORM_ID, 0, IGU_INT_NOP, 1);
18572                 bxe_ack_sb(sc, sc->igu_dsb_id,
18573                            TSTORM_ID, 0, IGU_INT_NOP, 1);
18574                 bxe_ack_sb(sc, sc->igu_dsb_id,
18575                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18576             } else {
18577                 bxe_ack_sb(sc, sc->igu_dsb_id,
18578                            USTORM_ID, 0, IGU_INT_NOP, 1);
18579                 bxe_ack_sb(sc, sc->igu_dsb_id,
18580                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18581             }
18582             bxe_igu_clear_sb(sc, sc->igu_dsb_id);
18583
18584             /* !!! these should become driver const once
18585                rf-tool supports split-68 const */
18586             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_LSB, 0);
18587             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_MSB, 0);
18588             REG_WR(sc, IGU_REG_SB_MASK_LSB, 0);
18589             REG_WR(sc, IGU_REG_SB_MASK_MSB, 0);
18590             REG_WR(sc, IGU_REG_PBA_STATUS_LSB, 0);
18591             REG_WR(sc, IGU_REG_PBA_STATUS_MSB, 0);
18592         }
18593     }
18594
18595     /* Reset PCIE errors for debug */
18596     REG_WR(sc, 0x2114, 0xffffffff);
18597     REG_WR(sc, 0x2120, 0xffffffff);
18598
18599     if (CHIP_IS_E1x(sc)) {
18600         main_mem_size = HC_REG_MAIN_MEMORY_SIZE / 2; /*dwords*/
18601         main_mem_base = HC_REG_MAIN_MEMORY +
18602                 SC_PORT(sc) * (main_mem_size * 4);
18603         main_mem_prty_clr = HC_REG_HC_PRTY_STS_CLR;
18604         main_mem_width = 8;
18605
18606         val = REG_RD(sc, main_mem_prty_clr);
18607         if (val) {
18608             BLOGD(sc, DBG_LOAD,
18609                   "Parity errors in HC block during function init (0x%x)!\n",
18610                   val);
18611         }
18612
18613         /* Clear "false" parity errors in MSI-X table */
18614         for (i = main_mem_base;
18615              i < main_mem_base + main_mem_size * 4;
18616              i += main_mem_width) {
18617             bxe_read_dmae(sc, i, main_mem_width / 4);
18618             bxe_write_dmae(sc, BXE_SP_MAPPING(sc, wb_data),
18619                            i, main_mem_width / 4);
18620         }
18621         /* Clear HC parity attention */
18622         REG_RD(sc, main_mem_prty_clr);
18623     }
18624
18625 #if 1
18626     /* Enable STORMs SP logging */
18627     REG_WR8(sc, BAR_USTRORM_INTMEM +
18628            USTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18629     REG_WR8(sc, BAR_TSTRORM_INTMEM +
18630            TSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18631     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18632            CSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18633     REG_WR8(sc, BAR_XSTRORM_INTMEM +
18634            XSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18635 #endif
18636
18637     elink_phy_probe(&sc->link_params);
18638
18639     return (0);
18640 }
18641
18642 static void
18643 bxe_link_reset(struct bxe_softc *sc)
18644 {
18645     if (!BXE_NOMCP(sc)) {
18646         BXE_PHY_LOCK(sc);
18647         elink_lfa_reset(&sc->link_params, &sc->link_vars);
18648         BXE_PHY_UNLOCK(sc);
18649     } else {
18650         if (!CHIP_REV_IS_SLOW(sc)) {
18651             BLOGW(sc, "Bootcode is missing - cannot reset link\n");
18652         }
18653     }
18654 }
18655
18656 static void
18657 bxe_reset_port(struct bxe_softc *sc)
18658 {
18659     int port = SC_PORT(sc);
18660     uint32_t val;
18661
18662     /* reset physical Link */
18663     bxe_link_reset(sc);
18664
18665     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
18666
18667     /* Do not rcv packets to BRB */
18668     REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK + port*4, 0x0);
18669     /* Do not direct rcv packets that are not for MCP to the BRB */
18670     REG_WR(sc, (port ? NIG_REG_LLH1_BRB1_NOT_MCP :
18671                NIG_REG_LLH0_BRB1_NOT_MCP), 0x0);
18672
18673     /* Configure AEU */
18674     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, 0);
18675
18676     DELAY(100000);
18677
18678     /* Check for BRB port occupancy */
18679     val = REG_RD(sc, BRB1_REG_PORT_NUM_OCC_BLOCKS_0 + port*4);
18680     if (val) {
18681         BLOGD(sc, DBG_LOAD,
18682               "BRB1 is not empty, %d blocks are occupied\n", val);
18683     }
18684
18685     /* TODO: Close Doorbell port? */
18686 }
18687
18688 static void
18689 bxe_ilt_wr(struct bxe_softc *sc,
18690            uint32_t         index,
18691            bus_addr_t       addr)
18692 {
18693     int reg;
18694     uint32_t wb_write[2];
18695
18696     if (CHIP_IS_E1(sc)) {
18697         reg = PXP2_REG_RQ_ONCHIP_AT + index*8;
18698     } else {
18699         reg = PXP2_REG_RQ_ONCHIP_AT_B0 + index*8;
18700     }
18701
18702     wb_write[0] = ONCHIP_ADDR1(addr);
18703     wb_write[1] = ONCHIP_ADDR2(addr);
18704     REG_WR_DMAE(sc, reg, wb_write, 2);
18705 }
18706
18707 static void
18708 bxe_clear_func_ilt(struct bxe_softc *sc,
18709                    uint32_t         func)
18710 {
18711     uint32_t i, base = FUNC_ILT_BASE(func);
18712     for (i = base; i < base + ILT_PER_FUNC; i++) {
18713         bxe_ilt_wr(sc, i, 0);
18714     }
18715 }
18716
18717 static void
18718 bxe_reset_func(struct bxe_softc *sc)
18719 {
18720     struct bxe_fastpath *fp;
18721     int port = SC_PORT(sc);
18722     int func = SC_FUNC(sc);
18723     int i;
18724
18725     /* Disable the function in the FW */
18726     REG_WR8(sc, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(func), 0);
18727     REG_WR8(sc, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(func), 0);
18728     REG_WR8(sc, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(func), 0);
18729     REG_WR8(sc, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(func), 0);
18730
18731     /* FP SBs */
18732     FOR_EACH_ETH_QUEUE(sc, i) {
18733         fp = &sc->fp[i];
18734         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18735                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET(fp->fw_sb_id),
18736                 SB_DISABLED);
18737     }
18738
18739 #if 0
18740     if (CNIC_LOADED(sc)) {
18741         /* CNIC SB */
18742         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18743                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET
18744                 (bxe_cnic_fw_sb_id(sc)), SB_DISABLED);
18745     }
18746 #endif
18747
18748     /* SP SB */
18749     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18750             CSTORM_SP_STATUS_BLOCK_DATA_STATE_OFFSET(func),
18751             SB_DISABLED);
18752
18753     for (i = 0; i < XSTORM_SPQ_DATA_SIZE / 4; i++) {
18754         REG_WR(sc, BAR_XSTRORM_INTMEM + XSTORM_SPQ_DATA_OFFSET(func), 0);
18755     }
18756
18757     /* Configure IGU */
18758     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18759         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18760         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18761     } else {
18762         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18763         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18764     }
18765
18766     if (CNIC_LOADED(sc)) {
18767         /* Disable Timer scan */
18768         REG_WR(sc, TM_REG_EN_LINEAR0_TIMER + port*4, 0);
18769         /*
18770          * Wait for at least 10ms and up to 2 second for the timers
18771          * scan to complete
18772          */
18773         for (i = 0; i < 200; i++) {
18774             DELAY(10000);
18775             if (!REG_RD(sc, TM_REG_LIN0_SCAN_ON + port*4))
18776                 break;
18777         }
18778     }
18779
18780     /* Clear ILT */
18781     bxe_clear_func_ilt(sc, func);
18782
18783     /*
18784      * Timers workaround bug for E2: if this is vnic-3,
18785      * we need to set the entire ilt range for this timers.
18786      */
18787     if (!CHIP_IS_E1x(sc) && SC_VN(sc) == 3) {
18788         struct ilt_client_info ilt_cli;
18789         /* use dummy TM client */
18790         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
18791         ilt_cli.start = 0;
18792         ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
18793         ilt_cli.client_num = ILT_CLIENT_TM;
18794
18795         ecore_ilt_boundry_init_op(sc, &ilt_cli, 0, INITOP_CLEAR);
18796     }
18797
18798     /* this assumes that reset_port() called before reset_func()*/
18799     if (!CHIP_IS_E1x(sc)) {
18800         bxe_pf_disable(sc);
18801     }
18802
18803     sc->dmae_ready = 0;
18804 }
18805
18806 static int
18807 bxe_gunzip_init(struct bxe_softc *sc)
18808 {
18809     return (0);
18810 }
18811
18812 static void
18813 bxe_gunzip_end(struct bxe_softc *sc)
18814 {
18815     return;
18816 }
18817
18818 static int
18819 bxe_init_firmware(struct bxe_softc *sc)
18820 {
18821     if (CHIP_IS_E1(sc)) {
18822         ecore_init_e1_firmware(sc);
18823         sc->iro_array = e1_iro_arr;
18824     } else if (CHIP_IS_E1H(sc)) {
18825         ecore_init_e1h_firmware(sc);
18826         sc->iro_array = e1h_iro_arr;
18827     } else if (!CHIP_IS_E1x(sc)) {
18828         ecore_init_e2_firmware(sc);
18829         sc->iro_array = e2_iro_arr;
18830     } else {
18831         BLOGE(sc, "Unsupported chip revision\n");
18832         return (-1);
18833     }
18834
18835     return (0);
18836 }
18837
18838 static void
18839 bxe_release_firmware(struct bxe_softc *sc)
18840 {
18841     /* Do nothing */
18842     return;
18843 }
18844
18845 static int
18846 ecore_gunzip(struct bxe_softc *sc,
18847              const uint8_t    *zbuf,
18848              int              len)
18849 {
18850     /* XXX : Implement... */
18851     BLOGD(sc, DBG_LOAD, "ECORE_GUNZIP NOT IMPLEMENTED\n");
18852     return (FALSE);
18853 }
18854
18855 static void
18856 ecore_reg_wr_ind(struct bxe_softc *sc,
18857                  uint32_t         addr,
18858                  uint32_t         val)
18859 {
18860     bxe_reg_wr_ind(sc, addr, val);
18861 }
18862
18863 static void
18864 ecore_write_dmae_phys_len(struct bxe_softc *sc,
18865                           bus_addr_t       phys_addr,
18866                           uint32_t         addr,
18867                           uint32_t         len)
18868 {
18869     bxe_write_dmae_phys_len(sc, phys_addr, addr, len);
18870 }
18871
18872 void
18873 ecore_storm_memset_struct(struct bxe_softc *sc,
18874                           uint32_t         addr,
18875                           size_t           size,
18876                           uint32_t         *data)
18877 {
18878     uint8_t i;
18879     for (i = 0; i < size/4; i++) {
18880         REG_WR(sc, addr + (i * 4), data[i]);
18881     }
18882 }
18883