sys/dev/bxe/bxe.c

   1 /*-
   2  * Copyright (c) 2007-2014 QLogic Corporation. All rights reserved.
   3  *
   4  * Redistribution and use in source and binary forms, with or without
   5  * modification, are permitted provided that the following conditions
   6  * are met:
   7  *
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. Redistributions in binary form must reproduce the above copyright
  11  *    notice, this list of conditions and the following disclaimer in the
  12  *    documentation and/or other materials provided with the distribution.
  13  *
  14  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS'
  15  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  16  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  17  * ARE DISCLAIMED.  IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS
  18  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  19  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  20  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  21  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  22  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  23  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  24  * THE POSSIBILITY OF SUCH DAMAGE.
  25  */
  26
  27 #include <sys/cdefs.h>
  28 __FBSDID("$FreeBSD$");
  29
  30 #define BXE_DRIVER_VERSION "1.78.79"
  31
  32 #include "bxe.h"
  33 #include "ecore_sp.h"
  34 #include "ecore_init.h"
  35 #include "ecore_init_ops.h"
  36
  37 #include "57710_int_offsets.h"
  38 #include "57711_int_offsets.h"
  39 #include "57712_int_offsets.h"
  40
  41 /*
  42  * CTLTYPE_U64 and sysctl_handle_64 were added in r217616. Define these
  43  * explicitly here for older kernels that don't include this changeset.
  44  */
  45 #ifndef CTLTYPE_U64
  46 #define CTLTYPE_U64      CTLTYPE_QUAD
  47 #define sysctl_handle_64 sysctl_handle_quad
  48 #endif
  49
  50 /*
  51  * CSUM_TCP_IPV6 and CSUM_UDP_IPV6 were added in r236170. Define these
  52  * here as zero(0) for older kernels that don't include this changeset
  53  * thereby masking the functionality.
  54  */
  55 #ifndef CSUM_TCP_IPV6
  56 #define CSUM_TCP_IPV6 0
  57 #define CSUM_UDP_IPV6 0
  58 #endif
  59
  60 /*
  61  * pci_find_cap was added in r219865. Re-define this at pci_find_extcap
  62  * for older kernels that don't include this changeset.
  63  */
  64 #if __FreeBSD_version < 900035
  65 #define pci_find_cap pci_find_extcap
  66 #endif
  67
  68 #define BXE_DEF_SB_ATT_IDX 0x0001
  69 #define BXE_DEF_SB_IDX     0x0002
  70
  71 /*
  72  * FLR Support - bxe_pf_flr_clnup() is called during nic_load in the per
  73  * function HW initialization.
  74  */
  75 #define FLR_WAIT_USEC     10000 /* 10 msecs */
  76 #define FLR_WAIT_INTERVAL 50    /* usecs */
  77 #define FLR_POLL_CNT      (FLR_WAIT_USEC / FLR_WAIT_INTERVAL) /* 200 */
  78
  79 struct pbf_pN_buf_regs {
  80     int pN;
  81     uint32_t init_crd;
  82     uint32_t crd;
  83     uint32_t crd_freed;
  84 };
  85
  86 struct pbf_pN_cmd_regs {
  87     int pN;
  88     uint32_t lines_occup;
  89     uint32_t lines_freed;
  90 };
  91
  92 /*
  93  * PCI Device ID Table used by bxe_probe().
  94  */
  95 #define BXE_DEVDESC_MAX 64
  96 static struct bxe_device_type bxe_devs[] = {
  97     {
  98         BRCM_VENDORID,
  99         CHIP_NUM_57710,
 100         PCI_ANY_ID, PCI_ANY_ID,
 101         "QLogic NetXtreme II BCM57710 10GbE"
 102     },
 103     {
 104         BRCM_VENDORID,
 105         CHIP_NUM_57711,
 106         PCI_ANY_ID, PCI_ANY_ID,
 107         "QLogic NetXtreme II BCM57711 10GbE"
 108     },
 109     {
 110         BRCM_VENDORID,
 111         CHIP_NUM_57711E,
 112         PCI_ANY_ID, PCI_ANY_ID,
 113         "QLogic NetXtreme II BCM57711E 10GbE"
 114     },
 115     {
 116         BRCM_VENDORID,
 117         CHIP_NUM_57712,
 118         PCI_ANY_ID, PCI_ANY_ID,
 119         "QLogic NetXtreme II BCM57712 10GbE"
 120     },
 121     {
 122         BRCM_VENDORID,
 123         CHIP_NUM_57712_MF,
 124         PCI_ANY_ID, PCI_ANY_ID,
 125         "QLogic NetXtreme II BCM57712 MF 10GbE"
 126     },
 127 #if 0
 128     {
 129         BRCM_VENDORID,
 130         CHIP_NUM_57712_VF,
 131         PCI_ANY_ID, PCI_ANY_ID,
 132         "QLogic NetXtreme II BCM57712 VF 10GbE"
 133     },
 134 #endif
 135     {
 136         BRCM_VENDORID,
 137         CHIP_NUM_57800,
 138         PCI_ANY_ID, PCI_ANY_ID,
 139         "QLogic NetXtreme II BCM57800 10GbE"
 140     },
 141     {
 142         BRCM_VENDORID,
 143         CHIP_NUM_57800_MF,
 144         PCI_ANY_ID, PCI_ANY_ID,
 145         "QLogic NetXtreme II BCM57800 MF 10GbE"
 146     },
 147 #if 0
 148     {
 149         BRCM_VENDORID,
 150         CHIP_NUM_57800_VF,
 151         PCI_ANY_ID, PCI_ANY_ID,
 152         "QLogic NetXtreme II BCM57800 VF 10GbE"
 153     },
 154 #endif
 155     {
 156         BRCM_VENDORID,
 157         CHIP_NUM_57810,
 158         PCI_ANY_ID, PCI_ANY_ID,
 159         "QLogic NetXtreme II BCM57810 10GbE"
 160     },
 161     {
 162         BRCM_VENDORID,
 163         CHIP_NUM_57810_MF,
 164         PCI_ANY_ID, PCI_ANY_ID,
 165         "QLogic NetXtreme II BCM57810 MF 10GbE"
 166     },
 167 #if 0
 168     {
 169         BRCM_VENDORID,
 170         CHIP_NUM_57810_VF,
 171         PCI_ANY_ID, PCI_ANY_ID,
 172         "QLogic NetXtreme II BCM57810 VF 10GbE"
 173     },
 174 #endif
 175     {
 176         BRCM_VENDORID,
 177         CHIP_NUM_57811,
 178         PCI_ANY_ID, PCI_ANY_ID,
 179         "QLogic NetXtreme II BCM57811 10GbE"
 180     },
 181     {
 182         BRCM_VENDORID,
 183         CHIP_NUM_57811_MF,
 184         PCI_ANY_ID, PCI_ANY_ID,
 185         "QLogic NetXtreme II BCM57811 MF 10GbE"
 186     },
 187 #if 0
 188     {
 189         BRCM_VENDORID,
 190         CHIP_NUM_57811_VF,
 191         PCI_ANY_ID, PCI_ANY_ID,
 192         "QLogic NetXtreme II BCM57811 VF 10GbE"
 193     },
 194 #endif
 195     {
 196         BRCM_VENDORID,
 197         CHIP_NUM_57840_4_10,
 198         PCI_ANY_ID, PCI_ANY_ID,
 199         "QLogic NetXtreme II BCM57840 4x10GbE"
 200     },
 201 #if 0
 202     {
 203         BRCM_VENDORID,
 204         CHIP_NUM_57840_2_20,
 205         PCI_ANY_ID, PCI_ANY_ID,
 206         "QLogic NetXtreme II BCM57840 2x20GbE"
 207     },
 208 #endif
 209     {
 210         BRCM_VENDORID,
 211         CHIP_NUM_57840_MF,
 212         PCI_ANY_ID, PCI_ANY_ID,
 213         "QLogic NetXtreme II BCM57840 MF 10GbE"
 214     },
 215 #if 0
 216     {
 217         BRCM_VENDORID,
 218         CHIP_NUM_57840_VF,
 219         PCI_ANY_ID, PCI_ANY_ID,
 220         "QLogic NetXtreme II BCM57840 VF 10GbE"
 221     },
 222 #endif
 223     {
 224         0, 0, 0, 0, NULL
 225     }
 226 };
 227
 228 MALLOC_DECLARE(M_BXE_ILT);
 229 MALLOC_DEFINE(M_BXE_ILT, "bxe_ilt", "bxe ILT pointer");
 230
 231 /*
 232  * FreeBSD device entry points.
 233  */
 234 static int bxe_probe(device_t);
 235 static int bxe_attach(device_t);
 236 static int bxe_detach(device_t);
 237 static int bxe_shutdown(device_t);
 238
 239 /*
 240  * FreeBSD KLD module/device interface event handler method.
 241  */
 242 static device_method_t bxe_methods[] = {
 243     /* Device interface (device_if.h) */
 244     DEVMETHOD(device_probe,     bxe_probe),
 245     DEVMETHOD(device_attach,    bxe_attach),
 246     DEVMETHOD(device_detach,    bxe_detach),
 247     DEVMETHOD(device_shutdown,  bxe_shutdown),
 248 #if 0
 249     DEVMETHOD(device_suspend,   bxe_suspend),
 250     DEVMETHOD(device_resume,    bxe_resume),
 251 #endif
 252     /* Bus interface (bus_if.h) */
 253     DEVMETHOD(bus_print_child,  bus_generic_print_child),
 254     DEVMETHOD(bus_driver_added, bus_generic_driver_added),
 255     KOBJMETHOD_END
 256 };
 257
 258 /*
 259  * FreeBSD KLD Module data declaration
 260  */
 261 static driver_t bxe_driver = {
 262     "bxe",                   /* module name */
 263     bxe_methods,             /* event handler */
 264     sizeof(struct bxe_softc) /* extra data */
 265 };
 266
 267 /*
 268  * FreeBSD dev class is needed to manage dev instances and
 269  * to associate with a bus type
 270  */
 271 static devclass_t bxe_devclass;
 272
 273 MODULE_DEPEND(bxe, pci, 1, 1, 1);
 274 MODULE_DEPEND(bxe, ether, 1, 1, 1);
 275 DRIVER_MODULE(bxe, pci, bxe_driver, bxe_devclass, 0, 0);
 276
 277 /* resources needed for unloading a previously loaded device */
 278
 279 #define BXE_PREV_WAIT_NEEDED 1
 280 struct mtx bxe_prev_mtx;
 281 MTX_SYSINIT(bxe_prev_mtx, &bxe_prev_mtx, "bxe_prev_lock", MTX_DEF);
 282 struct bxe_prev_list_node {
 283     LIST_ENTRY(bxe_prev_list_node) node;
 284     uint8_t bus;
 285     uint8_t slot;
 286     uint8_t path;
 287     uint8_t aer; /* XXX automatic error recovery */
 288     uint8_t undi;
 289 };
 290 static LIST_HEAD(, bxe_prev_list_node) bxe_prev_list = LIST_HEAD_INITIALIZER(bxe_prev_list);
 291
 292 static int load_count[2][3] = { {0} }; /* per-path: 0-common, 1-port0, 2-port1 */
 293
 294 /* Tunable device values... */
 295
 296 SYSCTL_NODE(_hw, OID_AUTO, bxe, CTLFLAG_RD, 0, "bxe driver parameters");
 297
 298 /* Debug */
 299 unsigned long bxe_debug = 0;
 300 TUNABLE_ULONG("hw.bxe.debug", &bxe_debug);
 301 SYSCTL_ULONG(_hw_bxe, OID_AUTO, debug, (CTLFLAG_RDTUN),
 302              &bxe_debug, 0, "Debug logging mode");
 303
 304 /* Interrupt Mode: 0 (IRQ), 1 (MSI/IRQ), and 2 (MSI-X/MSI/IRQ) */
 305 static int bxe_interrupt_mode = INTR_MODE_MSIX;
 306 TUNABLE_INT("hw.bxe.interrupt_mode", &bxe_interrupt_mode);
 307 SYSCTL_INT(_hw_bxe, OID_AUTO, interrupt_mode, CTLFLAG_RDTUN,
 308            &bxe_interrupt_mode, 0, "Interrupt (MSI-X/MSI/INTx) mode");
 309
 310 /* Number of Queues: 0 (Auto) or 1 to 16 (fixed queue number) */
 311 static int bxe_queue_count = 4;
 312 TUNABLE_INT("hw.bxe.queue_count", &bxe_queue_count);
 313 SYSCTL_INT(_hw_bxe, OID_AUTO, queue_count, CTLFLAG_RDTUN,
 314            &bxe_queue_count, 0, "Multi-Queue queue count");
 315
 316 /* max number of buffers per queue (default RX_BD_USABLE) */
 317 static int bxe_max_rx_bufs = 0;
 318 TUNABLE_INT("hw.bxe.max_rx_bufs", &bxe_max_rx_bufs);
 319 SYSCTL_INT(_hw_bxe, OID_AUTO, max_rx_bufs, CTLFLAG_RDTUN,
 320            &bxe_max_rx_bufs, 0, "Maximum Number of Rx Buffers Per Queue");
 321
 322 /* Host interrupt coalescing RX tick timer (usecs) */
 323 static int bxe_hc_rx_ticks = 25;
 324 TUNABLE_INT("hw.bxe.hc_rx_ticks", &bxe_hc_rx_ticks);
 325 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_rx_ticks, CTLFLAG_RDTUN,
 326            &bxe_hc_rx_ticks, 0, "Host Coalescing Rx ticks");
 327
 328 /* Host interrupt coalescing TX tick timer (usecs) */
 329 static int bxe_hc_tx_ticks = 50;
 330 TUNABLE_INT("hw.bxe.hc_tx_ticks", &bxe_hc_tx_ticks);
 331 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_tx_ticks, CTLFLAG_RDTUN,
 332            &bxe_hc_tx_ticks, 0, "Host Coalescing Tx ticks");
 333
 334 /* Maximum number of Rx packets to process at a time */
 335 static int bxe_rx_budget = 0xffffffff;
 336 TUNABLE_INT("hw.bxe.rx_budget", &bxe_rx_budget);
 337 SYSCTL_INT(_hw_bxe, OID_AUTO, rx_budget, CTLFLAG_TUN,
 338            &bxe_rx_budget, 0, "Rx processing budget");
 339
 340 /* Maximum LRO aggregation size */
 341 static int bxe_max_aggregation_size = 0;
 342 TUNABLE_INT("hw.bxe.max_aggregation_size", &bxe_max_aggregation_size);
 343 SYSCTL_INT(_hw_bxe, OID_AUTO, max_aggregation_size, CTLFLAG_TUN,
 344            &bxe_max_aggregation_size, 0, "max aggregation size");
 345
 346 /* PCI MRRS: -1 (Auto), 0 (128B), 1 (256B), 2 (512B), 3 (1KB) */
 347 static int bxe_mrrs = -1;
 348 TUNABLE_INT("hw.bxe.mrrs", &bxe_mrrs);
 349 SYSCTL_INT(_hw_bxe, OID_AUTO, mrrs, CTLFLAG_RDTUN,
 350            &bxe_mrrs, 0, "PCIe maximum read request size");
 351
 352 /* AutoGrEEEn: 0 (hardware default), 1 (force on), 2 (force off) */
 353 static int bxe_autogreeen = 0;
 354 TUNABLE_INT("hw.bxe.autogreeen", &bxe_autogreeen);
 355 SYSCTL_INT(_hw_bxe, OID_AUTO, autogreeen, CTLFLAG_RDTUN,
 356            &bxe_autogreeen, 0, "AutoGrEEEn support");
 357
 358 /* 4-tuple RSS support for UDP: 0 (disabled), 1 (enabled) */
 359 static int bxe_udp_rss = 0;
 360 TUNABLE_INT("hw.bxe.udp_rss", &bxe_udp_rss);
 361 SYSCTL_INT(_hw_bxe, OID_AUTO, udp_rss, CTLFLAG_RDTUN,
 362            &bxe_udp_rss, 0, "UDP RSS support");
 363
 364
 365 #define STAT_NAME_LEN 32 /* no stat names below can be longer than this */
 366
 367 #define STATS_OFFSET32(stat_name)                   \
 368     (offsetof(struct bxe_eth_stats, stat_name) / 4)
 369
 370 #define Q_STATS_OFFSET32(stat_name)                   \
 371     (offsetof(struct bxe_eth_q_stats, stat_name) / 4)
 372
 373 static const struct {
 374     uint32_t offset;
 375     uint32_t size;
 376     uint32_t flags;
 377 #define STATS_FLAGS_PORT  1
 378 #define STATS_FLAGS_FUNC  2 /* MF only cares about function stats */
 379 #define STATS_FLAGS_BOTH  (STATS_FLAGS_FUNC | STATS_FLAGS_PORT)
 380     char string[STAT_NAME_LEN];
 381 } bxe_eth_stats_arr[] = {
 382     { STATS_OFFSET32(total_bytes_received_hi),
 383                 8, STATS_FLAGS_BOTH, "rx_bytes" },
 384     { STATS_OFFSET32(error_bytes_received_hi),
 385                 8, STATS_FLAGS_BOTH, "rx_error_bytes" },
 386     { STATS_OFFSET32(total_unicast_packets_received_hi),
 387                 8, STATS_FLAGS_BOTH, "rx_ucast_packets" },
 388     { STATS_OFFSET32(total_multicast_packets_received_hi),
 389                 8, STATS_FLAGS_BOTH, "rx_mcast_packets" },
 390     { STATS_OFFSET32(total_broadcast_packets_received_hi),
 391                 8, STATS_FLAGS_BOTH, "rx_bcast_packets" },
 392     { STATS_OFFSET32(rx_stat_dot3statsfcserrors_hi),
 393                 8, STATS_FLAGS_PORT, "rx_crc_errors" },
 394     { STATS_OFFSET32(rx_stat_dot3statsalignmenterrors_hi),
 395                 8, STATS_FLAGS_PORT, "rx_align_errors" },
 396     { STATS_OFFSET32(rx_stat_etherstatsundersizepkts_hi),
 397                 8, STATS_FLAGS_PORT, "rx_undersize_packets" },
 398     { STATS_OFFSET32(etherstatsoverrsizepkts_hi),
 399                 8, STATS_FLAGS_PORT, "rx_oversize_packets" },
 400     { STATS_OFFSET32(rx_stat_etherstatsfragments_hi),
 401                 8, STATS_FLAGS_PORT, "rx_fragments" },
 402     { STATS_OFFSET32(rx_stat_etherstatsjabbers_hi),
 403                 8, STATS_FLAGS_PORT, "rx_jabbers" },
 404     { STATS_OFFSET32(no_buff_discard_hi),
 405                 8, STATS_FLAGS_BOTH, "rx_discards" },
 406     { STATS_OFFSET32(mac_filter_discard),
 407                 4, STATS_FLAGS_PORT, "rx_filtered_packets" },
 408     { STATS_OFFSET32(mf_tag_discard),
 409                 4, STATS_FLAGS_PORT, "rx_mf_tag_discard" },
 410     { STATS_OFFSET32(pfc_frames_received_hi),
 411                 8, STATS_FLAGS_PORT, "pfc_frames_received" },
 412     { STATS_OFFSET32(pfc_frames_sent_hi),
 413                 8, STATS_FLAGS_PORT, "pfc_frames_sent" },
 414     { STATS_OFFSET32(brb_drop_hi),
 415                 8, STATS_FLAGS_PORT, "rx_brb_discard" },
 416     { STATS_OFFSET32(brb_truncate_hi),
 417                 8, STATS_FLAGS_PORT, "rx_brb_truncate" },
 418     { STATS_OFFSET32(pause_frames_received_hi),
 419                 8, STATS_FLAGS_PORT, "rx_pause_frames" },
 420     { STATS_OFFSET32(rx_stat_maccontrolframesreceived_hi),
 421                 8, STATS_FLAGS_PORT, "rx_mac_ctrl_frames" },
 422     { STATS_OFFSET32(nig_timer_max),
 423                 4, STATS_FLAGS_PORT, "rx_constant_pause_events" },
 424     { STATS_OFFSET32(total_bytes_transmitted_hi),
 425                 8, STATS_FLAGS_BOTH, "tx_bytes" },
 426     { STATS_OFFSET32(tx_stat_ifhcoutbadoctets_hi),
 427                 8, STATS_FLAGS_PORT, "tx_error_bytes" },
 428     { STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 429                 8, STATS_FLAGS_BOTH, "tx_ucast_packets" },
 430     { STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 431                 8, STATS_FLAGS_BOTH, "tx_mcast_packets" },
 432     { STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 433                 8, STATS_FLAGS_BOTH, "tx_bcast_packets" },
 434     { STATS_OFFSET32(tx_stat_dot3statsinternalmactransmiterrors_hi),
 435                 8, STATS_FLAGS_PORT, "tx_mac_errors" },
 436     { STATS_OFFSET32(rx_stat_dot3statscarriersenseerrors_hi),
 437                 8, STATS_FLAGS_PORT, "tx_carrier_errors" },
 438     { STATS_OFFSET32(tx_stat_dot3statssinglecollisionframes_hi),
 439                 8, STATS_FLAGS_PORT, "tx_single_collisions" },
 440     { STATS_OFFSET32(tx_stat_dot3statsmultiplecollisionframes_hi),
 441                 8, STATS_FLAGS_PORT, "tx_multi_collisions" },
 442     { STATS_OFFSET32(tx_stat_dot3statsdeferredtransmissions_hi),
 443                 8, STATS_FLAGS_PORT, "tx_deferred" },
 444     { STATS_OFFSET32(tx_stat_dot3statsexcessivecollisions_hi),
 445                 8, STATS_FLAGS_PORT, "tx_excess_collisions" },
 446     { STATS_OFFSET32(tx_stat_dot3statslatecollisions_hi),
 447                 8, STATS_FLAGS_PORT, "tx_late_collisions" },
 448     { STATS_OFFSET32(tx_stat_etherstatscollisions_hi),
 449                 8, STATS_FLAGS_PORT, "tx_total_collisions" },
 450     { STATS_OFFSET32(tx_stat_etherstatspkts64octets_hi),
 451                 8, STATS_FLAGS_PORT, "tx_64_byte_packets" },
 452     { STATS_OFFSET32(tx_stat_etherstatspkts65octetsto127octets_hi),
 453                 8, STATS_FLAGS_PORT, "tx_65_to_127_byte_packets" },
 454     { STATS_OFFSET32(tx_stat_etherstatspkts128octetsto255octets_hi),
 455                 8, STATS_FLAGS_PORT, "tx_128_to_255_byte_packets" },
 456     { STATS_OFFSET32(tx_stat_etherstatspkts256octetsto511octets_hi),
 457                 8, STATS_FLAGS_PORT, "tx_256_to_511_byte_packets" },
 458     { STATS_OFFSET32(tx_stat_etherstatspkts512octetsto1023octets_hi),
 459                 8, STATS_FLAGS_PORT, "tx_512_to_1023_byte_packets" },
 460     { STATS_OFFSET32(etherstatspkts1024octetsto1522octets_hi),
 461                 8, STATS_FLAGS_PORT, "tx_1024_to_1522_byte_packets" },
 462     { STATS_OFFSET32(etherstatspktsover1522octets_hi),
 463                 8, STATS_FLAGS_PORT, "tx_1523_to_9022_byte_packets" },
 464     { STATS_OFFSET32(pause_frames_sent_hi),
 465                 8, STATS_FLAGS_PORT, "tx_pause_frames" },
 466     { STATS_OFFSET32(total_tpa_aggregations_hi),
 467                 8, STATS_FLAGS_FUNC, "tpa_aggregations" },
 468     { STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 469                 8, STATS_FLAGS_FUNC, "tpa_aggregated_frames"},
 470     { STATS_OFFSET32(total_tpa_bytes_hi),
 471                 8, STATS_FLAGS_FUNC, "tpa_bytes"},
 472 #if 0
 473     { STATS_OFFSET32(recoverable_error),
 474                 4, STATS_FLAGS_FUNC, "recoverable_errors" },
 475     { STATS_OFFSET32(unrecoverable_error),
 476                 4, STATS_FLAGS_FUNC, "unrecoverable_errors" },
 477 #endif
 478     { STATS_OFFSET32(eee_tx_lpi),
 479                 4, STATS_FLAGS_PORT, "eee_tx_lpi"},
 480     { STATS_OFFSET32(rx_calls),
 481                 4, STATS_FLAGS_FUNC, "rx_calls"},
 482     { STATS_OFFSET32(rx_pkts),
 483                 4, STATS_FLAGS_FUNC, "rx_pkts"},
 484     { STATS_OFFSET32(rx_tpa_pkts),
 485                 4, STATS_FLAGS_FUNC, "rx_tpa_pkts"},
 486     { STATS_OFFSET32(rx_jumbo_sge_pkts),
 487                 4, STATS_FLAGS_FUNC, "rx_jumbo_sge_pkts"},
 488     { STATS_OFFSET32(rx_soft_errors),
 489                 4, STATS_FLAGS_FUNC, "rx_soft_errors"},
 490     { STATS_OFFSET32(rx_hw_csum_errors),
 491                 4, STATS_FLAGS_FUNC, "rx_hw_csum_errors"},
 492     { STATS_OFFSET32(rx_ofld_frames_csum_ip),
 493                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_ip"},
 494     { STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 495                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_tcp_udp"},
 496     { STATS_OFFSET32(rx_budget_reached),
 497                 4, STATS_FLAGS_FUNC, "rx_budget_reached"},
 498     { STATS_OFFSET32(tx_pkts),
 499                 4, STATS_FLAGS_FUNC, "tx_pkts"},
 500     { STATS_OFFSET32(tx_soft_errors),
 501                 4, STATS_FLAGS_FUNC, "tx_soft_errors"},
 502     { STATS_OFFSET32(tx_ofld_frames_csum_ip),
 503                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_ip"},
 504     { STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 505                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_tcp"},
 506     { STATS_OFFSET32(tx_ofld_frames_csum_udp),
 507                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_udp"},
 508     { STATS_OFFSET32(tx_ofld_frames_lso),
 509                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso"},
 510     { STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 511                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso_hdr_splits"},
 512     { STATS_OFFSET32(tx_encap_failures),
 513                 4, STATS_FLAGS_FUNC, "tx_encap_failures"},
 514     { STATS_OFFSET32(tx_hw_queue_full),
 515                 4, STATS_FLAGS_FUNC, "tx_hw_queue_full"},
 516     { STATS_OFFSET32(tx_hw_max_queue_depth),
 517                 4, STATS_FLAGS_FUNC, "tx_hw_max_queue_depth"},
 518     { STATS_OFFSET32(tx_dma_mapping_failure),
 519                 4, STATS_FLAGS_FUNC, "tx_dma_mapping_failure"},
 520     { STATS_OFFSET32(tx_max_drbr_queue_depth),
 521                 4, STATS_FLAGS_FUNC, "tx_max_drbr_queue_depth"},
 522     { STATS_OFFSET32(tx_window_violation_std),
 523                 4, STATS_FLAGS_FUNC, "tx_window_violation_std"},
 524     { STATS_OFFSET32(tx_window_violation_tso),
 525                 4, STATS_FLAGS_FUNC, "tx_window_violation_tso"},
 526 #if 0
 527     { STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 528                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_ipv6"},
 529     { STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 530                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_not_tcp"},
 531 #endif
 532     { STATS_OFFSET32(tx_chain_lost_mbuf),
 533                 4, STATS_FLAGS_FUNC, "tx_chain_lost_mbuf"},
 534     { STATS_OFFSET32(tx_frames_deferred),
 535                 4, STATS_FLAGS_FUNC, "tx_frames_deferred"},
 536     { STATS_OFFSET32(tx_queue_xoff),
 537                 4, STATS_FLAGS_FUNC, "tx_queue_xoff"},
 538     { STATS_OFFSET32(mbuf_defrag_attempts),
 539                 4, STATS_FLAGS_FUNC, "mbuf_defrag_attempts"},
 540     { STATS_OFFSET32(mbuf_defrag_failures),
 541                 4, STATS_FLAGS_FUNC, "mbuf_defrag_failures"},
 542     { STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 543                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_alloc_failed"},
 544     { STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 545                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_mapping_failed"},
 546     { STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 547                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_alloc_failed"},
 548     { STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 549                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_mapping_failed"},
 550     { STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 551                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_alloc_failed"},
 552     { STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 553                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_mapping_failed"},
 554     { STATS_OFFSET32(mbuf_alloc_tx),
 555                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tx"},
 556     { STATS_OFFSET32(mbuf_alloc_rx),
 557                 4, STATS_FLAGS_FUNC, "mbuf_alloc_rx"},
 558     { STATS_OFFSET32(mbuf_alloc_sge),
 559                 4, STATS_FLAGS_FUNC, "mbuf_alloc_sge"},
 560     { STATS_OFFSET32(mbuf_alloc_tpa),
 561                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tpa"}
 562 };
 563
 564 static const struct {
 565     uint32_t offset;
 566     uint32_t size;
 567     char string[STAT_NAME_LEN];
 568 } bxe_eth_q_stats_arr[] = {
 569     { Q_STATS_OFFSET32(total_bytes_received_hi),
 570                 8, "rx_bytes" },
 571     { Q_STATS_OFFSET32(total_unicast_packets_received_hi),
 572                 8, "rx_ucast_packets" },
 573     { Q_STATS_OFFSET32(total_multicast_packets_received_hi),
 574                 8, "rx_mcast_packets" },
 575     { Q_STATS_OFFSET32(total_broadcast_packets_received_hi),
 576                 8, "rx_bcast_packets" },
 577     { Q_STATS_OFFSET32(no_buff_discard_hi),
 578                 8, "rx_discards" },
 579     { Q_STATS_OFFSET32(total_bytes_transmitted_hi),
 580                 8, "tx_bytes" },
 581     { Q_STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 582                 8, "tx_ucast_packets" },
 583     { Q_STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 584                 8, "tx_mcast_packets" },
 585     { Q_STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 586                 8, "tx_bcast_packets" },
 587     { Q_STATS_OFFSET32(total_tpa_aggregations_hi),
 588                 8, "tpa_aggregations" },
 589     { Q_STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 590                 8, "tpa_aggregated_frames"},
 591     { Q_STATS_OFFSET32(total_tpa_bytes_hi),
 592                 8, "tpa_bytes"},
 593     { Q_STATS_OFFSET32(rx_calls),
 594                 4, "rx_calls"},
 595     { Q_STATS_OFFSET32(rx_pkts),
 596                 4, "rx_pkts"},
 597     { Q_STATS_OFFSET32(rx_tpa_pkts),
 598                 4, "rx_tpa_pkts"},
 599     { Q_STATS_OFFSET32(rx_jumbo_sge_pkts),
 600                 4, "rx_jumbo_sge_pkts"},
 601     { Q_STATS_OFFSET32(rx_soft_errors),
 602                 4, "rx_soft_errors"},
 603     { Q_STATS_OFFSET32(rx_hw_csum_errors),
 604                 4, "rx_hw_csum_errors"},
 605     { Q_STATS_OFFSET32(rx_ofld_frames_csum_ip),
 606                 4, "rx_ofld_frames_csum_ip"},
 607     { Q_STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 608                 4, "rx_ofld_frames_csum_tcp_udp"},
 609     { Q_STATS_OFFSET32(rx_budget_reached),
 610                 4, "rx_budget_reached"},
 611     { Q_STATS_OFFSET32(tx_pkts),
 612                 4, "tx_pkts"},
 613     { Q_STATS_OFFSET32(tx_soft_errors),
 614                 4, "tx_soft_errors"},
 615     { Q_STATS_OFFSET32(tx_ofld_frames_csum_ip),
 616                 4, "tx_ofld_frames_csum_ip"},
 617     { Q_STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 618                 4, "tx_ofld_frames_csum_tcp"},
 619     { Q_STATS_OFFSET32(tx_ofld_frames_csum_udp),
 620                 4, "tx_ofld_frames_csum_udp"},
 621     { Q_STATS_OFFSET32(tx_ofld_frames_lso),
 622                 4, "tx_ofld_frames_lso"},
 623     { Q_STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 624                 4, "tx_ofld_frames_lso_hdr_splits"},
 625     { Q_STATS_OFFSET32(tx_encap_failures),
 626                 4, "tx_encap_failures"},
 627     { Q_STATS_OFFSET32(tx_hw_queue_full),
 628                 4, "tx_hw_queue_full"},
 629     { Q_STATS_OFFSET32(tx_hw_max_queue_depth),
 630                 4, "tx_hw_max_queue_depth"},
 631     { Q_STATS_OFFSET32(tx_dma_mapping_failure),
 632                 4, "tx_dma_mapping_failure"},
 633     { Q_STATS_OFFSET32(tx_max_drbr_queue_depth),
 634                 4, "tx_max_drbr_queue_depth"},
 635     { Q_STATS_OFFSET32(tx_window_violation_std),
 636                 4, "tx_window_violation_std"},
 637     { Q_STATS_OFFSET32(tx_window_violation_tso),
 638                 4, "tx_window_violation_tso"},
 639 #if 0
 640     { Q_STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 641                 4, "tx_unsupported_tso_request_ipv6"},
 642     { Q_STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 643                 4, "tx_unsupported_tso_request_not_tcp"},
 644 #endif
 645     { Q_STATS_OFFSET32(tx_chain_lost_mbuf),
 646                 4, "tx_chain_lost_mbuf"},
 647     { Q_STATS_OFFSET32(tx_frames_deferred),
 648                 4, "tx_frames_deferred"},
 649     { Q_STATS_OFFSET32(tx_queue_xoff),
 650                 4, "tx_queue_xoff"},
 651     { Q_STATS_OFFSET32(mbuf_defrag_attempts),
 652                 4, "mbuf_defrag_attempts"},
 653     { Q_STATS_OFFSET32(mbuf_defrag_failures),
 654                 4, "mbuf_defrag_failures"},
 655     { Q_STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 656                 4, "mbuf_rx_bd_alloc_failed"},
 657     { Q_STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 658                 4, "mbuf_rx_bd_mapping_failed"},
 659     { Q_STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 660                 4, "mbuf_rx_tpa_alloc_failed"},
 661     { Q_STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 662                 4, "mbuf_rx_tpa_mapping_failed"},
 663     { Q_STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 664                 4, "mbuf_rx_sge_alloc_failed"},
 665     { Q_STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 666                 4, "mbuf_rx_sge_mapping_failed"},
 667     { Q_STATS_OFFSET32(mbuf_alloc_tx),
 668                 4, "mbuf_alloc_tx"},
 669     { Q_STATS_OFFSET32(mbuf_alloc_rx),
 670                 4, "mbuf_alloc_rx"},
 671     { Q_STATS_OFFSET32(mbuf_alloc_sge),
 672                 4, "mbuf_alloc_sge"},
 673     { Q_STATS_OFFSET32(mbuf_alloc_tpa),
 674                 4, "mbuf_alloc_tpa"}
 675 };
 676
 677 #define BXE_NUM_ETH_STATS   ARRAY_SIZE(bxe_eth_stats_arr)
 678 #define BXE_NUM_ETH_Q_STATS ARRAY_SIZE(bxe_eth_q_stats_arr)
 679
 680
 681 static void    bxe_cmng_fns_init(struct bxe_softc *sc,
 682                                  uint8_t          read_cfg,
 683                                  uint8_t          cmng_type);
 684 static int     bxe_get_cmng_fns_mode(struct bxe_softc *sc);
 685 static void    storm_memset_cmng(struct bxe_softc *sc,
 686                                  struct cmng_init *cmng,
 687                                  uint8_t          port);
 688 static void    bxe_set_reset_global(struct bxe_softc *sc);
 689 static void    bxe_set_reset_in_progress(struct bxe_softc *sc);
 690 static uint8_t bxe_reset_is_done(struct bxe_softc *sc,
 691                                  int              engine);
 692 static uint8_t bxe_clear_pf_load(struct bxe_softc *sc);
 693 static uint8_t bxe_chk_parity_attn(struct bxe_softc *sc,
 694                                    uint8_t          *global,
 695                                    uint8_t          print);
 696 static void    bxe_int_disable(struct bxe_softc *sc);
 697 static int     bxe_release_leader_lock(struct bxe_softc *sc);
 698 static void    bxe_pf_disable(struct bxe_softc *sc);
 699 static void    bxe_free_fp_buffers(struct bxe_softc *sc);
 700 static inline void bxe_update_rx_prod(struct bxe_softc    *sc,
 701                                       struct bxe_fastpath *fp,
 702                                       uint16_t            rx_bd_prod,
 703                                       uint16_t            rx_cq_prod,
 704                                       uint16_t            rx_sge_prod);
 705 static void    bxe_link_report_locked(struct bxe_softc *sc);
 706 static void    bxe_link_report(struct bxe_softc *sc);
 707 static void    bxe_link_status_update(struct bxe_softc *sc);
 708 static void    bxe_periodic_callout_func(void *xsc);
 709 static void    bxe_periodic_start(struct bxe_softc *sc);
 710 static void    bxe_periodic_stop(struct bxe_softc *sc);
 711 static int     bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
 712                                     uint16_t prev_index,
 713                                     uint16_t index);
 714 static int     bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
 715                                      int                 queue);
 716 static int     bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
 717                                      uint16_t            index);
 718 static uint8_t bxe_txeof(struct bxe_softc *sc,
 719                          struct bxe_fastpath *fp);
 720 static void    bxe_task_fp(struct bxe_fastpath *fp);
 721 static __noinline void bxe_dump_mbuf(struct bxe_softc *sc,
 722                                      struct mbuf      *m,
 723                                      uint8_t          contents);
 724 static int     bxe_alloc_mem(struct bxe_softc *sc);
 725 static void    bxe_free_mem(struct bxe_softc *sc);
 726 static int     bxe_alloc_fw_stats_mem(struct bxe_softc *sc);
 727 static void    bxe_free_fw_stats_mem(struct bxe_softc *sc);
 728 static int     bxe_interrupt_attach(struct bxe_softc *sc);
 729 static void    bxe_interrupt_detach(struct bxe_softc *sc);
 730 static void    bxe_set_rx_mode(struct bxe_softc *sc);
 731 static int     bxe_init_locked(struct bxe_softc *sc);
 732 static int     bxe_stop_locked(struct bxe_softc *sc);
 733 static __noinline int bxe_nic_load(struct bxe_softc *sc,
 734                                    int              load_mode);
 735 static __noinline int bxe_nic_unload(struct bxe_softc *sc,
 736                                      uint32_t         unload_mode,
 737                                      uint8_t          keep_link);
 738
 739 static void bxe_handle_sp_tq(void *context, int pending);
 740 static void bxe_handle_fp_tq(void *context, int pending);
 741
 742
 743 /* calculate crc32 on a buffer (NOTE: crc32_length MUST be aligned to 8) */
 744 uint32_t
 745 calc_crc32(uint8_t  *crc32_packet,
 746            uint32_t crc32_length,
 747            uint32_t crc32_seed,
 748            uint8_t  complement)
 749 {
 750    uint32_t byte         = 0;
 751    uint32_t bit          = 0;
 752    uint8_t  msb          = 0;
 753    uint32_t temp         = 0;
 754    uint32_t shft         = 0;
 755    uint8_t  current_byte = 0;
 756    uint32_t crc32_result = crc32_seed;
 757    const uint32_t CRC32_POLY = 0x1edc6f41;
 758
 759    if ((crc32_packet == NULL) ||
 760        (crc32_length == 0) ||
 761        ((crc32_length % 8) != 0))
 762     {
 763         return (crc32_result);
 764     }
 765
 766     for (byte = 0; byte < crc32_length; byte = byte + 1)
 767     {
 768         current_byte = crc32_packet[byte];
 769         for (bit = 0; bit < 8; bit = bit + 1)
 770         {
 771             /* msb = crc32_result[31]; */
 772             msb = (uint8_t)(crc32_result >> 31);
 773
 774             crc32_result = crc32_result << 1;
 775
 776             /* it (msb != current_byte[bit]) */
 777             if (msb != (0x1 & (current_byte >> bit)))
 778             {
 779                 crc32_result = crc32_result ^ CRC32_POLY;
 780                 /* crc32_result[0] = 1 */
 781                 crc32_result |= 1;
 782             }
 783         }
 784     }
 785
 786     /* Last step is to:
 787      * 1. "mirror" every bit
 788      * 2. swap the 4 bytes
 789      * 3. complement each bit
 790      */
 791
 792     /* Mirror */
 793     temp = crc32_result;
 794     shft = sizeof(crc32_result) * 8 - 1;
 795
 796     for (crc32_result >>= 1; crc32_result; crc32_result >>= 1)
 797     {
 798         temp <<= 1;
 799         temp |= crc32_result & 1;
 800         shft-- ;
 801     }
 802
 803     /* temp[31-bit] = crc32_result[bit] */
 804     temp <<= shft;
 805
 806     /* Swap */
 807     /* crc32_result = {temp[7:0], temp[15:8], temp[23:16], temp[31:24]} */
 808     {
 809         uint32_t t0, t1, t2, t3;
 810         t0 = (0x000000ff & (temp >> 24));
 811         t1 = (0x0000ff00 & (temp >> 8));
 812         t2 = (0x00ff0000 & (temp << 8));
 813         t3 = (0xff000000 & (temp << 24));
 814         crc32_result = t0 | t1 | t2 | t3;
 815     }
 816
 817     /* Complement */
 818     if (complement)
 819     {
 820         crc32_result = ~crc32_result;
 821     }
 822
 823     return (crc32_result);
 824 }
 825
 826 int
 827 bxe_test_bit(int                    nr,
 828              volatile unsigned long *addr)
 829 {
 830     return ((atomic_load_acq_long(addr) & (1 << nr)) != 0);
 831 }
 832
 833 void
 834 bxe_set_bit(unsigned int           nr,
 835             volatile unsigned long *addr)
 836 {
 837     atomic_set_acq_long(addr, (1 << nr));
 838 }
 839
 840 void
 841 bxe_clear_bit(int                    nr,
 842               volatile unsigned long *addr)
 843 {
 844     atomic_clear_acq_long(addr, (1 << nr));
 845 }
 846
 847 int
 848 bxe_test_and_set_bit(int                    nr,
 849                        volatile unsigned long *addr)
 850 {
 851     unsigned long x;
 852     nr = (1 << nr);
 853     do {
 854         x = *addr;
 855     } while (atomic_cmpset_acq_long(addr, x, x | nr) == 0);
 856     // if (x & nr) bit_was_set; else bit_was_not_set;
 857     return (x & nr);
 858 }
 859
 860 int
 861 bxe_test_and_clear_bit(int                    nr,
 862                        volatile unsigned long *addr)
 863 {
 864     unsigned long x;
 865     nr = (1 << nr);
 866     do {
 867         x = *addr;
 868     } while (atomic_cmpset_acq_long(addr, x, x & ~nr) == 0);
 869     // if (x & nr) bit_was_set; else bit_was_not_set;
 870     return (x & nr);
 871 }
 872
 873 int
 874 bxe_cmpxchg(volatile int *addr,
 875             int          old,
 876             int          new)
 877 {
 878     int x;
 879     do {
 880         x = *addr;
 881     } while (atomic_cmpset_acq_int(addr, old, new) == 0);
 882     return (x);
 883 }
 884
 885 /*
 886  * Get DMA memory from the OS.
 887  *
 888  * Validates that the OS has provided DMA buffers in response to a
 889  * bus_dmamap_load call and saves the physical address of those buffers.
 890  * When the callback is used the OS will return 0 for the mapping function
 891  * (bus_dmamap_load) so we use the value of map_arg->maxsegs to pass any
 892  * failures back to the caller.
 893  *
 894  * Returns:
 895  *   Nothing.
 896  */
 897 static void
 898 bxe_dma_map_addr(void *arg, bus_dma_segment_t *segs, int nseg, int error)
 899 {
 900     struct bxe_dma *dma = arg;
 901
 902     if (error) {
 903         dma->paddr = 0;
 904         dma->nseg  = 0;
 905         BLOGE(dma->sc, "Failed DMA alloc '%s' (%d)!\n", dma->msg, error);
 906     } else {
 907         dma->paddr = segs->ds_addr;
 908         dma->nseg  = nseg;
 909 #if 0
 910         BLOGD(dma->sc, DBG_LOAD,
 911               "DMA alloc '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
 912               dma->msg, dma->vaddr, (void *)dma->paddr,
 913               dma->nseg, dma->size);
 914 #endif
 915     }
 916 }
 917
 918 /*
 919  * Allocate a block of memory and map it for DMA. No partial completions
 920  * allowed and release any resources acquired if we can't acquire all
 921  * resources.
 922  *
 923  * Returns:
 924  *   0 = Success, !0 = Failure
 925  */
 926 int
 927 bxe_dma_alloc(struct bxe_softc *sc,
 928               bus_size_t       size,
 929               struct bxe_dma   *dma,
 930               const char       *msg)
 931 {
 932     int rc;
 933
 934     if (dma->size > 0) {
 935         BLOGE(sc, "dma block '%s' already has size %lu\n", msg,
 936               (unsigned long)dma->size);
 937         return (1);
 938     }
 939
 940     memset(dma, 0, sizeof(*dma)); /* sanity */
 941     dma->sc   = sc;
 942     dma->size = size;
 943     snprintf(dma->msg, sizeof(dma->msg), "%s", msg);
 944
 945     rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
 946                             BCM_PAGE_SIZE,      /* alignment */
 947                             0,                  /* boundary limit */
 948                             BUS_SPACE_MAXADDR,  /* restricted low */
 949                             BUS_SPACE_MAXADDR,  /* restricted hi */
 950                             NULL,               /* addr filter() */
 951                             NULL,               /* addr filter() arg */
 952                             size,               /* max map size */
 953                             1,                  /* num discontinuous */
 954                             size,               /* max seg size */
 955                             BUS_DMA_ALLOCNOW,   /* flags */
 956                             NULL,               /* lock() */
 957                             NULL,               /* lock() arg */
 958                             &dma->tag);         /* returned dma tag */
 959     if (rc != 0) {
 960         BLOGE(sc, "Failed to create dma tag for '%s' (%d)\n", msg, rc);
 961         memset(dma, 0, sizeof(*dma));
 962         return (1);
 963     }
 964
 965     rc = bus_dmamem_alloc(dma->tag,
 966                           (void **)&dma->vaddr,
 967                           (BUS_DMA_NOWAIT | BUS_DMA_ZERO),
 968                           &dma->map);
 969     if (rc != 0) {
 970         BLOGE(sc, "Failed to alloc dma mem for '%s' (%d)\n", msg, rc);
 971         bus_dma_tag_destroy(dma->tag);
 972         memset(dma, 0, sizeof(*dma));
 973         return (1);
 974     }
 975
 976     rc = bus_dmamap_load(dma->tag,
 977                          dma->map,
 978                          dma->vaddr,
 979                          size,
 980                          bxe_dma_map_addr, /* BLOGD in here */
 981                          dma,
 982                          BUS_DMA_NOWAIT);
 983     if (rc != 0) {
 984         BLOGE(sc, "Failed to load dma map for '%s' (%d)\n", msg, rc);
 985         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
 986         bus_dma_tag_destroy(dma->tag);
 987         memset(dma, 0, sizeof(*dma));
 988         return (1);
 989     }
 990
 991     return (0);
 992 }
 993
 994 void
 995 bxe_dma_free(struct bxe_softc *sc,
 996              struct bxe_dma   *dma)
 997 {
 998     if (dma->size > 0) {
 999 #if 0
1000         BLOGD(sc, DBG_LOAD,
1001               "DMA free '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
1002               dma->msg, dma->vaddr, (void *)dma->paddr,
1003               dma->nseg, dma->size);
1004 #endif
1005
1006         DBASSERT(sc, (dma->tag != NULL), ("dma tag is NULL"));
1007
1008         bus_dmamap_sync(dma->tag, dma->map,
1009                         (BUS_DMASYNC_POSTREAD | BUS_DMASYNC_POSTWRITE));
1010         bus_dmamap_unload(dma->tag, dma->map);
1011         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
1012         bus_dma_tag_destroy(dma->tag);
1013     }
1014
1015     memset(dma, 0, sizeof(*dma));
1016 }
1017
1018 /*
1019  * These indirect read and write routines are only during init.
1020  * The locking is handled by the MCP.
1021  */
1022
1023 void
1024 bxe_reg_wr_ind(struct bxe_softc *sc,
1025                uint32_t         addr,
1026                uint32_t         val)
1027 {
1028     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1029     pci_write_config(sc->dev, PCICFG_GRC_DATA, val, 4);
1030     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1031 }
1032
1033 uint32_t
1034 bxe_reg_rd_ind(struct bxe_softc *sc,
1035                uint32_t         addr)
1036 {
1037     uint32_t val;
1038
1039     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1040     val = pci_read_config(sc->dev, PCICFG_GRC_DATA, 4);
1041     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1042
1043     return (val);
1044 }
1045
1046 #if 0
1047 void bxe_dp_dmae(struct bxe_softc *sc, struct dmae_command *dmae, int msglvl)
1048 {
1049     uint32_t src_type = dmae->opcode & DMAE_COMMAND_SRC;
1050
1051     switch (dmae->opcode & DMAE_COMMAND_DST) {
1052     case DMAE_CMD_DST_PCI:
1053         if (src_type == DMAE_CMD_SRC_PCI)
1054             DP(msglvl, "DMAE: opcode 0x%08x\n"
1055                "src [%x:%08x], len [%d*4], dst [%x:%08x]\n"
1056                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1057                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1058                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1059                dmae->comp_addr_hi, dmae->comp_addr_lo,
1060                dmae->comp_val);
1061         else
1062             DP(msglvl, "DMAE: opcode 0x%08x\n"
1063                "src [%08x], len [%d*4], dst [%x:%08x]\n"
1064                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1065                dmae->opcode, dmae->src_addr_lo >> 2,
1066                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1067                dmae->comp_addr_hi, dmae->comp_addr_lo,
1068                dmae->comp_val);
1069         break;
1070     case DMAE_CMD_DST_GRC:
1071         if (src_type == DMAE_CMD_SRC_PCI)
1072             DP(msglvl, "DMAE: opcode 0x%08x\n"
1073                "src [%x:%08x], len [%d*4], dst_addr [%08x]\n"
1074                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1075                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1076                dmae->len, dmae->dst_addr_lo >> 2,
1077                dmae->comp_addr_hi, dmae->comp_addr_lo,
1078                dmae->comp_val);
1079         else
1080             DP(msglvl, "DMAE: opcode 0x%08x\n"
1081                "src [%08x], len [%d*4], dst [%08x]\n"
1082                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1083                dmae->opcode, dmae->src_addr_lo >> 2,
1084                dmae->len, dmae->dst_addr_lo >> 2,
1085                dmae->comp_addr_hi, dmae->comp_addr_lo,
1086                dmae->comp_val);
1087         break;
1088     default:
1089         if (src_type == DMAE_CMD_SRC_PCI)
1090             DP(msglvl, "DMAE: opcode 0x%08x\n"
1091                "src_addr [%x:%08x]  len [%d * 4]  dst_addr [none]\n"
1092                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1093                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1094                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1095                dmae->comp_val);
1096         else
1097             DP(msglvl, "DMAE: opcode 0x%08x\n"
1098                "src_addr [%08x]  len [%d * 4]  dst_addr [none]\n"
1099                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1100                dmae->opcode, dmae->src_addr_lo >> 2,
1101                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1102                dmae->comp_val);
1103         break;
1104     }
1105
1106 }
1107 #endif
1108
1109 static int
1110 bxe_acquire_hw_lock(struct bxe_softc *sc,
1111                     uint32_t         resource)
1112 {
1113     uint32_t lock_status;
1114     uint32_t resource_bit = (1 << resource);
1115     int func = SC_FUNC(sc);
1116     uint32_t hw_lock_control_reg;
1117     int cnt;
1118
1119     /* validate the resource is within range */
1120     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1121         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1122         return (-1);
1123     }
1124
1125     if (func <= 5) {
1126         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1127     } else {
1128         hw_lock_control_reg =
1129                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1130     }
1131
1132     /* validate the resource is not already taken */
1133     lock_status = REG_RD(sc, hw_lock_control_reg);
1134     if (lock_status & resource_bit) {
1135         BLOGE(sc, "resource in use (status 0x%x bit 0x%x)\n",
1136               lock_status, resource_bit);
1137         return (-1);
1138     }
1139
1140     /* try every 5ms for 5 seconds */
1141     for (cnt = 0; cnt < 1000; cnt++) {
1142         REG_WR(sc, (hw_lock_control_reg + 4), resource_bit);
1143         lock_status = REG_RD(sc, hw_lock_control_reg);
1144         if (lock_status & resource_bit) {
1145             return (0);
1146         }
1147         DELAY(5000);
1148     }
1149
1150     BLOGE(sc, "Resource lock timeout!\n");
1151     return (-1);
1152 }
1153
1154 static int
1155 bxe_release_hw_lock(struct bxe_softc *sc,
1156                     uint32_t         resource)
1157 {
1158     uint32_t lock_status;
1159     uint32_t resource_bit = (1 << resource);
1160     int func = SC_FUNC(sc);
1161     uint32_t hw_lock_control_reg;
1162
1163     /* validate the resource is within range */
1164     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1165         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1166         return (-1);
1167     }
1168
1169     if (func <= 5) {
1170         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1171     } else {
1172         hw_lock_control_reg =
1173                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1174     }
1175
1176     /* validate the resource is currently taken */
1177     lock_status = REG_RD(sc, hw_lock_control_reg);
1178     if (!(lock_status & resource_bit)) {
1179         BLOGE(sc, "resource not in use (status 0x%x bit 0x%x)\n",
1180               lock_status, resource_bit);
1181         return (-1);
1182     }
1183
1184     REG_WR(sc, hw_lock_control_reg, resource_bit);
1185     return (0);
1186 }
1187 static void bxe_acquire_phy_lock(struct bxe_softc *sc)
1188 {
1189         BXE_PHY_LOCK(sc);
1190         bxe_acquire_hw_lock(sc,HW_LOCK_RESOURCE_MDIO);
1191 }
1192
1193 static void bxe_release_phy_lock(struct bxe_softc *sc)
1194 {
1195         bxe_release_hw_lock(sc,HW_LOCK_RESOURCE_MDIO);
1196         BXE_PHY_UNLOCK(sc);
1197 }
1198 /*
1199  * Per pf misc lock must be acquired before the per port mcp lock. Otherwise,
1200  * had we done things the other way around, if two pfs from the same port
1201  * would attempt to access nvram at the same time, we could run into a
1202  * scenario such as:
1203  * pf A takes the port lock.
1204  * pf B succeeds in taking the same lock since they are from the same port.
1205  * pf A takes the per pf misc lock. Performs eeprom access.
1206  * pf A finishes. Unlocks the per pf misc lock.
1207  * Pf B takes the lock and proceeds to perform it's own access.
1208  * pf A unlocks the per port lock, while pf B is still working (!).
1209  * mcp takes the per port lock and corrupts pf B's access (and/or has it's own
1210  * access corrupted by pf B).*
1211  */
1212 static int
1213 bxe_acquire_nvram_lock(struct bxe_softc *sc)
1214 {
1215     int port = SC_PORT(sc);
1216     int count, i;
1217     uint32_t val = 0;
1218
1219     /* acquire HW lock: protect against other PFs in PF Direct Assignment */
1220     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1221
1222     /* adjust timeout for emulation/FPGA */
1223     count = NVRAM_TIMEOUT_COUNT;
1224     if (CHIP_REV_IS_SLOW(sc)) {
1225         count *= 100;
1226     }
1227
1228     /* request access to nvram interface */
1229     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1230            (MCPR_NVM_SW_ARB_ARB_REQ_SET1 << port));
1231
1232     for (i = 0; i < count*10; i++) {
1233         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1234         if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1235             break;
1236         }
1237
1238         DELAY(5);
1239     }
1240
1241     if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1242         BLOGE(sc, "Cannot get access to nvram interface\n");
1243         return (-1);
1244     }
1245
1246     return (0);
1247 }
1248
1249 static int
1250 bxe_release_nvram_lock(struct bxe_softc *sc)
1251 {
1252     int port = SC_PORT(sc);
1253     int count, i;
1254     uint32_t val = 0;
1255
1256     /* adjust timeout for emulation/FPGA */
1257     count = NVRAM_TIMEOUT_COUNT;
1258     if (CHIP_REV_IS_SLOW(sc)) {
1259         count *= 100;
1260     }
1261
1262     /* relinquish nvram interface */
1263     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1264            (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << port));
1265
1266     for (i = 0; i < count*10; i++) {
1267         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1268         if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1269             break;
1270         }
1271
1272         DELAY(5);
1273     }
1274
1275     if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1276         BLOGE(sc, "Cannot free access to nvram interface\n");
1277         return (-1);
1278     }
1279
1280     /* release HW lock: protect against other PFs in PF Direct Assignment */
1281     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1282
1283     return (0);
1284 }
1285
1286 static void
1287 bxe_enable_nvram_access(struct bxe_softc *sc)
1288 {
1289     uint32_t val;
1290
1291     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1292
1293     /* enable both bits, even on read */
1294     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1295            (val | MCPR_NVM_ACCESS_ENABLE_EN | MCPR_NVM_ACCESS_ENABLE_WR_EN));
1296 }
1297
1298 static void
1299 bxe_disable_nvram_access(struct bxe_softc *sc)
1300 {
1301     uint32_t val;
1302
1303     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1304
1305     /* disable both bits, even after read */
1306     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1307            (val & ~(MCPR_NVM_ACCESS_ENABLE_EN |
1308                     MCPR_NVM_ACCESS_ENABLE_WR_EN)));
1309 }
1310
1311 static int
1312 bxe_nvram_read_dword(struct bxe_softc *sc,
1313                      uint32_t         offset,
1314                      uint32_t         *ret_val,
1315                      uint32_t         cmd_flags)
1316 {
1317     int count, i, rc;
1318     uint32_t val;
1319
1320     /* build the command word */
1321     cmd_flags |= MCPR_NVM_COMMAND_DOIT;
1322
1323     /* need to clear DONE bit separately */
1324     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1325
1326     /* address of the NVRAM to read from */
1327     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1328            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1329
1330     /* issue a read command */
1331     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1332
1333     /* adjust timeout for emulation/FPGA */
1334     count = NVRAM_TIMEOUT_COUNT;
1335     if (CHIP_REV_IS_SLOW(sc)) {
1336         count *= 100;
1337     }
1338
1339     /* wait for completion */
1340     *ret_val = 0;
1341     rc = -1;
1342     for (i = 0; i < count; i++) {
1343         DELAY(5);
1344         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1345
1346         if (val & MCPR_NVM_COMMAND_DONE) {
1347             val = REG_RD(sc, MCP_REG_MCPR_NVM_READ);
1348             /* we read nvram data in cpu order
1349              * but ethtool sees it as an array of bytes
1350              * converting to big-endian will do the work
1351              */
1352             *ret_val = htobe32(val);
1353             rc = 0;
1354             break;
1355         }
1356     }
1357
1358     if (rc == -1) {
1359         BLOGE(sc, "nvram read timeout expired\n");
1360     }
1361
1362     return (rc);
1363 }
1364
1365 static int
1366 bxe_nvram_read(struct bxe_softc *sc,
1367                uint32_t         offset,
1368                uint8_t          *ret_buf,
1369                int              buf_size)
1370 {
1371     uint32_t cmd_flags;
1372     uint32_t val;
1373     int rc;
1374
1375     if ((offset & 0x03) || (buf_size & 0x03) || (buf_size == 0)) {
1376         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1377               offset, buf_size);
1378         return (-1);
1379     }
1380
1381     if ((offset + buf_size) > sc->devinfo.flash_size) {
1382         BLOGE(sc, "Invalid parameter, "
1383                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1384               offset, buf_size, sc->devinfo.flash_size);
1385         return (-1);
1386     }
1387
1388     /* request access to nvram interface */
1389     rc = bxe_acquire_nvram_lock(sc);
1390     if (rc) {
1391         return (rc);
1392     }
1393
1394     /* enable access to nvram interface */
1395     bxe_enable_nvram_access(sc);
1396
1397     /* read the first word(s) */
1398     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1399     while ((buf_size > sizeof(uint32_t)) && (rc == 0)) {
1400         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1401         memcpy(ret_buf, &val, 4);
1402
1403         /* advance to the next dword */
1404         offset += sizeof(uint32_t);
1405         ret_buf += sizeof(uint32_t);
1406         buf_size -= sizeof(uint32_t);
1407         cmd_flags = 0;
1408     }
1409
1410     if (rc == 0) {
1411         cmd_flags |= MCPR_NVM_COMMAND_LAST;
1412         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1413         memcpy(ret_buf, &val, 4);
1414     }
1415
1416     /* disable access to nvram interface */
1417     bxe_disable_nvram_access(sc);
1418     bxe_release_nvram_lock(sc);
1419
1420     return (rc);
1421 }
1422
1423 static int
1424 bxe_nvram_write_dword(struct bxe_softc *sc,
1425                       uint32_t         offset,
1426                       uint32_t         val,
1427                       uint32_t         cmd_flags)
1428 {
1429     int count, i, rc;
1430
1431     /* build the command word */
1432     cmd_flags |= (MCPR_NVM_COMMAND_DOIT | MCPR_NVM_COMMAND_WR);
1433
1434     /* need to clear DONE bit separately */
1435     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1436
1437     /* write the data */
1438     REG_WR(sc, MCP_REG_MCPR_NVM_WRITE, val);
1439
1440     /* address of the NVRAM to write to */
1441     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1442            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1443
1444     /* issue the write command */
1445     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1446
1447     /* adjust timeout for emulation/FPGA */
1448     count = NVRAM_TIMEOUT_COUNT;
1449     if (CHIP_REV_IS_SLOW(sc)) {
1450         count *= 100;
1451     }
1452
1453     /* wait for completion */
1454     rc = -1;
1455     for (i = 0; i < count; i++) {
1456         DELAY(5);
1457         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1458         if (val & MCPR_NVM_COMMAND_DONE) {
1459             rc = 0;
1460             break;
1461         }
1462     }
1463
1464     if (rc == -1) {
1465         BLOGE(sc, "nvram write timeout expired\n");
1466     }
1467
1468     return (rc);
1469 }
1470
1471 #define BYTE_OFFSET(offset) (8 * (offset & 0x03))
1472
1473 static int
1474 bxe_nvram_write1(struct bxe_softc *sc,
1475                  uint32_t         offset,
1476                  uint8_t          *data_buf,
1477                  int              buf_size)
1478 {
1479     uint32_t cmd_flags;
1480     uint32_t align_offset;
1481     uint32_t val;
1482     int rc;
1483
1484     if ((offset + buf_size) > sc->devinfo.flash_size) {
1485         BLOGE(sc, "Invalid parameter, "
1486                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1487               offset, buf_size, sc->devinfo.flash_size);
1488         return (-1);
1489     }
1490
1491     /* request access to nvram interface */
1492     rc = bxe_acquire_nvram_lock(sc);
1493     if (rc) {
1494         return (rc);
1495     }
1496
1497     /* enable access to nvram interface */
1498     bxe_enable_nvram_access(sc);
1499
1500     cmd_flags = (MCPR_NVM_COMMAND_FIRST | MCPR_NVM_COMMAND_LAST);
1501     align_offset = (offset & ~0x03);
1502     rc = bxe_nvram_read_dword(sc, align_offset, &val, cmd_flags);
1503
1504     if (rc == 0) {
1505         val &= ~(0xff << BYTE_OFFSET(offset));
1506         val |= (*data_buf << BYTE_OFFSET(offset));
1507
1508         /* nvram data is returned as an array of bytes
1509          * convert it back to cpu order
1510          */
1511         val = be32toh(val);
1512
1513         rc = bxe_nvram_write_dword(sc, align_offset, val, cmd_flags);
1514     }
1515
1516     /* disable access to nvram interface */
1517     bxe_disable_nvram_access(sc);
1518     bxe_release_nvram_lock(sc);
1519
1520     return (rc);
1521 }
1522
1523 static int
1524 bxe_nvram_write(struct bxe_softc *sc,
1525                 uint32_t         offset,
1526                 uint8_t          *data_buf,
1527                 int              buf_size)
1528 {
1529     uint32_t cmd_flags;
1530     uint32_t val;
1531     uint32_t written_so_far;
1532     int rc;
1533
1534     if (buf_size == 1) {
1535         return (bxe_nvram_write1(sc, offset, data_buf, buf_size));
1536     }
1537
1538     if ((offset & 0x03) || (buf_size & 0x03) /* || (buf_size == 0) */) {
1539         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1540               offset, buf_size);
1541         return (-1);
1542     }
1543
1544     if (buf_size == 0) {
1545         return (0); /* nothing to do */
1546     }
1547
1548     if ((offset + buf_size) > sc->devinfo.flash_size) {
1549         BLOGE(sc, "Invalid parameter, "
1550                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1551               offset, buf_size, sc->devinfo.flash_size);
1552         return (-1);
1553     }
1554
1555     /* request access to nvram interface */
1556     rc = bxe_acquire_nvram_lock(sc);
1557     if (rc) {
1558         return (rc);
1559     }
1560
1561     /* enable access to nvram interface */
1562     bxe_enable_nvram_access(sc);
1563
1564     written_so_far = 0;
1565     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1566     while ((written_so_far < buf_size) && (rc == 0)) {
1567         if (written_so_far == (buf_size - sizeof(uint32_t))) {
1568             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1569         } else if (((offset + 4) % NVRAM_PAGE_SIZE) == 0) {
1570             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1571         } else if ((offset % NVRAM_PAGE_SIZE) == 0) {
1572             cmd_flags |= MCPR_NVM_COMMAND_FIRST;
1573         }
1574
1575         memcpy(&val, data_buf, 4);
1576
1577         rc = bxe_nvram_write_dword(sc, offset, val, cmd_flags);
1578
1579         /* advance to the next dword */
1580         offset += sizeof(uint32_t);
1581         data_buf += sizeof(uint32_t);
1582         written_so_far += sizeof(uint32_t);
1583         cmd_flags = 0;
1584     }
1585
1586     /* disable access to nvram interface */
1587     bxe_disable_nvram_access(sc);
1588     bxe_release_nvram_lock(sc);
1589
1590     return (rc);
1591 }
1592
1593 /* copy command into DMAE command memory and set DMAE command Go */
1594 void
1595 bxe_post_dmae(struct bxe_softc    *sc,
1596               struct dmae_command *dmae,
1597               int                 idx)
1598 {
1599     uint32_t cmd_offset;
1600     int i;
1601
1602     cmd_offset = (DMAE_REG_CMD_MEM + (sizeof(struct dmae_command) * idx));
1603     for (i = 0; i < ((sizeof(struct dmae_command) / 4)); i++) {
1604         REG_WR(sc, (cmd_offset + (i * 4)), *(((uint32_t *)dmae) + i));
1605     }
1606
1607     REG_WR(sc, dmae_reg_go_c[idx], 1);
1608 }
1609
1610 uint32_t
1611 bxe_dmae_opcode_add_comp(uint32_t opcode,
1612                          uint8_t  comp_type)
1613 {
1614     return (opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
1615                       DMAE_COMMAND_C_TYPE_ENABLE));
1616 }
1617
1618 uint32_t
1619 bxe_dmae_opcode_clr_src_reset(uint32_t opcode)
1620 {
1621     return (opcode & ~DMAE_COMMAND_SRC_RESET);
1622 }
1623
1624 uint32_t
1625 bxe_dmae_opcode(struct bxe_softc *sc,
1626                 uint8_t          src_type,
1627                 uint8_t          dst_type,
1628                 uint8_t          with_comp,
1629                 uint8_t          comp_type)
1630 {
1631     uint32_t opcode = 0;
1632
1633     opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
1634                (dst_type << DMAE_COMMAND_DST_SHIFT));
1635
1636     opcode |= (DMAE_COMMAND_SRC_RESET | DMAE_COMMAND_DST_RESET);
1637
1638     opcode |= (SC_PORT(sc) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
1639
1640     opcode |= ((SC_VN(sc) << DMAE_COMMAND_E1HVN_SHIFT) |
1641                (SC_VN(sc) << DMAE_COMMAND_DST_VN_SHIFT));
1642
1643     opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
1644
1645 #ifdef __BIG_ENDIAN
1646     opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
1647 #else
1648     opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
1649 #endif
1650
1651     if (with_comp) {
1652         opcode = bxe_dmae_opcode_add_comp(opcode, comp_type);
1653     }
1654
1655     return (opcode);
1656 }
1657
1658 static void
1659 bxe_prep_dmae_with_comp(struct bxe_softc    *sc,
1660                         struct dmae_command *dmae,
1661                         uint8_t             src_type,
1662                         uint8_t             dst_type)
1663 {
1664     memset(dmae, 0, sizeof(struct dmae_command));
1665
1666     /* set the opcode */
1667     dmae->opcode = bxe_dmae_opcode(sc, src_type, dst_type,
1668                                    TRUE, DMAE_COMP_PCI);
1669
1670     /* fill in the completion parameters */
1671     dmae->comp_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_comp));
1672     dmae->comp_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_comp));
1673     dmae->comp_val     = DMAE_COMP_VAL;
1674 }
1675
1676 /* issue a DMAE command over the init channel and wait for completion */
1677 static int
1678 bxe_issue_dmae_with_comp(struct bxe_softc    *sc,
1679                          struct dmae_command *dmae)
1680 {
1681     uint32_t *wb_comp = BXE_SP(sc, wb_comp);
1682     int timeout = CHIP_REV_IS_SLOW(sc) ? 400000 : 4000;
1683
1684     BXE_DMAE_LOCK(sc);
1685
1686     /* reset completion */
1687     *wb_comp = 0;
1688
1689     /* post the command on the channel used for initializations */
1690     bxe_post_dmae(sc, dmae, INIT_DMAE_C(sc));
1691
1692     /* wait for completion */
1693     DELAY(5);
1694
1695     while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
1696         if (!timeout ||
1697             (sc->recovery_state != BXE_RECOVERY_DONE &&
1698              sc->recovery_state != BXE_RECOVERY_NIC_LOADING)) {
1699             BLOGE(sc, "DMAE timeout!\n");
1700             BXE_DMAE_UNLOCK(sc);
1701             return (DMAE_TIMEOUT);
1702         }
1703
1704         timeout--;
1705         DELAY(50);
1706     }
1707
1708     if (*wb_comp & DMAE_PCI_ERR_FLAG) {
1709         BLOGE(sc, "DMAE PCI error!\n");
1710         BXE_DMAE_UNLOCK(sc);
1711         return (DMAE_PCI_ERROR);
1712     }
1713
1714     BXE_DMAE_UNLOCK(sc);
1715     return (0);
1716 }
1717
1718 void
1719 bxe_read_dmae(struct bxe_softc *sc,
1720               uint32_t         src_addr,
1721               uint32_t         len32)
1722 {
1723     struct dmae_command dmae;
1724     uint32_t *data;
1725     int i, rc;
1726
1727     DBASSERT(sc, (len32 <= 4), ("DMAE read length is %d", len32));
1728
1729     if (!sc->dmae_ready) {
1730         data = BXE_SP(sc, wb_data[0]);
1731
1732         for (i = 0; i < len32; i++) {
1733             data[i] = (CHIP_IS_E1(sc)) ?
1734                           bxe_reg_rd_ind(sc, (src_addr + (i * 4))) :
1735                           REG_RD(sc, (src_addr + (i * 4)));
1736         }
1737
1738         return;
1739     }
1740
1741     /* set opcode and fixed command fields */
1742     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
1743
1744     /* fill in addresses and len */
1745     dmae.src_addr_lo = (src_addr >> 2); /* GRC addr has dword resolution */
1746     dmae.src_addr_hi = 0;
1747     dmae.dst_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_data));
1748     dmae.dst_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_data));
1749     dmae.len         = len32;
1750
1751     /* issue the command and wait for completion */
1752     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1753         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1754     };
1755 }
1756
1757 void
1758 bxe_write_dmae(struct bxe_softc *sc,
1759                bus_addr_t       dma_addr,
1760                uint32_t         dst_addr,
1761                uint32_t         len32)
1762 {
1763     struct dmae_command dmae;
1764     int rc;
1765
1766     if (!sc->dmae_ready) {
1767         DBASSERT(sc, (len32 <= 4), ("DMAE not ready and length is %d", len32));
1768
1769         if (CHIP_IS_E1(sc)) {
1770             ecore_init_ind_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1771         } else {
1772             ecore_init_str_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1773         }
1774
1775         return;
1776     }
1777
1778     /* set opcode and fixed command fields */
1779     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
1780
1781     /* fill in addresses and len */
1782     dmae.src_addr_lo = U64_LO(dma_addr);
1783     dmae.src_addr_hi = U64_HI(dma_addr);
1784     dmae.dst_addr_lo = (dst_addr >> 2); /* GRC addr has dword resolution */
1785     dmae.dst_addr_hi = 0;
1786     dmae.len         = len32;
1787
1788     /* issue the command and wait for completion */
1789     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1790         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1791     }
1792 }
1793
1794 void
1795 bxe_write_dmae_phys_len(struct bxe_softc *sc,
1796                         bus_addr_t       phys_addr,
1797                         uint32_t         addr,
1798                         uint32_t         len)
1799 {
1800     int dmae_wr_max = DMAE_LEN32_WR_MAX(sc);
1801     int offset = 0;
1802
1803     while (len > dmae_wr_max) {
1804         bxe_write_dmae(sc,
1805                        (phys_addr + offset), /* src DMA address */
1806                        (addr + offset),      /* dst GRC address */
1807                        dmae_wr_max);
1808         offset += (dmae_wr_max * 4);
1809         len -= dmae_wr_max;
1810     }
1811
1812     bxe_write_dmae(sc,
1813                    (phys_addr + offset), /* src DMA address */
1814                    (addr + offset),      /* dst GRC address */
1815                    len);
1816 }
1817
1818 void
1819 bxe_set_ctx_validation(struct bxe_softc   *sc,
1820                        struct eth_context *cxt,
1821                        uint32_t           cid)
1822 {
1823     /* ustorm cxt validation */
1824     cxt->ustorm_ag_context.cdu_usage =
1825         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1826             CDU_REGION_NUMBER_UCM_AG, ETH_CONNECTION_TYPE);
1827     /* xcontext validation */
1828     cxt->xstorm_ag_context.cdu_reserved =
1829         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1830             CDU_REGION_NUMBER_XCM_AG, ETH_CONNECTION_TYPE);
1831 }
1832
1833 static void
1834 bxe_storm_memset_hc_timeout(struct bxe_softc *sc,
1835                             uint8_t          port,
1836                             uint8_t          fw_sb_id,
1837                             uint8_t          sb_index,
1838                             uint8_t          ticks)
1839 {
1840     uint32_t addr =
1841         (BAR_CSTRORM_INTMEM +
1842          CSTORM_STATUS_BLOCK_DATA_TIMEOUT_OFFSET(fw_sb_id, sb_index));
1843
1844     REG_WR8(sc, addr, ticks);
1845
1846     BLOGD(sc, DBG_LOAD,
1847           "port %d fw_sb_id %d sb_index %d ticks %d\n",
1848           port, fw_sb_id, sb_index, ticks);
1849 }
1850
1851 static void
1852 bxe_storm_memset_hc_disable(struct bxe_softc *sc,
1853                             uint8_t          port,
1854                             uint16_t         fw_sb_id,
1855                             uint8_t          sb_index,
1856                             uint8_t          disable)
1857 {
1858     uint32_t enable_flag =
1859         (disable) ? 0 : (1 << HC_INDEX_DATA_HC_ENABLED_SHIFT);
1860     uint32_t addr =
1861         (BAR_CSTRORM_INTMEM +
1862          CSTORM_STATUS_BLOCK_DATA_FLAGS_OFFSET(fw_sb_id, sb_index));
1863     uint8_t flags;
1864
1865     /* clear and set */
1866     flags = REG_RD8(sc, addr);
1867     flags &= ~HC_INDEX_DATA_HC_ENABLED;
1868     flags |= enable_flag;
1869     REG_WR8(sc, addr, flags);
1870
1871     BLOGD(sc, DBG_LOAD,
1872           "port %d fw_sb_id %d sb_index %d disable %d\n",
1873           port, fw_sb_id, sb_index, disable);
1874 }
1875
1876 void
1877 bxe_update_coalesce_sb_index(struct bxe_softc *sc,
1878                              uint8_t          fw_sb_id,
1879                              uint8_t          sb_index,
1880                              uint8_t          disable,
1881                              uint16_t         usec)
1882 {
1883     int port = SC_PORT(sc);
1884     uint8_t ticks = (usec / 4); /* XXX ??? */
1885
1886     bxe_storm_memset_hc_timeout(sc, port, fw_sb_id, sb_index, ticks);
1887
1888     disable = (disable) ? 1 : ((usec) ? 0 : 1);
1889     bxe_storm_memset_hc_disable(sc, port, fw_sb_id, sb_index, disable);
1890 }
1891
1892 void
1893 elink_cb_udelay(struct bxe_softc *sc,
1894                 uint32_t         usecs)
1895 {
1896     DELAY(usecs);
1897 }
1898
1899 uint32_t
1900 elink_cb_reg_read(struct bxe_softc *sc,
1901                   uint32_t         reg_addr)
1902 {
1903     return (REG_RD(sc, reg_addr));
1904 }
1905
1906 void
1907 elink_cb_reg_write(struct bxe_softc *sc,
1908                    uint32_t         reg_addr,
1909                    uint32_t         val)
1910 {
1911     REG_WR(sc, reg_addr, val);
1912 }
1913
1914 void
1915 elink_cb_reg_wb_write(struct bxe_softc *sc,
1916                       uint32_t         offset,
1917                       uint32_t         *wb_write,
1918                       uint16_t         len)
1919 {
1920     REG_WR_DMAE(sc, offset, wb_write, len);
1921 }
1922
1923 void
1924 elink_cb_reg_wb_read(struct bxe_softc *sc,
1925                      uint32_t         offset,
1926                      uint32_t         *wb_write,
1927                      uint16_t         len)
1928 {
1929     REG_RD_DMAE(sc, offset, wb_write, len);
1930 }
1931
1932 uint8_t
1933 elink_cb_path_id(struct bxe_softc *sc)
1934 {
1935     return (SC_PATH(sc));
1936 }
1937
1938 void
1939 elink_cb_event_log(struct bxe_softc     *sc,
1940                    const elink_log_id_t elink_log_id,
1941                    ...)
1942 {
1943     /* XXX */
1944 #if 0
1945     //va_list ap;
1946     va_start(ap, elink_log_id);
1947     _XXX_(sc, lm_log_id, ap);
1948     va_end(ap);
1949 #endif
1950     BLOGI(sc, "ELINK EVENT LOG (%d)\n", elink_log_id);
1951 }
1952
1953 static int
1954 bxe_set_spio(struct bxe_softc *sc,
1955              int              spio,
1956              uint32_t         mode)
1957 {
1958     uint32_t spio_reg;
1959
1960     /* Only 2 SPIOs are configurable */
1961     if ((spio != MISC_SPIO_SPIO4) && (spio != MISC_SPIO_SPIO5)) {
1962         BLOGE(sc, "Invalid SPIO 0x%x\n", spio);
1963         return (-1);
1964     }
1965
1966     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1967
1968     /* read SPIO and mask except the float bits */
1969     spio_reg = (REG_RD(sc, MISC_REG_SPIO) & MISC_SPIO_FLOAT);
1970
1971     switch (mode) {
1972     case MISC_SPIO_OUTPUT_LOW:
1973         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output low\n", spio);
1974         /* clear FLOAT and set CLR */
1975         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1976         spio_reg |=  (spio << MISC_SPIO_CLR_POS);
1977         break;
1978
1979     case MISC_SPIO_OUTPUT_HIGH:
1980         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output high\n", spio);
1981         /* clear FLOAT and set SET */
1982         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1983         spio_reg |=  (spio << MISC_SPIO_SET_POS);
1984         break;
1985
1986     case MISC_SPIO_INPUT_HI_Z:
1987         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> input\n", spio);
1988         /* set FLOAT */
1989         spio_reg |= (spio << MISC_SPIO_FLOAT_POS);
1990         break;
1991
1992     default:
1993         break;
1994     }
1995
1996     REG_WR(sc, MISC_REG_SPIO, spio_reg);
1997     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1998
1999     return (0);
2000 }
2001
2002 static int
2003 bxe_gpio_read(struct bxe_softc *sc,
2004               int              gpio_num,
2005               uint8_t          port)
2006 {
2007     /* The GPIO should be swapped if swap register is set and active */
2008     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2009                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2010     int gpio_shift = (gpio_num +
2011                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2012     uint32_t gpio_mask = (1 << gpio_shift);
2013     uint32_t gpio_reg;
2014
2015     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2016         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2017         return (-1);
2018     }
2019
2020     /* read GPIO value */
2021     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2022
2023     /* get the requested pin value */
2024     return ((gpio_reg & gpio_mask) == gpio_mask) ? 1 : 0;
2025 }
2026
2027 static int
2028 bxe_gpio_write(struct bxe_softc *sc,
2029                int              gpio_num,
2030                uint32_t         mode,
2031                uint8_t          port)
2032 {
2033     /* The GPIO should be swapped if swap register is set and active */
2034     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2035                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2036     int gpio_shift = (gpio_num +
2037                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2038     uint32_t gpio_mask = (1 << gpio_shift);
2039     uint32_t gpio_reg;
2040
2041     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2042         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2043         return (-1);
2044     }
2045
2046     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2047
2048     /* read GPIO and mask except the float bits */
2049     gpio_reg = (REG_RD(sc, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
2050
2051     switch (mode) {
2052     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2053         BLOGD(sc, DBG_PHY,
2054               "Set GPIO %d (shift %d) -> output low\n",
2055               gpio_num, gpio_shift);
2056         /* clear FLOAT and set CLR */
2057         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2058         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
2059         break;
2060
2061     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2062         BLOGD(sc, DBG_PHY,
2063               "Set GPIO %d (shift %d) -> output high\n",
2064               gpio_num, gpio_shift);
2065         /* clear FLOAT and set SET */
2066         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2067         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
2068         break;
2069
2070     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2071         BLOGD(sc, DBG_PHY,
2072               "Set GPIO %d (shift %d) -> input\n",
2073               gpio_num, gpio_shift);
2074         /* set FLOAT */
2075         gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2076         break;
2077
2078     default:
2079         break;
2080     }
2081
2082     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2083     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2084
2085     return (0);
2086 }
2087
2088 static int
2089 bxe_gpio_mult_write(struct bxe_softc *sc,
2090                     uint8_t          pins,
2091                     uint32_t         mode)
2092 {
2093     uint32_t gpio_reg;
2094
2095     /* any port swapping should be handled by caller */
2096
2097     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2098
2099     /* read GPIO and mask except the float bits */
2100     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2101     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2102     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
2103     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
2104
2105     switch (mode) {
2106     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2107         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output low\n", pins);
2108         /* set CLR */
2109         gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
2110         break;
2111
2112     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2113         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output high\n", pins);
2114         /* set SET */
2115         gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
2116         break;
2117
2118     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2119         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> input\n", pins);
2120         /* set FLOAT */
2121         gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2122         break;
2123
2124     default:
2125         BLOGE(sc, "Invalid GPIO mode assignment %d\n", mode);
2126         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2127         return (-1);
2128     }
2129
2130     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2131     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2132
2133     return (0);
2134 }
2135
2136 static int
2137 bxe_gpio_int_write(struct bxe_softc *sc,
2138                    int              gpio_num,
2139                    uint32_t         mode,
2140                    uint8_t          port)
2141 {
2142     /* The GPIO should be swapped if swap register is set and active */
2143     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2144                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2145     int gpio_shift = (gpio_num +
2146                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2147     uint32_t gpio_mask = (1 << gpio_shift);
2148     uint32_t gpio_reg;
2149
2150     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2151         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2152         return (-1);
2153     }
2154
2155     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2156
2157     /* read GPIO int */
2158     gpio_reg = REG_RD(sc, MISC_REG_GPIO_INT);
2159
2160     switch (mode) {
2161     case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2162         BLOGD(sc, DBG_PHY,
2163               "Clear GPIO INT %d (shift %d) -> output low\n",
2164               gpio_num, gpio_shift);
2165         /* clear SET and set CLR */
2166         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2167         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2168         break;
2169
2170     case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2171         BLOGD(sc, DBG_PHY,
2172               "Set GPIO INT %d (shift %d) -> output high\n",
2173               gpio_num, gpio_shift);
2174         /* clear CLR and set SET */
2175         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2176         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2177         break;
2178
2179     default:
2180         break;
2181     }
2182
2183     REG_WR(sc, MISC_REG_GPIO_INT, gpio_reg);
2184     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2185
2186     return (0);
2187 }
2188
2189 uint32_t
2190 elink_cb_gpio_read(struct bxe_softc *sc,
2191                    uint16_t         gpio_num,
2192                    uint8_t          port)
2193 {
2194     return (bxe_gpio_read(sc, gpio_num, port));
2195 }
2196
2197 uint8_t
2198 elink_cb_gpio_write(struct bxe_softc *sc,
2199                     uint16_t         gpio_num,
2200                     uint8_t          mode, /* 0=low 1=high */
2201                     uint8_t          port)
2202 {
2203     return (bxe_gpio_write(sc, gpio_num, mode, port));
2204 }
2205
2206 uint8_t
2207 elink_cb_gpio_mult_write(struct bxe_softc *sc,
2208                          uint8_t          pins,
2209                          uint8_t          mode) /* 0=low 1=high */
2210 {
2211     return (bxe_gpio_mult_write(sc, pins, mode));
2212 }
2213
2214 uint8_t
2215 elink_cb_gpio_int_write(struct bxe_softc *sc,
2216                         uint16_t         gpio_num,
2217                         uint8_t          mode, /* 0=low 1=high */
2218                         uint8_t          port)
2219 {
2220     return (bxe_gpio_int_write(sc, gpio_num, mode, port));
2221 }
2222
2223 void
2224 elink_cb_notify_link_changed(struct bxe_softc *sc)
2225 {
2226     REG_WR(sc, (MISC_REG_AEU_GENERAL_ATTN_12 +
2227                 (SC_FUNC(sc) * sizeof(uint32_t))), 1);
2228 }
2229
2230 /* send the MCP a request, block until there is a reply */
2231 uint32_t
2232 elink_cb_fw_command(struct bxe_softc *sc,
2233                     uint32_t         command,
2234                     uint32_t         param)
2235 {
2236     int mb_idx = SC_FW_MB_IDX(sc);
2237     uint32_t seq;
2238     uint32_t rc = 0;
2239     uint32_t cnt = 1;
2240     uint8_t delay = CHIP_REV_IS_SLOW(sc) ? 100 : 10;
2241
2242     BXE_FWMB_LOCK(sc);
2243
2244     seq = ++sc->fw_seq;
2245     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_param, param);
2246     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_header, (command | seq));
2247
2248     BLOGD(sc, DBG_PHY,
2249           "wrote command 0x%08x to FW MB param 0x%08x\n",
2250           (command | seq), param);
2251
2252     /* Let the FW do it's magic. GIve it up to 5 seconds... */
2253     do {
2254         DELAY(delay * 1000);
2255         rc = SHMEM_RD(sc, func_mb[mb_idx].fw_mb_header);
2256     } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2257
2258     BLOGD(sc, DBG_PHY,
2259           "[after %d ms] read 0x%x seq 0x%x from FW MB\n",
2260           cnt*delay, rc, seq);
2261
2262     /* is this a reply to our command? */
2263     if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK)) {
2264         rc &= FW_MSG_CODE_MASK;
2265     } else {
2266         /* Ruh-roh! */
2267         BLOGE(sc, "FW failed to respond!\n");
2268         // XXX bxe_fw_dump(sc);
2269         rc = 0;
2270     }
2271
2272     BXE_FWMB_UNLOCK(sc);
2273     return (rc);
2274 }
2275
2276 static uint32_t
2277 bxe_fw_command(struct bxe_softc *sc,
2278                uint32_t         command,
2279                uint32_t         param)
2280 {
2281     return (elink_cb_fw_command(sc, command, param));
2282 }
2283
2284 static void
2285 __storm_memset_dma_mapping(struct bxe_softc *sc,
2286                            uint32_t         addr,
2287                            bus_addr_t       mapping)
2288 {
2289     REG_WR(sc, addr, U64_LO(mapping));
2290     REG_WR(sc, (addr + 4), U64_HI(mapping));
2291 }
2292
2293 static void
2294 storm_memset_spq_addr(struct bxe_softc *sc,
2295                       bus_addr_t       mapping,
2296                       uint16_t         abs_fid)
2297 {
2298     uint32_t addr = (XSEM_REG_FAST_MEMORY +
2299                      XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid));
2300     __storm_memset_dma_mapping(sc, addr, mapping);
2301 }
2302
2303 static void
2304 storm_memset_vf_to_pf(struct bxe_softc *sc,
2305                       uint16_t         abs_fid,
2306                       uint16_t         pf_id)
2307 {
2308     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2309     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2310     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2311     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2312 }
2313
2314 static void
2315 storm_memset_func_en(struct bxe_softc *sc,
2316                      uint16_t         abs_fid,
2317                      uint8_t          enable)
2318 {
2319     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2320     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2321     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2322     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2323 }
2324
2325 static void
2326 storm_memset_eq_data(struct bxe_softc       *sc,
2327                      struct event_ring_data *eq_data,
2328                      uint16_t               pfid)
2329 {
2330     uint32_t addr;
2331     size_t size;
2332
2333     addr = (BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid));
2334     size = sizeof(struct event_ring_data);
2335     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)eq_data);
2336 }
2337
2338 static void
2339 storm_memset_eq_prod(struct bxe_softc *sc,
2340                      uint16_t         eq_prod,
2341                      uint16_t         pfid)
2342 {
2343     uint32_t addr = (BAR_CSTRORM_INTMEM +
2344                      CSTORM_EVENT_RING_PROD_OFFSET(pfid));
2345     REG_WR16(sc, addr, eq_prod);
2346 }
2347
2348 /*
2349  * Post a slowpath command.
2350  *
2351  * A slowpath command is used to propogate a configuration change through
2352  * the controller in a controlled manner, allowing each STORM processor and
2353  * other H/W blocks to phase in the change.  The commands sent on the
2354  * slowpath are referred to as ramrods.  Depending on the ramrod used the
2355  * completion of the ramrod will occur in different ways.  Here's a
2356  * breakdown of ramrods and how they complete:
2357  *
2358  * RAMROD_CMD_ID_ETH_PORT_SETUP
2359  *   Used to setup the leading connection on a port.  Completes on the
2360  *   Receive Completion Queue (RCQ) of that port (typically fp[0]).
2361  *
2362  * RAMROD_CMD_ID_ETH_CLIENT_SETUP
2363  *   Used to setup an additional connection on a port.  Completes on the
2364  *   RCQ of the multi-queue/RSS connection being initialized.
2365  *
2366  * RAMROD_CMD_ID_ETH_STAT_QUERY
2367  *   Used to force the storm processors to update the statistics database
2368  *   in host memory.  This ramrod is send on the leading connection CID and
2369  *   completes as an index increment of the CSTORM on the default status
2370  *   block.
2371  *
2372  * RAMROD_CMD_ID_ETH_UPDATE
2373  *   Used to update the state of the leading connection, usually to udpate
2374  *   the RSS indirection table.  Completes on the RCQ of the leading
2375  *   connection. (Not currently used under FreeBSD until OS support becomes
2376  *   available.)
2377  *
2378  * RAMROD_CMD_ID_ETH_HALT
2379  *   Used when tearing down a connection prior to driver unload.  Completes
2380  *   on the RCQ of the multi-queue/RSS connection being torn down.  Don't
2381  *   use this on the leading connection.
2382  *
2383  * RAMROD_CMD_ID_ETH_SET_MAC
2384  *   Sets the Unicast/Broadcast/Multicast used by the port.  Completes on
2385  *   the RCQ of the leading connection.
2386  *
2387  * RAMROD_CMD_ID_ETH_CFC_DEL
2388  *   Used when tearing down a conneciton prior to driver unload.  Completes
2389  *   on the RCQ of the leading connection (since the current connection
2390  *   has been completely removed from controller memory).
2391  *
2392  * RAMROD_CMD_ID_ETH_PORT_DEL
2393  *   Used to tear down the leading connection prior to driver unload,
2394  *   typically fp[0].  Completes as an index increment of the CSTORM on the
2395  *   default status block.
2396  *
2397  * RAMROD_CMD_ID_ETH_FORWARD_SETUP
2398  *   Used for connection offload.  Completes on the RCQ of the multi-queue
2399  *   RSS connection that is being offloaded.  (Not currently used under
2400  *   FreeBSD.)
2401  *
2402  * There can only be one command pending per function.
2403  *
2404  * Returns:
2405  *   0 = Success, !0 = Failure.
2406  */
2407
2408 /* must be called under the spq lock */
2409 static inline
2410 struct eth_spe *bxe_sp_get_next(struct bxe_softc *sc)
2411 {
2412     struct eth_spe *next_spe = sc->spq_prod_bd;
2413
2414     if (sc->spq_prod_bd == sc->spq_last_bd) {
2415         /* wrap back to the first eth_spq */
2416         sc->spq_prod_bd = sc->spq;
2417         sc->spq_prod_idx = 0;
2418     } else {
2419         sc->spq_prod_bd++;
2420         sc->spq_prod_idx++;
2421     }
2422
2423     return (next_spe);
2424 }
2425
2426 /* must be called under the spq lock */
2427 static inline
2428 void bxe_sp_prod_update(struct bxe_softc *sc)
2429 {
2430     int func = SC_FUNC(sc);
2431
2432     /*
2433      * Make sure that BD data is updated before writing the producer.
2434      * BD data is written to the memory, the producer is read from the
2435      * memory, thus we need a full memory barrier to ensure the ordering.
2436      */
2437     mb();
2438
2439     REG_WR16(sc, (BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func)),
2440              sc->spq_prod_idx);
2441
2442     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
2443                       BUS_SPACE_BARRIER_WRITE);
2444 }
2445
2446 /**
2447  * bxe_is_contextless_ramrod - check if the current command ends on EQ
2448  *
2449  * @cmd:      command to check
2450  * @cmd_type: command type
2451  */
2452 static inline
2453 int bxe_is_contextless_ramrod(int cmd,
2454                               int cmd_type)
2455 {
2456     if ((cmd_type == NONE_CONNECTION_TYPE) ||
2457         (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
2458         (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
2459         (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
2460         (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
2461         (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
2462         (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE)) {
2463         return (TRUE);
2464     } else {
2465         return (FALSE);
2466     }
2467 }
2468
2469 /**
2470  * bxe_sp_post - place a single command on an SP ring
2471  *
2472  * @sc:         driver handle
2473  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
2474  * @cid:        SW CID the command is related to
2475  * @data_hi:    command private data address (high 32 bits)
2476  * @data_lo:    command private data address (low 32 bits)
2477  * @cmd_type:   command type (e.g. NONE, ETH)
2478  *
2479  * SP data is handled as if it's always an address pair, thus data fields are
2480  * not swapped to little endian in upper functions. Instead this function swaps
2481  * data as if it's two uint32 fields.
2482  */
2483 int
2484 bxe_sp_post(struct bxe_softc *sc,
2485             int              command,
2486             int              cid,
2487             uint32_t         data_hi,
2488             uint32_t         data_lo,
2489             int              cmd_type)
2490 {
2491     struct eth_spe *spe;
2492     uint16_t type;
2493     int common;
2494
2495     common = bxe_is_contextless_ramrod(command, cmd_type);
2496
2497     BXE_SP_LOCK(sc);
2498
2499     if (common) {
2500         if (!atomic_load_acq_long(&sc->eq_spq_left)) {
2501             BLOGE(sc, "EQ ring is full!\n");
2502             BXE_SP_UNLOCK(sc);
2503             return (-1);
2504         }
2505     } else {
2506         if (!atomic_load_acq_long(&sc->cq_spq_left)) {
2507             BLOGE(sc, "SPQ ring is full!\n");
2508             BXE_SP_UNLOCK(sc);
2509             return (-1);
2510         }
2511     }
2512
2513     spe = bxe_sp_get_next(sc);
2514
2515     /* CID needs port number to be encoded int it */
2516     spe->hdr.conn_and_cmd_data =
2517         htole32((command << SPE_HDR_CMD_ID_SHIFT) | HW_CID(sc, cid));
2518
2519     type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
2520
2521     /* TBD: Check if it works for VFs */
2522     type |= ((SC_FUNC(sc) << SPE_HDR_FUNCTION_ID_SHIFT) &
2523              SPE_HDR_FUNCTION_ID);
2524
2525     spe->hdr.type = htole16(type);
2526
2527     spe->data.update_data_addr.hi = htole32(data_hi);
2528     spe->data.update_data_addr.lo = htole32(data_lo);
2529
2530     /*
2531      * It's ok if the actual decrement is issued towards the memory
2532      * somewhere between the lock and unlock. Thus no more explict
2533      * memory barrier is needed.
2534      */
2535     if (common) {
2536         atomic_subtract_acq_long(&sc->eq_spq_left, 1);
2537     } else {
2538         atomic_subtract_acq_long(&sc->cq_spq_left, 1);
2539     }
2540
2541     BLOGD(sc, DBG_SP, "SPQE -> %#jx\n", (uintmax_t)sc->spq_dma.paddr);
2542     BLOGD(sc, DBG_SP, "FUNC_RDATA -> %p / %#jx\n",
2543           BXE_SP(sc, func_rdata), (uintmax_t)BXE_SP_MAPPING(sc, func_rdata));
2544     BLOGD(sc, DBG_SP,
2545           "SPQE[%x] (%x:%x) (cmd, common?) (%d,%d) hw_cid %x data (%x:%x) type(0x%x) left (CQ, EQ) (%lx,%lx)\n",
2546           sc->spq_prod_idx,
2547           (uint32_t)U64_HI(sc->spq_dma.paddr),
2548           (uint32_t)(U64_LO(sc->spq_dma.paddr) + (uint8_t *)sc->spq_prod_bd - (uint8_t *)sc->spq),
2549           command,
2550           common,
2551           HW_CID(sc, cid),
2552           data_hi,
2553           data_lo,
2554           type,
2555           atomic_load_acq_long(&sc->cq_spq_left),
2556           atomic_load_acq_long(&sc->eq_spq_left));
2557
2558     bxe_sp_prod_update(sc);
2559
2560     BXE_SP_UNLOCK(sc);
2561     return (0);
2562 }
2563
2564 /**
2565  * bxe_debug_print_ind_table - prints the indirection table configuration.
2566  *
2567  * @sc: driver hanlde
2568  * @p:  pointer to rss configuration
2569  */
2570 #if 0
2571 static void
2572 bxe_debug_print_ind_table(struct bxe_softc               *sc,
2573                           struct ecore_config_rss_params *p)
2574 {
2575     int i;
2576
2577     BLOGD(sc, DBG_LOAD, "Setting indirection table to:\n");
2578     BLOGD(sc, DBG_LOAD, "    0x0000: ");
2579     for (i = 0; i < T_ETH_INDIRECTION_TABLE_SIZE; i++) {
2580         BLOGD(sc, DBG_LOAD, "0x%02x ", p->ind_table[i]);
2581
2582         /* Print 4 bytes in a line */
2583         if ((i + 1 < T_ETH_INDIRECTION_TABLE_SIZE) &&
2584             (((i + 1) & 0x3) == 0)) {
2585             BLOGD(sc, DBG_LOAD, "\n");
2586             BLOGD(sc, DBG_LOAD, "0x%04x: ", i + 1);
2587         }
2588     }
2589
2590     BLOGD(sc, DBG_LOAD, "\n");
2591 }
2592 #endif
2593
2594 /*
2595  * FreeBSD Device probe function.
2596  *
2597  * Compares the device found to the driver's list of supported devices and
2598  * reports back to the bsd loader whether this is the right driver for the device.
2599  * This is the driver entry function called from the "kldload" command.
2600  *
2601  * Returns:
2602  *   BUS_PROBE_DEFAULT on success, positive value on failure.
2603  */
2604 static int
2605 bxe_probe(device_t dev)
2606 {
2607     struct bxe_softc *sc;
2608     struct bxe_device_type *t;
2609     char *descbuf;
2610     uint16_t did, sdid, svid, vid;
2611
2612     /* Find our device structure */
2613     sc = device_get_softc(dev);
2614     sc->dev = dev;
2615     t = bxe_devs;
2616
2617     /* Get the data for the device to be probed. */
2618     vid  = pci_get_vendor(dev);
2619     did  = pci_get_device(dev);
2620     svid = pci_get_subvendor(dev);
2621     sdid = pci_get_subdevice(dev);
2622
2623     BLOGD(sc, DBG_LOAD,
2624           "%s(); VID = 0x%04X, DID = 0x%04X, SVID = 0x%04X, "
2625           "SDID = 0x%04X\n", __FUNCTION__, vid, did, svid, sdid);
2626
2627     /* Look through the list of known devices for a match. */
2628     while (t->bxe_name != NULL) {
2629         if ((vid == t->bxe_vid) && (did == t->bxe_did) &&
2630             ((svid == t->bxe_svid) || (t->bxe_svid == PCI_ANY_ID)) &&
2631             ((sdid == t->bxe_sdid) || (t->bxe_sdid == PCI_ANY_ID))) {
2632             descbuf = malloc(BXE_DEVDESC_MAX, M_TEMP, M_NOWAIT);
2633             if (descbuf == NULL)
2634                 return (ENOMEM);
2635
2636             /* Print out the device identity. */
2637             snprintf(descbuf, BXE_DEVDESC_MAX,
2638                      "%s (%c%d) BXE v:%s\n", t->bxe_name,
2639                      (((pci_read_config(dev, PCIR_REVID, 4) &
2640                         0xf0) >> 4) + 'A'),
2641                      (pci_read_config(dev, PCIR_REVID, 4) & 0xf),
2642                      BXE_DRIVER_VERSION);
2643
2644             device_set_desc_copy(dev, descbuf);
2645             free(descbuf, M_TEMP);
2646             return (BUS_PROBE_DEFAULT);
2647         }
2648         t++;
2649     }
2650
2651     return (ENXIO);
2652 }
2653
2654 static void
2655 bxe_init_mutexes(struct bxe_softc *sc)
2656 {
2657 #ifdef BXE_CORE_LOCK_SX
2658     snprintf(sc->core_sx_name, sizeof(sc->core_sx_name),
2659              "bxe%d_core_lock", sc->unit);
2660     sx_init(&sc->core_sx, sc->core_sx_name);
2661 #else
2662     snprintf(sc->core_mtx_name, sizeof(sc->core_mtx_name),
2663              "bxe%d_core_lock", sc->unit);
2664     mtx_init(&sc->core_mtx, sc->core_mtx_name, NULL, MTX_DEF);
2665 #endif
2666
2667     snprintf(sc->sp_mtx_name, sizeof(sc->sp_mtx_name),
2668              "bxe%d_sp_lock", sc->unit);
2669     mtx_init(&sc->sp_mtx, sc->sp_mtx_name, NULL, MTX_DEF);
2670
2671     snprintf(sc->dmae_mtx_name, sizeof(sc->dmae_mtx_name),
2672              "bxe%d_dmae_lock", sc->unit);
2673     mtx_init(&sc->dmae_mtx, sc->dmae_mtx_name, NULL, MTX_DEF);
2674
2675     snprintf(sc->port.phy_mtx_name, sizeof(sc->port.phy_mtx_name),
2676              "bxe%d_phy_lock", sc->unit);
2677     mtx_init(&sc->port.phy_mtx, sc->port.phy_mtx_name, NULL, MTX_DEF);
2678
2679     snprintf(sc->fwmb_mtx_name, sizeof(sc->fwmb_mtx_name),
2680              "bxe%d_fwmb_lock", sc->unit);
2681     mtx_init(&sc->fwmb_mtx, sc->fwmb_mtx_name, NULL, MTX_DEF);
2682
2683     snprintf(sc->print_mtx_name, sizeof(sc->print_mtx_name),
2684              "bxe%d_print_lock", sc->unit);
2685     mtx_init(&(sc->print_mtx), sc->print_mtx_name, NULL, MTX_DEF);
2686
2687     snprintf(sc->stats_mtx_name, sizeof(sc->stats_mtx_name),
2688              "bxe%d_stats_lock", sc->unit);
2689     mtx_init(&(sc->stats_mtx), sc->stats_mtx_name, NULL, MTX_DEF);
2690
2691     snprintf(sc->mcast_mtx_name, sizeof(sc->mcast_mtx_name),
2692              "bxe%d_mcast_lock", sc->unit);
2693     mtx_init(&(sc->mcast_mtx), sc->mcast_mtx_name, NULL, MTX_DEF);
2694 }
2695
2696 static void
2697 bxe_release_mutexes(struct bxe_softc *sc)
2698 {
2699 #ifdef BXE_CORE_LOCK_SX
2700     sx_destroy(&sc->core_sx);
2701 #else
2702     if (mtx_initialized(&sc->core_mtx)) {
2703         mtx_destroy(&sc->core_mtx);
2704     }
2705 #endif
2706
2707     if (mtx_initialized(&sc->sp_mtx)) {
2708         mtx_destroy(&sc->sp_mtx);
2709     }
2710
2711     if (mtx_initialized(&sc->dmae_mtx)) {
2712         mtx_destroy(&sc->dmae_mtx);
2713     }
2714
2715     if (mtx_initialized(&sc->port.phy_mtx)) {
2716         mtx_destroy(&sc->port.phy_mtx);
2717     }
2718
2719     if (mtx_initialized(&sc->fwmb_mtx)) {
2720         mtx_destroy(&sc->fwmb_mtx);
2721     }
2722
2723     if (mtx_initialized(&sc->print_mtx)) {
2724         mtx_destroy(&sc->print_mtx);
2725     }
2726
2727     if (mtx_initialized(&sc->stats_mtx)) {
2728         mtx_destroy(&sc->stats_mtx);
2729     }
2730
2731     if (mtx_initialized(&sc->mcast_mtx)) {
2732         mtx_destroy(&sc->mcast_mtx);
2733     }
2734 }
2735
2736 static void
2737 bxe_tx_disable(struct bxe_softc* sc)
2738 {
2739     struct ifnet *ifp = sc->ifnet;
2740
2741     /* tell the stack the driver is stopped and TX queue is full */
2742     if (ifp != NULL) {
2743         ifp->if_drv_flags = 0;
2744     }
2745 }
2746
2747 static void
2748 bxe_drv_pulse(struct bxe_softc *sc)
2749 {
2750     SHMEM_WR(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb,
2751              sc->fw_drv_pulse_wr_seq);
2752 }
2753
2754 static inline uint16_t
2755 bxe_tx_avail(struct bxe_softc *sc,
2756              struct bxe_fastpath *fp)
2757 {
2758     int16_t  used;
2759     uint16_t prod;
2760     uint16_t cons;
2761
2762     prod = fp->tx_bd_prod;
2763     cons = fp->tx_bd_cons;
2764
2765     used = SUB_S16(prod, cons);
2766
2767 #if 0
2768     KASSERT((used < 0), ("used tx bds < 0"));
2769     KASSERT((used > sc->tx_ring_size), ("used tx bds > tx_ring_size"));
2770     KASSERT(((sc->tx_ring_size - used) > MAX_TX_AVAIL),
2771             ("invalid number of tx bds used"));
2772 #endif
2773
2774     return (int16_t)(sc->tx_ring_size) - used;
2775 }
2776
2777 static inline int
2778 bxe_tx_queue_has_work(struct bxe_fastpath *fp)
2779 {
2780     uint16_t hw_cons;
2781
2782     mb(); /* status block fields can change */
2783     hw_cons = le16toh(*fp->tx_cons_sb);
2784     return (hw_cons != fp->tx_pkt_cons);
2785 }
2786
2787 static inline uint8_t
2788 bxe_has_tx_work(struct bxe_fastpath *fp)
2789 {
2790     /* expand this for multi-cos if ever supported */
2791     return (bxe_tx_queue_has_work(fp)) ? TRUE : FALSE;
2792 }
2793
2794 static inline int
2795 bxe_has_rx_work(struct bxe_fastpath *fp)
2796 {
2797     uint16_t rx_cq_cons_sb;
2798
2799     mb(); /* status block fields can change */
2800     rx_cq_cons_sb = le16toh(*fp->rx_cq_cons_sb);
2801     if ((rx_cq_cons_sb & RCQ_MAX) == RCQ_MAX)
2802         rx_cq_cons_sb++;
2803     return (fp->rx_cq_cons != rx_cq_cons_sb);
2804 }
2805
2806 static void
2807 bxe_sp_event(struct bxe_softc    *sc,
2808              struct bxe_fastpath *fp,
2809              union eth_rx_cqe    *rr_cqe)
2810 {
2811     int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2812     int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2813     enum ecore_queue_cmd drv_cmd = ECORE_Q_CMD_MAX;
2814     struct ecore_queue_sp_obj *q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
2815
2816     BLOGD(sc, DBG_SP, "fp=%d cid=%d got ramrod #%d state is %x type is %d\n",
2817           fp->index, cid, command, sc->state, rr_cqe->ramrod_cqe.ramrod_type);
2818
2819 #if 0
2820     /*
2821      * If cid is within VF range, replace the slowpath object with the
2822      * one corresponding to this VF
2823      */
2824     if ((cid >= BXE_FIRST_VF_CID) && (cid < BXE_FIRST_VF_CID + BXE_VF_CIDS)) {
2825         bxe_iov_set_queue_sp_obj(sc, cid, &q_obj);
2826     }
2827 #endif
2828
2829     switch (command) {
2830     case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
2831         BLOGD(sc, DBG_SP, "got UPDATE ramrod. CID %d\n", cid);
2832         drv_cmd = ECORE_Q_CMD_UPDATE;
2833         break;
2834
2835     case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
2836         BLOGD(sc, DBG_SP, "got MULTI[%d] setup ramrod\n", cid);
2837         drv_cmd = ECORE_Q_CMD_SETUP;
2838         break;
2839
2840     case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
2841         BLOGD(sc, DBG_SP, "got MULTI[%d] tx-only setup ramrod\n", cid);
2842         drv_cmd = ECORE_Q_CMD_SETUP_TX_ONLY;
2843         break;
2844
2845     case (RAMROD_CMD_ID_ETH_HALT):
2846         BLOGD(sc, DBG_SP, "got MULTI[%d] halt ramrod\n", cid);
2847         drv_cmd = ECORE_Q_CMD_HALT;
2848         break;
2849
2850     case (RAMROD_CMD_ID_ETH_TERMINATE):
2851         BLOGD(sc, DBG_SP, "got MULTI[%d] teminate ramrod\n", cid);
2852         drv_cmd = ECORE_Q_CMD_TERMINATE;
2853         break;
2854
2855     case (RAMROD_CMD_ID_ETH_EMPTY):
2856         BLOGD(sc, DBG_SP, "got MULTI[%d] empty ramrod\n", cid);
2857         drv_cmd = ECORE_Q_CMD_EMPTY;
2858         break;
2859
2860     default:
2861         BLOGD(sc, DBG_SP, "ERROR: unexpected MC reply (%d) on fp[%d]\n",
2862               command, fp->index);
2863         return;
2864     }
2865
2866     if ((drv_cmd != ECORE_Q_CMD_MAX) &&
2867         q_obj->complete_cmd(sc, q_obj, drv_cmd)) {
2868         /*
2869          * q_obj->complete_cmd() failure means that this was
2870          * an unexpected completion.
2871          *
2872          * In this case we don't want to increase the sc->spq_left
2873          * because apparently we haven't sent this command the first
2874          * place.
2875          */
2876         // bxe_panic(sc, ("Unexpected SP completion\n"));
2877         return;
2878     }
2879
2880 #if 0
2881     /* SRIOV: reschedule any 'in_progress' operations */
2882     bxe_iov_sp_event(sc, cid, TRUE);
2883 #endif
2884
2885     atomic_add_acq_long(&sc->cq_spq_left, 1);
2886
2887     BLOGD(sc, DBG_SP, "sc->cq_spq_left 0x%lx\n",
2888           atomic_load_acq_long(&sc->cq_spq_left));
2889
2890 #if 0
2891     if ((drv_cmd == ECORE_Q_CMD_UPDATE) && (IS_FCOE_FP(fp)) &&
2892         (!!bxe_test_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state))) {
2893         /*
2894          * If Queue update ramrod is completed for last Queue in AFEX VIF set
2895          * flow, then ACK MCP at the end. Mark pending ACK to MCP bit to
2896          * prevent case that both bits are cleared. At the end of load/unload
2897          * driver checks that sp_state is cleared and this order prevents
2898          * races.
2899          */
2900         bxe_set_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK, &sc->sp_state);
2901         wmb();
2902         bxe_clear_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state);
2903
2904         /* schedule the sp task as MCP ack is required */
2905         bxe_schedule_sp_task(sc);
2906     }
2907 #endif
2908 }
2909
2910 /*
2911  * The current mbuf is part of an aggregation. Move the mbuf into the TPA
2912  * aggregation queue, put an empty mbuf back onto the receive chain, and mark
2913  * the current aggregation queue as in-progress.
2914  */
2915 static void
2916 bxe_tpa_start(struct bxe_softc            *sc,
2917               struct bxe_fastpath         *fp,
2918               uint16_t                    queue,
2919               uint16_t                    cons,
2920               uint16_t                    prod,
2921               struct eth_fast_path_rx_cqe *cqe)
2922 {
2923     struct bxe_sw_rx_bd tmp_bd;
2924     struct bxe_sw_rx_bd *rx_buf;
2925     struct eth_rx_bd *rx_bd;
2926     int max_agg_queues;
2927     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
2928     uint16_t index;
2929
2930     BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA START "
2931                        "cons=%d prod=%d\n",
2932           fp->index, queue, cons, prod);
2933
2934     max_agg_queues = MAX_AGG_QS(sc);
2935
2936     KASSERT((queue < max_agg_queues),
2937             ("fp[%02d] invalid aggr queue (%d >= %d)!",
2938              fp->index, queue, max_agg_queues));
2939
2940     KASSERT((tpa_info->state == BXE_TPA_STATE_STOP),
2941             ("fp[%02d].tpa[%02d] starting aggr on queue not stopped!",
2942              fp->index, queue));
2943
2944     /* copy the existing mbuf and mapping from the TPA pool */
2945     tmp_bd = tpa_info->bd;
2946
2947     if (tmp_bd.m == NULL) {
2948         BLOGE(sc, "fp[%02d].tpa[%02d] mbuf not allocated!\n",
2949               fp->index, queue);
2950         /* XXX Error handling? */
2951         return;
2952     }
2953
2954     /* change the TPA queue to the start state */
2955     tpa_info->state            = BXE_TPA_STATE_START;
2956     tpa_info->placement_offset = cqe->placement_offset;
2957     tpa_info->parsing_flags    = le16toh(cqe->pars_flags.flags);
2958     tpa_info->vlan_tag         = le16toh(cqe->vlan_tag);
2959     tpa_info->len_on_bd        = le16toh(cqe->len_on_bd);
2960
2961     fp->rx_tpa_queue_used |= (1 << queue);
2962
2963     /*
2964      * If all the buffer descriptors are filled with mbufs then fill in
2965      * the current consumer index with a new BD. Else if a maximum Rx
2966      * buffer limit is imposed then fill in the next producer index.
2967      */
2968     index = (sc->max_rx_bufs != RX_BD_USABLE) ?
2969                 prod : cons;
2970
2971     /* move the received mbuf and mapping to TPA pool */
2972     tpa_info->bd = fp->rx_mbuf_chain[cons];
2973
2974     /* release any existing RX BD mbuf mappings */
2975     if (cons != index) {
2976         rx_buf = &fp->rx_mbuf_chain[cons];
2977
2978         if (rx_buf->m_map != NULL) {
2979             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
2980                             BUS_DMASYNC_POSTREAD);
2981             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
2982         }
2983
2984         /*
2985          * We get here when the maximum number of rx buffers is less than
2986          * RX_BD_USABLE. The mbuf is already saved above so it's OK to NULL
2987          * it out here without concern of a memory leak.
2988          */
2989         fp->rx_mbuf_chain[cons].m = NULL;
2990     }
2991
2992     /* update the Rx SW BD with the mbuf info from the TPA pool */
2993     fp->rx_mbuf_chain[index] = tmp_bd;
2994
2995     /* update the Rx BD with the empty mbuf phys address from the TPA pool */
2996     rx_bd = &fp->rx_chain[index];
2997     rx_bd->addr_hi = htole32(U64_HI(tpa_info->seg.ds_addr));
2998     rx_bd->addr_lo = htole32(U64_LO(tpa_info->seg.ds_addr));
2999 }
3000
3001 /*
3002  * When a TPA aggregation is completed, loop through the individual mbufs
3003  * of the aggregation, combining them into a single mbuf which will be sent
3004  * up the stack. Refill all freed SGEs with mbufs as we go along.
3005  */
3006 static int
3007 bxe_fill_frag_mbuf(struct bxe_softc          *sc,
3008                    struct bxe_fastpath       *fp,
3009                    struct bxe_sw_tpa_info    *tpa_info,
3010                    uint16_t                  queue,
3011                    uint16_t                  pages,
3012                    struct mbuf               *m,
3013                                struct eth_end_agg_rx_cqe *cqe,
3014                    uint16_t                  cqe_idx)
3015 {
3016     struct mbuf *m_frag;
3017     uint32_t frag_len, frag_size, i;
3018     uint16_t sge_idx;
3019     int rc = 0;
3020     int j;
3021
3022     frag_size = le16toh(cqe->pkt_len) - tpa_info->len_on_bd;
3023
3024     BLOGD(sc, DBG_LRO,
3025           "fp[%02d].tpa[%02d] TPA fill len_on_bd=%d frag_size=%d pages=%d\n",
3026           fp->index, queue, tpa_info->len_on_bd, frag_size, pages);
3027
3028     /* make sure the aggregated frame is not too big to handle */
3029     if (pages > 8 * PAGES_PER_SGE) {
3030         BLOGE(sc, "fp[%02d].sge[0x%04x] has too many pages (%d)! "
3031                   "pkt_len=%d len_on_bd=%d frag_size=%d\n",
3032               fp->index, cqe_idx, pages, le16toh(cqe->pkt_len),
3033               tpa_info->len_on_bd, frag_size);
3034         bxe_panic(sc, ("sge page count error\n"));
3035         return (EINVAL);
3036     }
3037
3038     /*
3039      * Scan through the scatter gather list pulling individual mbufs into a
3040      * single mbuf for the host stack.
3041      */
3042     for (i = 0, j = 0; i < pages; i += PAGES_PER_SGE, j++) {
3043         sge_idx = RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[j]));
3044
3045         /*
3046          * Firmware gives the indices of the SGE as if the ring is an array
3047          * (meaning that the "next" element will consume 2 indices).
3048          */
3049         frag_len = min(frag_size, (uint32_t)(SGE_PAGES));
3050
3051         BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA fill i=%d j=%d "
3052                            "sge_idx=%d frag_size=%d frag_len=%d\n",
3053               fp->index, queue, i, j, sge_idx, frag_size, frag_len);
3054
3055         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3056
3057         /* allocate a new mbuf for the SGE */
3058         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3059         if (rc) {
3060             /* Leave all remaining SGEs in the ring! */
3061             return (rc);
3062         }
3063
3064         /* update the fragment length */
3065         m_frag->m_len = frag_len;
3066
3067         /* concatenate the fragment to the head mbuf */
3068         m_cat(m, m_frag);
3069         fp->eth_q_stats.mbuf_alloc_sge--;
3070
3071         /* update the TPA mbuf size and remaining fragment size */
3072         m->m_pkthdr.len += frag_len;
3073         frag_size -= frag_len;
3074     }
3075
3076     BLOGD(sc, DBG_LRO,
3077           "fp[%02d].tpa[%02d] TPA fill done frag_size=%d\n",
3078           fp->index, queue, frag_size);
3079
3080     return (rc);
3081 }
3082
3083 static inline void
3084 bxe_clear_sge_mask_next_elems(struct bxe_fastpath *fp)
3085 {
3086     int i, j;
3087
3088     for (i = 1; i <= RX_SGE_NUM_PAGES; i++) {
3089         int idx = RX_SGE_TOTAL_PER_PAGE * i - 1;
3090
3091         for (j = 0; j < 2; j++) {
3092             BIT_VEC64_CLEAR_BIT(fp->sge_mask, idx);
3093             idx--;
3094         }
3095     }
3096 }
3097
3098 static inline void
3099 bxe_init_sge_ring_bit_mask(struct bxe_fastpath *fp)
3100 {
3101     /* set the mask to all 1's, it's faster to compare to 0 than to 0xf's */
3102     memset(fp->sge_mask, 0xff, sizeof(fp->sge_mask));
3103
3104     /*
3105      * Clear the two last indices in the page to 1. These are the indices that
3106      * correspond to the "next" element, hence will never be indicated and
3107      * should be removed from the calculations.
3108      */
3109     bxe_clear_sge_mask_next_elems(fp);
3110 }
3111
3112 static inline void
3113 bxe_update_last_max_sge(struct bxe_fastpath *fp,
3114                         uint16_t            idx)
3115 {
3116     uint16_t last_max = fp->last_max_sge;
3117
3118     if (SUB_S16(idx, last_max) > 0) {
3119         fp->last_max_sge = idx;
3120     }
3121 }
3122
3123 static inline void
3124 bxe_update_sge_prod(struct bxe_softc          *sc,
3125                     struct bxe_fastpath       *fp,
3126                     uint16_t                  sge_len,
3127                     union eth_sgl_or_raw_data *cqe)
3128 {
3129     uint16_t last_max, last_elem, first_elem;
3130     uint16_t delta = 0;
3131     uint16_t i;
3132
3133     if (!sge_len) {
3134         return;
3135     }
3136
3137     /* first mark all used pages */
3138     for (i = 0; i < sge_len; i++) {
3139         BIT_VEC64_CLEAR_BIT(fp->sge_mask,
3140                             RX_SGE(le16toh(cqe->sgl[i])));
3141     }
3142
3143     BLOGD(sc, DBG_LRO,
3144           "fp[%02d] fp_cqe->sgl[%d] = %d\n",
3145           fp->index, sge_len - 1,
3146           le16toh(cqe->sgl[sge_len - 1]));
3147
3148     /* assume that the last SGE index is the biggest */
3149     bxe_update_last_max_sge(fp,
3150                             le16toh(cqe->sgl[sge_len - 1]));
3151
3152     last_max = RX_SGE(fp->last_max_sge);
3153     last_elem = last_max >> BIT_VEC64_ELEM_SHIFT;
3154     first_elem = RX_SGE(fp->rx_sge_prod) >> BIT_VEC64_ELEM_SHIFT;
3155
3156     /* if ring is not full */
3157     if (last_elem + 1 != first_elem) {
3158         last_elem++;
3159     }
3160
3161     /* now update the prod */
3162     for (i = first_elem; i != last_elem; i = RX_SGE_NEXT_MASK_ELEM(i)) {
3163         if (__predict_true(fp->sge_mask[i])) {
3164             break;
3165         }
3166
3167         fp->sge_mask[i] = BIT_VEC64_ELEM_ONE_MASK;
3168         delta += BIT_VEC64_ELEM_SZ;
3169     }
3170
3171     if (delta > 0) {
3172         fp->rx_sge_prod += delta;
3173         /* clear page-end entries */
3174         bxe_clear_sge_mask_next_elems(fp);
3175     }
3176
3177     BLOGD(sc, DBG_LRO,
3178           "fp[%02d] fp->last_max_sge=%d fp->rx_sge_prod=%d\n",
3179           fp->index, fp->last_max_sge, fp->rx_sge_prod);
3180 }
3181
3182 /*
3183  * The aggregation on the current TPA queue has completed. Pull the individual
3184  * mbuf fragments together into a single mbuf, perform all necessary checksum
3185  * calculations, and send the resuting mbuf to the stack.
3186  */
3187 static void
3188 bxe_tpa_stop(struct bxe_softc          *sc,
3189              struct bxe_fastpath       *fp,
3190              struct bxe_sw_tpa_info    *tpa_info,
3191              uint16_t                  queue,
3192              uint16_t                  pages,
3193                          struct eth_end_agg_rx_cqe *cqe,
3194              uint16_t                  cqe_idx)
3195 {
3196     struct ifnet *ifp = sc->ifnet;
3197     struct mbuf *m;
3198     int rc = 0;
3199
3200     BLOGD(sc, DBG_LRO,
3201           "fp[%02d].tpa[%02d] pad=%d pkt_len=%d pages=%d vlan=%d\n",
3202           fp->index, queue, tpa_info->placement_offset,
3203           le16toh(cqe->pkt_len), pages, tpa_info->vlan_tag);
3204
3205     m = tpa_info->bd.m;
3206
3207     /* allocate a replacement before modifying existing mbuf */
3208     rc = bxe_alloc_rx_tpa_mbuf(fp, queue);
3209     if (rc) {
3210         /* drop the frame and log an error */
3211         fp->eth_q_stats.rx_soft_errors++;
3212         goto bxe_tpa_stop_exit;
3213     }
3214
3215     /* we have a replacement, fixup the current mbuf */
3216     m_adj(m, tpa_info->placement_offset);
3217     m->m_pkthdr.len = m->m_len = tpa_info->len_on_bd;
3218
3219     /* mark the checksums valid (taken care of by the firmware) */
3220     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3221     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3222     m->m_pkthdr.csum_data = 0xffff;
3223     m->m_pkthdr.csum_flags |= (CSUM_IP_CHECKED |
3224                                CSUM_IP_VALID   |
3225                                CSUM_DATA_VALID |
3226                                CSUM_PSEUDO_HDR);
3227
3228     /* aggregate all of the SGEs into a single mbuf */
3229     rc = bxe_fill_frag_mbuf(sc, fp, tpa_info, queue, pages, m, cqe, cqe_idx);
3230     if (rc) {
3231         /* drop the packet and log an error */
3232         fp->eth_q_stats.rx_soft_errors++;
3233         m_freem(m);
3234     } else {
3235         if (tpa_info->parsing_flags & PARSING_FLAGS_VLAN) {
3236             m->m_pkthdr.ether_vtag = tpa_info->vlan_tag;
3237             m->m_flags |= M_VLANTAG;
3238         }
3239
3240         /* assign packet to this interface interface */
3241         m->m_pkthdr.rcvif = ifp;
3242
3243 #if __FreeBSD_version >= 800000
3244         /* specify what RSS queue was used for this flow */
3245         m->m_pkthdr.flowid = fp->index;
3246         M_HASHTYPE_SET(m, M_HASHTYPE_OPAQUE);
3247 #endif
3248
3249         ifp->if_ipackets++;
3250         fp->eth_q_stats.rx_tpa_pkts++;
3251
3252         /* pass the frame to the stack */
3253         (*ifp->if_input)(ifp, m);
3254     }
3255
3256     /* we passed an mbuf up the stack or dropped the frame */
3257     fp->eth_q_stats.mbuf_alloc_tpa--;
3258
3259 bxe_tpa_stop_exit:
3260
3261     fp->rx_tpa_info[queue].state = BXE_TPA_STATE_STOP;
3262     fp->rx_tpa_queue_used &= ~(1 << queue);
3263 }
3264
3265 static uint8_t
3266 bxe_service_rxsgl(
3267                  struct bxe_fastpath *fp,
3268                  uint16_t len,
3269                  uint16_t lenonbd,
3270                  struct mbuf *m,
3271                  struct eth_fast_path_rx_cqe *cqe_fp)
3272 {
3273     struct mbuf *m_frag;
3274     uint16_t frags, frag_len;
3275     uint16_t sge_idx = 0;
3276     uint16_t j;
3277     uint8_t i, rc = 0;
3278     uint32_t frag_size;
3279
3280     /* adjust the mbuf */
3281     m->m_len = lenonbd;
3282
3283     frag_size =  len - lenonbd;
3284     frags = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3285
3286     for (i = 0, j = 0; i < frags; i += PAGES_PER_SGE, j++) {
3287         sge_idx = RX_SGE(le16toh(cqe_fp->sgl_or_raw_data.sgl[j]));
3288
3289         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3290         frag_len = min(frag_size, (uint32_t)(SGE_PAGE_SIZE));
3291         m_frag->m_len = frag_len;
3292
3293        /* allocate a new mbuf for the SGE */
3294         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3295         if (rc) {
3296             /* Leave all remaining SGEs in the ring! */
3297             return (rc);
3298         }
3299         fp->eth_q_stats.mbuf_alloc_sge--;
3300
3301         /* concatenate the fragment to the head mbuf */
3302         m_cat(m, m_frag);
3303
3304         frag_size -= frag_len;
3305     }
3306
3307     bxe_update_sge_prod(fp->sc, fp, frags, &cqe_fp->sgl_or_raw_data);
3308
3309     return rc;
3310 }
3311
3312 static uint8_t
3313 bxe_rxeof(struct bxe_softc    *sc,
3314           struct bxe_fastpath *fp)
3315 {
3316     struct ifnet *ifp = sc->ifnet;
3317     uint16_t bd_cons, bd_prod, bd_prod_fw, comp_ring_cons;
3318     uint16_t hw_cq_cons, sw_cq_cons, sw_cq_prod;
3319     int rx_pkts = 0;
3320     int rc = 0;
3321
3322     BXE_FP_RX_LOCK(fp);
3323
3324     /* CQ "next element" is of the size of the regular element */
3325     hw_cq_cons = le16toh(*fp->rx_cq_cons_sb);
3326     if ((hw_cq_cons & RCQ_USABLE_PER_PAGE) == RCQ_USABLE_PER_PAGE) {
3327         hw_cq_cons++;
3328     }
3329
3330     bd_cons = fp->rx_bd_cons;
3331     bd_prod = fp->rx_bd_prod;
3332     bd_prod_fw = bd_prod;
3333     sw_cq_cons = fp->rx_cq_cons;
3334     sw_cq_prod = fp->rx_cq_prod;
3335
3336     /*
3337      * Memory barrier necessary as speculative reads of the rx
3338      * buffer can be ahead of the index in the status block
3339      */
3340     rmb();
3341
3342     BLOGD(sc, DBG_RX,
3343           "fp[%02d] Rx START hw_cq_cons=%u sw_cq_cons=%u\n",
3344           fp->index, hw_cq_cons, sw_cq_cons);
3345
3346     while (sw_cq_cons != hw_cq_cons) {
3347         struct bxe_sw_rx_bd *rx_buf = NULL;
3348         union eth_rx_cqe *cqe;
3349         struct eth_fast_path_rx_cqe *cqe_fp;
3350         uint8_t cqe_fp_flags;
3351         enum eth_rx_cqe_type cqe_fp_type;
3352         uint16_t len, lenonbd,  pad;
3353         struct mbuf *m = NULL;
3354
3355         comp_ring_cons = RCQ(sw_cq_cons);
3356         bd_prod = RX_BD(bd_prod);
3357         bd_cons = RX_BD(bd_cons);
3358
3359         cqe          = &fp->rcq_chain[comp_ring_cons];
3360         cqe_fp       = &cqe->fast_path_cqe;
3361         cqe_fp_flags = cqe_fp->type_error_flags;
3362         cqe_fp_type  = cqe_fp_flags & ETH_FAST_PATH_RX_CQE_TYPE;
3363
3364         BLOGD(sc, DBG_RX,
3365               "fp[%02d] Rx hw_cq_cons=%d hw_sw_cons=%d "
3366               "BD prod=%d cons=%d CQE type=0x%x err=0x%x "
3367               "status=0x%x rss_hash=0x%x vlan=0x%x len=%u lenonbd=%u\n",
3368               fp->index,
3369               hw_cq_cons,
3370               sw_cq_cons,
3371               bd_prod,
3372               bd_cons,
3373               CQE_TYPE(cqe_fp_flags),
3374               cqe_fp_flags,
3375               cqe_fp->status_flags,
3376               le32toh(cqe_fp->rss_hash_result),
3377               le16toh(cqe_fp->vlan_tag),
3378               le16toh(cqe_fp->pkt_len_or_gro_seg_len),
3379               le16toh(cqe_fp->len_on_bd));
3380
3381         /* is this a slowpath msg? */
3382         if (__predict_false(CQE_TYPE_SLOW(cqe_fp_type))) {
3383             bxe_sp_event(sc, fp, cqe);
3384             goto next_cqe;
3385         }
3386
3387         rx_buf = &fp->rx_mbuf_chain[bd_cons];
3388
3389         if (!CQE_TYPE_FAST(cqe_fp_type)) {
3390             struct bxe_sw_tpa_info *tpa_info;
3391             uint16_t frag_size, pages;
3392             uint8_t queue;
3393
3394 #if 0
3395             /* sanity check */
3396             if (!fp->tpa_enable &&
3397                 (CQE_TYPE_START(cqe_fp_type) || CQE_TYPE_STOP(cqe_fp_type))) {
3398                 BLOGE(sc, "START/STOP packet while !tpa_enable type (0x%x)\n",
3399                       CQE_TYPE(cqe_fp_type));
3400             }
3401 #endif
3402
3403             if (CQE_TYPE_START(cqe_fp_type)) {
3404                 bxe_tpa_start(sc, fp, cqe_fp->queue_index,
3405                               bd_cons, bd_prod, cqe_fp);
3406                 m = NULL; /* packet not ready yet */
3407                 goto next_rx;
3408             }
3409
3410             KASSERT(CQE_TYPE_STOP(cqe_fp_type),
3411                     ("CQE type is not STOP! (0x%x)\n", cqe_fp_type));
3412
3413             queue = cqe->end_agg_cqe.queue_index;
3414             tpa_info = &fp->rx_tpa_info[queue];
3415
3416             BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA STOP\n",
3417                   fp->index, queue);
3418
3419             frag_size = (le16toh(cqe->end_agg_cqe.pkt_len) -
3420                          tpa_info->len_on_bd);
3421             pages = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3422
3423             bxe_tpa_stop(sc, fp, tpa_info, queue, pages,
3424                          &cqe->end_agg_cqe, comp_ring_cons);
3425
3426             bxe_update_sge_prod(sc, fp, pages, &cqe->end_agg_cqe.sgl_or_raw_data);
3427
3428             goto next_cqe;
3429         }
3430
3431         /* non TPA */
3432
3433         /* is this an error packet? */
3434         if (__predict_false(cqe_fp_flags &
3435                             ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG)) {
3436             BLOGE(sc, "flags 0x%x rx packet %u\n", cqe_fp_flags, sw_cq_cons);
3437             fp->eth_q_stats.rx_soft_errors++;
3438             goto next_rx;
3439         }
3440
3441         len = le16toh(cqe_fp->pkt_len_or_gro_seg_len);
3442         lenonbd = le16toh(cqe_fp->len_on_bd);
3443         pad = cqe_fp->placement_offset;
3444
3445         m = rx_buf->m;
3446
3447         if (__predict_false(m == NULL)) {
3448             BLOGE(sc, "No mbuf in rx chain descriptor %d for fp[%02d]\n",
3449                   bd_cons, fp->index);
3450             goto next_rx;
3451         }
3452
3453         /* XXX double copy if packet length under a threshold */
3454
3455         /*
3456          * If all the buffer descriptors are filled with mbufs then fill in
3457          * the current consumer index with a new BD. Else if a maximum Rx
3458          * buffer limit is imposed then fill in the next producer index.
3459          */
3460         rc = bxe_alloc_rx_bd_mbuf(fp, bd_cons,
3461                                   (sc->max_rx_bufs != RX_BD_USABLE) ?
3462                                       bd_prod : bd_cons);
3463         if (rc != 0) {
3464
3465             /* we simply reuse the received mbuf and don't post it to the stack */
3466             m = NULL;
3467
3468             BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
3469                   fp->index, rc);
3470             fp->eth_q_stats.rx_soft_errors++;
3471
3472             if (sc->max_rx_bufs != RX_BD_USABLE) {
3473                 /* copy this consumer index to the producer index */
3474                 memcpy(&fp->rx_mbuf_chain[bd_prod], rx_buf,
3475                        sizeof(struct bxe_sw_rx_bd));
3476                 memset(rx_buf, 0, sizeof(struct bxe_sw_rx_bd));
3477             }
3478
3479             goto next_rx;
3480         }
3481
3482         /* current mbuf was detached from the bd */
3483         fp->eth_q_stats.mbuf_alloc_rx--;
3484
3485         /* we allocated a replacement mbuf, fixup the current one */
3486         m_adj(m, pad);
3487         m->m_pkthdr.len = m->m_len = len;
3488
3489         if (len != lenonbd){
3490             rc = bxe_service_rxsgl(fp, len, lenonbd, m, cqe_fp);
3491             if (rc)
3492                 break;
3493             fp->eth_q_stats.rx_jumbo_sge_pkts++;
3494         }
3495
3496         /* assign packet to this interface interface */
3497         m->m_pkthdr.rcvif = ifp;
3498
3499         /* assume no hardware checksum has complated */
3500         m->m_pkthdr.csum_flags = 0;
3501
3502         /* validate checksum if offload enabled */
3503         if (ifp->if_capenable & IFCAP_RXCSUM) {
3504             /* check for a valid IP frame */
3505             if (!(cqe->fast_path_cqe.status_flags &
3506                   ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG)) {
3507                 m->m_pkthdr.csum_flags |= CSUM_IP_CHECKED;
3508                 if (__predict_false(cqe_fp_flags &
3509                                     ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG)) {
3510                     fp->eth_q_stats.rx_hw_csum_errors++;
3511                 } else {
3512                     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3513                     m->m_pkthdr.csum_flags |= CSUM_IP_VALID;
3514                 }
3515             }
3516
3517             /* check for a valid TCP/UDP frame */
3518             if (!(cqe->fast_path_cqe.status_flags &
3519                   ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG)) {
3520                 if (__predict_false(cqe_fp_flags &
3521                                     ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG)) {
3522                     fp->eth_q_stats.rx_hw_csum_errors++;
3523                 } else {
3524                     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3525                     m->m_pkthdr.csum_data = 0xFFFF;
3526                     m->m_pkthdr.csum_flags |= (CSUM_DATA_VALID |
3527                                                CSUM_PSEUDO_HDR);
3528                 }
3529             }
3530         }
3531
3532         /* if there is a VLAN tag then flag that info */
3533         if (cqe->fast_path_cqe.pars_flags.flags & PARSING_FLAGS_VLAN) {
3534             m->m_pkthdr.ether_vtag = cqe->fast_path_cqe.vlan_tag;
3535             m->m_flags |= M_VLANTAG;
3536         }
3537
3538 #if __FreeBSD_version >= 800000
3539         /* specify what RSS queue was used for this flow */
3540         m->m_pkthdr.flowid = fp->index;
3541         M_HASHTYPE_SET(m, M_HASHTYPE_OPAQUE);
3542 #endif
3543
3544 next_rx:
3545
3546         bd_cons    = RX_BD_NEXT(bd_cons);
3547         bd_prod    = RX_BD_NEXT(bd_prod);
3548         bd_prod_fw = RX_BD_NEXT(bd_prod_fw);
3549
3550         /* pass the frame to the stack */
3551         if (__predict_true(m != NULL)) {
3552             ifp->if_ipackets++;
3553             rx_pkts++;
3554             (*ifp->if_input)(ifp, m);
3555         }
3556
3557 next_cqe:
3558
3559         sw_cq_prod = RCQ_NEXT(sw_cq_prod);
3560         sw_cq_cons = RCQ_NEXT(sw_cq_cons);
3561
3562         /* limit spinning on the queue */
3563         if (rc != 0)
3564             break;
3565
3566         if (rx_pkts == sc->rx_budget) {
3567             fp->eth_q_stats.rx_budget_reached++;
3568             break;
3569         }
3570     } /* while work to do */
3571
3572     fp->rx_bd_cons = bd_cons;
3573     fp->rx_bd_prod = bd_prod_fw;
3574     fp->rx_cq_cons = sw_cq_cons;
3575     fp->rx_cq_prod = sw_cq_prod;
3576
3577     /* Update producers */
3578     bxe_update_rx_prod(sc, fp, bd_prod_fw, sw_cq_prod, fp->rx_sge_prod);
3579
3580     fp->eth_q_stats.rx_pkts += rx_pkts;
3581     fp->eth_q_stats.rx_calls++;
3582
3583     BXE_FP_RX_UNLOCK(fp);
3584
3585     return (sw_cq_cons != hw_cq_cons);
3586 }
3587
3588 static uint16_t
3589 bxe_free_tx_pkt(struct bxe_softc    *sc,
3590                 struct bxe_fastpath *fp,
3591                 uint16_t            idx)
3592 {
3593     struct bxe_sw_tx_bd *tx_buf = &fp->tx_mbuf_chain[idx];
3594     struct eth_tx_start_bd *tx_start_bd;
3595     uint16_t bd_idx = TX_BD(tx_buf->first_bd);
3596     uint16_t new_cons;
3597     int nbd;
3598
3599     /* unmap the mbuf from non-paged memory */
3600     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
3601
3602     tx_start_bd = &fp->tx_chain[bd_idx].start_bd;
3603     nbd = le16toh(tx_start_bd->nbd) - 1;
3604
3605 #if 0
3606     if ((nbd - 1) > (MAX_MBUF_FRAGS + 2)) {
3607         bxe_panic(sc, ("BAD nbd!\n"));
3608     }
3609 #endif
3610
3611     new_cons = (tx_buf->first_bd + nbd);
3612
3613 #if 0
3614     struct eth_tx_bd *tx_data_bd;
3615
3616     /*
3617      * The following code doesn't do anything but is left here
3618      * for clarity on what the new value of new_cons skipped.
3619      */
3620
3621     /* get the next bd */
3622     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3623
3624     /* skip the parse bd */
3625     --nbd;
3626     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3627
3628     /* skip the TSO split header bd since they have no mapping */
3629     if (tx_buf->flags & BXE_TSO_SPLIT_BD) {
3630         --nbd;
3631         bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3632     }
3633
3634     /* now free frags */
3635     while (nbd > 0) {
3636         tx_data_bd = &fp->tx_chain[bd_idx].reg_bd;
3637         if (--nbd) {
3638             bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3639         }
3640     }
3641 #endif
3642
3643     /* free the mbuf */
3644     if (__predict_true(tx_buf->m != NULL)) {
3645         m_freem(tx_buf->m);
3646         fp->eth_q_stats.mbuf_alloc_tx--;
3647     } else {
3648         fp->eth_q_stats.tx_chain_lost_mbuf++;
3649     }
3650
3651     tx_buf->m = NULL;
3652     tx_buf->first_bd = 0;
3653
3654     return (new_cons);
3655 }
3656
3657 /* transmit timeout watchdog */
3658 static int
3659 bxe_watchdog(struct bxe_softc    *sc,
3660              struct bxe_fastpath *fp)
3661 {
3662     BXE_FP_TX_LOCK(fp);
3663
3664     if ((fp->watchdog_timer == 0) || (--fp->watchdog_timer)) {
3665         BXE_FP_TX_UNLOCK(fp);
3666         return (0);
3667     }
3668
3669     BLOGE(sc, "TX watchdog timeout on fp[%02d], resetting!\n", fp->index);
3670
3671     BXE_FP_TX_UNLOCK(fp);
3672
3673     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
3674     taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
3675
3676     return (-1);
3677 }
3678
3679 /* processes transmit completions */
3680 static uint8_t
3681 bxe_txeof(struct bxe_softc    *sc,
3682           struct bxe_fastpath *fp)
3683 {
3684     struct ifnet *ifp = sc->ifnet;
3685     uint16_t bd_cons, hw_cons, sw_cons, pkt_cons;
3686     uint16_t tx_bd_avail;
3687
3688     BXE_FP_TX_LOCK_ASSERT(fp);
3689
3690     bd_cons = fp->tx_bd_cons;
3691     hw_cons = le16toh(*fp->tx_cons_sb);
3692     sw_cons = fp->tx_pkt_cons;
3693
3694     while (sw_cons != hw_cons) {
3695         pkt_cons = TX_BD(sw_cons);
3696
3697         BLOGD(sc, DBG_TX,
3698               "TX: fp[%d]: hw_cons=%u sw_cons=%u pkt_cons=%u\n",
3699               fp->index, hw_cons, sw_cons, pkt_cons);
3700
3701         bd_cons = bxe_free_tx_pkt(sc, fp, pkt_cons);
3702
3703         sw_cons++;
3704     }
3705
3706     fp->tx_pkt_cons = sw_cons;
3707     fp->tx_bd_cons  = bd_cons;
3708
3709     BLOGD(sc, DBG_TX,
3710           "TX done: fp[%d]: hw_cons=%u sw_cons=%u sw_prod=%u\n",
3711           fp->index, hw_cons, fp->tx_pkt_cons, fp->tx_pkt_prod);
3712
3713     mb();
3714
3715     tx_bd_avail = bxe_tx_avail(sc, fp);
3716
3717     if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
3718         ifp->if_drv_flags |= IFF_DRV_OACTIVE;
3719     } else {
3720         ifp->if_drv_flags &= ~IFF_DRV_OACTIVE;
3721     }
3722
3723     if (fp->tx_pkt_prod != fp->tx_pkt_cons) {
3724         /* reset the watchdog timer if there are pending transmits */
3725         fp->watchdog_timer = BXE_TX_TIMEOUT;
3726         return (TRUE);
3727     } else {
3728         /* clear watchdog when there are no pending transmits */
3729         fp->watchdog_timer = 0;
3730         return (FALSE);
3731     }
3732 }
3733
3734 static void
3735 bxe_drain_tx_queues(struct bxe_softc *sc)
3736 {
3737     struct bxe_fastpath *fp;
3738     int i, count;
3739
3740     /* wait until all TX fastpath tasks have completed */
3741     for (i = 0; i < sc->num_queues; i++) {
3742         fp = &sc->fp[i];
3743
3744         count = 1000;
3745
3746         while (bxe_has_tx_work(fp)) {
3747
3748             BXE_FP_TX_LOCK(fp);
3749             bxe_txeof(sc, fp);
3750             BXE_FP_TX_UNLOCK(fp);
3751
3752             if (count == 0) {
3753                 BLOGE(sc, "Timeout waiting for fp[%d] "
3754                           "transmits to complete!\n", i);
3755                 bxe_panic(sc, ("tx drain failure\n"));
3756                 return;
3757             }
3758
3759             count--;
3760             DELAY(1000);
3761             rmb();
3762         }
3763     }
3764
3765     return;
3766 }
3767
3768 static int
3769 bxe_del_all_macs(struct bxe_softc          *sc,
3770                  struct ecore_vlan_mac_obj *mac_obj,
3771                  int                       mac_type,
3772                  uint8_t                   wait_for_comp)
3773 {
3774     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
3775     int rc;
3776
3777     /* wait for completion of requested */
3778     if (wait_for_comp) {
3779         bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
3780     }
3781
3782     /* Set the mac type of addresses we want to clear */
3783     bxe_set_bit(mac_type, &vlan_mac_flags);
3784
3785     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags, &ramrod_flags);
3786     if (rc < 0) {
3787         BLOGE(sc, "Failed to delete MACs (%d)\n", rc);
3788     }
3789
3790     return (rc);
3791 }
3792
3793 static int
3794 bxe_fill_accept_flags(struct bxe_softc *sc,
3795                       uint32_t         rx_mode,
3796                       unsigned long    *rx_accept_flags,
3797                       unsigned long    *tx_accept_flags)
3798 {
3799     /* Clear the flags first */
3800     *rx_accept_flags = 0;
3801     *tx_accept_flags = 0;
3802
3803     switch (rx_mode) {
3804     case BXE_RX_MODE_NONE:
3805         /*
3806          * 'drop all' supersedes any accept flags that may have been
3807          * passed to the function.
3808          */
3809         break;
3810
3811     case BXE_RX_MODE_NORMAL:
3812         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3813         bxe_set_bit(ECORE_ACCEPT_MULTICAST, rx_accept_flags);
3814         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3815
3816         /* internal switching mode */
3817         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3818         bxe_set_bit(ECORE_ACCEPT_MULTICAST, tx_accept_flags);
3819         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3820
3821         break;
3822
3823     case BXE_RX_MODE_ALLMULTI:
3824         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3825         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3826         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3827
3828         /* internal switching mode */
3829         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3830         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3831         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3832
3833         break;
3834
3835     case BXE_RX_MODE_PROMISC:
3836         /*
3837          * According to deffinition of SI mode, iface in promisc mode
3838          * should receive matched and unmatched (in resolution of port)
3839          * unicast packets.
3840          */
3841         bxe_set_bit(ECORE_ACCEPT_UNMATCHED, rx_accept_flags);
3842         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3843         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3844         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3845
3846         /* internal switching mode */
3847         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3848         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3849
3850         if (IS_MF_SI(sc)) {
3851             bxe_set_bit(ECORE_ACCEPT_ALL_UNICAST, tx_accept_flags);
3852         } else {
3853             bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3854         }
3855
3856         break;
3857
3858     default:
3859         BLOGE(sc, "Unknown rx_mode (%d)\n", rx_mode);
3860         return (-1);
3861     }
3862
3863     /* Set ACCEPT_ANY_VLAN as we do not enable filtering by VLAN */
3864     if (rx_mode != BXE_RX_MODE_NONE) {
3865         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, rx_accept_flags);
3866         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, tx_accept_flags);
3867     }
3868
3869     return (0);
3870 }
3871
3872 static int
3873 bxe_set_q_rx_mode(struct bxe_softc *sc,
3874                   uint8_t          cl_id,
3875                   unsigned long    rx_mode_flags,
3876                   unsigned long    rx_accept_flags,
3877                   unsigned long    tx_accept_flags,
3878                   unsigned long    ramrod_flags)
3879 {
3880     struct ecore_rx_mode_ramrod_params ramrod_param;
3881     int rc;
3882
3883     memset(&ramrod_param, 0, sizeof(ramrod_param));
3884
3885     /* Prepare ramrod parameters */
3886     ramrod_param.cid = 0;
3887     ramrod_param.cl_id = cl_id;
3888     ramrod_param.rx_mode_obj = &sc->rx_mode_obj;
3889     ramrod_param.func_id = SC_FUNC(sc);
3890
3891     ramrod_param.pstate = &sc->sp_state;
3892     ramrod_param.state = ECORE_FILTER_RX_MODE_PENDING;
3893
3894     ramrod_param.rdata = BXE_SP(sc, rx_mode_rdata);
3895     ramrod_param.rdata_mapping = BXE_SP_MAPPING(sc, rx_mode_rdata);
3896
3897     bxe_set_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
3898
3899     ramrod_param.ramrod_flags = ramrod_flags;
3900     ramrod_param.rx_mode_flags = rx_mode_flags;
3901
3902     ramrod_param.rx_accept_flags = rx_accept_flags;
3903     ramrod_param.tx_accept_flags = tx_accept_flags;
3904
3905     rc = ecore_config_rx_mode(sc, &ramrod_param);
3906     if (rc < 0) {
3907         BLOGE(sc, "Set rx_mode %d failed\n", sc->rx_mode);
3908         return (rc);
3909     }
3910
3911     return (0);
3912 }
3913
3914 static int
3915 bxe_set_storm_rx_mode(struct bxe_softc *sc)
3916 {
3917     unsigned long rx_mode_flags = 0, ramrod_flags = 0;
3918     unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
3919     int rc;
3920
3921     rc = bxe_fill_accept_flags(sc, sc->rx_mode, &rx_accept_flags,
3922                                &tx_accept_flags);
3923     if (rc) {
3924         return (rc);
3925     }
3926
3927     bxe_set_bit(RAMROD_RX, &ramrod_flags);
3928     bxe_set_bit(RAMROD_TX, &ramrod_flags);
3929
3930     /* XXX ensure all fastpath have same cl_id and/or move it to bxe_softc */
3931     return (bxe_set_q_rx_mode(sc, sc->fp[0].cl_id, rx_mode_flags,
3932                               rx_accept_flags, tx_accept_flags,
3933                               ramrod_flags));
3934 }
3935
3936 /* returns the "mcp load_code" according to global load_count array */
3937 static int
3938 bxe_nic_load_no_mcp(struct bxe_softc *sc)
3939 {
3940     int path = SC_PATH(sc);
3941     int port = SC_PORT(sc);
3942
3943     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3944           path, load_count[path][0], load_count[path][1],
3945           load_count[path][2]);
3946     load_count[path][0]++;
3947     load_count[path][1 + port]++;
3948     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3949           path, load_count[path][0], load_count[path][1],
3950           load_count[path][2]);
3951     if (load_count[path][0] == 1) {
3952         return (FW_MSG_CODE_DRV_LOAD_COMMON);
3953     } else if (load_count[path][1 + port] == 1) {
3954         return (FW_MSG_CODE_DRV_LOAD_PORT);
3955     } else {
3956         return (FW_MSG_CODE_DRV_LOAD_FUNCTION);
3957     }
3958 }
3959
3960 /* returns the "mcp load_code" according to global load_count array */
3961 static int
3962 bxe_nic_unload_no_mcp(struct bxe_softc *sc)
3963 {
3964     int port = SC_PORT(sc);
3965     int path = SC_PATH(sc);
3966
3967     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3968           path, load_count[path][0], load_count[path][1],
3969           load_count[path][2]);
3970     load_count[path][0]--;
3971     load_count[path][1 + port]--;
3972     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3973           path, load_count[path][0], load_count[path][1],
3974           load_count[path][2]);
3975     if (load_count[path][0] == 0) {
3976         return (FW_MSG_CODE_DRV_UNLOAD_COMMON);
3977     } else if (load_count[path][1 + port] == 0) {
3978         return (FW_MSG_CODE_DRV_UNLOAD_PORT);
3979     } else {
3980         return (FW_MSG_CODE_DRV_UNLOAD_FUNCTION);
3981     }
3982 }
3983
3984 /* request unload mode from the MCP: COMMON, PORT or FUNCTION */
3985 static uint32_t
3986 bxe_send_unload_req(struct bxe_softc *sc,
3987                     int              unload_mode)
3988 {
3989     uint32_t reset_code = 0;
3990 #if 0
3991     int port = SC_PORT(sc);
3992     int path = SC_PATH(sc);
3993 #endif
3994
3995     /* Select the UNLOAD request mode */
3996     if (unload_mode == UNLOAD_NORMAL) {
3997         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
3998     }
3999 #if 0
4000     else if (sc->flags & BXE_NO_WOL_FLAG) {
4001         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP;
4002     } else if (sc->wol) {
4003         uint32_t emac_base = port ? GRCBASE_EMAC1 : GRCBASE_EMAC0;
4004         uint8_t *mac_addr = sc->dev->dev_addr;
4005         uint32_t val;
4006         uint16_t pmc;
4007
4008         /*
4009          * The mac address is written to entries 1-4 to
4010          * preserve entry 0 which is used by the PMF
4011          */
4012         uint8_t entry = (SC_VN(sc) + 1)*8;
4013
4014         val = (mac_addr[0] << 8) | mac_addr[1];
4015         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry, val);
4016
4017         val = (mac_addr[2] << 24) | (mac_addr[3] << 16) |
4018               (mac_addr[4] << 8) | mac_addr[5];
4019         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry + 4, val);
4020
4021         /* Enable the PME and clear the status */
4022         pmc = pci_read_config(sc->dev,
4023                               (sc->devinfo.pcie_pm_cap_reg +
4024                                PCIR_POWER_STATUS),
4025                               2);
4026         pmc |= PCIM_PSTAT_PMEENABLE | PCIM_PSTAT_PME;
4027         pci_write_config(sc->dev,
4028                          (sc->devinfo.pcie_pm_cap_reg +
4029                           PCIR_POWER_STATUS),
4030                          pmc, 4);
4031
4032         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_EN;
4033     }
4034 #endif
4035     else {
4036         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
4037     }
4038
4039     /* Send the request to the MCP */
4040     if (!BXE_NOMCP(sc)) {
4041         reset_code = bxe_fw_command(sc, reset_code, 0);
4042     } else {
4043         reset_code = bxe_nic_unload_no_mcp(sc);
4044     }
4045
4046     return (reset_code);
4047 }
4048
4049 /* send UNLOAD_DONE command to the MCP */
4050 static void
4051 bxe_send_unload_done(struct bxe_softc *sc,
4052                      uint8_t          keep_link)
4053 {
4054     uint32_t reset_param =
4055         keep_link ? DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET : 0;
4056
4057     /* Report UNLOAD_DONE to MCP */
4058     if (!BXE_NOMCP(sc)) {
4059         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, reset_param);
4060     }
4061 }
4062
4063 static int
4064 bxe_func_wait_started(struct bxe_softc *sc)
4065 {
4066     int tout = 50;
4067
4068     if (!sc->port.pmf) {
4069         return (0);
4070     }
4071
4072     /*
4073      * (assumption: No Attention from MCP at this stage)
4074      * PMF probably in the middle of TX disable/enable transaction
4075      * 1. Sync IRS for default SB
4076      * 2. Sync SP queue - this guarantees us that attention handling started
4077      * 3. Wait, that TX disable/enable transaction completes
4078      *
4079      * 1+2 guarantee that if DCBX attention was scheduled it already changed
4080      * pending bit of transaction from STARTED-->TX_STOPPED, if we already
4081      * received completion for the transaction the state is TX_STOPPED.
4082      * State will return to STARTED after completion of TX_STOPPED-->STARTED
4083      * transaction.
4084      */
4085
4086     /* XXX make sure default SB ISR is done */
4087     /* need a way to synchronize an irq (intr_mtx?) */
4088
4089     /* XXX flush any work queues */
4090
4091     while (ecore_func_get_state(sc, &sc->func_obj) !=
4092            ECORE_F_STATE_STARTED && tout--) {
4093         DELAY(20000);
4094     }
4095
4096     if (ecore_func_get_state(sc, &sc->func_obj) != ECORE_F_STATE_STARTED) {
4097         /*
4098          * Failed to complete the transaction in a "good way"
4099          * Force both transactions with CLR bit.
4100          */
4101         struct ecore_func_state_params func_params = { NULL };
4102
4103         BLOGE(sc, "Unexpected function state! "
4104                   "Forcing STARTED-->TX_STOPPED-->STARTED\n");
4105
4106         func_params.f_obj = &sc->func_obj;
4107         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4108
4109         /* STARTED-->TX_STOPPED */
4110         func_params.cmd = ECORE_F_CMD_TX_STOP;
4111         ecore_func_state_change(sc, &func_params);
4112
4113         /* TX_STOPPED-->STARTED */
4114         func_params.cmd = ECORE_F_CMD_TX_START;
4115         return (ecore_func_state_change(sc, &func_params));
4116     }
4117
4118     return (0);
4119 }
4120
4121 static int
4122 bxe_stop_queue(struct bxe_softc *sc,
4123                int              index)
4124 {
4125     struct bxe_fastpath *fp = &sc->fp[index];
4126     struct ecore_queue_state_params q_params = { NULL };
4127     int rc;
4128
4129     BLOGD(sc, DBG_LOAD, "stopping queue %d cid %d\n", index, fp->index);
4130
4131     q_params.q_obj = &sc->sp_objs[fp->index].q_obj;
4132     /* We want to wait for completion in this context */
4133     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
4134
4135     /* Stop the primary connection: */
4136
4137     /* ...halt the connection */
4138     q_params.cmd = ECORE_Q_CMD_HALT;
4139     rc = ecore_queue_state_change(sc, &q_params);
4140     if (rc) {
4141         return (rc);
4142     }
4143
4144     /* ...terminate the connection */
4145     q_params.cmd = ECORE_Q_CMD_TERMINATE;
4146     memset(&q_params.params.terminate, 0, sizeof(q_params.params.terminate));
4147     q_params.params.terminate.cid_index = FIRST_TX_COS_INDEX;
4148     rc = ecore_queue_state_change(sc, &q_params);
4149     if (rc) {
4150         return (rc);
4151     }
4152
4153     /* ...delete cfc entry */
4154     q_params.cmd = ECORE_Q_CMD_CFC_DEL;
4155     memset(&q_params.params.cfc_del, 0, sizeof(q_params.params.cfc_del));
4156     q_params.params.cfc_del.cid_index = FIRST_TX_COS_INDEX;
4157     return (ecore_queue_state_change(sc, &q_params));
4158 }
4159
4160 /* wait for the outstanding SP commands */
4161 static inline uint8_t
4162 bxe_wait_sp_comp(struct bxe_softc *sc,
4163                  unsigned long    mask)
4164 {
4165     unsigned long tmp;
4166     int tout = 5000; /* wait for 5 secs tops */
4167
4168     while (tout--) {
4169         mb();
4170         if (!(atomic_load_acq_long(&sc->sp_state) & mask)) {
4171             return (TRUE);
4172         }
4173
4174         DELAY(1000);
4175     }
4176
4177     mb();
4178
4179     tmp = atomic_load_acq_long(&sc->sp_state);
4180     if (tmp & mask) {
4181         BLOGE(sc, "Filtering completion timed out: "
4182                   "sp_state 0x%lx, mask 0x%lx\n",
4183               tmp, mask);
4184         return (FALSE);
4185     }
4186
4187     return (FALSE);
4188 }
4189
4190 static int
4191 bxe_func_stop(struct bxe_softc *sc)
4192 {
4193     struct ecore_func_state_params func_params = { NULL };
4194     int rc;
4195
4196     /* prepare parameters for function state transitions */
4197     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4198     func_params.f_obj = &sc->func_obj;
4199     func_params.cmd = ECORE_F_CMD_STOP;
4200
4201     /*
4202      * Try to stop the function the 'good way'. If it fails (in case
4203      * of a parity error during bxe_chip_cleanup()) and we are
4204      * not in a debug mode, perform a state transaction in order to
4205      * enable further HW_RESET transaction.
4206      */
4207     rc = ecore_func_state_change(sc, &func_params);
4208     if (rc) {
4209         BLOGE(sc, "FUNC_STOP ramrod failed. "
4210                   "Running a dry transaction\n");
4211         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4212         return (ecore_func_state_change(sc, &func_params));
4213     }
4214
4215     return (0);
4216 }
4217
4218 static int
4219 bxe_reset_hw(struct bxe_softc *sc,
4220              uint32_t         load_code)
4221 {
4222     struct ecore_func_state_params func_params = { NULL };
4223
4224     /* Prepare parameters for function state transitions */
4225     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4226
4227     func_params.f_obj = &sc->func_obj;
4228     func_params.cmd = ECORE_F_CMD_HW_RESET;
4229
4230     func_params.params.hw_init.load_phase = load_code;
4231
4232     return (ecore_func_state_change(sc, &func_params));
4233 }
4234
4235 static void
4236 bxe_int_disable_sync(struct bxe_softc *sc,
4237                      int              disable_hw)
4238 {
4239     if (disable_hw) {
4240         /* prevent the HW from sending interrupts */
4241         bxe_int_disable(sc);
4242     }
4243
4244     /* XXX need a way to synchronize ALL irqs (intr_mtx?) */
4245     /* make sure all ISRs are done */
4246
4247     /* XXX make sure sp_task is not running */
4248     /* cancel and flush work queues */
4249 }
4250
4251 static void
4252 bxe_chip_cleanup(struct bxe_softc *sc,
4253                  uint32_t         unload_mode,
4254                  uint8_t          keep_link)
4255 {
4256     int port = SC_PORT(sc);
4257     struct ecore_mcast_ramrod_params rparam = { NULL };
4258     uint32_t reset_code;
4259     int i, rc = 0;
4260
4261     bxe_drain_tx_queues(sc);
4262
4263     /* give HW time to discard old tx messages */
4264     DELAY(1000);
4265
4266     /* Clean all ETH MACs */
4267     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_ETH_MAC, FALSE);
4268     if (rc < 0) {
4269         BLOGE(sc, "Failed to delete all ETH MACs (%d)\n", rc);
4270     }
4271
4272     /* Clean up UC list  */
4273     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_UC_LIST_MAC, TRUE);
4274     if (rc < 0) {
4275         BLOGE(sc, "Failed to delete UC MACs list (%d)\n", rc);
4276     }
4277
4278     /* Disable LLH */
4279     if (!CHIP_IS_E1(sc)) {
4280         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
4281     }
4282
4283     /* Set "drop all" to stop Rx */
4284
4285     /*
4286      * We need to take the BXE_MCAST_LOCK() here in order to prevent
4287      * a race between the completion code and this code.
4288      */
4289     BXE_MCAST_LOCK(sc);
4290
4291     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
4292         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
4293     } else {
4294         bxe_set_storm_rx_mode(sc);
4295     }
4296
4297     /* Clean up multicast configuration */
4298     rparam.mcast_obj = &sc->mcast_obj;
4299     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4300     if (rc < 0) {
4301         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4302     }
4303
4304     BXE_MCAST_UNLOCK(sc);
4305
4306     // XXX bxe_iov_chip_cleanup(sc);
4307
4308     /*
4309      * Send the UNLOAD_REQUEST to the MCP. This will return if
4310      * this function should perform FUNCTION, PORT, or COMMON HW
4311      * reset.
4312      */
4313     reset_code = bxe_send_unload_req(sc, unload_mode);
4314
4315     /*
4316      * (assumption: No Attention from MCP at this stage)
4317      * PMF probably in the middle of TX disable/enable transaction
4318      */
4319     rc = bxe_func_wait_started(sc);
4320     if (rc) {
4321         BLOGE(sc, "bxe_func_wait_started failed\n");
4322     }
4323
4324     /*
4325      * Close multi and leading connections
4326      * Completions for ramrods are collected in a synchronous way
4327      */
4328     for (i = 0; i < sc->num_queues; i++) {
4329         if (bxe_stop_queue(sc, i)) {
4330             goto unload_error;
4331         }
4332     }
4333
4334     /*
4335      * If SP settings didn't get completed so far - something
4336      * very wrong has happen.
4337      */
4338     if (!bxe_wait_sp_comp(sc, ~0x0UL)) {
4339         BLOGE(sc, "Common slow path ramrods got stuck!\n");
4340     }
4341
4342 unload_error:
4343
4344     rc = bxe_func_stop(sc);
4345     if (rc) {
4346         BLOGE(sc, "Function stop failed!\n");
4347     }
4348
4349     /* disable HW interrupts */
4350     bxe_int_disable_sync(sc, TRUE);
4351
4352     /* detach interrupts */
4353     bxe_interrupt_detach(sc);
4354
4355     /* Reset the chip */
4356     rc = bxe_reset_hw(sc, reset_code);
4357     if (rc) {
4358         BLOGE(sc, "Hardware reset failed\n");
4359     }
4360
4361     /* Report UNLOAD_DONE to MCP */
4362     bxe_send_unload_done(sc, keep_link);
4363 }
4364
4365 static void
4366 bxe_disable_close_the_gate(struct bxe_softc *sc)
4367 {
4368     uint32_t val;
4369     int port = SC_PORT(sc);
4370
4371     BLOGD(sc, DBG_LOAD,
4372           "Disabling 'close the gates'\n");
4373
4374     if (CHIP_IS_E1(sc)) {
4375         uint32_t addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
4376                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
4377         val = REG_RD(sc, addr);
4378         val &= ~(0x300);
4379         REG_WR(sc, addr, val);
4380     } else {
4381         val = REG_RD(sc, MISC_REG_AEU_GENERAL_MASK);
4382         val &= ~(MISC_AEU_GENERAL_MASK_REG_AEU_PXP_CLOSE_MASK |
4383                  MISC_AEU_GENERAL_MASK_REG_AEU_NIG_CLOSE_MASK);
4384         REG_WR(sc, MISC_REG_AEU_GENERAL_MASK, val);
4385     }
4386 }
4387
4388 /*
4389  * Cleans the object that have internal lists without sending
4390  * ramrods. Should be run when interrutps are disabled.
4391  */
4392 static void
4393 bxe_squeeze_objects(struct bxe_softc *sc)
4394 {
4395     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
4396     struct ecore_mcast_ramrod_params rparam = { NULL };
4397     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
4398     int rc;
4399
4400     /* Cleanup MACs' object first... */
4401
4402     /* Wait for completion of requested */
4403     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
4404     /* Perform a dry cleanup */
4405     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &ramrod_flags);
4406
4407     /* Clean ETH primary MAC */
4408     bxe_set_bit(ECORE_ETH_MAC, &vlan_mac_flags);
4409     rc = mac_obj->delete_all(sc, &sc->sp_objs->mac_obj, &vlan_mac_flags,
4410                              &ramrod_flags);
4411     if (rc != 0) {
4412         BLOGE(sc, "Failed to clean ETH MACs (%d)\n", rc);
4413     }
4414
4415     /* Cleanup UC list */
4416     vlan_mac_flags = 0;
4417     bxe_set_bit(ECORE_UC_LIST_MAC, &vlan_mac_flags);
4418     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags,
4419                              &ramrod_flags);
4420     if (rc != 0) {
4421         BLOGE(sc, "Failed to clean UC list MACs (%d)\n", rc);
4422     }
4423
4424     /* Now clean mcast object... */
4425
4426     rparam.mcast_obj = &sc->mcast_obj;
4427     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &rparam.ramrod_flags);
4428
4429     /* Add a DEL command... */
4430     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4431     if (rc < 0) {
4432         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4433     }
4434
4435     /* now wait until all pending commands are cleared */
4436
4437     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4438     while (rc != 0) {
4439         if (rc < 0) {
4440             BLOGE(sc, "Failed to clean MCAST object (%d)\n", rc);
4441             return;
4442         }
4443
4444         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4445     }
4446 }
4447
4448 /* stop the controller */
4449 static __noinline int
4450 bxe_nic_unload(struct bxe_softc *sc,
4451                uint32_t         unload_mode,
4452                uint8_t          keep_link)
4453 {
4454     uint8_t global = FALSE;
4455     uint32_t val;
4456
4457     BXE_CORE_LOCK_ASSERT(sc);
4458
4459     BLOGD(sc, DBG_LOAD, "Starting NIC unload...\n");
4460
4461     /* mark driver as unloaded in shmem2 */
4462     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
4463         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
4464         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
4465                   val & ~DRV_FLAGS_CAPABILITIES_LOADED_L2);
4466     }
4467
4468     if (IS_PF(sc) && sc->recovery_state != BXE_RECOVERY_DONE &&
4469         (sc->state == BXE_STATE_CLOSED || sc->state == BXE_STATE_ERROR)) {
4470         /*
4471          * We can get here if the driver has been unloaded
4472          * during parity error recovery and is either waiting for a
4473          * leader to complete or for other functions to unload and
4474          * then ifconfig down has been issued. In this case we want to
4475          * unload and let other functions to complete a recovery
4476          * process.
4477          */
4478         sc->recovery_state = BXE_RECOVERY_DONE;
4479         sc->is_leader = 0;
4480         bxe_release_leader_lock(sc);
4481         mb();
4482
4483         BLOGD(sc, DBG_LOAD, "Releasing a leadership...\n");
4484         BLOGE(sc, "Can't unload in closed or error state\n");
4485         return (-1);
4486     }
4487
4488     /*
4489      * Nothing to do during unload if previous bxe_nic_load()
4490      * did not completed succesfully - all resourses are released.
4491      */
4492     if ((sc->state == BXE_STATE_CLOSED) ||
4493         (sc->state == BXE_STATE_ERROR)) {
4494         return (0);
4495     }
4496
4497     sc->state = BXE_STATE_CLOSING_WAITING_HALT;
4498     mb();
4499
4500     /* stop tx */
4501     bxe_tx_disable(sc);
4502
4503     sc->rx_mode = BXE_RX_MODE_NONE;
4504     /* XXX set rx mode ??? */
4505
4506     if (IS_PF(sc)) {
4507         /* set ALWAYS_ALIVE bit in shmem */
4508         sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
4509
4510         bxe_drv_pulse(sc);
4511
4512         bxe_stats_handle(sc, STATS_EVENT_STOP);
4513         bxe_save_statistics(sc);
4514     }
4515
4516     /* wait till consumers catch up with producers in all queues */
4517     bxe_drain_tx_queues(sc);
4518
4519     /* if VF indicate to PF this function is going down (PF will delete sp
4520      * elements and clear initializations
4521      */
4522     if (IS_VF(sc)) {
4523         ; /* bxe_vfpf_close_vf(sc); */
4524     } else if (unload_mode != UNLOAD_RECOVERY) {
4525         /* if this is a normal/close unload need to clean up chip */
4526         bxe_chip_cleanup(sc, unload_mode, keep_link);
4527     } else {
4528         /* Send the UNLOAD_REQUEST to the MCP */
4529         bxe_send_unload_req(sc, unload_mode);
4530
4531         /*
4532          * Prevent transactions to host from the functions on the
4533          * engine that doesn't reset global blocks in case of global
4534          * attention once gloabl blocks are reset and gates are opened
4535          * (the engine which leader will perform the recovery
4536          * last).
4537          */
4538         if (!CHIP_IS_E1x(sc)) {
4539             bxe_pf_disable(sc);
4540         }
4541
4542         /* disable HW interrupts */
4543         bxe_int_disable_sync(sc, TRUE);
4544
4545         /* detach interrupts */
4546         bxe_interrupt_detach(sc);
4547
4548         /* Report UNLOAD_DONE to MCP */
4549         bxe_send_unload_done(sc, FALSE);
4550     }
4551
4552     /*
4553      * At this stage no more interrupts will arrive so we may safely clean
4554      * the queue'able objects here in case they failed to get cleaned so far.
4555      */
4556     if (IS_PF(sc)) {
4557         bxe_squeeze_objects(sc);
4558     }
4559
4560     /* There should be no more pending SP commands at this stage */
4561     sc->sp_state = 0;
4562
4563     sc->port.pmf = 0;
4564
4565     bxe_free_fp_buffers(sc);
4566
4567     if (IS_PF(sc)) {
4568         bxe_free_mem(sc);
4569     }
4570
4571     bxe_free_fw_stats_mem(sc);
4572
4573     sc->state = BXE_STATE_CLOSED;
4574
4575     /*
4576      * Check if there are pending parity attentions. If there are - set
4577      * RECOVERY_IN_PROGRESS.
4578      */
4579     if (IS_PF(sc) && bxe_chk_parity_attn(sc, &global, FALSE)) {
4580         bxe_set_reset_in_progress(sc);
4581
4582         /* Set RESET_IS_GLOBAL if needed */
4583         if (global) {
4584             bxe_set_reset_global(sc);
4585         }
4586     }
4587
4588     /*
4589      * The last driver must disable a "close the gate" if there is no
4590      * parity attention or "process kill" pending.
4591      */
4592     if (IS_PF(sc) && !bxe_clear_pf_load(sc) &&
4593         bxe_reset_is_done(sc, SC_PATH(sc))) {
4594         bxe_disable_close_the_gate(sc);
4595     }
4596
4597     BLOGD(sc, DBG_LOAD, "Ended NIC unload\n");
4598
4599     return (0);
4600 }
4601
4602 /*
4603  * Called by the OS to set various media options (i.e. link, speed, etc.) when
4604  * the user runs "ifconfig bxe media ..." or "ifconfig bxe mediaopt ...".
4605  */
4606 static int
4607 bxe_ifmedia_update(struct ifnet *ifp)
4608 {
4609     struct bxe_softc *sc = (struct bxe_softc *)ifp->if_softc;
4610     struct ifmedia *ifm;
4611
4612     ifm = &sc->ifmedia;
4613
4614     /* We only support Ethernet media type. */
4615     if (IFM_TYPE(ifm->ifm_media) != IFM_ETHER) {
4616         return (EINVAL);
4617     }
4618
4619     switch (IFM_SUBTYPE(ifm->ifm_media)) {
4620     case IFM_AUTO:
4621          break;
4622     case IFM_10G_CX4:
4623     case IFM_10G_SR:
4624     case IFM_10G_T:
4625     case IFM_10G_TWINAX:
4626     default:
4627         /* We don't support changing the media type. */
4628         BLOGD(sc, DBG_LOAD, "Invalid media type (%d)\n",
4629               IFM_SUBTYPE(ifm->ifm_media));
4630         return (EINVAL);
4631     }
4632
4633     return (0);
4634 }
4635
4636 /*
4637  * Called by the OS to get the current media status (i.e. link, speed, etc.).
4638  */
4639 static void
4640 bxe_ifmedia_status(struct ifnet *ifp, struct ifmediareq *ifmr)
4641 {
4642     struct bxe_softc *sc = ifp->if_softc;
4643
4644     /* Report link down if the driver isn't running. */
4645     if ((ifp->if_drv_flags & IFF_DRV_RUNNING) == 0) {
4646         ifmr->ifm_active |= IFM_NONE;
4647         return;
4648     }
4649
4650     /* Setup the default interface info. */
4651     ifmr->ifm_status = IFM_AVALID;
4652     ifmr->ifm_active = IFM_ETHER;
4653
4654     if (sc->link_vars.link_up) {
4655         ifmr->ifm_status |= IFM_ACTIVE;
4656     } else {
4657         ifmr->ifm_active |= IFM_NONE;
4658         return;
4659     }
4660
4661     ifmr->ifm_active |= sc->media;
4662
4663     if (sc->link_vars.duplex == DUPLEX_FULL) {
4664         ifmr->ifm_active |= IFM_FDX;
4665     } else {
4666         ifmr->ifm_active |= IFM_HDX;
4667     }
4668 }
4669
4670 static int
4671 bxe_ioctl_nvram(struct bxe_softc *sc,
4672                 uint32_t         priv_op,
4673                 struct ifreq     *ifr)
4674 {
4675     struct bxe_nvram_data nvdata_base;
4676     struct bxe_nvram_data *nvdata;
4677     int len;
4678     int error = 0;
4679
4680     copyin(ifr->ifr_data, &nvdata_base, sizeof(nvdata_base));
4681
4682     len = (sizeof(struct bxe_nvram_data) +
4683            nvdata_base.len -
4684            sizeof(uint32_t));
4685
4686     if (len > sizeof(struct bxe_nvram_data)) {
4687         if ((nvdata = (struct bxe_nvram_data *)
4688                  malloc(len, M_DEVBUF,
4689                         (M_NOWAIT | M_ZERO))) == NULL) {
4690             BLOGE(sc, "BXE_IOC_RD_NVRAM malloc failed\n");
4691             return (1);
4692         }
4693         memcpy(nvdata, &nvdata_base, sizeof(struct bxe_nvram_data));
4694     } else {
4695         nvdata = &nvdata_base;
4696     }
4697
4698     if (priv_op == BXE_IOC_RD_NVRAM) {
4699         BLOGD(sc, DBG_IOCTL, "IOC_RD_NVRAM 0x%x %d\n",
4700               nvdata->offset, nvdata->len);
4701         error = bxe_nvram_read(sc,
4702                                nvdata->offset,
4703                                (uint8_t *)nvdata->value,
4704                                nvdata->len);
4705         copyout(nvdata, ifr->ifr_data, len);
4706     } else { /* BXE_IOC_WR_NVRAM */
4707         BLOGD(sc, DBG_IOCTL, "IOC_WR_NVRAM 0x%x %d\n",
4708               nvdata->offset, nvdata->len);
4709         copyin(ifr->ifr_data, nvdata, len);
4710         error = bxe_nvram_write(sc,
4711                                 nvdata->offset,
4712                                 (uint8_t *)nvdata->value,
4713                                 nvdata->len);
4714     }
4715
4716     if (len > sizeof(struct bxe_nvram_data)) {
4717         free(nvdata, M_DEVBUF);
4718     }
4719
4720     return (error);
4721 }
4722
4723 static int
4724 bxe_ioctl_stats_show(struct bxe_softc *sc,
4725                      uint32_t         priv_op,
4726                      struct ifreq     *ifr)
4727 {
4728     const size_t str_size   = (BXE_NUM_ETH_STATS * STAT_NAME_LEN);
4729     const size_t stats_size = (BXE_NUM_ETH_STATS * sizeof(uint64_t));
4730     caddr_t p_tmp;
4731     uint32_t *offset;
4732     int i;
4733
4734     switch (priv_op)
4735     {
4736     case BXE_IOC_STATS_SHOW_NUM:
4737         memset(ifr->ifr_data, 0, sizeof(union bxe_stats_show_data));
4738         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.num =
4739             BXE_NUM_ETH_STATS;
4740         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.len =
4741             STAT_NAME_LEN;
4742         return (0);
4743
4744     case BXE_IOC_STATS_SHOW_STR:
4745         memset(ifr->ifr_data, 0, str_size);
4746         p_tmp = ifr->ifr_data;
4747         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4748             strcpy(p_tmp, bxe_eth_stats_arr[i].string);
4749             p_tmp += STAT_NAME_LEN;
4750         }
4751         return (0);
4752
4753     case BXE_IOC_STATS_SHOW_CNT:
4754         memset(ifr->ifr_data, 0, stats_size);
4755         p_tmp = ifr->ifr_data;
4756         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4757             offset = ((uint32_t *)&sc->eth_stats +
4758                       bxe_eth_stats_arr[i].offset);
4759             switch (bxe_eth_stats_arr[i].size) {
4760             case 4:
4761                 *((uint64_t *)p_tmp) = (uint64_t)*offset;
4762                 break;
4763             case 8:
4764                 *((uint64_t *)p_tmp) = HILO_U64(*offset, *(offset + 1));
4765                 break;
4766             default:
4767                 *((uint64_t *)p_tmp) = 0;
4768             }
4769             p_tmp += sizeof(uint64_t);
4770         }
4771         return (0);
4772
4773     default:
4774         return (-1);
4775     }
4776 }
4777
4778 static void
4779 bxe_handle_chip_tq(void *context,
4780                    int  pending)
4781 {
4782     struct bxe_softc *sc = (struct bxe_softc *)context;
4783     long work = atomic_load_acq_long(&sc->chip_tq_flags);
4784
4785     switch (work)
4786     {
4787     case CHIP_TQ_REINIT:
4788         if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
4789             /* restart the interface */
4790             BLOGD(sc, DBG_LOAD, "Restarting the interface...\n");
4791             bxe_periodic_stop(sc);
4792             BXE_CORE_LOCK(sc);
4793             bxe_stop_locked(sc);
4794             bxe_init_locked(sc);
4795             BXE_CORE_UNLOCK(sc);
4796         }
4797         break;
4798
4799     default:
4800         break;
4801     }
4802 }
4803
4804 /*
4805  * Handles any IOCTL calls from the operating system.
4806  *
4807  * Returns:
4808  *   0 = Success, >0 Failure
4809  */
4810 static int
4811 bxe_ioctl(struct ifnet *ifp,
4812           u_long       command,
4813           caddr_t      data)
4814 {
4815     struct bxe_softc *sc = ifp->if_softc;
4816     struct ifreq *ifr = (struct ifreq *)data;
4817     struct bxe_nvram_data *nvdata;
4818     uint32_t priv_op;
4819     int mask = 0;
4820     int reinit = 0;
4821     int error = 0;
4822
4823     int mtu_min = (ETH_MIN_PACKET_SIZE - ETH_HLEN);
4824     int mtu_max = (MJUM9BYTES - ETH_OVERHEAD - IP_HEADER_ALIGNMENT_PADDING);
4825
4826     switch (command)
4827     {
4828     case SIOCSIFMTU:
4829         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFMTU ioctl (mtu=%d)\n",
4830               ifr->ifr_mtu);
4831
4832         if (sc->mtu == ifr->ifr_mtu) {
4833             /* nothing to change */
4834             break;
4835         }
4836
4837         if ((ifr->ifr_mtu < mtu_min) || (ifr->ifr_mtu > mtu_max)) {
4838             BLOGE(sc, "Unsupported MTU size %d (range is %d-%d)\n",
4839                   ifr->ifr_mtu, mtu_min, mtu_max);
4840             error = EINVAL;
4841             break;
4842         }
4843
4844         atomic_store_rel_int((volatile unsigned int *)&sc->mtu,
4845                              (unsigned long)ifr->ifr_mtu);
4846         atomic_store_rel_long((volatile unsigned long *)&ifp->if_mtu,
4847                               (unsigned long)ifr->ifr_mtu);
4848
4849         reinit = 1;
4850         break;
4851
4852     case SIOCSIFFLAGS:
4853         /* toggle the interface state up or down */
4854         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFFLAGS ioctl\n");
4855
4856         BXE_CORE_LOCK(sc);
4857         /* check if the interface is up */
4858         if (ifp->if_flags & IFF_UP) {
4859             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4860                 /* set the receive mode flags */
4861                 bxe_set_rx_mode(sc);
4862             } else {
4863                 bxe_init_locked(sc);
4864             }
4865         } else {
4866             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4867                 bxe_periodic_stop(sc);
4868                 bxe_stop_locked(sc);
4869             }
4870         }
4871         BXE_CORE_UNLOCK(sc);
4872
4873         break;
4874
4875     case SIOCADDMULTI:
4876     case SIOCDELMULTI:
4877         /* add/delete multicast addresses */
4878         BLOGD(sc, DBG_IOCTL, "Received SIOCADDMULTI/SIOCDELMULTI ioctl\n");
4879
4880         /* check if the interface is up */
4881         if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4882             /* set the receive mode flags */
4883             BXE_CORE_LOCK(sc);
4884             bxe_set_rx_mode(sc);
4885             BXE_CORE_UNLOCK(sc);
4886         }
4887
4888         break;
4889
4890     case SIOCSIFCAP:
4891         /* find out which capabilities have changed */
4892         mask = (ifr->ifr_reqcap ^ ifp->if_capenable);
4893
4894         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFCAP ioctl (mask=0x%08x)\n",
4895               mask);
4896
4897         /* toggle the LRO capabilites enable flag */
4898         if (mask & IFCAP_LRO) {
4899             ifp->if_capenable ^= IFCAP_LRO;
4900             BLOGD(sc, DBG_IOCTL, "Turning LRO %s\n",
4901                   (ifp->if_capenable & IFCAP_LRO) ? "ON" : "OFF");
4902             reinit = 1;
4903         }
4904
4905         /* toggle the TXCSUM checksum capabilites enable flag */
4906         if (mask & IFCAP_TXCSUM) {
4907             ifp->if_capenable ^= IFCAP_TXCSUM;
4908             BLOGD(sc, DBG_IOCTL, "Turning TXCSUM %s\n",
4909                   (ifp->if_capenable & IFCAP_TXCSUM) ? "ON" : "OFF");
4910             if (ifp->if_capenable & IFCAP_TXCSUM) {
4911                 ifp->if_hwassist = (CSUM_IP       |
4912                                     CSUM_TCP      |
4913                                     CSUM_UDP      |
4914                                     CSUM_TSO      |
4915                                     CSUM_TCP_IPV6 |
4916                                     CSUM_UDP_IPV6);
4917             } else {
4918                 ifp->if_hwassist = 0;
4919             }
4920         }
4921
4922         /* toggle the RXCSUM checksum capabilities enable flag */
4923         if (mask & IFCAP_RXCSUM) {
4924             ifp->if_capenable ^= IFCAP_RXCSUM;
4925             BLOGD(sc, DBG_IOCTL, "Turning RXCSUM %s\n",
4926                   (ifp->if_capenable & IFCAP_RXCSUM) ? "ON" : "OFF");
4927             if (ifp->if_capenable & IFCAP_RXCSUM) {
4928                 ifp->if_hwassist = (CSUM_IP       |
4929                                     CSUM_TCP      |
4930                                     CSUM_UDP      |
4931                                     CSUM_TSO      |
4932                                     CSUM_TCP_IPV6 |
4933                                     CSUM_UDP_IPV6);
4934             } else {
4935                 ifp->if_hwassist = 0;
4936             }
4937         }
4938
4939         /* toggle TSO4 capabilities enabled flag */
4940         if (mask & IFCAP_TSO4) {
4941             ifp->if_capenable ^= IFCAP_TSO4;
4942             BLOGD(sc, DBG_IOCTL, "Turning TSO4 %s\n",
4943                   (ifp->if_capenable & IFCAP_TSO4) ? "ON" : "OFF");
4944         }
4945
4946         /* toggle TSO6 capabilities enabled flag */
4947         if (mask & IFCAP_TSO6) {
4948             ifp->if_capenable ^= IFCAP_TSO6;
4949             BLOGD(sc, DBG_IOCTL, "Turning TSO6 %s\n",
4950                   (ifp->if_capenable & IFCAP_TSO6) ? "ON" : "OFF");
4951         }
4952
4953         /* toggle VLAN_HWTSO capabilities enabled flag */
4954         if (mask & IFCAP_VLAN_HWTSO) {
4955             ifp->if_capenable ^= IFCAP_VLAN_HWTSO;
4956             BLOGD(sc, DBG_IOCTL, "Turning VLAN_HWTSO %s\n",
4957                   (ifp->if_capenable & IFCAP_VLAN_HWTSO) ? "ON" : "OFF");
4958         }
4959
4960         /* toggle VLAN_HWCSUM capabilities enabled flag */
4961         if (mask & IFCAP_VLAN_HWCSUM) {
4962             /* XXX investigate this... */
4963             BLOGE(sc, "Changing VLAN_HWCSUM is not supported!\n");
4964             error = EINVAL;
4965         }
4966
4967         /* toggle VLAN_MTU capabilities enable flag */
4968         if (mask & IFCAP_VLAN_MTU) {
4969             /* XXX investigate this... */
4970             BLOGE(sc, "Changing VLAN_MTU is not supported!\n");
4971             error = EINVAL;
4972         }
4973
4974         /* toggle VLAN_HWTAGGING capabilities enabled flag */
4975         if (mask & IFCAP_VLAN_HWTAGGING) {
4976             /* XXX investigate this... */
4977             BLOGE(sc, "Changing VLAN_HWTAGGING is not supported!\n");
4978             error = EINVAL;
4979         }
4980
4981         /* toggle VLAN_HWFILTER capabilities enabled flag */
4982         if (mask & IFCAP_VLAN_HWFILTER) {
4983             /* XXX investigate this... */
4984             BLOGE(sc, "Changing VLAN_HWFILTER is not supported!\n");
4985             error = EINVAL;
4986         }
4987
4988         /* XXX not yet...
4989          * IFCAP_WOL_MAGIC
4990          */
4991
4992         break;
4993
4994     case SIOCSIFMEDIA:
4995     case SIOCGIFMEDIA:
4996         /* set/get interface media */
4997         BLOGD(sc, DBG_IOCTL,
4998               "Received SIOCSIFMEDIA/SIOCGIFMEDIA ioctl (cmd=%lu)\n",
4999               (command & 0xff));
5000         error = ifmedia_ioctl(ifp, ifr, &sc->ifmedia, command);
5001         break;
5002
5003     case SIOCGPRIVATE_0:
5004         copyin(ifr->ifr_data, &priv_op, sizeof(priv_op));
5005
5006         switch (priv_op)
5007         {
5008         case BXE_IOC_RD_NVRAM:
5009         case BXE_IOC_WR_NVRAM:
5010             nvdata = (struct bxe_nvram_data *)ifr->ifr_data;
5011             BLOGD(sc, DBG_IOCTL,
5012                   "Received Private NVRAM ioctl addr=0x%x size=%u\n",
5013                   nvdata->offset, nvdata->len);
5014             error = bxe_ioctl_nvram(sc, priv_op, ifr);
5015             break;
5016
5017         case BXE_IOC_STATS_SHOW_NUM:
5018         case BXE_IOC_STATS_SHOW_STR:
5019         case BXE_IOC_STATS_SHOW_CNT:
5020             BLOGD(sc, DBG_IOCTL, "Received Private Stats ioctl (%d)\n",
5021                   priv_op);
5022             error = bxe_ioctl_stats_show(sc, priv_op, ifr);
5023             break;
5024
5025         default:
5026             BLOGW(sc, "Received Private Unknown ioctl (%d)\n", priv_op);
5027             error = EINVAL;
5028             break;
5029         }
5030
5031         break;
5032
5033     default:
5034         BLOGD(sc, DBG_IOCTL, "Received Unknown Ioctl (cmd=%lu)\n",
5035               (command & 0xff));
5036         error = ether_ioctl(ifp, command, data);
5037         break;
5038     }
5039
5040     if (reinit && (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
5041         BLOGD(sc, DBG_LOAD | DBG_IOCTL,
5042               "Re-initializing hardware from IOCTL change\n");
5043         bxe_periodic_stop(sc);
5044         BXE_CORE_LOCK(sc);
5045         bxe_stop_locked(sc);
5046         bxe_init_locked(sc);
5047         BXE_CORE_UNLOCK(sc);
5048     }
5049
5050     return (error);
5051 }
5052
5053 static __noinline void
5054 bxe_dump_mbuf(struct bxe_softc *sc,
5055               struct mbuf      *m,
5056               uint8_t          contents)
5057 {
5058     char * type;
5059     int i = 0;
5060
5061     if (!(sc->debug & DBG_MBUF)) {
5062         return;
5063     }
5064
5065     if (m == NULL) {
5066         BLOGD(sc, DBG_MBUF, "mbuf: null pointer\n");
5067         return;
5068     }
5069
5070     while (m) {
5071         BLOGD(sc, DBG_MBUF,
5072               "%02d: mbuf=%p m_len=%d m_flags=0x%b m_data=%p\n",
5073               i, m, m->m_len, m->m_flags, M_FLAG_BITS, m->m_data);
5074
5075         if (m->m_flags & M_PKTHDR) {
5076              BLOGD(sc, DBG_MBUF,
5077                    "%02d: - m_pkthdr: tot_len=%d flags=0x%b csum_flags=%b\n",
5078                    i, m->m_pkthdr.len, m->m_flags, M_FLAG_BITS,
5079                    (int)m->m_pkthdr.csum_flags, CSUM_BITS);
5080         }
5081
5082         if (m->m_flags & M_EXT) {
5083             switch (m->m_ext.ext_type) {
5084             case EXT_CLUSTER:    type = "EXT_CLUSTER";    break;
5085             case EXT_SFBUF:      type = "EXT_SFBUF";      break;
5086             case EXT_JUMBOP:     type = "EXT_JUMBOP";     break;
5087             case EXT_JUMBO9:     type = "EXT_JUMBO9";     break;
5088             case EXT_JUMBO16:    type = "EXT_JUMBO16";    break;
5089             case EXT_PACKET:     type = "EXT_PACKET";     break;
5090             case EXT_MBUF:       type = "EXT_MBUF";       break;
5091             case EXT_NET_DRV:    type = "EXT_NET_DRV";    break;
5092             case EXT_MOD_TYPE:   type = "EXT_MOD_TYPE";   break;
5093             case EXT_DISPOSABLE: type = "EXT_DISPOSABLE"; break;
5094             case EXT_EXTREF:     type = "EXT_EXTREF";     break;
5095             default:             type = "UNKNOWN";        break;
5096             }
5097
5098             BLOGD(sc, DBG_MBUF,
5099                   "%02d: - m_ext: %p ext_size=%d type=%s\n",
5100                   i, m->m_ext.ext_buf, m->m_ext.ext_size, type);
5101         }
5102
5103         if (contents) {
5104             bxe_dump_mbuf_data(sc, "mbuf data", m, TRUE);
5105         }
5106
5107         m = m->m_next;
5108         i++;
5109     }
5110 }
5111
5112 /*
5113  * Checks to ensure the 13 bd sliding window is >= MSS for TSO.
5114  * Check that (13 total bds - 3 bds) = 10 bd window >= MSS.
5115  * The window: 3 bds are = 1 for headers BD + 2 for parse BD and last BD
5116  * The headers comes in a seperate bd in FreeBSD so 13-3=10.
5117  * Returns: 0 if OK to send, 1 if packet needs further defragmentation
5118  */
5119 static int
5120 bxe_chktso_window(struct bxe_softc  *sc,
5121                   int               nsegs,
5122                   bus_dma_segment_t *segs,
5123                   struct mbuf       *m)
5124 {
5125     uint32_t num_wnds, wnd_size, wnd_sum;
5126     int32_t frag_idx, wnd_idx;
5127     unsigned short lso_mss;
5128     int defrag;
5129
5130     defrag = 0;
5131     wnd_sum = 0;
5132     wnd_size = 10;
5133     num_wnds = nsegs - wnd_size;
5134     lso_mss = htole16(m->m_pkthdr.tso_segsz);
5135
5136     /*
5137      * Total header lengths Eth+IP+TCP in first FreeBSD mbuf so calculate the
5138      * first window sum of data while skipping the first assuming it is the
5139      * header in FreeBSD.
5140      */
5141     for (frag_idx = 1; (frag_idx <= wnd_size); frag_idx++) {
5142         wnd_sum += htole16(segs[frag_idx].ds_len);
5143     }
5144
5145     /* check the first 10 bd window size */
5146     if (wnd_sum < lso_mss) {
5147         return (1);
5148     }
5149
5150     /* run through the windows */
5151     for (wnd_idx = 0; wnd_idx < num_wnds; wnd_idx++, frag_idx++) {
5152         /* subtract the first mbuf->m_len of the last wndw(-header) */
5153         wnd_sum -= htole16(segs[wnd_idx+1].ds_len);
5154         /* add the next mbuf len to the len of our new window */
5155         wnd_sum += htole16(segs[frag_idx].ds_len);
5156         if (wnd_sum < lso_mss) {
5157             return (1);
5158         }
5159     }
5160
5161     return (0);
5162 }
5163
5164 static uint8_t
5165 bxe_set_pbd_csum_e2(struct bxe_fastpath *fp,
5166                     struct mbuf         *m,
5167                     uint32_t            *parsing_data)
5168 {
5169     struct ether_vlan_header *eh = NULL;
5170     struct ip *ip4 = NULL;
5171     struct ip6_hdr *ip6 = NULL;
5172     caddr_t ip = NULL;
5173     struct tcphdr *th = NULL;
5174     int e_hlen, ip_hlen, l4_off;
5175     uint16_t proto;
5176
5177     if (m->m_pkthdr.csum_flags == CSUM_IP) {
5178         /* no L4 checksum offload needed */
5179         return (0);
5180     }
5181
5182     /* get the Ethernet header */
5183     eh = mtod(m, struct ether_vlan_header *);
5184
5185     /* handle VLAN encapsulation if present */
5186     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5187         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5188         proto  = ntohs(eh->evl_proto);
5189     } else {
5190         e_hlen = ETHER_HDR_LEN;
5191         proto  = ntohs(eh->evl_encap_proto);
5192     }
5193
5194     switch (proto) {
5195     case ETHERTYPE_IP:
5196         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5197         ip4 = (m->m_len < sizeof(struct ip)) ?
5198                   (struct ip *)m->m_next->m_data :
5199                   (struct ip *)(m->m_data + e_hlen);
5200         /* ip_hl is number of 32-bit words */
5201         ip_hlen = (ip4->ip_hl << 2);
5202         ip = (caddr_t)ip4;
5203         break;
5204     case ETHERTYPE_IPV6:
5205         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5206         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5207                   (struct ip6_hdr *)m->m_next->m_data :
5208                   (struct ip6_hdr *)(m->m_data + e_hlen);
5209         /* XXX cannot support offload with IPv6 extensions */
5210         ip_hlen = sizeof(struct ip6_hdr);
5211         ip = (caddr_t)ip6;
5212         break;
5213     default:
5214         /* We can't offload in this case... */
5215         /* XXX error stat ??? */
5216         return (0);
5217     }
5218
5219     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5220     l4_off = (e_hlen + ip_hlen);
5221
5222     *parsing_data |=
5223         (((l4_off >> 1) << ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W_SHIFT) &
5224          ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W);
5225
5226     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5227                                   CSUM_TSO |
5228                                   CSUM_TCP_IPV6)) {
5229         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5230         th = (struct tcphdr *)(ip + ip_hlen);
5231         /* th_off is number of 32-bit words */
5232         *parsing_data |= ((th->th_off <<
5233                            ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW_SHIFT) &
5234                           ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW);
5235         return (l4_off + (th->th_off << 2)); /* entire header length */
5236     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5237                                          CSUM_UDP_IPV6)) {
5238         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5239         return (l4_off + sizeof(struct udphdr)); /* entire header length */
5240     } else {
5241         /* XXX error stat ??? */
5242         return (0);
5243     }
5244 }
5245
5246 static uint8_t
5247 bxe_set_pbd_csum(struct bxe_fastpath        *fp,
5248                  struct mbuf                *m,
5249                  struct eth_tx_parse_bd_e1x *pbd)
5250 {
5251     struct ether_vlan_header *eh = NULL;
5252     struct ip *ip4 = NULL;
5253     struct ip6_hdr *ip6 = NULL;
5254     caddr_t ip = NULL;
5255     struct tcphdr *th = NULL;
5256     struct udphdr *uh = NULL;
5257     int e_hlen, ip_hlen;
5258     uint16_t proto;
5259     uint8_t hlen;
5260     uint16_t tmp_csum;
5261     uint32_t *tmp_uh;
5262
5263     /* get the Ethernet header */
5264     eh = mtod(m, struct ether_vlan_header *);
5265
5266     /* handle VLAN encapsulation if present */
5267     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5268         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5269         proto  = ntohs(eh->evl_proto);
5270     } else {
5271         e_hlen = ETHER_HDR_LEN;
5272         proto  = ntohs(eh->evl_encap_proto);
5273     }
5274
5275     switch (proto) {
5276     case ETHERTYPE_IP:
5277         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5278         ip4 = (m->m_len < sizeof(struct ip)) ?
5279                   (struct ip *)m->m_next->m_data :
5280                   (struct ip *)(m->m_data + e_hlen);
5281         /* ip_hl is number of 32-bit words */
5282         ip_hlen = (ip4->ip_hl << 1);
5283         ip = (caddr_t)ip4;
5284         break;
5285     case ETHERTYPE_IPV6:
5286         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5287         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5288                   (struct ip6_hdr *)m->m_next->m_data :
5289                   (struct ip6_hdr *)(m->m_data + e_hlen);
5290         /* XXX cannot support offload with IPv6 extensions */
5291         ip_hlen = (sizeof(struct ip6_hdr) >> 1);
5292         ip = (caddr_t)ip6;
5293         break;
5294     default:
5295         /* We can't offload in this case... */
5296         /* XXX error stat ??? */
5297         return (0);
5298     }
5299
5300     hlen = (e_hlen >> 1);
5301
5302     /* note that rest of global_data is indirectly zeroed here */
5303     if (m->m_flags & M_VLANTAG) {
5304         pbd->global_data =
5305             htole16(hlen | (1 << ETH_TX_PARSE_BD_E1X_LLC_SNAP_EN_SHIFT));
5306     } else {
5307         pbd->global_data = htole16(hlen);
5308     }
5309
5310     pbd->ip_hlen_w = ip_hlen;
5311
5312     hlen += pbd->ip_hlen_w;
5313
5314     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5315
5316     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5317                                   CSUM_TSO |
5318                                   CSUM_TCP_IPV6)) {
5319         th = (struct tcphdr *)(ip + (ip_hlen << 1));
5320         /* th_off is number of 32-bit words */
5321         hlen += (uint16_t)(th->th_off << 1);
5322     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5323                                          CSUM_UDP_IPV6)) {
5324         uh = (struct udphdr *)(ip + (ip_hlen << 1));
5325         hlen += (sizeof(struct udphdr) / 2);
5326     } else {
5327         /* valid case as only CSUM_IP was set */
5328         return (0);
5329     }
5330
5331     pbd->total_hlen_w = htole16(hlen);
5332
5333     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5334                                   CSUM_TSO |
5335                                   CSUM_TCP_IPV6)) {
5336         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5337         pbd->tcp_pseudo_csum = ntohs(th->th_sum);
5338     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5339                                          CSUM_UDP_IPV6)) {
5340         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5341
5342         /*
5343          * Everest1 (i.e. 57710, 57711, 57711E) does not natively support UDP
5344          * checksums and does not know anything about the UDP header and where
5345          * the checksum field is located. It only knows about TCP. Therefore
5346          * we "lie" to the hardware for outgoing UDP packets w/ checksum
5347          * offload. Since the checksum field offset for TCP is 16 bytes and
5348          * for UDP it is 6 bytes we pass a pointer to the hardware that is 10
5349          * bytes less than the start of the UDP header. This allows the
5350          * hardware to write the checksum in the correct spot. But the
5351          * hardware will compute a checksum which includes the last 10 bytes
5352          * of the IP header. To correct this we tweak the stack computed
5353          * pseudo checksum by folding in the calculation of the inverse
5354          * checksum for those final 10 bytes of the IP header. This allows
5355          * the correct checksum to be computed by the hardware.
5356          */
5357
5358         /* set pointer 10 bytes before UDP header */
5359         tmp_uh = (uint32_t *)((uint8_t *)uh - 10);
5360
5361         /* calculate a pseudo header checksum over the first 10 bytes */
5362         tmp_csum = in_pseudo(*tmp_uh,
5363                              *(tmp_uh + 1),
5364                              *(uint16_t *)(tmp_uh + 2));
5365
5366         pbd->tcp_pseudo_csum = ntohs(in_addword(uh->uh_sum, ~tmp_csum));
5367     }
5368
5369     return (hlen * 2); /* entire header length, number of bytes */
5370 }
5371
5372 static void
5373 bxe_set_pbd_lso_e2(struct mbuf *m,
5374                    uint32_t    *parsing_data)
5375 {
5376     *parsing_data |= ((m->m_pkthdr.tso_segsz <<
5377                        ETH_TX_PARSE_BD_E2_LSO_MSS_SHIFT) &
5378                       ETH_TX_PARSE_BD_E2_LSO_MSS);
5379
5380     /* XXX test for IPv6 with extension header... */
5381 #if 0
5382     struct ip6_hdr *ip6;
5383     if (ip6 && ip6->ip6_nxt == 'some ipv6 extension header')
5384         *parsing_data |= ETH_TX_PARSE_BD_E2_IPV6_WITH_EXT_HDR;
5385 #endif
5386 }
5387
5388 static void
5389 bxe_set_pbd_lso(struct mbuf                *m,
5390                 struct eth_tx_parse_bd_e1x *pbd)
5391 {
5392     struct ether_vlan_header *eh = NULL;
5393     struct ip *ip = NULL;
5394     struct tcphdr *th = NULL;
5395     int e_hlen;
5396
5397     /* get the Ethernet header */
5398     eh = mtod(m, struct ether_vlan_header *);
5399
5400     /* handle VLAN encapsulation if present */
5401     e_hlen = (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) ?
5402                  (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN) : ETHER_HDR_LEN;
5403
5404     /* get the IP and TCP header, with LSO entire header in first mbuf */
5405     /* XXX assuming IPv4 */
5406     ip = (struct ip *)(m->m_data + e_hlen);
5407     th = (struct tcphdr *)((caddr_t)ip + (ip->ip_hl << 2));
5408
5409     pbd->lso_mss = htole16(m->m_pkthdr.tso_segsz);
5410     pbd->tcp_send_seq = ntohl(th->th_seq);
5411     pbd->tcp_flags = ((ntohl(((uint32_t *)th)[3]) >> 16) & 0xff);
5412
5413 #if 1
5414         /* XXX IPv4 */
5415         pbd->ip_id = ntohs(ip->ip_id);
5416         pbd->tcp_pseudo_csum =
5417             ntohs(in_pseudo(ip->ip_src.s_addr,
5418                             ip->ip_dst.s_addr,
5419                             htons(IPPROTO_TCP)));
5420 #else
5421         /* XXX IPv6 */
5422         pbd->tcp_pseudo_csum =
5423             ntohs(in_pseudo(&ip6->ip6_src,
5424                             &ip6->ip6_dst,
5425                             htons(IPPROTO_TCP)));
5426 #endif
5427
5428     pbd->global_data |=
5429         htole16(ETH_TX_PARSE_BD_E1X_PSEUDO_CS_WITHOUT_LEN);
5430 }
5431
5432 /*
5433  * Encapsulte an mbuf cluster into the tx bd chain and makes the memory
5434  * visible to the controller.
5435  *
5436  * If an mbuf is submitted to this routine and cannot be given to the
5437  * controller (e.g. it has too many fragments) then the function may free
5438  * the mbuf and return to the caller.
5439  *
5440  * Returns:
5441  *   0 = Success, !0 = Failure
5442  *   Note the side effect that an mbuf may be freed if it causes a problem.
5443  */
5444 static int
5445 bxe_tx_encap(struct bxe_fastpath *fp, struct mbuf **m_head)
5446 {
5447     bus_dma_segment_t segs[32];
5448     struct mbuf *m0;
5449     struct bxe_sw_tx_bd *tx_buf;
5450     struct eth_tx_parse_bd_e1x *pbd_e1x = NULL;
5451     struct eth_tx_parse_bd_e2 *pbd_e2 = NULL;
5452     /* struct eth_tx_parse_2nd_bd *pbd2 = NULL; */
5453     struct eth_tx_bd *tx_data_bd;
5454     struct eth_tx_bd *tx_total_pkt_size_bd;
5455     struct eth_tx_start_bd *tx_start_bd;
5456     uint16_t bd_prod, pkt_prod, total_pkt_size;
5457     uint8_t mac_type;
5458     int defragged, error, nsegs, rc, nbds, vlan_off, ovlan;
5459     struct bxe_softc *sc;
5460     uint16_t tx_bd_avail;
5461     struct ether_vlan_header *eh;
5462     uint32_t pbd_e2_parsing_data = 0;
5463     uint8_t hlen = 0;
5464     int tmp_bd;
5465     int i;
5466
5467     sc = fp->sc;
5468
5469     M_ASSERTPKTHDR(*m_head);
5470
5471     m0 = *m_head;
5472     rc = defragged = nbds = ovlan = vlan_off = total_pkt_size = 0;
5473     tx_start_bd = NULL;
5474     tx_data_bd = NULL;
5475     tx_total_pkt_size_bd = NULL;
5476
5477     /* get the H/W pointer for packets and BDs */
5478     pkt_prod = fp->tx_pkt_prod;
5479     bd_prod = fp->tx_bd_prod;
5480
5481     mac_type = UNICAST_ADDRESS;
5482
5483     /* map the mbuf into the next open DMAable memory */
5484     tx_buf = &fp->tx_mbuf_chain[TX_BD(pkt_prod)];
5485     error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5486                                     tx_buf->m_map, m0,
5487                                     segs, &nsegs, BUS_DMA_NOWAIT);
5488
5489     /* mapping errors */
5490     if(__predict_false(error != 0)) {
5491         fp->eth_q_stats.tx_dma_mapping_failure++;
5492         if (error == ENOMEM) {
5493             /* resource issue, try again later */
5494             rc = ENOMEM;
5495         } else if (error == EFBIG) {
5496             /* possibly recoverable with defragmentation */
5497             fp->eth_q_stats.mbuf_defrag_attempts++;
5498             m0 = m_defrag(*m_head, M_DONTWAIT);
5499             if (m0 == NULL) {
5500                 fp->eth_q_stats.mbuf_defrag_failures++;
5501                 rc = ENOBUFS;
5502             } else {
5503                 /* defrag successful, try mapping again */
5504                 *m_head = m0;
5505                 error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5506                                                 tx_buf->m_map, m0,
5507                                                 segs, &nsegs, BUS_DMA_NOWAIT);
5508                 if (error) {
5509                     fp->eth_q_stats.tx_dma_mapping_failure++;
5510                     rc = error;
5511                 }
5512             }
5513         } else {
5514             /* unknown, unrecoverable mapping error */
5515             BLOGE(sc, "Unknown TX mapping error rc=%d\n", error);
5516             bxe_dump_mbuf(sc, m0, FALSE);
5517             rc = error;
5518         }
5519
5520         goto bxe_tx_encap_continue;
5521     }
5522
5523     tx_bd_avail = bxe_tx_avail(sc, fp);
5524
5525     /* make sure there is enough room in the send queue */
5526     if (__predict_false(tx_bd_avail < (nsegs + 2))) {
5527         /* Recoverable, try again later. */
5528         fp->eth_q_stats.tx_hw_queue_full++;
5529         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5530         rc = ENOMEM;
5531         goto bxe_tx_encap_continue;
5532     }
5533
5534     /* capture the current H/W TX chain high watermark */
5535     if (__predict_false(fp->eth_q_stats.tx_hw_max_queue_depth <
5536                         (TX_BD_USABLE - tx_bd_avail))) {
5537         fp->eth_q_stats.tx_hw_max_queue_depth = (TX_BD_USABLE - tx_bd_avail);
5538     }
5539
5540     /* make sure it fits in the packet window */
5541     if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5542         /*
5543          * The mbuf may be to big for the controller to handle. If the frame
5544          * is a TSO frame we'll need to do an additional check.
5545          */
5546         if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5547             if (bxe_chktso_window(sc, nsegs, segs, m0) == 0) {
5548                 goto bxe_tx_encap_continue; /* OK to send */
5549             } else {
5550                 fp->eth_q_stats.tx_window_violation_tso++;
5551             }
5552         } else {
5553             fp->eth_q_stats.tx_window_violation_std++;
5554         }
5555
5556         /* lets try to defragment this mbuf and remap it */
5557         fp->eth_q_stats.mbuf_defrag_attempts++;
5558         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5559
5560         m0 = m_defrag(*m_head, M_DONTWAIT);
5561         if (m0 == NULL) {
5562             fp->eth_q_stats.mbuf_defrag_failures++;
5563             /* Ugh, just drop the frame... :( */
5564             rc = ENOBUFS;
5565         } else {
5566             /* defrag successful, try mapping again */
5567             *m_head = m0;
5568             error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5569                                             tx_buf->m_map, m0,
5570                                             segs, &nsegs, BUS_DMA_NOWAIT);
5571             if (error) {
5572                 fp->eth_q_stats.tx_dma_mapping_failure++;
5573                 /* No sense in trying to defrag/copy chain, drop it. :( */
5574                 rc = error;
5575             }
5576             else {
5577                 /* if the chain is still too long then drop it */
5578                 if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5579                     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5580                     rc = ENODEV;
5581                 }
5582             }
5583         }
5584     }
5585
5586 bxe_tx_encap_continue:
5587
5588     /* Check for errors */
5589     if (rc) {
5590         if (rc == ENOMEM) {
5591             /* recoverable try again later  */
5592         } else {
5593             fp->eth_q_stats.tx_soft_errors++;
5594             fp->eth_q_stats.mbuf_alloc_tx--;
5595             m_freem(*m_head);
5596             *m_head = NULL;
5597         }
5598
5599         return (rc);
5600     }
5601
5602     /* set flag according to packet type (UNICAST_ADDRESS is default) */
5603     if (m0->m_flags & M_BCAST) {
5604         mac_type = BROADCAST_ADDRESS;
5605     } else if (m0->m_flags & M_MCAST) {
5606         mac_type = MULTICAST_ADDRESS;
5607     }
5608
5609     /* store the mbuf into the mbuf ring */
5610     tx_buf->m        = m0;
5611     tx_buf->first_bd = fp->tx_bd_prod;
5612     tx_buf->flags    = 0;
5613
5614     /* prepare the first transmit (start) BD for the mbuf */
5615     tx_start_bd = &fp->tx_chain[TX_BD(bd_prod)].start_bd;
5616
5617     BLOGD(sc, DBG_TX,
5618           "sending pkt_prod=%u tx_buf=%p next_idx=%u bd=%u tx_start_bd=%p\n",
5619           pkt_prod, tx_buf, fp->tx_pkt_prod, bd_prod, tx_start_bd);
5620
5621     tx_start_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
5622     tx_start_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
5623     tx_start_bd->nbytes  = htole16(segs[0].ds_len);
5624     total_pkt_size += tx_start_bd->nbytes;
5625     tx_start_bd->bd_flags.as_bitfield = ETH_TX_BD_FLAGS_START_BD;
5626
5627     tx_start_bd->general_data = (1 << ETH_TX_START_BD_HDR_NBDS_SHIFT);
5628
5629     /* all frames have at least Start BD + Parsing BD */
5630     nbds = nsegs + 1;
5631     tx_start_bd->nbd = htole16(nbds);
5632
5633     if (m0->m_flags & M_VLANTAG) {
5634         tx_start_bd->vlan_or_ethertype = htole16(m0->m_pkthdr.ether_vtag);
5635         tx_start_bd->bd_flags.as_bitfield |=
5636             (X_ETH_OUTBAND_VLAN << ETH_TX_BD_FLAGS_VLAN_MODE_SHIFT);
5637     } else {
5638         /* vf tx, start bd must hold the ethertype for fw to enforce it */
5639         if (IS_VF(sc)) {
5640             /* map ethernet header to find type and header length */
5641             eh = mtod(m0, struct ether_vlan_header *);
5642             tx_start_bd->vlan_or_ethertype = eh->evl_encap_proto;
5643         } else {
5644             /* used by FW for packet accounting */
5645             tx_start_bd->vlan_or_ethertype = htole16(fp->tx_pkt_prod);
5646 #if 0
5647             /*
5648              * If NPAR-SD is active then FW should do the tagging regardless
5649              * of value of priority. Otherwise, if priority indicates this is
5650              * a control packet we need to indicate to FW to avoid tagging.
5651              */
5652             if (!IS_MF_AFEX(sc) && (mbuf priority == PRIO_CONTROL)) {
5653                 SET_FLAG(tx_start_bd->general_data,
5654                          ETH_TX_START_BD_FORCE_VLAN_MODE, 1);
5655             }
5656 #endif
5657         }
5658     }
5659
5660     /*
5661      * add a parsing BD from the chain. The parsing BD is always added
5662      * though it is only used for TSO and chksum
5663      */
5664     bd_prod = TX_BD_NEXT(bd_prod);
5665
5666     if (m0->m_pkthdr.csum_flags) {
5667         if (m0->m_pkthdr.csum_flags & CSUM_IP) {
5668             fp->eth_q_stats.tx_ofld_frames_csum_ip++;
5669             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_IP_CSUM;
5670         }
5671
5672         if (m0->m_pkthdr.csum_flags & CSUM_TCP_IPV6) {
5673             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6 |
5674                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5675         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP_IPV6) {
5676             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6   |
5677                                                   ETH_TX_BD_FLAGS_IS_UDP |
5678                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5679         } else if ((m0->m_pkthdr.csum_flags & CSUM_TCP) ||
5680                    (m0->m_pkthdr.csum_flags & CSUM_TSO)) {
5681             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_L4_CSUM;
5682         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP) {
5683             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_L4_CSUM |
5684                                                   ETH_TX_BD_FLAGS_IS_UDP);
5685         }
5686     }
5687
5688     if (!CHIP_IS_E1x(sc)) {
5689         pbd_e2 = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e2;
5690         memset(pbd_e2, 0, sizeof(struct eth_tx_parse_bd_e2));
5691
5692         if (m0->m_pkthdr.csum_flags) {
5693             hlen = bxe_set_pbd_csum_e2(fp, m0, &pbd_e2_parsing_data);
5694         }
5695
5696 #if 0
5697         /*
5698          * Add the MACs to the parsing BD if the module param was
5699          * explicitly set, if this is a vf, or in switch independent
5700          * mode.
5701          */
5702         if (sc->flags & BXE_TX_SWITCHING || IS_VF(sc) || IS_MF_SI(sc)) {
5703             eh = mtod(m0, struct ether_vlan_header *);
5704             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.src_hi,
5705                                 &pbd_e2->data.mac_addr.src_mid,
5706                                 &pbd_e2->data.mac_addr.src_lo,
5707                                 eh->evl_shost);
5708             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.dst_hi,
5709                                 &pbd_e2->data.mac_addr.dst_mid,
5710                                 &pbd_e2->data.mac_addr.dst_lo,
5711                                 eh->evl_dhost);
5712         }
5713 #endif
5714
5715         SET_FLAG(pbd_e2_parsing_data, ETH_TX_PARSE_BD_E2_ETH_ADDR_TYPE,
5716                  mac_type);
5717     } else {
5718         uint16_t global_data = 0;
5719
5720         pbd_e1x = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e1x;
5721         memset(pbd_e1x, 0, sizeof(struct eth_tx_parse_bd_e1x));
5722
5723         if (m0->m_pkthdr.csum_flags) {
5724             hlen = bxe_set_pbd_csum(fp, m0, pbd_e1x);
5725         }
5726
5727         SET_FLAG(global_data,
5728                  ETH_TX_PARSE_BD_E1X_ETH_ADDR_TYPE, mac_type);
5729         pbd_e1x->global_data |= htole16(global_data);
5730     }
5731
5732     /* setup the parsing BD with TSO specific info */
5733     if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5734         fp->eth_q_stats.tx_ofld_frames_lso++;
5735         tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_SW_LSO;
5736
5737         if (__predict_false(tx_start_bd->nbytes > hlen)) {
5738             fp->eth_q_stats.tx_ofld_frames_lso_hdr_splits++;
5739
5740             /* split the first BD into header/data making the fw job easy */
5741             nbds++;
5742             tx_start_bd->nbd = htole16(nbds);
5743             tx_start_bd->nbytes = htole16(hlen);
5744
5745             bd_prod = TX_BD_NEXT(bd_prod);
5746
5747             /* new transmit BD after the tx_parse_bd */
5748             tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5749             tx_data_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr + hlen));
5750             tx_data_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr + hlen));
5751             tx_data_bd->nbytes  = htole16(segs[0].ds_len - hlen);
5752             if (tx_total_pkt_size_bd == NULL) {
5753                 tx_total_pkt_size_bd = tx_data_bd;
5754             }
5755
5756             BLOGD(sc, DBG_TX,
5757                   "TSO split header size is %d (%x:%x) nbds %d\n",
5758                   le16toh(tx_start_bd->nbytes),
5759                   le32toh(tx_start_bd->addr_hi),
5760                   le32toh(tx_start_bd->addr_lo),
5761                   nbds);
5762         }
5763
5764         if (!CHIP_IS_E1x(sc)) {
5765             bxe_set_pbd_lso_e2(m0, &pbd_e2_parsing_data);
5766         } else {
5767             bxe_set_pbd_lso(m0, pbd_e1x);
5768         }
5769     }
5770
5771     if (pbd_e2_parsing_data) {
5772         pbd_e2->parsing_data = htole32(pbd_e2_parsing_data);
5773     }
5774
5775     /* prepare remaining BDs, start tx bd contains first seg/frag */
5776     for (i = 1; i < nsegs ; i++) {
5777         bd_prod = TX_BD_NEXT(bd_prod);
5778         tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5779         tx_data_bd->addr_lo = htole32(U64_LO(segs[i].ds_addr));
5780         tx_data_bd->addr_hi = htole32(U64_HI(segs[i].ds_addr));
5781         tx_data_bd->nbytes  = htole16(segs[i].ds_len);
5782         if (tx_total_pkt_size_bd == NULL) {
5783             tx_total_pkt_size_bd = tx_data_bd;
5784         }
5785         total_pkt_size += tx_data_bd->nbytes;
5786     }
5787
5788     BLOGD(sc, DBG_TX, "last bd %p\n", tx_data_bd);
5789
5790     if (tx_total_pkt_size_bd != NULL) {
5791         tx_total_pkt_size_bd->total_pkt_bytes = total_pkt_size;
5792     }
5793
5794     if (__predict_false(sc->debug & DBG_TX)) {
5795         tmp_bd = tx_buf->first_bd;
5796         for (i = 0; i < nbds; i++)
5797         {
5798             if (i == 0) {
5799                 BLOGD(sc, DBG_TX,
5800                       "TX Strt: %p bd=%d nbd=%d vlan=0x%x "
5801                       "bd_flags=0x%x hdr_nbds=%d\n",
5802                       tx_start_bd,
5803                       tmp_bd,
5804                       le16toh(tx_start_bd->nbd),
5805                       le16toh(tx_start_bd->vlan_or_ethertype),
5806                       tx_start_bd->bd_flags.as_bitfield,
5807                       (tx_start_bd->general_data & ETH_TX_START_BD_HDR_NBDS));
5808             } else if (i == 1) {
5809                 if (pbd_e1x) {
5810                     BLOGD(sc, DBG_TX,
5811                           "-> Prse: %p bd=%d global=0x%x ip_hlen_w=%u "
5812                           "ip_id=%u lso_mss=%u tcp_flags=0x%x csum=0x%x "
5813                           "tcp_seq=%u total_hlen_w=%u\n",
5814                           pbd_e1x,
5815                           tmp_bd,
5816                           pbd_e1x->global_data,
5817                           pbd_e1x->ip_hlen_w,
5818                           pbd_e1x->ip_id,
5819                           pbd_e1x->lso_mss,
5820                           pbd_e1x->tcp_flags,
5821                           pbd_e1x->tcp_pseudo_csum,
5822                           pbd_e1x->tcp_send_seq,
5823                           le16toh(pbd_e1x->total_hlen_w));
5824                 } else { /* if (pbd_e2) */
5825                     BLOGD(sc, DBG_TX,
5826                           "-> Parse: %p bd=%d dst=%02x:%02x:%02x "
5827                           "src=%02x:%02x:%02x parsing_data=0x%x\n",
5828                           pbd_e2,
5829                           tmp_bd,
5830                           pbd_e2->data.mac_addr.dst_hi,
5831                           pbd_e2->data.mac_addr.dst_mid,
5832                           pbd_e2->data.mac_addr.dst_lo,
5833                           pbd_e2->data.mac_addr.src_hi,
5834                           pbd_e2->data.mac_addr.src_mid,
5835                           pbd_e2->data.mac_addr.src_lo,
5836                           pbd_e2->parsing_data);
5837                 }
5838             }
5839
5840             if (i != 1) { /* skip parse db as it doesn't hold data */
5841                 tx_data_bd = &fp->tx_chain[TX_BD(tmp_bd)].reg_bd;
5842                 BLOGD(sc, DBG_TX,
5843                       "-> Frag: %p bd=%d nbytes=%d hi=0x%x lo: 0x%x\n",
5844                       tx_data_bd,
5845                       tmp_bd,
5846                       le16toh(tx_data_bd->nbytes),
5847                       le32toh(tx_data_bd->addr_hi),
5848                       le32toh(tx_data_bd->addr_lo));
5849             }
5850
5851             tmp_bd = TX_BD_NEXT(tmp_bd);
5852         }
5853     }
5854
5855     BLOGD(sc, DBG_TX, "doorbell: nbds=%d bd=%u\n", nbds, bd_prod);
5856
5857     /* update TX BD producer index value for next TX */
5858     bd_prod = TX_BD_NEXT(bd_prod);
5859
5860     /*
5861      * If the chain of tx_bd's describing this frame is adjacent to or spans
5862      * an eth_tx_next_bd element then we need to increment the nbds value.
5863      */
5864     if (TX_BD_IDX(bd_prod) < nbds) {
5865         nbds++;
5866     }
5867
5868     /* don't allow reordering of writes for nbd and packets */
5869     mb();
5870
5871     fp->tx_db.data.prod += nbds;
5872
5873     /* producer points to the next free tx_bd at this point */
5874     fp->tx_pkt_prod++;
5875     fp->tx_bd_prod = bd_prod;
5876
5877     DOORBELL(sc, fp->index, fp->tx_db.raw);
5878
5879     fp->eth_q_stats.tx_pkts++;
5880
5881     /* Prevent speculative reads from getting ahead of the status block. */
5882     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle,
5883                       0, 0, BUS_SPACE_BARRIER_READ);
5884
5885     /* Prevent speculative reads from getting ahead of the doorbell. */
5886     bus_space_barrier(sc->bar[BAR2].tag, sc->bar[BAR2].handle,
5887                       0, 0, BUS_SPACE_BARRIER_READ);
5888
5889     return (0);
5890 }
5891
5892 static void
5893 bxe_tx_start_locked(struct bxe_softc    *sc,
5894                     struct ifnet        *ifp,
5895                     struct bxe_fastpath *fp)
5896 {
5897     struct mbuf *m = NULL;
5898     int tx_count = 0;
5899     uint16_t tx_bd_avail;
5900
5901     BXE_FP_TX_LOCK_ASSERT(fp);
5902
5903     /* keep adding entries while there are frames to send */
5904     while (!IFQ_DRV_IS_EMPTY(&ifp->if_snd)) {
5905
5906         /*
5907          * check for any frames to send
5908          * dequeue can still be NULL even if queue is not empty
5909          */
5910         IFQ_DRV_DEQUEUE(&ifp->if_snd, m);
5911         if (__predict_false(m == NULL)) {
5912             break;
5913         }
5914
5915         /* the mbuf now belongs to us */
5916         fp->eth_q_stats.mbuf_alloc_tx++;
5917
5918         /*
5919          * Put the frame into the transmit ring. If we don't have room,
5920          * place the mbuf back at the head of the TX queue, set the
5921          * OACTIVE flag, and wait for the NIC to drain the chain.
5922          */
5923         if (__predict_false(bxe_tx_encap(fp, &m))) {
5924             fp->eth_q_stats.tx_encap_failures++;
5925             if (m != NULL) {
5926                 /* mark the TX queue as full and return the frame */
5927                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
5928                 IFQ_DRV_PREPEND(&ifp->if_snd, m);
5929                 fp->eth_q_stats.mbuf_alloc_tx--;
5930                 fp->eth_q_stats.tx_queue_xoff++;
5931             }
5932
5933             /* stop looking for more work */
5934             break;
5935         }
5936
5937         /* the frame was enqueued successfully */
5938         tx_count++;
5939
5940         /* send a copy of the frame to any BPF listeners. */
5941         BPF_MTAP(ifp, m);
5942
5943         tx_bd_avail = bxe_tx_avail(sc, fp);
5944
5945         /* handle any completions if we're running low */
5946         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
5947             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
5948             bxe_txeof(sc, fp);
5949             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5950                 break;
5951             }
5952         }
5953     }
5954
5955     /* all TX packets were dequeued and/or the tx ring is full */
5956     if (tx_count > 0) {
5957         /* reset the TX watchdog timeout timer */
5958         fp->watchdog_timer = BXE_TX_TIMEOUT;
5959     }
5960 }
5961
5962 /* Legacy (non-RSS) dispatch routine */
5963 static void
5964 bxe_tx_start(struct ifnet *ifp)
5965 {
5966     struct bxe_softc *sc;
5967     struct bxe_fastpath *fp;
5968
5969     sc = ifp->if_softc;
5970
5971     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
5972         BLOGW(sc, "Interface not running, ignoring transmit request\n");
5973         return;
5974     }
5975
5976     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5977         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
5978         return;
5979     }
5980
5981     if (!sc->link_vars.link_up) {
5982         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
5983         return;
5984     }
5985
5986     fp = &sc->fp[0];
5987
5988     BXE_FP_TX_LOCK(fp);
5989     bxe_tx_start_locked(sc, ifp, fp);
5990     BXE_FP_TX_UNLOCK(fp);
5991 }
5992
5993 #if __FreeBSD_version >= 800000
5994
5995 static int
5996 bxe_tx_mq_start_locked(struct bxe_softc    *sc,
5997                        struct ifnet        *ifp,
5998                        struct bxe_fastpath *fp,
5999                        struct mbuf         *m)
6000 {
6001     struct buf_ring *tx_br = fp->tx_br;
6002     struct mbuf *next;
6003     int depth, rc, tx_count;
6004     uint16_t tx_bd_avail;
6005
6006     rc = tx_count = 0;
6007
6008     BXE_FP_TX_LOCK_ASSERT(fp);
6009
6010     if (!tx_br) {
6011         BLOGE(sc, "Multiqueue TX and no buf_ring!\n");
6012         return (EINVAL);
6013     }
6014
6015     if (!sc->link_vars.link_up ||
6016         (ifp->if_drv_flags &
6017         (IFF_DRV_RUNNING | IFF_DRV_OACTIVE)) != IFF_DRV_RUNNING) {
6018         rc = drbr_enqueue(ifp, tx_br, m);
6019         goto bxe_tx_mq_start_locked_exit;
6020     }
6021
6022     /* fetch the depth of the driver queue */
6023     depth = drbr_inuse(ifp, tx_br);
6024     if (depth > fp->eth_q_stats.tx_max_drbr_queue_depth) {
6025         fp->eth_q_stats.tx_max_drbr_queue_depth = depth;
6026     }
6027
6028     if (m == NULL) {
6029         /* no new work, check for pending frames */
6030         next = drbr_dequeue(ifp, tx_br);
6031     } else if (drbr_needs_enqueue(ifp, tx_br)) {
6032         /* have both new and pending work, maintain packet order */
6033         rc = drbr_enqueue(ifp, tx_br, m);
6034         if (rc != 0) {
6035             fp->eth_q_stats.tx_soft_errors++;
6036             goto bxe_tx_mq_start_locked_exit;
6037         }
6038         next = drbr_dequeue(ifp, tx_br);
6039     } else {
6040         /* new work only and nothing pending */
6041         next = m;
6042     }
6043
6044     /* keep adding entries while there are frames to send */
6045     while (next != NULL) {
6046
6047         /* the mbuf now belongs to us */
6048         fp->eth_q_stats.mbuf_alloc_tx++;
6049
6050         /*
6051          * Put the frame into the transmit ring. If we don't have room,
6052          * place the mbuf back at the head of the TX queue, set the
6053          * OACTIVE flag, and wait for the NIC to drain the chain.
6054          */
6055         rc = bxe_tx_encap(fp, &next);
6056         if (__predict_false(rc != 0)) {
6057             fp->eth_q_stats.tx_encap_failures++;
6058             if (next != NULL) {
6059                 /* mark the TX queue as full and save the frame */
6060                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
6061                 /* XXX this may reorder the frame */
6062                 rc = drbr_enqueue(ifp, tx_br, next);
6063                 fp->eth_q_stats.mbuf_alloc_tx--;
6064                 fp->eth_q_stats.tx_frames_deferred++;
6065             }
6066
6067             /* stop looking for more work */
6068             break;
6069         }
6070
6071         /* the transmit frame was enqueued successfully */
6072         tx_count++;
6073
6074         /* send a copy of the frame to any BPF listeners */
6075         BPF_MTAP(ifp, next);
6076
6077         tx_bd_avail = bxe_tx_avail(sc, fp);
6078
6079         /* handle any completions if we're running low */
6080         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
6081             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
6082             bxe_txeof(sc, fp);
6083             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
6084                 break;
6085             }
6086         }
6087
6088         next = drbr_dequeue(ifp, tx_br);
6089     }
6090
6091     /* all TX packets were dequeued and/or the tx ring is full */
6092     if (tx_count > 0) {
6093         /* reset the TX watchdog timeout timer */
6094         fp->watchdog_timer = BXE_TX_TIMEOUT;
6095     }
6096
6097 bxe_tx_mq_start_locked_exit:
6098
6099     return (rc);
6100 }
6101
6102 /* Multiqueue (TSS) dispatch routine. */
6103 static int
6104 bxe_tx_mq_start(struct ifnet *ifp,
6105                 struct mbuf  *m)
6106 {
6107     struct bxe_softc *sc = ifp->if_softc;
6108     struct bxe_fastpath *fp;
6109     int fp_index, rc;
6110
6111     fp_index = 0; /* default is the first queue */
6112
6113     /* check if flowid is set */
6114     if (M_HASHTYPE_GET(m) != M_HASHTYPE_NONE)
6115         fp_index = (m->m_pkthdr.flowid % sc->num_queues);
6116
6117     fp = &sc->fp[fp_index];
6118
6119     if (BXE_FP_TX_TRYLOCK(fp)) {
6120         rc = bxe_tx_mq_start_locked(sc, ifp, fp, m);
6121         BXE_FP_TX_UNLOCK(fp);
6122     } else
6123         rc = drbr_enqueue(ifp, fp->tx_br, m);
6124
6125     return (rc);
6126 }
6127
6128 static void
6129 bxe_mq_flush(struct ifnet *ifp)
6130 {
6131     struct bxe_softc *sc = ifp->if_softc;
6132     struct bxe_fastpath *fp;
6133     struct mbuf *m;
6134     int i;
6135
6136     for (i = 0; i < sc->num_queues; i++) {
6137         fp = &sc->fp[i];
6138
6139         if (fp->state != BXE_FP_STATE_OPEN) {
6140             BLOGD(sc, DBG_LOAD, "Not clearing fp[%02d] buf_ring (state=%d)\n",
6141                   fp->index, fp->state);
6142             continue;
6143         }
6144
6145         if (fp->tx_br != NULL) {
6146             BLOGD(sc, DBG_LOAD, "Clearing fp[%02d] buf_ring\n", fp->index);
6147             BXE_FP_TX_LOCK(fp);
6148             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6149                 m_freem(m);
6150             }
6151             BXE_FP_TX_UNLOCK(fp);
6152         }
6153     }
6154
6155     if_qflush(ifp);
6156 }
6157
6158 #endif /* FreeBSD_version >= 800000 */
6159
6160 static uint16_t
6161 bxe_cid_ilt_lines(struct bxe_softc *sc)
6162 {
6163     if (IS_SRIOV(sc)) {
6164         return ((BXE_FIRST_VF_CID + BXE_VF_CIDS) / ILT_PAGE_CIDS);
6165     }
6166     return (L2_ILT_LINES(sc));
6167 }
6168
6169 static void
6170 bxe_ilt_set_info(struct bxe_softc *sc)
6171 {
6172     struct ilt_client_info *ilt_client;
6173     struct ecore_ilt *ilt = sc->ilt;
6174     uint16_t line = 0;
6175
6176     ilt->start_line = FUNC_ILT_BASE(SC_FUNC(sc));
6177     BLOGD(sc, DBG_LOAD, "ilt starts at line %d\n", ilt->start_line);
6178
6179     /* CDU */
6180     ilt_client = &ilt->clients[ILT_CLIENT_CDU];
6181     ilt_client->client_num = ILT_CLIENT_CDU;
6182     ilt_client->page_size = CDU_ILT_PAGE_SZ;
6183     ilt_client->flags = ILT_CLIENT_SKIP_MEM;
6184     ilt_client->start = line;
6185     line += bxe_cid_ilt_lines(sc);
6186
6187     if (CNIC_SUPPORT(sc)) {
6188         line += CNIC_ILT_LINES;
6189     }
6190
6191     ilt_client->end = (line - 1);
6192
6193     BLOGD(sc, DBG_LOAD,
6194           "ilt client[CDU]: start %d, end %d, "
6195           "psz 0x%x, flags 0x%x, hw psz %d\n",
6196           ilt_client->start, ilt_client->end,
6197           ilt_client->page_size,
6198           ilt_client->flags,
6199           ilog2(ilt_client->page_size >> 12));
6200
6201     /* QM */
6202     if (QM_INIT(sc->qm_cid_count)) {
6203         ilt_client = &ilt->clients[ILT_CLIENT_QM];
6204         ilt_client->client_num = ILT_CLIENT_QM;
6205         ilt_client->page_size = QM_ILT_PAGE_SZ;
6206         ilt_client->flags = 0;
6207         ilt_client->start = line;
6208
6209         /* 4 bytes for each cid */
6210         line += DIV_ROUND_UP(sc->qm_cid_count * QM_QUEUES_PER_FUNC * 4,
6211                              QM_ILT_PAGE_SZ);
6212
6213         ilt_client->end = (line - 1);
6214
6215         BLOGD(sc, DBG_LOAD,
6216               "ilt client[QM]: start %d, end %d, "
6217               "psz 0x%x, flags 0x%x, hw psz %d\n",
6218               ilt_client->start, ilt_client->end,
6219               ilt_client->page_size, ilt_client->flags,
6220               ilog2(ilt_client->page_size >> 12));
6221     }
6222
6223     if (CNIC_SUPPORT(sc)) {
6224         /* SRC */
6225         ilt_client = &ilt->clients[ILT_CLIENT_SRC];
6226         ilt_client->client_num = ILT_CLIENT_SRC;
6227         ilt_client->page_size = SRC_ILT_PAGE_SZ;
6228         ilt_client->flags = 0;
6229         ilt_client->start = line;
6230         line += SRC_ILT_LINES;
6231         ilt_client->end = (line - 1);
6232
6233         BLOGD(sc, DBG_LOAD,
6234               "ilt client[SRC]: start %d, end %d, "
6235               "psz 0x%x, flags 0x%x, hw psz %d\n",
6236               ilt_client->start, ilt_client->end,
6237               ilt_client->page_size, ilt_client->flags,
6238               ilog2(ilt_client->page_size >> 12));
6239
6240         /* TM */
6241         ilt_client = &ilt->clients[ILT_CLIENT_TM];
6242         ilt_client->client_num = ILT_CLIENT_TM;
6243         ilt_client->page_size = TM_ILT_PAGE_SZ;
6244         ilt_client->flags = 0;
6245         ilt_client->start = line;
6246         line += TM_ILT_LINES;
6247         ilt_client->end = (line - 1);
6248
6249         BLOGD(sc, DBG_LOAD,
6250               "ilt client[TM]: start %d, end %d, "
6251               "psz 0x%x, flags 0x%x, hw psz %d\n",
6252               ilt_client->start, ilt_client->end,
6253               ilt_client->page_size, ilt_client->flags,
6254               ilog2(ilt_client->page_size >> 12));
6255     }
6256
6257     KASSERT((line <= ILT_MAX_LINES), ("Invalid number of ILT lines!"));
6258 }
6259
6260 static void
6261 bxe_set_fp_rx_buf_size(struct bxe_softc *sc)
6262 {
6263     int i;
6264     uint32_t rx_buf_size;
6265
6266     rx_buf_size = (IP_HEADER_ALIGNMENT_PADDING + ETH_OVERHEAD + sc->mtu);
6267
6268     for (i = 0; i < sc->num_queues; i++) {
6269         if(rx_buf_size <= MCLBYTES){
6270             sc->fp[i].rx_buf_size = rx_buf_size;
6271             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6272         }else if (rx_buf_size <= MJUMPAGESIZE){
6273             sc->fp[i].rx_buf_size = rx_buf_size;
6274             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6275         }else if (rx_buf_size <= (MJUMPAGESIZE + MCLBYTES)){
6276             sc->fp[i].rx_buf_size = MCLBYTES;
6277             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6278         }else if (rx_buf_size <= (2 * MJUMPAGESIZE)){
6279             sc->fp[i].rx_buf_size = MJUMPAGESIZE;
6280             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6281         }else {
6282             sc->fp[i].rx_buf_size = MCLBYTES;
6283             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6284         }
6285     }
6286 }
6287
6288 static int
6289 bxe_alloc_ilt_mem(struct bxe_softc *sc)
6290 {
6291     int rc = 0;
6292
6293     if ((sc->ilt =
6294          (struct ecore_ilt *)malloc(sizeof(struct ecore_ilt),
6295                                     M_BXE_ILT,
6296                                     (M_NOWAIT | M_ZERO))) == NULL) {
6297         rc = 1;
6298     }
6299
6300     return (rc);
6301 }
6302
6303 static int
6304 bxe_alloc_ilt_lines_mem(struct bxe_softc *sc)
6305 {
6306     int rc = 0;
6307
6308     if ((sc->ilt->lines =
6309          (struct ilt_line *)malloc((sizeof(struct ilt_line) * ILT_MAX_LINES),
6310                                     M_BXE_ILT,
6311                                     (M_NOWAIT | M_ZERO))) == NULL) {
6312         rc = 1;
6313     }
6314
6315     return (rc);
6316 }
6317
6318 static void
6319 bxe_free_ilt_mem(struct bxe_softc *sc)
6320 {
6321     if (sc->ilt != NULL) {
6322         free(sc->ilt, M_BXE_ILT);
6323         sc->ilt = NULL;
6324     }
6325 }
6326
6327 static void
6328 bxe_free_ilt_lines_mem(struct bxe_softc *sc)
6329 {
6330     if (sc->ilt->lines != NULL) {
6331         free(sc->ilt->lines, M_BXE_ILT);
6332         sc->ilt->lines = NULL;
6333     }
6334 }
6335
6336 static void
6337 bxe_free_mem(struct bxe_softc *sc)
6338 {
6339     int i;
6340
6341 #if 0
6342     if (!CONFIGURE_NIC_MODE(sc)) {
6343         /* free searcher T2 table */
6344         bxe_dma_free(sc, &sc->t2);
6345     }
6346 #endif
6347
6348     for (i = 0; i < L2_ILT_LINES(sc); i++) {
6349         bxe_dma_free(sc, &sc->context[i].vcxt_dma);
6350         sc->context[i].vcxt = NULL;
6351         sc->context[i].size = 0;
6352     }
6353
6354     ecore_ilt_mem_op(sc, ILT_MEMOP_FREE);
6355
6356     bxe_free_ilt_lines_mem(sc);
6357
6358 #if 0
6359     bxe_iov_free_mem(sc);
6360 #endif
6361 }
6362
6363 static int
6364 bxe_alloc_mem(struct bxe_softc *sc)
6365 {
6366     int context_size;
6367     int allocated;
6368     int i;
6369
6370 #if 0
6371     if (!CONFIGURE_NIC_MODE(sc)) {
6372         /* allocate searcher T2 table */
6373         if (bxe_dma_alloc(sc, SRC_T2_SZ,
6374                           &sc->t2, "searcher t2 table") != 0) {
6375             return (-1);
6376         }
6377     }
6378 #endif
6379
6380     /*
6381      * Allocate memory for CDU context:
6382      * This memory is allocated separately and not in the generic ILT
6383      * functions because CDU differs in few aspects:
6384      * 1. There can be multiple entities allocating memory for context -
6385      * regular L2, CNIC, and SRIOV drivers. Each separately controls
6386      * its own ILT lines.
6387      * 2. Since CDU page-size is not a single 4KB page (which is the case
6388      * for the other ILT clients), to be efficient we want to support
6389      * allocation of sub-page-size in the last entry.
6390      * 3. Context pointers are used by the driver to pass to FW / update
6391      * the context (for the other ILT clients the pointers are used just to
6392      * free the memory during unload).
6393      */
6394     context_size = (sizeof(union cdu_context) * BXE_L2_CID_COUNT(sc));
6395     for (i = 0, allocated = 0; allocated < context_size; i++) {
6396         sc->context[i].size = min(CDU_ILT_PAGE_SZ,
6397                                   (context_size - allocated));
6398
6399         if (bxe_dma_alloc(sc, sc->context[i].size,
6400                           &sc->context[i].vcxt_dma,
6401                           "cdu context") != 0) {
6402             bxe_free_mem(sc);
6403             return (-1);
6404         }
6405
6406         sc->context[i].vcxt =
6407             (union cdu_context *)sc->context[i].vcxt_dma.vaddr;
6408
6409         allocated += sc->context[i].size;
6410     }
6411
6412     bxe_alloc_ilt_lines_mem(sc);
6413
6414     BLOGD(sc, DBG_LOAD, "ilt=%p start_line=%u lines=%p\n",
6415           sc->ilt, sc->ilt->start_line, sc->ilt->lines);
6416     {
6417         for (i = 0; i < 4; i++) {
6418             BLOGD(sc, DBG_LOAD,
6419                   "c%d page_size=%u start=%u end=%u num=%u flags=0x%x\n",
6420                   i,
6421                   sc->ilt->clients[i].page_size,
6422                   sc->ilt->clients[i].start,
6423                   sc->ilt->clients[i].end,
6424                   sc->ilt->clients[i].client_num,
6425                   sc->ilt->clients[i].flags);
6426         }
6427     }
6428     if (ecore_ilt_mem_op(sc, ILT_MEMOP_ALLOC)) {
6429         BLOGE(sc, "ecore_ilt_mem_op ILT_MEMOP_ALLOC failed\n");
6430         bxe_free_mem(sc);
6431         return (-1);
6432     }
6433
6434 #if 0
6435     if (bxe_iov_alloc_mem(sc)) {
6436         BLOGE(sc, "Failed to allocate memory for SRIOV\n");
6437         bxe_free_mem(sc);
6438         return (-1);
6439     }
6440 #endif
6441
6442     return (0);
6443 }
6444
6445 static void
6446 bxe_free_rx_bd_chain(struct bxe_fastpath *fp)
6447 {
6448     struct bxe_softc *sc;
6449     int i;
6450
6451     sc = fp->sc;
6452
6453     if (fp->rx_mbuf_tag == NULL) {
6454         return;
6455     }
6456
6457     /* free all mbufs and unload all maps */
6458     for (i = 0; i < RX_BD_TOTAL; i++) {
6459         if (fp->rx_mbuf_chain[i].m_map != NULL) {
6460             bus_dmamap_sync(fp->rx_mbuf_tag,
6461                             fp->rx_mbuf_chain[i].m_map,
6462                             BUS_DMASYNC_POSTREAD);
6463             bus_dmamap_unload(fp->rx_mbuf_tag,
6464                               fp->rx_mbuf_chain[i].m_map);
6465         }
6466
6467         if (fp->rx_mbuf_chain[i].m != NULL) {
6468             m_freem(fp->rx_mbuf_chain[i].m);
6469             fp->rx_mbuf_chain[i].m = NULL;
6470             fp->eth_q_stats.mbuf_alloc_rx--;
6471         }
6472     }
6473 }
6474
6475 static void
6476 bxe_free_tpa_pool(struct bxe_fastpath *fp)
6477 {
6478     struct bxe_softc *sc;
6479     int i, max_agg_queues;
6480
6481     sc = fp->sc;
6482
6483     if (fp->rx_mbuf_tag == NULL) {
6484         return;
6485     }
6486
6487     max_agg_queues = MAX_AGG_QS(sc);
6488
6489     /* release all mbufs and unload all DMA maps in the TPA pool */
6490     for (i = 0; i < max_agg_queues; i++) {
6491         if (fp->rx_tpa_info[i].bd.m_map != NULL) {
6492             bus_dmamap_sync(fp->rx_mbuf_tag,
6493                             fp->rx_tpa_info[i].bd.m_map,
6494                             BUS_DMASYNC_POSTREAD);
6495             bus_dmamap_unload(fp->rx_mbuf_tag,
6496                               fp->rx_tpa_info[i].bd.m_map);
6497         }
6498
6499         if (fp->rx_tpa_info[i].bd.m != NULL) {
6500             m_freem(fp->rx_tpa_info[i].bd.m);
6501             fp->rx_tpa_info[i].bd.m = NULL;
6502             fp->eth_q_stats.mbuf_alloc_tpa--;
6503         }
6504     }
6505 }
6506
6507 static void
6508 bxe_free_sge_chain(struct bxe_fastpath *fp)
6509 {
6510     struct bxe_softc *sc;
6511     int i;
6512
6513     sc = fp->sc;
6514
6515     if (fp->rx_sge_mbuf_tag == NULL) {
6516         return;
6517     }
6518
6519     /* rree all mbufs and unload all maps */
6520     for (i = 0; i < RX_SGE_TOTAL; i++) {
6521         if (fp->rx_sge_mbuf_chain[i].m_map != NULL) {
6522             bus_dmamap_sync(fp->rx_sge_mbuf_tag,
6523                             fp->rx_sge_mbuf_chain[i].m_map,
6524                             BUS_DMASYNC_POSTREAD);
6525             bus_dmamap_unload(fp->rx_sge_mbuf_tag,
6526                               fp->rx_sge_mbuf_chain[i].m_map);
6527         }
6528
6529         if (fp->rx_sge_mbuf_chain[i].m != NULL) {
6530             m_freem(fp->rx_sge_mbuf_chain[i].m);
6531             fp->rx_sge_mbuf_chain[i].m = NULL;
6532             fp->eth_q_stats.mbuf_alloc_sge--;
6533         }
6534     }
6535 }
6536
6537 static void
6538 bxe_free_fp_buffers(struct bxe_softc *sc)
6539 {
6540     struct bxe_fastpath *fp;
6541     int i;
6542
6543     for (i = 0; i < sc->num_queues; i++) {
6544         fp = &sc->fp[i];
6545
6546 #if __FreeBSD_version >= 800000
6547         if (fp->tx_br != NULL) {
6548             /* just in case bxe_mq_flush() wasn't called */
6549             if (mtx_initialized(&fp->tx_mtx)) {
6550                 struct mbuf *m;
6551
6552                 BXE_FP_TX_LOCK(fp);
6553                 while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL)
6554                     m_freem(m);
6555                 BXE_FP_TX_UNLOCK(fp);
6556             }
6557             buf_ring_free(fp->tx_br, M_DEVBUF);
6558             fp->tx_br = NULL;
6559         }
6560 #endif
6561
6562         /* free all RX buffers */
6563         bxe_free_rx_bd_chain(fp);
6564         bxe_free_tpa_pool(fp);
6565         bxe_free_sge_chain(fp);
6566
6567         if (fp->eth_q_stats.mbuf_alloc_rx != 0) {
6568             BLOGE(sc, "failed to claim all rx mbufs (%d left)\n",
6569                   fp->eth_q_stats.mbuf_alloc_rx);
6570         }
6571
6572         if (fp->eth_q_stats.mbuf_alloc_sge != 0) {
6573             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6574                   fp->eth_q_stats.mbuf_alloc_sge);
6575         }
6576
6577         if (fp->eth_q_stats.mbuf_alloc_tpa != 0) {
6578             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6579                   fp->eth_q_stats.mbuf_alloc_tpa);
6580         }
6581
6582         if (fp->eth_q_stats.mbuf_alloc_tx != 0) {
6583             BLOGE(sc, "failed to release tx mbufs (%d left)\n",
6584                   fp->eth_q_stats.mbuf_alloc_tx);
6585         }
6586
6587         /* XXX verify all mbufs were reclaimed */
6588
6589         if (mtx_initialized(&fp->tx_mtx)) {
6590             mtx_destroy(&fp->tx_mtx);
6591         }
6592
6593         if (mtx_initialized(&fp->rx_mtx)) {
6594             mtx_destroy(&fp->rx_mtx);
6595         }
6596     }
6597 }
6598
6599 static int
6600 bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
6601                      uint16_t            prev_index,
6602                      uint16_t            index)
6603 {
6604     struct bxe_sw_rx_bd *rx_buf;
6605     struct eth_rx_bd *rx_bd;
6606     bus_dma_segment_t segs[1];
6607     bus_dmamap_t map;
6608     struct mbuf *m;
6609     int nsegs, rc;
6610
6611     rc = 0;
6612
6613     /* allocate the new RX BD mbuf */
6614     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6615     if (__predict_false(m == NULL)) {
6616         fp->eth_q_stats.mbuf_rx_bd_alloc_failed++;
6617         return (ENOBUFS);
6618     }
6619
6620     fp->eth_q_stats.mbuf_alloc_rx++;
6621
6622     /* initialize the mbuf buffer length */
6623     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6624
6625     /* map the mbuf into non-paged pool */
6626     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6627                                  fp->rx_mbuf_spare_map,
6628                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6629     if (__predict_false(rc != 0)) {
6630         fp->eth_q_stats.mbuf_rx_bd_mapping_failed++;
6631         m_freem(m);
6632         fp->eth_q_stats.mbuf_alloc_rx--;
6633         return (rc);
6634     }
6635
6636     /* all mbufs must map to a single segment */
6637     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6638
6639     /* release any existing RX BD mbuf mappings */
6640
6641     if (prev_index != index) {
6642         rx_buf = &fp->rx_mbuf_chain[prev_index];
6643
6644         if (rx_buf->m_map != NULL) {
6645             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6646                             BUS_DMASYNC_POSTREAD);
6647             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6648         }
6649
6650         /*
6651          * We only get here from bxe_rxeof() when the maximum number
6652          * of rx buffers is less than RX_BD_USABLE. bxe_rxeof() already
6653          * holds the mbuf in the prev_index so it's OK to NULL it out
6654          * here without concern of a memory leak.
6655          */
6656         fp->rx_mbuf_chain[prev_index].m = NULL;
6657     }
6658
6659     rx_buf = &fp->rx_mbuf_chain[index];
6660
6661     if (rx_buf->m_map != NULL) {
6662         bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6663                         BUS_DMASYNC_POSTREAD);
6664         bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6665     }
6666
6667     /* save the mbuf and mapping info for a future packet */
6668     map = (prev_index != index) ?
6669               fp->rx_mbuf_chain[prev_index].m_map : rx_buf->m_map;
6670     rx_buf->m_map = fp->rx_mbuf_spare_map;
6671     fp->rx_mbuf_spare_map = map;
6672     bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6673                     BUS_DMASYNC_PREREAD);
6674     rx_buf->m = m;
6675
6676     rx_bd = &fp->rx_chain[index];
6677     rx_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6678     rx_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6679
6680     return (rc);
6681 }
6682
6683 static int
6684 bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
6685                       int                 queue)
6686 {
6687     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
6688     bus_dma_segment_t segs[1];
6689     bus_dmamap_t map;
6690     struct mbuf *m;
6691     int nsegs;
6692     int rc = 0;
6693
6694     /* allocate the new TPA mbuf */
6695     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6696     if (__predict_false(m == NULL)) {
6697         fp->eth_q_stats.mbuf_rx_tpa_alloc_failed++;
6698         return (ENOBUFS);
6699     }
6700
6701     fp->eth_q_stats.mbuf_alloc_tpa++;
6702
6703     /* initialize the mbuf buffer length */
6704     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6705
6706     /* map the mbuf into non-paged pool */
6707     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6708                                  fp->rx_tpa_info_mbuf_spare_map,
6709                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6710     if (__predict_false(rc != 0)) {
6711         fp->eth_q_stats.mbuf_rx_tpa_mapping_failed++;
6712         m_free(m);
6713         fp->eth_q_stats.mbuf_alloc_tpa--;
6714         return (rc);
6715     }
6716
6717     /* all mbufs must map to a single segment */
6718     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6719
6720     /* release any existing TPA mbuf mapping */
6721     if (tpa_info->bd.m_map != NULL) {
6722         bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6723                         BUS_DMASYNC_POSTREAD);
6724         bus_dmamap_unload(fp->rx_mbuf_tag, tpa_info->bd.m_map);
6725     }
6726
6727     /* save the mbuf and mapping info for the TPA mbuf */
6728     map = tpa_info->bd.m_map;
6729     tpa_info->bd.m_map = fp->rx_tpa_info_mbuf_spare_map;
6730     fp->rx_tpa_info_mbuf_spare_map = map;
6731     bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6732                     BUS_DMASYNC_PREREAD);
6733     tpa_info->bd.m = m;
6734     tpa_info->seg = segs[0];
6735
6736     return (rc);
6737 }
6738
6739 /*
6740  * Allocate an mbuf and assign it to the receive scatter gather chain. The
6741  * caller must take care to save a copy of the existing mbuf in the SG mbuf
6742  * chain.
6743  */
6744 static int
6745 bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
6746                       uint16_t            index)
6747 {
6748     struct bxe_sw_rx_bd *sge_buf;
6749     struct eth_rx_sge *sge;
6750     bus_dma_segment_t segs[1];
6751     bus_dmamap_t map;
6752     struct mbuf *m;
6753     int nsegs;
6754     int rc = 0;
6755
6756     /* allocate a new SGE mbuf */
6757     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, SGE_PAGE_SIZE);
6758     if (__predict_false(m == NULL)) {
6759         fp->eth_q_stats.mbuf_rx_sge_alloc_failed++;
6760         return (ENOMEM);
6761     }
6762
6763     fp->eth_q_stats.mbuf_alloc_sge++;
6764
6765     /* initialize the mbuf buffer length */
6766     m->m_pkthdr.len = m->m_len = SGE_PAGE_SIZE;
6767
6768     /* map the SGE mbuf into non-paged pool */
6769     rc = bus_dmamap_load_mbuf_sg(fp->rx_sge_mbuf_tag,
6770                                  fp->rx_sge_mbuf_spare_map,
6771                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6772     if (__predict_false(rc != 0)) {
6773         fp->eth_q_stats.mbuf_rx_sge_mapping_failed++;
6774         m_freem(m);
6775         fp->eth_q_stats.mbuf_alloc_sge--;
6776         return (rc);
6777     }
6778
6779     /* all mbufs must map to a single segment */
6780     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6781
6782     sge_buf = &fp->rx_sge_mbuf_chain[index];
6783
6784     /* release any existing SGE mbuf mapping */
6785     if (sge_buf->m_map != NULL) {
6786         bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6787                         BUS_DMASYNC_POSTREAD);
6788         bus_dmamap_unload(fp->rx_sge_mbuf_tag, sge_buf->m_map);
6789     }
6790
6791     /* save the mbuf and mapping info for a future packet */
6792     map = sge_buf->m_map;
6793     sge_buf->m_map = fp->rx_sge_mbuf_spare_map;
6794     fp->rx_sge_mbuf_spare_map = map;
6795     bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6796                     BUS_DMASYNC_PREREAD);
6797     sge_buf->m = m;
6798
6799     sge = &fp->rx_sge_chain[index];
6800     sge->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6801     sge->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6802
6803     return (rc);
6804 }
6805
6806 static __noinline int
6807 bxe_alloc_fp_buffers(struct bxe_softc *sc)
6808 {
6809     struct bxe_fastpath *fp;
6810     int i, j, rc = 0;
6811     int ring_prod, cqe_ring_prod;
6812     int max_agg_queues;
6813
6814     for (i = 0; i < sc->num_queues; i++) {
6815         fp = &sc->fp[i];
6816
6817 #if __FreeBSD_version >= 800000
6818         fp->tx_br = buf_ring_alloc(BXE_BR_SIZE, M_DEVBUF,
6819                                    M_DONTWAIT, &fp->tx_mtx);
6820         if (fp->tx_br == NULL) {
6821             BLOGE(sc, "buf_ring alloc fail for fp[%02d]\n", i);
6822             goto bxe_alloc_fp_buffers_error;
6823         }
6824 #endif
6825
6826         ring_prod = cqe_ring_prod = 0;
6827         fp->rx_bd_cons = 0;
6828         fp->rx_cq_cons = 0;
6829
6830         /* allocate buffers for the RX BDs in RX BD chain */
6831         for (j = 0; j < sc->max_rx_bufs; j++) {
6832             rc = bxe_alloc_rx_bd_mbuf(fp, ring_prod, ring_prod);
6833             if (rc != 0) {
6834                 BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
6835                       i, rc);
6836                 goto bxe_alloc_fp_buffers_error;
6837             }
6838
6839             ring_prod     = RX_BD_NEXT(ring_prod);
6840             cqe_ring_prod = RCQ_NEXT(cqe_ring_prod);
6841         }
6842
6843         fp->rx_bd_prod = ring_prod;
6844         fp->rx_cq_prod = cqe_ring_prod;
6845         fp->eth_q_stats.rx_calls = fp->eth_q_stats.rx_pkts = 0;
6846
6847         max_agg_queues = MAX_AGG_QS(sc);
6848
6849         fp->tpa_enable = TRUE;
6850
6851         /* fill the TPA pool */
6852         for (j = 0; j < max_agg_queues; j++) {
6853             rc = bxe_alloc_rx_tpa_mbuf(fp, j);
6854             if (rc != 0) {
6855                 BLOGE(sc, "mbuf alloc fail for fp[%02d] TPA queue %d\n",
6856                           i, j);
6857                 fp->tpa_enable = FALSE;
6858                 goto bxe_alloc_fp_buffers_error;
6859             }
6860
6861             fp->rx_tpa_info[j].state = BXE_TPA_STATE_STOP;
6862         }
6863
6864         if (fp->tpa_enable) {
6865             /* fill the RX SGE chain */
6866             ring_prod = 0;
6867             for (j = 0; j < RX_SGE_USABLE; j++) {
6868                 rc = bxe_alloc_rx_sge_mbuf(fp, ring_prod);
6869                 if (rc != 0) {
6870                     BLOGE(sc, "mbuf alloc fail for fp[%02d] SGE %d\n",
6871                               i, ring_prod);
6872                     fp->tpa_enable = FALSE;
6873                     ring_prod = 0;
6874                     goto bxe_alloc_fp_buffers_error;
6875                 }
6876
6877                 ring_prod = RX_SGE_NEXT(ring_prod);
6878             }
6879
6880             fp->rx_sge_prod = ring_prod;
6881         }
6882     }
6883
6884     return (0);
6885
6886 bxe_alloc_fp_buffers_error:
6887
6888     /* unwind what was already allocated */
6889     bxe_free_rx_bd_chain(fp);
6890     bxe_free_tpa_pool(fp);
6891     bxe_free_sge_chain(fp);
6892
6893     return (ENOBUFS);
6894 }
6895
6896 static void
6897 bxe_free_fw_stats_mem(struct bxe_softc *sc)
6898 {
6899     bxe_dma_free(sc, &sc->fw_stats_dma);
6900
6901     sc->fw_stats_num = 0;
6902
6903     sc->fw_stats_req_size = 0;
6904     sc->fw_stats_req = NULL;
6905     sc->fw_stats_req_mapping = 0;
6906
6907     sc->fw_stats_data_size = 0;
6908     sc->fw_stats_data = NULL;
6909     sc->fw_stats_data_mapping = 0;
6910 }
6911
6912 static int
6913 bxe_alloc_fw_stats_mem(struct bxe_softc *sc)
6914 {
6915     uint8_t num_queue_stats;
6916     int num_groups;
6917
6918     /* number of queues for statistics is number of eth queues */
6919     num_queue_stats = BXE_NUM_ETH_QUEUES(sc);
6920
6921     /*
6922      * Total number of FW statistics requests =
6923      *   1 for port stats + 1 for PF stats + num of queues
6924      */
6925     sc->fw_stats_num = (2 + num_queue_stats);
6926
6927     /*
6928      * Request is built from stats_query_header and an array of
6929      * stats_query_cmd_group each of which contains STATS_QUERY_CMD_COUNT
6930      * rules. The real number or requests is configured in the
6931      * stats_query_header.
6932      */
6933     num_groups =
6934         ((sc->fw_stats_num / STATS_QUERY_CMD_COUNT) +
6935          ((sc->fw_stats_num % STATS_QUERY_CMD_COUNT) ? 1 : 0));
6936
6937     BLOGD(sc, DBG_LOAD, "stats fw_stats_num %d num_groups %d\n",
6938           sc->fw_stats_num, num_groups);
6939
6940     sc->fw_stats_req_size =
6941         (sizeof(struct stats_query_header) +
6942          (num_groups * sizeof(struct stats_query_cmd_group)));
6943
6944     /*
6945      * Data for statistics requests + stats_counter.
6946      * stats_counter holds per-STORM counters that are incremented when
6947      * STORM has finished with the current request. Memory for FCoE
6948      * offloaded statistics are counted anyway, even if they will not be sent.
6949      * VF stats are not accounted for here as the data of VF stats is stored
6950      * in memory allocated by the VF, not here.
6951      */
6952     sc->fw_stats_data_size =
6953         (sizeof(struct stats_counter) +
6954          sizeof(struct per_port_stats) +
6955          sizeof(struct per_pf_stats) +
6956          /* sizeof(struct fcoe_statistics_params) + */
6957          (sizeof(struct per_queue_stats) * num_queue_stats));
6958
6959     if (bxe_dma_alloc(sc, (sc->fw_stats_req_size + sc->fw_stats_data_size),
6960                       &sc->fw_stats_dma, "fw stats") != 0) {
6961         bxe_free_fw_stats_mem(sc);
6962         return (-1);
6963     }
6964
6965     /* set up the shortcuts */
6966
6967     sc->fw_stats_req =
6968         (struct bxe_fw_stats_req *)sc->fw_stats_dma.vaddr;
6969     sc->fw_stats_req_mapping = sc->fw_stats_dma.paddr;
6970
6971     sc->fw_stats_data =
6972         (struct bxe_fw_stats_data *)((uint8_t *)sc->fw_stats_dma.vaddr +
6973                                      sc->fw_stats_req_size);
6974     sc->fw_stats_data_mapping = (sc->fw_stats_dma.paddr +
6975                                  sc->fw_stats_req_size);
6976
6977     BLOGD(sc, DBG_LOAD, "statistics request base address set to %#jx\n",
6978           (uintmax_t)sc->fw_stats_req_mapping);
6979
6980     BLOGD(sc, DBG_LOAD, "statistics data base address set to %#jx\n",
6981           (uintmax_t)sc->fw_stats_data_mapping);
6982
6983     return (0);
6984 }
6985
6986 /*
6987  * Bits map:
6988  * 0-7  - Engine0 load counter.
6989  * 8-15 - Engine1 load counter.
6990  * 16   - Engine0 RESET_IN_PROGRESS bit.
6991  * 17   - Engine1 RESET_IN_PROGRESS bit.
6992  * 18   - Engine0 ONE_IS_LOADED. Set when there is at least one active
6993  *        function on the engine
6994  * 19   - Engine1 ONE_IS_LOADED.
6995  * 20   - Chip reset flow bit. When set none-leader must wait for both engines
6996  *        leader to complete (check for both RESET_IN_PROGRESS bits and not
6997  *        for just the one belonging to its engine).
6998  */
6999 #define BXE_RECOVERY_GLOB_REG     MISC_REG_GENERIC_POR_1
7000 #define BXE_PATH0_LOAD_CNT_MASK   0x000000ff
7001 #define BXE_PATH0_LOAD_CNT_SHIFT  0
7002 #define BXE_PATH1_LOAD_CNT_MASK   0x0000ff00
7003 #define BXE_PATH1_LOAD_CNT_SHIFT  8
7004 #define BXE_PATH0_RST_IN_PROG_BIT 0x00010000
7005 #define BXE_PATH1_RST_IN_PROG_BIT 0x00020000
7006 #define BXE_GLOBAL_RESET_BIT      0x00040000
7007
7008 /* set the GLOBAL_RESET bit, should be run under rtnl lock */
7009 static void
7010 bxe_set_reset_global(struct bxe_softc *sc)
7011 {
7012     uint32_t val;
7013     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7014     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7015     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val | BXE_GLOBAL_RESET_BIT);
7016     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7017 }
7018
7019 /* clear the GLOBAL_RESET bit, should be run under rtnl lock */
7020 static void
7021 bxe_clear_reset_global(struct bxe_softc *sc)
7022 {
7023     uint32_t val;
7024     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7025     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7026     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val & (~BXE_GLOBAL_RESET_BIT));
7027     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7028 }
7029
7030 /* checks the GLOBAL_RESET bit, should be run under rtnl lock */
7031 static uint8_t
7032 bxe_reset_is_global(struct bxe_softc *sc)
7033 {
7034     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7035     BLOGD(sc, DBG_LOAD, "GLOB_REG=0x%08x\n", val);
7036     return (val & BXE_GLOBAL_RESET_BIT) ? TRUE : FALSE;
7037 }
7038
7039 /* clear RESET_IN_PROGRESS bit for the engine, should be run under rtnl lock */
7040 static void
7041 bxe_set_reset_done(struct bxe_softc *sc)
7042 {
7043     uint32_t val;
7044     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7045                                  BXE_PATH0_RST_IN_PROG_BIT;
7046
7047     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7048
7049     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7050     /* Clear the bit */
7051     val &= ~bit;
7052     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7053
7054     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7055 }
7056
7057 /* set RESET_IN_PROGRESS for the engine, should be run under rtnl lock */
7058 static void
7059 bxe_set_reset_in_progress(struct bxe_softc *sc)
7060 {
7061     uint32_t val;
7062     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7063                                  BXE_PATH0_RST_IN_PROG_BIT;
7064
7065     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7066
7067     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7068     /* Set the bit */
7069     val |= bit;
7070     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7071
7072     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7073 }
7074
7075 /* check RESET_IN_PROGRESS bit for an engine, should be run under rtnl lock */
7076 static uint8_t
7077 bxe_reset_is_done(struct bxe_softc *sc,
7078                   int              engine)
7079 {
7080     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7081     uint32_t bit = engine ? BXE_PATH1_RST_IN_PROG_BIT :
7082                             BXE_PATH0_RST_IN_PROG_BIT;
7083
7084     /* return false if bit is set */
7085     return (val & bit) ? FALSE : TRUE;
7086 }
7087
7088 /* get the load status for an engine, should be run under rtnl lock */
7089 static uint8_t
7090 bxe_get_load_status(struct bxe_softc *sc,
7091                     int              engine)
7092 {
7093     uint32_t mask = engine ? BXE_PATH1_LOAD_CNT_MASK :
7094                              BXE_PATH0_LOAD_CNT_MASK;
7095     uint32_t shift = engine ? BXE_PATH1_LOAD_CNT_SHIFT :
7096                               BXE_PATH0_LOAD_CNT_SHIFT;
7097     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7098
7099     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7100
7101     val = ((val & mask) >> shift);
7102
7103     BLOGD(sc, DBG_LOAD, "Load mask engine %d = 0x%08x\n", engine, val);
7104
7105     return (val != 0);
7106 }
7107
7108 /* set pf load mark */
7109 /* XXX needs to be under rtnl lock */
7110 static void
7111 bxe_set_pf_load(struct bxe_softc *sc)
7112 {
7113     uint32_t val;
7114     uint32_t val1;
7115     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7116                                   BXE_PATH0_LOAD_CNT_MASK;
7117     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7118                                    BXE_PATH0_LOAD_CNT_SHIFT;
7119
7120     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7121
7122     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7123     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7124
7125     /* get the current counter value */
7126     val1 = ((val & mask) >> shift);
7127
7128     /* set bit of this PF */
7129     val1 |= (1 << SC_ABS_FUNC(sc));
7130
7131     /* clear the old value */
7132     val &= ~mask;
7133
7134     /* set the new one */
7135     val |= ((val1 << shift) & mask);
7136
7137     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7138
7139     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7140 }
7141
7142 /* clear pf load mark */
7143 /* XXX needs to be under rtnl lock */
7144 static uint8_t
7145 bxe_clear_pf_load(struct bxe_softc *sc)
7146 {
7147     uint32_t val1, val;
7148     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7149                                   BXE_PATH0_LOAD_CNT_MASK;
7150     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7151                                    BXE_PATH0_LOAD_CNT_SHIFT;
7152
7153     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7154     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7155     BLOGD(sc, DBG_LOAD, "Old GEN_REG_VAL=0x%08x\n", val);
7156
7157     /* get the current counter value */
7158     val1 = (val & mask) >> shift;
7159
7160     /* clear bit of that PF */
7161     val1 &= ~(1 << SC_ABS_FUNC(sc));
7162
7163     /* clear the old value */
7164     val &= ~mask;
7165
7166     /* set the new one */
7167     val |= ((val1 << shift) & mask);
7168
7169     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7170     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7171     return (val1 != 0);
7172 }
7173
7174 /* send load requrest to mcp and analyze response */
7175 static int
7176 bxe_nic_load_request(struct bxe_softc *sc,
7177                      uint32_t         *load_code)
7178 {
7179     /* init fw_seq */
7180     sc->fw_seq =
7181         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
7182          DRV_MSG_SEQ_NUMBER_MASK);
7183
7184     BLOGD(sc, DBG_LOAD, "initial fw_seq 0x%04x\n", sc->fw_seq);
7185
7186     /* get the current FW pulse sequence */
7187     sc->fw_drv_pulse_wr_seq =
7188         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb) &
7189          DRV_PULSE_SEQ_MASK);
7190
7191     BLOGD(sc, DBG_LOAD, "initial drv_pulse 0x%04x\n",
7192           sc->fw_drv_pulse_wr_seq);
7193
7194     /* load request */
7195     (*load_code) = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
7196                                   DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
7197
7198     /* if the MCP fails to respond we must abort */
7199     if (!(*load_code)) {
7200         BLOGE(sc, "MCP response failure!\n");
7201         return (-1);
7202     }
7203
7204     /* if MCP refused then must abort */
7205     if ((*load_code) == FW_MSG_CODE_DRV_LOAD_REFUSED) {
7206         BLOGE(sc, "MCP refused load request\n");
7207         return (-1);
7208     }
7209
7210     return (0);
7211 }
7212
7213 /*
7214  * Check whether another PF has already loaded FW to chip. In virtualized
7215  * environments a pf from anoth VM may have already initialized the device
7216  * including loading FW.
7217  */
7218 static int
7219 bxe_nic_load_analyze_req(struct bxe_softc *sc,
7220                          uint32_t         load_code)
7221 {
7222     uint32_t my_fw, loaded_fw;
7223
7224     /* is another pf loaded on this engine? */
7225     if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
7226         (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
7227         /* build my FW version dword */
7228         my_fw = (BCM_5710_FW_MAJOR_VERSION +
7229                  (BCM_5710_FW_MINOR_VERSION << 8 ) +
7230                  (BCM_5710_FW_REVISION_VERSION << 16) +
7231                  (BCM_5710_FW_ENGINEERING_VERSION << 24));
7232
7233         /* read loaded FW from chip */
7234         loaded_fw = REG_RD(sc, XSEM_REG_PRAM);
7235         BLOGD(sc, DBG_LOAD, "loaded FW 0x%08x / my FW 0x%08x\n",
7236               loaded_fw, my_fw);
7237
7238         /* abort nic load if version mismatch */
7239         if (my_fw != loaded_fw) {
7240             BLOGE(sc, "FW 0x%08x already loaded (mine is 0x%08x)",
7241                   loaded_fw, my_fw);
7242             return (-1);
7243         }
7244     }
7245
7246     return (0);
7247 }
7248
7249 /* mark PMF if applicable */
7250 static void
7251 bxe_nic_load_pmf(struct bxe_softc *sc,
7252                  uint32_t         load_code)
7253 {
7254     uint32_t ncsi_oem_data_addr;
7255
7256     if ((load_code == FW_MSG_CODE_DRV_LOAD_COMMON) ||
7257         (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) ||
7258         (load_code == FW_MSG_CODE_DRV_LOAD_PORT)) {
7259         /*
7260          * Barrier here for ordering between the writing to sc->port.pmf here
7261          * and reading it from the periodic task.
7262          */
7263         sc->port.pmf = 1;
7264         mb();
7265     } else {
7266         sc->port.pmf = 0;
7267     }
7268
7269     BLOGD(sc, DBG_LOAD, "pmf %d\n", sc->port.pmf);
7270
7271     /* XXX needed? */
7272     if (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) {
7273         if (SHMEM2_HAS(sc, ncsi_oem_data_addr)) {
7274             ncsi_oem_data_addr = SHMEM2_RD(sc, ncsi_oem_data_addr);
7275             if (ncsi_oem_data_addr) {
7276                 REG_WR(sc,
7277                        (ncsi_oem_data_addr +
7278                         offsetof(struct glob_ncsi_oem_data, driver_version)),
7279                        0);
7280             }
7281         }
7282     }
7283 }
7284
7285 static void
7286 bxe_read_mf_cfg(struct bxe_softc *sc)
7287 {
7288     int n = (CHIP_IS_MODE_4_PORT(sc) ? 2 : 1);
7289     int abs_func;
7290     int vn;
7291
7292     if (BXE_NOMCP(sc)) {
7293         return; /* what should be the default bvalue in this case */
7294     }
7295
7296     /*
7297      * The formula for computing the absolute function number is...
7298      * For 2 port configuration (4 functions per port):
7299      *   abs_func = 2 * vn + SC_PORT + SC_PATH
7300      * For 4 port configuration (2 functions per port):
7301      *   abs_func = 4 * vn + 2 * SC_PORT + SC_PATH
7302      */
7303     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
7304         abs_func = (n * (2 * vn + SC_PORT(sc)) + SC_PATH(sc));
7305         if (abs_func >= E1H_FUNC_MAX) {
7306             break;
7307         }
7308         sc->devinfo.mf_info.mf_config[vn] =
7309             MFCFG_RD(sc, func_mf_config[abs_func].config);
7310     }
7311
7312     if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] &
7313         FUNC_MF_CFG_FUNC_DISABLED) {
7314         BLOGD(sc, DBG_LOAD, "mf_cfg function disabled\n");
7315         sc->flags |= BXE_MF_FUNC_DIS;
7316     } else {
7317         BLOGD(sc, DBG_LOAD, "mf_cfg function enabled\n");
7318         sc->flags &= ~BXE_MF_FUNC_DIS;
7319     }
7320 }
7321
7322 /* acquire split MCP access lock register */
7323 static int bxe_acquire_alr(struct bxe_softc *sc)
7324 {
7325     uint32_t j, val;
7326
7327     for (j = 0; j < 1000; j++) {
7328         val = (1UL << 31);
7329         REG_WR(sc, GRCBASE_MCP + 0x9c, val);
7330         val = REG_RD(sc, GRCBASE_MCP + 0x9c);
7331         if (val & (1L << 31))
7332             break;
7333
7334         DELAY(5000);
7335     }
7336
7337     if (!(val & (1L << 31))) {
7338         BLOGE(sc, "Cannot acquire MCP access lock register\n");
7339         return (-1);
7340     }
7341
7342     return (0);
7343 }
7344
7345 /* release split MCP access lock register */
7346 static void bxe_release_alr(struct bxe_softc *sc)
7347 {
7348     REG_WR(sc, GRCBASE_MCP + 0x9c, 0);
7349 }
7350
7351 static void
7352 bxe_fan_failure(struct bxe_softc *sc)
7353 {
7354     int port = SC_PORT(sc);
7355     uint32_t ext_phy_config;
7356
7357     /* mark the failure */
7358     ext_phy_config =
7359         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
7360
7361     ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
7362     ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
7363     SHMEM_WR(sc, dev_info.port_hw_config[port].external_phy_config,
7364              ext_phy_config);
7365
7366     /* log the failure */
7367     BLOGW(sc, "Fan Failure has caused the driver to shutdown "
7368               "the card to prevent permanent damage. "
7369               "Please contact OEM Support for assistance\n");
7370
7371     /* XXX */
7372 #if 1
7373     bxe_panic(sc, ("Schedule task to handle fan failure\n"));
7374 #else
7375     /*
7376      * Schedule device reset (unload)
7377      * This is due to some boards consuming sufficient power when driver is
7378      * up to overheat if fan fails.
7379      */
7380     bxe_set_bit(BXE_SP_RTNL_FAN_FAILURE, &sc->sp_rtnl_state);
7381     schedule_delayed_work(&sc->sp_rtnl_task, 0);
7382 #endif
7383 }
7384
7385 /* this function is called upon a link interrupt */
7386 static void
7387 bxe_link_attn(struct bxe_softc *sc)
7388 {
7389     uint32_t pause_enabled = 0;
7390     struct host_port_stats *pstats;
7391     int cmng_fns;
7392
7393     /* Make sure that we are synced with the current statistics */
7394     bxe_stats_handle(sc, STATS_EVENT_STOP);
7395
7396     elink_link_update(&sc->link_params, &sc->link_vars);
7397
7398     if (sc->link_vars.link_up) {
7399
7400         /* dropless flow control */
7401         if (!CHIP_IS_E1(sc) && sc->dropless_fc) {
7402             pause_enabled = 0;
7403
7404             if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
7405                 pause_enabled = 1;
7406             }
7407
7408             REG_WR(sc,
7409                    (BAR_USTRORM_INTMEM +
7410                     USTORM_ETH_PAUSE_ENABLED_OFFSET(SC_PORT(sc))),
7411                    pause_enabled);
7412         }
7413
7414         if (sc->link_vars.mac_type != ELINK_MAC_TYPE_EMAC) {
7415             pstats = BXE_SP(sc, port_stats);
7416             /* reset old mac stats */
7417             memset(&(pstats->mac_stx[0]), 0, sizeof(struct mac_stx));
7418         }
7419
7420         if (sc->state == BXE_STATE_OPEN) {
7421             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
7422         }
7423     }
7424
7425     if (sc->link_vars.link_up && sc->link_vars.line_speed) {
7426         cmng_fns = bxe_get_cmng_fns_mode(sc);
7427
7428         if (cmng_fns != CMNG_FNS_NONE) {
7429             bxe_cmng_fns_init(sc, FALSE, cmng_fns);
7430             storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7431         } else {
7432             /* rate shaping and fairness are disabled */
7433             BLOGD(sc, DBG_LOAD, "single function mode without fairness\n");
7434         }
7435     }
7436
7437     bxe_link_report_locked(sc);
7438
7439     if (IS_MF(sc)) {
7440         ; // XXX bxe_link_sync_notify(sc);
7441     }
7442 }
7443
7444 static void
7445 bxe_attn_int_asserted(struct bxe_softc *sc,
7446                       uint32_t         asserted)
7447 {
7448     int port = SC_PORT(sc);
7449     uint32_t aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
7450                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
7451     uint32_t nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
7452                                         NIG_REG_MASK_INTERRUPT_PORT0;
7453     uint32_t aeu_mask;
7454     uint32_t nig_mask = 0;
7455     uint32_t reg_addr;
7456     uint32_t igu_acked;
7457     uint32_t cnt;
7458
7459     if (sc->attn_state & asserted) {
7460         BLOGE(sc, "IGU ERROR attn=0x%08x\n", asserted);
7461     }
7462
7463     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7464
7465     aeu_mask = REG_RD(sc, aeu_addr);
7466
7467     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly asserted 0x%08x\n",
7468           aeu_mask, asserted);
7469
7470     aeu_mask &= ~(asserted & 0x3ff);
7471
7472     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
7473
7474     REG_WR(sc, aeu_addr, aeu_mask);
7475
7476     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7477
7478     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
7479     sc->attn_state |= asserted;
7480     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
7481
7482     if (asserted & ATTN_HARD_WIRED_MASK) {
7483         if (asserted & ATTN_NIG_FOR_FUNC) {
7484
7485             bxe_acquire_phy_lock(sc);
7486             /* save nig interrupt mask */
7487             nig_mask = REG_RD(sc, nig_int_mask_addr);
7488
7489             /* If nig_mask is not set, no need to call the update function */
7490             if (nig_mask) {
7491                 REG_WR(sc, nig_int_mask_addr, 0);
7492
7493                 bxe_link_attn(sc);
7494             }
7495
7496             /* handle unicore attn? */
7497         }
7498
7499         if (asserted & ATTN_SW_TIMER_4_FUNC) {
7500             BLOGD(sc, DBG_INTR, "ATTN_SW_TIMER_4_FUNC!\n");
7501         }
7502
7503         if (asserted & GPIO_2_FUNC) {
7504             BLOGD(sc, DBG_INTR, "GPIO_2_FUNC!\n");
7505         }
7506
7507         if (asserted & GPIO_3_FUNC) {
7508             BLOGD(sc, DBG_INTR, "GPIO_3_FUNC!\n");
7509         }
7510
7511         if (asserted & GPIO_4_FUNC) {
7512             BLOGD(sc, DBG_INTR, "GPIO_4_FUNC!\n");
7513         }
7514
7515         if (port == 0) {
7516             if (asserted & ATTN_GENERAL_ATTN_1) {
7517                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_1!\n");
7518                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
7519             }
7520             if (asserted & ATTN_GENERAL_ATTN_2) {
7521                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_2!\n");
7522                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
7523             }
7524             if (asserted & ATTN_GENERAL_ATTN_3) {
7525                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_3!\n");
7526                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
7527             }
7528         } else {
7529             if (asserted & ATTN_GENERAL_ATTN_4) {
7530                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_4!\n");
7531                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
7532             }
7533             if (asserted & ATTN_GENERAL_ATTN_5) {
7534                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_5!\n");
7535                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
7536             }
7537             if (asserted & ATTN_GENERAL_ATTN_6) {
7538                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_6!\n");
7539                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
7540             }
7541         }
7542     } /* hardwired */
7543
7544     if (sc->devinfo.int_block == INT_BLOCK_HC) {
7545         reg_addr = (HC_REG_COMMAND_REG + port*32 + COMMAND_REG_ATTN_BITS_SET);
7546     } else {
7547         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
7548     }
7549
7550     BLOGD(sc, DBG_INTR, "about to mask 0x%08x at %s addr 0x%08x\n",
7551           asserted,
7552           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
7553     REG_WR(sc, reg_addr, asserted);
7554
7555     /* now set back the mask */
7556     if (asserted & ATTN_NIG_FOR_FUNC) {
7557         /*
7558          * Verify that IGU ack through BAR was written before restoring
7559          * NIG mask. This loop should exit after 2-3 iterations max.
7560          */
7561         if (sc->devinfo.int_block != INT_BLOCK_HC) {
7562             cnt = 0;
7563
7564             do {
7565                 igu_acked = REG_RD(sc, IGU_REG_ATTENTION_ACK_BITS);
7566             } while (((igu_acked & ATTN_NIG_FOR_FUNC) == 0) &&
7567                      (++cnt < MAX_IGU_ATTN_ACK_TO));
7568
7569             if (!igu_acked) {
7570                 BLOGE(sc, "Failed to verify IGU ack on time\n");
7571             }
7572
7573             mb();
7574         }
7575
7576         REG_WR(sc, nig_int_mask_addr, nig_mask);
7577
7578         bxe_release_phy_lock(sc);
7579     }
7580 }
7581
7582 static void
7583 bxe_print_next_block(struct bxe_softc *sc,
7584                      int              idx,
7585                      const char       *blk)
7586 {
7587     BLOGI(sc, "%s%s", idx ? ", " : "", blk);
7588 }
7589
7590 static int
7591 bxe_check_blocks_with_parity0(struct bxe_softc *sc,
7592                               uint32_t         sig,
7593                               int              par_num,
7594                               uint8_t          print)
7595 {
7596     uint32_t cur_bit = 0;
7597     int i = 0;
7598
7599     for (i = 0; sig; i++) {
7600         cur_bit = ((uint32_t)0x1 << i);
7601         if (sig & cur_bit) {
7602             switch (cur_bit) {
7603             case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
7604                 if (print)
7605                     bxe_print_next_block(sc, par_num++, "BRB");
7606                 break;
7607             case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
7608                 if (print)
7609                     bxe_print_next_block(sc, par_num++, "PARSER");
7610                 break;
7611             case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
7612                 if (print)
7613                     bxe_print_next_block(sc, par_num++, "TSDM");
7614                 break;
7615             case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
7616                 if (print)
7617                     bxe_print_next_block(sc, par_num++, "SEARCHER");
7618                 break;
7619             case AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR:
7620                 if (print)
7621                     bxe_print_next_block(sc, par_num++, "TCM");
7622                 break;
7623             case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
7624                 if (print)
7625                     bxe_print_next_block(sc, par_num++, "TSEMI");
7626                 break;
7627             case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
7628                 if (print)
7629                     bxe_print_next_block(sc, par_num++, "XPB");
7630                 break;
7631             }
7632
7633             /* Clear the bit */
7634             sig &= ~cur_bit;
7635         }
7636     }
7637
7638     return (par_num);
7639 }
7640
7641 static int
7642 bxe_check_blocks_with_parity1(struct bxe_softc *sc,
7643                               uint32_t         sig,
7644                               int              par_num,
7645                               uint8_t          *global,
7646                               uint8_t          print)
7647 {
7648     int i = 0;
7649     uint32_t cur_bit = 0;
7650     for (i = 0; sig; i++) {
7651         cur_bit = ((uint32_t)0x1 << i);
7652         if (sig & cur_bit) {
7653             switch (cur_bit) {
7654             case AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR:
7655                 if (print)
7656                     bxe_print_next_block(sc, par_num++, "PBF");
7657                 break;
7658             case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
7659                 if (print)
7660                     bxe_print_next_block(sc, par_num++, "QM");
7661                 break;
7662             case AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR:
7663                 if (print)
7664                     bxe_print_next_block(sc, par_num++, "TM");
7665                 break;
7666             case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
7667                 if (print)
7668                     bxe_print_next_block(sc, par_num++, "XSDM");
7669                 break;
7670             case AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR:
7671                 if (print)
7672                     bxe_print_next_block(sc, par_num++, "XCM");
7673                 break;
7674             case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
7675                 if (print)
7676                     bxe_print_next_block(sc, par_num++, "XSEMI");
7677                 break;
7678             case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
7679                 if (print)
7680                     bxe_print_next_block(sc, par_num++, "DOORBELLQ");
7681                 break;
7682             case AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR:
7683                 if (print)
7684                     bxe_print_next_block(sc, par_num++, "NIG");
7685                 break;
7686             case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
7687                 if (print)
7688                     bxe_print_next_block(sc, par_num++, "VAUX PCI CORE");
7689                 *global = TRUE;
7690                 break;
7691             case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
7692                 if (print)
7693                     bxe_print_next_block(sc, par_num++, "DEBUG");
7694                 break;
7695             case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
7696                 if (print)
7697                     bxe_print_next_block(sc, par_num++, "USDM");
7698                 break;
7699             case AEU_INPUTS_ATTN_BITS_UCM_PARITY_ERROR:
7700                 if (print)
7701                     bxe_print_next_block(sc, par_num++, "UCM");
7702                 break;
7703             case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
7704                 if (print)
7705                     bxe_print_next_block(sc, par_num++, "USEMI");
7706                 break;
7707             case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
7708                 if (print)
7709                     bxe_print_next_block(sc, par_num++, "UPB");
7710                 break;
7711             case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
7712                 if (print)
7713                     bxe_print_next_block(sc, par_num++, "CSDM");
7714                 break;
7715             case AEU_INPUTS_ATTN_BITS_CCM_PARITY_ERROR:
7716                 if (print)
7717                     bxe_print_next_block(sc, par_num++, "CCM");
7718                 break;
7719             }
7720
7721             /* Clear the bit */
7722             sig &= ~cur_bit;
7723         }
7724     }
7725
7726     return (par_num);
7727 }
7728
7729 static int
7730 bxe_check_blocks_with_parity2(struct bxe_softc *sc,
7731                               uint32_t         sig,
7732                               int              par_num,
7733                               uint8_t          print)
7734 {
7735     uint32_t cur_bit = 0;
7736     int i = 0;
7737
7738     for (i = 0; sig; i++) {
7739         cur_bit = ((uint32_t)0x1 << i);
7740         if (sig & cur_bit) {
7741             switch (cur_bit) {
7742             case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
7743                 if (print)
7744                     bxe_print_next_block(sc, par_num++, "CSEMI");
7745                 break;
7746             case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
7747                 if (print)
7748                     bxe_print_next_block(sc, par_num++, "PXP");
7749                 break;
7750             case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
7751                 if (print)
7752                     bxe_print_next_block(sc, par_num++, "PXPPCICLOCKCLIENT");
7753                 break;
7754             case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
7755                 if (print)
7756                     bxe_print_next_block(sc, par_num++, "CFC");
7757                 break;
7758             case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
7759                 if (print)
7760                     bxe_print_next_block(sc, par_num++, "CDU");
7761                 break;
7762             case AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR:
7763                 if (print)
7764                     bxe_print_next_block(sc, par_num++, "DMAE");
7765                 break;
7766             case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
7767                 if (print)
7768                     bxe_print_next_block(sc, par_num++, "IGU");
7769                 break;
7770             case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
7771                 if (print)
7772                     bxe_print_next_block(sc, par_num++, "MISC");
7773                 break;
7774             }
7775
7776             /* Clear the bit */
7777             sig &= ~cur_bit;
7778         }
7779     }
7780
7781     return (par_num);
7782 }
7783
7784 static int
7785 bxe_check_blocks_with_parity3(struct bxe_softc *sc,
7786                               uint32_t         sig,
7787                               int              par_num,
7788                               uint8_t          *global,
7789                               uint8_t          print)
7790 {
7791     uint32_t cur_bit = 0;
7792     int i = 0;
7793
7794     for (i = 0; sig; i++) {
7795         cur_bit = ((uint32_t)0x1 << i);
7796         if (sig & cur_bit) {
7797             switch (cur_bit) {
7798             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
7799                 if (print)
7800                     bxe_print_next_block(sc, par_num++, "MCP ROM");
7801                 *global = TRUE;
7802                 break;
7803             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
7804                 if (print)
7805                     bxe_print_next_block(sc, par_num++,
7806                               "MCP UMP RX");
7807                 *global = TRUE;
7808                 break;
7809             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
7810                 if (print)
7811                     bxe_print_next_block(sc, par_num++,
7812                               "MCP UMP TX");
7813                 *global = TRUE;
7814                 break;
7815             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
7816                 if (print)
7817                     bxe_print_next_block(sc, par_num++,
7818                               "MCP SCPAD");
7819                 *global = TRUE;
7820                 break;
7821             }
7822
7823             /* Clear the bit */
7824             sig &= ~cur_bit;
7825         }
7826     }
7827
7828     return (par_num);
7829 }
7830
7831 static int
7832 bxe_check_blocks_with_parity4(struct bxe_softc *sc,
7833                               uint32_t         sig,
7834                               int              par_num,
7835                               uint8_t          print)
7836 {
7837     uint32_t cur_bit = 0;
7838     int i = 0;
7839
7840     for (i = 0; sig; i++) {
7841         cur_bit = ((uint32_t)0x1 << i);
7842         if (sig & cur_bit) {
7843             switch (cur_bit) {
7844             case AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR:
7845                 if (print)
7846                     bxe_print_next_block(sc, par_num++, "PGLUE_B");
7847                 break;
7848             case AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR:
7849                 if (print)
7850                     bxe_print_next_block(sc, par_num++, "ATC");
7851                 break;
7852             }
7853
7854             /* Clear the bit */
7855             sig &= ~cur_bit;
7856         }
7857     }
7858
7859     return (par_num);
7860 }
7861
7862 static uint8_t
7863 bxe_parity_attn(struct bxe_softc *sc,
7864                 uint8_t          *global,
7865                 uint8_t          print,
7866                 uint32_t         *sig)
7867 {
7868     int par_num = 0;
7869
7870     if ((sig[0] & HW_PRTY_ASSERT_SET_0) ||
7871         (sig[1] & HW_PRTY_ASSERT_SET_1) ||
7872         (sig[2] & HW_PRTY_ASSERT_SET_2) ||
7873         (sig[3] & HW_PRTY_ASSERT_SET_3) ||
7874         (sig[4] & HW_PRTY_ASSERT_SET_4)) {
7875         BLOGE(sc, "Parity error: HW block parity attention:\n"
7876                   "[0]:0x%08x [1]:0x%08x [2]:0x%08x [3]:0x%08x [4]:0x%08x\n",
7877               (uint32_t)(sig[0] & HW_PRTY_ASSERT_SET_0),
7878               (uint32_t)(sig[1] & HW_PRTY_ASSERT_SET_1),
7879               (uint32_t)(sig[2] & HW_PRTY_ASSERT_SET_2),
7880               (uint32_t)(sig[3] & HW_PRTY_ASSERT_SET_3),
7881               (uint32_t)(sig[4] & HW_PRTY_ASSERT_SET_4));
7882
7883         if (print)
7884             BLOGI(sc, "Parity errors detected in blocks: ");
7885
7886         par_num =
7887             bxe_check_blocks_with_parity0(sc, sig[0] &
7888                                           HW_PRTY_ASSERT_SET_0,
7889                                           par_num, print);
7890         par_num =
7891             bxe_check_blocks_with_parity1(sc, sig[1] &
7892                                           HW_PRTY_ASSERT_SET_1,
7893                                           par_num, global, print);
7894         par_num =
7895             bxe_check_blocks_with_parity2(sc, sig[2] &
7896                                           HW_PRTY_ASSERT_SET_2,
7897                                           par_num, print);
7898         par_num =
7899             bxe_check_blocks_with_parity3(sc, sig[3] &
7900                                           HW_PRTY_ASSERT_SET_3,
7901                                           par_num, global, print);
7902         par_num =
7903             bxe_check_blocks_with_parity4(sc, sig[4] &
7904                                           HW_PRTY_ASSERT_SET_4,
7905                                           par_num, print);
7906
7907         if (print)
7908             BLOGI(sc, "\n");
7909
7910         return (TRUE);
7911     }
7912
7913     return (FALSE);
7914 }
7915
7916 static uint8_t
7917 bxe_chk_parity_attn(struct bxe_softc *sc,
7918                     uint8_t          *global,
7919                     uint8_t          print)
7920 {
7921     struct attn_route attn = { {0} };
7922     int port = SC_PORT(sc);
7923
7924     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
7925     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
7926     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
7927     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
7928
7929     if (!CHIP_IS_E1x(sc))
7930         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
7931
7932     return (bxe_parity_attn(sc, global, print, attn.sig));
7933 }
7934
7935 static void
7936 bxe_attn_int_deasserted4(struct bxe_softc *sc,
7937                          uint32_t         attn)
7938 {
7939     uint32_t val;
7940
7941     if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
7942         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
7943         BLOGE(sc, "PGLUE hw attention 0x%08x\n", val);
7944         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
7945             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR\n");
7946         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
7947             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR\n");
7948         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
7949             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN\n");
7950         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
7951             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN\n");
7952         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
7953             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN\n");
7954         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
7955             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN\n");
7956         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
7957             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN\n");
7958         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
7959             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN\n");
7960         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
7961             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW\n");
7962     }
7963
7964     if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
7965         val = REG_RD(sc, ATC_REG_ATC_INT_STS_CLR);
7966         BLOGE(sc, "ATC hw attention 0x%08x\n", val);
7967         if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
7968             BLOGE(sc, "ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
7969         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
7970             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND\n");
7971         if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
7972             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS\n");
7973         if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
7974             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT\n");
7975         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
7976             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
7977         if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
7978             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU\n");
7979     }
7980
7981     if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7982                 AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
7983         BLOGE(sc, "FATAL parity attention set4 0x%08x\n",
7984               (uint32_t)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7985                                  AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
7986     }
7987 }
7988
7989 static void
7990 bxe_e1h_disable(struct bxe_softc *sc)
7991 {
7992     int port = SC_PORT(sc);
7993
7994     bxe_tx_disable(sc);
7995
7996     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
7997 }
7998
7999 static void
8000 bxe_e1h_enable(struct bxe_softc *sc)
8001 {
8002     int port = SC_PORT(sc);
8003
8004     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
8005
8006     // XXX bxe_tx_enable(sc);
8007 }
8008
8009 /*
8010  * called due to MCP event (on pmf):
8011  *   reread new bandwidth configuration
8012  *   configure FW
8013  *   notify others function about the change
8014  */
8015 static void
8016 bxe_config_mf_bw(struct bxe_softc *sc)
8017 {
8018     if (sc->link_vars.link_up) {
8019         bxe_cmng_fns_init(sc, TRUE, CMNG_FNS_MINMAX);
8020         // XXX bxe_link_sync_notify(sc);
8021     }
8022
8023     storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
8024 }
8025
8026 static void
8027 bxe_set_mf_bw(struct bxe_softc *sc)
8028 {
8029     bxe_config_mf_bw(sc);
8030     bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
8031 }
8032
8033 static void
8034 bxe_handle_eee_event(struct bxe_softc *sc)
8035 {
8036     BLOGD(sc, DBG_INTR, "EEE - LLDP event\n");
8037     bxe_fw_command(sc, DRV_MSG_CODE_EEE_RESULTS_ACK, 0);
8038 }
8039
8040 #define DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED 3
8041
8042 static void
8043 bxe_drv_info_ether_stat(struct bxe_softc *sc)
8044 {
8045     struct eth_stats_info *ether_stat =
8046         &sc->sp->drv_info_to_mcp.ether_stat;
8047
8048     strlcpy(ether_stat->version, BXE_DRIVER_VERSION,
8049             ETH_STAT_INFO_VERSION_LEN);
8050
8051     /* XXX (+ MAC_PAD) taken from other driver... verify this is right */
8052     sc->sp_objs[0].mac_obj.get_n_elements(sc, &sc->sp_objs[0].mac_obj,
8053                                           DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED,
8054                                           ether_stat->mac_local + MAC_PAD,
8055                                           MAC_PAD, ETH_ALEN);
8056
8057     ether_stat->mtu_size = sc->mtu;
8058
8059     ether_stat->feature_flags |= FEATURE_ETH_CHKSUM_OFFLOAD_MASK;
8060     if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
8061         ether_stat->feature_flags |= FEATURE_ETH_LSO_MASK;
8062     }
8063
8064     // XXX ether_stat->feature_flags |= ???;
8065
8066     ether_stat->promiscuous_mode = 0; // (flags & PROMISC) ? 1 : 0;
8067
8068     ether_stat->txq_size = sc->tx_ring_size;
8069     ether_stat->rxq_size = sc->rx_ring_size;
8070 }
8071
8072 static void
8073 bxe_handle_drv_info_req(struct bxe_softc *sc)
8074 {
8075     enum drv_info_opcode op_code;
8076     uint32_t drv_info_ctl = SHMEM2_RD(sc, drv_info_control);
8077
8078     /* if drv_info version supported by MFW doesn't match - send NACK */
8079     if ((drv_info_ctl & DRV_INFO_CONTROL_VER_MASK) != DRV_INFO_CUR_VER) {
8080         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8081         return;
8082     }
8083
8084     op_code = ((drv_info_ctl & DRV_INFO_CONTROL_OP_CODE_MASK) >>
8085                DRV_INFO_CONTROL_OP_CODE_SHIFT);
8086
8087     memset(&sc->sp->drv_info_to_mcp, 0, sizeof(union drv_info_to_mcp));
8088
8089     switch (op_code) {
8090     case ETH_STATS_OPCODE:
8091         bxe_drv_info_ether_stat(sc);
8092         break;
8093     case FCOE_STATS_OPCODE:
8094     case ISCSI_STATS_OPCODE:
8095     default:
8096         /* if op code isn't supported - send NACK */
8097         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8098         return;
8099     }
8100
8101     /*
8102      * If we got drv_info attn from MFW then these fields are defined in
8103      * shmem2 for sure
8104      */
8105     SHMEM2_WR(sc, drv_info_host_addr_lo,
8106               U64_LO(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8107     SHMEM2_WR(sc, drv_info_host_addr_hi,
8108               U64_HI(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8109
8110     bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_ACK, 0);
8111 }
8112
8113 static void
8114 bxe_dcc_event(struct bxe_softc *sc,
8115               uint32_t         dcc_event)
8116 {
8117     BLOGD(sc, DBG_INTR, "dcc_event 0x%08x\n", dcc_event);
8118
8119     if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
8120         /*
8121          * This is the only place besides the function initialization
8122          * where the sc->flags can change so it is done without any
8123          * locks
8124          */
8125         if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_DISABLED) {
8126             BLOGD(sc, DBG_INTR, "mf_cfg function disabled\n");
8127             sc->flags |= BXE_MF_FUNC_DIS;
8128             bxe_e1h_disable(sc);
8129         } else {
8130             BLOGD(sc, DBG_INTR, "mf_cfg function enabled\n");
8131             sc->flags &= ~BXE_MF_FUNC_DIS;
8132             bxe_e1h_enable(sc);
8133         }
8134         dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
8135     }
8136
8137     if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
8138         bxe_config_mf_bw(sc);
8139         dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
8140     }
8141
8142     /* Report results to MCP */
8143     if (dcc_event)
8144         bxe_fw_command(sc, DRV_MSG_CODE_DCC_FAILURE, 0);
8145     else
8146         bxe_fw_command(sc, DRV_MSG_CODE_DCC_OK, 0);
8147 }
8148
8149 static void
8150 bxe_pmf_update(struct bxe_softc *sc)
8151 {
8152     int port = SC_PORT(sc);
8153     uint32_t val;
8154
8155     sc->port.pmf = 1;
8156     BLOGD(sc, DBG_INTR, "pmf %d\n", sc->port.pmf);
8157
8158     /*
8159      * We need the mb() to ensure the ordering between the writing to
8160      * sc->port.pmf here and reading it from the bxe_periodic_task().
8161      */
8162     mb();
8163
8164     /* queue a periodic task */
8165     // XXX schedule task...
8166
8167     // XXX bxe_dcbx_pmf_update(sc);
8168
8169     /* enable nig attention */
8170     val = (0xff0f | (1 << (SC_VN(sc) + 4)));
8171     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8172         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, val);
8173         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, val);
8174     } else if (!CHIP_IS_E1x(sc)) {
8175         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
8176         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
8177     }
8178
8179     bxe_stats_handle(sc, STATS_EVENT_PMF);
8180 }
8181
8182 static int
8183 bxe_mc_assert(struct bxe_softc *sc)
8184 {
8185     char last_idx;
8186     int i, rc = 0;
8187     uint32_t row0, row1, row2, row3;
8188
8189     /* XSTORM */
8190     last_idx = REG_RD8(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_INDEX_OFFSET);
8191     if (last_idx)
8192         BLOGE(sc, "XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8193
8194     /* print the asserts */
8195     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8196
8197         row0 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i));
8198         row1 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 4);
8199         row2 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 8);
8200         row3 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 12);
8201
8202         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8203             BLOGE(sc, "XSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8204                   i, row3, row2, row1, row0);
8205             rc++;
8206         } else {
8207             break;
8208         }
8209     }
8210
8211     /* TSTORM */
8212     last_idx = REG_RD8(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_INDEX_OFFSET);
8213     if (last_idx) {
8214         BLOGE(sc, "TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8215     }
8216
8217     /* print the asserts */
8218     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8219
8220         row0 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i));
8221         row1 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 4);
8222         row2 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 8);
8223         row3 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 12);
8224
8225         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8226             BLOGE(sc, "TSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8227                   i, row3, row2, row1, row0);
8228             rc++;
8229         } else {
8230             break;
8231         }
8232     }
8233
8234     /* CSTORM */
8235     last_idx = REG_RD8(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_INDEX_OFFSET);
8236     if (last_idx) {
8237         BLOGE(sc, "CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8238     }
8239
8240     /* print the asserts */
8241     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8242
8243         row0 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i));
8244         row1 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 4);
8245         row2 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 8);
8246         row3 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 12);
8247
8248         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8249             BLOGE(sc, "CSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8250                   i, row3, row2, row1, row0);
8251             rc++;
8252         } else {
8253             break;
8254         }
8255     }
8256
8257     /* USTORM */
8258     last_idx = REG_RD8(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_INDEX_OFFSET);
8259     if (last_idx) {
8260         BLOGE(sc, "USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8261     }
8262
8263     /* print the asserts */
8264     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8265
8266         row0 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i));
8267         row1 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 4);
8268         row2 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 8);
8269         row3 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 12);
8270
8271         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8272             BLOGE(sc, "USTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8273                   i, row3, row2, row1, row0);
8274             rc++;
8275         } else {
8276             break;
8277         }
8278     }
8279
8280     return (rc);
8281 }
8282
8283 static void
8284 bxe_attn_int_deasserted3(struct bxe_softc *sc,
8285                          uint32_t         attn)
8286 {
8287     int func = SC_FUNC(sc);
8288     uint32_t val;
8289
8290     if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
8291
8292         if (attn & BXE_PMF_LINK_ASSERT(sc)) {
8293
8294             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
8295             bxe_read_mf_cfg(sc);
8296             sc->devinfo.mf_info.mf_config[SC_VN(sc)] =
8297                 MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
8298             val = SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_status);
8299
8300             if (val & DRV_STATUS_DCC_EVENT_MASK)
8301                 bxe_dcc_event(sc, (val & DRV_STATUS_DCC_EVENT_MASK));
8302
8303             if (val & DRV_STATUS_SET_MF_BW)
8304                 bxe_set_mf_bw(sc);
8305
8306             if (val & DRV_STATUS_DRV_INFO_REQ)
8307                 bxe_handle_drv_info_req(sc);
8308
8309 #if 0
8310             if (val & DRV_STATUS_VF_DISABLED)
8311                 bxe_vf_handle_flr_event(sc);
8312 #endif
8313
8314             if ((sc->port.pmf == 0) && (val & DRV_STATUS_PMF))
8315                 bxe_pmf_update(sc);
8316
8317 #if 0
8318             if (sc->port.pmf &&
8319                 (val & DRV_STATUS_DCBX_NEGOTIATION_RESULTS) &&
8320                 (sc->dcbx_enabled > 0))
8321                 /* start dcbx state machine */
8322                 bxe_dcbx_set_params(sc, BXE_DCBX_STATE_NEG_RECEIVED);
8323 #endif
8324
8325 #if 0
8326             if (val & DRV_STATUS_AFEX_EVENT_MASK)
8327                 bxe_handle_afex_cmd(sc, val & DRV_STATUS_AFEX_EVENT_MASK);
8328 #endif
8329
8330             if (val & DRV_STATUS_EEE_NEGOTIATION_RESULTS)
8331                 bxe_handle_eee_event(sc);
8332
8333             if (sc->link_vars.periodic_flags &
8334                 ELINK_PERIODIC_FLAGS_LINK_EVENT) {
8335                 /* sync with link */
8336                 bxe_acquire_phy_lock(sc);
8337                 sc->link_vars.periodic_flags &=
8338                     ~ELINK_PERIODIC_FLAGS_LINK_EVENT;
8339                 bxe_release_phy_lock(sc);
8340                 if (IS_MF(sc))
8341                     ; // XXX bxe_link_sync_notify(sc);
8342                 bxe_link_report(sc);
8343             }
8344
8345             /*
8346              * Always call it here: bxe_link_report() will
8347              * prevent the link indication duplication.
8348              */
8349             bxe_link_status_update(sc);
8350
8351         } else if (attn & BXE_MC_ASSERT_BITS) {
8352
8353             BLOGE(sc, "MC assert!\n");
8354             bxe_mc_assert(sc);
8355             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_10, 0);
8356             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_9, 0);
8357             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_8, 0);
8358             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_7, 0);
8359             bxe_panic(sc, ("MC assert!\n"));
8360
8361         } else if (attn & BXE_MCP_ASSERT) {
8362
8363             BLOGE(sc, "MCP assert!\n");
8364             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_11, 0);
8365             // XXX bxe_fw_dump(sc);
8366
8367         } else {
8368             BLOGE(sc, "Unknown HW assert! (attn 0x%08x)\n", attn);
8369         }
8370     }
8371
8372     if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
8373         BLOGE(sc, "LATCHED attention 0x%08x (masked)\n", attn);
8374         if (attn & BXE_GRC_TIMEOUT) {
8375             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_TIMEOUT_ATTN);
8376             BLOGE(sc, "GRC time-out 0x%08x\n", val);
8377         }
8378         if (attn & BXE_GRC_RSV) {
8379             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_RSV_ATTN);
8380             BLOGE(sc, "GRC reserved 0x%08x\n", val);
8381         }
8382         REG_WR(sc, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
8383     }
8384 }
8385
8386 static void
8387 bxe_attn_int_deasserted2(struct bxe_softc *sc,
8388                          uint32_t         attn)
8389 {
8390     int port = SC_PORT(sc);
8391     int reg_offset;
8392     uint32_t val0, mask0, val1, mask1;
8393     uint32_t val;
8394
8395     if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
8396         val = REG_RD(sc, CFC_REG_CFC_INT_STS_CLR);
8397         BLOGE(sc, "CFC hw attention 0x%08x\n", val);
8398         /* CFC error attention */
8399         if (val & 0x2) {
8400             BLOGE(sc, "FATAL error from CFC\n");
8401         }
8402     }
8403
8404     if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
8405         val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_0);
8406         BLOGE(sc, "PXP hw attention-0 0x%08x\n", val);
8407         /* RQ_USDMDP_FIFO_OVERFLOW */
8408         if (val & 0x18000) {
8409             BLOGE(sc, "FATAL error from PXP\n");
8410         }
8411
8412         if (!CHIP_IS_E1x(sc)) {
8413             val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_1);
8414             BLOGE(sc, "PXP hw attention-1 0x%08x\n", val);
8415         }
8416     }
8417
8418 #define PXP2_EOP_ERROR_BIT  PXP2_PXP2_INT_STS_CLR_0_REG_WR_PGLUE_EOP_ERROR
8419 #define AEU_PXP2_HW_INT_BIT AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_HW_INTERRUPT
8420
8421     if (attn & AEU_PXP2_HW_INT_BIT) {
8422         /*  CQ47854 workaround do not panic on
8423          *  PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8424          */
8425         if (!CHIP_IS_E1x(sc)) {
8426             mask0 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_0);
8427             val1 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_1);
8428             mask1 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_1);
8429             val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_0);
8430             /*
8431              * If the olny PXP2_EOP_ERROR_BIT is set in
8432              * STS0 and STS1 - clear it
8433              *
8434              * probably we lose additional attentions between
8435              * STS0 and STS_CLR0, in this case user will not
8436              * be notified about them
8437              */
8438             if (val0 & mask0 & PXP2_EOP_ERROR_BIT &&
8439                 !(val1 & mask1))
8440                 val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
8441
8442             /* print the register, since no one can restore it */
8443             BLOGE(sc, "PXP2_REG_PXP2_INT_STS_CLR_0 0x%08x\n", val0);
8444
8445             /*
8446              * if PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8447              * then notify
8448              */
8449             if (val0 & PXP2_EOP_ERROR_BIT) {
8450                 BLOGE(sc, "PXP2_WR_PGLUE_EOP_ERROR\n");
8451
8452                 /*
8453                  * if only PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR is
8454                  * set then clear attention from PXP2 block without panic
8455                  */
8456                 if (((val0 & mask0) == PXP2_EOP_ERROR_BIT) &&
8457                     ((val1 & mask1) == 0))
8458                     attn &= ~AEU_PXP2_HW_INT_BIT;
8459             }
8460         }
8461     }
8462
8463     if (attn & HW_INTERRUT_ASSERT_SET_2) {
8464         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
8465                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
8466
8467         val = REG_RD(sc, reg_offset);
8468         val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
8469         REG_WR(sc, reg_offset, val);
8470
8471         BLOGE(sc, "FATAL HW block attention set2 0x%x\n",
8472               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_2));
8473         bxe_panic(sc, ("HW block attention set2\n"));
8474     }
8475 }
8476
8477 static void
8478 bxe_attn_int_deasserted1(struct bxe_softc *sc,
8479                          uint32_t         attn)
8480 {
8481     int port = SC_PORT(sc);
8482     int reg_offset;
8483     uint32_t val;
8484
8485     if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
8486         val = REG_RD(sc, DORQ_REG_DORQ_INT_STS_CLR);
8487         BLOGE(sc, "DB hw attention 0x%08x\n", val);
8488         /* DORQ discard attention */
8489         if (val & 0x2) {
8490             BLOGE(sc, "FATAL error from DORQ\n");
8491         }
8492     }
8493
8494     if (attn & HW_INTERRUT_ASSERT_SET_1) {
8495         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
8496                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
8497
8498         val = REG_RD(sc, reg_offset);
8499         val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
8500         REG_WR(sc, reg_offset, val);
8501
8502         BLOGE(sc, "FATAL HW block attention set1 0x%08x\n",
8503               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_1));
8504         bxe_panic(sc, ("HW block attention set1\n"));
8505     }
8506 }
8507
8508 static void
8509 bxe_attn_int_deasserted0(struct bxe_softc *sc,
8510                          uint32_t         attn)
8511 {
8512     int port = SC_PORT(sc);
8513     int reg_offset;
8514     uint32_t val;
8515
8516     reg_offset = (port) ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
8517                           MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
8518
8519     if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
8520         val = REG_RD(sc, reg_offset);
8521         val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
8522         REG_WR(sc, reg_offset, val);
8523
8524         BLOGW(sc, "SPIO5 hw attention\n");
8525
8526         /* Fan failure attention */
8527         elink_hw_reset_phy(&sc->link_params);
8528         bxe_fan_failure(sc);
8529     }
8530
8531     if ((attn & sc->link_vars.aeu_int_mask) && sc->port.pmf) {
8532         bxe_acquire_phy_lock(sc);
8533         elink_handle_module_detect_int(&sc->link_params);
8534         bxe_release_phy_lock(sc);
8535     }
8536
8537     if (attn & HW_INTERRUT_ASSERT_SET_0) {
8538         val = REG_RD(sc, reg_offset);
8539         val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
8540         REG_WR(sc, reg_offset, val);
8541
8542         bxe_panic(sc, ("FATAL HW block attention set0 0x%lx\n",
8543                        (attn & HW_INTERRUT_ASSERT_SET_0)));
8544     }
8545 }
8546
8547 static void
8548 bxe_attn_int_deasserted(struct bxe_softc *sc,
8549                         uint32_t         deasserted)
8550 {
8551     struct attn_route attn;
8552     struct attn_route *group_mask;
8553     int port = SC_PORT(sc);
8554     int index;
8555     uint32_t reg_addr;
8556     uint32_t val;
8557     uint32_t aeu_mask;
8558     uint8_t global = FALSE;
8559
8560     /*
8561      * Need to take HW lock because MCP or other port might also
8562      * try to handle this event.
8563      */
8564     bxe_acquire_alr(sc);
8565
8566     if (bxe_chk_parity_attn(sc, &global, TRUE)) {
8567         /* XXX
8568          * In case of parity errors don't handle attentions so that
8569          * other function would "see" parity errors.
8570          */
8571         sc->recovery_state = BXE_RECOVERY_INIT;
8572         // XXX schedule a recovery task...
8573         /* disable HW interrupts */
8574         bxe_int_disable(sc);
8575         bxe_release_alr(sc);
8576         return;
8577     }
8578
8579     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
8580     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
8581     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
8582     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
8583     if (!CHIP_IS_E1x(sc)) {
8584         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
8585     } else {
8586         attn.sig[4] = 0;
8587     }
8588
8589     BLOGD(sc, DBG_INTR, "attn: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n",
8590           attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
8591
8592     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
8593         if (deasserted & (1 << index)) {
8594             group_mask = &sc->attn_group[index];
8595
8596             BLOGD(sc, DBG_INTR,
8597                   "group[%d]: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n", index,
8598                   group_mask->sig[0], group_mask->sig[1],
8599                   group_mask->sig[2], group_mask->sig[3],
8600                   group_mask->sig[4]);
8601
8602             bxe_attn_int_deasserted4(sc, attn.sig[4] & group_mask->sig[4]);
8603             bxe_attn_int_deasserted3(sc, attn.sig[3] & group_mask->sig[3]);
8604             bxe_attn_int_deasserted1(sc, attn.sig[1] & group_mask->sig[1]);
8605             bxe_attn_int_deasserted2(sc, attn.sig[2] & group_mask->sig[2]);
8606             bxe_attn_int_deasserted0(sc, attn.sig[0] & group_mask->sig[0]);
8607         }
8608     }
8609
8610     bxe_release_alr(sc);
8611
8612     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8613         reg_addr = (HC_REG_COMMAND_REG + port*32 +
8614                     COMMAND_REG_ATTN_BITS_CLR);
8615     } else {
8616         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
8617     }
8618
8619     val = ~deasserted;
8620     BLOGD(sc, DBG_INTR,
8621           "about to mask 0x%08x at %s addr 0x%08x\n", val,
8622           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
8623     REG_WR(sc, reg_addr, val);
8624
8625     if (~sc->attn_state & deasserted) {
8626         BLOGE(sc, "IGU error\n");
8627     }
8628
8629     reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
8630                       MISC_REG_AEU_MASK_ATTN_FUNC_0;
8631
8632     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8633
8634     aeu_mask = REG_RD(sc, reg_addr);
8635
8636     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly deasserted 0x%08x\n",
8637           aeu_mask, deasserted);
8638     aeu_mask |= (deasserted & 0x3ff);
8639     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
8640
8641     REG_WR(sc, reg_addr, aeu_mask);
8642     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8643
8644     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
8645     sc->attn_state &= ~deasserted;
8646     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
8647 }
8648
8649 static void
8650 bxe_attn_int(struct bxe_softc *sc)
8651 {
8652     /* read local copy of bits */
8653     uint32_t attn_bits = le32toh(sc->def_sb->atten_status_block.attn_bits);
8654     uint32_t attn_ack = le32toh(sc->def_sb->atten_status_block.attn_bits_ack);
8655     uint32_t attn_state = sc->attn_state;
8656
8657     /* look for changed bits */
8658     uint32_t asserted   =  attn_bits & ~attn_ack & ~attn_state;
8659     uint32_t deasserted = ~attn_bits &  attn_ack &  attn_state;
8660
8661     BLOGD(sc, DBG_INTR,
8662           "attn_bits 0x%08x attn_ack 0x%08x asserted 0x%08x deasserted 0x%08x\n",
8663           attn_bits, attn_ack, asserted, deasserted);
8664
8665     if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state)) {
8666         BLOGE(sc, "BAD attention state\n");
8667     }
8668
8669     /* handle bits that were raised */
8670     if (asserted) {
8671         bxe_attn_int_asserted(sc, asserted);
8672     }
8673
8674     if (deasserted) {
8675         bxe_attn_int_deasserted(sc, deasserted);
8676     }
8677 }
8678
8679 static uint16_t
8680 bxe_update_dsb_idx(struct bxe_softc *sc)
8681 {
8682     struct host_sp_status_block *def_sb = sc->def_sb;
8683     uint16_t rc = 0;
8684
8685     mb(); /* status block is written to by the chip */
8686
8687     if (sc->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
8688         sc->def_att_idx = def_sb->atten_status_block.attn_bits_index;
8689         rc |= BXE_DEF_SB_ATT_IDX;
8690     }
8691
8692     if (sc->def_idx != def_sb->sp_sb.running_index) {
8693         sc->def_idx = def_sb->sp_sb.running_index;
8694         rc |= BXE_DEF_SB_IDX;
8695     }
8696
8697     mb();
8698
8699     return (rc);
8700 }
8701
8702 static inline struct ecore_queue_sp_obj *
8703 bxe_cid_to_q_obj(struct bxe_softc *sc,
8704                  uint32_t         cid)
8705 {
8706     BLOGD(sc, DBG_SP, "retrieving fp from cid %d\n", cid);
8707     return (&sc->sp_objs[CID_TO_FP(cid, sc)].q_obj);
8708 }
8709
8710 static void
8711 bxe_handle_mcast_eqe(struct bxe_softc *sc)
8712 {
8713     struct ecore_mcast_ramrod_params rparam;
8714     int rc;
8715
8716     memset(&rparam, 0, sizeof(rparam));
8717
8718     rparam.mcast_obj = &sc->mcast_obj;
8719
8720     BXE_MCAST_LOCK(sc);
8721
8722     /* clear pending state for the last command */
8723     sc->mcast_obj.raw.clear_pending(&sc->mcast_obj.raw);
8724
8725     /* if there are pending mcast commands - send them */
8726     if (sc->mcast_obj.check_pending(&sc->mcast_obj)) {
8727         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
8728         if (rc < 0) {
8729             BLOGD(sc, DBG_SP,
8730                   "ERROR: Failed to send pending mcast commands (%d)\n",
8731                   rc);
8732         }
8733     }
8734
8735     BXE_MCAST_UNLOCK(sc);
8736 }
8737
8738 static void
8739 bxe_handle_classification_eqe(struct bxe_softc      *sc,
8740                               union event_ring_elem *elem)
8741 {
8742     unsigned long ramrod_flags = 0;
8743     int rc = 0;
8744     uint32_t cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8745     struct ecore_vlan_mac_obj *vlan_mac_obj;
8746
8747     /* always push next commands out, don't wait here */
8748     bit_set(&ramrod_flags, RAMROD_CONT);
8749
8750     switch (le32toh(elem->message.data.eth_event.echo) >> BXE_SWCID_SHIFT) {
8751     case ECORE_FILTER_MAC_PENDING:
8752         BLOGD(sc, DBG_SP, "Got SETUP_MAC completions\n");
8753         vlan_mac_obj = &sc->sp_objs[cid].mac_obj;
8754         break;
8755
8756     case ECORE_FILTER_MCAST_PENDING:
8757         BLOGD(sc, DBG_SP, "Got SETUP_MCAST completions\n");
8758         /*
8759          * This is only relevant for 57710 where multicast MACs are
8760          * configured as unicast MACs using the same ramrod.
8761          */
8762         bxe_handle_mcast_eqe(sc);
8763         return;
8764
8765     default:
8766         BLOGE(sc, "Unsupported classification command: %d\n",
8767               elem->message.data.eth_event.echo);
8768         return;
8769     }
8770
8771     rc = vlan_mac_obj->complete(sc, vlan_mac_obj, elem, &ramrod_flags);
8772
8773     if (rc < 0) {
8774         BLOGE(sc, "Failed to schedule new commands (%d)\n", rc);
8775     } else if (rc > 0) {
8776         BLOGD(sc, DBG_SP, "Scheduled next pending commands...\n");
8777     }
8778 }
8779
8780 static void
8781 bxe_handle_rx_mode_eqe(struct bxe_softc      *sc,
8782                        union event_ring_elem *elem)
8783 {
8784     bxe_clear_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
8785
8786     /* send rx_mode command again if was requested */
8787     if (bxe_test_and_clear_bit(ECORE_FILTER_RX_MODE_SCHED,
8788                                &sc->sp_state)) {
8789         bxe_set_storm_rx_mode(sc);
8790     }
8791 #if 0
8792     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_START_SCHED,
8793                                     &sc->sp_state)) {
8794         bxe_set_iscsi_eth_rx_mode(sc, TRUE);
8795     }
8796     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_STOP_SCHED,
8797                                     &sc->sp_state)) {
8798         bxe_set_iscsi_eth_rx_mode(sc, FALSE);
8799     }
8800 #endif
8801 }
8802
8803 static void
8804 bxe_update_eq_prod(struct bxe_softc *sc,
8805                    uint16_t         prod)
8806 {
8807     storm_memset_eq_prod(sc, prod, SC_FUNC(sc));
8808     wmb(); /* keep prod updates ordered */
8809 }
8810
8811 static void
8812 bxe_eq_int(struct bxe_softc *sc)
8813 {
8814     uint16_t hw_cons, sw_cons, sw_prod;
8815     union event_ring_elem *elem;
8816     uint8_t echo;
8817     uint32_t cid;
8818     uint8_t opcode;
8819     int spqe_cnt = 0;
8820     struct ecore_queue_sp_obj *q_obj;
8821     struct ecore_func_sp_obj *f_obj = &sc->func_obj;
8822     struct ecore_raw_obj *rss_raw = &sc->rss_conf_obj.raw;
8823
8824     hw_cons = le16toh(*sc->eq_cons_sb);
8825
8826     /*
8827      * The hw_cons range is 1-255, 257 - the sw_cons range is 0-254, 256.
8828      * when we get to the next-page we need to adjust so the loop
8829      * condition below will be met. The next element is the size of a
8830      * regular element and hence incrementing by 1
8831      */
8832     if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE) {
8833         hw_cons++;
8834     }
8835
8836     /*
8837      * This function may never run in parallel with itself for a
8838      * specific sc and no need for a read memory barrier here.
8839      */
8840     sw_cons = sc->eq_cons;
8841     sw_prod = sc->eq_prod;
8842
8843     BLOGD(sc, DBG_SP,"EQ: hw_cons=%u sw_cons=%u eq_spq_left=0x%lx\n",
8844           hw_cons, sw_cons, atomic_load_acq_long(&sc->eq_spq_left));
8845
8846     for (;
8847          sw_cons != hw_cons;
8848          sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
8849
8850         elem = &sc->eq[EQ_DESC(sw_cons)];
8851
8852 #if 0
8853         int rc;
8854         rc = bxe_iov_eq_sp_event(sc, elem);
8855         if (!rc) {
8856             BLOGE(sc, "bxe_iov_eq_sp_event returned %d\n", rc);
8857             goto next_spqe;
8858         }
8859 #endif
8860
8861         /* elem CID originates from FW, actually LE */
8862         cid = SW_CID(elem->message.data.cfc_del_event.cid);
8863         opcode = elem->message.opcode;
8864
8865         /* handle eq element */
8866         switch (opcode) {
8867 #if 0
8868         case EVENT_RING_OPCODE_VF_PF_CHANNEL:
8869             BLOGD(sc, DBG_SP, "vf/pf channel element on eq\n");
8870             bxe_vf_mbx(sc, &elem->message.data.vf_pf_event);
8871             continue;
8872 #endif
8873
8874         case EVENT_RING_OPCODE_STAT_QUERY:
8875             BLOGD(sc, DBG_SP, "got statistics completion event %d\n",
8876                   sc->stats_comp++);
8877             /* nothing to do with stats comp */
8878             goto next_spqe;
8879
8880         case EVENT_RING_OPCODE_CFC_DEL:
8881             /* handle according to cid range */
8882             /* we may want to verify here that the sc state is HALTING */
8883             BLOGD(sc, DBG_SP, "got delete ramrod for MULTI[%d]\n", cid);
8884             q_obj = bxe_cid_to_q_obj(sc, cid);
8885             if (q_obj->complete_cmd(sc, q_obj, ECORE_Q_CMD_CFC_DEL)) {
8886                 break;
8887             }
8888             goto next_spqe;
8889
8890         case EVENT_RING_OPCODE_STOP_TRAFFIC:
8891             BLOGD(sc, DBG_SP, "got STOP TRAFFIC\n");
8892             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_STOP)) {
8893                 break;
8894             }
8895             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_PAUSED);
8896             goto next_spqe;
8897
8898         case EVENT_RING_OPCODE_START_TRAFFIC:
8899             BLOGD(sc, DBG_SP, "got START TRAFFIC\n");
8900             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_START)) {
8901                 break;
8902             }
8903             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_RELEASED);
8904             goto next_spqe;
8905
8906         case EVENT_RING_OPCODE_FUNCTION_UPDATE:
8907             echo = elem->message.data.function_update_event.echo;
8908             if (echo == SWITCH_UPDATE) {
8909                 BLOGD(sc, DBG_SP, "got FUNC_SWITCH_UPDATE ramrod\n");
8910                 if (f_obj->complete_cmd(sc, f_obj,
8911                                         ECORE_F_CMD_SWITCH_UPDATE)) {
8912                     break;
8913                 }
8914             }
8915             else {
8916                 BLOGD(sc, DBG_SP,
8917                       "AFEX: ramrod completed FUNCTION_UPDATE\n");
8918 #if 0
8919                 f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_UPDATE);
8920                 /*
8921                  * We will perform the queues update from the sp_core_task as
8922                  * all queue SP operations should run with CORE_LOCK.
8923                  */
8924                 bxe_set_bit(BXE_SP_CORE_AFEX_F_UPDATE, &sc->sp_core_state);
8925                 taskqueue_enqueue(sc->sp_tq, &sc->sp_tq_task);
8926 #endif
8927             }
8928             goto next_spqe;
8929
8930 #if 0
8931         case EVENT_RING_OPCODE_AFEX_VIF_LISTS:
8932             f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_VIFLISTS);
8933             bxe_after_afex_vif_lists(sc, elem);
8934             goto next_spqe;
8935 #endif
8936
8937         case EVENT_RING_OPCODE_FORWARD_SETUP:
8938             q_obj = &bxe_fwd_sp_obj(sc, q_obj);
8939             if (q_obj->complete_cmd(sc, q_obj,
8940                                     ECORE_Q_CMD_SETUP_TX_ONLY)) {
8941                 break;
8942             }
8943             goto next_spqe;
8944
8945         case EVENT_RING_OPCODE_FUNCTION_START:
8946             BLOGD(sc, DBG_SP, "got FUNC_START ramrod\n");
8947             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_START)) {
8948                 break;
8949             }
8950             goto next_spqe;
8951
8952         case EVENT_RING_OPCODE_FUNCTION_STOP:
8953             BLOGD(sc, DBG_SP, "got FUNC_STOP ramrod\n");
8954             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_STOP)) {
8955                 break;
8956             }
8957             goto next_spqe;
8958         }
8959
8960         switch (opcode | sc->state) {
8961         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPEN):
8962         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPENING_WAITING_PORT):
8963             cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8964             BLOGD(sc, DBG_SP, "got RSS_UPDATE ramrod. CID %d\n", cid);
8965             rss_raw->clear_pending(rss_raw);
8966             break;
8967
8968         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_OPEN):
8969         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_DIAG):
8970         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_CLOSING_WAITING_HALT):
8971         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_OPEN):
8972         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_DIAG):
8973         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8974             BLOGD(sc, DBG_SP, "got (un)set mac ramrod\n");
8975             bxe_handle_classification_eqe(sc, elem);
8976             break;
8977
8978         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_OPEN):
8979         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_DIAG):
8980         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8981             BLOGD(sc, DBG_SP, "got mcast ramrod\n");
8982             bxe_handle_mcast_eqe(sc);
8983             break;
8984
8985         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_OPEN):
8986         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_DIAG):
8987         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8988             BLOGD(sc, DBG_SP, "got rx_mode ramrod\n");
8989             bxe_handle_rx_mode_eqe(sc, elem);
8990             break;
8991
8992         default:
8993             /* unknown event log error and continue */
8994             BLOGE(sc, "Unknown EQ event %d, sc->state 0x%x\n",
8995                   elem->message.opcode, sc->state);
8996         }
8997
8998 next_spqe:
8999         spqe_cnt++;
9000     } /* for */
9001
9002     mb();
9003     atomic_add_acq_long(&sc->eq_spq_left, spqe_cnt);
9004
9005     sc->eq_cons = sw_cons;
9006     sc->eq_prod = sw_prod;
9007
9008     /* make sure that above mem writes were issued towards the memory */
9009     wmb();
9010
9011     /* update producer */
9012     bxe_update_eq_prod(sc, sc->eq_prod);
9013 }
9014
9015 static void
9016 bxe_handle_sp_tq(void *context,
9017                  int  pending)
9018 {
9019     struct bxe_softc *sc = (struct bxe_softc *)context;
9020     uint16_t status;
9021
9022     BLOGD(sc, DBG_SP, "---> SP TASK <---\n");
9023
9024     /* what work needs to be performed? */
9025     status = bxe_update_dsb_idx(sc);
9026
9027     BLOGD(sc, DBG_SP, "dsb status 0x%04x\n", status);
9028
9029     /* HW attentions */
9030     if (status & BXE_DEF_SB_ATT_IDX) {
9031         BLOGD(sc, DBG_SP, "---> ATTN INTR <---\n");
9032         bxe_attn_int(sc);
9033         status &= ~BXE_DEF_SB_ATT_IDX;
9034     }
9035
9036     /* SP events: STAT_QUERY and others */
9037     if (status & BXE_DEF_SB_IDX) {
9038         /* handle EQ completions */
9039         BLOGD(sc, DBG_SP, "---> EQ INTR <---\n");
9040         bxe_eq_int(sc);
9041         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID,
9042                    le16toh(sc->def_idx), IGU_INT_NOP, 1);
9043         status &= ~BXE_DEF_SB_IDX;
9044     }
9045
9046     /* if status is non zero then something went wrong */
9047     if (__predict_false(status)) {
9048         BLOGE(sc, "Got an unknown SP interrupt! (0x%04x)\n", status);
9049     }
9050
9051     /* ack status block only if something was actually handled */
9052     bxe_ack_sb(sc, sc->igu_dsb_id, ATTENTION_ID,
9053                le16toh(sc->def_att_idx), IGU_INT_ENABLE, 1);
9054
9055     /*
9056      * Must be called after the EQ processing (since eq leads to sriov
9057      * ramrod completion flows).
9058      * This flow may have been scheduled by the arrival of a ramrod
9059      * completion, or by the sriov code rescheduling itself.
9060      */
9061     // XXX bxe_iov_sp_task(sc);
9062
9063 #if 0
9064     /* AFEX - poll to check if VIFSET_ACK should be sent to MFW */
9065     if (bxe_test_and_clear_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK,
9066                                &sc->sp_state)) {
9067         bxe_link_report(sc);
9068         bxe_fw_command(sc, DRV_MSG_CODE_AFEX_VIFSET_ACK, 0);
9069     }
9070 #endif
9071 }
9072
9073 static void
9074 bxe_handle_fp_tq(void *context,
9075                  int  pending)
9076 {
9077     struct bxe_fastpath *fp = (struct bxe_fastpath *)context;
9078     struct bxe_softc *sc = fp->sc;
9079     uint8_t more_tx = FALSE;
9080     uint8_t more_rx = FALSE;
9081
9082     BLOGD(sc, DBG_INTR, "---> FP TASK QUEUE (%d) <---\n", fp->index);
9083
9084     /* XXX
9085      * IFF_DRV_RUNNING state can't be checked here since we process
9086      * slowpath events on a client queue during setup. Instead
9087      * we need to add a "process/continue" flag here that the driver
9088      * can use to tell the task here not to do anything.
9089      */
9090 #if 0
9091     if (!(sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
9092         return;
9093     }
9094 #endif
9095
9096     /* update the fastpath index */
9097     bxe_update_fp_sb_idx(fp);
9098
9099     /* XXX add loop here if ever support multiple tx CoS */
9100     /* fp->txdata[cos] */
9101     if (bxe_has_tx_work(fp)) {
9102         BXE_FP_TX_LOCK(fp);
9103         more_tx = bxe_txeof(sc, fp);
9104         BXE_FP_TX_UNLOCK(fp);
9105     }
9106
9107     if (bxe_has_rx_work(fp)) {
9108         more_rx = bxe_rxeof(sc, fp);
9109     }
9110
9111     if (more_rx /*|| more_tx*/) {
9112         /* still more work to do */
9113         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9114         return;
9115     }
9116
9117     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9118                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9119 }
9120
9121 static void
9122 bxe_task_fp(struct bxe_fastpath *fp)
9123 {
9124     struct bxe_softc *sc = fp->sc;
9125     uint8_t more_tx = FALSE;
9126     uint8_t more_rx = FALSE;
9127
9128     BLOGD(sc, DBG_INTR, "---> FP TASK ISR (%d) <---\n", fp->index);
9129
9130     /* update the fastpath index */
9131     bxe_update_fp_sb_idx(fp);
9132
9133     /* XXX add loop here if ever support multiple tx CoS */
9134     /* fp->txdata[cos] */
9135     if (bxe_has_tx_work(fp)) {
9136         BXE_FP_TX_LOCK(fp);
9137         more_tx = bxe_txeof(sc, fp);
9138         BXE_FP_TX_UNLOCK(fp);
9139     }
9140
9141     if (bxe_has_rx_work(fp)) {
9142         more_rx = bxe_rxeof(sc, fp);
9143     }
9144
9145     if (more_rx /*|| more_tx*/) {
9146         /* still more work to do, bail out if this ISR and process later */
9147         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9148         return;
9149     }
9150
9151     /*
9152      * Here we write the fastpath index taken before doing any tx or rx work.
9153      * It is very well possible other hw events occurred up to this point and
9154      * they were actually processed accordingly above. Since we're going to
9155      * write an older fastpath index, an interrupt is coming which we might
9156      * not do any work in.
9157      */
9158     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9159                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9160 }
9161
9162 /*
9163  * Legacy interrupt entry point.
9164  *
9165  * Verifies that the controller generated the interrupt and
9166  * then calls a separate routine to handle the various
9167  * interrupt causes: link, RX, and TX.
9168  */
9169 static void
9170 bxe_intr_legacy(void *xsc)
9171 {
9172     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9173     struct bxe_fastpath *fp;
9174     uint16_t status, mask;
9175     int i;
9176
9177     BLOGD(sc, DBG_INTR, "---> BXE INTx <---\n");
9178
9179 #if 0
9180     /* Don't handle any interrupts if we're not ready. */
9181     if (__predict_false(sc->intr_sem != 0)) {
9182         return;
9183     }
9184 #endif
9185
9186     /*
9187      * 0 for ustorm, 1 for cstorm
9188      * the bits returned from ack_int() are 0-15
9189      * bit 0 = attention status block
9190      * bit 1 = fast path status block
9191      * a mask of 0x2 or more = tx/rx event
9192      * a mask of 1 = slow path event
9193      */
9194
9195     status = bxe_ack_int(sc);
9196
9197     /* the interrupt is not for us */
9198     if (__predict_false(status == 0)) {
9199         BLOGD(sc, DBG_INTR, "Not our interrupt!\n");
9200         return;
9201     }
9202
9203     BLOGD(sc, DBG_INTR, "Interrupt status 0x%04x\n", status);
9204
9205     FOR_EACH_ETH_QUEUE(sc, i) {
9206         fp = &sc->fp[i];
9207         mask = (0x2 << (fp->index + CNIC_SUPPORT(sc)));
9208         if (status & mask) {
9209             /* acknowledge and disable further fastpath interrupts */
9210             bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9211             bxe_task_fp(fp);
9212             status &= ~mask;
9213         }
9214     }
9215
9216 #if 0
9217     if (CNIC_SUPPORT(sc)) {
9218         mask = 0x2;
9219         if (status & (mask | 0x1)) {
9220             ...
9221             status &= ~mask;
9222         }
9223     }
9224 #endif
9225
9226     if (__predict_false(status & 0x1)) {
9227         /* acknowledge and disable further slowpath interrupts */
9228         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9229
9230         /* schedule slowpath handler */
9231         taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9232
9233         status &= ~0x1;
9234     }
9235
9236     if (__predict_false(status)) {
9237         BLOGW(sc, "Unexpected fastpath status (0x%08x)!\n", status);
9238     }
9239 }
9240
9241 /* slowpath interrupt entry point */
9242 static void
9243 bxe_intr_sp(void *xsc)
9244 {
9245     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9246
9247     BLOGD(sc, (DBG_INTR | DBG_SP), "---> SP INTR <---\n");
9248
9249     /* acknowledge and disable further slowpath interrupts */
9250     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9251
9252     /* schedule slowpath handler */
9253     taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9254 }
9255
9256 /* fastpath interrupt entry point */
9257 static void
9258 bxe_intr_fp(void *xfp)
9259 {
9260     struct bxe_fastpath *fp = (struct bxe_fastpath *)xfp;
9261     struct bxe_softc *sc = fp->sc;
9262
9263     BLOGD(sc, DBG_INTR, "---> FP INTR %d <---\n", fp->index);
9264
9265     BLOGD(sc, DBG_INTR,
9266           "(cpu=%d) MSI-X fp=%d fw_sb=%d igu_sb=%d\n",
9267           curcpu, fp->index, fp->fw_sb_id, fp->igu_sb_id);
9268
9269 #if 0
9270     /* Don't handle any interrupts if we're not ready. */
9271     if (__predict_false(sc->intr_sem != 0)) {
9272         return;
9273     }
9274 #endif
9275
9276     /* acknowledge and disable further fastpath interrupts */
9277     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9278
9279     bxe_task_fp(fp);
9280 }
9281
9282 /* Release all interrupts allocated by the driver. */
9283 static void
9284 bxe_interrupt_free(struct bxe_softc *sc)
9285 {
9286     int i;
9287
9288     switch (sc->interrupt_mode) {
9289     case INTR_MODE_INTX:
9290         BLOGD(sc, DBG_LOAD, "Releasing legacy INTx vector\n");
9291         if (sc->intr[0].resource != NULL) {
9292             bus_release_resource(sc->dev,
9293                                  SYS_RES_IRQ,
9294                                  sc->intr[0].rid,
9295                                  sc->intr[0].resource);
9296         }
9297         break;
9298     case INTR_MODE_MSI:
9299         for (i = 0; i < sc->intr_count; i++) {
9300             BLOGD(sc, DBG_LOAD, "Releasing MSI vector %d\n", i);
9301             if (sc->intr[i].resource && sc->intr[i].rid) {
9302                 bus_release_resource(sc->dev,
9303                                      SYS_RES_IRQ,
9304                                      sc->intr[i].rid,
9305                                      sc->intr[i].resource);
9306             }
9307         }
9308         pci_release_msi(sc->dev);
9309         break;
9310     case INTR_MODE_MSIX:
9311         for (i = 0; i < sc->intr_count; i++) {
9312             BLOGD(sc, DBG_LOAD, "Releasing MSI-X vector %d\n", i);
9313             if (sc->intr[i].resource && sc->intr[i].rid) {
9314                 bus_release_resource(sc->dev,
9315                                      SYS_RES_IRQ,
9316                                      sc->intr[i].rid,
9317                                      sc->intr[i].resource);
9318             }
9319         }
9320         pci_release_msi(sc->dev);
9321         break;
9322     default:
9323         /* nothing to do as initial allocation failed */
9324         break;
9325     }
9326 }
9327
9328 /*
9329  * This function determines and allocates the appropriate
9330  * interrupt based on system capabilites and user request.
9331  *
9332  * The user may force a particular interrupt mode, specify
9333  * the number of receive queues, specify the method for
9334  * distribuitng received frames to receive queues, or use
9335  * the default settings which will automatically select the
9336  * best supported combination.  In addition, the OS may or
9337  * may not support certain combinations of these settings.
9338  * This routine attempts to reconcile the settings requested
9339  * by the user with the capabilites available from the system
9340  * to select the optimal combination of features.
9341  *
9342  * Returns:
9343  *   0 = Success, !0 = Failure.
9344  */
9345 static int
9346 bxe_interrupt_alloc(struct bxe_softc *sc)
9347 {
9348     int msix_count = 0;
9349     int msi_count = 0;
9350     int num_requested = 0;
9351     int num_allocated = 0;
9352     int rid, i, j;
9353     int rc;
9354
9355     /* get the number of available MSI/MSI-X interrupts from the OS */
9356     if (sc->interrupt_mode > 0) {
9357         if (sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) {
9358             msix_count = pci_msix_count(sc->dev);
9359         }
9360
9361         if (sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) {
9362             msi_count = pci_msi_count(sc->dev);
9363         }
9364
9365         BLOGD(sc, DBG_LOAD, "%d MSI and %d MSI-X vectors available\n",
9366               msi_count, msix_count);
9367     }
9368
9369     do { /* try allocating MSI-X interrupt resources (at least 2) */
9370         if (sc->interrupt_mode != INTR_MODE_MSIX) {
9371             break;
9372         }
9373
9374         if (((sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) == 0) ||
9375             (msix_count < 2)) {
9376             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9377             break;
9378         }
9379
9380         /* ask for the necessary number of MSI-X vectors */
9381         num_requested = min((sc->num_queues + 1), msix_count);
9382
9383         BLOGD(sc, DBG_LOAD, "Requesting %d MSI-X vectors\n", num_requested);
9384
9385         num_allocated = num_requested;
9386         if ((rc = pci_alloc_msix(sc->dev, &num_allocated)) != 0) {
9387             BLOGE(sc, "MSI-X alloc failed! (%d)\n", rc);
9388             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9389             break;
9390         }
9391
9392         if (num_allocated < 2) { /* possible? */
9393             BLOGE(sc, "MSI-X allocation less than 2!\n");
9394             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9395             pci_release_msi(sc->dev);
9396             break;
9397         }
9398
9399         BLOGI(sc, "MSI-X vectors Requested %d and Allocated %d\n",
9400               num_requested, num_allocated);
9401
9402         /* best effort so use the number of vectors allocated to us */
9403         sc->intr_count = num_allocated;
9404         sc->num_queues = num_allocated - 1;
9405
9406         rid = 1; /* initial resource identifier */
9407
9408         /* allocate the MSI-X vectors */
9409         for (i = 0; i < num_allocated; i++) {
9410             sc->intr[i].rid = (rid + i);
9411
9412             if ((sc->intr[i].resource =
9413                  bus_alloc_resource_any(sc->dev,
9414                                         SYS_RES_IRQ,
9415                                         &sc->intr[i].rid,
9416                                         RF_ACTIVE)) == NULL) {
9417                 BLOGE(sc, "Failed to map MSI-X[%d] (rid=%d)!\n",
9418                       i, (rid + i));
9419
9420                 for (j = (i - 1); j >= 0; j--) {
9421                     bus_release_resource(sc->dev,
9422                                          SYS_RES_IRQ,
9423                                          sc->intr[j].rid,
9424                                          sc->intr[j].resource);
9425                 }
9426
9427                 sc->intr_count = 0;
9428                 sc->num_queues = 0;
9429                 sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9430                 pci_release_msi(sc->dev);
9431                 break;
9432             }
9433
9434             BLOGD(sc, DBG_LOAD, "Mapped MSI-X[%d] (rid=%d)\n", i, (rid + i));
9435         }
9436     } while (0);
9437
9438     do { /* try allocating MSI vector resources (at least 2) */
9439         if (sc->interrupt_mode != INTR_MODE_MSI) {
9440             break;
9441         }
9442
9443         if (((sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) == 0) ||
9444             (msi_count < 1)) {
9445             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9446             break;
9447         }
9448
9449         /* ask for a single MSI vector */
9450         num_requested = 1;
9451
9452         BLOGD(sc, DBG_LOAD, "Requesting %d MSI vectors\n", num_requested);
9453
9454         num_allocated = num_requested;
9455         if ((rc = pci_alloc_msi(sc->dev, &num_allocated)) != 0) {
9456             BLOGE(sc, "MSI alloc failed (%d)!\n", rc);
9457             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9458             break;
9459         }
9460
9461         if (num_allocated != 1) { /* possible? */
9462             BLOGE(sc, "MSI allocation is not 1!\n");
9463             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9464             pci_release_msi(sc->dev);
9465             break;
9466         }
9467
9468         BLOGI(sc, "MSI vectors Requested %d and Allocated %d\n",
9469               num_requested, num_allocated);
9470
9471         /* best effort so use the number of vectors allocated to us */
9472         sc->intr_count = num_allocated;
9473         sc->num_queues = num_allocated;
9474
9475         rid = 1; /* initial resource identifier */
9476
9477         sc->intr[0].rid = rid;
9478
9479         if ((sc->intr[0].resource =
9480              bus_alloc_resource_any(sc->dev,
9481                                     SYS_RES_IRQ,
9482                                     &sc->intr[0].rid,
9483                                     RF_ACTIVE)) == NULL) {
9484             BLOGE(sc, "Failed to map MSI[0] (rid=%d)!\n", rid);
9485             sc->intr_count = 0;
9486             sc->num_queues = 0;
9487             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9488             pci_release_msi(sc->dev);
9489             break;
9490         }
9491
9492         BLOGD(sc, DBG_LOAD, "Mapped MSI[0] (rid=%d)\n", rid);
9493     } while (0);
9494
9495     do { /* try allocating INTx vector resources */
9496         if (sc->interrupt_mode != INTR_MODE_INTX) {
9497             break;
9498         }
9499
9500         BLOGD(sc, DBG_LOAD, "Requesting legacy INTx interrupt\n");
9501
9502         /* only one vector for INTx */
9503         sc->intr_count = 1;
9504         sc->num_queues = 1;
9505
9506         rid = 0; /* initial resource identifier */
9507
9508         sc->intr[0].rid = rid;
9509
9510         if ((sc->intr[0].resource =
9511              bus_alloc_resource_any(sc->dev,
9512                                     SYS_RES_IRQ,
9513                                     &sc->intr[0].rid,
9514                                     (RF_ACTIVE | RF_SHAREABLE))) == NULL) {
9515             BLOGE(sc, "Failed to map INTx (rid=%d)!\n", rid);
9516             sc->intr_count = 0;
9517             sc->num_queues = 0;
9518             sc->interrupt_mode = -1; /* Failed! */
9519             break;
9520         }
9521
9522         BLOGD(sc, DBG_LOAD, "Mapped INTx (rid=%d)\n", rid);
9523     } while (0);
9524
9525     if (sc->interrupt_mode == -1) {
9526         BLOGE(sc, "Interrupt Allocation: FAILED!!!\n");
9527         rc = 1;
9528     } else {
9529         BLOGD(sc, DBG_LOAD,
9530               "Interrupt Allocation: interrupt_mode=%d, num_queues=%d\n",
9531               sc->interrupt_mode, sc->num_queues);
9532         rc = 0;
9533     }
9534
9535     return (rc);
9536 }
9537
9538 static void
9539 bxe_interrupt_detach(struct bxe_softc *sc)
9540 {
9541     struct bxe_fastpath *fp;
9542     int i;
9543
9544     /* release interrupt resources */
9545     for (i = 0; i < sc->intr_count; i++) {
9546         if (sc->intr[i].resource && sc->intr[i].tag) {
9547             BLOGD(sc, DBG_LOAD, "Disabling interrupt vector %d\n", i);
9548             bus_teardown_intr(sc->dev, sc->intr[i].resource, sc->intr[i].tag);
9549         }
9550     }
9551
9552     for (i = 0; i < sc->num_queues; i++) {
9553         fp = &sc->fp[i];
9554         if (fp->tq) {
9555             taskqueue_drain(fp->tq, &fp->tq_task);
9556             taskqueue_free(fp->tq);
9557             fp->tq = NULL;
9558         }
9559     }
9560
9561
9562     if (sc->sp_tq) {
9563         taskqueue_drain(sc->sp_tq, &sc->sp_tq_task);
9564         taskqueue_free(sc->sp_tq);
9565         sc->sp_tq = NULL;
9566     }
9567 }
9568
9569 /*
9570  * Enables interrupts and attach to the ISR.
9571  *
9572  * When using multiple MSI/MSI-X vectors the first vector
9573  * is used for slowpath operations while all remaining
9574  * vectors are used for fastpath operations.  If only a
9575  * single MSI/MSI-X vector is used (SINGLE_ISR) then the
9576  * ISR must look for both slowpath and fastpath completions.
9577  */
9578 static int
9579 bxe_interrupt_attach(struct bxe_softc *sc)
9580 {
9581     struct bxe_fastpath *fp;
9582     int rc = 0;
9583     int i;
9584
9585     snprintf(sc->sp_tq_name, sizeof(sc->sp_tq_name),
9586              "bxe%d_sp_tq", sc->unit);
9587     TASK_INIT(&sc->sp_tq_task, 0, bxe_handle_sp_tq, sc);
9588     sc->sp_tq = taskqueue_create_fast(sc->sp_tq_name, M_NOWAIT,
9589                                       taskqueue_thread_enqueue,
9590                                       &sc->sp_tq);
9591     taskqueue_start_threads(&sc->sp_tq, 1, PWAIT, /* lower priority */
9592                             "%s", sc->sp_tq_name);
9593
9594
9595     for (i = 0; i < sc->num_queues; i++) {
9596         fp = &sc->fp[i];
9597         snprintf(fp->tq_name, sizeof(fp->tq_name),
9598                  "bxe%d_fp%d_tq", sc->unit, i);
9599         TASK_INIT(&fp->tq_task, 0, bxe_handle_fp_tq, fp);
9600         fp->tq = taskqueue_create_fast(fp->tq_name, M_NOWAIT,
9601                                        taskqueue_thread_enqueue,
9602                                        &fp->tq);
9603         taskqueue_start_threads(&fp->tq, 1, PI_NET, /* higher priority */
9604                                 "%s", fp->tq_name);
9605     }
9606
9607     /* setup interrupt handlers */
9608     if (sc->interrupt_mode == INTR_MODE_MSIX) {
9609         BLOGD(sc, DBG_LOAD, "Enabling slowpath MSI-X[0] vector\n");
9610
9611         /*
9612          * Setup the interrupt handler. Note that we pass the driver instance
9613          * to the interrupt handler for the slowpath.
9614          */
9615         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9616                                  (INTR_TYPE_NET | INTR_MPSAFE),
9617                                  NULL, bxe_intr_sp, sc,
9618                                  &sc->intr[0].tag)) != 0) {
9619             BLOGE(sc, "Failed to allocate MSI-X[0] vector (%d)\n", rc);
9620             goto bxe_interrupt_attach_exit;
9621         }
9622
9623         bus_describe_intr(sc->dev, sc->intr[0].resource,
9624                           sc->intr[0].tag, "sp");
9625
9626         /* bus_bind_intr(sc->dev, sc->intr[0].resource, 0); */
9627
9628         /* initialize the fastpath vectors (note the first was used for sp) */
9629         for (i = 0; i < sc->num_queues; i++) {
9630             fp = &sc->fp[i];
9631             BLOGD(sc, DBG_LOAD, "Enabling MSI-X[%d] vector\n", (i + 1));
9632
9633             /*
9634              * Setup the interrupt handler. Note that we pass the
9635              * fastpath context to the interrupt handler in this
9636              * case.
9637              */
9638             if ((rc = bus_setup_intr(sc->dev, sc->intr[i + 1].resource,
9639                                      (INTR_TYPE_NET | INTR_MPSAFE),
9640                                      NULL, bxe_intr_fp, fp,
9641                                      &sc->intr[i + 1].tag)) != 0) {
9642                 BLOGE(sc, "Failed to allocate MSI-X[%d] vector (%d)\n",
9643                       (i + 1), rc);
9644                 goto bxe_interrupt_attach_exit;
9645             }
9646
9647             bus_describe_intr(sc->dev, sc->intr[i + 1].resource,
9648                               sc->intr[i + 1].tag, "fp%02d", i);
9649
9650             /* bind the fastpath instance to a cpu */
9651             if (sc->num_queues > 1) {
9652                 bus_bind_intr(sc->dev, sc->intr[i + 1].resource, i);
9653             }
9654
9655             fp->state = BXE_FP_STATE_IRQ;
9656         }
9657     } else if (sc->interrupt_mode == INTR_MODE_MSI) {
9658         BLOGD(sc, DBG_LOAD, "Enabling MSI[0] vector\n");
9659
9660         /*
9661          * Setup the interrupt handler. Note that we pass the
9662          * driver instance to the interrupt handler which
9663          * will handle both the slowpath and fastpath.
9664          */
9665         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9666                                  (INTR_TYPE_NET | INTR_MPSAFE),
9667                                  NULL, bxe_intr_legacy, sc,
9668                                  &sc->intr[0].tag)) != 0) {
9669             BLOGE(sc, "Failed to allocate MSI[0] vector (%d)\n", rc);
9670             goto bxe_interrupt_attach_exit;
9671         }
9672
9673     } else { /* (sc->interrupt_mode == INTR_MODE_INTX) */
9674         BLOGD(sc, DBG_LOAD, "Enabling INTx interrupts\n");
9675
9676         /*
9677          * Setup the interrupt handler. Note that we pass the
9678          * driver instance to the interrupt handler which
9679          * will handle both the slowpath and fastpath.
9680          */
9681         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9682                                  (INTR_TYPE_NET | INTR_MPSAFE),
9683                                  NULL, bxe_intr_legacy, sc,
9684                                  &sc->intr[0].tag)) != 0) {
9685             BLOGE(sc, "Failed to allocate INTx interrupt (%d)\n", rc);
9686             goto bxe_interrupt_attach_exit;
9687         }
9688     }
9689
9690 bxe_interrupt_attach_exit:
9691
9692     return (rc);
9693 }
9694
9695 static int  bxe_init_hw_common_chip(struct bxe_softc *sc);
9696 static int  bxe_init_hw_common(struct bxe_softc *sc);
9697 static int  bxe_init_hw_port(struct bxe_softc *sc);
9698 static int  bxe_init_hw_func(struct bxe_softc *sc);
9699 static void bxe_reset_common(struct bxe_softc *sc);
9700 static void bxe_reset_port(struct bxe_softc *sc);
9701 static void bxe_reset_func(struct bxe_softc *sc);
9702 static int  bxe_gunzip_init(struct bxe_softc *sc);
9703 static void bxe_gunzip_end(struct bxe_softc *sc);
9704 static int  bxe_init_firmware(struct bxe_softc *sc);
9705 static void bxe_release_firmware(struct bxe_softc *sc);
9706
9707 static struct
9708 ecore_func_sp_drv_ops bxe_func_sp_drv = {
9709     .init_hw_cmn_chip = bxe_init_hw_common_chip,
9710     .init_hw_cmn      = bxe_init_hw_common,
9711     .init_hw_port     = bxe_init_hw_port,
9712     .init_hw_func     = bxe_init_hw_func,
9713
9714     .reset_hw_cmn     = bxe_reset_common,
9715     .reset_hw_port    = bxe_reset_port,
9716     .reset_hw_func    = bxe_reset_func,
9717
9718     .gunzip_init      = bxe_gunzip_init,
9719     .gunzip_end       = bxe_gunzip_end,
9720
9721     .init_fw          = bxe_init_firmware,
9722     .release_fw       = bxe_release_firmware,
9723 };
9724
9725 static void
9726 bxe_init_func_obj(struct bxe_softc *sc)
9727 {
9728     sc->dmae_ready = 0;
9729
9730     ecore_init_func_obj(sc,
9731                         &sc->func_obj,
9732                         BXE_SP(sc, func_rdata),
9733                         BXE_SP_MAPPING(sc, func_rdata),
9734                         BXE_SP(sc, func_afex_rdata),
9735                         BXE_SP_MAPPING(sc, func_afex_rdata),
9736                         &bxe_func_sp_drv);
9737 }
9738
9739 static int
9740 bxe_init_hw(struct bxe_softc *sc,
9741             uint32_t         load_code)
9742 {
9743     struct ecore_func_state_params func_params = { NULL };
9744     int rc;
9745
9746     /* prepare the parameters for function state transitions */
9747     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
9748
9749     func_params.f_obj = &sc->func_obj;
9750     func_params.cmd = ECORE_F_CMD_HW_INIT;
9751
9752     func_params.params.hw_init.load_phase = load_code;
9753
9754     /*
9755      * Via a plethora of function pointers, we will eventually reach
9756      * bxe_init_hw_common(), bxe_init_hw_port(), or bxe_init_hw_func().
9757      */
9758     rc = ecore_func_state_change(sc, &func_params);
9759
9760     return (rc);
9761 }
9762
9763 static void
9764 bxe_fill(struct bxe_softc *sc,
9765          uint32_t         addr,
9766          int              fill,
9767          uint32_t         len)
9768 {
9769     uint32_t i;
9770
9771     if (!(len % 4) && !(addr % 4)) {
9772         for (i = 0; i < len; i += 4) {
9773             REG_WR(sc, (addr + i), fill);
9774         }
9775     } else {
9776         for (i = 0; i < len; i++) {
9777             REG_WR8(sc, (addr + i), fill);
9778         }
9779     }
9780 }
9781
9782 /* writes FP SP data to FW - data_size in dwords */
9783 static void
9784 bxe_wr_fp_sb_data(struct bxe_softc *sc,
9785                   int              fw_sb_id,
9786                   uint32_t         *sb_data_p,
9787                   uint32_t         data_size)
9788 {
9789     int index;
9790
9791     for (index = 0; index < data_size; index++) {
9792         REG_WR(sc,
9793                (BAR_CSTRORM_INTMEM +
9794                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
9795                 (sizeof(uint32_t) * index)),
9796                *(sb_data_p + index));
9797     }
9798 }
9799
9800 static void
9801 bxe_zero_fp_sb(struct bxe_softc *sc,
9802                int              fw_sb_id)
9803 {
9804     struct hc_status_block_data_e2 sb_data_e2;
9805     struct hc_status_block_data_e1x sb_data_e1x;
9806     uint32_t *sb_data_p;
9807     uint32_t data_size = 0;
9808
9809     if (!CHIP_IS_E1x(sc)) {
9810         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9811         sb_data_e2.common.state = SB_DISABLED;
9812         sb_data_e2.common.p_func.vf_valid = FALSE;
9813         sb_data_p = (uint32_t *)&sb_data_e2;
9814         data_size = (sizeof(struct hc_status_block_data_e2) /
9815                      sizeof(uint32_t));
9816     } else {
9817         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9818         sb_data_e1x.common.state = SB_DISABLED;
9819         sb_data_e1x.common.p_func.vf_valid = FALSE;
9820         sb_data_p = (uint32_t *)&sb_data_e1x;
9821         data_size = (sizeof(struct hc_status_block_data_e1x) /
9822                      sizeof(uint32_t));
9823     }
9824
9825     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9826
9827     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id)),
9828              0, CSTORM_STATUS_BLOCK_SIZE);
9829     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id)),
9830              0, CSTORM_SYNC_BLOCK_SIZE);
9831 }
9832
9833 static void
9834 bxe_wr_sp_sb_data(struct bxe_softc               *sc,
9835                   struct hc_sp_status_block_data *sp_sb_data)
9836 {
9837     int i;
9838
9839     for (i = 0;
9840          i < (sizeof(struct hc_sp_status_block_data) / sizeof(uint32_t));
9841          i++) {
9842         REG_WR(sc,
9843                (BAR_CSTRORM_INTMEM +
9844                 CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(SC_FUNC(sc)) +
9845                 (i * sizeof(uint32_t))),
9846                *((uint32_t *)sp_sb_data + i));
9847     }
9848 }
9849
9850 static void
9851 bxe_zero_sp_sb(struct bxe_softc *sc)
9852 {
9853     struct hc_sp_status_block_data sp_sb_data;
9854
9855     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
9856
9857     sp_sb_data.state           = SB_DISABLED;
9858     sp_sb_data.p_func.vf_valid = FALSE;
9859
9860     bxe_wr_sp_sb_data(sc, &sp_sb_data);
9861
9862     bxe_fill(sc,
9863              (BAR_CSTRORM_INTMEM +
9864               CSTORM_SP_STATUS_BLOCK_OFFSET(SC_FUNC(sc))),
9865               0, CSTORM_SP_STATUS_BLOCK_SIZE);
9866     bxe_fill(sc,
9867              (BAR_CSTRORM_INTMEM +
9868               CSTORM_SP_SYNC_BLOCK_OFFSET(SC_FUNC(sc))),
9869               0, CSTORM_SP_SYNC_BLOCK_SIZE);
9870 }
9871
9872 static void
9873 bxe_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
9874                              int                       igu_sb_id,
9875                              int                       igu_seg_id)
9876 {
9877     hc_sm->igu_sb_id      = igu_sb_id;
9878     hc_sm->igu_seg_id     = igu_seg_id;
9879     hc_sm->timer_value    = 0xFF;
9880     hc_sm->time_to_expire = 0xFFFFFFFF;
9881 }
9882
9883 static void
9884 bxe_map_sb_state_machines(struct hc_index_data *index_data)
9885 {
9886     /* zero out state machine indices */
9887
9888     /* rx indices */
9889     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags &= ~HC_INDEX_DATA_SM_ID;
9890
9891     /* tx indices */
9892     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags      &= ~HC_INDEX_DATA_SM_ID;
9893     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags &= ~HC_INDEX_DATA_SM_ID;
9894     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags &= ~HC_INDEX_DATA_SM_ID;
9895     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags &= ~HC_INDEX_DATA_SM_ID;
9896
9897     /* map indices */
9898
9899     /* rx indices */
9900     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags |=
9901         (SM_RX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9902
9903     /* tx indices */
9904     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags |=
9905         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9906     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags |=
9907         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9908     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags |=
9909         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9910     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags |=
9911         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9912 }
9913
9914 static void
9915 bxe_init_sb(struct bxe_softc *sc,
9916             bus_addr_t       busaddr,
9917             int              vfid,
9918             uint8_t          vf_valid,
9919             int              fw_sb_id,
9920             int              igu_sb_id)
9921 {
9922     struct hc_status_block_data_e2  sb_data_e2;
9923     struct hc_status_block_data_e1x sb_data_e1x;
9924     struct hc_status_block_sm       *hc_sm_p;
9925     uint32_t *sb_data_p;
9926     int igu_seg_id;
9927     int data_size;
9928
9929     if (CHIP_INT_MODE_IS_BC(sc)) {
9930         igu_seg_id = HC_SEG_ACCESS_NORM;
9931     } else {
9932         igu_seg_id = IGU_SEG_ACCESS_NORM;
9933     }
9934
9935     bxe_zero_fp_sb(sc, fw_sb_id);
9936
9937     if (!CHIP_IS_E1x(sc)) {
9938         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9939         sb_data_e2.common.state = SB_ENABLED;
9940         sb_data_e2.common.p_func.pf_id = SC_FUNC(sc);
9941         sb_data_e2.common.p_func.vf_id = vfid;
9942         sb_data_e2.common.p_func.vf_valid = vf_valid;
9943         sb_data_e2.common.p_func.vnic_id = SC_VN(sc);
9944         sb_data_e2.common.same_igu_sb_1b = TRUE;
9945         sb_data_e2.common.host_sb_addr.hi = U64_HI(busaddr);
9946         sb_data_e2.common.host_sb_addr.lo = U64_LO(busaddr);
9947         hc_sm_p = sb_data_e2.common.state_machine;
9948         sb_data_p = (uint32_t *)&sb_data_e2;
9949         data_size = (sizeof(struct hc_status_block_data_e2) /
9950                      sizeof(uint32_t));
9951         bxe_map_sb_state_machines(sb_data_e2.index_data);
9952     } else {
9953         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9954         sb_data_e1x.common.state = SB_ENABLED;
9955         sb_data_e1x.common.p_func.pf_id = SC_FUNC(sc);
9956         sb_data_e1x.common.p_func.vf_id = 0xff;
9957         sb_data_e1x.common.p_func.vf_valid = FALSE;
9958         sb_data_e1x.common.p_func.vnic_id = SC_VN(sc);
9959         sb_data_e1x.common.same_igu_sb_1b = TRUE;
9960         sb_data_e1x.common.host_sb_addr.hi = U64_HI(busaddr);
9961         sb_data_e1x.common.host_sb_addr.lo = U64_LO(busaddr);
9962         hc_sm_p = sb_data_e1x.common.state_machine;
9963         sb_data_p = (uint32_t *)&sb_data_e1x;
9964         data_size = (sizeof(struct hc_status_block_data_e1x) /
9965                      sizeof(uint32_t));
9966         bxe_map_sb_state_machines(sb_data_e1x.index_data);
9967     }
9968
9969     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID], igu_sb_id, igu_seg_id);
9970     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID], igu_sb_id, igu_seg_id);
9971
9972     BLOGD(sc, DBG_LOAD, "Init FW SB %d\n", fw_sb_id);
9973
9974     /* write indices to HW - PCI guarantees endianity of regpairs */
9975     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9976 }
9977
9978 static inline uint8_t
9979 bxe_fp_qzone_id(struct bxe_fastpath *fp)
9980 {
9981     if (CHIP_IS_E1x(fp->sc)) {
9982         return (fp->cl_id + SC_PORT(fp->sc) * ETH_MAX_RX_CLIENTS_E1H);
9983     } else {
9984         return (fp->cl_id);
9985     }
9986 }
9987
9988 static inline uint32_t
9989 bxe_rx_ustorm_prods_offset(struct bxe_softc    *sc,
9990                            struct bxe_fastpath *fp)
9991 {
9992     uint32_t offset = BAR_USTRORM_INTMEM;
9993
9994 #if 0
9995     if (IS_VF(sc)) {
9996         return (PXP_VF_ADDR_USDM_QUEUES_START +
9997                 (sc->acquire_resp.resc.hw_qid[fp->index] *
9998                  sizeof(struct ustorm_queue_zone_data)));
9999     } else
10000 #endif
10001     if (!CHIP_IS_E1x(sc)) {
10002         offset += USTORM_RX_PRODS_E2_OFFSET(fp->cl_qzone_id);
10003     } else {
10004         offset += USTORM_RX_PRODS_E1X_OFFSET(SC_PORT(sc), fp->cl_id);
10005     }
10006
10007     return (offset);
10008 }
10009
10010 static void
10011 bxe_init_eth_fp(struct bxe_softc *sc,
10012                 int              idx)
10013 {
10014     struct bxe_fastpath *fp = &sc->fp[idx];
10015     uint32_t cids[ECORE_MULTI_TX_COS] = { 0 };
10016     unsigned long q_type = 0;
10017     int cos;
10018
10019     fp->sc    = sc;
10020     fp->index = idx;
10021
10022     snprintf(fp->tx_mtx_name, sizeof(fp->tx_mtx_name),
10023              "bxe%d_fp%d_tx_lock", sc->unit, idx);
10024     mtx_init(&fp->tx_mtx, fp->tx_mtx_name, NULL, MTX_DEF);
10025
10026     snprintf(fp->rx_mtx_name, sizeof(fp->rx_mtx_name),
10027              "bxe%d_fp%d_rx_lock", sc->unit, idx);
10028     mtx_init(&fp->rx_mtx, fp->rx_mtx_name, NULL, MTX_DEF);
10029
10030     fp->igu_sb_id = (sc->igu_base_sb + idx + CNIC_SUPPORT(sc));
10031     fp->fw_sb_id = (sc->base_fw_ndsb + idx + CNIC_SUPPORT(sc));
10032
10033     fp->cl_id = (CHIP_IS_E1x(sc)) ?
10034                     (SC_L_ID(sc) + idx) :
10035                     /* want client ID same as IGU SB ID for non-E1 */
10036                     fp->igu_sb_id;
10037     fp->cl_qzone_id = bxe_fp_qzone_id(fp);
10038
10039     /* setup sb indices */
10040     if (!CHIP_IS_E1x(sc)) {
10041         fp->sb_index_values  = fp->status_block.e2_sb->sb.index_values;
10042         fp->sb_running_index = fp->status_block.e2_sb->sb.running_index;
10043     } else {
10044         fp->sb_index_values  = fp->status_block.e1x_sb->sb.index_values;
10045         fp->sb_running_index = fp->status_block.e1x_sb->sb.running_index;
10046     }
10047
10048     /* init shortcut */
10049     fp->ustorm_rx_prods_offset = bxe_rx_ustorm_prods_offset(sc, fp);
10050
10051     fp->rx_cq_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_RX_CQ_CONS];
10052
10053     /*
10054      * XXX If multiple CoS is ever supported then each fastpath structure
10055      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
10056      */
10057     for (cos = 0; cos < sc->max_cos; cos++) {
10058         cids[cos] = idx;
10059     }
10060     fp->tx_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_TX_CQ_CONS_COS0];
10061
10062     /* nothing more for a VF to do */
10063     if (IS_VF(sc)) {
10064         return;
10065     }
10066
10067     bxe_init_sb(sc, fp->sb_dma.paddr, BXE_VF_ID_INVALID, FALSE,
10068                 fp->fw_sb_id, fp->igu_sb_id);
10069
10070     bxe_update_fp_sb_idx(fp);
10071
10072     /* Configure Queue State object */
10073     bit_set(&q_type, ECORE_Q_TYPE_HAS_RX);
10074     bit_set(&q_type, ECORE_Q_TYPE_HAS_TX);
10075
10076     ecore_init_queue_obj(sc,
10077                          &sc->sp_objs[idx].q_obj,
10078                          fp->cl_id,
10079                          cids,
10080                          sc->max_cos,
10081                          SC_FUNC(sc),
10082                          BXE_SP(sc, q_rdata),
10083                          BXE_SP_MAPPING(sc, q_rdata),
10084                          q_type);
10085
10086     /* configure classification DBs */
10087     ecore_init_mac_obj(sc,
10088                        &sc->sp_objs[idx].mac_obj,
10089                        fp->cl_id,
10090                        idx,
10091                        SC_FUNC(sc),
10092                        BXE_SP(sc, mac_rdata),
10093                        BXE_SP_MAPPING(sc, mac_rdata),
10094                        ECORE_FILTER_MAC_PENDING,
10095                        &sc->sp_state,
10096                        ECORE_OBJ_TYPE_RX_TX,
10097                        &sc->macs_pool);
10098
10099     BLOGD(sc, DBG_LOAD, "fp[%d]: sb=%p cl_id=%d fw_sb=%d igu_sb=%d\n",
10100           idx, fp->status_block.e2_sb, fp->cl_id, fp->fw_sb_id, fp->igu_sb_id);
10101 }
10102
10103 static inline void
10104 bxe_update_rx_prod(struct bxe_softc    *sc,
10105                    struct bxe_fastpath *fp,
10106                    uint16_t            rx_bd_prod,
10107                    uint16_t            rx_cq_prod,
10108                    uint16_t            rx_sge_prod)
10109 {
10110     struct ustorm_eth_rx_producers rx_prods = { 0 };
10111     uint32_t i;
10112
10113     /* update producers */
10114     rx_prods.bd_prod  = rx_bd_prod;
10115     rx_prods.cqe_prod = rx_cq_prod;
10116     rx_prods.sge_prod = rx_sge_prod;
10117
10118     /*
10119      * Make sure that the BD and SGE data is updated before updating the
10120      * producers since FW might read the BD/SGE right after the producer
10121      * is updated.
10122      * This is only applicable for weak-ordered memory model archs such
10123      * as IA-64. The following barrier is also mandatory since FW will
10124      * assumes BDs must have buffers.
10125      */
10126     wmb();
10127
10128     for (i = 0; i < (sizeof(rx_prods) / 4); i++) {
10129         REG_WR(sc,
10130                (fp->ustorm_rx_prods_offset + (i * 4)),
10131                ((uint32_t *)&rx_prods)[i]);
10132     }
10133
10134     wmb(); /* keep prod updates ordered */
10135
10136     BLOGD(sc, DBG_RX,
10137           "RX fp[%d]: wrote prods bd_prod=%u cqe_prod=%u sge_prod=%u\n",
10138           fp->index, rx_bd_prod, rx_cq_prod, rx_sge_prod);
10139 }
10140
10141 static void
10142 bxe_init_rx_rings(struct bxe_softc *sc)
10143 {
10144     struct bxe_fastpath *fp;
10145     int i;
10146
10147     for (i = 0; i < sc->num_queues; i++) {
10148         fp = &sc->fp[i];
10149
10150         fp->rx_bd_cons = 0;
10151
10152         /*
10153          * Activate the BD ring...
10154          * Warning, this will generate an interrupt (to the TSTORM)
10155          * so this can only be done after the chip is initialized
10156          */
10157         bxe_update_rx_prod(sc, fp,
10158                            fp->rx_bd_prod,
10159                            fp->rx_cq_prod,
10160                            fp->rx_sge_prod);
10161
10162         if (i != 0) {
10163             continue;
10164         }
10165
10166         if (CHIP_IS_E1(sc)) {
10167             REG_WR(sc,
10168                    (BAR_USTRORM_INTMEM +
10169                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc))),
10170                    U64_LO(fp->rcq_dma.paddr));
10171             REG_WR(sc,
10172                    (BAR_USTRORM_INTMEM +
10173                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc)) + 4),
10174                    U64_HI(fp->rcq_dma.paddr));
10175         }
10176     }
10177 }
10178
10179 static void
10180 bxe_init_tx_ring_one(struct bxe_fastpath *fp)
10181 {
10182     SET_FLAG(fp->tx_db.data.header.header, DOORBELL_HDR_DB_TYPE, 1);
10183     fp->tx_db.data.zero_fill1 = 0;
10184     fp->tx_db.data.prod = 0;
10185
10186     fp->tx_pkt_prod = 0;
10187     fp->tx_pkt_cons = 0;
10188     fp->tx_bd_prod = 0;
10189     fp->tx_bd_cons = 0;
10190     fp->eth_q_stats.tx_pkts = 0;
10191 }
10192
10193 static inline void
10194 bxe_init_tx_rings(struct bxe_softc *sc)
10195 {
10196     int i;
10197
10198     for (i = 0; i < sc->num_queues; i++) {
10199 #if 0
10200         uint8_t cos;
10201         for (cos = 0; cos < sc->max_cos; cos++) {
10202             bxe_init_tx_ring_one(&sc->fp[i].txdata[cos]);
10203         }
10204 #else
10205         bxe_init_tx_ring_one(&sc->fp[i]);
10206 #endif
10207     }
10208 }
10209
10210 static void
10211 bxe_init_def_sb(struct bxe_softc *sc)
10212 {
10213     struct host_sp_status_block *def_sb = sc->def_sb;
10214     bus_addr_t mapping = sc->def_sb_dma.paddr;
10215     int igu_sp_sb_index;
10216     int igu_seg_id;
10217     int port = SC_PORT(sc);
10218     int func = SC_FUNC(sc);
10219     int reg_offset, reg_offset_en5;
10220     uint64_t section;
10221     int index, sindex;
10222     struct hc_sp_status_block_data sp_sb_data;
10223
10224     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
10225
10226     if (CHIP_INT_MODE_IS_BC(sc)) {
10227         igu_sp_sb_index = DEF_SB_IGU_ID;
10228         igu_seg_id = HC_SEG_ACCESS_DEF;
10229     } else {
10230         igu_sp_sb_index = sc->igu_dsb_id;
10231         igu_seg_id = IGU_SEG_ACCESS_DEF;
10232     }
10233
10234     /* attentions */
10235     section = ((uint64_t)mapping +
10236                offsetof(struct host_sp_status_block, atten_status_block));
10237     def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
10238     sc->attn_state = 0;
10239
10240     reg_offset = (port) ?
10241                      MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
10242                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
10243     reg_offset_en5 = (port) ?
10244                          MISC_REG_AEU_ENABLE5_FUNC_1_OUT_0 :
10245                          MISC_REG_AEU_ENABLE5_FUNC_0_OUT_0;
10246
10247     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
10248         /* take care of sig[0]..sig[4] */
10249         for (sindex = 0; sindex < 4; sindex++) {
10250             sc->attn_group[index].sig[sindex] =
10251                 REG_RD(sc, (reg_offset + (sindex * 0x4) + (0x10 * index)));
10252         }
10253
10254         if (!CHIP_IS_E1x(sc)) {
10255             /*
10256              * enable5 is separate from the rest of the registers,
10257              * and the address skip is 4 and not 16 between the
10258              * different groups
10259              */
10260             sc->attn_group[index].sig[4] =
10261                 REG_RD(sc, (reg_offset_en5 + (0x4 * index)));
10262         } else {
10263             sc->attn_group[index].sig[4] = 0;
10264         }
10265     }
10266
10267     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10268         reg_offset = (port) ?
10269                          HC_REG_ATTN_MSG1_ADDR_L :
10270                          HC_REG_ATTN_MSG0_ADDR_L;
10271         REG_WR(sc, reg_offset, U64_LO(section));
10272         REG_WR(sc, (reg_offset + 4), U64_HI(section));
10273     } else if (!CHIP_IS_E1x(sc)) {
10274         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
10275         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
10276     }
10277
10278     section = ((uint64_t)mapping +
10279                offsetof(struct host_sp_status_block, sp_sb));
10280
10281     bxe_zero_sp_sb(sc);
10282
10283     /* PCI guarantees endianity of regpair */
10284     sp_sb_data.state           = SB_ENABLED;
10285     sp_sb_data.host_sb_addr.lo = U64_LO(section);
10286     sp_sb_data.host_sb_addr.hi = U64_HI(section);
10287     sp_sb_data.igu_sb_id       = igu_sp_sb_index;
10288     sp_sb_data.igu_seg_id      = igu_seg_id;
10289     sp_sb_data.p_func.pf_id    = func;
10290     sp_sb_data.p_func.vnic_id  = SC_VN(sc);
10291     sp_sb_data.p_func.vf_id    = 0xff;
10292
10293     bxe_wr_sp_sb_data(sc, &sp_sb_data);
10294
10295     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
10296 }
10297
10298 static void
10299 bxe_init_sp_ring(struct bxe_softc *sc)
10300 {
10301     atomic_store_rel_long(&sc->cq_spq_left, MAX_SPQ_PENDING);
10302     sc->spq_prod_idx = 0;
10303     sc->dsb_sp_prod = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_ETH_DEF_CONS];
10304     sc->spq_prod_bd = sc->spq;
10305     sc->spq_last_bd = (sc->spq_prod_bd + MAX_SP_DESC_CNT);
10306 }
10307
10308 static void
10309 bxe_init_eq_ring(struct bxe_softc *sc)
10310 {
10311     union event_ring_elem *elem;
10312     int i;
10313
10314     for (i = 1; i <= NUM_EQ_PAGES; i++) {
10315         elem = &sc->eq[EQ_DESC_CNT_PAGE * i - 1];
10316
10317         elem->next_page.addr.hi = htole32(U64_HI(sc->eq_dma.paddr +
10318                                                  BCM_PAGE_SIZE *
10319                                                  (i % NUM_EQ_PAGES)));
10320         elem->next_page.addr.lo = htole32(U64_LO(sc->eq_dma.paddr +
10321                                                  BCM_PAGE_SIZE *
10322                                                  (i % NUM_EQ_PAGES)));
10323     }
10324
10325     sc->eq_cons    = 0;
10326     sc->eq_prod    = NUM_EQ_DESC;
10327     sc->eq_cons_sb = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_EQ_CONS];
10328
10329     atomic_store_rel_long(&sc->eq_spq_left,
10330                           (min((MAX_SP_DESC_CNT - MAX_SPQ_PENDING),
10331                                NUM_EQ_DESC) - 1));
10332 }
10333
10334 static void
10335 bxe_init_internal_common(struct bxe_softc *sc)
10336 {
10337     int i;
10338
10339     if (IS_MF_SI(sc)) {
10340         /*
10341          * In switch independent mode, the TSTORM needs to accept
10342          * packets that failed classification, since approximate match
10343          * mac addresses aren't written to NIG LLH.
10344          */
10345         REG_WR8(sc,
10346                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10347                 2);
10348     } else if (!CHIP_IS_E1(sc)) { /* 57710 doesn't support MF */
10349         REG_WR8(sc,
10350                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10351                 0);
10352     }
10353
10354     /*
10355      * Zero this manually as its initialization is currently missing
10356      * in the initTool.
10357      */
10358     for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++) {
10359         REG_WR(sc,
10360                (BAR_USTRORM_INTMEM + USTORM_AGG_DATA_OFFSET + (i * 4)),
10361                0);
10362     }
10363
10364     if (!CHIP_IS_E1x(sc)) {
10365         REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET),
10366                 CHIP_INT_MODE_IS_BC(sc) ? HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
10367     }
10368 }
10369
10370 static void
10371 bxe_init_internal(struct bxe_softc *sc,
10372                   uint32_t         load_code)
10373 {
10374     switch (load_code) {
10375     case FW_MSG_CODE_DRV_LOAD_COMMON:
10376     case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
10377         bxe_init_internal_common(sc);
10378         /* no break */
10379
10380     case FW_MSG_CODE_DRV_LOAD_PORT:
10381         /* nothing to do */
10382         /* no break */
10383
10384     case FW_MSG_CODE_DRV_LOAD_FUNCTION:
10385         /* internal memory per function is initialized inside bxe_pf_init */
10386         break;
10387
10388     default:
10389         BLOGE(sc, "Unknown load_code (0x%x) from MCP\n", load_code);
10390         break;
10391     }
10392 }
10393
10394 static void
10395 storm_memset_func_cfg(struct bxe_softc                         *sc,
10396                       struct tstorm_eth_function_common_config *tcfg,
10397                       uint16_t                                  abs_fid)
10398 {
10399     uint32_t addr;
10400     size_t size;
10401
10402     addr = (BAR_TSTRORM_INTMEM +
10403             TSTORM_FUNCTION_COMMON_CONFIG_OFFSET(abs_fid));
10404     size = sizeof(struct tstorm_eth_function_common_config);
10405     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)tcfg);
10406 }
10407
10408 static void
10409 bxe_func_init(struct bxe_softc            *sc,
10410               struct bxe_func_init_params *p)
10411 {
10412     struct tstorm_eth_function_common_config tcfg = { 0 };
10413
10414     if (CHIP_IS_E1x(sc)) {
10415         storm_memset_func_cfg(sc, &tcfg, p->func_id);
10416     }
10417
10418     /* Enable the function in the FW */
10419     storm_memset_vf_to_pf(sc, p->func_id, p->pf_id);
10420     storm_memset_func_en(sc, p->func_id, 1);
10421
10422     /* spq */
10423     if (p->func_flgs & FUNC_FLG_SPQ) {
10424         storm_memset_spq_addr(sc, p->spq_map, p->func_id);
10425         REG_WR(sc,
10426                (XSEM_REG_FAST_MEMORY + XSTORM_SPQ_PROD_OFFSET(p->func_id)),
10427                p->spq_prod);
10428     }
10429 }
10430
10431 /*
10432  * Calculates the sum of vn_min_rates.
10433  * It's needed for further normalizing of the min_rates.
10434  * Returns:
10435  *   sum of vn_min_rates.
10436  *     or
10437  *   0 - if all the min_rates are 0.
10438  * In the later case fainess algorithm should be deactivated.
10439  * If all min rates are not zero then those that are zeroes will be set to 1.
10440  */
10441 static void
10442 bxe_calc_vn_min(struct bxe_softc       *sc,
10443                 struct cmng_init_input *input)
10444 {
10445     uint32_t vn_cfg;
10446     uint32_t vn_min_rate;
10447     int all_zero = 1;
10448     int vn;
10449
10450     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10451         vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10452         vn_min_rate = (((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
10453                         FUNC_MF_CFG_MIN_BW_SHIFT) * 100);
10454
10455         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10456             /* skip hidden VNs */
10457             vn_min_rate = 0;
10458         } else if (!vn_min_rate) {
10459             /* If min rate is zero - set it to 100 */
10460             vn_min_rate = DEF_MIN_RATE;
10461         } else {
10462             all_zero = 0;
10463         }
10464
10465         input->vnic_min_rate[vn] = vn_min_rate;
10466     }
10467
10468     /* if ETS or all min rates are zeros - disable fairness */
10469     if (BXE_IS_ETS_ENABLED(sc)) {
10470         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10471         BLOGD(sc, DBG_LOAD, "Fairness disabled (ETS)\n");
10472     } else if (all_zero) {
10473         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10474         BLOGD(sc, DBG_LOAD,
10475               "Fariness disabled (all MIN values are zeroes)\n");
10476     } else {
10477         input->flags.cmng_enables |= CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10478     }
10479 }
10480
10481 static inline uint16_t
10482 bxe_extract_max_cfg(struct bxe_softc *sc,
10483                     uint32_t         mf_cfg)
10484 {
10485     uint16_t max_cfg = ((mf_cfg & FUNC_MF_CFG_MAX_BW_MASK) >>
10486                         FUNC_MF_CFG_MAX_BW_SHIFT);
10487
10488     if (!max_cfg) {
10489         BLOGD(sc, DBG_LOAD, "Max BW configured to 0 - using 100 instead\n");
10490         max_cfg = 100;
10491     }
10492
10493     return (max_cfg);
10494 }
10495
10496 static void
10497 bxe_calc_vn_max(struct bxe_softc       *sc,
10498                 int                    vn,
10499                 struct cmng_init_input *input)
10500 {
10501     uint16_t vn_max_rate;
10502     uint32_t vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10503     uint32_t max_cfg;
10504
10505     if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10506         vn_max_rate = 0;
10507     } else {
10508         max_cfg = bxe_extract_max_cfg(sc, vn_cfg);
10509
10510         if (IS_MF_SI(sc)) {
10511             /* max_cfg in percents of linkspeed */
10512             vn_max_rate = ((sc->link_vars.line_speed * max_cfg) / 100);
10513         } else { /* SD modes */
10514             /* max_cfg is absolute in 100Mb units */
10515             vn_max_rate = (max_cfg * 100);
10516         }
10517     }
10518
10519     BLOGD(sc, DBG_LOAD, "vn %d: vn_max_rate %d\n", vn, vn_max_rate);
10520
10521     input->vnic_max_rate[vn] = vn_max_rate;
10522 }
10523
10524 static void
10525 bxe_cmng_fns_init(struct bxe_softc *sc,
10526                   uint8_t          read_cfg,
10527                   uint8_t          cmng_type)
10528 {
10529     struct cmng_init_input input;
10530     int vn;
10531
10532     memset(&input, 0, sizeof(struct cmng_init_input));
10533
10534     input.port_rate = sc->link_vars.line_speed;
10535
10536     if (cmng_type == CMNG_FNS_MINMAX) {
10537         /* read mf conf from shmem */
10538         if (read_cfg) {
10539             bxe_read_mf_cfg(sc);
10540         }
10541
10542         /* get VN min rate and enable fairness if not 0 */
10543         bxe_calc_vn_min(sc, &input);
10544
10545         /* get VN max rate */
10546         if (sc->port.pmf) {
10547             for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10548                 bxe_calc_vn_max(sc, vn, &input);
10549             }
10550         }
10551
10552         /* always enable rate shaping and fairness */
10553         input.flags.cmng_enables |= CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
10554
10555         ecore_init_cmng(&input, &sc->cmng);
10556         return;
10557     }
10558
10559     /* rate shaping and fairness are disabled */
10560     BLOGD(sc, DBG_LOAD, "rate shaping and fairness have been disabled\n");
10561 }
10562
10563 static int
10564 bxe_get_cmng_fns_mode(struct bxe_softc *sc)
10565 {
10566     if (CHIP_REV_IS_SLOW(sc)) {
10567         return (CMNG_FNS_NONE);
10568     }
10569
10570     if (IS_MF(sc)) {
10571         return (CMNG_FNS_MINMAX);
10572     }
10573
10574     return (CMNG_FNS_NONE);
10575 }
10576
10577 static void
10578 storm_memset_cmng(struct bxe_softc *sc,
10579                   struct cmng_init *cmng,
10580                   uint8_t          port)
10581 {
10582     int vn;
10583     int func;
10584     uint32_t addr;
10585     size_t size;
10586
10587     addr = (BAR_XSTRORM_INTMEM +
10588             XSTORM_CMNG_PER_PORT_VARS_OFFSET(port));
10589     size = sizeof(struct cmng_struct_per_port);
10590     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)&cmng->port);
10591
10592     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10593         func = func_by_vn(sc, vn);
10594
10595         addr = (BAR_XSTRORM_INTMEM +
10596                 XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func));
10597         size = sizeof(struct rate_shaping_vars_per_vn);
10598         ecore_storm_memset_struct(sc, addr, size,
10599                                   (uint32_t *)&cmng->vnic.vnic_max_rate[vn]);
10600
10601         addr = (BAR_XSTRORM_INTMEM +
10602                 XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func));
10603         size = sizeof(struct fairness_vars_per_vn);
10604         ecore_storm_memset_struct(sc, addr, size,
10605                                   (uint32_t *)&cmng->vnic.vnic_min_rate[vn]);
10606     }
10607 }
10608
10609 static void
10610 bxe_pf_init(struct bxe_softc *sc)
10611 {
10612     struct bxe_func_init_params func_init = { 0 };
10613     struct event_ring_data eq_data = { { 0 } };
10614     uint16_t flags;
10615
10616     if (!CHIP_IS_E1x(sc)) {
10617         /* reset IGU PF statistics: MSIX + ATTN */
10618         /* PF */
10619         REG_WR(sc,
10620                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10621                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10622                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10623                0);
10624         /* ATTN */
10625         REG_WR(sc,
10626                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10627                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10628                 (BXE_IGU_STAS_MSG_PF_CNT * 4) +
10629                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10630                0);
10631     }
10632
10633     /* function setup flags */
10634     flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
10635
10636     /*
10637      * This flag is relevant for E1x only.
10638      * E2 doesn't have a TPA configuration in a function level.
10639      */
10640     flags |= (sc->ifnet->if_capenable & IFCAP_LRO) ? FUNC_FLG_TPA : 0;
10641
10642     func_init.func_flgs = flags;
10643     func_init.pf_id     = SC_FUNC(sc);
10644     func_init.func_id   = SC_FUNC(sc);
10645     func_init.spq_map   = sc->spq_dma.paddr;
10646     func_init.spq_prod  = sc->spq_prod_idx;
10647
10648     bxe_func_init(sc, &func_init);
10649
10650     memset(&sc->cmng, 0, sizeof(struct cmng_struct_per_port));
10651
10652     /*
10653      * Congestion management values depend on the link rate.
10654      * There is no active link so initial link rate is set to 10Gbps.
10655      * When the link comes up the congestion management values are
10656      * re-calculated according to the actual link rate.
10657      */
10658     sc->link_vars.line_speed = SPEED_10000;
10659     bxe_cmng_fns_init(sc, TRUE, bxe_get_cmng_fns_mode(sc));
10660
10661     /* Only the PMF sets the HW */
10662     if (sc->port.pmf) {
10663         storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
10664     }
10665
10666     /* init Event Queue - PCI bus guarantees correct endainity */
10667     eq_data.base_addr.hi = U64_HI(sc->eq_dma.paddr);
10668     eq_data.base_addr.lo = U64_LO(sc->eq_dma.paddr);
10669     eq_data.producer     = sc->eq_prod;
10670     eq_data.index_id     = HC_SP_INDEX_EQ_CONS;
10671     eq_data.sb_id        = DEF_SB_ID;
10672     storm_memset_eq_data(sc, &eq_data, SC_FUNC(sc));
10673 }
10674
10675 static void
10676 bxe_hc_int_enable(struct bxe_softc *sc)
10677 {
10678     int port = SC_PORT(sc);
10679     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10680     uint32_t val = REG_RD(sc, addr);
10681     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10682     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10683                            (sc->intr_count == 1)) ? TRUE : FALSE;
10684     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10685
10686     if (msix) {
10687         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10688                  HC_CONFIG_0_REG_INT_LINE_EN_0);
10689         val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10690                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10691         if (single_msix) {
10692             val |= HC_CONFIG_0_REG_SINGLE_ISR_EN_0;
10693         }
10694     } else if (msi) {
10695         val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
10696         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10697                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10698                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10699     } else {
10700         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10701                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10702                 HC_CONFIG_0_REG_INT_LINE_EN_0 |
10703                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10704
10705         if (!CHIP_IS_E1(sc)) {
10706             BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n",
10707                   val, port, addr);
10708
10709             REG_WR(sc, addr, val);
10710
10711             val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
10712         }
10713     }
10714
10715     if (CHIP_IS_E1(sc)) {
10716         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0x1FFFF);
10717     }
10718
10719     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x) mode %s\n",
10720           val, port, addr, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10721
10722     REG_WR(sc, addr, val);
10723
10724     /* ensure that HC_CONFIG is written before leading/trailing edge config */
10725     mb();
10726
10727     if (!CHIP_IS_E1(sc)) {
10728         /* init leading/trailing edge */
10729         if (IS_MF(sc)) {
10730             val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10731             if (sc->port.pmf) {
10732                 /* enable nig and gpio3 attention */
10733                 val |= 0x1100;
10734             }
10735         } else {
10736             val = 0xffff;
10737         }
10738
10739         REG_WR(sc, (HC_REG_TRAILING_EDGE_0 + port*8), val);
10740         REG_WR(sc, (HC_REG_LEADING_EDGE_0 + port*8), val);
10741     }
10742
10743     /* make sure that interrupts are indeed enabled from here on */
10744     mb();
10745 }
10746
10747 static void
10748 bxe_igu_int_enable(struct bxe_softc *sc)
10749 {
10750     uint32_t val;
10751     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10752     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10753                            (sc->intr_count == 1)) ? TRUE : FALSE;
10754     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10755
10756     val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10757
10758     if (msix) {
10759         val &= ~(IGU_PF_CONF_INT_LINE_EN |
10760                  IGU_PF_CONF_SINGLE_ISR_EN);
10761         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10762                 IGU_PF_CONF_ATTN_BIT_EN);
10763         if (single_msix) {
10764             val |= IGU_PF_CONF_SINGLE_ISR_EN;
10765         }
10766     } else if (msi) {
10767         val &= ~IGU_PF_CONF_INT_LINE_EN;
10768         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10769                 IGU_PF_CONF_ATTN_BIT_EN |
10770                 IGU_PF_CONF_SINGLE_ISR_EN);
10771     } else {
10772         val &= ~IGU_PF_CONF_MSI_MSIX_EN;
10773         val |= (IGU_PF_CONF_INT_LINE_EN |
10774                 IGU_PF_CONF_ATTN_BIT_EN |
10775                 IGU_PF_CONF_SINGLE_ISR_EN);
10776     }
10777
10778     /* clean previous status - need to configure igu prior to ack*/
10779     if ((!msix) || single_msix) {
10780         REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10781         bxe_ack_int(sc);
10782     }
10783
10784     val |= IGU_PF_CONF_FUNC_EN;
10785
10786     BLOGD(sc, DBG_INTR, "write 0x%x to IGU mode %s\n",
10787           val, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10788
10789     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10790
10791     mb();
10792
10793     /* init leading/trailing edge */
10794     if (IS_MF(sc)) {
10795         val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10796         if (sc->port.pmf) {
10797             /* enable nig and gpio3 attention */
10798             val |= 0x1100;
10799         }
10800     } else {
10801         val = 0xffff;
10802     }
10803
10804     REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
10805     REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
10806
10807     /* make sure that interrupts are indeed enabled from here on */
10808     mb();
10809 }
10810
10811 static void
10812 bxe_int_enable(struct bxe_softc *sc)
10813 {
10814     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10815         bxe_hc_int_enable(sc);
10816     } else {
10817         bxe_igu_int_enable(sc);
10818     }
10819 }
10820
10821 static void
10822 bxe_hc_int_disable(struct bxe_softc *sc)
10823 {
10824     int port = SC_PORT(sc);
10825     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10826     uint32_t val = REG_RD(sc, addr);
10827
10828     /*
10829      * In E1 we must use only PCI configuration space to disable MSI/MSIX
10830      * capablility. It's forbidden to disable IGU_PF_CONF_MSI_MSIX_EN in HC
10831      * block
10832      */
10833     if (CHIP_IS_E1(sc)) {
10834         /*
10835          * Since IGU_PF_CONF_MSI_MSIX_EN still always on use mask register
10836          * to prevent from HC sending interrupts after we exit the function
10837          */
10838         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0);
10839
10840         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10841                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10842                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10843     } else {
10844         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10845                  HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10846                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10847                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10848     }
10849
10850     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n", val, port, addr);
10851
10852     /* flush all outstanding writes */
10853     mb();
10854
10855     REG_WR(sc, addr, val);
10856     if (REG_RD(sc, addr) != val) {
10857         BLOGE(sc, "proper val not read from HC IGU!\n");
10858     }
10859 }
10860
10861 static void
10862 bxe_igu_int_disable(struct bxe_softc *sc)
10863 {
10864     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10865
10866     val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
10867              IGU_PF_CONF_INT_LINE_EN |
10868              IGU_PF_CONF_ATTN_BIT_EN);
10869
10870     BLOGD(sc, DBG_INTR, "write %x to IGU\n", val);
10871
10872     /* flush all outstanding writes */
10873     mb();
10874
10875     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10876     if (REG_RD(sc, IGU_REG_PF_CONFIGURATION) != val) {
10877         BLOGE(sc, "proper val not read from IGU!\n");
10878     }
10879 }
10880
10881 static void
10882 bxe_int_disable(struct bxe_softc *sc)
10883 {
10884     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10885         bxe_hc_int_disable(sc);
10886     } else {
10887         bxe_igu_int_disable(sc);
10888     }
10889 }
10890
10891 static void
10892 bxe_nic_init(struct bxe_softc *sc,
10893              int              load_code)
10894 {
10895     int i;
10896
10897     for (i = 0; i < sc->num_queues; i++) {
10898         bxe_init_eth_fp(sc, i);
10899     }
10900
10901     rmb(); /* ensure status block indices were read */
10902
10903     bxe_init_rx_rings(sc);
10904     bxe_init_tx_rings(sc);
10905
10906     if (IS_VF(sc)) {
10907         return;
10908     }
10909
10910     /* initialize MOD_ABS interrupts */
10911     elink_init_mod_abs_int(sc, &sc->link_vars,
10912                            sc->devinfo.chip_id,
10913                            sc->devinfo.shmem_base,
10914                            sc->devinfo.shmem2_base,
10915                            SC_PORT(sc));
10916
10917     bxe_init_def_sb(sc);
10918     bxe_update_dsb_idx(sc);
10919     bxe_init_sp_ring(sc);
10920     bxe_init_eq_ring(sc);
10921     bxe_init_internal(sc, load_code);
10922     bxe_pf_init(sc);
10923     bxe_stats_init(sc);
10924
10925     /* flush all before enabling interrupts */
10926     mb();
10927
10928     bxe_int_enable(sc);
10929
10930     /* check for SPIO5 */
10931     bxe_attn_int_deasserted0(sc,
10932                              REG_RD(sc,
10933                                     (MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
10934                                      SC_PORT(sc)*4)) &
10935                              AEU_INPUTS_ATTN_BITS_SPIO5);
10936 }
10937
10938 static inline void
10939 bxe_init_objs(struct bxe_softc *sc)
10940 {
10941     /* mcast rules must be added to tx if tx switching is enabled */
10942     ecore_obj_type o_type =
10943         (sc->flags & BXE_TX_SWITCHING) ? ECORE_OBJ_TYPE_RX_TX :
10944                                          ECORE_OBJ_TYPE_RX;
10945
10946     /* RX_MODE controlling object */
10947     ecore_init_rx_mode_obj(sc, &sc->rx_mode_obj);
10948
10949     /* multicast configuration controlling object */
10950     ecore_init_mcast_obj(sc,
10951                          &sc->mcast_obj,
10952                          sc->fp[0].cl_id,
10953                          sc->fp[0].index,
10954                          SC_FUNC(sc),
10955                          SC_FUNC(sc),
10956                          BXE_SP(sc, mcast_rdata),
10957                          BXE_SP_MAPPING(sc, mcast_rdata),
10958                          ECORE_FILTER_MCAST_PENDING,
10959                          &sc->sp_state,
10960                          o_type);
10961
10962     /* Setup CAM credit pools */
10963     ecore_init_mac_credit_pool(sc,
10964                                &sc->macs_pool,
10965                                SC_FUNC(sc),
10966                                CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10967                                                  VNICS_PER_PATH(sc));
10968
10969     ecore_init_vlan_credit_pool(sc,
10970                                 &sc->vlans_pool,
10971                                 SC_ABS_FUNC(sc) >> 1,
10972                                 CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10973                                                   VNICS_PER_PATH(sc));
10974
10975     /* RSS configuration object */
10976     ecore_init_rss_config_obj(sc,
10977                               &sc->rss_conf_obj,
10978                               sc->fp[0].cl_id,
10979                               sc->fp[0].index,
10980                               SC_FUNC(sc),
10981                               SC_FUNC(sc),
10982                               BXE_SP(sc, rss_rdata),
10983                               BXE_SP_MAPPING(sc, rss_rdata),
10984                               ECORE_FILTER_RSS_CONF_PENDING,
10985                               &sc->sp_state, ECORE_OBJ_TYPE_RX);
10986 }
10987
10988 /*
10989  * Initialize the function. This must be called before sending CLIENT_SETUP
10990  * for the first client.
10991  */
10992 static inline int
10993 bxe_func_start(struct bxe_softc *sc)
10994 {
10995     struct ecore_func_state_params func_params = { NULL };
10996     struct ecore_func_start_params *start_params = &func_params.params.start;
10997
10998     /* Prepare parameters for function state transitions */
10999     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
11000
11001     func_params.f_obj = &sc->func_obj;
11002     func_params.cmd = ECORE_F_CMD_START;
11003
11004     /* Function parameters */
11005     start_params->mf_mode     = sc->devinfo.mf_info.mf_mode;
11006     start_params->sd_vlan_tag = OVLAN(sc);
11007
11008     if (CHIP_IS_E2(sc) || CHIP_IS_E3(sc)) {
11009         start_params->network_cos_mode = STATIC_COS;
11010     } else { /* CHIP_IS_E1X */
11011         start_params->network_cos_mode = FW_WRR;
11012     }
11013
11014     start_params->gre_tunnel_mode = 0;
11015     start_params->gre_tunnel_rss  = 0;
11016
11017     return (ecore_func_state_change(sc, &func_params));
11018 }
11019
11020 static int
11021 bxe_set_power_state(struct bxe_softc *sc,
11022                     uint8_t          state)
11023 {
11024     uint16_t pmcsr;
11025
11026     /* If there is no power capability, silently succeed */
11027     if (!(sc->devinfo.pcie_cap_flags & BXE_PM_CAPABLE_FLAG)) {
11028         BLOGW(sc, "No power capability\n");
11029         return (0);
11030     }
11031
11032     pmcsr = pci_read_config(sc->dev,
11033                             (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11034                             2);
11035
11036     switch (state) {
11037     case PCI_PM_D0:
11038         pci_write_config(sc->dev,
11039                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11040                          ((pmcsr & ~PCIM_PSTAT_DMASK) | PCIM_PSTAT_PME), 2);
11041
11042         if (pmcsr & PCIM_PSTAT_DMASK) {
11043             /* delay required during transition out of D3hot */
11044             DELAY(20000);
11045         }
11046
11047         break;
11048
11049     case PCI_PM_D3hot:
11050         /* XXX if there are other clients above don't shut down the power */
11051
11052         /* don't shut down the power for emulation and FPGA */
11053         if (CHIP_REV_IS_SLOW(sc)) {
11054             return (0);
11055         }
11056
11057         pmcsr &= ~PCIM_PSTAT_DMASK;
11058         pmcsr |= PCIM_PSTAT_D3;
11059
11060         if (sc->wol) {
11061             pmcsr |= PCIM_PSTAT_PMEENABLE;
11062         }
11063
11064         pci_write_config(sc->dev,
11065                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11066                          pmcsr, 4);
11067
11068         /*
11069          * No more memory access after this point until device is brought back
11070          * to D0 state.
11071          */
11072         break;
11073
11074     default:
11075         BLOGE(sc, "Can't support PCI power state = %d\n", state);
11076         return (-1);
11077     }
11078
11079     return (0);
11080 }
11081
11082
11083 /* return true if succeeded to acquire the lock */
11084 static uint8_t
11085 bxe_trylock_hw_lock(struct bxe_softc *sc,
11086                     uint32_t         resource)
11087 {
11088     uint32_t lock_status;
11089     uint32_t resource_bit = (1 << resource);
11090     int func = SC_FUNC(sc);
11091     uint32_t hw_lock_control_reg;
11092
11093     BLOGD(sc, DBG_LOAD, "Trying to take a resource lock 0x%x\n", resource);
11094
11095     /* Validating that the resource is within range */
11096     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
11097         BLOGD(sc, DBG_LOAD,
11098               "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
11099               resource, HW_LOCK_MAX_RESOURCE_VALUE);
11100         return (FALSE);
11101     }
11102
11103     if (func <= 5) {
11104         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
11105     } else {
11106         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
11107     }
11108
11109     /* try to acquire the lock */
11110     REG_WR(sc, hw_lock_control_reg + 4, resource_bit);
11111     lock_status = REG_RD(sc, hw_lock_control_reg);
11112     if (lock_status & resource_bit) {
11113         return (TRUE);
11114     }
11115
11116     BLOGE(sc, "Failed to get a resource lock 0x%x\n", resource);
11117
11118     return (FALSE);
11119 }
11120
11121 /*
11122  * Get the recovery leader resource id according to the engine this function
11123  * belongs to. Currently only only 2 engines is supported.
11124  */
11125 static int
11126 bxe_get_leader_lock_resource(struct bxe_softc *sc)
11127 {
11128     if (SC_PATH(sc)) {
11129         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_1);
11130     } else {
11131         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_0);
11132     }
11133 }
11134
11135 /* try to acquire a leader lock for current engine */
11136 static uint8_t
11137 bxe_trylock_leader_lock(struct bxe_softc *sc)
11138 {
11139     return (bxe_trylock_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11140 }
11141
11142 static int
11143 bxe_release_leader_lock(struct bxe_softc *sc)
11144 {
11145     return (bxe_release_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11146 }
11147
11148 /* close gates #2, #3 and #4 */
11149 static void
11150 bxe_set_234_gates(struct bxe_softc *sc,
11151                   uint8_t          close)
11152 {
11153     uint32_t val;
11154
11155     /* gates #2 and #4a are closed/opened for "not E1" only */
11156     if (!CHIP_IS_E1(sc)) {
11157         /* #4 */
11158         REG_WR(sc, PXP_REG_HST_DISCARD_DOORBELLS, !!close);
11159         /* #2 */
11160         REG_WR(sc, PXP_REG_HST_DISCARD_INTERNAL_WRITES, !!close);
11161     }
11162
11163     /* #3 */
11164     if (CHIP_IS_E1x(sc)) {
11165         /* prevent interrupts from HC on both ports */
11166         val = REG_RD(sc, HC_REG_CONFIG_1);
11167         REG_WR(sc, HC_REG_CONFIG_1,
11168                (!close) ? (val | HC_CONFIG_1_REG_BLOCK_DISABLE_1) :
11169                (val & ~(uint32_t)HC_CONFIG_1_REG_BLOCK_DISABLE_1));
11170
11171         val = REG_RD(sc, HC_REG_CONFIG_0);
11172         REG_WR(sc, HC_REG_CONFIG_0,
11173                (!close) ? (val | HC_CONFIG_0_REG_BLOCK_DISABLE_0) :
11174                (val & ~(uint32_t)HC_CONFIG_0_REG_BLOCK_DISABLE_0));
11175     } else {
11176         /* Prevent incomming interrupts in IGU */
11177         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
11178
11179         REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION,
11180                (!close) ?
11181                (val | IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE) :
11182                (val & ~(uint32_t)IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE));
11183     }
11184
11185     BLOGD(sc, DBG_LOAD, "%s gates #2, #3 and #4\n",
11186           close ? "closing" : "opening");
11187
11188     wmb();
11189 }
11190
11191 /* poll for pending writes bit, it should get cleared in no more than 1s */
11192 static int
11193 bxe_er_poll_igu_vq(struct bxe_softc *sc)
11194 {
11195     uint32_t cnt = 1000;
11196     uint32_t pend_bits = 0;
11197
11198     do {
11199         pend_bits = REG_RD(sc, IGU_REG_PENDING_BITS_STATUS);
11200
11201         if (pend_bits == 0) {
11202             break;
11203         }
11204
11205         DELAY(1000);
11206     } while (--cnt > 0);
11207
11208     if (cnt == 0) {
11209         BLOGE(sc, "Still pending IGU requests bits=0x%08x!\n", pend_bits);
11210         return (-1);
11211     }
11212
11213     return (0);
11214 }
11215
11216 #define SHARED_MF_CLP_MAGIC  0x80000000 /* 'magic' bit */
11217
11218 static void
11219 bxe_clp_reset_prep(struct bxe_softc *sc,
11220                    uint32_t         *magic_val)
11221 {
11222     /* Do some magic... */
11223     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11224     *magic_val = val & SHARED_MF_CLP_MAGIC;
11225     MFCFG_WR(sc, shared_mf_config.clp_mb, val | SHARED_MF_CLP_MAGIC);
11226 }
11227
11228 /* restore the value of the 'magic' bit */
11229 static void
11230 bxe_clp_reset_done(struct bxe_softc *sc,
11231                    uint32_t         magic_val)
11232 {
11233     /* Restore the 'magic' bit value... */
11234     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11235     MFCFG_WR(sc, shared_mf_config.clp_mb,
11236               (val & (~SHARED_MF_CLP_MAGIC)) | magic_val);
11237 }
11238
11239 /* prepare for MCP reset, takes care of CLP configurations */
11240 static void
11241 bxe_reset_mcp_prep(struct bxe_softc *sc,
11242                    uint32_t         *magic_val)
11243 {
11244     uint32_t shmem;
11245     uint32_t validity_offset;
11246
11247     /* set `magic' bit in order to save MF config */
11248     if (!CHIP_IS_E1(sc)) {
11249         bxe_clp_reset_prep(sc, magic_val);
11250     }
11251
11252     /* get shmem offset */
11253     shmem = REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11254     validity_offset =
11255         offsetof(struct shmem_region, validity_map[SC_PORT(sc)]);
11256
11257     /* Clear validity map flags */
11258     if (shmem > 0) {
11259         REG_WR(sc, shmem + validity_offset, 0);
11260     }
11261 }
11262
11263 #define MCP_TIMEOUT      5000   /* 5 seconds (in ms) */
11264 #define MCP_ONE_TIMEOUT  100    /* 100 ms */
11265
11266 static void
11267 bxe_mcp_wait_one(struct bxe_softc *sc)
11268 {
11269     /* special handling for emulation and FPGA (10 times longer) */
11270     if (CHIP_REV_IS_SLOW(sc)) {
11271         DELAY((MCP_ONE_TIMEOUT*10) * 1000);
11272     } else {
11273         DELAY((MCP_ONE_TIMEOUT) * 1000);
11274     }
11275 }
11276
11277 /* initialize shmem_base and waits for validity signature to appear */
11278 static int
11279 bxe_init_shmem(struct bxe_softc *sc)
11280 {
11281     int cnt = 0;
11282     uint32_t val = 0;
11283
11284     do {
11285         sc->devinfo.shmem_base     =
11286         sc->link_params.shmem_base =
11287             REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11288
11289         if (sc->devinfo.shmem_base) {
11290             val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
11291             if (val & SHR_MEM_VALIDITY_MB)
11292                 return (0);
11293         }
11294
11295         bxe_mcp_wait_one(sc);
11296
11297     } while (cnt++ < (MCP_TIMEOUT / MCP_ONE_TIMEOUT));
11298
11299     BLOGE(sc, "BAD MCP validity signature\n");
11300
11301     return (-1);
11302 }
11303
11304 static int
11305 bxe_reset_mcp_comp(struct bxe_softc *sc,
11306                    uint32_t         magic_val)
11307 {
11308     int rc = bxe_init_shmem(sc);
11309
11310     /* Restore the `magic' bit value */
11311     if (!CHIP_IS_E1(sc)) {
11312         bxe_clp_reset_done(sc, magic_val);
11313     }
11314
11315     return (rc);
11316 }
11317
11318 static void
11319 bxe_pxp_prep(struct bxe_softc *sc)
11320 {
11321     if (!CHIP_IS_E1(sc)) {
11322         REG_WR(sc, PXP2_REG_RD_START_INIT, 0);
11323         REG_WR(sc, PXP2_REG_RQ_RBC_DONE, 0);
11324         wmb();
11325     }
11326 }
11327
11328 /*
11329  * Reset the whole chip except for:
11330  *      - PCIE core
11331  *      - PCI Glue, PSWHST, PXP/PXP2 RF (all controlled by one reset bit)
11332  *      - IGU
11333  *      - MISC (including AEU)
11334  *      - GRC
11335  *      - RBCN, RBCP
11336  */
11337 static void
11338 bxe_process_kill_chip_reset(struct bxe_softc *sc,
11339                             uint8_t          global)
11340 {
11341     uint32_t not_reset_mask1, reset_mask1, not_reset_mask2, reset_mask2;
11342     uint32_t global_bits2, stay_reset2;
11343
11344     /*
11345      * Bits that have to be set in reset_mask2 if we want to reset 'global'
11346      * (per chip) blocks.
11347      */
11348     global_bits2 =
11349         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CPU |
11350         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CORE;
11351
11352     /*
11353      * Don't reset the following blocks.
11354      * Important: per port blocks (such as EMAC, BMAC, UMAC) can't be
11355      *            reset, as in 4 port device they might still be owned
11356      *            by the MCP (there is only one leader per path).
11357      */
11358     not_reset_mask1 =
11359         MISC_REGISTERS_RESET_REG_1_RST_HC |
11360         MISC_REGISTERS_RESET_REG_1_RST_PXPV |
11361         MISC_REGISTERS_RESET_REG_1_RST_PXP;
11362
11363     not_reset_mask2 =
11364         MISC_REGISTERS_RESET_REG_2_RST_PCI_MDIO |
11365         MISC_REGISTERS_RESET_REG_2_RST_EMAC0_HARD_CORE |
11366         MISC_REGISTERS_RESET_REG_2_RST_EMAC1_HARD_CORE |
11367         MISC_REGISTERS_RESET_REG_2_RST_MISC_CORE |
11368         MISC_REGISTERS_RESET_REG_2_RST_RBCN |
11369         MISC_REGISTERS_RESET_REG_2_RST_GRC  |
11370         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_REG_HARD_CORE |
11371         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_HARD_CORE_RST_B |
11372         MISC_REGISTERS_RESET_REG_2_RST_ATC |
11373         MISC_REGISTERS_RESET_REG_2_PGLC |
11374         MISC_REGISTERS_RESET_REG_2_RST_BMAC0 |
11375         MISC_REGISTERS_RESET_REG_2_RST_BMAC1 |
11376         MISC_REGISTERS_RESET_REG_2_RST_EMAC0 |
11377         MISC_REGISTERS_RESET_REG_2_RST_EMAC1 |
11378         MISC_REGISTERS_RESET_REG_2_UMAC0 |
11379         MISC_REGISTERS_RESET_REG_2_UMAC1;
11380
11381     /*
11382      * Keep the following blocks in reset:
11383      *  - all xxMACs are handled by the elink code.
11384      */
11385     stay_reset2 =
11386         MISC_REGISTERS_RESET_REG_2_XMAC |
11387         MISC_REGISTERS_RESET_REG_2_XMAC_SOFT;
11388
11389     /* Full reset masks according to the chip */
11390     reset_mask1 = 0xffffffff;
11391
11392     if (CHIP_IS_E1(sc))
11393         reset_mask2 = 0xffff;
11394     else if (CHIP_IS_E1H(sc))
11395         reset_mask2 = 0x1ffff;
11396     else if (CHIP_IS_E2(sc))
11397         reset_mask2 = 0xfffff;
11398     else /* CHIP_IS_E3 */
11399         reset_mask2 = 0x3ffffff;
11400
11401     /* Don't reset global blocks unless we need to */
11402     if (!global)
11403         reset_mask2 &= ~global_bits2;
11404
11405     /*
11406      * In case of attention in the QM, we need to reset PXP
11407      * (MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR) before QM
11408      * because otherwise QM reset would release 'close the gates' shortly
11409      * before resetting the PXP, then the PSWRQ would send a write
11410      * request to PGLUE. Then when PXP is reset, PGLUE would try to
11411      * read the payload data from PSWWR, but PSWWR would not
11412      * respond. The write queue in PGLUE would stuck, dmae commands
11413      * would not return. Therefore it's important to reset the second
11414      * reset register (containing the
11415      * MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR bit) before the
11416      * first one (containing the MISC_REGISTERS_RESET_REG_1_RST_QM
11417      * bit).
11418      */
11419     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR,
11420            reset_mask2 & (~not_reset_mask2));
11421
11422     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
11423            reset_mask1 & (~not_reset_mask1));
11424
11425     mb();
11426     wmb();
11427
11428     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET,
11429            reset_mask2 & (~stay_reset2));
11430
11431     mb();
11432     wmb();
11433
11434     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, reset_mask1);
11435     wmb();
11436 }
11437
11438 static int
11439 bxe_process_kill(struct bxe_softc *sc,
11440                  uint8_t          global)
11441 {
11442     int cnt = 1000;
11443     uint32_t val = 0;
11444     uint32_t sr_cnt, blk_cnt, port_is_idle_0, port_is_idle_1, pgl_exp_rom2;
11445     uint32_t tags_63_32 = 0;
11446
11447     /* Empty the Tetris buffer, wait for 1s */
11448     do {
11449         sr_cnt  = REG_RD(sc, PXP2_REG_RD_SR_CNT);
11450         blk_cnt = REG_RD(sc, PXP2_REG_RD_BLK_CNT);
11451         port_is_idle_0 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_0);
11452         port_is_idle_1 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_1);
11453         pgl_exp_rom2 = REG_RD(sc, PXP2_REG_PGL_EXP_ROM2);
11454         if (CHIP_IS_E3(sc)) {
11455             tags_63_32 = REG_RD(sc, PGLUE_B_REG_TAGS_63_32);
11456         }
11457
11458         if ((sr_cnt == 0x7e) && (blk_cnt == 0xa0) &&
11459             ((port_is_idle_0 & 0x1) == 0x1) &&
11460             ((port_is_idle_1 & 0x1) == 0x1) &&
11461             (pgl_exp_rom2 == 0xffffffff) &&
11462             (!CHIP_IS_E3(sc) || (tags_63_32 == 0xffffffff)))
11463             break;
11464         DELAY(1000);
11465     } while (cnt-- > 0);
11466
11467     if (cnt <= 0) {
11468         BLOGE(sc, "ERROR: Tetris buffer didn't get empty or there "
11469                   "are still outstanding read requests after 1s! "
11470                   "sr_cnt=0x%08x, blk_cnt=0x%08x, port_is_idle_0=0x%08x, "
11471                   "port_is_idle_1=0x%08x, pgl_exp_rom2=0x%08x\n",
11472               sr_cnt, blk_cnt, port_is_idle_0,
11473               port_is_idle_1, pgl_exp_rom2);
11474         return (-1);
11475     }
11476
11477     mb();
11478
11479     /* Close gates #2, #3 and #4 */
11480     bxe_set_234_gates(sc, TRUE);
11481
11482     /* Poll for IGU VQs for 57712 and newer chips */
11483     if (!CHIP_IS_E1x(sc) && bxe_er_poll_igu_vq(sc)) {
11484         return (-1);
11485     }
11486
11487     /* XXX indicate that "process kill" is in progress to MCP */
11488
11489     /* clear "unprepared" bit */
11490     REG_WR(sc, MISC_REG_UNPREPARED, 0);
11491     mb();
11492
11493     /* Make sure all is written to the chip before the reset */
11494     wmb();
11495
11496     /*
11497      * Wait for 1ms to empty GLUE and PCI-E core queues,
11498      * PSWHST, GRC and PSWRD Tetris buffer.
11499      */
11500     DELAY(1000);
11501
11502     /* Prepare to chip reset: */
11503     /* MCP */
11504     if (global) {
11505         bxe_reset_mcp_prep(sc, &val);
11506     }
11507
11508     /* PXP */
11509     bxe_pxp_prep(sc);
11510     mb();
11511
11512     /* reset the chip */
11513     bxe_process_kill_chip_reset(sc, global);
11514     mb();
11515
11516     /* clear errors in PGB */
11517     if (!CHIP_IS_E1(sc))
11518         REG_WR(sc, PGLUE_B_REG_LATCHED_ERRORS_CLR, 0x7f);
11519
11520     /* Recover after reset: */
11521     /* MCP */
11522     if (global && bxe_reset_mcp_comp(sc, val)) {
11523         return (-1);
11524     }
11525
11526     /* XXX add resetting the NO_MCP mode DB here */
11527
11528     /* Open the gates #2, #3 and #4 */
11529     bxe_set_234_gates(sc, FALSE);
11530
11531     /* XXX
11532      * IGU/AEU preparation bring back the AEU/IGU to a reset state
11533      * re-enable attentions
11534      */
11535
11536     return (0);
11537 }
11538
11539 static int
11540 bxe_leader_reset(struct bxe_softc *sc)
11541 {
11542     int rc = 0;
11543     uint8_t global = bxe_reset_is_global(sc);
11544     uint32_t load_code;
11545
11546     /*
11547      * If not going to reset MCP, load "fake" driver to reset HW while
11548      * driver is owner of the HW.
11549      */
11550     if (!global && !BXE_NOMCP(sc)) {
11551         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
11552                                    DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
11553         if (!load_code) {
11554             BLOGE(sc, "MCP response failure, aborting\n");
11555             rc = -1;
11556             goto exit_leader_reset;
11557         }
11558
11559         if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
11560             (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
11561             BLOGE(sc, "MCP unexpected response, aborting\n");
11562             rc = -1;
11563             goto exit_leader_reset2;
11564         }
11565
11566         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
11567         if (!load_code) {
11568             BLOGE(sc, "MCP response failure, aborting\n");
11569             rc = -1;
11570             goto exit_leader_reset2;
11571         }
11572     }
11573
11574     /* try to recover after the failure */
11575     if (bxe_process_kill(sc, global)) {
11576         BLOGE(sc, "Something bad occurred on engine %d!\n", SC_PATH(sc));
11577         rc = -1;
11578         goto exit_leader_reset2;
11579     }
11580
11581     /*
11582      * Clear the RESET_IN_PROGRESS and RESET_GLOBAL bits and update the driver
11583      * state.
11584      */
11585     bxe_set_reset_done(sc);
11586     if (global) {
11587         bxe_clear_reset_global(sc);
11588     }
11589
11590 exit_leader_reset2:
11591
11592     /* unload "fake driver" if it was loaded */
11593     if (!global && !BXE_NOMCP(sc)) {
11594         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
11595         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
11596     }
11597
11598 exit_leader_reset:
11599
11600     sc->is_leader = 0;
11601     bxe_release_leader_lock(sc);
11602
11603     mb();
11604     return (rc);
11605 }
11606
11607 /*
11608  * prepare INIT transition, parameters configured:
11609  *   - HC configuration
11610  *   - Queue's CDU context
11611  */
11612 static void
11613 bxe_pf_q_prep_init(struct bxe_softc               *sc,
11614                    struct bxe_fastpath            *fp,
11615                    struct ecore_queue_init_params *init_params)
11616 {
11617     uint8_t cos;
11618     int cxt_index, cxt_offset;
11619
11620     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->rx.flags);
11621     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->tx.flags);
11622
11623     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->rx.flags);
11624     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->tx.flags);
11625
11626     /* HC rate */
11627     init_params->rx.hc_rate =
11628         sc->hc_rx_ticks ? (1000000 / sc->hc_rx_ticks) : 0;
11629     init_params->tx.hc_rate =
11630         sc->hc_tx_ticks ? (1000000 / sc->hc_tx_ticks) : 0;
11631
11632     /* FW SB ID */
11633     init_params->rx.fw_sb_id = init_params->tx.fw_sb_id = fp->fw_sb_id;
11634
11635     /* CQ index among the SB indices */
11636     init_params->rx.sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11637     init_params->tx.sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS;
11638
11639     /* set maximum number of COSs supported by this queue */
11640     init_params->max_cos = sc->max_cos;
11641
11642     BLOGD(sc, DBG_LOAD, "fp %d setting queue params max cos to %d\n",
11643           fp->index, init_params->max_cos);
11644
11645     /* set the context pointers queue object */
11646     for (cos = FIRST_TX_COS_INDEX; cos < init_params->max_cos; cos++) {
11647         /* XXX change index/cid here if ever support multiple tx CoS */
11648         /* fp->txdata[cos]->cid */
11649         cxt_index = fp->index / ILT_PAGE_CIDS;
11650         cxt_offset = fp->index - (cxt_index * ILT_PAGE_CIDS);
11651         init_params->cxts[cos] = &sc->context[cxt_index].vcxt[cxt_offset].eth;
11652     }
11653 }
11654
11655 /* set flags that are common for the Tx-only and not normal connections */
11656 static unsigned long
11657 bxe_get_common_flags(struct bxe_softc    *sc,
11658                      struct bxe_fastpath *fp,
11659                      uint8_t             zero_stats)
11660 {
11661     unsigned long flags = 0;
11662
11663     /* PF driver will always initialize the Queue to an ACTIVE state */
11664     bxe_set_bit(ECORE_Q_FLG_ACTIVE, &flags);
11665
11666     /*
11667      * tx only connections collect statistics (on the same index as the
11668      * parent connection). The statistics are zeroed when the parent
11669      * connection is initialized.
11670      */
11671
11672     bxe_set_bit(ECORE_Q_FLG_STATS, &flags);
11673     if (zero_stats) {
11674         bxe_set_bit(ECORE_Q_FLG_ZERO_STATS, &flags);
11675     }
11676
11677     /*
11678      * tx only connections can support tx-switching, though their
11679      * CoS-ness doesn't survive the loopback
11680      */
11681     if (sc->flags & BXE_TX_SWITCHING) {
11682         bxe_set_bit(ECORE_Q_FLG_TX_SWITCH, &flags);
11683     }
11684
11685     bxe_set_bit(ECORE_Q_FLG_PCSUM_ON_PKT, &flags);
11686
11687     return (flags);
11688 }
11689
11690 static unsigned long
11691 bxe_get_q_flags(struct bxe_softc    *sc,
11692                 struct bxe_fastpath *fp,
11693                 uint8_t             leading)
11694 {
11695     unsigned long flags = 0;
11696
11697     if (IS_MF_SD(sc)) {
11698         bxe_set_bit(ECORE_Q_FLG_OV, &flags);
11699     }
11700
11701     if (sc->ifnet->if_capenable & IFCAP_LRO) {
11702         bxe_set_bit(ECORE_Q_FLG_TPA, &flags);
11703         bxe_set_bit(ECORE_Q_FLG_TPA_IPV6, &flags);
11704 #if 0
11705         if (fp->mode == TPA_MODE_GRO)
11706             __set_bit(ECORE_Q_FLG_TPA_GRO, &flags);
11707 #endif
11708     }
11709
11710     if (leading) {
11711         bxe_set_bit(ECORE_Q_FLG_LEADING_RSS, &flags);
11712         bxe_set_bit(ECORE_Q_FLG_MCAST, &flags);
11713     }
11714
11715     bxe_set_bit(ECORE_Q_FLG_VLAN, &flags);
11716
11717 #if 0
11718     /* configure silent vlan removal */
11719     if (IS_MF_AFEX(sc)) {
11720         bxe_set_bit(ECORE_Q_FLG_SILENT_VLAN_REM, &flags);
11721     }
11722 #endif
11723
11724     /* merge with common flags */
11725     return (flags | bxe_get_common_flags(sc, fp, TRUE));
11726 }
11727
11728 static void
11729 bxe_pf_q_prep_general(struct bxe_softc                  *sc,
11730                       struct bxe_fastpath               *fp,
11731                       struct ecore_general_setup_params *gen_init,
11732                       uint8_t                           cos)
11733 {
11734     gen_init->stat_id = bxe_stats_id(fp);
11735     gen_init->spcl_id = fp->cl_id;
11736     gen_init->mtu = sc->mtu;
11737     gen_init->cos = cos;
11738 }
11739
11740 static void
11741 bxe_pf_rx_q_prep(struct bxe_softc              *sc,
11742                  struct bxe_fastpath           *fp,
11743                  struct rxq_pause_params       *pause,
11744                  struct ecore_rxq_setup_params *rxq_init)
11745 {
11746     uint8_t max_sge = 0;
11747     uint16_t sge_sz = 0;
11748     uint16_t tpa_agg_size = 0;
11749
11750     pause->sge_th_lo = SGE_TH_LO(sc);
11751     pause->sge_th_hi = SGE_TH_HI(sc);
11752
11753     /* validate SGE ring has enough to cross high threshold */
11754     if (sc->dropless_fc &&
11755             (pause->sge_th_hi + FW_PREFETCH_CNT) >
11756             (RX_SGE_USABLE_PER_PAGE * RX_SGE_NUM_PAGES)) {
11757         BLOGW(sc, "sge ring threshold limit\n");
11758     }
11759
11760     /* minimum max_aggregation_size is 2*MTU (two full buffers) */
11761     tpa_agg_size = (2 * sc->mtu);
11762     if (tpa_agg_size < sc->max_aggregation_size) {
11763         tpa_agg_size = sc->max_aggregation_size;
11764     }
11765
11766     max_sge = SGE_PAGE_ALIGN(sc->mtu) >> SGE_PAGE_SHIFT;
11767     max_sge = ((max_sge + PAGES_PER_SGE - 1) &
11768                    (~(PAGES_PER_SGE - 1))) >> PAGES_PER_SGE_SHIFT;
11769     sge_sz = (uint16_t)min(SGE_PAGES, 0xffff);
11770
11771     /* pause - not for e1 */
11772     if (!CHIP_IS_E1(sc)) {
11773         pause->bd_th_lo = BD_TH_LO(sc);
11774         pause->bd_th_hi = BD_TH_HI(sc);
11775
11776         pause->rcq_th_lo = RCQ_TH_LO(sc);
11777         pause->rcq_th_hi = RCQ_TH_HI(sc);
11778
11779         /* validate rings have enough entries to cross high thresholds */
11780         if (sc->dropless_fc &&
11781             pause->bd_th_hi + FW_PREFETCH_CNT >
11782             sc->rx_ring_size) {
11783             BLOGW(sc, "rx bd ring threshold limit\n");
11784         }
11785
11786         if (sc->dropless_fc &&
11787             pause->rcq_th_hi + FW_PREFETCH_CNT >
11788             RCQ_NUM_PAGES * RCQ_USABLE_PER_PAGE) {
11789             BLOGW(sc, "rcq ring threshold limit\n");
11790         }
11791
11792         pause->pri_map = 1;
11793     }
11794
11795     /* rxq setup */
11796     rxq_init->dscr_map   = fp->rx_dma.paddr;
11797     rxq_init->sge_map    = fp->rx_sge_dma.paddr;
11798     rxq_init->rcq_map    = fp->rcq_dma.paddr;
11799     rxq_init->rcq_np_map = (fp->rcq_dma.paddr + BCM_PAGE_SIZE);
11800
11801     /*
11802      * This should be a maximum number of data bytes that may be
11803      * placed on the BD (not including paddings).
11804      */
11805     rxq_init->buf_sz = (fp->rx_buf_size -
11806                         IP_HEADER_ALIGNMENT_PADDING);
11807
11808     rxq_init->cl_qzone_id     = fp->cl_qzone_id;
11809     rxq_init->tpa_agg_sz      = tpa_agg_size;
11810     rxq_init->sge_buf_sz      = sge_sz;
11811     rxq_init->max_sges_pkt    = max_sge;
11812     rxq_init->rss_engine_id   = SC_FUNC(sc);
11813     rxq_init->mcast_engine_id = SC_FUNC(sc);
11814
11815     /*
11816      * Maximum number or simultaneous TPA aggregation for this Queue.
11817      * For PF Clients it should be the maximum available number.
11818      * VF driver(s) may want to define it to a smaller value.
11819      */
11820     rxq_init->max_tpa_queues = MAX_AGG_QS(sc);
11821
11822     rxq_init->cache_line_log = BXE_RX_ALIGN_SHIFT;
11823     rxq_init->fw_sb_id = fp->fw_sb_id;
11824
11825     rxq_init->sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11826
11827     /*
11828      * configure silent vlan removal
11829      * if multi function mode is afex, then mask default vlan
11830      */
11831     if (IS_MF_AFEX(sc)) {
11832         rxq_init->silent_removal_value =
11833             sc->devinfo.mf_info.afex_def_vlan_tag;
11834         rxq_init->silent_removal_mask = EVL_VLID_MASK;
11835     }
11836 }
11837
11838 static void
11839 bxe_pf_tx_q_prep(struct bxe_softc              *sc,
11840                  struct bxe_fastpath           *fp,
11841                  struct ecore_txq_setup_params *txq_init,
11842                  uint8_t                       cos)
11843 {
11844     /*
11845      * XXX If multiple CoS is ever supported then each fastpath structure
11846      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
11847      * fp->txdata[cos]->tx_dma.paddr;
11848      */
11849     txq_init->dscr_map     = fp->tx_dma.paddr;
11850     txq_init->sb_cq_index  = HC_INDEX_ETH_FIRST_TX_CQ_CONS + cos;
11851     txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
11852     txq_init->fw_sb_id     = fp->fw_sb_id;
11853
11854     /*
11855      * set the TSS leading client id for TX classfication to the
11856      * leading RSS client id
11857      */
11858     txq_init->tss_leading_cl_id = BXE_FP(sc, 0, cl_id);
11859 }
11860
11861 /*
11862  * This function performs 2 steps in a queue state machine:
11863  *   1) RESET->INIT
11864  *   2) INIT->SETUP
11865  */
11866 static int
11867 bxe_setup_queue(struct bxe_softc    *sc,
11868                 struct bxe_fastpath *fp,
11869                 uint8_t             leading)
11870 {
11871     struct ecore_queue_state_params q_params = { NULL };
11872     struct ecore_queue_setup_params *setup_params =
11873                         &q_params.params.setup;
11874 #if 0
11875     struct ecore_queue_setup_tx_only_params *tx_only_params =
11876                         &q_params.params.tx_only;
11877     uint8_t tx_index;
11878 #endif
11879     int rc;
11880
11881     BLOGD(sc, DBG_LOAD, "setting up queue %d\n", fp->index);
11882
11883     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
11884
11885     q_params.q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
11886
11887     /* we want to wait for completion in this context */
11888     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
11889
11890     /* prepare the INIT parameters */
11891     bxe_pf_q_prep_init(sc, fp, &q_params.params.init);
11892
11893     /* Set the command */
11894     q_params.cmd = ECORE_Q_CMD_INIT;
11895
11896     /* Change the state to INIT */
11897     rc = ecore_queue_state_change(sc, &q_params);
11898     if (rc) {
11899         BLOGE(sc, "Queue(%d) INIT failed\n", fp->index);
11900         return (rc);
11901     }
11902
11903     BLOGD(sc, DBG_LOAD, "init complete\n");
11904
11905     /* now move the Queue to the SETUP state */
11906     memset(setup_params, 0, sizeof(*setup_params));
11907
11908     /* set Queue flags */
11909     setup_params->flags = bxe_get_q_flags(sc, fp, leading);
11910
11911     /* set general SETUP parameters */
11912     bxe_pf_q_prep_general(sc, fp, &setup_params->gen_params,
11913                           FIRST_TX_COS_INDEX);
11914
11915     bxe_pf_rx_q_prep(sc, fp,
11916                      &setup_params->pause_params,
11917                      &setup_params->rxq_params);
11918
11919     bxe_pf_tx_q_prep(sc, fp,
11920                      &setup_params->txq_params,
11921                      FIRST_TX_COS_INDEX);
11922
11923     /* Set the command */
11924     q_params.cmd = ECORE_Q_CMD_SETUP;
11925
11926     /* change the state to SETUP */
11927     rc = ecore_queue_state_change(sc, &q_params);
11928     if (rc) {
11929         BLOGE(sc, "Queue(%d) SETUP failed\n", fp->index);
11930         return (rc);
11931     }
11932
11933 #if 0
11934     /* loop through the relevant tx-only indices */
11935     for (tx_index = FIRST_TX_ONLY_COS_INDEX;
11936          tx_index < sc->max_cos;
11937          tx_index++) {
11938         /* prepare and send tx-only ramrod*/
11939         rc = bxe_setup_tx_only(sc, fp, &q_params,
11940                                tx_only_params, tx_index, leading);
11941         if (rc) {
11942             BLOGE(sc, "Queue(%d.%d) TX_ONLY_SETUP failed\n",
11943                   fp->index, tx_index);
11944             return (rc);
11945         }
11946     }
11947 #endif
11948
11949     return (rc);
11950 }
11951
11952 static int
11953 bxe_setup_leading(struct bxe_softc *sc)
11954 {
11955     return (bxe_setup_queue(sc, &sc->fp[0], TRUE));
11956 }
11957
11958 static int
11959 bxe_config_rss_pf(struct bxe_softc            *sc,
11960                   struct ecore_rss_config_obj *rss_obj,
11961                   uint8_t                     config_hash)
11962 {
11963     struct ecore_config_rss_params params = { NULL };
11964     int i;
11965
11966     /*
11967      * Although RSS is meaningless when there is a single HW queue we
11968      * still need it enabled in order to have HW Rx hash generated.
11969      */
11970
11971     params.rss_obj = rss_obj;
11972
11973     bxe_set_bit(RAMROD_COMP_WAIT, &params.ramrod_flags);
11974
11975     bxe_set_bit(ECORE_RSS_MODE_REGULAR, &params.rss_flags);
11976
11977     /* RSS configuration */
11978     bxe_set_bit(ECORE_RSS_IPV4, &params.rss_flags);
11979     bxe_set_bit(ECORE_RSS_IPV4_TCP, &params.rss_flags);
11980     bxe_set_bit(ECORE_RSS_IPV6, &params.rss_flags);
11981     bxe_set_bit(ECORE_RSS_IPV6_TCP, &params.rss_flags);
11982     if (rss_obj->udp_rss_v4) {
11983         bxe_set_bit(ECORE_RSS_IPV4_UDP, &params.rss_flags);
11984     }
11985     if (rss_obj->udp_rss_v6) {
11986         bxe_set_bit(ECORE_RSS_IPV6_UDP, &params.rss_flags);
11987     }
11988
11989     /* Hash bits */
11990     params.rss_result_mask = MULTI_MASK;
11991
11992     memcpy(params.ind_table, rss_obj->ind_table, sizeof(params.ind_table));
11993
11994     if (config_hash) {
11995         /* RSS keys */
11996         for (i = 0; i < sizeof(params.rss_key) / 4; i++) {
11997             params.rss_key[i] = arc4random();
11998         }
11999
12000         bxe_set_bit(ECORE_RSS_SET_SRCH, &params.rss_flags);
12001     }
12002
12003     return (ecore_config_rss(sc, &params));
12004 }
12005
12006 static int
12007 bxe_config_rss_eth(struct bxe_softc *sc,
12008                    uint8_t          config_hash)
12009 {
12010     return (bxe_config_rss_pf(sc, &sc->rss_conf_obj, config_hash));
12011 }
12012
12013 static int
12014 bxe_init_rss_pf(struct bxe_softc *sc)
12015 {
12016     uint8_t num_eth_queues = BXE_NUM_ETH_QUEUES(sc);
12017     int i;
12018
12019     /*
12020      * Prepare the initial contents of the indirection table if
12021      * RSS is enabled
12022      */
12023     for (i = 0; i < sizeof(sc->rss_conf_obj.ind_table); i++) {
12024         sc->rss_conf_obj.ind_table[i] =
12025             (sc->fp->cl_id + (i % num_eth_queues));
12026     }
12027
12028     if (sc->udp_rss) {
12029         sc->rss_conf_obj.udp_rss_v4 = sc->rss_conf_obj.udp_rss_v6 = 1;
12030     }
12031
12032     /*
12033      * For 57710 and 57711 SEARCHER configuration (rss_keys) is
12034      * per-port, so if explicit configuration is needed, do it only
12035      * for a PMF.
12036      *
12037      * For 57712 and newer it's a per-function configuration.
12038      */
12039     return (bxe_config_rss_eth(sc, sc->port.pmf || !CHIP_IS_E1x(sc)));
12040 }
12041
12042 static int
12043 bxe_set_mac_one(struct bxe_softc          *sc,
12044                 uint8_t                   *mac,
12045                 struct ecore_vlan_mac_obj *obj,
12046                 uint8_t                   set,
12047                 int                       mac_type,
12048                 unsigned long             *ramrod_flags)
12049 {
12050     struct ecore_vlan_mac_ramrod_params ramrod_param;
12051     int rc;
12052
12053     memset(&ramrod_param, 0, sizeof(ramrod_param));
12054
12055     /* fill in general parameters */
12056     ramrod_param.vlan_mac_obj = obj;
12057     ramrod_param.ramrod_flags = *ramrod_flags;
12058
12059     /* fill a user request section if needed */
12060     if (!bxe_test_bit(RAMROD_CONT, ramrod_flags)) {
12061         memcpy(ramrod_param.user_req.u.mac.mac, mac, ETH_ALEN);
12062
12063         bxe_set_bit(mac_type, &ramrod_param.user_req.vlan_mac_flags);
12064
12065         /* Set the command: ADD or DEL */
12066         ramrod_param.user_req.cmd = (set) ? ECORE_VLAN_MAC_ADD :
12067                                             ECORE_VLAN_MAC_DEL;
12068     }
12069
12070     rc = ecore_config_vlan_mac(sc, &ramrod_param);
12071
12072     if (rc == ECORE_EXISTS) {
12073         BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12074         /* do not treat adding same MAC as error */
12075         rc = 0;
12076     } else if (rc < 0) {
12077         BLOGE(sc, "%s MAC failed (%d)\n", (set ? "Set" : "Delete"), rc);
12078     }
12079
12080     return (rc);
12081 }
12082
12083 static int
12084 bxe_set_eth_mac(struct bxe_softc *sc,
12085                 uint8_t          set)
12086 {
12087     unsigned long ramrod_flags = 0;
12088
12089     BLOGD(sc, DBG_LOAD, "Adding Ethernet MAC\n");
12090
12091     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
12092
12093     /* Eth MAC is set on RSS leading client (fp[0]) */
12094     return (bxe_set_mac_one(sc, sc->link_params.mac_addr,
12095                             &sc->sp_objs->mac_obj,
12096                             set, ECORE_ETH_MAC, &ramrod_flags));
12097 }
12098
12099 #if 0
12100 static void
12101 bxe_update_max_mf_config(struct bxe_softc *sc,
12102                          uint32_t         value)
12103 {
12104     /* load old values */
12105     uint32_t mf_cfg = sc->devinfo.mf_info.mf_config[SC_VN(sc)];
12106
12107     if (value != bxe_extract_max_cfg(sc, mf_cfg)) {
12108         /* leave all but MAX value */
12109         mf_cfg &= ~FUNC_MF_CFG_MAX_BW_MASK;
12110
12111         /* set new MAX value */
12112         mf_cfg |= ((value << FUNC_MF_CFG_MAX_BW_SHIFT) &
12113                    FUNC_MF_CFG_MAX_BW_MASK);
12114
12115         bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW, mf_cfg);
12116     }
12117 }
12118 #endif
12119
12120 static int
12121 bxe_get_cur_phy_idx(struct bxe_softc *sc)
12122 {
12123     uint32_t sel_phy_idx = 0;
12124
12125     if (sc->link_params.num_phys <= 1) {
12126         return (ELINK_INT_PHY);
12127     }
12128
12129     if (sc->link_vars.link_up) {
12130         sel_phy_idx = ELINK_EXT_PHY1;
12131         /* In case link is SERDES, check if the ELINK_EXT_PHY2 is the one */
12132         if ((sc->link_vars.link_status & LINK_STATUS_SERDES_LINK) &&
12133             (sc->link_params.phy[ELINK_EXT_PHY2].supported &
12134              ELINK_SUPPORTED_FIBRE))
12135             sel_phy_idx = ELINK_EXT_PHY2;
12136     } else {
12137         switch (elink_phy_selection(&sc->link_params)) {
12138         case PORT_HW_CFG_PHY_SELECTION_HARDWARE_DEFAULT:
12139         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY:
12140         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY_PRIORITY:
12141                sel_phy_idx = ELINK_EXT_PHY1;
12142                break;
12143         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY:
12144         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY_PRIORITY:
12145                sel_phy_idx = ELINK_EXT_PHY2;
12146                break;
12147         }
12148     }
12149
12150     return (sel_phy_idx);
12151 }
12152
12153 static int
12154 bxe_get_link_cfg_idx(struct bxe_softc *sc)
12155 {
12156     uint32_t sel_phy_idx = bxe_get_cur_phy_idx(sc);
12157
12158     /*
12159      * The selected activated PHY is always after swapping (in case PHY
12160      * swapping is enabled). So when swapping is enabled, we need to reverse
12161      * the configuration
12162      */
12163
12164     if (sc->link_params.multi_phy_config & PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
12165         if (sel_phy_idx == ELINK_EXT_PHY1)
12166             sel_phy_idx = ELINK_EXT_PHY2;
12167         else if (sel_phy_idx == ELINK_EXT_PHY2)
12168             sel_phy_idx = ELINK_EXT_PHY1;
12169     }
12170
12171     return (ELINK_LINK_CONFIG_IDX(sel_phy_idx));
12172 }
12173
12174 static void
12175 bxe_set_requested_fc(struct bxe_softc *sc)
12176 {
12177     /*
12178      * Initialize link parameters structure variables
12179      * It is recommended to turn off RX FC for jumbo frames
12180      * for better performance
12181      */
12182     if (CHIP_IS_E1x(sc) && (sc->mtu > 5000)) {
12183         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_TX;
12184     } else {
12185         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_BOTH;
12186     }
12187 }
12188
12189 static void
12190 bxe_calc_fc_adv(struct bxe_softc *sc)
12191 {
12192     uint8_t cfg_idx = bxe_get_link_cfg_idx(sc);
12193     switch (sc->link_vars.ieee_fc &
12194             MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
12195     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
12196     default:
12197         sc->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
12198                                            ADVERTISED_Pause);
12199         break;
12200
12201     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
12202         sc->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
12203                                           ADVERTISED_Pause);
12204         break;
12205
12206     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
12207         sc->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
12208         break;
12209     }
12210 }
12211
12212 static uint16_t
12213 bxe_get_mf_speed(struct bxe_softc *sc)
12214 {
12215     uint16_t line_speed = sc->link_vars.line_speed;
12216     if (IS_MF(sc)) {
12217         uint16_t maxCfg =
12218             bxe_extract_max_cfg(sc, sc->devinfo.mf_info.mf_config[SC_VN(sc)]);
12219
12220         /* calculate the current MAX line speed limit for the MF devices */
12221         if (IS_MF_SI(sc)) {
12222             line_speed = (line_speed * maxCfg) / 100;
12223         } else { /* SD mode */
12224             uint16_t vn_max_rate = maxCfg * 100;
12225
12226             if (vn_max_rate < line_speed) {
12227                 line_speed = vn_max_rate;
12228             }
12229         }
12230     }
12231
12232     return (line_speed);
12233 }
12234
12235 static void
12236 bxe_fill_report_data(struct bxe_softc            *sc,
12237                      struct bxe_link_report_data *data)
12238 {
12239     uint16_t line_speed = bxe_get_mf_speed(sc);
12240
12241     memset(data, 0, sizeof(*data));
12242
12243     /* fill the report data with the effective line speed */
12244     data->line_speed = line_speed;
12245
12246     /* Link is down */
12247     if (!sc->link_vars.link_up || (sc->flags & BXE_MF_FUNC_DIS)) {
12248         bxe_set_bit(BXE_LINK_REPORT_LINK_DOWN, &data->link_report_flags);
12249     }
12250
12251     /* Full DUPLEX */
12252     if (sc->link_vars.duplex == DUPLEX_FULL) {
12253         bxe_set_bit(BXE_LINK_REPORT_FULL_DUPLEX, &data->link_report_flags);
12254     }
12255
12256     /* Rx Flow Control is ON */
12257     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_RX) {
12258         bxe_set_bit(BXE_LINK_REPORT_RX_FC_ON, &data->link_report_flags);
12259     }
12260
12261     /* Tx Flow Control is ON */
12262     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
12263         bxe_set_bit(BXE_LINK_REPORT_TX_FC_ON, &data->link_report_flags);
12264     }
12265 }
12266
12267 /* report link status to OS, should be called under phy_lock */
12268 static void
12269 bxe_link_report_locked(struct bxe_softc *sc)
12270 {
12271     struct bxe_link_report_data cur_data;
12272
12273     /* reread mf_cfg */
12274     if (IS_PF(sc) && !CHIP_IS_E1(sc)) {
12275         bxe_read_mf_cfg(sc);
12276     }
12277
12278     /* Read the current link report info */
12279     bxe_fill_report_data(sc, &cur_data);
12280
12281     /* Don't report link down or exactly the same link status twice */
12282     if (!memcmp(&cur_data, &sc->last_reported_link, sizeof(cur_data)) ||
12283         (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12284                       &sc->last_reported_link.link_report_flags) &&
12285          bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12286                       &cur_data.link_report_flags))) {
12287         return;
12288     }
12289
12290     sc->link_cnt++;
12291
12292     /* report new link params and remember the state for the next time */
12293     memcpy(&sc->last_reported_link, &cur_data, sizeof(cur_data));
12294
12295     if (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12296                      &cur_data.link_report_flags)) {
12297         if_link_state_change(sc->ifnet, LINK_STATE_DOWN);
12298         BLOGI(sc, "NIC Link is Down\n");
12299     } else {
12300         const char *duplex;
12301         const char *flow;
12302
12303         if (bxe_test_and_clear_bit(BXE_LINK_REPORT_FULL_DUPLEX,
12304                                    &cur_data.link_report_flags)) {
12305             duplex = "full";
12306         } else {
12307             duplex = "half";
12308         }
12309
12310         /*
12311          * Handle the FC at the end so that only these flags would be
12312          * possibly set. This way we may easily check if there is no FC
12313          * enabled.
12314          */
12315         if (cur_data.link_report_flags) {
12316             if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12317                              &cur_data.link_report_flags) &&
12318                 bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12319                              &cur_data.link_report_flags)) {
12320                 flow = "ON - receive & transmit";
12321             } else if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12322                                     &cur_data.link_report_flags) &&
12323                        !bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12324                                      &cur_data.link_report_flags)) {
12325                 flow = "ON - receive";
12326             } else if (!bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12327                                      &cur_data.link_report_flags) &&
12328                        bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12329                                     &cur_data.link_report_flags)) {
12330                 flow = "ON - transmit";
12331             } else {
12332                 flow = "none"; /* possible? */
12333             }
12334         } else {
12335             flow = "none";
12336         }
12337
12338         if_link_state_change(sc->ifnet, LINK_STATE_UP);
12339         BLOGI(sc, "NIC Link is Up, %d Mbps %s duplex, Flow control: %s\n",
12340               cur_data.line_speed, duplex, flow);
12341     }
12342 }
12343
12344 static void
12345 bxe_link_report(struct bxe_softc *sc)
12346 {
12347     bxe_acquire_phy_lock(sc);
12348     bxe_link_report_locked(sc);
12349     bxe_release_phy_lock(sc);
12350 }
12351
12352 static void
12353 bxe_link_status_update(struct bxe_softc *sc)
12354 {
12355     if (sc->state != BXE_STATE_OPEN) {
12356         return;
12357     }
12358
12359 #if 0
12360     /* read updated dcb configuration */
12361     if (IS_PF(sc))
12362         bxe_dcbx_pmf_update(sc);
12363 #endif
12364
12365     if (IS_PF(sc) && !CHIP_REV_IS_SLOW(sc)) {
12366         elink_link_status_update(&sc->link_params, &sc->link_vars);
12367     } else {
12368         sc->port.supported[0] |= (ELINK_SUPPORTED_10baseT_Half |
12369                                   ELINK_SUPPORTED_10baseT_Full |
12370                                   ELINK_SUPPORTED_100baseT_Half |
12371                                   ELINK_SUPPORTED_100baseT_Full |
12372                                   ELINK_SUPPORTED_1000baseT_Full |
12373                                   ELINK_SUPPORTED_2500baseX_Full |
12374                                   ELINK_SUPPORTED_10000baseT_Full |
12375                                   ELINK_SUPPORTED_TP |
12376                                   ELINK_SUPPORTED_FIBRE |
12377                                   ELINK_SUPPORTED_Autoneg |
12378                                   ELINK_SUPPORTED_Pause |
12379                                   ELINK_SUPPORTED_Asym_Pause);
12380         sc->port.advertising[0] = sc->port.supported[0];
12381
12382         sc->link_params.sc                = sc;
12383         sc->link_params.port              = SC_PORT(sc);
12384         sc->link_params.req_duplex[0]     = DUPLEX_FULL;
12385         sc->link_params.req_flow_ctrl[0]  = ELINK_FLOW_CTRL_NONE;
12386         sc->link_params.req_line_speed[0] = SPEED_10000;
12387         sc->link_params.speed_cap_mask[0] = 0x7f0000;
12388         sc->link_params.switch_cfg        = ELINK_SWITCH_CFG_10G;
12389
12390         if (CHIP_REV_IS_FPGA(sc)) {
12391             sc->link_vars.mac_type    = ELINK_MAC_TYPE_EMAC;
12392             sc->link_vars.line_speed  = ELINK_SPEED_1000;
12393             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12394                                          LINK_STATUS_SPEED_AND_DUPLEX_1000TFD);
12395         } else {
12396             sc->link_vars.mac_type    = ELINK_MAC_TYPE_BMAC;
12397             sc->link_vars.line_speed  = ELINK_SPEED_10000;
12398             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12399                                          LINK_STATUS_SPEED_AND_DUPLEX_10GTFD);
12400         }
12401
12402         sc->link_vars.link_up = 1;
12403
12404         sc->link_vars.duplex    = DUPLEX_FULL;
12405         sc->link_vars.flow_ctrl = ELINK_FLOW_CTRL_NONE;
12406
12407         if (IS_PF(sc)) {
12408             REG_WR(sc, NIG_REG_EGRESS_DRAIN0_MODE + sc->link_params.port*4, 0);
12409             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12410             bxe_link_report(sc);
12411         }
12412     }
12413
12414     if (IS_PF(sc)) {
12415         if (sc->link_vars.link_up) {
12416             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12417         } else {
12418             bxe_stats_handle(sc, STATS_EVENT_STOP);
12419         }
12420         bxe_link_report(sc);
12421     } else {
12422         bxe_link_report(sc);
12423         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12424     }
12425 }
12426
12427 static int
12428 bxe_initial_phy_init(struct bxe_softc *sc,
12429                      int              load_mode)
12430 {
12431     int rc, cfg_idx = bxe_get_link_cfg_idx(sc);
12432     uint16_t req_line_speed = sc->link_params.req_line_speed[cfg_idx];
12433     struct elink_params *lp = &sc->link_params;
12434
12435     bxe_set_requested_fc(sc);
12436
12437     if (CHIP_REV_IS_SLOW(sc)) {
12438         uint32_t bond = CHIP_BOND_ID(sc);
12439         uint32_t feat = 0;
12440
12441         if (CHIP_IS_E2(sc) && CHIP_IS_MODE_4_PORT(sc)) {
12442             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12443         } else if (bond & 0x4) {
12444             if (CHIP_IS_E3(sc)) {
12445                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_XMAC;
12446             } else {
12447                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12448             }
12449         } else if (bond & 0x8) {
12450             if (CHIP_IS_E3(sc)) {
12451                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_UMAC;
12452             } else {
12453                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12454             }
12455         }
12456
12457         /* disable EMAC for E3 and above */
12458         if (bond & 0x2) {
12459             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12460         }
12461
12462         sc->link_params.feature_config_flags |= feat;
12463     }
12464
12465     bxe_acquire_phy_lock(sc);
12466
12467     if (load_mode == LOAD_DIAG) {
12468         lp->loopback_mode = ELINK_LOOPBACK_XGXS;
12469         /* Prefer doing PHY loopback at 10G speed, if possible */
12470         if (lp->req_line_speed[cfg_idx] < ELINK_SPEED_10000) {
12471             if (lp->speed_cap_mask[cfg_idx] &
12472                 PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
12473                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_10000;
12474             } else {
12475                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_1000;
12476             }
12477         }
12478     }
12479
12480     if (load_mode == LOAD_LOOPBACK_EXT) {
12481         lp->loopback_mode = ELINK_LOOPBACK_EXT;
12482     }
12483
12484     rc = elink_phy_init(&sc->link_params, &sc->link_vars);
12485
12486     bxe_release_phy_lock(sc);
12487
12488     bxe_calc_fc_adv(sc);
12489
12490     if (sc->link_vars.link_up) {
12491         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12492         bxe_link_report(sc);
12493     }
12494
12495     if (!CHIP_REV_IS_SLOW(sc)) {
12496         bxe_periodic_start(sc);
12497     }
12498
12499     sc->link_params.req_line_speed[cfg_idx] = req_line_speed;
12500     return (rc);
12501 }
12502
12503 /* must be called under IF_ADDR_LOCK */
12504 static int
12505 bxe_init_mcast_macs_list(struct bxe_softc                 *sc,
12506                          struct ecore_mcast_ramrod_params *p)
12507 {
12508     struct ifnet *ifp = sc->ifnet;
12509     int mc_count = 0;
12510     struct ifmultiaddr *ifma;
12511     struct ecore_mcast_list_elem *mc_mac;
12512
12513     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12514         if (ifma->ifma_addr->sa_family != AF_LINK) {
12515             continue;
12516         }
12517
12518         mc_count++;
12519     }
12520
12521     ECORE_LIST_INIT(&p->mcast_list);
12522     p->mcast_list_len = 0;
12523
12524     if (!mc_count) {
12525         return (0);
12526     }
12527
12528     mc_mac = malloc(sizeof(*mc_mac) * mc_count, M_DEVBUF,
12529                     (M_NOWAIT | M_ZERO));
12530     if (!mc_mac) {
12531         BLOGE(sc, "Failed to allocate temp mcast list\n");
12532         return (-1);
12533     }
12534     bzero(mc_mac, (sizeof(*mc_mac) * mc_count));
12535
12536     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12537         if (ifma->ifma_addr->sa_family != AF_LINK) {
12538             continue;
12539         }
12540
12541         mc_mac->mac = (uint8_t *)LLADDR((struct sockaddr_dl *)ifma->ifma_addr);
12542         ECORE_LIST_PUSH_TAIL(&mc_mac->link, &p->mcast_list);
12543
12544         BLOGD(sc, DBG_LOAD,
12545               "Setting MCAST %02X:%02X:%02X:%02X:%02X:%02X\n",
12546               mc_mac->mac[0], mc_mac->mac[1], mc_mac->mac[2],
12547               mc_mac->mac[3], mc_mac->mac[4], mc_mac->mac[5]);
12548
12549         mc_mac++;
12550     }
12551
12552     p->mcast_list_len = mc_count;
12553
12554     return (0);
12555 }
12556
12557 static void
12558 bxe_free_mcast_macs_list(struct ecore_mcast_ramrod_params *p)
12559 {
12560     struct ecore_mcast_list_elem *mc_mac =
12561         ECORE_LIST_FIRST_ENTRY(&p->mcast_list,
12562                                struct ecore_mcast_list_elem,
12563                                link);
12564
12565     if (mc_mac) {
12566         /* only a single free as all mc_macs are in the same heap array */
12567         free(mc_mac, M_DEVBUF);
12568     }
12569 }
12570
12571 static int
12572 bxe_set_mc_list(struct bxe_softc *sc)
12573 {
12574     struct ecore_mcast_ramrod_params rparam = { NULL };
12575     int rc = 0;
12576
12577     rparam.mcast_obj = &sc->mcast_obj;
12578
12579     BXE_MCAST_LOCK(sc);
12580
12581     /* first, clear all configured multicast MACs */
12582     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
12583     if (rc < 0) {
12584         BLOGE(sc, "Failed to clear multicast configuration: %d\n", rc);
12585         BXE_MCAST_UNLOCK(sc);
12586         return (rc);
12587     }
12588
12589     /* configure a new MACs list */
12590     rc = bxe_init_mcast_macs_list(sc, &rparam);
12591     if (rc) {
12592         BLOGE(sc, "Failed to create mcast MACs list (%d)\n", rc);
12593         BXE_MCAST_UNLOCK(sc);
12594         return (rc);
12595     }
12596
12597     /* Now add the new MACs */
12598     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_ADD);
12599     if (rc < 0) {
12600         BLOGE(sc, "Failed to set new mcast config (%d)\n", rc);
12601     }
12602
12603     bxe_free_mcast_macs_list(&rparam);
12604
12605     BXE_MCAST_UNLOCK(sc);
12606
12607     return (rc);
12608 }
12609
12610 static int
12611 bxe_set_uc_list(struct bxe_softc *sc)
12612 {
12613     struct ifnet *ifp = sc->ifnet;
12614     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
12615     struct ifaddr *ifa;
12616     unsigned long ramrod_flags = 0;
12617     int rc;
12618
12619 #if __FreeBSD_version < 800000
12620     IF_ADDR_LOCK(ifp);
12621 #else
12622     if_addr_rlock(ifp);
12623 #endif
12624
12625     /* first schedule a cleanup up of old configuration */
12626     rc = bxe_del_all_macs(sc, mac_obj, ECORE_UC_LIST_MAC, FALSE);
12627     if (rc < 0) {
12628         BLOGE(sc, "Failed to schedule delete of all ETH MACs (%d)\n", rc);
12629 #if __FreeBSD_version < 800000
12630         IF_ADDR_UNLOCK(ifp);
12631 #else
12632         if_addr_runlock(ifp);
12633 #endif
12634         return (rc);
12635     }
12636
12637     ifa = ifp->if_addr;
12638     while (ifa) {
12639         if (ifa->ifa_addr->sa_family != AF_LINK) {
12640             ifa = TAILQ_NEXT(ifa, ifa_link);
12641             continue;
12642         }
12643
12644         rc = bxe_set_mac_one(sc, (uint8_t *)LLADDR((struct sockaddr_dl *)ifa->ifa_addr),
12645                              mac_obj, TRUE, ECORE_UC_LIST_MAC, &ramrod_flags);
12646         if (rc == -EEXIST) {
12647             BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12648             /* do not treat adding same MAC as an error */
12649             rc = 0;
12650         } else if (rc < 0) {
12651             BLOGE(sc, "Failed to schedule ADD operations (%d)\n", rc);
12652 #if __FreeBSD_version < 800000
12653             IF_ADDR_UNLOCK(ifp);
12654 #else
12655             if_addr_runlock(ifp);
12656 #endif
12657             return (rc);
12658         }
12659
12660         ifa = TAILQ_NEXT(ifa, ifa_link);
12661     }
12662
12663 #if __FreeBSD_version < 800000
12664     IF_ADDR_UNLOCK(ifp);
12665 #else
12666     if_addr_runlock(ifp);
12667 #endif
12668
12669     /* Execute the pending commands */
12670     bit_set(&ramrod_flags, RAMROD_CONT);
12671     return (bxe_set_mac_one(sc, NULL, mac_obj, FALSE /* don't care */,
12672                             ECORE_UC_LIST_MAC, &ramrod_flags));
12673 }
12674
12675 static void
12676 bxe_set_rx_mode(struct bxe_softc *sc)
12677 {
12678     struct ifnet *ifp = sc->ifnet;
12679     uint32_t rx_mode = BXE_RX_MODE_NORMAL;
12680
12681     if (sc->state != BXE_STATE_OPEN) {
12682         BLOGD(sc, DBG_SP, "state is %x, returning\n", sc->state);
12683         return;
12684     }
12685
12686     BLOGD(sc, DBG_SP, "ifp->if_flags=0x%x\n", ifp->if_flags);
12687
12688     if (ifp->if_flags & IFF_PROMISC) {
12689         rx_mode = BXE_RX_MODE_PROMISC;
12690     } else if ((ifp->if_flags & IFF_ALLMULTI) ||
12691                ((ifp->if_amcount > BXE_MAX_MULTICAST) &&
12692                 CHIP_IS_E1(sc))) {
12693         rx_mode = BXE_RX_MODE_ALLMULTI;
12694     } else {
12695         if (IS_PF(sc)) {
12696             /* some multicasts */
12697             if (bxe_set_mc_list(sc) < 0) {
12698                 rx_mode = BXE_RX_MODE_ALLMULTI;
12699             }
12700             if (bxe_set_uc_list(sc) < 0) {
12701                 rx_mode = BXE_RX_MODE_PROMISC;
12702             }
12703         }
12704 #if 0
12705         else {
12706             /*
12707              * Configuring mcast to a VF involves sleeping (when we
12708              * wait for the PF's response). Since this function is
12709              * called from a non sleepable context we must schedule
12710              * a work item for this purpose
12711              */
12712             bxe_set_bit(BXE_SP_RTNL_VFPF_MCAST, &sc->sp_rtnl_state);
12713             schedule_delayed_work(&sc->sp_rtnl_task, 0);
12714         }
12715 #endif
12716     }
12717
12718     sc->rx_mode = rx_mode;
12719
12720     /* schedule the rx_mode command */
12721     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
12722         BLOGD(sc, DBG_LOAD, "Scheduled setting rx_mode with ECORE...\n");
12723         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
12724         return;
12725     }
12726
12727     if (IS_PF(sc)) {
12728         bxe_set_storm_rx_mode(sc);
12729     }
12730 #if 0
12731     else {
12732         /*
12733          * Configuring mcast to a VF involves sleeping (when we
12734          * wait for the PF's response). Since this function is
12735          * called from a non sleepable context we must schedule
12736          * a work item for this purpose
12737          */
12738         bxe_set_bit(BXE_SP_RTNL_VFPF_STORM_RX_MODE, &sc->sp_rtnl_state);
12739         schedule_delayed_work(&sc->sp_rtnl_task, 0);
12740     }
12741 #endif
12742
12743 }
12744
12745
12746 /* update flags in shmem */
12747 static void
12748 bxe_update_drv_flags(struct bxe_softc *sc,
12749                      uint32_t         flags,
12750                      uint32_t         set)
12751 {
12752     uint32_t drv_flags;
12753
12754     if (SHMEM2_HAS(sc, drv_flags)) {
12755         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12756         drv_flags = SHMEM2_RD(sc, drv_flags);
12757
12758         if (set) {
12759             SET_FLAGS(drv_flags, flags);
12760         } else {
12761             RESET_FLAGS(drv_flags, flags);
12762         }
12763
12764         SHMEM2_WR(sc, drv_flags, drv_flags);
12765         BLOGD(sc, DBG_LOAD, "drv_flags 0x%08x\n", drv_flags);
12766
12767         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12768     }
12769 }
12770
12771 /* periodic timer callout routine, only runs when the interface is up */
12772
12773 static void
12774 bxe_periodic_callout_func(void *xsc)
12775 {
12776     struct bxe_softc *sc = (struct bxe_softc *)xsc;
12777     int i;
12778
12779     if (!BXE_CORE_TRYLOCK(sc)) {
12780         /* just bail and try again next time */
12781
12782         if ((sc->state == BXE_STATE_OPEN) &&
12783             (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12784             /* schedule the next periodic callout */
12785             callout_reset(&sc->periodic_callout, hz,
12786                           bxe_periodic_callout_func, sc);
12787         }
12788
12789         return;
12790     }
12791
12792     if ((sc->state != BXE_STATE_OPEN) ||
12793         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_STOP)) {
12794         BLOGW(sc, "periodic callout exit (state=0x%x)\n", sc->state);
12795         BXE_CORE_UNLOCK(sc);
12796         return;
12797     }
12798
12799     /* Check for TX timeouts on any fastpath. */
12800     FOR_EACH_QUEUE(sc, i) {
12801         if (bxe_watchdog(sc, &sc->fp[i]) != 0) {
12802             /* Ruh-Roh, chip was reset! */
12803             break;
12804         }
12805     }
12806
12807     if (!CHIP_REV_IS_SLOW(sc)) {
12808         /*
12809          * This barrier is needed to ensure the ordering between the writing
12810          * to the sc->port.pmf in the bxe_nic_load() or bxe_pmf_update() and
12811          * the reading here.
12812          */
12813         mb();
12814         if (sc->port.pmf) {
12815             bxe_acquire_phy_lock(sc);
12816             elink_period_func(&sc->link_params, &sc->link_vars);
12817             bxe_release_phy_lock(sc);
12818         }
12819     }
12820
12821     if (IS_PF(sc) && !(sc->flags & BXE_NO_PULSE)) {
12822         int mb_idx = SC_FW_MB_IDX(sc);
12823         uint32_t drv_pulse;
12824         uint32_t mcp_pulse;
12825
12826         ++sc->fw_drv_pulse_wr_seq;
12827         sc->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
12828
12829         drv_pulse = sc->fw_drv_pulse_wr_seq;
12830         bxe_drv_pulse(sc);
12831
12832         mcp_pulse = (SHMEM_RD(sc, func_mb[mb_idx].mcp_pulse_mb) &
12833                      MCP_PULSE_SEQ_MASK);
12834
12835         /*
12836          * The delta between driver pulse and mcp response should
12837          * be 1 (before mcp response) or 0 (after mcp response).
12838          */
12839         if ((drv_pulse != mcp_pulse) &&
12840             (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
12841             /* someone lost a heartbeat... */
12842             BLOGE(sc, "drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
12843                   drv_pulse, mcp_pulse);
12844         }
12845     }
12846
12847     /* state is BXE_STATE_OPEN */
12848     bxe_stats_handle(sc, STATS_EVENT_UPDATE);
12849
12850 #if 0
12851     /* sample VF bulletin board for new posts from PF */
12852     if (IS_VF(sc)) {
12853         bxe_sample_bulletin(sc);
12854     }
12855 #endif
12856
12857     BXE_CORE_UNLOCK(sc);
12858
12859     if ((sc->state == BXE_STATE_OPEN) &&
12860         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12861         /* schedule the next periodic callout */
12862         callout_reset(&sc->periodic_callout, hz,
12863                       bxe_periodic_callout_func, sc);
12864     }
12865 }
12866
12867 static void
12868 bxe_periodic_start(struct bxe_softc *sc)
12869 {
12870     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_GO);
12871     callout_reset(&sc->periodic_callout, hz, bxe_periodic_callout_func, sc);
12872 }
12873
12874 static void
12875 bxe_periodic_stop(struct bxe_softc *sc)
12876 {
12877     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_STOP);
12878     callout_drain(&sc->periodic_callout);
12879 }
12880
12881 /* start the controller */
12882 static __noinline int
12883 bxe_nic_load(struct bxe_softc *sc,
12884              int              load_mode)
12885 {
12886     uint32_t val;
12887     int load_code = 0;
12888     int i, rc = 0;
12889
12890     BXE_CORE_LOCK_ASSERT(sc);
12891
12892     BLOGD(sc, DBG_LOAD, "Starting NIC load...\n");
12893
12894     sc->state = BXE_STATE_OPENING_WAITING_LOAD;
12895
12896     if (IS_PF(sc)) {
12897         /* must be called before memory allocation and HW init */
12898         bxe_ilt_set_info(sc);
12899     }
12900
12901     sc->last_reported_link_state = LINK_STATE_UNKNOWN;
12902
12903     bxe_set_fp_rx_buf_size(sc);
12904
12905     if (bxe_alloc_fp_buffers(sc) != 0) {
12906         BLOGE(sc, "Failed to allocate fastpath memory\n");
12907         sc->state = BXE_STATE_CLOSED;
12908         rc = ENOMEM;
12909         goto bxe_nic_load_error0;
12910     }
12911
12912     if (bxe_alloc_mem(sc) != 0) {
12913         sc->state = BXE_STATE_CLOSED;
12914         rc = ENOMEM;
12915         goto bxe_nic_load_error0;
12916     }
12917
12918     if (bxe_alloc_fw_stats_mem(sc) != 0) {
12919         sc->state = BXE_STATE_CLOSED;
12920         rc = ENOMEM;
12921         goto bxe_nic_load_error0;
12922     }
12923
12924     if (IS_PF(sc)) {
12925         /* set pf load just before approaching the MCP */
12926         bxe_set_pf_load(sc);
12927
12928         /* if MCP exists send load request and analyze response */
12929         if (!BXE_NOMCP(sc)) {
12930             /* attempt to load pf */
12931             if (bxe_nic_load_request(sc, &load_code) != 0) {
12932                 sc->state = BXE_STATE_CLOSED;
12933                 rc = ENXIO;
12934                 goto bxe_nic_load_error1;
12935             }
12936
12937             /* what did the MCP say? */
12938             if (bxe_nic_load_analyze_req(sc, load_code) != 0) {
12939                 bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12940                 sc->state = BXE_STATE_CLOSED;
12941                 rc = ENXIO;
12942                 goto bxe_nic_load_error2;
12943             }
12944         } else {
12945             BLOGI(sc, "Device has no MCP!\n");
12946             load_code = bxe_nic_load_no_mcp(sc);
12947         }
12948
12949         /* mark PMF if applicable */
12950         bxe_nic_load_pmf(sc, load_code);
12951
12952         /* Init Function state controlling object */
12953         bxe_init_func_obj(sc);
12954
12955         /* Initialize HW */
12956         if (bxe_init_hw(sc, load_code) != 0) {
12957             BLOGE(sc, "HW init failed\n");
12958             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12959             sc->state = BXE_STATE_CLOSED;
12960             rc = ENXIO;
12961             goto bxe_nic_load_error2;
12962         }
12963     }
12964
12965     /* set ALWAYS_ALIVE bit in shmem */
12966     sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
12967     bxe_drv_pulse(sc);
12968     sc->flags |= BXE_NO_PULSE;
12969
12970     /* attach interrupts */
12971     if (bxe_interrupt_attach(sc) != 0) {
12972         sc->state = BXE_STATE_CLOSED;
12973         rc = ENXIO;
12974         goto bxe_nic_load_error2;
12975     }
12976
12977     bxe_nic_init(sc, load_code);
12978
12979     /* Init per-function objects */
12980     if (IS_PF(sc)) {
12981         bxe_init_objs(sc);
12982         // XXX bxe_iov_nic_init(sc);
12983
12984         /* set AFEX default VLAN tag to an invalid value */
12985         sc->devinfo.mf_info.afex_def_vlan_tag = -1;
12986         // XXX bxe_nic_load_afex_dcc(sc, load_code);
12987
12988         sc->state = BXE_STATE_OPENING_WAITING_PORT;
12989         rc = bxe_func_start(sc);
12990         if (rc) {
12991             BLOGE(sc, "Function start failed!\n");
12992             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12993             sc->state = BXE_STATE_ERROR;
12994             goto bxe_nic_load_error3;
12995         }
12996
12997         /* send LOAD_DONE command to MCP */
12998         if (!BXE_NOMCP(sc)) {
12999             load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13000             if (!load_code) {
13001                 BLOGE(sc, "MCP response failure, aborting\n");
13002                 sc->state = BXE_STATE_ERROR;
13003                 rc = ENXIO;
13004                 goto bxe_nic_load_error3;
13005             }
13006         }
13007
13008         rc = bxe_setup_leading(sc);
13009         if (rc) {
13010             BLOGE(sc, "Setup leading failed!\n");
13011             sc->state = BXE_STATE_ERROR;
13012             goto bxe_nic_load_error3;
13013         }
13014
13015         FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, i) {
13016             rc = bxe_setup_queue(sc, &sc->fp[i], FALSE);
13017             if (rc) {
13018                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13019                 sc->state = BXE_STATE_ERROR;
13020                 goto bxe_nic_load_error3;
13021             }
13022         }
13023
13024         rc = bxe_init_rss_pf(sc);
13025         if (rc) {
13026             BLOGE(sc, "PF RSS init failed\n");
13027             sc->state = BXE_STATE_ERROR;
13028             goto bxe_nic_load_error3;
13029         }
13030     }
13031     /* XXX VF */
13032 #if 0
13033     else { /* VF */
13034         FOR_EACH_ETH_QUEUE(sc, i) {
13035             rc = bxe_vfpf_setup_q(sc, i);
13036             if (rc) {
13037                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13038                 sc->state = BXE_STATE_ERROR;
13039                 goto bxe_nic_load_error3;
13040             }
13041         }
13042     }
13043 #endif
13044
13045     /* now when Clients are configured we are ready to work */
13046     sc->state = BXE_STATE_OPEN;
13047
13048     /* Configure a ucast MAC */
13049     if (IS_PF(sc)) {
13050         rc = bxe_set_eth_mac(sc, TRUE);
13051     }
13052 #if 0
13053     else { /* IS_VF(sc) */
13054         rc = bxe_vfpf_set_mac(sc);
13055     }
13056 #endif
13057     if (rc) {
13058         BLOGE(sc, "Setting Ethernet MAC failed\n");
13059         sc->state = BXE_STATE_ERROR;
13060         goto bxe_nic_load_error3;
13061     }
13062
13063 #if 0
13064     if (IS_PF(sc) && sc->pending_max) {
13065         /* for AFEX */
13066         bxe_update_max_mf_config(sc, sc->pending_max);
13067         sc->pending_max = 0;
13068     }
13069 #endif
13070
13071     if (sc->port.pmf) {
13072         rc = bxe_initial_phy_init(sc, /* XXX load_mode */LOAD_OPEN);
13073         if (rc) {
13074             sc->state = BXE_STATE_ERROR;
13075             goto bxe_nic_load_error3;
13076         }
13077     }
13078
13079     sc->link_params.feature_config_flags &=
13080         ~ELINK_FEATURE_CONFIG_BOOT_FROM_SAN;
13081
13082     /* start fast path */
13083
13084     /* Initialize Rx filter */
13085     bxe_set_rx_mode(sc);
13086
13087     /* start the Tx */
13088     switch (/* XXX load_mode */LOAD_OPEN) {
13089     case LOAD_NORMAL:
13090     case LOAD_OPEN:
13091         break;
13092
13093     case LOAD_DIAG:
13094     case LOAD_LOOPBACK_EXT:
13095         sc->state = BXE_STATE_DIAG;
13096         break;
13097
13098     default:
13099         break;
13100     }
13101
13102     if (sc->port.pmf) {
13103         bxe_update_drv_flags(sc, 1 << DRV_FLAGS_PORT_MASK, 0);
13104     } else {
13105         bxe_link_status_update(sc);
13106     }
13107
13108     /* start the periodic timer callout */
13109     bxe_periodic_start(sc);
13110
13111     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
13112         /* mark driver is loaded in shmem2 */
13113         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
13114         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
13115                   (val |
13116                    DRV_FLAGS_CAPABILITIES_LOADED_SUPPORTED |
13117                    DRV_FLAGS_CAPABILITIES_LOADED_L2));
13118     }
13119
13120     /* wait for all pending SP commands to complete */
13121     if (IS_PF(sc) && !bxe_wait_sp_comp(sc, ~0x0UL)) {
13122         BLOGE(sc, "Timeout waiting for all SPs to complete!\n");
13123         bxe_periodic_stop(sc);
13124         bxe_nic_unload(sc, UNLOAD_CLOSE, FALSE);
13125         return (ENXIO);
13126     }
13127
13128 #if 0
13129     /* If PMF - send ADMIN DCBX msg to MFW to initiate DCBX FSM */
13130     if (sc->port.pmf && (sc->state != BXE_STATE_DIAG)) {
13131         bxe_dcbx_init(sc, FALSE);
13132     }
13133 #endif
13134
13135     /* Tell the stack the driver is running! */
13136     sc->ifnet->if_drv_flags = IFF_DRV_RUNNING;
13137
13138     BLOGD(sc, DBG_LOAD, "NIC successfully loaded\n");
13139
13140     return (0);
13141
13142 bxe_nic_load_error3:
13143
13144     if (IS_PF(sc)) {
13145         bxe_int_disable_sync(sc, 1);
13146
13147         /* clean out queued objects */
13148         bxe_squeeze_objects(sc);
13149     }
13150
13151     bxe_interrupt_detach(sc);
13152
13153 bxe_nic_load_error2:
13154
13155     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
13156         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
13157         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
13158     }
13159
13160     sc->port.pmf = 0;
13161
13162 bxe_nic_load_error1:
13163
13164     /* clear pf_load status, as it was already set */
13165     if (IS_PF(sc)) {
13166         bxe_clear_pf_load(sc);
13167     }
13168
13169 bxe_nic_load_error0:
13170
13171     bxe_free_fw_stats_mem(sc);
13172     bxe_free_fp_buffers(sc);
13173     bxe_free_mem(sc);
13174
13175     return (rc);
13176 }
13177
13178 static int
13179 bxe_init_locked(struct bxe_softc *sc)
13180 {
13181     int other_engine = SC_PATH(sc) ? 0 : 1;
13182     uint8_t other_load_status, load_status;
13183     uint8_t global = FALSE;
13184     int rc;
13185
13186     BXE_CORE_LOCK_ASSERT(sc);
13187
13188     /* check if the driver is already running */
13189     if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
13190         BLOGD(sc, DBG_LOAD, "Init called while driver is running!\n");
13191         return (0);
13192     }
13193
13194     bxe_set_power_state(sc, PCI_PM_D0);
13195
13196     /*
13197      * If parity occurred during the unload, then attentions and/or
13198      * RECOVERY_IN_PROGRES may still be set. If so we want the first function
13199      * loaded on the current engine to complete the recovery. Parity recovery
13200      * is only relevant for PF driver.
13201      */
13202     if (IS_PF(sc)) {
13203         other_load_status = bxe_get_load_status(sc, other_engine);
13204         load_status = bxe_get_load_status(sc, SC_PATH(sc));
13205
13206         if (!bxe_reset_is_done(sc, SC_PATH(sc)) ||
13207             bxe_chk_parity_attn(sc, &global, TRUE)) {
13208             do {
13209                 /*
13210                  * If there are attentions and they are in global blocks, set
13211                  * the GLOBAL_RESET bit regardless whether it will be this
13212                  * function that will complete the recovery or not.
13213                  */
13214                 if (global) {
13215                     bxe_set_reset_global(sc);
13216                 }
13217
13218                 /*
13219                  * Only the first function on the current engine should try
13220                  * to recover in open. In case of attentions in global blocks
13221                  * only the first in the chip should try to recover.
13222                  */
13223                 if ((!load_status && (!global || !other_load_status)) &&
13224                     bxe_trylock_leader_lock(sc) && !bxe_leader_reset(sc)) {
13225                     BLOGI(sc, "Recovered during init\n");
13226                     break;
13227                 }
13228
13229                 /* recovery has failed... */
13230                 bxe_set_power_state(sc, PCI_PM_D3hot);
13231                 sc->recovery_state = BXE_RECOVERY_FAILED;
13232
13233                 BLOGE(sc, "Recovery flow hasn't properly "
13234                           "completed yet, try again later. "
13235                           "If you still see this message after a "
13236                           "few retries then power cycle is required.\n");
13237
13238                 rc = ENXIO;
13239                 goto bxe_init_locked_done;
13240             } while (0);
13241         }
13242     }
13243
13244     sc->recovery_state = BXE_RECOVERY_DONE;
13245
13246     rc = bxe_nic_load(sc, LOAD_OPEN);
13247
13248 bxe_init_locked_done:
13249
13250     if (rc) {
13251         /* Tell the stack the driver is NOT running! */
13252         BLOGE(sc, "Initialization failed, "
13253                   "stack notified driver is NOT running!\n");
13254         sc->ifnet->if_drv_flags &= ~IFF_DRV_RUNNING;
13255     }
13256
13257     return (rc);
13258 }
13259
13260 static int
13261 bxe_stop_locked(struct bxe_softc *sc)
13262 {
13263     BXE_CORE_LOCK_ASSERT(sc);
13264     return (bxe_nic_unload(sc, UNLOAD_NORMAL, TRUE));
13265 }
13266
13267 /*
13268  * Handles controller initialization when called from an unlocked routine.
13269  * ifconfig calls this function.
13270  *
13271  * Returns:
13272  *   void
13273  */
13274 static void
13275 bxe_init(void *xsc)
13276 {
13277     struct bxe_softc *sc = (struct bxe_softc *)xsc;
13278
13279     BXE_CORE_LOCK(sc);
13280     bxe_init_locked(sc);
13281     BXE_CORE_UNLOCK(sc);
13282 }
13283
13284 static int
13285 bxe_init_ifnet(struct bxe_softc *sc)
13286 {
13287     struct ifnet *ifp;
13288
13289     /* ifconfig entrypoint for media type/status reporting */
13290     ifmedia_init(&sc->ifmedia, IFM_IMASK,
13291                  bxe_ifmedia_update,
13292                  bxe_ifmedia_status);
13293
13294     /* set the default interface values */
13295     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_FDX | sc->media), 0, NULL);
13296     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_AUTO), 0, NULL);
13297     ifmedia_set(&sc->ifmedia, (IFM_ETHER | IFM_AUTO));
13298
13299     sc->ifmedia.ifm_media = sc->ifmedia.ifm_cur->ifm_media; /* XXX ? */
13300
13301     /* allocate the ifnet structure */
13302     if ((ifp = if_alloc(IFT_ETHER)) == NULL) {
13303         BLOGE(sc, "Interface allocation failed!\n");
13304         return (ENXIO);
13305     }
13306
13307     ifp->if_softc = sc;
13308     if_initname(ifp, device_get_name(sc->dev), device_get_unit(sc->dev));
13309     ifp->if_flags = (IFF_BROADCAST | IFF_SIMPLEX | IFF_MULTICAST);
13310     ifp->if_ioctl = bxe_ioctl;
13311     ifp->if_start = bxe_tx_start;
13312 #if __FreeBSD_version >= 800000
13313     ifp->if_transmit = bxe_tx_mq_start;
13314     ifp->if_qflush = bxe_mq_flush;
13315 #endif
13316 #ifdef FreeBSD8_0
13317     ifp->if_timer = 0;
13318 #endif
13319     ifp->if_init = bxe_init;
13320     ifp->if_mtu = sc->mtu;
13321     ifp->if_hwassist = (CSUM_IP       |
13322                         CSUM_TCP      |
13323                         CSUM_UDP      |
13324                         CSUM_TSO      |
13325                         CSUM_TCP_IPV6 |
13326                         CSUM_UDP_IPV6);
13327     ifp->if_capabilities =
13328 #if __FreeBSD_version < 700000
13329         (IFCAP_VLAN_MTU       |
13330          IFCAP_VLAN_HWTAGGING |
13331          IFCAP_HWCSUM         |
13332          IFCAP_JUMBO_MTU      |
13333          IFCAP_LRO);
13334 #else
13335         (IFCAP_VLAN_MTU       |
13336          IFCAP_VLAN_HWTAGGING |
13337          IFCAP_VLAN_HWTSO     |
13338          IFCAP_VLAN_HWFILTER  |
13339          IFCAP_VLAN_HWCSUM    |
13340          IFCAP_HWCSUM         |
13341          IFCAP_JUMBO_MTU      |
13342          IFCAP_LRO            |
13343          IFCAP_TSO4           |
13344          IFCAP_TSO6           |
13345          IFCAP_WOL_MAGIC);
13346 #endif
13347     ifp->if_capenable = ifp->if_capabilities;
13348     ifp->if_capenable &= ~IFCAP_WOL_MAGIC; /* XXX not yet... */
13349 #if __FreeBSD_version < 1000025
13350     ifp->if_baudrate = 1000000000;
13351 #else
13352     if_initbaudrate(ifp, IF_Gbps(10));
13353 #endif
13354     ifp->if_snd.ifq_drv_maxlen = sc->tx_ring_size;
13355
13356     IFQ_SET_MAXLEN(&ifp->if_snd, ifp->if_snd.ifq_drv_maxlen);
13357     IFQ_SET_READY(&ifp->if_snd);
13358
13359     sc->ifnet = ifp;
13360
13361     /* attach to the Ethernet interface list */
13362     ether_ifattach(ifp, sc->link_params.mac_addr);
13363
13364     return (0);
13365 }
13366
13367 static void
13368 bxe_deallocate_bars(struct bxe_softc *sc)
13369 {
13370     int i;
13371
13372     for (i = 0; i < MAX_BARS; i++) {
13373         if (sc->bar[i].resource != NULL) {
13374             bus_release_resource(sc->dev,
13375                                  SYS_RES_MEMORY,
13376                                  sc->bar[i].rid,
13377                                  sc->bar[i].resource);
13378             BLOGD(sc, DBG_LOAD, "Released PCI BAR%d [%02x] memory\n",
13379                   i, PCIR_BAR(i));
13380         }
13381     }
13382 }
13383
13384 static int
13385 bxe_allocate_bars(struct bxe_softc *sc)
13386 {
13387     u_int flags;
13388     int i;
13389
13390     memset(sc->bar, 0, sizeof(sc->bar));
13391
13392     for (i = 0; i < MAX_BARS; i++) {
13393
13394         /* memory resources reside at BARs 0, 2, 4 */
13395         /* Run `pciconf -lb` to see mappings */
13396         if ((i != 0) && (i != 2) && (i != 4)) {
13397             continue;
13398         }
13399
13400         sc->bar[i].rid = PCIR_BAR(i);
13401
13402         flags = RF_ACTIVE;
13403         if (i == 0) {
13404             flags |= RF_SHAREABLE;
13405         }
13406
13407         if ((sc->bar[i].resource =
13408              bus_alloc_resource_any(sc->dev,
13409                                     SYS_RES_MEMORY,
13410                                     &sc->bar[i].rid,
13411                                     flags)) == NULL) {
13412 #if 0
13413             /* BAR4 doesn't exist for E1 */
13414             BLOGE(sc, "PCI BAR%d [%02x] memory allocation failed\n",
13415                   i, PCIR_BAR(i));
13416 #endif
13417             return (0);
13418         }
13419
13420         sc->bar[i].tag    = rman_get_bustag(sc->bar[i].resource);
13421         sc->bar[i].handle = rman_get_bushandle(sc->bar[i].resource);
13422         sc->bar[i].kva    = (vm_offset_t)rman_get_virtual(sc->bar[i].resource);
13423
13424         BLOGI(sc, "PCI BAR%d [%02x] memory allocated: %p-%p (%ld) -> %p\n",
13425               i, PCIR_BAR(i),
13426               (void *)rman_get_start(sc->bar[i].resource),
13427               (void *)rman_get_end(sc->bar[i].resource),
13428               rman_get_size(sc->bar[i].resource),
13429               (void *)sc->bar[i].kva);
13430     }
13431
13432     return (0);
13433 }
13434
13435 static void
13436 bxe_get_function_num(struct bxe_softc *sc)
13437 {
13438     uint32_t val = 0;
13439
13440     /*
13441      * Read the ME register to get the function number. The ME register
13442      * holds the relative-function number and absolute-function number. The
13443      * absolute-function number appears only in E2 and above. Before that
13444      * these bits always contained zero, therefore we cannot blindly use them.
13445      */
13446
13447     val = REG_RD(sc, BAR_ME_REGISTER);
13448
13449     sc->pfunc_rel =
13450         (uint8_t)((val & ME_REG_PF_NUM) >> ME_REG_PF_NUM_SHIFT);
13451     sc->path_id =
13452         (uint8_t)((val & ME_REG_ABS_PF_NUM) >> ME_REG_ABS_PF_NUM_SHIFT) & 1;
13453
13454     if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13455         sc->pfunc_abs = ((sc->pfunc_rel << 1) | sc->path_id);
13456     } else {
13457         sc->pfunc_abs = (sc->pfunc_rel | sc->path_id);
13458     }
13459
13460     BLOGD(sc, DBG_LOAD,
13461           "Relative function %d, Absolute function %d, Path %d\n",
13462           sc->pfunc_rel, sc->pfunc_abs, sc->path_id);
13463 }
13464
13465 static uint32_t
13466 bxe_get_shmem_mf_cfg_base(struct bxe_softc *sc)
13467 {
13468     uint32_t shmem2_size;
13469     uint32_t offset;
13470     uint32_t mf_cfg_offset_value;
13471
13472     /* Non 57712 */
13473     offset = (SHMEM_RD(sc, func_mb) +
13474               (MAX_FUNC_NUM * sizeof(struct drv_func_mb)));
13475
13476     /* 57712 plus */
13477     if (sc->devinfo.shmem2_base != 0) {
13478         shmem2_size = SHMEM2_RD(sc, size);
13479         if (shmem2_size > offsetof(struct shmem2_region, mf_cfg_addr)) {
13480             mf_cfg_offset_value = SHMEM2_RD(sc, mf_cfg_addr);
13481             if (SHMEM_MF_CFG_ADDR_NONE != mf_cfg_offset_value) {
13482                 offset = mf_cfg_offset_value;
13483             }
13484         }
13485     }
13486
13487     return (offset);
13488 }
13489
13490 static uint32_t
13491 bxe_pcie_capability_read(struct bxe_softc *sc,
13492                          int    reg,
13493                          int    width)
13494 {
13495     int pcie_reg;
13496
13497     /* ensure PCIe capability is enabled */
13498     if (pci_find_cap(sc->dev, PCIY_EXPRESS, &pcie_reg) == 0) {
13499         if (pcie_reg != 0) {
13500             BLOGD(sc, DBG_LOAD, "PCIe capability at 0x%04x\n", pcie_reg);
13501             return (pci_read_config(sc->dev, (pcie_reg + reg), width));
13502         }
13503     }
13504
13505     BLOGE(sc, "PCIe capability NOT FOUND!!!\n");
13506
13507     return (0);
13508 }
13509
13510 static uint8_t
13511 bxe_is_pcie_pending(struct bxe_softc *sc)
13512 {
13513     return (bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_STA, 2) &
13514             PCIM_EXP_STA_TRANSACTION_PND);
13515 }
13516
13517 /*
13518  * Walk the PCI capabiites list for the device to find what features are
13519  * supported. These capabilites may be enabled/disabled by firmware so it's
13520  * best to walk the list rather than make assumptions.
13521  */
13522 static void
13523 bxe_probe_pci_caps(struct bxe_softc *sc)
13524 {
13525     uint16_t link_status;
13526     int reg;
13527
13528     /* check if PCI Power Management is enabled */
13529     if (pci_find_cap(sc->dev, PCIY_PMG, &reg) == 0) {
13530         if (reg != 0) {
13531             BLOGD(sc, DBG_LOAD, "Found PM capability at 0x%04x\n", reg);
13532
13533             sc->devinfo.pcie_cap_flags |= BXE_PM_CAPABLE_FLAG;
13534             sc->devinfo.pcie_pm_cap_reg = (uint16_t)reg;
13535         }
13536     }
13537
13538     link_status = bxe_pcie_capability_read(sc, PCIR_EXPRESS_LINK_STA, 2);
13539
13540     /* handle PCIe 2.0 workarounds for 57710 */
13541     if (CHIP_IS_E1(sc)) {
13542         /* workaround for 57710 errata E4_57710_27462 */
13543         sc->devinfo.pcie_link_speed =
13544             (REG_RD(sc, 0x3d04) & (1 << 24)) ? 2 : 1;
13545
13546         /* workaround for 57710 errata E4_57710_27488 */
13547         sc->devinfo.pcie_link_width =
13548             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13549         if (sc->devinfo.pcie_link_speed > 1) {
13550             sc->devinfo.pcie_link_width =
13551                 ((link_status & PCIM_LINK_STA_WIDTH) >> 4) >> 1;
13552         }
13553     } else {
13554         sc->devinfo.pcie_link_speed =
13555             (link_status & PCIM_LINK_STA_SPEED);
13556         sc->devinfo.pcie_link_width =
13557             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13558     }
13559
13560     BLOGD(sc, DBG_LOAD, "PCIe link speed=%d width=%d\n",
13561           sc->devinfo.pcie_link_speed, sc->devinfo.pcie_link_width);
13562
13563     sc->devinfo.pcie_cap_flags |= BXE_PCIE_CAPABLE_FLAG;
13564     sc->devinfo.pcie_pcie_cap_reg = (uint16_t)reg;
13565
13566     /* check if MSI capability is enabled */
13567     if (pci_find_cap(sc->dev, PCIY_MSI, &reg) == 0) {
13568         if (reg != 0) {
13569             BLOGD(sc, DBG_LOAD, "Found MSI capability at 0x%04x\n", reg);
13570
13571             sc->devinfo.pcie_cap_flags |= BXE_MSI_CAPABLE_FLAG;
13572             sc->devinfo.pcie_msi_cap_reg = (uint16_t)reg;
13573         }
13574     }
13575
13576     /* check if MSI-X capability is enabled */
13577     if (pci_find_cap(sc->dev, PCIY_MSIX, &reg) == 0) {
13578         if (reg != 0) {
13579             BLOGD(sc, DBG_LOAD, "Found MSI-X capability at 0x%04x\n", reg);
13580
13581             sc->devinfo.pcie_cap_flags |= BXE_MSIX_CAPABLE_FLAG;
13582             sc->devinfo.pcie_msix_cap_reg = (uint16_t)reg;
13583         }
13584     }
13585 }
13586
13587 static int
13588 bxe_get_shmem_mf_cfg_info_sd(struct bxe_softc *sc)
13589 {
13590     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13591     uint32_t val;
13592
13593     /* get the outer vlan if we're in switch-dependent mode */
13594
13595     val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13596     mf_info->ext_id = (uint16_t)val;
13597
13598     mf_info->multi_vnics_mode = 1;
13599
13600     if (!VALID_OVLAN(mf_info->ext_id)) {
13601         BLOGE(sc, "Invalid VLAN (%d)\n", mf_info->ext_id);
13602         return (1);
13603     }
13604
13605     /* get the capabilities */
13606     if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13607         FUNC_MF_CFG_PROTOCOL_ISCSI) {
13608         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ISCSI;
13609     } else if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13610                FUNC_MF_CFG_PROTOCOL_FCOE) {
13611         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_FCOE;
13612     } else {
13613         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ETHERNET;
13614     }
13615
13616     mf_info->vnics_per_port =
13617         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13618
13619     return (0);
13620 }
13621
13622 static uint32_t
13623 bxe_get_shmem_ext_proto_support_flags(struct bxe_softc *sc)
13624 {
13625     uint32_t retval = 0;
13626     uint32_t val;
13627
13628     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13629
13630     if (val & MACP_FUNC_CFG_FLAGS_ENABLED) {
13631         if (val & MACP_FUNC_CFG_FLAGS_ETHERNET) {
13632             retval |= MF_PROTO_SUPPORT_ETHERNET;
13633         }
13634         if (val & MACP_FUNC_CFG_FLAGS_ISCSI_OFFLOAD) {
13635             retval |= MF_PROTO_SUPPORT_ISCSI;
13636         }
13637         if (val & MACP_FUNC_CFG_FLAGS_FCOE_OFFLOAD) {
13638             retval |= MF_PROTO_SUPPORT_FCOE;
13639         }
13640     }
13641
13642     return (retval);
13643 }
13644
13645 static int
13646 bxe_get_shmem_mf_cfg_info_si(struct bxe_softc *sc)
13647 {
13648     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13649     uint32_t val;
13650
13651     /*
13652      * There is no outer vlan if we're in switch-independent mode.
13653      * If the mac is valid then assume multi-function.
13654      */
13655
13656     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13657
13658     mf_info->multi_vnics_mode = ((val & MACP_FUNC_CFG_FLAGS_MASK) != 0);
13659
13660     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13661
13662     mf_info->vnics_per_port =
13663         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13664
13665     return (0);
13666 }
13667
13668 static int
13669 bxe_get_shmem_mf_cfg_info_niv(struct bxe_softc *sc)
13670 {
13671     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13672     uint32_t e1hov_tag;
13673     uint32_t func_config;
13674     uint32_t niv_config;
13675
13676     mf_info->multi_vnics_mode = 1;
13677
13678     e1hov_tag   = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13679     func_config = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13680     niv_config  = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].afex_config);
13681
13682     mf_info->ext_id =
13683         (uint16_t)((e1hov_tag & FUNC_MF_CFG_E1HOV_TAG_MASK) >>
13684                    FUNC_MF_CFG_E1HOV_TAG_SHIFT);
13685
13686     mf_info->default_vlan =
13687         (uint16_t)((e1hov_tag & FUNC_MF_CFG_AFEX_VLAN_MASK) >>
13688                    FUNC_MF_CFG_AFEX_VLAN_SHIFT);
13689
13690     mf_info->niv_allowed_priorities =
13691         (uint8_t)((niv_config & FUNC_MF_CFG_AFEX_COS_FILTER_MASK) >>
13692                   FUNC_MF_CFG_AFEX_COS_FILTER_SHIFT);
13693
13694     mf_info->niv_default_cos =
13695         (uint8_t)((func_config & FUNC_MF_CFG_TRANSMIT_PRIORITY_MASK) >>
13696                   FUNC_MF_CFG_TRANSMIT_PRIORITY_SHIFT);
13697
13698     mf_info->afex_vlan_mode =
13699         ((niv_config & FUNC_MF_CFG_AFEX_VLAN_MODE_MASK) >>
13700          FUNC_MF_CFG_AFEX_VLAN_MODE_SHIFT);
13701
13702     mf_info->niv_mba_enabled =
13703         ((niv_config & FUNC_MF_CFG_AFEX_MBA_ENABLED_MASK) >>
13704          FUNC_MF_CFG_AFEX_MBA_ENABLED_SHIFT);
13705
13706     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13707
13708     mf_info->vnics_per_port =
13709         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13710
13711     return (0);
13712 }
13713
13714 static int
13715 bxe_check_valid_mf_cfg(struct bxe_softc *sc)
13716 {
13717     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13718     uint32_t mf_cfg1;
13719     uint32_t mf_cfg2;
13720     uint32_t ovlan1;
13721     uint32_t ovlan2;
13722     uint8_t i, j;
13723
13724     BLOGD(sc, DBG_LOAD, "MF config parameters for function %d\n",
13725           SC_PORT(sc));
13726     BLOGD(sc, DBG_LOAD, "\tmf_config=0x%x\n",
13727           mf_info->mf_config[SC_VN(sc)]);
13728     BLOGD(sc, DBG_LOAD, "\tmulti_vnics_mode=%d\n",
13729           mf_info->multi_vnics_mode);
13730     BLOGD(sc, DBG_LOAD, "\tvnics_per_port=%d\n",
13731           mf_info->vnics_per_port);
13732     BLOGD(sc, DBG_LOAD, "\tovlan/vifid=%d\n",
13733           mf_info->ext_id);
13734     BLOGD(sc, DBG_LOAD, "\tmin_bw=%d/%d/%d/%d\n",
13735           mf_info->min_bw[0], mf_info->min_bw[1],
13736           mf_info->min_bw[2], mf_info->min_bw[3]);
13737     BLOGD(sc, DBG_LOAD, "\tmax_bw=%d/%d/%d/%d\n",
13738           mf_info->max_bw[0], mf_info->max_bw[1],
13739           mf_info->max_bw[2], mf_info->max_bw[3]);
13740     BLOGD(sc, DBG_LOAD, "\tmac_addr: %s\n",
13741           sc->mac_addr_str);
13742
13743     /* various MF mode sanity checks... */
13744
13745     if (mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_HIDE) {
13746         BLOGE(sc, "Enumerated function %d is marked as hidden\n",
13747               SC_PORT(sc));
13748         return (1);
13749     }
13750
13751     if ((mf_info->vnics_per_port > 1) && !mf_info->multi_vnics_mode) {
13752         BLOGE(sc, "vnics_per_port=%d multi_vnics_mode=%d\n",
13753               mf_info->vnics_per_port, mf_info->multi_vnics_mode);
13754         return (1);
13755     }
13756
13757     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13758         /* vnic id > 0 must have valid ovlan in switch-dependent mode */
13759         if ((SC_VN(sc) > 0) && !VALID_OVLAN(OVLAN(sc))) {
13760             BLOGE(sc, "mf_mode=SD vnic_id=%d ovlan=%d\n",
13761                   SC_VN(sc), OVLAN(sc));
13762             return (1);
13763         }
13764
13765         if (!VALID_OVLAN(OVLAN(sc)) && mf_info->multi_vnics_mode) {
13766             BLOGE(sc, "mf_mode=SD multi_vnics_mode=%d ovlan=%d\n",
13767                   mf_info->multi_vnics_mode, OVLAN(sc));
13768             return (1);
13769         }
13770
13771         /*
13772          * Verify all functions are either MF or SF mode. If MF, make sure
13773          * sure that all non-hidden functions have a valid ovlan. If SF,
13774          * make sure that all non-hidden functions have an invalid ovlan.
13775          */
13776         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13777             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13778             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13779             if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13780                 (((mf_info->multi_vnics_mode) && !VALID_OVLAN(ovlan1)) ||
13781                  ((!mf_info->multi_vnics_mode) && VALID_OVLAN(ovlan1)))) {
13782                 BLOGE(sc, "mf_mode=SD function %d MF config "
13783                           "mismatch, multi_vnics_mode=%d ovlan=%d\n",
13784                       i, mf_info->multi_vnics_mode, ovlan1);
13785                 return (1);
13786             }
13787         }
13788
13789         /* Verify all funcs on the same port each have a different ovlan. */
13790         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13791             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13792             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13793             /* iterate from the next function on the port to the max func */
13794             for (j = i + 2; j < MAX_FUNC_NUM; j += 2) {
13795                 mf_cfg2 = MFCFG_RD(sc, func_mf_config[j].config);
13796                 ovlan2  = MFCFG_RD(sc, func_mf_config[j].e1hov_tag);
13797                 if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13798                     VALID_OVLAN(ovlan1) &&
13799                     !(mf_cfg2 & FUNC_MF_CFG_FUNC_HIDE) &&
13800                     VALID_OVLAN(ovlan2) &&
13801                     (ovlan1 == ovlan2)) {
13802                     BLOGE(sc, "mf_mode=SD functions %d and %d "
13803                               "have the same ovlan (%d)\n",
13804                           i, j, ovlan1);
13805                     return (1);
13806                 }
13807             }
13808         }
13809     } /* MULTI_FUNCTION_SD */
13810
13811     return (0);
13812 }
13813
13814 static int
13815 bxe_get_mf_cfg_info(struct bxe_softc *sc)
13816 {
13817     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13818     uint32_t val, mac_upper;
13819     uint8_t i, vnic;
13820
13821     /* initialize mf_info defaults */
13822     mf_info->vnics_per_port   = 1;
13823     mf_info->multi_vnics_mode = FALSE;
13824     mf_info->path_has_ovlan   = FALSE;
13825     mf_info->mf_mode          = SINGLE_FUNCTION;
13826
13827     if (!CHIP_IS_MF_CAP(sc)) {
13828         return (0);
13829     }
13830
13831     if (sc->devinfo.mf_cfg_base == SHMEM_MF_CFG_ADDR_NONE) {
13832         BLOGE(sc, "Invalid mf_cfg_base!\n");
13833         return (1);
13834     }
13835
13836     /* get the MF mode (switch dependent / independent / single-function) */
13837
13838     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
13839
13840     switch (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK)
13841     {
13842     case SHARED_FEAT_CFG_FORCE_SF_MODE_SWITCH_INDEPT:
13843
13844         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13845
13846         /* check for legal upper mac bytes */
13847         if (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT) {
13848             mf_info->mf_mode = MULTI_FUNCTION_SI;
13849         } else {
13850             BLOGE(sc, "Invalid config for Switch Independent mode\n");
13851         }
13852
13853         break;
13854
13855     case SHARED_FEAT_CFG_FORCE_SF_MODE_MF_ALLOWED:
13856     case SHARED_FEAT_CFG_FORCE_SF_MODE_SPIO4:
13857
13858         /* get outer vlan configuration */
13859         val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13860
13861         if ((val & FUNC_MF_CFG_E1HOV_TAG_MASK) !=
13862             FUNC_MF_CFG_E1HOV_TAG_DEFAULT) {
13863             mf_info->mf_mode = MULTI_FUNCTION_SD;
13864         } else {
13865             BLOGE(sc, "Invalid config for Switch Dependent mode\n");
13866         }
13867
13868         break;
13869
13870     case SHARED_FEAT_CFG_FORCE_SF_MODE_FORCED_SF:
13871
13872         /* not in MF mode, vnics_per_port=1 and multi_vnics_mode=FALSE */
13873         return (0);
13874
13875     case SHARED_FEAT_CFG_FORCE_SF_MODE_AFEX_MODE:
13876
13877         /*
13878          * Mark MF mode as NIV if MCP version includes NPAR-SD support
13879          * and the MAC address is valid.
13880          */
13881         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13882
13883         if ((SHMEM2_HAS(sc, afex_driver_support)) &&
13884             (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT)) {
13885             mf_info->mf_mode = MULTI_FUNCTION_AFEX;
13886         } else {
13887             BLOGE(sc, "Invalid config for AFEX mode\n");
13888         }
13889
13890         break;
13891
13892     default:
13893
13894         BLOGE(sc, "Unknown MF mode (0x%08x)\n",
13895               (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK));
13896
13897         return (1);
13898     }
13899
13900     /* set path mf_mode (which could be different than function mf_mode) */
13901     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13902         mf_info->path_has_ovlan = TRUE;
13903     } else if (mf_info->mf_mode == SINGLE_FUNCTION) {
13904         /*
13905          * Decide on path multi vnics mode. If we're not in MF mode and in
13906          * 4-port mode, this is good enough to check vnic-0 of the other port
13907          * on the same path
13908          */
13909         if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13910             uint8_t other_port = !(PORT_ID(sc) & 1);
13911             uint8_t abs_func_other_port = (SC_PATH(sc) + (2 * other_port));
13912
13913             val = MFCFG_RD(sc, func_mf_config[abs_func_other_port].e1hov_tag);
13914
13915             mf_info->path_has_ovlan = VALID_OVLAN((uint16_t)val) ? 1 : 0;
13916         }
13917     }
13918
13919     if (mf_info->mf_mode == SINGLE_FUNCTION) {
13920         /* invalid MF config */
13921         if (SC_VN(sc) >= 1) {
13922             BLOGE(sc, "VNIC ID >= 1 in SF mode\n");
13923             return (1);
13924         }
13925
13926         return (0);
13927     }
13928
13929     /* get the MF configuration */
13930     mf_info->mf_config[SC_VN(sc)] =
13931         MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13932
13933     switch(mf_info->mf_mode)
13934     {
13935     case MULTI_FUNCTION_SD:
13936
13937         bxe_get_shmem_mf_cfg_info_sd(sc);
13938         break;
13939
13940     case MULTI_FUNCTION_SI:
13941
13942         bxe_get_shmem_mf_cfg_info_si(sc);
13943         break;
13944
13945     case MULTI_FUNCTION_AFEX:
13946
13947         bxe_get_shmem_mf_cfg_info_niv(sc);
13948         break;
13949
13950     default:
13951
13952         BLOGE(sc, "Get MF config failed (mf_mode=0x%08x)\n",
13953               mf_info->mf_mode);
13954         return (1);
13955     }
13956
13957     /* get the congestion management parameters */
13958
13959     vnic = 0;
13960     FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13961         /* get min/max bw */
13962         val = MFCFG_RD(sc, func_mf_config[i].config);
13963         mf_info->min_bw[vnic] =
13964             ((val & FUNC_MF_CFG_MIN_BW_MASK) >> FUNC_MF_CFG_MIN_BW_SHIFT);
13965         mf_info->max_bw[vnic] =
13966             ((val & FUNC_MF_CFG_MAX_BW_MASK) >> FUNC_MF_CFG_MAX_BW_SHIFT);
13967         vnic++;
13968     }
13969
13970     return (bxe_check_valid_mf_cfg(sc));
13971 }
13972
13973 static int
13974 bxe_get_shmem_info(struct bxe_softc *sc)
13975 {
13976     int port;
13977     uint32_t mac_hi, mac_lo, val;
13978
13979     port = SC_PORT(sc);
13980     mac_hi = mac_lo = 0;
13981
13982     sc->link_params.sc   = sc;
13983     sc->link_params.port = port;
13984
13985     /* get the hardware config info */
13986     sc->devinfo.hw_config =
13987         SHMEM_RD(sc, dev_info.shared_hw_config.config);
13988     sc->devinfo.hw_config2 =
13989         SHMEM_RD(sc, dev_info.shared_hw_config.config2);
13990
13991     sc->link_params.hw_led_mode =
13992         ((sc->devinfo.hw_config & SHARED_HW_CFG_LED_MODE_MASK) >>
13993          SHARED_HW_CFG_LED_MODE_SHIFT);
13994
13995     /* get the port feature config */
13996     sc->port.config =
13997         SHMEM_RD(sc, dev_info.port_feature_config[port].config),
13998
13999     /* get the link params */
14000     sc->link_params.speed_cap_mask[0] =
14001         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask);
14002     sc->link_params.speed_cap_mask[1] =
14003         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask2);
14004
14005     /* get the lane config */
14006     sc->link_params.lane_config =
14007         SHMEM_RD(sc, dev_info.port_hw_config[port].lane_config);
14008
14009     /* get the link config */
14010     val = SHMEM_RD(sc, dev_info.port_feature_config[port].link_config);
14011     sc->port.link_config[ELINK_INT_PHY] = val;
14012     sc->link_params.switch_cfg = (val & PORT_FEATURE_CONNECTED_SWITCH_MASK);
14013     sc->port.link_config[ELINK_EXT_PHY1] =
14014         SHMEM_RD(sc, dev_info.port_feature_config[port].link_config2);
14015
14016     /* get the override preemphasis flag and enable it or turn it off */
14017     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
14018     if (val & SHARED_FEAT_CFG_OVERRIDE_PREEMPHASIS_CFG_ENABLED) {
14019         sc->link_params.feature_config_flags |=
14020             ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14021     } else {
14022         sc->link_params.feature_config_flags &=
14023             ~ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14024     }
14025
14026     /* get the initial value of the link params */
14027     sc->link_params.multi_phy_config =
14028         SHMEM_RD(sc, dev_info.port_hw_config[port].multi_phy_config);
14029
14030     /* get external phy info */
14031     sc->port.ext_phy_config =
14032         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
14033
14034     /* get the multifunction configuration */
14035     bxe_get_mf_cfg_info(sc);
14036
14037     /* get the mac address */
14038     if (IS_MF(sc)) {
14039         mac_hi = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
14040         mac_lo = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_lower);
14041     } else {
14042         mac_hi = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_upper);
14043         mac_lo = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_lower);
14044     }
14045
14046     if ((mac_lo == 0) && (mac_hi == 0)) {
14047         *sc->mac_addr_str = 0;
14048         BLOGE(sc, "No Ethernet address programmed!\n");
14049     } else {
14050         sc->link_params.mac_addr[0] = (uint8_t)(mac_hi >> 8);
14051         sc->link_params.mac_addr[1] = (uint8_t)(mac_hi);
14052         sc->link_params.mac_addr[2] = (uint8_t)(mac_lo >> 24);
14053         sc->link_params.mac_addr[3] = (uint8_t)(mac_lo >> 16);
14054         sc->link_params.mac_addr[4] = (uint8_t)(mac_lo >> 8);
14055         sc->link_params.mac_addr[5] = (uint8_t)(mac_lo);
14056         snprintf(sc->mac_addr_str, sizeof(sc->mac_addr_str),
14057                  "%02x:%02x:%02x:%02x:%02x:%02x",
14058                  sc->link_params.mac_addr[0], sc->link_params.mac_addr[1],
14059                  sc->link_params.mac_addr[2], sc->link_params.mac_addr[3],
14060                  sc->link_params.mac_addr[4], sc->link_params.mac_addr[5]);
14061         BLOGD(sc, DBG_LOAD, "Ethernet address: %s\n", sc->mac_addr_str);
14062     }
14063
14064 #if 0
14065     if (!IS_MF(sc) &&
14066         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14067          PORT_FEAT_CFG_STORAGE_PERSONALITY_FCOE)) {
14068         sc->flags |= BXE_NO_ISCSI;
14069     }
14070     if (!IS_MF(sc) &&
14071         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14072          PORT_FEAT_CFG_STORAGE_PERSONALITY_ISCSI)) {
14073         sc->flags |= BXE_NO_FCOE_FLAG;
14074     }
14075 #endif
14076
14077     return (0);
14078 }
14079
14080 static void
14081 bxe_get_tunable_params(struct bxe_softc *sc)
14082 {
14083     /* sanity checks */
14084
14085     if ((bxe_interrupt_mode != INTR_MODE_INTX) &&
14086         (bxe_interrupt_mode != INTR_MODE_MSI)  &&
14087         (bxe_interrupt_mode != INTR_MODE_MSIX)) {
14088         BLOGW(sc, "invalid interrupt_mode value (%d)\n", bxe_interrupt_mode);
14089         bxe_interrupt_mode = INTR_MODE_MSIX;
14090     }
14091
14092     if ((bxe_queue_count < 0) || (bxe_queue_count > MAX_RSS_CHAINS)) {
14093         BLOGW(sc, "invalid queue_count value (%d)\n", bxe_queue_count);
14094         bxe_queue_count = 0;
14095     }
14096
14097     if ((bxe_max_rx_bufs < 1) || (bxe_max_rx_bufs > RX_BD_USABLE)) {
14098         if (bxe_max_rx_bufs == 0) {
14099             bxe_max_rx_bufs = RX_BD_USABLE;
14100         } else {
14101             BLOGW(sc, "invalid max_rx_bufs (%d)\n", bxe_max_rx_bufs);
14102             bxe_max_rx_bufs = 2048;
14103         }
14104     }
14105
14106     if ((bxe_hc_rx_ticks < 1) || (bxe_hc_rx_ticks > 100)) {
14107         BLOGW(sc, "invalid hc_rx_ticks (%d)\n", bxe_hc_rx_ticks);
14108         bxe_hc_rx_ticks = 25;
14109     }
14110
14111     if ((bxe_hc_tx_ticks < 1) || (bxe_hc_tx_ticks > 100)) {
14112         BLOGW(sc, "invalid hc_tx_ticks (%d)\n", bxe_hc_tx_ticks);
14113         bxe_hc_tx_ticks = 50;
14114     }
14115
14116     if (bxe_max_aggregation_size == 0) {
14117         bxe_max_aggregation_size = TPA_AGG_SIZE;
14118     }
14119
14120     if (bxe_max_aggregation_size > 0xffff) {
14121         BLOGW(sc, "invalid max_aggregation_size (%d)\n",
14122               bxe_max_aggregation_size);
14123         bxe_max_aggregation_size = TPA_AGG_SIZE;
14124     }
14125
14126     if ((bxe_mrrs < -1) || (bxe_mrrs > 3)) {
14127         BLOGW(sc, "invalid mrrs (%d)\n", bxe_mrrs);
14128         bxe_mrrs = -1;
14129     }
14130
14131     if ((bxe_autogreeen < 0) || (bxe_autogreeen > 2)) {
14132         BLOGW(sc, "invalid autogreeen (%d)\n", bxe_autogreeen);
14133         bxe_autogreeen = 0;
14134     }
14135
14136     if ((bxe_udp_rss < 0) || (bxe_udp_rss > 1)) {
14137         BLOGW(sc, "invalid udp_rss (%d)\n", bxe_udp_rss);
14138         bxe_udp_rss = 0;
14139     }
14140
14141     /* pull in user settings */
14142
14143     sc->interrupt_mode       = bxe_interrupt_mode;
14144     sc->max_rx_bufs          = bxe_max_rx_bufs;
14145     sc->hc_rx_ticks          = bxe_hc_rx_ticks;
14146     sc->hc_tx_ticks          = bxe_hc_tx_ticks;
14147     sc->max_aggregation_size = bxe_max_aggregation_size;
14148     sc->mrrs                 = bxe_mrrs;
14149     sc->autogreeen           = bxe_autogreeen;
14150     sc->udp_rss              = bxe_udp_rss;
14151
14152     if (bxe_interrupt_mode == INTR_MODE_INTX) {
14153         sc->num_queues = 1;
14154     } else { /* INTR_MODE_MSI or INTR_MODE_MSIX */
14155         sc->num_queues =
14156             min((bxe_queue_count ? bxe_queue_count : mp_ncpus),
14157                 MAX_RSS_CHAINS);
14158         if (sc->num_queues > mp_ncpus) {
14159             sc->num_queues = mp_ncpus;
14160         }
14161     }
14162
14163     BLOGD(sc, DBG_LOAD,
14164           "User Config: "
14165           "debug=0x%lx "
14166           "interrupt_mode=%d "
14167           "queue_count=%d "
14168           "hc_rx_ticks=%d "
14169           "hc_tx_ticks=%d "
14170           "rx_budget=%d "
14171           "max_aggregation_size=%d "
14172           "mrrs=%d "
14173           "autogreeen=%d "
14174           "udp_rss=%d\n",
14175           bxe_debug,
14176           sc->interrupt_mode,
14177           sc->num_queues,
14178           sc->hc_rx_ticks,
14179           sc->hc_tx_ticks,
14180           bxe_rx_budget,
14181           sc->max_aggregation_size,
14182           sc->mrrs,
14183           sc->autogreeen,
14184           sc->udp_rss);
14185 }
14186
14187 static void
14188 bxe_media_detect(struct bxe_softc *sc)
14189 {
14190     uint32_t phy_idx = bxe_get_cur_phy_idx(sc);
14191     switch (sc->link_params.phy[phy_idx].media_type) {
14192     case ELINK_ETH_PHY_SFPP_10G_FIBER:
14193     case ELINK_ETH_PHY_XFP_FIBER:
14194         BLOGI(sc, "Found 10Gb Fiber media.\n");
14195         sc->media = IFM_10G_SR;
14196         break;
14197     case ELINK_ETH_PHY_SFP_1G_FIBER:
14198         BLOGI(sc, "Found 1Gb Fiber media.\n");
14199         sc->media = IFM_1000_SX;
14200         break;
14201     case ELINK_ETH_PHY_KR:
14202     case ELINK_ETH_PHY_CX4:
14203         BLOGI(sc, "Found 10GBase-CX4 media.\n");
14204         sc->media = IFM_10G_CX4;
14205         break;
14206     case ELINK_ETH_PHY_DA_TWINAX:
14207         BLOGI(sc, "Found 10Gb Twinax media.\n");
14208         sc->media = IFM_10G_TWINAX;
14209         break;
14210     case ELINK_ETH_PHY_BASE_T:
14211         if (sc->link_params.speed_cap_mask[0] &
14212             PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
14213             BLOGI(sc, "Found 10GBase-T media.\n");
14214             sc->media = IFM_10G_T;
14215         } else {
14216             BLOGI(sc, "Found 1000Base-T media.\n");
14217             sc->media = IFM_1000_T;
14218         }
14219         break;
14220     case ELINK_ETH_PHY_NOT_PRESENT:
14221         BLOGI(sc, "Media not present.\n");
14222         sc->media = 0;
14223         break;
14224     case ELINK_ETH_PHY_UNSPECIFIED:
14225     default:
14226         BLOGI(sc, "Unknown media!\n");
14227         sc->media = 0;
14228         break;
14229     }
14230 }
14231
14232 #define GET_FIELD(value, fname)                     \
14233     (((value) & (fname##_MASK)) >> (fname##_SHIFT))
14234 #define IGU_FID(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_FID)
14235 #define IGU_VEC(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_VECTOR)
14236
14237 static int
14238 bxe_get_igu_cam_info(struct bxe_softc *sc)
14239 {
14240     int pfid = SC_FUNC(sc);
14241     int igu_sb_id;
14242     uint32_t val;
14243     uint8_t fid, igu_sb_cnt = 0;
14244
14245     sc->igu_base_sb = 0xff;
14246
14247     if (CHIP_INT_MODE_IS_BC(sc)) {
14248         int vn = SC_VN(sc);
14249         igu_sb_cnt = sc->igu_sb_cnt;
14250         sc->igu_base_sb = ((CHIP_IS_MODE_4_PORT(sc) ? pfid : vn) *
14251                            FP_SB_MAX_E1x);
14252         sc->igu_dsb_id = (E1HVN_MAX * FP_SB_MAX_E1x +
14253                           (CHIP_IS_MODE_4_PORT(sc) ? pfid : vn));
14254         return (0);
14255     }
14256
14257     /* IGU in normal mode - read CAM */
14258     for (igu_sb_id = 0;
14259          igu_sb_id < IGU_REG_MAPPING_MEMORY_SIZE;
14260          igu_sb_id++) {
14261         val = REG_RD(sc, IGU_REG_MAPPING_MEMORY + igu_sb_id * 4);
14262         if (!(val & IGU_REG_MAPPING_MEMORY_VALID)) {
14263             continue;
14264         }
14265         fid = IGU_FID(val);
14266         if ((fid & IGU_FID_ENCODE_IS_PF)) {
14267             if ((fid & IGU_FID_PF_NUM_MASK) != pfid) {
14268                 continue;
14269             }
14270             if (IGU_VEC(val) == 0) {
14271                 /* default status block */
14272                 sc->igu_dsb_id = igu_sb_id;
14273             } else {
14274                 if (sc->igu_base_sb == 0xff) {
14275                     sc->igu_base_sb = igu_sb_id;
14276                 }
14277                 igu_sb_cnt++;
14278             }
14279         }
14280     }
14281
14282     /*
14283      * Due to new PF resource allocation by MFW T7.4 and above, it's optional
14284      * that number of CAM entries will not be equal to the value advertised in
14285      * PCI. Driver should use the minimal value of both as the actual status
14286      * block count
14287      */
14288     sc->igu_sb_cnt = min(sc->igu_sb_cnt, igu_sb_cnt);
14289
14290     if (igu_sb_cnt == 0) {
14291         BLOGE(sc, "CAM configuration error\n");
14292         return (-1);
14293     }
14294
14295     return (0);
14296 }
14297
14298 /*
14299  * Gather various information from the device config space, the device itself,
14300  * shmem, and the user input.
14301  */
14302 static int
14303 bxe_get_device_info(struct bxe_softc *sc)
14304 {
14305     uint32_t val;
14306     int rc;
14307
14308     /* Get the data for the device */
14309     sc->devinfo.vendor_id    = pci_get_vendor(sc->dev);
14310     sc->devinfo.device_id    = pci_get_device(sc->dev);
14311     sc->devinfo.subvendor_id = pci_get_subvendor(sc->dev);
14312     sc->devinfo.subdevice_id = pci_get_subdevice(sc->dev);
14313
14314     /* get the chip revision (chip metal comes from pci config space) */
14315     sc->devinfo.chip_id     =
14316     sc->link_params.chip_id =
14317         (((REG_RD(sc, MISC_REG_CHIP_NUM)                   & 0xffff) << 16) |
14318          ((REG_RD(sc, MISC_REG_CHIP_REV)                   & 0xf)    << 12) |
14319          (((REG_RD(sc, PCICFG_OFFSET + PCI_ID_VAL3) >> 24) & 0xf)    << 4)  |
14320          ((REG_RD(sc, MISC_REG_BOND_ID)                    & 0xf)    << 0));
14321
14322     /* force 57811 according to MISC register */
14323     if (REG_RD(sc, MISC_REG_CHIP_TYPE) & MISC_REG_CHIP_TYPE_57811_MASK) {
14324         if (CHIP_IS_57810(sc)) {
14325             sc->devinfo.chip_id = ((CHIP_NUM_57811 << 16) |
14326                                    (sc->devinfo.chip_id & 0x0000ffff));
14327         } else if (CHIP_IS_57810_MF(sc)) {
14328             sc->devinfo.chip_id = ((CHIP_NUM_57811_MF << 16) |
14329                                    (sc->devinfo.chip_id & 0x0000ffff));
14330         }
14331         sc->devinfo.chip_id |= 0x1;
14332     }
14333
14334     BLOGD(sc, DBG_LOAD,
14335           "chip_id=0x%08x (num=0x%04x rev=0x%01x metal=0x%02x bond=0x%01x)\n",
14336           sc->devinfo.chip_id,
14337           ((sc->devinfo.chip_id >> 16) & 0xffff),
14338           ((sc->devinfo.chip_id >> 12) & 0xf),
14339           ((sc->devinfo.chip_id >>  4) & 0xff),
14340           ((sc->devinfo.chip_id >>  0) & 0xf));
14341
14342     val = (REG_RD(sc, 0x2874) & 0x55);
14343     if ((sc->devinfo.chip_id & 0x1) ||
14344         (CHIP_IS_E1(sc) && val) ||
14345         (CHIP_IS_E1H(sc) && (val == 0x55))) {
14346         sc->flags |= BXE_ONE_PORT_FLAG;
14347         BLOGD(sc, DBG_LOAD, "single port device\n");
14348     }
14349
14350     /* set the doorbell size */
14351     sc->doorbell_size = (1 << BXE_DB_SHIFT);
14352
14353     /* determine whether the device is in 2 port or 4 port mode */
14354     sc->devinfo.chip_port_mode = CHIP_PORT_MODE_NONE; /* E1 & E1h*/
14355     if (CHIP_IS_E2E3(sc)) {
14356         /*
14357          * Read port4mode_en_ovwr[0]:
14358          *   If 1, four port mode is in port4mode_en_ovwr[1].
14359          *   If 0, four port mode is in port4mode_en[0].
14360          */
14361         val = REG_RD(sc, MISC_REG_PORT4MODE_EN_OVWR);
14362         if (val & 1) {
14363             val = ((val >> 1) & 1);
14364         } else {
14365             val = REG_RD(sc, MISC_REG_PORT4MODE_EN);
14366         }
14367
14368         sc->devinfo.chip_port_mode =
14369             (val) ? CHIP_4_PORT_MODE : CHIP_2_PORT_MODE;
14370
14371         BLOGD(sc, DBG_LOAD, "Port mode = %s\n", (val) ? "4" : "2");
14372     }
14373
14374     /* get the function and path info for the device */
14375     bxe_get_function_num(sc);
14376
14377     /* get the shared memory base address */
14378     sc->devinfo.shmem_base     =
14379     sc->link_params.shmem_base =
14380         REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
14381     sc->devinfo.shmem2_base =
14382         REG_RD(sc, (SC_PATH(sc) ? MISC_REG_GENERIC_CR_1 :
14383                                   MISC_REG_GENERIC_CR_0));
14384
14385     BLOGD(sc, DBG_LOAD, "shmem_base=0x%08x, shmem2_base=0x%08x\n",
14386           sc->devinfo.shmem_base, sc->devinfo.shmem2_base);
14387
14388     if (!sc->devinfo.shmem_base) {
14389         /* this should ONLY prevent upcoming shmem reads */
14390         BLOGI(sc, "MCP not active\n");
14391         sc->flags |= BXE_NO_MCP_FLAG;
14392         return (0);
14393     }
14394
14395     /* make sure the shared memory contents are valid */
14396     val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
14397     if ((val & (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) !=
14398         (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) {
14399         BLOGE(sc, "Invalid SHMEM validity signature: 0x%08x\n", val);
14400         return (0);
14401     }
14402     BLOGD(sc, DBG_LOAD, "Valid SHMEM validity signature: 0x%08x\n", val);
14403
14404     /* get the bootcode version */
14405     sc->devinfo.bc_ver = SHMEM_RD(sc, dev_info.bc_rev);
14406     snprintf(sc->devinfo.bc_ver_str,
14407              sizeof(sc->devinfo.bc_ver_str),
14408              "%d.%d.%d",
14409              ((sc->devinfo.bc_ver >> 24) & 0xff),
14410              ((sc->devinfo.bc_ver >> 16) & 0xff),
14411              ((sc->devinfo.bc_ver >>  8) & 0xff));
14412     BLOGD(sc, DBG_LOAD, "Bootcode version: %s\n", sc->devinfo.bc_ver_str);
14413
14414     /* get the bootcode shmem address */
14415     sc->devinfo.mf_cfg_base = bxe_get_shmem_mf_cfg_base(sc);
14416     BLOGD(sc, DBG_LOAD, "mf_cfg_base=0x08%x \n", sc->devinfo.mf_cfg_base);
14417
14418     /* clean indirect addresses as they're not used */
14419     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
14420     if (IS_PF(sc)) {
14421         REG_WR(sc, PXP2_REG_PGL_ADDR_88_F0, 0);
14422         REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F0, 0);
14423         REG_WR(sc, PXP2_REG_PGL_ADDR_90_F0, 0);
14424         REG_WR(sc, PXP2_REG_PGL_ADDR_94_F0, 0);
14425         if (CHIP_IS_E1x(sc)) {
14426             REG_WR(sc, PXP2_REG_PGL_ADDR_88_F1, 0);
14427             REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F1, 0);
14428             REG_WR(sc, PXP2_REG_PGL_ADDR_90_F1, 0);
14429             REG_WR(sc, PXP2_REG_PGL_ADDR_94_F1, 0);
14430         }
14431
14432         /*
14433          * Enable internal target-read (in case we are probed after PF
14434          * FLR). Must be done prior to any BAR read access. Only for
14435          * 57712 and up
14436          */
14437         if (!CHIP_IS_E1x(sc)) {
14438             REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
14439         }
14440     }
14441
14442     /* get the nvram size */
14443     val = REG_RD(sc, MCP_REG_MCPR_NVM_CFG4);
14444     sc->devinfo.flash_size =
14445         (NVRAM_1MB_SIZE << (val & MCPR_NVM_CFG4_FLASH_SIZE));
14446     BLOGD(sc, DBG_LOAD, "nvram flash size: %d\n", sc->devinfo.flash_size);
14447
14448     /* get PCI capabilites */
14449     bxe_probe_pci_caps(sc);
14450
14451     bxe_set_power_state(sc, PCI_PM_D0);
14452
14453     /* get various configuration parameters from shmem */
14454     bxe_get_shmem_info(sc);
14455
14456     if (sc->devinfo.pcie_msix_cap_reg != 0) {
14457         val = pci_read_config(sc->dev,
14458                               (sc->devinfo.pcie_msix_cap_reg +
14459                                PCIR_MSIX_CTRL),
14460                               2);
14461         sc->igu_sb_cnt = (val & PCIM_MSIXCTRL_TABLE_SIZE);
14462     } else {
14463         sc->igu_sb_cnt = 1;
14464     }
14465
14466     sc->igu_base_addr = BAR_IGU_INTMEM;
14467
14468     /* initialize IGU parameters */
14469     if (CHIP_IS_E1x(sc)) {
14470         sc->devinfo.int_block = INT_BLOCK_HC;
14471         sc->igu_dsb_id = DEF_SB_IGU_ID;
14472         sc->igu_base_sb = 0;
14473     } else {
14474         sc->devinfo.int_block = INT_BLOCK_IGU;
14475
14476         /* do not allow device reset during IGU info preocessing */
14477         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14478
14479         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
14480
14481         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14482             int tout = 5000;
14483
14484             BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode\n");
14485
14486             val &= ~(IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN);
14487             REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION, val);
14488             REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x7f);
14489
14490             while (tout && REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14491                 tout--;
14492                 DELAY(1000);
14493             }
14494
14495             if (REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14496                 BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode failed!!!\n");
14497                 bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14498                 return (-1);
14499             }
14500         }
14501
14502         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14503             BLOGD(sc, DBG_LOAD, "IGU Backward Compatible Mode\n");
14504             sc->devinfo.int_block |= INT_BLOCK_MODE_BW_COMP;
14505         } else {
14506             BLOGD(sc, DBG_LOAD, "IGU Normal Mode\n");
14507         }
14508
14509         rc = bxe_get_igu_cam_info(sc);
14510
14511         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14512
14513         if (rc) {
14514             return (rc);
14515         }
14516     }
14517
14518     /*
14519      * Get base FW non-default (fast path) status block ID. This value is
14520      * used to initialize the fw_sb_id saved on the fp/queue structure to
14521      * determine the id used by the FW.
14522      */
14523     if (CHIP_IS_E1x(sc)) {
14524         sc->base_fw_ndsb = ((SC_PORT(sc) * FP_SB_MAX_E1x) + SC_L_ID(sc));
14525     } else {
14526         /*
14527          * 57712+ - We currently use one FW SB per IGU SB (Rx and Tx of
14528          * the same queue are indicated on the same IGU SB). So we prefer
14529          * FW and IGU SBs to be the same value.
14530          */
14531         sc->base_fw_ndsb = sc->igu_base_sb;
14532     }
14533
14534     BLOGD(sc, DBG_LOAD,
14535           "igu_dsb_id=%d igu_base_sb=%d igu_sb_cnt=%d base_fw_ndsb=%d\n",
14536           sc->igu_dsb_id, sc->igu_base_sb,
14537           sc->igu_sb_cnt, sc->base_fw_ndsb);
14538
14539     elink_phy_probe(&sc->link_params);
14540
14541     return (0);
14542 }
14543
14544 static void
14545 bxe_link_settings_supported(struct bxe_softc *sc,
14546                             uint32_t         switch_cfg)
14547 {
14548     uint32_t cfg_size = 0;
14549     uint32_t idx;
14550     uint8_t port = SC_PORT(sc);
14551
14552     /* aggregation of supported attributes of all external phys */
14553     sc->port.supported[0] = 0;
14554     sc->port.supported[1] = 0;
14555
14556     switch (sc->link_params.num_phys) {
14557     case 1:
14558         sc->port.supported[0] = sc->link_params.phy[ELINK_INT_PHY].supported;
14559         cfg_size = 1;
14560         break;
14561     case 2:
14562         sc->port.supported[0] = sc->link_params.phy[ELINK_EXT_PHY1].supported;
14563         cfg_size = 1;
14564         break;
14565     case 3:
14566         if (sc->link_params.multi_phy_config &
14567             PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
14568             sc->port.supported[1] =
14569                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14570             sc->port.supported[0] =
14571                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14572         } else {
14573             sc->port.supported[0] =
14574                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14575             sc->port.supported[1] =
14576                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14577         }
14578         cfg_size = 2;
14579         break;
14580     }
14581
14582     if (!(sc->port.supported[0] || sc->port.supported[1])) {
14583         BLOGE(sc, "Invalid phy config in NVRAM (PHY1=0x%08x PHY2=0x%08x)\n",
14584               SHMEM_RD(sc,
14585                        dev_info.port_hw_config[port].external_phy_config),
14586               SHMEM_RD(sc,
14587                        dev_info.port_hw_config[port].external_phy_config2));
14588         return;
14589     }
14590
14591     if (CHIP_IS_E3(sc))
14592         sc->port.phy_addr = REG_RD(sc, MISC_REG_WC0_CTRL_PHY_ADDR);
14593     else {
14594         switch (switch_cfg) {
14595         case ELINK_SWITCH_CFG_1G:
14596             sc->port.phy_addr =
14597                 REG_RD(sc, NIG_REG_SERDES0_CTRL_PHY_ADDR + port*0x10);
14598             break;
14599         case ELINK_SWITCH_CFG_10G:
14600             sc->port.phy_addr =
14601                 REG_RD(sc, NIG_REG_XGXS0_CTRL_PHY_ADDR + port*0x18);
14602             break;
14603         default:
14604             BLOGE(sc, "Invalid switch config in link_config=0x%08x\n",
14605                   sc->port.link_config[0]);
14606             return;
14607         }
14608     }
14609
14610     BLOGD(sc, DBG_LOAD, "PHY addr 0x%08x\n", sc->port.phy_addr);
14611
14612     /* mask what we support according to speed_cap_mask per configuration */
14613     for (idx = 0; idx < cfg_size; idx++) {
14614         if (!(sc->link_params.speed_cap_mask[idx] &
14615               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_HALF)) {
14616             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Half;
14617         }
14618
14619         if (!(sc->link_params.speed_cap_mask[idx] &
14620               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_FULL)) {
14621             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Full;
14622         }
14623
14624         if (!(sc->link_params.speed_cap_mask[idx] &
14625               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_HALF)) {
14626             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Half;
14627         }
14628
14629         if (!(sc->link_params.speed_cap_mask[idx] &
14630               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_FULL)) {
14631             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Full;
14632         }
14633
14634         if (!(sc->link_params.speed_cap_mask[idx] &
14635               PORT_HW_CFG_SPEED_CAPABILITY_D0_1G)) {
14636             sc->port.supported[idx] &= ~ELINK_SUPPORTED_1000baseT_Full;
14637         }
14638
14639         if (!(sc->link_params.speed_cap_mask[idx] &
14640               PORT_HW_CFG_SPEED_CAPABILITY_D0_2_5G)) {
14641             sc->port.supported[idx] &= ~ELINK_SUPPORTED_2500baseX_Full;
14642         }
14643
14644         if (!(sc->link_params.speed_cap_mask[idx] &
14645               PORT_HW_CFG_SPEED_CAPABILITY_D0_10G)) {
14646             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10000baseT_Full;
14647         }
14648
14649         if (!(sc->link_params.speed_cap_mask[idx] &
14650               PORT_HW_CFG_SPEED_CAPABILITY_D0_20G)) {
14651             sc->port.supported[idx] &= ~ELINK_SUPPORTED_20000baseKR2_Full;
14652         }
14653     }
14654
14655     BLOGD(sc, DBG_LOAD, "PHY supported 0=0x%08x 1=0x%08x\n",
14656           sc->port.supported[0], sc->port.supported[1]);
14657 }
14658
14659 static void
14660 bxe_link_settings_requested(struct bxe_softc *sc)
14661 {
14662     uint32_t link_config;
14663     uint32_t idx;
14664     uint32_t cfg_size = 0;
14665
14666     sc->port.advertising[0] = 0;
14667     sc->port.advertising[1] = 0;
14668
14669     switch (sc->link_params.num_phys) {
14670     case 1:
14671     case 2:
14672         cfg_size = 1;
14673         break;
14674     case 3:
14675         cfg_size = 2;
14676         break;
14677     }
14678
14679     for (idx = 0; idx < cfg_size; idx++) {
14680         sc->link_params.req_duplex[idx] = DUPLEX_FULL;
14681         link_config = sc->port.link_config[idx];
14682
14683         switch (link_config & PORT_FEATURE_LINK_SPEED_MASK) {
14684         case PORT_FEATURE_LINK_SPEED_AUTO:
14685             if (sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg) {
14686                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14687                 sc->port.advertising[idx] |= sc->port.supported[idx];
14688                 if (sc->link_params.phy[ELINK_EXT_PHY1].type ==
14689                     PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BCM84833)
14690                     sc->port.advertising[idx] |=
14691                         (ELINK_SUPPORTED_100baseT_Half |
14692                          ELINK_SUPPORTED_100baseT_Full);
14693             } else {
14694                 /* force 10G, no AN */
14695                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14696                 sc->port.advertising[idx] |=
14697                     (ADVERTISED_10000baseT_Full | ADVERTISED_FIBRE);
14698                 continue;
14699             }
14700             break;
14701
14702         case PORT_FEATURE_LINK_SPEED_10M_FULL:
14703             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Full) {
14704                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14705                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Full |
14706                                               ADVERTISED_TP);
14707             } else {
14708                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14709                           "speed_cap_mask=0x%08x\n",
14710                       link_config, sc->link_params.speed_cap_mask[idx]);
14711                 return;
14712             }
14713             break;
14714
14715         case PORT_FEATURE_LINK_SPEED_10M_HALF:
14716             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Half) {
14717                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14718                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14719                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Half |
14720                                               ADVERTISED_TP);
14721             } else {
14722                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14723                           "speed_cap_mask=0x%08x\n",
14724                       link_config, sc->link_params.speed_cap_mask[idx]);
14725                 return;
14726             }
14727             break;
14728
14729         case PORT_FEATURE_LINK_SPEED_100M_FULL:
14730             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Full) {
14731                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14732                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Full |
14733                                               ADVERTISED_TP);
14734             } else {
14735                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14736                           "speed_cap_mask=0x%08x\n",
14737                       link_config, sc->link_params.speed_cap_mask[idx]);
14738                 return;
14739             }
14740             break;
14741
14742         case PORT_FEATURE_LINK_SPEED_100M_HALF:
14743             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Half) {
14744                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14745                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14746                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Half |
14747                                               ADVERTISED_TP);
14748             } else {
14749                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14750                           "speed_cap_mask=0x%08x\n",
14751                       link_config, sc->link_params.speed_cap_mask[idx]);
14752                 return;
14753             }
14754             break;
14755
14756         case PORT_FEATURE_LINK_SPEED_1G:
14757             if (sc->port.supported[idx] & ELINK_SUPPORTED_1000baseT_Full) {
14758                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_1000;
14759                 sc->port.advertising[idx] |= (ADVERTISED_1000baseT_Full |
14760                                               ADVERTISED_TP);
14761             } else {
14762                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14763                           "speed_cap_mask=0x%08x\n",
14764                       link_config, sc->link_params.speed_cap_mask[idx]);
14765                 return;
14766             }
14767             break;
14768
14769         case PORT_FEATURE_LINK_SPEED_2_5G:
14770             if (sc->port.supported[idx] & ELINK_SUPPORTED_2500baseX_Full) {
14771                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_2500;
14772                 sc->port.advertising[idx] |= (ADVERTISED_2500baseX_Full |
14773                                               ADVERTISED_TP);
14774             } else {
14775                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14776                           "speed_cap_mask=0x%08x\n",
14777                       link_config, sc->link_params.speed_cap_mask[idx]);
14778                 return;
14779             }
14780             break;
14781
14782         case PORT_FEATURE_LINK_SPEED_10G_CX4:
14783             if (sc->port.supported[idx] & ELINK_SUPPORTED_10000baseT_Full) {
14784                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14785                 sc->port.advertising[idx] |= (ADVERTISED_10000baseT_Full |
14786                                               ADVERTISED_FIBRE);
14787             } else {
14788                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14789                           "speed_cap_mask=0x%08x\n",
14790                       link_config, sc->link_params.speed_cap_mask[idx]);
14791                 return;
14792             }
14793             break;
14794
14795         case PORT_FEATURE_LINK_SPEED_20G:
14796             sc->link_params.req_line_speed[idx] = ELINK_SPEED_20000;
14797             break;
14798
14799         default:
14800             BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14801                       "speed_cap_mask=0x%08x\n",
14802                   link_config, sc->link_params.speed_cap_mask[idx]);
14803             sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14804             sc->port.advertising[idx] = sc->port.supported[idx];
14805             break;
14806         }
14807
14808         sc->link_params.req_flow_ctrl[idx] =
14809             (link_config & PORT_FEATURE_FLOW_CONTROL_MASK);
14810
14811         if (sc->link_params.req_flow_ctrl[idx] == ELINK_FLOW_CTRL_AUTO) {
14812             if (!(sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg)) {
14813                 sc->link_params.req_flow_ctrl[idx] = ELINK_FLOW_CTRL_NONE;
14814             } else {
14815                 bxe_set_requested_fc(sc);
14816             }
14817         }
14818
14819         BLOGD(sc, DBG_LOAD, "req_line_speed=%d req_duplex=%d "
14820                             "req_flow_ctrl=0x%x advertising=0x%x\n",
14821               sc->link_params.req_line_speed[idx],
14822               sc->link_params.req_duplex[idx],
14823               sc->link_params.req_flow_ctrl[idx],
14824               sc->port.advertising[idx]);
14825     }
14826 }
14827
14828 static void
14829 bxe_get_phy_info(struct bxe_softc *sc)
14830 {
14831     uint8_t port = SC_PORT(sc);
14832     uint32_t config = sc->port.config;
14833     uint32_t eee_mode;
14834
14835     /* shmem data already read in bxe_get_shmem_info() */
14836
14837     BLOGD(sc, DBG_LOAD, "lane_config=0x%08x speed_cap_mask0=0x%08x "
14838                         "link_config0=0x%08x\n",
14839                sc->link_params.lane_config,
14840                sc->link_params.speed_cap_mask[0],
14841                sc->port.link_config[0]);
14842
14843     bxe_link_settings_supported(sc, sc->link_params.switch_cfg);
14844     bxe_link_settings_requested(sc);
14845
14846     if (sc->autogreeen == AUTO_GREEN_FORCE_ON) {
14847         sc->link_params.feature_config_flags |=
14848             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14849     } else if (sc->autogreeen == AUTO_GREEN_FORCE_OFF) {
14850         sc->link_params.feature_config_flags &=
14851             ~ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14852     } else if (config & PORT_FEAT_CFG_AUTOGREEEN_ENABLED) {
14853         sc->link_params.feature_config_flags |=
14854             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14855     }
14856
14857     /* configure link feature according to nvram value */
14858     eee_mode =
14859         (((SHMEM_RD(sc, dev_info.port_feature_config[port].eee_power_mode)) &
14860           PORT_FEAT_CFG_EEE_POWER_MODE_MASK) >>
14861          PORT_FEAT_CFG_EEE_POWER_MODE_SHIFT);
14862     if (eee_mode != PORT_FEAT_CFG_EEE_POWER_MODE_DISABLED) {
14863         sc->link_params.eee_mode = (ELINK_EEE_MODE_ADV_LPI |
14864                                     ELINK_EEE_MODE_ENABLE_LPI |
14865                                     ELINK_EEE_MODE_OUTPUT_TIME);
14866     } else {
14867         sc->link_params.eee_mode = 0;
14868     }
14869
14870     /* get the media type */
14871     bxe_media_detect(sc);
14872 }
14873
14874 static void
14875 bxe_get_params(struct bxe_softc *sc)
14876 {
14877     /* get user tunable params */
14878     bxe_get_tunable_params(sc);
14879
14880     /* select the RX and TX ring sizes */
14881     sc->tx_ring_size = TX_BD_USABLE;
14882     sc->rx_ring_size = RX_BD_USABLE;
14883
14884     /* XXX disable WoL */
14885     sc->wol = 0;
14886 }
14887
14888 static void
14889 bxe_set_modes_bitmap(struct bxe_softc *sc)
14890 {
14891     uint32_t flags = 0;
14892
14893     if (CHIP_REV_IS_FPGA(sc)) {
14894         SET_FLAGS(flags, MODE_FPGA);
14895     } else if (CHIP_REV_IS_EMUL(sc)) {
14896         SET_FLAGS(flags, MODE_EMUL);
14897     } else {
14898         SET_FLAGS(flags, MODE_ASIC);
14899     }
14900
14901     if (CHIP_IS_MODE_4_PORT(sc)) {
14902         SET_FLAGS(flags, MODE_PORT4);
14903     } else {
14904         SET_FLAGS(flags, MODE_PORT2);
14905     }
14906
14907     if (CHIP_IS_E2(sc)) {
14908         SET_FLAGS(flags, MODE_E2);
14909     } else if (CHIP_IS_E3(sc)) {
14910         SET_FLAGS(flags, MODE_E3);
14911         if (CHIP_REV(sc) == CHIP_REV_Ax) {
14912             SET_FLAGS(flags, MODE_E3_A0);
14913         } else /*if (CHIP_REV(sc) == CHIP_REV_Bx)*/ {
14914             SET_FLAGS(flags, MODE_E3_B0 | MODE_COS3);
14915         }
14916     }
14917
14918     if (IS_MF(sc)) {
14919         SET_FLAGS(flags, MODE_MF);
14920         switch (sc->devinfo.mf_info.mf_mode) {
14921         case MULTI_FUNCTION_SD:
14922             SET_FLAGS(flags, MODE_MF_SD);
14923             break;
14924         case MULTI_FUNCTION_SI:
14925             SET_FLAGS(flags, MODE_MF_SI);
14926             break;
14927         case MULTI_FUNCTION_AFEX:
14928             SET_FLAGS(flags, MODE_MF_AFEX);
14929             break;
14930         }
14931     } else {
14932         SET_FLAGS(flags, MODE_SF);
14933     }
14934
14935 #if defined(__LITTLE_ENDIAN)
14936     SET_FLAGS(flags, MODE_LITTLE_ENDIAN);
14937 #else /* __BIG_ENDIAN */
14938     SET_FLAGS(flags, MODE_BIG_ENDIAN);
14939 #endif
14940
14941     INIT_MODE_FLAGS(sc) = flags;
14942 }
14943
14944 static int
14945 bxe_alloc_hsi_mem(struct bxe_softc *sc)
14946 {
14947     struct bxe_fastpath *fp;
14948     bus_addr_t busaddr;
14949     int max_agg_queues;
14950     int max_segments;
14951     bus_size_t max_size;
14952     bus_size_t max_seg_size;
14953     char buf[32];
14954     int rc;
14955     int i, j;
14956
14957     /* XXX zero out all vars here and call bxe_alloc_hsi_mem on error */
14958
14959     /* allocate the parent bus DMA tag */
14960     rc = bus_dma_tag_create(bus_get_dma_tag(sc->dev), /* parent tag */
14961                             1,                        /* alignment */
14962                             0,                        /* boundary limit */
14963                             BUS_SPACE_MAXADDR,        /* restricted low */
14964                             BUS_SPACE_MAXADDR,        /* restricted hi */
14965                             NULL,                     /* addr filter() */
14966                             NULL,                     /* addr filter() arg */
14967                             BUS_SPACE_MAXSIZE_32BIT,  /* max map size */
14968                             BUS_SPACE_UNRESTRICTED,   /* num discontinuous */
14969                             BUS_SPACE_MAXSIZE_32BIT,  /* max seg size */
14970                             0,                        /* flags */
14971                             NULL,                     /* lock() */
14972                             NULL,                     /* lock() arg */
14973                             &sc->parent_dma_tag);     /* returned dma tag */
14974     if (rc != 0) {
14975         BLOGE(sc, "Failed to alloc parent DMA tag (%d)!\n", rc);
14976         return (1);
14977     }
14978
14979     /************************/
14980     /* DEFAULT STATUS BLOCK */
14981     /************************/
14982
14983     if (bxe_dma_alloc(sc, sizeof(struct host_sp_status_block),
14984                       &sc->def_sb_dma, "default status block") != 0) {
14985         /* XXX */
14986         bus_dma_tag_destroy(sc->parent_dma_tag);
14987         return (1);
14988     }
14989
14990     sc->def_sb = (struct host_sp_status_block *)sc->def_sb_dma.vaddr;
14991
14992     /***************/
14993     /* EVENT QUEUE */
14994     /***************/
14995
14996     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
14997                       &sc->eq_dma, "event queue") != 0) {
14998         /* XXX */
14999         bxe_dma_free(sc, &sc->def_sb_dma);
15000         sc->def_sb = NULL;
15001         bus_dma_tag_destroy(sc->parent_dma_tag);
15002         return (1);
15003     }
15004
15005     sc->eq = (union event_ring_elem * )sc->eq_dma.vaddr;
15006
15007     /*************/
15008     /* SLOW PATH */
15009     /*************/
15010
15011     if (bxe_dma_alloc(sc, sizeof(struct bxe_slowpath),
15012                       &sc->sp_dma, "slow path") != 0) {
15013         /* XXX */
15014         bxe_dma_free(sc, &sc->eq_dma);
15015         sc->eq = NULL;
15016         bxe_dma_free(sc, &sc->def_sb_dma);
15017         sc->def_sb = NULL;
15018         bus_dma_tag_destroy(sc->parent_dma_tag);
15019         return (1);
15020     }
15021
15022     sc->sp = (struct bxe_slowpath *)sc->sp_dma.vaddr;
15023
15024     /*******************/
15025     /* SLOW PATH QUEUE */
15026     /*******************/
15027
15028     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15029                       &sc->spq_dma, "slow path queue") != 0) {
15030         /* XXX */
15031         bxe_dma_free(sc, &sc->sp_dma);
15032         sc->sp = NULL;
15033         bxe_dma_free(sc, &sc->eq_dma);
15034         sc->eq = NULL;
15035         bxe_dma_free(sc, &sc->def_sb_dma);
15036         sc->def_sb = NULL;
15037         bus_dma_tag_destroy(sc->parent_dma_tag);
15038         return (1);
15039     }
15040
15041     sc->spq = (struct eth_spe *)sc->spq_dma.vaddr;
15042
15043     /***************************/
15044     /* FW DECOMPRESSION BUFFER */
15045     /***************************/
15046
15047     if (bxe_dma_alloc(sc, FW_BUF_SIZE, &sc->gz_buf_dma,
15048                       "fw decompression buffer") != 0) {
15049         /* XXX */
15050         bxe_dma_free(sc, &sc->spq_dma);
15051         sc->spq = NULL;
15052         bxe_dma_free(sc, &sc->sp_dma);
15053         sc->sp = NULL;
15054         bxe_dma_free(sc, &sc->eq_dma);
15055         sc->eq = NULL;
15056         bxe_dma_free(sc, &sc->def_sb_dma);
15057         sc->def_sb = NULL;
15058         bus_dma_tag_destroy(sc->parent_dma_tag);
15059         return (1);
15060     }
15061
15062     sc->gz_buf = (void *)sc->gz_buf_dma.vaddr;
15063
15064     if ((sc->gz_strm =
15065          malloc(sizeof(*sc->gz_strm), M_DEVBUF, M_NOWAIT)) == NULL) {
15066         /* XXX */
15067         bxe_dma_free(sc, &sc->gz_buf_dma);
15068         sc->gz_buf = NULL;
15069         bxe_dma_free(sc, &sc->spq_dma);
15070         sc->spq = NULL;
15071         bxe_dma_free(sc, &sc->sp_dma);
15072         sc->sp = NULL;
15073         bxe_dma_free(sc, &sc->eq_dma);
15074         sc->eq = NULL;
15075         bxe_dma_free(sc, &sc->def_sb_dma);
15076         sc->def_sb = NULL;
15077         bus_dma_tag_destroy(sc->parent_dma_tag);
15078         return (1);
15079     }
15080
15081     /*************/
15082     /* FASTPATHS */
15083     /*************/
15084
15085     /* allocate DMA memory for each fastpath structure */
15086     for (i = 0; i < sc->num_queues; i++) {
15087         fp = &sc->fp[i];
15088         fp->sc    = sc;
15089         fp->index = i;
15090
15091         /*******************/
15092         /* FP STATUS BLOCK */
15093         /*******************/
15094
15095         snprintf(buf, sizeof(buf), "fp %d status block", i);
15096         if (bxe_dma_alloc(sc, sizeof(union bxe_host_hc_status_block),
15097                           &fp->sb_dma, buf) != 0) {
15098             /* XXX unwind and free previous fastpath allocations */
15099             BLOGE(sc, "Failed to alloc %s\n", buf);
15100             return (1);
15101         } else {
15102             if (CHIP_IS_E2E3(sc)) {
15103                 fp->status_block.e2_sb =
15104                     (struct host_hc_status_block_e2 *)fp->sb_dma.vaddr;
15105             } else {
15106                 fp->status_block.e1x_sb =
15107                     (struct host_hc_status_block_e1x *)fp->sb_dma.vaddr;
15108             }
15109         }
15110
15111         /******************/
15112         /* FP TX BD CHAIN */
15113         /******************/
15114
15115         snprintf(buf, sizeof(buf), "fp %d tx bd chain", i);
15116         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * TX_BD_NUM_PAGES),
15117                           &fp->tx_dma, buf) != 0) {
15118             /* XXX unwind and free previous fastpath allocations */
15119             BLOGE(sc, "Failed to alloc %s\n", buf);
15120             return (1);
15121         } else {
15122             fp->tx_chain = (union eth_tx_bd_types *)fp->tx_dma.vaddr;
15123         }
15124
15125         /* link together the tx bd chain pages */
15126         for (j = 1; j <= TX_BD_NUM_PAGES; j++) {
15127             /* index into the tx bd chain array to last entry per page */
15128             struct eth_tx_next_bd *tx_next_bd =
15129                 &fp->tx_chain[TX_BD_TOTAL_PER_PAGE * j - 1].next_bd;
15130             /* point to the next page and wrap from last page */
15131             busaddr = (fp->tx_dma.paddr +
15132                        (BCM_PAGE_SIZE * (j % TX_BD_NUM_PAGES)));
15133             tx_next_bd->addr_hi = htole32(U64_HI(busaddr));
15134             tx_next_bd->addr_lo = htole32(U64_LO(busaddr));
15135         }
15136
15137         /******************/
15138         /* FP RX BD CHAIN */
15139         /******************/
15140
15141         snprintf(buf, sizeof(buf), "fp %d rx bd chain", i);
15142         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_BD_NUM_PAGES),
15143                           &fp->rx_dma, buf) != 0) {
15144             /* XXX unwind and free previous fastpath allocations */
15145             BLOGE(sc, "Failed to alloc %s\n", buf);
15146             return (1);
15147         } else {
15148             fp->rx_chain = (struct eth_rx_bd *)fp->rx_dma.vaddr;
15149         }
15150
15151         /* link together the rx bd chain pages */
15152         for (j = 1; j <= RX_BD_NUM_PAGES; j++) {
15153             /* index into the rx bd chain array to last entry per page */
15154             struct eth_rx_bd *rx_bd =
15155                 &fp->rx_chain[RX_BD_TOTAL_PER_PAGE * j - 2];
15156             /* point to the next page and wrap from last page */
15157             busaddr = (fp->rx_dma.paddr +
15158                        (BCM_PAGE_SIZE * (j % RX_BD_NUM_PAGES)));
15159             rx_bd->addr_hi = htole32(U64_HI(busaddr));
15160             rx_bd->addr_lo = htole32(U64_LO(busaddr));
15161         }
15162
15163         /*******************/
15164         /* FP RX RCQ CHAIN */
15165         /*******************/
15166
15167         snprintf(buf, sizeof(buf), "fp %d rcq chain", i);
15168         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RCQ_NUM_PAGES),
15169                           &fp->rcq_dma, buf) != 0) {
15170             /* XXX unwind and free previous fastpath allocations */
15171             BLOGE(sc, "Failed to alloc %s\n", buf);
15172             return (1);
15173         } else {
15174             fp->rcq_chain = (union eth_rx_cqe *)fp->rcq_dma.vaddr;
15175         }
15176
15177         /* link together the rcq chain pages */
15178         for (j = 1; j <= RCQ_NUM_PAGES; j++) {
15179             /* index into the rcq chain array to last entry per page */
15180             struct eth_rx_cqe_next_page *rx_cqe_next =
15181                 (struct eth_rx_cqe_next_page *)
15182                 &fp->rcq_chain[RCQ_TOTAL_PER_PAGE * j - 1];
15183             /* point to the next page and wrap from last page */
15184             busaddr = (fp->rcq_dma.paddr +
15185                        (BCM_PAGE_SIZE * (j % RCQ_NUM_PAGES)));
15186             rx_cqe_next->addr_hi = htole32(U64_HI(busaddr));
15187             rx_cqe_next->addr_lo = htole32(U64_LO(busaddr));
15188         }
15189
15190         /*******************/
15191         /* FP RX SGE CHAIN */
15192         /*******************/
15193
15194         snprintf(buf, sizeof(buf), "fp %d sge chain", i);
15195         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_SGE_NUM_PAGES),
15196                           &fp->rx_sge_dma, buf) != 0) {
15197             /* XXX unwind and free previous fastpath allocations */
15198             BLOGE(sc, "Failed to alloc %s\n", buf);
15199             return (1);
15200         } else {
15201             fp->rx_sge_chain = (struct eth_rx_sge *)fp->rx_sge_dma.vaddr;
15202         }
15203
15204         /* link together the sge chain pages */
15205         for (j = 1; j <= RX_SGE_NUM_PAGES; j++) {
15206             /* index into the rcq chain array to last entry per page */
15207             struct eth_rx_sge *rx_sge =
15208                 &fp->rx_sge_chain[RX_SGE_TOTAL_PER_PAGE * j - 2];
15209             /* point to the next page and wrap from last page */
15210             busaddr = (fp->rx_sge_dma.paddr +
15211                        (BCM_PAGE_SIZE * (j % RX_SGE_NUM_PAGES)));
15212             rx_sge->addr_hi = htole32(U64_HI(busaddr));
15213             rx_sge->addr_lo = htole32(U64_LO(busaddr));
15214         }
15215
15216         /***********************/
15217         /* FP TX MBUF DMA MAPS */
15218         /***********************/
15219
15220         /* set required sizes before mapping to conserve resources */
15221         if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
15222             max_size     = BXE_TSO_MAX_SIZE;
15223             max_segments = BXE_TSO_MAX_SEGMENTS;
15224             max_seg_size = BXE_TSO_MAX_SEG_SIZE;
15225         } else {
15226             max_size     = (MCLBYTES * BXE_MAX_SEGMENTS);
15227             max_segments = BXE_MAX_SEGMENTS;
15228             max_seg_size = MCLBYTES;
15229         }
15230
15231         /* create a dma tag for the tx mbufs */
15232         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15233                                 1,                  /* alignment */
15234                                 0,                  /* boundary limit */
15235                                 BUS_SPACE_MAXADDR,  /* restricted low */
15236                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15237                                 NULL,               /* addr filter() */
15238                                 NULL,               /* addr filter() arg */
15239                                 max_size,           /* max map size */
15240                                 max_segments,       /* num discontinuous */
15241                                 max_seg_size,       /* max seg size */
15242                                 0,                  /* flags */
15243                                 NULL,               /* lock() */
15244                                 NULL,               /* lock() arg */
15245                                 &fp->tx_mbuf_tag);  /* returned dma tag */
15246         if (rc != 0) {
15247             /* XXX unwind and free previous fastpath allocations */
15248             BLOGE(sc, "Failed to create dma tag for "
15249                       "'fp %d tx mbufs' (%d)\n",
15250                   i, rc);
15251             return (1);
15252         }
15253
15254         /* create dma maps for each of the tx mbuf clusters */
15255         for (j = 0; j < TX_BD_TOTAL; j++) {
15256             if (bus_dmamap_create(fp->tx_mbuf_tag,
15257                                   BUS_DMA_NOWAIT,
15258                                   &fp->tx_mbuf_chain[j].m_map)) {
15259                 /* XXX unwind and free previous fastpath allocations */
15260                 BLOGE(sc, "Failed to create dma map for "
15261                           "'fp %d tx mbuf %d' (%d)\n",
15262                       i, j, rc);
15263                 return (1);
15264             }
15265         }
15266
15267         /***********************/
15268         /* FP RX MBUF DMA MAPS */
15269         /***********************/
15270
15271         /* create a dma tag for the rx mbufs */
15272         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15273                                 1,                  /* alignment */
15274                                 0,                  /* boundary limit */
15275                                 BUS_SPACE_MAXADDR,  /* restricted low */
15276                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15277                                 NULL,               /* addr filter() */
15278                                 NULL,               /* addr filter() arg */
15279                                 MJUM9BYTES,         /* max map size */
15280                                 1,                  /* num discontinuous */
15281                                 MJUM9BYTES,         /* max seg size */
15282                                 0,                  /* flags */
15283                                 NULL,               /* lock() */
15284                                 NULL,               /* lock() arg */
15285                                 &fp->rx_mbuf_tag);  /* returned dma tag */
15286         if (rc != 0) {
15287             /* XXX unwind and free previous fastpath allocations */
15288             BLOGE(sc, "Failed to create dma tag for "
15289                       "'fp %d rx mbufs' (%d)\n",
15290                   i, rc);
15291             return (1);
15292         }
15293
15294         /* create dma maps for each of the rx mbuf clusters */
15295         for (j = 0; j < RX_BD_TOTAL; j++) {
15296             if (bus_dmamap_create(fp->rx_mbuf_tag,
15297                                   BUS_DMA_NOWAIT,
15298                                   &fp->rx_mbuf_chain[j].m_map)) {
15299                 /* XXX unwind and free previous fastpath allocations */
15300                 BLOGE(sc, "Failed to create dma map for "
15301                           "'fp %d rx mbuf %d' (%d)\n",
15302                       i, j, rc);
15303                 return (1);
15304             }
15305         }
15306
15307         /* create dma map for the spare rx mbuf cluster */
15308         if (bus_dmamap_create(fp->rx_mbuf_tag,
15309                               BUS_DMA_NOWAIT,
15310                               &fp->rx_mbuf_spare_map)) {
15311             /* XXX unwind and free previous fastpath allocations */
15312             BLOGE(sc, "Failed to create dma map for "
15313                       "'fp %d spare rx mbuf' (%d)\n",
15314                   i, rc);
15315             return (1);
15316         }
15317
15318         /***************************/
15319         /* FP RX SGE MBUF DMA MAPS */
15320         /***************************/
15321
15322         /* create a dma tag for the rx sge mbufs */
15323         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15324                                 1,                  /* alignment */
15325                                 0,                  /* boundary limit */
15326                                 BUS_SPACE_MAXADDR,  /* restricted low */
15327                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15328                                 NULL,               /* addr filter() */
15329                                 NULL,               /* addr filter() arg */
15330                                 BCM_PAGE_SIZE,      /* max map size */
15331                                 1,                  /* num discontinuous */
15332                                 BCM_PAGE_SIZE,      /* max seg size */
15333                                 0,                  /* flags */
15334                                 NULL,               /* lock() */
15335                                 NULL,               /* lock() arg */
15336                                 &fp->rx_sge_mbuf_tag); /* returned dma tag */
15337         if (rc != 0) {
15338             /* XXX unwind and free previous fastpath allocations */
15339             BLOGE(sc, "Failed to create dma tag for "
15340                       "'fp %d rx sge mbufs' (%d)\n",
15341                   i, rc);
15342             return (1);
15343         }
15344
15345         /* create dma maps for the rx sge mbuf clusters */
15346         for (j = 0; j < RX_SGE_TOTAL; j++) {
15347             if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15348                                   BUS_DMA_NOWAIT,
15349                                   &fp->rx_sge_mbuf_chain[j].m_map)) {
15350                 /* XXX unwind and free previous fastpath allocations */
15351                 BLOGE(sc, "Failed to create dma map for "
15352                           "'fp %d rx sge mbuf %d' (%d)\n",
15353                       i, j, rc);
15354                 return (1);
15355             }
15356         }
15357
15358         /* create dma map for the spare rx sge mbuf cluster */
15359         if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15360                               BUS_DMA_NOWAIT,
15361                               &fp->rx_sge_mbuf_spare_map)) {
15362             /* XXX unwind and free previous fastpath allocations */
15363             BLOGE(sc, "Failed to create dma map for "
15364                       "'fp %d spare rx sge mbuf' (%d)\n",
15365                   i, rc);
15366             return (1);
15367         }
15368
15369         /***************************/
15370         /* FP RX TPA MBUF DMA MAPS */
15371         /***************************/
15372
15373         /* create dma maps for the rx tpa mbuf clusters */
15374         max_agg_queues = MAX_AGG_QS(sc);
15375
15376         for (j = 0; j < max_agg_queues; j++) {
15377             if (bus_dmamap_create(fp->rx_mbuf_tag,
15378                                   BUS_DMA_NOWAIT,
15379                                   &fp->rx_tpa_info[j].bd.m_map)) {
15380                 /* XXX unwind and free previous fastpath allocations */
15381                 BLOGE(sc, "Failed to create dma map for "
15382                           "'fp %d rx tpa mbuf %d' (%d)\n",
15383                       i, j, rc);
15384                 return (1);
15385             }
15386         }
15387
15388         /* create dma map for the spare rx tpa mbuf cluster */
15389         if (bus_dmamap_create(fp->rx_mbuf_tag,
15390                               BUS_DMA_NOWAIT,
15391                               &fp->rx_tpa_info_mbuf_spare_map)) {
15392             /* XXX unwind and free previous fastpath allocations */
15393             BLOGE(sc, "Failed to create dma map for "
15394                       "'fp %d spare rx tpa mbuf' (%d)\n",
15395                   i, rc);
15396             return (1);
15397         }
15398
15399         bxe_init_sge_ring_bit_mask(fp);
15400     }
15401
15402     return (0);
15403 }
15404
15405 static void
15406 bxe_free_hsi_mem(struct bxe_softc *sc)
15407 {
15408     struct bxe_fastpath *fp;
15409     int max_agg_queues;
15410     int i, j;
15411
15412     if (sc->parent_dma_tag == NULL) {
15413         return; /* assume nothing was allocated */
15414     }
15415
15416     for (i = 0; i < sc->num_queues; i++) {
15417         fp = &sc->fp[i];
15418
15419         /*******************/
15420         /* FP STATUS BLOCK */
15421         /*******************/
15422
15423         bxe_dma_free(sc, &fp->sb_dma);
15424         memset(&fp->status_block, 0, sizeof(fp->status_block));
15425
15426         /******************/
15427         /* FP TX BD CHAIN */
15428         /******************/
15429
15430         bxe_dma_free(sc, &fp->tx_dma);
15431         fp->tx_chain = NULL;
15432
15433         /******************/
15434         /* FP RX BD CHAIN */
15435         /******************/
15436
15437         bxe_dma_free(sc, &fp->rx_dma);
15438         fp->rx_chain = NULL;
15439
15440         /*******************/
15441         /* FP RX RCQ CHAIN */
15442         /*******************/
15443
15444         bxe_dma_free(sc, &fp->rcq_dma);
15445         fp->rcq_chain = NULL;
15446
15447         /*******************/
15448         /* FP RX SGE CHAIN */
15449         /*******************/
15450
15451         bxe_dma_free(sc, &fp->rx_sge_dma);
15452         fp->rx_sge_chain = NULL;
15453
15454         /***********************/
15455         /* FP TX MBUF DMA MAPS */
15456         /***********************/
15457
15458         if (fp->tx_mbuf_tag != NULL) {
15459             for (j = 0; j < TX_BD_TOTAL; j++) {
15460                 if (fp->tx_mbuf_chain[j].m_map != NULL) {
15461                     bus_dmamap_unload(fp->tx_mbuf_tag,
15462                                       fp->tx_mbuf_chain[j].m_map);
15463                     bus_dmamap_destroy(fp->tx_mbuf_tag,
15464                                        fp->tx_mbuf_chain[j].m_map);
15465                 }
15466             }
15467
15468             bus_dma_tag_destroy(fp->tx_mbuf_tag);
15469             fp->tx_mbuf_tag = NULL;
15470         }
15471
15472         /***********************/
15473         /* FP RX MBUF DMA MAPS */
15474         /***********************/
15475
15476         if (fp->rx_mbuf_tag != NULL) {
15477             for (j = 0; j < RX_BD_TOTAL; j++) {
15478                 if (fp->rx_mbuf_chain[j].m_map != NULL) {
15479                     bus_dmamap_unload(fp->rx_mbuf_tag,
15480                                       fp->rx_mbuf_chain[j].m_map);
15481                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15482                                        fp->rx_mbuf_chain[j].m_map);
15483                 }
15484             }
15485
15486             if (fp->rx_mbuf_spare_map != NULL) {
15487                 bus_dmamap_unload(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15488                 bus_dmamap_destroy(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15489             }
15490
15491             /***************************/
15492             /* FP RX TPA MBUF DMA MAPS */
15493             /***************************/
15494
15495             max_agg_queues = MAX_AGG_QS(sc);
15496
15497             for (j = 0; j < max_agg_queues; j++) {
15498                 if (fp->rx_tpa_info[j].bd.m_map != NULL) {
15499                     bus_dmamap_unload(fp->rx_mbuf_tag,
15500                                       fp->rx_tpa_info[j].bd.m_map);
15501                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15502                                        fp->rx_tpa_info[j].bd.m_map);
15503                 }
15504             }
15505
15506             if (fp->rx_tpa_info_mbuf_spare_map != NULL) {
15507                 bus_dmamap_unload(fp->rx_mbuf_tag,
15508                                   fp->rx_tpa_info_mbuf_spare_map);
15509                 bus_dmamap_destroy(fp->rx_mbuf_tag,
15510                                    fp->rx_tpa_info_mbuf_spare_map);
15511             }
15512
15513             bus_dma_tag_destroy(fp->rx_mbuf_tag);
15514             fp->rx_mbuf_tag = NULL;
15515         }
15516
15517         /***************************/
15518         /* FP RX SGE MBUF DMA MAPS */
15519         /***************************/
15520
15521         if (fp->rx_sge_mbuf_tag != NULL) {
15522             for (j = 0; j < RX_SGE_TOTAL; j++) {
15523                 if (fp->rx_sge_mbuf_chain[j].m_map != NULL) {
15524                     bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15525                                       fp->rx_sge_mbuf_chain[j].m_map);
15526                     bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15527                                        fp->rx_sge_mbuf_chain[j].m_map);
15528                 }
15529             }
15530
15531             if (fp->rx_sge_mbuf_spare_map != NULL) {
15532                 bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15533                                   fp->rx_sge_mbuf_spare_map);
15534                 bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15535                                    fp->rx_sge_mbuf_spare_map);
15536             }
15537
15538             bus_dma_tag_destroy(fp->rx_sge_mbuf_tag);
15539             fp->rx_sge_mbuf_tag = NULL;
15540         }
15541     }
15542
15543     /***************************/
15544     /* FW DECOMPRESSION BUFFER */
15545     /***************************/
15546
15547     bxe_dma_free(sc, &sc->gz_buf_dma);
15548     sc->gz_buf = NULL;
15549     free(sc->gz_strm, M_DEVBUF);
15550     sc->gz_strm = NULL;
15551
15552     /*******************/
15553     /* SLOW PATH QUEUE */
15554     /*******************/
15555
15556     bxe_dma_free(sc, &sc->spq_dma);
15557     sc->spq = NULL;
15558
15559     /*************/
15560     /* SLOW PATH */
15561     /*************/
15562
15563     bxe_dma_free(sc, &sc->sp_dma);
15564     sc->sp = NULL;
15565
15566     /***************/
15567     /* EVENT QUEUE */
15568     /***************/
15569
15570     bxe_dma_free(sc, &sc->eq_dma);
15571     sc->eq = NULL;
15572
15573     /************************/
15574     /* DEFAULT STATUS BLOCK */
15575     /************************/
15576
15577     bxe_dma_free(sc, &sc->def_sb_dma);
15578     sc->def_sb = NULL;
15579
15580     bus_dma_tag_destroy(sc->parent_dma_tag);
15581     sc->parent_dma_tag = NULL;
15582 }
15583
15584 /*
15585  * Previous driver DMAE transaction may have occurred when pre-boot stage
15586  * ended and boot began. This would invalidate the addresses of the
15587  * transaction, resulting in was-error bit set in the PCI causing all
15588  * hw-to-host PCIe transactions to timeout. If this happened we want to clear
15589  * the interrupt which detected this from the pglueb and the was-done bit
15590  */
15591 static void
15592 bxe_prev_interrupted_dmae(struct bxe_softc *sc)
15593 {
15594     uint32_t val;
15595
15596     if (!CHIP_IS_E1x(sc)) {
15597         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS);
15598         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN) {
15599             BLOGD(sc, DBG_LOAD,
15600                   "Clearing 'was-error' bit that was set in pglueb");
15601             REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, 1 << SC_FUNC(sc));
15602         }
15603     }
15604 }
15605
15606 static int
15607 bxe_prev_mcp_done(struct bxe_softc *sc)
15608 {
15609     uint32_t rc = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE,
15610                                  DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET);
15611     if (!rc) {
15612         BLOGE(sc, "MCP response failure, aborting\n");
15613         return (-1);
15614     }
15615
15616     return (0);
15617 }
15618
15619 static struct bxe_prev_list_node *
15620 bxe_prev_path_get_entry(struct bxe_softc *sc)
15621 {
15622     struct bxe_prev_list_node *tmp;
15623
15624     LIST_FOREACH(tmp, &bxe_prev_list, node) {
15625         if ((sc->pcie_bus == tmp->bus) &&
15626             (sc->pcie_device == tmp->slot) &&
15627             (SC_PATH(sc) == tmp->path)) {
15628             return (tmp);
15629         }
15630     }
15631
15632     return (NULL);
15633 }
15634
15635 static uint8_t
15636 bxe_prev_is_path_marked(struct bxe_softc *sc)
15637 {
15638     struct bxe_prev_list_node *tmp;
15639     int rc = FALSE;
15640
15641     mtx_lock(&bxe_prev_mtx);
15642
15643     tmp = bxe_prev_path_get_entry(sc);
15644     if (tmp) {
15645         if (tmp->aer) {
15646             BLOGD(sc, DBG_LOAD,
15647                   "Path %d/%d/%d was marked by AER\n",
15648                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15649         } else {
15650             rc = TRUE;
15651             BLOGD(sc, DBG_LOAD,
15652                   "Path %d/%d/%d was already cleaned from previous drivers\n",
15653                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15654         }
15655     }
15656
15657     mtx_unlock(&bxe_prev_mtx);
15658
15659     return (rc);
15660 }
15661
15662 static int
15663 bxe_prev_mark_path(struct bxe_softc *sc,
15664                    uint8_t          after_undi)
15665 {
15666     struct bxe_prev_list_node *tmp;
15667
15668     mtx_lock(&bxe_prev_mtx);
15669
15670     /* Check whether the entry for this path already exists */
15671     tmp = bxe_prev_path_get_entry(sc);
15672     if (tmp) {
15673         if (!tmp->aer) {
15674             BLOGD(sc, DBG_LOAD,
15675                   "Re-marking AER in path %d/%d/%d\n",
15676                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15677         } else {
15678             BLOGD(sc, DBG_LOAD,
15679                   "Removing AER indication from path %d/%d/%d\n",
15680                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15681             tmp->aer = 0;
15682         }
15683
15684         mtx_unlock(&bxe_prev_mtx);
15685         return (0);
15686     }
15687
15688     mtx_unlock(&bxe_prev_mtx);
15689
15690     /* Create an entry for this path and add it */
15691     tmp = malloc(sizeof(struct bxe_prev_list_node), M_DEVBUF,
15692                  (M_NOWAIT | M_ZERO));
15693     if (!tmp) {
15694         BLOGE(sc, "Failed to allocate 'bxe_prev_list_node'\n");
15695         return (-1);
15696     }
15697
15698     tmp->bus  = sc->pcie_bus;
15699     tmp->slot = sc->pcie_device;
15700     tmp->path = SC_PATH(sc);
15701     tmp->aer  = 0;
15702     tmp->undi = after_undi ? (1 << SC_PORT(sc)) : 0;
15703
15704     mtx_lock(&bxe_prev_mtx);
15705
15706     BLOGD(sc, DBG_LOAD,
15707           "Marked path %d/%d/%d - finished previous unload\n",
15708           sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15709     LIST_INSERT_HEAD(&bxe_prev_list, tmp, node);
15710
15711     mtx_unlock(&bxe_prev_mtx);
15712
15713     return (0);
15714 }
15715
15716 static int
15717 bxe_do_flr(struct bxe_softc *sc)
15718 {
15719     int i;
15720
15721     /* only E2 and onwards support FLR */
15722     if (CHIP_IS_E1x(sc)) {
15723         BLOGD(sc, DBG_LOAD, "FLR not supported in E1/E1H\n");
15724         return (-1);
15725     }
15726
15727     /* only bootcode REQ_BC_VER_4_INITIATE_FLR and onwards support flr */
15728     if (sc->devinfo.bc_ver < REQ_BC_VER_4_INITIATE_FLR) {
15729         BLOGD(sc, DBG_LOAD, "FLR not supported by BC_VER: 0x%08x\n",
15730               sc->devinfo.bc_ver);
15731         return (-1);
15732     }
15733
15734     /* Wait for Transaction Pending bit clean */
15735     for (i = 0; i < 4; i++) {
15736         if (i) {
15737             DELAY(((1 << (i - 1)) * 100) * 1000);
15738         }
15739
15740         if (!bxe_is_pcie_pending(sc)) {
15741             goto clear;
15742         }
15743     }
15744
15745     BLOGE(sc, "PCIE transaction is not cleared, "
15746               "proceeding with reset anyway\n");
15747
15748 clear:
15749
15750     BLOGD(sc, DBG_LOAD, "Initiating FLR\n");
15751     bxe_fw_command(sc, DRV_MSG_CODE_INITIATE_FLR, 0);
15752
15753     return (0);
15754 }
15755
15756 struct bxe_mac_vals {
15757     uint32_t xmac_addr;
15758     uint32_t xmac_val;
15759     uint32_t emac_addr;
15760     uint32_t emac_val;
15761     uint32_t umac_addr;
15762     uint32_t umac_val;
15763     uint32_t bmac_addr;
15764     uint32_t bmac_val[2];
15765 };
15766
15767 static void
15768 bxe_prev_unload_close_mac(struct bxe_softc *sc,
15769                           struct bxe_mac_vals *vals)
15770 {
15771     uint32_t val, base_addr, offset, mask, reset_reg;
15772     uint8_t mac_stopped = FALSE;
15773     uint8_t port = SC_PORT(sc);
15774     uint32_t wb_data[2];
15775
15776     /* reset addresses as they also mark which values were changed */
15777     vals->bmac_addr = 0;
15778     vals->umac_addr = 0;
15779     vals->xmac_addr = 0;
15780     vals->emac_addr = 0;
15781
15782     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_2);
15783
15784     if (!CHIP_IS_E3(sc)) {
15785         val = REG_RD(sc, NIG_REG_BMAC0_REGS_OUT_EN + port * 4);
15786         mask = MISC_REGISTERS_RESET_REG_2_RST_BMAC0 << port;
15787         if ((mask & reset_reg) && val) {
15788             BLOGD(sc, DBG_LOAD, "Disable BMAC Rx\n");
15789             base_addr = SC_PORT(sc) ? NIG_REG_INGRESS_BMAC1_MEM
15790                                     : NIG_REG_INGRESS_BMAC0_MEM;
15791             offset = CHIP_IS_E2(sc) ? BIGMAC2_REGISTER_BMAC_CONTROL
15792                                     : BIGMAC_REGISTER_BMAC_CONTROL;
15793
15794             /*
15795              * use rd/wr since we cannot use dmae. This is safe
15796              * since MCP won't access the bus due to the request
15797              * to unload, and no function on the path can be
15798              * loaded at this time.
15799              */
15800             wb_data[0] = REG_RD(sc, base_addr + offset);
15801             wb_data[1] = REG_RD(sc, base_addr + offset + 0x4);
15802             vals->bmac_addr = base_addr + offset;
15803             vals->bmac_val[0] = wb_data[0];
15804             vals->bmac_val[1] = wb_data[1];
15805             wb_data[0] &= ~ELINK_BMAC_CONTROL_RX_ENABLE;
15806             REG_WR(sc, vals->bmac_addr, wb_data[0]);
15807             REG_WR(sc, vals->bmac_addr + 0x4, wb_data[1]);
15808         }
15809
15810         BLOGD(sc, DBG_LOAD, "Disable EMAC Rx\n");
15811         vals->emac_addr = NIG_REG_NIG_EMAC0_EN + SC_PORT(sc)*4;
15812         vals->emac_val = REG_RD(sc, vals->emac_addr);
15813         REG_WR(sc, vals->emac_addr, 0);
15814         mac_stopped = TRUE;
15815     } else {
15816         if (reset_reg & MISC_REGISTERS_RESET_REG_2_XMAC) {
15817             BLOGD(sc, DBG_LOAD, "Disable XMAC Rx\n");
15818             base_addr = SC_PORT(sc) ? GRCBASE_XMAC1 : GRCBASE_XMAC0;
15819             val = REG_RD(sc, base_addr + XMAC_REG_PFC_CTRL_HI);
15820             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val & ~(1 << 1));
15821             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val | (1 << 1));
15822             vals->xmac_addr = base_addr + XMAC_REG_CTRL;
15823             vals->xmac_val = REG_RD(sc, vals->xmac_addr);
15824             REG_WR(sc, vals->xmac_addr, 0);
15825             mac_stopped = TRUE;
15826         }
15827
15828         mask = MISC_REGISTERS_RESET_REG_2_UMAC0 << port;
15829         if (mask & reset_reg) {
15830             BLOGD(sc, DBG_LOAD, "Disable UMAC Rx\n");
15831             base_addr = SC_PORT(sc) ? GRCBASE_UMAC1 : GRCBASE_UMAC0;
15832             vals->umac_addr = base_addr + UMAC_REG_COMMAND_CONFIG;
15833             vals->umac_val = REG_RD(sc, vals->umac_addr);
15834             REG_WR(sc, vals->umac_addr, 0);
15835             mac_stopped = TRUE;
15836         }
15837     }
15838
15839     if (mac_stopped) {
15840         DELAY(20000);
15841     }
15842 }
15843
15844 #define BXE_PREV_UNDI_PROD_ADDR(p)  (BAR_TSTRORM_INTMEM + 0x1508 + ((p) << 4))
15845 #define BXE_PREV_UNDI_RCQ(val)      ((val) & 0xffff)
15846 #define BXE_PREV_UNDI_BD(val)       ((val) >> 16 & 0xffff)
15847 #define BXE_PREV_UNDI_PROD(rcq, bd) ((bd) << 16 | (rcq))
15848
15849 static void
15850 bxe_prev_unload_undi_inc(struct bxe_softc *sc,
15851                          uint8_t          port,
15852                          uint8_t          inc)
15853 {
15854     uint16_t rcq, bd;
15855     uint32_t tmp_reg = REG_RD(sc, BXE_PREV_UNDI_PROD_ADDR(port));
15856
15857     rcq = BXE_PREV_UNDI_RCQ(tmp_reg) + inc;
15858     bd = BXE_PREV_UNDI_BD(tmp_reg) + inc;
15859
15860     tmp_reg = BXE_PREV_UNDI_PROD(rcq, bd);
15861     REG_WR(sc, BXE_PREV_UNDI_PROD_ADDR(port), tmp_reg);
15862
15863     BLOGD(sc, DBG_LOAD,
15864           "UNDI producer [%d] rings bd -> 0x%04x, rcq -> 0x%04x\n",
15865           port, bd, rcq);
15866 }
15867
15868 static int
15869 bxe_prev_unload_common(struct bxe_softc *sc)
15870 {
15871     uint32_t reset_reg, tmp_reg = 0, rc;
15872     uint8_t prev_undi = FALSE;
15873     struct bxe_mac_vals mac_vals;
15874     uint32_t timer_count = 1000;
15875     uint32_t prev_brb;
15876
15877     /*
15878      * It is possible a previous function received 'common' answer,
15879      * but hasn't loaded yet, therefore creating a scenario of
15880      * multiple functions receiving 'common' on the same path.
15881      */
15882     BLOGD(sc, DBG_LOAD, "Common unload Flow\n");
15883
15884     memset(&mac_vals, 0, sizeof(mac_vals));
15885
15886     if (bxe_prev_is_path_marked(sc)) {
15887         return (bxe_prev_mcp_done(sc));
15888     }
15889
15890     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_1);
15891
15892     /* Reset should be performed after BRB is emptied */
15893     if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_BRB1) {
15894         /* Close the MAC Rx to prevent BRB from filling up */
15895         bxe_prev_unload_close_mac(sc, &mac_vals);
15896
15897         /* close LLH filters towards the BRB */
15898         elink_set_rx_filter(&sc->link_params, 0);
15899
15900         /*
15901          * Check if the UNDI driver was previously loaded.
15902          * UNDI driver initializes CID offset for normal bell to 0x7
15903          */
15904         if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_DORQ) {
15905             tmp_reg = REG_RD(sc, DORQ_REG_NORM_CID_OFST);
15906             if (tmp_reg == 0x7) {
15907                 BLOGD(sc, DBG_LOAD, "UNDI previously loaded\n");
15908                 prev_undi = TRUE;
15909                 /* clear the UNDI indication */
15910                 REG_WR(sc, DORQ_REG_NORM_CID_OFST, 0);
15911                 /* clear possible idle check errors */
15912                 REG_RD(sc, NIG_REG_NIG_INT_STS_CLR_0);
15913             }
15914         }
15915
15916         /* wait until BRB is empty */
15917         tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15918         while (timer_count) {
15919             prev_brb = tmp_reg;
15920
15921             tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15922             if (!tmp_reg) {
15923                 break;
15924             }
15925
15926             BLOGD(sc, DBG_LOAD, "BRB still has 0x%08x\n", tmp_reg);
15927
15928             /* reset timer as long as BRB actually gets emptied */
15929             if (prev_brb > tmp_reg) {
15930                 timer_count = 1000;
15931             } else {
15932                 timer_count--;
15933             }
15934
15935             /* If UNDI resides in memory, manually increment it */
15936             if (prev_undi) {
15937                 bxe_prev_unload_undi_inc(sc, SC_PORT(sc), 1);
15938             }
15939
15940             DELAY(10);
15941         }
15942
15943         if (!timer_count) {
15944             BLOGE(sc, "Failed to empty BRB\n");
15945         }
15946     }
15947
15948     /* No packets are in the pipeline, path is ready for reset */
15949     bxe_reset_common(sc);
15950
15951     if (mac_vals.xmac_addr) {
15952         REG_WR(sc, mac_vals.xmac_addr, mac_vals.xmac_val);
15953     }
15954     if (mac_vals.umac_addr) {
15955         REG_WR(sc, mac_vals.umac_addr, mac_vals.umac_val);
15956     }
15957     if (mac_vals.emac_addr) {
15958         REG_WR(sc, mac_vals.emac_addr, mac_vals.emac_val);
15959     }
15960     if (mac_vals.bmac_addr) {
15961         REG_WR(sc, mac_vals.bmac_addr, mac_vals.bmac_val[0]);
15962         REG_WR(sc, mac_vals.bmac_addr + 4, mac_vals.bmac_val[1]);
15963     }
15964
15965     rc = bxe_prev_mark_path(sc, prev_undi);
15966     if (rc) {
15967         bxe_prev_mcp_done(sc);
15968         return (rc);
15969     }
15970
15971     return (bxe_prev_mcp_done(sc));
15972 }
15973
15974 static int
15975 bxe_prev_unload_uncommon(struct bxe_softc *sc)
15976 {
15977     int rc;
15978
15979     BLOGD(sc, DBG_LOAD, "Uncommon unload Flow\n");
15980
15981     /* Test if previous unload process was already finished for this path */
15982     if (bxe_prev_is_path_marked(sc)) {
15983         return (bxe_prev_mcp_done(sc));
15984     }
15985
15986     BLOGD(sc, DBG_LOAD, "Path is unmarked\n");
15987
15988     /*
15989      * If function has FLR capabilities, and existing FW version matches
15990      * the one required, then FLR will be sufficient to clean any residue
15991      * left by previous driver
15992      */
15993     rc = bxe_nic_load_analyze_req(sc, FW_MSG_CODE_DRV_LOAD_FUNCTION);
15994     if (!rc) {
15995         /* fw version is good */
15996         BLOGD(sc, DBG_LOAD, "FW version matches our own, attempting FLR\n");
15997         rc = bxe_do_flr(sc);
15998     }
15999
16000     if (!rc) {
16001         /* FLR was performed */
16002         BLOGD(sc, DBG_LOAD, "FLR successful\n");
16003         return (0);
16004     }
16005
16006     BLOGD(sc, DBG_LOAD, "Could not FLR\n");
16007
16008     /* Close the MCP request, return failure*/
16009     rc = bxe_prev_mcp_done(sc);
16010     if (!rc) {
16011         rc = BXE_PREV_WAIT_NEEDED;
16012     }
16013
16014     return (rc);
16015 }
16016
16017 static int
16018 bxe_prev_unload(struct bxe_softc *sc)
16019 {
16020     int time_counter = 10;
16021     uint32_t fw, hw_lock_reg, hw_lock_val;
16022     uint32_t rc = 0;
16023
16024     /*
16025      * Clear HW from errors which may have resulted from an interrupted
16026      * DMAE transaction.
16027      */
16028     bxe_prev_interrupted_dmae(sc);
16029
16030     /* Release previously held locks */
16031     hw_lock_reg =
16032         (SC_FUNC(sc) <= 5) ?
16033             (MISC_REG_DRIVER_CONTROL_1 + SC_FUNC(sc) * 8) :
16034             (MISC_REG_DRIVER_CONTROL_7 + (SC_FUNC(sc) - 6) * 8);
16035
16036     hw_lock_val = (REG_RD(sc, hw_lock_reg));
16037     if (hw_lock_val) {
16038         if (hw_lock_val & HW_LOCK_RESOURCE_NVRAM) {
16039             BLOGD(sc, DBG_LOAD, "Releasing previously held NVRAM lock\n");
16040             REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
16041                    (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << SC_PORT(sc)));
16042         }
16043         BLOGD(sc, DBG_LOAD, "Releasing previously held HW lock\n");
16044         REG_WR(sc, hw_lock_reg, 0xffffffff);
16045     } else {
16046         BLOGD(sc, DBG_LOAD, "No need to release HW/NVRAM locks\n");
16047     }
16048
16049     if (MCPR_ACCESS_LOCK_LOCK & REG_RD(sc, MCP_REG_MCPR_ACCESS_LOCK)) {
16050         BLOGD(sc, DBG_LOAD, "Releasing previously held ALR\n");
16051         REG_WR(sc, MCP_REG_MCPR_ACCESS_LOCK, 0);
16052     }
16053
16054     do {
16055         /* Lock MCP using an unload request */
16056         fw = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS, 0);
16057         if (!fw) {
16058             BLOGE(sc, "MCP response failure, aborting\n");
16059             rc = -1;
16060             break;
16061         }
16062
16063         if (fw == FW_MSG_CODE_DRV_UNLOAD_COMMON) {
16064             rc = bxe_prev_unload_common(sc);
16065             break;
16066         }
16067
16068         /* non-common reply from MCP night require looping */
16069         rc = bxe_prev_unload_uncommon(sc);
16070         if (rc != BXE_PREV_WAIT_NEEDED) {
16071             break;
16072         }
16073
16074         DELAY(20000);
16075     } while (--time_counter);
16076
16077     if (!time_counter || rc) {
16078         BLOGE(sc, "Failed to unload previous driver!\n");
16079         rc = -1;
16080     }
16081
16082     return (rc);
16083 }
16084
16085 void
16086 bxe_dcbx_set_state(struct bxe_softc *sc,
16087                    uint8_t          dcb_on,
16088                    uint32_t         dcbx_enabled)
16089 {
16090     if (!CHIP_IS_E1x(sc)) {
16091         sc->dcb_state = dcb_on;
16092         sc->dcbx_enabled = dcbx_enabled;
16093     } else {
16094         sc->dcb_state = FALSE;
16095         sc->dcbx_enabled = BXE_DCBX_ENABLED_INVALID;
16096     }
16097     BLOGD(sc, DBG_LOAD,
16098           "DCB state [%s:%s]\n",
16099           dcb_on ? "ON" : "OFF",
16100           (dcbx_enabled == BXE_DCBX_ENABLED_OFF) ? "user-mode" :
16101           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_OFF) ? "on-chip static" :
16102           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_ON) ?
16103           "on-chip with negotiation" : "invalid");
16104 }
16105
16106 /* must be called after sriov-enable */
16107 static int
16108 bxe_set_qm_cid_count(struct bxe_softc *sc)
16109 {
16110     int cid_count = BXE_L2_MAX_CID(sc);
16111
16112     if (IS_SRIOV(sc)) {
16113         cid_count += BXE_VF_CIDS;
16114     }
16115
16116     if (CNIC_SUPPORT(sc)) {
16117         cid_count += CNIC_CID_MAX;
16118     }
16119
16120     return (roundup(cid_count, QM_CID_ROUND));
16121 }
16122
16123 static void
16124 bxe_init_multi_cos(struct bxe_softc *sc)
16125 {
16126     int pri, cos;
16127
16128     uint32_t pri_map = 0; /* XXX change to user config */
16129
16130     for (pri = 0; pri < BXE_MAX_PRIORITY; pri++) {
16131         cos = ((pri_map & (0xf << (pri * 4))) >> (pri * 4));
16132         if (cos < sc->max_cos) {
16133             sc->prio_to_cos[pri] = cos;
16134         } else {
16135             BLOGW(sc, "Invalid COS %d for priority %d "
16136                       "(max COS is %d), setting to 0\n",
16137                   cos, pri, (sc->max_cos - 1));
16138             sc->prio_to_cos[pri] = 0;
16139         }
16140     }
16141 }
16142
16143 static int
16144 bxe_sysctl_state(SYSCTL_HANDLER_ARGS)
16145 {
16146     struct bxe_softc *sc;
16147     int error, result;
16148
16149     result = 0;
16150     error = sysctl_handle_int(oidp, &result, 0, req);
16151
16152     if (error || !req->newptr) {
16153         return (error);
16154     }
16155
16156     if (result == 1) {
16157         sc = (struct bxe_softc *)arg1;
16158         BLOGI(sc, "... dumping driver state ...\n");
16159         /* XXX */
16160     }
16161
16162     return (error);
16163 }
16164
16165 static int
16166 bxe_sysctl_eth_stat(SYSCTL_HANDLER_ARGS)
16167 {
16168     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16169     uint32_t *eth_stats = (uint32_t *)&sc->eth_stats;
16170     uint32_t *offset;
16171     uint64_t value = 0;
16172     int index = (int)arg2;
16173
16174     if (index >= BXE_NUM_ETH_STATS) {
16175         BLOGE(sc, "bxe_eth_stats index out of range (%d)\n", index);
16176         return (-1);
16177     }
16178
16179     offset = (eth_stats + bxe_eth_stats_arr[index].offset);
16180
16181     switch (bxe_eth_stats_arr[index].size) {
16182     case 4:
16183         value = (uint64_t)*offset;
16184         break;
16185     case 8:
16186         value = HILO_U64(*offset, *(offset + 1));
16187         break;
16188     default:
16189         BLOGE(sc, "Invalid bxe_eth_stats size (index=%d size=%d)\n",
16190               index, bxe_eth_stats_arr[index].size);
16191         return (-1);
16192     }
16193
16194     return (sysctl_handle_64(oidp, &value, 0, req));
16195 }
16196
16197 static int
16198 bxe_sysctl_eth_q_stat(SYSCTL_HANDLER_ARGS)
16199 {
16200     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16201     uint32_t *eth_stats;
16202     uint32_t *offset;
16203     uint64_t value = 0;
16204     uint32_t q_stat = (uint32_t)arg2;
16205     uint32_t fp_index = ((q_stat >> 16) & 0xffff);
16206     uint32_t index = (q_stat & 0xffff);
16207
16208     eth_stats = (uint32_t *)&sc->fp[fp_index].eth_q_stats;
16209
16210     if (index >= BXE_NUM_ETH_Q_STATS) {
16211         BLOGE(sc, "bxe_eth_q_stats index out of range (%d)\n", index);
16212         return (-1);
16213     }
16214
16215     offset = (eth_stats + bxe_eth_q_stats_arr[index].offset);
16216
16217     switch (bxe_eth_q_stats_arr[index].size) {
16218     case 4:
16219         value = (uint64_t)*offset;
16220         break;
16221     case 8:
16222         value = HILO_U64(*offset, *(offset + 1));
16223         break;
16224     default:
16225         BLOGE(sc, "Invalid bxe_eth_q_stats size (index=%d size=%d)\n",
16226               index, bxe_eth_q_stats_arr[index].size);
16227         return (-1);
16228     }
16229
16230     return (sysctl_handle_64(oidp, &value, 0, req));
16231 }
16232
16233 static void
16234 bxe_add_sysctls(struct bxe_softc *sc)
16235 {
16236     struct sysctl_ctx_list *ctx;
16237     struct sysctl_oid_list *children;
16238     struct sysctl_oid *queue_top, *queue;
16239     struct sysctl_oid_list *queue_top_children, *queue_children;
16240     char queue_num_buf[32];
16241     uint32_t q_stat;
16242     int i, j;
16243
16244     ctx = device_get_sysctl_ctx(sc->dev);
16245     children = SYSCTL_CHILDREN(device_get_sysctl_tree(sc->dev));
16246
16247     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "version",
16248                       CTLFLAG_RD, BXE_DRIVER_VERSION, 0,
16249                       "version");
16250
16251     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "bc_version",
16252                       CTLFLAG_RD, sc->devinfo.bc_ver_str, 0,
16253                       "bootcode version");
16254
16255     snprintf(sc->fw_ver_str, sizeof(sc->fw_ver_str), "%d.%d.%d.%d",
16256              BCM_5710_FW_MAJOR_VERSION,
16257              BCM_5710_FW_MINOR_VERSION,
16258              BCM_5710_FW_REVISION_VERSION,
16259              BCM_5710_FW_ENGINEERING_VERSION);
16260     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "fw_version",
16261                       CTLFLAG_RD, sc->fw_ver_str, 0,
16262                       "firmware version");
16263
16264     snprintf(sc->mf_mode_str, sizeof(sc->mf_mode_str), "%s",
16265         ((sc->devinfo.mf_info.mf_mode == SINGLE_FUNCTION)     ? "Single"  :
16266          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD)   ? "MF-SD"   :
16267          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI)   ? "MF-SI"   :
16268          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX) ? "MF-AFEX" :
16269                                                                 "Unknown"));
16270     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mf_mode",
16271                       CTLFLAG_RD, sc->mf_mode_str, 0,
16272                       "multifunction mode");
16273
16274     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "mf_vnics",
16275                     CTLFLAG_RD, &sc->devinfo.mf_info.vnics_per_port, 0,
16276                     "multifunction vnics per port");
16277
16278     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mac_addr",
16279                       CTLFLAG_RD, sc->mac_addr_str, 0,
16280                       "mac address");
16281
16282     snprintf(sc->pci_link_str, sizeof(sc->pci_link_str), "%s x%d",
16283         ((sc->devinfo.pcie_link_speed == 1) ? "2.5GT/s" :
16284          (sc->devinfo.pcie_link_speed == 2) ? "5.0GT/s" :
16285          (sc->devinfo.pcie_link_speed == 4) ? "8.0GT/s" :
16286                                               "???GT/s"),
16287         sc->devinfo.pcie_link_width);
16288     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "pci_link",
16289                       CTLFLAG_RD, sc->pci_link_str, 0,
16290                       "pci link status");
16291
16292     sc->debug = bxe_debug;
16293     SYSCTL_ADD_ULONG(ctx, children, OID_AUTO, "debug",
16294                     CTLFLAG_RW, &sc->debug,
16295                     "debug logging mode");
16296
16297     sc->rx_budget = bxe_rx_budget;
16298     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "rx_budget",
16299                     CTLFLAG_RW, &sc->rx_budget, 0,
16300                     "rx processing budget");
16301
16302     SYSCTL_ADD_PROC(ctx, children, OID_AUTO, "state",
16303                     CTLTYPE_UINT | CTLFLAG_RW, sc, 0,
16304                     bxe_sysctl_state, "IU", "dump driver state");
16305
16306     for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
16307         SYSCTL_ADD_PROC(ctx, children, OID_AUTO,
16308                         bxe_eth_stats_arr[i].string,
16309                         CTLTYPE_U64 | CTLFLAG_RD, sc, i,
16310                         bxe_sysctl_eth_stat, "LU",
16311                         bxe_eth_stats_arr[i].string);
16312     }
16313
16314     /* add a new parent node for all queues "dev.bxe.#.queue" */
16315     queue_top = SYSCTL_ADD_NODE(ctx, children, OID_AUTO, "queue",
16316                                 CTLFLAG_RD, NULL, "queue");
16317     queue_top_children = SYSCTL_CHILDREN(queue_top);
16318
16319     for (i = 0; i < sc->num_queues; i++) {
16320         /* add a new parent node for a single queue "dev.bxe.#.queue.#" */
16321         snprintf(queue_num_buf, sizeof(queue_num_buf), "%d", i);
16322         queue = SYSCTL_ADD_NODE(ctx, queue_top_children, OID_AUTO,
16323                                 queue_num_buf, CTLFLAG_RD, NULL,
16324                                 "single queue");
16325         queue_children = SYSCTL_CHILDREN(queue);
16326
16327         for (j = 0; j < BXE_NUM_ETH_Q_STATS; j++) {
16328             q_stat = ((i << 16) | j);
16329             SYSCTL_ADD_PROC(ctx, queue_children, OID_AUTO,
16330                             bxe_eth_q_stats_arr[j].string,
16331                             CTLTYPE_U64 | CTLFLAG_RD, sc, q_stat,
16332                             bxe_sysctl_eth_q_stat, "LU",
16333                             bxe_eth_q_stats_arr[j].string);
16334         }
16335     }
16336 }
16337
16338 /*
16339  * Device attach function.
16340  *
16341  * Allocates device resources, performs secondary chip identification, and
16342  * initializes driver instance variables. This function is called from driver
16343  * load after a successful probe.
16344  *
16345  * Returns:
16346  *   0 = Success, >0 = Failure
16347  */
16348 static int
16349 bxe_attach(device_t dev)
16350 {
16351     struct bxe_softc *sc;
16352
16353     sc = device_get_softc(dev);
16354
16355     BLOGD(sc, DBG_LOAD, "Starting attach...\n");
16356
16357     sc->state = BXE_STATE_CLOSED;
16358
16359     sc->dev  = dev;
16360     sc->unit = device_get_unit(dev);
16361
16362     BLOGD(sc, DBG_LOAD, "softc = %p\n", sc);
16363
16364     sc->pcie_bus    = pci_get_bus(dev);
16365     sc->pcie_device = pci_get_slot(dev);
16366     sc->pcie_func   = pci_get_function(dev);
16367
16368     /* enable bus master capability */
16369     pci_enable_busmaster(dev);
16370
16371     /* get the BARs */
16372     if (bxe_allocate_bars(sc) != 0) {
16373         return (ENXIO);
16374     }
16375
16376     /* initialize the mutexes */
16377     bxe_init_mutexes(sc);
16378
16379     /* prepare the periodic callout */
16380     callout_init(&sc->periodic_callout, 0);
16381
16382     /* prepare the chip taskqueue */
16383     sc->chip_tq_flags = CHIP_TQ_NONE;
16384     snprintf(sc->chip_tq_name, sizeof(sc->chip_tq_name),
16385              "bxe%d_chip_tq", sc->unit);
16386     TASK_INIT(&sc->chip_tq_task, 0, bxe_handle_chip_tq, sc);
16387     sc->chip_tq = taskqueue_create(sc->chip_tq_name, M_NOWAIT,
16388                                    taskqueue_thread_enqueue,
16389                                    &sc->chip_tq);
16390     taskqueue_start_threads(&sc->chip_tq, 1, PWAIT, /* lower priority */
16391                             "%s", sc->chip_tq_name);
16392
16393     /* get device info and set params */
16394     if (bxe_get_device_info(sc) != 0) {
16395         BLOGE(sc, "getting device info\n");
16396         bxe_deallocate_bars(sc);
16397         pci_disable_busmaster(dev);
16398         return (ENXIO);
16399     }
16400
16401     /* get final misc params */
16402     bxe_get_params(sc);
16403
16404     /* set the default MTU (changed via ifconfig) */
16405     sc->mtu = ETHERMTU;
16406
16407     bxe_set_modes_bitmap(sc);
16408
16409     /* XXX
16410      * If in AFEX mode and the function is configured for FCoE
16411      * then bail... no L2 allowed.
16412      */
16413
16414     /* get phy settings from shmem and 'and' against admin settings */
16415     bxe_get_phy_info(sc);
16416
16417     /* initialize the FreeBSD ifnet interface */
16418     if (bxe_init_ifnet(sc) != 0) {
16419         bxe_release_mutexes(sc);
16420         bxe_deallocate_bars(sc);
16421         pci_disable_busmaster(dev);
16422         return (ENXIO);
16423     }
16424
16425     /* allocate device interrupts */
16426     if (bxe_interrupt_alloc(sc) != 0) {
16427         if (sc->ifnet != NULL) {
16428             ether_ifdetach(sc->ifnet);
16429         }
16430         ifmedia_removeall(&sc->ifmedia);
16431         bxe_release_mutexes(sc);
16432         bxe_deallocate_bars(sc);
16433         pci_disable_busmaster(dev);
16434         return (ENXIO);
16435     }
16436
16437     /* allocate ilt */
16438     if (bxe_alloc_ilt_mem(sc) != 0) {
16439         bxe_interrupt_free(sc);
16440         if (sc->ifnet != NULL) {
16441             ether_ifdetach(sc->ifnet);
16442         }
16443         ifmedia_removeall(&sc->ifmedia);
16444         bxe_release_mutexes(sc);
16445         bxe_deallocate_bars(sc);
16446         pci_disable_busmaster(dev);
16447         return (ENXIO);
16448     }
16449
16450     /* allocate the host hardware/software hsi structures */
16451     if (bxe_alloc_hsi_mem(sc) != 0) {
16452         bxe_free_ilt_mem(sc);
16453         bxe_interrupt_free(sc);
16454         if (sc->ifnet != NULL) {
16455             ether_ifdetach(sc->ifnet);
16456         }
16457         ifmedia_removeall(&sc->ifmedia);
16458         bxe_release_mutexes(sc);
16459         bxe_deallocate_bars(sc);
16460         pci_disable_busmaster(dev);
16461         return (ENXIO);
16462     }
16463
16464     /* need to reset chip if UNDI was active */
16465     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
16466         /* init fw_seq */
16467         sc->fw_seq =
16468             (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
16469              DRV_MSG_SEQ_NUMBER_MASK);
16470         BLOGD(sc, DBG_LOAD, "prev unload fw_seq 0x%04x\n", sc->fw_seq);
16471         bxe_prev_unload(sc);
16472     }
16473
16474 #if 1
16475     /* XXX */
16476     bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16477 #else
16478     if (SHMEM2_HAS(sc, dcbx_lldp_params_offset) &&
16479         SHMEM2_HAS(sc, dcbx_lldp_dcbx_stat_offset) &&
16480         SHMEM2_RD(sc, dcbx_lldp_params_offset) &&
16481         SHMEM2_RD(sc, dcbx_lldp_dcbx_stat_offset)) {
16482         bxe_dcbx_set_state(sc, TRUE, BXE_DCBX_ENABLED_ON_NEG_ON);
16483         bxe_dcbx_init_params(sc);
16484     } else {
16485         bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16486     }
16487 #endif
16488
16489     /* calculate qm_cid_count */
16490     sc->qm_cid_count = bxe_set_qm_cid_count(sc);
16491     BLOGD(sc, DBG_LOAD, "qm_cid_count=%d\n", sc->qm_cid_count);
16492
16493     sc->max_cos = 1;
16494     bxe_init_multi_cos(sc);
16495
16496     bxe_add_sysctls(sc);
16497
16498     return (0);
16499 }
16500
16501 /*
16502  * Device detach function.
16503  *
16504  * Stops the controller, resets the controller, and releases resources.
16505  *
16506  * Returns:
16507  *   0 = Success, >0 = Failure
16508  */
16509 static int
16510 bxe_detach(device_t dev)
16511 {
16512     struct bxe_softc *sc;
16513     struct ifnet *ifp;
16514
16515     sc = device_get_softc(dev);
16516
16517     BLOGD(sc, DBG_LOAD, "Starting detach...\n");
16518
16519     ifp = sc->ifnet;
16520     if (ifp != NULL && ifp->if_vlantrunk != NULL) {
16521         BLOGE(sc, "Cannot detach while VLANs are in use.\n");
16522         return(EBUSY);
16523     }
16524
16525     /* stop the periodic callout */
16526     bxe_periodic_stop(sc);
16527
16528     /* stop the chip taskqueue */
16529     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_NONE);
16530     if (sc->chip_tq) {
16531         taskqueue_drain(sc->chip_tq, &sc->chip_tq_task);
16532         taskqueue_free(sc->chip_tq);
16533         sc->chip_tq = NULL;
16534     }
16535
16536     /* stop and reset the controller if it was open */
16537     if (sc->state != BXE_STATE_CLOSED) {
16538         BXE_CORE_LOCK(sc);
16539         bxe_nic_unload(sc, UNLOAD_CLOSE, TRUE);
16540         BXE_CORE_UNLOCK(sc);
16541     }
16542
16543     /* release the network interface */
16544     if (ifp != NULL) {
16545         ether_ifdetach(ifp);
16546     }
16547     ifmedia_removeall(&sc->ifmedia);
16548
16549     /* XXX do the following based on driver state... */
16550
16551     /* free the host hardware/software hsi structures */
16552     bxe_free_hsi_mem(sc);
16553
16554     /* free ilt */
16555     bxe_free_ilt_mem(sc);
16556
16557     /* release the interrupts */
16558     bxe_interrupt_free(sc);
16559
16560     /* Release the mutexes*/
16561     bxe_release_mutexes(sc);
16562
16563     /* Release the PCIe BAR mapped memory */
16564     bxe_deallocate_bars(sc);
16565
16566     /* Release the FreeBSD interface. */
16567     if (sc->ifnet != NULL) {
16568         if_free(sc->ifnet);
16569     }
16570
16571     pci_disable_busmaster(dev);
16572
16573     return (0);
16574 }
16575
16576 /*
16577  * Device shutdown function.
16578  *
16579  * Stops and resets the controller.
16580  *
16581  * Returns:
16582  *   Nothing
16583  */
16584 static int
16585 bxe_shutdown(device_t dev)
16586 {
16587     struct bxe_softc *sc;
16588
16589     sc = device_get_softc(dev);
16590
16591     BLOGD(sc, DBG_LOAD, "Starting shutdown...\n");
16592
16593     /* stop the periodic callout */
16594     bxe_periodic_stop(sc);
16595
16596     BXE_CORE_LOCK(sc);
16597     bxe_nic_unload(sc, UNLOAD_NORMAL, FALSE);
16598     BXE_CORE_UNLOCK(sc);
16599
16600     return (0);
16601 }
16602
16603 void
16604 bxe_igu_ack_sb(struct bxe_softc *sc,
16605                uint8_t          igu_sb_id,
16606                uint8_t          segment,
16607                uint16_t         index,
16608                uint8_t          op,
16609                uint8_t          update)
16610 {
16611     uint32_t igu_addr = sc->igu_base_addr;
16612     igu_addr += (IGU_CMD_INT_ACK_BASE + igu_sb_id)*8;
16613     bxe_igu_ack_sb_gen(sc, igu_sb_id, segment, index, op, update, igu_addr);
16614 }
16615
16616 static void
16617 bxe_igu_clear_sb_gen(struct bxe_softc *sc,
16618                      uint8_t          func,
16619                      uint8_t          idu_sb_id,
16620                      uint8_t          is_pf)
16621 {
16622     uint32_t data, ctl, cnt = 100;
16623     uint32_t igu_addr_data = IGU_REG_COMMAND_REG_32LSB_DATA;
16624     uint32_t igu_addr_ctl = IGU_REG_COMMAND_REG_CTRL;
16625     uint32_t igu_addr_ack = IGU_REG_CSTORM_TYPE_0_SB_CLEANUP + (idu_sb_id/32)*4;
16626     uint32_t sb_bit =  1 << (idu_sb_id%32);
16627     uint32_t func_encode = func | (is_pf ? 1 : 0) << IGU_FID_ENCODE_IS_PF_SHIFT;
16628     uint32_t addr_encode = IGU_CMD_E2_PROD_UPD_BASE + idu_sb_id;
16629
16630     /* Not supported in BC mode */
16631     if (CHIP_INT_MODE_IS_BC(sc)) {
16632         return;
16633     }
16634
16635     data = ((IGU_USE_REGISTER_cstorm_type_0_sb_cleanup <<
16636              IGU_REGULAR_CLEANUP_TYPE_SHIFT) |
16637             IGU_REGULAR_CLEANUP_SET |
16638             IGU_REGULAR_BCLEANUP);
16639
16640     ctl = ((addr_encode << IGU_CTRL_REG_ADDRESS_SHIFT) |
16641            (func_encode << IGU_CTRL_REG_FID_SHIFT) |
16642            (IGU_CTRL_CMD_TYPE_WR << IGU_CTRL_REG_TYPE_SHIFT));
16643
16644     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16645             data, igu_addr_data);
16646     REG_WR(sc, igu_addr_data, data);
16647
16648     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16649                       BUS_SPACE_BARRIER_WRITE);
16650     mb();
16651
16652     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16653             ctl, igu_addr_ctl);
16654     REG_WR(sc, igu_addr_ctl, ctl);
16655
16656     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16657                       BUS_SPACE_BARRIER_WRITE);
16658     mb();
16659
16660     /* wait for clean up to finish */
16661     while (!(REG_RD(sc, igu_addr_ack) & sb_bit) && --cnt) {
16662         DELAY(20000);
16663     }
16664
16665     if (!(REG_RD(sc, igu_addr_ack) & sb_bit)) {
16666         BLOGD(sc, DBG_LOAD,
16667               "Unable to finish IGU cleanup: "
16668               "idu_sb_id %d offset %d bit %d (cnt %d)\n",
16669               idu_sb_id, idu_sb_id/32, idu_sb_id%32, cnt);
16670     }
16671 }
16672
16673 static void
16674 bxe_igu_clear_sb(struct bxe_softc *sc,
16675                  uint8_t          idu_sb_id)
16676 {
16677     bxe_igu_clear_sb_gen(sc, SC_FUNC(sc), idu_sb_id, TRUE /*PF*/);
16678 }
16679
16680
16681
16682
16683
16684
16685
16686 /*******************/
16687 /* ECORE CALLBACKS */
16688 /*******************/
16689
16690 static void
16691 bxe_reset_common(struct bxe_softc *sc)
16692 {
16693     uint32_t val = 0x1400;
16694
16695     /* reset_common */
16696     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR), 0xd3ffff7f);
16697
16698     if (CHIP_IS_E3(sc)) {
16699         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
16700         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
16701     }
16702
16703     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR), val);
16704 }
16705
16706 static void
16707 bxe_common_init_phy(struct bxe_softc *sc)
16708 {
16709     uint32_t shmem_base[2];
16710     uint32_t shmem2_base[2];
16711
16712     /* Avoid common init in case MFW supports LFA */
16713     if (SHMEM2_RD(sc, size) >
16714         (uint32_t)offsetof(struct shmem2_region,
16715                            lfa_host_addr[SC_PORT(sc)])) {
16716         return;
16717     }
16718
16719     shmem_base[0]  = sc->devinfo.shmem_base;
16720     shmem2_base[0] = sc->devinfo.shmem2_base;
16721
16722     if (!CHIP_IS_E1x(sc)) {
16723         shmem_base[1]  = SHMEM2_RD(sc, other_shmem_base_addr);
16724         shmem2_base[1] = SHMEM2_RD(sc, other_shmem2_base_addr);
16725     }
16726
16727     bxe_acquire_phy_lock(sc);
16728     elink_common_init_phy(sc, shmem_base, shmem2_base,
16729                           sc->devinfo.chip_id, 0);
16730     bxe_release_phy_lock(sc);
16731 }
16732
16733 static void
16734 bxe_pf_disable(struct bxe_softc *sc)
16735 {
16736     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
16737
16738     val &= ~IGU_PF_CONF_FUNC_EN;
16739
16740     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
16741     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
16742     REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 0);
16743 }
16744
16745 static void
16746 bxe_init_pxp(struct bxe_softc *sc)
16747 {
16748     uint16_t devctl;
16749     int r_order, w_order;
16750
16751     devctl = bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_CTL, 2);
16752
16753     BLOGD(sc, DBG_LOAD, "read 0x%08x from devctl\n", devctl);
16754
16755     w_order = ((devctl & PCIM_EXP_CTL_MAX_PAYLOAD) >> 5);
16756
16757     if (sc->mrrs == -1) {
16758         r_order = ((devctl & PCIM_EXP_CTL_MAX_READ_REQUEST) >> 12);
16759     } else {
16760         BLOGD(sc, DBG_LOAD, "forcing read order to %d\n", sc->mrrs);
16761         r_order = sc->mrrs;
16762     }
16763
16764     ecore_init_pxp_arb(sc, r_order, w_order);
16765 }
16766
16767 static uint32_t
16768 bxe_get_pretend_reg(struct bxe_softc *sc)
16769 {
16770     uint32_t base = PXP2_REG_PGL_PRETEND_FUNC_F0;
16771     uint32_t stride = (PXP2_REG_PGL_PRETEND_FUNC_F1 - base);
16772     return (base + (SC_ABS_FUNC(sc)) * stride);
16773 }
16774
16775 /*
16776  * Called only on E1H or E2.
16777  * When pretending to be PF, the pretend value is the function number 0..7.
16778  * When pretending to be VF, the pretend val is the PF-num:VF-valid:ABS-VFID
16779  * combination.
16780  */
16781 static int
16782 bxe_pretend_func(struct bxe_softc *sc,
16783                  uint16_t         pretend_func_val)
16784 {
16785     uint32_t pretend_reg;
16786
16787     if (CHIP_IS_E1H(sc) && (pretend_func_val > E1H_FUNC_MAX)) {
16788         return (-1);
16789     }
16790
16791     /* get my own pretend register */
16792     pretend_reg = bxe_get_pretend_reg(sc);
16793     REG_WR(sc, pretend_reg, pretend_func_val);
16794     REG_RD(sc, pretend_reg);
16795     return (0);
16796 }
16797
16798 static void
16799 bxe_iov_init_dmae(struct bxe_softc *sc)
16800 {
16801     return;
16802 #if 0
16803     BLOGD(sc, DBG_LOAD, "SRIOV is %s\n", IS_SRIOV(sc) ? "ON" : "OFF");
16804
16805     if (!IS_SRIOV(sc)) {
16806         return;
16807     }
16808
16809     REG_WR(sc, DMAE_REG_BACKWARD_COMP_EN, 0);
16810 #endif
16811 }
16812
16813 #if 0
16814 static int
16815 bxe_iov_init_ilt(struct bxe_softc *sc,
16816                  uint16_t         line)
16817 {
16818     return (line);
16819 #if 0
16820     int i;
16821     struct ecore_ilt* ilt = sc->ilt;
16822
16823     if (!IS_SRIOV(sc)) {
16824         return (line);
16825     }
16826
16827     /* set vfs ilt lines */
16828     for (i = 0; i < BXE_VF_CIDS/ILT_PAGE_CIDS ; i++) {
16829         struct hw_dma *hw_cxt = SC_VF_CXT_PAGE(sc,i);
16830         ilt->lines[line+i].page = hw_cxt->addr;
16831         ilt->lines[line+i].page_mapping = hw_cxt->mapping;
16832         ilt->lines[line+i].size = hw_cxt->size; /* doesn't matter */
16833     }
16834     return (line+i);
16835 #endif
16836 }
16837 #endif
16838
16839 static void
16840 bxe_iov_init_dq(struct bxe_softc *sc)
16841 {
16842     return;
16843 #if 0
16844     if (!IS_SRIOV(sc)) {
16845         return;
16846     }
16847
16848     /* Set the DQ such that the CID reflect the abs_vfid */
16849     REG_WR(sc, DORQ_REG_VF_NORM_VF_BASE, 0);
16850     REG_WR(sc, DORQ_REG_MAX_RVFID_SIZE, ilog2(BNX2X_MAX_NUM_OF_VFS));
16851
16852     /*
16853      * Set VFs starting CID. If its > 0 the preceding CIDs are belong to
16854      * the PF L2 queues
16855      */
16856     REG_WR(sc, DORQ_REG_VF_NORM_CID_BASE, BNX2X_FIRST_VF_CID);
16857
16858     /* The VF window size is the log2 of the max number of CIDs per VF */
16859     REG_WR(sc, DORQ_REG_VF_NORM_CID_WND_SIZE, BNX2X_VF_CID_WND);
16860
16861     /*
16862      * The VF doorbell size  0 - *B, 4 - 128B. We set it here to match
16863      * the Pf doorbell size although the 2 are independent.
16864      */
16865     REG_WR(sc, DORQ_REG_VF_NORM_CID_OFST,
16866            BNX2X_DB_SHIFT - BNX2X_DB_MIN_SHIFT);
16867
16868     /*
16869      * No security checks for now -
16870      * configure single rule (out of 16) mask = 0x1, value = 0x0,
16871      * CID range 0 - 0x1ffff
16872      */
16873     REG_WR(sc, DORQ_REG_VF_TYPE_MASK_0, 1);
16874     REG_WR(sc, DORQ_REG_VF_TYPE_VALUE_0, 0);
16875     REG_WR(sc, DORQ_REG_VF_TYPE_MIN_MCID_0, 0);
16876     REG_WR(sc, DORQ_REG_VF_TYPE_MAX_MCID_0, 0x1ffff);
16877
16878     /* set the number of VF alllowed doorbells to the full DQ range */
16879     REG_WR(sc, DORQ_REG_VF_NORM_MAX_CID_COUNT, 0x20000);
16880
16881     /* set the VF doorbell threshold */
16882     REG_WR(sc, DORQ_REG_VF_USAGE_CT_LIMIT, 4);
16883 #endif
16884 }
16885
16886 /* send a NIG loopback debug packet */
16887 static void
16888 bxe_lb_pckt(struct bxe_softc *sc)
16889 {
16890     uint32_t wb_write[3];
16891
16892     /* Ethernet source and destination addresses */
16893     wb_write[0] = 0x55555555;
16894     wb_write[1] = 0x55555555;
16895     wb_write[2] = 0x20;     /* SOP */
16896     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16897
16898     /* NON-IP protocol */
16899     wb_write[0] = 0x09000000;
16900     wb_write[1] = 0x55555555;
16901     wb_write[2] = 0x10;     /* EOP, eop_bvalid = 0 */
16902     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16903 }
16904
16905 /*
16906  * Some of the internal memories are not directly readable from the driver.
16907  * To test them we send debug packets.
16908  */
16909 static int
16910 bxe_int_mem_test(struct bxe_softc *sc)
16911 {
16912     int factor;
16913     int count, i;
16914     uint32_t val = 0;
16915
16916     if (CHIP_REV_IS_FPGA(sc)) {
16917         factor = 120;
16918     } else if (CHIP_REV_IS_EMUL(sc)) {
16919         factor = 200;
16920     } else {
16921         factor = 1;
16922     }
16923
16924     /* disable inputs of parser neighbor blocks */
16925     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16926     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16927     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16928     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16929
16930     /*  write 0 to parser credits for CFC search request */
16931     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16932
16933     /* send Ethernet packet */
16934     bxe_lb_pckt(sc);
16935
16936     /* TODO do i reset NIG statistic? */
16937     /* Wait until NIG register shows 1 packet of size 0x10 */
16938     count = 1000 * factor;
16939     while (count) {
16940         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
16941         val = *BXE_SP(sc, wb_data[0]);
16942         if (val == 0x10) {
16943             break;
16944         }
16945
16946         DELAY(10000);
16947         count--;
16948     }
16949
16950     if (val != 0x10) {
16951         BLOGE(sc, "NIG timeout val=0x%x\n", val);
16952         return (-1);
16953     }
16954
16955     /* wait until PRS register shows 1 packet */
16956     count = (1000 * factor);
16957     while (count) {
16958         val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
16959         if (val == 1) {
16960             break;
16961         }
16962
16963         DELAY(10000);
16964         count--;
16965     }
16966
16967     if (val != 0x1) {
16968         BLOGE(sc, "PRS timeout val=0x%x\n", val);
16969         return (-2);
16970     }
16971
16972     /* Reset and init BRB, PRS */
16973     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
16974     DELAY(50000);
16975     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
16976     DELAY(50000);
16977     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
16978     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
16979
16980     /* Disable inputs of parser neighbor blocks */
16981     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16982     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16983     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16984     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16985
16986     /* Write 0 to parser credits for CFC search request */
16987     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16988
16989     /* send 10 Ethernet packets */
16990     for (i = 0; i < 10; i++) {
16991         bxe_lb_pckt(sc);
16992     }
16993
16994     /* Wait until NIG register shows 10+1 packets of size 11*0x10 = 0xb0 */
16995     count = (1000 * factor);
16996     while (count) {
16997         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
16998         val = *BXE_SP(sc, wb_data[0]);
16999         if (val == 0xb0) {
17000             break;
17001         }
17002
17003         DELAY(10000);
17004         count--;
17005     }
17006
17007     if (val != 0xb0) {
17008         BLOGE(sc, "NIG timeout val=0x%x\n", val);
17009         return (-3);
17010     }
17011
17012     /* Wait until PRS register shows 2 packets */
17013     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17014     if (val != 2) {
17015         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17016     }
17017
17018     /* Write 1 to parser credits for CFC search request */
17019     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x1);
17020
17021     /* Wait until PRS register shows 3 packets */
17022     DELAY(10000 * factor);
17023
17024     /* Wait until NIG register shows 1 packet of size 0x10 */
17025     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17026     if (val != 3) {
17027         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17028     }
17029
17030     /* clear NIG EOP FIFO */
17031     for (i = 0; i < 11; i++) {
17032         REG_RD(sc, NIG_REG_INGRESS_EOP_LB_FIFO);
17033     }
17034
17035     val = REG_RD(sc, NIG_REG_INGRESS_EOP_LB_EMPTY);
17036     if (val != 1) {
17037         BLOGE(sc, "clear of NIG failed\n");
17038         return (-4);
17039     }
17040
17041     /* Reset and init BRB, PRS, NIG */
17042     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
17043     DELAY(50000);
17044     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
17045     DELAY(50000);
17046     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17047     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17048     if (!CNIC_SUPPORT(sc)) {
17049         /* set NIC mode */
17050         REG_WR(sc, PRS_REG_NIC_MODE, 1);
17051     }
17052
17053     /* Enable inputs of parser neighbor blocks */
17054     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x7fffffff);
17055     REG_WR(sc, TCM_REG_PRS_IFEN, 0x1);
17056     REG_WR(sc, CFC_REG_DEBUG0, 0x0);
17057     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x1);
17058
17059     return (0);
17060 }
17061
17062 static void
17063 bxe_setup_fan_failure_detection(struct bxe_softc *sc)
17064 {
17065     int is_required;
17066     uint32_t val;
17067     int port;
17068
17069     is_required = 0;
17070     val = (SHMEM_RD(sc, dev_info.shared_hw_config.config2) &
17071            SHARED_HW_CFG_FAN_FAILURE_MASK);
17072
17073     if (val == SHARED_HW_CFG_FAN_FAILURE_ENABLED) {
17074         is_required = 1;
17075     }
17076     /*
17077      * The fan failure mechanism is usually related to the PHY type since
17078      * the power consumption of the board is affected by the PHY. Currently,
17079      * fan is required for most designs with SFX7101, BCM8727 and BCM8481.
17080      */
17081     else if (val == SHARED_HW_CFG_FAN_FAILURE_PHY_TYPE) {
17082         for (port = PORT_0; port < PORT_MAX; port++) {
17083             is_required |= elink_fan_failure_det_req(sc,
17084                                                      sc->devinfo.shmem_base,
17085                                                      sc->devinfo.shmem2_base,
17086                                                      port);
17087         }
17088     }
17089
17090     BLOGD(sc, DBG_LOAD, "fan detection setting: %d\n", is_required);
17091
17092     if (is_required == 0) {
17093         return;
17094     }
17095
17096     /* Fan failure is indicated by SPIO 5 */
17097     bxe_set_spio(sc, MISC_SPIO_SPIO5, MISC_SPIO_INPUT_HI_Z);
17098
17099     /* set to active low mode */
17100     val = REG_RD(sc, MISC_REG_SPIO_INT);
17101     val |= (MISC_SPIO_SPIO5 << MISC_SPIO_INT_OLD_SET_POS);
17102     REG_WR(sc, MISC_REG_SPIO_INT, val);
17103
17104     /* enable interrupt to signal the IGU */
17105     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17106     val |= MISC_SPIO_SPIO5;
17107     REG_WR(sc, MISC_REG_SPIO_EVENT_EN, val);
17108 }
17109
17110 static void
17111 bxe_enable_blocks_attention(struct bxe_softc *sc)
17112 {
17113     uint32_t val;
17114
17115     REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17116     if (!CHIP_IS_E1x(sc)) {
17117         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0x40);
17118     } else {
17119         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0);
17120     }
17121     REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17122     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17123     /*
17124      * mask read length error interrupts in brb for parser
17125      * (parsing unit and 'checksum and crc' unit)
17126      * these errors are legal (PU reads fixed length and CAC can cause
17127      * read length error on truncated packets)
17128      */
17129     REG_WR(sc, BRB1_REG_BRB1_INT_MASK, 0xFC00);
17130     REG_WR(sc, QM_REG_QM_INT_MASK, 0);
17131     REG_WR(sc, TM_REG_TM_INT_MASK, 0);
17132     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_0, 0);
17133     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_1, 0);
17134     REG_WR(sc, XCM_REG_XCM_INT_MASK, 0);
17135 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_0, 0); */
17136 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_1, 0); */
17137     REG_WR(sc, USDM_REG_USDM_INT_MASK_0, 0);
17138     REG_WR(sc, USDM_REG_USDM_INT_MASK_1, 0);
17139     REG_WR(sc, UCM_REG_UCM_INT_MASK, 0);
17140 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_0, 0); */
17141 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_1, 0); */
17142     REG_WR(sc, GRCBASE_UPB + PB_REG_PB_INT_MASK, 0);
17143     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_0, 0);
17144     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_1, 0);
17145     REG_WR(sc, CCM_REG_CCM_INT_MASK, 0);
17146 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_0, 0); */
17147 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_1, 0); */
17148
17149     val = (PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_AFT |
17150            PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_OF |
17151            PXP2_PXP2_INT_MASK_0_REG_PGL_PCIE_ATTN);
17152     if (!CHIP_IS_E1x(sc)) {
17153         val |= (PXP2_PXP2_INT_MASK_0_REG_PGL_READ_BLOCKED |
17154                 PXP2_PXP2_INT_MASK_0_REG_PGL_WRITE_BLOCKED);
17155     }
17156     REG_WR(sc, PXP2_REG_PXP2_INT_MASK_0, val);
17157
17158     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_0, 0);
17159     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_1, 0);
17160     REG_WR(sc, TCM_REG_TCM_INT_MASK, 0);
17161 /*      REG_WR(sc, TSEM_REG_TSEM_INT_MASK_0, 0); */
17162
17163     if (!CHIP_IS_E1x(sc)) {
17164         /* enable VFC attentions: bits 11 and 12, bits 31:13 reserved */
17165         REG_WR(sc, TSEM_REG_TSEM_INT_MASK_1, 0x07ff);
17166     }
17167
17168     REG_WR(sc, CDU_REG_CDU_INT_MASK, 0);
17169     REG_WR(sc, DMAE_REG_DMAE_INT_MASK, 0);
17170 /*      REG_WR(sc, MISC_REG_MISC_INT_MASK, 0); */
17171     REG_WR(sc, PBF_REG_PBF_INT_MASK, 0x18);     /* bit 3,4 masked */
17172 }
17173
17174 /**
17175  * bxe_init_hw_common - initialize the HW at the COMMON phase.
17176  *
17177  * @sc:     driver handle
17178  */
17179 static int
17180 bxe_init_hw_common(struct bxe_softc *sc)
17181 {
17182     uint8_t abs_func_id;
17183     uint32_t val;
17184
17185     BLOGD(sc, DBG_LOAD, "starting common init for func %d\n",
17186           SC_ABS_FUNC(sc));
17187
17188     /*
17189      * take the RESET lock to protect undi_unload flow from accessing
17190      * registers while we are resetting the chip
17191      */
17192     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17193
17194     bxe_reset_common(sc);
17195
17196     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET), 0xffffffff);
17197
17198     val = 0xfffc;
17199     if (CHIP_IS_E3(sc)) {
17200         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
17201         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
17202     }
17203
17204     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET), val);
17205
17206     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17207
17208     ecore_init_block(sc, BLOCK_MISC, PHASE_COMMON);
17209     BLOGD(sc, DBG_LOAD, "after misc block init\n");
17210
17211     if (!CHIP_IS_E1x(sc)) {
17212         /*
17213          * 4-port mode or 2-port mode we need to turn off master-enable for
17214          * everyone. After that we turn it back on for self. So, we disregard
17215          * multi-function, and always disable all functions on the given path,
17216          * this means 0,2,4,6 for path 0 and 1,3,5,7 for path 1
17217          */
17218         for (abs_func_id = SC_PATH(sc);
17219              abs_func_id < (E2_FUNC_MAX * 2);
17220              abs_func_id += 2) {
17221             if (abs_func_id == SC_ABS_FUNC(sc)) {
17222                 REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17223                 continue;
17224             }
17225
17226             bxe_pretend_func(sc, abs_func_id);
17227
17228             /* clear pf enable */
17229             bxe_pf_disable(sc);
17230
17231             bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17232         }
17233     }
17234
17235     BLOGD(sc, DBG_LOAD, "after pf disable\n");
17236
17237     ecore_init_block(sc, BLOCK_PXP, PHASE_COMMON);
17238
17239     if (CHIP_IS_E1(sc)) {
17240         /*
17241          * enable HW interrupt from PXP on USDM overflow
17242          * bit 16 on INT_MASK_0
17243          */
17244         REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17245     }
17246
17247     ecore_init_block(sc, BLOCK_PXP2, PHASE_COMMON);
17248     bxe_init_pxp(sc);
17249
17250 #ifdef __BIG_ENDIAN
17251     REG_WR(sc, PXP2_REG_RQ_QM_ENDIAN_M, 1);
17252     REG_WR(sc, PXP2_REG_RQ_TM_ENDIAN_M, 1);
17253     REG_WR(sc, PXP2_REG_RQ_SRC_ENDIAN_M, 1);
17254     REG_WR(sc, PXP2_REG_RQ_CDU_ENDIAN_M, 1);
17255     REG_WR(sc, PXP2_REG_RQ_DBG_ENDIAN_M, 1);
17256     /* make sure this value is 0 */
17257     REG_WR(sc, PXP2_REG_RQ_HC_ENDIAN_M, 0);
17258
17259     //REG_WR(sc, PXP2_REG_RD_PBF_SWAP_MODE, 1);
17260     REG_WR(sc, PXP2_REG_RD_QM_SWAP_MODE, 1);
17261     REG_WR(sc, PXP2_REG_RD_TM_SWAP_MODE, 1);
17262     REG_WR(sc, PXP2_REG_RD_SRC_SWAP_MODE, 1);
17263     REG_WR(sc, PXP2_REG_RD_CDURD_SWAP_MODE, 1);
17264 #endif
17265
17266     ecore_ilt_init_page_size(sc, INITOP_SET);
17267
17268     if (CHIP_REV_IS_FPGA(sc) && CHIP_IS_E1H(sc)) {
17269         REG_WR(sc, PXP2_REG_PGL_TAGS_LIMIT, 0x1);
17270     }
17271
17272     /* let the HW do it's magic... */
17273     DELAY(100000);
17274
17275     /* finish PXP init */
17276     val = REG_RD(sc, PXP2_REG_RQ_CFG_DONE);
17277     if (val != 1) {
17278         BLOGE(sc, "PXP2 CFG failed\n");
17279         return (-1);
17280     }
17281     val = REG_RD(sc, PXP2_REG_RD_INIT_DONE);
17282     if (val != 1) {
17283         BLOGE(sc, "PXP2 RD_INIT failed\n");
17284         return (-1);
17285     }
17286
17287     BLOGD(sc, DBG_LOAD, "after pxp init\n");
17288
17289     /*
17290      * Timer bug workaround for E2 only. We need to set the entire ILT to have
17291      * entries with value "0" and valid bit on. This needs to be done by the
17292      * first PF that is loaded in a path (i.e. common phase)
17293      */
17294     if (!CHIP_IS_E1x(sc)) {
17295 /*
17296  * In E2 there is a bug in the timers block that can cause function 6 / 7
17297  * (i.e. vnic3) to start even if it is marked as "scan-off".
17298  * This occurs when a different function (func2,3) is being marked
17299  * as "scan-off". Real-life scenario for example: if a driver is being
17300  * load-unloaded while func6,7 are down. This will cause the timer to access
17301  * the ilt, translate to a logical address and send a request to read/write.
17302  * Since the ilt for the function that is down is not valid, this will cause
17303  * a translation error which is unrecoverable.
17304  * The Workaround is intended to make sure that when this happens nothing
17305  * fatal will occur. The workaround:
17306  *  1.  First PF driver which loads on a path will:
17307  *      a.  After taking the chip out of reset, by using pretend,
17308  *          it will write "0" to the following registers of
17309  *          the other vnics.
17310  *          REG_WR(pdev, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
17311  *          REG_WR(pdev, CFC_REG_WEAK_ENABLE_PF,0);
17312  *          REG_WR(pdev, CFC_REG_STRONG_ENABLE_PF,0);
17313  *          And for itself it will write '1' to
17314  *          PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER to enable
17315  *          dmae-operations (writing to pram for example.)
17316  *          note: can be done for only function 6,7 but cleaner this
17317  *            way.
17318  *      b.  Write zero+valid to the entire ILT.
17319  *      c.  Init the first_timers_ilt_entry, last_timers_ilt_entry of
17320  *          VNIC3 (of that port). The range allocated will be the
17321  *          entire ILT. This is needed to prevent  ILT range error.
17322  *  2.  Any PF driver load flow:
17323  *      a.  ILT update with the physical addresses of the allocated
17324  *          logical pages.
17325  *      b.  Wait 20msec. - note that this timeout is needed to make
17326  *          sure there are no requests in one of the PXP internal
17327  *          queues with "old" ILT addresses.
17328  *      c.  PF enable in the PGLC.
17329  *      d.  Clear the was_error of the PF in the PGLC. (could have
17330  *          occurred while driver was down)
17331  *      e.  PF enable in the CFC (WEAK + STRONG)
17332  *      f.  Timers scan enable
17333  *  3.  PF driver unload flow:
17334  *      a.  Clear the Timers scan_en.
17335  *      b.  Polling for scan_on=0 for that PF.
17336  *      c.  Clear the PF enable bit in the PXP.
17337  *      d.  Clear the PF enable in the CFC (WEAK + STRONG)
17338  *      e.  Write zero+valid to all ILT entries (The valid bit must
17339  *          stay set)
17340  *      f.  If this is VNIC 3 of a port then also init
17341  *          first_timers_ilt_entry to zero and last_timers_ilt_entry
17342  *          to the last enrty in the ILT.
17343  *
17344  *      Notes:
17345  *      Currently the PF error in the PGLC is non recoverable.
17346  *      In the future the there will be a recovery routine for this error.
17347  *      Currently attention is masked.
17348  *      Having an MCP lock on the load/unload process does not guarantee that
17349  *      there is no Timer disable during Func6/7 enable. This is because the
17350  *      Timers scan is currently being cleared by the MCP on FLR.
17351  *      Step 2.d can be done only for PF6/7 and the driver can also check if
17352  *      there is error before clearing it. But the flow above is simpler and
17353  *      more general.
17354  *      All ILT entries are written by zero+valid and not just PF6/7
17355  *      ILT entries since in the future the ILT entries allocation for
17356  *      PF-s might be dynamic.
17357  */
17358         struct ilt_client_info ilt_cli;
17359         struct ecore_ilt ilt;
17360
17361         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
17362         memset(&ilt, 0, sizeof(struct ecore_ilt));
17363
17364         /* initialize dummy TM client */
17365         ilt_cli.start      = 0;
17366         ilt_cli.end        = ILT_NUM_PAGE_ENTRIES - 1;
17367         ilt_cli.client_num = ILT_CLIENT_TM;
17368
17369         /*
17370          * Step 1: set zeroes to all ilt page entries with valid bit on
17371          * Step 2: set the timers first/last ilt entry to point
17372          * to the entire range to prevent ILT range error for 3rd/4th
17373          * vnic (this code assumes existence of the vnic)
17374          *
17375          * both steps performed by call to ecore_ilt_client_init_op()
17376          * with dummy TM client
17377          *
17378          * we must use pretend since PXP2_REG_RQ_##blk##_FIRST_ILT
17379          * and his brother are split registers
17380          */
17381
17382         bxe_pretend_func(sc, (SC_PATH(sc) + 6));
17383         ecore_ilt_client_init_op_ilt(sc, &ilt, &ilt_cli, INITOP_CLEAR);
17384         bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17385
17386         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN, BXE_PXP_DRAM_ALIGN);
17387         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_RD, BXE_PXP_DRAM_ALIGN);
17388         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_SEL, 1);
17389     }
17390
17391     REG_WR(sc, PXP2_REG_RQ_DISABLE_INPUTS, 0);
17392     REG_WR(sc, PXP2_REG_RD_DISABLE_INPUTS, 0);
17393
17394     if (!CHIP_IS_E1x(sc)) {
17395         int factor = CHIP_REV_IS_EMUL(sc) ? 1000 :
17396                      (CHIP_REV_IS_FPGA(sc) ? 400 : 0);
17397
17398         ecore_init_block(sc, BLOCK_PGLUE_B, PHASE_COMMON);
17399         ecore_init_block(sc, BLOCK_ATC, PHASE_COMMON);
17400
17401         /* let the HW do it's magic... */
17402         do {
17403             DELAY(200000);
17404             val = REG_RD(sc, ATC_REG_ATC_INIT_DONE);
17405         } while (factor-- && (val != 1));
17406
17407         if (val != 1) {
17408             BLOGE(sc, "ATC_INIT failed\n");
17409             return (-1);
17410         }
17411     }
17412
17413     BLOGD(sc, DBG_LOAD, "after pglue and atc init\n");
17414
17415     ecore_init_block(sc, BLOCK_DMAE, PHASE_COMMON);
17416
17417     bxe_iov_init_dmae(sc);
17418
17419     /* clean the DMAE memory */
17420     sc->dmae_ready = 1;
17421     ecore_init_fill(sc, TSEM_REG_PRAM, 0, 8, 1);
17422
17423     ecore_init_block(sc, BLOCK_TCM, PHASE_COMMON);
17424
17425     ecore_init_block(sc, BLOCK_UCM, PHASE_COMMON);
17426
17427     ecore_init_block(sc, BLOCK_CCM, PHASE_COMMON);
17428
17429     ecore_init_block(sc, BLOCK_XCM, PHASE_COMMON);
17430
17431     bxe_read_dmae(sc, XSEM_REG_PASSIVE_BUFFER, 3);
17432     bxe_read_dmae(sc, CSEM_REG_PASSIVE_BUFFER, 3);
17433     bxe_read_dmae(sc, TSEM_REG_PASSIVE_BUFFER, 3);
17434     bxe_read_dmae(sc, USEM_REG_PASSIVE_BUFFER, 3);
17435
17436     ecore_init_block(sc, BLOCK_QM, PHASE_COMMON);
17437
17438     /* QM queues pointers table */
17439     ecore_qm_init_ptr_table(sc, sc->qm_cid_count, INITOP_SET);
17440
17441     /* soft reset pulse */
17442     REG_WR(sc, QM_REG_SOFT_RESET, 1);
17443     REG_WR(sc, QM_REG_SOFT_RESET, 0);
17444
17445     if (CNIC_SUPPORT(sc))
17446         ecore_init_block(sc, BLOCK_TM, PHASE_COMMON);
17447
17448     ecore_init_block(sc, BLOCK_DORQ, PHASE_COMMON);
17449     REG_WR(sc, DORQ_REG_DPM_CID_OFST, BXE_DB_SHIFT);
17450     if (!CHIP_REV_IS_SLOW(sc)) {
17451         /* enable hw interrupt from doorbell Q */
17452         REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17453     }
17454
17455     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17456
17457     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17458     REG_WR(sc, PRS_REG_A_PRSU_20, 0xf);
17459
17460     if (!CHIP_IS_E1(sc)) {
17461         REG_WR(sc, PRS_REG_E1HOV_MODE, sc->devinfo.mf_info.path_has_ovlan);
17462     }
17463
17464     if (!CHIP_IS_E1x(sc) && !CHIP_IS_E3B0(sc)) {
17465         if (IS_MF_AFEX(sc)) {
17466             /*
17467              * configure that AFEX and VLAN headers must be
17468              * received in AFEX mode
17469              */
17470             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC, 0xE);
17471             REG_WR(sc, PRS_REG_MUST_HAVE_HDRS, 0xA);
17472             REG_WR(sc, PRS_REG_HDRS_AFTER_TAG_0, 0x6);
17473             REG_WR(sc, PRS_REG_TAG_ETHERTYPE_0, 0x8926);
17474             REG_WR(sc, PRS_REG_TAG_LEN_0, 0x4);
17475         } else {
17476             /*
17477              * Bit-map indicating which L2 hdrs may appear
17478              * after the basic Ethernet header
17479              */
17480             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC,
17481                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17482         }
17483     }
17484
17485     ecore_init_block(sc, BLOCK_TSDM, PHASE_COMMON);
17486     ecore_init_block(sc, BLOCK_CSDM, PHASE_COMMON);
17487     ecore_init_block(sc, BLOCK_USDM, PHASE_COMMON);
17488     ecore_init_block(sc, BLOCK_XSDM, PHASE_COMMON);
17489
17490     if (!CHIP_IS_E1x(sc)) {
17491         /* reset VFC memories */
17492         REG_WR(sc, TSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17493                VFC_MEMORIES_RST_REG_CAM_RST |
17494                VFC_MEMORIES_RST_REG_RAM_RST);
17495         REG_WR(sc, XSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17496                VFC_MEMORIES_RST_REG_CAM_RST |
17497                VFC_MEMORIES_RST_REG_RAM_RST);
17498
17499         DELAY(20000);
17500     }
17501
17502     ecore_init_block(sc, BLOCK_TSEM, PHASE_COMMON);
17503     ecore_init_block(sc, BLOCK_USEM, PHASE_COMMON);
17504     ecore_init_block(sc, BLOCK_CSEM, PHASE_COMMON);
17505     ecore_init_block(sc, BLOCK_XSEM, PHASE_COMMON);
17506
17507     /* sync semi rtc */
17508     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
17509            0x80000000);
17510     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET,
17511            0x80000000);
17512
17513     ecore_init_block(sc, BLOCK_UPB, PHASE_COMMON);
17514     ecore_init_block(sc, BLOCK_XPB, PHASE_COMMON);
17515     ecore_init_block(sc, BLOCK_PBF, PHASE_COMMON);
17516
17517     if (!CHIP_IS_E1x(sc)) {
17518         if (IS_MF_AFEX(sc)) {
17519             /*
17520              * configure that AFEX and VLAN headers must be
17521              * sent in AFEX mode
17522              */
17523             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC, 0xE);
17524             REG_WR(sc, PBF_REG_MUST_HAVE_HDRS, 0xA);
17525             REG_WR(sc, PBF_REG_HDRS_AFTER_TAG_0, 0x6);
17526             REG_WR(sc, PBF_REG_TAG_ETHERTYPE_0, 0x8926);
17527             REG_WR(sc, PBF_REG_TAG_LEN_0, 0x4);
17528         } else {
17529             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC,
17530                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17531         }
17532     }
17533
17534     REG_WR(sc, SRC_REG_SOFT_RST, 1);
17535
17536     ecore_init_block(sc, BLOCK_SRC, PHASE_COMMON);
17537
17538     if (CNIC_SUPPORT(sc)) {
17539         REG_WR(sc, SRC_REG_KEYSEARCH_0, 0x63285672);
17540         REG_WR(sc, SRC_REG_KEYSEARCH_1, 0x24b8f2cc);
17541         REG_WR(sc, SRC_REG_KEYSEARCH_2, 0x223aef9b);
17542         REG_WR(sc, SRC_REG_KEYSEARCH_3, 0x26001e3a);
17543         REG_WR(sc, SRC_REG_KEYSEARCH_4, 0x7ae91116);
17544         REG_WR(sc, SRC_REG_KEYSEARCH_5, 0x5ce5230b);
17545         REG_WR(sc, SRC_REG_KEYSEARCH_6, 0x298d8adf);
17546         REG_WR(sc, SRC_REG_KEYSEARCH_7, 0x6eb0ff09);
17547         REG_WR(sc, SRC_REG_KEYSEARCH_8, 0x1830f82f);
17548         REG_WR(sc, SRC_REG_KEYSEARCH_9, 0x01e46be7);
17549     }
17550     REG_WR(sc, SRC_REG_SOFT_RST, 0);
17551
17552     if (sizeof(union cdu_context) != 1024) {
17553         /* we currently assume that a context is 1024 bytes */
17554         BLOGE(sc, "please adjust the size of cdu_context(%ld)\n",
17555               (long)sizeof(union cdu_context));
17556     }
17557
17558     ecore_init_block(sc, BLOCK_CDU, PHASE_COMMON);
17559     val = (4 << 24) + (0 << 12) + 1024;
17560     REG_WR(sc, CDU_REG_CDU_GLOBAL_PARAMS, val);
17561
17562     ecore_init_block(sc, BLOCK_CFC, PHASE_COMMON);
17563
17564     REG_WR(sc, CFC_REG_INIT_REG, 0x7FF);
17565     /* enable context validation interrupt from CFC */
17566     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17567
17568     /* set the thresholds to prevent CFC/CDU race */
17569     REG_WR(sc, CFC_REG_DEBUG0, 0x20020000);
17570     ecore_init_block(sc, BLOCK_HC, PHASE_COMMON);
17571
17572     if (!CHIP_IS_E1x(sc) && BXE_NOMCP(sc)) {
17573         REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x36);
17574     }
17575
17576     ecore_init_block(sc, BLOCK_IGU, PHASE_COMMON);
17577     ecore_init_block(sc, BLOCK_MISC_AEU, PHASE_COMMON);
17578
17579     /* Reset PCIE errors for debug */
17580     REG_WR(sc, 0x2814, 0xffffffff);
17581     REG_WR(sc, 0x3820, 0xffffffff);
17582
17583     if (!CHIP_IS_E1x(sc)) {
17584         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_CONTROL_5,
17585                (PXPCS_TL_CONTROL_5_ERR_UNSPPORT1 |
17586                 PXPCS_TL_CONTROL_5_ERR_UNSPPORT));
17587         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC345_STAT,
17588                (PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT4 |
17589                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT3 |
17590                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT2));
17591         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC678_STAT,
17592                (PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT7 |
17593                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT6 |
17594                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT5));
17595     }
17596
17597     ecore_init_block(sc, BLOCK_NIG, PHASE_COMMON);
17598
17599     if (!CHIP_IS_E1(sc)) {
17600         /* in E3 this done in per-port section */
17601         if (!CHIP_IS_E3(sc))
17602             REG_WR(sc, NIG_REG_LLH_MF_MODE, IS_MF(sc));
17603     }
17604
17605     if (CHIP_IS_E1H(sc)) {
17606         /* not applicable for E2 (and above ...) */
17607         REG_WR(sc, NIG_REG_LLH_E1HOV_MODE, IS_MF_SD(sc));
17608     }
17609
17610     if (CHIP_REV_IS_SLOW(sc)) {
17611         DELAY(200000);
17612     }
17613
17614     /* finish CFC init */
17615     val = reg_poll(sc, CFC_REG_LL_INIT_DONE, 1, 100, 10);
17616     if (val != 1) {
17617         BLOGE(sc, "CFC LL_INIT failed\n");
17618         return (-1);
17619     }
17620     val = reg_poll(sc, CFC_REG_AC_INIT_DONE, 1, 100, 10);
17621     if (val != 1) {
17622         BLOGE(sc, "CFC AC_INIT failed\n");
17623         return (-1);
17624     }
17625     val = reg_poll(sc, CFC_REG_CAM_INIT_DONE, 1, 100, 10);
17626     if (val != 1) {
17627         BLOGE(sc, "CFC CAM_INIT failed\n");
17628         return (-1);
17629     }
17630     REG_WR(sc, CFC_REG_DEBUG0, 0);
17631
17632     if (CHIP_IS_E1(sc)) {
17633         /* read NIG statistic to see if this is our first up since powerup */
17634         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17635         val = *BXE_SP(sc, wb_data[0]);
17636
17637         /* do internal memory self test */
17638         if ((val == 0) && bxe_int_mem_test(sc)) {
17639             BLOGE(sc, "internal mem self test failed\n");
17640             return (-1);
17641         }
17642     }
17643
17644     bxe_setup_fan_failure_detection(sc);
17645
17646     /* clear PXP2 attentions */
17647     REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
17648
17649     bxe_enable_blocks_attention(sc);
17650
17651     if (!CHIP_REV_IS_SLOW(sc)) {
17652         ecore_enable_blocks_parity(sc);
17653     }
17654
17655     if (!BXE_NOMCP(sc)) {
17656         if (CHIP_IS_E1x(sc)) {
17657             bxe_common_init_phy(sc);
17658         }
17659     }
17660
17661     return (0);
17662 }
17663
17664 /**
17665  * bxe_init_hw_common_chip - init HW at the COMMON_CHIP phase.
17666  *
17667  * @sc:     driver handle
17668  */
17669 static int
17670 bxe_init_hw_common_chip(struct bxe_softc *sc)
17671 {
17672     int rc = bxe_init_hw_common(sc);
17673
17674     if (rc) {
17675         return (rc);
17676     }
17677
17678     /* In E2 2-PORT mode, same ext phy is used for the two paths */
17679     if (!BXE_NOMCP(sc)) {
17680         bxe_common_init_phy(sc);
17681     }
17682
17683     return (0);
17684 }
17685
17686 static int
17687 bxe_init_hw_port(struct bxe_softc *sc)
17688 {
17689     int port = SC_PORT(sc);
17690     int init_phase = port ? PHASE_PORT1 : PHASE_PORT0;
17691     uint32_t low, high;
17692     uint32_t val;
17693
17694     BLOGD(sc, DBG_LOAD, "starting port init for port %d\n", port);
17695
17696     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
17697
17698     ecore_init_block(sc, BLOCK_MISC, init_phase);
17699     ecore_init_block(sc, BLOCK_PXP, init_phase);
17700     ecore_init_block(sc, BLOCK_PXP2, init_phase);
17701
17702     /*
17703      * Timers bug workaround: disables the pf_master bit in pglue at
17704      * common phase, we need to enable it here before any dmae access are
17705      * attempted. Therefore we manually added the enable-master to the
17706      * port phase (it also happens in the function phase)
17707      */
17708     if (!CHIP_IS_E1x(sc)) {
17709         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17710     }
17711
17712     ecore_init_block(sc, BLOCK_ATC, init_phase);
17713     ecore_init_block(sc, BLOCK_DMAE, init_phase);
17714     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
17715     ecore_init_block(sc, BLOCK_QM, init_phase);
17716
17717     ecore_init_block(sc, BLOCK_TCM, init_phase);
17718     ecore_init_block(sc, BLOCK_UCM, init_phase);
17719     ecore_init_block(sc, BLOCK_CCM, init_phase);
17720     ecore_init_block(sc, BLOCK_XCM, init_phase);
17721
17722     /* QM cid (connection) count */
17723     ecore_qm_init_cid_count(sc, sc->qm_cid_count, INITOP_SET);
17724
17725     if (CNIC_SUPPORT(sc)) {
17726         ecore_init_block(sc, BLOCK_TM, init_phase);
17727         REG_WR(sc, TM_REG_LIN0_SCAN_TIME + port*4, 20);
17728         REG_WR(sc, TM_REG_LIN0_MAX_ACTIVE_CID + port*4, 31);
17729     }
17730
17731     ecore_init_block(sc, BLOCK_DORQ, init_phase);
17732
17733     ecore_init_block(sc, BLOCK_BRB1, init_phase);
17734
17735     if (CHIP_IS_E1(sc) || CHIP_IS_E1H(sc)) {
17736         if (IS_MF(sc)) {
17737             low = (BXE_ONE_PORT(sc) ? 160 : 246);
17738         } else if (sc->mtu > 4096) {
17739             if (BXE_ONE_PORT(sc)) {
17740                 low = 160;
17741             } else {
17742                 val = sc->mtu;
17743                 /* (24*1024 + val*4)/256 */
17744                 low = (96 + (val / 64) + ((val % 64) ? 1 : 0));
17745             }
17746         } else {
17747             low = (BXE_ONE_PORT(sc) ? 80 : 160);
17748         }
17749         high = (low + 56); /* 14*1024/256 */
17750         REG_WR(sc, BRB1_REG_PAUSE_LOW_THRESHOLD_0 + port*4, low);
17751         REG_WR(sc, BRB1_REG_PAUSE_HIGH_THRESHOLD_0 + port*4, high);
17752     }
17753
17754     if (CHIP_IS_MODE_4_PORT(sc)) {
17755         REG_WR(sc, SC_PORT(sc) ?
17756                BRB1_REG_MAC_GUARANTIED_1 :
17757                BRB1_REG_MAC_GUARANTIED_0, 40);
17758     }
17759
17760     ecore_init_block(sc, BLOCK_PRS, init_phase);
17761     if (CHIP_IS_E3B0(sc)) {
17762         if (IS_MF_AFEX(sc)) {
17763             /* configure headers for AFEX mode */
17764             REG_WR(sc, SC_PORT(sc) ?
17765                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17766                    PRS_REG_HDRS_AFTER_BASIC_PORT_0, 0xE);
17767             REG_WR(sc, SC_PORT(sc) ?
17768                    PRS_REG_HDRS_AFTER_TAG_0_PORT_1 :
17769                    PRS_REG_HDRS_AFTER_TAG_0_PORT_0, 0x6);
17770             REG_WR(sc, SC_PORT(sc) ?
17771                    PRS_REG_MUST_HAVE_HDRS_PORT_1 :
17772                    PRS_REG_MUST_HAVE_HDRS_PORT_0, 0xA);
17773         } else {
17774             /* Ovlan exists only if we are in multi-function +
17775              * switch-dependent mode, in switch-independent there
17776              * is no ovlan headers
17777              */
17778             REG_WR(sc, SC_PORT(sc) ?
17779                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17780                    PRS_REG_HDRS_AFTER_BASIC_PORT_0,
17781                    (sc->devinfo.mf_info.path_has_ovlan ? 7 : 6));
17782         }
17783     }
17784
17785     ecore_init_block(sc, BLOCK_TSDM, init_phase);
17786     ecore_init_block(sc, BLOCK_CSDM, init_phase);
17787     ecore_init_block(sc, BLOCK_USDM, init_phase);
17788     ecore_init_block(sc, BLOCK_XSDM, init_phase);
17789
17790     ecore_init_block(sc, BLOCK_TSEM, init_phase);
17791     ecore_init_block(sc, BLOCK_USEM, init_phase);
17792     ecore_init_block(sc, BLOCK_CSEM, init_phase);
17793     ecore_init_block(sc, BLOCK_XSEM, init_phase);
17794
17795     ecore_init_block(sc, BLOCK_UPB, init_phase);
17796     ecore_init_block(sc, BLOCK_XPB, init_phase);
17797
17798     ecore_init_block(sc, BLOCK_PBF, init_phase);
17799
17800     if (CHIP_IS_E1x(sc)) {
17801         /* configure PBF to work without PAUSE mtu 9000 */
17802         REG_WR(sc, PBF_REG_P0_PAUSE_ENABLE + port*4, 0);
17803
17804         /* update threshold */
17805         REG_WR(sc, PBF_REG_P0_ARB_THRSH + port*4, (9040/16));
17806         /* update init credit */
17807         REG_WR(sc, PBF_REG_P0_INIT_CRD + port*4, (9040/16) + 553 - 22);
17808
17809         /* probe changes */
17810         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 1);
17811         DELAY(50);
17812         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 0);
17813     }
17814
17815     if (CNIC_SUPPORT(sc)) {
17816         ecore_init_block(sc, BLOCK_SRC, init_phase);
17817     }
17818
17819     ecore_init_block(sc, BLOCK_CDU, init_phase);
17820     ecore_init_block(sc, BLOCK_CFC, init_phase);
17821
17822     if (CHIP_IS_E1(sc)) {
17823         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
17824         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
17825     }
17826     ecore_init_block(sc, BLOCK_HC, init_phase);
17827
17828     ecore_init_block(sc, BLOCK_IGU, init_phase);
17829
17830     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
17831     /* init aeu_mask_attn_func_0/1:
17832      *  - SF mode: bits 3-7 are masked. only bits 0-2 are in use
17833      *  - MF mode: bit 3 is masked. bits 0-2 are in use as in SF
17834      *             bits 4-7 are used for "per vn group attention" */
17835     val = IS_MF(sc) ? 0xF7 : 0x7;
17836     /* Enable DCBX attention for all but E1 */
17837     val |= CHIP_IS_E1(sc) ? 0 : 0x10;
17838     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, val);
17839
17840     ecore_init_block(sc, BLOCK_NIG, init_phase);
17841
17842     if (!CHIP_IS_E1x(sc)) {
17843         /* Bit-map indicating which L2 hdrs may appear after the
17844          * basic Ethernet header
17845          */
17846         if (IS_MF_AFEX(sc)) {
17847             REG_WR(sc, SC_PORT(sc) ?
17848                    NIG_REG_P1_HDRS_AFTER_BASIC :
17849                    NIG_REG_P0_HDRS_AFTER_BASIC, 0xE);
17850         } else {
17851             REG_WR(sc, SC_PORT(sc) ?
17852                    NIG_REG_P1_HDRS_AFTER_BASIC :
17853                    NIG_REG_P0_HDRS_AFTER_BASIC,
17854                    IS_MF_SD(sc) ? 7 : 6);
17855         }
17856
17857         if (CHIP_IS_E3(sc)) {
17858             REG_WR(sc, SC_PORT(sc) ?
17859                    NIG_REG_LLH1_MF_MODE :
17860                    NIG_REG_LLH_MF_MODE, IS_MF(sc));
17861         }
17862     }
17863     if (!CHIP_IS_E3(sc)) {
17864         REG_WR(sc, NIG_REG_XGXS_SERDES0_MODE_SEL + port*4, 1);
17865     }
17866
17867     if (!CHIP_IS_E1(sc)) {
17868         /* 0x2 disable mf_ov, 0x1 enable */
17869         REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK_MF + port*4,
17870                (IS_MF_SD(sc) ? 0x1 : 0x2));
17871
17872         if (!CHIP_IS_E1x(sc)) {
17873             val = 0;
17874             switch (sc->devinfo.mf_info.mf_mode) {
17875             case MULTI_FUNCTION_SD:
17876                 val = 1;
17877                 break;
17878             case MULTI_FUNCTION_SI:
17879             case MULTI_FUNCTION_AFEX:
17880                 val = 2;
17881                 break;
17882             }
17883
17884             REG_WR(sc, (SC_PORT(sc) ? NIG_REG_LLH1_CLS_TYPE :
17885                         NIG_REG_LLH0_CLS_TYPE), val);
17886         }
17887         REG_WR(sc, NIG_REG_LLFC_ENABLE_0 + port*4, 0);
17888         REG_WR(sc, NIG_REG_LLFC_OUT_EN_0 + port*4, 0);
17889         REG_WR(sc, NIG_REG_PAUSE_ENABLE_0 + port*4, 1);
17890     }
17891
17892     /* If SPIO5 is set to generate interrupts, enable it for this port */
17893     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17894     if (val & MISC_SPIO_SPIO5) {
17895         uint32_t reg_addr = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
17896                                     MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
17897         val = REG_RD(sc, reg_addr);
17898         val |= AEU_INPUTS_ATTN_BITS_SPIO5;
17899         REG_WR(sc, reg_addr, val);
17900     }
17901
17902     return (0);
17903 }
17904
17905 static uint32_t
17906 bxe_flr_clnup_reg_poll(struct bxe_softc *sc,
17907                        uint32_t         reg,
17908                        uint32_t         expected,
17909                        uint32_t         poll_count)
17910 {
17911     uint32_t cur_cnt = poll_count;
17912     uint32_t val;
17913
17914     while ((val = REG_RD(sc, reg)) != expected && cur_cnt--) {
17915         DELAY(FLR_WAIT_INTERVAL);
17916     }
17917
17918     return (val);
17919 }
17920
17921 static int
17922 bxe_flr_clnup_poll_hw_counter(struct bxe_softc *sc,
17923                               uint32_t         reg,
17924                               char             *msg,
17925                               uint32_t         poll_cnt)
17926 {
17927     uint32_t val = bxe_flr_clnup_reg_poll(sc, reg, 0, poll_cnt);
17928
17929     if (val != 0) {
17930         BLOGE(sc, "%s usage count=%d\n", msg, val);
17931         return (1);
17932     }
17933
17934     return (0);
17935 }
17936
17937 /* Common routines with VF FLR cleanup */
17938 static uint32_t
17939 bxe_flr_clnup_poll_count(struct bxe_softc *sc)
17940 {
17941     /* adjust polling timeout */
17942     if (CHIP_REV_IS_EMUL(sc)) {
17943         return (FLR_POLL_CNT * 2000);
17944     }
17945
17946     if (CHIP_REV_IS_FPGA(sc)) {
17947         return (FLR_POLL_CNT * 120);
17948     }
17949
17950     return (FLR_POLL_CNT);
17951 }
17952
17953 static int
17954 bxe_poll_hw_usage_counters(struct bxe_softc *sc,
17955                            uint32_t         poll_cnt)
17956 {
17957     /* wait for CFC PF usage-counter to zero (includes all the VFs) */
17958     if (bxe_flr_clnup_poll_hw_counter(sc,
17959                                       CFC_REG_NUM_LCIDS_INSIDE_PF,
17960                                       "CFC PF usage counter timed out",
17961                                       poll_cnt)) {
17962         return (1);
17963     }
17964
17965     /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
17966     if (bxe_flr_clnup_poll_hw_counter(sc,
17967                                       DORQ_REG_PF_USAGE_CNT,
17968                                       "DQ PF usage counter timed out",
17969                                       poll_cnt)) {
17970         return (1);
17971     }
17972
17973     /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
17974     if (bxe_flr_clnup_poll_hw_counter(sc,
17975                                       QM_REG_PF_USG_CNT_0 + 4*SC_FUNC(sc),
17976                                       "QM PF usage counter timed out",
17977                                       poll_cnt)) {
17978         return (1);
17979     }
17980
17981     /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
17982     if (bxe_flr_clnup_poll_hw_counter(sc,
17983                                       TM_REG_LIN0_VNIC_UC + 4*SC_PORT(sc),
17984                                       "Timers VNIC usage counter timed out",
17985                                       poll_cnt)) {
17986         return (1);
17987     }
17988
17989     if (bxe_flr_clnup_poll_hw_counter(sc,
17990                                       TM_REG_LIN0_NUM_SCANS + 4*SC_PORT(sc),
17991                                       "Timers NUM_SCANS usage counter timed out",
17992                                       poll_cnt)) {
17993         return (1);
17994     }
17995
17996     /* Wait DMAE PF usage counter to zero */
17997     if (bxe_flr_clnup_poll_hw_counter(sc,
17998                                       dmae_reg_go_c[INIT_DMAE_C(sc)],
17999                                       "DMAE dommand register timed out",
18000                                       poll_cnt)) {
18001         return (1);
18002     }
18003
18004     return (0);
18005 }
18006
18007 #define OP_GEN_PARAM(param)                                            \
18008     (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
18009 #define OP_GEN_TYPE(type)                                           \
18010     (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
18011 #define OP_GEN_AGG_VECT(index)                                             \
18012     (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
18013
18014 static int
18015 bxe_send_final_clnup(struct bxe_softc *sc,
18016                      uint8_t          clnup_func,
18017                      uint32_t         poll_cnt)
18018 {
18019     uint32_t op_gen_command = 0;
18020     uint32_t comp_addr = (BAR_CSTRORM_INTMEM +
18021                           CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func));
18022     int ret = 0;
18023
18024     if (REG_RD(sc, comp_addr)) {
18025         BLOGE(sc, "Cleanup complete was not 0 before sending\n");
18026         return (1);
18027     }
18028
18029     op_gen_command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
18030     op_gen_command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
18031     op_gen_command |= OP_GEN_AGG_VECT(clnup_func);
18032     op_gen_command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
18033
18034     BLOGD(sc, DBG_LOAD, "sending FW Final cleanup\n");
18035     REG_WR(sc, XSDM_REG_OPERATION_GEN, op_gen_command);
18036
18037     if (bxe_flr_clnup_reg_poll(sc, comp_addr, 1, poll_cnt) != 1) {
18038         BLOGE(sc, "FW final cleanup did not succeed\n");
18039         BLOGD(sc, DBG_LOAD, "At timeout completion address contained %x\n",
18040               (REG_RD(sc, comp_addr)));
18041         bxe_panic(sc, ("FLR cleanup failed\n"));
18042         return (1);
18043     }
18044
18045     /* Zero completion for nxt FLR */
18046     REG_WR(sc, comp_addr, 0);
18047
18048     return (ret);
18049 }
18050
18051 static void
18052 bxe_pbf_pN_buf_flushed(struct bxe_softc       *sc,
18053                        struct pbf_pN_buf_regs *regs,
18054                        uint32_t               poll_count)
18055 {
18056     uint32_t init_crd, crd, crd_start, crd_freed, crd_freed_start;
18057     uint32_t cur_cnt = poll_count;
18058
18059     crd_freed = crd_freed_start = REG_RD(sc, regs->crd_freed);
18060     crd = crd_start = REG_RD(sc, regs->crd);
18061     init_crd = REG_RD(sc, regs->init_crd);
18062
18063     BLOGD(sc, DBG_LOAD, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
18064     BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
18065     BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
18066
18067     while ((crd != init_crd) &&
18068            ((uint32_t)((int32_t)crd_freed - (int32_t)crd_freed_start) <
18069             (init_crd - crd_start))) {
18070         if (cur_cnt--) {
18071             DELAY(FLR_WAIT_INTERVAL);
18072             crd = REG_RD(sc, regs->crd);
18073             crd_freed = REG_RD(sc, regs->crd_freed);
18074         } else {
18075             BLOGD(sc, DBG_LOAD, "PBF tx buffer[%d] timed out\n", regs->pN);
18076             BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : c:%x\n", regs->pN, crd);
18077             BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: c:%x\n", regs->pN, crd_freed);
18078             break;
18079         }
18080     }
18081
18082     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF tx buffer[%d]\n",
18083           poll_count-cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18084 }
18085
18086 static void
18087 bxe_pbf_pN_cmd_flushed(struct bxe_softc       *sc,
18088                        struct pbf_pN_cmd_regs *regs,
18089                        uint32_t               poll_count)
18090 {
18091     uint32_t occup, to_free, freed, freed_start;
18092     uint32_t cur_cnt = poll_count;
18093
18094     occup = to_free = REG_RD(sc, regs->lines_occup);
18095     freed = freed_start = REG_RD(sc, regs->lines_freed);
18096
18097     BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18098     BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18099
18100     while (occup &&
18101            ((uint32_t)((int32_t)freed - (int32_t)freed_start) < to_free)) {
18102         if (cur_cnt--) {
18103             DELAY(FLR_WAIT_INTERVAL);
18104             occup = REG_RD(sc, regs->lines_occup);
18105             freed = REG_RD(sc, regs->lines_freed);
18106         } else {
18107             BLOGD(sc, DBG_LOAD, "PBF cmd queue[%d] timed out\n", regs->pN);
18108             BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18109             BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18110             break;
18111         }
18112     }
18113
18114     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF cmd queue[%d]\n",
18115           poll_count - cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18116 }
18117
18118 static void
18119 bxe_tx_hw_flushed(struct bxe_softc *sc, uint32_t poll_count)
18120 {
18121     struct pbf_pN_cmd_regs cmd_regs[] = {
18122         {0, (CHIP_IS_E3B0(sc)) ?
18123             PBF_REG_TQ_OCCUPANCY_Q0 :
18124             PBF_REG_P0_TQ_OCCUPANCY,
18125             (CHIP_IS_E3B0(sc)) ?
18126             PBF_REG_TQ_LINES_FREED_CNT_Q0 :
18127             PBF_REG_P0_TQ_LINES_FREED_CNT},
18128         {1, (CHIP_IS_E3B0(sc)) ?
18129             PBF_REG_TQ_OCCUPANCY_Q1 :
18130             PBF_REG_P1_TQ_OCCUPANCY,
18131             (CHIP_IS_E3B0(sc)) ?
18132             PBF_REG_TQ_LINES_FREED_CNT_Q1 :
18133             PBF_REG_P1_TQ_LINES_FREED_CNT},
18134         {4, (CHIP_IS_E3B0(sc)) ?
18135             PBF_REG_TQ_OCCUPANCY_LB_Q :
18136             PBF_REG_P4_TQ_OCCUPANCY,
18137             (CHIP_IS_E3B0(sc)) ?
18138             PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
18139             PBF_REG_P4_TQ_LINES_FREED_CNT}
18140     };
18141
18142     struct pbf_pN_buf_regs buf_regs[] = {
18143         {0, (CHIP_IS_E3B0(sc)) ?
18144             PBF_REG_INIT_CRD_Q0 :
18145             PBF_REG_P0_INIT_CRD ,
18146             (CHIP_IS_E3B0(sc)) ?
18147             PBF_REG_CREDIT_Q0 :
18148             PBF_REG_P0_CREDIT,
18149             (CHIP_IS_E3B0(sc)) ?
18150             PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
18151             PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
18152         {1, (CHIP_IS_E3B0(sc)) ?
18153             PBF_REG_INIT_CRD_Q1 :
18154             PBF_REG_P1_INIT_CRD,
18155             (CHIP_IS_E3B0(sc)) ?
18156             PBF_REG_CREDIT_Q1 :
18157             PBF_REG_P1_CREDIT,
18158             (CHIP_IS_E3B0(sc)) ?
18159             PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
18160             PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
18161         {4, (CHIP_IS_E3B0(sc)) ?
18162             PBF_REG_INIT_CRD_LB_Q :
18163             PBF_REG_P4_INIT_CRD,
18164             (CHIP_IS_E3B0(sc)) ?
18165             PBF_REG_CREDIT_LB_Q :
18166             PBF_REG_P4_CREDIT,
18167             (CHIP_IS_E3B0(sc)) ?
18168             PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
18169             PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
18170     };
18171
18172     int i;
18173
18174     /* Verify the command queues are flushed P0, P1, P4 */
18175     for (i = 0; i < ARRAY_SIZE(cmd_regs); i++) {
18176         bxe_pbf_pN_cmd_flushed(sc, &cmd_regs[i], poll_count);
18177     }
18178
18179     /* Verify the transmission buffers are flushed P0, P1, P4 */
18180     for (i = 0; i < ARRAY_SIZE(buf_regs); i++) {
18181         bxe_pbf_pN_buf_flushed(sc, &buf_regs[i], poll_count);
18182     }
18183 }
18184
18185 static void
18186 bxe_hw_enable_status(struct bxe_softc *sc)
18187 {
18188     uint32_t val;
18189
18190     val = REG_RD(sc, CFC_REG_WEAK_ENABLE_PF);
18191     BLOGD(sc, DBG_LOAD, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
18192
18193     val = REG_RD(sc, PBF_REG_DISABLE_PF);
18194     BLOGD(sc, DBG_LOAD, "PBF_REG_DISABLE_PF is 0x%x\n", val);
18195
18196     val = REG_RD(sc, IGU_REG_PCI_PF_MSI_EN);
18197     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
18198
18199     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_EN);
18200     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
18201
18202     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
18203     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
18204
18205     val = REG_RD(sc, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
18206     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
18207
18208     val = REG_RD(sc, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
18209     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
18210
18211     val = REG_RD(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
18212     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n", val);
18213 }
18214
18215 static int
18216 bxe_pf_flr_clnup(struct bxe_softc *sc)
18217 {
18218     uint32_t poll_cnt = bxe_flr_clnup_poll_count(sc);
18219
18220     BLOGD(sc, DBG_LOAD, "Cleanup after FLR PF[%d]\n", SC_ABS_FUNC(sc));
18221
18222     /* Re-enable PF target read access */
18223     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
18224
18225     /* Poll HW usage counters */
18226     BLOGD(sc, DBG_LOAD, "Polling usage counters\n");
18227     if (bxe_poll_hw_usage_counters(sc, poll_cnt)) {
18228         return (-1);
18229     }
18230
18231     /* Zero the igu 'trailing edge' and 'leading edge' */
18232
18233     /* Send the FW cleanup command */
18234     if (bxe_send_final_clnup(sc, (uint8_t)SC_FUNC(sc), poll_cnt)) {
18235         return (-1);
18236     }
18237
18238     /* ATC cleanup */
18239
18240     /* Verify TX hw is flushed */
18241     bxe_tx_hw_flushed(sc, poll_cnt);
18242
18243     /* Wait 100ms (not adjusted according to platform) */
18244     DELAY(100000);
18245
18246     /* Verify no pending pci transactions */
18247     if (bxe_is_pcie_pending(sc)) {
18248         BLOGE(sc, "PCIE Transactions still pending\n");
18249     }
18250
18251     /* Debug */
18252     bxe_hw_enable_status(sc);
18253
18254     /*
18255      * Master enable - Due to WB DMAE writes performed before this
18256      * register is re-initialized as part of the regular function init
18257      */
18258     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18259
18260     return (0);
18261 }
18262
18263 #if 0
18264 static void
18265 bxe_init_searcher(struct bxe_softc *sc)
18266 {
18267     int port = SC_PORT(sc);
18268     ecore_src_init_t2(sc, sc->t2, sc->t2_mapping, SRC_CONN_NUM);
18269     /* T1 hash bits value determines the T1 number of entries */
18270     REG_WR(sc, SRC_REG_NUMBER_HASH_BITS0 + port*4, SRC_HASH_BITS);
18271 }
18272 #endif
18273
18274 static int
18275 bxe_init_hw_func(struct bxe_softc *sc)
18276 {
18277     int port = SC_PORT(sc);
18278     int func = SC_FUNC(sc);
18279     int init_phase = PHASE_PF0 + func;
18280     struct ecore_ilt *ilt = sc->ilt;
18281     uint16_t cdu_ilt_start;
18282     uint32_t addr, val;
18283     uint32_t main_mem_base, main_mem_size, main_mem_prty_clr;
18284     int i, main_mem_width, rc;
18285
18286     BLOGD(sc, DBG_LOAD, "starting func init for func %d\n", func);
18287
18288     /* FLR cleanup */
18289     if (!CHIP_IS_E1x(sc)) {
18290         rc = bxe_pf_flr_clnup(sc);
18291         if (rc) {
18292             BLOGE(sc, "FLR cleanup failed!\n");
18293             // XXX bxe_fw_dump(sc);
18294             // XXX bxe_idle_chk(sc);
18295             return (rc);
18296         }
18297     }
18298
18299     /* set MSI reconfigure capability */
18300     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18301         addr = (port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0);
18302         val = REG_RD(sc, addr);
18303         val |= HC_CONFIG_0_REG_MSI_ATTN_EN_0;
18304         REG_WR(sc, addr, val);
18305     }
18306
18307     ecore_init_block(sc, BLOCK_PXP, init_phase);
18308     ecore_init_block(sc, BLOCK_PXP2, init_phase);
18309
18310     ilt = sc->ilt;
18311     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18312
18313 #if 0
18314     if (IS_SRIOV(sc)) {
18315         cdu_ilt_start += BXE_FIRST_VF_CID/ILT_PAGE_CIDS;
18316     }
18317     cdu_ilt_start = bxe_iov_init_ilt(sc, cdu_ilt_start);
18318
18319 #if (BXE_FIRST_VF_CID > 0)
18320     /*
18321      * If BXE_FIRST_VF_CID > 0 then the PF L2 cids precedes
18322      * those of the VFs, so start line should be reset
18323      */
18324     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18325 #endif
18326 #endif
18327
18328     for (i = 0; i < L2_ILT_LINES(sc); i++) {
18329         ilt->lines[cdu_ilt_start + i].page = sc->context[i].vcxt;
18330         ilt->lines[cdu_ilt_start + i].page_mapping =
18331             sc->context[i].vcxt_dma.paddr;
18332         ilt->lines[cdu_ilt_start + i].size = sc->context[i].size;
18333     }
18334     ecore_ilt_init_op(sc, INITOP_SET);
18335
18336 #if 0
18337     if (!CONFIGURE_NIC_MODE(sc)) {
18338         bxe_init_searcher(sc);
18339         REG_WR(sc, PRS_REG_NIC_MODE, 0);
18340         BLOGD(sc, DBG_LOAD, "NIC MODE disabled\n");
18341     } else
18342 #endif
18343     {
18344         /* Set NIC mode */
18345         REG_WR(sc, PRS_REG_NIC_MODE, 1);
18346         BLOGD(sc, DBG_LOAD, "NIC MODE configured\n");
18347     }
18348
18349     if (!CHIP_IS_E1x(sc)) {
18350         uint32_t pf_conf = IGU_PF_CONF_FUNC_EN;
18351
18352         /* Turn on a single ISR mode in IGU if driver is going to use
18353          * INT#x or MSI
18354          */
18355         if (sc->interrupt_mode != INTR_MODE_MSIX) {
18356             pf_conf |= IGU_PF_CONF_SINGLE_ISR_EN;
18357         }
18358
18359         /*
18360          * Timers workaround bug: function init part.
18361          * Need to wait 20msec after initializing ILT,
18362          * needed to make sure there are no requests in
18363          * one of the PXP internal queues with "old" ILT addresses
18364          */
18365         DELAY(20000);
18366
18367         /*
18368          * Master enable - Due to WB DMAE writes performed before this
18369          * register is re-initialized as part of the regular function
18370          * init
18371          */
18372         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18373         /* Enable the function in IGU */
18374         REG_WR(sc, IGU_REG_PF_CONFIGURATION, pf_conf);
18375     }
18376
18377     sc->dmae_ready = 1;
18378
18379     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
18380
18381     if (!CHIP_IS_E1x(sc))
18382         REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, func);
18383
18384     ecore_init_block(sc, BLOCK_ATC, init_phase);
18385     ecore_init_block(sc, BLOCK_DMAE, init_phase);
18386     ecore_init_block(sc, BLOCK_NIG, init_phase);
18387     ecore_init_block(sc, BLOCK_SRC, init_phase);
18388     ecore_init_block(sc, BLOCK_MISC, init_phase);
18389     ecore_init_block(sc, BLOCK_TCM, init_phase);
18390     ecore_init_block(sc, BLOCK_UCM, init_phase);
18391     ecore_init_block(sc, BLOCK_CCM, init_phase);
18392     ecore_init_block(sc, BLOCK_XCM, init_phase);
18393     ecore_init_block(sc, BLOCK_TSEM, init_phase);
18394     ecore_init_block(sc, BLOCK_USEM, init_phase);
18395     ecore_init_block(sc, BLOCK_CSEM, init_phase);
18396     ecore_init_block(sc, BLOCK_XSEM, init_phase);
18397
18398     if (!CHIP_IS_E1x(sc))
18399         REG_WR(sc, QM_REG_PF_EN, 1);
18400
18401     if (!CHIP_IS_E1x(sc)) {
18402         REG_WR(sc, TSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18403         REG_WR(sc, USEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18404         REG_WR(sc, CSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18405         REG_WR(sc, XSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18406     }
18407     ecore_init_block(sc, BLOCK_QM, init_phase);
18408
18409     ecore_init_block(sc, BLOCK_TM, init_phase);
18410     ecore_init_block(sc, BLOCK_DORQ, init_phase);
18411
18412     bxe_iov_init_dq(sc);
18413
18414     ecore_init_block(sc, BLOCK_BRB1, init_phase);
18415     ecore_init_block(sc, BLOCK_PRS, init_phase);
18416     ecore_init_block(sc, BLOCK_TSDM, init_phase);
18417     ecore_init_block(sc, BLOCK_CSDM, init_phase);
18418     ecore_init_block(sc, BLOCK_USDM, init_phase);
18419     ecore_init_block(sc, BLOCK_XSDM, init_phase);
18420     ecore_init_block(sc, BLOCK_UPB, init_phase);
18421     ecore_init_block(sc, BLOCK_XPB, init_phase);
18422     ecore_init_block(sc, BLOCK_PBF, init_phase);
18423     if (!CHIP_IS_E1x(sc))
18424         REG_WR(sc, PBF_REG_DISABLE_PF, 0);
18425
18426     ecore_init_block(sc, BLOCK_CDU, init_phase);
18427
18428     ecore_init_block(sc, BLOCK_CFC, init_phase);
18429
18430     if (!CHIP_IS_E1x(sc))
18431         REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 1);
18432
18433     if (IS_MF(sc)) {
18434         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
18435         REG_WR(sc, NIG_REG_LLH0_FUNC_VLAN_ID + port*8, OVLAN(sc));
18436     }
18437
18438     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
18439
18440     /* HC init per function */
18441     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18442         if (CHIP_IS_E1H(sc)) {
18443             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18444
18445             REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18446             REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18447         }
18448         ecore_init_block(sc, BLOCK_HC, init_phase);
18449
18450     } else {
18451         int num_segs, sb_idx, prod_offset;
18452
18453         REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18454
18455         if (!CHIP_IS_E1x(sc)) {
18456             REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18457             REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18458         }
18459
18460         ecore_init_block(sc, BLOCK_IGU, init_phase);
18461
18462         if (!CHIP_IS_E1x(sc)) {
18463             int dsb_idx = 0;
18464             /**
18465              * Producer memory:
18466              * E2 mode: address 0-135 match to the mapping memory;
18467              * 136 - PF0 default prod; 137 - PF1 default prod;
18468              * 138 - PF2 default prod; 139 - PF3 default prod;
18469              * 140 - PF0 attn prod;    141 - PF1 attn prod;
18470              * 142 - PF2 attn prod;    143 - PF3 attn prod;
18471              * 144-147 reserved.
18472              *
18473              * E1.5 mode - In backward compatible mode;
18474              * for non default SB; each even line in the memory
18475              * holds the U producer and each odd line hold
18476              * the C producer. The first 128 producers are for
18477              * NDSB (PF0 - 0-31; PF1 - 32-63 and so on). The last 20
18478              * producers are for the DSB for each PF.
18479              * Each PF has five segments: (the order inside each
18480              * segment is PF0; PF1; PF2; PF3) - 128-131 U prods;
18481              * 132-135 C prods; 136-139 X prods; 140-143 T prods;
18482              * 144-147 attn prods;
18483              */
18484             /* non-default-status-blocks */
18485             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18486                 IGU_BC_NDSB_NUM_SEGS : IGU_NORM_NDSB_NUM_SEGS;
18487             for (sb_idx = 0; sb_idx < sc->igu_sb_cnt; sb_idx++) {
18488                 prod_offset = (sc->igu_base_sb + sb_idx) *
18489                     num_segs;
18490
18491                 for (i = 0; i < num_segs; i++) {
18492                     addr = IGU_REG_PROD_CONS_MEMORY +
18493                             (prod_offset + i) * 4;
18494                     REG_WR(sc, addr, 0);
18495                 }
18496                 /* send consumer update with value 0 */
18497                 bxe_ack_sb(sc, sc->igu_base_sb + sb_idx,
18498                            USTORM_ID, 0, IGU_INT_NOP, 1);
18499                 bxe_igu_clear_sb(sc, sc->igu_base_sb + sb_idx);
18500             }
18501
18502             /* default-status-blocks */
18503             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18504                 IGU_BC_DSB_NUM_SEGS : IGU_NORM_DSB_NUM_SEGS;
18505
18506             if (CHIP_IS_MODE_4_PORT(sc))
18507                 dsb_idx = SC_FUNC(sc);
18508             else
18509                 dsb_idx = SC_VN(sc);
18510
18511             prod_offset = (CHIP_INT_MODE_IS_BC(sc) ?
18512                        IGU_BC_BASE_DSB_PROD + dsb_idx :
18513                        IGU_NORM_BASE_DSB_PROD + dsb_idx);
18514
18515             /*
18516              * igu prods come in chunks of E1HVN_MAX (4) -
18517              * does not matters what is the current chip mode
18518              */
18519             for (i = 0; i < (num_segs * E1HVN_MAX);
18520                  i += E1HVN_MAX) {
18521                 addr = IGU_REG_PROD_CONS_MEMORY +
18522                             (prod_offset + i)*4;
18523                 REG_WR(sc, addr, 0);
18524             }
18525             /* send consumer update with 0 */
18526             if (CHIP_INT_MODE_IS_BC(sc)) {
18527                 bxe_ack_sb(sc, sc->igu_dsb_id,
18528                            USTORM_ID, 0, IGU_INT_NOP, 1);
18529                 bxe_ack_sb(sc, sc->igu_dsb_id,
18530                            CSTORM_ID, 0, IGU_INT_NOP, 1);
18531                 bxe_ack_sb(sc, sc->igu_dsb_id,
18532                            XSTORM_ID, 0, IGU_INT_NOP, 1);
18533                 bxe_ack_sb(sc, sc->igu_dsb_id,
18534                            TSTORM_ID, 0, IGU_INT_NOP, 1);
18535                 bxe_ack_sb(sc, sc->igu_dsb_id,
18536                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18537             } else {
18538                 bxe_ack_sb(sc, sc->igu_dsb_id,
18539                            USTORM_ID, 0, IGU_INT_NOP, 1);
18540                 bxe_ack_sb(sc, sc->igu_dsb_id,
18541                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18542             }
18543             bxe_igu_clear_sb(sc, sc->igu_dsb_id);
18544
18545             /* !!! these should become driver const once
18546                rf-tool supports split-68 const */
18547             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_LSB, 0);
18548             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_MSB, 0);
18549             REG_WR(sc, IGU_REG_SB_MASK_LSB, 0);
18550             REG_WR(sc, IGU_REG_SB_MASK_MSB, 0);
18551             REG_WR(sc, IGU_REG_PBA_STATUS_LSB, 0);
18552             REG_WR(sc, IGU_REG_PBA_STATUS_MSB, 0);
18553         }
18554     }
18555
18556     /* Reset PCIE errors for debug */
18557     REG_WR(sc, 0x2114, 0xffffffff);
18558     REG_WR(sc, 0x2120, 0xffffffff);
18559
18560     if (CHIP_IS_E1x(sc)) {
18561         main_mem_size = HC_REG_MAIN_MEMORY_SIZE / 2; /*dwords*/
18562         main_mem_base = HC_REG_MAIN_MEMORY +
18563                 SC_PORT(sc) * (main_mem_size * 4);
18564         main_mem_prty_clr = HC_REG_HC_PRTY_STS_CLR;
18565         main_mem_width = 8;
18566
18567         val = REG_RD(sc, main_mem_prty_clr);
18568         if (val) {
18569             BLOGD(sc, DBG_LOAD,
18570                   "Parity errors in HC block during function init (0x%x)!\n",
18571                   val);
18572         }
18573
18574         /* Clear "false" parity errors in MSI-X table */
18575         for (i = main_mem_base;
18576              i < main_mem_base + main_mem_size * 4;
18577              i += main_mem_width) {
18578             bxe_read_dmae(sc, i, main_mem_width / 4);
18579             bxe_write_dmae(sc, BXE_SP_MAPPING(sc, wb_data),
18580                            i, main_mem_width / 4);
18581         }
18582         /* Clear HC parity attention */
18583         REG_RD(sc, main_mem_prty_clr);
18584     }
18585
18586 #if 1
18587     /* Enable STORMs SP logging */
18588     REG_WR8(sc, BAR_USTRORM_INTMEM +
18589            USTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18590     REG_WR8(sc, BAR_TSTRORM_INTMEM +
18591            TSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18592     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18593            CSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18594     REG_WR8(sc, BAR_XSTRORM_INTMEM +
18595            XSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18596 #endif
18597
18598     elink_phy_probe(&sc->link_params);
18599
18600     return (0);
18601 }
18602
18603 static void
18604 bxe_link_reset(struct bxe_softc *sc)
18605 {
18606     if (!BXE_NOMCP(sc)) {
18607         bxe_acquire_phy_lock(sc);
18608         elink_lfa_reset(&sc->link_params, &sc->link_vars);
18609         bxe_release_phy_lock(sc);
18610     } else {
18611         if (!CHIP_REV_IS_SLOW(sc)) {
18612             BLOGW(sc, "Bootcode is missing - cannot reset link\n");
18613         }
18614     }
18615 }
18616
18617 static void
18618 bxe_reset_port(struct bxe_softc *sc)
18619 {
18620     int port = SC_PORT(sc);
18621     uint32_t val;
18622
18623     /* reset physical Link */
18624     bxe_link_reset(sc);
18625
18626     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
18627
18628     /* Do not rcv packets to BRB */
18629     REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK + port*4, 0x0);
18630     /* Do not direct rcv packets that are not for MCP to the BRB */
18631     REG_WR(sc, (port ? NIG_REG_LLH1_BRB1_NOT_MCP :
18632                NIG_REG_LLH0_BRB1_NOT_MCP), 0x0);
18633
18634     /* Configure AEU */
18635     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, 0);
18636
18637     DELAY(100000);
18638
18639     /* Check for BRB port occupancy */
18640     val = REG_RD(sc, BRB1_REG_PORT_NUM_OCC_BLOCKS_0 + port*4);
18641     if (val) {
18642         BLOGD(sc, DBG_LOAD,
18643               "BRB1 is not empty, %d blocks are occupied\n", val);
18644     }
18645
18646     /* TODO: Close Doorbell port? */
18647 }
18648
18649 static void
18650 bxe_ilt_wr(struct bxe_softc *sc,
18651            uint32_t         index,
18652            bus_addr_t       addr)
18653 {
18654     int reg;
18655     uint32_t wb_write[2];
18656
18657     if (CHIP_IS_E1(sc)) {
18658         reg = PXP2_REG_RQ_ONCHIP_AT + index*8;
18659     } else {
18660         reg = PXP2_REG_RQ_ONCHIP_AT_B0 + index*8;
18661     }
18662
18663     wb_write[0] = ONCHIP_ADDR1(addr);
18664     wb_write[1] = ONCHIP_ADDR2(addr);
18665     REG_WR_DMAE(sc, reg, wb_write, 2);
18666 }
18667
18668 static void
18669 bxe_clear_func_ilt(struct bxe_softc *sc,
18670                    uint32_t         func)
18671 {
18672     uint32_t i, base = FUNC_ILT_BASE(func);
18673     for (i = base; i < base + ILT_PER_FUNC; i++) {
18674         bxe_ilt_wr(sc, i, 0);
18675     }
18676 }
18677
18678 static void
18679 bxe_reset_func(struct bxe_softc *sc)
18680 {
18681     struct bxe_fastpath *fp;
18682     int port = SC_PORT(sc);
18683     int func = SC_FUNC(sc);
18684     int i;
18685
18686     /* Disable the function in the FW */
18687     REG_WR8(sc, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(func), 0);
18688     REG_WR8(sc, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(func), 0);
18689     REG_WR8(sc, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(func), 0);
18690     REG_WR8(sc, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(func), 0);
18691
18692     /* FP SBs */
18693     FOR_EACH_ETH_QUEUE(sc, i) {
18694         fp = &sc->fp[i];
18695         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18696                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET(fp->fw_sb_id),
18697                 SB_DISABLED);
18698     }
18699
18700 #if 0
18701     if (CNIC_LOADED(sc)) {
18702         /* CNIC SB */
18703         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18704                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET
18705                 (bxe_cnic_fw_sb_id(sc)), SB_DISABLED);
18706     }
18707 #endif
18708
18709     /* SP SB */
18710     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18711             CSTORM_SP_STATUS_BLOCK_DATA_STATE_OFFSET(func),
18712             SB_DISABLED);
18713
18714     for (i = 0; i < XSTORM_SPQ_DATA_SIZE / 4; i++) {
18715         REG_WR(sc, BAR_XSTRORM_INTMEM + XSTORM_SPQ_DATA_OFFSET(func), 0);
18716     }
18717
18718     /* Configure IGU */
18719     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18720         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18721         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18722     } else {
18723         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18724         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18725     }
18726
18727     if (CNIC_LOADED(sc)) {
18728         /* Disable Timer scan */
18729         REG_WR(sc, TM_REG_EN_LINEAR0_TIMER + port*4, 0);
18730         /*
18731          * Wait for at least 10ms and up to 2 second for the timers
18732          * scan to complete
18733          */
18734         for (i = 0; i < 200; i++) {
18735             DELAY(10000);
18736             if (!REG_RD(sc, TM_REG_LIN0_SCAN_ON + port*4))
18737                 break;
18738         }
18739     }
18740
18741     /* Clear ILT */
18742     bxe_clear_func_ilt(sc, func);
18743
18744     /*
18745      * Timers workaround bug for E2: if this is vnic-3,
18746      * we need to set the entire ilt range for this timers.
18747      */
18748     if (!CHIP_IS_E1x(sc) && SC_VN(sc) == 3) {
18749         struct ilt_client_info ilt_cli;
18750         /* use dummy TM client */
18751         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
18752         ilt_cli.start = 0;
18753         ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
18754         ilt_cli.client_num = ILT_CLIENT_TM;
18755
18756         ecore_ilt_boundry_init_op(sc, &ilt_cli, 0, INITOP_CLEAR);
18757     }
18758
18759     /* this assumes that reset_port() called before reset_func()*/
18760     if (!CHIP_IS_E1x(sc)) {
18761         bxe_pf_disable(sc);
18762     }
18763
18764     sc->dmae_ready = 0;
18765 }
18766
18767 static int
18768 bxe_gunzip_init(struct bxe_softc *sc)
18769 {
18770     return (0);
18771 }
18772
18773 static void
18774 bxe_gunzip_end(struct bxe_softc *sc)
18775 {
18776     return;
18777 }
18778
18779 static int
18780 bxe_init_firmware(struct bxe_softc *sc)
18781 {
18782     if (CHIP_IS_E1(sc)) {
18783         ecore_init_e1_firmware(sc);
18784         sc->iro_array = e1_iro_arr;
18785     } else if (CHIP_IS_E1H(sc)) {
18786         ecore_init_e1h_firmware(sc);
18787         sc->iro_array = e1h_iro_arr;
18788     } else if (!CHIP_IS_E1x(sc)) {
18789         ecore_init_e2_firmware(sc);
18790         sc->iro_array = e2_iro_arr;
18791     } else {
18792         BLOGE(sc, "Unsupported chip revision\n");
18793         return (-1);
18794     }
18795
18796     return (0);
18797 }
18798
18799 static void
18800 bxe_release_firmware(struct bxe_softc *sc)
18801 {
18802     /* Do nothing */
18803     return;
18804 }
18805
18806 static int
18807 ecore_gunzip(struct bxe_softc *sc,
18808              const uint8_t    *zbuf,
18809              int              len)
18810 {
18811     /* XXX : Implement... */
18812     BLOGD(sc, DBG_LOAD, "ECORE_GUNZIP NOT IMPLEMENTED\n");
18813     return (FALSE);
18814 }
18815
18816 static void
18817 ecore_reg_wr_ind(struct bxe_softc *sc,
18818                  uint32_t         addr,
18819                  uint32_t         val)
18820 {
18821     bxe_reg_wr_ind(sc, addr, val);
18822 }
18823
18824 static void
18825 ecore_write_dmae_phys_len(struct bxe_softc *sc,
18826                           bus_addr_t       phys_addr,
18827                           uint32_t         addr,
18828                           uint32_t         len)
18829 {
18830     bxe_write_dmae_phys_len(sc, phys_addr, addr, len);
18831 }
18832
18833 void
18834 ecore_storm_memset_struct(struct bxe_softc *sc,
18835                           uint32_t         addr,
18836                           size_t           size,
18837                           uint32_t         *data)
18838 {
18839     uint8_t i;
18840     for (i = 0; i < size/4; i++) {
18841         REG_WR(sc, addr + (i * 4), data[i]);
18842     }
18843 }
18844