sys/dev/bxe/bxe.c

   1 /*-
   2  * Copyright (c) 2007-2014 QLogic Corporation. All rights reserved.
   3  *
   4  * Redistribution and use in source and binary forms, with or without
   5  * modification, are permitted provided that the following conditions
   6  * are met:
   7  *
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. Redistributions in binary form must reproduce the above copyright
  11  *    notice, this list of conditions and the following disclaimer in the
  12  *    documentation and/or other materials provided with the distribution.
  13  *
  14  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS'
  15  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  16  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  17  * ARE DISCLAIMED.  IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS
  18  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  19  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  20  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  21  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  22  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  23  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  24  * THE POSSIBILITY OF SUCH DAMAGE.
  25  */
  26
  27 #include <sys/cdefs.h>
  28 __FBSDID("$FreeBSD$");
  29
  30 #define BXE_DRIVER_VERSION "1.78.79"
  31
  32 #include "bxe.h"
  33 #include "ecore_sp.h"
  34 #include "ecore_init.h"
  35 #include "ecore_init_ops.h"
  36
  37 #include "57710_int_offsets.h"
  38 #include "57711_int_offsets.h"
  39 #include "57712_int_offsets.h"
  40
  41 /*
  42  * CTLTYPE_U64 and sysctl_handle_64 were added in r217616. Define these
  43  * explicitly here for older kernels that don't include this changeset.
  44  */
  45 #ifndef CTLTYPE_U64
  46 #define CTLTYPE_U64      CTLTYPE_QUAD
  47 #define sysctl_handle_64 sysctl_handle_quad
  48 #endif
  49
  50 /*
  51  * CSUM_TCP_IPV6 and CSUM_UDP_IPV6 were added in r236170. Define these
  52  * here as zero(0) for older kernels that don't include this changeset
  53  * thereby masking the functionality.
  54  */
  55 #ifndef CSUM_TCP_IPV6
  56 #define CSUM_TCP_IPV6 0
  57 #define CSUM_UDP_IPV6 0
  58 #endif
  59
  60 /*
  61  * pci_find_cap was added in r219865. Re-define this at pci_find_extcap
  62  * for older kernels that don't include this changeset.
  63  */
  64 #if __FreeBSD_version < 900035
  65 #define pci_find_cap pci_find_extcap
  66 #endif
  67
  68 #define BXE_DEF_SB_ATT_IDX 0x0001
  69 #define BXE_DEF_SB_IDX     0x0002
  70
  71 /*
  72  * FLR Support - bxe_pf_flr_clnup() is called during nic_load in the per
  73  * function HW initialization.
  74  */
  75 #define FLR_WAIT_USEC     10000 /* 10 msecs */
  76 #define FLR_WAIT_INTERVAL 50    /* usecs */
  77 #define FLR_POLL_CNT      (FLR_WAIT_USEC / FLR_WAIT_INTERVAL) /* 200 */
  78
  79 struct pbf_pN_buf_regs {
  80     int pN;
  81     uint32_t init_crd;
  82     uint32_t crd;
  83     uint32_t crd_freed;
  84 };
  85
  86 struct pbf_pN_cmd_regs {
  87     int pN;
  88     uint32_t lines_occup;
  89     uint32_t lines_freed;
  90 };
  91
  92 /*
  93  * PCI Device ID Table used by bxe_probe().
  94  */
  95 #define BXE_DEVDESC_MAX 64
  96 static struct bxe_device_type bxe_devs[] = {
  97     {
  98         BRCM_VENDORID,
  99         CHIP_NUM_57710,
 100         PCI_ANY_ID, PCI_ANY_ID,
 101         "QLogic NetXtreme II BCM57710 10GbE"
 102     },
 103     {
 104         BRCM_VENDORID,
 105         CHIP_NUM_57711,
 106         PCI_ANY_ID, PCI_ANY_ID,
 107         "QLogic NetXtreme II BCM57711 10GbE"
 108     },
 109     {
 110         BRCM_VENDORID,
 111         CHIP_NUM_57711E,
 112         PCI_ANY_ID, PCI_ANY_ID,
 113         "QLogic NetXtreme II BCM57711E 10GbE"
 114     },
 115     {
 116         BRCM_VENDORID,
 117         CHIP_NUM_57712,
 118         PCI_ANY_ID, PCI_ANY_ID,
 119         "QLogic NetXtreme II BCM57712 10GbE"
 120     },
 121     {
 122         BRCM_VENDORID,
 123         CHIP_NUM_57712_MF,
 124         PCI_ANY_ID, PCI_ANY_ID,
 125         "QLogic NetXtreme II BCM57712 MF 10GbE"
 126     },
 127 #if 0
 128     {
 129         BRCM_VENDORID,
 130         CHIP_NUM_57712_VF,
 131         PCI_ANY_ID, PCI_ANY_ID,
 132         "QLogic NetXtreme II BCM57712 VF 10GbE"
 133     },
 134 #endif
 135     {
 136         BRCM_VENDORID,
 137         CHIP_NUM_57800,
 138         PCI_ANY_ID, PCI_ANY_ID,
 139         "QLogic NetXtreme II BCM57800 10GbE"
 140     },
 141     {
 142         BRCM_VENDORID,
 143         CHIP_NUM_57800_MF,
 144         PCI_ANY_ID, PCI_ANY_ID,
 145         "QLogic NetXtreme II BCM57800 MF 10GbE"
 146     },
 147 #if 0
 148     {
 149         BRCM_VENDORID,
 150         CHIP_NUM_57800_VF,
 151         PCI_ANY_ID, PCI_ANY_ID,
 152         "QLogic NetXtreme II BCM57800 VF 10GbE"
 153     },
 154 #endif
 155     {
 156         BRCM_VENDORID,
 157         CHIP_NUM_57810,
 158         PCI_ANY_ID, PCI_ANY_ID,
 159         "QLogic NetXtreme II BCM57810 10GbE"
 160     },
 161     {
 162         BRCM_VENDORID,
 163         CHIP_NUM_57810_MF,
 164         PCI_ANY_ID, PCI_ANY_ID,
 165         "QLogic NetXtreme II BCM57810 MF 10GbE"
 166     },
 167 #if 0
 168     {
 169         BRCM_VENDORID,
 170         CHIP_NUM_57810_VF,
 171         PCI_ANY_ID, PCI_ANY_ID,
 172         "QLogic NetXtreme II BCM57810 VF 10GbE"
 173     },
 174 #endif
 175     {
 176         BRCM_VENDORID,
 177         CHIP_NUM_57811,
 178         PCI_ANY_ID, PCI_ANY_ID,
 179         "QLogic NetXtreme II BCM57811 10GbE"
 180     },
 181     {
 182         BRCM_VENDORID,
 183         CHIP_NUM_57811_MF,
 184         PCI_ANY_ID, PCI_ANY_ID,
 185         "QLogic NetXtreme II BCM57811 MF 10GbE"
 186     },
 187 #if 0
 188     {
 189         BRCM_VENDORID,
 190         CHIP_NUM_57811_VF,
 191         PCI_ANY_ID, PCI_ANY_ID,
 192         "QLogic NetXtreme II BCM57811 VF 10GbE"
 193     },
 194 #endif
 195     {
 196         BRCM_VENDORID,
 197         CHIP_NUM_57840_4_10,
 198         PCI_ANY_ID, PCI_ANY_ID,
 199         "QLogic NetXtreme II BCM57840 4x10GbE"
 200     },
 201 #if 0
 202     {
 203         BRCM_VENDORID,
 204         CHIP_NUM_57840_2_20,
 205         PCI_ANY_ID, PCI_ANY_ID,
 206         "QLogic NetXtreme II BCM57840 2x20GbE"
 207     },
 208 #endif
 209     {
 210         BRCM_VENDORID,
 211         CHIP_NUM_57840_MF,
 212         PCI_ANY_ID, PCI_ANY_ID,
 213         "QLogic NetXtreme II BCM57840 MF 10GbE"
 214     },
 215 #if 0
 216     {
 217         BRCM_VENDORID,
 218         CHIP_NUM_57840_VF,
 219         PCI_ANY_ID, PCI_ANY_ID,
 220         "QLogic NetXtreme II BCM57840 VF 10GbE"
 221     },
 222 #endif
 223     {
 224         0, 0, 0, 0, NULL
 225     }
 226 };
 227
 228 MALLOC_DECLARE(M_BXE_ILT);
 229 MALLOC_DEFINE(M_BXE_ILT, "bxe_ilt", "bxe ILT pointer");
 230
 231 /*
 232  * FreeBSD device entry points.
 233  */
 234 static int bxe_probe(device_t);
 235 static int bxe_attach(device_t);
 236 static int bxe_detach(device_t);
 237 static int bxe_shutdown(device_t);
 238
 239 /*
 240  * FreeBSD KLD module/device interface event handler method.
 241  */
 242 static device_method_t bxe_methods[] = {
 243     /* Device interface (device_if.h) */
 244     DEVMETHOD(device_probe,     bxe_probe),
 245     DEVMETHOD(device_attach,    bxe_attach),
 246     DEVMETHOD(device_detach,    bxe_detach),
 247     DEVMETHOD(device_shutdown,  bxe_shutdown),
 248 #if 0
 249     DEVMETHOD(device_suspend,   bxe_suspend),
 250     DEVMETHOD(device_resume,    bxe_resume),
 251 #endif
 252     /* Bus interface (bus_if.h) */
 253     DEVMETHOD(bus_print_child,  bus_generic_print_child),
 254     DEVMETHOD(bus_driver_added, bus_generic_driver_added),
 255     KOBJMETHOD_END
 256 };
 257
 258 /*
 259  * FreeBSD KLD Module data declaration
 260  */
 261 static driver_t bxe_driver = {
 262     "bxe",                   /* module name */
 263     bxe_methods,             /* event handler */
 264     sizeof(struct bxe_softc) /* extra data */
 265 };
 266
 267 /*
 268  * FreeBSD dev class is needed to manage dev instances and
 269  * to associate with a bus type
 270  */
 271 static devclass_t bxe_devclass;
 272
 273 MODULE_DEPEND(bxe, pci, 1, 1, 1);
 274 MODULE_DEPEND(bxe, ether, 1, 1, 1);
 275 DRIVER_MODULE(bxe, pci, bxe_driver, bxe_devclass, 0, 0);
 276
 277 /* resources needed for unloading a previously loaded device */
 278
 279 #define BXE_PREV_WAIT_NEEDED 1
 280 struct mtx bxe_prev_mtx;
 281 MTX_SYSINIT(bxe_prev_mtx, &bxe_prev_mtx, "bxe_prev_lock", MTX_DEF);
 282 struct bxe_prev_list_node {
 283     LIST_ENTRY(bxe_prev_list_node) node;
 284     uint8_t bus;
 285     uint8_t slot;
 286     uint8_t path;
 287     uint8_t aer; /* XXX automatic error recovery */
 288     uint8_t undi;
 289 };
 290 static LIST_HEAD(, bxe_prev_list_node) bxe_prev_list = LIST_HEAD_INITIALIZER(bxe_prev_list);
 291
 292 static int load_count[2][3] = { {0} }; /* per-path: 0-common, 1-port0, 2-port1 */
 293
 294 /* Tunable device values... */
 295
 296 SYSCTL_NODE(_hw, OID_AUTO, bxe, CTLFLAG_RD, 0, "bxe driver parameters");
 297
 298 /* Debug */
 299 unsigned long bxe_debug = 0;
 300 TUNABLE_ULONG("hw.bxe.debug", &bxe_debug);
 301 SYSCTL_ULONG(_hw_bxe, OID_AUTO, debug, (CTLFLAG_RDTUN),
 302              &bxe_debug, 0, "Debug logging mode");
 303
 304 /* Interrupt Mode: 0 (IRQ), 1 (MSI/IRQ), and 2 (MSI-X/MSI/IRQ) */
 305 static int bxe_interrupt_mode = INTR_MODE_MSIX;
 306 TUNABLE_INT("hw.bxe.interrupt_mode", &bxe_interrupt_mode);
 307 SYSCTL_INT(_hw_bxe, OID_AUTO, interrupt_mode, CTLFLAG_RDTUN,
 308            &bxe_interrupt_mode, 0, "Interrupt (MSI-X/MSI/INTx) mode");
 309
 310 /* Number of Queues: 0 (Auto) or 1 to 16 (fixed queue number) */
 311 static int bxe_queue_count = 4;
 312 TUNABLE_INT("hw.bxe.queue_count", &bxe_queue_count);
 313 SYSCTL_INT(_hw_bxe, OID_AUTO, queue_count, CTLFLAG_RDTUN,
 314            &bxe_queue_count, 0, "Multi-Queue queue count");
 315
 316 /* max number of buffers per queue (default RX_BD_USABLE) */
 317 static int bxe_max_rx_bufs = 0;
 318 TUNABLE_INT("hw.bxe.max_rx_bufs", &bxe_max_rx_bufs);
 319 SYSCTL_INT(_hw_bxe, OID_AUTO, max_rx_bufs, CTLFLAG_RDTUN,
 320            &bxe_max_rx_bufs, 0, "Maximum Number of Rx Buffers Per Queue");
 321
 322 /* Host interrupt coalescing RX tick timer (usecs) */
 323 static int bxe_hc_rx_ticks = 25;
 324 TUNABLE_INT("hw.bxe.hc_rx_ticks", &bxe_hc_rx_ticks);
 325 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_rx_ticks, CTLFLAG_RDTUN,
 326            &bxe_hc_rx_ticks, 0, "Host Coalescing Rx ticks");
 327
 328 /* Host interrupt coalescing TX tick timer (usecs) */
 329 static int bxe_hc_tx_ticks = 50;
 330 TUNABLE_INT("hw.bxe.hc_tx_ticks", &bxe_hc_tx_ticks);
 331 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_tx_ticks, CTLFLAG_RDTUN,
 332            &bxe_hc_tx_ticks, 0, "Host Coalescing Tx ticks");
 333
 334 /* Maximum number of Rx packets to process at a time */
 335 static int bxe_rx_budget = 0xffffffff;
 336 TUNABLE_INT("hw.bxe.rx_budget", &bxe_rx_budget);
 337 SYSCTL_INT(_hw_bxe, OID_AUTO, rx_budget, CTLFLAG_TUN,
 338            &bxe_rx_budget, 0, "Rx processing budget");
 339
 340 /* Maximum LRO aggregation size */
 341 static int bxe_max_aggregation_size = 0;
 342 TUNABLE_INT("hw.bxe.max_aggregation_size", &bxe_max_aggregation_size);
 343 SYSCTL_INT(_hw_bxe, OID_AUTO, max_aggregation_size, CTLFLAG_TUN,
 344            &bxe_max_aggregation_size, 0, "max aggregation size");
 345
 346 /* PCI MRRS: -1 (Auto), 0 (128B), 1 (256B), 2 (512B), 3 (1KB) */
 347 static int bxe_mrrs = -1;
 348 TUNABLE_INT("hw.bxe.mrrs", &bxe_mrrs);
 349 SYSCTL_INT(_hw_bxe, OID_AUTO, mrrs, CTLFLAG_RDTUN,
 350            &bxe_mrrs, 0, "PCIe maximum read request size");
 351
 352 /* AutoGrEEEn: 0 (hardware default), 1 (force on), 2 (force off) */
 353 static int bxe_autogreeen = 0;
 354 TUNABLE_INT("hw.bxe.autogreeen", &bxe_autogreeen);
 355 SYSCTL_INT(_hw_bxe, OID_AUTO, autogreeen, CTLFLAG_RDTUN,
 356            &bxe_autogreeen, 0, "AutoGrEEEn support");
 357
 358 /* 4-tuple RSS support for UDP: 0 (disabled), 1 (enabled) */
 359 static int bxe_udp_rss = 0;
 360 TUNABLE_INT("hw.bxe.udp_rss", &bxe_udp_rss);
 361 SYSCTL_INT(_hw_bxe, OID_AUTO, udp_rss, CTLFLAG_RDTUN,
 362            &bxe_udp_rss, 0, "UDP RSS support");
 363
 364
 365 #define STAT_NAME_LEN 32 /* no stat names below can be longer than this */
 366
 367 #define STATS_OFFSET32(stat_name)                   \
 368     (offsetof(struct bxe_eth_stats, stat_name) / 4)
 369
 370 #define Q_STATS_OFFSET32(stat_name)                   \
 371     (offsetof(struct bxe_eth_q_stats, stat_name) / 4)
 372
 373 static const struct {
 374     uint32_t offset;
 375     uint32_t size;
 376     uint32_t flags;
 377 #define STATS_FLAGS_PORT  1
 378 #define STATS_FLAGS_FUNC  2 /* MF only cares about function stats */
 379 #define STATS_FLAGS_BOTH  (STATS_FLAGS_FUNC | STATS_FLAGS_PORT)
 380     char string[STAT_NAME_LEN];
 381 } bxe_eth_stats_arr[] = {
 382     { STATS_OFFSET32(total_bytes_received_hi),
 383                 8, STATS_FLAGS_BOTH, "rx_bytes" },
 384     { STATS_OFFSET32(error_bytes_received_hi),
 385                 8, STATS_FLAGS_BOTH, "rx_error_bytes" },
 386     { STATS_OFFSET32(total_unicast_packets_received_hi),
 387                 8, STATS_FLAGS_BOTH, "rx_ucast_packets" },
 388     { STATS_OFFSET32(total_multicast_packets_received_hi),
 389                 8, STATS_FLAGS_BOTH, "rx_mcast_packets" },
 390     { STATS_OFFSET32(total_broadcast_packets_received_hi),
 391                 8, STATS_FLAGS_BOTH, "rx_bcast_packets" },
 392     { STATS_OFFSET32(rx_stat_dot3statsfcserrors_hi),
 393                 8, STATS_FLAGS_PORT, "rx_crc_errors" },
 394     { STATS_OFFSET32(rx_stat_dot3statsalignmenterrors_hi),
 395                 8, STATS_FLAGS_PORT, "rx_align_errors" },
 396     { STATS_OFFSET32(rx_stat_etherstatsundersizepkts_hi),
 397                 8, STATS_FLAGS_PORT, "rx_undersize_packets" },
 398     { STATS_OFFSET32(etherstatsoverrsizepkts_hi),
 399                 8, STATS_FLAGS_PORT, "rx_oversize_packets" },
 400     { STATS_OFFSET32(rx_stat_etherstatsfragments_hi),
 401                 8, STATS_FLAGS_PORT, "rx_fragments" },
 402     { STATS_OFFSET32(rx_stat_etherstatsjabbers_hi),
 403                 8, STATS_FLAGS_PORT, "rx_jabbers" },
 404     { STATS_OFFSET32(no_buff_discard_hi),
 405                 8, STATS_FLAGS_BOTH, "rx_discards" },
 406     { STATS_OFFSET32(mac_filter_discard),
 407                 4, STATS_FLAGS_PORT, "rx_filtered_packets" },
 408     { STATS_OFFSET32(mf_tag_discard),
 409                 4, STATS_FLAGS_PORT, "rx_mf_tag_discard" },
 410     { STATS_OFFSET32(pfc_frames_received_hi),
 411                 8, STATS_FLAGS_PORT, "pfc_frames_received" },
 412     { STATS_OFFSET32(pfc_frames_sent_hi),
 413                 8, STATS_FLAGS_PORT, "pfc_frames_sent" },
 414     { STATS_OFFSET32(brb_drop_hi),
 415                 8, STATS_FLAGS_PORT, "rx_brb_discard" },
 416     { STATS_OFFSET32(brb_truncate_hi),
 417                 8, STATS_FLAGS_PORT, "rx_brb_truncate" },
 418     { STATS_OFFSET32(pause_frames_received_hi),
 419                 8, STATS_FLAGS_PORT, "rx_pause_frames" },
 420     { STATS_OFFSET32(rx_stat_maccontrolframesreceived_hi),
 421                 8, STATS_FLAGS_PORT, "rx_mac_ctrl_frames" },
 422     { STATS_OFFSET32(nig_timer_max),
 423                 4, STATS_FLAGS_PORT, "rx_constant_pause_events" },
 424     { STATS_OFFSET32(total_bytes_transmitted_hi),
 425                 8, STATS_FLAGS_BOTH, "tx_bytes" },
 426     { STATS_OFFSET32(tx_stat_ifhcoutbadoctets_hi),
 427                 8, STATS_FLAGS_PORT, "tx_error_bytes" },
 428     { STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 429                 8, STATS_FLAGS_BOTH, "tx_ucast_packets" },
 430     { STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 431                 8, STATS_FLAGS_BOTH, "tx_mcast_packets" },
 432     { STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 433                 8, STATS_FLAGS_BOTH, "tx_bcast_packets" },
 434     { STATS_OFFSET32(tx_stat_dot3statsinternalmactransmiterrors_hi),
 435                 8, STATS_FLAGS_PORT, "tx_mac_errors" },
 436     { STATS_OFFSET32(rx_stat_dot3statscarriersenseerrors_hi),
 437                 8, STATS_FLAGS_PORT, "tx_carrier_errors" },
 438     { STATS_OFFSET32(tx_stat_dot3statssinglecollisionframes_hi),
 439                 8, STATS_FLAGS_PORT, "tx_single_collisions" },
 440     { STATS_OFFSET32(tx_stat_dot3statsmultiplecollisionframes_hi),
 441                 8, STATS_FLAGS_PORT, "tx_multi_collisions" },
 442     { STATS_OFFSET32(tx_stat_dot3statsdeferredtransmissions_hi),
 443                 8, STATS_FLAGS_PORT, "tx_deferred" },
 444     { STATS_OFFSET32(tx_stat_dot3statsexcessivecollisions_hi),
 445                 8, STATS_FLAGS_PORT, "tx_excess_collisions" },
 446     { STATS_OFFSET32(tx_stat_dot3statslatecollisions_hi),
 447                 8, STATS_FLAGS_PORT, "tx_late_collisions" },
 448     { STATS_OFFSET32(tx_stat_etherstatscollisions_hi),
 449                 8, STATS_FLAGS_PORT, "tx_total_collisions" },
 450     { STATS_OFFSET32(tx_stat_etherstatspkts64octets_hi),
 451                 8, STATS_FLAGS_PORT, "tx_64_byte_packets" },
 452     { STATS_OFFSET32(tx_stat_etherstatspkts65octetsto127octets_hi),
 453                 8, STATS_FLAGS_PORT, "tx_65_to_127_byte_packets" },
 454     { STATS_OFFSET32(tx_stat_etherstatspkts128octetsto255octets_hi),
 455                 8, STATS_FLAGS_PORT, "tx_128_to_255_byte_packets" },
 456     { STATS_OFFSET32(tx_stat_etherstatspkts256octetsto511octets_hi),
 457                 8, STATS_FLAGS_PORT, "tx_256_to_511_byte_packets" },
 458     { STATS_OFFSET32(tx_stat_etherstatspkts512octetsto1023octets_hi),
 459                 8, STATS_FLAGS_PORT, "tx_512_to_1023_byte_packets" },
 460     { STATS_OFFSET32(etherstatspkts1024octetsto1522octets_hi),
 461                 8, STATS_FLAGS_PORT, "tx_1024_to_1522_byte_packets" },
 462     { STATS_OFFSET32(etherstatspktsover1522octets_hi),
 463                 8, STATS_FLAGS_PORT, "tx_1523_to_9022_byte_packets" },
 464     { STATS_OFFSET32(pause_frames_sent_hi),
 465                 8, STATS_FLAGS_PORT, "tx_pause_frames" },
 466     { STATS_OFFSET32(total_tpa_aggregations_hi),
 467                 8, STATS_FLAGS_FUNC, "tpa_aggregations" },
 468     { STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 469                 8, STATS_FLAGS_FUNC, "tpa_aggregated_frames"},
 470     { STATS_OFFSET32(total_tpa_bytes_hi),
 471                 8, STATS_FLAGS_FUNC, "tpa_bytes"},
 472 #if 0
 473     { STATS_OFFSET32(recoverable_error),
 474                 4, STATS_FLAGS_FUNC, "recoverable_errors" },
 475     { STATS_OFFSET32(unrecoverable_error),
 476                 4, STATS_FLAGS_FUNC, "unrecoverable_errors" },
 477 #endif
 478     { STATS_OFFSET32(eee_tx_lpi),
 479                 4, STATS_FLAGS_PORT, "eee_tx_lpi"},
 480     { STATS_OFFSET32(rx_calls),
 481                 4, STATS_FLAGS_FUNC, "rx_calls"},
 482     { STATS_OFFSET32(rx_pkts),
 483                 4, STATS_FLAGS_FUNC, "rx_pkts"},
 484     { STATS_OFFSET32(rx_tpa_pkts),
 485                 4, STATS_FLAGS_FUNC, "rx_tpa_pkts"},
 486     { STATS_OFFSET32(rx_jumbo_sge_pkts),
 487                 4, STATS_FLAGS_FUNC, "rx_jumbo_sge_pkts"},
 488     { STATS_OFFSET32(rx_soft_errors),
 489                 4, STATS_FLAGS_FUNC, "rx_soft_errors"},
 490     { STATS_OFFSET32(rx_hw_csum_errors),
 491                 4, STATS_FLAGS_FUNC, "rx_hw_csum_errors"},
 492     { STATS_OFFSET32(rx_ofld_frames_csum_ip),
 493                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_ip"},
 494     { STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 495                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_tcp_udp"},
 496     { STATS_OFFSET32(rx_budget_reached),
 497                 4, STATS_FLAGS_FUNC, "rx_budget_reached"},
 498     { STATS_OFFSET32(tx_pkts),
 499                 4, STATS_FLAGS_FUNC, "tx_pkts"},
 500     { STATS_OFFSET32(tx_soft_errors),
 501                 4, STATS_FLAGS_FUNC, "tx_soft_errors"},
 502     { STATS_OFFSET32(tx_ofld_frames_csum_ip),
 503                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_ip"},
 504     { STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 505                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_tcp"},
 506     { STATS_OFFSET32(tx_ofld_frames_csum_udp),
 507                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_udp"},
 508     { STATS_OFFSET32(tx_ofld_frames_lso),
 509                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso"},
 510     { STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 511                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso_hdr_splits"},
 512     { STATS_OFFSET32(tx_encap_failures),
 513                 4, STATS_FLAGS_FUNC, "tx_encap_failures"},
 514     { STATS_OFFSET32(tx_hw_queue_full),
 515                 4, STATS_FLAGS_FUNC, "tx_hw_queue_full"},
 516     { STATS_OFFSET32(tx_hw_max_queue_depth),
 517                 4, STATS_FLAGS_FUNC, "tx_hw_max_queue_depth"},
 518     { STATS_OFFSET32(tx_dma_mapping_failure),
 519                 4, STATS_FLAGS_FUNC, "tx_dma_mapping_failure"},
 520     { STATS_OFFSET32(tx_max_drbr_queue_depth),
 521                 4, STATS_FLAGS_FUNC, "tx_max_drbr_queue_depth"},
 522     { STATS_OFFSET32(tx_window_violation_std),
 523                 4, STATS_FLAGS_FUNC, "tx_window_violation_std"},
 524     { STATS_OFFSET32(tx_window_violation_tso),
 525                 4, STATS_FLAGS_FUNC, "tx_window_violation_tso"},
 526 #if 0
 527     { STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 528                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_ipv6"},
 529     { STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 530                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_not_tcp"},
 531 #endif
 532     { STATS_OFFSET32(tx_chain_lost_mbuf),
 533                 4, STATS_FLAGS_FUNC, "tx_chain_lost_mbuf"},
 534     { STATS_OFFSET32(tx_frames_deferred),
 535                 4, STATS_FLAGS_FUNC, "tx_frames_deferred"},
 536     { STATS_OFFSET32(tx_queue_xoff),
 537                 4, STATS_FLAGS_FUNC, "tx_queue_xoff"},
 538     { STATS_OFFSET32(mbuf_defrag_attempts),
 539                 4, STATS_FLAGS_FUNC, "mbuf_defrag_attempts"},
 540     { STATS_OFFSET32(mbuf_defrag_failures),
 541                 4, STATS_FLAGS_FUNC, "mbuf_defrag_failures"},
 542     { STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 543                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_alloc_failed"},
 544     { STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 545                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_mapping_failed"},
 546     { STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 547                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_alloc_failed"},
 548     { STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 549                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_mapping_failed"},
 550     { STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 551                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_alloc_failed"},
 552     { STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 553                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_mapping_failed"},
 554     { STATS_OFFSET32(mbuf_alloc_tx),
 555                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tx"},
 556     { STATS_OFFSET32(mbuf_alloc_rx),
 557                 4, STATS_FLAGS_FUNC, "mbuf_alloc_rx"},
 558     { STATS_OFFSET32(mbuf_alloc_sge),
 559                 4, STATS_FLAGS_FUNC, "mbuf_alloc_sge"},
 560     { STATS_OFFSET32(mbuf_alloc_tpa),
 561                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tpa"}
 562 };
 563
 564 static const struct {
 565     uint32_t offset;
 566     uint32_t size;
 567     char string[STAT_NAME_LEN];
 568 } bxe_eth_q_stats_arr[] = {
 569     { Q_STATS_OFFSET32(total_bytes_received_hi),
 570                 8, "rx_bytes" },
 571     { Q_STATS_OFFSET32(total_unicast_packets_received_hi),
 572                 8, "rx_ucast_packets" },
 573     { Q_STATS_OFFSET32(total_multicast_packets_received_hi),
 574                 8, "rx_mcast_packets" },
 575     { Q_STATS_OFFSET32(total_broadcast_packets_received_hi),
 576                 8, "rx_bcast_packets" },
 577     { Q_STATS_OFFSET32(no_buff_discard_hi),
 578                 8, "rx_discards" },
 579     { Q_STATS_OFFSET32(total_bytes_transmitted_hi),
 580                 8, "tx_bytes" },
 581     { Q_STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 582                 8, "tx_ucast_packets" },
 583     { Q_STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 584                 8, "tx_mcast_packets" },
 585     { Q_STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 586                 8, "tx_bcast_packets" },
 587     { Q_STATS_OFFSET32(total_tpa_aggregations_hi),
 588                 8, "tpa_aggregations" },
 589     { Q_STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 590                 8, "tpa_aggregated_frames"},
 591     { Q_STATS_OFFSET32(total_tpa_bytes_hi),
 592                 8, "tpa_bytes"},
 593     { Q_STATS_OFFSET32(rx_calls),
 594                 4, "rx_calls"},
 595     { Q_STATS_OFFSET32(rx_pkts),
 596                 4, "rx_pkts"},
 597     { Q_STATS_OFFSET32(rx_tpa_pkts),
 598                 4, "rx_tpa_pkts"},
 599     { Q_STATS_OFFSET32(rx_jumbo_sge_pkts),
 600                 4, "rx_jumbo_sge_pkts"},
 601     { Q_STATS_OFFSET32(rx_soft_errors),
 602                 4, "rx_soft_errors"},
 603     { Q_STATS_OFFSET32(rx_hw_csum_errors),
 604                 4, "rx_hw_csum_errors"},
 605     { Q_STATS_OFFSET32(rx_ofld_frames_csum_ip),
 606                 4, "rx_ofld_frames_csum_ip"},
 607     { Q_STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 608                 4, "rx_ofld_frames_csum_tcp_udp"},
 609     { Q_STATS_OFFSET32(rx_budget_reached),
 610                 4, "rx_budget_reached"},
 611     { Q_STATS_OFFSET32(tx_pkts),
 612                 4, "tx_pkts"},
 613     { Q_STATS_OFFSET32(tx_soft_errors),
 614                 4, "tx_soft_errors"},
 615     { Q_STATS_OFFSET32(tx_ofld_frames_csum_ip),
 616                 4, "tx_ofld_frames_csum_ip"},
 617     { Q_STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 618                 4, "tx_ofld_frames_csum_tcp"},
 619     { Q_STATS_OFFSET32(tx_ofld_frames_csum_udp),
 620                 4, "tx_ofld_frames_csum_udp"},
 621     { Q_STATS_OFFSET32(tx_ofld_frames_lso),
 622                 4, "tx_ofld_frames_lso"},
 623     { Q_STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 624                 4, "tx_ofld_frames_lso_hdr_splits"},
 625     { Q_STATS_OFFSET32(tx_encap_failures),
 626                 4, "tx_encap_failures"},
 627     { Q_STATS_OFFSET32(tx_hw_queue_full),
 628                 4, "tx_hw_queue_full"},
 629     { Q_STATS_OFFSET32(tx_hw_max_queue_depth),
 630                 4, "tx_hw_max_queue_depth"},
 631     { Q_STATS_OFFSET32(tx_dma_mapping_failure),
 632                 4, "tx_dma_mapping_failure"},
 633     { Q_STATS_OFFSET32(tx_max_drbr_queue_depth),
 634                 4, "tx_max_drbr_queue_depth"},
 635     { Q_STATS_OFFSET32(tx_window_violation_std),
 636                 4, "tx_window_violation_std"},
 637     { Q_STATS_OFFSET32(tx_window_violation_tso),
 638                 4, "tx_window_violation_tso"},
 639 #if 0
 640     { Q_STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 641                 4, "tx_unsupported_tso_request_ipv6"},
 642     { Q_STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 643                 4, "tx_unsupported_tso_request_not_tcp"},
 644 #endif
 645     { Q_STATS_OFFSET32(tx_chain_lost_mbuf),
 646                 4, "tx_chain_lost_mbuf"},
 647     { Q_STATS_OFFSET32(tx_frames_deferred),
 648                 4, "tx_frames_deferred"},
 649     { Q_STATS_OFFSET32(tx_queue_xoff),
 650                 4, "tx_queue_xoff"},
 651     { Q_STATS_OFFSET32(mbuf_defrag_attempts),
 652                 4, "mbuf_defrag_attempts"},
 653     { Q_STATS_OFFSET32(mbuf_defrag_failures),
 654                 4, "mbuf_defrag_failures"},
 655     { Q_STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 656                 4, "mbuf_rx_bd_alloc_failed"},
 657     { Q_STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 658                 4, "mbuf_rx_bd_mapping_failed"},
 659     { Q_STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 660                 4, "mbuf_rx_tpa_alloc_failed"},
 661     { Q_STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 662                 4, "mbuf_rx_tpa_mapping_failed"},
 663     { Q_STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 664                 4, "mbuf_rx_sge_alloc_failed"},
 665     { Q_STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 666                 4, "mbuf_rx_sge_mapping_failed"},
 667     { Q_STATS_OFFSET32(mbuf_alloc_tx),
 668                 4, "mbuf_alloc_tx"},
 669     { Q_STATS_OFFSET32(mbuf_alloc_rx),
 670                 4, "mbuf_alloc_rx"},
 671     { Q_STATS_OFFSET32(mbuf_alloc_sge),
 672                 4, "mbuf_alloc_sge"},
 673     { Q_STATS_OFFSET32(mbuf_alloc_tpa),
 674                 4, "mbuf_alloc_tpa"}
 675 };
 676
 677 #define BXE_NUM_ETH_STATS   ARRAY_SIZE(bxe_eth_stats_arr)
 678 #define BXE_NUM_ETH_Q_STATS ARRAY_SIZE(bxe_eth_q_stats_arr)
 679
 680
 681 static void    bxe_cmng_fns_init(struct bxe_softc *sc,
 682                                  uint8_t          read_cfg,
 683                                  uint8_t          cmng_type);
 684 static int     bxe_get_cmng_fns_mode(struct bxe_softc *sc);
 685 static void    storm_memset_cmng(struct bxe_softc *sc,
 686                                  struct cmng_init *cmng,
 687                                  uint8_t          port);
 688 static void    bxe_set_reset_global(struct bxe_softc *sc);
 689 static void    bxe_set_reset_in_progress(struct bxe_softc *sc);
 690 static uint8_t bxe_reset_is_done(struct bxe_softc *sc,
 691                                  int              engine);
 692 static uint8_t bxe_clear_pf_load(struct bxe_softc *sc);
 693 static uint8_t bxe_chk_parity_attn(struct bxe_softc *sc,
 694                                    uint8_t          *global,
 695                                    uint8_t          print);
 696 static void    bxe_int_disable(struct bxe_softc *sc);
 697 static int     bxe_release_leader_lock(struct bxe_softc *sc);
 698 static void    bxe_pf_disable(struct bxe_softc *sc);
 699 static void    bxe_free_fp_buffers(struct bxe_softc *sc);
 700 static inline void bxe_update_rx_prod(struct bxe_softc    *sc,
 701                                       struct bxe_fastpath *fp,
 702                                       uint16_t            rx_bd_prod,
 703                                       uint16_t            rx_cq_prod,
 704                                       uint16_t            rx_sge_prod);
 705 static void    bxe_link_report_locked(struct bxe_softc *sc);
 706 static void    bxe_link_report(struct bxe_softc *sc);
 707 static void    bxe_link_status_update(struct bxe_softc *sc);
 708 static void    bxe_periodic_callout_func(void *xsc);
 709 static void    bxe_periodic_start(struct bxe_softc *sc);
 710 static void    bxe_periodic_stop(struct bxe_softc *sc);
 711 static int     bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
 712                                     uint16_t prev_index,
 713                                     uint16_t index);
 714 static int     bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
 715                                      int                 queue);
 716 static int     bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
 717                                      uint16_t            index);
 718 static uint8_t bxe_txeof(struct bxe_softc *sc,
 719                          struct bxe_fastpath *fp);
 720 static void    bxe_task_fp(struct bxe_fastpath *fp);
 721 static __noinline void bxe_dump_mbuf(struct bxe_softc *sc,
 722                                      struct mbuf      *m,
 723                                      uint8_t          contents);
 724 static int     bxe_alloc_mem(struct bxe_softc *sc);
 725 static void    bxe_free_mem(struct bxe_softc *sc);
 726 static int     bxe_alloc_fw_stats_mem(struct bxe_softc *sc);
 727 static void    bxe_free_fw_stats_mem(struct bxe_softc *sc);
 728 static int     bxe_interrupt_attach(struct bxe_softc *sc);
 729 static void    bxe_interrupt_detach(struct bxe_softc *sc);
 730 static void    bxe_set_rx_mode(struct bxe_softc *sc);
 731 static int     bxe_init_locked(struct bxe_softc *sc);
 732 static int     bxe_stop_locked(struct bxe_softc *sc);
 733 static __noinline int bxe_nic_load(struct bxe_softc *sc,
 734                                    int              load_mode);
 735 static __noinline int bxe_nic_unload(struct bxe_softc *sc,
 736                                      uint32_t         unload_mode,
 737                                      uint8_t          keep_link);
 738
 739 static void bxe_handle_sp_tq(void *context, int pending);
 740 static void bxe_handle_fp_tq(void *context, int pending);
 741
 742
 743 /* calculate crc32 on a buffer (NOTE: crc32_length MUST be aligned to 8) */
 744 uint32_t
 745 calc_crc32(uint8_t  *crc32_packet,
 746            uint32_t crc32_length,
 747            uint32_t crc32_seed,
 748            uint8_t  complement)
 749 {
 750    uint32_t byte         = 0;
 751    uint32_t bit          = 0;
 752    uint8_t  msb          = 0;
 753    uint32_t temp         = 0;
 754    uint32_t shft         = 0;
 755    uint8_t  current_byte = 0;
 756    uint32_t crc32_result = crc32_seed;
 757    const uint32_t CRC32_POLY = 0x1edc6f41;
 758
 759    if ((crc32_packet == NULL) ||
 760        (crc32_length == 0) ||
 761        ((crc32_length % 8) != 0))
 762     {
 763         return (crc32_result);
 764     }
 765
 766     for (byte = 0; byte < crc32_length; byte = byte + 1)
 767     {
 768         current_byte = crc32_packet[byte];
 769         for (bit = 0; bit < 8; bit = bit + 1)
 770         {
 771             /* msb = crc32_result[31]; */
 772             msb = (uint8_t)(crc32_result >> 31);
 773
 774             crc32_result = crc32_result << 1;
 775
 776             /* it (msb != current_byte[bit]) */
 777             if (msb != (0x1 & (current_byte >> bit)))
 778             {
 779                 crc32_result = crc32_result ^ CRC32_POLY;
 780                 /* crc32_result[0] = 1 */
 781                 crc32_result |= 1;
 782             }
 783         }
 784     }
 785
 786     /* Last step is to:
 787      * 1. "mirror" every bit
 788      * 2. swap the 4 bytes
 789      * 3. complement each bit
 790      */
 791
 792     /* Mirror */
 793     temp = crc32_result;
 794     shft = sizeof(crc32_result) * 8 - 1;
 795
 796     for (crc32_result >>= 1; crc32_result; crc32_result >>= 1)
 797     {
 798         temp <<= 1;
 799         temp |= crc32_result & 1;
 800         shft-- ;
 801     }
 802
 803     /* temp[31-bit] = crc32_result[bit] */
 804     temp <<= shft;
 805
 806     /* Swap */
 807     /* crc32_result = {temp[7:0], temp[15:8], temp[23:16], temp[31:24]} */
 808     {
 809         uint32_t t0, t1, t2, t3;
 810         t0 = (0x000000ff & (temp >> 24));
 811         t1 = (0x0000ff00 & (temp >> 8));
 812         t2 = (0x00ff0000 & (temp << 8));
 813         t3 = (0xff000000 & (temp << 24));
 814         crc32_result = t0 | t1 | t2 | t3;
 815     }
 816
 817     /* Complement */
 818     if (complement)
 819     {
 820         crc32_result = ~crc32_result;
 821     }
 822
 823     return (crc32_result);
 824 }
 825
 826 int
 827 bxe_test_bit(int                    nr,
 828              volatile unsigned long *addr)
 829 {
 830     return ((atomic_load_acq_long(addr) & (1 << nr)) != 0);
 831 }
 832
 833 void
 834 bxe_set_bit(unsigned int           nr,
 835             volatile unsigned long *addr)
 836 {
 837     atomic_set_acq_long(addr, (1 << nr));
 838 }
 839
 840 void
 841 bxe_clear_bit(int                    nr,
 842               volatile unsigned long *addr)
 843 {
 844     atomic_clear_acq_long(addr, (1 << nr));
 845 }
 846
 847 int
 848 bxe_test_and_set_bit(int                    nr,
 849                        volatile unsigned long *addr)
 850 {
 851     unsigned long x;
 852     nr = (1 << nr);
 853     do {
 854         x = *addr;
 855     } while (atomic_cmpset_acq_long(addr, x, x | nr) == 0);
 856     // if (x & nr) bit_was_set; else bit_was_not_set;
 857     return (x & nr);
 858 }
 859
 860 int
 861 bxe_test_and_clear_bit(int                    nr,
 862                        volatile unsigned long *addr)
 863 {
 864     unsigned long x;
 865     nr = (1 << nr);
 866     do {
 867         x = *addr;
 868     } while (atomic_cmpset_acq_long(addr, x, x & ~nr) == 0);
 869     // if (x & nr) bit_was_set; else bit_was_not_set;
 870     return (x & nr);
 871 }
 872
 873 int
 874 bxe_cmpxchg(volatile int *addr,
 875             int          old,
 876             int          new)
 877 {
 878     int x;
 879     do {
 880         x = *addr;
 881     } while (atomic_cmpset_acq_int(addr, old, new) == 0);
 882     return (x);
 883 }
 884
 885 /*
 886  * Get DMA memory from the OS.
 887  *
 888  * Validates that the OS has provided DMA buffers in response to a
 889  * bus_dmamap_load call and saves the physical address of those buffers.
 890  * When the callback is used the OS will return 0 for the mapping function
 891  * (bus_dmamap_load) so we use the value of map_arg->maxsegs to pass any
 892  * failures back to the caller.
 893  *
 894  * Returns:
 895  *   Nothing.
 896  */
 897 static void
 898 bxe_dma_map_addr(void *arg, bus_dma_segment_t *segs, int nseg, int error)
 899 {
 900     struct bxe_dma *dma = arg;
 901
 902     if (error) {
 903         dma->paddr = 0;
 904         dma->nseg  = 0;
 905         BLOGE(dma->sc, "Failed DMA alloc '%s' (%d)!\n", dma->msg, error);
 906     } else {
 907         dma->paddr = segs->ds_addr;
 908         dma->nseg  = nseg;
 909 #if 0
 910         BLOGD(dma->sc, DBG_LOAD,
 911               "DMA alloc '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
 912               dma->msg, dma->vaddr, (void *)dma->paddr,
 913               dma->nseg, dma->size);
 914 #endif
 915     }
 916 }
 917
 918 /*
 919  * Allocate a block of memory and map it for DMA. No partial completions
 920  * allowed and release any resources acquired if we can't acquire all
 921  * resources.
 922  *
 923  * Returns:
 924  *   0 = Success, !0 = Failure
 925  */
 926 int
 927 bxe_dma_alloc(struct bxe_softc *sc,
 928               bus_size_t       size,
 929               struct bxe_dma   *dma,
 930               const char       *msg)
 931 {
 932     int rc;
 933
 934     if (dma->size > 0) {
 935         BLOGE(sc, "dma block '%s' already has size %lu\n", msg,
 936               (unsigned long)dma->size);
 937         return (1);
 938     }
 939
 940     memset(dma, 0, sizeof(*dma)); /* sanity */
 941     dma->sc   = sc;
 942     dma->size = size;
 943     snprintf(dma->msg, sizeof(dma->msg), "%s", msg);
 944
 945     rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
 946                             BCM_PAGE_SIZE,      /* alignment */
 947                             0,                  /* boundary limit */
 948                             BUS_SPACE_MAXADDR,  /* restricted low */
 949                             BUS_SPACE_MAXADDR,  /* restricted hi */
 950                             NULL,               /* addr filter() */
 951                             NULL,               /* addr filter() arg */
 952                             size,               /* max map size */
 953                             1,                  /* num discontinuous */
 954                             size,               /* max seg size */
 955                             BUS_DMA_ALLOCNOW,   /* flags */
 956                             NULL,               /* lock() */
 957                             NULL,               /* lock() arg */
 958                             &dma->tag);         /* returned dma tag */
 959     if (rc != 0) {
 960         BLOGE(sc, "Failed to create dma tag for '%s' (%d)\n", msg, rc);
 961         memset(dma, 0, sizeof(*dma));
 962         return (1);
 963     }
 964
 965     rc = bus_dmamem_alloc(dma->tag,
 966                           (void **)&dma->vaddr,
 967                           (BUS_DMA_NOWAIT | BUS_DMA_ZERO),
 968                           &dma->map);
 969     if (rc != 0) {
 970         BLOGE(sc, "Failed to alloc dma mem for '%s' (%d)\n", msg, rc);
 971         bus_dma_tag_destroy(dma->tag);
 972         memset(dma, 0, sizeof(*dma));
 973         return (1);
 974     }
 975
 976     rc = bus_dmamap_load(dma->tag,
 977                          dma->map,
 978                          dma->vaddr,
 979                          size,
 980                          bxe_dma_map_addr, /* BLOGD in here */
 981                          dma,
 982                          BUS_DMA_NOWAIT);
 983     if (rc != 0) {
 984         BLOGE(sc, "Failed to load dma map for '%s' (%d)\n", msg, rc);
 985         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
 986         bus_dma_tag_destroy(dma->tag);
 987         memset(dma, 0, sizeof(*dma));
 988         return (1);
 989     }
 990
 991     return (0);
 992 }
 993
 994 void
 995 bxe_dma_free(struct bxe_softc *sc,
 996              struct bxe_dma   *dma)
 997 {
 998     if (dma->size > 0) {
 999 #if 0
1000         BLOGD(sc, DBG_LOAD,
1001               "DMA free '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
1002               dma->msg, dma->vaddr, (void *)dma->paddr,
1003               dma->nseg, dma->size);
1004 #endif
1005
1006         DBASSERT(sc, (dma->tag != NULL), ("dma tag is NULL"));
1007
1008         bus_dmamap_sync(dma->tag, dma->map,
1009                         (BUS_DMASYNC_POSTREAD | BUS_DMASYNC_POSTWRITE));
1010         bus_dmamap_unload(dma->tag, dma->map);
1011         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
1012         bus_dma_tag_destroy(dma->tag);
1013     }
1014
1015     memset(dma, 0, sizeof(*dma));
1016 }
1017
1018 /*
1019  * These indirect read and write routines are only during init.
1020  * The locking is handled by the MCP.
1021  */
1022
1023 void
1024 bxe_reg_wr_ind(struct bxe_softc *sc,
1025                uint32_t         addr,
1026                uint32_t         val)
1027 {
1028     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1029     pci_write_config(sc->dev, PCICFG_GRC_DATA, val, 4);
1030     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1031 }
1032
1033 uint32_t
1034 bxe_reg_rd_ind(struct bxe_softc *sc,
1035                uint32_t         addr)
1036 {
1037     uint32_t val;
1038
1039     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1040     val = pci_read_config(sc->dev, PCICFG_GRC_DATA, 4);
1041     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1042
1043     return (val);
1044 }
1045
1046 #if 0
1047 void bxe_dp_dmae(struct bxe_softc *sc, struct dmae_command *dmae, int msglvl)
1048 {
1049     uint32_t src_type = dmae->opcode & DMAE_COMMAND_SRC;
1050
1051     switch (dmae->opcode & DMAE_COMMAND_DST) {
1052     case DMAE_CMD_DST_PCI:
1053         if (src_type == DMAE_CMD_SRC_PCI)
1054             DP(msglvl, "DMAE: opcode 0x%08x\n"
1055                "src [%x:%08x], len [%d*4], dst [%x:%08x]\n"
1056                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1057                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1058                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1059                dmae->comp_addr_hi, dmae->comp_addr_lo,
1060                dmae->comp_val);
1061         else
1062             DP(msglvl, "DMAE: opcode 0x%08x\n"
1063                "src [%08x], len [%d*4], dst [%x:%08x]\n"
1064                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1065                dmae->opcode, dmae->src_addr_lo >> 2,
1066                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1067                dmae->comp_addr_hi, dmae->comp_addr_lo,
1068                dmae->comp_val);
1069         break;
1070     case DMAE_CMD_DST_GRC:
1071         if (src_type == DMAE_CMD_SRC_PCI)
1072             DP(msglvl, "DMAE: opcode 0x%08x\n"
1073                "src [%x:%08x], len [%d*4], dst_addr [%08x]\n"
1074                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1075                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1076                dmae->len, dmae->dst_addr_lo >> 2,
1077                dmae->comp_addr_hi, dmae->comp_addr_lo,
1078                dmae->comp_val);
1079         else
1080             DP(msglvl, "DMAE: opcode 0x%08x\n"
1081                "src [%08x], len [%d*4], dst [%08x]\n"
1082                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1083                dmae->opcode, dmae->src_addr_lo >> 2,
1084                dmae->len, dmae->dst_addr_lo >> 2,
1085                dmae->comp_addr_hi, dmae->comp_addr_lo,
1086                dmae->comp_val);
1087         break;
1088     default:
1089         if (src_type == DMAE_CMD_SRC_PCI)
1090             DP(msglvl, "DMAE: opcode 0x%08x\n"
1091                "src_addr [%x:%08x]  len [%d * 4]  dst_addr [none]\n"
1092                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1093                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1094                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1095                dmae->comp_val);
1096         else
1097             DP(msglvl, "DMAE: opcode 0x%08x\n"
1098                "src_addr [%08x]  len [%d * 4]  dst_addr [none]\n"
1099                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1100                dmae->opcode, dmae->src_addr_lo >> 2,
1101                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1102                dmae->comp_val);
1103         break;
1104     }
1105
1106 }
1107 #endif
1108
1109 static int
1110 bxe_acquire_hw_lock(struct bxe_softc *sc,
1111                     uint32_t         resource)
1112 {
1113     uint32_t lock_status;
1114     uint32_t resource_bit = (1 << resource);
1115     int func = SC_FUNC(sc);
1116     uint32_t hw_lock_control_reg;
1117     int cnt;
1118
1119     /* validate the resource is within range */
1120     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1121         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1122         return (-1);
1123     }
1124
1125     if (func <= 5) {
1126         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1127     } else {
1128         hw_lock_control_reg =
1129                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1130     }
1131
1132     /* validate the resource is not already taken */
1133     lock_status = REG_RD(sc, hw_lock_control_reg);
1134     if (lock_status & resource_bit) {
1135         BLOGE(sc, "resource in use (status 0x%x bit 0x%x)\n",
1136               lock_status, resource_bit);
1137         return (-1);
1138     }
1139
1140     /* try every 5ms for 5 seconds */
1141     for (cnt = 0; cnt < 1000; cnt++) {
1142         REG_WR(sc, (hw_lock_control_reg + 4), resource_bit);
1143         lock_status = REG_RD(sc, hw_lock_control_reg);
1144         if (lock_status & resource_bit) {
1145             return (0);
1146         }
1147         DELAY(5000);
1148     }
1149
1150     BLOGE(sc, "Resource lock timeout!\n");
1151     return (-1);
1152 }
1153
1154 static int
1155 bxe_release_hw_lock(struct bxe_softc *sc,
1156                     uint32_t         resource)
1157 {
1158     uint32_t lock_status;
1159     uint32_t resource_bit = (1 << resource);
1160     int func = SC_FUNC(sc);
1161     uint32_t hw_lock_control_reg;
1162
1163     /* validate the resource is within range */
1164     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1165         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1166         return (-1);
1167     }
1168
1169     if (func <= 5) {
1170         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1171     } else {
1172         hw_lock_control_reg =
1173                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1174     }
1175
1176     /* validate the resource is currently taken */
1177     lock_status = REG_RD(sc, hw_lock_control_reg);
1178     if (!(lock_status & resource_bit)) {
1179         BLOGE(sc, "resource not in use (status 0x%x bit 0x%x)\n",
1180               lock_status, resource_bit);
1181         return (-1);
1182     }
1183
1184     REG_WR(sc, hw_lock_control_reg, resource_bit);
1185     return (0);
1186 }
1187 static void bxe_acquire_phy_lock(struct bxe_softc *sc)
1188 {
1189         BXE_PHY_LOCK(sc);
1190         bxe_acquire_hw_lock(sc,HW_LOCK_RESOURCE_MDIO);
1191 }
1192
1193 static void bxe_release_phy_lock(struct bxe_softc *sc)
1194 {
1195         bxe_release_hw_lock(sc,HW_LOCK_RESOURCE_MDIO);
1196         BXE_PHY_UNLOCK(sc);
1197 }
1198 /*
1199  * Per pf misc lock must be acquired before the per port mcp lock. Otherwise,
1200  * had we done things the other way around, if two pfs from the same port
1201  * would attempt to access nvram at the same time, we could run into a
1202  * scenario such as:
1203  * pf A takes the port lock.
1204  * pf B succeeds in taking the same lock since they are from the same port.
1205  * pf A takes the per pf misc lock. Performs eeprom access.
1206  * pf A finishes. Unlocks the per pf misc lock.
1207  * Pf B takes the lock and proceeds to perform it's own access.
1208  * pf A unlocks the per port lock, while pf B is still working (!).
1209  * mcp takes the per port lock and corrupts pf B's access (and/or has it's own
1210  * access corrupted by pf B).*
1211  */
1212 static int
1213 bxe_acquire_nvram_lock(struct bxe_softc *sc)
1214 {
1215     int port = SC_PORT(sc);
1216     int count, i;
1217     uint32_t val = 0;
1218
1219     /* acquire HW lock: protect against other PFs in PF Direct Assignment */
1220     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1221
1222     /* adjust timeout for emulation/FPGA */
1223     count = NVRAM_TIMEOUT_COUNT;
1224     if (CHIP_REV_IS_SLOW(sc)) {
1225         count *= 100;
1226     }
1227
1228     /* request access to nvram interface */
1229     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1230            (MCPR_NVM_SW_ARB_ARB_REQ_SET1 << port));
1231
1232     for (i = 0; i < count*10; i++) {
1233         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1234         if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1235             break;
1236         }
1237
1238         DELAY(5);
1239     }
1240
1241     if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1242         BLOGE(sc, "Cannot get access to nvram interface\n");
1243         return (-1);
1244     }
1245
1246     return (0);
1247 }
1248
1249 static int
1250 bxe_release_nvram_lock(struct bxe_softc *sc)
1251 {
1252     int port = SC_PORT(sc);
1253     int count, i;
1254     uint32_t val = 0;
1255
1256     /* adjust timeout for emulation/FPGA */
1257     count = NVRAM_TIMEOUT_COUNT;
1258     if (CHIP_REV_IS_SLOW(sc)) {
1259         count *= 100;
1260     }
1261
1262     /* relinquish nvram interface */
1263     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1264            (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << port));
1265
1266     for (i = 0; i < count*10; i++) {
1267         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1268         if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1269             break;
1270         }
1271
1272         DELAY(5);
1273     }
1274
1275     if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1276         BLOGE(sc, "Cannot free access to nvram interface\n");
1277         return (-1);
1278     }
1279
1280     /* release HW lock: protect against other PFs in PF Direct Assignment */
1281     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1282
1283     return (0);
1284 }
1285
1286 static void
1287 bxe_enable_nvram_access(struct bxe_softc *sc)
1288 {
1289     uint32_t val;
1290
1291     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1292
1293     /* enable both bits, even on read */
1294     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1295            (val | MCPR_NVM_ACCESS_ENABLE_EN | MCPR_NVM_ACCESS_ENABLE_WR_EN));
1296 }
1297
1298 static void
1299 bxe_disable_nvram_access(struct bxe_softc *sc)
1300 {
1301     uint32_t val;
1302
1303     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1304
1305     /* disable both bits, even after read */
1306     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1307            (val & ~(MCPR_NVM_ACCESS_ENABLE_EN |
1308                     MCPR_NVM_ACCESS_ENABLE_WR_EN)));
1309 }
1310
1311 static int
1312 bxe_nvram_read_dword(struct bxe_softc *sc,
1313                      uint32_t         offset,
1314                      uint32_t         *ret_val,
1315                      uint32_t         cmd_flags)
1316 {
1317     int count, i, rc;
1318     uint32_t val;
1319
1320     /* build the command word */
1321     cmd_flags |= MCPR_NVM_COMMAND_DOIT;
1322
1323     /* need to clear DONE bit separately */
1324     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1325
1326     /* address of the NVRAM to read from */
1327     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1328            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1329
1330     /* issue a read command */
1331     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1332
1333     /* adjust timeout for emulation/FPGA */
1334     count = NVRAM_TIMEOUT_COUNT;
1335     if (CHIP_REV_IS_SLOW(sc)) {
1336         count *= 100;
1337     }
1338
1339     /* wait for completion */
1340     *ret_val = 0;
1341     rc = -1;
1342     for (i = 0; i < count; i++) {
1343         DELAY(5);
1344         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1345
1346         if (val & MCPR_NVM_COMMAND_DONE) {
1347             val = REG_RD(sc, MCP_REG_MCPR_NVM_READ);
1348             /* we read nvram data in cpu order
1349              * but ethtool sees it as an array of bytes
1350              * converting to big-endian will do the work
1351              */
1352             *ret_val = htobe32(val);
1353             rc = 0;
1354             break;
1355         }
1356     }
1357
1358     if (rc == -1) {
1359         BLOGE(sc, "nvram read timeout expired\n");
1360     }
1361
1362     return (rc);
1363 }
1364
1365 static int
1366 bxe_nvram_read(struct bxe_softc *sc,
1367                uint32_t         offset,
1368                uint8_t          *ret_buf,
1369                int              buf_size)
1370 {
1371     uint32_t cmd_flags;
1372     uint32_t val;
1373     int rc;
1374
1375     if ((offset & 0x03) || (buf_size & 0x03) || (buf_size == 0)) {
1376         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1377               offset, buf_size);
1378         return (-1);
1379     }
1380
1381     if ((offset + buf_size) > sc->devinfo.flash_size) {
1382         BLOGE(sc, "Invalid parameter, "
1383                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1384               offset, buf_size, sc->devinfo.flash_size);
1385         return (-1);
1386     }
1387
1388     /* request access to nvram interface */
1389     rc = bxe_acquire_nvram_lock(sc);
1390     if (rc) {
1391         return (rc);
1392     }
1393
1394     /* enable access to nvram interface */
1395     bxe_enable_nvram_access(sc);
1396
1397     /* read the first word(s) */
1398     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1399     while ((buf_size > sizeof(uint32_t)) && (rc == 0)) {
1400         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1401         memcpy(ret_buf, &val, 4);
1402
1403         /* advance to the next dword */
1404         offset += sizeof(uint32_t);
1405         ret_buf += sizeof(uint32_t);
1406         buf_size -= sizeof(uint32_t);
1407         cmd_flags = 0;
1408     }
1409
1410     if (rc == 0) {
1411         cmd_flags |= MCPR_NVM_COMMAND_LAST;
1412         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1413         memcpy(ret_buf, &val, 4);
1414     }
1415
1416     /* disable access to nvram interface */
1417     bxe_disable_nvram_access(sc);
1418     bxe_release_nvram_lock(sc);
1419
1420     return (rc);
1421 }
1422
1423 static int
1424 bxe_nvram_write_dword(struct bxe_softc *sc,
1425                       uint32_t         offset,
1426                       uint32_t         val,
1427                       uint32_t         cmd_flags)
1428 {
1429     int count, i, rc;
1430
1431     /* build the command word */
1432     cmd_flags |= (MCPR_NVM_COMMAND_DOIT | MCPR_NVM_COMMAND_WR);
1433
1434     /* need to clear DONE bit separately */
1435     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1436
1437     /* write the data */
1438     REG_WR(sc, MCP_REG_MCPR_NVM_WRITE, val);
1439
1440     /* address of the NVRAM to write to */
1441     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1442            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1443
1444     /* issue the write command */
1445     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1446
1447     /* adjust timeout for emulation/FPGA */
1448     count = NVRAM_TIMEOUT_COUNT;
1449     if (CHIP_REV_IS_SLOW(sc)) {
1450         count *= 100;
1451     }
1452
1453     /* wait for completion */
1454     rc = -1;
1455     for (i = 0; i < count; i++) {
1456         DELAY(5);
1457         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1458         if (val & MCPR_NVM_COMMAND_DONE) {
1459             rc = 0;
1460             break;
1461         }
1462     }
1463
1464     if (rc == -1) {
1465         BLOGE(sc, "nvram write timeout expired\n");
1466     }
1467
1468     return (rc);
1469 }
1470
1471 #define BYTE_OFFSET(offset) (8 * (offset & 0x03))
1472
1473 static int
1474 bxe_nvram_write1(struct bxe_softc *sc,
1475                  uint32_t         offset,
1476                  uint8_t          *data_buf,
1477                  int              buf_size)
1478 {
1479     uint32_t cmd_flags;
1480     uint32_t align_offset;
1481     uint32_t val;
1482     int rc;
1483
1484     if ((offset + buf_size) > sc->devinfo.flash_size) {
1485         BLOGE(sc, "Invalid parameter, "
1486                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1487               offset, buf_size, sc->devinfo.flash_size);
1488         return (-1);
1489     }
1490
1491     /* request access to nvram interface */
1492     rc = bxe_acquire_nvram_lock(sc);
1493     if (rc) {
1494         return (rc);
1495     }
1496
1497     /* enable access to nvram interface */
1498     bxe_enable_nvram_access(sc);
1499
1500     cmd_flags = (MCPR_NVM_COMMAND_FIRST | MCPR_NVM_COMMAND_LAST);
1501     align_offset = (offset & ~0x03);
1502     rc = bxe_nvram_read_dword(sc, align_offset, &val, cmd_flags);
1503
1504     if (rc == 0) {
1505         val &= ~(0xff << BYTE_OFFSET(offset));
1506         val |= (*data_buf << BYTE_OFFSET(offset));
1507
1508         /* nvram data is returned as an array of bytes
1509          * convert it back to cpu order
1510          */
1511         val = be32toh(val);
1512
1513         rc = bxe_nvram_write_dword(sc, align_offset, val, cmd_flags);
1514     }
1515
1516     /* disable access to nvram interface */
1517     bxe_disable_nvram_access(sc);
1518     bxe_release_nvram_lock(sc);
1519
1520     return (rc);
1521 }
1522
1523 static int
1524 bxe_nvram_write(struct bxe_softc *sc,
1525                 uint32_t         offset,
1526                 uint8_t          *data_buf,
1527                 int              buf_size)
1528 {
1529     uint32_t cmd_flags;
1530     uint32_t val;
1531     uint32_t written_so_far;
1532     int rc;
1533
1534     if (buf_size == 1) {
1535         return (bxe_nvram_write1(sc, offset, data_buf, buf_size));
1536     }
1537
1538     if ((offset & 0x03) || (buf_size & 0x03) /* || (buf_size == 0) */) {
1539         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1540               offset, buf_size);
1541         return (-1);
1542     }
1543
1544     if (buf_size == 0) {
1545         return (0); /* nothing to do */
1546     }
1547
1548     if ((offset + buf_size) > sc->devinfo.flash_size) {
1549         BLOGE(sc, "Invalid parameter, "
1550                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1551               offset, buf_size, sc->devinfo.flash_size);
1552         return (-1);
1553     }
1554
1555     /* request access to nvram interface */
1556     rc = bxe_acquire_nvram_lock(sc);
1557     if (rc) {
1558         return (rc);
1559     }
1560
1561     /* enable access to nvram interface */
1562     bxe_enable_nvram_access(sc);
1563
1564     written_so_far = 0;
1565     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1566     while ((written_so_far < buf_size) && (rc == 0)) {
1567         if (written_so_far == (buf_size - sizeof(uint32_t))) {
1568             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1569         } else if (((offset + 4) % NVRAM_PAGE_SIZE) == 0) {
1570             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1571         } else if ((offset % NVRAM_PAGE_SIZE) == 0) {
1572             cmd_flags |= MCPR_NVM_COMMAND_FIRST;
1573         }
1574
1575         memcpy(&val, data_buf, 4);
1576
1577         rc = bxe_nvram_write_dword(sc, offset, val, cmd_flags);
1578
1579         /* advance to the next dword */
1580         offset += sizeof(uint32_t);
1581         data_buf += sizeof(uint32_t);
1582         written_so_far += sizeof(uint32_t);
1583         cmd_flags = 0;
1584     }
1585
1586     /* disable access to nvram interface */
1587     bxe_disable_nvram_access(sc);
1588     bxe_release_nvram_lock(sc);
1589
1590     return (rc);
1591 }
1592
1593 /* copy command into DMAE command memory and set DMAE command Go */
1594 void
1595 bxe_post_dmae(struct bxe_softc    *sc,
1596               struct dmae_command *dmae,
1597               int                 idx)
1598 {
1599     uint32_t cmd_offset;
1600     int i;
1601
1602     cmd_offset = (DMAE_REG_CMD_MEM + (sizeof(struct dmae_command) * idx));
1603     for (i = 0; i < ((sizeof(struct dmae_command) / 4)); i++) {
1604         REG_WR(sc, (cmd_offset + (i * 4)), *(((uint32_t *)dmae) + i));
1605     }
1606
1607     REG_WR(sc, dmae_reg_go_c[idx], 1);
1608 }
1609
1610 uint32_t
1611 bxe_dmae_opcode_add_comp(uint32_t opcode,
1612                          uint8_t  comp_type)
1613 {
1614     return (opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
1615                       DMAE_COMMAND_C_TYPE_ENABLE));
1616 }
1617
1618 uint32_t
1619 bxe_dmae_opcode_clr_src_reset(uint32_t opcode)
1620 {
1621     return (opcode & ~DMAE_COMMAND_SRC_RESET);
1622 }
1623
1624 uint32_t
1625 bxe_dmae_opcode(struct bxe_softc *sc,
1626                 uint8_t          src_type,
1627                 uint8_t          dst_type,
1628                 uint8_t          with_comp,
1629                 uint8_t          comp_type)
1630 {
1631     uint32_t opcode = 0;
1632
1633     opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
1634                (dst_type << DMAE_COMMAND_DST_SHIFT));
1635
1636     opcode |= (DMAE_COMMAND_SRC_RESET | DMAE_COMMAND_DST_RESET);
1637
1638     opcode |= (SC_PORT(sc) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
1639
1640     opcode |= ((SC_VN(sc) << DMAE_COMMAND_E1HVN_SHIFT) |
1641                (SC_VN(sc) << DMAE_COMMAND_DST_VN_SHIFT));
1642
1643     opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
1644
1645 #ifdef __BIG_ENDIAN
1646     opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
1647 #else
1648     opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
1649 #endif
1650
1651     if (with_comp) {
1652         opcode = bxe_dmae_opcode_add_comp(opcode, comp_type);
1653     }
1654
1655     return (opcode);
1656 }
1657
1658 static void
1659 bxe_prep_dmae_with_comp(struct bxe_softc    *sc,
1660                         struct dmae_command *dmae,
1661                         uint8_t             src_type,
1662                         uint8_t             dst_type)
1663 {
1664     memset(dmae, 0, sizeof(struct dmae_command));
1665
1666     /* set the opcode */
1667     dmae->opcode = bxe_dmae_opcode(sc, src_type, dst_type,
1668                                    TRUE, DMAE_COMP_PCI);
1669
1670     /* fill in the completion parameters */
1671     dmae->comp_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_comp));
1672     dmae->comp_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_comp));
1673     dmae->comp_val     = DMAE_COMP_VAL;
1674 }
1675
1676 /* issue a DMAE command over the init channel and wait for completion */
1677 static int
1678 bxe_issue_dmae_with_comp(struct bxe_softc    *sc,
1679                          struct dmae_command *dmae)
1680 {
1681     uint32_t *wb_comp = BXE_SP(sc, wb_comp);
1682     int timeout = CHIP_REV_IS_SLOW(sc) ? 400000 : 4000;
1683
1684     BXE_DMAE_LOCK(sc);
1685
1686     /* reset completion */
1687     *wb_comp = 0;
1688
1689     /* post the command on the channel used for initializations */
1690     bxe_post_dmae(sc, dmae, INIT_DMAE_C(sc));
1691
1692     /* wait for completion */
1693     DELAY(5);
1694
1695     while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
1696         if (!timeout ||
1697             (sc->recovery_state != BXE_RECOVERY_DONE &&
1698              sc->recovery_state != BXE_RECOVERY_NIC_LOADING)) {
1699             BLOGE(sc, "DMAE timeout!\n");
1700             BXE_DMAE_UNLOCK(sc);
1701             return (DMAE_TIMEOUT);
1702         }
1703
1704         timeout--;
1705         DELAY(50);
1706     }
1707
1708     if (*wb_comp & DMAE_PCI_ERR_FLAG) {
1709         BLOGE(sc, "DMAE PCI error!\n");
1710         BXE_DMAE_UNLOCK(sc);
1711         return (DMAE_PCI_ERROR);
1712     }
1713
1714     BXE_DMAE_UNLOCK(sc);
1715     return (0);
1716 }
1717
1718 void
1719 bxe_read_dmae(struct bxe_softc *sc,
1720               uint32_t         src_addr,
1721               uint32_t         len32)
1722 {
1723     struct dmae_command dmae;
1724     uint32_t *data;
1725     int i, rc;
1726
1727     DBASSERT(sc, (len32 <= 4), ("DMAE read length is %d", len32));
1728
1729     if (!sc->dmae_ready) {
1730         data = BXE_SP(sc, wb_data[0]);
1731
1732         for (i = 0; i < len32; i++) {
1733             data[i] = (CHIP_IS_E1(sc)) ?
1734                           bxe_reg_rd_ind(sc, (src_addr + (i * 4))) :
1735                           REG_RD(sc, (src_addr + (i * 4)));
1736         }
1737
1738         return;
1739     }
1740
1741     /* set opcode and fixed command fields */
1742     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
1743
1744     /* fill in addresses and len */
1745     dmae.src_addr_lo = (src_addr >> 2); /* GRC addr has dword resolution */
1746     dmae.src_addr_hi = 0;
1747     dmae.dst_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_data));
1748     dmae.dst_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_data));
1749     dmae.len         = len32;
1750
1751     /* issue the command and wait for completion */
1752     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1753         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1754     };
1755 }
1756
1757 void
1758 bxe_write_dmae(struct bxe_softc *sc,
1759                bus_addr_t       dma_addr,
1760                uint32_t         dst_addr,
1761                uint32_t         len32)
1762 {
1763     struct dmae_command dmae;
1764     int rc;
1765
1766     if (!sc->dmae_ready) {
1767         DBASSERT(sc, (len32 <= 4), ("DMAE not ready and length is %d", len32));
1768
1769         if (CHIP_IS_E1(sc)) {
1770             ecore_init_ind_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1771         } else {
1772             ecore_init_str_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1773         }
1774
1775         return;
1776     }
1777
1778     /* set opcode and fixed command fields */
1779     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
1780
1781     /* fill in addresses and len */
1782     dmae.src_addr_lo = U64_LO(dma_addr);
1783     dmae.src_addr_hi = U64_HI(dma_addr);
1784     dmae.dst_addr_lo = (dst_addr >> 2); /* GRC addr has dword resolution */
1785     dmae.dst_addr_hi = 0;
1786     dmae.len         = len32;
1787
1788     /* issue the command and wait for completion */
1789     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1790         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1791     }
1792 }
1793
1794 void
1795 bxe_write_dmae_phys_len(struct bxe_softc *sc,
1796                         bus_addr_t       phys_addr,
1797                         uint32_t         addr,
1798                         uint32_t         len)
1799 {
1800     int dmae_wr_max = DMAE_LEN32_WR_MAX(sc);
1801     int offset = 0;
1802
1803     while (len > dmae_wr_max) {
1804         bxe_write_dmae(sc,
1805                        (phys_addr + offset), /* src DMA address */
1806                        (addr + offset),      /* dst GRC address */
1807                        dmae_wr_max);
1808         offset += (dmae_wr_max * 4);
1809         len -= dmae_wr_max;
1810     }
1811
1812     bxe_write_dmae(sc,
1813                    (phys_addr + offset), /* src DMA address */
1814                    (addr + offset),      /* dst GRC address */
1815                    len);
1816 }
1817
1818 void
1819 bxe_set_ctx_validation(struct bxe_softc   *sc,
1820                        struct eth_context *cxt,
1821                        uint32_t           cid)
1822 {
1823     /* ustorm cxt validation */
1824     cxt->ustorm_ag_context.cdu_usage =
1825         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1826             CDU_REGION_NUMBER_UCM_AG, ETH_CONNECTION_TYPE);
1827     /* xcontext validation */
1828     cxt->xstorm_ag_context.cdu_reserved =
1829         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1830             CDU_REGION_NUMBER_XCM_AG, ETH_CONNECTION_TYPE);
1831 }
1832
1833 static void
1834 bxe_storm_memset_hc_timeout(struct bxe_softc *sc,
1835                             uint8_t          port,
1836                             uint8_t          fw_sb_id,
1837                             uint8_t          sb_index,
1838                             uint8_t          ticks)
1839 {
1840     uint32_t addr =
1841         (BAR_CSTRORM_INTMEM +
1842          CSTORM_STATUS_BLOCK_DATA_TIMEOUT_OFFSET(fw_sb_id, sb_index));
1843
1844     REG_WR8(sc, addr, ticks);
1845
1846     BLOGD(sc, DBG_LOAD,
1847           "port %d fw_sb_id %d sb_index %d ticks %d\n",
1848           port, fw_sb_id, sb_index, ticks);
1849 }
1850
1851 static void
1852 bxe_storm_memset_hc_disable(struct bxe_softc *sc,
1853                             uint8_t          port,
1854                             uint16_t         fw_sb_id,
1855                             uint8_t          sb_index,
1856                             uint8_t          disable)
1857 {
1858     uint32_t enable_flag =
1859         (disable) ? 0 : (1 << HC_INDEX_DATA_HC_ENABLED_SHIFT);
1860     uint32_t addr =
1861         (BAR_CSTRORM_INTMEM +
1862          CSTORM_STATUS_BLOCK_DATA_FLAGS_OFFSET(fw_sb_id, sb_index));
1863     uint8_t flags;
1864
1865     /* clear and set */
1866     flags = REG_RD8(sc, addr);
1867     flags &= ~HC_INDEX_DATA_HC_ENABLED;
1868     flags |= enable_flag;
1869     REG_WR8(sc, addr, flags);
1870
1871     BLOGD(sc, DBG_LOAD,
1872           "port %d fw_sb_id %d sb_index %d disable %d\n",
1873           port, fw_sb_id, sb_index, disable);
1874 }
1875
1876 void
1877 bxe_update_coalesce_sb_index(struct bxe_softc *sc,
1878                              uint8_t          fw_sb_id,
1879                              uint8_t          sb_index,
1880                              uint8_t          disable,
1881                              uint16_t         usec)
1882 {
1883     int port = SC_PORT(sc);
1884     uint8_t ticks = (usec / 4); /* XXX ??? */
1885
1886     bxe_storm_memset_hc_timeout(sc, port, fw_sb_id, sb_index, ticks);
1887
1888     disable = (disable) ? 1 : ((usec) ? 0 : 1);
1889     bxe_storm_memset_hc_disable(sc, port, fw_sb_id, sb_index, disable);
1890 }
1891
1892 void
1893 elink_cb_udelay(struct bxe_softc *sc,
1894                 uint32_t         usecs)
1895 {
1896     DELAY(usecs);
1897 }
1898
1899 uint32_t
1900 elink_cb_reg_read(struct bxe_softc *sc,
1901                   uint32_t         reg_addr)
1902 {
1903     return (REG_RD(sc, reg_addr));
1904 }
1905
1906 void
1907 elink_cb_reg_write(struct bxe_softc *sc,
1908                    uint32_t         reg_addr,
1909                    uint32_t         val)
1910 {
1911     REG_WR(sc, reg_addr, val);
1912 }
1913
1914 void
1915 elink_cb_reg_wb_write(struct bxe_softc *sc,
1916                       uint32_t         offset,
1917                       uint32_t         *wb_write,
1918                       uint16_t         len)
1919 {
1920     REG_WR_DMAE(sc, offset, wb_write, len);
1921 }
1922
1923 void
1924 elink_cb_reg_wb_read(struct bxe_softc *sc,
1925                      uint32_t         offset,
1926                      uint32_t         *wb_write,
1927                      uint16_t         len)
1928 {
1929     REG_RD_DMAE(sc, offset, wb_write, len);
1930 }
1931
1932 uint8_t
1933 elink_cb_path_id(struct bxe_softc *sc)
1934 {
1935     return (SC_PATH(sc));
1936 }
1937
1938 void
1939 elink_cb_event_log(struct bxe_softc     *sc,
1940                    const elink_log_id_t elink_log_id,
1941                    ...)
1942 {
1943     /* XXX */
1944 #if 0
1945     //va_list ap;
1946     va_start(ap, elink_log_id);
1947     _XXX_(sc, lm_log_id, ap);
1948     va_end(ap);
1949 #endif
1950     BLOGI(sc, "ELINK EVENT LOG (%d)\n", elink_log_id);
1951 }
1952
1953 static int
1954 bxe_set_spio(struct bxe_softc *sc,
1955              int              spio,
1956              uint32_t         mode)
1957 {
1958     uint32_t spio_reg;
1959
1960     /* Only 2 SPIOs are configurable */
1961     if ((spio != MISC_SPIO_SPIO4) && (spio != MISC_SPIO_SPIO5)) {
1962         BLOGE(sc, "Invalid SPIO 0x%x\n", spio);
1963         return (-1);
1964     }
1965
1966     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1967
1968     /* read SPIO and mask except the float bits */
1969     spio_reg = (REG_RD(sc, MISC_REG_SPIO) & MISC_SPIO_FLOAT);
1970
1971     switch (mode) {
1972     case MISC_SPIO_OUTPUT_LOW:
1973         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output low\n", spio);
1974         /* clear FLOAT and set CLR */
1975         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1976         spio_reg |=  (spio << MISC_SPIO_CLR_POS);
1977         break;
1978
1979     case MISC_SPIO_OUTPUT_HIGH:
1980         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output high\n", spio);
1981         /* clear FLOAT and set SET */
1982         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1983         spio_reg |=  (spio << MISC_SPIO_SET_POS);
1984         break;
1985
1986     case MISC_SPIO_INPUT_HI_Z:
1987         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> input\n", spio);
1988         /* set FLOAT */
1989         spio_reg |= (spio << MISC_SPIO_FLOAT_POS);
1990         break;
1991
1992     default:
1993         break;
1994     }
1995
1996     REG_WR(sc, MISC_REG_SPIO, spio_reg);
1997     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1998
1999     return (0);
2000 }
2001
2002 static int
2003 bxe_gpio_read(struct bxe_softc *sc,
2004               int              gpio_num,
2005               uint8_t          port)
2006 {
2007     /* The GPIO should be swapped if swap register is set and active */
2008     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2009                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2010     int gpio_shift = (gpio_num +
2011                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2012     uint32_t gpio_mask = (1 << gpio_shift);
2013     uint32_t gpio_reg;
2014
2015     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2016         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2017         return (-1);
2018     }
2019
2020     /* read GPIO value */
2021     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2022
2023     /* get the requested pin value */
2024     return ((gpio_reg & gpio_mask) == gpio_mask) ? 1 : 0;
2025 }
2026
2027 static int
2028 bxe_gpio_write(struct bxe_softc *sc,
2029                int              gpio_num,
2030                uint32_t         mode,
2031                uint8_t          port)
2032 {
2033     /* The GPIO should be swapped if swap register is set and active */
2034     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2035                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2036     int gpio_shift = (gpio_num +
2037                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2038     uint32_t gpio_mask = (1 << gpio_shift);
2039     uint32_t gpio_reg;
2040
2041     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2042         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2043         return (-1);
2044     }
2045
2046     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2047
2048     /* read GPIO and mask except the float bits */
2049     gpio_reg = (REG_RD(sc, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
2050
2051     switch (mode) {
2052     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2053         BLOGD(sc, DBG_PHY,
2054               "Set GPIO %d (shift %d) -> output low\n",
2055               gpio_num, gpio_shift);
2056         /* clear FLOAT and set CLR */
2057         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2058         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
2059         break;
2060
2061     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2062         BLOGD(sc, DBG_PHY,
2063               "Set GPIO %d (shift %d) -> output high\n",
2064               gpio_num, gpio_shift);
2065         /* clear FLOAT and set SET */
2066         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2067         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
2068         break;
2069
2070     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2071         BLOGD(sc, DBG_PHY,
2072               "Set GPIO %d (shift %d) -> input\n",
2073               gpio_num, gpio_shift);
2074         /* set FLOAT */
2075         gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2076         break;
2077
2078     default:
2079         break;
2080     }
2081
2082     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2083     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2084
2085     return (0);
2086 }
2087
2088 static int
2089 bxe_gpio_mult_write(struct bxe_softc *sc,
2090                     uint8_t          pins,
2091                     uint32_t         mode)
2092 {
2093     uint32_t gpio_reg;
2094
2095     /* any port swapping should be handled by caller */
2096
2097     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2098
2099     /* read GPIO and mask except the float bits */
2100     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2101     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2102     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
2103     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
2104
2105     switch (mode) {
2106     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2107         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output low\n", pins);
2108         /* set CLR */
2109         gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
2110         break;
2111
2112     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2113         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output high\n", pins);
2114         /* set SET */
2115         gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
2116         break;
2117
2118     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2119         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> input\n", pins);
2120         /* set FLOAT */
2121         gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2122         break;
2123
2124     default:
2125         BLOGE(sc, "Invalid GPIO mode assignment %d\n", mode);
2126         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2127         return (-1);
2128     }
2129
2130     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2131     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2132
2133     return (0);
2134 }
2135
2136 static int
2137 bxe_gpio_int_write(struct bxe_softc *sc,
2138                    int              gpio_num,
2139                    uint32_t         mode,
2140                    uint8_t          port)
2141 {
2142     /* The GPIO should be swapped if swap register is set and active */
2143     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2144                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2145     int gpio_shift = (gpio_num +
2146                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2147     uint32_t gpio_mask = (1 << gpio_shift);
2148     uint32_t gpio_reg;
2149
2150     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2151         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2152         return (-1);
2153     }
2154
2155     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2156
2157     /* read GPIO int */
2158     gpio_reg = REG_RD(sc, MISC_REG_GPIO_INT);
2159
2160     switch (mode) {
2161     case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2162         BLOGD(sc, DBG_PHY,
2163               "Clear GPIO INT %d (shift %d) -> output low\n",
2164               gpio_num, gpio_shift);
2165         /* clear SET and set CLR */
2166         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2167         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2168         break;
2169
2170     case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2171         BLOGD(sc, DBG_PHY,
2172               "Set GPIO INT %d (shift %d) -> output high\n",
2173               gpio_num, gpio_shift);
2174         /* clear CLR and set SET */
2175         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2176         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2177         break;
2178
2179     default:
2180         break;
2181     }
2182
2183     REG_WR(sc, MISC_REG_GPIO_INT, gpio_reg);
2184     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2185
2186     return (0);
2187 }
2188
2189 uint32_t
2190 elink_cb_gpio_read(struct bxe_softc *sc,
2191                    uint16_t         gpio_num,
2192                    uint8_t          port)
2193 {
2194     return (bxe_gpio_read(sc, gpio_num, port));
2195 }
2196
2197 uint8_t
2198 elink_cb_gpio_write(struct bxe_softc *sc,
2199                     uint16_t         gpio_num,
2200                     uint8_t          mode, /* 0=low 1=high */
2201                     uint8_t          port)
2202 {
2203     return (bxe_gpio_write(sc, gpio_num, mode, port));
2204 }
2205
2206 uint8_t
2207 elink_cb_gpio_mult_write(struct bxe_softc *sc,
2208                          uint8_t          pins,
2209                          uint8_t          mode) /* 0=low 1=high */
2210 {
2211     return (bxe_gpio_mult_write(sc, pins, mode));
2212 }
2213
2214 uint8_t
2215 elink_cb_gpio_int_write(struct bxe_softc *sc,
2216                         uint16_t         gpio_num,
2217                         uint8_t          mode, /* 0=low 1=high */
2218                         uint8_t          port)
2219 {
2220     return (bxe_gpio_int_write(sc, gpio_num, mode, port));
2221 }
2222
2223 void
2224 elink_cb_notify_link_changed(struct bxe_softc *sc)
2225 {
2226     REG_WR(sc, (MISC_REG_AEU_GENERAL_ATTN_12 +
2227                 (SC_FUNC(sc) * sizeof(uint32_t))), 1);
2228 }
2229
2230 /* send the MCP a request, block until there is a reply */
2231 uint32_t
2232 elink_cb_fw_command(struct bxe_softc *sc,
2233                     uint32_t         command,
2234                     uint32_t         param)
2235 {
2236     int mb_idx = SC_FW_MB_IDX(sc);
2237     uint32_t seq;
2238     uint32_t rc = 0;
2239     uint32_t cnt = 1;
2240     uint8_t delay = CHIP_REV_IS_SLOW(sc) ? 100 : 10;
2241
2242     BXE_FWMB_LOCK(sc);
2243
2244     seq = ++sc->fw_seq;
2245     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_param, param);
2246     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_header, (command | seq));
2247
2248     BLOGD(sc, DBG_PHY,
2249           "wrote command 0x%08x to FW MB param 0x%08x\n",
2250           (command | seq), param);
2251
2252     /* Let the FW do it's magic. GIve it up to 5 seconds... */
2253     do {
2254         DELAY(delay * 1000);
2255         rc = SHMEM_RD(sc, func_mb[mb_idx].fw_mb_header);
2256     } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2257
2258     BLOGD(sc, DBG_PHY,
2259           "[after %d ms] read 0x%x seq 0x%x from FW MB\n",
2260           cnt*delay, rc, seq);
2261
2262     /* is this a reply to our command? */
2263     if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK)) {
2264         rc &= FW_MSG_CODE_MASK;
2265     } else {
2266         /* Ruh-roh! */
2267         BLOGE(sc, "FW failed to respond!\n");
2268         // XXX bxe_fw_dump(sc);
2269         rc = 0;
2270     }
2271
2272     BXE_FWMB_UNLOCK(sc);
2273     return (rc);
2274 }
2275
2276 static uint32_t
2277 bxe_fw_command(struct bxe_softc *sc,
2278                uint32_t         command,
2279                uint32_t         param)
2280 {
2281     return (elink_cb_fw_command(sc, command, param));
2282 }
2283
2284 static void
2285 __storm_memset_dma_mapping(struct bxe_softc *sc,
2286                            uint32_t         addr,
2287                            bus_addr_t       mapping)
2288 {
2289     REG_WR(sc, addr, U64_LO(mapping));
2290     REG_WR(sc, (addr + 4), U64_HI(mapping));
2291 }
2292
2293 static void
2294 storm_memset_spq_addr(struct bxe_softc *sc,
2295                       bus_addr_t       mapping,
2296                       uint16_t         abs_fid)
2297 {
2298     uint32_t addr = (XSEM_REG_FAST_MEMORY +
2299                      XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid));
2300     __storm_memset_dma_mapping(sc, addr, mapping);
2301 }
2302
2303 static void
2304 storm_memset_vf_to_pf(struct bxe_softc *sc,
2305                       uint16_t         abs_fid,
2306                       uint16_t         pf_id)
2307 {
2308     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2309     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2310     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2311     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2312 }
2313
2314 static void
2315 storm_memset_func_en(struct bxe_softc *sc,
2316                      uint16_t         abs_fid,
2317                      uint8_t          enable)
2318 {
2319     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2320     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2321     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2322     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2323 }
2324
2325 static void
2326 storm_memset_eq_data(struct bxe_softc       *sc,
2327                      struct event_ring_data *eq_data,
2328                      uint16_t               pfid)
2329 {
2330     uint32_t addr;
2331     size_t size;
2332
2333     addr = (BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid));
2334     size = sizeof(struct event_ring_data);
2335     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)eq_data);
2336 }
2337
2338 static void
2339 storm_memset_eq_prod(struct bxe_softc *sc,
2340                      uint16_t         eq_prod,
2341                      uint16_t         pfid)
2342 {
2343     uint32_t addr = (BAR_CSTRORM_INTMEM +
2344                      CSTORM_EVENT_RING_PROD_OFFSET(pfid));
2345     REG_WR16(sc, addr, eq_prod);
2346 }
2347
2348 /*
2349  * Post a slowpath command.
2350  *
2351  * A slowpath command is used to propogate a configuration change through
2352  * the controller in a controlled manner, allowing each STORM processor and
2353  * other H/W blocks to phase in the change.  The commands sent on the
2354  * slowpath are referred to as ramrods.  Depending on the ramrod used the
2355  * completion of the ramrod will occur in different ways.  Here's a
2356  * breakdown of ramrods and how they complete:
2357  *
2358  * RAMROD_CMD_ID_ETH_PORT_SETUP
2359  *   Used to setup the leading connection on a port.  Completes on the
2360  *   Receive Completion Queue (RCQ) of that port (typically fp[0]).
2361  *
2362  * RAMROD_CMD_ID_ETH_CLIENT_SETUP
2363  *   Used to setup an additional connection on a port.  Completes on the
2364  *   RCQ of the multi-queue/RSS connection being initialized.
2365  *
2366  * RAMROD_CMD_ID_ETH_STAT_QUERY
2367  *   Used to force the storm processors to update the statistics database
2368  *   in host memory.  This ramrod is send on the leading connection CID and
2369  *   completes as an index increment of the CSTORM on the default status
2370  *   block.
2371  *
2372  * RAMROD_CMD_ID_ETH_UPDATE
2373  *   Used to update the state of the leading connection, usually to udpate
2374  *   the RSS indirection table.  Completes on the RCQ of the leading
2375  *   connection. (Not currently used under FreeBSD until OS support becomes
2376  *   available.)
2377  *
2378  * RAMROD_CMD_ID_ETH_HALT
2379  *   Used when tearing down a connection prior to driver unload.  Completes
2380  *   on the RCQ of the multi-queue/RSS connection being torn down.  Don't
2381  *   use this on the leading connection.
2382  *
2383  * RAMROD_CMD_ID_ETH_SET_MAC
2384  *   Sets the Unicast/Broadcast/Multicast used by the port.  Completes on
2385  *   the RCQ of the leading connection.
2386  *
2387  * RAMROD_CMD_ID_ETH_CFC_DEL
2388  *   Used when tearing down a conneciton prior to driver unload.  Completes
2389  *   on the RCQ of the leading connection (since the current connection
2390  *   has been completely removed from controller memory).
2391  *
2392  * RAMROD_CMD_ID_ETH_PORT_DEL
2393  *   Used to tear down the leading connection prior to driver unload,
2394  *   typically fp[0].  Completes as an index increment of the CSTORM on the
2395  *   default status block.
2396  *
2397  * RAMROD_CMD_ID_ETH_FORWARD_SETUP
2398  *   Used for connection offload.  Completes on the RCQ of the multi-queue
2399  *   RSS connection that is being offloaded.  (Not currently used under
2400  *   FreeBSD.)
2401  *
2402  * There can only be one command pending per function.
2403  *
2404  * Returns:
2405  *   0 = Success, !0 = Failure.
2406  */
2407
2408 /* must be called under the spq lock */
2409 static inline
2410 struct eth_spe *bxe_sp_get_next(struct bxe_softc *sc)
2411 {
2412     struct eth_spe *next_spe = sc->spq_prod_bd;
2413
2414     if (sc->spq_prod_bd == sc->spq_last_bd) {
2415         /* wrap back to the first eth_spq */
2416         sc->spq_prod_bd = sc->spq;
2417         sc->spq_prod_idx = 0;
2418     } else {
2419         sc->spq_prod_bd++;
2420         sc->spq_prod_idx++;
2421     }
2422
2423     return (next_spe);
2424 }
2425
2426 /* must be called under the spq lock */
2427 static inline
2428 void bxe_sp_prod_update(struct bxe_softc *sc)
2429 {
2430     int func = SC_FUNC(sc);
2431
2432     /*
2433      * Make sure that BD data is updated before writing the producer.
2434      * BD data is written to the memory, the producer is read from the
2435      * memory, thus we need a full memory barrier to ensure the ordering.
2436      */
2437     mb();
2438
2439     REG_WR16(sc, (BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func)),
2440              sc->spq_prod_idx);
2441
2442     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
2443                       BUS_SPACE_BARRIER_WRITE);
2444 }
2445
2446 /**
2447  * bxe_is_contextless_ramrod - check if the current command ends on EQ
2448  *
2449  * @cmd:      command to check
2450  * @cmd_type: command type
2451  */
2452 static inline
2453 int bxe_is_contextless_ramrod(int cmd,
2454                               int cmd_type)
2455 {
2456     if ((cmd_type == NONE_CONNECTION_TYPE) ||
2457         (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
2458         (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
2459         (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
2460         (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
2461         (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
2462         (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE)) {
2463         return (TRUE);
2464     } else {
2465         return (FALSE);
2466     }
2467 }
2468
2469 /**
2470  * bxe_sp_post - place a single command on an SP ring
2471  *
2472  * @sc:         driver handle
2473  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
2474  * @cid:        SW CID the command is related to
2475  * @data_hi:    command private data address (high 32 bits)
2476  * @data_lo:    command private data address (low 32 bits)
2477  * @cmd_type:   command type (e.g. NONE, ETH)
2478  *
2479  * SP data is handled as if it's always an address pair, thus data fields are
2480  * not swapped to little endian in upper functions. Instead this function swaps
2481  * data as if it's two uint32 fields.
2482  */
2483 int
2484 bxe_sp_post(struct bxe_softc *sc,
2485             int              command,
2486             int              cid,
2487             uint32_t         data_hi,
2488             uint32_t         data_lo,
2489             int              cmd_type)
2490 {
2491     struct eth_spe *spe;
2492     uint16_t type;
2493     int common;
2494
2495     common = bxe_is_contextless_ramrod(command, cmd_type);
2496
2497     BXE_SP_LOCK(sc);
2498
2499     if (common) {
2500         if (!atomic_load_acq_long(&sc->eq_spq_left)) {
2501             BLOGE(sc, "EQ ring is full!\n");
2502             BXE_SP_UNLOCK(sc);
2503             return (-1);
2504         }
2505     } else {
2506         if (!atomic_load_acq_long(&sc->cq_spq_left)) {
2507             BLOGE(sc, "SPQ ring is full!\n");
2508             BXE_SP_UNLOCK(sc);
2509             return (-1);
2510         }
2511     }
2512
2513     spe = bxe_sp_get_next(sc);
2514
2515     /* CID needs port number to be encoded int it */
2516     spe->hdr.conn_and_cmd_data =
2517         htole32((command << SPE_HDR_CMD_ID_SHIFT) | HW_CID(sc, cid));
2518
2519     type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
2520
2521     /* TBD: Check if it works for VFs */
2522     type |= ((SC_FUNC(sc) << SPE_HDR_FUNCTION_ID_SHIFT) &
2523              SPE_HDR_FUNCTION_ID);
2524
2525     spe->hdr.type = htole16(type);
2526
2527     spe->data.update_data_addr.hi = htole32(data_hi);
2528     spe->data.update_data_addr.lo = htole32(data_lo);
2529
2530     /*
2531      * It's ok if the actual decrement is issued towards the memory
2532      * somewhere between the lock and unlock. Thus no more explict
2533      * memory barrier is needed.
2534      */
2535     if (common) {
2536         atomic_subtract_acq_long(&sc->eq_spq_left, 1);
2537     } else {
2538         atomic_subtract_acq_long(&sc->cq_spq_left, 1);
2539     }
2540
2541     BLOGD(sc, DBG_SP, "SPQE -> %#jx\n", (uintmax_t)sc->spq_dma.paddr);
2542     BLOGD(sc, DBG_SP, "FUNC_RDATA -> %p / %#jx\n",
2543           BXE_SP(sc, func_rdata), (uintmax_t)BXE_SP_MAPPING(sc, func_rdata));
2544     BLOGD(sc, DBG_SP,
2545           "SPQE[%x] (%x:%x) (cmd, common?) (%d,%d) hw_cid %x data (%x:%x) type(0x%x) left (CQ, EQ) (%lx,%lx)\n",
2546           sc->spq_prod_idx,
2547           (uint32_t)U64_HI(sc->spq_dma.paddr),
2548           (uint32_t)(U64_LO(sc->spq_dma.paddr) + (uint8_t *)sc->spq_prod_bd - (uint8_t *)sc->spq),
2549           command,
2550           common,
2551           HW_CID(sc, cid),
2552           data_hi,
2553           data_lo,
2554           type,
2555           atomic_load_acq_long(&sc->cq_spq_left),
2556           atomic_load_acq_long(&sc->eq_spq_left));
2557
2558     bxe_sp_prod_update(sc);
2559
2560     BXE_SP_UNLOCK(sc);
2561     return (0);
2562 }
2563
2564 /**
2565  * bxe_debug_print_ind_table - prints the indirection table configuration.
2566  *
2567  * @sc: driver hanlde
2568  * @p:  pointer to rss configuration
2569  */
2570 #if 0
2571 static void
2572 bxe_debug_print_ind_table(struct bxe_softc               *sc,
2573                           struct ecore_config_rss_params *p)
2574 {
2575     int i;
2576
2577     BLOGD(sc, DBG_LOAD, "Setting indirection table to:\n");
2578     BLOGD(sc, DBG_LOAD, "    0x0000: ");
2579     for (i = 0; i < T_ETH_INDIRECTION_TABLE_SIZE; i++) {
2580         BLOGD(sc, DBG_LOAD, "0x%02x ", p->ind_table[i]);
2581
2582         /* Print 4 bytes in a line */
2583         if ((i + 1 < T_ETH_INDIRECTION_TABLE_SIZE) &&
2584             (((i + 1) & 0x3) == 0)) {
2585             BLOGD(sc, DBG_LOAD, "\n");
2586             BLOGD(sc, DBG_LOAD, "0x%04x: ", i + 1);
2587         }
2588     }
2589
2590     BLOGD(sc, DBG_LOAD, "\n");
2591 }
2592 #endif
2593
2594 /*
2595  * FreeBSD Device probe function.
2596  *
2597  * Compares the device found to the driver's list of supported devices and
2598  * reports back to the bsd loader whether this is the right driver for the device.
2599  * This is the driver entry function called from the "kldload" command.
2600  *
2601  * Returns:
2602  *   BUS_PROBE_DEFAULT on success, positive value on failure.
2603  */
2604 static int
2605 bxe_probe(device_t dev)
2606 {
2607     struct bxe_softc *sc;
2608     struct bxe_device_type *t;
2609     char *descbuf;
2610     uint16_t did, sdid, svid, vid;
2611
2612     /* Find our device structure */
2613     sc = device_get_softc(dev);
2614     sc->dev = dev;
2615     t = bxe_devs;
2616
2617     /* Get the data for the device to be probed. */
2618     vid  = pci_get_vendor(dev);
2619     did  = pci_get_device(dev);
2620     svid = pci_get_subvendor(dev);
2621     sdid = pci_get_subdevice(dev);
2622
2623     BLOGD(sc, DBG_LOAD,
2624           "%s(); VID = 0x%04X, DID = 0x%04X, SVID = 0x%04X, "
2625           "SDID = 0x%04X\n", __FUNCTION__, vid, did, svid, sdid);
2626
2627     /* Look through the list of known devices for a match. */
2628     while (t->bxe_name != NULL) {
2629         if ((vid == t->bxe_vid) && (did == t->bxe_did) &&
2630             ((svid == t->bxe_svid) || (t->bxe_svid == PCI_ANY_ID)) &&
2631             ((sdid == t->bxe_sdid) || (t->bxe_sdid == PCI_ANY_ID))) {
2632             descbuf = malloc(BXE_DEVDESC_MAX, M_TEMP, M_NOWAIT);
2633             if (descbuf == NULL)
2634                 return (ENOMEM);
2635
2636             /* Print out the device identity. */
2637             snprintf(descbuf, BXE_DEVDESC_MAX,
2638                      "%s (%c%d) BXE v:%s\n", t->bxe_name,
2639                      (((pci_read_config(dev, PCIR_REVID, 4) &
2640                         0xf0) >> 4) + 'A'),
2641                      (pci_read_config(dev, PCIR_REVID, 4) & 0xf),
2642                      BXE_DRIVER_VERSION);
2643
2644             device_set_desc_copy(dev, descbuf);
2645             free(descbuf, M_TEMP);
2646             return (BUS_PROBE_DEFAULT);
2647         }
2648         t++;
2649     }
2650
2651     return (ENXIO);
2652 }
2653
2654 static void
2655 bxe_init_mutexes(struct bxe_softc *sc)
2656 {
2657 #ifdef BXE_CORE_LOCK_SX
2658     snprintf(sc->core_sx_name, sizeof(sc->core_sx_name),
2659              "bxe%d_core_lock", sc->unit);
2660     sx_init(&sc->core_sx, sc->core_sx_name);
2661 #else
2662     snprintf(sc->core_mtx_name, sizeof(sc->core_mtx_name),
2663              "bxe%d_core_lock", sc->unit);
2664     mtx_init(&sc->core_mtx, sc->core_mtx_name, NULL, MTX_DEF);
2665 #endif
2666
2667     snprintf(sc->sp_mtx_name, sizeof(sc->sp_mtx_name),
2668              "bxe%d_sp_lock", sc->unit);
2669     mtx_init(&sc->sp_mtx, sc->sp_mtx_name, NULL, MTX_DEF);
2670
2671     snprintf(sc->dmae_mtx_name, sizeof(sc->dmae_mtx_name),
2672              "bxe%d_dmae_lock", sc->unit);
2673     mtx_init(&sc->dmae_mtx, sc->dmae_mtx_name, NULL, MTX_DEF);
2674
2675     snprintf(sc->port.phy_mtx_name, sizeof(sc->port.phy_mtx_name),
2676              "bxe%d_phy_lock", sc->unit);
2677     mtx_init(&sc->port.phy_mtx, sc->port.phy_mtx_name, NULL, MTX_DEF);
2678
2679     snprintf(sc->fwmb_mtx_name, sizeof(sc->fwmb_mtx_name),
2680              "bxe%d_fwmb_lock", sc->unit);
2681     mtx_init(&sc->fwmb_mtx, sc->fwmb_mtx_name, NULL, MTX_DEF);
2682
2683     snprintf(sc->print_mtx_name, sizeof(sc->print_mtx_name),
2684              "bxe%d_print_lock", sc->unit);
2685     mtx_init(&(sc->print_mtx), sc->print_mtx_name, NULL, MTX_DEF);
2686
2687     snprintf(sc->stats_mtx_name, sizeof(sc->stats_mtx_name),
2688              "bxe%d_stats_lock", sc->unit);
2689     mtx_init(&(sc->stats_mtx), sc->stats_mtx_name, NULL, MTX_DEF);
2690
2691     snprintf(sc->mcast_mtx_name, sizeof(sc->mcast_mtx_name),
2692              "bxe%d_mcast_lock", sc->unit);
2693     mtx_init(&(sc->mcast_mtx), sc->mcast_mtx_name, NULL, MTX_DEF);
2694 }
2695
2696 static void
2697 bxe_release_mutexes(struct bxe_softc *sc)
2698 {
2699 #ifdef BXE_CORE_LOCK_SX
2700     sx_destroy(&sc->core_sx);
2701 #else
2702     if (mtx_initialized(&sc->core_mtx)) {
2703         mtx_destroy(&sc->core_mtx);
2704     }
2705 #endif
2706
2707     if (mtx_initialized(&sc->sp_mtx)) {
2708         mtx_destroy(&sc->sp_mtx);
2709     }
2710
2711     if (mtx_initialized(&sc->dmae_mtx)) {
2712         mtx_destroy(&sc->dmae_mtx);
2713     }
2714
2715     if (mtx_initialized(&sc->port.phy_mtx)) {
2716         mtx_destroy(&sc->port.phy_mtx);
2717     }
2718
2719     if (mtx_initialized(&sc->fwmb_mtx)) {
2720         mtx_destroy(&sc->fwmb_mtx);
2721     }
2722
2723     if (mtx_initialized(&sc->print_mtx)) {
2724         mtx_destroy(&sc->print_mtx);
2725     }
2726
2727     if (mtx_initialized(&sc->stats_mtx)) {
2728         mtx_destroy(&sc->stats_mtx);
2729     }
2730
2731     if (mtx_initialized(&sc->mcast_mtx)) {
2732         mtx_destroy(&sc->mcast_mtx);
2733     }
2734 }
2735
2736 static void
2737 bxe_tx_disable(struct bxe_softc* sc)
2738 {
2739     struct ifnet *ifp = sc->ifnet;
2740
2741     /* tell the stack the driver is stopped and TX queue is full */
2742     if (ifp != NULL) {
2743         ifp->if_drv_flags = 0;
2744     }
2745 }
2746
2747 static void
2748 bxe_drv_pulse(struct bxe_softc *sc)
2749 {
2750     SHMEM_WR(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb,
2751              sc->fw_drv_pulse_wr_seq);
2752 }
2753
2754 static inline uint16_t
2755 bxe_tx_avail(struct bxe_softc *sc,
2756              struct bxe_fastpath *fp)
2757 {
2758     int16_t  used;
2759     uint16_t prod;
2760     uint16_t cons;
2761
2762     prod = fp->tx_bd_prod;
2763     cons = fp->tx_bd_cons;
2764
2765     used = SUB_S16(prod, cons);
2766
2767 #if 0
2768     KASSERT((used < 0), ("used tx bds < 0"));
2769     KASSERT((used > sc->tx_ring_size), ("used tx bds > tx_ring_size"));
2770     KASSERT(((sc->tx_ring_size - used) > MAX_TX_AVAIL),
2771             ("invalid number of tx bds used"));
2772 #endif
2773
2774     return (int16_t)(sc->tx_ring_size) - used;
2775 }
2776
2777 static inline int
2778 bxe_tx_queue_has_work(struct bxe_fastpath *fp)
2779 {
2780     uint16_t hw_cons;
2781
2782     mb(); /* status block fields can change */
2783     hw_cons = le16toh(*fp->tx_cons_sb);
2784     return (hw_cons != fp->tx_pkt_cons);
2785 }
2786
2787 static inline uint8_t
2788 bxe_has_tx_work(struct bxe_fastpath *fp)
2789 {
2790     /* expand this for multi-cos if ever supported */
2791     return (bxe_tx_queue_has_work(fp)) ? TRUE : FALSE;
2792 }
2793
2794 static inline int
2795 bxe_has_rx_work(struct bxe_fastpath *fp)
2796 {
2797     uint16_t rx_cq_cons_sb;
2798
2799     mb(); /* status block fields can change */
2800     rx_cq_cons_sb = le16toh(*fp->rx_cq_cons_sb);
2801     if ((rx_cq_cons_sb & RCQ_MAX) == RCQ_MAX)
2802         rx_cq_cons_sb++;
2803     return (fp->rx_cq_cons != rx_cq_cons_sb);
2804 }
2805
2806 static void
2807 bxe_sp_event(struct bxe_softc    *sc,
2808              struct bxe_fastpath *fp,
2809              union eth_rx_cqe    *rr_cqe)
2810 {
2811     int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2812     int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2813     enum ecore_queue_cmd drv_cmd = ECORE_Q_CMD_MAX;
2814     struct ecore_queue_sp_obj *q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
2815
2816     BLOGD(sc, DBG_SP, "fp=%d cid=%d got ramrod #%d state is %x type is %d\n",
2817           fp->index, cid, command, sc->state, rr_cqe->ramrod_cqe.ramrod_type);
2818
2819 #if 0
2820     /*
2821      * If cid is within VF range, replace the slowpath object with the
2822      * one corresponding to this VF
2823      */
2824     if ((cid >= BXE_FIRST_VF_CID) && (cid < BXE_FIRST_VF_CID + BXE_VF_CIDS)) {
2825         bxe_iov_set_queue_sp_obj(sc, cid, &q_obj);
2826     }
2827 #endif
2828
2829     switch (command) {
2830     case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
2831         BLOGD(sc, DBG_SP, "got UPDATE ramrod. CID %d\n", cid);
2832         drv_cmd = ECORE_Q_CMD_UPDATE;
2833         break;
2834
2835     case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
2836         BLOGD(sc, DBG_SP, "got MULTI[%d] setup ramrod\n", cid);
2837         drv_cmd = ECORE_Q_CMD_SETUP;
2838         break;
2839
2840     case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
2841         BLOGD(sc, DBG_SP, "got MULTI[%d] tx-only setup ramrod\n", cid);
2842         drv_cmd = ECORE_Q_CMD_SETUP_TX_ONLY;
2843         break;
2844
2845     case (RAMROD_CMD_ID_ETH_HALT):
2846         BLOGD(sc, DBG_SP, "got MULTI[%d] halt ramrod\n", cid);
2847         drv_cmd = ECORE_Q_CMD_HALT;
2848         break;
2849
2850     case (RAMROD_CMD_ID_ETH_TERMINATE):
2851         BLOGD(sc, DBG_SP, "got MULTI[%d] teminate ramrod\n", cid);
2852         drv_cmd = ECORE_Q_CMD_TERMINATE;
2853         break;
2854
2855     case (RAMROD_CMD_ID_ETH_EMPTY):
2856         BLOGD(sc, DBG_SP, "got MULTI[%d] empty ramrod\n", cid);
2857         drv_cmd = ECORE_Q_CMD_EMPTY;
2858         break;
2859
2860     default:
2861         BLOGD(sc, DBG_SP, "ERROR: unexpected MC reply (%d) on fp[%d]\n",
2862               command, fp->index);
2863         return;
2864     }
2865
2866     if ((drv_cmd != ECORE_Q_CMD_MAX) &&
2867         q_obj->complete_cmd(sc, q_obj, drv_cmd)) {
2868         /*
2869          * q_obj->complete_cmd() failure means that this was
2870          * an unexpected completion.
2871          *
2872          * In this case we don't want to increase the sc->spq_left
2873          * because apparently we haven't sent this command the first
2874          * place.
2875          */
2876         // bxe_panic(sc, ("Unexpected SP completion\n"));
2877         return;
2878     }
2879
2880 #if 0
2881     /* SRIOV: reschedule any 'in_progress' operations */
2882     bxe_iov_sp_event(sc, cid, TRUE);
2883 #endif
2884
2885     atomic_add_acq_long(&sc->cq_spq_left, 1);
2886
2887     BLOGD(sc, DBG_SP, "sc->cq_spq_left 0x%lx\n",
2888           atomic_load_acq_long(&sc->cq_spq_left));
2889
2890 #if 0
2891     if ((drv_cmd == ECORE_Q_CMD_UPDATE) && (IS_FCOE_FP(fp)) &&
2892         (!!bxe_test_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state))) {
2893         /*
2894          * If Queue update ramrod is completed for last Queue in AFEX VIF set
2895          * flow, then ACK MCP at the end. Mark pending ACK to MCP bit to
2896          * prevent case that both bits are cleared. At the end of load/unload
2897          * driver checks that sp_state is cleared and this order prevents
2898          * races.
2899          */
2900         bxe_set_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK, &sc->sp_state);
2901         wmb();
2902         bxe_clear_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state);
2903
2904         /* schedule the sp task as MCP ack is required */
2905         bxe_schedule_sp_task(sc);
2906     }
2907 #endif
2908 }
2909
2910 /*
2911  * The current mbuf is part of an aggregation. Move the mbuf into the TPA
2912  * aggregation queue, put an empty mbuf back onto the receive chain, and mark
2913  * the current aggregation queue as in-progress.
2914  */
2915 static void
2916 bxe_tpa_start(struct bxe_softc            *sc,
2917               struct bxe_fastpath         *fp,
2918               uint16_t                    queue,
2919               uint16_t                    cons,
2920               uint16_t                    prod,
2921               struct eth_fast_path_rx_cqe *cqe)
2922 {
2923     struct bxe_sw_rx_bd tmp_bd;
2924     struct bxe_sw_rx_bd *rx_buf;
2925     struct eth_rx_bd *rx_bd;
2926     int max_agg_queues;
2927     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
2928     uint16_t index;
2929
2930     BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA START "
2931                        "cons=%d prod=%d\n",
2932           fp->index, queue, cons, prod);
2933
2934     max_agg_queues = MAX_AGG_QS(sc);
2935
2936     KASSERT((queue < max_agg_queues),
2937             ("fp[%02d] invalid aggr queue (%d >= %d)!",
2938              fp->index, queue, max_agg_queues));
2939
2940     KASSERT((tpa_info->state == BXE_TPA_STATE_STOP),
2941             ("fp[%02d].tpa[%02d] starting aggr on queue not stopped!",
2942              fp->index, queue));
2943
2944     /* copy the existing mbuf and mapping from the TPA pool */
2945     tmp_bd = tpa_info->bd;
2946
2947     if (tmp_bd.m == NULL) {
2948         BLOGE(sc, "fp[%02d].tpa[%02d] mbuf not allocated!\n",
2949               fp->index, queue);
2950         /* XXX Error handling? */
2951         return;
2952     }
2953
2954     /* change the TPA queue to the start state */
2955     tpa_info->state            = BXE_TPA_STATE_START;
2956     tpa_info->placement_offset = cqe->placement_offset;
2957     tpa_info->parsing_flags    = le16toh(cqe->pars_flags.flags);
2958     tpa_info->vlan_tag         = le16toh(cqe->vlan_tag);
2959     tpa_info->len_on_bd        = le16toh(cqe->len_on_bd);
2960
2961     fp->rx_tpa_queue_used |= (1 << queue);
2962
2963     /*
2964      * If all the buffer descriptors are filled with mbufs then fill in
2965      * the current consumer index with a new BD. Else if a maximum Rx
2966      * buffer limit is imposed then fill in the next producer index.
2967      */
2968     index = (sc->max_rx_bufs != RX_BD_USABLE) ?
2969                 prod : cons;
2970
2971     /* move the received mbuf and mapping to TPA pool */
2972     tpa_info->bd = fp->rx_mbuf_chain[cons];
2973
2974     /* release any existing RX BD mbuf mappings */
2975     if (cons != index) {
2976         rx_buf = &fp->rx_mbuf_chain[cons];
2977
2978         if (rx_buf->m_map != NULL) {
2979             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
2980                             BUS_DMASYNC_POSTREAD);
2981             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
2982         }
2983
2984         /*
2985          * We get here when the maximum number of rx buffers is less than
2986          * RX_BD_USABLE. The mbuf is already saved above so it's OK to NULL
2987          * it out here without concern of a memory leak.
2988          */
2989         fp->rx_mbuf_chain[cons].m = NULL;
2990     }
2991
2992     /* update the Rx SW BD with the mbuf info from the TPA pool */
2993     fp->rx_mbuf_chain[index] = tmp_bd;
2994
2995     /* update the Rx BD with the empty mbuf phys address from the TPA pool */
2996     rx_bd = &fp->rx_chain[index];
2997     rx_bd->addr_hi = htole32(U64_HI(tpa_info->seg.ds_addr));
2998     rx_bd->addr_lo = htole32(U64_LO(tpa_info->seg.ds_addr));
2999 }
3000
3001 /*
3002  * When a TPA aggregation is completed, loop through the individual mbufs
3003  * of the aggregation, combining them into a single mbuf which will be sent
3004  * up the stack. Refill all freed SGEs with mbufs as we go along.
3005  */
3006 static int
3007 bxe_fill_frag_mbuf(struct bxe_softc          *sc,
3008                    struct bxe_fastpath       *fp,
3009                    struct bxe_sw_tpa_info    *tpa_info,
3010                    uint16_t                  queue,
3011                    uint16_t                  pages,
3012                    struct mbuf               *m,
3013                                struct eth_end_agg_rx_cqe *cqe,
3014                    uint16_t                  cqe_idx)
3015 {
3016     struct mbuf *m_frag;
3017     uint32_t frag_len, frag_size, i;
3018     uint16_t sge_idx;
3019     int rc = 0;
3020     int j;
3021
3022     frag_size = le16toh(cqe->pkt_len) - tpa_info->len_on_bd;
3023
3024     BLOGD(sc, DBG_LRO,
3025           "fp[%02d].tpa[%02d] TPA fill len_on_bd=%d frag_size=%d pages=%d\n",
3026           fp->index, queue, tpa_info->len_on_bd, frag_size, pages);
3027
3028     /* make sure the aggregated frame is not too big to handle */
3029     if (pages > 8 * PAGES_PER_SGE) {
3030         BLOGE(sc, "fp[%02d].sge[0x%04x] has too many pages (%d)! "
3031                   "pkt_len=%d len_on_bd=%d frag_size=%d\n",
3032               fp->index, cqe_idx, pages, le16toh(cqe->pkt_len),
3033               tpa_info->len_on_bd, frag_size);
3034         bxe_panic(sc, ("sge page count error\n"));
3035         return (EINVAL);
3036     }
3037
3038     /*
3039      * Scan through the scatter gather list pulling individual mbufs into a
3040      * single mbuf for the host stack.
3041      */
3042     for (i = 0, j = 0; i < pages; i += PAGES_PER_SGE, j++) {
3043         sge_idx = RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[j]));
3044
3045         /*
3046          * Firmware gives the indices of the SGE as if the ring is an array
3047          * (meaning that the "next" element will consume 2 indices).
3048          */
3049         frag_len = min(frag_size, (uint32_t)(SGE_PAGES));
3050
3051         BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA fill i=%d j=%d "
3052                            "sge_idx=%d frag_size=%d frag_len=%d\n",
3053               fp->index, queue, i, j, sge_idx, frag_size, frag_len);
3054
3055         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3056
3057         /* allocate a new mbuf for the SGE */
3058         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3059         if (rc) {
3060             /* Leave all remaining SGEs in the ring! */
3061             return (rc);
3062         }
3063
3064         /* update the fragment length */
3065         m_frag->m_len = frag_len;
3066
3067         /* concatenate the fragment to the head mbuf */
3068         m_cat(m, m_frag);
3069         fp->eth_q_stats.mbuf_alloc_sge--;
3070
3071         /* update the TPA mbuf size and remaining fragment size */
3072         m->m_pkthdr.len += frag_len;
3073         frag_size -= frag_len;
3074     }
3075
3076     BLOGD(sc, DBG_LRO,
3077           "fp[%02d].tpa[%02d] TPA fill done frag_size=%d\n",
3078           fp->index, queue, frag_size);
3079
3080     return (rc);
3081 }
3082
3083 static inline void
3084 bxe_clear_sge_mask_next_elems(struct bxe_fastpath *fp)
3085 {
3086     int i, j;
3087
3088     for (i = 1; i <= RX_SGE_NUM_PAGES; i++) {
3089         int idx = RX_SGE_TOTAL_PER_PAGE * i - 1;
3090
3091         for (j = 0; j < 2; j++) {
3092             BIT_VEC64_CLEAR_BIT(fp->sge_mask, idx);
3093             idx--;
3094         }
3095     }
3096 }
3097
3098 static inline void
3099 bxe_init_sge_ring_bit_mask(struct bxe_fastpath *fp)
3100 {
3101     /* set the mask to all 1's, it's faster to compare to 0 than to 0xf's */
3102     memset(fp->sge_mask, 0xff, sizeof(fp->sge_mask));
3103
3104     /*
3105      * Clear the two last indices in the page to 1. These are the indices that
3106      * correspond to the "next" element, hence will never be indicated and
3107      * should be removed from the calculations.
3108      */
3109     bxe_clear_sge_mask_next_elems(fp);
3110 }
3111
3112 static inline void
3113 bxe_update_last_max_sge(struct bxe_fastpath *fp,
3114                         uint16_t            idx)
3115 {
3116     uint16_t last_max = fp->last_max_sge;
3117
3118     if (SUB_S16(idx, last_max) > 0) {
3119         fp->last_max_sge = idx;
3120     }
3121 }
3122
3123 static inline void
3124 bxe_update_sge_prod(struct bxe_softc          *sc,
3125                     struct bxe_fastpath       *fp,
3126                     uint16_t                  sge_len,
3127                     union eth_sgl_or_raw_data *cqe)
3128 {
3129     uint16_t last_max, last_elem, first_elem;
3130     uint16_t delta = 0;
3131     uint16_t i;
3132
3133     if (!sge_len) {
3134         return;
3135     }
3136
3137     /* first mark all used pages */
3138     for (i = 0; i < sge_len; i++) {
3139         BIT_VEC64_CLEAR_BIT(fp->sge_mask,
3140                             RX_SGE(le16toh(cqe->sgl[i])));
3141     }
3142
3143     BLOGD(sc, DBG_LRO,
3144           "fp[%02d] fp_cqe->sgl[%d] = %d\n",
3145           fp->index, sge_len - 1,
3146           le16toh(cqe->sgl[sge_len - 1]));
3147
3148     /* assume that the last SGE index is the biggest */
3149     bxe_update_last_max_sge(fp,
3150                             le16toh(cqe->sgl[sge_len - 1]));
3151
3152     last_max = RX_SGE(fp->last_max_sge);
3153     last_elem = last_max >> BIT_VEC64_ELEM_SHIFT;
3154     first_elem = RX_SGE(fp->rx_sge_prod) >> BIT_VEC64_ELEM_SHIFT;
3155
3156     /* if ring is not full */
3157     if (last_elem + 1 != first_elem) {
3158         last_elem++;
3159     }
3160
3161     /* now update the prod */
3162     for (i = first_elem; i != last_elem; i = RX_SGE_NEXT_MASK_ELEM(i)) {
3163         if (__predict_true(fp->sge_mask[i])) {
3164             break;
3165         }
3166
3167         fp->sge_mask[i] = BIT_VEC64_ELEM_ONE_MASK;
3168         delta += BIT_VEC64_ELEM_SZ;
3169     }
3170
3171     if (delta > 0) {
3172         fp->rx_sge_prod += delta;
3173         /* clear page-end entries */
3174         bxe_clear_sge_mask_next_elems(fp);
3175     }
3176
3177     BLOGD(sc, DBG_LRO,
3178           "fp[%02d] fp->last_max_sge=%d fp->rx_sge_prod=%d\n",
3179           fp->index, fp->last_max_sge, fp->rx_sge_prod);
3180 }
3181
3182 /*
3183  * The aggregation on the current TPA queue has completed. Pull the individual
3184  * mbuf fragments together into a single mbuf, perform all necessary checksum
3185  * calculations, and send the resuting mbuf to the stack.
3186  */
3187 static void
3188 bxe_tpa_stop(struct bxe_softc          *sc,
3189              struct bxe_fastpath       *fp,
3190              struct bxe_sw_tpa_info    *tpa_info,
3191              uint16_t                  queue,
3192              uint16_t                  pages,
3193                          struct eth_end_agg_rx_cqe *cqe,
3194              uint16_t                  cqe_idx)
3195 {
3196     struct ifnet *ifp = sc->ifnet;
3197     struct mbuf *m;
3198     int rc = 0;
3199
3200     BLOGD(sc, DBG_LRO,
3201           "fp[%02d].tpa[%02d] pad=%d pkt_len=%d pages=%d vlan=%d\n",
3202           fp->index, queue, tpa_info->placement_offset,
3203           le16toh(cqe->pkt_len), pages, tpa_info->vlan_tag);
3204
3205     m = tpa_info->bd.m;
3206
3207     /* allocate a replacement before modifying existing mbuf */
3208     rc = bxe_alloc_rx_tpa_mbuf(fp, queue);
3209     if (rc) {
3210         /* drop the frame and log an error */
3211         fp->eth_q_stats.rx_soft_errors++;
3212         goto bxe_tpa_stop_exit;
3213     }
3214
3215     /* we have a replacement, fixup the current mbuf */
3216     m_adj(m, tpa_info->placement_offset);
3217     m->m_pkthdr.len = m->m_len = tpa_info->len_on_bd;
3218
3219     /* mark the checksums valid (taken care of by the firmware) */
3220     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3221     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3222     m->m_pkthdr.csum_data = 0xffff;
3223     m->m_pkthdr.csum_flags |= (CSUM_IP_CHECKED |
3224                                CSUM_IP_VALID   |
3225                                CSUM_DATA_VALID |
3226                                CSUM_PSEUDO_HDR);
3227
3228     /* aggregate all of the SGEs into a single mbuf */
3229     rc = bxe_fill_frag_mbuf(sc, fp, tpa_info, queue, pages, m, cqe, cqe_idx);
3230     if (rc) {
3231         /* drop the packet and log an error */
3232         fp->eth_q_stats.rx_soft_errors++;
3233         m_freem(m);
3234     } else {
3235         if (tpa_info->parsing_flags & PARSING_FLAGS_VLAN) {
3236             m->m_pkthdr.ether_vtag = tpa_info->vlan_tag;
3237             m->m_flags |= M_VLANTAG;
3238         }
3239
3240         /* assign packet to this interface interface */
3241         m->m_pkthdr.rcvif = ifp;
3242
3243 #if __FreeBSD_version >= 800000
3244         /* specify what RSS queue was used for this flow */
3245         m->m_pkthdr.flowid = fp->index;
3246         m->m_flags |= M_FLOWID;
3247 #endif
3248
3249         ifp->if_ipackets++;
3250         fp->eth_q_stats.rx_tpa_pkts++;
3251
3252         /* pass the frame to the stack */
3253         (*ifp->if_input)(ifp, m);
3254     }
3255
3256     /* we passed an mbuf up the stack or dropped the frame */
3257     fp->eth_q_stats.mbuf_alloc_tpa--;
3258
3259 bxe_tpa_stop_exit:
3260
3261     fp->rx_tpa_info[queue].state = BXE_TPA_STATE_STOP;
3262     fp->rx_tpa_queue_used &= ~(1 << queue);
3263 }
3264
3265 static uint8_t
3266 bxe_service_rxsgl(
3267                  struct bxe_fastpath *fp,
3268                  uint16_t len,
3269                  uint16_t lenonbd,
3270                  struct mbuf *m,
3271                  struct eth_fast_path_rx_cqe *cqe_fp)
3272 {
3273     struct mbuf *m_frag;
3274     uint16_t frags, frag_len;
3275     uint16_t sge_idx = 0;
3276     uint16_t j;
3277     uint8_t i, rc = 0;
3278     uint32_t frag_size;
3279
3280     /* adjust the mbuf */
3281     m->m_len = lenonbd;
3282
3283     frag_size =  len - lenonbd;
3284     frags = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3285
3286     for (i = 0, j = 0; i < frags; i += PAGES_PER_SGE, j++) {
3287         sge_idx = RX_SGE(le16toh(cqe_fp->sgl_or_raw_data.sgl[j]));
3288
3289         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3290         frag_len = min(frag_size, (uint32_t)(SGE_PAGE_SIZE));
3291         m_frag->m_len = frag_len;
3292
3293        /* allocate a new mbuf for the SGE */
3294         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3295         if (rc) {
3296             /* Leave all remaining SGEs in the ring! */
3297             return (rc);
3298         }
3299         fp->eth_q_stats.mbuf_alloc_sge--;
3300
3301         /* concatenate the fragment to the head mbuf */
3302         m_cat(m, m_frag);
3303
3304         frag_size -= frag_len;
3305     }
3306
3307     bxe_update_sge_prod(fp->sc, fp, frags, &cqe_fp->sgl_or_raw_data);
3308
3309     return rc;
3310 }
3311
3312 static uint8_t
3313 bxe_rxeof(struct bxe_softc    *sc,
3314           struct bxe_fastpath *fp)
3315 {
3316     struct ifnet *ifp = sc->ifnet;
3317     uint16_t bd_cons, bd_prod, bd_prod_fw, comp_ring_cons;
3318     uint16_t hw_cq_cons, sw_cq_cons, sw_cq_prod;
3319     int rx_pkts = 0;
3320     int rc = 0;
3321
3322     BXE_FP_RX_LOCK(fp);
3323
3324     /* CQ "next element" is of the size of the regular element */
3325     hw_cq_cons = le16toh(*fp->rx_cq_cons_sb);
3326     if ((hw_cq_cons & RCQ_USABLE_PER_PAGE) == RCQ_USABLE_PER_PAGE) {
3327         hw_cq_cons++;
3328     }
3329
3330     bd_cons = fp->rx_bd_cons;
3331     bd_prod = fp->rx_bd_prod;
3332     bd_prod_fw = bd_prod;
3333     sw_cq_cons = fp->rx_cq_cons;
3334     sw_cq_prod = fp->rx_cq_prod;
3335
3336     /*
3337      * Memory barrier necessary as speculative reads of the rx
3338      * buffer can be ahead of the index in the status block
3339      */
3340     rmb();
3341
3342     BLOGD(sc, DBG_RX,
3343           "fp[%02d] Rx START hw_cq_cons=%u sw_cq_cons=%u\n",
3344           fp->index, hw_cq_cons, sw_cq_cons);
3345
3346     while (sw_cq_cons != hw_cq_cons) {
3347         struct bxe_sw_rx_bd *rx_buf = NULL;
3348         union eth_rx_cqe *cqe;
3349         struct eth_fast_path_rx_cqe *cqe_fp;
3350         uint8_t cqe_fp_flags;
3351         enum eth_rx_cqe_type cqe_fp_type;
3352         uint16_t len, lenonbd,  pad;
3353         struct mbuf *m = NULL;
3354
3355         comp_ring_cons = RCQ(sw_cq_cons);
3356         bd_prod = RX_BD(bd_prod);
3357         bd_cons = RX_BD(bd_cons);
3358
3359         cqe          = &fp->rcq_chain[comp_ring_cons];
3360         cqe_fp       = &cqe->fast_path_cqe;
3361         cqe_fp_flags = cqe_fp->type_error_flags;
3362         cqe_fp_type  = cqe_fp_flags & ETH_FAST_PATH_RX_CQE_TYPE;
3363
3364         BLOGD(sc, DBG_RX,
3365               "fp[%02d] Rx hw_cq_cons=%d hw_sw_cons=%d "
3366               "BD prod=%d cons=%d CQE type=0x%x err=0x%x "
3367               "status=0x%x rss_hash=0x%x vlan=0x%x len=%u lenonbd=%u\n",
3368               fp->index,
3369               hw_cq_cons,
3370               sw_cq_cons,
3371               bd_prod,
3372               bd_cons,
3373               CQE_TYPE(cqe_fp_flags),
3374               cqe_fp_flags,
3375               cqe_fp->status_flags,
3376               le32toh(cqe_fp->rss_hash_result),
3377               le16toh(cqe_fp->vlan_tag),
3378               le16toh(cqe_fp->pkt_len_or_gro_seg_len),
3379               le16toh(cqe_fp->len_on_bd));
3380
3381         /* is this a slowpath msg? */
3382         if (__predict_false(CQE_TYPE_SLOW(cqe_fp_type))) {
3383             bxe_sp_event(sc, fp, cqe);
3384             goto next_cqe;
3385         }
3386
3387         rx_buf = &fp->rx_mbuf_chain[bd_cons];
3388
3389         if (!CQE_TYPE_FAST(cqe_fp_type)) {
3390             struct bxe_sw_tpa_info *tpa_info;
3391             uint16_t frag_size, pages;
3392             uint8_t queue;
3393
3394 #if 0
3395             /* sanity check */
3396             if (!fp->tpa_enable &&
3397                 (CQE_TYPE_START(cqe_fp_type) || CQE_TYPE_STOP(cqe_fp_type))) {
3398                 BLOGE(sc, "START/STOP packet while !tpa_enable type (0x%x)\n",
3399                       CQE_TYPE(cqe_fp_type));
3400             }
3401 #endif
3402
3403             if (CQE_TYPE_START(cqe_fp_type)) {
3404                 bxe_tpa_start(sc, fp, cqe_fp->queue_index,
3405                               bd_cons, bd_prod, cqe_fp);
3406                 m = NULL; /* packet not ready yet */
3407                 goto next_rx;
3408             }
3409
3410             KASSERT(CQE_TYPE_STOP(cqe_fp_type),
3411                     ("CQE type is not STOP! (0x%x)\n", cqe_fp_type));
3412
3413             queue = cqe->end_agg_cqe.queue_index;
3414             tpa_info = &fp->rx_tpa_info[queue];
3415
3416             BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA STOP\n",
3417                   fp->index, queue);
3418
3419             frag_size = (le16toh(cqe->end_agg_cqe.pkt_len) -
3420                          tpa_info->len_on_bd);
3421             pages = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3422
3423             bxe_tpa_stop(sc, fp, tpa_info, queue, pages,
3424                          &cqe->end_agg_cqe, comp_ring_cons);
3425
3426             bxe_update_sge_prod(sc, fp, pages, &cqe->end_agg_cqe.sgl_or_raw_data);
3427
3428             goto next_cqe;
3429         }
3430
3431         /* non TPA */
3432
3433         /* is this an error packet? */
3434         if (__predict_false(cqe_fp_flags &
3435                             ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG)) {
3436             BLOGE(sc, "flags 0x%x rx packet %u\n", cqe_fp_flags, sw_cq_cons);
3437             fp->eth_q_stats.rx_soft_errors++;
3438             goto next_rx;
3439         }
3440
3441         len = le16toh(cqe_fp->pkt_len_or_gro_seg_len);
3442         lenonbd = le16toh(cqe_fp->len_on_bd);
3443         pad = cqe_fp->placement_offset;
3444
3445         m = rx_buf->m;
3446
3447         if (__predict_false(m == NULL)) {
3448             BLOGE(sc, "No mbuf in rx chain descriptor %d for fp[%02d]\n",
3449                   bd_cons, fp->index);
3450             goto next_rx;
3451         }
3452
3453         /* XXX double copy if packet length under a threshold */
3454
3455         /*
3456          * If all the buffer descriptors are filled with mbufs then fill in
3457          * the current consumer index with a new BD. Else if a maximum Rx
3458          * buffer limit is imposed then fill in the next producer index.
3459          */
3460         rc = bxe_alloc_rx_bd_mbuf(fp, bd_cons,
3461                                   (sc->max_rx_bufs != RX_BD_USABLE) ?
3462                                       bd_prod : bd_cons);
3463         if (rc != 0) {
3464
3465             /* we simply reuse the received mbuf and don't post it to the stack */
3466             m = NULL;
3467
3468             BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
3469                   fp->index, rc);
3470             fp->eth_q_stats.rx_soft_errors++;
3471
3472             if (sc->max_rx_bufs != RX_BD_USABLE) {
3473                 /* copy this consumer index to the producer index */
3474                 memcpy(&fp->rx_mbuf_chain[bd_prod], rx_buf,
3475                        sizeof(struct bxe_sw_rx_bd));
3476                 memset(rx_buf, 0, sizeof(struct bxe_sw_rx_bd));
3477             }
3478
3479             goto next_rx;
3480         }
3481
3482         /* current mbuf was detached from the bd */
3483         fp->eth_q_stats.mbuf_alloc_rx--;
3484
3485         /* we allocated a replacement mbuf, fixup the current one */
3486         m_adj(m, pad);
3487         m->m_pkthdr.len = m->m_len = len;
3488
3489         if (len != lenonbd){
3490             rc = bxe_service_rxsgl(fp, len, lenonbd, m, cqe_fp);
3491             if (rc)
3492                 break;
3493             fp->eth_q_stats.rx_jumbo_sge_pkts++;
3494         }
3495
3496         /* assign packet to this interface interface */
3497         m->m_pkthdr.rcvif = ifp;
3498
3499         /* assume no hardware checksum has complated */
3500         m->m_pkthdr.csum_flags = 0;
3501
3502         /* validate checksum if offload enabled */
3503         if (ifp->if_capenable & IFCAP_RXCSUM) {
3504             /* check for a valid IP frame */
3505             if (!(cqe->fast_path_cqe.status_flags &
3506                   ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG)) {
3507                 m->m_pkthdr.csum_flags |= CSUM_IP_CHECKED;
3508                 if (__predict_false(cqe_fp_flags &
3509                                     ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG)) {
3510                     fp->eth_q_stats.rx_hw_csum_errors++;
3511                 } else {
3512                     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3513                     m->m_pkthdr.csum_flags |= CSUM_IP_VALID;
3514                 }
3515             }
3516
3517             /* check for a valid TCP/UDP frame */
3518             if (!(cqe->fast_path_cqe.status_flags &
3519                   ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG)) {
3520                 if (__predict_false(cqe_fp_flags &
3521                                     ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG)) {
3522                     fp->eth_q_stats.rx_hw_csum_errors++;
3523                 } else {
3524                     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3525                     m->m_pkthdr.csum_data = 0xFFFF;
3526                     m->m_pkthdr.csum_flags |= (CSUM_DATA_VALID |
3527                                                CSUM_PSEUDO_HDR);
3528                 }
3529             }
3530         }
3531
3532         /* if there is a VLAN tag then flag that info */
3533         if (cqe->fast_path_cqe.pars_flags.flags & PARSING_FLAGS_VLAN) {
3534             m->m_pkthdr.ether_vtag = cqe->fast_path_cqe.vlan_tag;
3535             m->m_flags |= M_VLANTAG;
3536         }
3537
3538 #if __FreeBSD_version >= 800000
3539         /* specify what RSS queue was used for this flow */
3540         m->m_pkthdr.flowid = fp->index;
3541         m->m_flags |= M_FLOWID;
3542 #endif
3543
3544 next_rx:
3545
3546         bd_cons    = RX_BD_NEXT(bd_cons);
3547         bd_prod    = RX_BD_NEXT(bd_prod);
3548         bd_prod_fw = RX_BD_NEXT(bd_prod_fw);
3549
3550         /* pass the frame to the stack */
3551         if (__predict_true(m != NULL)) {
3552             ifp->if_ipackets++;
3553             rx_pkts++;
3554             (*ifp->if_input)(ifp, m);
3555         }
3556
3557 next_cqe:
3558
3559         sw_cq_prod = RCQ_NEXT(sw_cq_prod);
3560         sw_cq_cons = RCQ_NEXT(sw_cq_cons);
3561
3562         /* limit spinning on the queue */
3563         if (rc != 0)
3564             break;
3565
3566         if (rx_pkts == sc->rx_budget) {
3567             fp->eth_q_stats.rx_budget_reached++;
3568             break;
3569         }
3570     } /* while work to do */
3571
3572     fp->rx_bd_cons = bd_cons;
3573     fp->rx_bd_prod = bd_prod_fw;
3574     fp->rx_cq_cons = sw_cq_cons;
3575     fp->rx_cq_prod = sw_cq_prod;
3576
3577     /* Update producers */
3578     bxe_update_rx_prod(sc, fp, bd_prod_fw, sw_cq_prod, fp->rx_sge_prod);
3579
3580     fp->eth_q_stats.rx_pkts += rx_pkts;
3581     fp->eth_q_stats.rx_calls++;
3582
3583     BXE_FP_RX_UNLOCK(fp);
3584
3585     return (sw_cq_cons != hw_cq_cons);
3586 }
3587
3588 static uint16_t
3589 bxe_free_tx_pkt(struct bxe_softc    *sc,
3590                 struct bxe_fastpath *fp,
3591                 uint16_t            idx)
3592 {
3593     struct bxe_sw_tx_bd *tx_buf = &fp->tx_mbuf_chain[idx];
3594     struct eth_tx_start_bd *tx_start_bd;
3595     uint16_t bd_idx = TX_BD(tx_buf->first_bd);
3596     uint16_t new_cons;
3597     int nbd;
3598
3599     /* unmap the mbuf from non-paged memory */
3600     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
3601
3602     tx_start_bd = &fp->tx_chain[bd_idx].start_bd;
3603     nbd = le16toh(tx_start_bd->nbd) - 1;
3604
3605 #if 0
3606     if ((nbd - 1) > (MAX_MBUF_FRAGS + 2)) {
3607         bxe_panic(sc, ("BAD nbd!\n"));
3608     }
3609 #endif
3610
3611     new_cons = (tx_buf->first_bd + nbd);
3612
3613 #if 0
3614     struct eth_tx_bd *tx_data_bd;
3615
3616     /*
3617      * The following code doesn't do anything but is left here
3618      * for clarity on what the new value of new_cons skipped.
3619      */
3620
3621     /* get the next bd */
3622     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3623
3624     /* skip the parse bd */
3625     --nbd;
3626     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3627
3628     /* skip the TSO split header bd since they have no mapping */
3629     if (tx_buf->flags & BXE_TSO_SPLIT_BD) {
3630         --nbd;
3631         bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3632     }
3633
3634     /* now free frags */
3635     while (nbd > 0) {
3636         tx_data_bd = &fp->tx_chain[bd_idx].reg_bd;
3637         if (--nbd) {
3638             bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3639         }
3640     }
3641 #endif
3642
3643     /* free the mbuf */
3644     if (__predict_true(tx_buf->m != NULL)) {
3645         m_freem(tx_buf->m);
3646         fp->eth_q_stats.mbuf_alloc_tx--;
3647     } else {
3648         fp->eth_q_stats.tx_chain_lost_mbuf++;
3649     }
3650
3651     tx_buf->m = NULL;
3652     tx_buf->first_bd = 0;
3653
3654     return (new_cons);
3655 }
3656
3657 /* transmit timeout watchdog */
3658 static int
3659 bxe_watchdog(struct bxe_softc    *sc,
3660              struct bxe_fastpath *fp)
3661 {
3662     BXE_FP_TX_LOCK(fp);
3663
3664     if ((fp->watchdog_timer == 0) || (--fp->watchdog_timer)) {
3665         BXE_FP_TX_UNLOCK(fp);
3666         return (0);
3667     }
3668
3669     BLOGE(sc, "TX watchdog timeout on fp[%02d], resetting!\n", fp->index);
3670
3671     BXE_FP_TX_UNLOCK(fp);
3672
3673     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
3674     taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
3675
3676     return (-1);
3677 }
3678
3679 /* processes transmit completions */
3680 static uint8_t
3681 bxe_txeof(struct bxe_softc    *sc,
3682           struct bxe_fastpath *fp)
3683 {
3684     struct ifnet *ifp = sc->ifnet;
3685     uint16_t bd_cons, hw_cons, sw_cons, pkt_cons;
3686     uint16_t tx_bd_avail;
3687
3688     BXE_FP_TX_LOCK_ASSERT(fp);
3689
3690     bd_cons = fp->tx_bd_cons;
3691     hw_cons = le16toh(*fp->tx_cons_sb);
3692     sw_cons = fp->tx_pkt_cons;
3693
3694     while (sw_cons != hw_cons) {
3695         pkt_cons = TX_BD(sw_cons);
3696
3697         BLOGD(sc, DBG_TX,
3698               "TX: fp[%d]: hw_cons=%u sw_cons=%u pkt_cons=%u\n",
3699               fp->index, hw_cons, sw_cons, pkt_cons);
3700
3701         bd_cons = bxe_free_tx_pkt(sc, fp, pkt_cons);
3702
3703         sw_cons++;
3704     }
3705
3706     fp->tx_pkt_cons = sw_cons;
3707     fp->tx_bd_cons  = bd_cons;
3708
3709     BLOGD(sc, DBG_TX,
3710           "TX done: fp[%d]: hw_cons=%u sw_cons=%u sw_prod=%u\n",
3711           fp->index, hw_cons, fp->tx_pkt_cons, fp->tx_pkt_prod);
3712
3713     mb();
3714
3715     tx_bd_avail = bxe_tx_avail(sc, fp);
3716
3717     if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
3718         ifp->if_drv_flags |= IFF_DRV_OACTIVE;
3719     } else {
3720         ifp->if_drv_flags &= ~IFF_DRV_OACTIVE;
3721     }
3722
3723     if (fp->tx_pkt_prod != fp->tx_pkt_cons) {
3724         /* reset the watchdog timer if there are pending transmits */
3725         fp->watchdog_timer = BXE_TX_TIMEOUT;
3726         return (TRUE);
3727     } else {
3728         /* clear watchdog when there are no pending transmits */
3729         fp->watchdog_timer = 0;
3730         return (FALSE);
3731     }
3732 }
3733
3734 static void
3735 bxe_drain_tx_queues(struct bxe_softc *sc)
3736 {
3737     struct bxe_fastpath *fp;
3738     int i, count;
3739
3740     /* wait until all TX fastpath tasks have completed */
3741     for (i = 0; i < sc->num_queues; i++) {
3742         fp = &sc->fp[i];
3743
3744         count = 1000;
3745
3746         while (bxe_has_tx_work(fp)) {
3747
3748             BXE_FP_TX_LOCK(fp);
3749             bxe_txeof(sc, fp);
3750             BXE_FP_TX_UNLOCK(fp);
3751
3752             if (count == 0) {
3753                 BLOGE(sc, "Timeout waiting for fp[%d] "
3754                           "transmits to complete!\n", i);
3755                 bxe_panic(sc, ("tx drain failure\n"));
3756                 return;
3757             }
3758
3759             count--;
3760             DELAY(1000);
3761             rmb();
3762         }
3763     }
3764
3765     return;
3766 }
3767
3768 static int
3769 bxe_del_all_macs(struct bxe_softc          *sc,
3770                  struct ecore_vlan_mac_obj *mac_obj,
3771                  int                       mac_type,
3772                  uint8_t                   wait_for_comp)
3773 {
3774     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
3775     int rc;
3776
3777     /* wait for completion of requested */
3778     if (wait_for_comp) {
3779         bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
3780     }
3781
3782     /* Set the mac type of addresses we want to clear */
3783     bxe_set_bit(mac_type, &vlan_mac_flags);
3784
3785     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags, &ramrod_flags);
3786     if (rc < 0) {
3787         BLOGE(sc, "Failed to delete MACs (%d)\n", rc);
3788     }
3789
3790     return (rc);
3791 }
3792
3793 static int
3794 bxe_fill_accept_flags(struct bxe_softc *sc,
3795                       uint32_t         rx_mode,
3796                       unsigned long    *rx_accept_flags,
3797                       unsigned long    *tx_accept_flags)
3798 {
3799     /* Clear the flags first */
3800     *rx_accept_flags = 0;
3801     *tx_accept_flags = 0;
3802
3803     switch (rx_mode) {
3804     case BXE_RX_MODE_NONE:
3805         /*
3806          * 'drop all' supersedes any accept flags that may have been
3807          * passed to the function.
3808          */
3809         break;
3810
3811     case BXE_RX_MODE_NORMAL:
3812         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3813         bxe_set_bit(ECORE_ACCEPT_MULTICAST, rx_accept_flags);
3814         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3815
3816         /* internal switching mode */
3817         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3818         bxe_set_bit(ECORE_ACCEPT_MULTICAST, tx_accept_flags);
3819         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3820
3821         break;
3822
3823     case BXE_RX_MODE_ALLMULTI:
3824         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3825         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3826         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3827
3828         /* internal switching mode */
3829         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3830         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3831         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3832
3833         break;
3834
3835     case BXE_RX_MODE_PROMISC:
3836         /*
3837          * According to deffinition of SI mode, iface in promisc mode
3838          * should receive matched and unmatched (in resolution of port)
3839          * unicast packets.
3840          */
3841         bxe_set_bit(ECORE_ACCEPT_UNMATCHED, rx_accept_flags);
3842         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3843         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3844         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3845
3846         /* internal switching mode */
3847         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3848         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3849
3850         if (IS_MF_SI(sc)) {
3851             bxe_set_bit(ECORE_ACCEPT_ALL_UNICAST, tx_accept_flags);
3852         } else {
3853             bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3854         }
3855
3856         break;
3857
3858     default:
3859         BLOGE(sc, "Unknown rx_mode (%d)\n", rx_mode);
3860         return (-1);
3861     }
3862
3863     /* Set ACCEPT_ANY_VLAN as we do not enable filtering by VLAN */
3864     if (rx_mode != BXE_RX_MODE_NONE) {
3865         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, rx_accept_flags);
3866         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, tx_accept_flags);
3867     }
3868
3869     return (0);
3870 }
3871
3872 static int
3873 bxe_set_q_rx_mode(struct bxe_softc *sc,
3874                   uint8_t          cl_id,
3875                   unsigned long    rx_mode_flags,
3876                   unsigned long    rx_accept_flags,
3877                   unsigned long    tx_accept_flags,
3878                   unsigned long    ramrod_flags)
3879 {
3880     struct ecore_rx_mode_ramrod_params ramrod_param;
3881     int rc;
3882
3883     memset(&ramrod_param, 0, sizeof(ramrod_param));
3884
3885     /* Prepare ramrod parameters */
3886     ramrod_param.cid = 0;
3887     ramrod_param.cl_id = cl_id;
3888     ramrod_param.rx_mode_obj = &sc->rx_mode_obj;
3889     ramrod_param.func_id = SC_FUNC(sc);
3890
3891     ramrod_param.pstate = &sc->sp_state;
3892     ramrod_param.state = ECORE_FILTER_RX_MODE_PENDING;
3893
3894     ramrod_param.rdata = BXE_SP(sc, rx_mode_rdata);
3895     ramrod_param.rdata_mapping = BXE_SP_MAPPING(sc, rx_mode_rdata);
3896
3897     bxe_set_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
3898
3899     ramrod_param.ramrod_flags = ramrod_flags;
3900     ramrod_param.rx_mode_flags = rx_mode_flags;
3901
3902     ramrod_param.rx_accept_flags = rx_accept_flags;
3903     ramrod_param.tx_accept_flags = tx_accept_flags;
3904
3905     rc = ecore_config_rx_mode(sc, &ramrod_param);
3906     if (rc < 0) {
3907         BLOGE(sc, "Set rx_mode %d failed\n", sc->rx_mode);
3908         return (rc);
3909     }
3910
3911     return (0);
3912 }
3913
3914 static int
3915 bxe_set_storm_rx_mode(struct bxe_softc *sc)
3916 {
3917     unsigned long rx_mode_flags = 0, ramrod_flags = 0;
3918     unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
3919     int rc;
3920
3921     rc = bxe_fill_accept_flags(sc, sc->rx_mode, &rx_accept_flags,
3922                                &tx_accept_flags);
3923     if (rc) {
3924         return (rc);
3925     }
3926
3927     bxe_set_bit(RAMROD_RX, &ramrod_flags);
3928     bxe_set_bit(RAMROD_TX, &ramrod_flags);
3929
3930     /* XXX ensure all fastpath have same cl_id and/or move it to bxe_softc */
3931     return (bxe_set_q_rx_mode(sc, sc->fp[0].cl_id, rx_mode_flags,
3932                               rx_accept_flags, tx_accept_flags,
3933                               ramrod_flags));
3934 }
3935
3936 /* returns the "mcp load_code" according to global load_count array */
3937 static int
3938 bxe_nic_load_no_mcp(struct bxe_softc *sc)
3939 {
3940     int path = SC_PATH(sc);
3941     int port = SC_PORT(sc);
3942
3943     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3944           path, load_count[path][0], load_count[path][1],
3945           load_count[path][2]);
3946     load_count[path][0]++;
3947     load_count[path][1 + port]++;
3948     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3949           path, load_count[path][0], load_count[path][1],
3950           load_count[path][2]);
3951     if (load_count[path][0] == 1) {
3952         return (FW_MSG_CODE_DRV_LOAD_COMMON);
3953     } else if (load_count[path][1 + port] == 1) {
3954         return (FW_MSG_CODE_DRV_LOAD_PORT);
3955     } else {
3956         return (FW_MSG_CODE_DRV_LOAD_FUNCTION);
3957     }
3958 }
3959
3960 /* returns the "mcp load_code" according to global load_count array */
3961 static int
3962 bxe_nic_unload_no_mcp(struct bxe_softc *sc)
3963 {
3964     int port = SC_PORT(sc);
3965     int path = SC_PATH(sc);
3966
3967     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3968           path, load_count[path][0], load_count[path][1],
3969           load_count[path][2]);
3970     load_count[path][0]--;
3971     load_count[path][1 + port]--;
3972     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3973           path, load_count[path][0], load_count[path][1],
3974           load_count[path][2]);
3975     if (load_count[path][0] == 0) {
3976         return (FW_MSG_CODE_DRV_UNLOAD_COMMON);
3977     } else if (load_count[path][1 + port] == 0) {
3978         return (FW_MSG_CODE_DRV_UNLOAD_PORT);
3979     } else {
3980         return (FW_MSG_CODE_DRV_UNLOAD_FUNCTION);
3981     }
3982 }
3983
3984 /* request unload mode from the MCP: COMMON, PORT or FUNCTION */
3985 static uint32_t
3986 bxe_send_unload_req(struct bxe_softc *sc,
3987                     int              unload_mode)
3988 {
3989     uint32_t reset_code = 0;
3990 #if 0
3991     int port = SC_PORT(sc);
3992     int path = SC_PATH(sc);
3993 #endif
3994
3995     /* Select the UNLOAD request mode */
3996     if (unload_mode == UNLOAD_NORMAL) {
3997         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
3998     }
3999 #if 0
4000     else if (sc->flags & BXE_NO_WOL_FLAG) {
4001         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP;
4002     } else if (sc->wol) {
4003         uint32_t emac_base = port ? GRCBASE_EMAC1 : GRCBASE_EMAC0;
4004         uint8_t *mac_addr = sc->dev->dev_addr;
4005         uint32_t val;
4006         uint16_t pmc;
4007
4008         /*
4009          * The mac address is written to entries 1-4 to
4010          * preserve entry 0 which is used by the PMF
4011          */
4012         uint8_t entry = (SC_VN(sc) + 1)*8;
4013
4014         val = (mac_addr[0] << 8) | mac_addr[1];
4015         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry, val);
4016
4017         val = (mac_addr[2] << 24) | (mac_addr[3] << 16) |
4018               (mac_addr[4] << 8) | mac_addr[5];
4019         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry + 4, val);
4020
4021         /* Enable the PME and clear the status */
4022         pmc = pci_read_config(sc->dev,
4023                               (sc->devinfo.pcie_pm_cap_reg +
4024                                PCIR_POWER_STATUS),
4025                               2);
4026         pmc |= PCIM_PSTAT_PMEENABLE | PCIM_PSTAT_PME;
4027         pci_write_config(sc->dev,
4028                          (sc->devinfo.pcie_pm_cap_reg +
4029                           PCIR_POWER_STATUS),
4030                          pmc, 4);
4031
4032         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_EN;
4033     }
4034 #endif
4035     else {
4036         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
4037     }
4038
4039     /* Send the request to the MCP */
4040     if (!BXE_NOMCP(sc)) {
4041         reset_code = bxe_fw_command(sc, reset_code, 0);
4042     } else {
4043         reset_code = bxe_nic_unload_no_mcp(sc);
4044     }
4045
4046     return (reset_code);
4047 }
4048
4049 /* send UNLOAD_DONE command to the MCP */
4050 static void
4051 bxe_send_unload_done(struct bxe_softc *sc,
4052                      uint8_t          keep_link)
4053 {
4054     uint32_t reset_param =
4055         keep_link ? DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET : 0;
4056
4057     /* Report UNLOAD_DONE to MCP */
4058     if (!BXE_NOMCP(sc)) {
4059         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, reset_param);
4060     }
4061 }
4062
4063 static int
4064 bxe_func_wait_started(struct bxe_softc *sc)
4065 {
4066     int tout = 50;
4067
4068     if (!sc->port.pmf) {
4069         return (0);
4070     }
4071
4072     /*
4073      * (assumption: No Attention from MCP at this stage)
4074      * PMF probably in the middle of TX disable/enable transaction
4075      * 1. Sync IRS for default SB
4076      * 2. Sync SP queue - this guarantees us that attention handling started
4077      * 3. Wait, that TX disable/enable transaction completes
4078      *
4079      * 1+2 guarantee that if DCBX attention was scheduled it already changed
4080      * pending bit of transaction from STARTED-->TX_STOPPED, if we already
4081      * received completion for the transaction the state is TX_STOPPED.
4082      * State will return to STARTED after completion of TX_STOPPED-->STARTED
4083      * transaction.
4084      */
4085
4086     /* XXX make sure default SB ISR is done */
4087     /* need a way to synchronize an irq (intr_mtx?) */
4088
4089     /* XXX flush any work queues */
4090
4091     while (ecore_func_get_state(sc, &sc->func_obj) !=
4092            ECORE_F_STATE_STARTED && tout--) {
4093         DELAY(20000);
4094     }
4095
4096     if (ecore_func_get_state(sc, &sc->func_obj) != ECORE_F_STATE_STARTED) {
4097         /*
4098          * Failed to complete the transaction in a "good way"
4099          * Force both transactions with CLR bit.
4100          */
4101         struct ecore_func_state_params func_params = { NULL };
4102
4103         BLOGE(sc, "Unexpected function state! "
4104                   "Forcing STARTED-->TX_STOPPED-->STARTED\n");
4105
4106         func_params.f_obj = &sc->func_obj;
4107         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4108
4109         /* STARTED-->TX_STOPPED */
4110         func_params.cmd = ECORE_F_CMD_TX_STOP;
4111         ecore_func_state_change(sc, &func_params);
4112
4113         /* TX_STOPPED-->STARTED */
4114         func_params.cmd = ECORE_F_CMD_TX_START;
4115         return (ecore_func_state_change(sc, &func_params));
4116     }
4117
4118     return (0);
4119 }
4120
4121 static int
4122 bxe_stop_queue(struct bxe_softc *sc,
4123                int              index)
4124 {
4125     struct bxe_fastpath *fp = &sc->fp[index];
4126     struct ecore_queue_state_params q_params = { NULL };
4127     int rc;
4128
4129     BLOGD(sc, DBG_LOAD, "stopping queue %d cid %d\n", index, fp->index);
4130
4131     q_params.q_obj = &sc->sp_objs[fp->index].q_obj;
4132     /* We want to wait for completion in this context */
4133     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
4134
4135     /* Stop the primary connection: */
4136
4137     /* ...halt the connection */
4138     q_params.cmd = ECORE_Q_CMD_HALT;
4139     rc = ecore_queue_state_change(sc, &q_params);
4140     if (rc) {
4141         return (rc);
4142     }
4143
4144     /* ...terminate the connection */
4145     q_params.cmd = ECORE_Q_CMD_TERMINATE;
4146     memset(&q_params.params.terminate, 0, sizeof(q_params.params.terminate));
4147     q_params.params.terminate.cid_index = FIRST_TX_COS_INDEX;
4148     rc = ecore_queue_state_change(sc, &q_params);
4149     if (rc) {
4150         return (rc);
4151     }
4152
4153     /* ...delete cfc entry */
4154     q_params.cmd = ECORE_Q_CMD_CFC_DEL;
4155     memset(&q_params.params.cfc_del, 0, sizeof(q_params.params.cfc_del));
4156     q_params.params.cfc_del.cid_index = FIRST_TX_COS_INDEX;
4157     return (ecore_queue_state_change(sc, &q_params));
4158 }
4159
4160 /* wait for the outstanding SP commands */
4161 static inline uint8_t
4162 bxe_wait_sp_comp(struct bxe_softc *sc,
4163                  unsigned long    mask)
4164 {
4165     unsigned long tmp;
4166     int tout = 5000; /* wait for 5 secs tops */
4167
4168     while (tout--) {
4169         mb();
4170         if (!(atomic_load_acq_long(&sc->sp_state) & mask)) {
4171             return (TRUE);
4172         }
4173
4174         DELAY(1000);
4175     }
4176
4177     mb();
4178
4179     tmp = atomic_load_acq_long(&sc->sp_state);
4180     if (tmp & mask) {
4181         BLOGE(sc, "Filtering completion timed out: "
4182                   "sp_state 0x%lx, mask 0x%lx\n",
4183               tmp, mask);
4184         return (FALSE);
4185     }
4186
4187     return (FALSE);
4188 }
4189
4190 static int
4191 bxe_func_stop(struct bxe_softc *sc)
4192 {
4193     struct ecore_func_state_params func_params = { NULL };
4194     int rc;
4195
4196     /* prepare parameters for function state transitions */
4197     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4198     func_params.f_obj = &sc->func_obj;
4199     func_params.cmd = ECORE_F_CMD_STOP;
4200
4201     /*
4202      * Try to stop the function the 'good way'. If it fails (in case
4203      * of a parity error during bxe_chip_cleanup()) and we are
4204      * not in a debug mode, perform a state transaction in order to
4205      * enable further HW_RESET transaction.
4206      */
4207     rc = ecore_func_state_change(sc, &func_params);
4208     if (rc) {
4209         BLOGE(sc, "FUNC_STOP ramrod failed. "
4210                   "Running a dry transaction\n");
4211         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4212         return (ecore_func_state_change(sc, &func_params));
4213     }
4214
4215     return (0);
4216 }
4217
4218 static int
4219 bxe_reset_hw(struct bxe_softc *sc,
4220              uint32_t         load_code)
4221 {
4222     struct ecore_func_state_params func_params = { NULL };
4223
4224     /* Prepare parameters for function state transitions */
4225     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4226
4227     func_params.f_obj = &sc->func_obj;
4228     func_params.cmd = ECORE_F_CMD_HW_RESET;
4229
4230     func_params.params.hw_init.load_phase = load_code;
4231
4232     return (ecore_func_state_change(sc, &func_params));
4233 }
4234
4235 static void
4236 bxe_int_disable_sync(struct bxe_softc *sc,
4237                      int              disable_hw)
4238 {
4239     if (disable_hw) {
4240         /* prevent the HW from sending interrupts */
4241         bxe_int_disable(sc);
4242     }
4243
4244     /* XXX need a way to synchronize ALL irqs (intr_mtx?) */
4245     /* make sure all ISRs are done */
4246
4247     /* XXX make sure sp_task is not running */
4248     /* cancel and flush work queues */
4249 }
4250
4251 static void
4252 bxe_chip_cleanup(struct bxe_softc *sc,
4253                  uint32_t         unload_mode,
4254                  uint8_t          keep_link)
4255 {
4256     int port = SC_PORT(sc);
4257     struct ecore_mcast_ramrod_params rparam = { NULL };
4258     uint32_t reset_code;
4259     int i, rc = 0;
4260
4261     bxe_drain_tx_queues(sc);
4262
4263     /* give HW time to discard old tx messages */
4264     DELAY(1000);
4265
4266     /* Clean all ETH MACs */
4267     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_ETH_MAC, FALSE);
4268     if (rc < 0) {
4269         BLOGE(sc, "Failed to delete all ETH MACs (%d)\n", rc);
4270     }
4271
4272     /* Clean up UC list  */
4273     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_UC_LIST_MAC, TRUE);
4274     if (rc < 0) {
4275         BLOGE(sc, "Failed to delete UC MACs list (%d)\n", rc);
4276     }
4277
4278     /* Disable LLH */
4279     if (!CHIP_IS_E1(sc)) {
4280         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
4281     }
4282
4283     /* Set "drop all" to stop Rx */
4284
4285     /*
4286      * We need to take the BXE_MCAST_LOCK() here in order to prevent
4287      * a race between the completion code and this code.
4288      */
4289     BXE_MCAST_LOCK(sc);
4290
4291     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
4292         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
4293     } else {
4294         bxe_set_storm_rx_mode(sc);
4295     }
4296
4297     /* Clean up multicast configuration */
4298     rparam.mcast_obj = &sc->mcast_obj;
4299     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4300     if (rc < 0) {
4301         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4302     }
4303
4304     BXE_MCAST_UNLOCK(sc);
4305
4306     // XXX bxe_iov_chip_cleanup(sc);
4307
4308     /*
4309      * Send the UNLOAD_REQUEST to the MCP. This will return if
4310      * this function should perform FUNCTION, PORT, or COMMON HW
4311      * reset.
4312      */
4313     reset_code = bxe_send_unload_req(sc, unload_mode);
4314
4315     /*
4316      * (assumption: No Attention from MCP at this stage)
4317      * PMF probably in the middle of TX disable/enable transaction
4318      */
4319     rc = bxe_func_wait_started(sc);
4320     if (rc) {
4321         BLOGE(sc, "bxe_func_wait_started failed\n");
4322     }
4323
4324     /*
4325      * Close multi and leading connections
4326      * Completions for ramrods are collected in a synchronous way
4327      */
4328     for (i = 0; i < sc->num_queues; i++) {
4329         if (bxe_stop_queue(sc, i)) {
4330             goto unload_error;
4331         }
4332     }
4333
4334     /*
4335      * If SP settings didn't get completed so far - something
4336      * very wrong has happen.
4337      */
4338     if (!bxe_wait_sp_comp(sc, ~0x0UL)) {
4339         BLOGE(sc, "Common slow path ramrods got stuck!\n");
4340     }
4341
4342 unload_error:
4343
4344     rc = bxe_func_stop(sc);
4345     if (rc) {
4346         BLOGE(sc, "Function stop failed!\n");
4347     }
4348
4349     /* disable HW interrupts */
4350     bxe_int_disable_sync(sc, TRUE);
4351
4352     /* detach interrupts */
4353     bxe_interrupt_detach(sc);
4354
4355     /* Reset the chip */
4356     rc = bxe_reset_hw(sc, reset_code);
4357     if (rc) {
4358         BLOGE(sc, "Hardware reset failed\n");
4359     }
4360
4361     /* Report UNLOAD_DONE to MCP */
4362     bxe_send_unload_done(sc, keep_link);
4363 }
4364
4365 static void
4366 bxe_disable_close_the_gate(struct bxe_softc *sc)
4367 {
4368     uint32_t val;
4369     int port = SC_PORT(sc);
4370
4371     BLOGD(sc, DBG_LOAD,
4372           "Disabling 'close the gates'\n");
4373
4374     if (CHIP_IS_E1(sc)) {
4375         uint32_t addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
4376                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
4377         val = REG_RD(sc, addr);
4378         val &= ~(0x300);
4379         REG_WR(sc, addr, val);
4380     } else {
4381         val = REG_RD(sc, MISC_REG_AEU_GENERAL_MASK);
4382         val &= ~(MISC_AEU_GENERAL_MASK_REG_AEU_PXP_CLOSE_MASK |
4383                  MISC_AEU_GENERAL_MASK_REG_AEU_NIG_CLOSE_MASK);
4384         REG_WR(sc, MISC_REG_AEU_GENERAL_MASK, val);
4385     }
4386 }
4387
4388 /*
4389  * Cleans the object that have internal lists without sending
4390  * ramrods. Should be run when interrutps are disabled.
4391  */
4392 static void
4393 bxe_squeeze_objects(struct bxe_softc *sc)
4394 {
4395     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
4396     struct ecore_mcast_ramrod_params rparam = { NULL };
4397     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
4398     int rc;
4399
4400     /* Cleanup MACs' object first... */
4401
4402     /* Wait for completion of requested */
4403     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
4404     /* Perform a dry cleanup */
4405     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &ramrod_flags);
4406
4407     /* Clean ETH primary MAC */
4408     bxe_set_bit(ECORE_ETH_MAC, &vlan_mac_flags);
4409     rc = mac_obj->delete_all(sc, &sc->sp_objs->mac_obj, &vlan_mac_flags,
4410                              &ramrod_flags);
4411     if (rc != 0) {
4412         BLOGE(sc, "Failed to clean ETH MACs (%d)\n", rc);
4413     }
4414
4415     /* Cleanup UC list */
4416     vlan_mac_flags = 0;
4417     bxe_set_bit(ECORE_UC_LIST_MAC, &vlan_mac_flags);
4418     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags,
4419                              &ramrod_flags);
4420     if (rc != 0) {
4421         BLOGE(sc, "Failed to clean UC list MACs (%d)\n", rc);
4422     }
4423
4424     /* Now clean mcast object... */
4425
4426     rparam.mcast_obj = &sc->mcast_obj;
4427     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &rparam.ramrod_flags);
4428
4429     /* Add a DEL command... */
4430     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4431     if (rc < 0) {
4432         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4433     }
4434
4435     /* now wait until all pending commands are cleared */
4436
4437     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4438     while (rc != 0) {
4439         if (rc < 0) {
4440             BLOGE(sc, "Failed to clean MCAST object (%d)\n", rc);
4441             return;
4442         }
4443
4444         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4445     }
4446 }
4447
4448 /* stop the controller */
4449 static __noinline int
4450 bxe_nic_unload(struct bxe_softc *sc,
4451                uint32_t         unload_mode,
4452                uint8_t          keep_link)
4453 {
4454     uint8_t global = FALSE;
4455     uint32_t val;
4456
4457     BXE_CORE_LOCK_ASSERT(sc);
4458
4459     BLOGD(sc, DBG_LOAD, "Starting NIC unload...\n");
4460
4461     /* mark driver as unloaded in shmem2 */
4462     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
4463         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
4464         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
4465                   val & ~DRV_FLAGS_CAPABILITIES_LOADED_L2);
4466     }
4467
4468     if (IS_PF(sc) && sc->recovery_state != BXE_RECOVERY_DONE &&
4469         (sc->state == BXE_STATE_CLOSED || sc->state == BXE_STATE_ERROR)) {
4470         /*
4471          * We can get here if the driver has been unloaded
4472          * during parity error recovery and is either waiting for a
4473          * leader to complete or for other functions to unload and
4474          * then ifconfig down has been issued. In this case we want to
4475          * unload and let other functions to complete a recovery
4476          * process.
4477          */
4478         sc->recovery_state = BXE_RECOVERY_DONE;
4479         sc->is_leader = 0;
4480         bxe_release_leader_lock(sc);
4481         mb();
4482
4483         BLOGD(sc, DBG_LOAD, "Releasing a leadership...\n");
4484         BLOGE(sc, "Can't unload in closed or error state\n");
4485         return (-1);
4486     }
4487
4488     /*
4489      * Nothing to do during unload if previous bxe_nic_load()
4490      * did not completed succesfully - all resourses are released.
4491      */
4492     if ((sc->state == BXE_STATE_CLOSED) ||
4493         (sc->state == BXE_STATE_ERROR)) {
4494         return (0);
4495     }
4496
4497     sc->state = BXE_STATE_CLOSING_WAITING_HALT;
4498     mb();
4499
4500     /* stop tx */
4501     bxe_tx_disable(sc);
4502
4503     sc->rx_mode = BXE_RX_MODE_NONE;
4504     /* XXX set rx mode ??? */
4505
4506     if (IS_PF(sc)) {
4507         /* set ALWAYS_ALIVE bit in shmem */
4508         sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
4509
4510         bxe_drv_pulse(sc);
4511
4512         bxe_stats_handle(sc, STATS_EVENT_STOP);
4513         bxe_save_statistics(sc);
4514     }
4515
4516     /* wait till consumers catch up with producers in all queues */
4517     bxe_drain_tx_queues(sc);
4518
4519     /* if VF indicate to PF this function is going down (PF will delete sp
4520      * elements and clear initializations
4521      */
4522     if (IS_VF(sc)) {
4523         ; /* bxe_vfpf_close_vf(sc); */
4524     } else if (unload_mode != UNLOAD_RECOVERY) {
4525         /* if this is a normal/close unload need to clean up chip */
4526         bxe_chip_cleanup(sc, unload_mode, keep_link);
4527     } else {
4528         /* Send the UNLOAD_REQUEST to the MCP */
4529         bxe_send_unload_req(sc, unload_mode);
4530
4531         /*
4532          * Prevent transactions to host from the functions on the
4533          * engine that doesn't reset global blocks in case of global
4534          * attention once gloabl blocks are reset and gates are opened
4535          * (the engine which leader will perform the recovery
4536          * last).
4537          */
4538         if (!CHIP_IS_E1x(sc)) {
4539             bxe_pf_disable(sc);
4540         }
4541
4542         /* disable HW interrupts */
4543         bxe_int_disable_sync(sc, TRUE);
4544
4545         /* detach interrupts */
4546         bxe_interrupt_detach(sc);
4547
4548         /* Report UNLOAD_DONE to MCP */
4549         bxe_send_unload_done(sc, FALSE);
4550     }
4551
4552     /*
4553      * At this stage no more interrupts will arrive so we may safely clean
4554      * the queue'able objects here in case they failed to get cleaned so far.
4555      */
4556     if (IS_PF(sc)) {
4557         bxe_squeeze_objects(sc);
4558     }
4559
4560     /* There should be no more pending SP commands at this stage */
4561     sc->sp_state = 0;
4562
4563     sc->port.pmf = 0;
4564
4565     bxe_free_fp_buffers(sc);
4566
4567     if (IS_PF(sc)) {
4568         bxe_free_mem(sc);
4569     }
4570
4571     bxe_free_fw_stats_mem(sc);
4572
4573     sc->state = BXE_STATE_CLOSED;
4574
4575     /*
4576      * Check if there are pending parity attentions. If there are - set
4577      * RECOVERY_IN_PROGRESS.
4578      */
4579     if (IS_PF(sc) && bxe_chk_parity_attn(sc, &global, FALSE)) {
4580         bxe_set_reset_in_progress(sc);
4581
4582         /* Set RESET_IS_GLOBAL if needed */
4583         if (global) {
4584             bxe_set_reset_global(sc);
4585         }
4586     }
4587
4588     /*
4589      * The last driver must disable a "close the gate" if there is no
4590      * parity attention or "process kill" pending.
4591      */
4592     if (IS_PF(sc) && !bxe_clear_pf_load(sc) &&
4593         bxe_reset_is_done(sc, SC_PATH(sc))) {
4594         bxe_disable_close_the_gate(sc);
4595     }
4596
4597     BLOGD(sc, DBG_LOAD, "Ended NIC unload\n");
4598
4599     return (0);
4600 }
4601
4602 /*
4603  * Called by the OS to set various media options (i.e. link, speed, etc.) when
4604  * the user runs "ifconfig bxe media ..." or "ifconfig bxe mediaopt ...".
4605  */
4606 static int
4607 bxe_ifmedia_update(struct ifnet *ifp)
4608 {
4609     struct bxe_softc *sc = (struct bxe_softc *)ifp->if_softc;
4610     struct ifmedia *ifm;
4611
4612     ifm = &sc->ifmedia;
4613
4614     /* We only support Ethernet media type. */
4615     if (IFM_TYPE(ifm->ifm_media) != IFM_ETHER) {
4616         return (EINVAL);
4617     }
4618
4619     switch (IFM_SUBTYPE(ifm->ifm_media)) {
4620     case IFM_AUTO:
4621          break;
4622     case IFM_10G_CX4:
4623     case IFM_10G_SR:
4624     case IFM_10G_T:
4625     case IFM_10G_TWINAX:
4626     default:
4627         /* We don't support changing the media type. */
4628         BLOGD(sc, DBG_LOAD, "Invalid media type (%d)\n",
4629               IFM_SUBTYPE(ifm->ifm_media));
4630         return (EINVAL);
4631     }
4632
4633     return (0);
4634 }
4635
4636 /*
4637  * Called by the OS to get the current media status (i.e. link, speed, etc.).
4638  */
4639 static void
4640 bxe_ifmedia_status(struct ifnet *ifp, struct ifmediareq *ifmr)
4641 {
4642     struct bxe_softc *sc = ifp->if_softc;
4643
4644     /* Report link down if the driver isn't running. */
4645     if ((ifp->if_drv_flags & IFF_DRV_RUNNING) == 0) {
4646         ifmr->ifm_active |= IFM_NONE;
4647         return;
4648     }
4649
4650     /* Setup the default interface info. */
4651     ifmr->ifm_status = IFM_AVALID;
4652     ifmr->ifm_active = IFM_ETHER;
4653
4654     if (sc->link_vars.link_up) {
4655         ifmr->ifm_status |= IFM_ACTIVE;
4656     } else {
4657         ifmr->ifm_active |= IFM_NONE;
4658         return;
4659     }
4660
4661     ifmr->ifm_active |= sc->media;
4662
4663     if (sc->link_vars.duplex == DUPLEX_FULL) {
4664         ifmr->ifm_active |= IFM_FDX;
4665     } else {
4666         ifmr->ifm_active |= IFM_HDX;
4667     }
4668 }
4669
4670 static int
4671 bxe_ioctl_nvram(struct bxe_softc *sc,
4672                 uint32_t         priv_op,
4673                 struct ifreq     *ifr)
4674 {
4675     struct bxe_nvram_data nvdata_base;
4676     struct bxe_nvram_data *nvdata;
4677     int len;
4678     int error = 0;
4679
4680     copyin(ifr->ifr_data, &nvdata_base, sizeof(nvdata_base));
4681
4682     len = (sizeof(struct bxe_nvram_data) +
4683            nvdata_base.len -
4684            sizeof(uint32_t));
4685
4686     if (len > sizeof(struct bxe_nvram_data)) {
4687         if ((nvdata = (struct bxe_nvram_data *)
4688                  malloc(len, M_DEVBUF,
4689                         (M_NOWAIT | M_ZERO))) == NULL) {
4690             BLOGE(sc, "BXE_IOC_RD_NVRAM malloc failed\n");
4691             return (1);
4692         }
4693         memcpy(nvdata, &nvdata_base, sizeof(struct bxe_nvram_data));
4694     } else {
4695         nvdata = &nvdata_base;
4696     }
4697
4698     if (priv_op == BXE_IOC_RD_NVRAM) {
4699         BLOGD(sc, DBG_IOCTL, "IOC_RD_NVRAM 0x%x %d\n",
4700               nvdata->offset, nvdata->len);
4701         error = bxe_nvram_read(sc,
4702                                nvdata->offset,
4703                                (uint8_t *)nvdata->value,
4704                                nvdata->len);
4705         copyout(nvdata, ifr->ifr_data, len);
4706     } else { /* BXE_IOC_WR_NVRAM */
4707         BLOGD(sc, DBG_IOCTL, "IOC_WR_NVRAM 0x%x %d\n",
4708               nvdata->offset, nvdata->len);
4709         copyin(ifr->ifr_data, nvdata, len);
4710         error = bxe_nvram_write(sc,
4711                                 nvdata->offset,
4712                                 (uint8_t *)nvdata->value,
4713                                 nvdata->len);
4714     }
4715
4716     if (len > sizeof(struct bxe_nvram_data)) {
4717         free(nvdata, M_DEVBUF);
4718     }
4719
4720     return (error);
4721 }
4722
4723 static int
4724 bxe_ioctl_stats_show(struct bxe_softc *sc,
4725                      uint32_t         priv_op,
4726                      struct ifreq     *ifr)
4727 {
4728     const size_t str_size   = (BXE_NUM_ETH_STATS * STAT_NAME_LEN);
4729     const size_t stats_size = (BXE_NUM_ETH_STATS * sizeof(uint64_t));
4730     caddr_t p_tmp;
4731     uint32_t *offset;
4732     int i;
4733
4734     switch (priv_op)
4735     {
4736     case BXE_IOC_STATS_SHOW_NUM:
4737         memset(ifr->ifr_data, 0, sizeof(union bxe_stats_show_data));
4738         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.num =
4739             BXE_NUM_ETH_STATS;
4740         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.len =
4741             STAT_NAME_LEN;
4742         return (0);
4743
4744     case BXE_IOC_STATS_SHOW_STR:
4745         memset(ifr->ifr_data, 0, str_size);
4746         p_tmp = ifr->ifr_data;
4747         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4748             strcpy(p_tmp, bxe_eth_stats_arr[i].string);
4749             p_tmp += STAT_NAME_LEN;
4750         }
4751         return (0);
4752
4753     case BXE_IOC_STATS_SHOW_CNT:
4754         memset(ifr->ifr_data, 0, stats_size);
4755         p_tmp = ifr->ifr_data;
4756         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4757             offset = ((uint32_t *)&sc->eth_stats +
4758                       bxe_eth_stats_arr[i].offset);
4759             switch (bxe_eth_stats_arr[i].size) {
4760             case 4:
4761                 *((uint64_t *)p_tmp) = (uint64_t)*offset;
4762                 break;
4763             case 8:
4764                 *((uint64_t *)p_tmp) = HILO_U64(*offset, *(offset + 1));
4765                 break;
4766             default:
4767                 *((uint64_t *)p_tmp) = 0;
4768             }
4769             p_tmp += sizeof(uint64_t);
4770         }
4771         return (0);
4772
4773     default:
4774         return (-1);
4775     }
4776 }
4777
4778 static void
4779 bxe_handle_chip_tq(void *context,
4780                    int  pending)
4781 {
4782     struct bxe_softc *sc = (struct bxe_softc *)context;
4783     long work = atomic_load_acq_long(&sc->chip_tq_flags);
4784
4785     switch (work)
4786     {
4787     case CHIP_TQ_REINIT:
4788         if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
4789             /* restart the interface */
4790             BLOGD(sc, DBG_LOAD, "Restarting the interface...\n");
4791             bxe_periodic_stop(sc);
4792             BXE_CORE_LOCK(sc);
4793             bxe_stop_locked(sc);
4794             bxe_init_locked(sc);
4795             BXE_CORE_UNLOCK(sc);
4796         }
4797         break;
4798
4799     default:
4800         break;
4801     }
4802 }
4803
4804 /*
4805  * Handles any IOCTL calls from the operating system.
4806  *
4807  * Returns:
4808  *   0 = Success, >0 Failure
4809  */
4810 static int
4811 bxe_ioctl(struct ifnet *ifp,
4812           u_long       command,
4813           caddr_t      data)
4814 {
4815     struct bxe_softc *sc = ifp->if_softc;
4816     struct ifreq *ifr = (struct ifreq *)data;
4817     struct bxe_nvram_data *nvdata;
4818     uint32_t priv_op;
4819     int mask = 0;
4820     int reinit = 0;
4821     int error = 0;
4822
4823     int mtu_min = (ETH_MIN_PACKET_SIZE - ETH_HLEN);
4824     int mtu_max = (MJUM9BYTES - ETH_OVERHEAD - IP_HEADER_ALIGNMENT_PADDING);
4825
4826     switch (command)
4827     {
4828     case SIOCSIFMTU:
4829         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFMTU ioctl (mtu=%d)\n",
4830               ifr->ifr_mtu);
4831
4832         if (sc->mtu == ifr->ifr_mtu) {
4833             /* nothing to change */
4834             break;
4835         }
4836
4837         if ((ifr->ifr_mtu < mtu_min) || (ifr->ifr_mtu > mtu_max)) {
4838             BLOGE(sc, "Unsupported MTU size %d (range is %d-%d)\n",
4839                   ifr->ifr_mtu, mtu_min, mtu_max);
4840             error = EINVAL;
4841             break;
4842         }
4843
4844         atomic_store_rel_int((volatile unsigned int *)&sc->mtu,
4845                              (unsigned long)ifr->ifr_mtu);
4846         atomic_store_rel_long((volatile unsigned long *)&ifp->if_mtu,
4847                               (unsigned long)ifr->ifr_mtu);
4848
4849         reinit = 1;
4850         break;
4851
4852     case SIOCSIFFLAGS:
4853         /* toggle the interface state up or down */
4854         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFFLAGS ioctl\n");
4855
4856         BXE_CORE_LOCK(sc);
4857         /* check if the interface is up */
4858         if (ifp->if_flags & IFF_UP) {
4859             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4860                 /* set the receive mode flags */
4861                 bxe_set_rx_mode(sc);
4862             } else {
4863                 bxe_init_locked(sc);
4864             }
4865         } else {
4866             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4867                 bxe_periodic_stop(sc);
4868                 bxe_stop_locked(sc);
4869             }
4870         }
4871         BXE_CORE_UNLOCK(sc);
4872
4873         break;
4874
4875     case SIOCADDMULTI:
4876     case SIOCDELMULTI:
4877         /* add/delete multicast addresses */
4878         BLOGD(sc, DBG_IOCTL, "Received SIOCADDMULTI/SIOCDELMULTI ioctl\n");
4879
4880         /* check if the interface is up */
4881         if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4882             /* set the receive mode flags */
4883             BXE_CORE_LOCK(sc);
4884             bxe_set_rx_mode(sc);
4885             BXE_CORE_UNLOCK(sc);
4886         }
4887
4888         break;
4889
4890     case SIOCSIFCAP:
4891         /* find out which capabilities have changed */
4892         mask = (ifr->ifr_reqcap ^ ifp->if_capenable);
4893
4894         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFCAP ioctl (mask=0x%08x)\n",
4895               mask);
4896
4897         /* toggle the LRO capabilites enable flag */
4898         if (mask & IFCAP_LRO) {
4899             ifp->if_capenable ^= IFCAP_LRO;
4900             BLOGD(sc, DBG_IOCTL, "Turning LRO %s\n",
4901                   (ifp->if_capenable & IFCAP_LRO) ? "ON" : "OFF");
4902             reinit = 1;
4903         }
4904
4905         /* toggle the TXCSUM checksum capabilites enable flag */
4906         if (mask & IFCAP_TXCSUM) {
4907             ifp->if_capenable ^= IFCAP_TXCSUM;
4908             BLOGD(sc, DBG_IOCTL, "Turning TXCSUM %s\n",
4909                   (ifp->if_capenable & IFCAP_TXCSUM) ? "ON" : "OFF");
4910             if (ifp->if_capenable & IFCAP_TXCSUM) {
4911                 ifp->if_hwassist = (CSUM_IP       |
4912                                     CSUM_TCP      |
4913                                     CSUM_UDP      |
4914                                     CSUM_TSO      |
4915                                     CSUM_TCP_IPV6 |
4916                                     CSUM_UDP_IPV6);
4917             } else {
4918                 ifp->if_hwassist = 0;
4919             }
4920         }
4921
4922         /* toggle the RXCSUM checksum capabilities enable flag */
4923         if (mask & IFCAP_RXCSUM) {
4924             ifp->if_capenable ^= IFCAP_RXCSUM;
4925             BLOGD(sc, DBG_IOCTL, "Turning RXCSUM %s\n",
4926                   (ifp->if_capenable & IFCAP_RXCSUM) ? "ON" : "OFF");
4927             if (ifp->if_capenable & IFCAP_RXCSUM) {
4928                 ifp->if_hwassist = (CSUM_IP       |
4929                                     CSUM_TCP      |
4930                                     CSUM_UDP      |
4931                                     CSUM_TSO      |
4932                                     CSUM_TCP_IPV6 |
4933                                     CSUM_UDP_IPV6);
4934             } else {
4935                 ifp->if_hwassist = 0;
4936             }
4937         }
4938
4939         /* toggle TSO4 capabilities enabled flag */
4940         if (mask & IFCAP_TSO4) {
4941             ifp->if_capenable ^= IFCAP_TSO4;
4942             BLOGD(sc, DBG_IOCTL, "Turning TSO4 %s\n",
4943                   (ifp->if_capenable & IFCAP_TSO4) ? "ON" : "OFF");
4944         }
4945
4946         /* toggle TSO6 capabilities enabled flag */
4947         if (mask & IFCAP_TSO6) {
4948             ifp->if_capenable ^= IFCAP_TSO6;
4949             BLOGD(sc, DBG_IOCTL, "Turning TSO6 %s\n",
4950                   (ifp->if_capenable & IFCAP_TSO6) ? "ON" : "OFF");
4951         }
4952
4953         /* toggle VLAN_HWTSO capabilities enabled flag */
4954         if (mask & IFCAP_VLAN_HWTSO) {
4955             ifp->if_capenable ^= IFCAP_VLAN_HWTSO;
4956             BLOGD(sc, DBG_IOCTL, "Turning VLAN_HWTSO %s\n",
4957                   (ifp->if_capenable & IFCAP_VLAN_HWTSO) ? "ON" : "OFF");
4958         }
4959
4960         /* toggle VLAN_HWCSUM capabilities enabled flag */
4961         if (mask & IFCAP_VLAN_HWCSUM) {
4962             /* XXX investigate this... */
4963             BLOGE(sc, "Changing VLAN_HWCSUM is not supported!\n");
4964             error = EINVAL;
4965         }
4966
4967         /* toggle VLAN_MTU capabilities enable flag */
4968         if (mask & IFCAP_VLAN_MTU) {
4969             /* XXX investigate this... */
4970             BLOGE(sc, "Changing VLAN_MTU is not supported!\n");
4971             error = EINVAL;
4972         }
4973
4974         /* toggle VLAN_HWTAGGING capabilities enabled flag */
4975         if (mask & IFCAP_VLAN_HWTAGGING) {
4976             /* XXX investigate this... */
4977             BLOGE(sc, "Changing VLAN_HWTAGGING is not supported!\n");
4978             error = EINVAL;
4979         }
4980
4981         /* toggle VLAN_HWFILTER capabilities enabled flag */
4982         if (mask & IFCAP_VLAN_HWFILTER) {
4983             /* XXX investigate this... */
4984             BLOGE(sc, "Changing VLAN_HWFILTER is not supported!\n");
4985             error = EINVAL;
4986         }
4987
4988         /* XXX not yet...
4989          * IFCAP_WOL_MAGIC
4990          */
4991
4992         break;
4993
4994     case SIOCSIFMEDIA:
4995     case SIOCGIFMEDIA:
4996         /* set/get interface media */
4997         BLOGD(sc, DBG_IOCTL,
4998               "Received SIOCSIFMEDIA/SIOCGIFMEDIA ioctl (cmd=%lu)\n",
4999               (command & 0xff));
5000         error = ifmedia_ioctl(ifp, ifr, &sc->ifmedia, command);
5001         break;
5002
5003     case SIOCGPRIVATE_0:
5004         copyin(ifr->ifr_data, &priv_op, sizeof(priv_op));
5005
5006         switch (priv_op)
5007         {
5008         case BXE_IOC_RD_NVRAM:
5009         case BXE_IOC_WR_NVRAM:
5010             nvdata = (struct bxe_nvram_data *)ifr->ifr_data;
5011             BLOGD(sc, DBG_IOCTL,
5012                   "Received Private NVRAM ioctl addr=0x%x size=%u\n",
5013                   nvdata->offset, nvdata->len);
5014             error = bxe_ioctl_nvram(sc, priv_op, ifr);
5015             break;
5016
5017         case BXE_IOC_STATS_SHOW_NUM:
5018         case BXE_IOC_STATS_SHOW_STR:
5019         case BXE_IOC_STATS_SHOW_CNT:
5020             BLOGD(sc, DBG_IOCTL, "Received Private Stats ioctl (%d)\n",
5021                   priv_op);
5022             error = bxe_ioctl_stats_show(sc, priv_op, ifr);
5023             break;
5024
5025         default:
5026             BLOGW(sc, "Received Private Unknown ioctl (%d)\n", priv_op);
5027             error = EINVAL;
5028             break;
5029         }
5030
5031         break;
5032
5033     default:
5034         BLOGD(sc, DBG_IOCTL, "Received Unknown Ioctl (cmd=%lu)\n",
5035               (command & 0xff));
5036         error = ether_ioctl(ifp, command, data);
5037         break;
5038     }
5039
5040     if (reinit && (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
5041         BLOGD(sc, DBG_LOAD | DBG_IOCTL,
5042               "Re-initializing hardware from IOCTL change\n");
5043         bxe_periodic_stop(sc);
5044         BXE_CORE_LOCK(sc);
5045         bxe_stop_locked(sc);
5046         bxe_init_locked(sc);
5047         BXE_CORE_UNLOCK(sc);
5048     }
5049
5050     return (error);
5051 }
5052
5053 static __noinline void
5054 bxe_dump_mbuf(struct bxe_softc *sc,
5055               struct mbuf      *m,
5056               uint8_t          contents)
5057 {
5058     char * type;
5059     int i = 0;
5060
5061     if (!(sc->debug & DBG_MBUF)) {
5062         return;
5063     }
5064
5065     if (m == NULL) {
5066         BLOGD(sc, DBG_MBUF, "mbuf: null pointer\n");
5067         return;
5068     }
5069
5070     while (m) {
5071         BLOGD(sc, DBG_MBUF,
5072               "%02d: mbuf=%p m_len=%d m_flags=0x%b m_data=%p\n",
5073               i, m, m->m_len, m->m_flags,
5074               "\20\1M_EXT\2M_PKTHDR\3M_EOR\4M_RDONLY", m->m_data);
5075
5076         if (m->m_flags & M_PKTHDR) {
5077              BLOGD(sc, DBG_MBUF,
5078                    "%02d: - m_pkthdr: tot_len=%d flags=0x%b csum_flags=%b\n",
5079                    i, m->m_pkthdr.len, m->m_flags,
5080                    "\20\12M_BCAST\13M_MCAST\14M_FRAG"
5081                    "\15M_FIRSTFRAG\16M_LASTFRAG\21M_VLANTAG"
5082                    "\22M_PROMISC\23M_NOFREE",
5083                    (int)m->m_pkthdr.csum_flags,
5084                    "\20\1CSUM_IP\2CSUM_TCP\3CSUM_UDP\4CSUM_IP_FRAGS"
5085                    "\5CSUM_FRAGMENT\6CSUM_TSO\11CSUM_IP_CHECKED"
5086                    "\12CSUM_IP_VALID\13CSUM_DATA_VALID"
5087                    "\14CSUM_PSEUDO_HDR");
5088         }
5089
5090         if (m->m_flags & M_EXT) {
5091             switch (m->m_ext.ext_type) {
5092             case EXT_CLUSTER:    type = "EXT_CLUSTER";    break;
5093             case EXT_SFBUF:      type = "EXT_SFBUF";      break;
5094             case EXT_JUMBOP:     type = "EXT_JUMBOP";     break;
5095             case EXT_JUMBO9:     type = "EXT_JUMBO9";     break;
5096             case EXT_JUMBO16:    type = "EXT_JUMBO16";    break;
5097             case EXT_PACKET:     type = "EXT_PACKET";     break;
5098             case EXT_MBUF:       type = "EXT_MBUF";       break;
5099             case EXT_NET_DRV:    type = "EXT_NET_DRV";    break;
5100             case EXT_MOD_TYPE:   type = "EXT_MOD_TYPE";   break;
5101             case EXT_DISPOSABLE: type = "EXT_DISPOSABLE"; break;
5102             case EXT_EXTREF:     type = "EXT_EXTREF";     break;
5103             default:             type = "UNKNOWN";        break;
5104             }
5105
5106             BLOGD(sc, DBG_MBUF,
5107                   "%02d: - m_ext: %p ext_size=%d type=%s\n",
5108                   i, m->m_ext.ext_buf, m->m_ext.ext_size, type);
5109         }
5110
5111         if (contents) {
5112             bxe_dump_mbuf_data(sc, "mbuf data", m, TRUE);
5113         }
5114
5115         m = m->m_next;
5116         i++;
5117     }
5118 }
5119
5120 /*
5121  * Checks to ensure the 13 bd sliding window is >= MSS for TSO.
5122  * Check that (13 total bds - 3 bds) = 10 bd window >= MSS.
5123  * The window: 3 bds are = 1 for headers BD + 2 for parse BD and last BD
5124  * The headers comes in a seperate bd in FreeBSD so 13-3=10.
5125  * Returns: 0 if OK to send, 1 if packet needs further defragmentation
5126  */
5127 static int
5128 bxe_chktso_window(struct bxe_softc  *sc,
5129                   int               nsegs,
5130                   bus_dma_segment_t *segs,
5131                   struct mbuf       *m)
5132 {
5133     uint32_t num_wnds, wnd_size, wnd_sum;
5134     int32_t frag_idx, wnd_idx;
5135     unsigned short lso_mss;
5136     int defrag;
5137
5138     defrag = 0;
5139     wnd_sum = 0;
5140     wnd_size = 10;
5141     num_wnds = nsegs - wnd_size;
5142     lso_mss = htole16(m->m_pkthdr.tso_segsz);
5143
5144     /*
5145      * Total header lengths Eth+IP+TCP in first FreeBSD mbuf so calculate the
5146      * first window sum of data while skipping the first assuming it is the
5147      * header in FreeBSD.
5148      */
5149     for (frag_idx = 1; (frag_idx <= wnd_size); frag_idx++) {
5150         wnd_sum += htole16(segs[frag_idx].ds_len);
5151     }
5152
5153     /* check the first 10 bd window size */
5154     if (wnd_sum < lso_mss) {
5155         return (1);
5156     }
5157
5158     /* run through the windows */
5159     for (wnd_idx = 0; wnd_idx < num_wnds; wnd_idx++, frag_idx++) {
5160         /* subtract the first mbuf->m_len of the last wndw(-header) */
5161         wnd_sum -= htole16(segs[wnd_idx+1].ds_len);
5162         /* add the next mbuf len to the len of our new window */
5163         wnd_sum += htole16(segs[frag_idx].ds_len);
5164         if (wnd_sum < lso_mss) {
5165             return (1);
5166         }
5167     }
5168
5169     return (0);
5170 }
5171
5172 static uint8_t
5173 bxe_set_pbd_csum_e2(struct bxe_fastpath *fp,
5174                     struct mbuf         *m,
5175                     uint32_t            *parsing_data)
5176 {
5177     struct ether_vlan_header *eh = NULL;
5178     struct ip *ip4 = NULL;
5179     struct ip6_hdr *ip6 = NULL;
5180     caddr_t ip = NULL;
5181     struct tcphdr *th = NULL;
5182     int e_hlen, ip_hlen, l4_off;
5183     uint16_t proto;
5184
5185     if (m->m_pkthdr.csum_flags == CSUM_IP) {
5186         /* no L4 checksum offload needed */
5187         return (0);
5188     }
5189
5190     /* get the Ethernet header */
5191     eh = mtod(m, struct ether_vlan_header *);
5192
5193     /* handle VLAN encapsulation if present */
5194     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5195         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5196         proto  = ntohs(eh->evl_proto);
5197     } else {
5198         e_hlen = ETHER_HDR_LEN;
5199         proto  = ntohs(eh->evl_encap_proto);
5200     }
5201
5202     switch (proto) {
5203     case ETHERTYPE_IP:
5204         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5205         ip4 = (m->m_len < sizeof(struct ip)) ?
5206                   (struct ip *)m->m_next->m_data :
5207                   (struct ip *)(m->m_data + e_hlen);
5208         /* ip_hl is number of 32-bit words */
5209         ip_hlen = (ip4->ip_hl << 2);
5210         ip = (caddr_t)ip4;
5211         break;
5212     case ETHERTYPE_IPV6:
5213         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5214         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5215                   (struct ip6_hdr *)m->m_next->m_data :
5216                   (struct ip6_hdr *)(m->m_data + e_hlen);
5217         /* XXX cannot support offload with IPv6 extensions */
5218         ip_hlen = sizeof(struct ip6_hdr);
5219         ip = (caddr_t)ip6;
5220         break;
5221     default:
5222         /* We can't offload in this case... */
5223         /* XXX error stat ??? */
5224         return (0);
5225     }
5226
5227     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5228     l4_off = (e_hlen + ip_hlen);
5229
5230     *parsing_data |=
5231         (((l4_off >> 1) << ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W_SHIFT) &
5232          ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W);
5233
5234     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5235                                   CSUM_TSO |
5236                                   CSUM_TCP_IPV6)) {
5237         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5238         th = (struct tcphdr *)(ip + ip_hlen);
5239         /* th_off is number of 32-bit words */
5240         *parsing_data |= ((th->th_off <<
5241                            ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW_SHIFT) &
5242                           ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW);
5243         return (l4_off + (th->th_off << 2)); /* entire header length */
5244     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5245                                          CSUM_UDP_IPV6)) {
5246         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5247         return (l4_off + sizeof(struct udphdr)); /* entire header length */
5248     } else {
5249         /* XXX error stat ??? */
5250         return (0);
5251     }
5252 }
5253
5254 static uint8_t
5255 bxe_set_pbd_csum(struct bxe_fastpath        *fp,
5256                  struct mbuf                *m,
5257                  struct eth_tx_parse_bd_e1x *pbd)
5258 {
5259     struct ether_vlan_header *eh = NULL;
5260     struct ip *ip4 = NULL;
5261     struct ip6_hdr *ip6 = NULL;
5262     caddr_t ip = NULL;
5263     struct tcphdr *th = NULL;
5264     struct udphdr *uh = NULL;
5265     int e_hlen, ip_hlen;
5266     uint16_t proto;
5267     uint8_t hlen;
5268     uint16_t tmp_csum;
5269     uint32_t *tmp_uh;
5270
5271     /* get the Ethernet header */
5272     eh = mtod(m, struct ether_vlan_header *);
5273
5274     /* handle VLAN encapsulation if present */
5275     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5276         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5277         proto  = ntohs(eh->evl_proto);
5278     } else {
5279         e_hlen = ETHER_HDR_LEN;
5280         proto  = ntohs(eh->evl_encap_proto);
5281     }
5282
5283     switch (proto) {
5284     case ETHERTYPE_IP:
5285         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5286         ip4 = (m->m_len < sizeof(struct ip)) ?
5287                   (struct ip *)m->m_next->m_data :
5288                   (struct ip *)(m->m_data + e_hlen);
5289         /* ip_hl is number of 32-bit words */
5290         ip_hlen = (ip4->ip_hl << 1);
5291         ip = (caddr_t)ip4;
5292         break;
5293     case ETHERTYPE_IPV6:
5294         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5295         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5296                   (struct ip6_hdr *)m->m_next->m_data :
5297                   (struct ip6_hdr *)(m->m_data + e_hlen);
5298         /* XXX cannot support offload with IPv6 extensions */
5299         ip_hlen = (sizeof(struct ip6_hdr) >> 1);
5300         ip = (caddr_t)ip6;
5301         break;
5302     default:
5303         /* We can't offload in this case... */
5304         /* XXX error stat ??? */
5305         return (0);
5306     }
5307
5308     hlen = (e_hlen >> 1);
5309
5310     /* note that rest of global_data is indirectly zeroed here */
5311     if (m->m_flags & M_VLANTAG) {
5312         pbd->global_data =
5313             htole16(hlen | (1 << ETH_TX_PARSE_BD_E1X_LLC_SNAP_EN_SHIFT));
5314     } else {
5315         pbd->global_data = htole16(hlen);
5316     }
5317
5318     pbd->ip_hlen_w = ip_hlen;
5319
5320     hlen += pbd->ip_hlen_w;
5321
5322     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5323
5324     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5325                                   CSUM_TSO |
5326                                   CSUM_TCP_IPV6)) {
5327         th = (struct tcphdr *)(ip + (ip_hlen << 1));
5328         /* th_off is number of 32-bit words */
5329         hlen += (uint16_t)(th->th_off << 1);
5330     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5331                                          CSUM_UDP_IPV6)) {
5332         uh = (struct udphdr *)(ip + (ip_hlen << 1));
5333         hlen += (sizeof(struct udphdr) / 2);
5334     } else {
5335         /* valid case as only CSUM_IP was set */
5336         return (0);
5337     }
5338
5339     pbd->total_hlen_w = htole16(hlen);
5340
5341     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5342                                   CSUM_TSO |
5343                                   CSUM_TCP_IPV6)) {
5344         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5345         pbd->tcp_pseudo_csum = ntohs(th->th_sum);
5346     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5347                                          CSUM_UDP_IPV6)) {
5348         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5349
5350         /*
5351          * Everest1 (i.e. 57710, 57711, 57711E) does not natively support UDP
5352          * checksums and does not know anything about the UDP header and where
5353          * the checksum field is located. It only knows about TCP. Therefore
5354          * we "lie" to the hardware for outgoing UDP packets w/ checksum
5355          * offload. Since the checksum field offset for TCP is 16 bytes and
5356          * for UDP it is 6 bytes we pass a pointer to the hardware that is 10
5357          * bytes less than the start of the UDP header. This allows the
5358          * hardware to write the checksum in the correct spot. But the
5359          * hardware will compute a checksum which includes the last 10 bytes
5360          * of the IP header. To correct this we tweak the stack computed
5361          * pseudo checksum by folding in the calculation of the inverse
5362          * checksum for those final 10 bytes of the IP header. This allows
5363          * the correct checksum to be computed by the hardware.
5364          */
5365
5366         /* set pointer 10 bytes before UDP header */
5367         tmp_uh = (uint32_t *)((uint8_t *)uh - 10);
5368
5369         /* calculate a pseudo header checksum over the first 10 bytes */
5370         tmp_csum = in_pseudo(*tmp_uh,
5371                              *(tmp_uh + 1),
5372                              *(uint16_t *)(tmp_uh + 2));
5373
5374         pbd->tcp_pseudo_csum = ntohs(in_addword(uh->uh_sum, ~tmp_csum));
5375     }
5376
5377     return (hlen * 2); /* entire header length, number of bytes */
5378 }
5379
5380 static void
5381 bxe_set_pbd_lso_e2(struct mbuf *m,
5382                    uint32_t    *parsing_data)
5383 {
5384     *parsing_data |= ((m->m_pkthdr.tso_segsz <<
5385                        ETH_TX_PARSE_BD_E2_LSO_MSS_SHIFT) &
5386                       ETH_TX_PARSE_BD_E2_LSO_MSS);
5387
5388     /* XXX test for IPv6 with extension header... */
5389 #if 0
5390     struct ip6_hdr *ip6;
5391     if (ip6 && ip6->ip6_nxt == 'some ipv6 extension header')
5392         *parsing_data |= ETH_TX_PARSE_BD_E2_IPV6_WITH_EXT_HDR;
5393 #endif
5394 }
5395
5396 static void
5397 bxe_set_pbd_lso(struct mbuf                *m,
5398                 struct eth_tx_parse_bd_e1x *pbd)
5399 {
5400     struct ether_vlan_header *eh = NULL;
5401     struct ip *ip = NULL;
5402     struct tcphdr *th = NULL;
5403     int e_hlen;
5404
5405     /* get the Ethernet header */
5406     eh = mtod(m, struct ether_vlan_header *);
5407
5408     /* handle VLAN encapsulation if present */
5409     e_hlen = (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) ?
5410                  (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN) : ETHER_HDR_LEN;
5411
5412     /* get the IP and TCP header, with LSO entire header in first mbuf */
5413     /* XXX assuming IPv4 */
5414     ip = (struct ip *)(m->m_data + e_hlen);
5415     th = (struct tcphdr *)((caddr_t)ip + (ip->ip_hl << 2));
5416
5417     pbd->lso_mss = htole16(m->m_pkthdr.tso_segsz);
5418     pbd->tcp_send_seq = ntohl(th->th_seq);
5419     pbd->tcp_flags = ((ntohl(((uint32_t *)th)[3]) >> 16) & 0xff);
5420
5421 #if 1
5422         /* XXX IPv4 */
5423         pbd->ip_id = ntohs(ip->ip_id);
5424         pbd->tcp_pseudo_csum =
5425             ntohs(in_pseudo(ip->ip_src.s_addr,
5426                             ip->ip_dst.s_addr,
5427                             htons(IPPROTO_TCP)));
5428 #else
5429         /* XXX IPv6 */
5430         pbd->tcp_pseudo_csum =
5431             ntohs(in_pseudo(&ip6->ip6_src,
5432                             &ip6->ip6_dst,
5433                             htons(IPPROTO_TCP)));
5434 #endif
5435
5436     pbd->global_data |=
5437         htole16(ETH_TX_PARSE_BD_E1X_PSEUDO_CS_WITHOUT_LEN);
5438 }
5439
5440 /*
5441  * Encapsulte an mbuf cluster into the tx bd chain and makes the memory
5442  * visible to the controller.
5443  *
5444  * If an mbuf is submitted to this routine and cannot be given to the
5445  * controller (e.g. it has too many fragments) then the function may free
5446  * the mbuf and return to the caller.
5447  *
5448  * Returns:
5449  *   0 = Success, !0 = Failure
5450  *   Note the side effect that an mbuf may be freed if it causes a problem.
5451  */
5452 static int
5453 bxe_tx_encap(struct bxe_fastpath *fp, struct mbuf **m_head)
5454 {
5455     bus_dma_segment_t segs[32];
5456     struct mbuf *m0;
5457     struct bxe_sw_tx_bd *tx_buf;
5458     struct eth_tx_parse_bd_e1x *pbd_e1x = NULL;
5459     struct eth_tx_parse_bd_e2 *pbd_e2 = NULL;
5460     /* struct eth_tx_parse_2nd_bd *pbd2 = NULL; */
5461     struct eth_tx_bd *tx_data_bd;
5462     struct eth_tx_bd *tx_total_pkt_size_bd;
5463     struct eth_tx_start_bd *tx_start_bd;
5464     uint16_t bd_prod, pkt_prod, total_pkt_size;
5465     uint8_t mac_type;
5466     int defragged, error, nsegs, rc, nbds, vlan_off, ovlan;
5467     struct bxe_softc *sc;
5468     uint16_t tx_bd_avail;
5469     struct ether_vlan_header *eh;
5470     uint32_t pbd_e2_parsing_data = 0;
5471     uint8_t hlen = 0;
5472     int tmp_bd;
5473     int i;
5474
5475     sc = fp->sc;
5476
5477     M_ASSERTPKTHDR(*m_head);
5478
5479     m0 = *m_head;
5480     rc = defragged = nbds = ovlan = vlan_off = total_pkt_size = 0;
5481     tx_start_bd = NULL;
5482     tx_data_bd = NULL;
5483     tx_total_pkt_size_bd = NULL;
5484
5485     /* get the H/W pointer for packets and BDs */
5486     pkt_prod = fp->tx_pkt_prod;
5487     bd_prod = fp->tx_bd_prod;
5488
5489     mac_type = UNICAST_ADDRESS;
5490
5491     /* map the mbuf into the next open DMAable memory */
5492     tx_buf = &fp->tx_mbuf_chain[TX_BD(pkt_prod)];
5493     error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5494                                     tx_buf->m_map, m0,
5495                                     segs, &nsegs, BUS_DMA_NOWAIT);
5496
5497     /* mapping errors */
5498     if(__predict_false(error != 0)) {
5499         fp->eth_q_stats.tx_dma_mapping_failure++;
5500         if (error == ENOMEM) {
5501             /* resource issue, try again later */
5502             rc = ENOMEM;
5503         } else if (error == EFBIG) {
5504             /* possibly recoverable with defragmentation */
5505             fp->eth_q_stats.mbuf_defrag_attempts++;
5506             m0 = m_defrag(*m_head, M_DONTWAIT);
5507             if (m0 == NULL) {
5508                 fp->eth_q_stats.mbuf_defrag_failures++;
5509                 rc = ENOBUFS;
5510             } else {
5511                 /* defrag successful, try mapping again */
5512                 *m_head = m0;
5513                 error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5514                                                 tx_buf->m_map, m0,
5515                                                 segs, &nsegs, BUS_DMA_NOWAIT);
5516                 if (error) {
5517                     fp->eth_q_stats.tx_dma_mapping_failure++;
5518                     rc = error;
5519                 }
5520             }
5521         } else {
5522             /* unknown, unrecoverable mapping error */
5523             BLOGE(sc, "Unknown TX mapping error rc=%d\n", error);
5524             bxe_dump_mbuf(sc, m0, FALSE);
5525             rc = error;
5526         }
5527
5528         goto bxe_tx_encap_continue;
5529     }
5530
5531     tx_bd_avail = bxe_tx_avail(sc, fp);
5532
5533     /* make sure there is enough room in the send queue */
5534     if (__predict_false(tx_bd_avail < (nsegs + 2))) {
5535         /* Recoverable, try again later. */
5536         fp->eth_q_stats.tx_hw_queue_full++;
5537         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5538         rc = ENOMEM;
5539         goto bxe_tx_encap_continue;
5540     }
5541
5542     /* capture the current H/W TX chain high watermark */
5543     if (__predict_false(fp->eth_q_stats.tx_hw_max_queue_depth <
5544                         (TX_BD_USABLE - tx_bd_avail))) {
5545         fp->eth_q_stats.tx_hw_max_queue_depth = (TX_BD_USABLE - tx_bd_avail);
5546     }
5547
5548     /* make sure it fits in the packet window */
5549     if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5550         /*
5551          * The mbuf may be to big for the controller to handle. If the frame
5552          * is a TSO frame we'll need to do an additional check.
5553          */
5554         if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5555             if (bxe_chktso_window(sc, nsegs, segs, m0) == 0) {
5556                 goto bxe_tx_encap_continue; /* OK to send */
5557             } else {
5558                 fp->eth_q_stats.tx_window_violation_tso++;
5559             }
5560         } else {
5561             fp->eth_q_stats.tx_window_violation_std++;
5562         }
5563
5564         /* lets try to defragment this mbuf and remap it */
5565         fp->eth_q_stats.mbuf_defrag_attempts++;
5566         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5567
5568         m0 = m_defrag(*m_head, M_DONTWAIT);
5569         if (m0 == NULL) {
5570             fp->eth_q_stats.mbuf_defrag_failures++;
5571             /* Ugh, just drop the frame... :( */
5572             rc = ENOBUFS;
5573         } else {
5574             /* defrag successful, try mapping again */
5575             *m_head = m0;
5576             error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5577                                             tx_buf->m_map, m0,
5578                                             segs, &nsegs, BUS_DMA_NOWAIT);
5579             if (error) {
5580                 fp->eth_q_stats.tx_dma_mapping_failure++;
5581                 /* No sense in trying to defrag/copy chain, drop it. :( */
5582                 rc = error;
5583             }
5584             else {
5585                 /* if the chain is still too long then drop it */
5586                 if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5587                     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5588                     rc = ENODEV;
5589                 }
5590             }
5591         }
5592     }
5593
5594 bxe_tx_encap_continue:
5595
5596     /* Check for errors */
5597     if (rc) {
5598         if (rc == ENOMEM) {
5599             /* recoverable try again later  */
5600         } else {
5601             fp->eth_q_stats.tx_soft_errors++;
5602             fp->eth_q_stats.mbuf_alloc_tx--;
5603             m_freem(*m_head);
5604             *m_head = NULL;
5605         }
5606
5607         return (rc);
5608     }
5609
5610     /* set flag according to packet type (UNICAST_ADDRESS is default) */
5611     if (m0->m_flags & M_BCAST) {
5612         mac_type = BROADCAST_ADDRESS;
5613     } else if (m0->m_flags & M_MCAST) {
5614         mac_type = MULTICAST_ADDRESS;
5615     }
5616
5617     /* store the mbuf into the mbuf ring */
5618     tx_buf->m        = m0;
5619     tx_buf->first_bd = fp->tx_bd_prod;
5620     tx_buf->flags    = 0;
5621
5622     /* prepare the first transmit (start) BD for the mbuf */
5623     tx_start_bd = &fp->tx_chain[TX_BD(bd_prod)].start_bd;
5624
5625     BLOGD(sc, DBG_TX,
5626           "sending pkt_prod=%u tx_buf=%p next_idx=%u bd=%u tx_start_bd=%p\n",
5627           pkt_prod, tx_buf, fp->tx_pkt_prod, bd_prod, tx_start_bd);
5628
5629     tx_start_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
5630     tx_start_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
5631     tx_start_bd->nbytes  = htole16(segs[0].ds_len);
5632     total_pkt_size += tx_start_bd->nbytes;
5633     tx_start_bd->bd_flags.as_bitfield = ETH_TX_BD_FLAGS_START_BD;
5634
5635     tx_start_bd->general_data = (1 << ETH_TX_START_BD_HDR_NBDS_SHIFT);
5636
5637     /* all frames have at least Start BD + Parsing BD */
5638     nbds = nsegs + 1;
5639     tx_start_bd->nbd = htole16(nbds);
5640
5641     if (m0->m_flags & M_VLANTAG) {
5642         tx_start_bd->vlan_or_ethertype = htole16(m0->m_pkthdr.ether_vtag);
5643         tx_start_bd->bd_flags.as_bitfield |=
5644             (X_ETH_OUTBAND_VLAN << ETH_TX_BD_FLAGS_VLAN_MODE_SHIFT);
5645     } else {
5646         /* vf tx, start bd must hold the ethertype for fw to enforce it */
5647         if (IS_VF(sc)) {
5648             /* map ethernet header to find type and header length */
5649             eh = mtod(m0, struct ether_vlan_header *);
5650             tx_start_bd->vlan_or_ethertype = eh->evl_encap_proto;
5651         } else {
5652             /* used by FW for packet accounting */
5653             tx_start_bd->vlan_or_ethertype = htole16(fp->tx_pkt_prod);
5654 #if 0
5655             /*
5656              * If NPAR-SD is active then FW should do the tagging regardless
5657              * of value of priority. Otherwise, if priority indicates this is
5658              * a control packet we need to indicate to FW to avoid tagging.
5659              */
5660             if (!IS_MF_AFEX(sc) && (mbuf priority == PRIO_CONTROL)) {
5661                 SET_FLAG(tx_start_bd->general_data,
5662                          ETH_TX_START_BD_FORCE_VLAN_MODE, 1);
5663             }
5664 #endif
5665         }
5666     }
5667
5668     /*
5669      * add a parsing BD from the chain. The parsing BD is always added
5670      * though it is only used for TSO and chksum
5671      */
5672     bd_prod = TX_BD_NEXT(bd_prod);
5673
5674     if (m0->m_pkthdr.csum_flags) {
5675         if (m0->m_pkthdr.csum_flags & CSUM_IP) {
5676             fp->eth_q_stats.tx_ofld_frames_csum_ip++;
5677             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_IP_CSUM;
5678         }
5679
5680         if (m0->m_pkthdr.csum_flags & CSUM_TCP_IPV6) {
5681             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6 |
5682                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5683         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP_IPV6) {
5684             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6   |
5685                                                   ETH_TX_BD_FLAGS_IS_UDP |
5686                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5687         } else if ((m0->m_pkthdr.csum_flags & CSUM_TCP) ||
5688                    (m0->m_pkthdr.csum_flags & CSUM_TSO)) {
5689             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_L4_CSUM;
5690         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP) {
5691             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_L4_CSUM |
5692                                                   ETH_TX_BD_FLAGS_IS_UDP);
5693         }
5694     }
5695
5696     if (!CHIP_IS_E1x(sc)) {
5697         pbd_e2 = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e2;
5698         memset(pbd_e2, 0, sizeof(struct eth_tx_parse_bd_e2));
5699
5700         if (m0->m_pkthdr.csum_flags) {
5701             hlen = bxe_set_pbd_csum_e2(fp, m0, &pbd_e2_parsing_data);
5702         }
5703
5704 #if 0
5705         /*
5706          * Add the MACs to the parsing BD if the module param was
5707          * explicitly set, if this is a vf, or in switch independent
5708          * mode.
5709          */
5710         if (sc->flags & BXE_TX_SWITCHING || IS_VF(sc) || IS_MF_SI(sc)) {
5711             eh = mtod(m0, struct ether_vlan_header *);
5712             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.src_hi,
5713                                 &pbd_e2->data.mac_addr.src_mid,
5714                                 &pbd_e2->data.mac_addr.src_lo,
5715                                 eh->evl_shost);
5716             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.dst_hi,
5717                                 &pbd_e2->data.mac_addr.dst_mid,
5718                                 &pbd_e2->data.mac_addr.dst_lo,
5719                                 eh->evl_dhost);
5720         }
5721 #endif
5722
5723         SET_FLAG(pbd_e2_parsing_data, ETH_TX_PARSE_BD_E2_ETH_ADDR_TYPE,
5724                  mac_type);
5725     } else {
5726         uint16_t global_data = 0;
5727
5728         pbd_e1x = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e1x;
5729         memset(pbd_e1x, 0, sizeof(struct eth_tx_parse_bd_e1x));
5730
5731         if (m0->m_pkthdr.csum_flags) {
5732             hlen = bxe_set_pbd_csum(fp, m0, pbd_e1x);
5733         }
5734
5735         SET_FLAG(global_data,
5736                  ETH_TX_PARSE_BD_E1X_ETH_ADDR_TYPE, mac_type);
5737         pbd_e1x->global_data |= htole16(global_data);
5738     }
5739
5740     /* setup the parsing BD with TSO specific info */
5741     if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5742         fp->eth_q_stats.tx_ofld_frames_lso++;
5743         tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_SW_LSO;
5744
5745         if (__predict_false(tx_start_bd->nbytes > hlen)) {
5746             fp->eth_q_stats.tx_ofld_frames_lso_hdr_splits++;
5747
5748             /* split the first BD into header/data making the fw job easy */
5749             nbds++;
5750             tx_start_bd->nbd = htole16(nbds);
5751             tx_start_bd->nbytes = htole16(hlen);
5752
5753             bd_prod = TX_BD_NEXT(bd_prod);
5754
5755             /* new transmit BD after the tx_parse_bd */
5756             tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5757             tx_data_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr + hlen));
5758             tx_data_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr + hlen));
5759             tx_data_bd->nbytes  = htole16(segs[0].ds_len - hlen);
5760             if (tx_total_pkt_size_bd == NULL) {
5761                 tx_total_pkt_size_bd = tx_data_bd;
5762             }
5763
5764             BLOGD(sc, DBG_TX,
5765                   "TSO split header size is %d (%x:%x) nbds %d\n",
5766                   le16toh(tx_start_bd->nbytes),
5767                   le32toh(tx_start_bd->addr_hi),
5768                   le32toh(tx_start_bd->addr_lo),
5769                   nbds);
5770         }
5771
5772         if (!CHIP_IS_E1x(sc)) {
5773             bxe_set_pbd_lso_e2(m0, &pbd_e2_parsing_data);
5774         } else {
5775             bxe_set_pbd_lso(m0, pbd_e1x);
5776         }
5777     }
5778
5779     if (pbd_e2_parsing_data) {
5780         pbd_e2->parsing_data = htole32(pbd_e2_parsing_data);
5781     }
5782
5783     /* prepare remaining BDs, start tx bd contains first seg/frag */
5784     for (i = 1; i < nsegs ; i++) {
5785         bd_prod = TX_BD_NEXT(bd_prod);
5786         tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5787         tx_data_bd->addr_lo = htole32(U64_LO(segs[i].ds_addr));
5788         tx_data_bd->addr_hi = htole32(U64_HI(segs[i].ds_addr));
5789         tx_data_bd->nbytes  = htole16(segs[i].ds_len);
5790         if (tx_total_pkt_size_bd == NULL) {
5791             tx_total_pkt_size_bd = tx_data_bd;
5792         }
5793         total_pkt_size += tx_data_bd->nbytes;
5794     }
5795
5796     BLOGD(sc, DBG_TX, "last bd %p\n", tx_data_bd);
5797
5798     if (tx_total_pkt_size_bd != NULL) {
5799         tx_total_pkt_size_bd->total_pkt_bytes = total_pkt_size;
5800     }
5801
5802     if (__predict_false(sc->debug & DBG_TX)) {
5803         tmp_bd = tx_buf->first_bd;
5804         for (i = 0; i < nbds; i++)
5805         {
5806             if (i == 0) {
5807                 BLOGD(sc, DBG_TX,
5808                       "TX Strt: %p bd=%d nbd=%d vlan=0x%x "
5809                       "bd_flags=0x%x hdr_nbds=%d\n",
5810                       tx_start_bd,
5811                       tmp_bd,
5812                       le16toh(tx_start_bd->nbd),
5813                       le16toh(tx_start_bd->vlan_or_ethertype),
5814                       tx_start_bd->bd_flags.as_bitfield,
5815                       (tx_start_bd->general_data & ETH_TX_START_BD_HDR_NBDS));
5816             } else if (i == 1) {
5817                 if (pbd_e1x) {
5818                     BLOGD(sc, DBG_TX,
5819                           "-> Prse: %p bd=%d global=0x%x ip_hlen_w=%u "
5820                           "ip_id=%u lso_mss=%u tcp_flags=0x%x csum=0x%x "
5821                           "tcp_seq=%u total_hlen_w=%u\n",
5822                           pbd_e1x,
5823                           tmp_bd,
5824                           pbd_e1x->global_data,
5825                           pbd_e1x->ip_hlen_w,
5826                           pbd_e1x->ip_id,
5827                           pbd_e1x->lso_mss,
5828                           pbd_e1x->tcp_flags,
5829                           pbd_e1x->tcp_pseudo_csum,
5830                           pbd_e1x->tcp_send_seq,
5831                           le16toh(pbd_e1x->total_hlen_w));
5832                 } else { /* if (pbd_e2) */
5833                     BLOGD(sc, DBG_TX,
5834                           "-> Parse: %p bd=%d dst=%02x:%02x:%02x "
5835                           "src=%02x:%02x:%02x parsing_data=0x%x\n",
5836                           pbd_e2,
5837                           tmp_bd,
5838                           pbd_e2->data.mac_addr.dst_hi,
5839                           pbd_e2->data.mac_addr.dst_mid,
5840                           pbd_e2->data.mac_addr.dst_lo,
5841                           pbd_e2->data.mac_addr.src_hi,
5842                           pbd_e2->data.mac_addr.src_mid,
5843                           pbd_e2->data.mac_addr.src_lo,
5844                           pbd_e2->parsing_data);
5845                 }
5846             }
5847
5848             if (i != 1) { /* skip parse db as it doesn't hold data */
5849                 tx_data_bd = &fp->tx_chain[TX_BD(tmp_bd)].reg_bd;
5850                 BLOGD(sc, DBG_TX,
5851                       "-> Frag: %p bd=%d nbytes=%d hi=0x%x lo: 0x%x\n",
5852                       tx_data_bd,
5853                       tmp_bd,
5854                       le16toh(tx_data_bd->nbytes),
5855                       le32toh(tx_data_bd->addr_hi),
5856                       le32toh(tx_data_bd->addr_lo));
5857             }
5858
5859             tmp_bd = TX_BD_NEXT(tmp_bd);
5860         }
5861     }
5862
5863     BLOGD(sc, DBG_TX, "doorbell: nbds=%d bd=%u\n", nbds, bd_prod);
5864
5865     /* update TX BD producer index value for next TX */
5866     bd_prod = TX_BD_NEXT(bd_prod);
5867
5868     /*
5869      * If the chain of tx_bd's describing this frame is adjacent to or spans
5870      * an eth_tx_next_bd element then we need to increment the nbds value.
5871      */
5872     if (TX_BD_IDX(bd_prod) < nbds) {
5873         nbds++;
5874     }
5875
5876     /* don't allow reordering of writes for nbd and packets */
5877     mb();
5878
5879     fp->tx_db.data.prod += nbds;
5880
5881     /* producer points to the next free tx_bd at this point */
5882     fp->tx_pkt_prod++;
5883     fp->tx_bd_prod = bd_prod;
5884
5885     DOORBELL(sc, fp->index, fp->tx_db.raw);
5886
5887     fp->eth_q_stats.tx_pkts++;
5888
5889     /* Prevent speculative reads from getting ahead of the status block. */
5890     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle,
5891                       0, 0, BUS_SPACE_BARRIER_READ);
5892
5893     /* Prevent speculative reads from getting ahead of the doorbell. */
5894     bus_space_barrier(sc->bar[BAR2].tag, sc->bar[BAR2].handle,
5895                       0, 0, BUS_SPACE_BARRIER_READ);
5896
5897     return (0);
5898 }
5899
5900 static void
5901 bxe_tx_start_locked(struct bxe_softc    *sc,
5902                     struct ifnet        *ifp,
5903                     struct bxe_fastpath *fp)
5904 {
5905     struct mbuf *m = NULL;
5906     int tx_count = 0;
5907     uint16_t tx_bd_avail;
5908
5909     BXE_FP_TX_LOCK_ASSERT(fp);
5910
5911     /* keep adding entries while there are frames to send */
5912     while (!IFQ_DRV_IS_EMPTY(&ifp->if_snd)) {
5913
5914         /*
5915          * check for any frames to send
5916          * dequeue can still be NULL even if queue is not empty
5917          */
5918         IFQ_DRV_DEQUEUE(&ifp->if_snd, m);
5919         if (__predict_false(m == NULL)) {
5920             break;
5921         }
5922
5923         /* the mbuf now belongs to us */
5924         fp->eth_q_stats.mbuf_alloc_tx++;
5925
5926         /*
5927          * Put the frame into the transmit ring. If we don't have room,
5928          * place the mbuf back at the head of the TX queue, set the
5929          * OACTIVE flag, and wait for the NIC to drain the chain.
5930          */
5931         if (__predict_false(bxe_tx_encap(fp, &m))) {
5932             fp->eth_q_stats.tx_encap_failures++;
5933             if (m != NULL) {
5934                 /* mark the TX queue as full and return the frame */
5935                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
5936                 IFQ_DRV_PREPEND(&ifp->if_snd, m);
5937                 fp->eth_q_stats.mbuf_alloc_tx--;
5938                 fp->eth_q_stats.tx_queue_xoff++;
5939             }
5940
5941             /* stop looking for more work */
5942             break;
5943         }
5944
5945         /* the frame was enqueued successfully */
5946         tx_count++;
5947
5948         /* send a copy of the frame to any BPF listeners. */
5949         BPF_MTAP(ifp, m);
5950
5951         tx_bd_avail = bxe_tx_avail(sc, fp);
5952
5953         /* handle any completions if we're running low */
5954         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
5955             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
5956             bxe_txeof(sc, fp);
5957             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5958                 break;
5959             }
5960         }
5961     }
5962
5963     /* all TX packets were dequeued and/or the tx ring is full */
5964     if (tx_count > 0) {
5965         /* reset the TX watchdog timeout timer */
5966         fp->watchdog_timer = BXE_TX_TIMEOUT;
5967     }
5968 }
5969
5970 /* Legacy (non-RSS) dispatch routine */
5971 static void
5972 bxe_tx_start(struct ifnet *ifp)
5973 {
5974     struct bxe_softc *sc;
5975     struct bxe_fastpath *fp;
5976
5977     sc = ifp->if_softc;
5978
5979     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
5980         BLOGW(sc, "Interface not running, ignoring transmit request\n");
5981         return;
5982     }
5983
5984     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5985         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
5986         return;
5987     }
5988
5989     if (!sc->link_vars.link_up) {
5990         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
5991         return;
5992     }
5993
5994     fp = &sc->fp[0];
5995
5996     BXE_FP_TX_LOCK(fp);
5997     bxe_tx_start_locked(sc, ifp, fp);
5998     BXE_FP_TX_UNLOCK(fp);
5999 }
6000
6001 #if __FreeBSD_version >= 800000
6002
6003 static int
6004 bxe_tx_mq_start_locked(struct bxe_softc    *sc,
6005                        struct ifnet        *ifp,
6006                        struct bxe_fastpath *fp,
6007                        struct mbuf         *m)
6008 {
6009     struct buf_ring *tx_br = fp->tx_br;
6010     struct mbuf *next;
6011     int depth, rc, tx_count;
6012     uint16_t tx_bd_avail;
6013
6014     rc = tx_count = 0;
6015
6016     if (!tx_br) {
6017         BLOGE(sc, "Multiqueue TX and no buf_ring!\n");
6018         return (EINVAL);
6019     }
6020
6021     /* fetch the depth of the driver queue */
6022     depth = drbr_inuse(ifp, tx_br);
6023     if (depth > fp->eth_q_stats.tx_max_drbr_queue_depth) {
6024         fp->eth_q_stats.tx_max_drbr_queue_depth = depth;
6025     }
6026
6027     BXE_FP_TX_LOCK_ASSERT(fp);
6028
6029     if (m == NULL) {
6030         /* no new work, check for pending frames */
6031         next = drbr_dequeue(ifp, tx_br);
6032     } else if (drbr_needs_enqueue(ifp, tx_br)) {
6033         /* have both new and pending work, maintain packet order */
6034         rc = drbr_enqueue(ifp, tx_br, m);
6035         if (rc != 0) {
6036             fp->eth_q_stats.tx_soft_errors++;
6037             goto bxe_tx_mq_start_locked_exit;
6038         }
6039         next = drbr_dequeue(ifp, tx_br);
6040     } else {
6041         /* new work only and nothing pending */
6042         next = m;
6043     }
6044
6045     /* keep adding entries while there are frames to send */
6046     while (next != NULL) {
6047
6048         /* the mbuf now belongs to us */
6049         fp->eth_q_stats.mbuf_alloc_tx++;
6050
6051         /*
6052          * Put the frame into the transmit ring. If we don't have room,
6053          * place the mbuf back at the head of the TX queue, set the
6054          * OACTIVE flag, and wait for the NIC to drain the chain.
6055          */
6056         rc = bxe_tx_encap(fp, &next);
6057         if (__predict_false(rc != 0)) {
6058             fp->eth_q_stats.tx_encap_failures++;
6059             if (next != NULL) {
6060                 /* mark the TX queue as full and save the frame */
6061                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
6062                 /* XXX this may reorder the frame */
6063                 rc = drbr_enqueue(ifp, tx_br, next);
6064                 fp->eth_q_stats.mbuf_alloc_tx--;
6065                 fp->eth_q_stats.tx_frames_deferred++;
6066             }
6067
6068             /* stop looking for more work */
6069             break;
6070         }
6071
6072         /* the transmit frame was enqueued successfully */
6073         tx_count++;
6074
6075         /* send a copy of the frame to any BPF listeners */
6076         BPF_MTAP(ifp, next);
6077
6078         tx_bd_avail = bxe_tx_avail(sc, fp);
6079
6080         /* handle any completions if we're running low */
6081         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
6082             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
6083             bxe_txeof(sc, fp);
6084             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
6085                 break;
6086             }
6087         }
6088
6089         next = drbr_dequeue(ifp, tx_br);
6090     }
6091
6092     /* all TX packets were dequeued and/or the tx ring is full */
6093     if (tx_count > 0) {
6094         /* reset the TX watchdog timeout timer */
6095         fp->watchdog_timer = BXE_TX_TIMEOUT;
6096     }
6097
6098 bxe_tx_mq_start_locked_exit:
6099
6100     return (rc);
6101 }
6102
6103 /* Multiqueue (TSS) dispatch routine. */
6104 static int
6105 bxe_tx_mq_start(struct ifnet *ifp,
6106                 struct mbuf  *m)
6107 {
6108     struct bxe_softc *sc = ifp->if_softc;
6109     struct bxe_fastpath *fp;
6110     int fp_index, rc;
6111
6112     fp_index = 0; /* default is the first queue */
6113
6114     /* change the queue if using flow ID */
6115     if ((m->m_flags & M_FLOWID) != 0) {
6116         fp_index = (m->m_pkthdr.flowid % sc->num_queues);
6117     }
6118
6119     fp = &sc->fp[fp_index];
6120
6121     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
6122         BLOGW(sc, "Interface not running, ignoring transmit request\n");
6123         return (ENETDOWN);
6124     }
6125
6126     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
6127         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
6128         return (EBUSY);
6129     }
6130
6131     if (!sc->link_vars.link_up) {
6132         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
6133         return (ENETDOWN);
6134     }
6135
6136     /* XXX change to TRYLOCK here and if failed then schedule taskqueue */
6137
6138     BXE_FP_TX_LOCK(fp);
6139     rc = bxe_tx_mq_start_locked(sc, ifp, fp, m);
6140     BXE_FP_TX_UNLOCK(fp);
6141
6142     return (rc);
6143 }
6144
6145 static void
6146 bxe_mq_flush(struct ifnet *ifp)
6147 {
6148     struct bxe_softc *sc = ifp->if_softc;
6149     struct bxe_fastpath *fp;
6150     struct mbuf *m;
6151     int i;
6152
6153     for (i = 0; i < sc->num_queues; i++) {
6154         fp = &sc->fp[i];
6155
6156         if (fp->state != BXE_FP_STATE_OPEN) {
6157             BLOGD(sc, DBG_LOAD, "Not clearing fp[%02d] buf_ring (state=%d)\n",
6158                   fp->index, fp->state);
6159             continue;
6160         }
6161
6162         if (fp->tx_br != NULL) {
6163             BLOGD(sc, DBG_LOAD, "Clearing fp[%02d] buf_ring\n", fp->index);
6164             BXE_FP_TX_LOCK(fp);
6165             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6166                 m_freem(m);
6167             }
6168             BXE_FP_TX_UNLOCK(fp);
6169         }
6170     }
6171
6172     if_qflush(ifp);
6173 }
6174
6175 #endif /* FreeBSD_version >= 800000 */
6176
6177 static uint16_t
6178 bxe_cid_ilt_lines(struct bxe_softc *sc)
6179 {
6180     if (IS_SRIOV(sc)) {
6181         return ((BXE_FIRST_VF_CID + BXE_VF_CIDS) / ILT_PAGE_CIDS);
6182     }
6183     return (L2_ILT_LINES(sc));
6184 }
6185
6186 static void
6187 bxe_ilt_set_info(struct bxe_softc *sc)
6188 {
6189     struct ilt_client_info *ilt_client;
6190     struct ecore_ilt *ilt = sc->ilt;
6191     uint16_t line = 0;
6192
6193     ilt->start_line = FUNC_ILT_BASE(SC_FUNC(sc));
6194     BLOGD(sc, DBG_LOAD, "ilt starts at line %d\n", ilt->start_line);
6195
6196     /* CDU */
6197     ilt_client = &ilt->clients[ILT_CLIENT_CDU];
6198     ilt_client->client_num = ILT_CLIENT_CDU;
6199     ilt_client->page_size = CDU_ILT_PAGE_SZ;
6200     ilt_client->flags = ILT_CLIENT_SKIP_MEM;
6201     ilt_client->start = line;
6202     line += bxe_cid_ilt_lines(sc);
6203
6204     if (CNIC_SUPPORT(sc)) {
6205         line += CNIC_ILT_LINES;
6206     }
6207
6208     ilt_client->end = (line - 1);
6209
6210     BLOGD(sc, DBG_LOAD,
6211           "ilt client[CDU]: start %d, end %d, "
6212           "psz 0x%x, flags 0x%x, hw psz %d\n",
6213           ilt_client->start, ilt_client->end,
6214           ilt_client->page_size,
6215           ilt_client->flags,
6216           ilog2(ilt_client->page_size >> 12));
6217
6218     /* QM */
6219     if (QM_INIT(sc->qm_cid_count)) {
6220         ilt_client = &ilt->clients[ILT_CLIENT_QM];
6221         ilt_client->client_num = ILT_CLIENT_QM;
6222         ilt_client->page_size = QM_ILT_PAGE_SZ;
6223         ilt_client->flags = 0;
6224         ilt_client->start = line;
6225
6226         /* 4 bytes for each cid */
6227         line += DIV_ROUND_UP(sc->qm_cid_count * QM_QUEUES_PER_FUNC * 4,
6228                              QM_ILT_PAGE_SZ);
6229
6230         ilt_client->end = (line - 1);
6231
6232         BLOGD(sc, DBG_LOAD,
6233               "ilt client[QM]: start %d, end %d, "
6234               "psz 0x%x, flags 0x%x, hw psz %d\n",
6235               ilt_client->start, ilt_client->end,
6236               ilt_client->page_size, ilt_client->flags,
6237               ilog2(ilt_client->page_size >> 12));
6238     }
6239
6240     if (CNIC_SUPPORT(sc)) {
6241         /* SRC */
6242         ilt_client = &ilt->clients[ILT_CLIENT_SRC];
6243         ilt_client->client_num = ILT_CLIENT_SRC;
6244         ilt_client->page_size = SRC_ILT_PAGE_SZ;
6245         ilt_client->flags = 0;
6246         ilt_client->start = line;
6247         line += SRC_ILT_LINES;
6248         ilt_client->end = (line - 1);
6249
6250         BLOGD(sc, DBG_LOAD,
6251               "ilt client[SRC]: start %d, end %d, "
6252               "psz 0x%x, flags 0x%x, hw psz %d\n",
6253               ilt_client->start, ilt_client->end,
6254               ilt_client->page_size, ilt_client->flags,
6255               ilog2(ilt_client->page_size >> 12));
6256
6257         /* TM */
6258         ilt_client = &ilt->clients[ILT_CLIENT_TM];
6259         ilt_client->client_num = ILT_CLIENT_TM;
6260         ilt_client->page_size = TM_ILT_PAGE_SZ;
6261         ilt_client->flags = 0;
6262         ilt_client->start = line;
6263         line += TM_ILT_LINES;
6264         ilt_client->end = (line - 1);
6265
6266         BLOGD(sc, DBG_LOAD,
6267               "ilt client[TM]: start %d, end %d, "
6268               "psz 0x%x, flags 0x%x, hw psz %d\n",
6269               ilt_client->start, ilt_client->end,
6270               ilt_client->page_size, ilt_client->flags,
6271               ilog2(ilt_client->page_size >> 12));
6272     }
6273
6274     KASSERT((line <= ILT_MAX_LINES), ("Invalid number of ILT lines!"));
6275 }
6276
6277 static void
6278 bxe_set_fp_rx_buf_size(struct bxe_softc *sc)
6279 {
6280     int i;
6281     uint32_t rx_buf_size;
6282
6283     rx_buf_size = (IP_HEADER_ALIGNMENT_PADDING + ETH_OVERHEAD + sc->mtu);
6284
6285     for (i = 0; i < sc->num_queues; i++) {
6286         if(rx_buf_size <= MCLBYTES){
6287             sc->fp[i].rx_buf_size = rx_buf_size;
6288             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6289         }else if (rx_buf_size <= MJUMPAGESIZE){
6290             sc->fp[i].rx_buf_size = rx_buf_size;
6291             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6292         }else if (rx_buf_size <= (MJUMPAGESIZE + MCLBYTES)){
6293             sc->fp[i].rx_buf_size = MCLBYTES;
6294             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6295         }else if (rx_buf_size <= (2 * MJUMPAGESIZE)){
6296             sc->fp[i].rx_buf_size = MJUMPAGESIZE;
6297             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6298         }else {
6299             sc->fp[i].rx_buf_size = MCLBYTES;
6300             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6301         }
6302     }
6303 }
6304
6305 static int
6306 bxe_alloc_ilt_mem(struct bxe_softc *sc)
6307 {
6308     int rc = 0;
6309
6310     if ((sc->ilt =
6311          (struct ecore_ilt *)malloc(sizeof(struct ecore_ilt),
6312                                     M_BXE_ILT,
6313                                     (M_NOWAIT | M_ZERO))) == NULL) {
6314         rc = 1;
6315     }
6316
6317     return (rc);
6318 }
6319
6320 static int
6321 bxe_alloc_ilt_lines_mem(struct bxe_softc *sc)
6322 {
6323     int rc = 0;
6324
6325     if ((sc->ilt->lines =
6326          (struct ilt_line *)malloc((sizeof(struct ilt_line) * ILT_MAX_LINES),
6327                                     M_BXE_ILT,
6328                                     (M_NOWAIT | M_ZERO))) == NULL) {
6329         rc = 1;
6330     }
6331
6332     return (rc);
6333 }
6334
6335 static void
6336 bxe_free_ilt_mem(struct bxe_softc *sc)
6337 {
6338     if (sc->ilt != NULL) {
6339         free(sc->ilt, M_BXE_ILT);
6340         sc->ilt = NULL;
6341     }
6342 }
6343
6344 static void
6345 bxe_free_ilt_lines_mem(struct bxe_softc *sc)
6346 {
6347     if (sc->ilt->lines != NULL) {
6348         free(sc->ilt->lines, M_BXE_ILT);
6349         sc->ilt->lines = NULL;
6350     }
6351 }
6352
6353 static void
6354 bxe_free_mem(struct bxe_softc *sc)
6355 {
6356     int i;
6357
6358 #if 0
6359     if (!CONFIGURE_NIC_MODE(sc)) {
6360         /* free searcher T2 table */
6361         bxe_dma_free(sc, &sc->t2);
6362     }
6363 #endif
6364
6365     for (i = 0; i < L2_ILT_LINES(sc); i++) {
6366         bxe_dma_free(sc, &sc->context[i].vcxt_dma);
6367         sc->context[i].vcxt = NULL;
6368         sc->context[i].size = 0;
6369     }
6370
6371     ecore_ilt_mem_op(sc, ILT_MEMOP_FREE);
6372
6373     bxe_free_ilt_lines_mem(sc);
6374
6375 #if 0
6376     bxe_iov_free_mem(sc);
6377 #endif
6378 }
6379
6380 static int
6381 bxe_alloc_mem(struct bxe_softc *sc)
6382 {
6383     int context_size;
6384     int allocated;
6385     int i;
6386
6387 #if 0
6388     if (!CONFIGURE_NIC_MODE(sc)) {
6389         /* allocate searcher T2 table */
6390         if (bxe_dma_alloc(sc, SRC_T2_SZ,
6391                           &sc->t2, "searcher t2 table") != 0) {
6392             return (-1);
6393         }
6394     }
6395 #endif
6396
6397     /*
6398      * Allocate memory for CDU context:
6399      * This memory is allocated separately and not in the generic ILT
6400      * functions because CDU differs in few aspects:
6401      * 1. There can be multiple entities allocating memory for context -
6402      * regular L2, CNIC, and SRIOV drivers. Each separately controls
6403      * its own ILT lines.
6404      * 2. Since CDU page-size is not a single 4KB page (which is the case
6405      * for the other ILT clients), to be efficient we want to support
6406      * allocation of sub-page-size in the last entry.
6407      * 3. Context pointers are used by the driver to pass to FW / update
6408      * the context (for the other ILT clients the pointers are used just to
6409      * free the memory during unload).
6410      */
6411     context_size = (sizeof(union cdu_context) * BXE_L2_CID_COUNT(sc));
6412     for (i = 0, allocated = 0; allocated < context_size; i++) {
6413         sc->context[i].size = min(CDU_ILT_PAGE_SZ,
6414                                   (context_size - allocated));
6415
6416         if (bxe_dma_alloc(sc, sc->context[i].size,
6417                           &sc->context[i].vcxt_dma,
6418                           "cdu context") != 0) {
6419             bxe_free_mem(sc);
6420             return (-1);
6421         }
6422
6423         sc->context[i].vcxt =
6424             (union cdu_context *)sc->context[i].vcxt_dma.vaddr;
6425
6426         allocated += sc->context[i].size;
6427     }
6428
6429     bxe_alloc_ilt_lines_mem(sc);
6430
6431     BLOGD(sc, DBG_LOAD, "ilt=%p start_line=%u lines=%p\n",
6432           sc->ilt, sc->ilt->start_line, sc->ilt->lines);
6433     {
6434         for (i = 0; i < 4; i++) {
6435             BLOGD(sc, DBG_LOAD,
6436                   "c%d page_size=%u start=%u end=%u num=%u flags=0x%x\n",
6437                   i,
6438                   sc->ilt->clients[i].page_size,
6439                   sc->ilt->clients[i].start,
6440                   sc->ilt->clients[i].end,
6441                   sc->ilt->clients[i].client_num,
6442                   sc->ilt->clients[i].flags);
6443         }
6444     }
6445     if (ecore_ilt_mem_op(sc, ILT_MEMOP_ALLOC)) {
6446         BLOGE(sc, "ecore_ilt_mem_op ILT_MEMOP_ALLOC failed\n");
6447         bxe_free_mem(sc);
6448         return (-1);
6449     }
6450
6451 #if 0
6452     if (bxe_iov_alloc_mem(sc)) {
6453         BLOGE(sc, "Failed to allocate memory for SRIOV\n");
6454         bxe_free_mem(sc);
6455         return (-1);
6456     }
6457 #endif
6458
6459     return (0);
6460 }
6461
6462 static void
6463 bxe_free_rx_bd_chain(struct bxe_fastpath *fp)
6464 {
6465     struct bxe_softc *sc;
6466     int i;
6467
6468     sc = fp->sc;
6469
6470     if (fp->rx_mbuf_tag == NULL) {
6471         return;
6472     }
6473
6474     /* free all mbufs and unload all maps */
6475     for (i = 0; i < RX_BD_TOTAL; i++) {
6476         if (fp->rx_mbuf_chain[i].m_map != NULL) {
6477             bus_dmamap_sync(fp->rx_mbuf_tag,
6478                             fp->rx_mbuf_chain[i].m_map,
6479                             BUS_DMASYNC_POSTREAD);
6480             bus_dmamap_unload(fp->rx_mbuf_tag,
6481                               fp->rx_mbuf_chain[i].m_map);
6482         }
6483
6484         if (fp->rx_mbuf_chain[i].m != NULL) {
6485             m_freem(fp->rx_mbuf_chain[i].m);
6486             fp->rx_mbuf_chain[i].m = NULL;
6487             fp->eth_q_stats.mbuf_alloc_rx--;
6488         }
6489     }
6490 }
6491
6492 static void
6493 bxe_free_tpa_pool(struct bxe_fastpath *fp)
6494 {
6495     struct bxe_softc *sc;
6496     int i, max_agg_queues;
6497
6498     sc = fp->sc;
6499
6500     if (fp->rx_mbuf_tag == NULL) {
6501         return;
6502     }
6503
6504     max_agg_queues = MAX_AGG_QS(sc);
6505
6506     /* release all mbufs and unload all DMA maps in the TPA pool */
6507     for (i = 0; i < max_agg_queues; i++) {
6508         if (fp->rx_tpa_info[i].bd.m_map != NULL) {
6509             bus_dmamap_sync(fp->rx_mbuf_tag,
6510                             fp->rx_tpa_info[i].bd.m_map,
6511                             BUS_DMASYNC_POSTREAD);
6512             bus_dmamap_unload(fp->rx_mbuf_tag,
6513                               fp->rx_tpa_info[i].bd.m_map);
6514         }
6515
6516         if (fp->rx_tpa_info[i].bd.m != NULL) {
6517             m_freem(fp->rx_tpa_info[i].bd.m);
6518             fp->rx_tpa_info[i].bd.m = NULL;
6519             fp->eth_q_stats.mbuf_alloc_tpa--;
6520         }
6521     }
6522 }
6523
6524 static void
6525 bxe_free_sge_chain(struct bxe_fastpath *fp)
6526 {
6527     struct bxe_softc *sc;
6528     int i;
6529
6530     sc = fp->sc;
6531
6532     if (fp->rx_sge_mbuf_tag == NULL) {
6533         return;
6534     }
6535
6536     /* rree all mbufs and unload all maps */
6537     for (i = 0; i < RX_SGE_TOTAL; i++) {
6538         if (fp->rx_sge_mbuf_chain[i].m_map != NULL) {
6539             bus_dmamap_sync(fp->rx_sge_mbuf_tag,
6540                             fp->rx_sge_mbuf_chain[i].m_map,
6541                             BUS_DMASYNC_POSTREAD);
6542             bus_dmamap_unload(fp->rx_sge_mbuf_tag,
6543                               fp->rx_sge_mbuf_chain[i].m_map);
6544         }
6545
6546         if (fp->rx_sge_mbuf_chain[i].m != NULL) {
6547             m_freem(fp->rx_sge_mbuf_chain[i].m);
6548             fp->rx_sge_mbuf_chain[i].m = NULL;
6549             fp->eth_q_stats.mbuf_alloc_sge--;
6550         }
6551     }
6552 }
6553
6554 static void
6555 bxe_free_fp_buffers(struct bxe_softc *sc)
6556 {
6557     struct bxe_fastpath *fp;
6558     int i;
6559
6560     for (i = 0; i < sc->num_queues; i++) {
6561         fp = &sc->fp[i];
6562
6563 #if __FreeBSD_version >= 800000
6564         if (fp->tx_br != NULL) {
6565             struct mbuf *m;
6566             /* just in case bxe_mq_flush() wasn't called */
6567             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6568                 m_freem(m);
6569             }
6570             buf_ring_free(fp->tx_br, M_DEVBUF);
6571             fp->tx_br = NULL;
6572         }
6573 #endif
6574
6575         /* free all RX buffers */
6576         bxe_free_rx_bd_chain(fp);
6577         bxe_free_tpa_pool(fp);
6578         bxe_free_sge_chain(fp);
6579
6580         if (fp->eth_q_stats.mbuf_alloc_rx != 0) {
6581             BLOGE(sc, "failed to claim all rx mbufs (%d left)\n",
6582                   fp->eth_q_stats.mbuf_alloc_rx);
6583         }
6584
6585         if (fp->eth_q_stats.mbuf_alloc_sge != 0) {
6586             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6587                   fp->eth_q_stats.mbuf_alloc_sge);
6588         }
6589
6590         if (fp->eth_q_stats.mbuf_alloc_tpa != 0) {
6591             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6592                   fp->eth_q_stats.mbuf_alloc_tpa);
6593         }
6594
6595         if (fp->eth_q_stats.mbuf_alloc_tx != 0) {
6596             BLOGE(sc, "failed to release tx mbufs (%d left)\n",
6597                   fp->eth_q_stats.mbuf_alloc_tx);
6598         }
6599
6600         /* XXX verify all mbufs were reclaimed */
6601
6602         if (mtx_initialized(&fp->tx_mtx)) {
6603             mtx_destroy(&fp->tx_mtx);
6604         }
6605
6606         if (mtx_initialized(&fp->rx_mtx)) {
6607             mtx_destroy(&fp->rx_mtx);
6608         }
6609     }
6610 }
6611
6612 static int
6613 bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
6614                      uint16_t            prev_index,
6615                      uint16_t            index)
6616 {
6617     struct bxe_sw_rx_bd *rx_buf;
6618     struct eth_rx_bd *rx_bd;
6619     bus_dma_segment_t segs[1];
6620     bus_dmamap_t map;
6621     struct mbuf *m;
6622     int nsegs, rc;
6623
6624     rc = 0;
6625
6626     /* allocate the new RX BD mbuf */
6627     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6628     if (__predict_false(m == NULL)) {
6629         fp->eth_q_stats.mbuf_rx_bd_alloc_failed++;
6630         return (ENOBUFS);
6631     }
6632
6633     fp->eth_q_stats.mbuf_alloc_rx++;
6634
6635     /* initialize the mbuf buffer length */
6636     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6637
6638     /* map the mbuf into non-paged pool */
6639     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6640                                  fp->rx_mbuf_spare_map,
6641                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6642     if (__predict_false(rc != 0)) {
6643         fp->eth_q_stats.mbuf_rx_bd_mapping_failed++;
6644         m_freem(m);
6645         fp->eth_q_stats.mbuf_alloc_rx--;
6646         return (rc);
6647     }
6648
6649     /* all mbufs must map to a single segment */
6650     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6651
6652     /* release any existing RX BD mbuf mappings */
6653
6654     if (prev_index != index) {
6655         rx_buf = &fp->rx_mbuf_chain[prev_index];
6656
6657         if (rx_buf->m_map != NULL) {
6658             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6659                             BUS_DMASYNC_POSTREAD);
6660             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6661         }
6662
6663         /*
6664          * We only get here from bxe_rxeof() when the maximum number
6665          * of rx buffers is less than RX_BD_USABLE. bxe_rxeof() already
6666          * holds the mbuf in the prev_index so it's OK to NULL it out
6667          * here without concern of a memory leak.
6668          */
6669         fp->rx_mbuf_chain[prev_index].m = NULL;
6670     }
6671
6672     rx_buf = &fp->rx_mbuf_chain[index];
6673
6674     if (rx_buf->m_map != NULL) {
6675         bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6676                         BUS_DMASYNC_POSTREAD);
6677         bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6678     }
6679
6680     /* save the mbuf and mapping info for a future packet */
6681     map = (prev_index != index) ?
6682               fp->rx_mbuf_chain[prev_index].m_map : rx_buf->m_map;
6683     rx_buf->m_map = fp->rx_mbuf_spare_map;
6684     fp->rx_mbuf_spare_map = map;
6685     bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6686                     BUS_DMASYNC_PREREAD);
6687     rx_buf->m = m;
6688
6689     rx_bd = &fp->rx_chain[index];
6690     rx_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6691     rx_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6692
6693     return (rc);
6694 }
6695
6696 static int
6697 bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
6698                       int                 queue)
6699 {
6700     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
6701     bus_dma_segment_t segs[1];
6702     bus_dmamap_t map;
6703     struct mbuf *m;
6704     int nsegs;
6705     int rc = 0;
6706
6707     /* allocate the new TPA mbuf */
6708     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6709     if (__predict_false(m == NULL)) {
6710         fp->eth_q_stats.mbuf_rx_tpa_alloc_failed++;
6711         return (ENOBUFS);
6712     }
6713
6714     fp->eth_q_stats.mbuf_alloc_tpa++;
6715
6716     /* initialize the mbuf buffer length */
6717     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6718
6719     /* map the mbuf into non-paged pool */
6720     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6721                                  fp->rx_tpa_info_mbuf_spare_map,
6722                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6723     if (__predict_false(rc != 0)) {
6724         fp->eth_q_stats.mbuf_rx_tpa_mapping_failed++;
6725         m_free(m);
6726         fp->eth_q_stats.mbuf_alloc_tpa--;
6727         return (rc);
6728     }
6729
6730     /* all mbufs must map to a single segment */
6731     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6732
6733     /* release any existing TPA mbuf mapping */
6734     if (tpa_info->bd.m_map != NULL) {
6735         bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6736                         BUS_DMASYNC_POSTREAD);
6737         bus_dmamap_unload(fp->rx_mbuf_tag, tpa_info->bd.m_map);
6738     }
6739
6740     /* save the mbuf and mapping info for the TPA mbuf */
6741     map = tpa_info->bd.m_map;
6742     tpa_info->bd.m_map = fp->rx_tpa_info_mbuf_spare_map;
6743     fp->rx_tpa_info_mbuf_spare_map = map;
6744     bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6745                     BUS_DMASYNC_PREREAD);
6746     tpa_info->bd.m = m;
6747     tpa_info->seg = segs[0];
6748
6749     return (rc);
6750 }
6751
6752 /*
6753  * Allocate an mbuf and assign it to the receive scatter gather chain. The
6754  * caller must take care to save a copy of the existing mbuf in the SG mbuf
6755  * chain.
6756  */
6757 static int
6758 bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
6759                       uint16_t            index)
6760 {
6761     struct bxe_sw_rx_bd *sge_buf;
6762     struct eth_rx_sge *sge;
6763     bus_dma_segment_t segs[1];
6764     bus_dmamap_t map;
6765     struct mbuf *m;
6766     int nsegs;
6767     int rc = 0;
6768
6769     /* allocate a new SGE mbuf */
6770     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, SGE_PAGE_SIZE);
6771     if (__predict_false(m == NULL)) {
6772         fp->eth_q_stats.mbuf_rx_sge_alloc_failed++;
6773         return (ENOMEM);
6774     }
6775
6776     fp->eth_q_stats.mbuf_alloc_sge++;
6777
6778     /* initialize the mbuf buffer length */
6779     m->m_pkthdr.len = m->m_len = SGE_PAGE_SIZE;
6780
6781     /* map the SGE mbuf into non-paged pool */
6782     rc = bus_dmamap_load_mbuf_sg(fp->rx_sge_mbuf_tag,
6783                                  fp->rx_sge_mbuf_spare_map,
6784                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6785     if (__predict_false(rc != 0)) {
6786         fp->eth_q_stats.mbuf_rx_sge_mapping_failed++;
6787         m_freem(m);
6788         fp->eth_q_stats.mbuf_alloc_sge--;
6789         return (rc);
6790     }
6791
6792     /* all mbufs must map to a single segment */
6793     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6794
6795     sge_buf = &fp->rx_sge_mbuf_chain[index];
6796
6797     /* release any existing SGE mbuf mapping */
6798     if (sge_buf->m_map != NULL) {
6799         bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6800                         BUS_DMASYNC_POSTREAD);
6801         bus_dmamap_unload(fp->rx_sge_mbuf_tag, sge_buf->m_map);
6802     }
6803
6804     /* save the mbuf and mapping info for a future packet */
6805     map = sge_buf->m_map;
6806     sge_buf->m_map = fp->rx_sge_mbuf_spare_map;
6807     fp->rx_sge_mbuf_spare_map = map;
6808     bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6809                     BUS_DMASYNC_PREREAD);
6810     sge_buf->m = m;
6811
6812     sge = &fp->rx_sge_chain[index];
6813     sge->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6814     sge->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6815
6816     return (rc);
6817 }
6818
6819 static __noinline int
6820 bxe_alloc_fp_buffers(struct bxe_softc *sc)
6821 {
6822     struct bxe_fastpath *fp;
6823     int i, j, rc = 0;
6824     int ring_prod, cqe_ring_prod;
6825     int max_agg_queues;
6826
6827     for (i = 0; i < sc->num_queues; i++) {
6828         fp = &sc->fp[i];
6829
6830 #if __FreeBSD_version >= 800000
6831         fp->tx_br = buf_ring_alloc(BXE_BR_SIZE, M_DEVBUF,
6832                                    M_DONTWAIT, &fp->tx_mtx);
6833         if (fp->tx_br == NULL) {
6834             BLOGE(sc, "buf_ring alloc fail for fp[%02d]\n", i);
6835             goto bxe_alloc_fp_buffers_error;
6836         }
6837 #endif
6838
6839         ring_prod = cqe_ring_prod = 0;
6840         fp->rx_bd_cons = 0;
6841         fp->rx_cq_cons = 0;
6842
6843         /* allocate buffers for the RX BDs in RX BD chain */
6844         for (j = 0; j < sc->max_rx_bufs; j++) {
6845             rc = bxe_alloc_rx_bd_mbuf(fp, ring_prod, ring_prod);
6846             if (rc != 0) {
6847                 BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
6848                       i, rc);
6849                 goto bxe_alloc_fp_buffers_error;
6850             }
6851
6852             ring_prod     = RX_BD_NEXT(ring_prod);
6853             cqe_ring_prod = RCQ_NEXT(cqe_ring_prod);
6854         }
6855
6856         fp->rx_bd_prod = ring_prod;
6857         fp->rx_cq_prod = cqe_ring_prod;
6858         fp->eth_q_stats.rx_calls = fp->eth_q_stats.rx_pkts = 0;
6859
6860         max_agg_queues = MAX_AGG_QS(sc);
6861
6862         fp->tpa_enable = TRUE;
6863
6864         /* fill the TPA pool */
6865         for (j = 0; j < max_agg_queues; j++) {
6866             rc = bxe_alloc_rx_tpa_mbuf(fp, j);
6867             if (rc != 0) {
6868                 BLOGE(sc, "mbuf alloc fail for fp[%02d] TPA queue %d\n",
6869                           i, j);
6870                 fp->tpa_enable = FALSE;
6871                 goto bxe_alloc_fp_buffers_error;
6872             }
6873
6874             fp->rx_tpa_info[j].state = BXE_TPA_STATE_STOP;
6875         }
6876
6877         if (fp->tpa_enable) {
6878             /* fill the RX SGE chain */
6879             ring_prod = 0;
6880             for (j = 0; j < RX_SGE_USABLE; j++) {
6881                 rc = bxe_alloc_rx_sge_mbuf(fp, ring_prod);
6882                 if (rc != 0) {
6883                     BLOGE(sc, "mbuf alloc fail for fp[%02d] SGE %d\n",
6884                               i, ring_prod);
6885                     fp->tpa_enable = FALSE;
6886                     ring_prod = 0;
6887                     goto bxe_alloc_fp_buffers_error;
6888                 }
6889
6890                 ring_prod = RX_SGE_NEXT(ring_prod);
6891             }
6892
6893             fp->rx_sge_prod = ring_prod;
6894         }
6895     }
6896
6897     return (0);
6898
6899 bxe_alloc_fp_buffers_error:
6900
6901     /* unwind what was already allocated */
6902     bxe_free_rx_bd_chain(fp);
6903     bxe_free_tpa_pool(fp);
6904     bxe_free_sge_chain(fp);
6905
6906     return (ENOBUFS);
6907 }
6908
6909 static void
6910 bxe_free_fw_stats_mem(struct bxe_softc *sc)
6911 {
6912     bxe_dma_free(sc, &sc->fw_stats_dma);
6913
6914     sc->fw_stats_num = 0;
6915
6916     sc->fw_stats_req_size = 0;
6917     sc->fw_stats_req = NULL;
6918     sc->fw_stats_req_mapping = 0;
6919
6920     sc->fw_stats_data_size = 0;
6921     sc->fw_stats_data = NULL;
6922     sc->fw_stats_data_mapping = 0;
6923 }
6924
6925 static int
6926 bxe_alloc_fw_stats_mem(struct bxe_softc *sc)
6927 {
6928     uint8_t num_queue_stats;
6929     int num_groups;
6930
6931     /* number of queues for statistics is number of eth queues */
6932     num_queue_stats = BXE_NUM_ETH_QUEUES(sc);
6933
6934     /*
6935      * Total number of FW statistics requests =
6936      *   1 for port stats + 1 for PF stats + num of queues
6937      */
6938     sc->fw_stats_num = (2 + num_queue_stats);
6939
6940     /*
6941      * Request is built from stats_query_header and an array of
6942      * stats_query_cmd_group each of which contains STATS_QUERY_CMD_COUNT
6943      * rules. The real number or requests is configured in the
6944      * stats_query_header.
6945      */
6946     num_groups =
6947         ((sc->fw_stats_num / STATS_QUERY_CMD_COUNT) +
6948          ((sc->fw_stats_num % STATS_QUERY_CMD_COUNT) ? 1 : 0));
6949
6950     BLOGD(sc, DBG_LOAD, "stats fw_stats_num %d num_groups %d\n",
6951           sc->fw_stats_num, num_groups);
6952
6953     sc->fw_stats_req_size =
6954         (sizeof(struct stats_query_header) +
6955          (num_groups * sizeof(struct stats_query_cmd_group)));
6956
6957     /*
6958      * Data for statistics requests + stats_counter.
6959      * stats_counter holds per-STORM counters that are incremented when
6960      * STORM has finished with the current request. Memory for FCoE
6961      * offloaded statistics are counted anyway, even if they will not be sent.
6962      * VF stats are not accounted for here as the data of VF stats is stored
6963      * in memory allocated by the VF, not here.
6964      */
6965     sc->fw_stats_data_size =
6966         (sizeof(struct stats_counter) +
6967          sizeof(struct per_port_stats) +
6968          sizeof(struct per_pf_stats) +
6969          /* sizeof(struct fcoe_statistics_params) + */
6970          (sizeof(struct per_queue_stats) * num_queue_stats));
6971
6972     if (bxe_dma_alloc(sc, (sc->fw_stats_req_size + sc->fw_stats_data_size),
6973                       &sc->fw_stats_dma, "fw stats") != 0) {
6974         bxe_free_fw_stats_mem(sc);
6975         return (-1);
6976     }
6977
6978     /* set up the shortcuts */
6979
6980     sc->fw_stats_req =
6981         (struct bxe_fw_stats_req *)sc->fw_stats_dma.vaddr;
6982     sc->fw_stats_req_mapping = sc->fw_stats_dma.paddr;
6983
6984     sc->fw_stats_data =
6985         (struct bxe_fw_stats_data *)((uint8_t *)sc->fw_stats_dma.vaddr +
6986                                      sc->fw_stats_req_size);
6987     sc->fw_stats_data_mapping = (sc->fw_stats_dma.paddr +
6988                                  sc->fw_stats_req_size);
6989
6990     BLOGD(sc, DBG_LOAD, "statistics request base address set to %#jx\n",
6991           (uintmax_t)sc->fw_stats_req_mapping);
6992
6993     BLOGD(sc, DBG_LOAD, "statistics data base address set to %#jx\n",
6994           (uintmax_t)sc->fw_stats_data_mapping);
6995
6996     return (0);
6997 }
6998
6999 /*
7000  * Bits map:
7001  * 0-7  - Engine0 load counter.
7002  * 8-15 - Engine1 load counter.
7003  * 16   - Engine0 RESET_IN_PROGRESS bit.
7004  * 17   - Engine1 RESET_IN_PROGRESS bit.
7005  * 18   - Engine0 ONE_IS_LOADED. Set when there is at least one active
7006  *        function on the engine
7007  * 19   - Engine1 ONE_IS_LOADED.
7008  * 20   - Chip reset flow bit. When set none-leader must wait for both engines
7009  *        leader to complete (check for both RESET_IN_PROGRESS bits and not
7010  *        for just the one belonging to its engine).
7011  */
7012 #define BXE_RECOVERY_GLOB_REG     MISC_REG_GENERIC_POR_1
7013 #define BXE_PATH0_LOAD_CNT_MASK   0x000000ff
7014 #define BXE_PATH0_LOAD_CNT_SHIFT  0
7015 #define BXE_PATH1_LOAD_CNT_MASK   0x0000ff00
7016 #define BXE_PATH1_LOAD_CNT_SHIFT  8
7017 #define BXE_PATH0_RST_IN_PROG_BIT 0x00010000
7018 #define BXE_PATH1_RST_IN_PROG_BIT 0x00020000
7019 #define BXE_GLOBAL_RESET_BIT      0x00040000
7020
7021 /* set the GLOBAL_RESET bit, should be run under rtnl lock */
7022 static void
7023 bxe_set_reset_global(struct bxe_softc *sc)
7024 {
7025     uint32_t val;
7026     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7027     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7028     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val | BXE_GLOBAL_RESET_BIT);
7029     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7030 }
7031
7032 /* clear the GLOBAL_RESET bit, should be run under rtnl lock */
7033 static void
7034 bxe_clear_reset_global(struct bxe_softc *sc)
7035 {
7036     uint32_t val;
7037     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7038     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7039     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val & (~BXE_GLOBAL_RESET_BIT));
7040     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7041 }
7042
7043 /* checks the GLOBAL_RESET bit, should be run under rtnl lock */
7044 static uint8_t
7045 bxe_reset_is_global(struct bxe_softc *sc)
7046 {
7047     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7048     BLOGD(sc, DBG_LOAD, "GLOB_REG=0x%08x\n", val);
7049     return (val & BXE_GLOBAL_RESET_BIT) ? TRUE : FALSE;
7050 }
7051
7052 /* clear RESET_IN_PROGRESS bit for the engine, should be run under rtnl lock */
7053 static void
7054 bxe_set_reset_done(struct bxe_softc *sc)
7055 {
7056     uint32_t val;
7057     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7058                                  BXE_PATH0_RST_IN_PROG_BIT;
7059
7060     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7061
7062     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7063     /* Clear the bit */
7064     val &= ~bit;
7065     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7066
7067     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7068 }
7069
7070 /* set RESET_IN_PROGRESS for the engine, should be run under rtnl lock */
7071 static void
7072 bxe_set_reset_in_progress(struct bxe_softc *sc)
7073 {
7074     uint32_t val;
7075     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7076                                  BXE_PATH0_RST_IN_PROG_BIT;
7077
7078     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7079
7080     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7081     /* Set the bit */
7082     val |= bit;
7083     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7084
7085     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7086 }
7087
7088 /* check RESET_IN_PROGRESS bit for an engine, should be run under rtnl lock */
7089 static uint8_t
7090 bxe_reset_is_done(struct bxe_softc *sc,
7091                   int              engine)
7092 {
7093     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7094     uint32_t bit = engine ? BXE_PATH1_RST_IN_PROG_BIT :
7095                             BXE_PATH0_RST_IN_PROG_BIT;
7096
7097     /* return false if bit is set */
7098     return (val & bit) ? FALSE : TRUE;
7099 }
7100
7101 /* get the load status for an engine, should be run under rtnl lock */
7102 static uint8_t
7103 bxe_get_load_status(struct bxe_softc *sc,
7104                     int              engine)
7105 {
7106     uint32_t mask = engine ? BXE_PATH1_LOAD_CNT_MASK :
7107                              BXE_PATH0_LOAD_CNT_MASK;
7108     uint32_t shift = engine ? BXE_PATH1_LOAD_CNT_SHIFT :
7109                               BXE_PATH0_LOAD_CNT_SHIFT;
7110     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7111
7112     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7113
7114     val = ((val & mask) >> shift);
7115
7116     BLOGD(sc, DBG_LOAD, "Load mask engine %d = 0x%08x\n", engine, val);
7117
7118     return (val != 0);
7119 }
7120
7121 /* set pf load mark */
7122 /* XXX needs to be under rtnl lock */
7123 static void
7124 bxe_set_pf_load(struct bxe_softc *sc)
7125 {
7126     uint32_t val;
7127     uint32_t val1;
7128     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7129                                   BXE_PATH0_LOAD_CNT_MASK;
7130     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7131                                    BXE_PATH0_LOAD_CNT_SHIFT;
7132
7133     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7134
7135     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7136     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7137
7138     /* get the current counter value */
7139     val1 = ((val & mask) >> shift);
7140
7141     /* set bit of this PF */
7142     val1 |= (1 << SC_ABS_FUNC(sc));
7143
7144     /* clear the old value */
7145     val &= ~mask;
7146
7147     /* set the new one */
7148     val |= ((val1 << shift) & mask);
7149
7150     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7151
7152     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7153 }
7154
7155 /* clear pf load mark */
7156 /* XXX needs to be under rtnl lock */
7157 static uint8_t
7158 bxe_clear_pf_load(struct bxe_softc *sc)
7159 {
7160     uint32_t val1, val;
7161     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7162                                   BXE_PATH0_LOAD_CNT_MASK;
7163     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7164                                    BXE_PATH0_LOAD_CNT_SHIFT;
7165
7166     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7167     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7168     BLOGD(sc, DBG_LOAD, "Old GEN_REG_VAL=0x%08x\n", val);
7169
7170     /* get the current counter value */
7171     val1 = (val & mask) >> shift;
7172
7173     /* clear bit of that PF */
7174     val1 &= ~(1 << SC_ABS_FUNC(sc));
7175
7176     /* clear the old value */
7177     val &= ~mask;
7178
7179     /* set the new one */
7180     val |= ((val1 << shift) & mask);
7181
7182     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7183     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7184     return (val1 != 0);
7185 }
7186
7187 /* send load requrest to mcp and analyze response */
7188 static int
7189 bxe_nic_load_request(struct bxe_softc *sc,
7190                      uint32_t         *load_code)
7191 {
7192     /* init fw_seq */
7193     sc->fw_seq =
7194         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
7195          DRV_MSG_SEQ_NUMBER_MASK);
7196
7197     BLOGD(sc, DBG_LOAD, "initial fw_seq 0x%04x\n", sc->fw_seq);
7198
7199     /* get the current FW pulse sequence */
7200     sc->fw_drv_pulse_wr_seq =
7201         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb) &
7202          DRV_PULSE_SEQ_MASK);
7203
7204     BLOGD(sc, DBG_LOAD, "initial drv_pulse 0x%04x\n",
7205           sc->fw_drv_pulse_wr_seq);
7206
7207     /* load request */
7208     (*load_code) = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
7209                                   DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
7210
7211     /* if the MCP fails to respond we must abort */
7212     if (!(*load_code)) {
7213         BLOGE(sc, "MCP response failure!\n");
7214         return (-1);
7215     }
7216
7217     /* if MCP refused then must abort */
7218     if ((*load_code) == FW_MSG_CODE_DRV_LOAD_REFUSED) {
7219         BLOGE(sc, "MCP refused load request\n");
7220         return (-1);
7221     }
7222
7223     return (0);
7224 }
7225
7226 /*
7227  * Check whether another PF has already loaded FW to chip. In virtualized
7228  * environments a pf from anoth VM may have already initialized the device
7229  * including loading FW.
7230  */
7231 static int
7232 bxe_nic_load_analyze_req(struct bxe_softc *sc,
7233                          uint32_t         load_code)
7234 {
7235     uint32_t my_fw, loaded_fw;
7236
7237     /* is another pf loaded on this engine? */
7238     if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
7239         (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
7240         /* build my FW version dword */
7241         my_fw = (BCM_5710_FW_MAJOR_VERSION +
7242                  (BCM_5710_FW_MINOR_VERSION << 8 ) +
7243                  (BCM_5710_FW_REVISION_VERSION << 16) +
7244                  (BCM_5710_FW_ENGINEERING_VERSION << 24));
7245
7246         /* read loaded FW from chip */
7247         loaded_fw = REG_RD(sc, XSEM_REG_PRAM);
7248         BLOGD(sc, DBG_LOAD, "loaded FW 0x%08x / my FW 0x%08x\n",
7249               loaded_fw, my_fw);
7250
7251         /* abort nic load if version mismatch */
7252         if (my_fw != loaded_fw) {
7253             BLOGE(sc, "FW 0x%08x already loaded (mine is 0x%08x)",
7254                   loaded_fw, my_fw);
7255             return (-1);
7256         }
7257     }
7258
7259     return (0);
7260 }
7261
7262 /* mark PMF if applicable */
7263 static void
7264 bxe_nic_load_pmf(struct bxe_softc *sc,
7265                  uint32_t         load_code)
7266 {
7267     uint32_t ncsi_oem_data_addr;
7268
7269     if ((load_code == FW_MSG_CODE_DRV_LOAD_COMMON) ||
7270         (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) ||
7271         (load_code == FW_MSG_CODE_DRV_LOAD_PORT)) {
7272         /*
7273          * Barrier here for ordering between the writing to sc->port.pmf here
7274          * and reading it from the periodic task.
7275          */
7276         sc->port.pmf = 1;
7277         mb();
7278     } else {
7279         sc->port.pmf = 0;
7280     }
7281
7282     BLOGD(sc, DBG_LOAD, "pmf %d\n", sc->port.pmf);
7283
7284     /* XXX needed? */
7285     if (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) {
7286         if (SHMEM2_HAS(sc, ncsi_oem_data_addr)) {
7287             ncsi_oem_data_addr = SHMEM2_RD(sc, ncsi_oem_data_addr);
7288             if (ncsi_oem_data_addr) {
7289                 REG_WR(sc,
7290                        (ncsi_oem_data_addr +
7291                         offsetof(struct glob_ncsi_oem_data, driver_version)),
7292                        0);
7293             }
7294         }
7295     }
7296 }
7297
7298 static void
7299 bxe_read_mf_cfg(struct bxe_softc *sc)
7300 {
7301     int n = (CHIP_IS_MODE_4_PORT(sc) ? 2 : 1);
7302     int abs_func;
7303     int vn;
7304
7305     if (BXE_NOMCP(sc)) {
7306         return; /* what should be the default bvalue in this case */
7307     }
7308
7309     /*
7310      * The formula for computing the absolute function number is...
7311      * For 2 port configuration (4 functions per port):
7312      *   abs_func = 2 * vn + SC_PORT + SC_PATH
7313      * For 4 port configuration (2 functions per port):
7314      *   abs_func = 4 * vn + 2 * SC_PORT + SC_PATH
7315      */
7316     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
7317         abs_func = (n * (2 * vn + SC_PORT(sc)) + SC_PATH(sc));
7318         if (abs_func >= E1H_FUNC_MAX) {
7319             break;
7320         }
7321         sc->devinfo.mf_info.mf_config[vn] =
7322             MFCFG_RD(sc, func_mf_config[abs_func].config);
7323     }
7324
7325     if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] &
7326         FUNC_MF_CFG_FUNC_DISABLED) {
7327         BLOGD(sc, DBG_LOAD, "mf_cfg function disabled\n");
7328         sc->flags |= BXE_MF_FUNC_DIS;
7329     } else {
7330         BLOGD(sc, DBG_LOAD, "mf_cfg function enabled\n");
7331         sc->flags &= ~BXE_MF_FUNC_DIS;
7332     }
7333 }
7334
7335 /* acquire split MCP access lock register */
7336 static int bxe_acquire_alr(struct bxe_softc *sc)
7337 {
7338     uint32_t j, val;
7339
7340     for (j = 0; j < 1000; j++) {
7341         val = (1UL << 31);
7342         REG_WR(sc, GRCBASE_MCP + 0x9c, val);
7343         val = REG_RD(sc, GRCBASE_MCP + 0x9c);
7344         if (val & (1L << 31))
7345             break;
7346
7347         DELAY(5000);
7348     }
7349
7350     if (!(val & (1L << 31))) {
7351         BLOGE(sc, "Cannot acquire MCP access lock register\n");
7352         return (-1);
7353     }
7354
7355     return (0);
7356 }
7357
7358 /* release split MCP access lock register */
7359 static void bxe_release_alr(struct bxe_softc *sc)
7360 {
7361     REG_WR(sc, GRCBASE_MCP + 0x9c, 0);
7362 }
7363
7364 static void
7365 bxe_fan_failure(struct bxe_softc *sc)
7366 {
7367     int port = SC_PORT(sc);
7368     uint32_t ext_phy_config;
7369
7370     /* mark the failure */
7371     ext_phy_config =
7372         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
7373
7374     ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
7375     ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
7376     SHMEM_WR(sc, dev_info.port_hw_config[port].external_phy_config,
7377              ext_phy_config);
7378
7379     /* log the failure */
7380     BLOGW(sc, "Fan Failure has caused the driver to shutdown "
7381               "the card to prevent permanent damage. "
7382               "Please contact OEM Support for assistance\n");
7383
7384     /* XXX */
7385 #if 1
7386     bxe_panic(sc, ("Schedule task to handle fan failure\n"));
7387 #else
7388     /*
7389      * Schedule device reset (unload)
7390      * This is due to some boards consuming sufficient power when driver is
7391      * up to overheat if fan fails.
7392      */
7393     bxe_set_bit(BXE_SP_RTNL_FAN_FAILURE, &sc->sp_rtnl_state);
7394     schedule_delayed_work(&sc->sp_rtnl_task, 0);
7395 #endif
7396 }
7397
7398 /* this function is called upon a link interrupt */
7399 static void
7400 bxe_link_attn(struct bxe_softc *sc)
7401 {
7402     uint32_t pause_enabled = 0;
7403     struct host_port_stats *pstats;
7404     int cmng_fns;
7405
7406     /* Make sure that we are synced with the current statistics */
7407     bxe_stats_handle(sc, STATS_EVENT_STOP);
7408
7409     elink_link_update(&sc->link_params, &sc->link_vars);
7410
7411     if (sc->link_vars.link_up) {
7412
7413         /* dropless flow control */
7414         if (!CHIP_IS_E1(sc) && sc->dropless_fc) {
7415             pause_enabled = 0;
7416
7417             if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
7418                 pause_enabled = 1;
7419             }
7420
7421             REG_WR(sc,
7422                    (BAR_USTRORM_INTMEM +
7423                     USTORM_ETH_PAUSE_ENABLED_OFFSET(SC_PORT(sc))),
7424                    pause_enabled);
7425         }
7426
7427         if (sc->link_vars.mac_type != ELINK_MAC_TYPE_EMAC) {
7428             pstats = BXE_SP(sc, port_stats);
7429             /* reset old mac stats */
7430             memset(&(pstats->mac_stx[0]), 0, sizeof(struct mac_stx));
7431         }
7432
7433         if (sc->state == BXE_STATE_OPEN) {
7434             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
7435         }
7436     }
7437
7438     if (sc->link_vars.link_up && sc->link_vars.line_speed) {
7439         cmng_fns = bxe_get_cmng_fns_mode(sc);
7440
7441         if (cmng_fns != CMNG_FNS_NONE) {
7442             bxe_cmng_fns_init(sc, FALSE, cmng_fns);
7443             storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7444         } else {
7445             /* rate shaping and fairness are disabled */
7446             BLOGD(sc, DBG_LOAD, "single function mode without fairness\n");
7447         }
7448     }
7449
7450     bxe_link_report_locked(sc);
7451
7452     if (IS_MF(sc)) {
7453         ; // XXX bxe_link_sync_notify(sc);
7454     }
7455 }
7456
7457 static void
7458 bxe_attn_int_asserted(struct bxe_softc *sc,
7459                       uint32_t         asserted)
7460 {
7461     int port = SC_PORT(sc);
7462     uint32_t aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
7463                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
7464     uint32_t nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
7465                                         NIG_REG_MASK_INTERRUPT_PORT0;
7466     uint32_t aeu_mask;
7467     uint32_t nig_mask = 0;
7468     uint32_t reg_addr;
7469     uint32_t igu_acked;
7470     uint32_t cnt;
7471
7472     if (sc->attn_state & asserted) {
7473         BLOGE(sc, "IGU ERROR attn=0x%08x\n", asserted);
7474     }
7475
7476     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7477
7478     aeu_mask = REG_RD(sc, aeu_addr);
7479
7480     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly asserted 0x%08x\n",
7481           aeu_mask, asserted);
7482
7483     aeu_mask &= ~(asserted & 0x3ff);
7484
7485     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
7486
7487     REG_WR(sc, aeu_addr, aeu_mask);
7488
7489     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7490
7491     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
7492     sc->attn_state |= asserted;
7493     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
7494
7495     if (asserted & ATTN_HARD_WIRED_MASK) {
7496         if (asserted & ATTN_NIG_FOR_FUNC) {
7497
7498             bxe_acquire_phy_lock(sc);
7499             /* save nig interrupt mask */
7500             nig_mask = REG_RD(sc, nig_int_mask_addr);
7501
7502             /* If nig_mask is not set, no need to call the update function */
7503             if (nig_mask) {
7504                 REG_WR(sc, nig_int_mask_addr, 0);
7505
7506                 bxe_link_attn(sc);
7507             }
7508
7509             /* handle unicore attn? */
7510         }
7511
7512         if (asserted & ATTN_SW_TIMER_4_FUNC) {
7513             BLOGD(sc, DBG_INTR, "ATTN_SW_TIMER_4_FUNC!\n");
7514         }
7515
7516         if (asserted & GPIO_2_FUNC) {
7517             BLOGD(sc, DBG_INTR, "GPIO_2_FUNC!\n");
7518         }
7519
7520         if (asserted & GPIO_3_FUNC) {
7521             BLOGD(sc, DBG_INTR, "GPIO_3_FUNC!\n");
7522         }
7523
7524         if (asserted & GPIO_4_FUNC) {
7525             BLOGD(sc, DBG_INTR, "GPIO_4_FUNC!\n");
7526         }
7527
7528         if (port == 0) {
7529             if (asserted & ATTN_GENERAL_ATTN_1) {
7530                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_1!\n");
7531                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
7532             }
7533             if (asserted & ATTN_GENERAL_ATTN_2) {
7534                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_2!\n");
7535                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
7536             }
7537             if (asserted & ATTN_GENERAL_ATTN_3) {
7538                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_3!\n");
7539                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
7540             }
7541         } else {
7542             if (asserted & ATTN_GENERAL_ATTN_4) {
7543                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_4!\n");
7544                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
7545             }
7546             if (asserted & ATTN_GENERAL_ATTN_5) {
7547                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_5!\n");
7548                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
7549             }
7550             if (asserted & ATTN_GENERAL_ATTN_6) {
7551                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_6!\n");
7552                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
7553             }
7554         }
7555     } /* hardwired */
7556
7557     if (sc->devinfo.int_block == INT_BLOCK_HC) {
7558         reg_addr = (HC_REG_COMMAND_REG + port*32 + COMMAND_REG_ATTN_BITS_SET);
7559     } else {
7560         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
7561     }
7562
7563     BLOGD(sc, DBG_INTR, "about to mask 0x%08x at %s addr 0x%08x\n",
7564           asserted,
7565           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
7566     REG_WR(sc, reg_addr, asserted);
7567
7568     /* now set back the mask */
7569     if (asserted & ATTN_NIG_FOR_FUNC) {
7570         /*
7571          * Verify that IGU ack through BAR was written before restoring
7572          * NIG mask. This loop should exit after 2-3 iterations max.
7573          */
7574         if (sc->devinfo.int_block != INT_BLOCK_HC) {
7575             cnt = 0;
7576
7577             do {
7578                 igu_acked = REG_RD(sc, IGU_REG_ATTENTION_ACK_BITS);
7579             } while (((igu_acked & ATTN_NIG_FOR_FUNC) == 0) &&
7580                      (++cnt < MAX_IGU_ATTN_ACK_TO));
7581
7582             if (!igu_acked) {
7583                 BLOGE(sc, "Failed to verify IGU ack on time\n");
7584             }
7585
7586             mb();
7587         }
7588
7589         REG_WR(sc, nig_int_mask_addr, nig_mask);
7590
7591         bxe_release_phy_lock(sc);
7592     }
7593 }
7594
7595 static void
7596 bxe_print_next_block(struct bxe_softc *sc,
7597                      int              idx,
7598                      const char       *blk)
7599 {
7600     BLOGI(sc, "%s%s", idx ? ", " : "", blk);
7601 }
7602
7603 static int
7604 bxe_check_blocks_with_parity0(struct bxe_softc *sc,
7605                               uint32_t         sig,
7606                               int              par_num,
7607                               uint8_t          print)
7608 {
7609     uint32_t cur_bit = 0;
7610     int i = 0;
7611
7612     for (i = 0; sig; i++) {
7613         cur_bit = ((uint32_t)0x1 << i);
7614         if (sig & cur_bit) {
7615             switch (cur_bit) {
7616             case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
7617                 if (print)
7618                     bxe_print_next_block(sc, par_num++, "BRB");
7619                 break;
7620             case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
7621                 if (print)
7622                     bxe_print_next_block(sc, par_num++, "PARSER");
7623                 break;
7624             case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
7625                 if (print)
7626                     bxe_print_next_block(sc, par_num++, "TSDM");
7627                 break;
7628             case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
7629                 if (print)
7630                     bxe_print_next_block(sc, par_num++, "SEARCHER");
7631                 break;
7632             case AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR:
7633                 if (print)
7634                     bxe_print_next_block(sc, par_num++, "TCM");
7635                 break;
7636             case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
7637                 if (print)
7638                     bxe_print_next_block(sc, par_num++, "TSEMI");
7639                 break;
7640             case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
7641                 if (print)
7642                     bxe_print_next_block(sc, par_num++, "XPB");
7643                 break;
7644             }
7645
7646             /* Clear the bit */
7647             sig &= ~cur_bit;
7648         }
7649     }
7650
7651     return (par_num);
7652 }
7653
7654 static int
7655 bxe_check_blocks_with_parity1(struct bxe_softc *sc,
7656                               uint32_t         sig,
7657                               int              par_num,
7658                               uint8_t          *global,
7659                               uint8_t          print)
7660 {
7661     int i = 0;
7662     uint32_t cur_bit = 0;
7663     for (i = 0; sig; i++) {
7664         cur_bit = ((uint32_t)0x1 << i);
7665         if (sig & cur_bit) {
7666             switch (cur_bit) {
7667             case AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR:
7668                 if (print)
7669                     bxe_print_next_block(sc, par_num++, "PBF");
7670                 break;
7671             case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
7672                 if (print)
7673                     bxe_print_next_block(sc, par_num++, "QM");
7674                 break;
7675             case AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR:
7676                 if (print)
7677                     bxe_print_next_block(sc, par_num++, "TM");
7678                 break;
7679             case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
7680                 if (print)
7681                     bxe_print_next_block(sc, par_num++, "XSDM");
7682                 break;
7683             case AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR:
7684                 if (print)
7685                     bxe_print_next_block(sc, par_num++, "XCM");
7686                 break;
7687             case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
7688                 if (print)
7689                     bxe_print_next_block(sc, par_num++, "XSEMI");
7690                 break;
7691             case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
7692                 if (print)
7693                     bxe_print_next_block(sc, par_num++, "DOORBELLQ");
7694                 break;
7695             case AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR:
7696                 if (print)
7697                     bxe_print_next_block(sc, par_num++, "NIG");
7698                 break;
7699             case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
7700                 if (print)
7701                     bxe_print_next_block(sc, par_num++, "VAUX PCI CORE");
7702                 *global = TRUE;
7703                 break;
7704             case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
7705                 if (print)
7706                     bxe_print_next_block(sc, par_num++, "DEBUG");
7707                 break;
7708             case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
7709                 if (print)
7710                     bxe_print_next_block(sc, par_num++, "USDM");
7711                 break;
7712             case AEU_INPUTS_ATTN_BITS_UCM_PARITY_ERROR:
7713                 if (print)
7714                     bxe_print_next_block(sc, par_num++, "UCM");
7715                 break;
7716             case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
7717                 if (print)
7718                     bxe_print_next_block(sc, par_num++, "USEMI");
7719                 break;
7720             case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
7721                 if (print)
7722                     bxe_print_next_block(sc, par_num++, "UPB");
7723                 break;
7724             case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
7725                 if (print)
7726                     bxe_print_next_block(sc, par_num++, "CSDM");
7727                 break;
7728             case AEU_INPUTS_ATTN_BITS_CCM_PARITY_ERROR:
7729                 if (print)
7730                     bxe_print_next_block(sc, par_num++, "CCM");
7731                 break;
7732             }
7733
7734             /* Clear the bit */
7735             sig &= ~cur_bit;
7736         }
7737     }
7738
7739     return (par_num);
7740 }
7741
7742 static int
7743 bxe_check_blocks_with_parity2(struct bxe_softc *sc,
7744                               uint32_t         sig,
7745                               int              par_num,
7746                               uint8_t          print)
7747 {
7748     uint32_t cur_bit = 0;
7749     int i = 0;
7750
7751     for (i = 0; sig; i++) {
7752         cur_bit = ((uint32_t)0x1 << i);
7753         if (sig & cur_bit) {
7754             switch (cur_bit) {
7755             case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
7756                 if (print)
7757                     bxe_print_next_block(sc, par_num++, "CSEMI");
7758                 break;
7759             case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
7760                 if (print)
7761                     bxe_print_next_block(sc, par_num++, "PXP");
7762                 break;
7763             case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
7764                 if (print)
7765                     bxe_print_next_block(sc, par_num++, "PXPPCICLOCKCLIENT");
7766                 break;
7767             case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
7768                 if (print)
7769                     bxe_print_next_block(sc, par_num++, "CFC");
7770                 break;
7771             case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
7772                 if (print)
7773                     bxe_print_next_block(sc, par_num++, "CDU");
7774                 break;
7775             case AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR:
7776                 if (print)
7777                     bxe_print_next_block(sc, par_num++, "DMAE");
7778                 break;
7779             case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
7780                 if (print)
7781                     bxe_print_next_block(sc, par_num++, "IGU");
7782                 break;
7783             case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
7784                 if (print)
7785                     bxe_print_next_block(sc, par_num++, "MISC");
7786                 break;
7787             }
7788
7789             /* Clear the bit */
7790             sig &= ~cur_bit;
7791         }
7792     }
7793
7794     return (par_num);
7795 }
7796
7797 static int
7798 bxe_check_blocks_with_parity3(struct bxe_softc *sc,
7799                               uint32_t         sig,
7800                               int              par_num,
7801                               uint8_t          *global,
7802                               uint8_t          print)
7803 {
7804     uint32_t cur_bit = 0;
7805     int i = 0;
7806
7807     for (i = 0; sig; i++) {
7808         cur_bit = ((uint32_t)0x1 << i);
7809         if (sig & cur_bit) {
7810             switch (cur_bit) {
7811             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
7812                 if (print)
7813                     bxe_print_next_block(sc, par_num++, "MCP ROM");
7814                 *global = TRUE;
7815                 break;
7816             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
7817                 if (print)
7818                     bxe_print_next_block(sc, par_num++,
7819                               "MCP UMP RX");
7820                 *global = TRUE;
7821                 break;
7822             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
7823                 if (print)
7824                     bxe_print_next_block(sc, par_num++,
7825                               "MCP UMP TX");
7826                 *global = TRUE;
7827                 break;
7828             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
7829                 if (print)
7830                     bxe_print_next_block(sc, par_num++,
7831                               "MCP SCPAD");
7832                 *global = TRUE;
7833                 break;
7834             }
7835
7836             /* Clear the bit */
7837             sig &= ~cur_bit;
7838         }
7839     }
7840
7841     return (par_num);
7842 }
7843
7844 static int
7845 bxe_check_blocks_with_parity4(struct bxe_softc *sc,
7846                               uint32_t         sig,
7847                               int              par_num,
7848                               uint8_t          print)
7849 {
7850     uint32_t cur_bit = 0;
7851     int i = 0;
7852
7853     for (i = 0; sig; i++) {
7854         cur_bit = ((uint32_t)0x1 << i);
7855         if (sig & cur_bit) {
7856             switch (cur_bit) {
7857             case AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR:
7858                 if (print)
7859                     bxe_print_next_block(sc, par_num++, "PGLUE_B");
7860                 break;
7861             case AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR:
7862                 if (print)
7863                     bxe_print_next_block(sc, par_num++, "ATC");
7864                 break;
7865             }
7866
7867             /* Clear the bit */
7868             sig &= ~cur_bit;
7869         }
7870     }
7871
7872     return (par_num);
7873 }
7874
7875 static uint8_t
7876 bxe_parity_attn(struct bxe_softc *sc,
7877                 uint8_t          *global,
7878                 uint8_t          print,
7879                 uint32_t         *sig)
7880 {
7881     int par_num = 0;
7882
7883     if ((sig[0] & HW_PRTY_ASSERT_SET_0) ||
7884         (sig[1] & HW_PRTY_ASSERT_SET_1) ||
7885         (sig[2] & HW_PRTY_ASSERT_SET_2) ||
7886         (sig[3] & HW_PRTY_ASSERT_SET_3) ||
7887         (sig[4] & HW_PRTY_ASSERT_SET_4)) {
7888         BLOGE(sc, "Parity error: HW block parity attention:\n"
7889                   "[0]:0x%08x [1]:0x%08x [2]:0x%08x [3]:0x%08x [4]:0x%08x\n",
7890               (uint32_t)(sig[0] & HW_PRTY_ASSERT_SET_0),
7891               (uint32_t)(sig[1] & HW_PRTY_ASSERT_SET_1),
7892               (uint32_t)(sig[2] & HW_PRTY_ASSERT_SET_2),
7893               (uint32_t)(sig[3] & HW_PRTY_ASSERT_SET_3),
7894               (uint32_t)(sig[4] & HW_PRTY_ASSERT_SET_4));
7895
7896         if (print)
7897             BLOGI(sc, "Parity errors detected in blocks: ");
7898
7899         par_num =
7900             bxe_check_blocks_with_parity0(sc, sig[0] &
7901                                           HW_PRTY_ASSERT_SET_0,
7902                                           par_num, print);
7903         par_num =
7904             bxe_check_blocks_with_parity1(sc, sig[1] &
7905                                           HW_PRTY_ASSERT_SET_1,
7906                                           par_num, global, print);
7907         par_num =
7908             bxe_check_blocks_with_parity2(sc, sig[2] &
7909                                           HW_PRTY_ASSERT_SET_2,
7910                                           par_num, print);
7911         par_num =
7912             bxe_check_blocks_with_parity3(sc, sig[3] &
7913                                           HW_PRTY_ASSERT_SET_3,
7914                                           par_num, global, print);
7915         par_num =
7916             bxe_check_blocks_with_parity4(sc, sig[4] &
7917                                           HW_PRTY_ASSERT_SET_4,
7918                                           par_num, print);
7919
7920         if (print)
7921             BLOGI(sc, "\n");
7922
7923         return (TRUE);
7924     }
7925
7926     return (FALSE);
7927 }
7928
7929 static uint8_t
7930 bxe_chk_parity_attn(struct bxe_softc *sc,
7931                     uint8_t          *global,
7932                     uint8_t          print)
7933 {
7934     struct attn_route attn = { {0} };
7935     int port = SC_PORT(sc);
7936
7937     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
7938     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
7939     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
7940     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
7941
7942     if (!CHIP_IS_E1x(sc))
7943         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
7944
7945     return (bxe_parity_attn(sc, global, print, attn.sig));
7946 }
7947
7948 static void
7949 bxe_attn_int_deasserted4(struct bxe_softc *sc,
7950                          uint32_t         attn)
7951 {
7952     uint32_t val;
7953
7954     if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
7955         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
7956         BLOGE(sc, "PGLUE hw attention 0x%08x\n", val);
7957         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
7958             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR\n");
7959         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
7960             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR\n");
7961         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
7962             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN\n");
7963         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
7964             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN\n");
7965         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
7966             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN\n");
7967         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
7968             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN\n");
7969         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
7970             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN\n");
7971         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
7972             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN\n");
7973         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
7974             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW\n");
7975     }
7976
7977     if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
7978         val = REG_RD(sc, ATC_REG_ATC_INT_STS_CLR);
7979         BLOGE(sc, "ATC hw attention 0x%08x\n", val);
7980         if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
7981             BLOGE(sc, "ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
7982         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
7983             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND\n");
7984         if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
7985             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS\n");
7986         if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
7987             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT\n");
7988         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
7989             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
7990         if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
7991             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU\n");
7992     }
7993
7994     if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7995                 AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
7996         BLOGE(sc, "FATAL parity attention set4 0x%08x\n",
7997               (uint32_t)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7998                                  AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
7999     }
8000 }
8001
8002 static void
8003 bxe_e1h_disable(struct bxe_softc *sc)
8004 {
8005     int port = SC_PORT(sc);
8006
8007     bxe_tx_disable(sc);
8008
8009     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
8010 }
8011
8012 static void
8013 bxe_e1h_enable(struct bxe_softc *sc)
8014 {
8015     int port = SC_PORT(sc);
8016
8017     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
8018
8019     // XXX bxe_tx_enable(sc);
8020 }
8021
8022 /*
8023  * called due to MCP event (on pmf):
8024  *   reread new bandwidth configuration
8025  *   configure FW
8026  *   notify others function about the change
8027  */
8028 static void
8029 bxe_config_mf_bw(struct bxe_softc *sc)
8030 {
8031     if (sc->link_vars.link_up) {
8032         bxe_cmng_fns_init(sc, TRUE, CMNG_FNS_MINMAX);
8033         // XXX bxe_link_sync_notify(sc);
8034     }
8035
8036     storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
8037 }
8038
8039 static void
8040 bxe_set_mf_bw(struct bxe_softc *sc)
8041 {
8042     bxe_config_mf_bw(sc);
8043     bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
8044 }
8045
8046 static void
8047 bxe_handle_eee_event(struct bxe_softc *sc)
8048 {
8049     BLOGD(sc, DBG_INTR, "EEE - LLDP event\n");
8050     bxe_fw_command(sc, DRV_MSG_CODE_EEE_RESULTS_ACK, 0);
8051 }
8052
8053 #define DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED 3
8054
8055 static void
8056 bxe_drv_info_ether_stat(struct bxe_softc *sc)
8057 {
8058     struct eth_stats_info *ether_stat =
8059         &sc->sp->drv_info_to_mcp.ether_stat;
8060
8061     strlcpy(ether_stat->version, BXE_DRIVER_VERSION,
8062             ETH_STAT_INFO_VERSION_LEN);
8063
8064     /* XXX (+ MAC_PAD) taken from other driver... verify this is right */
8065     sc->sp_objs[0].mac_obj.get_n_elements(sc, &sc->sp_objs[0].mac_obj,
8066                                           DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED,
8067                                           ether_stat->mac_local + MAC_PAD,
8068                                           MAC_PAD, ETH_ALEN);
8069
8070     ether_stat->mtu_size = sc->mtu;
8071
8072     ether_stat->feature_flags |= FEATURE_ETH_CHKSUM_OFFLOAD_MASK;
8073     if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
8074         ether_stat->feature_flags |= FEATURE_ETH_LSO_MASK;
8075     }
8076
8077     // XXX ether_stat->feature_flags |= ???;
8078
8079     ether_stat->promiscuous_mode = 0; // (flags & PROMISC) ? 1 : 0;
8080
8081     ether_stat->txq_size = sc->tx_ring_size;
8082     ether_stat->rxq_size = sc->rx_ring_size;
8083 }
8084
8085 static void
8086 bxe_handle_drv_info_req(struct bxe_softc *sc)
8087 {
8088     enum drv_info_opcode op_code;
8089     uint32_t drv_info_ctl = SHMEM2_RD(sc, drv_info_control);
8090
8091     /* if drv_info version supported by MFW doesn't match - send NACK */
8092     if ((drv_info_ctl & DRV_INFO_CONTROL_VER_MASK) != DRV_INFO_CUR_VER) {
8093         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8094         return;
8095     }
8096
8097     op_code = ((drv_info_ctl & DRV_INFO_CONTROL_OP_CODE_MASK) >>
8098                DRV_INFO_CONTROL_OP_CODE_SHIFT);
8099
8100     memset(&sc->sp->drv_info_to_mcp, 0, sizeof(union drv_info_to_mcp));
8101
8102     switch (op_code) {
8103     case ETH_STATS_OPCODE:
8104         bxe_drv_info_ether_stat(sc);
8105         break;
8106     case FCOE_STATS_OPCODE:
8107     case ISCSI_STATS_OPCODE:
8108     default:
8109         /* if op code isn't supported - send NACK */
8110         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8111         return;
8112     }
8113
8114     /*
8115      * If we got drv_info attn from MFW then these fields are defined in
8116      * shmem2 for sure
8117      */
8118     SHMEM2_WR(sc, drv_info_host_addr_lo,
8119               U64_LO(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8120     SHMEM2_WR(sc, drv_info_host_addr_hi,
8121               U64_HI(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8122
8123     bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_ACK, 0);
8124 }
8125
8126 static void
8127 bxe_dcc_event(struct bxe_softc *sc,
8128               uint32_t         dcc_event)
8129 {
8130     BLOGD(sc, DBG_INTR, "dcc_event 0x%08x\n", dcc_event);
8131
8132     if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
8133         /*
8134          * This is the only place besides the function initialization
8135          * where the sc->flags can change so it is done without any
8136          * locks
8137          */
8138         if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_DISABLED) {
8139             BLOGD(sc, DBG_INTR, "mf_cfg function disabled\n");
8140             sc->flags |= BXE_MF_FUNC_DIS;
8141             bxe_e1h_disable(sc);
8142         } else {
8143             BLOGD(sc, DBG_INTR, "mf_cfg function enabled\n");
8144             sc->flags &= ~BXE_MF_FUNC_DIS;
8145             bxe_e1h_enable(sc);
8146         }
8147         dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
8148     }
8149
8150     if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
8151         bxe_config_mf_bw(sc);
8152         dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
8153     }
8154
8155     /* Report results to MCP */
8156     if (dcc_event)
8157         bxe_fw_command(sc, DRV_MSG_CODE_DCC_FAILURE, 0);
8158     else
8159         bxe_fw_command(sc, DRV_MSG_CODE_DCC_OK, 0);
8160 }
8161
8162 static void
8163 bxe_pmf_update(struct bxe_softc *sc)
8164 {
8165     int port = SC_PORT(sc);
8166     uint32_t val;
8167
8168     sc->port.pmf = 1;
8169     BLOGD(sc, DBG_INTR, "pmf %d\n", sc->port.pmf);
8170
8171     /*
8172      * We need the mb() to ensure the ordering between the writing to
8173      * sc->port.pmf here and reading it from the bxe_periodic_task().
8174      */
8175     mb();
8176
8177     /* queue a periodic task */
8178     // XXX schedule task...
8179
8180     // XXX bxe_dcbx_pmf_update(sc);
8181
8182     /* enable nig attention */
8183     val = (0xff0f | (1 << (SC_VN(sc) + 4)));
8184     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8185         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, val);
8186         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, val);
8187     } else if (!CHIP_IS_E1x(sc)) {
8188         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
8189         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
8190     }
8191
8192     bxe_stats_handle(sc, STATS_EVENT_PMF);
8193 }
8194
8195 static int
8196 bxe_mc_assert(struct bxe_softc *sc)
8197 {
8198     char last_idx;
8199     int i, rc = 0;
8200     uint32_t row0, row1, row2, row3;
8201
8202     /* XSTORM */
8203     last_idx = REG_RD8(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_INDEX_OFFSET);
8204     if (last_idx)
8205         BLOGE(sc, "XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8206
8207     /* print the asserts */
8208     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8209
8210         row0 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i));
8211         row1 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 4);
8212         row2 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 8);
8213         row3 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 12);
8214
8215         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8216             BLOGE(sc, "XSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8217                   i, row3, row2, row1, row0);
8218             rc++;
8219         } else {
8220             break;
8221         }
8222     }
8223
8224     /* TSTORM */
8225     last_idx = REG_RD8(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_INDEX_OFFSET);
8226     if (last_idx) {
8227         BLOGE(sc, "TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8228     }
8229
8230     /* print the asserts */
8231     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8232
8233         row0 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i));
8234         row1 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 4);
8235         row2 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 8);
8236         row3 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 12);
8237
8238         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8239             BLOGE(sc, "TSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8240                   i, row3, row2, row1, row0);
8241             rc++;
8242         } else {
8243             break;
8244         }
8245     }
8246
8247     /* CSTORM */
8248     last_idx = REG_RD8(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_INDEX_OFFSET);
8249     if (last_idx) {
8250         BLOGE(sc, "CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8251     }
8252
8253     /* print the asserts */
8254     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8255
8256         row0 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i));
8257         row1 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 4);
8258         row2 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 8);
8259         row3 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 12);
8260
8261         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8262             BLOGE(sc, "CSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8263                   i, row3, row2, row1, row0);
8264             rc++;
8265         } else {
8266             break;
8267         }
8268     }
8269
8270     /* USTORM */
8271     last_idx = REG_RD8(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_INDEX_OFFSET);
8272     if (last_idx) {
8273         BLOGE(sc, "USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8274     }
8275
8276     /* print the asserts */
8277     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8278
8279         row0 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i));
8280         row1 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 4);
8281         row2 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 8);
8282         row3 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 12);
8283
8284         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8285             BLOGE(sc, "USTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8286                   i, row3, row2, row1, row0);
8287             rc++;
8288         } else {
8289             break;
8290         }
8291     }
8292
8293     return (rc);
8294 }
8295
8296 static void
8297 bxe_attn_int_deasserted3(struct bxe_softc *sc,
8298                          uint32_t         attn)
8299 {
8300     int func = SC_FUNC(sc);
8301     uint32_t val;
8302
8303     if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
8304
8305         if (attn & BXE_PMF_LINK_ASSERT(sc)) {
8306
8307             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
8308             bxe_read_mf_cfg(sc);
8309             sc->devinfo.mf_info.mf_config[SC_VN(sc)] =
8310                 MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
8311             val = SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_status);
8312
8313             if (val & DRV_STATUS_DCC_EVENT_MASK)
8314                 bxe_dcc_event(sc, (val & DRV_STATUS_DCC_EVENT_MASK));
8315
8316             if (val & DRV_STATUS_SET_MF_BW)
8317                 bxe_set_mf_bw(sc);
8318
8319             if (val & DRV_STATUS_DRV_INFO_REQ)
8320                 bxe_handle_drv_info_req(sc);
8321
8322 #if 0
8323             if (val & DRV_STATUS_VF_DISABLED)
8324                 bxe_vf_handle_flr_event(sc);
8325 #endif
8326
8327             if ((sc->port.pmf == 0) && (val & DRV_STATUS_PMF))
8328                 bxe_pmf_update(sc);
8329
8330 #if 0
8331             if (sc->port.pmf &&
8332                 (val & DRV_STATUS_DCBX_NEGOTIATION_RESULTS) &&
8333                 (sc->dcbx_enabled > 0))
8334                 /* start dcbx state machine */
8335                 bxe_dcbx_set_params(sc, BXE_DCBX_STATE_NEG_RECEIVED);
8336 #endif
8337
8338 #if 0
8339             if (val & DRV_STATUS_AFEX_EVENT_MASK)
8340                 bxe_handle_afex_cmd(sc, val & DRV_STATUS_AFEX_EVENT_MASK);
8341 #endif
8342
8343             if (val & DRV_STATUS_EEE_NEGOTIATION_RESULTS)
8344                 bxe_handle_eee_event(sc);
8345
8346             if (sc->link_vars.periodic_flags &
8347                 ELINK_PERIODIC_FLAGS_LINK_EVENT) {
8348                 /* sync with link */
8349                 bxe_acquire_phy_lock(sc);
8350                 sc->link_vars.periodic_flags &=
8351                     ~ELINK_PERIODIC_FLAGS_LINK_EVENT;
8352                 bxe_release_phy_lock(sc);
8353                 if (IS_MF(sc))
8354                     ; // XXX bxe_link_sync_notify(sc);
8355                 bxe_link_report(sc);
8356             }
8357
8358             /*
8359              * Always call it here: bxe_link_report() will
8360              * prevent the link indication duplication.
8361              */
8362             bxe_link_status_update(sc);
8363
8364         } else if (attn & BXE_MC_ASSERT_BITS) {
8365
8366             BLOGE(sc, "MC assert!\n");
8367             bxe_mc_assert(sc);
8368             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_10, 0);
8369             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_9, 0);
8370             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_8, 0);
8371             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_7, 0);
8372             bxe_panic(sc, ("MC assert!\n"));
8373
8374         } else if (attn & BXE_MCP_ASSERT) {
8375
8376             BLOGE(sc, "MCP assert!\n");
8377             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_11, 0);
8378             // XXX bxe_fw_dump(sc);
8379
8380         } else {
8381             BLOGE(sc, "Unknown HW assert! (attn 0x%08x)\n", attn);
8382         }
8383     }
8384
8385     if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
8386         BLOGE(sc, "LATCHED attention 0x%08x (masked)\n", attn);
8387         if (attn & BXE_GRC_TIMEOUT) {
8388             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_TIMEOUT_ATTN);
8389             BLOGE(sc, "GRC time-out 0x%08x\n", val);
8390         }
8391         if (attn & BXE_GRC_RSV) {
8392             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_RSV_ATTN);
8393             BLOGE(sc, "GRC reserved 0x%08x\n", val);
8394         }
8395         REG_WR(sc, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
8396     }
8397 }
8398
8399 static void
8400 bxe_attn_int_deasserted2(struct bxe_softc *sc,
8401                          uint32_t         attn)
8402 {
8403     int port = SC_PORT(sc);
8404     int reg_offset;
8405     uint32_t val0, mask0, val1, mask1;
8406     uint32_t val;
8407
8408     if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
8409         val = REG_RD(sc, CFC_REG_CFC_INT_STS_CLR);
8410         BLOGE(sc, "CFC hw attention 0x%08x\n", val);
8411         /* CFC error attention */
8412         if (val & 0x2) {
8413             BLOGE(sc, "FATAL error from CFC\n");
8414         }
8415     }
8416
8417     if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
8418         val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_0);
8419         BLOGE(sc, "PXP hw attention-0 0x%08x\n", val);
8420         /* RQ_USDMDP_FIFO_OVERFLOW */
8421         if (val & 0x18000) {
8422             BLOGE(sc, "FATAL error from PXP\n");
8423         }
8424
8425         if (!CHIP_IS_E1x(sc)) {
8426             val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_1);
8427             BLOGE(sc, "PXP hw attention-1 0x%08x\n", val);
8428         }
8429     }
8430
8431 #define PXP2_EOP_ERROR_BIT  PXP2_PXP2_INT_STS_CLR_0_REG_WR_PGLUE_EOP_ERROR
8432 #define AEU_PXP2_HW_INT_BIT AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_HW_INTERRUPT
8433
8434     if (attn & AEU_PXP2_HW_INT_BIT) {
8435         /*  CQ47854 workaround do not panic on
8436          *  PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8437          */
8438         if (!CHIP_IS_E1x(sc)) {
8439             mask0 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_0);
8440             val1 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_1);
8441             mask1 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_1);
8442             val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_0);
8443             /*
8444              * If the olny PXP2_EOP_ERROR_BIT is set in
8445              * STS0 and STS1 - clear it
8446              *
8447              * probably we lose additional attentions between
8448              * STS0 and STS_CLR0, in this case user will not
8449              * be notified about them
8450              */
8451             if (val0 & mask0 & PXP2_EOP_ERROR_BIT &&
8452                 !(val1 & mask1))
8453                 val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
8454
8455             /* print the register, since no one can restore it */
8456             BLOGE(sc, "PXP2_REG_PXP2_INT_STS_CLR_0 0x%08x\n", val0);
8457
8458             /*
8459              * if PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8460              * then notify
8461              */
8462             if (val0 & PXP2_EOP_ERROR_BIT) {
8463                 BLOGE(sc, "PXP2_WR_PGLUE_EOP_ERROR\n");
8464
8465                 /*
8466                  * if only PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR is
8467                  * set then clear attention from PXP2 block without panic
8468                  */
8469                 if (((val0 & mask0) == PXP2_EOP_ERROR_BIT) &&
8470                     ((val1 & mask1) == 0))
8471                     attn &= ~AEU_PXP2_HW_INT_BIT;
8472             }
8473         }
8474     }
8475
8476     if (attn & HW_INTERRUT_ASSERT_SET_2) {
8477         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
8478                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
8479
8480         val = REG_RD(sc, reg_offset);
8481         val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
8482         REG_WR(sc, reg_offset, val);
8483
8484         BLOGE(sc, "FATAL HW block attention set2 0x%x\n",
8485               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_2));
8486         bxe_panic(sc, ("HW block attention set2\n"));
8487     }
8488 }
8489
8490 static void
8491 bxe_attn_int_deasserted1(struct bxe_softc *sc,
8492                          uint32_t         attn)
8493 {
8494     int port = SC_PORT(sc);
8495     int reg_offset;
8496     uint32_t val;
8497
8498     if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
8499         val = REG_RD(sc, DORQ_REG_DORQ_INT_STS_CLR);
8500         BLOGE(sc, "DB hw attention 0x%08x\n", val);
8501         /* DORQ discard attention */
8502         if (val & 0x2) {
8503             BLOGE(sc, "FATAL error from DORQ\n");
8504         }
8505     }
8506
8507     if (attn & HW_INTERRUT_ASSERT_SET_1) {
8508         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
8509                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
8510
8511         val = REG_RD(sc, reg_offset);
8512         val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
8513         REG_WR(sc, reg_offset, val);
8514
8515         BLOGE(sc, "FATAL HW block attention set1 0x%08x\n",
8516               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_1));
8517         bxe_panic(sc, ("HW block attention set1\n"));
8518     }
8519 }
8520
8521 static void
8522 bxe_attn_int_deasserted0(struct bxe_softc *sc,
8523                          uint32_t         attn)
8524 {
8525     int port = SC_PORT(sc);
8526     int reg_offset;
8527     uint32_t val;
8528
8529     reg_offset = (port) ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
8530                           MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
8531
8532     if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
8533         val = REG_RD(sc, reg_offset);
8534         val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
8535         REG_WR(sc, reg_offset, val);
8536
8537         BLOGW(sc, "SPIO5 hw attention\n");
8538
8539         /* Fan failure attention */
8540         elink_hw_reset_phy(&sc->link_params);
8541         bxe_fan_failure(sc);
8542     }
8543
8544     if ((attn & sc->link_vars.aeu_int_mask) && sc->port.pmf) {
8545         bxe_acquire_phy_lock(sc);
8546         elink_handle_module_detect_int(&sc->link_params);
8547         bxe_release_phy_lock(sc);
8548     }
8549
8550     if (attn & HW_INTERRUT_ASSERT_SET_0) {
8551         val = REG_RD(sc, reg_offset);
8552         val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
8553         REG_WR(sc, reg_offset, val);
8554
8555         bxe_panic(sc, ("FATAL HW block attention set0 0x%lx\n",
8556                        (attn & HW_INTERRUT_ASSERT_SET_0)));
8557     }
8558 }
8559
8560 static void
8561 bxe_attn_int_deasserted(struct bxe_softc *sc,
8562                         uint32_t         deasserted)
8563 {
8564     struct attn_route attn;
8565     struct attn_route *group_mask;
8566     int port = SC_PORT(sc);
8567     int index;
8568     uint32_t reg_addr;
8569     uint32_t val;
8570     uint32_t aeu_mask;
8571     uint8_t global = FALSE;
8572
8573     /*
8574      * Need to take HW lock because MCP or other port might also
8575      * try to handle this event.
8576      */
8577     bxe_acquire_alr(sc);
8578
8579     if (bxe_chk_parity_attn(sc, &global, TRUE)) {
8580         /* XXX
8581          * In case of parity errors don't handle attentions so that
8582          * other function would "see" parity errors.
8583          */
8584         sc->recovery_state = BXE_RECOVERY_INIT;
8585         // XXX schedule a recovery task...
8586         /* disable HW interrupts */
8587         bxe_int_disable(sc);
8588         bxe_release_alr(sc);
8589         return;
8590     }
8591
8592     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
8593     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
8594     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
8595     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
8596     if (!CHIP_IS_E1x(sc)) {
8597         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
8598     } else {
8599         attn.sig[4] = 0;
8600     }
8601
8602     BLOGD(sc, DBG_INTR, "attn: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n",
8603           attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
8604
8605     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
8606         if (deasserted & (1 << index)) {
8607             group_mask = &sc->attn_group[index];
8608
8609             BLOGD(sc, DBG_INTR,
8610                   "group[%d]: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n", index,
8611                   group_mask->sig[0], group_mask->sig[1],
8612                   group_mask->sig[2], group_mask->sig[3],
8613                   group_mask->sig[4]);
8614
8615             bxe_attn_int_deasserted4(sc, attn.sig[4] & group_mask->sig[4]);
8616             bxe_attn_int_deasserted3(sc, attn.sig[3] & group_mask->sig[3]);
8617             bxe_attn_int_deasserted1(sc, attn.sig[1] & group_mask->sig[1]);
8618             bxe_attn_int_deasserted2(sc, attn.sig[2] & group_mask->sig[2]);
8619             bxe_attn_int_deasserted0(sc, attn.sig[0] & group_mask->sig[0]);
8620         }
8621     }
8622
8623     bxe_release_alr(sc);
8624
8625     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8626         reg_addr = (HC_REG_COMMAND_REG + port*32 +
8627                     COMMAND_REG_ATTN_BITS_CLR);
8628     } else {
8629         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
8630     }
8631
8632     val = ~deasserted;
8633     BLOGD(sc, DBG_INTR,
8634           "about to mask 0x%08x at %s addr 0x%08x\n", val,
8635           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
8636     REG_WR(sc, reg_addr, val);
8637
8638     if (~sc->attn_state & deasserted) {
8639         BLOGE(sc, "IGU error\n");
8640     }
8641
8642     reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
8643                       MISC_REG_AEU_MASK_ATTN_FUNC_0;
8644
8645     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8646
8647     aeu_mask = REG_RD(sc, reg_addr);
8648
8649     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly deasserted 0x%08x\n",
8650           aeu_mask, deasserted);
8651     aeu_mask |= (deasserted & 0x3ff);
8652     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
8653
8654     REG_WR(sc, reg_addr, aeu_mask);
8655     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8656
8657     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
8658     sc->attn_state &= ~deasserted;
8659     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
8660 }
8661
8662 static void
8663 bxe_attn_int(struct bxe_softc *sc)
8664 {
8665     /* read local copy of bits */
8666     uint32_t attn_bits = le32toh(sc->def_sb->atten_status_block.attn_bits);
8667     uint32_t attn_ack = le32toh(sc->def_sb->atten_status_block.attn_bits_ack);
8668     uint32_t attn_state = sc->attn_state;
8669
8670     /* look for changed bits */
8671     uint32_t asserted   =  attn_bits & ~attn_ack & ~attn_state;
8672     uint32_t deasserted = ~attn_bits &  attn_ack &  attn_state;
8673
8674     BLOGD(sc, DBG_INTR,
8675           "attn_bits 0x%08x attn_ack 0x%08x asserted 0x%08x deasserted 0x%08x\n",
8676           attn_bits, attn_ack, asserted, deasserted);
8677
8678     if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state)) {
8679         BLOGE(sc, "BAD attention state\n");
8680     }
8681
8682     /* handle bits that were raised */
8683     if (asserted) {
8684         bxe_attn_int_asserted(sc, asserted);
8685     }
8686
8687     if (deasserted) {
8688         bxe_attn_int_deasserted(sc, deasserted);
8689     }
8690 }
8691
8692 static uint16_t
8693 bxe_update_dsb_idx(struct bxe_softc *sc)
8694 {
8695     struct host_sp_status_block *def_sb = sc->def_sb;
8696     uint16_t rc = 0;
8697
8698     mb(); /* status block is written to by the chip */
8699
8700     if (sc->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
8701         sc->def_att_idx = def_sb->atten_status_block.attn_bits_index;
8702         rc |= BXE_DEF_SB_ATT_IDX;
8703     }
8704
8705     if (sc->def_idx != def_sb->sp_sb.running_index) {
8706         sc->def_idx = def_sb->sp_sb.running_index;
8707         rc |= BXE_DEF_SB_IDX;
8708     }
8709
8710     mb();
8711
8712     return (rc);
8713 }
8714
8715 static inline struct ecore_queue_sp_obj *
8716 bxe_cid_to_q_obj(struct bxe_softc *sc,
8717                  uint32_t         cid)
8718 {
8719     BLOGD(sc, DBG_SP, "retrieving fp from cid %d\n", cid);
8720     return (&sc->sp_objs[CID_TO_FP(cid, sc)].q_obj);
8721 }
8722
8723 static void
8724 bxe_handle_mcast_eqe(struct bxe_softc *sc)
8725 {
8726     struct ecore_mcast_ramrod_params rparam;
8727     int rc;
8728
8729     memset(&rparam, 0, sizeof(rparam));
8730
8731     rparam.mcast_obj = &sc->mcast_obj;
8732
8733     BXE_MCAST_LOCK(sc);
8734
8735     /* clear pending state for the last command */
8736     sc->mcast_obj.raw.clear_pending(&sc->mcast_obj.raw);
8737
8738     /* if there are pending mcast commands - send them */
8739     if (sc->mcast_obj.check_pending(&sc->mcast_obj)) {
8740         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
8741         if (rc < 0) {
8742             BLOGD(sc, DBG_SP,
8743                   "ERROR: Failed to send pending mcast commands (%d)\n",
8744                   rc);
8745         }
8746     }
8747
8748     BXE_MCAST_UNLOCK(sc);
8749 }
8750
8751 static void
8752 bxe_handle_classification_eqe(struct bxe_softc      *sc,
8753                               union event_ring_elem *elem)
8754 {
8755     unsigned long ramrod_flags = 0;
8756     int rc = 0;
8757     uint32_t cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8758     struct ecore_vlan_mac_obj *vlan_mac_obj;
8759
8760     /* always push next commands out, don't wait here */
8761     bit_set(&ramrod_flags, RAMROD_CONT);
8762
8763     switch (le32toh(elem->message.data.eth_event.echo) >> BXE_SWCID_SHIFT) {
8764     case ECORE_FILTER_MAC_PENDING:
8765         BLOGD(sc, DBG_SP, "Got SETUP_MAC completions\n");
8766         vlan_mac_obj = &sc->sp_objs[cid].mac_obj;
8767         break;
8768
8769     case ECORE_FILTER_MCAST_PENDING:
8770         BLOGD(sc, DBG_SP, "Got SETUP_MCAST completions\n");
8771         /*
8772          * This is only relevant for 57710 where multicast MACs are
8773          * configured as unicast MACs using the same ramrod.
8774          */
8775         bxe_handle_mcast_eqe(sc);
8776         return;
8777
8778     default:
8779         BLOGE(sc, "Unsupported classification command: %d\n",
8780               elem->message.data.eth_event.echo);
8781         return;
8782     }
8783
8784     rc = vlan_mac_obj->complete(sc, vlan_mac_obj, elem, &ramrod_flags);
8785
8786     if (rc < 0) {
8787         BLOGE(sc, "Failed to schedule new commands (%d)\n", rc);
8788     } else if (rc > 0) {
8789         BLOGD(sc, DBG_SP, "Scheduled next pending commands...\n");
8790     }
8791 }
8792
8793 static void
8794 bxe_handle_rx_mode_eqe(struct bxe_softc      *sc,
8795                        union event_ring_elem *elem)
8796 {
8797     bxe_clear_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
8798
8799     /* send rx_mode command again if was requested */
8800     if (bxe_test_and_clear_bit(ECORE_FILTER_RX_MODE_SCHED,
8801                                &sc->sp_state)) {
8802         bxe_set_storm_rx_mode(sc);
8803     }
8804 #if 0
8805     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_START_SCHED,
8806                                     &sc->sp_state)) {
8807         bxe_set_iscsi_eth_rx_mode(sc, TRUE);
8808     }
8809     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_STOP_SCHED,
8810                                     &sc->sp_state)) {
8811         bxe_set_iscsi_eth_rx_mode(sc, FALSE);
8812     }
8813 #endif
8814 }
8815
8816 static void
8817 bxe_update_eq_prod(struct bxe_softc *sc,
8818                    uint16_t         prod)
8819 {
8820     storm_memset_eq_prod(sc, prod, SC_FUNC(sc));
8821     wmb(); /* keep prod updates ordered */
8822 }
8823
8824 static void
8825 bxe_eq_int(struct bxe_softc *sc)
8826 {
8827     uint16_t hw_cons, sw_cons, sw_prod;
8828     union event_ring_elem *elem;
8829     uint8_t echo;
8830     uint32_t cid;
8831     uint8_t opcode;
8832     int spqe_cnt = 0;
8833     struct ecore_queue_sp_obj *q_obj;
8834     struct ecore_func_sp_obj *f_obj = &sc->func_obj;
8835     struct ecore_raw_obj *rss_raw = &sc->rss_conf_obj.raw;
8836
8837     hw_cons = le16toh(*sc->eq_cons_sb);
8838
8839     /*
8840      * The hw_cons range is 1-255, 257 - the sw_cons range is 0-254, 256.
8841      * when we get to the next-page we need to adjust so the loop
8842      * condition below will be met. The next element is the size of a
8843      * regular element and hence incrementing by 1
8844      */
8845     if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE) {
8846         hw_cons++;
8847     }
8848
8849     /*
8850      * This function may never run in parallel with itself for a
8851      * specific sc and no need for a read memory barrier here.
8852      */
8853     sw_cons = sc->eq_cons;
8854     sw_prod = sc->eq_prod;
8855
8856     BLOGD(sc, DBG_SP,"EQ: hw_cons=%u sw_cons=%u eq_spq_left=0x%lx\n",
8857           hw_cons, sw_cons, atomic_load_acq_long(&sc->eq_spq_left));
8858
8859     for (;
8860          sw_cons != hw_cons;
8861          sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
8862
8863         elem = &sc->eq[EQ_DESC(sw_cons)];
8864
8865 #if 0
8866         int rc;
8867         rc = bxe_iov_eq_sp_event(sc, elem);
8868         if (!rc) {
8869             BLOGE(sc, "bxe_iov_eq_sp_event returned %d\n", rc);
8870             goto next_spqe;
8871         }
8872 #endif
8873
8874         /* elem CID originates from FW, actually LE */
8875         cid = SW_CID(elem->message.data.cfc_del_event.cid);
8876         opcode = elem->message.opcode;
8877
8878         /* handle eq element */
8879         switch (opcode) {
8880 #if 0
8881         case EVENT_RING_OPCODE_VF_PF_CHANNEL:
8882             BLOGD(sc, DBG_SP, "vf/pf channel element on eq\n");
8883             bxe_vf_mbx(sc, &elem->message.data.vf_pf_event);
8884             continue;
8885 #endif
8886
8887         case EVENT_RING_OPCODE_STAT_QUERY:
8888             BLOGD(sc, DBG_SP, "got statistics completion event %d\n",
8889                   sc->stats_comp++);
8890             /* nothing to do with stats comp */
8891             goto next_spqe;
8892
8893         case EVENT_RING_OPCODE_CFC_DEL:
8894             /* handle according to cid range */
8895             /* we may want to verify here that the sc state is HALTING */
8896             BLOGD(sc, DBG_SP, "got delete ramrod for MULTI[%d]\n", cid);
8897             q_obj = bxe_cid_to_q_obj(sc, cid);
8898             if (q_obj->complete_cmd(sc, q_obj, ECORE_Q_CMD_CFC_DEL)) {
8899                 break;
8900             }
8901             goto next_spqe;
8902
8903         case EVENT_RING_OPCODE_STOP_TRAFFIC:
8904             BLOGD(sc, DBG_SP, "got STOP TRAFFIC\n");
8905             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_STOP)) {
8906                 break;
8907             }
8908             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_PAUSED);
8909             goto next_spqe;
8910
8911         case EVENT_RING_OPCODE_START_TRAFFIC:
8912             BLOGD(sc, DBG_SP, "got START TRAFFIC\n");
8913             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_START)) {
8914                 break;
8915             }
8916             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_RELEASED);
8917             goto next_spqe;
8918
8919         case EVENT_RING_OPCODE_FUNCTION_UPDATE:
8920             echo = elem->message.data.function_update_event.echo;
8921             if (echo == SWITCH_UPDATE) {
8922                 BLOGD(sc, DBG_SP, "got FUNC_SWITCH_UPDATE ramrod\n");
8923                 if (f_obj->complete_cmd(sc, f_obj,
8924                                         ECORE_F_CMD_SWITCH_UPDATE)) {
8925                     break;
8926                 }
8927             }
8928             else {
8929                 BLOGD(sc, DBG_SP,
8930                       "AFEX: ramrod completed FUNCTION_UPDATE\n");
8931 #if 0
8932                 f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_UPDATE);
8933                 /*
8934                  * We will perform the queues update from the sp_core_task as
8935                  * all queue SP operations should run with CORE_LOCK.
8936                  */
8937                 bxe_set_bit(BXE_SP_CORE_AFEX_F_UPDATE, &sc->sp_core_state);
8938                 taskqueue_enqueue(sc->sp_tq, &sc->sp_tq_task);
8939 #endif
8940             }
8941             goto next_spqe;
8942
8943 #if 0
8944         case EVENT_RING_OPCODE_AFEX_VIF_LISTS:
8945             f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_VIFLISTS);
8946             bxe_after_afex_vif_lists(sc, elem);
8947             goto next_spqe;
8948 #endif
8949
8950         case EVENT_RING_OPCODE_FORWARD_SETUP:
8951             q_obj = &bxe_fwd_sp_obj(sc, q_obj);
8952             if (q_obj->complete_cmd(sc, q_obj,
8953                                     ECORE_Q_CMD_SETUP_TX_ONLY)) {
8954                 break;
8955             }
8956             goto next_spqe;
8957
8958         case EVENT_RING_OPCODE_FUNCTION_START:
8959             BLOGD(sc, DBG_SP, "got FUNC_START ramrod\n");
8960             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_START)) {
8961                 break;
8962             }
8963             goto next_spqe;
8964
8965         case EVENT_RING_OPCODE_FUNCTION_STOP:
8966             BLOGD(sc, DBG_SP, "got FUNC_STOP ramrod\n");
8967             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_STOP)) {
8968                 break;
8969             }
8970             goto next_spqe;
8971         }
8972
8973         switch (opcode | sc->state) {
8974         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPEN):
8975         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPENING_WAITING_PORT):
8976             cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8977             BLOGD(sc, DBG_SP, "got RSS_UPDATE ramrod. CID %d\n", cid);
8978             rss_raw->clear_pending(rss_raw);
8979             break;
8980
8981         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_OPEN):
8982         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_DIAG):
8983         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_CLOSING_WAITING_HALT):
8984         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_OPEN):
8985         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_DIAG):
8986         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8987             BLOGD(sc, DBG_SP, "got (un)set mac ramrod\n");
8988             bxe_handle_classification_eqe(sc, elem);
8989             break;
8990
8991         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_OPEN):
8992         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_DIAG):
8993         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8994             BLOGD(sc, DBG_SP, "got mcast ramrod\n");
8995             bxe_handle_mcast_eqe(sc);
8996             break;
8997
8998         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_OPEN):
8999         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_DIAG):
9000         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_CLOSING_WAITING_HALT):
9001             BLOGD(sc, DBG_SP, "got rx_mode ramrod\n");
9002             bxe_handle_rx_mode_eqe(sc, elem);
9003             break;
9004
9005         default:
9006             /* unknown event log error and continue */
9007             BLOGE(sc, "Unknown EQ event %d, sc->state 0x%x\n",
9008                   elem->message.opcode, sc->state);
9009         }
9010
9011 next_spqe:
9012         spqe_cnt++;
9013     } /* for */
9014
9015     mb();
9016     atomic_add_acq_long(&sc->eq_spq_left, spqe_cnt);
9017
9018     sc->eq_cons = sw_cons;
9019     sc->eq_prod = sw_prod;
9020
9021     /* make sure that above mem writes were issued towards the memory */
9022     wmb();
9023
9024     /* update producer */
9025     bxe_update_eq_prod(sc, sc->eq_prod);
9026 }
9027
9028 static void
9029 bxe_handle_sp_tq(void *context,
9030                  int  pending)
9031 {
9032     struct bxe_softc *sc = (struct bxe_softc *)context;
9033     uint16_t status;
9034
9035     BLOGD(sc, DBG_SP, "---> SP TASK <---\n");
9036
9037     /* what work needs to be performed? */
9038     status = bxe_update_dsb_idx(sc);
9039
9040     BLOGD(sc, DBG_SP, "dsb status 0x%04x\n", status);
9041
9042     /* HW attentions */
9043     if (status & BXE_DEF_SB_ATT_IDX) {
9044         BLOGD(sc, DBG_SP, "---> ATTN INTR <---\n");
9045         bxe_attn_int(sc);
9046         status &= ~BXE_DEF_SB_ATT_IDX;
9047     }
9048
9049     /* SP events: STAT_QUERY and others */
9050     if (status & BXE_DEF_SB_IDX) {
9051         /* handle EQ completions */
9052         BLOGD(sc, DBG_SP, "---> EQ INTR <---\n");
9053         bxe_eq_int(sc);
9054         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID,
9055                    le16toh(sc->def_idx), IGU_INT_NOP, 1);
9056         status &= ~BXE_DEF_SB_IDX;
9057     }
9058
9059     /* if status is non zero then something went wrong */
9060     if (__predict_false(status)) {
9061         BLOGE(sc, "Got an unknown SP interrupt! (0x%04x)\n", status);
9062     }
9063
9064     /* ack status block only if something was actually handled */
9065     bxe_ack_sb(sc, sc->igu_dsb_id, ATTENTION_ID,
9066                le16toh(sc->def_att_idx), IGU_INT_ENABLE, 1);
9067
9068     /*
9069      * Must be called after the EQ processing (since eq leads to sriov
9070      * ramrod completion flows).
9071      * This flow may have been scheduled by the arrival of a ramrod
9072      * completion, or by the sriov code rescheduling itself.
9073      */
9074     // XXX bxe_iov_sp_task(sc);
9075
9076 #if 0
9077     /* AFEX - poll to check if VIFSET_ACK should be sent to MFW */
9078     if (bxe_test_and_clear_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK,
9079                                &sc->sp_state)) {
9080         bxe_link_report(sc);
9081         bxe_fw_command(sc, DRV_MSG_CODE_AFEX_VIFSET_ACK, 0);
9082     }
9083 #endif
9084 }
9085
9086 static void
9087 bxe_handle_fp_tq(void *context,
9088                  int  pending)
9089 {
9090     struct bxe_fastpath *fp = (struct bxe_fastpath *)context;
9091     struct bxe_softc *sc = fp->sc;
9092     uint8_t more_tx = FALSE;
9093     uint8_t more_rx = FALSE;
9094
9095     BLOGD(sc, DBG_INTR, "---> FP TASK QUEUE (%d) <---\n", fp->index);
9096
9097     /* XXX
9098      * IFF_DRV_RUNNING state can't be checked here since we process
9099      * slowpath events on a client queue during setup. Instead
9100      * we need to add a "process/continue" flag here that the driver
9101      * can use to tell the task here not to do anything.
9102      */
9103 #if 0
9104     if (!(sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
9105         return;
9106     }
9107 #endif
9108
9109     /* update the fastpath index */
9110     bxe_update_fp_sb_idx(fp);
9111
9112     /* XXX add loop here if ever support multiple tx CoS */
9113     /* fp->txdata[cos] */
9114     if (bxe_has_tx_work(fp)) {
9115         BXE_FP_TX_LOCK(fp);
9116         more_tx = bxe_txeof(sc, fp);
9117         BXE_FP_TX_UNLOCK(fp);
9118     }
9119
9120     if (bxe_has_rx_work(fp)) {
9121         more_rx = bxe_rxeof(sc, fp);
9122     }
9123
9124     if (more_rx /*|| more_tx*/) {
9125         /* still more work to do */
9126         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9127         return;
9128     }
9129
9130     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9131                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9132 }
9133
9134 static void
9135 bxe_task_fp(struct bxe_fastpath *fp)
9136 {
9137     struct bxe_softc *sc = fp->sc;
9138     uint8_t more_tx = FALSE;
9139     uint8_t more_rx = FALSE;
9140
9141     BLOGD(sc, DBG_INTR, "---> FP TASK ISR (%d) <---\n", fp->index);
9142
9143     /* update the fastpath index */
9144     bxe_update_fp_sb_idx(fp);
9145
9146     /* XXX add loop here if ever support multiple tx CoS */
9147     /* fp->txdata[cos] */
9148     if (bxe_has_tx_work(fp)) {
9149         BXE_FP_TX_LOCK(fp);
9150         more_tx = bxe_txeof(sc, fp);
9151         BXE_FP_TX_UNLOCK(fp);
9152     }
9153
9154     if (bxe_has_rx_work(fp)) {
9155         more_rx = bxe_rxeof(sc, fp);
9156     }
9157
9158     if (more_rx /*|| more_tx*/) {
9159         /* still more work to do, bail out if this ISR and process later */
9160         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9161         return;
9162     }
9163
9164     /*
9165      * Here we write the fastpath index taken before doing any tx or rx work.
9166      * It is very well possible other hw events occurred up to this point and
9167      * they were actually processed accordingly above. Since we're going to
9168      * write an older fastpath index, an interrupt is coming which we might
9169      * not do any work in.
9170      */
9171     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9172                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9173 }
9174
9175 /*
9176  * Legacy interrupt entry point.
9177  *
9178  * Verifies that the controller generated the interrupt and
9179  * then calls a separate routine to handle the various
9180  * interrupt causes: link, RX, and TX.
9181  */
9182 static void
9183 bxe_intr_legacy(void *xsc)
9184 {
9185     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9186     struct bxe_fastpath *fp;
9187     uint16_t status, mask;
9188     int i;
9189
9190     BLOGD(sc, DBG_INTR, "---> BXE INTx <---\n");
9191
9192 #if 0
9193     /* Don't handle any interrupts if we're not ready. */
9194     if (__predict_false(sc->intr_sem != 0)) {
9195         return;
9196     }
9197 #endif
9198
9199     /*
9200      * 0 for ustorm, 1 for cstorm
9201      * the bits returned from ack_int() are 0-15
9202      * bit 0 = attention status block
9203      * bit 1 = fast path status block
9204      * a mask of 0x2 or more = tx/rx event
9205      * a mask of 1 = slow path event
9206      */
9207
9208     status = bxe_ack_int(sc);
9209
9210     /* the interrupt is not for us */
9211     if (__predict_false(status == 0)) {
9212         BLOGD(sc, DBG_INTR, "Not our interrupt!\n");
9213         return;
9214     }
9215
9216     BLOGD(sc, DBG_INTR, "Interrupt status 0x%04x\n", status);
9217
9218     FOR_EACH_ETH_QUEUE(sc, i) {
9219         fp = &sc->fp[i];
9220         mask = (0x2 << (fp->index + CNIC_SUPPORT(sc)));
9221         if (status & mask) {
9222             /* acknowledge and disable further fastpath interrupts */
9223             bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9224             bxe_task_fp(fp);
9225             status &= ~mask;
9226         }
9227     }
9228
9229 #if 0
9230     if (CNIC_SUPPORT(sc)) {
9231         mask = 0x2;
9232         if (status & (mask | 0x1)) {
9233             ...
9234             status &= ~mask;
9235         }
9236     }
9237 #endif
9238
9239     if (__predict_false(status & 0x1)) {
9240         /* acknowledge and disable further slowpath interrupts */
9241         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9242
9243         /* schedule slowpath handler */
9244         taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9245
9246         status &= ~0x1;
9247     }
9248
9249     if (__predict_false(status)) {
9250         BLOGW(sc, "Unexpected fastpath status (0x%08x)!\n", status);
9251     }
9252 }
9253
9254 /* slowpath interrupt entry point */
9255 static void
9256 bxe_intr_sp(void *xsc)
9257 {
9258     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9259
9260     BLOGD(sc, (DBG_INTR | DBG_SP), "---> SP INTR <---\n");
9261
9262     /* acknowledge and disable further slowpath interrupts */
9263     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9264
9265     /* schedule slowpath handler */
9266     taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9267 }
9268
9269 /* fastpath interrupt entry point */
9270 static void
9271 bxe_intr_fp(void *xfp)
9272 {
9273     struct bxe_fastpath *fp = (struct bxe_fastpath *)xfp;
9274     struct bxe_softc *sc = fp->sc;
9275
9276     BLOGD(sc, DBG_INTR, "---> FP INTR %d <---\n", fp->index);
9277
9278     BLOGD(sc, DBG_INTR,
9279           "(cpu=%d) MSI-X fp=%d fw_sb=%d igu_sb=%d\n",
9280           curcpu, fp->index, fp->fw_sb_id, fp->igu_sb_id);
9281
9282 #if 0
9283     /* Don't handle any interrupts if we're not ready. */
9284     if (__predict_false(sc->intr_sem != 0)) {
9285         return;
9286     }
9287 #endif
9288
9289     /* acknowledge and disable further fastpath interrupts */
9290     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9291
9292     bxe_task_fp(fp);
9293 }
9294
9295 /* Release all interrupts allocated by the driver. */
9296 static void
9297 bxe_interrupt_free(struct bxe_softc *sc)
9298 {
9299     int i;
9300
9301     switch (sc->interrupt_mode) {
9302     case INTR_MODE_INTX:
9303         BLOGD(sc, DBG_LOAD, "Releasing legacy INTx vector\n");
9304         if (sc->intr[0].resource != NULL) {
9305             bus_release_resource(sc->dev,
9306                                  SYS_RES_IRQ,
9307                                  sc->intr[0].rid,
9308                                  sc->intr[0].resource);
9309         }
9310         break;
9311     case INTR_MODE_MSI:
9312         for (i = 0; i < sc->intr_count; i++) {
9313             BLOGD(sc, DBG_LOAD, "Releasing MSI vector %d\n", i);
9314             if (sc->intr[i].resource && sc->intr[i].rid) {
9315                 bus_release_resource(sc->dev,
9316                                      SYS_RES_IRQ,
9317                                      sc->intr[i].rid,
9318                                      sc->intr[i].resource);
9319             }
9320         }
9321         pci_release_msi(sc->dev);
9322         break;
9323     case INTR_MODE_MSIX:
9324         for (i = 0; i < sc->intr_count; i++) {
9325             BLOGD(sc, DBG_LOAD, "Releasing MSI-X vector %d\n", i);
9326             if (sc->intr[i].resource && sc->intr[i].rid) {
9327                 bus_release_resource(sc->dev,
9328                                      SYS_RES_IRQ,
9329                                      sc->intr[i].rid,
9330                                      sc->intr[i].resource);
9331             }
9332         }
9333         pci_release_msi(sc->dev);
9334         break;
9335     default:
9336         /* nothing to do as initial allocation failed */
9337         break;
9338     }
9339 }
9340
9341 /*
9342  * This function determines and allocates the appropriate
9343  * interrupt based on system capabilites and user request.
9344  *
9345  * The user may force a particular interrupt mode, specify
9346  * the number of receive queues, specify the method for
9347  * distribuitng received frames to receive queues, or use
9348  * the default settings which will automatically select the
9349  * best supported combination.  In addition, the OS may or
9350  * may not support certain combinations of these settings.
9351  * This routine attempts to reconcile the settings requested
9352  * by the user with the capabilites available from the system
9353  * to select the optimal combination of features.
9354  *
9355  * Returns:
9356  *   0 = Success, !0 = Failure.
9357  */
9358 static int
9359 bxe_interrupt_alloc(struct bxe_softc *sc)
9360 {
9361     int msix_count = 0;
9362     int msi_count = 0;
9363     int num_requested = 0;
9364     int num_allocated = 0;
9365     int rid, i, j;
9366     int rc;
9367
9368     /* get the number of available MSI/MSI-X interrupts from the OS */
9369     if (sc->interrupt_mode > 0) {
9370         if (sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) {
9371             msix_count = pci_msix_count(sc->dev);
9372         }
9373
9374         if (sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) {
9375             msi_count = pci_msi_count(sc->dev);
9376         }
9377
9378         BLOGD(sc, DBG_LOAD, "%d MSI and %d MSI-X vectors available\n",
9379               msi_count, msix_count);
9380     }
9381
9382     do { /* try allocating MSI-X interrupt resources (at least 2) */
9383         if (sc->interrupt_mode != INTR_MODE_MSIX) {
9384             break;
9385         }
9386
9387         if (((sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) == 0) ||
9388             (msix_count < 2)) {
9389             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9390             break;
9391         }
9392
9393         /* ask for the necessary number of MSI-X vectors */
9394         num_requested = min((sc->num_queues + 1), msix_count);
9395
9396         BLOGD(sc, DBG_LOAD, "Requesting %d MSI-X vectors\n", num_requested);
9397
9398         num_allocated = num_requested;
9399         if ((rc = pci_alloc_msix(sc->dev, &num_allocated)) != 0) {
9400             BLOGE(sc, "MSI-X alloc failed! (%d)\n", rc);
9401             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9402             break;
9403         }
9404
9405         if (num_allocated < 2) { /* possible? */
9406             BLOGE(sc, "MSI-X allocation less than 2!\n");
9407             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9408             pci_release_msi(sc->dev);
9409             break;
9410         }
9411
9412         BLOGI(sc, "MSI-X vectors Requested %d and Allocated %d\n",
9413               num_requested, num_allocated);
9414
9415         /* best effort so use the number of vectors allocated to us */
9416         sc->intr_count = num_allocated;
9417         sc->num_queues = num_allocated - 1;
9418
9419         rid = 1; /* initial resource identifier */
9420
9421         /* allocate the MSI-X vectors */
9422         for (i = 0; i < num_allocated; i++) {
9423             sc->intr[i].rid = (rid + i);
9424
9425             if ((sc->intr[i].resource =
9426                  bus_alloc_resource_any(sc->dev,
9427                                         SYS_RES_IRQ,
9428                                         &sc->intr[i].rid,
9429                                         RF_ACTIVE)) == NULL) {
9430                 BLOGE(sc, "Failed to map MSI-X[%d] (rid=%d)!\n",
9431                       i, (rid + i));
9432
9433                 for (j = (i - 1); j >= 0; j--) {
9434                     bus_release_resource(sc->dev,
9435                                          SYS_RES_IRQ,
9436                                          sc->intr[j].rid,
9437                                          sc->intr[j].resource);
9438                 }
9439
9440                 sc->intr_count = 0;
9441                 sc->num_queues = 0;
9442                 sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9443                 pci_release_msi(sc->dev);
9444                 break;
9445             }
9446
9447             BLOGD(sc, DBG_LOAD, "Mapped MSI-X[%d] (rid=%d)\n", i, (rid + i));
9448         }
9449     } while (0);
9450
9451     do { /* try allocating MSI vector resources (at least 2) */
9452         if (sc->interrupt_mode != INTR_MODE_MSI) {
9453             break;
9454         }
9455
9456         if (((sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) == 0) ||
9457             (msi_count < 1)) {
9458             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9459             break;
9460         }
9461
9462         /* ask for a single MSI vector */
9463         num_requested = 1;
9464
9465         BLOGD(sc, DBG_LOAD, "Requesting %d MSI vectors\n", num_requested);
9466
9467         num_allocated = num_requested;
9468         if ((rc = pci_alloc_msi(sc->dev, &num_allocated)) != 0) {
9469             BLOGE(sc, "MSI alloc failed (%d)!\n", rc);
9470             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9471             break;
9472         }
9473
9474         if (num_allocated != 1) { /* possible? */
9475             BLOGE(sc, "MSI allocation is not 1!\n");
9476             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9477             pci_release_msi(sc->dev);
9478             break;
9479         }
9480
9481         BLOGI(sc, "MSI vectors Requested %d and Allocated %d\n",
9482               num_requested, num_allocated);
9483
9484         /* best effort so use the number of vectors allocated to us */
9485         sc->intr_count = num_allocated;
9486         sc->num_queues = num_allocated;
9487
9488         rid = 1; /* initial resource identifier */
9489
9490         sc->intr[0].rid = rid;
9491
9492         if ((sc->intr[0].resource =
9493              bus_alloc_resource_any(sc->dev,
9494                                     SYS_RES_IRQ,
9495                                     &sc->intr[0].rid,
9496                                     RF_ACTIVE)) == NULL) {
9497             BLOGE(sc, "Failed to map MSI[0] (rid=%d)!\n", rid);
9498             sc->intr_count = 0;
9499             sc->num_queues = 0;
9500             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9501             pci_release_msi(sc->dev);
9502             break;
9503         }
9504
9505         BLOGD(sc, DBG_LOAD, "Mapped MSI[0] (rid=%d)\n", rid);
9506     } while (0);
9507
9508     do { /* try allocating INTx vector resources */
9509         if (sc->interrupt_mode != INTR_MODE_INTX) {
9510             break;
9511         }
9512
9513         BLOGD(sc, DBG_LOAD, "Requesting legacy INTx interrupt\n");
9514
9515         /* only one vector for INTx */
9516         sc->intr_count = 1;
9517         sc->num_queues = 1;
9518
9519         rid = 0; /* initial resource identifier */
9520
9521         sc->intr[0].rid = rid;
9522
9523         if ((sc->intr[0].resource =
9524              bus_alloc_resource_any(sc->dev,
9525                                     SYS_RES_IRQ,
9526                                     &sc->intr[0].rid,
9527                                     (RF_ACTIVE | RF_SHAREABLE))) == NULL) {
9528             BLOGE(sc, "Failed to map INTx (rid=%d)!\n", rid);
9529             sc->intr_count = 0;
9530             sc->num_queues = 0;
9531             sc->interrupt_mode = -1; /* Failed! */
9532             break;
9533         }
9534
9535         BLOGD(sc, DBG_LOAD, "Mapped INTx (rid=%d)\n", rid);
9536     } while (0);
9537
9538     if (sc->interrupt_mode == -1) {
9539         BLOGE(sc, "Interrupt Allocation: FAILED!!!\n");
9540         rc = 1;
9541     } else {
9542         BLOGD(sc, DBG_LOAD,
9543               "Interrupt Allocation: interrupt_mode=%d, num_queues=%d\n",
9544               sc->interrupt_mode, sc->num_queues);
9545         rc = 0;
9546     }
9547
9548     return (rc);
9549 }
9550
9551 static void
9552 bxe_interrupt_detach(struct bxe_softc *sc)
9553 {
9554     struct bxe_fastpath *fp;
9555     int i;
9556
9557     /* release interrupt resources */
9558     for (i = 0; i < sc->intr_count; i++) {
9559         if (sc->intr[i].resource && sc->intr[i].tag) {
9560             BLOGD(sc, DBG_LOAD, "Disabling interrupt vector %d\n", i);
9561             bus_teardown_intr(sc->dev, sc->intr[i].resource, sc->intr[i].tag);
9562         }
9563     }
9564
9565     for (i = 0; i < sc->num_queues; i++) {
9566         fp = &sc->fp[i];
9567         if (fp->tq) {
9568             taskqueue_drain(fp->tq, &fp->tq_task);
9569             taskqueue_free(fp->tq);
9570             fp->tq = NULL;
9571         }
9572     }
9573
9574
9575     if (sc->sp_tq) {
9576         taskqueue_drain(sc->sp_tq, &sc->sp_tq_task);
9577         taskqueue_free(sc->sp_tq);
9578         sc->sp_tq = NULL;
9579     }
9580 }
9581
9582 /*
9583  * Enables interrupts and attach to the ISR.
9584  *
9585  * When using multiple MSI/MSI-X vectors the first vector
9586  * is used for slowpath operations while all remaining
9587  * vectors are used for fastpath operations.  If only a
9588  * single MSI/MSI-X vector is used (SINGLE_ISR) then the
9589  * ISR must look for both slowpath and fastpath completions.
9590  */
9591 static int
9592 bxe_interrupt_attach(struct bxe_softc *sc)
9593 {
9594     struct bxe_fastpath *fp;
9595     int rc = 0;
9596     int i;
9597
9598     snprintf(sc->sp_tq_name, sizeof(sc->sp_tq_name),
9599              "bxe%d_sp_tq", sc->unit);
9600     TASK_INIT(&sc->sp_tq_task, 0, bxe_handle_sp_tq, sc);
9601     sc->sp_tq = taskqueue_create_fast(sc->sp_tq_name, M_NOWAIT,
9602                                       taskqueue_thread_enqueue,
9603                                       &sc->sp_tq);
9604     taskqueue_start_threads(&sc->sp_tq, 1, PWAIT, /* lower priority */
9605                             "%s", sc->sp_tq_name);
9606
9607
9608     for (i = 0; i < sc->num_queues; i++) {
9609         fp = &sc->fp[i];
9610         snprintf(fp->tq_name, sizeof(fp->tq_name),
9611                  "bxe%d_fp%d_tq", sc->unit, i);
9612         TASK_INIT(&fp->tq_task, 0, bxe_handle_fp_tq, fp);
9613         fp->tq = taskqueue_create_fast(fp->tq_name, M_NOWAIT,
9614                                        taskqueue_thread_enqueue,
9615                                        &fp->tq);
9616         taskqueue_start_threads(&fp->tq, 1, PI_NET, /* higher priority */
9617                                 "%s", fp->tq_name);
9618     }
9619
9620     /* setup interrupt handlers */
9621     if (sc->interrupt_mode == INTR_MODE_MSIX) {
9622         BLOGD(sc, DBG_LOAD, "Enabling slowpath MSI-X[0] vector\n");
9623
9624         /*
9625          * Setup the interrupt handler. Note that we pass the driver instance
9626          * to the interrupt handler for the slowpath.
9627          */
9628         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9629                                  (INTR_TYPE_NET | INTR_MPSAFE),
9630                                  NULL, bxe_intr_sp, sc,
9631                                  &sc->intr[0].tag)) != 0) {
9632             BLOGE(sc, "Failed to allocate MSI-X[0] vector (%d)\n", rc);
9633             goto bxe_interrupt_attach_exit;
9634         }
9635
9636         bus_describe_intr(sc->dev, sc->intr[0].resource,
9637                           sc->intr[0].tag, "sp");
9638
9639         /* bus_bind_intr(sc->dev, sc->intr[0].resource, 0); */
9640
9641         /* initialize the fastpath vectors (note the first was used for sp) */
9642         for (i = 0; i < sc->num_queues; i++) {
9643             fp = &sc->fp[i];
9644             BLOGD(sc, DBG_LOAD, "Enabling MSI-X[%d] vector\n", (i + 1));
9645
9646             /*
9647              * Setup the interrupt handler. Note that we pass the
9648              * fastpath context to the interrupt handler in this
9649              * case.
9650              */
9651             if ((rc = bus_setup_intr(sc->dev, sc->intr[i + 1].resource,
9652                                      (INTR_TYPE_NET | INTR_MPSAFE),
9653                                      NULL, bxe_intr_fp, fp,
9654                                      &sc->intr[i + 1].tag)) != 0) {
9655                 BLOGE(sc, "Failed to allocate MSI-X[%d] vector (%d)\n",
9656                       (i + 1), rc);
9657                 goto bxe_interrupt_attach_exit;
9658             }
9659
9660             bus_describe_intr(sc->dev, sc->intr[i + 1].resource,
9661                               sc->intr[i + 1].tag, "fp%02d", i);
9662
9663             /* bind the fastpath instance to a cpu */
9664             if (sc->num_queues > 1) {
9665                 bus_bind_intr(sc->dev, sc->intr[i + 1].resource, i);
9666             }
9667
9668             fp->state = BXE_FP_STATE_IRQ;
9669         }
9670     } else if (sc->interrupt_mode == INTR_MODE_MSI) {
9671         BLOGD(sc, DBG_LOAD, "Enabling MSI[0] vector\n");
9672
9673         /*
9674          * Setup the interrupt handler. Note that we pass the
9675          * driver instance to the interrupt handler which
9676          * will handle both the slowpath and fastpath.
9677          */
9678         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9679                                  (INTR_TYPE_NET | INTR_MPSAFE),
9680                                  NULL, bxe_intr_legacy, sc,
9681                                  &sc->intr[0].tag)) != 0) {
9682             BLOGE(sc, "Failed to allocate MSI[0] vector (%d)\n", rc);
9683             goto bxe_interrupt_attach_exit;
9684         }
9685
9686     } else { /* (sc->interrupt_mode == INTR_MODE_INTX) */
9687         BLOGD(sc, DBG_LOAD, "Enabling INTx interrupts\n");
9688
9689         /*
9690          * Setup the interrupt handler. Note that we pass the
9691          * driver instance to the interrupt handler which
9692          * will handle both the slowpath and fastpath.
9693          */
9694         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9695                                  (INTR_TYPE_NET | INTR_MPSAFE),
9696                                  NULL, bxe_intr_legacy, sc,
9697                                  &sc->intr[0].tag)) != 0) {
9698             BLOGE(sc, "Failed to allocate INTx interrupt (%d)\n", rc);
9699             goto bxe_interrupt_attach_exit;
9700         }
9701     }
9702
9703 bxe_interrupt_attach_exit:
9704
9705     return (rc);
9706 }
9707
9708 static int  bxe_init_hw_common_chip(struct bxe_softc *sc);
9709 static int  bxe_init_hw_common(struct bxe_softc *sc);
9710 static int  bxe_init_hw_port(struct bxe_softc *sc);
9711 static int  bxe_init_hw_func(struct bxe_softc *sc);
9712 static void bxe_reset_common(struct bxe_softc *sc);
9713 static void bxe_reset_port(struct bxe_softc *sc);
9714 static void bxe_reset_func(struct bxe_softc *sc);
9715 static int  bxe_gunzip_init(struct bxe_softc *sc);
9716 static void bxe_gunzip_end(struct bxe_softc *sc);
9717 static int  bxe_init_firmware(struct bxe_softc *sc);
9718 static void bxe_release_firmware(struct bxe_softc *sc);
9719
9720 static struct
9721 ecore_func_sp_drv_ops bxe_func_sp_drv = {
9722     .init_hw_cmn_chip = bxe_init_hw_common_chip,
9723     .init_hw_cmn      = bxe_init_hw_common,
9724     .init_hw_port     = bxe_init_hw_port,
9725     .init_hw_func     = bxe_init_hw_func,
9726
9727     .reset_hw_cmn     = bxe_reset_common,
9728     .reset_hw_port    = bxe_reset_port,
9729     .reset_hw_func    = bxe_reset_func,
9730
9731     .gunzip_init      = bxe_gunzip_init,
9732     .gunzip_end       = bxe_gunzip_end,
9733
9734     .init_fw          = bxe_init_firmware,
9735     .release_fw       = bxe_release_firmware,
9736 };
9737
9738 static void
9739 bxe_init_func_obj(struct bxe_softc *sc)
9740 {
9741     sc->dmae_ready = 0;
9742
9743     ecore_init_func_obj(sc,
9744                         &sc->func_obj,
9745                         BXE_SP(sc, func_rdata),
9746                         BXE_SP_MAPPING(sc, func_rdata),
9747                         BXE_SP(sc, func_afex_rdata),
9748                         BXE_SP_MAPPING(sc, func_afex_rdata),
9749                         &bxe_func_sp_drv);
9750 }
9751
9752 static int
9753 bxe_init_hw(struct bxe_softc *sc,
9754             uint32_t         load_code)
9755 {
9756     struct ecore_func_state_params func_params = { NULL };
9757     int rc;
9758
9759     /* prepare the parameters for function state transitions */
9760     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
9761
9762     func_params.f_obj = &sc->func_obj;
9763     func_params.cmd = ECORE_F_CMD_HW_INIT;
9764
9765     func_params.params.hw_init.load_phase = load_code;
9766
9767     /*
9768      * Via a plethora of function pointers, we will eventually reach
9769      * bxe_init_hw_common(), bxe_init_hw_port(), or bxe_init_hw_func().
9770      */
9771     rc = ecore_func_state_change(sc, &func_params);
9772
9773     return (rc);
9774 }
9775
9776 static void
9777 bxe_fill(struct bxe_softc *sc,
9778          uint32_t         addr,
9779          int              fill,
9780          uint32_t         len)
9781 {
9782     uint32_t i;
9783
9784     if (!(len % 4) && !(addr % 4)) {
9785         for (i = 0; i < len; i += 4) {
9786             REG_WR(sc, (addr + i), fill);
9787         }
9788     } else {
9789         for (i = 0; i < len; i++) {
9790             REG_WR8(sc, (addr + i), fill);
9791         }
9792     }
9793 }
9794
9795 /* writes FP SP data to FW - data_size in dwords */
9796 static void
9797 bxe_wr_fp_sb_data(struct bxe_softc *sc,
9798                   int              fw_sb_id,
9799                   uint32_t         *sb_data_p,
9800                   uint32_t         data_size)
9801 {
9802     int index;
9803
9804     for (index = 0; index < data_size; index++) {
9805         REG_WR(sc,
9806                (BAR_CSTRORM_INTMEM +
9807                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
9808                 (sizeof(uint32_t) * index)),
9809                *(sb_data_p + index));
9810     }
9811 }
9812
9813 static void
9814 bxe_zero_fp_sb(struct bxe_softc *sc,
9815                int              fw_sb_id)
9816 {
9817     struct hc_status_block_data_e2 sb_data_e2;
9818     struct hc_status_block_data_e1x sb_data_e1x;
9819     uint32_t *sb_data_p;
9820     uint32_t data_size = 0;
9821
9822     if (!CHIP_IS_E1x(sc)) {
9823         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9824         sb_data_e2.common.state = SB_DISABLED;
9825         sb_data_e2.common.p_func.vf_valid = FALSE;
9826         sb_data_p = (uint32_t *)&sb_data_e2;
9827         data_size = (sizeof(struct hc_status_block_data_e2) /
9828                      sizeof(uint32_t));
9829     } else {
9830         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9831         sb_data_e1x.common.state = SB_DISABLED;
9832         sb_data_e1x.common.p_func.vf_valid = FALSE;
9833         sb_data_p = (uint32_t *)&sb_data_e1x;
9834         data_size = (sizeof(struct hc_status_block_data_e1x) /
9835                      sizeof(uint32_t));
9836     }
9837
9838     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9839
9840     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id)),
9841              0, CSTORM_STATUS_BLOCK_SIZE);
9842     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id)),
9843              0, CSTORM_SYNC_BLOCK_SIZE);
9844 }
9845
9846 static void
9847 bxe_wr_sp_sb_data(struct bxe_softc               *sc,
9848                   struct hc_sp_status_block_data *sp_sb_data)
9849 {
9850     int i;
9851
9852     for (i = 0;
9853          i < (sizeof(struct hc_sp_status_block_data) / sizeof(uint32_t));
9854          i++) {
9855         REG_WR(sc,
9856                (BAR_CSTRORM_INTMEM +
9857                 CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(SC_FUNC(sc)) +
9858                 (i * sizeof(uint32_t))),
9859                *((uint32_t *)sp_sb_data + i));
9860     }
9861 }
9862
9863 static void
9864 bxe_zero_sp_sb(struct bxe_softc *sc)
9865 {
9866     struct hc_sp_status_block_data sp_sb_data;
9867
9868     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
9869
9870     sp_sb_data.state           = SB_DISABLED;
9871     sp_sb_data.p_func.vf_valid = FALSE;
9872
9873     bxe_wr_sp_sb_data(sc, &sp_sb_data);
9874
9875     bxe_fill(sc,
9876              (BAR_CSTRORM_INTMEM +
9877               CSTORM_SP_STATUS_BLOCK_OFFSET(SC_FUNC(sc))),
9878               0, CSTORM_SP_STATUS_BLOCK_SIZE);
9879     bxe_fill(sc,
9880              (BAR_CSTRORM_INTMEM +
9881               CSTORM_SP_SYNC_BLOCK_OFFSET(SC_FUNC(sc))),
9882               0, CSTORM_SP_SYNC_BLOCK_SIZE);
9883 }
9884
9885 static void
9886 bxe_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
9887                              int                       igu_sb_id,
9888                              int                       igu_seg_id)
9889 {
9890     hc_sm->igu_sb_id      = igu_sb_id;
9891     hc_sm->igu_seg_id     = igu_seg_id;
9892     hc_sm->timer_value    = 0xFF;
9893     hc_sm->time_to_expire = 0xFFFFFFFF;
9894 }
9895
9896 static void
9897 bxe_map_sb_state_machines(struct hc_index_data *index_data)
9898 {
9899     /* zero out state machine indices */
9900
9901     /* rx indices */
9902     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags &= ~HC_INDEX_DATA_SM_ID;
9903
9904     /* tx indices */
9905     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags      &= ~HC_INDEX_DATA_SM_ID;
9906     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags &= ~HC_INDEX_DATA_SM_ID;
9907     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags &= ~HC_INDEX_DATA_SM_ID;
9908     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags &= ~HC_INDEX_DATA_SM_ID;
9909
9910     /* map indices */
9911
9912     /* rx indices */
9913     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags |=
9914         (SM_RX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9915
9916     /* tx indices */
9917     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags |=
9918         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9919     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags |=
9920         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9921     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags |=
9922         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9923     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags |=
9924         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9925 }
9926
9927 static void
9928 bxe_init_sb(struct bxe_softc *sc,
9929             bus_addr_t       busaddr,
9930             int              vfid,
9931             uint8_t          vf_valid,
9932             int              fw_sb_id,
9933             int              igu_sb_id)
9934 {
9935     struct hc_status_block_data_e2  sb_data_e2;
9936     struct hc_status_block_data_e1x sb_data_e1x;
9937     struct hc_status_block_sm       *hc_sm_p;
9938     uint32_t *sb_data_p;
9939     int igu_seg_id;
9940     int data_size;
9941
9942     if (CHIP_INT_MODE_IS_BC(sc)) {
9943         igu_seg_id = HC_SEG_ACCESS_NORM;
9944     } else {
9945         igu_seg_id = IGU_SEG_ACCESS_NORM;
9946     }
9947
9948     bxe_zero_fp_sb(sc, fw_sb_id);
9949
9950     if (!CHIP_IS_E1x(sc)) {
9951         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9952         sb_data_e2.common.state = SB_ENABLED;
9953         sb_data_e2.common.p_func.pf_id = SC_FUNC(sc);
9954         sb_data_e2.common.p_func.vf_id = vfid;
9955         sb_data_e2.common.p_func.vf_valid = vf_valid;
9956         sb_data_e2.common.p_func.vnic_id = SC_VN(sc);
9957         sb_data_e2.common.same_igu_sb_1b = TRUE;
9958         sb_data_e2.common.host_sb_addr.hi = U64_HI(busaddr);
9959         sb_data_e2.common.host_sb_addr.lo = U64_LO(busaddr);
9960         hc_sm_p = sb_data_e2.common.state_machine;
9961         sb_data_p = (uint32_t *)&sb_data_e2;
9962         data_size = (sizeof(struct hc_status_block_data_e2) /
9963                      sizeof(uint32_t));
9964         bxe_map_sb_state_machines(sb_data_e2.index_data);
9965     } else {
9966         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9967         sb_data_e1x.common.state = SB_ENABLED;
9968         sb_data_e1x.common.p_func.pf_id = SC_FUNC(sc);
9969         sb_data_e1x.common.p_func.vf_id = 0xff;
9970         sb_data_e1x.common.p_func.vf_valid = FALSE;
9971         sb_data_e1x.common.p_func.vnic_id = SC_VN(sc);
9972         sb_data_e1x.common.same_igu_sb_1b = TRUE;
9973         sb_data_e1x.common.host_sb_addr.hi = U64_HI(busaddr);
9974         sb_data_e1x.common.host_sb_addr.lo = U64_LO(busaddr);
9975         hc_sm_p = sb_data_e1x.common.state_machine;
9976         sb_data_p = (uint32_t *)&sb_data_e1x;
9977         data_size = (sizeof(struct hc_status_block_data_e1x) /
9978                      sizeof(uint32_t));
9979         bxe_map_sb_state_machines(sb_data_e1x.index_data);
9980     }
9981
9982     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID], igu_sb_id, igu_seg_id);
9983     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID], igu_sb_id, igu_seg_id);
9984
9985     BLOGD(sc, DBG_LOAD, "Init FW SB %d\n", fw_sb_id);
9986
9987     /* write indices to HW - PCI guarantees endianity of regpairs */
9988     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9989 }
9990
9991 static inline uint8_t
9992 bxe_fp_qzone_id(struct bxe_fastpath *fp)
9993 {
9994     if (CHIP_IS_E1x(fp->sc)) {
9995         return (fp->cl_id + SC_PORT(fp->sc) * ETH_MAX_RX_CLIENTS_E1H);
9996     } else {
9997         return (fp->cl_id);
9998     }
9999 }
10000
10001 static inline uint32_t
10002 bxe_rx_ustorm_prods_offset(struct bxe_softc    *sc,
10003                            struct bxe_fastpath *fp)
10004 {
10005     uint32_t offset = BAR_USTRORM_INTMEM;
10006
10007 #if 0
10008     if (IS_VF(sc)) {
10009         return (PXP_VF_ADDR_USDM_QUEUES_START +
10010                 (sc->acquire_resp.resc.hw_qid[fp->index] *
10011                  sizeof(struct ustorm_queue_zone_data)));
10012     } else
10013 #endif
10014     if (!CHIP_IS_E1x(sc)) {
10015         offset += USTORM_RX_PRODS_E2_OFFSET(fp->cl_qzone_id);
10016     } else {
10017         offset += USTORM_RX_PRODS_E1X_OFFSET(SC_PORT(sc), fp->cl_id);
10018     }
10019
10020     return (offset);
10021 }
10022
10023 static void
10024 bxe_init_eth_fp(struct bxe_softc *sc,
10025                 int              idx)
10026 {
10027     struct bxe_fastpath *fp = &sc->fp[idx];
10028     uint32_t cids[ECORE_MULTI_TX_COS] = { 0 };
10029     unsigned long q_type = 0;
10030     int cos;
10031
10032     fp->sc    = sc;
10033     fp->index = idx;
10034
10035     snprintf(fp->tx_mtx_name, sizeof(fp->tx_mtx_name),
10036              "bxe%d_fp%d_tx_lock", sc->unit, idx);
10037     mtx_init(&fp->tx_mtx, fp->tx_mtx_name, NULL, MTX_DEF);
10038
10039     snprintf(fp->rx_mtx_name, sizeof(fp->rx_mtx_name),
10040              "bxe%d_fp%d_rx_lock", sc->unit, idx);
10041     mtx_init(&fp->rx_mtx, fp->rx_mtx_name, NULL, MTX_DEF);
10042
10043     fp->igu_sb_id = (sc->igu_base_sb + idx + CNIC_SUPPORT(sc));
10044     fp->fw_sb_id = (sc->base_fw_ndsb + idx + CNIC_SUPPORT(sc));
10045
10046     fp->cl_id = (CHIP_IS_E1x(sc)) ?
10047                     (SC_L_ID(sc) + idx) :
10048                     /* want client ID same as IGU SB ID for non-E1 */
10049                     fp->igu_sb_id;
10050     fp->cl_qzone_id = bxe_fp_qzone_id(fp);
10051
10052     /* setup sb indices */
10053     if (!CHIP_IS_E1x(sc)) {
10054         fp->sb_index_values  = fp->status_block.e2_sb->sb.index_values;
10055         fp->sb_running_index = fp->status_block.e2_sb->sb.running_index;
10056     } else {
10057         fp->sb_index_values  = fp->status_block.e1x_sb->sb.index_values;
10058         fp->sb_running_index = fp->status_block.e1x_sb->sb.running_index;
10059     }
10060
10061     /* init shortcut */
10062     fp->ustorm_rx_prods_offset = bxe_rx_ustorm_prods_offset(sc, fp);
10063
10064     fp->rx_cq_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_RX_CQ_CONS];
10065
10066     /*
10067      * XXX If multiple CoS is ever supported then each fastpath structure
10068      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
10069      */
10070     for (cos = 0; cos < sc->max_cos; cos++) {
10071         cids[cos] = idx;
10072     }
10073     fp->tx_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_TX_CQ_CONS_COS0];
10074
10075     /* nothing more for a VF to do */
10076     if (IS_VF(sc)) {
10077         return;
10078     }
10079
10080     bxe_init_sb(sc, fp->sb_dma.paddr, BXE_VF_ID_INVALID, FALSE,
10081                 fp->fw_sb_id, fp->igu_sb_id);
10082
10083     bxe_update_fp_sb_idx(fp);
10084
10085     /* Configure Queue State object */
10086     bit_set(&q_type, ECORE_Q_TYPE_HAS_RX);
10087     bit_set(&q_type, ECORE_Q_TYPE_HAS_TX);
10088
10089     ecore_init_queue_obj(sc,
10090                          &sc->sp_objs[idx].q_obj,
10091                          fp->cl_id,
10092                          cids,
10093                          sc->max_cos,
10094                          SC_FUNC(sc),
10095                          BXE_SP(sc, q_rdata),
10096                          BXE_SP_MAPPING(sc, q_rdata),
10097                          q_type);
10098
10099     /* configure classification DBs */
10100     ecore_init_mac_obj(sc,
10101                        &sc->sp_objs[idx].mac_obj,
10102                        fp->cl_id,
10103                        idx,
10104                        SC_FUNC(sc),
10105                        BXE_SP(sc, mac_rdata),
10106                        BXE_SP_MAPPING(sc, mac_rdata),
10107                        ECORE_FILTER_MAC_PENDING,
10108                        &sc->sp_state,
10109                        ECORE_OBJ_TYPE_RX_TX,
10110                        &sc->macs_pool);
10111
10112     BLOGD(sc, DBG_LOAD, "fp[%d]: sb=%p cl_id=%d fw_sb=%d igu_sb=%d\n",
10113           idx, fp->status_block.e2_sb, fp->cl_id, fp->fw_sb_id, fp->igu_sb_id);
10114 }
10115
10116 static inline void
10117 bxe_update_rx_prod(struct bxe_softc    *sc,
10118                    struct bxe_fastpath *fp,
10119                    uint16_t            rx_bd_prod,
10120                    uint16_t            rx_cq_prod,
10121                    uint16_t            rx_sge_prod)
10122 {
10123     struct ustorm_eth_rx_producers rx_prods = { 0 };
10124     uint32_t i;
10125
10126     /* update producers */
10127     rx_prods.bd_prod  = rx_bd_prod;
10128     rx_prods.cqe_prod = rx_cq_prod;
10129     rx_prods.sge_prod = rx_sge_prod;
10130
10131     /*
10132      * Make sure that the BD and SGE data is updated before updating the
10133      * producers since FW might read the BD/SGE right after the producer
10134      * is updated.
10135      * This is only applicable for weak-ordered memory model archs such
10136      * as IA-64. The following barrier is also mandatory since FW will
10137      * assumes BDs must have buffers.
10138      */
10139     wmb();
10140
10141     for (i = 0; i < (sizeof(rx_prods) / 4); i++) {
10142         REG_WR(sc,
10143                (fp->ustorm_rx_prods_offset + (i * 4)),
10144                ((uint32_t *)&rx_prods)[i]);
10145     }
10146
10147     wmb(); /* keep prod updates ordered */
10148
10149     BLOGD(sc, DBG_RX,
10150           "RX fp[%d]: wrote prods bd_prod=%u cqe_prod=%u sge_prod=%u\n",
10151           fp->index, rx_bd_prod, rx_cq_prod, rx_sge_prod);
10152 }
10153
10154 static void
10155 bxe_init_rx_rings(struct bxe_softc *sc)
10156 {
10157     struct bxe_fastpath *fp;
10158     int i;
10159
10160     for (i = 0; i < sc->num_queues; i++) {
10161         fp = &sc->fp[i];
10162
10163         fp->rx_bd_cons = 0;
10164
10165         /*
10166          * Activate the BD ring...
10167          * Warning, this will generate an interrupt (to the TSTORM)
10168          * so this can only be done after the chip is initialized
10169          */
10170         bxe_update_rx_prod(sc, fp,
10171                            fp->rx_bd_prod,
10172                            fp->rx_cq_prod,
10173                            fp->rx_sge_prod);
10174
10175         if (i != 0) {
10176             continue;
10177         }
10178
10179         if (CHIP_IS_E1(sc)) {
10180             REG_WR(sc,
10181                    (BAR_USTRORM_INTMEM +
10182                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc))),
10183                    U64_LO(fp->rcq_dma.paddr));
10184             REG_WR(sc,
10185                    (BAR_USTRORM_INTMEM +
10186                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc)) + 4),
10187                    U64_HI(fp->rcq_dma.paddr));
10188         }
10189     }
10190 }
10191
10192 static void
10193 bxe_init_tx_ring_one(struct bxe_fastpath *fp)
10194 {
10195     SET_FLAG(fp->tx_db.data.header.header, DOORBELL_HDR_DB_TYPE, 1);
10196     fp->tx_db.data.zero_fill1 = 0;
10197     fp->tx_db.data.prod = 0;
10198
10199     fp->tx_pkt_prod = 0;
10200     fp->tx_pkt_cons = 0;
10201     fp->tx_bd_prod = 0;
10202     fp->tx_bd_cons = 0;
10203     fp->eth_q_stats.tx_pkts = 0;
10204 }
10205
10206 static inline void
10207 bxe_init_tx_rings(struct bxe_softc *sc)
10208 {
10209     int i;
10210
10211     for (i = 0; i < sc->num_queues; i++) {
10212 #if 0
10213         uint8_t cos;
10214         for (cos = 0; cos < sc->max_cos; cos++) {
10215             bxe_init_tx_ring_one(&sc->fp[i].txdata[cos]);
10216         }
10217 #else
10218         bxe_init_tx_ring_one(&sc->fp[i]);
10219 #endif
10220     }
10221 }
10222
10223 static void
10224 bxe_init_def_sb(struct bxe_softc *sc)
10225 {
10226     struct host_sp_status_block *def_sb = sc->def_sb;
10227     bus_addr_t mapping = sc->def_sb_dma.paddr;
10228     int igu_sp_sb_index;
10229     int igu_seg_id;
10230     int port = SC_PORT(sc);
10231     int func = SC_FUNC(sc);
10232     int reg_offset, reg_offset_en5;
10233     uint64_t section;
10234     int index, sindex;
10235     struct hc_sp_status_block_data sp_sb_data;
10236
10237     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
10238
10239     if (CHIP_INT_MODE_IS_BC(sc)) {
10240         igu_sp_sb_index = DEF_SB_IGU_ID;
10241         igu_seg_id = HC_SEG_ACCESS_DEF;
10242     } else {
10243         igu_sp_sb_index = sc->igu_dsb_id;
10244         igu_seg_id = IGU_SEG_ACCESS_DEF;
10245     }
10246
10247     /* attentions */
10248     section = ((uint64_t)mapping +
10249                offsetof(struct host_sp_status_block, atten_status_block));
10250     def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
10251     sc->attn_state = 0;
10252
10253     reg_offset = (port) ?
10254                      MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
10255                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
10256     reg_offset_en5 = (port) ?
10257                          MISC_REG_AEU_ENABLE5_FUNC_1_OUT_0 :
10258                          MISC_REG_AEU_ENABLE5_FUNC_0_OUT_0;
10259
10260     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
10261         /* take care of sig[0]..sig[4] */
10262         for (sindex = 0; sindex < 4; sindex++) {
10263             sc->attn_group[index].sig[sindex] =
10264                 REG_RD(sc, (reg_offset + (sindex * 0x4) + (0x10 * index)));
10265         }
10266
10267         if (!CHIP_IS_E1x(sc)) {
10268             /*
10269              * enable5 is separate from the rest of the registers,
10270              * and the address skip is 4 and not 16 between the
10271              * different groups
10272              */
10273             sc->attn_group[index].sig[4] =
10274                 REG_RD(sc, (reg_offset_en5 + (0x4 * index)));
10275         } else {
10276             sc->attn_group[index].sig[4] = 0;
10277         }
10278     }
10279
10280     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10281         reg_offset = (port) ?
10282                          HC_REG_ATTN_MSG1_ADDR_L :
10283                          HC_REG_ATTN_MSG0_ADDR_L;
10284         REG_WR(sc, reg_offset, U64_LO(section));
10285         REG_WR(sc, (reg_offset + 4), U64_HI(section));
10286     } else if (!CHIP_IS_E1x(sc)) {
10287         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
10288         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
10289     }
10290
10291     section = ((uint64_t)mapping +
10292                offsetof(struct host_sp_status_block, sp_sb));
10293
10294     bxe_zero_sp_sb(sc);
10295
10296     /* PCI guarantees endianity of regpair */
10297     sp_sb_data.state           = SB_ENABLED;
10298     sp_sb_data.host_sb_addr.lo = U64_LO(section);
10299     sp_sb_data.host_sb_addr.hi = U64_HI(section);
10300     sp_sb_data.igu_sb_id       = igu_sp_sb_index;
10301     sp_sb_data.igu_seg_id      = igu_seg_id;
10302     sp_sb_data.p_func.pf_id    = func;
10303     sp_sb_data.p_func.vnic_id  = SC_VN(sc);
10304     sp_sb_data.p_func.vf_id    = 0xff;
10305
10306     bxe_wr_sp_sb_data(sc, &sp_sb_data);
10307
10308     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
10309 }
10310
10311 static void
10312 bxe_init_sp_ring(struct bxe_softc *sc)
10313 {
10314     atomic_store_rel_long(&sc->cq_spq_left, MAX_SPQ_PENDING);
10315     sc->spq_prod_idx = 0;
10316     sc->dsb_sp_prod = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_ETH_DEF_CONS];
10317     sc->spq_prod_bd = sc->spq;
10318     sc->spq_last_bd = (sc->spq_prod_bd + MAX_SP_DESC_CNT);
10319 }
10320
10321 static void
10322 bxe_init_eq_ring(struct bxe_softc *sc)
10323 {
10324     union event_ring_elem *elem;
10325     int i;
10326
10327     for (i = 1; i <= NUM_EQ_PAGES; i++) {
10328         elem = &sc->eq[EQ_DESC_CNT_PAGE * i - 1];
10329
10330         elem->next_page.addr.hi = htole32(U64_HI(sc->eq_dma.paddr +
10331                                                  BCM_PAGE_SIZE *
10332                                                  (i % NUM_EQ_PAGES)));
10333         elem->next_page.addr.lo = htole32(U64_LO(sc->eq_dma.paddr +
10334                                                  BCM_PAGE_SIZE *
10335                                                  (i % NUM_EQ_PAGES)));
10336     }
10337
10338     sc->eq_cons    = 0;
10339     sc->eq_prod    = NUM_EQ_DESC;
10340     sc->eq_cons_sb = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_EQ_CONS];
10341
10342     atomic_store_rel_long(&sc->eq_spq_left,
10343                           (min((MAX_SP_DESC_CNT - MAX_SPQ_PENDING),
10344                                NUM_EQ_DESC) - 1));
10345 }
10346
10347 static void
10348 bxe_init_internal_common(struct bxe_softc *sc)
10349 {
10350     int i;
10351
10352     if (IS_MF_SI(sc)) {
10353         /*
10354          * In switch independent mode, the TSTORM needs to accept
10355          * packets that failed classification, since approximate match
10356          * mac addresses aren't written to NIG LLH.
10357          */
10358         REG_WR8(sc,
10359                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10360                 2);
10361     } else if (!CHIP_IS_E1(sc)) { /* 57710 doesn't support MF */
10362         REG_WR8(sc,
10363                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10364                 0);
10365     }
10366
10367     /*
10368      * Zero this manually as its initialization is currently missing
10369      * in the initTool.
10370      */
10371     for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++) {
10372         REG_WR(sc,
10373                (BAR_USTRORM_INTMEM + USTORM_AGG_DATA_OFFSET + (i * 4)),
10374                0);
10375     }
10376
10377     if (!CHIP_IS_E1x(sc)) {
10378         REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET),
10379                 CHIP_INT_MODE_IS_BC(sc) ? HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
10380     }
10381 }
10382
10383 static void
10384 bxe_init_internal(struct bxe_softc *sc,
10385                   uint32_t         load_code)
10386 {
10387     switch (load_code) {
10388     case FW_MSG_CODE_DRV_LOAD_COMMON:
10389     case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
10390         bxe_init_internal_common(sc);
10391         /* no break */
10392
10393     case FW_MSG_CODE_DRV_LOAD_PORT:
10394         /* nothing to do */
10395         /* no break */
10396
10397     case FW_MSG_CODE_DRV_LOAD_FUNCTION:
10398         /* internal memory per function is initialized inside bxe_pf_init */
10399         break;
10400
10401     default:
10402         BLOGE(sc, "Unknown load_code (0x%x) from MCP\n", load_code);
10403         break;
10404     }
10405 }
10406
10407 static void
10408 storm_memset_func_cfg(struct bxe_softc                         *sc,
10409                       struct tstorm_eth_function_common_config *tcfg,
10410                       uint16_t                                  abs_fid)
10411 {
10412     uint32_t addr;
10413     size_t size;
10414
10415     addr = (BAR_TSTRORM_INTMEM +
10416             TSTORM_FUNCTION_COMMON_CONFIG_OFFSET(abs_fid));
10417     size = sizeof(struct tstorm_eth_function_common_config);
10418     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)tcfg);
10419 }
10420
10421 static void
10422 bxe_func_init(struct bxe_softc            *sc,
10423               struct bxe_func_init_params *p)
10424 {
10425     struct tstorm_eth_function_common_config tcfg = { 0 };
10426
10427     if (CHIP_IS_E1x(sc)) {
10428         storm_memset_func_cfg(sc, &tcfg, p->func_id);
10429     }
10430
10431     /* Enable the function in the FW */
10432     storm_memset_vf_to_pf(sc, p->func_id, p->pf_id);
10433     storm_memset_func_en(sc, p->func_id, 1);
10434
10435     /* spq */
10436     if (p->func_flgs & FUNC_FLG_SPQ) {
10437         storm_memset_spq_addr(sc, p->spq_map, p->func_id);
10438         REG_WR(sc,
10439                (XSEM_REG_FAST_MEMORY + XSTORM_SPQ_PROD_OFFSET(p->func_id)),
10440                p->spq_prod);
10441     }
10442 }
10443
10444 /*
10445  * Calculates the sum of vn_min_rates.
10446  * It's needed for further normalizing of the min_rates.
10447  * Returns:
10448  *   sum of vn_min_rates.
10449  *     or
10450  *   0 - if all the min_rates are 0.
10451  * In the later case fainess algorithm should be deactivated.
10452  * If all min rates are not zero then those that are zeroes will be set to 1.
10453  */
10454 static void
10455 bxe_calc_vn_min(struct bxe_softc       *sc,
10456                 struct cmng_init_input *input)
10457 {
10458     uint32_t vn_cfg;
10459     uint32_t vn_min_rate;
10460     int all_zero = 1;
10461     int vn;
10462
10463     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10464         vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10465         vn_min_rate = (((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
10466                         FUNC_MF_CFG_MIN_BW_SHIFT) * 100);
10467
10468         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10469             /* skip hidden VNs */
10470             vn_min_rate = 0;
10471         } else if (!vn_min_rate) {
10472             /* If min rate is zero - set it to 100 */
10473             vn_min_rate = DEF_MIN_RATE;
10474         } else {
10475             all_zero = 0;
10476         }
10477
10478         input->vnic_min_rate[vn] = vn_min_rate;
10479     }
10480
10481     /* if ETS or all min rates are zeros - disable fairness */
10482     if (BXE_IS_ETS_ENABLED(sc)) {
10483         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10484         BLOGD(sc, DBG_LOAD, "Fairness disabled (ETS)\n");
10485     } else if (all_zero) {
10486         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10487         BLOGD(sc, DBG_LOAD,
10488               "Fariness disabled (all MIN values are zeroes)\n");
10489     } else {
10490         input->flags.cmng_enables |= CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10491     }
10492 }
10493
10494 static inline uint16_t
10495 bxe_extract_max_cfg(struct bxe_softc *sc,
10496                     uint32_t         mf_cfg)
10497 {
10498     uint16_t max_cfg = ((mf_cfg & FUNC_MF_CFG_MAX_BW_MASK) >>
10499                         FUNC_MF_CFG_MAX_BW_SHIFT);
10500
10501     if (!max_cfg) {
10502         BLOGD(sc, DBG_LOAD, "Max BW configured to 0 - using 100 instead\n");
10503         max_cfg = 100;
10504     }
10505
10506     return (max_cfg);
10507 }
10508
10509 static void
10510 bxe_calc_vn_max(struct bxe_softc       *sc,
10511                 int                    vn,
10512                 struct cmng_init_input *input)
10513 {
10514     uint16_t vn_max_rate;
10515     uint32_t vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10516     uint32_t max_cfg;
10517
10518     if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10519         vn_max_rate = 0;
10520     } else {
10521         max_cfg = bxe_extract_max_cfg(sc, vn_cfg);
10522
10523         if (IS_MF_SI(sc)) {
10524             /* max_cfg in percents of linkspeed */
10525             vn_max_rate = ((sc->link_vars.line_speed * max_cfg) / 100);
10526         } else { /* SD modes */
10527             /* max_cfg is absolute in 100Mb units */
10528             vn_max_rate = (max_cfg * 100);
10529         }
10530     }
10531
10532     BLOGD(sc, DBG_LOAD, "vn %d: vn_max_rate %d\n", vn, vn_max_rate);
10533
10534     input->vnic_max_rate[vn] = vn_max_rate;
10535 }
10536
10537 static void
10538 bxe_cmng_fns_init(struct bxe_softc *sc,
10539                   uint8_t          read_cfg,
10540                   uint8_t          cmng_type)
10541 {
10542     struct cmng_init_input input;
10543     int vn;
10544
10545     memset(&input, 0, sizeof(struct cmng_init_input));
10546
10547     input.port_rate = sc->link_vars.line_speed;
10548
10549     if (cmng_type == CMNG_FNS_MINMAX) {
10550         /* read mf conf from shmem */
10551         if (read_cfg) {
10552             bxe_read_mf_cfg(sc);
10553         }
10554
10555         /* get VN min rate and enable fairness if not 0 */
10556         bxe_calc_vn_min(sc, &input);
10557
10558         /* get VN max rate */
10559         if (sc->port.pmf) {
10560             for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10561                 bxe_calc_vn_max(sc, vn, &input);
10562             }
10563         }
10564
10565         /* always enable rate shaping and fairness */
10566         input.flags.cmng_enables |= CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
10567
10568         ecore_init_cmng(&input, &sc->cmng);
10569         return;
10570     }
10571
10572     /* rate shaping and fairness are disabled */
10573     BLOGD(sc, DBG_LOAD, "rate shaping and fairness have been disabled\n");
10574 }
10575
10576 static int
10577 bxe_get_cmng_fns_mode(struct bxe_softc *sc)
10578 {
10579     if (CHIP_REV_IS_SLOW(sc)) {
10580         return (CMNG_FNS_NONE);
10581     }
10582
10583     if (IS_MF(sc)) {
10584         return (CMNG_FNS_MINMAX);
10585     }
10586
10587     return (CMNG_FNS_NONE);
10588 }
10589
10590 static void
10591 storm_memset_cmng(struct bxe_softc *sc,
10592                   struct cmng_init *cmng,
10593                   uint8_t          port)
10594 {
10595     int vn;
10596     int func;
10597     uint32_t addr;
10598     size_t size;
10599
10600     addr = (BAR_XSTRORM_INTMEM +
10601             XSTORM_CMNG_PER_PORT_VARS_OFFSET(port));
10602     size = sizeof(struct cmng_struct_per_port);
10603     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)&cmng->port);
10604
10605     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10606         func = func_by_vn(sc, vn);
10607
10608         addr = (BAR_XSTRORM_INTMEM +
10609                 XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func));
10610         size = sizeof(struct rate_shaping_vars_per_vn);
10611         ecore_storm_memset_struct(sc, addr, size,
10612                                   (uint32_t *)&cmng->vnic.vnic_max_rate[vn]);
10613
10614         addr = (BAR_XSTRORM_INTMEM +
10615                 XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func));
10616         size = sizeof(struct fairness_vars_per_vn);
10617         ecore_storm_memset_struct(sc, addr, size,
10618                                   (uint32_t *)&cmng->vnic.vnic_min_rate[vn]);
10619     }
10620 }
10621
10622 static void
10623 bxe_pf_init(struct bxe_softc *sc)
10624 {
10625     struct bxe_func_init_params func_init = { 0 };
10626     struct event_ring_data eq_data = { { 0 } };
10627     uint16_t flags;
10628
10629     if (!CHIP_IS_E1x(sc)) {
10630         /* reset IGU PF statistics: MSIX + ATTN */
10631         /* PF */
10632         REG_WR(sc,
10633                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10634                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10635                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10636                0);
10637         /* ATTN */
10638         REG_WR(sc,
10639                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10640                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10641                 (BXE_IGU_STAS_MSG_PF_CNT * 4) +
10642                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10643                0);
10644     }
10645
10646     /* function setup flags */
10647     flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
10648
10649     /*
10650      * This flag is relevant for E1x only.
10651      * E2 doesn't have a TPA configuration in a function level.
10652      */
10653     flags |= (sc->ifnet->if_capenable & IFCAP_LRO) ? FUNC_FLG_TPA : 0;
10654
10655     func_init.func_flgs = flags;
10656     func_init.pf_id     = SC_FUNC(sc);
10657     func_init.func_id   = SC_FUNC(sc);
10658     func_init.spq_map   = sc->spq_dma.paddr;
10659     func_init.spq_prod  = sc->spq_prod_idx;
10660
10661     bxe_func_init(sc, &func_init);
10662
10663     memset(&sc->cmng, 0, sizeof(struct cmng_struct_per_port));
10664
10665     /*
10666      * Congestion management values depend on the link rate.
10667      * There is no active link so initial link rate is set to 10Gbps.
10668      * When the link comes up the congestion management values are
10669      * re-calculated according to the actual link rate.
10670      */
10671     sc->link_vars.line_speed = SPEED_10000;
10672     bxe_cmng_fns_init(sc, TRUE, bxe_get_cmng_fns_mode(sc));
10673
10674     /* Only the PMF sets the HW */
10675     if (sc->port.pmf) {
10676         storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
10677     }
10678
10679     /* init Event Queue - PCI bus guarantees correct endainity */
10680     eq_data.base_addr.hi = U64_HI(sc->eq_dma.paddr);
10681     eq_data.base_addr.lo = U64_LO(sc->eq_dma.paddr);
10682     eq_data.producer     = sc->eq_prod;
10683     eq_data.index_id     = HC_SP_INDEX_EQ_CONS;
10684     eq_data.sb_id        = DEF_SB_ID;
10685     storm_memset_eq_data(sc, &eq_data, SC_FUNC(sc));
10686 }
10687
10688 static void
10689 bxe_hc_int_enable(struct bxe_softc *sc)
10690 {
10691     int port = SC_PORT(sc);
10692     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10693     uint32_t val = REG_RD(sc, addr);
10694     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10695     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10696                            (sc->intr_count == 1)) ? TRUE : FALSE;
10697     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10698
10699     if (msix) {
10700         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10701                  HC_CONFIG_0_REG_INT_LINE_EN_0);
10702         val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10703                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10704         if (single_msix) {
10705             val |= HC_CONFIG_0_REG_SINGLE_ISR_EN_0;
10706         }
10707     } else if (msi) {
10708         val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
10709         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10710                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10711                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10712     } else {
10713         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10714                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10715                 HC_CONFIG_0_REG_INT_LINE_EN_0 |
10716                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10717
10718         if (!CHIP_IS_E1(sc)) {
10719             BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n",
10720                   val, port, addr);
10721
10722             REG_WR(sc, addr, val);
10723
10724             val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
10725         }
10726     }
10727
10728     if (CHIP_IS_E1(sc)) {
10729         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0x1FFFF);
10730     }
10731
10732     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x) mode %s\n",
10733           val, port, addr, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10734
10735     REG_WR(sc, addr, val);
10736
10737     /* ensure that HC_CONFIG is written before leading/trailing edge config */
10738     mb();
10739
10740     if (!CHIP_IS_E1(sc)) {
10741         /* init leading/trailing edge */
10742         if (IS_MF(sc)) {
10743             val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10744             if (sc->port.pmf) {
10745                 /* enable nig and gpio3 attention */
10746                 val |= 0x1100;
10747             }
10748         } else {
10749             val = 0xffff;
10750         }
10751
10752         REG_WR(sc, (HC_REG_TRAILING_EDGE_0 + port*8), val);
10753         REG_WR(sc, (HC_REG_LEADING_EDGE_0 + port*8), val);
10754     }
10755
10756     /* make sure that interrupts are indeed enabled from here on */
10757     mb();
10758 }
10759
10760 static void
10761 bxe_igu_int_enable(struct bxe_softc *sc)
10762 {
10763     uint32_t val;
10764     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10765     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10766                            (sc->intr_count == 1)) ? TRUE : FALSE;
10767     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10768
10769     val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10770
10771     if (msix) {
10772         val &= ~(IGU_PF_CONF_INT_LINE_EN |
10773                  IGU_PF_CONF_SINGLE_ISR_EN);
10774         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10775                 IGU_PF_CONF_ATTN_BIT_EN);
10776         if (single_msix) {
10777             val |= IGU_PF_CONF_SINGLE_ISR_EN;
10778         }
10779     } else if (msi) {
10780         val &= ~IGU_PF_CONF_INT_LINE_EN;
10781         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10782                 IGU_PF_CONF_ATTN_BIT_EN |
10783                 IGU_PF_CONF_SINGLE_ISR_EN);
10784     } else {
10785         val &= ~IGU_PF_CONF_MSI_MSIX_EN;
10786         val |= (IGU_PF_CONF_INT_LINE_EN |
10787                 IGU_PF_CONF_ATTN_BIT_EN |
10788                 IGU_PF_CONF_SINGLE_ISR_EN);
10789     }
10790
10791     /* clean previous status - need to configure igu prior to ack*/
10792     if ((!msix) || single_msix) {
10793         REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10794         bxe_ack_int(sc);
10795     }
10796
10797     val |= IGU_PF_CONF_FUNC_EN;
10798
10799     BLOGD(sc, DBG_INTR, "write 0x%x to IGU mode %s\n",
10800           val, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10801
10802     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10803
10804     mb();
10805
10806     /* init leading/trailing edge */
10807     if (IS_MF(sc)) {
10808         val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10809         if (sc->port.pmf) {
10810             /* enable nig and gpio3 attention */
10811             val |= 0x1100;
10812         }
10813     } else {
10814         val = 0xffff;
10815     }
10816
10817     REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
10818     REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
10819
10820     /* make sure that interrupts are indeed enabled from here on */
10821     mb();
10822 }
10823
10824 static void
10825 bxe_int_enable(struct bxe_softc *sc)
10826 {
10827     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10828         bxe_hc_int_enable(sc);
10829     } else {
10830         bxe_igu_int_enable(sc);
10831     }
10832 }
10833
10834 static void
10835 bxe_hc_int_disable(struct bxe_softc *sc)
10836 {
10837     int port = SC_PORT(sc);
10838     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10839     uint32_t val = REG_RD(sc, addr);
10840
10841     /*
10842      * In E1 we must use only PCI configuration space to disable MSI/MSIX
10843      * capablility. It's forbidden to disable IGU_PF_CONF_MSI_MSIX_EN in HC
10844      * block
10845      */
10846     if (CHIP_IS_E1(sc)) {
10847         /*
10848          * Since IGU_PF_CONF_MSI_MSIX_EN still always on use mask register
10849          * to prevent from HC sending interrupts after we exit the function
10850          */
10851         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0);
10852
10853         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10854                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10855                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10856     } else {
10857         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10858                  HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10859                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10860                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10861     }
10862
10863     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n", val, port, addr);
10864
10865     /* flush all outstanding writes */
10866     mb();
10867
10868     REG_WR(sc, addr, val);
10869     if (REG_RD(sc, addr) != val) {
10870         BLOGE(sc, "proper val not read from HC IGU!\n");
10871     }
10872 }
10873
10874 static void
10875 bxe_igu_int_disable(struct bxe_softc *sc)
10876 {
10877     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10878
10879     val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
10880              IGU_PF_CONF_INT_LINE_EN |
10881              IGU_PF_CONF_ATTN_BIT_EN);
10882
10883     BLOGD(sc, DBG_INTR, "write %x to IGU\n", val);
10884
10885     /* flush all outstanding writes */
10886     mb();
10887
10888     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10889     if (REG_RD(sc, IGU_REG_PF_CONFIGURATION) != val) {
10890         BLOGE(sc, "proper val not read from IGU!\n");
10891     }
10892 }
10893
10894 static void
10895 bxe_int_disable(struct bxe_softc *sc)
10896 {
10897     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10898         bxe_hc_int_disable(sc);
10899     } else {
10900         bxe_igu_int_disable(sc);
10901     }
10902 }
10903
10904 static void
10905 bxe_nic_init(struct bxe_softc *sc,
10906              int              load_code)
10907 {
10908     int i;
10909
10910     for (i = 0; i < sc->num_queues; i++) {
10911         bxe_init_eth_fp(sc, i);
10912     }
10913
10914     rmb(); /* ensure status block indices were read */
10915
10916     bxe_init_rx_rings(sc);
10917     bxe_init_tx_rings(sc);
10918
10919     if (IS_VF(sc)) {
10920         return;
10921     }
10922
10923     /* initialize MOD_ABS interrupts */
10924     elink_init_mod_abs_int(sc, &sc->link_vars,
10925                            sc->devinfo.chip_id,
10926                            sc->devinfo.shmem_base,
10927                            sc->devinfo.shmem2_base,
10928                            SC_PORT(sc));
10929
10930     bxe_init_def_sb(sc);
10931     bxe_update_dsb_idx(sc);
10932     bxe_init_sp_ring(sc);
10933     bxe_init_eq_ring(sc);
10934     bxe_init_internal(sc, load_code);
10935     bxe_pf_init(sc);
10936     bxe_stats_init(sc);
10937
10938     /* flush all before enabling interrupts */
10939     mb();
10940
10941     bxe_int_enable(sc);
10942
10943     /* check for SPIO5 */
10944     bxe_attn_int_deasserted0(sc,
10945                              REG_RD(sc,
10946                                     (MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
10947                                      SC_PORT(sc)*4)) &
10948                              AEU_INPUTS_ATTN_BITS_SPIO5);
10949 }
10950
10951 static inline void
10952 bxe_init_objs(struct bxe_softc *sc)
10953 {
10954     /* mcast rules must be added to tx if tx switching is enabled */
10955     ecore_obj_type o_type =
10956         (sc->flags & BXE_TX_SWITCHING) ? ECORE_OBJ_TYPE_RX_TX :
10957                                          ECORE_OBJ_TYPE_RX;
10958
10959     /* RX_MODE controlling object */
10960     ecore_init_rx_mode_obj(sc, &sc->rx_mode_obj);
10961
10962     /* multicast configuration controlling object */
10963     ecore_init_mcast_obj(sc,
10964                          &sc->mcast_obj,
10965                          sc->fp[0].cl_id,
10966                          sc->fp[0].index,
10967                          SC_FUNC(sc),
10968                          SC_FUNC(sc),
10969                          BXE_SP(sc, mcast_rdata),
10970                          BXE_SP_MAPPING(sc, mcast_rdata),
10971                          ECORE_FILTER_MCAST_PENDING,
10972                          &sc->sp_state,
10973                          o_type);
10974
10975     /* Setup CAM credit pools */
10976     ecore_init_mac_credit_pool(sc,
10977                                &sc->macs_pool,
10978                                SC_FUNC(sc),
10979                                CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10980                                                  VNICS_PER_PATH(sc));
10981
10982     ecore_init_vlan_credit_pool(sc,
10983                                 &sc->vlans_pool,
10984                                 SC_ABS_FUNC(sc) >> 1,
10985                                 CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10986                                                   VNICS_PER_PATH(sc));
10987
10988     /* RSS configuration object */
10989     ecore_init_rss_config_obj(sc,
10990                               &sc->rss_conf_obj,
10991                               sc->fp[0].cl_id,
10992                               sc->fp[0].index,
10993                               SC_FUNC(sc),
10994                               SC_FUNC(sc),
10995                               BXE_SP(sc, rss_rdata),
10996                               BXE_SP_MAPPING(sc, rss_rdata),
10997                               ECORE_FILTER_RSS_CONF_PENDING,
10998                               &sc->sp_state, ECORE_OBJ_TYPE_RX);
10999 }
11000
11001 /*
11002  * Initialize the function. This must be called before sending CLIENT_SETUP
11003  * for the first client.
11004  */
11005 static inline int
11006 bxe_func_start(struct bxe_softc *sc)
11007 {
11008     struct ecore_func_state_params func_params = { NULL };
11009     struct ecore_func_start_params *start_params = &func_params.params.start;
11010
11011     /* Prepare parameters for function state transitions */
11012     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
11013
11014     func_params.f_obj = &sc->func_obj;
11015     func_params.cmd = ECORE_F_CMD_START;
11016
11017     /* Function parameters */
11018     start_params->mf_mode     = sc->devinfo.mf_info.mf_mode;
11019     start_params->sd_vlan_tag = OVLAN(sc);
11020
11021     if (CHIP_IS_E2(sc) || CHIP_IS_E3(sc)) {
11022         start_params->network_cos_mode = STATIC_COS;
11023     } else { /* CHIP_IS_E1X */
11024         start_params->network_cos_mode = FW_WRR;
11025     }
11026
11027     start_params->gre_tunnel_mode = 0;
11028     start_params->gre_tunnel_rss  = 0;
11029
11030     return (ecore_func_state_change(sc, &func_params));
11031 }
11032
11033 static int
11034 bxe_set_power_state(struct bxe_softc *sc,
11035                     uint8_t          state)
11036 {
11037     uint16_t pmcsr;
11038
11039     /* If there is no power capability, silently succeed */
11040     if (!(sc->devinfo.pcie_cap_flags & BXE_PM_CAPABLE_FLAG)) {
11041         BLOGW(sc, "No power capability\n");
11042         return (0);
11043     }
11044
11045     pmcsr = pci_read_config(sc->dev,
11046                             (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11047                             2);
11048
11049     switch (state) {
11050     case PCI_PM_D0:
11051         pci_write_config(sc->dev,
11052                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11053                          ((pmcsr & ~PCIM_PSTAT_DMASK) | PCIM_PSTAT_PME), 2);
11054
11055         if (pmcsr & PCIM_PSTAT_DMASK) {
11056             /* delay required during transition out of D3hot */
11057             DELAY(20000);
11058         }
11059
11060         break;
11061
11062     case PCI_PM_D3hot:
11063         /* XXX if there are other clients above don't shut down the power */
11064
11065         /* don't shut down the power for emulation and FPGA */
11066         if (CHIP_REV_IS_SLOW(sc)) {
11067             return (0);
11068         }
11069
11070         pmcsr &= ~PCIM_PSTAT_DMASK;
11071         pmcsr |= PCIM_PSTAT_D3;
11072
11073         if (sc->wol) {
11074             pmcsr |= PCIM_PSTAT_PMEENABLE;
11075         }
11076
11077         pci_write_config(sc->dev,
11078                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11079                          pmcsr, 4);
11080
11081         /*
11082          * No more memory access after this point until device is brought back
11083          * to D0 state.
11084          */
11085         break;
11086
11087     default:
11088         BLOGE(sc, "Can't support PCI power state = %d\n", state);
11089         return (-1);
11090     }
11091
11092     return (0);
11093 }
11094
11095
11096 /* return true if succeeded to acquire the lock */
11097 static uint8_t
11098 bxe_trylock_hw_lock(struct bxe_softc *sc,
11099                     uint32_t         resource)
11100 {
11101     uint32_t lock_status;
11102     uint32_t resource_bit = (1 << resource);
11103     int func = SC_FUNC(sc);
11104     uint32_t hw_lock_control_reg;
11105
11106     BLOGD(sc, DBG_LOAD, "Trying to take a resource lock 0x%x\n", resource);
11107
11108     /* Validating that the resource is within range */
11109     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
11110         BLOGD(sc, DBG_LOAD,
11111               "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
11112               resource, HW_LOCK_MAX_RESOURCE_VALUE);
11113         return (FALSE);
11114     }
11115
11116     if (func <= 5) {
11117         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
11118     } else {
11119         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
11120     }
11121
11122     /* try to acquire the lock */
11123     REG_WR(sc, hw_lock_control_reg + 4, resource_bit);
11124     lock_status = REG_RD(sc, hw_lock_control_reg);
11125     if (lock_status & resource_bit) {
11126         return (TRUE);
11127     }
11128
11129     BLOGE(sc, "Failed to get a resource lock 0x%x\n", resource);
11130
11131     return (FALSE);
11132 }
11133
11134 /*
11135  * Get the recovery leader resource id according to the engine this function
11136  * belongs to. Currently only only 2 engines is supported.
11137  */
11138 static int
11139 bxe_get_leader_lock_resource(struct bxe_softc *sc)
11140 {
11141     if (SC_PATH(sc)) {
11142         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_1);
11143     } else {
11144         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_0);
11145     }
11146 }
11147
11148 /* try to acquire a leader lock for current engine */
11149 static uint8_t
11150 bxe_trylock_leader_lock(struct bxe_softc *sc)
11151 {
11152     return (bxe_trylock_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11153 }
11154
11155 static int
11156 bxe_release_leader_lock(struct bxe_softc *sc)
11157 {
11158     return (bxe_release_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11159 }
11160
11161 /* close gates #2, #3 and #4 */
11162 static void
11163 bxe_set_234_gates(struct bxe_softc *sc,
11164                   uint8_t          close)
11165 {
11166     uint32_t val;
11167
11168     /* gates #2 and #4a are closed/opened for "not E1" only */
11169     if (!CHIP_IS_E1(sc)) {
11170         /* #4 */
11171         REG_WR(sc, PXP_REG_HST_DISCARD_DOORBELLS, !!close);
11172         /* #2 */
11173         REG_WR(sc, PXP_REG_HST_DISCARD_INTERNAL_WRITES, !!close);
11174     }
11175
11176     /* #3 */
11177     if (CHIP_IS_E1x(sc)) {
11178         /* prevent interrupts from HC on both ports */
11179         val = REG_RD(sc, HC_REG_CONFIG_1);
11180         REG_WR(sc, HC_REG_CONFIG_1,
11181                (!close) ? (val | HC_CONFIG_1_REG_BLOCK_DISABLE_1) :
11182                (val & ~(uint32_t)HC_CONFIG_1_REG_BLOCK_DISABLE_1));
11183
11184         val = REG_RD(sc, HC_REG_CONFIG_0);
11185         REG_WR(sc, HC_REG_CONFIG_0,
11186                (!close) ? (val | HC_CONFIG_0_REG_BLOCK_DISABLE_0) :
11187                (val & ~(uint32_t)HC_CONFIG_0_REG_BLOCK_DISABLE_0));
11188     } else {
11189         /* Prevent incomming interrupts in IGU */
11190         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
11191
11192         REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION,
11193                (!close) ?
11194                (val | IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE) :
11195                (val & ~(uint32_t)IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE));
11196     }
11197
11198     BLOGD(sc, DBG_LOAD, "%s gates #2, #3 and #4\n",
11199           close ? "closing" : "opening");
11200
11201     wmb();
11202 }
11203
11204 /* poll for pending writes bit, it should get cleared in no more than 1s */
11205 static int
11206 bxe_er_poll_igu_vq(struct bxe_softc *sc)
11207 {
11208     uint32_t cnt = 1000;
11209     uint32_t pend_bits = 0;
11210
11211     do {
11212         pend_bits = REG_RD(sc, IGU_REG_PENDING_BITS_STATUS);
11213
11214         if (pend_bits == 0) {
11215             break;
11216         }
11217
11218         DELAY(1000);
11219     } while (--cnt > 0);
11220
11221     if (cnt == 0) {
11222         BLOGE(sc, "Still pending IGU requests bits=0x%08x!\n", pend_bits);
11223         return (-1);
11224     }
11225
11226     return (0);
11227 }
11228
11229 #define SHARED_MF_CLP_MAGIC  0x80000000 /* 'magic' bit */
11230
11231 static void
11232 bxe_clp_reset_prep(struct bxe_softc *sc,
11233                    uint32_t         *magic_val)
11234 {
11235     /* Do some magic... */
11236     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11237     *magic_val = val & SHARED_MF_CLP_MAGIC;
11238     MFCFG_WR(sc, shared_mf_config.clp_mb, val | SHARED_MF_CLP_MAGIC);
11239 }
11240
11241 /* restore the value of the 'magic' bit */
11242 static void
11243 bxe_clp_reset_done(struct bxe_softc *sc,
11244                    uint32_t         magic_val)
11245 {
11246     /* Restore the 'magic' bit value... */
11247     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11248     MFCFG_WR(sc, shared_mf_config.clp_mb,
11249               (val & (~SHARED_MF_CLP_MAGIC)) | magic_val);
11250 }
11251
11252 /* prepare for MCP reset, takes care of CLP configurations */
11253 static void
11254 bxe_reset_mcp_prep(struct bxe_softc *sc,
11255                    uint32_t         *magic_val)
11256 {
11257     uint32_t shmem;
11258     uint32_t validity_offset;
11259
11260     /* set `magic' bit in order to save MF config */
11261     if (!CHIP_IS_E1(sc)) {
11262         bxe_clp_reset_prep(sc, magic_val);
11263     }
11264
11265     /* get shmem offset */
11266     shmem = REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11267     validity_offset =
11268         offsetof(struct shmem_region, validity_map[SC_PORT(sc)]);
11269
11270     /* Clear validity map flags */
11271     if (shmem > 0) {
11272         REG_WR(sc, shmem + validity_offset, 0);
11273     }
11274 }
11275
11276 #define MCP_TIMEOUT      5000   /* 5 seconds (in ms) */
11277 #define MCP_ONE_TIMEOUT  100    /* 100 ms */
11278
11279 static void
11280 bxe_mcp_wait_one(struct bxe_softc *sc)
11281 {
11282     /* special handling for emulation and FPGA (10 times longer) */
11283     if (CHIP_REV_IS_SLOW(sc)) {
11284         DELAY((MCP_ONE_TIMEOUT*10) * 1000);
11285     } else {
11286         DELAY((MCP_ONE_TIMEOUT) * 1000);
11287     }
11288 }
11289
11290 /* initialize shmem_base and waits for validity signature to appear */
11291 static int
11292 bxe_init_shmem(struct bxe_softc *sc)
11293 {
11294     int cnt = 0;
11295     uint32_t val = 0;
11296
11297     do {
11298         sc->devinfo.shmem_base     =
11299         sc->link_params.shmem_base =
11300             REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11301
11302         if (sc->devinfo.shmem_base) {
11303             val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
11304             if (val & SHR_MEM_VALIDITY_MB)
11305                 return (0);
11306         }
11307
11308         bxe_mcp_wait_one(sc);
11309
11310     } while (cnt++ < (MCP_TIMEOUT / MCP_ONE_TIMEOUT));
11311
11312     BLOGE(sc, "BAD MCP validity signature\n");
11313
11314     return (-1);
11315 }
11316
11317 static int
11318 bxe_reset_mcp_comp(struct bxe_softc *sc,
11319                    uint32_t         magic_val)
11320 {
11321     int rc = bxe_init_shmem(sc);
11322
11323     /* Restore the `magic' bit value */
11324     if (!CHIP_IS_E1(sc)) {
11325         bxe_clp_reset_done(sc, magic_val);
11326     }
11327
11328     return (rc);
11329 }
11330
11331 static void
11332 bxe_pxp_prep(struct bxe_softc *sc)
11333 {
11334     if (!CHIP_IS_E1(sc)) {
11335         REG_WR(sc, PXP2_REG_RD_START_INIT, 0);
11336         REG_WR(sc, PXP2_REG_RQ_RBC_DONE, 0);
11337         wmb();
11338     }
11339 }
11340
11341 /*
11342  * Reset the whole chip except for:
11343  *      - PCIE core
11344  *      - PCI Glue, PSWHST, PXP/PXP2 RF (all controlled by one reset bit)
11345  *      - IGU
11346  *      - MISC (including AEU)
11347  *      - GRC
11348  *      - RBCN, RBCP
11349  */
11350 static void
11351 bxe_process_kill_chip_reset(struct bxe_softc *sc,
11352                             uint8_t          global)
11353 {
11354     uint32_t not_reset_mask1, reset_mask1, not_reset_mask2, reset_mask2;
11355     uint32_t global_bits2, stay_reset2;
11356
11357     /*
11358      * Bits that have to be set in reset_mask2 if we want to reset 'global'
11359      * (per chip) blocks.
11360      */
11361     global_bits2 =
11362         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CPU |
11363         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CORE;
11364
11365     /*
11366      * Don't reset the following blocks.
11367      * Important: per port blocks (such as EMAC, BMAC, UMAC) can't be
11368      *            reset, as in 4 port device they might still be owned
11369      *            by the MCP (there is only one leader per path).
11370      */
11371     not_reset_mask1 =
11372         MISC_REGISTERS_RESET_REG_1_RST_HC |
11373         MISC_REGISTERS_RESET_REG_1_RST_PXPV |
11374         MISC_REGISTERS_RESET_REG_1_RST_PXP;
11375
11376     not_reset_mask2 =
11377         MISC_REGISTERS_RESET_REG_2_RST_PCI_MDIO |
11378         MISC_REGISTERS_RESET_REG_2_RST_EMAC0_HARD_CORE |
11379         MISC_REGISTERS_RESET_REG_2_RST_EMAC1_HARD_CORE |
11380         MISC_REGISTERS_RESET_REG_2_RST_MISC_CORE |
11381         MISC_REGISTERS_RESET_REG_2_RST_RBCN |
11382         MISC_REGISTERS_RESET_REG_2_RST_GRC  |
11383         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_REG_HARD_CORE |
11384         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_HARD_CORE_RST_B |
11385         MISC_REGISTERS_RESET_REG_2_RST_ATC |
11386         MISC_REGISTERS_RESET_REG_2_PGLC |
11387         MISC_REGISTERS_RESET_REG_2_RST_BMAC0 |
11388         MISC_REGISTERS_RESET_REG_2_RST_BMAC1 |
11389         MISC_REGISTERS_RESET_REG_2_RST_EMAC0 |
11390         MISC_REGISTERS_RESET_REG_2_RST_EMAC1 |
11391         MISC_REGISTERS_RESET_REG_2_UMAC0 |
11392         MISC_REGISTERS_RESET_REG_2_UMAC1;
11393
11394     /*
11395      * Keep the following blocks in reset:
11396      *  - all xxMACs are handled by the elink code.
11397      */
11398     stay_reset2 =
11399         MISC_REGISTERS_RESET_REG_2_XMAC |
11400         MISC_REGISTERS_RESET_REG_2_XMAC_SOFT;
11401
11402     /* Full reset masks according to the chip */
11403     reset_mask1 = 0xffffffff;
11404
11405     if (CHIP_IS_E1(sc))
11406         reset_mask2 = 0xffff;
11407     else if (CHIP_IS_E1H(sc))
11408         reset_mask2 = 0x1ffff;
11409     else if (CHIP_IS_E2(sc))
11410         reset_mask2 = 0xfffff;
11411     else /* CHIP_IS_E3 */
11412         reset_mask2 = 0x3ffffff;
11413
11414     /* Don't reset global blocks unless we need to */
11415     if (!global)
11416         reset_mask2 &= ~global_bits2;
11417
11418     /*
11419      * In case of attention in the QM, we need to reset PXP
11420      * (MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR) before QM
11421      * because otherwise QM reset would release 'close the gates' shortly
11422      * before resetting the PXP, then the PSWRQ would send a write
11423      * request to PGLUE. Then when PXP is reset, PGLUE would try to
11424      * read the payload data from PSWWR, but PSWWR would not
11425      * respond. The write queue in PGLUE would stuck, dmae commands
11426      * would not return. Therefore it's important to reset the second
11427      * reset register (containing the
11428      * MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR bit) before the
11429      * first one (containing the MISC_REGISTERS_RESET_REG_1_RST_QM
11430      * bit).
11431      */
11432     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR,
11433            reset_mask2 & (~not_reset_mask2));
11434
11435     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
11436            reset_mask1 & (~not_reset_mask1));
11437
11438     mb();
11439     wmb();
11440
11441     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET,
11442            reset_mask2 & (~stay_reset2));
11443
11444     mb();
11445     wmb();
11446
11447     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, reset_mask1);
11448     wmb();
11449 }
11450
11451 static int
11452 bxe_process_kill(struct bxe_softc *sc,
11453                  uint8_t          global)
11454 {
11455     int cnt = 1000;
11456     uint32_t val = 0;
11457     uint32_t sr_cnt, blk_cnt, port_is_idle_0, port_is_idle_1, pgl_exp_rom2;
11458     uint32_t tags_63_32 = 0;
11459
11460     /* Empty the Tetris buffer, wait for 1s */
11461     do {
11462         sr_cnt  = REG_RD(sc, PXP2_REG_RD_SR_CNT);
11463         blk_cnt = REG_RD(sc, PXP2_REG_RD_BLK_CNT);
11464         port_is_idle_0 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_0);
11465         port_is_idle_1 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_1);
11466         pgl_exp_rom2 = REG_RD(sc, PXP2_REG_PGL_EXP_ROM2);
11467         if (CHIP_IS_E3(sc)) {
11468             tags_63_32 = REG_RD(sc, PGLUE_B_REG_TAGS_63_32);
11469         }
11470
11471         if ((sr_cnt == 0x7e) && (blk_cnt == 0xa0) &&
11472             ((port_is_idle_0 & 0x1) == 0x1) &&
11473             ((port_is_idle_1 & 0x1) == 0x1) &&
11474             (pgl_exp_rom2 == 0xffffffff) &&
11475             (!CHIP_IS_E3(sc) || (tags_63_32 == 0xffffffff)))
11476             break;
11477         DELAY(1000);
11478     } while (cnt-- > 0);
11479
11480     if (cnt <= 0) {
11481         BLOGE(sc, "ERROR: Tetris buffer didn't get empty or there "
11482                   "are still outstanding read requests after 1s! "
11483                   "sr_cnt=0x%08x, blk_cnt=0x%08x, port_is_idle_0=0x%08x, "
11484                   "port_is_idle_1=0x%08x, pgl_exp_rom2=0x%08x\n",
11485               sr_cnt, blk_cnt, port_is_idle_0,
11486               port_is_idle_1, pgl_exp_rom2);
11487         return (-1);
11488     }
11489
11490     mb();
11491
11492     /* Close gates #2, #3 and #4 */
11493     bxe_set_234_gates(sc, TRUE);
11494
11495     /* Poll for IGU VQs for 57712 and newer chips */
11496     if (!CHIP_IS_E1x(sc) && bxe_er_poll_igu_vq(sc)) {
11497         return (-1);
11498     }
11499
11500     /* XXX indicate that "process kill" is in progress to MCP */
11501
11502     /* clear "unprepared" bit */
11503     REG_WR(sc, MISC_REG_UNPREPARED, 0);
11504     mb();
11505
11506     /* Make sure all is written to the chip before the reset */
11507     wmb();
11508
11509     /*
11510      * Wait for 1ms to empty GLUE and PCI-E core queues,
11511      * PSWHST, GRC and PSWRD Tetris buffer.
11512      */
11513     DELAY(1000);
11514
11515     /* Prepare to chip reset: */
11516     /* MCP */
11517     if (global) {
11518         bxe_reset_mcp_prep(sc, &val);
11519     }
11520
11521     /* PXP */
11522     bxe_pxp_prep(sc);
11523     mb();
11524
11525     /* reset the chip */
11526     bxe_process_kill_chip_reset(sc, global);
11527     mb();
11528
11529     /* clear errors in PGB */
11530     if (!CHIP_IS_E1(sc))
11531         REG_WR(sc, PGLUE_B_REG_LATCHED_ERRORS_CLR, 0x7f);
11532
11533     /* Recover after reset: */
11534     /* MCP */
11535     if (global && bxe_reset_mcp_comp(sc, val)) {
11536         return (-1);
11537     }
11538
11539     /* XXX add resetting the NO_MCP mode DB here */
11540
11541     /* Open the gates #2, #3 and #4 */
11542     bxe_set_234_gates(sc, FALSE);
11543
11544     /* XXX
11545      * IGU/AEU preparation bring back the AEU/IGU to a reset state
11546      * re-enable attentions
11547      */
11548
11549     return (0);
11550 }
11551
11552 static int
11553 bxe_leader_reset(struct bxe_softc *sc)
11554 {
11555     int rc = 0;
11556     uint8_t global = bxe_reset_is_global(sc);
11557     uint32_t load_code;
11558
11559     /*
11560      * If not going to reset MCP, load "fake" driver to reset HW while
11561      * driver is owner of the HW.
11562      */
11563     if (!global && !BXE_NOMCP(sc)) {
11564         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
11565                                    DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
11566         if (!load_code) {
11567             BLOGE(sc, "MCP response failure, aborting\n");
11568             rc = -1;
11569             goto exit_leader_reset;
11570         }
11571
11572         if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
11573             (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
11574             BLOGE(sc, "MCP unexpected response, aborting\n");
11575             rc = -1;
11576             goto exit_leader_reset2;
11577         }
11578
11579         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
11580         if (!load_code) {
11581             BLOGE(sc, "MCP response failure, aborting\n");
11582             rc = -1;
11583             goto exit_leader_reset2;
11584         }
11585     }
11586
11587     /* try to recover after the failure */
11588     if (bxe_process_kill(sc, global)) {
11589         BLOGE(sc, "Something bad occurred on engine %d!\n", SC_PATH(sc));
11590         rc = -1;
11591         goto exit_leader_reset2;
11592     }
11593
11594     /*
11595      * Clear the RESET_IN_PROGRESS and RESET_GLOBAL bits and update the driver
11596      * state.
11597      */
11598     bxe_set_reset_done(sc);
11599     if (global) {
11600         bxe_clear_reset_global(sc);
11601     }
11602
11603 exit_leader_reset2:
11604
11605     /* unload "fake driver" if it was loaded */
11606     if (!global && !BXE_NOMCP(sc)) {
11607         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
11608         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
11609     }
11610
11611 exit_leader_reset:
11612
11613     sc->is_leader = 0;
11614     bxe_release_leader_lock(sc);
11615
11616     mb();
11617     return (rc);
11618 }
11619
11620 /*
11621  * prepare INIT transition, parameters configured:
11622  *   - HC configuration
11623  *   - Queue's CDU context
11624  */
11625 static void
11626 bxe_pf_q_prep_init(struct bxe_softc               *sc,
11627                    struct bxe_fastpath            *fp,
11628                    struct ecore_queue_init_params *init_params)
11629 {
11630     uint8_t cos;
11631     int cxt_index, cxt_offset;
11632
11633     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->rx.flags);
11634     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->tx.flags);
11635
11636     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->rx.flags);
11637     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->tx.flags);
11638
11639     /* HC rate */
11640     init_params->rx.hc_rate =
11641         sc->hc_rx_ticks ? (1000000 / sc->hc_rx_ticks) : 0;
11642     init_params->tx.hc_rate =
11643         sc->hc_tx_ticks ? (1000000 / sc->hc_tx_ticks) : 0;
11644
11645     /* FW SB ID */
11646     init_params->rx.fw_sb_id = init_params->tx.fw_sb_id = fp->fw_sb_id;
11647
11648     /* CQ index among the SB indices */
11649     init_params->rx.sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11650     init_params->tx.sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS;
11651
11652     /* set maximum number of COSs supported by this queue */
11653     init_params->max_cos = sc->max_cos;
11654
11655     BLOGD(sc, DBG_LOAD, "fp %d setting queue params max cos to %d\n",
11656           fp->index, init_params->max_cos);
11657
11658     /* set the context pointers queue object */
11659     for (cos = FIRST_TX_COS_INDEX; cos < init_params->max_cos; cos++) {
11660         /* XXX change index/cid here if ever support multiple tx CoS */
11661         /* fp->txdata[cos]->cid */
11662         cxt_index = fp->index / ILT_PAGE_CIDS;
11663         cxt_offset = fp->index - (cxt_index * ILT_PAGE_CIDS);
11664         init_params->cxts[cos] = &sc->context[cxt_index].vcxt[cxt_offset].eth;
11665     }
11666 }
11667
11668 /* set flags that are common for the Tx-only and not normal connections */
11669 static unsigned long
11670 bxe_get_common_flags(struct bxe_softc    *sc,
11671                      struct bxe_fastpath *fp,
11672                      uint8_t             zero_stats)
11673 {
11674     unsigned long flags = 0;
11675
11676     /* PF driver will always initialize the Queue to an ACTIVE state */
11677     bxe_set_bit(ECORE_Q_FLG_ACTIVE, &flags);
11678
11679     /*
11680      * tx only connections collect statistics (on the same index as the
11681      * parent connection). The statistics are zeroed when the parent
11682      * connection is initialized.
11683      */
11684
11685     bxe_set_bit(ECORE_Q_FLG_STATS, &flags);
11686     if (zero_stats) {
11687         bxe_set_bit(ECORE_Q_FLG_ZERO_STATS, &flags);
11688     }
11689
11690     /*
11691      * tx only connections can support tx-switching, though their
11692      * CoS-ness doesn't survive the loopback
11693      */
11694     if (sc->flags & BXE_TX_SWITCHING) {
11695         bxe_set_bit(ECORE_Q_FLG_TX_SWITCH, &flags);
11696     }
11697
11698     bxe_set_bit(ECORE_Q_FLG_PCSUM_ON_PKT, &flags);
11699
11700     return (flags);
11701 }
11702
11703 static unsigned long
11704 bxe_get_q_flags(struct bxe_softc    *sc,
11705                 struct bxe_fastpath *fp,
11706                 uint8_t             leading)
11707 {
11708     unsigned long flags = 0;
11709
11710     if (IS_MF_SD(sc)) {
11711         bxe_set_bit(ECORE_Q_FLG_OV, &flags);
11712     }
11713
11714     if (sc->ifnet->if_capenable & IFCAP_LRO) {
11715         bxe_set_bit(ECORE_Q_FLG_TPA, &flags);
11716         bxe_set_bit(ECORE_Q_FLG_TPA_IPV6, &flags);
11717 #if 0
11718         if (fp->mode == TPA_MODE_GRO)
11719             __set_bit(ECORE_Q_FLG_TPA_GRO, &flags);
11720 #endif
11721     }
11722
11723     if (leading) {
11724         bxe_set_bit(ECORE_Q_FLG_LEADING_RSS, &flags);
11725         bxe_set_bit(ECORE_Q_FLG_MCAST, &flags);
11726     }
11727
11728     bxe_set_bit(ECORE_Q_FLG_VLAN, &flags);
11729
11730 #if 0
11731     /* configure silent vlan removal */
11732     if (IS_MF_AFEX(sc)) {
11733         bxe_set_bit(ECORE_Q_FLG_SILENT_VLAN_REM, &flags);
11734     }
11735 #endif
11736
11737     /* merge with common flags */
11738     return (flags | bxe_get_common_flags(sc, fp, TRUE));
11739 }
11740
11741 static void
11742 bxe_pf_q_prep_general(struct bxe_softc                  *sc,
11743                       struct bxe_fastpath               *fp,
11744                       struct ecore_general_setup_params *gen_init,
11745                       uint8_t                           cos)
11746 {
11747     gen_init->stat_id = bxe_stats_id(fp);
11748     gen_init->spcl_id = fp->cl_id;
11749     gen_init->mtu = sc->mtu;
11750     gen_init->cos = cos;
11751 }
11752
11753 static void
11754 bxe_pf_rx_q_prep(struct bxe_softc              *sc,
11755                  struct bxe_fastpath           *fp,
11756                  struct rxq_pause_params       *pause,
11757                  struct ecore_rxq_setup_params *rxq_init)
11758 {
11759     uint8_t max_sge = 0;
11760     uint16_t sge_sz = 0;
11761     uint16_t tpa_agg_size = 0;
11762
11763     pause->sge_th_lo = SGE_TH_LO(sc);
11764     pause->sge_th_hi = SGE_TH_HI(sc);
11765
11766     /* validate SGE ring has enough to cross high threshold */
11767     if (sc->dropless_fc &&
11768             (pause->sge_th_hi + FW_PREFETCH_CNT) >
11769             (RX_SGE_USABLE_PER_PAGE * RX_SGE_NUM_PAGES)) {
11770         BLOGW(sc, "sge ring threshold limit\n");
11771     }
11772
11773     /* minimum max_aggregation_size is 2*MTU (two full buffers) */
11774     tpa_agg_size = (2 * sc->mtu);
11775     if (tpa_agg_size < sc->max_aggregation_size) {
11776         tpa_agg_size = sc->max_aggregation_size;
11777     }
11778
11779     max_sge = SGE_PAGE_ALIGN(sc->mtu) >> SGE_PAGE_SHIFT;
11780     max_sge = ((max_sge + PAGES_PER_SGE - 1) &
11781                    (~(PAGES_PER_SGE - 1))) >> PAGES_PER_SGE_SHIFT;
11782     sge_sz = (uint16_t)min(SGE_PAGES, 0xffff);
11783
11784     /* pause - not for e1 */
11785     if (!CHIP_IS_E1(sc)) {
11786         pause->bd_th_lo = BD_TH_LO(sc);
11787         pause->bd_th_hi = BD_TH_HI(sc);
11788
11789         pause->rcq_th_lo = RCQ_TH_LO(sc);
11790         pause->rcq_th_hi = RCQ_TH_HI(sc);
11791
11792         /* validate rings have enough entries to cross high thresholds */
11793         if (sc->dropless_fc &&
11794             pause->bd_th_hi + FW_PREFETCH_CNT >
11795             sc->rx_ring_size) {
11796             BLOGW(sc, "rx bd ring threshold limit\n");
11797         }
11798
11799         if (sc->dropless_fc &&
11800             pause->rcq_th_hi + FW_PREFETCH_CNT >
11801             RCQ_NUM_PAGES * RCQ_USABLE_PER_PAGE) {
11802             BLOGW(sc, "rcq ring threshold limit\n");
11803         }
11804
11805         pause->pri_map = 1;
11806     }
11807
11808     /* rxq setup */
11809     rxq_init->dscr_map   = fp->rx_dma.paddr;
11810     rxq_init->sge_map    = fp->rx_sge_dma.paddr;
11811     rxq_init->rcq_map    = fp->rcq_dma.paddr;
11812     rxq_init->rcq_np_map = (fp->rcq_dma.paddr + BCM_PAGE_SIZE);
11813
11814     /*
11815      * This should be a maximum number of data bytes that may be
11816      * placed on the BD (not including paddings).
11817      */
11818     rxq_init->buf_sz = (fp->rx_buf_size -
11819                         IP_HEADER_ALIGNMENT_PADDING);
11820
11821     rxq_init->cl_qzone_id     = fp->cl_qzone_id;
11822     rxq_init->tpa_agg_sz      = tpa_agg_size;
11823     rxq_init->sge_buf_sz      = sge_sz;
11824     rxq_init->max_sges_pkt    = max_sge;
11825     rxq_init->rss_engine_id   = SC_FUNC(sc);
11826     rxq_init->mcast_engine_id = SC_FUNC(sc);
11827
11828     /*
11829      * Maximum number or simultaneous TPA aggregation for this Queue.
11830      * For PF Clients it should be the maximum available number.
11831      * VF driver(s) may want to define it to a smaller value.
11832      */
11833     rxq_init->max_tpa_queues = MAX_AGG_QS(sc);
11834
11835     rxq_init->cache_line_log = BXE_RX_ALIGN_SHIFT;
11836     rxq_init->fw_sb_id = fp->fw_sb_id;
11837
11838     rxq_init->sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11839
11840     /*
11841      * configure silent vlan removal
11842      * if multi function mode is afex, then mask default vlan
11843      */
11844     if (IS_MF_AFEX(sc)) {
11845         rxq_init->silent_removal_value =
11846             sc->devinfo.mf_info.afex_def_vlan_tag;
11847         rxq_init->silent_removal_mask = EVL_VLID_MASK;
11848     }
11849 }
11850
11851 static void
11852 bxe_pf_tx_q_prep(struct bxe_softc              *sc,
11853                  struct bxe_fastpath           *fp,
11854                  struct ecore_txq_setup_params *txq_init,
11855                  uint8_t                       cos)
11856 {
11857     /*
11858      * XXX If multiple CoS is ever supported then each fastpath structure
11859      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
11860      * fp->txdata[cos]->tx_dma.paddr;
11861      */
11862     txq_init->dscr_map     = fp->tx_dma.paddr;
11863     txq_init->sb_cq_index  = HC_INDEX_ETH_FIRST_TX_CQ_CONS + cos;
11864     txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
11865     txq_init->fw_sb_id     = fp->fw_sb_id;
11866
11867     /*
11868      * set the TSS leading client id for TX classfication to the
11869      * leading RSS client id
11870      */
11871     txq_init->tss_leading_cl_id = BXE_FP(sc, 0, cl_id);
11872 }
11873
11874 /*
11875  * This function performs 2 steps in a queue state machine:
11876  *   1) RESET->INIT
11877  *   2) INIT->SETUP
11878  */
11879 static int
11880 bxe_setup_queue(struct bxe_softc    *sc,
11881                 struct bxe_fastpath *fp,
11882                 uint8_t             leading)
11883 {
11884     struct ecore_queue_state_params q_params = { NULL };
11885     struct ecore_queue_setup_params *setup_params =
11886                         &q_params.params.setup;
11887 #if 0
11888     struct ecore_queue_setup_tx_only_params *tx_only_params =
11889                         &q_params.params.tx_only;
11890     uint8_t tx_index;
11891 #endif
11892     int rc;
11893
11894     BLOGD(sc, DBG_LOAD, "setting up queue %d\n", fp->index);
11895
11896     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
11897
11898     q_params.q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
11899
11900     /* we want to wait for completion in this context */
11901     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
11902
11903     /* prepare the INIT parameters */
11904     bxe_pf_q_prep_init(sc, fp, &q_params.params.init);
11905
11906     /* Set the command */
11907     q_params.cmd = ECORE_Q_CMD_INIT;
11908
11909     /* Change the state to INIT */
11910     rc = ecore_queue_state_change(sc, &q_params);
11911     if (rc) {
11912         BLOGE(sc, "Queue(%d) INIT failed\n", fp->index);
11913         return (rc);
11914     }
11915
11916     BLOGD(sc, DBG_LOAD, "init complete\n");
11917
11918     /* now move the Queue to the SETUP state */
11919     memset(setup_params, 0, sizeof(*setup_params));
11920
11921     /* set Queue flags */
11922     setup_params->flags = bxe_get_q_flags(sc, fp, leading);
11923
11924     /* set general SETUP parameters */
11925     bxe_pf_q_prep_general(sc, fp, &setup_params->gen_params,
11926                           FIRST_TX_COS_INDEX);
11927
11928     bxe_pf_rx_q_prep(sc, fp,
11929                      &setup_params->pause_params,
11930                      &setup_params->rxq_params);
11931
11932     bxe_pf_tx_q_prep(sc, fp,
11933                      &setup_params->txq_params,
11934                      FIRST_TX_COS_INDEX);
11935
11936     /* Set the command */
11937     q_params.cmd = ECORE_Q_CMD_SETUP;
11938
11939     /* change the state to SETUP */
11940     rc = ecore_queue_state_change(sc, &q_params);
11941     if (rc) {
11942         BLOGE(sc, "Queue(%d) SETUP failed\n", fp->index);
11943         return (rc);
11944     }
11945
11946 #if 0
11947     /* loop through the relevant tx-only indices */
11948     for (tx_index = FIRST_TX_ONLY_COS_INDEX;
11949          tx_index < sc->max_cos;
11950          tx_index++) {
11951         /* prepare and send tx-only ramrod*/
11952         rc = bxe_setup_tx_only(sc, fp, &q_params,
11953                                tx_only_params, tx_index, leading);
11954         if (rc) {
11955             BLOGE(sc, "Queue(%d.%d) TX_ONLY_SETUP failed\n",
11956                   fp->index, tx_index);
11957             return (rc);
11958         }
11959     }
11960 #endif
11961
11962     return (rc);
11963 }
11964
11965 static int
11966 bxe_setup_leading(struct bxe_softc *sc)
11967 {
11968     return (bxe_setup_queue(sc, &sc->fp[0], TRUE));
11969 }
11970
11971 static int
11972 bxe_config_rss_pf(struct bxe_softc            *sc,
11973                   struct ecore_rss_config_obj *rss_obj,
11974                   uint8_t                     config_hash)
11975 {
11976     struct ecore_config_rss_params params = { NULL };
11977     int i;
11978
11979     /*
11980      * Although RSS is meaningless when there is a single HW queue we
11981      * still need it enabled in order to have HW Rx hash generated.
11982      */
11983
11984     params.rss_obj = rss_obj;
11985
11986     bxe_set_bit(RAMROD_COMP_WAIT, &params.ramrod_flags);
11987
11988     bxe_set_bit(ECORE_RSS_MODE_REGULAR, &params.rss_flags);
11989
11990     /* RSS configuration */
11991     bxe_set_bit(ECORE_RSS_IPV4, &params.rss_flags);
11992     bxe_set_bit(ECORE_RSS_IPV4_TCP, &params.rss_flags);
11993     bxe_set_bit(ECORE_RSS_IPV6, &params.rss_flags);
11994     bxe_set_bit(ECORE_RSS_IPV6_TCP, &params.rss_flags);
11995     if (rss_obj->udp_rss_v4) {
11996         bxe_set_bit(ECORE_RSS_IPV4_UDP, &params.rss_flags);
11997     }
11998     if (rss_obj->udp_rss_v6) {
11999         bxe_set_bit(ECORE_RSS_IPV6_UDP, &params.rss_flags);
12000     }
12001
12002     /* Hash bits */
12003     params.rss_result_mask = MULTI_MASK;
12004
12005     memcpy(params.ind_table, rss_obj->ind_table, sizeof(params.ind_table));
12006
12007     if (config_hash) {
12008         /* RSS keys */
12009         for (i = 0; i < sizeof(params.rss_key) / 4; i++) {
12010             params.rss_key[i] = arc4random();
12011         }
12012
12013         bxe_set_bit(ECORE_RSS_SET_SRCH, &params.rss_flags);
12014     }
12015
12016     return (ecore_config_rss(sc, &params));
12017 }
12018
12019 static int
12020 bxe_config_rss_eth(struct bxe_softc *sc,
12021                    uint8_t          config_hash)
12022 {
12023     return (bxe_config_rss_pf(sc, &sc->rss_conf_obj, config_hash));
12024 }
12025
12026 static int
12027 bxe_init_rss_pf(struct bxe_softc *sc)
12028 {
12029     uint8_t num_eth_queues = BXE_NUM_ETH_QUEUES(sc);
12030     int i;
12031
12032     /*
12033      * Prepare the initial contents of the indirection table if
12034      * RSS is enabled
12035      */
12036     for (i = 0; i < sizeof(sc->rss_conf_obj.ind_table); i++) {
12037         sc->rss_conf_obj.ind_table[i] =
12038             (sc->fp->cl_id + (i % num_eth_queues));
12039     }
12040
12041     if (sc->udp_rss) {
12042         sc->rss_conf_obj.udp_rss_v4 = sc->rss_conf_obj.udp_rss_v6 = 1;
12043     }
12044
12045     /*
12046      * For 57710 and 57711 SEARCHER configuration (rss_keys) is
12047      * per-port, so if explicit configuration is needed, do it only
12048      * for a PMF.
12049      *
12050      * For 57712 and newer it's a per-function configuration.
12051      */
12052     return (bxe_config_rss_eth(sc, sc->port.pmf || !CHIP_IS_E1x(sc)));
12053 }
12054
12055 static int
12056 bxe_set_mac_one(struct bxe_softc          *sc,
12057                 uint8_t                   *mac,
12058                 struct ecore_vlan_mac_obj *obj,
12059                 uint8_t                   set,
12060                 int                       mac_type,
12061                 unsigned long             *ramrod_flags)
12062 {
12063     struct ecore_vlan_mac_ramrod_params ramrod_param;
12064     int rc;
12065
12066     memset(&ramrod_param, 0, sizeof(ramrod_param));
12067
12068     /* fill in general parameters */
12069     ramrod_param.vlan_mac_obj = obj;
12070     ramrod_param.ramrod_flags = *ramrod_flags;
12071
12072     /* fill a user request section if needed */
12073     if (!bxe_test_bit(RAMROD_CONT, ramrod_flags)) {
12074         memcpy(ramrod_param.user_req.u.mac.mac, mac, ETH_ALEN);
12075
12076         bxe_set_bit(mac_type, &ramrod_param.user_req.vlan_mac_flags);
12077
12078         /* Set the command: ADD or DEL */
12079         ramrod_param.user_req.cmd = (set) ? ECORE_VLAN_MAC_ADD :
12080                                             ECORE_VLAN_MAC_DEL;
12081     }
12082
12083     rc = ecore_config_vlan_mac(sc, &ramrod_param);
12084
12085     if (rc == ECORE_EXISTS) {
12086         BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12087         /* do not treat adding same MAC as error */
12088         rc = 0;
12089     } else if (rc < 0) {
12090         BLOGE(sc, "%s MAC failed (%d)\n", (set ? "Set" : "Delete"), rc);
12091     }
12092
12093     return (rc);
12094 }
12095
12096 static int
12097 bxe_set_eth_mac(struct bxe_softc *sc,
12098                 uint8_t          set)
12099 {
12100     unsigned long ramrod_flags = 0;
12101
12102     BLOGD(sc, DBG_LOAD, "Adding Ethernet MAC\n");
12103
12104     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
12105
12106     /* Eth MAC is set on RSS leading client (fp[0]) */
12107     return (bxe_set_mac_one(sc, sc->link_params.mac_addr,
12108                             &sc->sp_objs->mac_obj,
12109                             set, ECORE_ETH_MAC, &ramrod_flags));
12110 }
12111
12112 #if 0
12113 static void
12114 bxe_update_max_mf_config(struct bxe_softc *sc,
12115                          uint32_t         value)
12116 {
12117     /* load old values */
12118     uint32_t mf_cfg = sc->devinfo.mf_info.mf_config[SC_VN(sc)];
12119
12120     if (value != bxe_extract_max_cfg(sc, mf_cfg)) {
12121         /* leave all but MAX value */
12122         mf_cfg &= ~FUNC_MF_CFG_MAX_BW_MASK;
12123
12124         /* set new MAX value */
12125         mf_cfg |= ((value << FUNC_MF_CFG_MAX_BW_SHIFT) &
12126                    FUNC_MF_CFG_MAX_BW_MASK);
12127
12128         bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW, mf_cfg);
12129     }
12130 }
12131 #endif
12132
12133 static int
12134 bxe_get_cur_phy_idx(struct bxe_softc *sc)
12135 {
12136     uint32_t sel_phy_idx = 0;
12137
12138     if (sc->link_params.num_phys <= 1) {
12139         return (ELINK_INT_PHY);
12140     }
12141
12142     if (sc->link_vars.link_up) {
12143         sel_phy_idx = ELINK_EXT_PHY1;
12144         /* In case link is SERDES, check if the ELINK_EXT_PHY2 is the one */
12145         if ((sc->link_vars.link_status & LINK_STATUS_SERDES_LINK) &&
12146             (sc->link_params.phy[ELINK_EXT_PHY2].supported &
12147              ELINK_SUPPORTED_FIBRE))
12148             sel_phy_idx = ELINK_EXT_PHY2;
12149     } else {
12150         switch (elink_phy_selection(&sc->link_params)) {
12151         case PORT_HW_CFG_PHY_SELECTION_HARDWARE_DEFAULT:
12152         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY:
12153         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY_PRIORITY:
12154                sel_phy_idx = ELINK_EXT_PHY1;
12155                break;
12156         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY:
12157         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY_PRIORITY:
12158                sel_phy_idx = ELINK_EXT_PHY2;
12159                break;
12160         }
12161     }
12162
12163     return (sel_phy_idx);
12164 }
12165
12166 static int
12167 bxe_get_link_cfg_idx(struct bxe_softc *sc)
12168 {
12169     uint32_t sel_phy_idx = bxe_get_cur_phy_idx(sc);
12170
12171     /*
12172      * The selected activated PHY is always after swapping (in case PHY
12173      * swapping is enabled). So when swapping is enabled, we need to reverse
12174      * the configuration
12175      */
12176
12177     if (sc->link_params.multi_phy_config & PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
12178         if (sel_phy_idx == ELINK_EXT_PHY1)
12179             sel_phy_idx = ELINK_EXT_PHY2;
12180         else if (sel_phy_idx == ELINK_EXT_PHY2)
12181             sel_phy_idx = ELINK_EXT_PHY1;
12182     }
12183
12184     return (ELINK_LINK_CONFIG_IDX(sel_phy_idx));
12185 }
12186
12187 static void
12188 bxe_set_requested_fc(struct bxe_softc *sc)
12189 {
12190     /*
12191      * Initialize link parameters structure variables
12192      * It is recommended to turn off RX FC for jumbo frames
12193      * for better performance
12194      */
12195     if (CHIP_IS_E1x(sc) && (sc->mtu > 5000)) {
12196         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_TX;
12197     } else {
12198         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_BOTH;
12199     }
12200 }
12201
12202 static void
12203 bxe_calc_fc_adv(struct bxe_softc *sc)
12204 {
12205     uint8_t cfg_idx = bxe_get_link_cfg_idx(sc);
12206     switch (sc->link_vars.ieee_fc &
12207             MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
12208     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
12209     default:
12210         sc->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
12211                                            ADVERTISED_Pause);
12212         break;
12213
12214     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
12215         sc->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
12216                                           ADVERTISED_Pause);
12217         break;
12218
12219     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
12220         sc->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
12221         break;
12222     }
12223 }
12224
12225 static uint16_t
12226 bxe_get_mf_speed(struct bxe_softc *sc)
12227 {
12228     uint16_t line_speed = sc->link_vars.line_speed;
12229     if (IS_MF(sc)) {
12230         uint16_t maxCfg =
12231             bxe_extract_max_cfg(sc, sc->devinfo.mf_info.mf_config[SC_VN(sc)]);
12232
12233         /* calculate the current MAX line speed limit for the MF devices */
12234         if (IS_MF_SI(sc)) {
12235             line_speed = (line_speed * maxCfg) / 100;
12236         } else { /* SD mode */
12237             uint16_t vn_max_rate = maxCfg * 100;
12238
12239             if (vn_max_rate < line_speed) {
12240                 line_speed = vn_max_rate;
12241             }
12242         }
12243     }
12244
12245     return (line_speed);
12246 }
12247
12248 static void
12249 bxe_fill_report_data(struct bxe_softc            *sc,
12250                      struct bxe_link_report_data *data)
12251 {
12252     uint16_t line_speed = bxe_get_mf_speed(sc);
12253
12254     memset(data, 0, sizeof(*data));
12255
12256     /* fill the report data with the effective line speed */
12257     data->line_speed = line_speed;
12258
12259     /* Link is down */
12260     if (!sc->link_vars.link_up || (sc->flags & BXE_MF_FUNC_DIS)) {
12261         bxe_set_bit(BXE_LINK_REPORT_LINK_DOWN, &data->link_report_flags);
12262     }
12263
12264     /* Full DUPLEX */
12265     if (sc->link_vars.duplex == DUPLEX_FULL) {
12266         bxe_set_bit(BXE_LINK_REPORT_FULL_DUPLEX, &data->link_report_flags);
12267     }
12268
12269     /* Rx Flow Control is ON */
12270     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_RX) {
12271         bxe_set_bit(BXE_LINK_REPORT_RX_FC_ON, &data->link_report_flags);
12272     }
12273
12274     /* Tx Flow Control is ON */
12275     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
12276         bxe_set_bit(BXE_LINK_REPORT_TX_FC_ON, &data->link_report_flags);
12277     }
12278 }
12279
12280 /* report link status to OS, should be called under phy_lock */
12281 static void
12282 bxe_link_report_locked(struct bxe_softc *sc)
12283 {
12284     struct bxe_link_report_data cur_data;
12285
12286     /* reread mf_cfg */
12287     if (IS_PF(sc) && !CHIP_IS_E1(sc)) {
12288         bxe_read_mf_cfg(sc);
12289     }
12290
12291     /* Read the current link report info */
12292     bxe_fill_report_data(sc, &cur_data);
12293
12294     /* Don't report link down or exactly the same link status twice */
12295     if (!memcmp(&cur_data, &sc->last_reported_link, sizeof(cur_data)) ||
12296         (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12297                       &sc->last_reported_link.link_report_flags) &&
12298          bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12299                       &cur_data.link_report_flags))) {
12300         return;
12301     }
12302
12303     sc->link_cnt++;
12304
12305     /* report new link params and remember the state for the next time */
12306     memcpy(&sc->last_reported_link, &cur_data, sizeof(cur_data));
12307
12308     if (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12309                      &cur_data.link_report_flags)) {
12310         if_link_state_change(sc->ifnet, LINK_STATE_DOWN);
12311         BLOGI(sc, "NIC Link is Down\n");
12312     } else {
12313         const char *duplex;
12314         const char *flow;
12315
12316         if (bxe_test_and_clear_bit(BXE_LINK_REPORT_FULL_DUPLEX,
12317                                    &cur_data.link_report_flags)) {
12318             duplex = "full";
12319         } else {
12320             duplex = "half";
12321         }
12322
12323         /*
12324          * Handle the FC at the end so that only these flags would be
12325          * possibly set. This way we may easily check if there is no FC
12326          * enabled.
12327          */
12328         if (cur_data.link_report_flags) {
12329             if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12330                              &cur_data.link_report_flags) &&
12331                 bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12332                              &cur_data.link_report_flags)) {
12333                 flow = "ON - receive & transmit";
12334             } else if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12335                                     &cur_data.link_report_flags) &&
12336                        !bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12337                                      &cur_data.link_report_flags)) {
12338                 flow = "ON - receive";
12339             } else if (!bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12340                                      &cur_data.link_report_flags) &&
12341                        bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12342                                     &cur_data.link_report_flags)) {
12343                 flow = "ON - transmit";
12344             } else {
12345                 flow = "none"; /* possible? */
12346             }
12347         } else {
12348             flow = "none";
12349         }
12350
12351         if_link_state_change(sc->ifnet, LINK_STATE_UP);
12352         BLOGI(sc, "NIC Link is Up, %d Mbps %s duplex, Flow control: %s\n",
12353               cur_data.line_speed, duplex, flow);
12354     }
12355 }
12356
12357 static void
12358 bxe_link_report(struct bxe_softc *sc)
12359 {
12360     bxe_acquire_phy_lock(sc);
12361     bxe_link_report_locked(sc);
12362     bxe_release_phy_lock(sc);
12363 }
12364
12365 static void
12366 bxe_link_status_update(struct bxe_softc *sc)
12367 {
12368     if (sc->state != BXE_STATE_OPEN) {
12369         return;
12370     }
12371
12372 #if 0
12373     /* read updated dcb configuration */
12374     if (IS_PF(sc))
12375         bxe_dcbx_pmf_update(sc);
12376 #endif
12377
12378     if (IS_PF(sc) && !CHIP_REV_IS_SLOW(sc)) {
12379         elink_link_status_update(&sc->link_params, &sc->link_vars);
12380     } else {
12381         sc->port.supported[0] |= (ELINK_SUPPORTED_10baseT_Half |
12382                                   ELINK_SUPPORTED_10baseT_Full |
12383                                   ELINK_SUPPORTED_100baseT_Half |
12384                                   ELINK_SUPPORTED_100baseT_Full |
12385                                   ELINK_SUPPORTED_1000baseT_Full |
12386                                   ELINK_SUPPORTED_2500baseX_Full |
12387                                   ELINK_SUPPORTED_10000baseT_Full |
12388                                   ELINK_SUPPORTED_TP |
12389                                   ELINK_SUPPORTED_FIBRE |
12390                                   ELINK_SUPPORTED_Autoneg |
12391                                   ELINK_SUPPORTED_Pause |
12392                                   ELINK_SUPPORTED_Asym_Pause);
12393         sc->port.advertising[0] = sc->port.supported[0];
12394
12395         sc->link_params.sc                = sc;
12396         sc->link_params.port              = SC_PORT(sc);
12397         sc->link_params.req_duplex[0]     = DUPLEX_FULL;
12398         sc->link_params.req_flow_ctrl[0]  = ELINK_FLOW_CTRL_NONE;
12399         sc->link_params.req_line_speed[0] = SPEED_10000;
12400         sc->link_params.speed_cap_mask[0] = 0x7f0000;
12401         sc->link_params.switch_cfg        = ELINK_SWITCH_CFG_10G;
12402
12403         if (CHIP_REV_IS_FPGA(sc)) {
12404             sc->link_vars.mac_type    = ELINK_MAC_TYPE_EMAC;
12405             sc->link_vars.line_speed  = ELINK_SPEED_1000;
12406             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12407                                          LINK_STATUS_SPEED_AND_DUPLEX_1000TFD);
12408         } else {
12409             sc->link_vars.mac_type    = ELINK_MAC_TYPE_BMAC;
12410             sc->link_vars.line_speed  = ELINK_SPEED_10000;
12411             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12412                                          LINK_STATUS_SPEED_AND_DUPLEX_10GTFD);
12413         }
12414
12415         sc->link_vars.link_up = 1;
12416
12417         sc->link_vars.duplex    = DUPLEX_FULL;
12418         sc->link_vars.flow_ctrl = ELINK_FLOW_CTRL_NONE;
12419
12420         if (IS_PF(sc)) {
12421             REG_WR(sc, NIG_REG_EGRESS_DRAIN0_MODE + sc->link_params.port*4, 0);
12422             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12423             bxe_link_report(sc);
12424         }
12425     }
12426
12427     if (IS_PF(sc)) {
12428         if (sc->link_vars.link_up) {
12429             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12430         } else {
12431             bxe_stats_handle(sc, STATS_EVENT_STOP);
12432         }
12433         bxe_link_report(sc);
12434     } else {
12435         bxe_link_report(sc);
12436         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12437     }
12438 }
12439
12440 static int
12441 bxe_initial_phy_init(struct bxe_softc *sc,
12442                      int              load_mode)
12443 {
12444     int rc, cfg_idx = bxe_get_link_cfg_idx(sc);
12445     uint16_t req_line_speed = sc->link_params.req_line_speed[cfg_idx];
12446     struct elink_params *lp = &sc->link_params;
12447
12448     bxe_set_requested_fc(sc);
12449
12450     if (CHIP_REV_IS_SLOW(sc)) {
12451         uint32_t bond = CHIP_BOND_ID(sc);
12452         uint32_t feat = 0;
12453
12454         if (CHIP_IS_E2(sc) && CHIP_IS_MODE_4_PORT(sc)) {
12455             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12456         } else if (bond & 0x4) {
12457             if (CHIP_IS_E3(sc)) {
12458                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_XMAC;
12459             } else {
12460                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12461             }
12462         } else if (bond & 0x8) {
12463             if (CHIP_IS_E3(sc)) {
12464                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_UMAC;
12465             } else {
12466                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12467             }
12468         }
12469
12470         /* disable EMAC for E3 and above */
12471         if (bond & 0x2) {
12472             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12473         }
12474
12475         sc->link_params.feature_config_flags |= feat;
12476     }
12477
12478     bxe_acquire_phy_lock(sc);
12479
12480     if (load_mode == LOAD_DIAG) {
12481         lp->loopback_mode = ELINK_LOOPBACK_XGXS;
12482         /* Prefer doing PHY loopback at 10G speed, if possible */
12483         if (lp->req_line_speed[cfg_idx] < ELINK_SPEED_10000) {
12484             if (lp->speed_cap_mask[cfg_idx] &
12485                 PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
12486                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_10000;
12487             } else {
12488                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_1000;
12489             }
12490         }
12491     }
12492
12493     if (load_mode == LOAD_LOOPBACK_EXT) {
12494         lp->loopback_mode = ELINK_LOOPBACK_EXT;
12495     }
12496
12497     rc = elink_phy_init(&sc->link_params, &sc->link_vars);
12498
12499     bxe_release_phy_lock(sc);
12500
12501     bxe_calc_fc_adv(sc);
12502
12503     if (sc->link_vars.link_up) {
12504         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12505         bxe_link_report(sc);
12506     }
12507
12508     if (!CHIP_REV_IS_SLOW(sc)) {
12509         bxe_periodic_start(sc);
12510     }
12511
12512     sc->link_params.req_line_speed[cfg_idx] = req_line_speed;
12513     return (rc);
12514 }
12515
12516 /* must be called under IF_ADDR_LOCK */
12517 static int
12518 bxe_init_mcast_macs_list(struct bxe_softc                 *sc,
12519                          struct ecore_mcast_ramrod_params *p)
12520 {
12521     struct ifnet *ifp = sc->ifnet;
12522     int mc_count = 0;
12523     struct ifmultiaddr *ifma;
12524     struct ecore_mcast_list_elem *mc_mac;
12525
12526     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12527         if (ifma->ifma_addr->sa_family != AF_LINK) {
12528             continue;
12529         }
12530
12531         mc_count++;
12532     }
12533
12534     ECORE_LIST_INIT(&p->mcast_list);
12535     p->mcast_list_len = 0;
12536
12537     if (!mc_count) {
12538         return (0);
12539     }
12540
12541     mc_mac = malloc(sizeof(*mc_mac) * mc_count, M_DEVBUF,
12542                     (M_NOWAIT | M_ZERO));
12543     if (!mc_mac) {
12544         BLOGE(sc, "Failed to allocate temp mcast list\n");
12545         return (-1);
12546     }
12547     bzero(mc_mac, (sizeof(*mc_mac) * mc_count));
12548
12549     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12550         if (ifma->ifma_addr->sa_family != AF_LINK) {
12551             continue;
12552         }
12553
12554         mc_mac->mac = (uint8_t *)LLADDR((struct sockaddr_dl *)ifma->ifma_addr);
12555         ECORE_LIST_PUSH_TAIL(&mc_mac->link, &p->mcast_list);
12556
12557         BLOGD(sc, DBG_LOAD,
12558               "Setting MCAST %02X:%02X:%02X:%02X:%02X:%02X\n",
12559               mc_mac->mac[0], mc_mac->mac[1], mc_mac->mac[2],
12560               mc_mac->mac[3], mc_mac->mac[4], mc_mac->mac[5]);
12561
12562         mc_mac++;
12563     }
12564
12565     p->mcast_list_len = mc_count;
12566
12567     return (0);
12568 }
12569
12570 static void
12571 bxe_free_mcast_macs_list(struct ecore_mcast_ramrod_params *p)
12572 {
12573     struct ecore_mcast_list_elem *mc_mac =
12574         ECORE_LIST_FIRST_ENTRY(&p->mcast_list,
12575                                struct ecore_mcast_list_elem,
12576                                link);
12577
12578     if (mc_mac) {
12579         /* only a single free as all mc_macs are in the same heap array */
12580         free(mc_mac, M_DEVBUF);
12581     }
12582 }
12583
12584 static int
12585 bxe_set_mc_list(struct bxe_softc *sc)
12586 {
12587     struct ecore_mcast_ramrod_params rparam = { NULL };
12588     int rc = 0;
12589
12590     rparam.mcast_obj = &sc->mcast_obj;
12591
12592     BXE_MCAST_LOCK(sc);
12593
12594     /* first, clear all configured multicast MACs */
12595     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
12596     if (rc < 0) {
12597         BLOGE(sc, "Failed to clear multicast configuration: %d\n", rc);
12598         BXE_MCAST_UNLOCK(sc);
12599         return (rc);
12600     }
12601
12602     /* configure a new MACs list */
12603     rc = bxe_init_mcast_macs_list(sc, &rparam);
12604     if (rc) {
12605         BLOGE(sc, "Failed to create mcast MACs list (%d)\n", rc);
12606         BXE_MCAST_UNLOCK(sc);
12607         return (rc);
12608     }
12609
12610     /* Now add the new MACs */
12611     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_ADD);
12612     if (rc < 0) {
12613         BLOGE(sc, "Failed to set new mcast config (%d)\n", rc);
12614     }
12615
12616     bxe_free_mcast_macs_list(&rparam);
12617
12618     BXE_MCAST_UNLOCK(sc);
12619
12620     return (rc);
12621 }
12622
12623 static int
12624 bxe_set_uc_list(struct bxe_softc *sc)
12625 {
12626     struct ifnet *ifp = sc->ifnet;
12627     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
12628     struct ifaddr *ifa;
12629     unsigned long ramrod_flags = 0;
12630     int rc;
12631
12632 #if __FreeBSD_version < 800000
12633     IF_ADDR_LOCK(ifp);
12634 #else
12635     if_addr_rlock(ifp);
12636 #endif
12637
12638     /* first schedule a cleanup up of old configuration */
12639     rc = bxe_del_all_macs(sc, mac_obj, ECORE_UC_LIST_MAC, FALSE);
12640     if (rc < 0) {
12641         BLOGE(sc, "Failed to schedule delete of all ETH MACs (%d)\n", rc);
12642 #if __FreeBSD_version < 800000
12643         IF_ADDR_UNLOCK(ifp);
12644 #else
12645         if_addr_runlock(ifp);
12646 #endif
12647         return (rc);
12648     }
12649
12650     ifa = ifp->if_addr;
12651     while (ifa) {
12652         if (ifa->ifa_addr->sa_family != AF_LINK) {
12653             ifa = TAILQ_NEXT(ifa, ifa_link);
12654             continue;
12655         }
12656
12657         rc = bxe_set_mac_one(sc, (uint8_t *)LLADDR((struct sockaddr_dl *)ifa->ifa_addr),
12658                              mac_obj, TRUE, ECORE_UC_LIST_MAC, &ramrod_flags);
12659         if (rc == -EEXIST) {
12660             BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12661             /* do not treat adding same MAC as an error */
12662             rc = 0;
12663         } else if (rc < 0) {
12664             BLOGE(sc, "Failed to schedule ADD operations (%d)\n", rc);
12665 #if __FreeBSD_version < 800000
12666             IF_ADDR_UNLOCK(ifp);
12667 #else
12668             if_addr_runlock(ifp);
12669 #endif
12670             return (rc);
12671         }
12672
12673         ifa = TAILQ_NEXT(ifa, ifa_link);
12674     }
12675
12676 #if __FreeBSD_version < 800000
12677     IF_ADDR_UNLOCK(ifp);
12678 #else
12679     if_addr_runlock(ifp);
12680 #endif
12681
12682     /* Execute the pending commands */
12683     bit_set(&ramrod_flags, RAMROD_CONT);
12684     return (bxe_set_mac_one(sc, NULL, mac_obj, FALSE /* don't care */,
12685                             ECORE_UC_LIST_MAC, &ramrod_flags));
12686 }
12687
12688 static void
12689 bxe_set_rx_mode(struct bxe_softc *sc)
12690 {
12691     struct ifnet *ifp = sc->ifnet;
12692     uint32_t rx_mode = BXE_RX_MODE_NORMAL;
12693
12694     if (sc->state != BXE_STATE_OPEN) {
12695         BLOGD(sc, DBG_SP, "state is %x, returning\n", sc->state);
12696         return;
12697     }
12698
12699     BLOGD(sc, DBG_SP, "ifp->if_flags=0x%x\n", ifp->if_flags);
12700
12701     if (ifp->if_flags & IFF_PROMISC) {
12702         rx_mode = BXE_RX_MODE_PROMISC;
12703     } else if ((ifp->if_flags & IFF_ALLMULTI) ||
12704                ((ifp->if_amcount > BXE_MAX_MULTICAST) &&
12705                 CHIP_IS_E1(sc))) {
12706         rx_mode = BXE_RX_MODE_ALLMULTI;
12707     } else {
12708         if (IS_PF(sc)) {
12709             /* some multicasts */
12710             if (bxe_set_mc_list(sc) < 0) {
12711                 rx_mode = BXE_RX_MODE_ALLMULTI;
12712             }
12713             if (bxe_set_uc_list(sc) < 0) {
12714                 rx_mode = BXE_RX_MODE_PROMISC;
12715             }
12716         }
12717 #if 0
12718         else {
12719             /*
12720              * Configuring mcast to a VF involves sleeping (when we
12721              * wait for the PF's response). Since this function is
12722              * called from a non sleepable context we must schedule
12723              * a work item for this purpose
12724              */
12725             bxe_set_bit(BXE_SP_RTNL_VFPF_MCAST, &sc->sp_rtnl_state);
12726             schedule_delayed_work(&sc->sp_rtnl_task, 0);
12727         }
12728 #endif
12729     }
12730
12731     sc->rx_mode = rx_mode;
12732
12733     /* schedule the rx_mode command */
12734     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
12735         BLOGD(sc, DBG_LOAD, "Scheduled setting rx_mode with ECORE...\n");
12736         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
12737         return;
12738     }
12739
12740     if (IS_PF(sc)) {
12741         bxe_set_storm_rx_mode(sc);
12742     }
12743 #if 0
12744     else {
12745         /*
12746          * Configuring mcast to a VF involves sleeping (when we
12747          * wait for the PF's response). Since this function is
12748          * called from a non sleepable context we must schedule
12749          * a work item for this purpose
12750          */
12751         bxe_set_bit(BXE_SP_RTNL_VFPF_STORM_RX_MODE, &sc->sp_rtnl_state);
12752         schedule_delayed_work(&sc->sp_rtnl_task, 0);
12753     }
12754 #endif
12755
12756 }
12757
12758
12759 /* update flags in shmem */
12760 static void
12761 bxe_update_drv_flags(struct bxe_softc *sc,
12762                      uint32_t         flags,
12763                      uint32_t         set)
12764 {
12765     uint32_t drv_flags;
12766
12767     if (SHMEM2_HAS(sc, drv_flags)) {
12768         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12769         drv_flags = SHMEM2_RD(sc, drv_flags);
12770
12771         if (set) {
12772             SET_FLAGS(drv_flags, flags);
12773         } else {
12774             RESET_FLAGS(drv_flags, flags);
12775         }
12776
12777         SHMEM2_WR(sc, drv_flags, drv_flags);
12778         BLOGD(sc, DBG_LOAD, "drv_flags 0x%08x\n", drv_flags);
12779
12780         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12781     }
12782 }
12783
12784 /* periodic timer callout routine, only runs when the interface is up */
12785
12786 static void
12787 bxe_periodic_callout_func(void *xsc)
12788 {
12789     struct bxe_softc *sc = (struct bxe_softc *)xsc;
12790     int i;
12791
12792     if (!BXE_CORE_TRYLOCK(sc)) {
12793         /* just bail and try again next time */
12794
12795         if ((sc->state == BXE_STATE_OPEN) &&
12796             (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12797             /* schedule the next periodic callout */
12798             callout_reset(&sc->periodic_callout, hz,
12799                           bxe_periodic_callout_func, sc);
12800         }
12801
12802         return;
12803     }
12804
12805     if ((sc->state != BXE_STATE_OPEN) ||
12806         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_STOP)) {
12807         BLOGW(sc, "periodic callout exit (state=0x%x)\n", sc->state);
12808         BXE_CORE_UNLOCK(sc);
12809         return;
12810     }
12811
12812     /* Check for TX timeouts on any fastpath. */
12813     FOR_EACH_QUEUE(sc, i) {
12814         if (bxe_watchdog(sc, &sc->fp[i]) != 0) {
12815             /* Ruh-Roh, chip was reset! */
12816             break;
12817         }
12818     }
12819
12820     if (!CHIP_REV_IS_SLOW(sc)) {
12821         /*
12822          * This barrier is needed to ensure the ordering between the writing
12823          * to the sc->port.pmf in the bxe_nic_load() or bxe_pmf_update() and
12824          * the reading here.
12825          */
12826         mb();
12827         if (sc->port.pmf) {
12828             bxe_acquire_phy_lock(sc);
12829             elink_period_func(&sc->link_params, &sc->link_vars);
12830             bxe_release_phy_lock(sc);
12831         }
12832     }
12833
12834     if (IS_PF(sc) && !(sc->flags & BXE_NO_PULSE)) {
12835         int mb_idx = SC_FW_MB_IDX(sc);
12836         uint32_t drv_pulse;
12837         uint32_t mcp_pulse;
12838
12839         ++sc->fw_drv_pulse_wr_seq;
12840         sc->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
12841
12842         drv_pulse = sc->fw_drv_pulse_wr_seq;
12843         bxe_drv_pulse(sc);
12844
12845         mcp_pulse = (SHMEM_RD(sc, func_mb[mb_idx].mcp_pulse_mb) &
12846                      MCP_PULSE_SEQ_MASK);
12847
12848         /*
12849          * The delta between driver pulse and mcp response should
12850          * be 1 (before mcp response) or 0 (after mcp response).
12851          */
12852         if ((drv_pulse != mcp_pulse) &&
12853             (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
12854             /* someone lost a heartbeat... */
12855             BLOGE(sc, "drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
12856                   drv_pulse, mcp_pulse);
12857         }
12858     }
12859
12860     /* state is BXE_STATE_OPEN */
12861     bxe_stats_handle(sc, STATS_EVENT_UPDATE);
12862
12863 #if 0
12864     /* sample VF bulletin board for new posts from PF */
12865     if (IS_VF(sc)) {
12866         bxe_sample_bulletin(sc);
12867     }
12868 #endif
12869
12870     BXE_CORE_UNLOCK(sc);
12871
12872     if ((sc->state == BXE_STATE_OPEN) &&
12873         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12874         /* schedule the next periodic callout */
12875         callout_reset(&sc->periodic_callout, hz,
12876                       bxe_periodic_callout_func, sc);
12877     }
12878 }
12879
12880 static void
12881 bxe_periodic_start(struct bxe_softc *sc)
12882 {
12883     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_GO);
12884     callout_reset(&sc->periodic_callout, hz, bxe_periodic_callout_func, sc);
12885 }
12886
12887 static void
12888 bxe_periodic_stop(struct bxe_softc *sc)
12889 {
12890     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_STOP);
12891     callout_drain(&sc->periodic_callout);
12892 }
12893
12894 /* start the controller */
12895 static __noinline int
12896 bxe_nic_load(struct bxe_softc *sc,
12897              int              load_mode)
12898 {
12899     uint32_t val;
12900     int load_code = 0;
12901     int i, rc = 0;
12902
12903     BXE_CORE_LOCK_ASSERT(sc);
12904
12905     BLOGD(sc, DBG_LOAD, "Starting NIC load...\n");
12906
12907     sc->state = BXE_STATE_OPENING_WAITING_LOAD;
12908
12909     if (IS_PF(sc)) {
12910         /* must be called before memory allocation and HW init */
12911         bxe_ilt_set_info(sc);
12912     }
12913
12914     sc->last_reported_link_state = LINK_STATE_UNKNOWN;
12915
12916     bxe_set_fp_rx_buf_size(sc);
12917
12918     if (bxe_alloc_fp_buffers(sc) != 0) {
12919         BLOGE(sc, "Failed to allocate fastpath memory\n");
12920         sc->state = BXE_STATE_CLOSED;
12921         rc = ENOMEM;
12922         goto bxe_nic_load_error0;
12923     }
12924
12925     if (bxe_alloc_mem(sc) != 0) {
12926         sc->state = BXE_STATE_CLOSED;
12927         rc = ENOMEM;
12928         goto bxe_nic_load_error0;
12929     }
12930
12931     if (bxe_alloc_fw_stats_mem(sc) != 0) {
12932         sc->state = BXE_STATE_CLOSED;
12933         rc = ENOMEM;
12934         goto bxe_nic_load_error0;
12935     }
12936
12937     if (IS_PF(sc)) {
12938         /* set pf load just before approaching the MCP */
12939         bxe_set_pf_load(sc);
12940
12941         /* if MCP exists send load request and analyze response */
12942         if (!BXE_NOMCP(sc)) {
12943             /* attempt to load pf */
12944             if (bxe_nic_load_request(sc, &load_code) != 0) {
12945                 sc->state = BXE_STATE_CLOSED;
12946                 rc = ENXIO;
12947                 goto bxe_nic_load_error1;
12948             }
12949
12950             /* what did the MCP say? */
12951             if (bxe_nic_load_analyze_req(sc, load_code) != 0) {
12952                 bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12953                 sc->state = BXE_STATE_CLOSED;
12954                 rc = ENXIO;
12955                 goto bxe_nic_load_error2;
12956             }
12957         } else {
12958             BLOGI(sc, "Device has no MCP!\n");
12959             load_code = bxe_nic_load_no_mcp(sc);
12960         }
12961
12962         /* mark PMF if applicable */
12963         bxe_nic_load_pmf(sc, load_code);
12964
12965         /* Init Function state controlling object */
12966         bxe_init_func_obj(sc);
12967
12968         /* Initialize HW */
12969         if (bxe_init_hw(sc, load_code) != 0) {
12970             BLOGE(sc, "HW init failed\n");
12971             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12972             sc->state = BXE_STATE_CLOSED;
12973             rc = ENXIO;
12974             goto bxe_nic_load_error2;
12975         }
12976     }
12977
12978     /* set ALWAYS_ALIVE bit in shmem */
12979     sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
12980     bxe_drv_pulse(sc);
12981     sc->flags |= BXE_NO_PULSE;
12982
12983     /* attach interrupts */
12984     if (bxe_interrupt_attach(sc) != 0) {
12985         sc->state = BXE_STATE_CLOSED;
12986         rc = ENXIO;
12987         goto bxe_nic_load_error2;
12988     }
12989
12990     bxe_nic_init(sc, load_code);
12991
12992     /* Init per-function objects */
12993     if (IS_PF(sc)) {
12994         bxe_init_objs(sc);
12995         // XXX bxe_iov_nic_init(sc);
12996
12997         /* set AFEX default VLAN tag to an invalid value */
12998         sc->devinfo.mf_info.afex_def_vlan_tag = -1;
12999         // XXX bxe_nic_load_afex_dcc(sc, load_code);
13000
13001         sc->state = BXE_STATE_OPENING_WAITING_PORT;
13002         rc = bxe_func_start(sc);
13003         if (rc) {
13004             BLOGE(sc, "Function start failed!\n");
13005             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13006             sc->state = BXE_STATE_ERROR;
13007             goto bxe_nic_load_error3;
13008         }
13009
13010         /* send LOAD_DONE command to MCP */
13011         if (!BXE_NOMCP(sc)) {
13012             load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13013             if (!load_code) {
13014                 BLOGE(sc, "MCP response failure, aborting\n");
13015                 sc->state = BXE_STATE_ERROR;
13016                 rc = ENXIO;
13017                 goto bxe_nic_load_error3;
13018             }
13019         }
13020
13021         rc = bxe_setup_leading(sc);
13022         if (rc) {
13023             BLOGE(sc, "Setup leading failed!\n");
13024             sc->state = BXE_STATE_ERROR;
13025             goto bxe_nic_load_error3;
13026         }
13027
13028         FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, i) {
13029             rc = bxe_setup_queue(sc, &sc->fp[i], FALSE);
13030             if (rc) {
13031                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13032                 sc->state = BXE_STATE_ERROR;
13033                 goto bxe_nic_load_error3;
13034             }
13035         }
13036
13037         rc = bxe_init_rss_pf(sc);
13038         if (rc) {
13039             BLOGE(sc, "PF RSS init failed\n");
13040             sc->state = BXE_STATE_ERROR;
13041             goto bxe_nic_load_error3;
13042         }
13043     }
13044     /* XXX VF */
13045 #if 0
13046     else { /* VF */
13047         FOR_EACH_ETH_QUEUE(sc, i) {
13048             rc = bxe_vfpf_setup_q(sc, i);
13049             if (rc) {
13050                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13051                 sc->state = BXE_STATE_ERROR;
13052                 goto bxe_nic_load_error3;
13053             }
13054         }
13055     }
13056 #endif
13057
13058     /* now when Clients are configured we are ready to work */
13059     sc->state = BXE_STATE_OPEN;
13060
13061     /* Configure a ucast MAC */
13062     if (IS_PF(sc)) {
13063         rc = bxe_set_eth_mac(sc, TRUE);
13064     }
13065 #if 0
13066     else { /* IS_VF(sc) */
13067         rc = bxe_vfpf_set_mac(sc);
13068     }
13069 #endif
13070     if (rc) {
13071         BLOGE(sc, "Setting Ethernet MAC failed\n");
13072         sc->state = BXE_STATE_ERROR;
13073         goto bxe_nic_load_error3;
13074     }
13075
13076 #if 0
13077     if (IS_PF(sc) && sc->pending_max) {
13078         /* for AFEX */
13079         bxe_update_max_mf_config(sc, sc->pending_max);
13080         sc->pending_max = 0;
13081     }
13082 #endif
13083
13084     if (sc->port.pmf) {
13085         rc = bxe_initial_phy_init(sc, /* XXX load_mode */LOAD_OPEN);
13086         if (rc) {
13087             sc->state = BXE_STATE_ERROR;
13088             goto bxe_nic_load_error3;
13089         }
13090     }
13091
13092     sc->link_params.feature_config_flags &=
13093         ~ELINK_FEATURE_CONFIG_BOOT_FROM_SAN;
13094
13095     /* start fast path */
13096
13097     /* Initialize Rx filter */
13098     bxe_set_rx_mode(sc);
13099
13100     /* start the Tx */
13101     switch (/* XXX load_mode */LOAD_OPEN) {
13102     case LOAD_NORMAL:
13103     case LOAD_OPEN:
13104         break;
13105
13106     case LOAD_DIAG:
13107     case LOAD_LOOPBACK_EXT:
13108         sc->state = BXE_STATE_DIAG;
13109         break;
13110
13111     default:
13112         break;
13113     }
13114
13115     if (sc->port.pmf) {
13116         bxe_update_drv_flags(sc, 1 << DRV_FLAGS_PORT_MASK, 0);
13117     } else {
13118         bxe_link_status_update(sc);
13119     }
13120
13121     /* start the periodic timer callout */
13122     bxe_periodic_start(sc);
13123
13124     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
13125         /* mark driver is loaded in shmem2 */
13126         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
13127         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
13128                   (val |
13129                    DRV_FLAGS_CAPABILITIES_LOADED_SUPPORTED |
13130                    DRV_FLAGS_CAPABILITIES_LOADED_L2));
13131     }
13132
13133     /* wait for all pending SP commands to complete */
13134     if (IS_PF(sc) && !bxe_wait_sp_comp(sc, ~0x0UL)) {
13135         BLOGE(sc, "Timeout waiting for all SPs to complete!\n");
13136         bxe_periodic_stop(sc);
13137         bxe_nic_unload(sc, UNLOAD_CLOSE, FALSE);
13138         return (ENXIO);
13139     }
13140
13141 #if 0
13142     /* If PMF - send ADMIN DCBX msg to MFW to initiate DCBX FSM */
13143     if (sc->port.pmf && (sc->state != BXE_STATE_DIAG)) {
13144         bxe_dcbx_init(sc, FALSE);
13145     }
13146 #endif
13147
13148     /* Tell the stack the driver is running! */
13149     sc->ifnet->if_drv_flags = IFF_DRV_RUNNING;
13150
13151     BLOGD(sc, DBG_LOAD, "NIC successfully loaded\n");
13152
13153     return (0);
13154
13155 bxe_nic_load_error3:
13156
13157     if (IS_PF(sc)) {
13158         bxe_int_disable_sync(sc, 1);
13159
13160         /* clean out queued objects */
13161         bxe_squeeze_objects(sc);
13162     }
13163
13164     bxe_interrupt_detach(sc);
13165
13166 bxe_nic_load_error2:
13167
13168     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
13169         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
13170         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
13171     }
13172
13173     sc->port.pmf = 0;
13174
13175 bxe_nic_load_error1:
13176
13177     /* clear pf_load status, as it was already set */
13178     if (IS_PF(sc)) {
13179         bxe_clear_pf_load(sc);
13180     }
13181
13182 bxe_nic_load_error0:
13183
13184     bxe_free_fw_stats_mem(sc);
13185     bxe_free_fp_buffers(sc);
13186     bxe_free_mem(sc);
13187
13188     return (rc);
13189 }
13190
13191 static int
13192 bxe_init_locked(struct bxe_softc *sc)
13193 {
13194     int other_engine = SC_PATH(sc) ? 0 : 1;
13195     uint8_t other_load_status, load_status;
13196     uint8_t global = FALSE;
13197     int rc;
13198
13199     BXE_CORE_LOCK_ASSERT(sc);
13200
13201     /* check if the driver is already running */
13202     if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
13203         BLOGD(sc, DBG_LOAD, "Init called while driver is running!\n");
13204         return (0);
13205     }
13206
13207     bxe_set_power_state(sc, PCI_PM_D0);
13208
13209     /*
13210      * If parity occurred during the unload, then attentions and/or
13211      * RECOVERY_IN_PROGRES may still be set. If so we want the first function
13212      * loaded on the current engine to complete the recovery. Parity recovery
13213      * is only relevant for PF driver.
13214      */
13215     if (IS_PF(sc)) {
13216         other_load_status = bxe_get_load_status(sc, other_engine);
13217         load_status = bxe_get_load_status(sc, SC_PATH(sc));
13218
13219         if (!bxe_reset_is_done(sc, SC_PATH(sc)) ||
13220             bxe_chk_parity_attn(sc, &global, TRUE)) {
13221             do {
13222                 /*
13223                  * If there are attentions and they are in global blocks, set
13224                  * the GLOBAL_RESET bit regardless whether it will be this
13225                  * function that will complete the recovery or not.
13226                  */
13227                 if (global) {
13228                     bxe_set_reset_global(sc);
13229                 }
13230
13231                 /*
13232                  * Only the first function on the current engine should try
13233                  * to recover in open. In case of attentions in global blocks
13234                  * only the first in the chip should try to recover.
13235                  */
13236                 if ((!load_status && (!global || !other_load_status)) &&
13237                     bxe_trylock_leader_lock(sc) && !bxe_leader_reset(sc)) {
13238                     BLOGI(sc, "Recovered during init\n");
13239                     break;
13240                 }
13241
13242                 /* recovery has failed... */
13243                 bxe_set_power_state(sc, PCI_PM_D3hot);
13244                 sc->recovery_state = BXE_RECOVERY_FAILED;
13245
13246                 BLOGE(sc, "Recovery flow hasn't properly "
13247                           "completed yet, try again later. "
13248                           "If you still see this message after a "
13249                           "few retries then power cycle is required.\n");
13250
13251                 rc = ENXIO;
13252                 goto bxe_init_locked_done;
13253             } while (0);
13254         }
13255     }
13256
13257     sc->recovery_state = BXE_RECOVERY_DONE;
13258
13259     rc = bxe_nic_load(sc, LOAD_OPEN);
13260
13261 bxe_init_locked_done:
13262
13263     if (rc) {
13264         /* Tell the stack the driver is NOT running! */
13265         BLOGE(sc, "Initialization failed, "
13266                   "stack notified driver is NOT running!\n");
13267         sc->ifnet->if_drv_flags &= ~IFF_DRV_RUNNING;
13268     }
13269
13270     return (rc);
13271 }
13272
13273 static int
13274 bxe_stop_locked(struct bxe_softc *sc)
13275 {
13276     BXE_CORE_LOCK_ASSERT(sc);
13277     return (bxe_nic_unload(sc, UNLOAD_NORMAL, TRUE));
13278 }
13279
13280 /*
13281  * Handles controller initialization when called from an unlocked routine.
13282  * ifconfig calls this function.
13283  *
13284  * Returns:
13285  *   void
13286  */
13287 static void
13288 bxe_init(void *xsc)
13289 {
13290     struct bxe_softc *sc = (struct bxe_softc *)xsc;
13291
13292     BXE_CORE_LOCK(sc);
13293     bxe_init_locked(sc);
13294     BXE_CORE_UNLOCK(sc);
13295 }
13296
13297 static int
13298 bxe_init_ifnet(struct bxe_softc *sc)
13299 {
13300     struct ifnet *ifp;
13301
13302     /* ifconfig entrypoint for media type/status reporting */
13303     ifmedia_init(&sc->ifmedia, IFM_IMASK,
13304                  bxe_ifmedia_update,
13305                  bxe_ifmedia_status);
13306
13307     /* set the default interface values */
13308     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_FDX | sc->media), 0, NULL);
13309     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_AUTO), 0, NULL);
13310     ifmedia_set(&sc->ifmedia, (IFM_ETHER | IFM_AUTO));
13311
13312     sc->ifmedia.ifm_media = sc->ifmedia.ifm_cur->ifm_media; /* XXX ? */
13313
13314     /* allocate the ifnet structure */
13315     if ((ifp = if_alloc(IFT_ETHER)) == NULL) {
13316         BLOGE(sc, "Interface allocation failed!\n");
13317         return (ENXIO);
13318     }
13319
13320     ifp->if_softc = sc;
13321     if_initname(ifp, device_get_name(sc->dev), device_get_unit(sc->dev));
13322     ifp->if_flags = (IFF_BROADCAST | IFF_SIMPLEX | IFF_MULTICAST);
13323     ifp->if_ioctl = bxe_ioctl;
13324     ifp->if_start = bxe_tx_start;
13325 #if __FreeBSD_version >= 800000
13326     ifp->if_transmit = bxe_tx_mq_start;
13327     ifp->if_qflush = bxe_mq_flush;
13328 #endif
13329 #ifdef FreeBSD8_0
13330     ifp->if_timer = 0;
13331 #endif
13332     ifp->if_init = bxe_init;
13333     ifp->if_mtu = sc->mtu;
13334     ifp->if_hwassist = (CSUM_IP       |
13335                         CSUM_TCP      |
13336                         CSUM_UDP      |
13337                         CSUM_TSO      |
13338                         CSUM_TCP_IPV6 |
13339                         CSUM_UDP_IPV6);
13340     ifp->if_capabilities =
13341 #if __FreeBSD_version < 700000
13342         (IFCAP_VLAN_MTU       |
13343          IFCAP_VLAN_HWTAGGING |
13344          IFCAP_HWCSUM         |
13345          IFCAP_JUMBO_MTU      |
13346          IFCAP_LRO);
13347 #else
13348         (IFCAP_VLAN_MTU       |
13349          IFCAP_VLAN_HWTAGGING |
13350          IFCAP_VLAN_HWTSO     |
13351          IFCAP_VLAN_HWFILTER  |
13352          IFCAP_VLAN_HWCSUM    |
13353          IFCAP_HWCSUM         |
13354          IFCAP_JUMBO_MTU      |
13355          IFCAP_LRO            |
13356          IFCAP_TSO4           |
13357          IFCAP_TSO6           |
13358          IFCAP_WOL_MAGIC);
13359 #endif
13360     ifp->if_capenable = ifp->if_capabilities;
13361     ifp->if_capenable &= ~IFCAP_WOL_MAGIC; /* XXX not yet... */
13362 #if __FreeBSD_version < 1000025
13363     ifp->if_baudrate = 1000000000;
13364 #else
13365     if_initbaudrate(ifp, IF_Gbps(10));
13366 #endif
13367     ifp->if_snd.ifq_drv_maxlen = sc->tx_ring_size;
13368
13369     IFQ_SET_MAXLEN(&ifp->if_snd, ifp->if_snd.ifq_drv_maxlen);
13370     IFQ_SET_READY(&ifp->if_snd);
13371
13372     sc->ifnet = ifp;
13373
13374     /* attach to the Ethernet interface list */
13375     ether_ifattach(ifp, sc->link_params.mac_addr);
13376
13377     return (0);
13378 }
13379
13380 static void
13381 bxe_deallocate_bars(struct bxe_softc *sc)
13382 {
13383     int i;
13384
13385     for (i = 0; i < MAX_BARS; i++) {
13386         if (sc->bar[i].resource != NULL) {
13387             bus_release_resource(sc->dev,
13388                                  SYS_RES_MEMORY,
13389                                  sc->bar[i].rid,
13390                                  sc->bar[i].resource);
13391             BLOGD(sc, DBG_LOAD, "Released PCI BAR%d [%02x] memory\n",
13392                   i, PCIR_BAR(i));
13393         }
13394     }
13395 }
13396
13397 static int
13398 bxe_allocate_bars(struct bxe_softc *sc)
13399 {
13400     u_int flags;
13401     int i;
13402
13403     memset(sc->bar, 0, sizeof(sc->bar));
13404
13405     for (i = 0; i < MAX_BARS; i++) {
13406
13407         /* memory resources reside at BARs 0, 2, 4 */
13408         /* Run `pciconf -lb` to see mappings */
13409         if ((i != 0) && (i != 2) && (i != 4)) {
13410             continue;
13411         }
13412
13413         sc->bar[i].rid = PCIR_BAR(i);
13414
13415         flags = RF_ACTIVE;
13416         if (i == 0) {
13417             flags |= RF_SHAREABLE;
13418         }
13419
13420         if ((sc->bar[i].resource =
13421              bus_alloc_resource_any(sc->dev,
13422                                     SYS_RES_MEMORY,
13423                                     &sc->bar[i].rid,
13424                                     flags)) == NULL) {
13425 #if 0
13426             /* BAR4 doesn't exist for E1 */
13427             BLOGE(sc, "PCI BAR%d [%02x] memory allocation failed\n",
13428                   i, PCIR_BAR(i));
13429 #endif
13430             return (0);
13431         }
13432
13433         sc->bar[i].tag    = rman_get_bustag(sc->bar[i].resource);
13434         sc->bar[i].handle = rman_get_bushandle(sc->bar[i].resource);
13435         sc->bar[i].kva    = (vm_offset_t)rman_get_virtual(sc->bar[i].resource);
13436
13437         BLOGI(sc, "PCI BAR%d [%02x] memory allocated: %p-%p (%ld) -> %p\n",
13438               i, PCIR_BAR(i),
13439               (void *)rman_get_start(sc->bar[i].resource),
13440               (void *)rman_get_end(sc->bar[i].resource),
13441               rman_get_size(sc->bar[i].resource),
13442               (void *)sc->bar[i].kva);
13443     }
13444
13445     return (0);
13446 }
13447
13448 static void
13449 bxe_get_function_num(struct bxe_softc *sc)
13450 {
13451     uint32_t val = 0;
13452
13453     /*
13454      * Read the ME register to get the function number. The ME register
13455      * holds the relative-function number and absolute-function number. The
13456      * absolute-function number appears only in E2 and above. Before that
13457      * these bits always contained zero, therefore we cannot blindly use them.
13458      */
13459
13460     val = REG_RD(sc, BAR_ME_REGISTER);
13461
13462     sc->pfunc_rel =
13463         (uint8_t)((val & ME_REG_PF_NUM) >> ME_REG_PF_NUM_SHIFT);
13464     sc->path_id =
13465         (uint8_t)((val & ME_REG_ABS_PF_NUM) >> ME_REG_ABS_PF_NUM_SHIFT) & 1;
13466
13467     if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13468         sc->pfunc_abs = ((sc->pfunc_rel << 1) | sc->path_id);
13469     } else {
13470         sc->pfunc_abs = (sc->pfunc_rel | sc->path_id);
13471     }
13472
13473     BLOGD(sc, DBG_LOAD,
13474           "Relative function %d, Absolute function %d, Path %d\n",
13475           sc->pfunc_rel, sc->pfunc_abs, sc->path_id);
13476 }
13477
13478 static uint32_t
13479 bxe_get_shmem_mf_cfg_base(struct bxe_softc *sc)
13480 {
13481     uint32_t shmem2_size;
13482     uint32_t offset;
13483     uint32_t mf_cfg_offset_value;
13484
13485     /* Non 57712 */
13486     offset = (SHMEM_RD(sc, func_mb) +
13487               (MAX_FUNC_NUM * sizeof(struct drv_func_mb)));
13488
13489     /* 57712 plus */
13490     if (sc->devinfo.shmem2_base != 0) {
13491         shmem2_size = SHMEM2_RD(sc, size);
13492         if (shmem2_size > offsetof(struct shmem2_region, mf_cfg_addr)) {
13493             mf_cfg_offset_value = SHMEM2_RD(sc, mf_cfg_addr);
13494             if (SHMEM_MF_CFG_ADDR_NONE != mf_cfg_offset_value) {
13495                 offset = mf_cfg_offset_value;
13496             }
13497         }
13498     }
13499
13500     return (offset);
13501 }
13502
13503 static uint32_t
13504 bxe_pcie_capability_read(struct bxe_softc *sc,
13505                          int    reg,
13506                          int    width)
13507 {
13508     int pcie_reg;
13509
13510     /* ensure PCIe capability is enabled */
13511     if (pci_find_cap(sc->dev, PCIY_EXPRESS, &pcie_reg) == 0) {
13512         if (pcie_reg != 0) {
13513             BLOGD(sc, DBG_LOAD, "PCIe capability at 0x%04x\n", pcie_reg);
13514             return (pci_read_config(sc->dev, (pcie_reg + reg), width));
13515         }
13516     }
13517
13518     BLOGE(sc, "PCIe capability NOT FOUND!!!\n");
13519
13520     return (0);
13521 }
13522
13523 static uint8_t
13524 bxe_is_pcie_pending(struct bxe_softc *sc)
13525 {
13526     return (bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_STA, 2) &
13527             PCIM_EXP_STA_TRANSACTION_PND);
13528 }
13529
13530 /*
13531  * Walk the PCI capabiites list for the device to find what features are
13532  * supported. These capabilites may be enabled/disabled by firmware so it's
13533  * best to walk the list rather than make assumptions.
13534  */
13535 static void
13536 bxe_probe_pci_caps(struct bxe_softc *sc)
13537 {
13538     uint16_t link_status;
13539     int reg;
13540
13541     /* check if PCI Power Management is enabled */
13542     if (pci_find_cap(sc->dev, PCIY_PMG, &reg) == 0) {
13543         if (reg != 0) {
13544             BLOGD(sc, DBG_LOAD, "Found PM capability at 0x%04x\n", reg);
13545
13546             sc->devinfo.pcie_cap_flags |= BXE_PM_CAPABLE_FLAG;
13547             sc->devinfo.pcie_pm_cap_reg = (uint16_t)reg;
13548         }
13549     }
13550
13551     link_status = bxe_pcie_capability_read(sc, PCIR_EXPRESS_LINK_STA, 2);
13552
13553     /* handle PCIe 2.0 workarounds for 57710 */
13554     if (CHIP_IS_E1(sc)) {
13555         /* workaround for 57710 errata E4_57710_27462 */
13556         sc->devinfo.pcie_link_speed =
13557             (REG_RD(sc, 0x3d04) & (1 << 24)) ? 2 : 1;
13558
13559         /* workaround for 57710 errata E4_57710_27488 */
13560         sc->devinfo.pcie_link_width =
13561             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13562         if (sc->devinfo.pcie_link_speed > 1) {
13563             sc->devinfo.pcie_link_width =
13564                 ((link_status & PCIM_LINK_STA_WIDTH) >> 4) >> 1;
13565         }
13566     } else {
13567         sc->devinfo.pcie_link_speed =
13568             (link_status & PCIM_LINK_STA_SPEED);
13569         sc->devinfo.pcie_link_width =
13570             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13571     }
13572
13573     BLOGD(sc, DBG_LOAD, "PCIe link speed=%d width=%d\n",
13574           sc->devinfo.pcie_link_speed, sc->devinfo.pcie_link_width);
13575
13576     sc->devinfo.pcie_cap_flags |= BXE_PCIE_CAPABLE_FLAG;
13577     sc->devinfo.pcie_pcie_cap_reg = (uint16_t)reg;
13578
13579     /* check if MSI capability is enabled */
13580     if (pci_find_cap(sc->dev, PCIY_MSI, &reg) == 0) {
13581         if (reg != 0) {
13582             BLOGD(sc, DBG_LOAD, "Found MSI capability at 0x%04x\n", reg);
13583
13584             sc->devinfo.pcie_cap_flags |= BXE_MSI_CAPABLE_FLAG;
13585             sc->devinfo.pcie_msi_cap_reg = (uint16_t)reg;
13586         }
13587     }
13588
13589     /* check if MSI-X capability is enabled */
13590     if (pci_find_cap(sc->dev, PCIY_MSIX, &reg) == 0) {
13591         if (reg != 0) {
13592             BLOGD(sc, DBG_LOAD, "Found MSI-X capability at 0x%04x\n", reg);
13593
13594             sc->devinfo.pcie_cap_flags |= BXE_MSIX_CAPABLE_FLAG;
13595             sc->devinfo.pcie_msix_cap_reg = (uint16_t)reg;
13596         }
13597     }
13598 }
13599
13600 static int
13601 bxe_get_shmem_mf_cfg_info_sd(struct bxe_softc *sc)
13602 {
13603     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13604     uint32_t val;
13605
13606     /* get the outer vlan if we're in switch-dependent mode */
13607
13608     val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13609     mf_info->ext_id = (uint16_t)val;
13610
13611     mf_info->multi_vnics_mode = 1;
13612
13613     if (!VALID_OVLAN(mf_info->ext_id)) {
13614         BLOGE(sc, "Invalid VLAN (%d)\n", mf_info->ext_id);
13615         return (1);
13616     }
13617
13618     /* get the capabilities */
13619     if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13620         FUNC_MF_CFG_PROTOCOL_ISCSI) {
13621         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ISCSI;
13622     } else if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13623                FUNC_MF_CFG_PROTOCOL_FCOE) {
13624         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_FCOE;
13625     } else {
13626         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ETHERNET;
13627     }
13628
13629     mf_info->vnics_per_port =
13630         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13631
13632     return (0);
13633 }
13634
13635 static uint32_t
13636 bxe_get_shmem_ext_proto_support_flags(struct bxe_softc *sc)
13637 {
13638     uint32_t retval = 0;
13639     uint32_t val;
13640
13641     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13642
13643     if (val & MACP_FUNC_CFG_FLAGS_ENABLED) {
13644         if (val & MACP_FUNC_CFG_FLAGS_ETHERNET) {
13645             retval |= MF_PROTO_SUPPORT_ETHERNET;
13646         }
13647         if (val & MACP_FUNC_CFG_FLAGS_ISCSI_OFFLOAD) {
13648             retval |= MF_PROTO_SUPPORT_ISCSI;
13649         }
13650         if (val & MACP_FUNC_CFG_FLAGS_FCOE_OFFLOAD) {
13651             retval |= MF_PROTO_SUPPORT_FCOE;
13652         }
13653     }
13654
13655     return (retval);
13656 }
13657
13658 static int
13659 bxe_get_shmem_mf_cfg_info_si(struct bxe_softc *sc)
13660 {
13661     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13662     uint32_t val;
13663
13664     /*
13665      * There is no outer vlan if we're in switch-independent mode.
13666      * If the mac is valid then assume multi-function.
13667      */
13668
13669     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13670
13671     mf_info->multi_vnics_mode = ((val & MACP_FUNC_CFG_FLAGS_MASK) != 0);
13672
13673     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13674
13675     mf_info->vnics_per_port =
13676         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13677
13678     return (0);
13679 }
13680
13681 static int
13682 bxe_get_shmem_mf_cfg_info_niv(struct bxe_softc *sc)
13683 {
13684     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13685     uint32_t e1hov_tag;
13686     uint32_t func_config;
13687     uint32_t niv_config;
13688
13689     mf_info->multi_vnics_mode = 1;
13690
13691     e1hov_tag   = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13692     func_config = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13693     niv_config  = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].afex_config);
13694
13695     mf_info->ext_id =
13696         (uint16_t)((e1hov_tag & FUNC_MF_CFG_E1HOV_TAG_MASK) >>
13697                    FUNC_MF_CFG_E1HOV_TAG_SHIFT);
13698
13699     mf_info->default_vlan =
13700         (uint16_t)((e1hov_tag & FUNC_MF_CFG_AFEX_VLAN_MASK) >>
13701                    FUNC_MF_CFG_AFEX_VLAN_SHIFT);
13702
13703     mf_info->niv_allowed_priorities =
13704         (uint8_t)((niv_config & FUNC_MF_CFG_AFEX_COS_FILTER_MASK) >>
13705                   FUNC_MF_CFG_AFEX_COS_FILTER_SHIFT);
13706
13707     mf_info->niv_default_cos =
13708         (uint8_t)((func_config & FUNC_MF_CFG_TRANSMIT_PRIORITY_MASK) >>
13709                   FUNC_MF_CFG_TRANSMIT_PRIORITY_SHIFT);
13710
13711     mf_info->afex_vlan_mode =
13712         ((niv_config & FUNC_MF_CFG_AFEX_VLAN_MODE_MASK) >>
13713          FUNC_MF_CFG_AFEX_VLAN_MODE_SHIFT);
13714
13715     mf_info->niv_mba_enabled =
13716         ((niv_config & FUNC_MF_CFG_AFEX_MBA_ENABLED_MASK) >>
13717          FUNC_MF_CFG_AFEX_MBA_ENABLED_SHIFT);
13718
13719     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13720
13721     mf_info->vnics_per_port =
13722         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13723
13724     return (0);
13725 }
13726
13727 static int
13728 bxe_check_valid_mf_cfg(struct bxe_softc *sc)
13729 {
13730     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13731     uint32_t mf_cfg1;
13732     uint32_t mf_cfg2;
13733     uint32_t ovlan1;
13734     uint32_t ovlan2;
13735     uint8_t i, j;
13736
13737     BLOGD(sc, DBG_LOAD, "MF config parameters for function %d\n",
13738           SC_PORT(sc));
13739     BLOGD(sc, DBG_LOAD, "\tmf_config=0x%x\n",
13740           mf_info->mf_config[SC_VN(sc)]);
13741     BLOGD(sc, DBG_LOAD, "\tmulti_vnics_mode=%d\n",
13742           mf_info->multi_vnics_mode);
13743     BLOGD(sc, DBG_LOAD, "\tvnics_per_port=%d\n",
13744           mf_info->vnics_per_port);
13745     BLOGD(sc, DBG_LOAD, "\tovlan/vifid=%d\n",
13746           mf_info->ext_id);
13747     BLOGD(sc, DBG_LOAD, "\tmin_bw=%d/%d/%d/%d\n",
13748           mf_info->min_bw[0], mf_info->min_bw[1],
13749           mf_info->min_bw[2], mf_info->min_bw[3]);
13750     BLOGD(sc, DBG_LOAD, "\tmax_bw=%d/%d/%d/%d\n",
13751           mf_info->max_bw[0], mf_info->max_bw[1],
13752           mf_info->max_bw[2], mf_info->max_bw[3]);
13753     BLOGD(sc, DBG_LOAD, "\tmac_addr: %s\n",
13754           sc->mac_addr_str);
13755
13756     /* various MF mode sanity checks... */
13757
13758     if (mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_HIDE) {
13759         BLOGE(sc, "Enumerated function %d is marked as hidden\n",
13760               SC_PORT(sc));
13761         return (1);
13762     }
13763
13764     if ((mf_info->vnics_per_port > 1) && !mf_info->multi_vnics_mode) {
13765         BLOGE(sc, "vnics_per_port=%d multi_vnics_mode=%d\n",
13766               mf_info->vnics_per_port, mf_info->multi_vnics_mode);
13767         return (1);
13768     }
13769
13770     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13771         /* vnic id > 0 must have valid ovlan in switch-dependent mode */
13772         if ((SC_VN(sc) > 0) && !VALID_OVLAN(OVLAN(sc))) {
13773             BLOGE(sc, "mf_mode=SD vnic_id=%d ovlan=%d\n",
13774                   SC_VN(sc), OVLAN(sc));
13775             return (1);
13776         }
13777
13778         if (!VALID_OVLAN(OVLAN(sc)) && mf_info->multi_vnics_mode) {
13779             BLOGE(sc, "mf_mode=SD multi_vnics_mode=%d ovlan=%d\n",
13780                   mf_info->multi_vnics_mode, OVLAN(sc));
13781             return (1);
13782         }
13783
13784         /*
13785          * Verify all functions are either MF or SF mode. If MF, make sure
13786          * sure that all non-hidden functions have a valid ovlan. If SF,
13787          * make sure that all non-hidden functions have an invalid ovlan.
13788          */
13789         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13790             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13791             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13792             if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13793                 (((mf_info->multi_vnics_mode) && !VALID_OVLAN(ovlan1)) ||
13794                  ((!mf_info->multi_vnics_mode) && VALID_OVLAN(ovlan1)))) {
13795                 BLOGE(sc, "mf_mode=SD function %d MF config "
13796                           "mismatch, multi_vnics_mode=%d ovlan=%d\n",
13797                       i, mf_info->multi_vnics_mode, ovlan1);
13798                 return (1);
13799             }
13800         }
13801
13802         /* Verify all funcs on the same port each have a different ovlan. */
13803         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13804             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13805             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13806             /* iterate from the next function on the port to the max func */
13807             for (j = i + 2; j < MAX_FUNC_NUM; j += 2) {
13808                 mf_cfg2 = MFCFG_RD(sc, func_mf_config[j].config);
13809                 ovlan2  = MFCFG_RD(sc, func_mf_config[j].e1hov_tag);
13810                 if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13811                     VALID_OVLAN(ovlan1) &&
13812                     !(mf_cfg2 & FUNC_MF_CFG_FUNC_HIDE) &&
13813                     VALID_OVLAN(ovlan2) &&
13814                     (ovlan1 == ovlan2)) {
13815                     BLOGE(sc, "mf_mode=SD functions %d and %d "
13816                               "have the same ovlan (%d)\n",
13817                           i, j, ovlan1);
13818                     return (1);
13819                 }
13820             }
13821         }
13822     } /* MULTI_FUNCTION_SD */
13823
13824     return (0);
13825 }
13826
13827 static int
13828 bxe_get_mf_cfg_info(struct bxe_softc *sc)
13829 {
13830     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13831     uint32_t val, mac_upper;
13832     uint8_t i, vnic;
13833
13834     /* initialize mf_info defaults */
13835     mf_info->vnics_per_port   = 1;
13836     mf_info->multi_vnics_mode = FALSE;
13837     mf_info->path_has_ovlan   = FALSE;
13838     mf_info->mf_mode          = SINGLE_FUNCTION;
13839
13840     if (!CHIP_IS_MF_CAP(sc)) {
13841         return (0);
13842     }
13843
13844     if (sc->devinfo.mf_cfg_base == SHMEM_MF_CFG_ADDR_NONE) {
13845         BLOGE(sc, "Invalid mf_cfg_base!\n");
13846         return (1);
13847     }
13848
13849     /* get the MF mode (switch dependent / independent / single-function) */
13850
13851     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
13852
13853     switch (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK)
13854     {
13855     case SHARED_FEAT_CFG_FORCE_SF_MODE_SWITCH_INDEPT:
13856
13857         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13858
13859         /* check for legal upper mac bytes */
13860         if (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT) {
13861             mf_info->mf_mode = MULTI_FUNCTION_SI;
13862         } else {
13863             BLOGE(sc, "Invalid config for Switch Independent mode\n");
13864         }
13865
13866         break;
13867
13868     case SHARED_FEAT_CFG_FORCE_SF_MODE_MF_ALLOWED:
13869     case SHARED_FEAT_CFG_FORCE_SF_MODE_SPIO4:
13870
13871         /* get outer vlan configuration */
13872         val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13873
13874         if ((val & FUNC_MF_CFG_E1HOV_TAG_MASK) !=
13875             FUNC_MF_CFG_E1HOV_TAG_DEFAULT) {
13876             mf_info->mf_mode = MULTI_FUNCTION_SD;
13877         } else {
13878             BLOGE(sc, "Invalid config for Switch Dependent mode\n");
13879         }
13880
13881         break;
13882
13883     case SHARED_FEAT_CFG_FORCE_SF_MODE_FORCED_SF:
13884
13885         /* not in MF mode, vnics_per_port=1 and multi_vnics_mode=FALSE */
13886         return (0);
13887
13888     case SHARED_FEAT_CFG_FORCE_SF_MODE_AFEX_MODE:
13889
13890         /*
13891          * Mark MF mode as NIV if MCP version includes NPAR-SD support
13892          * and the MAC address is valid.
13893          */
13894         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13895
13896         if ((SHMEM2_HAS(sc, afex_driver_support)) &&
13897             (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT)) {
13898             mf_info->mf_mode = MULTI_FUNCTION_AFEX;
13899         } else {
13900             BLOGE(sc, "Invalid config for AFEX mode\n");
13901         }
13902
13903         break;
13904
13905     default:
13906
13907         BLOGE(sc, "Unknown MF mode (0x%08x)\n",
13908               (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK));
13909
13910         return (1);
13911     }
13912
13913     /* set path mf_mode (which could be different than function mf_mode) */
13914     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13915         mf_info->path_has_ovlan = TRUE;
13916     } else if (mf_info->mf_mode == SINGLE_FUNCTION) {
13917         /*
13918          * Decide on path multi vnics mode. If we're not in MF mode and in
13919          * 4-port mode, this is good enough to check vnic-0 of the other port
13920          * on the same path
13921          */
13922         if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13923             uint8_t other_port = !(PORT_ID(sc) & 1);
13924             uint8_t abs_func_other_port = (SC_PATH(sc) + (2 * other_port));
13925
13926             val = MFCFG_RD(sc, func_mf_config[abs_func_other_port].e1hov_tag);
13927
13928             mf_info->path_has_ovlan = VALID_OVLAN((uint16_t)val) ? 1 : 0;
13929         }
13930     }
13931
13932     if (mf_info->mf_mode == SINGLE_FUNCTION) {
13933         /* invalid MF config */
13934         if (SC_VN(sc) >= 1) {
13935             BLOGE(sc, "VNIC ID >= 1 in SF mode\n");
13936             return (1);
13937         }
13938
13939         return (0);
13940     }
13941
13942     /* get the MF configuration */
13943     mf_info->mf_config[SC_VN(sc)] =
13944         MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13945
13946     switch(mf_info->mf_mode)
13947     {
13948     case MULTI_FUNCTION_SD:
13949
13950         bxe_get_shmem_mf_cfg_info_sd(sc);
13951         break;
13952
13953     case MULTI_FUNCTION_SI:
13954
13955         bxe_get_shmem_mf_cfg_info_si(sc);
13956         break;
13957
13958     case MULTI_FUNCTION_AFEX:
13959
13960         bxe_get_shmem_mf_cfg_info_niv(sc);
13961         break;
13962
13963     default:
13964
13965         BLOGE(sc, "Get MF config failed (mf_mode=0x%08x)\n",
13966               mf_info->mf_mode);
13967         return (1);
13968     }
13969
13970     /* get the congestion management parameters */
13971
13972     vnic = 0;
13973     FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13974         /* get min/max bw */
13975         val = MFCFG_RD(sc, func_mf_config[i].config);
13976         mf_info->min_bw[vnic] =
13977             ((val & FUNC_MF_CFG_MIN_BW_MASK) >> FUNC_MF_CFG_MIN_BW_SHIFT);
13978         mf_info->max_bw[vnic] =
13979             ((val & FUNC_MF_CFG_MAX_BW_MASK) >> FUNC_MF_CFG_MAX_BW_SHIFT);
13980         vnic++;
13981     }
13982
13983     return (bxe_check_valid_mf_cfg(sc));
13984 }
13985
13986 static int
13987 bxe_get_shmem_info(struct bxe_softc *sc)
13988 {
13989     int port;
13990     uint32_t mac_hi, mac_lo, val;
13991
13992     port = SC_PORT(sc);
13993     mac_hi = mac_lo = 0;
13994
13995     sc->link_params.sc   = sc;
13996     sc->link_params.port = port;
13997
13998     /* get the hardware config info */
13999     sc->devinfo.hw_config =
14000         SHMEM_RD(sc, dev_info.shared_hw_config.config);
14001     sc->devinfo.hw_config2 =
14002         SHMEM_RD(sc, dev_info.shared_hw_config.config2);
14003
14004     sc->link_params.hw_led_mode =
14005         ((sc->devinfo.hw_config & SHARED_HW_CFG_LED_MODE_MASK) >>
14006          SHARED_HW_CFG_LED_MODE_SHIFT);
14007
14008     /* get the port feature config */
14009     sc->port.config =
14010         SHMEM_RD(sc, dev_info.port_feature_config[port].config),
14011
14012     /* get the link params */
14013     sc->link_params.speed_cap_mask[0] =
14014         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask);
14015     sc->link_params.speed_cap_mask[1] =
14016         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask2);
14017
14018     /* get the lane config */
14019     sc->link_params.lane_config =
14020         SHMEM_RD(sc, dev_info.port_hw_config[port].lane_config);
14021
14022     /* get the link config */
14023     val = SHMEM_RD(sc, dev_info.port_feature_config[port].link_config);
14024     sc->port.link_config[ELINK_INT_PHY] = val;
14025     sc->link_params.switch_cfg = (val & PORT_FEATURE_CONNECTED_SWITCH_MASK);
14026     sc->port.link_config[ELINK_EXT_PHY1] =
14027         SHMEM_RD(sc, dev_info.port_feature_config[port].link_config2);
14028
14029     /* get the override preemphasis flag and enable it or turn it off */
14030     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
14031     if (val & SHARED_FEAT_CFG_OVERRIDE_PREEMPHASIS_CFG_ENABLED) {
14032         sc->link_params.feature_config_flags |=
14033             ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14034     } else {
14035         sc->link_params.feature_config_flags &=
14036             ~ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14037     }
14038
14039     /* get the initial value of the link params */
14040     sc->link_params.multi_phy_config =
14041         SHMEM_RD(sc, dev_info.port_hw_config[port].multi_phy_config);
14042
14043     /* get external phy info */
14044     sc->port.ext_phy_config =
14045         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
14046
14047     /* get the multifunction configuration */
14048     bxe_get_mf_cfg_info(sc);
14049
14050     /* get the mac address */
14051     if (IS_MF(sc)) {
14052         mac_hi = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
14053         mac_lo = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_lower);
14054     } else {
14055         mac_hi = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_upper);
14056         mac_lo = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_lower);
14057     }
14058
14059     if ((mac_lo == 0) && (mac_hi == 0)) {
14060         *sc->mac_addr_str = 0;
14061         BLOGE(sc, "No Ethernet address programmed!\n");
14062     } else {
14063         sc->link_params.mac_addr[0] = (uint8_t)(mac_hi >> 8);
14064         sc->link_params.mac_addr[1] = (uint8_t)(mac_hi);
14065         sc->link_params.mac_addr[2] = (uint8_t)(mac_lo >> 24);
14066         sc->link_params.mac_addr[3] = (uint8_t)(mac_lo >> 16);
14067         sc->link_params.mac_addr[4] = (uint8_t)(mac_lo >> 8);
14068         sc->link_params.mac_addr[5] = (uint8_t)(mac_lo);
14069         snprintf(sc->mac_addr_str, sizeof(sc->mac_addr_str),
14070                  "%02x:%02x:%02x:%02x:%02x:%02x",
14071                  sc->link_params.mac_addr[0], sc->link_params.mac_addr[1],
14072                  sc->link_params.mac_addr[2], sc->link_params.mac_addr[3],
14073                  sc->link_params.mac_addr[4], sc->link_params.mac_addr[5]);
14074         BLOGD(sc, DBG_LOAD, "Ethernet address: %s\n", sc->mac_addr_str);
14075     }
14076
14077 #if 0
14078     if (!IS_MF(sc) &&
14079         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14080          PORT_FEAT_CFG_STORAGE_PERSONALITY_FCOE)) {
14081         sc->flags |= BXE_NO_ISCSI;
14082     }
14083     if (!IS_MF(sc) &&
14084         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14085          PORT_FEAT_CFG_STORAGE_PERSONALITY_ISCSI)) {
14086         sc->flags |= BXE_NO_FCOE_FLAG;
14087     }
14088 #endif
14089
14090     return (0);
14091 }
14092
14093 static void
14094 bxe_get_tunable_params(struct bxe_softc *sc)
14095 {
14096     /* sanity checks */
14097
14098     if ((bxe_interrupt_mode != INTR_MODE_INTX) &&
14099         (bxe_interrupt_mode != INTR_MODE_MSI)  &&
14100         (bxe_interrupt_mode != INTR_MODE_MSIX)) {
14101         BLOGW(sc, "invalid interrupt_mode value (%d)\n", bxe_interrupt_mode);
14102         bxe_interrupt_mode = INTR_MODE_MSIX;
14103     }
14104
14105     if ((bxe_queue_count < 0) || (bxe_queue_count > MAX_RSS_CHAINS)) {
14106         BLOGW(sc, "invalid queue_count value (%d)\n", bxe_queue_count);
14107         bxe_queue_count = 0;
14108     }
14109
14110     if ((bxe_max_rx_bufs < 1) || (bxe_max_rx_bufs > RX_BD_USABLE)) {
14111         if (bxe_max_rx_bufs == 0) {
14112             bxe_max_rx_bufs = RX_BD_USABLE;
14113         } else {
14114             BLOGW(sc, "invalid max_rx_bufs (%d)\n", bxe_max_rx_bufs);
14115             bxe_max_rx_bufs = 2048;
14116         }
14117     }
14118
14119     if ((bxe_hc_rx_ticks < 1) || (bxe_hc_rx_ticks > 100)) {
14120         BLOGW(sc, "invalid hc_rx_ticks (%d)\n", bxe_hc_rx_ticks);
14121         bxe_hc_rx_ticks = 25;
14122     }
14123
14124     if ((bxe_hc_tx_ticks < 1) || (bxe_hc_tx_ticks > 100)) {
14125         BLOGW(sc, "invalid hc_tx_ticks (%d)\n", bxe_hc_tx_ticks);
14126         bxe_hc_tx_ticks = 50;
14127     }
14128
14129     if (bxe_max_aggregation_size == 0) {
14130         bxe_max_aggregation_size = TPA_AGG_SIZE;
14131     }
14132
14133     if (bxe_max_aggregation_size > 0xffff) {
14134         BLOGW(sc, "invalid max_aggregation_size (%d)\n",
14135               bxe_max_aggregation_size);
14136         bxe_max_aggregation_size = TPA_AGG_SIZE;
14137     }
14138
14139     if ((bxe_mrrs < -1) || (bxe_mrrs > 3)) {
14140         BLOGW(sc, "invalid mrrs (%d)\n", bxe_mrrs);
14141         bxe_mrrs = -1;
14142     }
14143
14144     if ((bxe_autogreeen < 0) || (bxe_autogreeen > 2)) {
14145         BLOGW(sc, "invalid autogreeen (%d)\n", bxe_autogreeen);
14146         bxe_autogreeen = 0;
14147     }
14148
14149     if ((bxe_udp_rss < 0) || (bxe_udp_rss > 1)) {
14150         BLOGW(sc, "invalid udp_rss (%d)\n", bxe_udp_rss);
14151         bxe_udp_rss = 0;
14152     }
14153
14154     /* pull in user settings */
14155
14156     sc->interrupt_mode       = bxe_interrupt_mode;
14157     sc->max_rx_bufs          = bxe_max_rx_bufs;
14158     sc->hc_rx_ticks          = bxe_hc_rx_ticks;
14159     sc->hc_tx_ticks          = bxe_hc_tx_ticks;
14160     sc->max_aggregation_size = bxe_max_aggregation_size;
14161     sc->mrrs                 = bxe_mrrs;
14162     sc->autogreeen           = bxe_autogreeen;
14163     sc->udp_rss              = bxe_udp_rss;
14164
14165     if (bxe_interrupt_mode == INTR_MODE_INTX) {
14166         sc->num_queues = 1;
14167     } else { /* INTR_MODE_MSI or INTR_MODE_MSIX */
14168         sc->num_queues =
14169             min((bxe_queue_count ? bxe_queue_count : mp_ncpus),
14170                 MAX_RSS_CHAINS);
14171         if (sc->num_queues > mp_ncpus) {
14172             sc->num_queues = mp_ncpus;
14173         }
14174     }
14175
14176     BLOGD(sc, DBG_LOAD,
14177           "User Config: "
14178           "debug=0x%lx "
14179           "interrupt_mode=%d "
14180           "queue_count=%d "
14181           "hc_rx_ticks=%d "
14182           "hc_tx_ticks=%d "
14183           "rx_budget=%d "
14184           "max_aggregation_size=%d "
14185           "mrrs=%d "
14186           "autogreeen=%d "
14187           "udp_rss=%d\n",
14188           bxe_debug,
14189           sc->interrupt_mode,
14190           sc->num_queues,
14191           sc->hc_rx_ticks,
14192           sc->hc_tx_ticks,
14193           bxe_rx_budget,
14194           sc->max_aggregation_size,
14195           sc->mrrs,
14196           sc->autogreeen,
14197           sc->udp_rss);
14198 }
14199
14200 static void
14201 bxe_media_detect(struct bxe_softc *sc)
14202 {
14203     uint32_t phy_idx = bxe_get_cur_phy_idx(sc);
14204     switch (sc->link_params.phy[phy_idx].media_type) {
14205     case ELINK_ETH_PHY_SFPP_10G_FIBER:
14206     case ELINK_ETH_PHY_XFP_FIBER:
14207         BLOGI(sc, "Found 10Gb Fiber media.\n");
14208         sc->media = IFM_10G_SR;
14209         break;
14210     case ELINK_ETH_PHY_SFP_1G_FIBER:
14211         BLOGI(sc, "Found 1Gb Fiber media.\n");
14212         sc->media = IFM_1000_SX;
14213         break;
14214     case ELINK_ETH_PHY_KR:
14215     case ELINK_ETH_PHY_CX4:
14216         BLOGI(sc, "Found 10GBase-CX4 media.\n");
14217         sc->media = IFM_10G_CX4;
14218         break;
14219     case ELINK_ETH_PHY_DA_TWINAX:
14220         BLOGI(sc, "Found 10Gb Twinax media.\n");
14221         sc->media = IFM_10G_TWINAX;
14222         break;
14223     case ELINK_ETH_PHY_BASE_T:
14224         if (sc->link_params.speed_cap_mask[0] &
14225             PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
14226             BLOGI(sc, "Found 10GBase-T media.\n");
14227             sc->media = IFM_10G_T;
14228         } else {
14229             BLOGI(sc, "Found 1000Base-T media.\n");
14230             sc->media = IFM_1000_T;
14231         }
14232         break;
14233     case ELINK_ETH_PHY_NOT_PRESENT:
14234         BLOGI(sc, "Media not present.\n");
14235         sc->media = 0;
14236         break;
14237     case ELINK_ETH_PHY_UNSPECIFIED:
14238     default:
14239         BLOGI(sc, "Unknown media!\n");
14240         sc->media = 0;
14241         break;
14242     }
14243 }
14244
14245 #define GET_FIELD(value, fname)                     \
14246     (((value) & (fname##_MASK)) >> (fname##_SHIFT))
14247 #define IGU_FID(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_FID)
14248 #define IGU_VEC(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_VECTOR)
14249
14250 static int
14251 bxe_get_igu_cam_info(struct bxe_softc *sc)
14252 {
14253     int pfid = SC_FUNC(sc);
14254     int igu_sb_id;
14255     uint32_t val;
14256     uint8_t fid, igu_sb_cnt = 0;
14257
14258     sc->igu_base_sb = 0xff;
14259
14260     if (CHIP_INT_MODE_IS_BC(sc)) {
14261         int vn = SC_VN(sc);
14262         igu_sb_cnt = sc->igu_sb_cnt;
14263         sc->igu_base_sb = ((CHIP_IS_MODE_4_PORT(sc) ? pfid : vn) *
14264                            FP_SB_MAX_E1x);
14265         sc->igu_dsb_id = (E1HVN_MAX * FP_SB_MAX_E1x +
14266                           (CHIP_IS_MODE_4_PORT(sc) ? pfid : vn));
14267         return (0);
14268     }
14269
14270     /* IGU in normal mode - read CAM */
14271     for (igu_sb_id = 0;
14272          igu_sb_id < IGU_REG_MAPPING_MEMORY_SIZE;
14273          igu_sb_id++) {
14274         val = REG_RD(sc, IGU_REG_MAPPING_MEMORY + igu_sb_id * 4);
14275         if (!(val & IGU_REG_MAPPING_MEMORY_VALID)) {
14276             continue;
14277         }
14278         fid = IGU_FID(val);
14279         if ((fid & IGU_FID_ENCODE_IS_PF)) {
14280             if ((fid & IGU_FID_PF_NUM_MASK) != pfid) {
14281                 continue;
14282             }
14283             if (IGU_VEC(val) == 0) {
14284                 /* default status block */
14285                 sc->igu_dsb_id = igu_sb_id;
14286             } else {
14287                 if (sc->igu_base_sb == 0xff) {
14288                     sc->igu_base_sb = igu_sb_id;
14289                 }
14290                 igu_sb_cnt++;
14291             }
14292         }
14293     }
14294
14295     /*
14296      * Due to new PF resource allocation by MFW T7.4 and above, it's optional
14297      * that number of CAM entries will not be equal to the value advertised in
14298      * PCI. Driver should use the minimal value of both as the actual status
14299      * block count
14300      */
14301     sc->igu_sb_cnt = min(sc->igu_sb_cnt, igu_sb_cnt);
14302
14303     if (igu_sb_cnt == 0) {
14304         BLOGE(sc, "CAM configuration error\n");
14305         return (-1);
14306     }
14307
14308     return (0);
14309 }
14310
14311 /*
14312  * Gather various information from the device config space, the device itself,
14313  * shmem, and the user input.
14314  */
14315 static int
14316 bxe_get_device_info(struct bxe_softc *sc)
14317 {
14318     uint32_t val;
14319     int rc;
14320
14321     /* Get the data for the device */
14322     sc->devinfo.vendor_id    = pci_get_vendor(sc->dev);
14323     sc->devinfo.device_id    = pci_get_device(sc->dev);
14324     sc->devinfo.subvendor_id = pci_get_subvendor(sc->dev);
14325     sc->devinfo.subdevice_id = pci_get_subdevice(sc->dev);
14326
14327     /* get the chip revision (chip metal comes from pci config space) */
14328     sc->devinfo.chip_id     =
14329     sc->link_params.chip_id =
14330         (((REG_RD(sc, MISC_REG_CHIP_NUM)                   & 0xffff) << 16) |
14331          ((REG_RD(sc, MISC_REG_CHIP_REV)                   & 0xf)    << 12) |
14332          (((REG_RD(sc, PCICFG_OFFSET + PCI_ID_VAL3) >> 24) & 0xf)    << 4)  |
14333          ((REG_RD(sc, MISC_REG_BOND_ID)                    & 0xf)    << 0));
14334
14335     /* force 57811 according to MISC register */
14336     if (REG_RD(sc, MISC_REG_CHIP_TYPE) & MISC_REG_CHIP_TYPE_57811_MASK) {
14337         if (CHIP_IS_57810(sc)) {
14338             sc->devinfo.chip_id = ((CHIP_NUM_57811 << 16) |
14339                                    (sc->devinfo.chip_id & 0x0000ffff));
14340         } else if (CHIP_IS_57810_MF(sc)) {
14341             sc->devinfo.chip_id = ((CHIP_NUM_57811_MF << 16) |
14342                                    (sc->devinfo.chip_id & 0x0000ffff));
14343         }
14344         sc->devinfo.chip_id |= 0x1;
14345     }
14346
14347     BLOGD(sc, DBG_LOAD,
14348           "chip_id=0x%08x (num=0x%04x rev=0x%01x metal=0x%02x bond=0x%01x)\n",
14349           sc->devinfo.chip_id,
14350           ((sc->devinfo.chip_id >> 16) & 0xffff),
14351           ((sc->devinfo.chip_id >> 12) & 0xf),
14352           ((sc->devinfo.chip_id >>  4) & 0xff),
14353           ((sc->devinfo.chip_id >>  0) & 0xf));
14354
14355     val = (REG_RD(sc, 0x2874) & 0x55);
14356     if ((sc->devinfo.chip_id & 0x1) ||
14357         (CHIP_IS_E1(sc) && val) ||
14358         (CHIP_IS_E1H(sc) && (val == 0x55))) {
14359         sc->flags |= BXE_ONE_PORT_FLAG;
14360         BLOGD(sc, DBG_LOAD, "single port device\n");
14361     }
14362
14363     /* set the doorbell size */
14364     sc->doorbell_size = (1 << BXE_DB_SHIFT);
14365
14366     /* determine whether the device is in 2 port or 4 port mode */
14367     sc->devinfo.chip_port_mode = CHIP_PORT_MODE_NONE; /* E1 & E1h*/
14368     if (CHIP_IS_E2E3(sc)) {
14369         /*
14370          * Read port4mode_en_ovwr[0]:
14371          *   If 1, four port mode is in port4mode_en_ovwr[1].
14372          *   If 0, four port mode is in port4mode_en[0].
14373          */
14374         val = REG_RD(sc, MISC_REG_PORT4MODE_EN_OVWR);
14375         if (val & 1) {
14376             val = ((val >> 1) & 1);
14377         } else {
14378             val = REG_RD(sc, MISC_REG_PORT4MODE_EN);
14379         }
14380
14381         sc->devinfo.chip_port_mode =
14382             (val) ? CHIP_4_PORT_MODE : CHIP_2_PORT_MODE;
14383
14384         BLOGD(sc, DBG_LOAD, "Port mode = %s\n", (val) ? "4" : "2");
14385     }
14386
14387     /* get the function and path info for the device */
14388     bxe_get_function_num(sc);
14389
14390     /* get the shared memory base address */
14391     sc->devinfo.shmem_base     =
14392     sc->link_params.shmem_base =
14393         REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
14394     sc->devinfo.shmem2_base =
14395         REG_RD(sc, (SC_PATH(sc) ? MISC_REG_GENERIC_CR_1 :
14396                                   MISC_REG_GENERIC_CR_0));
14397
14398     BLOGD(sc, DBG_LOAD, "shmem_base=0x%08x, shmem2_base=0x%08x\n",
14399           sc->devinfo.shmem_base, sc->devinfo.shmem2_base);
14400
14401     if (!sc->devinfo.shmem_base) {
14402         /* this should ONLY prevent upcoming shmem reads */
14403         BLOGI(sc, "MCP not active\n");
14404         sc->flags |= BXE_NO_MCP_FLAG;
14405         return (0);
14406     }
14407
14408     /* make sure the shared memory contents are valid */
14409     val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
14410     if ((val & (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) !=
14411         (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) {
14412         BLOGE(sc, "Invalid SHMEM validity signature: 0x%08x\n", val);
14413         return (0);
14414     }
14415     BLOGD(sc, DBG_LOAD, "Valid SHMEM validity signature: 0x%08x\n", val);
14416
14417     /* get the bootcode version */
14418     sc->devinfo.bc_ver = SHMEM_RD(sc, dev_info.bc_rev);
14419     snprintf(sc->devinfo.bc_ver_str,
14420              sizeof(sc->devinfo.bc_ver_str),
14421              "%d.%d.%d",
14422              ((sc->devinfo.bc_ver >> 24) & 0xff),
14423              ((sc->devinfo.bc_ver >> 16) & 0xff),
14424              ((sc->devinfo.bc_ver >>  8) & 0xff));
14425     BLOGD(sc, DBG_LOAD, "Bootcode version: %s\n", sc->devinfo.bc_ver_str);
14426
14427     /* get the bootcode shmem address */
14428     sc->devinfo.mf_cfg_base = bxe_get_shmem_mf_cfg_base(sc);
14429     BLOGD(sc, DBG_LOAD, "mf_cfg_base=0x08%x \n", sc->devinfo.mf_cfg_base);
14430
14431     /* clean indirect addresses as they're not used */
14432     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
14433     if (IS_PF(sc)) {
14434         REG_WR(sc, PXP2_REG_PGL_ADDR_88_F0, 0);
14435         REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F0, 0);
14436         REG_WR(sc, PXP2_REG_PGL_ADDR_90_F0, 0);
14437         REG_WR(sc, PXP2_REG_PGL_ADDR_94_F0, 0);
14438         if (CHIP_IS_E1x(sc)) {
14439             REG_WR(sc, PXP2_REG_PGL_ADDR_88_F1, 0);
14440             REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F1, 0);
14441             REG_WR(sc, PXP2_REG_PGL_ADDR_90_F1, 0);
14442             REG_WR(sc, PXP2_REG_PGL_ADDR_94_F1, 0);
14443         }
14444
14445         /*
14446          * Enable internal target-read (in case we are probed after PF
14447          * FLR). Must be done prior to any BAR read access. Only for
14448          * 57712 and up
14449          */
14450         if (!CHIP_IS_E1x(sc)) {
14451             REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
14452         }
14453     }
14454
14455     /* get the nvram size */
14456     val = REG_RD(sc, MCP_REG_MCPR_NVM_CFG4);
14457     sc->devinfo.flash_size =
14458         (NVRAM_1MB_SIZE << (val & MCPR_NVM_CFG4_FLASH_SIZE));
14459     BLOGD(sc, DBG_LOAD, "nvram flash size: %d\n", sc->devinfo.flash_size);
14460
14461     /* get PCI capabilites */
14462     bxe_probe_pci_caps(sc);
14463
14464     bxe_set_power_state(sc, PCI_PM_D0);
14465
14466     /* get various configuration parameters from shmem */
14467     bxe_get_shmem_info(sc);
14468
14469     if (sc->devinfo.pcie_msix_cap_reg != 0) {
14470         val = pci_read_config(sc->dev,
14471                               (sc->devinfo.pcie_msix_cap_reg +
14472                                PCIR_MSIX_CTRL),
14473                               2);
14474         sc->igu_sb_cnt = (val & PCIM_MSIXCTRL_TABLE_SIZE);
14475     } else {
14476         sc->igu_sb_cnt = 1;
14477     }
14478
14479     sc->igu_base_addr = BAR_IGU_INTMEM;
14480
14481     /* initialize IGU parameters */
14482     if (CHIP_IS_E1x(sc)) {
14483         sc->devinfo.int_block = INT_BLOCK_HC;
14484         sc->igu_dsb_id = DEF_SB_IGU_ID;
14485         sc->igu_base_sb = 0;
14486     } else {
14487         sc->devinfo.int_block = INT_BLOCK_IGU;
14488
14489         /* do not allow device reset during IGU info preocessing */
14490         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14491
14492         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
14493
14494         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14495             int tout = 5000;
14496
14497             BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode\n");
14498
14499             val &= ~(IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN);
14500             REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION, val);
14501             REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x7f);
14502
14503             while (tout && REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14504                 tout--;
14505                 DELAY(1000);
14506             }
14507
14508             if (REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14509                 BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode failed!!!\n");
14510                 bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14511                 return (-1);
14512             }
14513         }
14514
14515         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14516             BLOGD(sc, DBG_LOAD, "IGU Backward Compatible Mode\n");
14517             sc->devinfo.int_block |= INT_BLOCK_MODE_BW_COMP;
14518         } else {
14519             BLOGD(sc, DBG_LOAD, "IGU Normal Mode\n");
14520         }
14521
14522         rc = bxe_get_igu_cam_info(sc);
14523
14524         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14525
14526         if (rc) {
14527             return (rc);
14528         }
14529     }
14530
14531     /*
14532      * Get base FW non-default (fast path) status block ID. This value is
14533      * used to initialize the fw_sb_id saved on the fp/queue structure to
14534      * determine the id used by the FW.
14535      */
14536     if (CHIP_IS_E1x(sc)) {
14537         sc->base_fw_ndsb = ((SC_PORT(sc) * FP_SB_MAX_E1x) + SC_L_ID(sc));
14538     } else {
14539         /*
14540          * 57712+ - We currently use one FW SB per IGU SB (Rx and Tx of
14541          * the same queue are indicated on the same IGU SB). So we prefer
14542          * FW and IGU SBs to be the same value.
14543          */
14544         sc->base_fw_ndsb = sc->igu_base_sb;
14545     }
14546
14547     BLOGD(sc, DBG_LOAD,
14548           "igu_dsb_id=%d igu_base_sb=%d igu_sb_cnt=%d base_fw_ndsb=%d\n",
14549           sc->igu_dsb_id, sc->igu_base_sb,
14550           sc->igu_sb_cnt, sc->base_fw_ndsb);
14551
14552     elink_phy_probe(&sc->link_params);
14553
14554     return (0);
14555 }
14556
14557 static void
14558 bxe_link_settings_supported(struct bxe_softc *sc,
14559                             uint32_t         switch_cfg)
14560 {
14561     uint32_t cfg_size = 0;
14562     uint32_t idx;
14563     uint8_t port = SC_PORT(sc);
14564
14565     /* aggregation of supported attributes of all external phys */
14566     sc->port.supported[0] = 0;
14567     sc->port.supported[1] = 0;
14568
14569     switch (sc->link_params.num_phys) {
14570     case 1:
14571         sc->port.supported[0] = sc->link_params.phy[ELINK_INT_PHY].supported;
14572         cfg_size = 1;
14573         break;
14574     case 2:
14575         sc->port.supported[0] = sc->link_params.phy[ELINK_EXT_PHY1].supported;
14576         cfg_size = 1;
14577         break;
14578     case 3:
14579         if (sc->link_params.multi_phy_config &
14580             PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
14581             sc->port.supported[1] =
14582                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14583             sc->port.supported[0] =
14584                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14585         } else {
14586             sc->port.supported[0] =
14587                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14588             sc->port.supported[1] =
14589                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14590         }
14591         cfg_size = 2;
14592         break;
14593     }
14594
14595     if (!(sc->port.supported[0] || sc->port.supported[1])) {
14596         BLOGE(sc, "Invalid phy config in NVRAM (PHY1=0x%08x PHY2=0x%08x)\n",
14597               SHMEM_RD(sc,
14598                        dev_info.port_hw_config[port].external_phy_config),
14599               SHMEM_RD(sc,
14600                        dev_info.port_hw_config[port].external_phy_config2));
14601         return;
14602     }
14603
14604     if (CHIP_IS_E3(sc))
14605         sc->port.phy_addr = REG_RD(sc, MISC_REG_WC0_CTRL_PHY_ADDR);
14606     else {
14607         switch (switch_cfg) {
14608         case ELINK_SWITCH_CFG_1G:
14609             sc->port.phy_addr =
14610                 REG_RD(sc, NIG_REG_SERDES0_CTRL_PHY_ADDR + port*0x10);
14611             break;
14612         case ELINK_SWITCH_CFG_10G:
14613             sc->port.phy_addr =
14614                 REG_RD(sc, NIG_REG_XGXS0_CTRL_PHY_ADDR + port*0x18);
14615             break;
14616         default:
14617             BLOGE(sc, "Invalid switch config in link_config=0x%08x\n",
14618                   sc->port.link_config[0]);
14619             return;
14620         }
14621     }
14622
14623     BLOGD(sc, DBG_LOAD, "PHY addr 0x%08x\n", sc->port.phy_addr);
14624
14625     /* mask what we support according to speed_cap_mask per configuration */
14626     for (idx = 0; idx < cfg_size; idx++) {
14627         if (!(sc->link_params.speed_cap_mask[idx] &
14628               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_HALF)) {
14629             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Half;
14630         }
14631
14632         if (!(sc->link_params.speed_cap_mask[idx] &
14633               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_FULL)) {
14634             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Full;
14635         }
14636
14637         if (!(sc->link_params.speed_cap_mask[idx] &
14638               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_HALF)) {
14639             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Half;
14640         }
14641
14642         if (!(sc->link_params.speed_cap_mask[idx] &
14643               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_FULL)) {
14644             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Full;
14645         }
14646
14647         if (!(sc->link_params.speed_cap_mask[idx] &
14648               PORT_HW_CFG_SPEED_CAPABILITY_D0_1G)) {
14649             sc->port.supported[idx] &= ~ELINK_SUPPORTED_1000baseT_Full;
14650         }
14651
14652         if (!(sc->link_params.speed_cap_mask[idx] &
14653               PORT_HW_CFG_SPEED_CAPABILITY_D0_2_5G)) {
14654             sc->port.supported[idx] &= ~ELINK_SUPPORTED_2500baseX_Full;
14655         }
14656
14657         if (!(sc->link_params.speed_cap_mask[idx] &
14658               PORT_HW_CFG_SPEED_CAPABILITY_D0_10G)) {
14659             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10000baseT_Full;
14660         }
14661
14662         if (!(sc->link_params.speed_cap_mask[idx] &
14663               PORT_HW_CFG_SPEED_CAPABILITY_D0_20G)) {
14664             sc->port.supported[idx] &= ~ELINK_SUPPORTED_20000baseKR2_Full;
14665         }
14666     }
14667
14668     BLOGD(sc, DBG_LOAD, "PHY supported 0=0x%08x 1=0x%08x\n",
14669           sc->port.supported[0], sc->port.supported[1]);
14670 }
14671
14672 static void
14673 bxe_link_settings_requested(struct bxe_softc *sc)
14674 {
14675     uint32_t link_config;
14676     uint32_t idx;
14677     uint32_t cfg_size = 0;
14678
14679     sc->port.advertising[0] = 0;
14680     sc->port.advertising[1] = 0;
14681
14682     switch (sc->link_params.num_phys) {
14683     case 1:
14684     case 2:
14685         cfg_size = 1;
14686         break;
14687     case 3:
14688         cfg_size = 2;
14689         break;
14690     }
14691
14692     for (idx = 0; idx < cfg_size; idx++) {
14693         sc->link_params.req_duplex[idx] = DUPLEX_FULL;
14694         link_config = sc->port.link_config[idx];
14695
14696         switch (link_config & PORT_FEATURE_LINK_SPEED_MASK) {
14697         case PORT_FEATURE_LINK_SPEED_AUTO:
14698             if (sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg) {
14699                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14700                 sc->port.advertising[idx] |= sc->port.supported[idx];
14701                 if (sc->link_params.phy[ELINK_EXT_PHY1].type ==
14702                     PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BCM84833)
14703                     sc->port.advertising[idx] |=
14704                         (ELINK_SUPPORTED_100baseT_Half |
14705                          ELINK_SUPPORTED_100baseT_Full);
14706             } else {
14707                 /* force 10G, no AN */
14708                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14709                 sc->port.advertising[idx] |=
14710                     (ADVERTISED_10000baseT_Full | ADVERTISED_FIBRE);
14711                 continue;
14712             }
14713             break;
14714
14715         case PORT_FEATURE_LINK_SPEED_10M_FULL:
14716             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Full) {
14717                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14718                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Full |
14719                                               ADVERTISED_TP);
14720             } else {
14721                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14722                           "speed_cap_mask=0x%08x\n",
14723                       link_config, sc->link_params.speed_cap_mask[idx]);
14724                 return;
14725             }
14726             break;
14727
14728         case PORT_FEATURE_LINK_SPEED_10M_HALF:
14729             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Half) {
14730                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14731                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14732                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Half |
14733                                               ADVERTISED_TP);
14734             } else {
14735                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14736                           "speed_cap_mask=0x%08x\n",
14737                       link_config, sc->link_params.speed_cap_mask[idx]);
14738                 return;
14739             }
14740             break;
14741
14742         case PORT_FEATURE_LINK_SPEED_100M_FULL:
14743             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Full) {
14744                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14745                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Full |
14746                                               ADVERTISED_TP);
14747             } else {
14748                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14749                           "speed_cap_mask=0x%08x\n",
14750                       link_config, sc->link_params.speed_cap_mask[idx]);
14751                 return;
14752             }
14753             break;
14754
14755         case PORT_FEATURE_LINK_SPEED_100M_HALF:
14756             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Half) {
14757                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14758                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14759                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Half |
14760                                               ADVERTISED_TP);
14761             } else {
14762                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14763                           "speed_cap_mask=0x%08x\n",
14764                       link_config, sc->link_params.speed_cap_mask[idx]);
14765                 return;
14766             }
14767             break;
14768
14769         case PORT_FEATURE_LINK_SPEED_1G:
14770             if (sc->port.supported[idx] & ELINK_SUPPORTED_1000baseT_Full) {
14771                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_1000;
14772                 sc->port.advertising[idx] |= (ADVERTISED_1000baseT_Full |
14773                                               ADVERTISED_TP);
14774             } else {
14775                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14776                           "speed_cap_mask=0x%08x\n",
14777                       link_config, sc->link_params.speed_cap_mask[idx]);
14778                 return;
14779             }
14780             break;
14781
14782         case PORT_FEATURE_LINK_SPEED_2_5G:
14783             if (sc->port.supported[idx] & ELINK_SUPPORTED_2500baseX_Full) {
14784                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_2500;
14785                 sc->port.advertising[idx] |= (ADVERTISED_2500baseX_Full |
14786                                               ADVERTISED_TP);
14787             } else {
14788                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14789                           "speed_cap_mask=0x%08x\n",
14790                       link_config, sc->link_params.speed_cap_mask[idx]);
14791                 return;
14792             }
14793             break;
14794
14795         case PORT_FEATURE_LINK_SPEED_10G_CX4:
14796             if (sc->port.supported[idx] & ELINK_SUPPORTED_10000baseT_Full) {
14797                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14798                 sc->port.advertising[idx] |= (ADVERTISED_10000baseT_Full |
14799                                               ADVERTISED_FIBRE);
14800             } else {
14801                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14802                           "speed_cap_mask=0x%08x\n",
14803                       link_config, sc->link_params.speed_cap_mask[idx]);
14804                 return;
14805             }
14806             break;
14807
14808         case PORT_FEATURE_LINK_SPEED_20G:
14809             sc->link_params.req_line_speed[idx] = ELINK_SPEED_20000;
14810             break;
14811
14812         default:
14813             BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14814                       "speed_cap_mask=0x%08x\n",
14815                   link_config, sc->link_params.speed_cap_mask[idx]);
14816             sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14817             sc->port.advertising[idx] = sc->port.supported[idx];
14818             break;
14819         }
14820
14821         sc->link_params.req_flow_ctrl[idx] =
14822             (link_config & PORT_FEATURE_FLOW_CONTROL_MASK);
14823
14824         if (sc->link_params.req_flow_ctrl[idx] == ELINK_FLOW_CTRL_AUTO) {
14825             if (!(sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg)) {
14826                 sc->link_params.req_flow_ctrl[idx] = ELINK_FLOW_CTRL_NONE;
14827             } else {
14828                 bxe_set_requested_fc(sc);
14829             }
14830         }
14831
14832         BLOGD(sc, DBG_LOAD, "req_line_speed=%d req_duplex=%d "
14833                             "req_flow_ctrl=0x%x advertising=0x%x\n",
14834               sc->link_params.req_line_speed[idx],
14835               sc->link_params.req_duplex[idx],
14836               sc->link_params.req_flow_ctrl[idx],
14837               sc->port.advertising[idx]);
14838     }
14839 }
14840
14841 static void
14842 bxe_get_phy_info(struct bxe_softc *sc)
14843 {
14844     uint8_t port = SC_PORT(sc);
14845     uint32_t config = sc->port.config;
14846     uint32_t eee_mode;
14847
14848     /* shmem data already read in bxe_get_shmem_info() */
14849
14850     BLOGD(sc, DBG_LOAD, "lane_config=0x%08x speed_cap_mask0=0x%08x "
14851                         "link_config0=0x%08x\n",
14852                sc->link_params.lane_config,
14853                sc->link_params.speed_cap_mask[0],
14854                sc->port.link_config[0]);
14855
14856     bxe_link_settings_supported(sc, sc->link_params.switch_cfg);
14857     bxe_link_settings_requested(sc);
14858
14859     if (sc->autogreeen == AUTO_GREEN_FORCE_ON) {
14860         sc->link_params.feature_config_flags |=
14861             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14862     } else if (sc->autogreeen == AUTO_GREEN_FORCE_OFF) {
14863         sc->link_params.feature_config_flags &=
14864             ~ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14865     } else if (config & PORT_FEAT_CFG_AUTOGREEEN_ENABLED) {
14866         sc->link_params.feature_config_flags |=
14867             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14868     }
14869
14870     /* configure link feature according to nvram value */
14871     eee_mode =
14872         (((SHMEM_RD(sc, dev_info.port_feature_config[port].eee_power_mode)) &
14873           PORT_FEAT_CFG_EEE_POWER_MODE_MASK) >>
14874          PORT_FEAT_CFG_EEE_POWER_MODE_SHIFT);
14875     if (eee_mode != PORT_FEAT_CFG_EEE_POWER_MODE_DISABLED) {
14876         sc->link_params.eee_mode = (ELINK_EEE_MODE_ADV_LPI |
14877                                     ELINK_EEE_MODE_ENABLE_LPI |
14878                                     ELINK_EEE_MODE_OUTPUT_TIME);
14879     } else {
14880         sc->link_params.eee_mode = 0;
14881     }
14882
14883     /* get the media type */
14884     bxe_media_detect(sc);
14885 }
14886
14887 static void
14888 bxe_get_params(struct bxe_softc *sc)
14889 {
14890     /* get user tunable params */
14891     bxe_get_tunable_params(sc);
14892
14893     /* select the RX and TX ring sizes */
14894     sc->tx_ring_size = TX_BD_USABLE;
14895     sc->rx_ring_size = RX_BD_USABLE;
14896
14897     /* XXX disable WoL */
14898     sc->wol = 0;
14899 }
14900
14901 static void
14902 bxe_set_modes_bitmap(struct bxe_softc *sc)
14903 {
14904     uint32_t flags = 0;
14905
14906     if (CHIP_REV_IS_FPGA(sc)) {
14907         SET_FLAGS(flags, MODE_FPGA);
14908     } else if (CHIP_REV_IS_EMUL(sc)) {
14909         SET_FLAGS(flags, MODE_EMUL);
14910     } else {
14911         SET_FLAGS(flags, MODE_ASIC);
14912     }
14913
14914     if (CHIP_IS_MODE_4_PORT(sc)) {
14915         SET_FLAGS(flags, MODE_PORT4);
14916     } else {
14917         SET_FLAGS(flags, MODE_PORT2);
14918     }
14919
14920     if (CHIP_IS_E2(sc)) {
14921         SET_FLAGS(flags, MODE_E2);
14922     } else if (CHIP_IS_E3(sc)) {
14923         SET_FLAGS(flags, MODE_E3);
14924         if (CHIP_REV(sc) == CHIP_REV_Ax) {
14925             SET_FLAGS(flags, MODE_E3_A0);
14926         } else /*if (CHIP_REV(sc) == CHIP_REV_Bx)*/ {
14927             SET_FLAGS(flags, MODE_E3_B0 | MODE_COS3);
14928         }
14929     }
14930
14931     if (IS_MF(sc)) {
14932         SET_FLAGS(flags, MODE_MF);
14933         switch (sc->devinfo.mf_info.mf_mode) {
14934         case MULTI_FUNCTION_SD:
14935             SET_FLAGS(flags, MODE_MF_SD);
14936             break;
14937         case MULTI_FUNCTION_SI:
14938             SET_FLAGS(flags, MODE_MF_SI);
14939             break;
14940         case MULTI_FUNCTION_AFEX:
14941             SET_FLAGS(flags, MODE_MF_AFEX);
14942             break;
14943         }
14944     } else {
14945         SET_FLAGS(flags, MODE_SF);
14946     }
14947
14948 #if defined(__LITTLE_ENDIAN)
14949     SET_FLAGS(flags, MODE_LITTLE_ENDIAN);
14950 #else /* __BIG_ENDIAN */
14951     SET_FLAGS(flags, MODE_BIG_ENDIAN);
14952 #endif
14953
14954     INIT_MODE_FLAGS(sc) = flags;
14955 }
14956
14957 static int
14958 bxe_alloc_hsi_mem(struct bxe_softc *sc)
14959 {
14960     struct bxe_fastpath *fp;
14961     bus_addr_t busaddr;
14962     int max_agg_queues;
14963     int max_segments;
14964     bus_size_t max_size;
14965     bus_size_t max_seg_size;
14966     char buf[32];
14967     int rc;
14968     int i, j;
14969
14970     /* XXX zero out all vars here and call bxe_alloc_hsi_mem on error */
14971
14972     /* allocate the parent bus DMA tag */
14973     rc = bus_dma_tag_create(bus_get_dma_tag(sc->dev), /* parent tag */
14974                             1,                        /* alignment */
14975                             0,                        /* boundary limit */
14976                             BUS_SPACE_MAXADDR,        /* restricted low */
14977                             BUS_SPACE_MAXADDR,        /* restricted hi */
14978                             NULL,                     /* addr filter() */
14979                             NULL,                     /* addr filter() arg */
14980                             BUS_SPACE_MAXSIZE_32BIT,  /* max map size */
14981                             BUS_SPACE_UNRESTRICTED,   /* num discontinuous */
14982                             BUS_SPACE_MAXSIZE_32BIT,  /* max seg size */
14983                             0,                        /* flags */
14984                             NULL,                     /* lock() */
14985                             NULL,                     /* lock() arg */
14986                             &sc->parent_dma_tag);     /* returned dma tag */
14987     if (rc != 0) {
14988         BLOGE(sc, "Failed to alloc parent DMA tag (%d)!\n", rc);
14989         return (1);
14990     }
14991
14992     /************************/
14993     /* DEFAULT STATUS BLOCK */
14994     /************************/
14995
14996     if (bxe_dma_alloc(sc, sizeof(struct host_sp_status_block),
14997                       &sc->def_sb_dma, "default status block") != 0) {
14998         /* XXX */
14999         bus_dma_tag_destroy(sc->parent_dma_tag);
15000         return (1);
15001     }
15002
15003     sc->def_sb = (struct host_sp_status_block *)sc->def_sb_dma.vaddr;
15004
15005     /***************/
15006     /* EVENT QUEUE */
15007     /***************/
15008
15009     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15010                       &sc->eq_dma, "event queue") != 0) {
15011         /* XXX */
15012         bxe_dma_free(sc, &sc->def_sb_dma);
15013         sc->def_sb = NULL;
15014         bus_dma_tag_destroy(sc->parent_dma_tag);
15015         return (1);
15016     }
15017
15018     sc->eq = (union event_ring_elem * )sc->eq_dma.vaddr;
15019
15020     /*************/
15021     /* SLOW PATH */
15022     /*************/
15023
15024     if (bxe_dma_alloc(sc, sizeof(struct bxe_slowpath),
15025                       &sc->sp_dma, "slow path") != 0) {
15026         /* XXX */
15027         bxe_dma_free(sc, &sc->eq_dma);
15028         sc->eq = NULL;
15029         bxe_dma_free(sc, &sc->def_sb_dma);
15030         sc->def_sb = NULL;
15031         bus_dma_tag_destroy(sc->parent_dma_tag);
15032         return (1);
15033     }
15034
15035     sc->sp = (struct bxe_slowpath *)sc->sp_dma.vaddr;
15036
15037     /*******************/
15038     /* SLOW PATH QUEUE */
15039     /*******************/
15040
15041     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15042                       &sc->spq_dma, "slow path queue") != 0) {
15043         /* XXX */
15044         bxe_dma_free(sc, &sc->sp_dma);
15045         sc->sp = NULL;
15046         bxe_dma_free(sc, &sc->eq_dma);
15047         sc->eq = NULL;
15048         bxe_dma_free(sc, &sc->def_sb_dma);
15049         sc->def_sb = NULL;
15050         bus_dma_tag_destroy(sc->parent_dma_tag);
15051         return (1);
15052     }
15053
15054     sc->spq = (struct eth_spe *)sc->spq_dma.vaddr;
15055
15056     /***************************/
15057     /* FW DECOMPRESSION BUFFER */
15058     /***************************/
15059
15060     if (bxe_dma_alloc(sc, FW_BUF_SIZE, &sc->gz_buf_dma,
15061                       "fw decompression buffer") != 0) {
15062         /* XXX */
15063         bxe_dma_free(sc, &sc->spq_dma);
15064         sc->spq = NULL;
15065         bxe_dma_free(sc, &sc->sp_dma);
15066         sc->sp = NULL;
15067         bxe_dma_free(sc, &sc->eq_dma);
15068         sc->eq = NULL;
15069         bxe_dma_free(sc, &sc->def_sb_dma);
15070         sc->def_sb = NULL;
15071         bus_dma_tag_destroy(sc->parent_dma_tag);
15072         return (1);
15073     }
15074
15075     sc->gz_buf = (void *)sc->gz_buf_dma.vaddr;
15076
15077     if ((sc->gz_strm =
15078          malloc(sizeof(*sc->gz_strm), M_DEVBUF, M_NOWAIT)) == NULL) {
15079         /* XXX */
15080         bxe_dma_free(sc, &sc->gz_buf_dma);
15081         sc->gz_buf = NULL;
15082         bxe_dma_free(sc, &sc->spq_dma);
15083         sc->spq = NULL;
15084         bxe_dma_free(sc, &sc->sp_dma);
15085         sc->sp = NULL;
15086         bxe_dma_free(sc, &sc->eq_dma);
15087         sc->eq = NULL;
15088         bxe_dma_free(sc, &sc->def_sb_dma);
15089         sc->def_sb = NULL;
15090         bus_dma_tag_destroy(sc->parent_dma_tag);
15091         return (1);
15092     }
15093
15094     /*************/
15095     /* FASTPATHS */
15096     /*************/
15097
15098     /* allocate DMA memory for each fastpath structure */
15099     for (i = 0; i < sc->num_queues; i++) {
15100         fp = &sc->fp[i];
15101         fp->sc    = sc;
15102         fp->index = i;
15103
15104         /*******************/
15105         /* FP STATUS BLOCK */
15106         /*******************/
15107
15108         snprintf(buf, sizeof(buf), "fp %d status block", i);
15109         if (bxe_dma_alloc(sc, sizeof(union bxe_host_hc_status_block),
15110                           &fp->sb_dma, buf) != 0) {
15111             /* XXX unwind and free previous fastpath allocations */
15112             BLOGE(sc, "Failed to alloc %s\n", buf);
15113             return (1);
15114         } else {
15115             if (CHIP_IS_E2E3(sc)) {
15116                 fp->status_block.e2_sb =
15117                     (struct host_hc_status_block_e2 *)fp->sb_dma.vaddr;
15118             } else {
15119                 fp->status_block.e1x_sb =
15120                     (struct host_hc_status_block_e1x *)fp->sb_dma.vaddr;
15121             }
15122         }
15123
15124         /******************/
15125         /* FP TX BD CHAIN */
15126         /******************/
15127
15128         snprintf(buf, sizeof(buf), "fp %d tx bd chain", i);
15129         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * TX_BD_NUM_PAGES),
15130                           &fp->tx_dma, buf) != 0) {
15131             /* XXX unwind and free previous fastpath allocations */
15132             BLOGE(sc, "Failed to alloc %s\n", buf);
15133             return (1);
15134         } else {
15135             fp->tx_chain = (union eth_tx_bd_types *)fp->tx_dma.vaddr;
15136         }
15137
15138         /* link together the tx bd chain pages */
15139         for (j = 1; j <= TX_BD_NUM_PAGES; j++) {
15140             /* index into the tx bd chain array to last entry per page */
15141             struct eth_tx_next_bd *tx_next_bd =
15142                 &fp->tx_chain[TX_BD_TOTAL_PER_PAGE * j - 1].next_bd;
15143             /* point to the next page and wrap from last page */
15144             busaddr = (fp->tx_dma.paddr +
15145                        (BCM_PAGE_SIZE * (j % TX_BD_NUM_PAGES)));
15146             tx_next_bd->addr_hi = htole32(U64_HI(busaddr));
15147             tx_next_bd->addr_lo = htole32(U64_LO(busaddr));
15148         }
15149
15150         /******************/
15151         /* FP RX BD CHAIN */
15152         /******************/
15153
15154         snprintf(buf, sizeof(buf), "fp %d rx bd chain", i);
15155         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_BD_NUM_PAGES),
15156                           &fp->rx_dma, buf) != 0) {
15157             /* XXX unwind and free previous fastpath allocations */
15158             BLOGE(sc, "Failed to alloc %s\n", buf);
15159             return (1);
15160         } else {
15161             fp->rx_chain = (struct eth_rx_bd *)fp->rx_dma.vaddr;
15162         }
15163
15164         /* link together the rx bd chain pages */
15165         for (j = 1; j <= RX_BD_NUM_PAGES; j++) {
15166             /* index into the rx bd chain array to last entry per page */
15167             struct eth_rx_bd *rx_bd =
15168                 &fp->rx_chain[RX_BD_TOTAL_PER_PAGE * j - 2];
15169             /* point to the next page and wrap from last page */
15170             busaddr = (fp->rx_dma.paddr +
15171                        (BCM_PAGE_SIZE * (j % RX_BD_NUM_PAGES)));
15172             rx_bd->addr_hi = htole32(U64_HI(busaddr));
15173             rx_bd->addr_lo = htole32(U64_LO(busaddr));
15174         }
15175
15176         /*******************/
15177         /* FP RX RCQ CHAIN */
15178         /*******************/
15179
15180         snprintf(buf, sizeof(buf), "fp %d rcq chain", i);
15181         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RCQ_NUM_PAGES),
15182                           &fp->rcq_dma, buf) != 0) {
15183             /* XXX unwind and free previous fastpath allocations */
15184             BLOGE(sc, "Failed to alloc %s\n", buf);
15185             return (1);
15186         } else {
15187             fp->rcq_chain = (union eth_rx_cqe *)fp->rcq_dma.vaddr;
15188         }
15189
15190         /* link together the rcq chain pages */
15191         for (j = 1; j <= RCQ_NUM_PAGES; j++) {
15192             /* index into the rcq chain array to last entry per page */
15193             struct eth_rx_cqe_next_page *rx_cqe_next =
15194                 (struct eth_rx_cqe_next_page *)
15195                 &fp->rcq_chain[RCQ_TOTAL_PER_PAGE * j - 1];
15196             /* point to the next page and wrap from last page */
15197             busaddr = (fp->rcq_dma.paddr +
15198                        (BCM_PAGE_SIZE * (j % RCQ_NUM_PAGES)));
15199             rx_cqe_next->addr_hi = htole32(U64_HI(busaddr));
15200             rx_cqe_next->addr_lo = htole32(U64_LO(busaddr));
15201         }
15202
15203         /*******************/
15204         /* FP RX SGE CHAIN */
15205         /*******************/
15206
15207         snprintf(buf, sizeof(buf), "fp %d sge chain", i);
15208         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_SGE_NUM_PAGES),
15209                           &fp->rx_sge_dma, buf) != 0) {
15210             /* XXX unwind and free previous fastpath allocations */
15211             BLOGE(sc, "Failed to alloc %s\n", buf);
15212             return (1);
15213         } else {
15214             fp->rx_sge_chain = (struct eth_rx_sge *)fp->rx_sge_dma.vaddr;
15215         }
15216
15217         /* link together the sge chain pages */
15218         for (j = 1; j <= RX_SGE_NUM_PAGES; j++) {
15219             /* index into the rcq chain array to last entry per page */
15220             struct eth_rx_sge *rx_sge =
15221                 &fp->rx_sge_chain[RX_SGE_TOTAL_PER_PAGE * j - 2];
15222             /* point to the next page and wrap from last page */
15223             busaddr = (fp->rx_sge_dma.paddr +
15224                        (BCM_PAGE_SIZE * (j % RX_SGE_NUM_PAGES)));
15225             rx_sge->addr_hi = htole32(U64_HI(busaddr));
15226             rx_sge->addr_lo = htole32(U64_LO(busaddr));
15227         }
15228
15229         /***********************/
15230         /* FP TX MBUF DMA MAPS */
15231         /***********************/
15232
15233         /* set required sizes before mapping to conserve resources */
15234         if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
15235             max_size     = BXE_TSO_MAX_SIZE;
15236             max_segments = BXE_TSO_MAX_SEGMENTS;
15237             max_seg_size = BXE_TSO_MAX_SEG_SIZE;
15238         } else {
15239             max_size     = (MCLBYTES * BXE_MAX_SEGMENTS);
15240             max_segments = BXE_MAX_SEGMENTS;
15241             max_seg_size = MCLBYTES;
15242         }
15243
15244         /* create a dma tag for the tx mbufs */
15245         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15246                                 1,                  /* alignment */
15247                                 0,                  /* boundary limit */
15248                                 BUS_SPACE_MAXADDR,  /* restricted low */
15249                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15250                                 NULL,               /* addr filter() */
15251                                 NULL,               /* addr filter() arg */
15252                                 max_size,           /* max map size */
15253                                 max_segments,       /* num discontinuous */
15254                                 max_seg_size,       /* max seg size */
15255                                 0,                  /* flags */
15256                                 NULL,               /* lock() */
15257                                 NULL,               /* lock() arg */
15258                                 &fp->tx_mbuf_tag);  /* returned dma tag */
15259         if (rc != 0) {
15260             /* XXX unwind and free previous fastpath allocations */
15261             BLOGE(sc, "Failed to create dma tag for "
15262                       "'fp %d tx mbufs' (%d)\n",
15263                   i, rc);
15264             return (1);
15265         }
15266
15267         /* create dma maps for each of the tx mbuf clusters */
15268         for (j = 0; j < TX_BD_TOTAL; j++) {
15269             if (bus_dmamap_create(fp->tx_mbuf_tag,
15270                                   BUS_DMA_NOWAIT,
15271                                   &fp->tx_mbuf_chain[j].m_map)) {
15272                 /* XXX unwind and free previous fastpath allocations */
15273                 BLOGE(sc, "Failed to create dma map for "
15274                           "'fp %d tx mbuf %d' (%d)\n",
15275                       i, j, rc);
15276                 return (1);
15277             }
15278         }
15279
15280         /***********************/
15281         /* FP RX MBUF DMA MAPS */
15282         /***********************/
15283
15284         /* create a dma tag for the rx mbufs */
15285         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15286                                 1,                  /* alignment */
15287                                 0,                  /* boundary limit */
15288                                 BUS_SPACE_MAXADDR,  /* restricted low */
15289                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15290                                 NULL,               /* addr filter() */
15291                                 NULL,               /* addr filter() arg */
15292                                 MJUM9BYTES,         /* max map size */
15293                                 1,                  /* num discontinuous */
15294                                 MJUM9BYTES,         /* max seg size */
15295                                 0,                  /* flags */
15296                                 NULL,               /* lock() */
15297                                 NULL,               /* lock() arg */
15298                                 &fp->rx_mbuf_tag);  /* returned dma tag */
15299         if (rc != 0) {
15300             /* XXX unwind and free previous fastpath allocations */
15301             BLOGE(sc, "Failed to create dma tag for "
15302                       "'fp %d rx mbufs' (%d)\n",
15303                   i, rc);
15304             return (1);
15305         }
15306
15307         /* create dma maps for each of the rx mbuf clusters */
15308         for (j = 0; j < RX_BD_TOTAL; j++) {
15309             if (bus_dmamap_create(fp->rx_mbuf_tag,
15310                                   BUS_DMA_NOWAIT,
15311                                   &fp->rx_mbuf_chain[j].m_map)) {
15312                 /* XXX unwind and free previous fastpath allocations */
15313                 BLOGE(sc, "Failed to create dma map for "
15314                           "'fp %d rx mbuf %d' (%d)\n",
15315                       i, j, rc);
15316                 return (1);
15317             }
15318         }
15319
15320         /* create dma map for the spare rx mbuf cluster */
15321         if (bus_dmamap_create(fp->rx_mbuf_tag,
15322                               BUS_DMA_NOWAIT,
15323                               &fp->rx_mbuf_spare_map)) {
15324             /* XXX unwind and free previous fastpath allocations */
15325             BLOGE(sc, "Failed to create dma map for "
15326                       "'fp %d spare rx mbuf' (%d)\n",
15327                   i, rc);
15328             return (1);
15329         }
15330
15331         /***************************/
15332         /* FP RX SGE MBUF DMA MAPS */
15333         /***************************/
15334
15335         /* create a dma tag for the rx sge mbufs */
15336         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15337                                 1,                  /* alignment */
15338                                 0,                  /* boundary limit */
15339                                 BUS_SPACE_MAXADDR,  /* restricted low */
15340                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15341                                 NULL,               /* addr filter() */
15342                                 NULL,               /* addr filter() arg */
15343                                 BCM_PAGE_SIZE,      /* max map size */
15344                                 1,                  /* num discontinuous */
15345                                 BCM_PAGE_SIZE,      /* max seg size */
15346                                 0,                  /* flags */
15347                                 NULL,               /* lock() */
15348                                 NULL,               /* lock() arg */
15349                                 &fp->rx_sge_mbuf_tag); /* returned dma tag */
15350         if (rc != 0) {
15351             /* XXX unwind and free previous fastpath allocations */
15352             BLOGE(sc, "Failed to create dma tag for "
15353                       "'fp %d rx sge mbufs' (%d)\n",
15354                   i, rc);
15355             return (1);
15356         }
15357
15358         /* create dma maps for the rx sge mbuf clusters */
15359         for (j = 0; j < RX_SGE_TOTAL; j++) {
15360             if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15361                                   BUS_DMA_NOWAIT,
15362                                   &fp->rx_sge_mbuf_chain[j].m_map)) {
15363                 /* XXX unwind and free previous fastpath allocations */
15364                 BLOGE(sc, "Failed to create dma map for "
15365                           "'fp %d rx sge mbuf %d' (%d)\n",
15366                       i, j, rc);
15367                 return (1);
15368             }
15369         }
15370
15371         /* create dma map for the spare rx sge mbuf cluster */
15372         if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15373                               BUS_DMA_NOWAIT,
15374                               &fp->rx_sge_mbuf_spare_map)) {
15375             /* XXX unwind and free previous fastpath allocations */
15376             BLOGE(sc, "Failed to create dma map for "
15377                       "'fp %d spare rx sge mbuf' (%d)\n",
15378                   i, rc);
15379             return (1);
15380         }
15381
15382         /***************************/
15383         /* FP RX TPA MBUF DMA MAPS */
15384         /***************************/
15385
15386         /* create dma maps for the rx tpa mbuf clusters */
15387         max_agg_queues = MAX_AGG_QS(sc);
15388
15389         for (j = 0; j < max_agg_queues; j++) {
15390             if (bus_dmamap_create(fp->rx_mbuf_tag,
15391                                   BUS_DMA_NOWAIT,
15392                                   &fp->rx_tpa_info[j].bd.m_map)) {
15393                 /* XXX unwind and free previous fastpath allocations */
15394                 BLOGE(sc, "Failed to create dma map for "
15395                           "'fp %d rx tpa mbuf %d' (%d)\n",
15396                       i, j, rc);
15397                 return (1);
15398             }
15399         }
15400
15401         /* create dma map for the spare rx tpa mbuf cluster */
15402         if (bus_dmamap_create(fp->rx_mbuf_tag,
15403                               BUS_DMA_NOWAIT,
15404                               &fp->rx_tpa_info_mbuf_spare_map)) {
15405             /* XXX unwind and free previous fastpath allocations */
15406             BLOGE(sc, "Failed to create dma map for "
15407                       "'fp %d spare rx tpa mbuf' (%d)\n",
15408                   i, rc);
15409             return (1);
15410         }
15411
15412         bxe_init_sge_ring_bit_mask(fp);
15413     }
15414
15415     return (0);
15416 }
15417
15418 static void
15419 bxe_free_hsi_mem(struct bxe_softc *sc)
15420 {
15421     struct bxe_fastpath *fp;
15422     int max_agg_queues;
15423     int i, j;
15424
15425     if (sc->parent_dma_tag == NULL) {
15426         return; /* assume nothing was allocated */
15427     }
15428
15429     for (i = 0; i < sc->num_queues; i++) {
15430         fp = &sc->fp[i];
15431
15432         /*******************/
15433         /* FP STATUS BLOCK */
15434         /*******************/
15435
15436         bxe_dma_free(sc, &fp->sb_dma);
15437         memset(&fp->status_block, 0, sizeof(fp->status_block));
15438
15439         /******************/
15440         /* FP TX BD CHAIN */
15441         /******************/
15442
15443         bxe_dma_free(sc, &fp->tx_dma);
15444         fp->tx_chain = NULL;
15445
15446         /******************/
15447         /* FP RX BD CHAIN */
15448         /******************/
15449
15450         bxe_dma_free(sc, &fp->rx_dma);
15451         fp->rx_chain = NULL;
15452
15453         /*******************/
15454         /* FP RX RCQ CHAIN */
15455         /*******************/
15456
15457         bxe_dma_free(sc, &fp->rcq_dma);
15458         fp->rcq_chain = NULL;
15459
15460         /*******************/
15461         /* FP RX SGE CHAIN */
15462         /*******************/
15463
15464         bxe_dma_free(sc, &fp->rx_sge_dma);
15465         fp->rx_sge_chain = NULL;
15466
15467         /***********************/
15468         /* FP TX MBUF DMA MAPS */
15469         /***********************/
15470
15471         if (fp->tx_mbuf_tag != NULL) {
15472             for (j = 0; j < TX_BD_TOTAL; j++) {
15473                 if (fp->tx_mbuf_chain[j].m_map != NULL) {
15474                     bus_dmamap_unload(fp->tx_mbuf_tag,
15475                                       fp->tx_mbuf_chain[j].m_map);
15476                     bus_dmamap_destroy(fp->tx_mbuf_tag,
15477                                        fp->tx_mbuf_chain[j].m_map);
15478                 }
15479             }
15480
15481             bus_dma_tag_destroy(fp->tx_mbuf_tag);
15482             fp->tx_mbuf_tag = NULL;
15483         }
15484
15485         /***********************/
15486         /* FP RX MBUF DMA MAPS */
15487         /***********************/
15488
15489         if (fp->rx_mbuf_tag != NULL) {
15490             for (j = 0; j < RX_BD_TOTAL; j++) {
15491                 if (fp->rx_mbuf_chain[j].m_map != NULL) {
15492                     bus_dmamap_unload(fp->rx_mbuf_tag,
15493                                       fp->rx_mbuf_chain[j].m_map);
15494                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15495                                        fp->rx_mbuf_chain[j].m_map);
15496                 }
15497             }
15498
15499             if (fp->rx_mbuf_spare_map != NULL) {
15500                 bus_dmamap_unload(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15501                 bus_dmamap_destroy(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15502             }
15503
15504             /***************************/
15505             /* FP RX TPA MBUF DMA MAPS */
15506             /***************************/
15507
15508             max_agg_queues = MAX_AGG_QS(sc);
15509
15510             for (j = 0; j < max_agg_queues; j++) {
15511                 if (fp->rx_tpa_info[j].bd.m_map != NULL) {
15512                     bus_dmamap_unload(fp->rx_mbuf_tag,
15513                                       fp->rx_tpa_info[j].bd.m_map);
15514                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15515                                        fp->rx_tpa_info[j].bd.m_map);
15516                 }
15517             }
15518
15519             if (fp->rx_tpa_info_mbuf_spare_map != NULL) {
15520                 bus_dmamap_unload(fp->rx_mbuf_tag,
15521                                   fp->rx_tpa_info_mbuf_spare_map);
15522                 bus_dmamap_destroy(fp->rx_mbuf_tag,
15523                                    fp->rx_tpa_info_mbuf_spare_map);
15524             }
15525
15526             bus_dma_tag_destroy(fp->rx_mbuf_tag);
15527             fp->rx_mbuf_tag = NULL;
15528         }
15529
15530         /***************************/
15531         /* FP RX SGE MBUF DMA MAPS */
15532         /***************************/
15533
15534         if (fp->rx_sge_mbuf_tag != NULL) {
15535             for (j = 0; j < RX_SGE_TOTAL; j++) {
15536                 if (fp->rx_sge_mbuf_chain[j].m_map != NULL) {
15537                     bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15538                                       fp->rx_sge_mbuf_chain[j].m_map);
15539                     bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15540                                        fp->rx_sge_mbuf_chain[j].m_map);
15541                 }
15542             }
15543
15544             if (fp->rx_sge_mbuf_spare_map != NULL) {
15545                 bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15546                                   fp->rx_sge_mbuf_spare_map);
15547                 bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15548                                    fp->rx_sge_mbuf_spare_map);
15549             }
15550
15551             bus_dma_tag_destroy(fp->rx_sge_mbuf_tag);
15552             fp->rx_sge_mbuf_tag = NULL;
15553         }
15554     }
15555
15556     /***************************/
15557     /* FW DECOMPRESSION BUFFER */
15558     /***************************/
15559
15560     bxe_dma_free(sc, &sc->gz_buf_dma);
15561     sc->gz_buf = NULL;
15562     free(sc->gz_strm, M_DEVBUF);
15563     sc->gz_strm = NULL;
15564
15565     /*******************/
15566     /* SLOW PATH QUEUE */
15567     /*******************/
15568
15569     bxe_dma_free(sc, &sc->spq_dma);
15570     sc->spq = NULL;
15571
15572     /*************/
15573     /* SLOW PATH */
15574     /*************/
15575
15576     bxe_dma_free(sc, &sc->sp_dma);
15577     sc->sp = NULL;
15578
15579     /***************/
15580     /* EVENT QUEUE */
15581     /***************/
15582
15583     bxe_dma_free(sc, &sc->eq_dma);
15584     sc->eq = NULL;
15585
15586     /************************/
15587     /* DEFAULT STATUS BLOCK */
15588     /************************/
15589
15590     bxe_dma_free(sc, &sc->def_sb_dma);
15591     sc->def_sb = NULL;
15592
15593     bus_dma_tag_destroy(sc->parent_dma_tag);
15594     sc->parent_dma_tag = NULL;
15595 }
15596
15597 /*
15598  * Previous driver DMAE transaction may have occurred when pre-boot stage
15599  * ended and boot began. This would invalidate the addresses of the
15600  * transaction, resulting in was-error bit set in the PCI causing all
15601  * hw-to-host PCIe transactions to timeout. If this happened we want to clear
15602  * the interrupt which detected this from the pglueb and the was-done bit
15603  */
15604 static void
15605 bxe_prev_interrupted_dmae(struct bxe_softc *sc)
15606 {
15607     uint32_t val;
15608
15609     if (!CHIP_IS_E1x(sc)) {
15610         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS);
15611         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN) {
15612             BLOGD(sc, DBG_LOAD,
15613                   "Clearing 'was-error' bit that was set in pglueb");
15614             REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, 1 << SC_FUNC(sc));
15615         }
15616     }
15617 }
15618
15619 static int
15620 bxe_prev_mcp_done(struct bxe_softc *sc)
15621 {
15622     uint32_t rc = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE,
15623                                  DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET);
15624     if (!rc) {
15625         BLOGE(sc, "MCP response failure, aborting\n");
15626         return (-1);
15627     }
15628
15629     return (0);
15630 }
15631
15632 static struct bxe_prev_list_node *
15633 bxe_prev_path_get_entry(struct bxe_softc *sc)
15634 {
15635     struct bxe_prev_list_node *tmp;
15636
15637     LIST_FOREACH(tmp, &bxe_prev_list, node) {
15638         if ((sc->pcie_bus == tmp->bus) &&
15639             (sc->pcie_device == tmp->slot) &&
15640             (SC_PATH(sc) == tmp->path)) {
15641             return (tmp);
15642         }
15643     }
15644
15645     return (NULL);
15646 }
15647
15648 static uint8_t
15649 bxe_prev_is_path_marked(struct bxe_softc *sc)
15650 {
15651     struct bxe_prev_list_node *tmp;
15652     int rc = FALSE;
15653
15654     mtx_lock(&bxe_prev_mtx);
15655
15656     tmp = bxe_prev_path_get_entry(sc);
15657     if (tmp) {
15658         if (tmp->aer) {
15659             BLOGD(sc, DBG_LOAD,
15660                   "Path %d/%d/%d was marked by AER\n",
15661                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15662         } else {
15663             rc = TRUE;
15664             BLOGD(sc, DBG_LOAD,
15665                   "Path %d/%d/%d was already cleaned from previous drivers\n",
15666                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15667         }
15668     }
15669
15670     mtx_unlock(&bxe_prev_mtx);
15671
15672     return (rc);
15673 }
15674
15675 static int
15676 bxe_prev_mark_path(struct bxe_softc *sc,
15677                    uint8_t          after_undi)
15678 {
15679     struct bxe_prev_list_node *tmp;
15680
15681     mtx_lock(&bxe_prev_mtx);
15682
15683     /* Check whether the entry for this path already exists */
15684     tmp = bxe_prev_path_get_entry(sc);
15685     if (tmp) {
15686         if (!tmp->aer) {
15687             BLOGD(sc, DBG_LOAD,
15688                   "Re-marking AER in path %d/%d/%d\n",
15689                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15690         } else {
15691             BLOGD(sc, DBG_LOAD,
15692                   "Removing AER indication from path %d/%d/%d\n",
15693                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15694             tmp->aer = 0;
15695         }
15696
15697         mtx_unlock(&bxe_prev_mtx);
15698         return (0);
15699     }
15700
15701     mtx_unlock(&bxe_prev_mtx);
15702
15703     /* Create an entry for this path and add it */
15704     tmp = malloc(sizeof(struct bxe_prev_list_node), M_DEVBUF,
15705                  (M_NOWAIT | M_ZERO));
15706     if (!tmp) {
15707         BLOGE(sc, "Failed to allocate 'bxe_prev_list_node'\n");
15708         return (-1);
15709     }
15710
15711     tmp->bus  = sc->pcie_bus;
15712     tmp->slot = sc->pcie_device;
15713     tmp->path = SC_PATH(sc);
15714     tmp->aer  = 0;
15715     tmp->undi = after_undi ? (1 << SC_PORT(sc)) : 0;
15716
15717     mtx_lock(&bxe_prev_mtx);
15718
15719     BLOGD(sc, DBG_LOAD,
15720           "Marked path %d/%d/%d - finished previous unload\n",
15721           sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15722     LIST_INSERT_HEAD(&bxe_prev_list, tmp, node);
15723
15724     mtx_unlock(&bxe_prev_mtx);
15725
15726     return (0);
15727 }
15728
15729 static int
15730 bxe_do_flr(struct bxe_softc *sc)
15731 {
15732     int i;
15733
15734     /* only E2 and onwards support FLR */
15735     if (CHIP_IS_E1x(sc)) {
15736         BLOGD(sc, DBG_LOAD, "FLR not supported in E1/E1H\n");
15737         return (-1);
15738     }
15739
15740     /* only bootcode REQ_BC_VER_4_INITIATE_FLR and onwards support flr */
15741     if (sc->devinfo.bc_ver < REQ_BC_VER_4_INITIATE_FLR) {
15742         BLOGD(sc, DBG_LOAD, "FLR not supported by BC_VER: 0x%08x\n",
15743               sc->devinfo.bc_ver);
15744         return (-1);
15745     }
15746
15747     /* Wait for Transaction Pending bit clean */
15748     for (i = 0; i < 4; i++) {
15749         if (i) {
15750             DELAY(((1 << (i - 1)) * 100) * 1000);
15751         }
15752
15753         if (!bxe_is_pcie_pending(sc)) {
15754             goto clear;
15755         }
15756     }
15757
15758     BLOGE(sc, "PCIE transaction is not cleared, "
15759               "proceeding with reset anyway\n");
15760
15761 clear:
15762
15763     BLOGD(sc, DBG_LOAD, "Initiating FLR\n");
15764     bxe_fw_command(sc, DRV_MSG_CODE_INITIATE_FLR, 0);
15765
15766     return (0);
15767 }
15768
15769 struct bxe_mac_vals {
15770     uint32_t xmac_addr;
15771     uint32_t xmac_val;
15772     uint32_t emac_addr;
15773     uint32_t emac_val;
15774     uint32_t umac_addr;
15775     uint32_t umac_val;
15776     uint32_t bmac_addr;
15777     uint32_t bmac_val[2];
15778 };
15779
15780 static void
15781 bxe_prev_unload_close_mac(struct bxe_softc *sc,
15782                           struct bxe_mac_vals *vals)
15783 {
15784     uint32_t val, base_addr, offset, mask, reset_reg;
15785     uint8_t mac_stopped = FALSE;
15786     uint8_t port = SC_PORT(sc);
15787     uint32_t wb_data[2];
15788
15789     /* reset addresses as they also mark which values were changed */
15790     vals->bmac_addr = 0;
15791     vals->umac_addr = 0;
15792     vals->xmac_addr = 0;
15793     vals->emac_addr = 0;
15794
15795     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_2);
15796
15797     if (!CHIP_IS_E3(sc)) {
15798         val = REG_RD(sc, NIG_REG_BMAC0_REGS_OUT_EN + port * 4);
15799         mask = MISC_REGISTERS_RESET_REG_2_RST_BMAC0 << port;
15800         if ((mask & reset_reg) && val) {
15801             BLOGD(sc, DBG_LOAD, "Disable BMAC Rx\n");
15802             base_addr = SC_PORT(sc) ? NIG_REG_INGRESS_BMAC1_MEM
15803                                     : NIG_REG_INGRESS_BMAC0_MEM;
15804             offset = CHIP_IS_E2(sc) ? BIGMAC2_REGISTER_BMAC_CONTROL
15805                                     : BIGMAC_REGISTER_BMAC_CONTROL;
15806
15807             /*
15808              * use rd/wr since we cannot use dmae. This is safe
15809              * since MCP won't access the bus due to the request
15810              * to unload, and no function on the path can be
15811              * loaded at this time.
15812              */
15813             wb_data[0] = REG_RD(sc, base_addr + offset);
15814             wb_data[1] = REG_RD(sc, base_addr + offset + 0x4);
15815             vals->bmac_addr = base_addr + offset;
15816             vals->bmac_val[0] = wb_data[0];
15817             vals->bmac_val[1] = wb_data[1];
15818             wb_data[0] &= ~ELINK_BMAC_CONTROL_RX_ENABLE;
15819             REG_WR(sc, vals->bmac_addr, wb_data[0]);
15820             REG_WR(sc, vals->bmac_addr + 0x4, wb_data[1]);
15821         }
15822
15823         BLOGD(sc, DBG_LOAD, "Disable EMAC Rx\n");
15824         vals->emac_addr = NIG_REG_NIG_EMAC0_EN + SC_PORT(sc)*4;
15825         vals->emac_val = REG_RD(sc, vals->emac_addr);
15826         REG_WR(sc, vals->emac_addr, 0);
15827         mac_stopped = TRUE;
15828     } else {
15829         if (reset_reg & MISC_REGISTERS_RESET_REG_2_XMAC) {
15830             BLOGD(sc, DBG_LOAD, "Disable XMAC Rx\n");
15831             base_addr = SC_PORT(sc) ? GRCBASE_XMAC1 : GRCBASE_XMAC0;
15832             val = REG_RD(sc, base_addr + XMAC_REG_PFC_CTRL_HI);
15833             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val & ~(1 << 1));
15834             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val | (1 << 1));
15835             vals->xmac_addr = base_addr + XMAC_REG_CTRL;
15836             vals->xmac_val = REG_RD(sc, vals->xmac_addr);
15837             REG_WR(sc, vals->xmac_addr, 0);
15838             mac_stopped = TRUE;
15839         }
15840
15841         mask = MISC_REGISTERS_RESET_REG_2_UMAC0 << port;
15842         if (mask & reset_reg) {
15843             BLOGD(sc, DBG_LOAD, "Disable UMAC Rx\n");
15844             base_addr = SC_PORT(sc) ? GRCBASE_UMAC1 : GRCBASE_UMAC0;
15845             vals->umac_addr = base_addr + UMAC_REG_COMMAND_CONFIG;
15846             vals->umac_val = REG_RD(sc, vals->umac_addr);
15847             REG_WR(sc, vals->umac_addr, 0);
15848             mac_stopped = TRUE;
15849         }
15850     }
15851
15852     if (mac_stopped) {
15853         DELAY(20000);
15854     }
15855 }
15856
15857 #define BXE_PREV_UNDI_PROD_ADDR(p)  (BAR_TSTRORM_INTMEM + 0x1508 + ((p) << 4))
15858 #define BXE_PREV_UNDI_RCQ(val)      ((val) & 0xffff)
15859 #define BXE_PREV_UNDI_BD(val)       ((val) >> 16 & 0xffff)
15860 #define BXE_PREV_UNDI_PROD(rcq, bd) ((bd) << 16 | (rcq))
15861
15862 static void
15863 bxe_prev_unload_undi_inc(struct bxe_softc *sc,
15864                          uint8_t          port,
15865                          uint8_t          inc)
15866 {
15867     uint16_t rcq, bd;
15868     uint32_t tmp_reg = REG_RD(sc, BXE_PREV_UNDI_PROD_ADDR(port));
15869
15870     rcq = BXE_PREV_UNDI_RCQ(tmp_reg) + inc;
15871     bd = BXE_PREV_UNDI_BD(tmp_reg) + inc;
15872
15873     tmp_reg = BXE_PREV_UNDI_PROD(rcq, bd);
15874     REG_WR(sc, BXE_PREV_UNDI_PROD_ADDR(port), tmp_reg);
15875
15876     BLOGD(sc, DBG_LOAD,
15877           "UNDI producer [%d] rings bd -> 0x%04x, rcq -> 0x%04x\n",
15878           port, bd, rcq);
15879 }
15880
15881 static int
15882 bxe_prev_unload_common(struct bxe_softc *sc)
15883 {
15884     uint32_t reset_reg, tmp_reg = 0, rc;
15885     uint8_t prev_undi = FALSE;
15886     struct bxe_mac_vals mac_vals;
15887     uint32_t timer_count = 1000;
15888     uint32_t prev_brb;
15889
15890     /*
15891      * It is possible a previous function received 'common' answer,
15892      * but hasn't loaded yet, therefore creating a scenario of
15893      * multiple functions receiving 'common' on the same path.
15894      */
15895     BLOGD(sc, DBG_LOAD, "Common unload Flow\n");
15896
15897     memset(&mac_vals, 0, sizeof(mac_vals));
15898
15899     if (bxe_prev_is_path_marked(sc)) {
15900         return (bxe_prev_mcp_done(sc));
15901     }
15902
15903     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_1);
15904
15905     /* Reset should be performed after BRB is emptied */
15906     if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_BRB1) {
15907         /* Close the MAC Rx to prevent BRB from filling up */
15908         bxe_prev_unload_close_mac(sc, &mac_vals);
15909
15910         /* close LLH filters towards the BRB */
15911         elink_set_rx_filter(&sc->link_params, 0);
15912
15913         /*
15914          * Check if the UNDI driver was previously loaded.
15915          * UNDI driver initializes CID offset for normal bell to 0x7
15916          */
15917         if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_DORQ) {
15918             tmp_reg = REG_RD(sc, DORQ_REG_NORM_CID_OFST);
15919             if (tmp_reg == 0x7) {
15920                 BLOGD(sc, DBG_LOAD, "UNDI previously loaded\n");
15921                 prev_undi = TRUE;
15922                 /* clear the UNDI indication */
15923                 REG_WR(sc, DORQ_REG_NORM_CID_OFST, 0);
15924                 /* clear possible idle check errors */
15925                 REG_RD(sc, NIG_REG_NIG_INT_STS_CLR_0);
15926             }
15927         }
15928
15929         /* wait until BRB is empty */
15930         tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15931         while (timer_count) {
15932             prev_brb = tmp_reg;
15933
15934             tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15935             if (!tmp_reg) {
15936                 break;
15937             }
15938
15939             BLOGD(sc, DBG_LOAD, "BRB still has 0x%08x\n", tmp_reg);
15940
15941             /* reset timer as long as BRB actually gets emptied */
15942             if (prev_brb > tmp_reg) {
15943                 timer_count = 1000;
15944             } else {
15945                 timer_count--;
15946             }
15947
15948             /* If UNDI resides in memory, manually increment it */
15949             if (prev_undi) {
15950                 bxe_prev_unload_undi_inc(sc, SC_PORT(sc), 1);
15951             }
15952
15953             DELAY(10);
15954         }
15955
15956         if (!timer_count) {
15957             BLOGE(sc, "Failed to empty BRB\n");
15958         }
15959     }
15960
15961     /* No packets are in the pipeline, path is ready for reset */
15962     bxe_reset_common(sc);
15963
15964     if (mac_vals.xmac_addr) {
15965         REG_WR(sc, mac_vals.xmac_addr, mac_vals.xmac_val);
15966     }
15967     if (mac_vals.umac_addr) {
15968         REG_WR(sc, mac_vals.umac_addr, mac_vals.umac_val);
15969     }
15970     if (mac_vals.emac_addr) {
15971         REG_WR(sc, mac_vals.emac_addr, mac_vals.emac_val);
15972     }
15973     if (mac_vals.bmac_addr) {
15974         REG_WR(sc, mac_vals.bmac_addr, mac_vals.bmac_val[0]);
15975         REG_WR(sc, mac_vals.bmac_addr + 4, mac_vals.bmac_val[1]);
15976     }
15977
15978     rc = bxe_prev_mark_path(sc, prev_undi);
15979     if (rc) {
15980         bxe_prev_mcp_done(sc);
15981         return (rc);
15982     }
15983
15984     return (bxe_prev_mcp_done(sc));
15985 }
15986
15987 static int
15988 bxe_prev_unload_uncommon(struct bxe_softc *sc)
15989 {
15990     int rc;
15991
15992     BLOGD(sc, DBG_LOAD, "Uncommon unload Flow\n");
15993
15994     /* Test if previous unload process was already finished for this path */
15995     if (bxe_prev_is_path_marked(sc)) {
15996         return (bxe_prev_mcp_done(sc));
15997     }
15998
15999     BLOGD(sc, DBG_LOAD, "Path is unmarked\n");
16000
16001     /*
16002      * If function has FLR capabilities, and existing FW version matches
16003      * the one required, then FLR will be sufficient to clean any residue
16004      * left by previous driver
16005      */
16006     rc = bxe_nic_load_analyze_req(sc, FW_MSG_CODE_DRV_LOAD_FUNCTION);
16007     if (!rc) {
16008         /* fw version is good */
16009         BLOGD(sc, DBG_LOAD, "FW version matches our own, attempting FLR\n");
16010         rc = bxe_do_flr(sc);
16011     }
16012
16013     if (!rc) {
16014         /* FLR was performed */
16015         BLOGD(sc, DBG_LOAD, "FLR successful\n");
16016         return (0);
16017     }
16018
16019     BLOGD(sc, DBG_LOAD, "Could not FLR\n");
16020
16021     /* Close the MCP request, return failure*/
16022     rc = bxe_prev_mcp_done(sc);
16023     if (!rc) {
16024         rc = BXE_PREV_WAIT_NEEDED;
16025     }
16026
16027     return (rc);
16028 }
16029
16030 static int
16031 bxe_prev_unload(struct bxe_softc *sc)
16032 {
16033     int time_counter = 10;
16034     uint32_t fw, hw_lock_reg, hw_lock_val;
16035     uint32_t rc = 0;
16036
16037     /*
16038      * Clear HW from errors which may have resulted from an interrupted
16039      * DMAE transaction.
16040      */
16041     bxe_prev_interrupted_dmae(sc);
16042
16043     /* Release previously held locks */
16044     hw_lock_reg =
16045         (SC_FUNC(sc) <= 5) ?
16046             (MISC_REG_DRIVER_CONTROL_1 + SC_FUNC(sc) * 8) :
16047             (MISC_REG_DRIVER_CONTROL_7 + (SC_FUNC(sc) - 6) * 8);
16048
16049     hw_lock_val = (REG_RD(sc, hw_lock_reg));
16050     if (hw_lock_val) {
16051         if (hw_lock_val & HW_LOCK_RESOURCE_NVRAM) {
16052             BLOGD(sc, DBG_LOAD, "Releasing previously held NVRAM lock\n");
16053             REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
16054                    (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << SC_PORT(sc)));
16055         }
16056         BLOGD(sc, DBG_LOAD, "Releasing previously held HW lock\n");
16057         REG_WR(sc, hw_lock_reg, 0xffffffff);
16058     } else {
16059         BLOGD(sc, DBG_LOAD, "No need to release HW/NVRAM locks\n");
16060     }
16061
16062     if (MCPR_ACCESS_LOCK_LOCK & REG_RD(sc, MCP_REG_MCPR_ACCESS_LOCK)) {
16063         BLOGD(sc, DBG_LOAD, "Releasing previously held ALR\n");
16064         REG_WR(sc, MCP_REG_MCPR_ACCESS_LOCK, 0);
16065     }
16066
16067     do {
16068         /* Lock MCP using an unload request */
16069         fw = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS, 0);
16070         if (!fw) {
16071             BLOGE(sc, "MCP response failure, aborting\n");
16072             rc = -1;
16073             break;
16074         }
16075
16076         if (fw == FW_MSG_CODE_DRV_UNLOAD_COMMON) {
16077             rc = bxe_prev_unload_common(sc);
16078             break;
16079         }
16080
16081         /* non-common reply from MCP night require looping */
16082         rc = bxe_prev_unload_uncommon(sc);
16083         if (rc != BXE_PREV_WAIT_NEEDED) {
16084             break;
16085         }
16086
16087         DELAY(20000);
16088     } while (--time_counter);
16089
16090     if (!time_counter || rc) {
16091         BLOGE(sc, "Failed to unload previous driver!\n");
16092         rc = -1;
16093     }
16094
16095     return (rc);
16096 }
16097
16098 void
16099 bxe_dcbx_set_state(struct bxe_softc *sc,
16100                    uint8_t          dcb_on,
16101                    uint32_t         dcbx_enabled)
16102 {
16103     if (!CHIP_IS_E1x(sc)) {
16104         sc->dcb_state = dcb_on;
16105         sc->dcbx_enabled = dcbx_enabled;
16106     } else {
16107         sc->dcb_state = FALSE;
16108         sc->dcbx_enabled = BXE_DCBX_ENABLED_INVALID;
16109     }
16110     BLOGD(sc, DBG_LOAD,
16111           "DCB state [%s:%s]\n",
16112           dcb_on ? "ON" : "OFF",
16113           (dcbx_enabled == BXE_DCBX_ENABLED_OFF) ? "user-mode" :
16114           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_OFF) ? "on-chip static" :
16115           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_ON) ?
16116           "on-chip with negotiation" : "invalid");
16117 }
16118
16119 /* must be called after sriov-enable */
16120 static int
16121 bxe_set_qm_cid_count(struct bxe_softc *sc)
16122 {
16123     int cid_count = BXE_L2_MAX_CID(sc);
16124
16125     if (IS_SRIOV(sc)) {
16126         cid_count += BXE_VF_CIDS;
16127     }
16128
16129     if (CNIC_SUPPORT(sc)) {
16130         cid_count += CNIC_CID_MAX;
16131     }
16132
16133     return (roundup(cid_count, QM_CID_ROUND));
16134 }
16135
16136 static void
16137 bxe_init_multi_cos(struct bxe_softc *sc)
16138 {
16139     int pri, cos;
16140
16141     uint32_t pri_map = 0; /* XXX change to user config */
16142
16143     for (pri = 0; pri < BXE_MAX_PRIORITY; pri++) {
16144         cos = ((pri_map & (0xf << (pri * 4))) >> (pri * 4));
16145         if (cos < sc->max_cos) {
16146             sc->prio_to_cos[pri] = cos;
16147         } else {
16148             BLOGW(sc, "Invalid COS %d for priority %d "
16149                       "(max COS is %d), setting to 0\n",
16150                   cos, pri, (sc->max_cos - 1));
16151             sc->prio_to_cos[pri] = 0;
16152         }
16153     }
16154 }
16155
16156 static int
16157 bxe_sysctl_state(SYSCTL_HANDLER_ARGS)
16158 {
16159     struct bxe_softc *sc;
16160     int error, result;
16161
16162     result = 0;
16163     error = sysctl_handle_int(oidp, &result, 0, req);
16164
16165     if (error || !req->newptr) {
16166         return (error);
16167     }
16168
16169     if (result == 1) {
16170         sc = (struct bxe_softc *)arg1;
16171         BLOGI(sc, "... dumping driver state ...\n");
16172         /* XXX */
16173     }
16174
16175     return (error);
16176 }
16177
16178 static int
16179 bxe_sysctl_eth_stat(SYSCTL_HANDLER_ARGS)
16180 {
16181     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16182     uint32_t *eth_stats = (uint32_t *)&sc->eth_stats;
16183     uint32_t *offset;
16184     uint64_t value = 0;
16185     int index = (int)arg2;
16186
16187     if (index >= BXE_NUM_ETH_STATS) {
16188         BLOGE(sc, "bxe_eth_stats index out of range (%d)\n", index);
16189         return (-1);
16190     }
16191
16192     offset = (eth_stats + bxe_eth_stats_arr[index].offset);
16193
16194     switch (bxe_eth_stats_arr[index].size) {
16195     case 4:
16196         value = (uint64_t)*offset;
16197         break;
16198     case 8:
16199         value = HILO_U64(*offset, *(offset + 1));
16200         break;
16201     default:
16202         BLOGE(sc, "Invalid bxe_eth_stats size (index=%d size=%d)\n",
16203               index, bxe_eth_stats_arr[index].size);
16204         return (-1);
16205     }
16206
16207     return (sysctl_handle_64(oidp, &value, 0, req));
16208 }
16209
16210 static int
16211 bxe_sysctl_eth_q_stat(SYSCTL_HANDLER_ARGS)
16212 {
16213     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16214     uint32_t *eth_stats;
16215     uint32_t *offset;
16216     uint64_t value = 0;
16217     uint32_t q_stat = (uint32_t)arg2;
16218     uint32_t fp_index = ((q_stat >> 16) & 0xffff);
16219     uint32_t index = (q_stat & 0xffff);
16220
16221     eth_stats = (uint32_t *)&sc->fp[fp_index].eth_q_stats;
16222
16223     if (index >= BXE_NUM_ETH_Q_STATS) {
16224         BLOGE(sc, "bxe_eth_q_stats index out of range (%d)\n", index);
16225         return (-1);
16226     }
16227
16228     offset = (eth_stats + bxe_eth_q_stats_arr[index].offset);
16229
16230     switch (bxe_eth_q_stats_arr[index].size) {
16231     case 4:
16232         value = (uint64_t)*offset;
16233         break;
16234     case 8:
16235         value = HILO_U64(*offset, *(offset + 1));
16236         break;
16237     default:
16238         BLOGE(sc, "Invalid bxe_eth_q_stats size (index=%d size=%d)\n",
16239               index, bxe_eth_q_stats_arr[index].size);
16240         return (-1);
16241     }
16242
16243     return (sysctl_handle_64(oidp, &value, 0, req));
16244 }
16245
16246 static void
16247 bxe_add_sysctls(struct bxe_softc *sc)
16248 {
16249     struct sysctl_ctx_list *ctx;
16250     struct sysctl_oid_list *children;
16251     struct sysctl_oid *queue_top, *queue;
16252     struct sysctl_oid_list *queue_top_children, *queue_children;
16253     char queue_num_buf[32];
16254     uint32_t q_stat;
16255     int i, j;
16256
16257     ctx = device_get_sysctl_ctx(sc->dev);
16258     children = SYSCTL_CHILDREN(device_get_sysctl_tree(sc->dev));
16259
16260     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "version",
16261                       CTLFLAG_RD, BXE_DRIVER_VERSION, 0,
16262                       "version");
16263
16264     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "bc_version",
16265                       CTLFLAG_RD, &sc->devinfo.bc_ver_str, 0,
16266                       "bootcode version");
16267
16268     snprintf(sc->fw_ver_str, sizeof(sc->fw_ver_str), "%d.%d.%d.%d",
16269              BCM_5710_FW_MAJOR_VERSION,
16270              BCM_5710_FW_MINOR_VERSION,
16271              BCM_5710_FW_REVISION_VERSION,
16272              BCM_5710_FW_ENGINEERING_VERSION);
16273     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "fw_version",
16274                       CTLFLAG_RD, &sc->fw_ver_str, 0,
16275                       "firmware version");
16276
16277     snprintf(sc->mf_mode_str, sizeof(sc->mf_mode_str), "%s",
16278         ((sc->devinfo.mf_info.mf_mode == SINGLE_FUNCTION)     ? "Single"  :
16279          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD)   ? "MF-SD"   :
16280          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI)   ? "MF-SI"   :
16281          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX) ? "MF-AFEX" :
16282                                                                 "Unknown"));
16283     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mf_mode",
16284                       CTLFLAG_RD, &sc->mf_mode_str, 0,
16285                       "multifunction mode");
16286
16287     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "mf_vnics",
16288                     CTLFLAG_RD, &sc->devinfo.mf_info.vnics_per_port, 0,
16289                     "multifunction vnics per port");
16290
16291     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mac_addr",
16292                       CTLFLAG_RD, &sc->mac_addr_str, 0,
16293                       "mac address");
16294
16295     snprintf(sc->pci_link_str, sizeof(sc->pci_link_str), "%s x%d",
16296         ((sc->devinfo.pcie_link_speed == 1) ? "2.5GT/s" :
16297          (sc->devinfo.pcie_link_speed == 2) ? "5.0GT/s" :
16298          (sc->devinfo.pcie_link_speed == 4) ? "8.0GT/s" :
16299                                               "???GT/s"),
16300         sc->devinfo.pcie_link_width);
16301     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "pci_link",
16302                       CTLFLAG_RD, &sc->pci_link_str, 0,
16303                       "pci link status");
16304
16305     sc->debug = bxe_debug;
16306     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "debug",
16307                     CTLFLAG_RW, &sc->debug, 0,
16308                     "debug logging mode");
16309
16310     sc->rx_budget = bxe_rx_budget;
16311     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "rx_budget",
16312                     CTLFLAG_RW, &sc->rx_budget, 0,
16313                     "rx processing budget");
16314
16315     SYSCTL_ADD_PROC(ctx, children, OID_AUTO, "state",
16316                     CTLTYPE_UINT | CTLFLAG_RW, sc, 0,
16317                     bxe_sysctl_state, "IU", "dump driver state");
16318
16319     for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
16320         SYSCTL_ADD_PROC(ctx, children, OID_AUTO,
16321                         bxe_eth_stats_arr[i].string,
16322                         CTLTYPE_U64 | CTLFLAG_RD, sc, i,
16323                         bxe_sysctl_eth_stat, "LU",
16324                         bxe_eth_stats_arr[i].string);
16325     }
16326
16327     /* add a new parent node for all queues "dev.bxe.#.queue" */
16328     queue_top = SYSCTL_ADD_NODE(ctx, children, OID_AUTO, "queue",
16329                                 CTLFLAG_RD, NULL, "queue");
16330     queue_top_children = SYSCTL_CHILDREN(queue_top);
16331
16332     for (i = 0; i < sc->num_queues; i++) {
16333         /* add a new parent node for a single queue "dev.bxe.#.queue.#" */
16334         snprintf(queue_num_buf, sizeof(queue_num_buf), "%d", i);
16335         queue = SYSCTL_ADD_NODE(ctx, queue_top_children, OID_AUTO,
16336                                 queue_num_buf, CTLFLAG_RD, NULL,
16337                                 "single queue");
16338         queue_children = SYSCTL_CHILDREN(queue);
16339
16340         for (j = 0; j < BXE_NUM_ETH_Q_STATS; j++) {
16341             q_stat = ((i << 16) | j);
16342             SYSCTL_ADD_PROC(ctx, queue_children, OID_AUTO,
16343                             bxe_eth_q_stats_arr[j].string,
16344                             CTLTYPE_U64 | CTLFLAG_RD, sc, q_stat,
16345                             bxe_sysctl_eth_q_stat, "LU",
16346                             bxe_eth_q_stats_arr[j].string);
16347         }
16348     }
16349 }
16350
16351 /*
16352  * Device attach function.
16353  *
16354  * Allocates device resources, performs secondary chip identification, and
16355  * initializes driver instance variables. This function is called from driver
16356  * load after a successful probe.
16357  *
16358  * Returns:
16359  *   0 = Success, >0 = Failure
16360  */
16361 static int
16362 bxe_attach(device_t dev)
16363 {
16364     struct bxe_softc *sc;
16365
16366     sc = device_get_softc(dev);
16367
16368     BLOGD(sc, DBG_LOAD, "Starting attach...\n");
16369
16370     sc->state = BXE_STATE_CLOSED;
16371
16372     sc->dev  = dev;
16373     sc->unit = device_get_unit(dev);
16374
16375     BLOGD(sc, DBG_LOAD, "softc = %p\n", sc);
16376
16377     sc->pcie_bus    = pci_get_bus(dev);
16378     sc->pcie_device = pci_get_slot(dev);
16379     sc->pcie_func   = pci_get_function(dev);
16380
16381     /* enable bus master capability */
16382     pci_enable_busmaster(dev);
16383
16384     /* get the BARs */
16385     if (bxe_allocate_bars(sc) != 0) {
16386         return (ENXIO);
16387     }
16388
16389     /* initialize the mutexes */
16390     bxe_init_mutexes(sc);
16391
16392     /* prepare the periodic callout */
16393     callout_init(&sc->periodic_callout, 0);
16394
16395     /* prepare the chip taskqueue */
16396     sc->chip_tq_flags = CHIP_TQ_NONE;
16397     snprintf(sc->chip_tq_name, sizeof(sc->chip_tq_name),
16398              "bxe%d_chip_tq", sc->unit);
16399     TASK_INIT(&sc->chip_tq_task, 0, bxe_handle_chip_tq, sc);
16400     sc->chip_tq = taskqueue_create(sc->chip_tq_name, M_NOWAIT,
16401                                    taskqueue_thread_enqueue,
16402                                    &sc->chip_tq);
16403     taskqueue_start_threads(&sc->chip_tq, 1, PWAIT, /* lower priority */
16404                             "%s", sc->chip_tq_name);
16405
16406     /* get device info and set params */
16407     if (bxe_get_device_info(sc) != 0) {
16408         BLOGE(sc, "getting device info\n");
16409         bxe_deallocate_bars(sc);
16410         pci_disable_busmaster(dev);
16411         return (ENXIO);
16412     }
16413
16414     /* get final misc params */
16415     bxe_get_params(sc);
16416
16417     /* set the default MTU (changed via ifconfig) */
16418     sc->mtu = ETHERMTU;
16419
16420     bxe_set_modes_bitmap(sc);
16421
16422     /* XXX
16423      * If in AFEX mode and the function is configured for FCoE
16424      * then bail... no L2 allowed.
16425      */
16426
16427     /* get phy settings from shmem and 'and' against admin settings */
16428     bxe_get_phy_info(sc);
16429
16430     /* initialize the FreeBSD ifnet interface */
16431     if (bxe_init_ifnet(sc) != 0) {
16432         bxe_release_mutexes(sc);
16433         bxe_deallocate_bars(sc);
16434         pci_disable_busmaster(dev);
16435         return (ENXIO);
16436     }
16437
16438     /* allocate device interrupts */
16439     if (bxe_interrupt_alloc(sc) != 0) {
16440         if (sc->ifnet != NULL) {
16441             ether_ifdetach(sc->ifnet);
16442         }
16443         ifmedia_removeall(&sc->ifmedia);
16444         bxe_release_mutexes(sc);
16445         bxe_deallocate_bars(sc);
16446         pci_disable_busmaster(dev);
16447         return (ENXIO);
16448     }
16449
16450     /* allocate ilt */
16451     if (bxe_alloc_ilt_mem(sc) != 0) {
16452         bxe_interrupt_free(sc);
16453         if (sc->ifnet != NULL) {
16454             ether_ifdetach(sc->ifnet);
16455         }
16456         ifmedia_removeall(&sc->ifmedia);
16457         bxe_release_mutexes(sc);
16458         bxe_deallocate_bars(sc);
16459         pci_disable_busmaster(dev);
16460         return (ENXIO);
16461     }
16462
16463     /* allocate the host hardware/software hsi structures */
16464     if (bxe_alloc_hsi_mem(sc) != 0) {
16465         bxe_free_ilt_mem(sc);
16466         bxe_interrupt_free(sc);
16467         if (sc->ifnet != NULL) {
16468             ether_ifdetach(sc->ifnet);
16469         }
16470         ifmedia_removeall(&sc->ifmedia);
16471         bxe_release_mutexes(sc);
16472         bxe_deallocate_bars(sc);
16473         pci_disable_busmaster(dev);
16474         return (ENXIO);
16475     }
16476
16477     /* need to reset chip if UNDI was active */
16478     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
16479         /* init fw_seq */
16480         sc->fw_seq =
16481             (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
16482              DRV_MSG_SEQ_NUMBER_MASK);
16483         BLOGD(sc, DBG_LOAD, "prev unload fw_seq 0x%04x\n", sc->fw_seq);
16484         bxe_prev_unload(sc);
16485     }
16486
16487 #if 1
16488     /* XXX */
16489     bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16490 #else
16491     if (SHMEM2_HAS(sc, dcbx_lldp_params_offset) &&
16492         SHMEM2_HAS(sc, dcbx_lldp_dcbx_stat_offset) &&
16493         SHMEM2_RD(sc, dcbx_lldp_params_offset) &&
16494         SHMEM2_RD(sc, dcbx_lldp_dcbx_stat_offset)) {
16495         bxe_dcbx_set_state(sc, TRUE, BXE_DCBX_ENABLED_ON_NEG_ON);
16496         bxe_dcbx_init_params(sc);
16497     } else {
16498         bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16499     }
16500 #endif
16501
16502     /* calculate qm_cid_count */
16503     sc->qm_cid_count = bxe_set_qm_cid_count(sc);
16504     BLOGD(sc, DBG_LOAD, "qm_cid_count=%d\n", sc->qm_cid_count);
16505
16506     sc->max_cos = 1;
16507     bxe_init_multi_cos(sc);
16508
16509     bxe_add_sysctls(sc);
16510
16511     return (0);
16512 }
16513
16514 /*
16515  * Device detach function.
16516  *
16517  * Stops the controller, resets the controller, and releases resources.
16518  *
16519  * Returns:
16520  *   0 = Success, >0 = Failure
16521  */
16522 static int
16523 bxe_detach(device_t dev)
16524 {
16525     struct bxe_softc *sc;
16526     struct ifnet *ifp;
16527
16528     sc = device_get_softc(dev);
16529
16530     BLOGD(sc, DBG_LOAD, "Starting detach...\n");
16531
16532     ifp = sc->ifnet;
16533     if (ifp != NULL && ifp->if_vlantrunk != NULL) {
16534         BLOGE(sc, "Cannot detach while VLANs are in use.\n");
16535         return(EBUSY);
16536     }
16537
16538     /* stop the periodic callout */
16539     bxe_periodic_stop(sc);
16540
16541     /* stop the chip taskqueue */
16542     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_NONE);
16543     if (sc->chip_tq) {
16544         taskqueue_drain(sc->chip_tq, &sc->chip_tq_task);
16545         taskqueue_free(sc->chip_tq);
16546         sc->chip_tq = NULL;
16547     }
16548
16549     /* stop and reset the controller if it was open */
16550     if (sc->state != BXE_STATE_CLOSED) {
16551         BXE_CORE_LOCK(sc);
16552         bxe_nic_unload(sc, UNLOAD_CLOSE, TRUE);
16553         BXE_CORE_UNLOCK(sc);
16554     }
16555
16556     /* release the network interface */
16557     if (ifp != NULL) {
16558         ether_ifdetach(ifp);
16559     }
16560     ifmedia_removeall(&sc->ifmedia);
16561
16562     /* XXX do the following based on driver state... */
16563
16564     /* free the host hardware/software hsi structures */
16565     bxe_free_hsi_mem(sc);
16566
16567     /* free ilt */
16568     bxe_free_ilt_mem(sc);
16569
16570     /* release the interrupts */
16571     bxe_interrupt_free(sc);
16572
16573     /* Release the mutexes*/
16574     bxe_release_mutexes(sc);
16575
16576     /* Release the PCIe BAR mapped memory */
16577     bxe_deallocate_bars(sc);
16578
16579     /* Release the FreeBSD interface. */
16580     if (sc->ifnet != NULL) {
16581         if_free(sc->ifnet);
16582     }
16583
16584     pci_disable_busmaster(dev);
16585
16586     return (0);
16587 }
16588
16589 /*
16590  * Device shutdown function.
16591  *
16592  * Stops and resets the controller.
16593  *
16594  * Returns:
16595  *   Nothing
16596  */
16597 static int
16598 bxe_shutdown(device_t dev)
16599 {
16600     struct bxe_softc *sc;
16601
16602     sc = device_get_softc(dev);
16603
16604     BLOGD(sc, DBG_LOAD, "Starting shutdown...\n");
16605
16606     /* stop the periodic callout */
16607     bxe_periodic_stop(sc);
16608
16609     BXE_CORE_LOCK(sc);
16610     bxe_nic_unload(sc, UNLOAD_NORMAL, FALSE);
16611     BXE_CORE_UNLOCK(sc);
16612
16613     return (0);
16614 }
16615
16616 void
16617 bxe_igu_ack_sb(struct bxe_softc *sc,
16618                uint8_t          igu_sb_id,
16619                uint8_t          segment,
16620                uint16_t         index,
16621                uint8_t          op,
16622                uint8_t          update)
16623 {
16624     uint32_t igu_addr = sc->igu_base_addr;
16625     igu_addr += (IGU_CMD_INT_ACK_BASE + igu_sb_id)*8;
16626     bxe_igu_ack_sb_gen(sc, igu_sb_id, segment, index, op, update, igu_addr);
16627 }
16628
16629 static void
16630 bxe_igu_clear_sb_gen(struct bxe_softc *sc,
16631                      uint8_t          func,
16632                      uint8_t          idu_sb_id,
16633                      uint8_t          is_pf)
16634 {
16635     uint32_t data, ctl, cnt = 100;
16636     uint32_t igu_addr_data = IGU_REG_COMMAND_REG_32LSB_DATA;
16637     uint32_t igu_addr_ctl = IGU_REG_COMMAND_REG_CTRL;
16638     uint32_t igu_addr_ack = IGU_REG_CSTORM_TYPE_0_SB_CLEANUP + (idu_sb_id/32)*4;
16639     uint32_t sb_bit =  1 << (idu_sb_id%32);
16640     uint32_t func_encode = func | (is_pf ? 1 : 0) << IGU_FID_ENCODE_IS_PF_SHIFT;
16641     uint32_t addr_encode = IGU_CMD_E2_PROD_UPD_BASE + idu_sb_id;
16642
16643     /* Not supported in BC mode */
16644     if (CHIP_INT_MODE_IS_BC(sc)) {
16645         return;
16646     }
16647
16648     data = ((IGU_USE_REGISTER_cstorm_type_0_sb_cleanup <<
16649              IGU_REGULAR_CLEANUP_TYPE_SHIFT) |
16650             IGU_REGULAR_CLEANUP_SET |
16651             IGU_REGULAR_BCLEANUP);
16652
16653     ctl = ((addr_encode << IGU_CTRL_REG_ADDRESS_SHIFT) |
16654            (func_encode << IGU_CTRL_REG_FID_SHIFT) |
16655            (IGU_CTRL_CMD_TYPE_WR << IGU_CTRL_REG_TYPE_SHIFT));
16656
16657     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16658             data, igu_addr_data);
16659     REG_WR(sc, igu_addr_data, data);
16660
16661     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16662                       BUS_SPACE_BARRIER_WRITE);
16663     mb();
16664
16665     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16666             ctl, igu_addr_ctl);
16667     REG_WR(sc, igu_addr_ctl, ctl);
16668
16669     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16670                       BUS_SPACE_BARRIER_WRITE);
16671     mb();
16672
16673     /* wait for clean up to finish */
16674     while (!(REG_RD(sc, igu_addr_ack) & sb_bit) && --cnt) {
16675         DELAY(20000);
16676     }
16677
16678     if (!(REG_RD(sc, igu_addr_ack) & sb_bit)) {
16679         BLOGD(sc, DBG_LOAD,
16680               "Unable to finish IGU cleanup: "
16681               "idu_sb_id %d offset %d bit %d (cnt %d)\n",
16682               idu_sb_id, idu_sb_id/32, idu_sb_id%32, cnt);
16683     }
16684 }
16685
16686 static void
16687 bxe_igu_clear_sb(struct bxe_softc *sc,
16688                  uint8_t          idu_sb_id)
16689 {
16690     bxe_igu_clear_sb_gen(sc, SC_FUNC(sc), idu_sb_id, TRUE /*PF*/);
16691 }
16692
16693
16694
16695
16696
16697
16698
16699 /*******************/
16700 /* ECORE CALLBACKS */
16701 /*******************/
16702
16703 static void
16704 bxe_reset_common(struct bxe_softc *sc)
16705 {
16706     uint32_t val = 0x1400;
16707
16708     /* reset_common */
16709     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR), 0xd3ffff7f);
16710
16711     if (CHIP_IS_E3(sc)) {
16712         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
16713         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
16714     }
16715
16716     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR), val);
16717 }
16718
16719 static void
16720 bxe_common_init_phy(struct bxe_softc *sc)
16721 {
16722     uint32_t shmem_base[2];
16723     uint32_t shmem2_base[2];
16724
16725     /* Avoid common init in case MFW supports LFA */
16726     if (SHMEM2_RD(sc, size) >
16727         (uint32_t)offsetof(struct shmem2_region,
16728                            lfa_host_addr[SC_PORT(sc)])) {
16729         return;
16730     }
16731
16732     shmem_base[0]  = sc->devinfo.shmem_base;
16733     shmem2_base[0] = sc->devinfo.shmem2_base;
16734
16735     if (!CHIP_IS_E1x(sc)) {
16736         shmem_base[1]  = SHMEM2_RD(sc, other_shmem_base_addr);
16737         shmem2_base[1] = SHMEM2_RD(sc, other_shmem2_base_addr);
16738     }
16739
16740     bxe_acquire_phy_lock(sc);
16741     elink_common_init_phy(sc, shmem_base, shmem2_base,
16742                           sc->devinfo.chip_id, 0);
16743     bxe_release_phy_lock(sc);
16744 }
16745
16746 static void
16747 bxe_pf_disable(struct bxe_softc *sc)
16748 {
16749     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
16750
16751     val &= ~IGU_PF_CONF_FUNC_EN;
16752
16753     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
16754     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
16755     REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 0);
16756 }
16757
16758 static void
16759 bxe_init_pxp(struct bxe_softc *sc)
16760 {
16761     uint16_t devctl;
16762     int r_order, w_order;
16763
16764     devctl = bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_CTL, 2);
16765
16766     BLOGD(sc, DBG_LOAD, "read 0x%08x from devctl\n", devctl);
16767
16768     w_order = ((devctl & PCIM_EXP_CTL_MAX_PAYLOAD) >> 5);
16769
16770     if (sc->mrrs == -1) {
16771         r_order = ((devctl & PCIM_EXP_CTL_MAX_READ_REQUEST) >> 12);
16772     } else {
16773         BLOGD(sc, DBG_LOAD, "forcing read order to %d\n", sc->mrrs);
16774         r_order = sc->mrrs;
16775     }
16776
16777     ecore_init_pxp_arb(sc, r_order, w_order);
16778 }
16779
16780 static uint32_t
16781 bxe_get_pretend_reg(struct bxe_softc *sc)
16782 {
16783     uint32_t base = PXP2_REG_PGL_PRETEND_FUNC_F0;
16784     uint32_t stride = (PXP2_REG_PGL_PRETEND_FUNC_F1 - base);
16785     return (base + (SC_ABS_FUNC(sc)) * stride);
16786 }
16787
16788 /*
16789  * Called only on E1H or E2.
16790  * When pretending to be PF, the pretend value is the function number 0..7.
16791  * When pretending to be VF, the pretend val is the PF-num:VF-valid:ABS-VFID
16792  * combination.
16793  */
16794 static int
16795 bxe_pretend_func(struct bxe_softc *sc,
16796                  uint16_t         pretend_func_val)
16797 {
16798     uint32_t pretend_reg;
16799
16800     if (CHIP_IS_E1H(sc) && (pretend_func_val > E1H_FUNC_MAX)) {
16801         return (-1);
16802     }
16803
16804     /* get my own pretend register */
16805     pretend_reg = bxe_get_pretend_reg(sc);
16806     REG_WR(sc, pretend_reg, pretend_func_val);
16807     REG_RD(sc, pretend_reg);
16808     return (0);
16809 }
16810
16811 static void
16812 bxe_iov_init_dmae(struct bxe_softc *sc)
16813 {
16814     return;
16815 #if 0
16816     BLOGD(sc, DBG_LOAD, "SRIOV is %s\n", IS_SRIOV(sc) ? "ON" : "OFF");
16817
16818     if (!IS_SRIOV(sc)) {
16819         return;
16820     }
16821
16822     REG_WR(sc, DMAE_REG_BACKWARD_COMP_EN, 0);
16823 #endif
16824 }
16825
16826 #if 0
16827 static int
16828 bxe_iov_init_ilt(struct bxe_softc *sc,
16829                  uint16_t         line)
16830 {
16831     return (line);
16832 #if 0
16833     int i;
16834     struct ecore_ilt* ilt = sc->ilt;
16835
16836     if (!IS_SRIOV(sc)) {
16837         return (line);
16838     }
16839
16840     /* set vfs ilt lines */
16841     for (i = 0; i < BXE_VF_CIDS/ILT_PAGE_CIDS ; i++) {
16842         struct hw_dma *hw_cxt = SC_VF_CXT_PAGE(sc,i);
16843         ilt->lines[line+i].page = hw_cxt->addr;
16844         ilt->lines[line+i].page_mapping = hw_cxt->mapping;
16845         ilt->lines[line+i].size = hw_cxt->size; /* doesn't matter */
16846     }
16847     return (line+i);
16848 #endif
16849 }
16850 #endif
16851
16852 static void
16853 bxe_iov_init_dq(struct bxe_softc *sc)
16854 {
16855     return;
16856 #if 0
16857     if (!IS_SRIOV(sc)) {
16858         return;
16859     }
16860
16861     /* Set the DQ such that the CID reflect the abs_vfid */
16862     REG_WR(sc, DORQ_REG_VF_NORM_VF_BASE, 0);
16863     REG_WR(sc, DORQ_REG_MAX_RVFID_SIZE, ilog2(BNX2X_MAX_NUM_OF_VFS));
16864
16865     /*
16866      * Set VFs starting CID. If its > 0 the preceding CIDs are belong to
16867      * the PF L2 queues
16868      */
16869     REG_WR(sc, DORQ_REG_VF_NORM_CID_BASE, BNX2X_FIRST_VF_CID);
16870
16871     /* The VF window size is the log2 of the max number of CIDs per VF */
16872     REG_WR(sc, DORQ_REG_VF_NORM_CID_WND_SIZE, BNX2X_VF_CID_WND);
16873
16874     /*
16875      * The VF doorbell size  0 - *B, 4 - 128B. We set it here to match
16876      * the Pf doorbell size although the 2 are independent.
16877      */
16878     REG_WR(sc, DORQ_REG_VF_NORM_CID_OFST,
16879            BNX2X_DB_SHIFT - BNX2X_DB_MIN_SHIFT);
16880
16881     /*
16882      * No security checks for now -
16883      * configure single rule (out of 16) mask = 0x1, value = 0x0,
16884      * CID range 0 - 0x1ffff
16885      */
16886     REG_WR(sc, DORQ_REG_VF_TYPE_MASK_0, 1);
16887     REG_WR(sc, DORQ_REG_VF_TYPE_VALUE_0, 0);
16888     REG_WR(sc, DORQ_REG_VF_TYPE_MIN_MCID_0, 0);
16889     REG_WR(sc, DORQ_REG_VF_TYPE_MAX_MCID_0, 0x1ffff);
16890
16891     /* set the number of VF alllowed doorbells to the full DQ range */
16892     REG_WR(sc, DORQ_REG_VF_NORM_MAX_CID_COUNT, 0x20000);
16893
16894     /* set the VF doorbell threshold */
16895     REG_WR(sc, DORQ_REG_VF_USAGE_CT_LIMIT, 4);
16896 #endif
16897 }
16898
16899 /* send a NIG loopback debug packet */
16900 static void
16901 bxe_lb_pckt(struct bxe_softc *sc)
16902 {
16903     uint32_t wb_write[3];
16904
16905     /* Ethernet source and destination addresses */
16906     wb_write[0] = 0x55555555;
16907     wb_write[1] = 0x55555555;
16908     wb_write[2] = 0x20;     /* SOP */
16909     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16910
16911     /* NON-IP protocol */
16912     wb_write[0] = 0x09000000;
16913     wb_write[1] = 0x55555555;
16914     wb_write[2] = 0x10;     /* EOP, eop_bvalid = 0 */
16915     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16916 }
16917
16918 /*
16919  * Some of the internal memories are not directly readable from the driver.
16920  * To test them we send debug packets.
16921  */
16922 static int
16923 bxe_int_mem_test(struct bxe_softc *sc)
16924 {
16925     int factor;
16926     int count, i;
16927     uint32_t val = 0;
16928
16929     if (CHIP_REV_IS_FPGA(sc)) {
16930         factor = 120;
16931     } else if (CHIP_REV_IS_EMUL(sc)) {
16932         factor = 200;
16933     } else {
16934         factor = 1;
16935     }
16936
16937     /* disable inputs of parser neighbor blocks */
16938     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16939     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16940     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16941     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16942
16943     /*  write 0 to parser credits for CFC search request */
16944     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16945
16946     /* send Ethernet packet */
16947     bxe_lb_pckt(sc);
16948
16949     /* TODO do i reset NIG statistic? */
16950     /* Wait until NIG register shows 1 packet of size 0x10 */
16951     count = 1000 * factor;
16952     while (count) {
16953         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
16954         val = *BXE_SP(sc, wb_data[0]);
16955         if (val == 0x10) {
16956             break;
16957         }
16958
16959         DELAY(10000);
16960         count--;
16961     }
16962
16963     if (val != 0x10) {
16964         BLOGE(sc, "NIG timeout val=0x%x\n", val);
16965         return (-1);
16966     }
16967
16968     /* wait until PRS register shows 1 packet */
16969     count = (1000 * factor);
16970     while (count) {
16971         val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
16972         if (val == 1) {
16973             break;
16974         }
16975
16976         DELAY(10000);
16977         count--;
16978     }
16979
16980     if (val != 0x1) {
16981         BLOGE(sc, "PRS timeout val=0x%x\n", val);
16982         return (-2);
16983     }
16984
16985     /* Reset and init BRB, PRS */
16986     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
16987     DELAY(50000);
16988     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
16989     DELAY(50000);
16990     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
16991     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
16992
16993     /* Disable inputs of parser neighbor blocks */
16994     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16995     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16996     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16997     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16998
16999     /* Write 0 to parser credits for CFC search request */
17000     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
17001
17002     /* send 10 Ethernet packets */
17003     for (i = 0; i < 10; i++) {
17004         bxe_lb_pckt(sc);
17005     }
17006
17007     /* Wait until NIG register shows 10+1 packets of size 11*0x10 = 0xb0 */
17008     count = (1000 * factor);
17009     while (count) {
17010         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17011         val = *BXE_SP(sc, wb_data[0]);
17012         if (val == 0xb0) {
17013             break;
17014         }
17015
17016         DELAY(10000);
17017         count--;
17018     }
17019
17020     if (val != 0xb0) {
17021         BLOGE(sc, "NIG timeout val=0x%x\n", val);
17022         return (-3);
17023     }
17024
17025     /* Wait until PRS register shows 2 packets */
17026     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17027     if (val != 2) {
17028         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17029     }
17030
17031     /* Write 1 to parser credits for CFC search request */
17032     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x1);
17033
17034     /* Wait until PRS register shows 3 packets */
17035     DELAY(10000 * factor);
17036
17037     /* Wait until NIG register shows 1 packet of size 0x10 */
17038     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17039     if (val != 3) {
17040         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17041     }
17042
17043     /* clear NIG EOP FIFO */
17044     for (i = 0; i < 11; i++) {
17045         REG_RD(sc, NIG_REG_INGRESS_EOP_LB_FIFO);
17046     }
17047
17048     val = REG_RD(sc, NIG_REG_INGRESS_EOP_LB_EMPTY);
17049     if (val != 1) {
17050         BLOGE(sc, "clear of NIG failed\n");
17051         return (-4);
17052     }
17053
17054     /* Reset and init BRB, PRS, NIG */
17055     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
17056     DELAY(50000);
17057     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
17058     DELAY(50000);
17059     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17060     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17061     if (!CNIC_SUPPORT(sc)) {
17062         /* set NIC mode */
17063         REG_WR(sc, PRS_REG_NIC_MODE, 1);
17064     }
17065
17066     /* Enable inputs of parser neighbor blocks */
17067     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x7fffffff);
17068     REG_WR(sc, TCM_REG_PRS_IFEN, 0x1);
17069     REG_WR(sc, CFC_REG_DEBUG0, 0x0);
17070     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x1);
17071
17072     return (0);
17073 }
17074
17075 static void
17076 bxe_setup_fan_failure_detection(struct bxe_softc *sc)
17077 {
17078     int is_required;
17079     uint32_t val;
17080     int port;
17081
17082     is_required = 0;
17083     val = (SHMEM_RD(sc, dev_info.shared_hw_config.config2) &
17084            SHARED_HW_CFG_FAN_FAILURE_MASK);
17085
17086     if (val == SHARED_HW_CFG_FAN_FAILURE_ENABLED) {
17087         is_required = 1;
17088     }
17089     /*
17090      * The fan failure mechanism is usually related to the PHY type since
17091      * the power consumption of the board is affected by the PHY. Currently,
17092      * fan is required for most designs with SFX7101, BCM8727 and BCM8481.
17093      */
17094     else if (val == SHARED_HW_CFG_FAN_FAILURE_PHY_TYPE) {
17095         for (port = PORT_0; port < PORT_MAX; port++) {
17096             is_required |= elink_fan_failure_det_req(sc,
17097                                                      sc->devinfo.shmem_base,
17098                                                      sc->devinfo.shmem2_base,
17099                                                      port);
17100         }
17101     }
17102
17103     BLOGD(sc, DBG_LOAD, "fan detection setting: %d\n", is_required);
17104
17105     if (is_required == 0) {
17106         return;
17107     }
17108
17109     /* Fan failure is indicated by SPIO 5 */
17110     bxe_set_spio(sc, MISC_SPIO_SPIO5, MISC_SPIO_INPUT_HI_Z);
17111
17112     /* set to active low mode */
17113     val = REG_RD(sc, MISC_REG_SPIO_INT);
17114     val |= (MISC_SPIO_SPIO5 << MISC_SPIO_INT_OLD_SET_POS);
17115     REG_WR(sc, MISC_REG_SPIO_INT, val);
17116
17117     /* enable interrupt to signal the IGU */
17118     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17119     val |= MISC_SPIO_SPIO5;
17120     REG_WR(sc, MISC_REG_SPIO_EVENT_EN, val);
17121 }
17122
17123 static void
17124 bxe_enable_blocks_attention(struct bxe_softc *sc)
17125 {
17126     uint32_t val;
17127
17128     REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17129     if (!CHIP_IS_E1x(sc)) {
17130         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0x40);
17131     } else {
17132         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0);
17133     }
17134     REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17135     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17136     /*
17137      * mask read length error interrupts in brb for parser
17138      * (parsing unit and 'checksum and crc' unit)
17139      * these errors are legal (PU reads fixed length and CAC can cause
17140      * read length error on truncated packets)
17141      */
17142     REG_WR(sc, BRB1_REG_BRB1_INT_MASK, 0xFC00);
17143     REG_WR(sc, QM_REG_QM_INT_MASK, 0);
17144     REG_WR(sc, TM_REG_TM_INT_MASK, 0);
17145     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_0, 0);
17146     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_1, 0);
17147     REG_WR(sc, XCM_REG_XCM_INT_MASK, 0);
17148 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_0, 0); */
17149 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_1, 0); */
17150     REG_WR(sc, USDM_REG_USDM_INT_MASK_0, 0);
17151     REG_WR(sc, USDM_REG_USDM_INT_MASK_1, 0);
17152     REG_WR(sc, UCM_REG_UCM_INT_MASK, 0);
17153 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_0, 0); */
17154 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_1, 0); */
17155     REG_WR(sc, GRCBASE_UPB + PB_REG_PB_INT_MASK, 0);
17156     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_0, 0);
17157     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_1, 0);
17158     REG_WR(sc, CCM_REG_CCM_INT_MASK, 0);
17159 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_0, 0); */
17160 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_1, 0); */
17161
17162     val = (PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_AFT |
17163            PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_OF |
17164            PXP2_PXP2_INT_MASK_0_REG_PGL_PCIE_ATTN);
17165     if (!CHIP_IS_E1x(sc)) {
17166         val |= (PXP2_PXP2_INT_MASK_0_REG_PGL_READ_BLOCKED |
17167                 PXP2_PXP2_INT_MASK_0_REG_PGL_WRITE_BLOCKED);
17168     }
17169     REG_WR(sc, PXP2_REG_PXP2_INT_MASK_0, val);
17170
17171     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_0, 0);
17172     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_1, 0);
17173     REG_WR(sc, TCM_REG_TCM_INT_MASK, 0);
17174 /*      REG_WR(sc, TSEM_REG_TSEM_INT_MASK_0, 0); */
17175
17176     if (!CHIP_IS_E1x(sc)) {
17177         /* enable VFC attentions: bits 11 and 12, bits 31:13 reserved */
17178         REG_WR(sc, TSEM_REG_TSEM_INT_MASK_1, 0x07ff);
17179     }
17180
17181     REG_WR(sc, CDU_REG_CDU_INT_MASK, 0);
17182     REG_WR(sc, DMAE_REG_DMAE_INT_MASK, 0);
17183 /*      REG_WR(sc, MISC_REG_MISC_INT_MASK, 0); */
17184     REG_WR(sc, PBF_REG_PBF_INT_MASK, 0x18);     /* bit 3,4 masked */
17185 }
17186
17187 /**
17188  * bxe_init_hw_common - initialize the HW at the COMMON phase.
17189  *
17190  * @sc:     driver handle
17191  */
17192 static int
17193 bxe_init_hw_common(struct bxe_softc *sc)
17194 {
17195     uint8_t abs_func_id;
17196     uint32_t val;
17197
17198     BLOGD(sc, DBG_LOAD, "starting common init for func %d\n",
17199           SC_ABS_FUNC(sc));
17200
17201     /*
17202      * take the RESET lock to protect undi_unload flow from accessing
17203      * registers while we are resetting the chip
17204      */
17205     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17206
17207     bxe_reset_common(sc);
17208
17209     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET), 0xffffffff);
17210
17211     val = 0xfffc;
17212     if (CHIP_IS_E3(sc)) {
17213         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
17214         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
17215     }
17216
17217     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET), val);
17218
17219     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17220
17221     ecore_init_block(sc, BLOCK_MISC, PHASE_COMMON);
17222     BLOGD(sc, DBG_LOAD, "after misc block init\n");
17223
17224     if (!CHIP_IS_E1x(sc)) {
17225         /*
17226          * 4-port mode or 2-port mode we need to turn off master-enable for
17227          * everyone. After that we turn it back on for self. So, we disregard
17228          * multi-function, and always disable all functions on the given path,
17229          * this means 0,2,4,6 for path 0 and 1,3,5,7 for path 1
17230          */
17231         for (abs_func_id = SC_PATH(sc);
17232              abs_func_id < (E2_FUNC_MAX * 2);
17233              abs_func_id += 2) {
17234             if (abs_func_id == SC_ABS_FUNC(sc)) {
17235                 REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17236                 continue;
17237             }
17238
17239             bxe_pretend_func(sc, abs_func_id);
17240
17241             /* clear pf enable */
17242             bxe_pf_disable(sc);
17243
17244             bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17245         }
17246     }
17247
17248     BLOGD(sc, DBG_LOAD, "after pf disable\n");
17249
17250     ecore_init_block(sc, BLOCK_PXP, PHASE_COMMON);
17251
17252     if (CHIP_IS_E1(sc)) {
17253         /*
17254          * enable HW interrupt from PXP on USDM overflow
17255          * bit 16 on INT_MASK_0
17256          */
17257         REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17258     }
17259
17260     ecore_init_block(sc, BLOCK_PXP2, PHASE_COMMON);
17261     bxe_init_pxp(sc);
17262
17263 #ifdef __BIG_ENDIAN
17264     REG_WR(sc, PXP2_REG_RQ_QM_ENDIAN_M, 1);
17265     REG_WR(sc, PXP2_REG_RQ_TM_ENDIAN_M, 1);
17266     REG_WR(sc, PXP2_REG_RQ_SRC_ENDIAN_M, 1);
17267     REG_WR(sc, PXP2_REG_RQ_CDU_ENDIAN_M, 1);
17268     REG_WR(sc, PXP2_REG_RQ_DBG_ENDIAN_M, 1);
17269     /* make sure this value is 0 */
17270     REG_WR(sc, PXP2_REG_RQ_HC_ENDIAN_M, 0);
17271
17272     //REG_WR(sc, PXP2_REG_RD_PBF_SWAP_MODE, 1);
17273     REG_WR(sc, PXP2_REG_RD_QM_SWAP_MODE, 1);
17274     REG_WR(sc, PXP2_REG_RD_TM_SWAP_MODE, 1);
17275     REG_WR(sc, PXP2_REG_RD_SRC_SWAP_MODE, 1);
17276     REG_WR(sc, PXP2_REG_RD_CDURD_SWAP_MODE, 1);
17277 #endif
17278
17279     ecore_ilt_init_page_size(sc, INITOP_SET);
17280
17281     if (CHIP_REV_IS_FPGA(sc) && CHIP_IS_E1H(sc)) {
17282         REG_WR(sc, PXP2_REG_PGL_TAGS_LIMIT, 0x1);
17283     }
17284
17285     /* let the HW do it's magic... */
17286     DELAY(100000);
17287
17288     /* finish PXP init */
17289     val = REG_RD(sc, PXP2_REG_RQ_CFG_DONE);
17290     if (val != 1) {
17291         BLOGE(sc, "PXP2 CFG failed\n");
17292         return (-1);
17293     }
17294     val = REG_RD(sc, PXP2_REG_RD_INIT_DONE);
17295     if (val != 1) {
17296         BLOGE(sc, "PXP2 RD_INIT failed\n");
17297         return (-1);
17298     }
17299
17300     BLOGD(sc, DBG_LOAD, "after pxp init\n");
17301
17302     /*
17303      * Timer bug workaround for E2 only. We need to set the entire ILT to have
17304      * entries with value "0" and valid bit on. This needs to be done by the
17305      * first PF that is loaded in a path (i.e. common phase)
17306      */
17307     if (!CHIP_IS_E1x(sc)) {
17308 /*
17309  * In E2 there is a bug in the timers block that can cause function 6 / 7
17310  * (i.e. vnic3) to start even if it is marked as "scan-off".
17311  * This occurs when a different function (func2,3) is being marked
17312  * as "scan-off". Real-life scenario for example: if a driver is being
17313  * load-unloaded while func6,7 are down. This will cause the timer to access
17314  * the ilt, translate to a logical address and send a request to read/write.
17315  * Since the ilt for the function that is down is not valid, this will cause
17316  * a translation error which is unrecoverable.
17317  * The Workaround is intended to make sure that when this happens nothing
17318  * fatal will occur. The workaround:
17319  *  1.  First PF driver which loads on a path will:
17320  *      a.  After taking the chip out of reset, by using pretend,
17321  *          it will write "0" to the following registers of
17322  *          the other vnics.
17323  *          REG_WR(pdev, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
17324  *          REG_WR(pdev, CFC_REG_WEAK_ENABLE_PF,0);
17325  *          REG_WR(pdev, CFC_REG_STRONG_ENABLE_PF,0);
17326  *          And for itself it will write '1' to
17327  *          PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER to enable
17328  *          dmae-operations (writing to pram for example.)
17329  *          note: can be done for only function 6,7 but cleaner this
17330  *            way.
17331  *      b.  Write zero+valid to the entire ILT.
17332  *      c.  Init the first_timers_ilt_entry, last_timers_ilt_entry of
17333  *          VNIC3 (of that port). The range allocated will be the
17334  *          entire ILT. This is needed to prevent  ILT range error.
17335  *  2.  Any PF driver load flow:
17336  *      a.  ILT update with the physical addresses of the allocated
17337  *          logical pages.
17338  *      b.  Wait 20msec. - note that this timeout is needed to make
17339  *          sure there are no requests in one of the PXP internal
17340  *          queues with "old" ILT addresses.
17341  *      c.  PF enable in the PGLC.
17342  *      d.  Clear the was_error of the PF in the PGLC. (could have
17343  *          occurred while driver was down)
17344  *      e.  PF enable in the CFC (WEAK + STRONG)
17345  *      f.  Timers scan enable
17346  *  3.  PF driver unload flow:
17347  *      a.  Clear the Timers scan_en.
17348  *      b.  Polling for scan_on=0 for that PF.
17349  *      c.  Clear the PF enable bit in the PXP.
17350  *      d.  Clear the PF enable in the CFC (WEAK + STRONG)
17351  *      e.  Write zero+valid to all ILT entries (The valid bit must
17352  *          stay set)
17353  *      f.  If this is VNIC 3 of a port then also init
17354  *          first_timers_ilt_entry to zero and last_timers_ilt_entry
17355  *          to the last enrty in the ILT.
17356  *
17357  *      Notes:
17358  *      Currently the PF error in the PGLC is non recoverable.
17359  *      In the future the there will be a recovery routine for this error.
17360  *      Currently attention is masked.
17361  *      Having an MCP lock on the load/unload process does not guarantee that
17362  *      there is no Timer disable during Func6/7 enable. This is because the
17363  *      Timers scan is currently being cleared by the MCP on FLR.
17364  *      Step 2.d can be done only for PF6/7 and the driver can also check if
17365  *      there is error before clearing it. But the flow above is simpler and
17366  *      more general.
17367  *      All ILT entries are written by zero+valid and not just PF6/7
17368  *      ILT entries since in the future the ILT entries allocation for
17369  *      PF-s might be dynamic.
17370  */
17371         struct ilt_client_info ilt_cli;
17372         struct ecore_ilt ilt;
17373
17374         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
17375         memset(&ilt, 0, sizeof(struct ecore_ilt));
17376
17377         /* initialize dummy TM client */
17378         ilt_cli.start      = 0;
17379         ilt_cli.end        = ILT_NUM_PAGE_ENTRIES - 1;
17380         ilt_cli.client_num = ILT_CLIENT_TM;
17381
17382         /*
17383          * Step 1: set zeroes to all ilt page entries with valid bit on
17384          * Step 2: set the timers first/last ilt entry to point
17385          * to the entire range to prevent ILT range error for 3rd/4th
17386          * vnic (this code assumes existence of the vnic)
17387          *
17388          * both steps performed by call to ecore_ilt_client_init_op()
17389          * with dummy TM client
17390          *
17391          * we must use pretend since PXP2_REG_RQ_##blk##_FIRST_ILT
17392          * and his brother are split registers
17393          */
17394
17395         bxe_pretend_func(sc, (SC_PATH(sc) + 6));
17396         ecore_ilt_client_init_op_ilt(sc, &ilt, &ilt_cli, INITOP_CLEAR);
17397         bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17398
17399         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN, BXE_PXP_DRAM_ALIGN);
17400         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_RD, BXE_PXP_DRAM_ALIGN);
17401         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_SEL, 1);
17402     }
17403
17404     REG_WR(sc, PXP2_REG_RQ_DISABLE_INPUTS, 0);
17405     REG_WR(sc, PXP2_REG_RD_DISABLE_INPUTS, 0);
17406
17407     if (!CHIP_IS_E1x(sc)) {
17408         int factor = CHIP_REV_IS_EMUL(sc) ? 1000 :
17409                      (CHIP_REV_IS_FPGA(sc) ? 400 : 0);
17410
17411         ecore_init_block(sc, BLOCK_PGLUE_B, PHASE_COMMON);
17412         ecore_init_block(sc, BLOCK_ATC, PHASE_COMMON);
17413
17414         /* let the HW do it's magic... */
17415         do {
17416             DELAY(200000);
17417             val = REG_RD(sc, ATC_REG_ATC_INIT_DONE);
17418         } while (factor-- && (val != 1));
17419
17420         if (val != 1) {
17421             BLOGE(sc, "ATC_INIT failed\n");
17422             return (-1);
17423         }
17424     }
17425
17426     BLOGD(sc, DBG_LOAD, "after pglue and atc init\n");
17427
17428     ecore_init_block(sc, BLOCK_DMAE, PHASE_COMMON);
17429
17430     bxe_iov_init_dmae(sc);
17431
17432     /* clean the DMAE memory */
17433     sc->dmae_ready = 1;
17434     ecore_init_fill(sc, TSEM_REG_PRAM, 0, 8, 1);
17435
17436     ecore_init_block(sc, BLOCK_TCM, PHASE_COMMON);
17437
17438     ecore_init_block(sc, BLOCK_UCM, PHASE_COMMON);
17439
17440     ecore_init_block(sc, BLOCK_CCM, PHASE_COMMON);
17441
17442     ecore_init_block(sc, BLOCK_XCM, PHASE_COMMON);
17443
17444     bxe_read_dmae(sc, XSEM_REG_PASSIVE_BUFFER, 3);
17445     bxe_read_dmae(sc, CSEM_REG_PASSIVE_BUFFER, 3);
17446     bxe_read_dmae(sc, TSEM_REG_PASSIVE_BUFFER, 3);
17447     bxe_read_dmae(sc, USEM_REG_PASSIVE_BUFFER, 3);
17448
17449     ecore_init_block(sc, BLOCK_QM, PHASE_COMMON);
17450
17451     /* QM queues pointers table */
17452     ecore_qm_init_ptr_table(sc, sc->qm_cid_count, INITOP_SET);
17453
17454     /* soft reset pulse */
17455     REG_WR(sc, QM_REG_SOFT_RESET, 1);
17456     REG_WR(sc, QM_REG_SOFT_RESET, 0);
17457
17458     if (CNIC_SUPPORT(sc))
17459         ecore_init_block(sc, BLOCK_TM, PHASE_COMMON);
17460
17461     ecore_init_block(sc, BLOCK_DORQ, PHASE_COMMON);
17462     REG_WR(sc, DORQ_REG_DPM_CID_OFST, BXE_DB_SHIFT);
17463     if (!CHIP_REV_IS_SLOW(sc)) {
17464         /* enable hw interrupt from doorbell Q */
17465         REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17466     }
17467
17468     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17469
17470     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17471     REG_WR(sc, PRS_REG_A_PRSU_20, 0xf);
17472
17473     if (!CHIP_IS_E1(sc)) {
17474         REG_WR(sc, PRS_REG_E1HOV_MODE, sc->devinfo.mf_info.path_has_ovlan);
17475     }
17476
17477     if (!CHIP_IS_E1x(sc) && !CHIP_IS_E3B0(sc)) {
17478         if (IS_MF_AFEX(sc)) {
17479             /*
17480              * configure that AFEX and VLAN headers must be
17481              * received in AFEX mode
17482              */
17483             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC, 0xE);
17484             REG_WR(sc, PRS_REG_MUST_HAVE_HDRS, 0xA);
17485             REG_WR(sc, PRS_REG_HDRS_AFTER_TAG_0, 0x6);
17486             REG_WR(sc, PRS_REG_TAG_ETHERTYPE_0, 0x8926);
17487             REG_WR(sc, PRS_REG_TAG_LEN_0, 0x4);
17488         } else {
17489             /*
17490              * Bit-map indicating which L2 hdrs may appear
17491              * after the basic Ethernet header
17492              */
17493             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC,
17494                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17495         }
17496     }
17497
17498     ecore_init_block(sc, BLOCK_TSDM, PHASE_COMMON);
17499     ecore_init_block(sc, BLOCK_CSDM, PHASE_COMMON);
17500     ecore_init_block(sc, BLOCK_USDM, PHASE_COMMON);
17501     ecore_init_block(sc, BLOCK_XSDM, PHASE_COMMON);
17502
17503     if (!CHIP_IS_E1x(sc)) {
17504         /* reset VFC memories */
17505         REG_WR(sc, TSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17506                VFC_MEMORIES_RST_REG_CAM_RST |
17507                VFC_MEMORIES_RST_REG_RAM_RST);
17508         REG_WR(sc, XSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17509                VFC_MEMORIES_RST_REG_CAM_RST |
17510                VFC_MEMORIES_RST_REG_RAM_RST);
17511
17512         DELAY(20000);
17513     }
17514
17515     ecore_init_block(sc, BLOCK_TSEM, PHASE_COMMON);
17516     ecore_init_block(sc, BLOCK_USEM, PHASE_COMMON);
17517     ecore_init_block(sc, BLOCK_CSEM, PHASE_COMMON);
17518     ecore_init_block(sc, BLOCK_XSEM, PHASE_COMMON);
17519
17520     /* sync semi rtc */
17521     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
17522            0x80000000);
17523     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET,
17524            0x80000000);
17525
17526     ecore_init_block(sc, BLOCK_UPB, PHASE_COMMON);
17527     ecore_init_block(sc, BLOCK_XPB, PHASE_COMMON);
17528     ecore_init_block(sc, BLOCK_PBF, PHASE_COMMON);
17529
17530     if (!CHIP_IS_E1x(sc)) {
17531         if (IS_MF_AFEX(sc)) {
17532             /*
17533              * configure that AFEX and VLAN headers must be
17534              * sent in AFEX mode
17535              */
17536             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC, 0xE);
17537             REG_WR(sc, PBF_REG_MUST_HAVE_HDRS, 0xA);
17538             REG_WR(sc, PBF_REG_HDRS_AFTER_TAG_0, 0x6);
17539             REG_WR(sc, PBF_REG_TAG_ETHERTYPE_0, 0x8926);
17540             REG_WR(sc, PBF_REG_TAG_LEN_0, 0x4);
17541         } else {
17542             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC,
17543                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17544         }
17545     }
17546
17547     REG_WR(sc, SRC_REG_SOFT_RST, 1);
17548
17549     ecore_init_block(sc, BLOCK_SRC, PHASE_COMMON);
17550
17551     if (CNIC_SUPPORT(sc)) {
17552         REG_WR(sc, SRC_REG_KEYSEARCH_0, 0x63285672);
17553         REG_WR(sc, SRC_REG_KEYSEARCH_1, 0x24b8f2cc);
17554         REG_WR(sc, SRC_REG_KEYSEARCH_2, 0x223aef9b);
17555         REG_WR(sc, SRC_REG_KEYSEARCH_3, 0x26001e3a);
17556         REG_WR(sc, SRC_REG_KEYSEARCH_4, 0x7ae91116);
17557         REG_WR(sc, SRC_REG_KEYSEARCH_5, 0x5ce5230b);
17558         REG_WR(sc, SRC_REG_KEYSEARCH_6, 0x298d8adf);
17559         REG_WR(sc, SRC_REG_KEYSEARCH_7, 0x6eb0ff09);
17560         REG_WR(sc, SRC_REG_KEYSEARCH_8, 0x1830f82f);
17561         REG_WR(sc, SRC_REG_KEYSEARCH_9, 0x01e46be7);
17562     }
17563     REG_WR(sc, SRC_REG_SOFT_RST, 0);
17564
17565     if (sizeof(union cdu_context) != 1024) {
17566         /* we currently assume that a context is 1024 bytes */
17567         BLOGE(sc, "please adjust the size of cdu_context(%ld)\n",
17568               (long)sizeof(union cdu_context));
17569     }
17570
17571     ecore_init_block(sc, BLOCK_CDU, PHASE_COMMON);
17572     val = (4 << 24) + (0 << 12) + 1024;
17573     REG_WR(sc, CDU_REG_CDU_GLOBAL_PARAMS, val);
17574
17575     ecore_init_block(sc, BLOCK_CFC, PHASE_COMMON);
17576
17577     REG_WR(sc, CFC_REG_INIT_REG, 0x7FF);
17578     /* enable context validation interrupt from CFC */
17579     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17580
17581     /* set the thresholds to prevent CFC/CDU race */
17582     REG_WR(sc, CFC_REG_DEBUG0, 0x20020000);
17583     ecore_init_block(sc, BLOCK_HC, PHASE_COMMON);
17584
17585     if (!CHIP_IS_E1x(sc) && BXE_NOMCP(sc)) {
17586         REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x36);
17587     }
17588
17589     ecore_init_block(sc, BLOCK_IGU, PHASE_COMMON);
17590     ecore_init_block(sc, BLOCK_MISC_AEU, PHASE_COMMON);
17591
17592     /* Reset PCIE errors for debug */
17593     REG_WR(sc, 0x2814, 0xffffffff);
17594     REG_WR(sc, 0x3820, 0xffffffff);
17595
17596     if (!CHIP_IS_E1x(sc)) {
17597         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_CONTROL_5,
17598                (PXPCS_TL_CONTROL_5_ERR_UNSPPORT1 |
17599                 PXPCS_TL_CONTROL_5_ERR_UNSPPORT));
17600         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC345_STAT,
17601                (PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT4 |
17602                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT3 |
17603                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT2));
17604         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC678_STAT,
17605                (PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT7 |
17606                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT6 |
17607                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT5));
17608     }
17609
17610     ecore_init_block(sc, BLOCK_NIG, PHASE_COMMON);
17611
17612     if (!CHIP_IS_E1(sc)) {
17613         /* in E3 this done in per-port section */
17614         if (!CHIP_IS_E3(sc))
17615             REG_WR(sc, NIG_REG_LLH_MF_MODE, IS_MF(sc));
17616     }
17617
17618     if (CHIP_IS_E1H(sc)) {
17619         /* not applicable for E2 (and above ...) */
17620         REG_WR(sc, NIG_REG_LLH_E1HOV_MODE, IS_MF_SD(sc));
17621     }
17622
17623     if (CHIP_REV_IS_SLOW(sc)) {
17624         DELAY(200000);
17625     }
17626
17627     /* finish CFC init */
17628     val = reg_poll(sc, CFC_REG_LL_INIT_DONE, 1, 100, 10);
17629     if (val != 1) {
17630         BLOGE(sc, "CFC LL_INIT failed\n");
17631         return (-1);
17632     }
17633     val = reg_poll(sc, CFC_REG_AC_INIT_DONE, 1, 100, 10);
17634     if (val != 1) {
17635         BLOGE(sc, "CFC AC_INIT failed\n");
17636         return (-1);
17637     }
17638     val = reg_poll(sc, CFC_REG_CAM_INIT_DONE, 1, 100, 10);
17639     if (val != 1) {
17640         BLOGE(sc, "CFC CAM_INIT failed\n");
17641         return (-1);
17642     }
17643     REG_WR(sc, CFC_REG_DEBUG0, 0);
17644
17645     if (CHIP_IS_E1(sc)) {
17646         /* read NIG statistic to see if this is our first up since powerup */
17647         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17648         val = *BXE_SP(sc, wb_data[0]);
17649
17650         /* do internal memory self test */
17651         if ((val == 0) && bxe_int_mem_test(sc)) {
17652             BLOGE(sc, "internal mem self test failed\n");
17653             return (-1);
17654         }
17655     }
17656
17657     bxe_setup_fan_failure_detection(sc);
17658
17659     /* clear PXP2 attentions */
17660     REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
17661
17662     bxe_enable_blocks_attention(sc);
17663
17664     if (!CHIP_REV_IS_SLOW(sc)) {
17665         ecore_enable_blocks_parity(sc);
17666     }
17667
17668     if (!BXE_NOMCP(sc)) {
17669         if (CHIP_IS_E1x(sc)) {
17670             bxe_common_init_phy(sc);
17671         }
17672     }
17673
17674     return (0);
17675 }
17676
17677 /**
17678  * bxe_init_hw_common_chip - init HW at the COMMON_CHIP phase.
17679  *
17680  * @sc:     driver handle
17681  */
17682 static int
17683 bxe_init_hw_common_chip(struct bxe_softc *sc)
17684 {
17685     int rc = bxe_init_hw_common(sc);
17686
17687     if (rc) {
17688         return (rc);
17689     }
17690
17691     /* In E2 2-PORT mode, same ext phy is used for the two paths */
17692     if (!BXE_NOMCP(sc)) {
17693         bxe_common_init_phy(sc);
17694     }
17695
17696     return (0);
17697 }
17698
17699 static int
17700 bxe_init_hw_port(struct bxe_softc *sc)
17701 {
17702     int port = SC_PORT(sc);
17703     int init_phase = port ? PHASE_PORT1 : PHASE_PORT0;
17704     uint32_t low, high;
17705     uint32_t val;
17706
17707     BLOGD(sc, DBG_LOAD, "starting port init for port %d\n", port);
17708
17709     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
17710
17711     ecore_init_block(sc, BLOCK_MISC, init_phase);
17712     ecore_init_block(sc, BLOCK_PXP, init_phase);
17713     ecore_init_block(sc, BLOCK_PXP2, init_phase);
17714
17715     /*
17716      * Timers bug workaround: disables the pf_master bit in pglue at
17717      * common phase, we need to enable it here before any dmae access are
17718      * attempted. Therefore we manually added the enable-master to the
17719      * port phase (it also happens in the function phase)
17720      */
17721     if (!CHIP_IS_E1x(sc)) {
17722         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17723     }
17724
17725     ecore_init_block(sc, BLOCK_ATC, init_phase);
17726     ecore_init_block(sc, BLOCK_DMAE, init_phase);
17727     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
17728     ecore_init_block(sc, BLOCK_QM, init_phase);
17729
17730     ecore_init_block(sc, BLOCK_TCM, init_phase);
17731     ecore_init_block(sc, BLOCK_UCM, init_phase);
17732     ecore_init_block(sc, BLOCK_CCM, init_phase);
17733     ecore_init_block(sc, BLOCK_XCM, init_phase);
17734
17735     /* QM cid (connection) count */
17736     ecore_qm_init_cid_count(sc, sc->qm_cid_count, INITOP_SET);
17737
17738     if (CNIC_SUPPORT(sc)) {
17739         ecore_init_block(sc, BLOCK_TM, init_phase);
17740         REG_WR(sc, TM_REG_LIN0_SCAN_TIME + port*4, 20);
17741         REG_WR(sc, TM_REG_LIN0_MAX_ACTIVE_CID + port*4, 31);
17742     }
17743
17744     ecore_init_block(sc, BLOCK_DORQ, init_phase);
17745
17746     ecore_init_block(sc, BLOCK_BRB1, init_phase);
17747
17748     if (CHIP_IS_E1(sc) || CHIP_IS_E1H(sc)) {
17749         if (IS_MF(sc)) {
17750             low = (BXE_ONE_PORT(sc) ? 160 : 246);
17751         } else if (sc->mtu > 4096) {
17752             if (BXE_ONE_PORT(sc)) {
17753                 low = 160;
17754             } else {
17755                 val = sc->mtu;
17756                 /* (24*1024 + val*4)/256 */
17757                 low = (96 + (val / 64) + ((val % 64) ? 1 : 0));
17758             }
17759         } else {
17760             low = (BXE_ONE_PORT(sc) ? 80 : 160);
17761         }
17762         high = (low + 56); /* 14*1024/256 */
17763         REG_WR(sc, BRB1_REG_PAUSE_LOW_THRESHOLD_0 + port*4, low);
17764         REG_WR(sc, BRB1_REG_PAUSE_HIGH_THRESHOLD_0 + port*4, high);
17765     }
17766
17767     if (CHIP_IS_MODE_4_PORT(sc)) {
17768         REG_WR(sc, SC_PORT(sc) ?
17769                BRB1_REG_MAC_GUARANTIED_1 :
17770                BRB1_REG_MAC_GUARANTIED_0, 40);
17771     }
17772
17773     ecore_init_block(sc, BLOCK_PRS, init_phase);
17774     if (CHIP_IS_E3B0(sc)) {
17775         if (IS_MF_AFEX(sc)) {
17776             /* configure headers for AFEX mode */
17777             REG_WR(sc, SC_PORT(sc) ?
17778                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17779                    PRS_REG_HDRS_AFTER_BASIC_PORT_0, 0xE);
17780             REG_WR(sc, SC_PORT(sc) ?
17781                    PRS_REG_HDRS_AFTER_TAG_0_PORT_1 :
17782                    PRS_REG_HDRS_AFTER_TAG_0_PORT_0, 0x6);
17783             REG_WR(sc, SC_PORT(sc) ?
17784                    PRS_REG_MUST_HAVE_HDRS_PORT_1 :
17785                    PRS_REG_MUST_HAVE_HDRS_PORT_0, 0xA);
17786         } else {
17787             /* Ovlan exists only if we are in multi-function +
17788              * switch-dependent mode, in switch-independent there
17789              * is no ovlan headers
17790              */
17791             REG_WR(sc, SC_PORT(sc) ?
17792                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17793                    PRS_REG_HDRS_AFTER_BASIC_PORT_0,
17794                    (sc->devinfo.mf_info.path_has_ovlan ? 7 : 6));
17795         }
17796     }
17797
17798     ecore_init_block(sc, BLOCK_TSDM, init_phase);
17799     ecore_init_block(sc, BLOCK_CSDM, init_phase);
17800     ecore_init_block(sc, BLOCK_USDM, init_phase);
17801     ecore_init_block(sc, BLOCK_XSDM, init_phase);
17802
17803     ecore_init_block(sc, BLOCK_TSEM, init_phase);
17804     ecore_init_block(sc, BLOCK_USEM, init_phase);
17805     ecore_init_block(sc, BLOCK_CSEM, init_phase);
17806     ecore_init_block(sc, BLOCK_XSEM, init_phase);
17807
17808     ecore_init_block(sc, BLOCK_UPB, init_phase);
17809     ecore_init_block(sc, BLOCK_XPB, init_phase);
17810
17811     ecore_init_block(sc, BLOCK_PBF, init_phase);
17812
17813     if (CHIP_IS_E1x(sc)) {
17814         /* configure PBF to work without PAUSE mtu 9000 */
17815         REG_WR(sc, PBF_REG_P0_PAUSE_ENABLE + port*4, 0);
17816
17817         /* update threshold */
17818         REG_WR(sc, PBF_REG_P0_ARB_THRSH + port*4, (9040/16));
17819         /* update init credit */
17820         REG_WR(sc, PBF_REG_P0_INIT_CRD + port*4, (9040/16) + 553 - 22);
17821
17822         /* probe changes */
17823         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 1);
17824         DELAY(50);
17825         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 0);
17826     }
17827
17828     if (CNIC_SUPPORT(sc)) {
17829         ecore_init_block(sc, BLOCK_SRC, init_phase);
17830     }
17831
17832     ecore_init_block(sc, BLOCK_CDU, init_phase);
17833     ecore_init_block(sc, BLOCK_CFC, init_phase);
17834
17835     if (CHIP_IS_E1(sc)) {
17836         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
17837         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
17838     }
17839     ecore_init_block(sc, BLOCK_HC, init_phase);
17840
17841     ecore_init_block(sc, BLOCK_IGU, init_phase);
17842
17843     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
17844     /* init aeu_mask_attn_func_0/1:
17845      *  - SF mode: bits 3-7 are masked. only bits 0-2 are in use
17846      *  - MF mode: bit 3 is masked. bits 0-2 are in use as in SF
17847      *             bits 4-7 are used for "per vn group attention" */
17848     val = IS_MF(sc) ? 0xF7 : 0x7;
17849     /* Enable DCBX attention for all but E1 */
17850     val |= CHIP_IS_E1(sc) ? 0 : 0x10;
17851     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, val);
17852
17853     ecore_init_block(sc, BLOCK_NIG, init_phase);
17854
17855     if (!CHIP_IS_E1x(sc)) {
17856         /* Bit-map indicating which L2 hdrs may appear after the
17857          * basic Ethernet header
17858          */
17859         if (IS_MF_AFEX(sc)) {
17860             REG_WR(sc, SC_PORT(sc) ?
17861                    NIG_REG_P1_HDRS_AFTER_BASIC :
17862                    NIG_REG_P0_HDRS_AFTER_BASIC, 0xE);
17863         } else {
17864             REG_WR(sc, SC_PORT(sc) ?
17865                    NIG_REG_P1_HDRS_AFTER_BASIC :
17866                    NIG_REG_P0_HDRS_AFTER_BASIC,
17867                    IS_MF_SD(sc) ? 7 : 6);
17868         }
17869
17870         if (CHIP_IS_E3(sc)) {
17871             REG_WR(sc, SC_PORT(sc) ?
17872                    NIG_REG_LLH1_MF_MODE :
17873                    NIG_REG_LLH_MF_MODE, IS_MF(sc));
17874         }
17875     }
17876     if (!CHIP_IS_E3(sc)) {
17877         REG_WR(sc, NIG_REG_XGXS_SERDES0_MODE_SEL + port*4, 1);
17878     }
17879
17880     if (!CHIP_IS_E1(sc)) {
17881         /* 0x2 disable mf_ov, 0x1 enable */
17882         REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK_MF + port*4,
17883                (IS_MF_SD(sc) ? 0x1 : 0x2));
17884
17885         if (!CHIP_IS_E1x(sc)) {
17886             val = 0;
17887             switch (sc->devinfo.mf_info.mf_mode) {
17888             case MULTI_FUNCTION_SD:
17889                 val = 1;
17890                 break;
17891             case MULTI_FUNCTION_SI:
17892             case MULTI_FUNCTION_AFEX:
17893                 val = 2;
17894                 break;
17895             }
17896
17897             REG_WR(sc, (SC_PORT(sc) ? NIG_REG_LLH1_CLS_TYPE :
17898                         NIG_REG_LLH0_CLS_TYPE), val);
17899         }
17900         REG_WR(sc, NIG_REG_LLFC_ENABLE_0 + port*4, 0);
17901         REG_WR(sc, NIG_REG_LLFC_OUT_EN_0 + port*4, 0);
17902         REG_WR(sc, NIG_REG_PAUSE_ENABLE_0 + port*4, 1);
17903     }
17904
17905     /* If SPIO5 is set to generate interrupts, enable it for this port */
17906     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17907     if (val & MISC_SPIO_SPIO5) {
17908         uint32_t reg_addr = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
17909                                     MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
17910         val = REG_RD(sc, reg_addr);
17911         val |= AEU_INPUTS_ATTN_BITS_SPIO5;
17912         REG_WR(sc, reg_addr, val);
17913     }
17914
17915     return (0);
17916 }
17917
17918 static uint32_t
17919 bxe_flr_clnup_reg_poll(struct bxe_softc *sc,
17920                        uint32_t         reg,
17921                        uint32_t         expected,
17922                        uint32_t         poll_count)
17923 {
17924     uint32_t cur_cnt = poll_count;
17925     uint32_t val;
17926
17927     while ((val = REG_RD(sc, reg)) != expected && cur_cnt--) {
17928         DELAY(FLR_WAIT_INTERVAL);
17929     }
17930
17931     return (val);
17932 }
17933
17934 static int
17935 bxe_flr_clnup_poll_hw_counter(struct bxe_softc *sc,
17936                               uint32_t         reg,
17937                               char             *msg,
17938                               uint32_t         poll_cnt)
17939 {
17940     uint32_t val = bxe_flr_clnup_reg_poll(sc, reg, 0, poll_cnt);
17941
17942     if (val != 0) {
17943         BLOGE(sc, "%s usage count=%d\n", msg, val);
17944         return (1);
17945     }
17946
17947     return (0);
17948 }
17949
17950 /* Common routines with VF FLR cleanup */
17951 static uint32_t
17952 bxe_flr_clnup_poll_count(struct bxe_softc *sc)
17953 {
17954     /* adjust polling timeout */
17955     if (CHIP_REV_IS_EMUL(sc)) {
17956         return (FLR_POLL_CNT * 2000);
17957     }
17958
17959     if (CHIP_REV_IS_FPGA(sc)) {
17960         return (FLR_POLL_CNT * 120);
17961     }
17962
17963     return (FLR_POLL_CNT);
17964 }
17965
17966 static int
17967 bxe_poll_hw_usage_counters(struct bxe_softc *sc,
17968                            uint32_t         poll_cnt)
17969 {
17970     /* wait for CFC PF usage-counter to zero (includes all the VFs) */
17971     if (bxe_flr_clnup_poll_hw_counter(sc,
17972                                       CFC_REG_NUM_LCIDS_INSIDE_PF,
17973                                       "CFC PF usage counter timed out",
17974                                       poll_cnt)) {
17975         return (1);
17976     }
17977
17978     /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
17979     if (bxe_flr_clnup_poll_hw_counter(sc,
17980                                       DORQ_REG_PF_USAGE_CNT,
17981                                       "DQ PF usage counter timed out",
17982                                       poll_cnt)) {
17983         return (1);
17984     }
17985
17986     /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
17987     if (bxe_flr_clnup_poll_hw_counter(sc,
17988                                       QM_REG_PF_USG_CNT_0 + 4*SC_FUNC(sc),
17989                                       "QM PF usage counter timed out",
17990                                       poll_cnt)) {
17991         return (1);
17992     }
17993
17994     /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
17995     if (bxe_flr_clnup_poll_hw_counter(sc,
17996                                       TM_REG_LIN0_VNIC_UC + 4*SC_PORT(sc),
17997                                       "Timers VNIC usage counter timed out",
17998                                       poll_cnt)) {
17999         return (1);
18000     }
18001
18002     if (bxe_flr_clnup_poll_hw_counter(sc,
18003                                       TM_REG_LIN0_NUM_SCANS + 4*SC_PORT(sc),
18004                                       "Timers NUM_SCANS usage counter timed out",
18005                                       poll_cnt)) {
18006         return (1);
18007     }
18008
18009     /* Wait DMAE PF usage counter to zero */
18010     if (bxe_flr_clnup_poll_hw_counter(sc,
18011                                       dmae_reg_go_c[INIT_DMAE_C(sc)],
18012                                       "DMAE dommand register timed out",
18013                                       poll_cnt)) {
18014         return (1);
18015     }
18016
18017     return (0);
18018 }
18019
18020 #define OP_GEN_PARAM(param)                                            \
18021     (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
18022 #define OP_GEN_TYPE(type)                                           \
18023     (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
18024 #define OP_GEN_AGG_VECT(index)                                             \
18025     (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
18026
18027 static int
18028 bxe_send_final_clnup(struct bxe_softc *sc,
18029                      uint8_t          clnup_func,
18030                      uint32_t         poll_cnt)
18031 {
18032     uint32_t op_gen_command = 0;
18033     uint32_t comp_addr = (BAR_CSTRORM_INTMEM +
18034                           CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func));
18035     int ret = 0;
18036
18037     if (REG_RD(sc, comp_addr)) {
18038         BLOGE(sc, "Cleanup complete was not 0 before sending\n");
18039         return (1);
18040     }
18041
18042     op_gen_command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
18043     op_gen_command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
18044     op_gen_command |= OP_GEN_AGG_VECT(clnup_func);
18045     op_gen_command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
18046
18047     BLOGD(sc, DBG_LOAD, "sending FW Final cleanup\n");
18048     REG_WR(sc, XSDM_REG_OPERATION_GEN, op_gen_command);
18049
18050     if (bxe_flr_clnup_reg_poll(sc, comp_addr, 1, poll_cnt) != 1) {
18051         BLOGE(sc, "FW final cleanup did not succeed\n");
18052         BLOGD(sc, DBG_LOAD, "At timeout completion address contained %x\n",
18053               (REG_RD(sc, comp_addr)));
18054         bxe_panic(sc, ("FLR cleanup failed\n"));
18055         return (1);
18056     }
18057
18058     /* Zero completion for nxt FLR */
18059     REG_WR(sc, comp_addr, 0);
18060
18061     return (ret);
18062 }
18063
18064 static void
18065 bxe_pbf_pN_buf_flushed(struct bxe_softc       *sc,
18066                        struct pbf_pN_buf_regs *regs,
18067                        uint32_t               poll_count)
18068 {
18069     uint32_t init_crd, crd, crd_start, crd_freed, crd_freed_start;
18070     uint32_t cur_cnt = poll_count;
18071
18072     crd_freed = crd_freed_start = REG_RD(sc, regs->crd_freed);
18073     crd = crd_start = REG_RD(sc, regs->crd);
18074     init_crd = REG_RD(sc, regs->init_crd);
18075
18076     BLOGD(sc, DBG_LOAD, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
18077     BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
18078     BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
18079
18080     while ((crd != init_crd) &&
18081            ((uint32_t)((int32_t)crd_freed - (int32_t)crd_freed_start) <
18082             (init_crd - crd_start))) {
18083         if (cur_cnt--) {
18084             DELAY(FLR_WAIT_INTERVAL);
18085             crd = REG_RD(sc, regs->crd);
18086             crd_freed = REG_RD(sc, regs->crd_freed);
18087         } else {
18088             BLOGD(sc, DBG_LOAD, "PBF tx buffer[%d] timed out\n", regs->pN);
18089             BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : c:%x\n", regs->pN, crd);
18090             BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: c:%x\n", regs->pN, crd_freed);
18091             break;
18092         }
18093     }
18094
18095     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF tx buffer[%d]\n",
18096           poll_count-cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18097 }
18098
18099 static void
18100 bxe_pbf_pN_cmd_flushed(struct bxe_softc       *sc,
18101                        struct pbf_pN_cmd_regs *regs,
18102                        uint32_t               poll_count)
18103 {
18104     uint32_t occup, to_free, freed, freed_start;
18105     uint32_t cur_cnt = poll_count;
18106
18107     occup = to_free = REG_RD(sc, regs->lines_occup);
18108     freed = freed_start = REG_RD(sc, regs->lines_freed);
18109
18110     BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18111     BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18112
18113     while (occup &&
18114            ((uint32_t)((int32_t)freed - (int32_t)freed_start) < to_free)) {
18115         if (cur_cnt--) {
18116             DELAY(FLR_WAIT_INTERVAL);
18117             occup = REG_RD(sc, regs->lines_occup);
18118             freed = REG_RD(sc, regs->lines_freed);
18119         } else {
18120             BLOGD(sc, DBG_LOAD, "PBF cmd queue[%d] timed out\n", regs->pN);
18121             BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18122             BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18123             break;
18124         }
18125     }
18126
18127     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF cmd queue[%d]\n",
18128           poll_count - cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18129 }
18130
18131 static void
18132 bxe_tx_hw_flushed(struct bxe_softc *sc, uint32_t poll_count)
18133 {
18134     struct pbf_pN_cmd_regs cmd_regs[] = {
18135         {0, (CHIP_IS_E3B0(sc)) ?
18136             PBF_REG_TQ_OCCUPANCY_Q0 :
18137             PBF_REG_P0_TQ_OCCUPANCY,
18138             (CHIP_IS_E3B0(sc)) ?
18139             PBF_REG_TQ_LINES_FREED_CNT_Q0 :
18140             PBF_REG_P0_TQ_LINES_FREED_CNT},
18141         {1, (CHIP_IS_E3B0(sc)) ?
18142             PBF_REG_TQ_OCCUPANCY_Q1 :
18143             PBF_REG_P1_TQ_OCCUPANCY,
18144             (CHIP_IS_E3B0(sc)) ?
18145             PBF_REG_TQ_LINES_FREED_CNT_Q1 :
18146             PBF_REG_P1_TQ_LINES_FREED_CNT},
18147         {4, (CHIP_IS_E3B0(sc)) ?
18148             PBF_REG_TQ_OCCUPANCY_LB_Q :
18149             PBF_REG_P4_TQ_OCCUPANCY,
18150             (CHIP_IS_E3B0(sc)) ?
18151             PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
18152             PBF_REG_P4_TQ_LINES_FREED_CNT}
18153     };
18154
18155     struct pbf_pN_buf_regs buf_regs[] = {
18156         {0, (CHIP_IS_E3B0(sc)) ?
18157             PBF_REG_INIT_CRD_Q0 :
18158             PBF_REG_P0_INIT_CRD ,
18159             (CHIP_IS_E3B0(sc)) ?
18160             PBF_REG_CREDIT_Q0 :
18161             PBF_REG_P0_CREDIT,
18162             (CHIP_IS_E3B0(sc)) ?
18163             PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
18164             PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
18165         {1, (CHIP_IS_E3B0(sc)) ?
18166             PBF_REG_INIT_CRD_Q1 :
18167             PBF_REG_P1_INIT_CRD,
18168             (CHIP_IS_E3B0(sc)) ?
18169             PBF_REG_CREDIT_Q1 :
18170             PBF_REG_P1_CREDIT,
18171             (CHIP_IS_E3B0(sc)) ?
18172             PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
18173             PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
18174         {4, (CHIP_IS_E3B0(sc)) ?
18175             PBF_REG_INIT_CRD_LB_Q :
18176             PBF_REG_P4_INIT_CRD,
18177             (CHIP_IS_E3B0(sc)) ?
18178             PBF_REG_CREDIT_LB_Q :
18179             PBF_REG_P4_CREDIT,
18180             (CHIP_IS_E3B0(sc)) ?
18181             PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
18182             PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
18183     };
18184
18185     int i;
18186
18187     /* Verify the command queues are flushed P0, P1, P4 */
18188     for (i = 0; i < ARRAY_SIZE(cmd_regs); i++) {
18189         bxe_pbf_pN_cmd_flushed(sc, &cmd_regs[i], poll_count);
18190     }
18191
18192     /* Verify the transmission buffers are flushed P0, P1, P4 */
18193     for (i = 0; i < ARRAY_SIZE(buf_regs); i++) {
18194         bxe_pbf_pN_buf_flushed(sc, &buf_regs[i], poll_count);
18195     }
18196 }
18197
18198 static void
18199 bxe_hw_enable_status(struct bxe_softc *sc)
18200 {
18201     uint32_t val;
18202
18203     val = REG_RD(sc, CFC_REG_WEAK_ENABLE_PF);
18204     BLOGD(sc, DBG_LOAD, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
18205
18206     val = REG_RD(sc, PBF_REG_DISABLE_PF);
18207     BLOGD(sc, DBG_LOAD, "PBF_REG_DISABLE_PF is 0x%x\n", val);
18208
18209     val = REG_RD(sc, IGU_REG_PCI_PF_MSI_EN);
18210     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
18211
18212     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_EN);
18213     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
18214
18215     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
18216     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
18217
18218     val = REG_RD(sc, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
18219     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
18220
18221     val = REG_RD(sc, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
18222     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
18223
18224     val = REG_RD(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
18225     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n", val);
18226 }
18227
18228 static int
18229 bxe_pf_flr_clnup(struct bxe_softc *sc)
18230 {
18231     uint32_t poll_cnt = bxe_flr_clnup_poll_count(sc);
18232
18233     BLOGD(sc, DBG_LOAD, "Cleanup after FLR PF[%d]\n", SC_ABS_FUNC(sc));
18234
18235     /* Re-enable PF target read access */
18236     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
18237
18238     /* Poll HW usage counters */
18239     BLOGD(sc, DBG_LOAD, "Polling usage counters\n");
18240     if (bxe_poll_hw_usage_counters(sc, poll_cnt)) {
18241         return (-1);
18242     }
18243
18244     /* Zero the igu 'trailing edge' and 'leading edge' */
18245
18246     /* Send the FW cleanup command */
18247     if (bxe_send_final_clnup(sc, (uint8_t)SC_FUNC(sc), poll_cnt)) {
18248         return (-1);
18249     }
18250
18251     /* ATC cleanup */
18252
18253     /* Verify TX hw is flushed */
18254     bxe_tx_hw_flushed(sc, poll_cnt);
18255
18256     /* Wait 100ms (not adjusted according to platform) */
18257     DELAY(100000);
18258
18259     /* Verify no pending pci transactions */
18260     if (bxe_is_pcie_pending(sc)) {
18261         BLOGE(sc, "PCIE Transactions still pending\n");
18262     }
18263
18264     /* Debug */
18265     bxe_hw_enable_status(sc);
18266
18267     /*
18268      * Master enable - Due to WB DMAE writes performed before this
18269      * register is re-initialized as part of the regular function init
18270      */
18271     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18272
18273     return (0);
18274 }
18275
18276 #if 0
18277 static void
18278 bxe_init_searcher(struct bxe_softc *sc)
18279 {
18280     int port = SC_PORT(sc);
18281     ecore_src_init_t2(sc, sc->t2, sc->t2_mapping, SRC_CONN_NUM);
18282     /* T1 hash bits value determines the T1 number of entries */
18283     REG_WR(sc, SRC_REG_NUMBER_HASH_BITS0 + port*4, SRC_HASH_BITS);
18284 }
18285 #endif
18286
18287 static int
18288 bxe_init_hw_func(struct bxe_softc *sc)
18289 {
18290     int port = SC_PORT(sc);
18291     int func = SC_FUNC(sc);
18292     int init_phase = PHASE_PF0 + func;
18293     struct ecore_ilt *ilt = sc->ilt;
18294     uint16_t cdu_ilt_start;
18295     uint32_t addr, val;
18296     uint32_t main_mem_base, main_mem_size, main_mem_prty_clr;
18297     int i, main_mem_width, rc;
18298
18299     BLOGD(sc, DBG_LOAD, "starting func init for func %d\n", func);
18300
18301     /* FLR cleanup */
18302     if (!CHIP_IS_E1x(sc)) {
18303         rc = bxe_pf_flr_clnup(sc);
18304         if (rc) {
18305             BLOGE(sc, "FLR cleanup failed!\n");
18306             // XXX bxe_fw_dump(sc);
18307             // XXX bxe_idle_chk(sc);
18308             return (rc);
18309         }
18310     }
18311
18312     /* set MSI reconfigure capability */
18313     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18314         addr = (port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0);
18315         val = REG_RD(sc, addr);
18316         val |= HC_CONFIG_0_REG_MSI_ATTN_EN_0;
18317         REG_WR(sc, addr, val);
18318     }
18319
18320     ecore_init_block(sc, BLOCK_PXP, init_phase);
18321     ecore_init_block(sc, BLOCK_PXP2, init_phase);
18322
18323     ilt = sc->ilt;
18324     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18325
18326 #if 0
18327     if (IS_SRIOV(sc)) {
18328         cdu_ilt_start += BXE_FIRST_VF_CID/ILT_PAGE_CIDS;
18329     }
18330     cdu_ilt_start = bxe_iov_init_ilt(sc, cdu_ilt_start);
18331
18332 #if (BXE_FIRST_VF_CID > 0)
18333     /*
18334      * If BXE_FIRST_VF_CID > 0 then the PF L2 cids precedes
18335      * those of the VFs, so start line should be reset
18336      */
18337     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18338 #endif
18339 #endif
18340
18341     for (i = 0; i < L2_ILT_LINES(sc); i++) {
18342         ilt->lines[cdu_ilt_start + i].page = sc->context[i].vcxt;
18343         ilt->lines[cdu_ilt_start + i].page_mapping =
18344             sc->context[i].vcxt_dma.paddr;
18345         ilt->lines[cdu_ilt_start + i].size = sc->context[i].size;
18346     }
18347     ecore_ilt_init_op(sc, INITOP_SET);
18348
18349 #if 0
18350     if (!CONFIGURE_NIC_MODE(sc)) {
18351         bxe_init_searcher(sc);
18352         REG_WR(sc, PRS_REG_NIC_MODE, 0);
18353         BLOGD(sc, DBG_LOAD, "NIC MODE disabled\n");
18354     } else
18355 #endif
18356     {
18357         /* Set NIC mode */
18358         REG_WR(sc, PRS_REG_NIC_MODE, 1);
18359         BLOGD(sc, DBG_LOAD, "NIC MODE configured\n");
18360     }
18361
18362     if (!CHIP_IS_E1x(sc)) {
18363         uint32_t pf_conf = IGU_PF_CONF_FUNC_EN;
18364
18365         /* Turn on a single ISR mode in IGU if driver is going to use
18366          * INT#x or MSI
18367          */
18368         if (sc->interrupt_mode != INTR_MODE_MSIX) {
18369             pf_conf |= IGU_PF_CONF_SINGLE_ISR_EN;
18370         }
18371
18372         /*
18373          * Timers workaround bug: function init part.
18374          * Need to wait 20msec after initializing ILT,
18375          * needed to make sure there are no requests in
18376          * one of the PXP internal queues with "old" ILT addresses
18377          */
18378         DELAY(20000);
18379
18380         /*
18381          * Master enable - Due to WB DMAE writes performed before this
18382          * register is re-initialized as part of the regular function
18383          * init
18384          */
18385         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18386         /* Enable the function in IGU */
18387         REG_WR(sc, IGU_REG_PF_CONFIGURATION, pf_conf);
18388     }
18389
18390     sc->dmae_ready = 1;
18391
18392     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
18393
18394     if (!CHIP_IS_E1x(sc))
18395         REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, func);
18396
18397     ecore_init_block(sc, BLOCK_ATC, init_phase);
18398     ecore_init_block(sc, BLOCK_DMAE, init_phase);
18399     ecore_init_block(sc, BLOCK_NIG, init_phase);
18400     ecore_init_block(sc, BLOCK_SRC, init_phase);
18401     ecore_init_block(sc, BLOCK_MISC, init_phase);
18402     ecore_init_block(sc, BLOCK_TCM, init_phase);
18403     ecore_init_block(sc, BLOCK_UCM, init_phase);
18404     ecore_init_block(sc, BLOCK_CCM, init_phase);
18405     ecore_init_block(sc, BLOCK_XCM, init_phase);
18406     ecore_init_block(sc, BLOCK_TSEM, init_phase);
18407     ecore_init_block(sc, BLOCK_USEM, init_phase);
18408     ecore_init_block(sc, BLOCK_CSEM, init_phase);
18409     ecore_init_block(sc, BLOCK_XSEM, init_phase);
18410
18411     if (!CHIP_IS_E1x(sc))
18412         REG_WR(sc, QM_REG_PF_EN, 1);
18413
18414     if (!CHIP_IS_E1x(sc)) {
18415         REG_WR(sc, TSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18416         REG_WR(sc, USEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18417         REG_WR(sc, CSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18418         REG_WR(sc, XSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18419     }
18420     ecore_init_block(sc, BLOCK_QM, init_phase);
18421
18422     ecore_init_block(sc, BLOCK_TM, init_phase);
18423     ecore_init_block(sc, BLOCK_DORQ, init_phase);
18424
18425     bxe_iov_init_dq(sc);
18426
18427     ecore_init_block(sc, BLOCK_BRB1, init_phase);
18428     ecore_init_block(sc, BLOCK_PRS, init_phase);
18429     ecore_init_block(sc, BLOCK_TSDM, init_phase);
18430     ecore_init_block(sc, BLOCK_CSDM, init_phase);
18431     ecore_init_block(sc, BLOCK_USDM, init_phase);
18432     ecore_init_block(sc, BLOCK_XSDM, init_phase);
18433     ecore_init_block(sc, BLOCK_UPB, init_phase);
18434     ecore_init_block(sc, BLOCK_XPB, init_phase);
18435     ecore_init_block(sc, BLOCK_PBF, init_phase);
18436     if (!CHIP_IS_E1x(sc))
18437         REG_WR(sc, PBF_REG_DISABLE_PF, 0);
18438
18439     ecore_init_block(sc, BLOCK_CDU, init_phase);
18440
18441     ecore_init_block(sc, BLOCK_CFC, init_phase);
18442
18443     if (!CHIP_IS_E1x(sc))
18444         REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 1);
18445
18446     if (IS_MF(sc)) {
18447         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
18448         REG_WR(sc, NIG_REG_LLH0_FUNC_VLAN_ID + port*8, OVLAN(sc));
18449     }
18450
18451     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
18452
18453     /* HC init per function */
18454     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18455         if (CHIP_IS_E1H(sc)) {
18456             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18457
18458             REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18459             REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18460         }
18461         ecore_init_block(sc, BLOCK_HC, init_phase);
18462
18463     } else {
18464         int num_segs, sb_idx, prod_offset;
18465
18466         REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18467
18468         if (!CHIP_IS_E1x(sc)) {
18469             REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18470             REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18471         }
18472
18473         ecore_init_block(sc, BLOCK_IGU, init_phase);
18474
18475         if (!CHIP_IS_E1x(sc)) {
18476             int dsb_idx = 0;
18477             /**
18478              * Producer memory:
18479              * E2 mode: address 0-135 match to the mapping memory;
18480              * 136 - PF0 default prod; 137 - PF1 default prod;
18481              * 138 - PF2 default prod; 139 - PF3 default prod;
18482              * 140 - PF0 attn prod;    141 - PF1 attn prod;
18483              * 142 - PF2 attn prod;    143 - PF3 attn prod;
18484              * 144-147 reserved.
18485              *
18486              * E1.5 mode - In backward compatible mode;
18487              * for non default SB; each even line in the memory
18488              * holds the U producer and each odd line hold
18489              * the C producer. The first 128 producers are for
18490              * NDSB (PF0 - 0-31; PF1 - 32-63 and so on). The last 20
18491              * producers are for the DSB for each PF.
18492              * Each PF has five segments: (the order inside each
18493              * segment is PF0; PF1; PF2; PF3) - 128-131 U prods;
18494              * 132-135 C prods; 136-139 X prods; 140-143 T prods;
18495              * 144-147 attn prods;
18496              */
18497             /* non-default-status-blocks */
18498             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18499                 IGU_BC_NDSB_NUM_SEGS : IGU_NORM_NDSB_NUM_SEGS;
18500             for (sb_idx = 0; sb_idx < sc->igu_sb_cnt; sb_idx++) {
18501                 prod_offset = (sc->igu_base_sb + sb_idx) *
18502                     num_segs;
18503
18504                 for (i = 0; i < num_segs; i++) {
18505                     addr = IGU_REG_PROD_CONS_MEMORY +
18506                             (prod_offset + i) * 4;
18507                     REG_WR(sc, addr, 0);
18508                 }
18509                 /* send consumer update with value 0 */
18510                 bxe_ack_sb(sc, sc->igu_base_sb + sb_idx,
18511                            USTORM_ID, 0, IGU_INT_NOP, 1);
18512                 bxe_igu_clear_sb(sc, sc->igu_base_sb + sb_idx);
18513             }
18514
18515             /* default-status-blocks */
18516             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18517                 IGU_BC_DSB_NUM_SEGS : IGU_NORM_DSB_NUM_SEGS;
18518
18519             if (CHIP_IS_MODE_4_PORT(sc))
18520                 dsb_idx = SC_FUNC(sc);
18521             else
18522                 dsb_idx = SC_VN(sc);
18523
18524             prod_offset = (CHIP_INT_MODE_IS_BC(sc) ?
18525                        IGU_BC_BASE_DSB_PROD + dsb_idx :
18526                        IGU_NORM_BASE_DSB_PROD + dsb_idx);
18527
18528             /*
18529              * igu prods come in chunks of E1HVN_MAX (4) -
18530              * does not matters what is the current chip mode
18531              */
18532             for (i = 0; i < (num_segs * E1HVN_MAX);
18533                  i += E1HVN_MAX) {
18534                 addr = IGU_REG_PROD_CONS_MEMORY +
18535                             (prod_offset + i)*4;
18536                 REG_WR(sc, addr, 0);
18537             }
18538             /* send consumer update with 0 */
18539             if (CHIP_INT_MODE_IS_BC(sc)) {
18540                 bxe_ack_sb(sc, sc->igu_dsb_id,
18541                            USTORM_ID, 0, IGU_INT_NOP, 1);
18542                 bxe_ack_sb(sc, sc->igu_dsb_id,
18543                            CSTORM_ID, 0, IGU_INT_NOP, 1);
18544                 bxe_ack_sb(sc, sc->igu_dsb_id,
18545                            XSTORM_ID, 0, IGU_INT_NOP, 1);
18546                 bxe_ack_sb(sc, sc->igu_dsb_id,
18547                            TSTORM_ID, 0, IGU_INT_NOP, 1);
18548                 bxe_ack_sb(sc, sc->igu_dsb_id,
18549                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18550             } else {
18551                 bxe_ack_sb(sc, sc->igu_dsb_id,
18552                            USTORM_ID, 0, IGU_INT_NOP, 1);
18553                 bxe_ack_sb(sc, sc->igu_dsb_id,
18554                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18555             }
18556             bxe_igu_clear_sb(sc, sc->igu_dsb_id);
18557
18558             /* !!! these should become driver const once
18559                rf-tool supports split-68 const */
18560             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_LSB, 0);
18561             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_MSB, 0);
18562             REG_WR(sc, IGU_REG_SB_MASK_LSB, 0);
18563             REG_WR(sc, IGU_REG_SB_MASK_MSB, 0);
18564             REG_WR(sc, IGU_REG_PBA_STATUS_LSB, 0);
18565             REG_WR(sc, IGU_REG_PBA_STATUS_MSB, 0);
18566         }
18567     }
18568
18569     /* Reset PCIE errors for debug */
18570     REG_WR(sc, 0x2114, 0xffffffff);
18571     REG_WR(sc, 0x2120, 0xffffffff);
18572
18573     if (CHIP_IS_E1x(sc)) {
18574         main_mem_size = HC_REG_MAIN_MEMORY_SIZE / 2; /*dwords*/
18575         main_mem_base = HC_REG_MAIN_MEMORY +
18576                 SC_PORT(sc) * (main_mem_size * 4);
18577         main_mem_prty_clr = HC_REG_HC_PRTY_STS_CLR;
18578         main_mem_width = 8;
18579
18580         val = REG_RD(sc, main_mem_prty_clr);
18581         if (val) {
18582             BLOGD(sc, DBG_LOAD,
18583                   "Parity errors in HC block during function init (0x%x)!\n",
18584                   val);
18585         }
18586
18587         /* Clear "false" parity errors in MSI-X table */
18588         for (i = main_mem_base;
18589              i < main_mem_base + main_mem_size * 4;
18590              i += main_mem_width) {
18591             bxe_read_dmae(sc, i, main_mem_width / 4);
18592             bxe_write_dmae(sc, BXE_SP_MAPPING(sc, wb_data),
18593                            i, main_mem_width / 4);
18594         }
18595         /* Clear HC parity attention */
18596         REG_RD(sc, main_mem_prty_clr);
18597     }
18598
18599 #if 1
18600     /* Enable STORMs SP logging */
18601     REG_WR8(sc, BAR_USTRORM_INTMEM +
18602            USTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18603     REG_WR8(sc, BAR_TSTRORM_INTMEM +
18604            TSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18605     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18606            CSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18607     REG_WR8(sc, BAR_XSTRORM_INTMEM +
18608            XSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18609 #endif
18610
18611     elink_phy_probe(&sc->link_params);
18612
18613     return (0);
18614 }
18615
18616 static void
18617 bxe_link_reset(struct bxe_softc *sc)
18618 {
18619     if (!BXE_NOMCP(sc)) {
18620         bxe_acquire_phy_lock(sc);
18621         elink_lfa_reset(&sc->link_params, &sc->link_vars);
18622         bxe_release_phy_lock(sc);
18623     } else {
18624         if (!CHIP_REV_IS_SLOW(sc)) {
18625             BLOGW(sc, "Bootcode is missing - cannot reset link\n");
18626         }
18627     }
18628 }
18629
18630 static void
18631 bxe_reset_port(struct bxe_softc *sc)
18632 {
18633     int port = SC_PORT(sc);
18634     uint32_t val;
18635
18636     /* reset physical Link */
18637     bxe_link_reset(sc);
18638
18639     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
18640
18641     /* Do not rcv packets to BRB */
18642     REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK + port*4, 0x0);
18643     /* Do not direct rcv packets that are not for MCP to the BRB */
18644     REG_WR(sc, (port ? NIG_REG_LLH1_BRB1_NOT_MCP :
18645                NIG_REG_LLH0_BRB1_NOT_MCP), 0x0);
18646
18647     /* Configure AEU */
18648     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, 0);
18649
18650     DELAY(100000);
18651
18652     /* Check for BRB port occupancy */
18653     val = REG_RD(sc, BRB1_REG_PORT_NUM_OCC_BLOCKS_0 + port*4);
18654     if (val) {
18655         BLOGD(sc, DBG_LOAD,
18656               "BRB1 is not empty, %d blocks are occupied\n", val);
18657     }
18658
18659     /* TODO: Close Doorbell port? */
18660 }
18661
18662 static void
18663 bxe_ilt_wr(struct bxe_softc *sc,
18664            uint32_t         index,
18665            bus_addr_t       addr)
18666 {
18667     int reg;
18668     uint32_t wb_write[2];
18669
18670     if (CHIP_IS_E1(sc)) {
18671         reg = PXP2_REG_RQ_ONCHIP_AT + index*8;
18672     } else {
18673         reg = PXP2_REG_RQ_ONCHIP_AT_B0 + index*8;
18674     }
18675
18676     wb_write[0] = ONCHIP_ADDR1(addr);
18677     wb_write[1] = ONCHIP_ADDR2(addr);
18678     REG_WR_DMAE(sc, reg, wb_write, 2);
18679 }
18680
18681 static void
18682 bxe_clear_func_ilt(struct bxe_softc *sc,
18683                    uint32_t         func)
18684 {
18685     uint32_t i, base = FUNC_ILT_BASE(func);
18686     for (i = base; i < base + ILT_PER_FUNC; i++) {
18687         bxe_ilt_wr(sc, i, 0);
18688     }
18689 }
18690
18691 static void
18692 bxe_reset_func(struct bxe_softc *sc)
18693 {
18694     struct bxe_fastpath *fp;
18695     int port = SC_PORT(sc);
18696     int func = SC_FUNC(sc);
18697     int i;
18698
18699     /* Disable the function in the FW */
18700     REG_WR8(sc, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(func), 0);
18701     REG_WR8(sc, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(func), 0);
18702     REG_WR8(sc, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(func), 0);
18703     REG_WR8(sc, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(func), 0);
18704
18705     /* FP SBs */
18706     FOR_EACH_ETH_QUEUE(sc, i) {
18707         fp = &sc->fp[i];
18708         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18709                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET(fp->fw_sb_id),
18710                 SB_DISABLED);
18711     }
18712
18713 #if 0
18714     if (CNIC_LOADED(sc)) {
18715         /* CNIC SB */
18716         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18717                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET
18718                 (bxe_cnic_fw_sb_id(sc)), SB_DISABLED);
18719     }
18720 #endif
18721
18722     /* SP SB */
18723     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18724             CSTORM_SP_STATUS_BLOCK_DATA_STATE_OFFSET(func),
18725             SB_DISABLED);
18726
18727     for (i = 0; i < XSTORM_SPQ_DATA_SIZE / 4; i++) {
18728         REG_WR(sc, BAR_XSTRORM_INTMEM + XSTORM_SPQ_DATA_OFFSET(func), 0);
18729     }
18730
18731     /* Configure IGU */
18732     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18733         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18734         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18735     } else {
18736         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18737         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18738     }
18739
18740     if (CNIC_LOADED(sc)) {
18741         /* Disable Timer scan */
18742         REG_WR(sc, TM_REG_EN_LINEAR0_TIMER + port*4, 0);
18743         /*
18744          * Wait for at least 10ms and up to 2 second for the timers
18745          * scan to complete
18746          */
18747         for (i = 0; i < 200; i++) {
18748             DELAY(10000);
18749             if (!REG_RD(sc, TM_REG_LIN0_SCAN_ON + port*4))
18750                 break;
18751         }
18752     }
18753
18754     /* Clear ILT */
18755     bxe_clear_func_ilt(sc, func);
18756
18757     /*
18758      * Timers workaround bug for E2: if this is vnic-3,
18759      * we need to set the entire ilt range for this timers.
18760      */
18761     if (!CHIP_IS_E1x(sc) && SC_VN(sc) == 3) {
18762         struct ilt_client_info ilt_cli;
18763         /* use dummy TM client */
18764         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
18765         ilt_cli.start = 0;
18766         ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
18767         ilt_cli.client_num = ILT_CLIENT_TM;
18768
18769         ecore_ilt_boundry_init_op(sc, &ilt_cli, 0, INITOP_CLEAR);
18770     }
18771
18772     /* this assumes that reset_port() called before reset_func()*/
18773     if (!CHIP_IS_E1x(sc)) {
18774         bxe_pf_disable(sc);
18775     }
18776
18777     sc->dmae_ready = 0;
18778 }
18779
18780 static int
18781 bxe_gunzip_init(struct bxe_softc *sc)
18782 {
18783     return (0);
18784 }
18785
18786 static void
18787 bxe_gunzip_end(struct bxe_softc *sc)
18788 {
18789     return;
18790 }
18791
18792 static int
18793 bxe_init_firmware(struct bxe_softc *sc)
18794 {
18795     if (CHIP_IS_E1(sc)) {
18796         ecore_init_e1_firmware(sc);
18797         sc->iro_array = e1_iro_arr;
18798     } else if (CHIP_IS_E1H(sc)) {
18799         ecore_init_e1h_firmware(sc);
18800         sc->iro_array = e1h_iro_arr;
18801     } else if (!CHIP_IS_E1x(sc)) {
18802         ecore_init_e2_firmware(sc);
18803         sc->iro_array = e2_iro_arr;
18804     } else {
18805         BLOGE(sc, "Unsupported chip revision\n");
18806         return (-1);
18807     }
18808
18809     return (0);
18810 }
18811
18812 static void
18813 bxe_release_firmware(struct bxe_softc *sc)
18814 {
18815     /* Do nothing */
18816     return;
18817 }
18818
18819 static int
18820 ecore_gunzip(struct bxe_softc *sc,
18821              const uint8_t    *zbuf,
18822              int              len)
18823 {
18824     /* XXX : Implement... */
18825     BLOGD(sc, DBG_LOAD, "ECORE_GUNZIP NOT IMPLEMENTED\n");
18826     return (FALSE);
18827 }
18828
18829 static void
18830 ecore_reg_wr_ind(struct bxe_softc *sc,
18831                  uint32_t         addr,
18832                  uint32_t         val)
18833 {
18834     bxe_reg_wr_ind(sc, addr, val);
18835 }
18836
18837 static void
18838 ecore_write_dmae_phys_len(struct bxe_softc *sc,
18839                           bus_addr_t       phys_addr,
18840                           uint32_t         addr,
18841                           uint32_t         len)
18842 {
18843     bxe_write_dmae_phys_len(sc, phys_addr, addr, len);
18844 }
18845
18846 void
18847 ecore_storm_memset_struct(struct bxe_softc *sc,
18848                           uint32_t         addr,
18849                           size_t           size,
18850                           uint32_t         *data)
18851 {
18852     uint8_t i;
18853     for (i = 0; i < size/4; i++) {
18854         REG_WR(sc, addr + (i * 4), data[i]);
18855     }
18856 }
18857