sys/dev/bxe/bxe.c

   1 /*-
   2  * Copyright (c) 2007-2013 Broadcom Corporation. All rights reserved.
   3  *
   4  * Eric Davis        <edavis@broadcom.com>
   5  * David Christensen <davidch@broadcom.com>
   6  * Gary Zambrano     <zambrano@broadcom.com>
   7  *
   8  * Redistribution and use in source and binary forms, with or without
   9  * modification, are permitted provided that the following conditions
  10  * are met:
  11  *
  12  * 1. Redistributions of source code must retain the above copyright
  13  *    notice, this list of conditions and the following disclaimer.
  14  * 2. Redistributions in binary form must reproduce the above copyright
  15  *    notice, this list of conditions and the following disclaimer in the
  16  *    documentation and/or other materials provided with the distribution.
  17  * 3. Neither the name of Broadcom Corporation nor the name of its contributors
  18  *    may be used to endorse or promote products derived from this software
  19  *    without specific prior written consent.
  20  *
  21  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS'
  22  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  23  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  24  * ARE DISCLAIMED.  IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS
  25  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  26  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  27  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  28  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  29  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  30  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  31  * THE POSSIBILITY OF SUCH DAMAGE.
  32  */
  33
  34 #include <sys/cdefs.h>
  35 __FBSDID("$FreeBSD$");
  36
  37 #define BXE_DRIVER_VERSION "1.78.78"
  38
  39 #include "bxe.h"
  40 #include "ecore_sp.h"
  41 #include "ecore_init.h"
  42 #include "ecore_init_ops.h"
  43
  44 #include "57710_int_offsets.h"
  45 #include "57711_int_offsets.h"
  46 #include "57712_int_offsets.h"
  47
  48 /*
  49  * CTLTYPE_U64 and sysctl_handle_64 were added in r217616. Define these
  50  * explicitly here for older kernels that don't include this changeset.
  51  */
  52 #ifndef CTLTYPE_U64
  53 #define CTLTYPE_U64      CTLTYPE_QUAD
  54 #define sysctl_handle_64 sysctl_handle_quad
  55 #endif
  56
  57 /*
  58  * CSUM_TCP_IPV6 and CSUM_UDP_IPV6 were added in r236170. Define these
  59  * here as zero(0) for older kernels that don't include this changeset
  60  * thereby masking the functionality.
  61  */
  62 #ifndef CSUM_TCP_IPV6
  63 #define CSUM_TCP_IPV6 0
  64 #define CSUM_UDP_IPV6 0
  65 #endif
  66
  67 /*
  68  * pci_find_cap was added in r219865. Re-define this at pci_find_extcap
  69  * for older kernels that don't include this changeset.
  70  */
  71 #if __FreeBSD_version < 900035
  72 #define pci_find_cap pci_find_extcap
  73 #endif
  74
  75 #define BXE_DEF_SB_ATT_IDX 0x0001
  76 #define BXE_DEF_SB_IDX     0x0002
  77
  78 /*
  79  * FLR Support - bxe_pf_flr_clnup() is called during nic_load in the per
  80  * function HW initialization.
  81  */
  82 #define FLR_WAIT_USEC     10000 /* 10 msecs */
  83 #define FLR_WAIT_INTERVAL 50    /* usecs */
  84 #define FLR_POLL_CNT      (FLR_WAIT_USEC / FLR_WAIT_INTERVAL) /* 200 */
  85
  86 struct pbf_pN_buf_regs {
  87     int pN;
  88     uint32_t init_crd;
  89     uint32_t crd;
  90     uint32_t crd_freed;
  91 };
  92
  93 struct pbf_pN_cmd_regs {
  94     int pN;
  95     uint32_t lines_occup;
  96     uint32_t lines_freed;
  97 };
  98
  99 /*
 100  * PCI Device ID Table used by bxe_probe().
 101  */
 102 #define BXE_DEVDESC_MAX 64
 103 static struct bxe_device_type bxe_devs[] = {
 104     {
 105         BRCM_VENDORID,
 106         CHIP_NUM_57710,
 107         PCI_ANY_ID, PCI_ANY_ID,
 108         "Broadcom NetXtreme II BCM57710 10GbE"
 109     },
 110     {
 111         BRCM_VENDORID,
 112         CHIP_NUM_57711,
 113         PCI_ANY_ID, PCI_ANY_ID,
 114         "Broadcom NetXtreme II BCM57711 10GbE"
 115     },
 116     {
 117         BRCM_VENDORID,
 118         CHIP_NUM_57711E,
 119         PCI_ANY_ID, PCI_ANY_ID,
 120         "Broadcom NetXtreme II BCM57711E 10GbE"
 121     },
 122     {
 123         BRCM_VENDORID,
 124         CHIP_NUM_57712,
 125         PCI_ANY_ID, PCI_ANY_ID,
 126         "Broadcom NetXtreme II BCM57712 10GbE"
 127     },
 128     {
 129         BRCM_VENDORID,
 130         CHIP_NUM_57712_MF,
 131         PCI_ANY_ID, PCI_ANY_ID,
 132         "Broadcom NetXtreme II BCM57712 MF 10GbE"
 133     },
 134 #if 0
 135     {
 136         BRCM_VENDORID,
 137         CHIP_NUM_57712_VF,
 138         PCI_ANY_ID, PCI_ANY_ID,
 139         "Broadcom NetXtreme II BCM57712 VF 10GbE"
 140     },
 141 #endif
 142     {
 143         BRCM_VENDORID,
 144         CHIP_NUM_57800,
 145         PCI_ANY_ID, PCI_ANY_ID,
 146         "Broadcom NetXtreme II BCM57800 10GbE"
 147     },
 148     {
 149         BRCM_VENDORID,
 150         CHIP_NUM_57800_MF,
 151         PCI_ANY_ID, PCI_ANY_ID,
 152         "Broadcom NetXtreme II BCM57800 MF 10GbE"
 153     },
 154 #if 0
 155     {
 156         BRCM_VENDORID,
 157         CHIP_NUM_57800_VF,
 158         PCI_ANY_ID, PCI_ANY_ID,
 159         "Broadcom NetXtreme II BCM57800 VF 10GbE"
 160     },
 161 #endif
 162     {
 163         BRCM_VENDORID,
 164         CHIP_NUM_57810,
 165         PCI_ANY_ID, PCI_ANY_ID,
 166         "Broadcom NetXtreme II BCM57810 10GbE"
 167     },
 168     {
 169         BRCM_VENDORID,
 170         CHIP_NUM_57810_MF,
 171         PCI_ANY_ID, PCI_ANY_ID,
 172         "Broadcom NetXtreme II BCM57810 MF 10GbE"
 173     },
 174 #if 0
 175     {
 176         BRCM_VENDORID,
 177         CHIP_NUM_57810_VF,
 178         PCI_ANY_ID, PCI_ANY_ID,
 179         "Broadcom NetXtreme II BCM57810 VF 10GbE"
 180     },
 181 #endif
 182     {
 183         BRCM_VENDORID,
 184         CHIP_NUM_57811,
 185         PCI_ANY_ID, PCI_ANY_ID,
 186         "Broadcom NetXtreme II BCM57811 10GbE"
 187     },
 188     {
 189         BRCM_VENDORID,
 190         CHIP_NUM_57811_MF,
 191         PCI_ANY_ID, PCI_ANY_ID,
 192         "Broadcom NetXtreme II BCM57811 MF 10GbE"
 193     },
 194 #if 0
 195     {
 196         BRCM_VENDORID,
 197         CHIP_NUM_57811_VF,
 198         PCI_ANY_ID, PCI_ANY_ID,
 199         "Broadcom NetXtreme II BCM57811 VF 10GbE"
 200     },
 201 #endif
 202     {
 203         BRCM_VENDORID,
 204         CHIP_NUM_57840_4_10,
 205         PCI_ANY_ID, PCI_ANY_ID,
 206         "Broadcom NetXtreme II BCM57840 4x10GbE"
 207     },
 208 #if 0
 209     {
 210         BRCM_VENDORID,
 211         CHIP_NUM_57840_2_20,
 212         PCI_ANY_ID, PCI_ANY_ID,
 213         "Broadcom NetXtreme II BCM57840 2x20GbE"
 214     },
 215 #endif
 216     {
 217         BRCM_VENDORID,
 218         CHIP_NUM_57840_MF,
 219         PCI_ANY_ID, PCI_ANY_ID,
 220         "Broadcom NetXtreme II BCM57840 MF 10GbE"
 221     },
 222 #if 0
 223     {
 224         BRCM_VENDORID,
 225         CHIP_NUM_57840_VF,
 226         PCI_ANY_ID, PCI_ANY_ID,
 227         "Broadcom NetXtreme II BCM57840 VF 10GbE"
 228     },
 229 #endif
 230     {
 231         0, 0, 0, 0, NULL
 232     }
 233 };
 234
 235 MALLOC_DECLARE(M_BXE_ILT);
 236 MALLOC_DEFINE(M_BXE_ILT, "bxe_ilt", "bxe ILT pointer");
 237
 238 /*
 239  * FreeBSD device entry points.
 240  */
 241 static int bxe_probe(device_t);
 242 static int bxe_attach(device_t);
 243 static int bxe_detach(device_t);
 244 static int bxe_shutdown(device_t);
 245
 246 /*
 247  * FreeBSD KLD module/device interface event handler method.
 248  */
 249 static device_method_t bxe_methods[] = {
 250     /* Device interface (device_if.h) */
 251     DEVMETHOD(device_probe,     bxe_probe),
 252     DEVMETHOD(device_attach,    bxe_attach),
 253     DEVMETHOD(device_detach,    bxe_detach),
 254     DEVMETHOD(device_shutdown,  bxe_shutdown),
 255 #if 0
 256     DEVMETHOD(device_suspend,   bxe_suspend),
 257     DEVMETHOD(device_resume,    bxe_resume),
 258 #endif
 259     /* Bus interface (bus_if.h) */
 260     DEVMETHOD(bus_print_child,  bus_generic_print_child),
 261     DEVMETHOD(bus_driver_added, bus_generic_driver_added),
 262     KOBJMETHOD_END
 263 };
 264
 265 /*
 266  * FreeBSD KLD Module data declaration
 267  */
 268 static driver_t bxe_driver = {
 269     "bxe",                   /* module name */
 270     bxe_methods,             /* event handler */
 271     sizeof(struct bxe_softc) /* extra data */
 272 };
 273
 274 /*
 275  * FreeBSD dev class is needed to manage dev instances and
 276  * to associate with a bus type
 277  */
 278 static devclass_t bxe_devclass;
 279
 280 MODULE_DEPEND(bxe, pci, 1, 1, 1);
 281 MODULE_DEPEND(bxe, ether, 1, 1, 1);
 282 DRIVER_MODULE(bxe, pci, bxe_driver, bxe_devclass, 0, 0);
 283
 284 /* resources needed for unloading a previously loaded device */
 285
 286 #define BXE_PREV_WAIT_NEEDED 1
 287 struct mtx bxe_prev_mtx;
 288 MTX_SYSINIT(bxe_prev_mtx, &bxe_prev_mtx, "bxe_prev_lock", MTX_DEF);
 289 struct bxe_prev_list_node {
 290     LIST_ENTRY(bxe_prev_list_node) node;
 291     uint8_t bus;
 292     uint8_t slot;
 293     uint8_t path;
 294     uint8_t aer; /* XXX automatic error recovery */
 295     uint8_t undi;
 296 };
 297 static LIST_HEAD(, bxe_prev_list_node) bxe_prev_list = LIST_HEAD_INITIALIZER(bxe_prev_list);
 298
 299 static int load_count[2][3] = { {0} }; /* per-path: 0-common, 1-port0, 2-port1 */
 300
 301 /* Tunable device values... */
 302
 303 SYSCTL_NODE(_hw, OID_AUTO, bxe, CTLFLAG_RD, 0, "bxe driver parameters");
 304
 305 /* Debug */
 306 unsigned long bxe_debug = 0;
 307 TUNABLE_ULONG("hw.bxe.debug", &bxe_debug);
 308 SYSCTL_ULONG(_hw_bxe, OID_AUTO, debug, (CTLFLAG_RDTUN),
 309              &bxe_debug, 0, "Debug logging mode");
 310
 311 /* Interrupt Mode: 0 (IRQ), 1 (MSI/IRQ), and 2 (MSI-X/MSI/IRQ) */
 312 static int bxe_interrupt_mode = INTR_MODE_MSIX;
 313 TUNABLE_INT("hw.bxe.interrupt_mode", &bxe_interrupt_mode);
 314 SYSCTL_INT(_hw_bxe, OID_AUTO, interrupt_mode, CTLFLAG_RDTUN,
 315            &bxe_interrupt_mode, 0, "Interrupt (MSI-X/MSI/INTx) mode");
 316
 317 /* Number of Queues: 0 (Auto) or 1 to 16 (fixed queue number) */
 318 static int bxe_queue_count = 4;
 319 TUNABLE_INT("hw.bxe.queue_count", &bxe_queue_count);
 320 SYSCTL_INT(_hw_bxe, OID_AUTO, queue_count, CTLFLAG_RDTUN,
 321            &bxe_queue_count, 0, "Multi-Queue queue count");
 322
 323 /* max number of buffers per queue (default RX_BD_USABLE) */
 324 static int bxe_max_rx_bufs = 0;
 325 TUNABLE_INT("hw.bxe.max_rx_bufs", &bxe_max_rx_bufs);
 326 SYSCTL_INT(_hw_bxe, OID_AUTO, max_rx_bufs, CTLFLAG_RDTUN,
 327            &bxe_max_rx_bufs, 0, "Maximum Number of Rx Buffers Per Queue");
 328
 329 /* Host interrupt coalescing RX tick timer (usecs) */
 330 static int bxe_hc_rx_ticks = 25;
 331 TUNABLE_INT("hw.bxe.hc_rx_ticks", &bxe_hc_rx_ticks);
 332 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_rx_ticks, CTLFLAG_RDTUN,
 333            &bxe_hc_rx_ticks, 0, "Host Coalescing Rx ticks");
 334
 335 /* Host interrupt coalescing TX tick timer (usecs) */
 336 static int bxe_hc_tx_ticks = 50;
 337 TUNABLE_INT("hw.bxe.hc_tx_ticks", &bxe_hc_tx_ticks);
 338 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_tx_ticks, CTLFLAG_RDTUN,
 339            &bxe_hc_tx_ticks, 0, "Host Coalescing Tx ticks");
 340
 341 /* Maximum number of Rx packets to process at a time */
 342 static int bxe_rx_budget = 0xffffffff;
 343 TUNABLE_INT("hw.bxe.rx_budget", &bxe_rx_budget);
 344 SYSCTL_INT(_hw_bxe, OID_AUTO, rx_budget, CTLFLAG_TUN,
 345            &bxe_rx_budget, 0, "Rx processing budget");
 346
 347 /* Maximum LRO aggregation size */
 348 static int bxe_max_aggregation_size = 0;
 349 TUNABLE_INT("hw.bxe.max_aggregation_size", &bxe_max_aggregation_size);
 350 SYSCTL_INT(_hw_bxe, OID_AUTO, max_aggregation_size, CTLFLAG_TUN,
 351            &bxe_max_aggregation_size, 0, "max aggregation size");
 352
 353 /* PCI MRRS: -1 (Auto), 0 (128B), 1 (256B), 2 (512B), 3 (1KB) */
 354 static int bxe_mrrs = -1;
 355 TUNABLE_INT("hw.bxe.mrrs", &bxe_mrrs);
 356 SYSCTL_INT(_hw_bxe, OID_AUTO, mrrs, CTLFLAG_RDTUN,
 357            &bxe_mrrs, 0, "PCIe maximum read request size");
 358
 359 /* AutoGrEEEn: 0 (hardware default), 1 (force on), 2 (force off) */
 360 static int bxe_autogreeen = 0;
 361 TUNABLE_INT("hw.bxe.autogreeen", &bxe_autogreeen);
 362 SYSCTL_INT(_hw_bxe, OID_AUTO, autogreeen, CTLFLAG_RDTUN,
 363            &bxe_autogreeen, 0, "AutoGrEEEn support");
 364
 365 /* 4-tuple RSS support for UDP: 0 (disabled), 1 (enabled) */
 366 static int bxe_udp_rss = 0;
 367 TUNABLE_INT("hw.bxe.udp_rss", &bxe_udp_rss);
 368 SYSCTL_INT(_hw_bxe, OID_AUTO, udp_rss, CTLFLAG_RDTUN,
 369            &bxe_udp_rss, 0, "UDP RSS support");
 370
 371
 372 #define STAT_NAME_LEN 32 /* no stat names below can be longer than this */
 373
 374 #define STATS_OFFSET32(stat_name)                   \
 375     (offsetof(struct bxe_eth_stats, stat_name) / 4)
 376
 377 #define Q_STATS_OFFSET32(stat_name)                   \
 378     (offsetof(struct bxe_eth_q_stats, stat_name) / 4)
 379
 380 static const struct {
 381     uint32_t offset;
 382     uint32_t size;
 383     uint32_t flags;
 384 #define STATS_FLAGS_PORT  1
 385 #define STATS_FLAGS_FUNC  2 /* MF only cares about function stats */
 386 #define STATS_FLAGS_BOTH  (STATS_FLAGS_FUNC | STATS_FLAGS_PORT)
 387     char string[STAT_NAME_LEN];
 388 } bxe_eth_stats_arr[] = {
 389     { STATS_OFFSET32(total_bytes_received_hi),
 390                 8, STATS_FLAGS_BOTH, "rx_bytes" },
 391     { STATS_OFFSET32(error_bytes_received_hi),
 392                 8, STATS_FLAGS_BOTH, "rx_error_bytes" },
 393     { STATS_OFFSET32(total_unicast_packets_received_hi),
 394                 8, STATS_FLAGS_BOTH, "rx_ucast_packets" },
 395     { STATS_OFFSET32(total_multicast_packets_received_hi),
 396                 8, STATS_FLAGS_BOTH, "rx_mcast_packets" },
 397     { STATS_OFFSET32(total_broadcast_packets_received_hi),
 398                 8, STATS_FLAGS_BOTH, "rx_bcast_packets" },
 399     { STATS_OFFSET32(rx_stat_dot3statsfcserrors_hi),
 400                 8, STATS_FLAGS_PORT, "rx_crc_errors" },
 401     { STATS_OFFSET32(rx_stat_dot3statsalignmenterrors_hi),
 402                 8, STATS_FLAGS_PORT, "rx_align_errors" },
 403     { STATS_OFFSET32(rx_stat_etherstatsundersizepkts_hi),
 404                 8, STATS_FLAGS_PORT, "rx_undersize_packets" },
 405     { STATS_OFFSET32(etherstatsoverrsizepkts_hi),
 406                 8, STATS_FLAGS_PORT, "rx_oversize_packets" },
 407     { STATS_OFFSET32(rx_stat_etherstatsfragments_hi),
 408                 8, STATS_FLAGS_PORT, "rx_fragments" },
 409     { STATS_OFFSET32(rx_stat_etherstatsjabbers_hi),
 410                 8, STATS_FLAGS_PORT, "rx_jabbers" },
 411     { STATS_OFFSET32(no_buff_discard_hi),
 412                 8, STATS_FLAGS_BOTH, "rx_discards" },
 413     { STATS_OFFSET32(mac_filter_discard),
 414                 4, STATS_FLAGS_PORT, "rx_filtered_packets" },
 415     { STATS_OFFSET32(mf_tag_discard),
 416                 4, STATS_FLAGS_PORT, "rx_mf_tag_discard" },
 417     { STATS_OFFSET32(pfc_frames_received_hi),
 418                 8, STATS_FLAGS_PORT, "pfc_frames_received" },
 419     { STATS_OFFSET32(pfc_frames_sent_hi),
 420                 8, STATS_FLAGS_PORT, "pfc_frames_sent" },
 421     { STATS_OFFSET32(brb_drop_hi),
 422                 8, STATS_FLAGS_PORT, "rx_brb_discard" },
 423     { STATS_OFFSET32(brb_truncate_hi),
 424                 8, STATS_FLAGS_PORT, "rx_brb_truncate" },
 425     { STATS_OFFSET32(pause_frames_received_hi),
 426                 8, STATS_FLAGS_PORT, "rx_pause_frames" },
 427     { STATS_OFFSET32(rx_stat_maccontrolframesreceived_hi),
 428                 8, STATS_FLAGS_PORT, "rx_mac_ctrl_frames" },
 429     { STATS_OFFSET32(nig_timer_max),
 430                 4, STATS_FLAGS_PORT, "rx_constant_pause_events" },
 431     { STATS_OFFSET32(total_bytes_transmitted_hi),
 432                 8, STATS_FLAGS_BOTH, "tx_bytes" },
 433     { STATS_OFFSET32(tx_stat_ifhcoutbadoctets_hi),
 434                 8, STATS_FLAGS_PORT, "tx_error_bytes" },
 435     { STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 436                 8, STATS_FLAGS_BOTH, "tx_ucast_packets" },
 437     { STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 438                 8, STATS_FLAGS_BOTH, "tx_mcast_packets" },
 439     { STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 440                 8, STATS_FLAGS_BOTH, "tx_bcast_packets" },
 441     { STATS_OFFSET32(tx_stat_dot3statsinternalmactransmiterrors_hi),
 442                 8, STATS_FLAGS_PORT, "tx_mac_errors" },
 443     { STATS_OFFSET32(rx_stat_dot3statscarriersenseerrors_hi),
 444                 8, STATS_FLAGS_PORT, "tx_carrier_errors" },
 445     { STATS_OFFSET32(tx_stat_dot3statssinglecollisionframes_hi),
 446                 8, STATS_FLAGS_PORT, "tx_single_collisions" },
 447     { STATS_OFFSET32(tx_stat_dot3statsmultiplecollisionframes_hi),
 448                 8, STATS_FLAGS_PORT, "tx_multi_collisions" },
 449     { STATS_OFFSET32(tx_stat_dot3statsdeferredtransmissions_hi),
 450                 8, STATS_FLAGS_PORT, "tx_deferred" },
 451     { STATS_OFFSET32(tx_stat_dot3statsexcessivecollisions_hi),
 452                 8, STATS_FLAGS_PORT, "tx_excess_collisions" },
 453     { STATS_OFFSET32(tx_stat_dot3statslatecollisions_hi),
 454                 8, STATS_FLAGS_PORT, "tx_late_collisions" },
 455     { STATS_OFFSET32(tx_stat_etherstatscollisions_hi),
 456                 8, STATS_FLAGS_PORT, "tx_total_collisions" },
 457     { STATS_OFFSET32(tx_stat_etherstatspkts64octets_hi),
 458                 8, STATS_FLAGS_PORT, "tx_64_byte_packets" },
 459     { STATS_OFFSET32(tx_stat_etherstatspkts65octetsto127octets_hi),
 460                 8, STATS_FLAGS_PORT, "tx_65_to_127_byte_packets" },
 461     { STATS_OFFSET32(tx_stat_etherstatspkts128octetsto255octets_hi),
 462                 8, STATS_FLAGS_PORT, "tx_128_to_255_byte_packets" },
 463     { STATS_OFFSET32(tx_stat_etherstatspkts256octetsto511octets_hi),
 464                 8, STATS_FLAGS_PORT, "tx_256_to_511_byte_packets" },
 465     { STATS_OFFSET32(tx_stat_etherstatspkts512octetsto1023octets_hi),
 466                 8, STATS_FLAGS_PORT, "tx_512_to_1023_byte_packets" },
 467     { STATS_OFFSET32(etherstatspkts1024octetsto1522octets_hi),
 468                 8, STATS_FLAGS_PORT, "tx_1024_to_1522_byte_packets" },
 469     { STATS_OFFSET32(etherstatspktsover1522octets_hi),
 470                 8, STATS_FLAGS_PORT, "tx_1523_to_9022_byte_packets" },
 471     { STATS_OFFSET32(pause_frames_sent_hi),
 472                 8, STATS_FLAGS_PORT, "tx_pause_frames" },
 473     { STATS_OFFSET32(total_tpa_aggregations_hi),
 474                 8, STATS_FLAGS_FUNC, "tpa_aggregations" },
 475     { STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 476                 8, STATS_FLAGS_FUNC, "tpa_aggregated_frames"},
 477     { STATS_OFFSET32(total_tpa_bytes_hi),
 478                 8, STATS_FLAGS_FUNC, "tpa_bytes"},
 479 #if 0
 480     { STATS_OFFSET32(recoverable_error),
 481                 4, STATS_FLAGS_FUNC, "recoverable_errors" },
 482     { STATS_OFFSET32(unrecoverable_error),
 483                 4, STATS_FLAGS_FUNC, "unrecoverable_errors" },
 484 #endif
 485     { STATS_OFFSET32(eee_tx_lpi),
 486                 4, STATS_FLAGS_PORT, "eee_tx_lpi"},
 487     { STATS_OFFSET32(rx_calls),
 488                 4, STATS_FLAGS_FUNC, "rx_calls"},
 489     { STATS_OFFSET32(rx_pkts),
 490                 4, STATS_FLAGS_FUNC, "rx_pkts"},
 491     { STATS_OFFSET32(rx_tpa_pkts),
 492                 4, STATS_FLAGS_FUNC, "rx_tpa_pkts"},
 493     { STATS_OFFSET32(rx_soft_errors),
 494                 4, STATS_FLAGS_FUNC, "rx_soft_errors"},
 495     { STATS_OFFSET32(rx_hw_csum_errors),
 496                 4, STATS_FLAGS_FUNC, "rx_hw_csum_errors"},
 497     { STATS_OFFSET32(rx_ofld_frames_csum_ip),
 498                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_ip"},
 499     { STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 500                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_tcp_udp"},
 501     { STATS_OFFSET32(rx_budget_reached),
 502                 4, STATS_FLAGS_FUNC, "rx_budget_reached"},
 503     { STATS_OFFSET32(tx_pkts),
 504                 4, STATS_FLAGS_FUNC, "tx_pkts"},
 505     { STATS_OFFSET32(tx_soft_errors),
 506                 4, STATS_FLAGS_FUNC, "tx_soft_errors"},
 507     { STATS_OFFSET32(tx_ofld_frames_csum_ip),
 508                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_ip"},
 509     { STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 510                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_tcp"},
 511     { STATS_OFFSET32(tx_ofld_frames_csum_udp),
 512                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_udp"},
 513     { STATS_OFFSET32(tx_ofld_frames_lso),
 514                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso"},
 515     { STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 516                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso_hdr_splits"},
 517     { STATS_OFFSET32(tx_encap_failures),
 518                 4, STATS_FLAGS_FUNC, "tx_encap_failures"},
 519     { STATS_OFFSET32(tx_hw_queue_full),
 520                 4, STATS_FLAGS_FUNC, "tx_hw_queue_full"},
 521     { STATS_OFFSET32(tx_hw_max_queue_depth),
 522                 4, STATS_FLAGS_FUNC, "tx_hw_max_queue_depth"},
 523     { STATS_OFFSET32(tx_dma_mapping_failure),
 524                 4, STATS_FLAGS_FUNC, "tx_dma_mapping_failure"},
 525     { STATS_OFFSET32(tx_max_drbr_queue_depth),
 526                 4, STATS_FLAGS_FUNC, "tx_max_drbr_queue_depth"},
 527     { STATS_OFFSET32(tx_window_violation_std),
 528                 4, STATS_FLAGS_FUNC, "tx_window_violation_std"},
 529     { STATS_OFFSET32(tx_window_violation_tso),
 530                 4, STATS_FLAGS_FUNC, "tx_window_violation_tso"},
 531 #if 0
 532     { STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 533                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_ipv6"},
 534     { STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 535                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_not_tcp"},
 536 #endif
 537     { STATS_OFFSET32(tx_chain_lost_mbuf),
 538                 4, STATS_FLAGS_FUNC, "tx_chain_lost_mbuf"},
 539     { STATS_OFFSET32(tx_frames_deferred),
 540                 4, STATS_FLAGS_FUNC, "tx_frames_deferred"},
 541     { STATS_OFFSET32(tx_queue_xoff),
 542                 4, STATS_FLAGS_FUNC, "tx_queue_xoff"},
 543     { STATS_OFFSET32(mbuf_defrag_attempts),
 544                 4, STATS_FLAGS_FUNC, "mbuf_defrag_attempts"},
 545     { STATS_OFFSET32(mbuf_defrag_failures),
 546                 4, STATS_FLAGS_FUNC, "mbuf_defrag_failures"},
 547     { STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 548                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_alloc_failed"},
 549     { STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 550                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_mapping_failed"},
 551     { STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 552                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_alloc_failed"},
 553     { STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 554                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_mapping_failed"},
 555     { STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 556                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_alloc_failed"},
 557     { STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 558                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_mapping_failed"},
 559     { STATS_OFFSET32(mbuf_alloc_tx),
 560                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tx"},
 561     { STATS_OFFSET32(mbuf_alloc_rx),
 562                 4, STATS_FLAGS_FUNC, "mbuf_alloc_rx"},
 563     { STATS_OFFSET32(mbuf_alloc_sge),
 564                 4, STATS_FLAGS_FUNC, "mbuf_alloc_sge"},
 565     { STATS_OFFSET32(mbuf_alloc_tpa),
 566                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tpa"}
 567 };
 568
 569 static const struct {
 570     uint32_t offset;
 571     uint32_t size;
 572     char string[STAT_NAME_LEN];
 573 } bxe_eth_q_stats_arr[] = {
 574     { Q_STATS_OFFSET32(total_bytes_received_hi),
 575                 8, "rx_bytes" },
 576     { Q_STATS_OFFSET32(total_unicast_packets_received_hi),
 577                 8, "rx_ucast_packets" },
 578     { Q_STATS_OFFSET32(total_multicast_packets_received_hi),
 579                 8, "rx_mcast_packets" },
 580     { Q_STATS_OFFSET32(total_broadcast_packets_received_hi),
 581                 8, "rx_bcast_packets" },
 582     { Q_STATS_OFFSET32(no_buff_discard_hi),
 583                 8, "rx_discards" },
 584     { Q_STATS_OFFSET32(total_bytes_transmitted_hi),
 585                 8, "tx_bytes" },
 586     { Q_STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 587                 8, "tx_ucast_packets" },
 588     { Q_STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 589                 8, "tx_mcast_packets" },
 590     { Q_STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 591                 8, "tx_bcast_packets" },
 592     { Q_STATS_OFFSET32(total_tpa_aggregations_hi),
 593                 8, "tpa_aggregations" },
 594     { Q_STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 595                 8, "tpa_aggregated_frames"},
 596     { Q_STATS_OFFSET32(total_tpa_bytes_hi),
 597                 8, "tpa_bytes"},
 598     { Q_STATS_OFFSET32(rx_calls),
 599                 4, "rx_calls"},
 600     { Q_STATS_OFFSET32(rx_pkts),
 601                 4, "rx_pkts"},
 602     { Q_STATS_OFFSET32(rx_tpa_pkts),
 603                 4, "rx_tpa_pkts"},
 604     { Q_STATS_OFFSET32(rx_soft_errors),
 605                 4, "rx_soft_errors"},
 606     { Q_STATS_OFFSET32(rx_hw_csum_errors),
 607                 4, "rx_hw_csum_errors"},
 608     { Q_STATS_OFFSET32(rx_ofld_frames_csum_ip),
 609                 4, "rx_ofld_frames_csum_ip"},
 610     { Q_STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 611                 4, "rx_ofld_frames_csum_tcp_udp"},
 612     { Q_STATS_OFFSET32(rx_budget_reached),
 613                 4, "rx_budget_reached"},
 614     { Q_STATS_OFFSET32(tx_pkts),
 615                 4, "tx_pkts"},
 616     { Q_STATS_OFFSET32(tx_soft_errors),
 617                 4, "tx_soft_errors"},
 618     { Q_STATS_OFFSET32(tx_ofld_frames_csum_ip),
 619                 4, "tx_ofld_frames_csum_ip"},
 620     { Q_STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 621                 4, "tx_ofld_frames_csum_tcp"},
 622     { Q_STATS_OFFSET32(tx_ofld_frames_csum_udp),
 623                 4, "tx_ofld_frames_csum_udp"},
 624     { Q_STATS_OFFSET32(tx_ofld_frames_lso),
 625                 4, "tx_ofld_frames_lso"},
 626     { Q_STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 627                 4, "tx_ofld_frames_lso_hdr_splits"},
 628     { Q_STATS_OFFSET32(tx_encap_failures),
 629                 4, "tx_encap_failures"},
 630     { Q_STATS_OFFSET32(tx_hw_queue_full),
 631                 4, "tx_hw_queue_full"},
 632     { Q_STATS_OFFSET32(tx_hw_max_queue_depth),
 633                 4, "tx_hw_max_queue_depth"},
 634     { Q_STATS_OFFSET32(tx_dma_mapping_failure),
 635                 4, "tx_dma_mapping_failure"},
 636     { Q_STATS_OFFSET32(tx_max_drbr_queue_depth),
 637                 4, "tx_max_drbr_queue_depth"},
 638     { Q_STATS_OFFSET32(tx_window_violation_std),
 639                 4, "tx_window_violation_std"},
 640     { Q_STATS_OFFSET32(tx_window_violation_tso),
 641                 4, "tx_window_violation_tso"},
 642 #if 0
 643     { Q_STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 644                 4, "tx_unsupported_tso_request_ipv6"},
 645     { Q_STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 646                 4, "tx_unsupported_tso_request_not_tcp"},
 647 #endif
 648     { Q_STATS_OFFSET32(tx_chain_lost_mbuf),
 649                 4, "tx_chain_lost_mbuf"},
 650     { Q_STATS_OFFSET32(tx_frames_deferred),
 651                 4, "tx_frames_deferred"},
 652     { Q_STATS_OFFSET32(tx_queue_xoff),
 653                 4, "tx_queue_xoff"},
 654     { Q_STATS_OFFSET32(mbuf_defrag_attempts),
 655                 4, "mbuf_defrag_attempts"},
 656     { Q_STATS_OFFSET32(mbuf_defrag_failures),
 657                 4, "mbuf_defrag_failures"},
 658     { Q_STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 659                 4, "mbuf_rx_bd_alloc_failed"},
 660     { Q_STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 661                 4, "mbuf_rx_bd_mapping_failed"},
 662     { Q_STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 663                 4, "mbuf_rx_tpa_alloc_failed"},
 664     { Q_STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 665                 4, "mbuf_rx_tpa_mapping_failed"},
 666     { Q_STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 667                 4, "mbuf_rx_sge_alloc_failed"},
 668     { Q_STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 669                 4, "mbuf_rx_sge_mapping_failed"},
 670     { Q_STATS_OFFSET32(mbuf_alloc_tx),
 671                 4, "mbuf_alloc_tx"},
 672     { Q_STATS_OFFSET32(mbuf_alloc_rx),
 673                 4, "mbuf_alloc_rx"},
 674     { Q_STATS_OFFSET32(mbuf_alloc_sge),
 675                 4, "mbuf_alloc_sge"},
 676     { Q_STATS_OFFSET32(mbuf_alloc_tpa),
 677                 4, "mbuf_alloc_tpa"}
 678 };
 679
 680 #define BXE_NUM_ETH_STATS   ARRAY_SIZE(bxe_eth_stats_arr)
 681 #define BXE_NUM_ETH_Q_STATS ARRAY_SIZE(bxe_eth_q_stats_arr)
 682
 683
 684 static void    bxe_cmng_fns_init(struct bxe_softc *sc,
 685                                  uint8_t          read_cfg,
 686                                  uint8_t          cmng_type);
 687 static int     bxe_get_cmng_fns_mode(struct bxe_softc *sc);
 688 static void    storm_memset_cmng(struct bxe_softc *sc,
 689                                  struct cmng_init *cmng,
 690                                  uint8_t          port);
 691 static void    bxe_set_reset_global(struct bxe_softc *sc);
 692 static void    bxe_set_reset_in_progress(struct bxe_softc *sc);
 693 static uint8_t bxe_reset_is_done(struct bxe_softc *sc,
 694                                  int              engine);
 695 static uint8_t bxe_clear_pf_load(struct bxe_softc *sc);
 696 static uint8_t bxe_chk_parity_attn(struct bxe_softc *sc,
 697                                    uint8_t          *global,
 698                                    uint8_t          print);
 699 static void    bxe_int_disable(struct bxe_softc *sc);
 700 static int     bxe_release_leader_lock(struct bxe_softc *sc);
 701 static void    bxe_pf_disable(struct bxe_softc *sc);
 702 static void    bxe_free_fp_buffers(struct bxe_softc *sc);
 703 static inline void bxe_update_rx_prod(struct bxe_softc    *sc,
 704                                       struct bxe_fastpath *fp,
 705                                       uint16_t            rx_bd_prod,
 706                                       uint16_t            rx_cq_prod,
 707                                       uint16_t            rx_sge_prod);
 708 static void    bxe_link_report_locked(struct bxe_softc *sc);
 709 static void    bxe_link_report(struct bxe_softc *sc);
 710 static void    bxe_link_status_update(struct bxe_softc *sc);
 711 static void    bxe_periodic_callout_func(void *xsc);
 712 static void    bxe_periodic_start(struct bxe_softc *sc);
 713 static void    bxe_periodic_stop(struct bxe_softc *sc);
 714 static int     bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
 715                                     uint16_t prev_index,
 716                                     uint16_t index);
 717 static int     bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
 718                                      int                 queue);
 719 static int     bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
 720                                      uint16_t            index);
 721 static uint8_t bxe_txeof(struct bxe_softc *sc,
 722                          struct bxe_fastpath *fp);
 723 static void    bxe_task_fp(struct bxe_fastpath *fp);
 724 static __noinline void bxe_dump_mbuf(struct bxe_softc *sc,
 725                                      struct mbuf      *m,
 726                                      uint8_t          contents);
 727 static int     bxe_alloc_mem(struct bxe_softc *sc);
 728 static void    bxe_free_mem(struct bxe_softc *sc);
 729 static int     bxe_alloc_fw_stats_mem(struct bxe_softc *sc);
 730 static void    bxe_free_fw_stats_mem(struct bxe_softc *sc);
 731 static int     bxe_interrupt_attach(struct bxe_softc *sc);
 732 static void    bxe_interrupt_detach(struct bxe_softc *sc);
 733 static void    bxe_set_rx_mode(struct bxe_softc *sc);
 734 static int     bxe_init_locked(struct bxe_softc *sc);
 735 static int     bxe_stop_locked(struct bxe_softc *sc);
 736 static __noinline int bxe_nic_load(struct bxe_softc *sc,
 737                                    int              load_mode);
 738 static __noinline int bxe_nic_unload(struct bxe_softc *sc,
 739                                      uint32_t         unload_mode,
 740                                      uint8_t          keep_link);
 741
 742 static void bxe_handle_sp_tq(void *context, int pending);
 743 static void bxe_handle_rx_mode_tq(void *context, int pending);
 744 static void bxe_handle_fp_tq(void *context, int pending);
 745
 746
 747 /* calculate crc32 on a buffer (NOTE: crc32_length MUST be aligned to 8) */
 748 uint32_t
 749 calc_crc32(uint8_t  *crc32_packet,
 750            uint32_t crc32_length,
 751            uint32_t crc32_seed,
 752            uint8_t  complement)
 753 {
 754    uint32_t byte         = 0;
 755    uint32_t bit          = 0;
 756    uint8_t  msb          = 0;
 757    uint32_t temp         = 0;
 758    uint32_t shft         = 0;
 759    uint8_t  current_byte = 0;
 760    uint32_t crc32_result = crc32_seed;
 761    const uint32_t CRC32_POLY = 0x1edc6f41;
 762
 763    if ((crc32_packet == NULL) ||
 764        (crc32_length == 0) ||
 765        ((crc32_length % 8) != 0))
 766     {
 767         return (crc32_result);
 768     }
 769
 770     for (byte = 0; byte < crc32_length; byte = byte + 1)
 771     {
 772         current_byte = crc32_packet[byte];
 773         for (bit = 0; bit < 8; bit = bit + 1)
 774         {
 775             /* msb = crc32_result[31]; */
 776             msb = (uint8_t)(crc32_result >> 31);
 777
 778             crc32_result = crc32_result << 1;
 779
 780             /* it (msb != current_byte[bit]) */
 781             if (msb != (0x1 & (current_byte >> bit)))
 782             {
 783                 crc32_result = crc32_result ^ CRC32_POLY;
 784                 /* crc32_result[0] = 1 */
 785                 crc32_result |= 1;
 786             }
 787         }
 788     }
 789
 790     /* Last step is to:
 791      * 1. "mirror" every bit
 792      * 2. swap the 4 bytes
 793      * 3. complement each bit
 794      */
 795
 796     /* Mirror */
 797     temp = crc32_result;
 798     shft = sizeof(crc32_result) * 8 - 1;
 799
 800     for (crc32_result >>= 1; crc32_result; crc32_result >>= 1)
 801     {
 802         temp <<= 1;
 803         temp |= crc32_result & 1;
 804         shft-- ;
 805     }
 806
 807     /* temp[31-bit] = crc32_result[bit] */
 808     temp <<= shft;
 809
 810     /* Swap */
 811     /* crc32_result = {temp[7:0], temp[15:8], temp[23:16], temp[31:24]} */
 812     {
 813         uint32_t t0, t1, t2, t3;
 814         t0 = (0x000000ff & (temp >> 24));
 815         t1 = (0x0000ff00 & (temp >> 8));
 816         t2 = (0x00ff0000 & (temp << 8));
 817         t3 = (0xff000000 & (temp << 24));
 818         crc32_result = t0 | t1 | t2 | t3;
 819     }
 820
 821     /* Complement */
 822     if (complement)
 823     {
 824         crc32_result = ~crc32_result;
 825     }
 826
 827     return (crc32_result);
 828 }
 829
 830 int
 831 bxe_test_bit(int                    nr,
 832              volatile unsigned long *addr)
 833 {
 834     return ((atomic_load_acq_long(addr) & (1 << nr)) != 0);
 835 }
 836
 837 void
 838 bxe_set_bit(unsigned int           nr,
 839             volatile unsigned long *addr)
 840 {
 841     atomic_set_acq_long(addr, (1 << nr));
 842 }
 843
 844 void
 845 bxe_clear_bit(int                    nr,
 846               volatile unsigned long *addr)
 847 {
 848     atomic_clear_acq_long(addr, (1 << nr));
 849 }
 850
 851 int
 852 bxe_test_and_set_bit(int                    nr,
 853                        volatile unsigned long *addr)
 854 {
 855     unsigned long x;
 856     nr = (1 << nr);
 857     do {
 858         x = *addr;
 859     } while (atomic_cmpset_acq_long(addr, x, x | nr) == 0);
 860     // if (x & nr) bit_was_set; else bit_was_not_set;
 861     return (x & nr);
 862 }
 863
 864 int
 865 bxe_test_and_clear_bit(int                    nr,
 866                        volatile unsigned long *addr)
 867 {
 868     unsigned long x;
 869     nr = (1 << nr);
 870     do {
 871         x = *addr;
 872     } while (atomic_cmpset_acq_long(addr, x, x & ~nr) == 0);
 873     // if (x & nr) bit_was_set; else bit_was_not_set;
 874     return (x & nr);
 875 }
 876
 877 int
 878 bxe_cmpxchg(volatile int *addr,
 879             int          old,
 880             int          new)
 881 {
 882     int x;
 883     do {
 884         x = *addr;
 885     } while (atomic_cmpset_acq_int(addr, old, new) == 0);
 886     return (x);
 887 }
 888
 889 /*
 890  * Get DMA memory from the OS.
 891  *
 892  * Validates that the OS has provided DMA buffers in response to a
 893  * bus_dmamap_load call and saves the physical address of those buffers.
 894  * When the callback is used the OS will return 0 for the mapping function
 895  * (bus_dmamap_load) so we use the value of map_arg->maxsegs to pass any
 896  * failures back to the caller.
 897  *
 898  * Returns:
 899  *   Nothing.
 900  */
 901 static void
 902 bxe_dma_map_addr(void *arg, bus_dma_segment_t *segs, int nseg, int error)
 903 {
 904     struct bxe_dma *dma = arg;
 905
 906     if (error) {
 907         dma->paddr = 0;
 908         dma->nseg  = 0;
 909         BLOGE(dma->sc, "Failed DMA alloc '%s' (%d)!\n", dma->msg, error);
 910     } else {
 911         dma->paddr = segs->ds_addr;
 912         dma->nseg  = nseg;
 913 #if 0
 914         BLOGD(dma->sc, DBG_LOAD,
 915               "DMA alloc '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
 916               dma->msg, dma->vaddr, (void *)dma->paddr,
 917               dma->nseg, dma->size);
 918 #endif
 919     }
 920 }
 921
 922 /*
 923  * Allocate a block of memory and map it for DMA. No partial completions
 924  * allowed and release any resources acquired if we can't acquire all
 925  * resources.
 926  *
 927  * Returns:
 928  *   0 = Success, !0 = Failure
 929  */
 930 int
 931 bxe_dma_alloc(struct bxe_softc *sc,
 932               bus_size_t       size,
 933               struct bxe_dma   *dma,
 934               const char       *msg)
 935 {
 936     int rc;
 937
 938     if (dma->size > 0) {
 939         BLOGE(sc, "dma block '%s' already has size %lu\n", msg,
 940               (unsigned long)dma->size);
 941         return (1);
 942     }
 943
 944     memset(dma, 0, sizeof(*dma)); /* sanity */
 945     dma->sc   = sc;
 946     dma->size = size;
 947     snprintf(dma->msg, sizeof(dma->msg), "%s", msg);
 948
 949     rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
 950                             BCM_PAGE_SIZE,      /* alignment */
 951                             0,                  /* boundary limit */
 952                             BUS_SPACE_MAXADDR,  /* restricted low */
 953                             BUS_SPACE_MAXADDR,  /* restricted hi */
 954                             NULL,               /* addr filter() */
 955                             NULL,               /* addr filter() arg */
 956                             size,               /* max map size */
 957                             1,                  /* num discontinuous */
 958                             size,               /* max seg size */
 959                             BUS_DMA_ALLOCNOW,   /* flags */
 960                             NULL,               /* lock() */
 961                             NULL,               /* lock() arg */
 962                             &dma->tag);         /* returned dma tag */
 963     if (rc != 0) {
 964         BLOGE(sc, "Failed to create dma tag for '%s' (%d)\n", msg, rc);
 965         memset(dma, 0, sizeof(*dma));
 966         return (1);
 967     }
 968
 969     rc = bus_dmamem_alloc(dma->tag,
 970                           (void **)&dma->vaddr,
 971                           (BUS_DMA_NOWAIT | BUS_DMA_ZERO),
 972                           &dma->map);
 973     if (rc != 0) {
 974         BLOGE(sc, "Failed to alloc dma mem for '%s' (%d)\n", msg, rc);
 975         bus_dma_tag_destroy(dma->tag);
 976         memset(dma, 0, sizeof(*dma));
 977         return (1);
 978     }
 979
 980     rc = bus_dmamap_load(dma->tag,
 981                          dma->map,
 982                          dma->vaddr,
 983                          size,
 984                          bxe_dma_map_addr, /* BLOGD in here */
 985                          dma,
 986                          BUS_DMA_NOWAIT);
 987     if (rc != 0) {
 988         BLOGE(sc, "Failed to load dma map for '%s' (%d)\n", msg, rc);
 989         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
 990         bus_dma_tag_destroy(dma->tag);
 991         memset(dma, 0, sizeof(*dma));
 992         return (1);
 993     }
 994
 995     return (0);
 996 }
 997
 998 void
 999 bxe_dma_free(struct bxe_softc *sc,
1000              struct bxe_dma   *dma)
1001 {
1002     if (dma->size > 0) {
1003 #if 0
1004         BLOGD(sc, DBG_LOAD,
1005               "DMA free '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
1006               dma->msg, dma->vaddr, (void *)dma->paddr,
1007               dma->nseg, dma->size);
1008 #endif
1009
1010         DBASSERT(sc, (dma->tag != NULL), ("dma tag is NULL"));
1011
1012         bus_dmamap_sync(dma->tag, dma->map,
1013                         (BUS_DMASYNC_POSTREAD | BUS_DMASYNC_POSTWRITE));
1014         bus_dmamap_unload(dma->tag, dma->map);
1015         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
1016         bus_dma_tag_destroy(dma->tag);
1017     }
1018
1019     memset(dma, 0, sizeof(*dma));
1020 }
1021
1022 /*
1023  * These indirect read and write routines are only during init.
1024  * The locking is handled by the MCP.
1025  */
1026
1027 void
1028 bxe_reg_wr_ind(struct bxe_softc *sc,
1029                uint32_t         addr,
1030                uint32_t         val)
1031 {
1032     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1033     pci_write_config(sc->dev, PCICFG_GRC_DATA, val, 4);
1034     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1035 }
1036
1037 uint32_t
1038 bxe_reg_rd_ind(struct bxe_softc *sc,
1039                uint32_t         addr)
1040 {
1041     uint32_t val;
1042
1043     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1044     val = pci_read_config(sc->dev, PCICFG_GRC_DATA, 4);
1045     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1046
1047     return (val);
1048 }
1049
1050 #if 0
1051 void bxe_dp_dmae(struct bxe_softc *sc, struct dmae_command *dmae, int msglvl)
1052 {
1053     uint32_t src_type = dmae->opcode & DMAE_COMMAND_SRC;
1054
1055     switch (dmae->opcode & DMAE_COMMAND_DST) {
1056     case DMAE_CMD_DST_PCI:
1057         if (src_type == DMAE_CMD_SRC_PCI)
1058             DP(msglvl, "DMAE: opcode 0x%08x\n"
1059                "src [%x:%08x], len [%d*4], dst [%x:%08x]\n"
1060                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1061                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1062                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1063                dmae->comp_addr_hi, dmae->comp_addr_lo,
1064                dmae->comp_val);
1065         else
1066             DP(msglvl, "DMAE: opcode 0x%08x\n"
1067                "src [%08x], len [%d*4], dst [%x:%08x]\n"
1068                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1069                dmae->opcode, dmae->src_addr_lo >> 2,
1070                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1071                dmae->comp_addr_hi, dmae->comp_addr_lo,
1072                dmae->comp_val);
1073         break;
1074     case DMAE_CMD_DST_GRC:
1075         if (src_type == DMAE_CMD_SRC_PCI)
1076             DP(msglvl, "DMAE: opcode 0x%08x\n"
1077                "src [%x:%08x], len [%d*4], dst_addr [%08x]\n"
1078                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1079                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1080                dmae->len, dmae->dst_addr_lo >> 2,
1081                dmae->comp_addr_hi, dmae->comp_addr_lo,
1082                dmae->comp_val);
1083         else
1084             DP(msglvl, "DMAE: opcode 0x%08x\n"
1085                "src [%08x], len [%d*4], dst [%08x]\n"
1086                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1087                dmae->opcode, dmae->src_addr_lo >> 2,
1088                dmae->len, dmae->dst_addr_lo >> 2,
1089                dmae->comp_addr_hi, dmae->comp_addr_lo,
1090                dmae->comp_val);
1091         break;
1092     default:
1093         if (src_type == DMAE_CMD_SRC_PCI)
1094             DP(msglvl, "DMAE: opcode 0x%08x\n"
1095                "src_addr [%x:%08x]  len [%d * 4]  dst_addr [none]\n"
1096                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1097                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1098                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1099                dmae->comp_val);
1100         else
1101             DP(msglvl, "DMAE: opcode 0x%08x\n"
1102                "src_addr [%08x]  len [%d * 4]  dst_addr [none]\n"
1103                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1104                dmae->opcode, dmae->src_addr_lo >> 2,
1105                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1106                dmae->comp_val);
1107         break;
1108     }
1109
1110 }
1111 #endif
1112
1113 static int
1114 bxe_acquire_hw_lock(struct bxe_softc *sc,
1115                     uint32_t         resource)
1116 {
1117     uint32_t lock_status;
1118     uint32_t resource_bit = (1 << resource);
1119     int func = SC_FUNC(sc);
1120     uint32_t hw_lock_control_reg;
1121     int cnt;
1122
1123     /* validate the resource is within range */
1124     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1125         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1126         return (-1);
1127     }
1128
1129     if (func <= 5) {
1130         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1131     } else {
1132         hw_lock_control_reg =
1133                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1134     }
1135
1136     /* validate the resource is not already taken */
1137     lock_status = REG_RD(sc, hw_lock_control_reg);
1138     if (lock_status & resource_bit) {
1139         BLOGE(sc, "resource in use (status 0x%x bit 0x%x)\n",
1140               lock_status, resource_bit);
1141         return (-1);
1142     }
1143
1144     /* try every 5ms for 5 seconds */
1145     for (cnt = 0; cnt < 1000; cnt++) {
1146         REG_WR(sc, (hw_lock_control_reg + 4), resource_bit);
1147         lock_status = REG_RD(sc, hw_lock_control_reg);
1148         if (lock_status & resource_bit) {
1149             return (0);
1150         }
1151         DELAY(5000);
1152     }
1153
1154     BLOGE(sc, "Resource lock timeout!\n");
1155     return (-1);
1156 }
1157
1158 static int
1159 bxe_release_hw_lock(struct bxe_softc *sc,
1160                     uint32_t         resource)
1161 {
1162     uint32_t lock_status;
1163     uint32_t resource_bit = (1 << resource);
1164     int func = SC_FUNC(sc);
1165     uint32_t hw_lock_control_reg;
1166
1167     /* validate the resource is within range */
1168     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1169         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1170         return (-1);
1171     }
1172
1173     if (func <= 5) {
1174         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1175     } else {
1176         hw_lock_control_reg =
1177                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1178     }
1179
1180     /* validate the resource is currently taken */
1181     lock_status = REG_RD(sc, hw_lock_control_reg);
1182     if (!(lock_status & resource_bit)) {
1183         BLOGE(sc, "resource not in use (status 0x%x bit 0x%x)\n",
1184               lock_status, resource_bit);
1185         return (-1);
1186     }
1187
1188     REG_WR(sc, hw_lock_control_reg, resource_bit);
1189     return (0);
1190 }
1191
1192 /*
1193  * Per pf misc lock must be acquired before the per port mcp lock. Otherwise,
1194  * had we done things the other way around, if two pfs from the same port
1195  * would attempt to access nvram at the same time, we could run into a
1196  * scenario such as:
1197  * pf A takes the port lock.
1198  * pf B succeeds in taking the same lock since they are from the same port.
1199  * pf A takes the per pf misc lock. Performs eeprom access.
1200  * pf A finishes. Unlocks the per pf misc lock.
1201  * Pf B takes the lock and proceeds to perform it's own access.
1202  * pf A unlocks the per port lock, while pf B is still working (!).
1203  * mcp takes the per port lock and corrupts pf B's access (and/or has it's own
1204  * access corrupted by pf B).*
1205  */
1206 static int
1207 bxe_acquire_nvram_lock(struct bxe_softc *sc)
1208 {
1209     int port = SC_PORT(sc);
1210     int count, i;
1211     uint32_t val = 0;
1212
1213     /* acquire HW lock: protect against other PFs in PF Direct Assignment */
1214     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1215
1216     /* adjust timeout for emulation/FPGA */
1217     count = NVRAM_TIMEOUT_COUNT;
1218     if (CHIP_REV_IS_SLOW(sc)) {
1219         count *= 100;
1220     }
1221
1222     /* request access to nvram interface */
1223     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1224            (MCPR_NVM_SW_ARB_ARB_REQ_SET1 << port));
1225
1226     for (i = 0; i < count*10; i++) {
1227         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1228         if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1229             break;
1230         }
1231
1232         DELAY(5);
1233     }
1234
1235     if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1236         BLOGE(sc, "Cannot get access to nvram interface\n");
1237         return (-1);
1238     }
1239
1240     return (0);
1241 }
1242
1243 static int
1244 bxe_release_nvram_lock(struct bxe_softc *sc)
1245 {
1246     int port = SC_PORT(sc);
1247     int count, i;
1248     uint32_t val = 0;
1249
1250     /* adjust timeout for emulation/FPGA */
1251     count = NVRAM_TIMEOUT_COUNT;
1252     if (CHIP_REV_IS_SLOW(sc)) {
1253         count *= 100;
1254     }
1255
1256     /* relinquish nvram interface */
1257     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1258            (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << port));
1259
1260     for (i = 0; i < count*10; i++) {
1261         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1262         if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1263             break;
1264         }
1265
1266         DELAY(5);
1267     }
1268
1269     if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1270         BLOGE(sc, "Cannot free access to nvram interface\n");
1271         return (-1);
1272     }
1273
1274     /* release HW lock: protect against other PFs in PF Direct Assignment */
1275     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1276
1277     return (0);
1278 }
1279
1280 static void
1281 bxe_enable_nvram_access(struct bxe_softc *sc)
1282 {
1283     uint32_t val;
1284
1285     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1286
1287     /* enable both bits, even on read */
1288     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1289            (val | MCPR_NVM_ACCESS_ENABLE_EN | MCPR_NVM_ACCESS_ENABLE_WR_EN));
1290 }
1291
1292 static void
1293 bxe_disable_nvram_access(struct bxe_softc *sc)
1294 {
1295     uint32_t val;
1296
1297     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1298
1299     /* disable both bits, even after read */
1300     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1301            (val & ~(MCPR_NVM_ACCESS_ENABLE_EN |
1302                     MCPR_NVM_ACCESS_ENABLE_WR_EN)));
1303 }
1304
1305 static int
1306 bxe_nvram_read_dword(struct bxe_softc *sc,
1307                      uint32_t         offset,
1308                      uint32_t         *ret_val,
1309                      uint32_t         cmd_flags)
1310 {
1311     int count, i, rc;
1312     uint32_t val;
1313
1314     /* build the command word */
1315     cmd_flags |= MCPR_NVM_COMMAND_DOIT;
1316
1317     /* need to clear DONE bit separately */
1318     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1319
1320     /* address of the NVRAM to read from */
1321     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1322            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1323
1324     /* issue a read command */
1325     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1326
1327     /* adjust timeout for emulation/FPGA */
1328     count = NVRAM_TIMEOUT_COUNT;
1329     if (CHIP_REV_IS_SLOW(sc)) {
1330         count *= 100;
1331     }
1332
1333     /* wait for completion */
1334     *ret_val = 0;
1335     rc = -1;
1336     for (i = 0; i < count; i++) {
1337         DELAY(5);
1338         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1339
1340         if (val & MCPR_NVM_COMMAND_DONE) {
1341             val = REG_RD(sc, MCP_REG_MCPR_NVM_READ);
1342             /* we read nvram data in cpu order
1343              * but ethtool sees it as an array of bytes
1344              * converting to big-endian will do the work
1345              */
1346             *ret_val = htobe32(val);
1347             rc = 0;
1348             break;
1349         }
1350     }
1351
1352     if (rc == -1) {
1353         BLOGE(sc, "nvram read timeout expired\n");
1354     }
1355
1356     return (rc);
1357 }
1358
1359 static int
1360 bxe_nvram_read(struct bxe_softc *sc,
1361                uint32_t         offset,
1362                uint8_t          *ret_buf,
1363                int              buf_size)
1364 {
1365     uint32_t cmd_flags;
1366     uint32_t val;
1367     int rc;
1368
1369     if ((offset & 0x03) || (buf_size & 0x03) || (buf_size == 0)) {
1370         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1371               offset, buf_size);
1372         return (-1);
1373     }
1374
1375     if ((offset + buf_size) > sc->devinfo.flash_size) {
1376         BLOGE(sc, "Invalid parameter, "
1377                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1378               offset, buf_size, sc->devinfo.flash_size);
1379         return (-1);
1380     }
1381
1382     /* request access to nvram interface */
1383     rc = bxe_acquire_nvram_lock(sc);
1384     if (rc) {
1385         return (rc);
1386     }
1387
1388     /* enable access to nvram interface */
1389     bxe_enable_nvram_access(sc);
1390
1391     /* read the first word(s) */
1392     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1393     while ((buf_size > sizeof(uint32_t)) && (rc == 0)) {
1394         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1395         memcpy(ret_buf, &val, 4);
1396
1397         /* advance to the next dword */
1398         offset += sizeof(uint32_t);
1399         ret_buf += sizeof(uint32_t);
1400         buf_size -= sizeof(uint32_t);
1401         cmd_flags = 0;
1402     }
1403
1404     if (rc == 0) {
1405         cmd_flags |= MCPR_NVM_COMMAND_LAST;
1406         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1407         memcpy(ret_buf, &val, 4);
1408     }
1409
1410     /* disable access to nvram interface */
1411     bxe_disable_nvram_access(sc);
1412     bxe_release_nvram_lock(sc);
1413
1414     return (rc);
1415 }
1416
1417 static int
1418 bxe_nvram_write_dword(struct bxe_softc *sc,
1419                       uint32_t         offset,
1420                       uint32_t         val,
1421                       uint32_t         cmd_flags)
1422 {
1423     int count, i, rc;
1424
1425     /* build the command word */
1426     cmd_flags |= (MCPR_NVM_COMMAND_DOIT | MCPR_NVM_COMMAND_WR);
1427
1428     /* need to clear DONE bit separately */
1429     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1430
1431     /* write the data */
1432     REG_WR(sc, MCP_REG_MCPR_NVM_WRITE, val);
1433
1434     /* address of the NVRAM to write to */
1435     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1436            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1437
1438     /* issue the write command */
1439     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1440
1441     /* adjust timeout for emulation/FPGA */
1442     count = NVRAM_TIMEOUT_COUNT;
1443     if (CHIP_REV_IS_SLOW(sc)) {
1444         count *= 100;
1445     }
1446
1447     /* wait for completion */
1448     rc = -1;
1449     for (i = 0; i < count; i++) {
1450         DELAY(5);
1451         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1452         if (val & MCPR_NVM_COMMAND_DONE) {
1453             rc = 0;
1454             break;
1455         }
1456     }
1457
1458     if (rc == -1) {
1459         BLOGE(sc, "nvram write timeout expired\n");
1460     }
1461
1462     return (rc);
1463 }
1464
1465 #define BYTE_OFFSET(offset) (8 * (offset & 0x03))
1466
1467 static int
1468 bxe_nvram_write1(struct bxe_softc *sc,
1469                  uint32_t         offset,
1470                  uint8_t          *data_buf,
1471                  int              buf_size)
1472 {
1473     uint32_t cmd_flags;
1474     uint32_t align_offset;
1475     uint32_t val;
1476     int rc;
1477
1478     if ((offset + buf_size) > sc->devinfo.flash_size) {
1479         BLOGE(sc, "Invalid parameter, "
1480                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1481               offset, buf_size, sc->devinfo.flash_size);
1482         return (-1);
1483     }
1484
1485     /* request access to nvram interface */
1486     rc = bxe_acquire_nvram_lock(sc);
1487     if (rc) {
1488         return (rc);
1489     }
1490
1491     /* enable access to nvram interface */
1492     bxe_enable_nvram_access(sc);
1493
1494     cmd_flags = (MCPR_NVM_COMMAND_FIRST | MCPR_NVM_COMMAND_LAST);
1495     align_offset = (offset & ~0x03);
1496     rc = bxe_nvram_read_dword(sc, align_offset, &val, cmd_flags);
1497
1498     if (rc == 0) {
1499         val &= ~(0xff << BYTE_OFFSET(offset));
1500         val |= (*data_buf << BYTE_OFFSET(offset));
1501
1502         /* nvram data is returned as an array of bytes
1503          * convert it back to cpu order
1504          */
1505         val = be32toh(val);
1506
1507         rc = bxe_nvram_write_dword(sc, align_offset, val, cmd_flags);
1508     }
1509
1510     /* disable access to nvram interface */
1511     bxe_disable_nvram_access(sc);
1512     bxe_release_nvram_lock(sc);
1513
1514     return (rc);
1515 }
1516
1517 static int
1518 bxe_nvram_write(struct bxe_softc *sc,
1519                 uint32_t         offset,
1520                 uint8_t          *data_buf,
1521                 int              buf_size)
1522 {
1523     uint32_t cmd_flags;
1524     uint32_t val;
1525     uint32_t written_so_far;
1526     int rc;
1527
1528     if (buf_size == 1) {
1529         return (bxe_nvram_write1(sc, offset, data_buf, buf_size));
1530     }
1531
1532     if ((offset & 0x03) || (buf_size & 0x03) /* || (buf_size == 0) */) {
1533         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1534               offset, buf_size);
1535         return (-1);
1536     }
1537
1538     if (buf_size == 0) {
1539         return (0); /* nothing to do */
1540     }
1541
1542     if ((offset + buf_size) > sc->devinfo.flash_size) {
1543         BLOGE(sc, "Invalid parameter, "
1544                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1545               offset, buf_size, sc->devinfo.flash_size);
1546         return (-1);
1547     }
1548
1549     /* request access to nvram interface */
1550     rc = bxe_acquire_nvram_lock(sc);
1551     if (rc) {
1552         return (rc);
1553     }
1554
1555     /* enable access to nvram interface */
1556     bxe_enable_nvram_access(sc);
1557
1558     written_so_far = 0;
1559     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1560     while ((written_so_far < buf_size) && (rc == 0)) {
1561         if (written_so_far == (buf_size - sizeof(uint32_t))) {
1562             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1563         } else if (((offset + 4) % NVRAM_PAGE_SIZE) == 0) {
1564             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1565         } else if ((offset % NVRAM_PAGE_SIZE) == 0) {
1566             cmd_flags |= MCPR_NVM_COMMAND_FIRST;
1567         }
1568
1569         memcpy(&val, data_buf, 4);
1570
1571         rc = bxe_nvram_write_dword(sc, offset, val, cmd_flags);
1572
1573         /* advance to the next dword */
1574         offset += sizeof(uint32_t);
1575         data_buf += sizeof(uint32_t);
1576         written_so_far += sizeof(uint32_t);
1577         cmd_flags = 0;
1578     }
1579
1580     /* disable access to nvram interface */
1581     bxe_disable_nvram_access(sc);
1582     bxe_release_nvram_lock(sc);
1583
1584     return (rc);
1585 }
1586
1587 /* copy command into DMAE command memory and set DMAE command Go */
1588 void
1589 bxe_post_dmae(struct bxe_softc    *sc,
1590               struct dmae_command *dmae,
1591               int                 idx)
1592 {
1593     uint32_t cmd_offset;
1594     int i;
1595
1596     cmd_offset = (DMAE_REG_CMD_MEM + (sizeof(struct dmae_command) * idx));
1597     for (i = 0; i < ((sizeof(struct dmae_command) / 4)); i++) {
1598         REG_WR(sc, (cmd_offset + (i * 4)), *(((uint32_t *)dmae) + i));
1599     }
1600
1601     REG_WR(sc, dmae_reg_go_c[idx], 1);
1602 }
1603
1604 uint32_t
1605 bxe_dmae_opcode_add_comp(uint32_t opcode,
1606                          uint8_t  comp_type)
1607 {
1608     return (opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
1609                       DMAE_COMMAND_C_TYPE_ENABLE));
1610 }
1611
1612 uint32_t
1613 bxe_dmae_opcode_clr_src_reset(uint32_t opcode)
1614 {
1615     return (opcode & ~DMAE_COMMAND_SRC_RESET);
1616 }
1617
1618 uint32_t
1619 bxe_dmae_opcode(struct bxe_softc *sc,
1620                 uint8_t          src_type,
1621                 uint8_t          dst_type,
1622                 uint8_t          with_comp,
1623                 uint8_t          comp_type)
1624 {
1625     uint32_t opcode = 0;
1626
1627     opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
1628                (dst_type << DMAE_COMMAND_DST_SHIFT));
1629
1630     opcode |= (DMAE_COMMAND_SRC_RESET | DMAE_COMMAND_DST_RESET);
1631
1632     opcode |= (SC_PORT(sc) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
1633
1634     opcode |= ((SC_VN(sc) << DMAE_COMMAND_E1HVN_SHIFT) |
1635                (SC_VN(sc) << DMAE_COMMAND_DST_VN_SHIFT));
1636
1637     opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
1638
1639 #ifdef __BIG_ENDIAN
1640     opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
1641 #else
1642     opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
1643 #endif
1644
1645     if (with_comp) {
1646         opcode = bxe_dmae_opcode_add_comp(opcode, comp_type);
1647     }
1648
1649     return (opcode);
1650 }
1651
1652 static void
1653 bxe_prep_dmae_with_comp(struct bxe_softc    *sc,
1654                         struct dmae_command *dmae,
1655                         uint8_t             src_type,
1656                         uint8_t             dst_type)
1657 {
1658     memset(dmae, 0, sizeof(struct dmae_command));
1659
1660     /* set the opcode */
1661     dmae->opcode = bxe_dmae_opcode(sc, src_type, dst_type,
1662                                    TRUE, DMAE_COMP_PCI);
1663
1664     /* fill in the completion parameters */
1665     dmae->comp_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_comp));
1666     dmae->comp_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_comp));
1667     dmae->comp_val     = DMAE_COMP_VAL;
1668 }
1669
1670 /* issue a DMAE command over the init channel and wait for completion */
1671 static int
1672 bxe_issue_dmae_with_comp(struct bxe_softc    *sc,
1673                          struct dmae_command *dmae)
1674 {
1675     uint32_t *wb_comp = BXE_SP(sc, wb_comp);
1676     int timeout = CHIP_REV_IS_SLOW(sc) ? 400000 : 4000;
1677
1678     BXE_DMAE_LOCK(sc);
1679
1680     /* reset completion */
1681     *wb_comp = 0;
1682
1683     /* post the command on the channel used for initializations */
1684     bxe_post_dmae(sc, dmae, INIT_DMAE_C(sc));
1685
1686     /* wait for completion */
1687     DELAY(5);
1688
1689     while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
1690         if (!timeout ||
1691             (sc->recovery_state != BXE_RECOVERY_DONE &&
1692              sc->recovery_state != BXE_RECOVERY_NIC_LOADING)) {
1693             BLOGE(sc, "DMAE timeout!\n");
1694             BXE_DMAE_UNLOCK(sc);
1695             return (DMAE_TIMEOUT);
1696         }
1697
1698         timeout--;
1699         DELAY(50);
1700     }
1701
1702     if (*wb_comp & DMAE_PCI_ERR_FLAG) {
1703         BLOGE(sc, "DMAE PCI error!\n");
1704         BXE_DMAE_UNLOCK(sc);
1705         return (DMAE_PCI_ERROR);
1706     }
1707
1708     BXE_DMAE_UNLOCK(sc);
1709     return (0);
1710 }
1711
1712 void
1713 bxe_read_dmae(struct bxe_softc *sc,
1714               uint32_t         src_addr,
1715               uint32_t         len32)
1716 {
1717     struct dmae_command dmae;
1718     uint32_t *data;
1719     int i, rc;
1720
1721     DBASSERT(sc, (len32 <= 4), ("DMAE read length is %d", len32));
1722
1723     if (!sc->dmae_ready) {
1724         data = BXE_SP(sc, wb_data[0]);
1725
1726         for (i = 0; i < len32; i++) {
1727             data[i] = (CHIP_IS_E1(sc)) ?
1728                           bxe_reg_rd_ind(sc, (src_addr + (i * 4))) :
1729                           REG_RD(sc, (src_addr + (i * 4)));
1730         }
1731
1732         return;
1733     }
1734
1735     /* set opcode and fixed command fields */
1736     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
1737
1738     /* fill in addresses and len */
1739     dmae.src_addr_lo = (src_addr >> 2); /* GRC addr has dword resolution */
1740     dmae.src_addr_hi = 0;
1741     dmae.dst_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_data));
1742     dmae.dst_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_data));
1743     dmae.len         = len32;
1744
1745     /* issue the command and wait for completion */
1746     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1747         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1748     };
1749 }
1750
1751 void
1752 bxe_write_dmae(struct bxe_softc *sc,
1753                bus_addr_t       dma_addr,
1754                uint32_t         dst_addr,
1755                uint32_t         len32)
1756 {
1757     struct dmae_command dmae;
1758     int rc;
1759
1760     if (!sc->dmae_ready) {
1761         DBASSERT(sc, (len32 <= 4), ("DMAE not ready and length is %d", len32));
1762
1763         if (CHIP_IS_E1(sc)) {
1764             ecore_init_ind_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1765         } else {
1766             ecore_init_str_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1767         }
1768
1769         return;
1770     }
1771
1772     /* set opcode and fixed command fields */
1773     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
1774
1775     /* fill in addresses and len */
1776     dmae.src_addr_lo = U64_LO(dma_addr);
1777     dmae.src_addr_hi = U64_HI(dma_addr);
1778     dmae.dst_addr_lo = (dst_addr >> 2); /* GRC addr has dword resolution */
1779     dmae.dst_addr_hi = 0;
1780     dmae.len         = len32;
1781
1782     /* issue the command and wait for completion */
1783     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1784         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1785     }
1786 }
1787
1788 void
1789 bxe_write_dmae_phys_len(struct bxe_softc *sc,
1790                         bus_addr_t       phys_addr,
1791                         uint32_t         addr,
1792                         uint32_t         len)
1793 {
1794     int dmae_wr_max = DMAE_LEN32_WR_MAX(sc);
1795     int offset = 0;
1796
1797     while (len > dmae_wr_max) {
1798         bxe_write_dmae(sc,
1799                        (phys_addr + offset), /* src DMA address */
1800                        (addr + offset),      /* dst GRC address */
1801                        dmae_wr_max);
1802         offset += (dmae_wr_max * 4);
1803         len -= dmae_wr_max;
1804     }
1805
1806     bxe_write_dmae(sc,
1807                    (phys_addr + offset), /* src DMA address */
1808                    (addr + offset),      /* dst GRC address */
1809                    len);
1810 }
1811
1812 void
1813 bxe_set_ctx_validation(struct bxe_softc   *sc,
1814                        struct eth_context *cxt,
1815                        uint32_t           cid)
1816 {
1817     /* ustorm cxt validation */
1818     cxt->ustorm_ag_context.cdu_usage =
1819         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1820             CDU_REGION_NUMBER_UCM_AG, ETH_CONNECTION_TYPE);
1821     /* xcontext validation */
1822     cxt->xstorm_ag_context.cdu_reserved =
1823         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1824             CDU_REGION_NUMBER_XCM_AG, ETH_CONNECTION_TYPE);
1825 }
1826
1827 static void
1828 bxe_storm_memset_hc_timeout(struct bxe_softc *sc,
1829                             uint8_t          port,
1830                             uint8_t          fw_sb_id,
1831                             uint8_t          sb_index,
1832                             uint8_t          ticks)
1833 {
1834     uint32_t addr =
1835         (BAR_CSTRORM_INTMEM +
1836          CSTORM_STATUS_BLOCK_DATA_TIMEOUT_OFFSET(fw_sb_id, sb_index));
1837
1838     REG_WR8(sc, addr, ticks);
1839
1840     BLOGD(sc, DBG_LOAD,
1841           "port %d fw_sb_id %d sb_index %d ticks %d\n",
1842           port, fw_sb_id, sb_index, ticks);
1843 }
1844
1845 static void
1846 bxe_storm_memset_hc_disable(struct bxe_softc *sc,
1847                             uint8_t          port,
1848                             uint16_t         fw_sb_id,
1849                             uint8_t          sb_index,
1850                             uint8_t          disable)
1851 {
1852     uint32_t enable_flag =
1853         (disable) ? 0 : (1 << HC_INDEX_DATA_HC_ENABLED_SHIFT);
1854     uint32_t addr =
1855         (BAR_CSTRORM_INTMEM +
1856          CSTORM_STATUS_BLOCK_DATA_FLAGS_OFFSET(fw_sb_id, sb_index));
1857     uint8_t flags;
1858
1859     /* clear and set */
1860     flags = REG_RD8(sc, addr);
1861     flags &= ~HC_INDEX_DATA_HC_ENABLED;
1862     flags |= enable_flag;
1863     REG_WR8(sc, addr, flags);
1864
1865     BLOGD(sc, DBG_LOAD,
1866           "port %d fw_sb_id %d sb_index %d disable %d\n",
1867           port, fw_sb_id, sb_index, disable);
1868 }
1869
1870 void
1871 bxe_update_coalesce_sb_index(struct bxe_softc *sc,
1872                              uint8_t          fw_sb_id,
1873                              uint8_t          sb_index,
1874                              uint8_t          disable,
1875                              uint16_t         usec)
1876 {
1877     int port = SC_PORT(sc);
1878     uint8_t ticks = (usec / 4); /* XXX ??? */
1879
1880     bxe_storm_memset_hc_timeout(sc, port, fw_sb_id, sb_index, ticks);
1881
1882     disable = (disable) ? 1 : ((usec) ? 0 : 1);
1883     bxe_storm_memset_hc_disable(sc, port, fw_sb_id, sb_index, disable);
1884 }
1885
1886 void
1887 elink_cb_udelay(struct bxe_softc *sc,
1888                 uint32_t         usecs)
1889 {
1890     DELAY(usecs);
1891 }
1892
1893 uint32_t
1894 elink_cb_reg_read(struct bxe_softc *sc,
1895                   uint32_t         reg_addr)
1896 {
1897     return (REG_RD(sc, reg_addr));
1898 }
1899
1900 void
1901 elink_cb_reg_write(struct bxe_softc *sc,
1902                    uint32_t         reg_addr,
1903                    uint32_t         val)
1904 {
1905     REG_WR(sc, reg_addr, val);
1906 }
1907
1908 void
1909 elink_cb_reg_wb_write(struct bxe_softc *sc,
1910                       uint32_t         offset,
1911                       uint32_t         *wb_write,
1912                       uint16_t         len)
1913 {
1914     REG_WR_DMAE(sc, offset, wb_write, len);
1915 }
1916
1917 void
1918 elink_cb_reg_wb_read(struct bxe_softc *sc,
1919                      uint32_t         offset,
1920                      uint32_t         *wb_write,
1921                      uint16_t         len)
1922 {
1923     REG_RD_DMAE(sc, offset, wb_write, len);
1924 }
1925
1926 uint8_t
1927 elink_cb_path_id(struct bxe_softc *sc)
1928 {
1929     return (SC_PATH(sc));
1930 }
1931
1932 void
1933 elink_cb_event_log(struct bxe_softc     *sc,
1934                    const elink_log_id_t elink_log_id,
1935                    ...)
1936 {
1937     /* XXX */
1938 #if 0
1939     //va_list ap;
1940     va_start(ap, elink_log_id);
1941     _XXX_(sc, lm_log_id, ap);
1942     va_end(ap);
1943 #endif
1944     BLOGI(sc, "ELINK EVENT LOG (%d)\n", elink_log_id);
1945 }
1946
1947 static int
1948 bxe_set_spio(struct bxe_softc *sc,
1949              int              spio,
1950              uint32_t         mode)
1951 {
1952     uint32_t spio_reg;
1953
1954     /* Only 2 SPIOs are configurable */
1955     if ((spio != MISC_SPIO_SPIO4) && (spio != MISC_SPIO_SPIO5)) {
1956         BLOGE(sc, "Invalid SPIO 0x%x\n", spio);
1957         return (-1);
1958     }
1959
1960     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1961
1962     /* read SPIO and mask except the float bits */
1963     spio_reg = (REG_RD(sc, MISC_REG_SPIO) & MISC_SPIO_FLOAT);
1964
1965     switch (mode) {
1966     case MISC_SPIO_OUTPUT_LOW:
1967         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output low\n", spio);
1968         /* clear FLOAT and set CLR */
1969         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1970         spio_reg |=  (spio << MISC_SPIO_CLR_POS);
1971         break;
1972
1973     case MISC_SPIO_OUTPUT_HIGH:
1974         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output high\n", spio);
1975         /* clear FLOAT and set SET */
1976         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1977         spio_reg |=  (spio << MISC_SPIO_SET_POS);
1978         break;
1979
1980     case MISC_SPIO_INPUT_HI_Z:
1981         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> input\n", spio);
1982         /* set FLOAT */
1983         spio_reg |= (spio << MISC_SPIO_FLOAT_POS);
1984         break;
1985
1986     default:
1987         break;
1988     }
1989
1990     REG_WR(sc, MISC_REG_SPIO, spio_reg);
1991     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1992
1993     return (0);
1994 }
1995
1996 static int
1997 bxe_gpio_read(struct bxe_softc *sc,
1998               int              gpio_num,
1999               uint8_t          port)
2000 {
2001     /* The GPIO should be swapped if swap register is set and active */
2002     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2003                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2004     int gpio_shift = (gpio_num +
2005                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2006     uint32_t gpio_mask = (1 << gpio_shift);
2007     uint32_t gpio_reg;
2008
2009     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2010         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2011         return (-1);
2012     }
2013
2014     /* read GPIO value */
2015     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2016
2017     /* get the requested pin value */
2018     return ((gpio_reg & gpio_mask) == gpio_mask) ? 1 : 0;
2019 }
2020
2021 static int
2022 bxe_gpio_write(struct bxe_softc *sc,
2023                int              gpio_num,
2024                uint32_t         mode,
2025                uint8_t          port)
2026 {
2027     /* The GPIO should be swapped if swap register is set and active */
2028     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2029                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2030     int gpio_shift = (gpio_num +
2031                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2032     uint32_t gpio_mask = (1 << gpio_shift);
2033     uint32_t gpio_reg;
2034
2035     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2036         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2037         return (-1);
2038     }
2039
2040     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2041
2042     /* read GPIO and mask except the float bits */
2043     gpio_reg = (REG_RD(sc, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
2044
2045     switch (mode) {
2046     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2047         BLOGD(sc, DBG_PHY,
2048               "Set GPIO %d (shift %d) -> output low\n",
2049               gpio_num, gpio_shift);
2050         /* clear FLOAT and set CLR */
2051         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2052         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
2053         break;
2054
2055     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2056         BLOGD(sc, DBG_PHY,
2057               "Set GPIO %d (shift %d) -> output high\n",
2058               gpio_num, gpio_shift);
2059         /* clear FLOAT and set SET */
2060         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2061         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
2062         break;
2063
2064     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2065         BLOGD(sc, DBG_PHY,
2066               "Set GPIO %d (shift %d) -> input\n",
2067               gpio_num, gpio_shift);
2068         /* set FLOAT */
2069         gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2070         break;
2071
2072     default:
2073         break;
2074     }
2075
2076     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2077     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2078
2079     return (0);
2080 }
2081
2082 static int
2083 bxe_gpio_mult_write(struct bxe_softc *sc,
2084                     uint8_t          pins,
2085                     uint32_t         mode)
2086 {
2087     uint32_t gpio_reg;
2088
2089     /* any port swapping should be handled by caller */
2090
2091     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2092
2093     /* read GPIO and mask except the float bits */
2094     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2095     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2096     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
2097     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
2098
2099     switch (mode) {
2100     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2101         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output low\n", pins);
2102         /* set CLR */
2103         gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
2104         break;
2105
2106     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2107         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output high\n", pins);
2108         /* set SET */
2109         gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
2110         break;
2111
2112     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2113         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> input\n", pins);
2114         /* set FLOAT */
2115         gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2116         break;
2117
2118     default:
2119         BLOGE(sc, "Invalid GPIO mode assignment %d\n", mode);
2120         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2121         return (-1);
2122     }
2123
2124     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2125     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2126
2127     return (0);
2128 }
2129
2130 static int
2131 bxe_gpio_int_write(struct bxe_softc *sc,
2132                    int              gpio_num,
2133                    uint32_t         mode,
2134                    uint8_t          port)
2135 {
2136     /* The GPIO should be swapped if swap register is set and active */
2137     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2138                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2139     int gpio_shift = (gpio_num +
2140                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2141     uint32_t gpio_mask = (1 << gpio_shift);
2142     uint32_t gpio_reg;
2143
2144     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2145         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2146         return (-1);
2147     }
2148
2149     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2150
2151     /* read GPIO int */
2152     gpio_reg = REG_RD(sc, MISC_REG_GPIO_INT);
2153
2154     switch (mode) {
2155     case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2156         BLOGD(sc, DBG_PHY,
2157               "Clear GPIO INT %d (shift %d) -> output low\n",
2158               gpio_num, gpio_shift);
2159         /* clear SET and set CLR */
2160         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2161         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2162         break;
2163
2164     case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2165         BLOGD(sc, DBG_PHY,
2166               "Set GPIO INT %d (shift %d) -> output high\n",
2167               gpio_num, gpio_shift);
2168         /* clear CLR and set SET */
2169         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2170         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2171         break;
2172
2173     default:
2174         break;
2175     }
2176
2177     REG_WR(sc, MISC_REG_GPIO_INT, gpio_reg);
2178     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2179
2180     return (0);
2181 }
2182
2183 uint32_t
2184 elink_cb_gpio_read(struct bxe_softc *sc,
2185                    uint16_t         gpio_num,
2186                    uint8_t          port)
2187 {
2188     return (bxe_gpio_read(sc, gpio_num, port));
2189 }
2190
2191 uint8_t
2192 elink_cb_gpio_write(struct bxe_softc *sc,
2193                     uint16_t         gpio_num,
2194                     uint8_t          mode, /* 0=low 1=high */
2195                     uint8_t          port)
2196 {
2197     return (bxe_gpio_write(sc, gpio_num, mode, port));
2198 }
2199
2200 uint8_t
2201 elink_cb_gpio_mult_write(struct bxe_softc *sc,
2202                          uint8_t          pins,
2203                          uint8_t          mode) /* 0=low 1=high */
2204 {
2205     return (bxe_gpio_mult_write(sc, pins, mode));
2206 }
2207
2208 uint8_t
2209 elink_cb_gpio_int_write(struct bxe_softc *sc,
2210                         uint16_t         gpio_num,
2211                         uint8_t          mode, /* 0=low 1=high */
2212                         uint8_t          port)
2213 {
2214     return (bxe_gpio_int_write(sc, gpio_num, mode, port));
2215 }
2216
2217 void
2218 elink_cb_notify_link_changed(struct bxe_softc *sc)
2219 {
2220     REG_WR(sc, (MISC_REG_AEU_GENERAL_ATTN_12 +
2221                 (SC_FUNC(sc) * sizeof(uint32_t))), 1);
2222 }
2223
2224 /* send the MCP a request, block until there is a reply */
2225 uint32_t
2226 elink_cb_fw_command(struct bxe_softc *sc,
2227                     uint32_t         command,
2228                     uint32_t         param)
2229 {
2230     int mb_idx = SC_FW_MB_IDX(sc);
2231     uint32_t seq;
2232     uint32_t rc = 0;
2233     uint32_t cnt = 1;
2234     uint8_t delay = CHIP_REV_IS_SLOW(sc) ? 100 : 10;
2235
2236     BXE_FWMB_LOCK(sc);
2237
2238     seq = ++sc->fw_seq;
2239     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_param, param);
2240     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_header, (command | seq));
2241
2242     BLOGD(sc, DBG_PHY,
2243           "wrote command 0x%08x to FW MB param 0x%08x\n",
2244           (command | seq), param);
2245
2246     /* Let the FW do it's magic. GIve it up to 5 seconds... */
2247     do {
2248         DELAY(delay * 1000);
2249         rc = SHMEM_RD(sc, func_mb[mb_idx].fw_mb_header);
2250     } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2251
2252     BLOGD(sc, DBG_PHY,
2253           "[after %d ms] read 0x%x seq 0x%x from FW MB\n",
2254           cnt*delay, rc, seq);
2255
2256     /* is this a reply to our command? */
2257     if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK)) {
2258         rc &= FW_MSG_CODE_MASK;
2259     } else {
2260         /* Ruh-roh! */
2261         BLOGE(sc, "FW failed to respond!\n");
2262         // XXX bxe_fw_dump(sc);
2263         rc = 0;
2264     }
2265
2266     BXE_FWMB_UNLOCK(sc);
2267     return (rc);
2268 }
2269
2270 static uint32_t
2271 bxe_fw_command(struct bxe_softc *sc,
2272                uint32_t         command,
2273                uint32_t         param)
2274 {
2275     return (elink_cb_fw_command(sc, command, param));
2276 }
2277
2278 static void
2279 __storm_memset_dma_mapping(struct bxe_softc *sc,
2280                            uint32_t         addr,
2281                            bus_addr_t       mapping)
2282 {
2283     REG_WR(sc, addr, U64_LO(mapping));
2284     REG_WR(sc, (addr + 4), U64_HI(mapping));
2285 }
2286
2287 static void
2288 storm_memset_spq_addr(struct bxe_softc *sc,
2289                       bus_addr_t       mapping,
2290                       uint16_t         abs_fid)
2291 {
2292     uint32_t addr = (XSEM_REG_FAST_MEMORY +
2293                      XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid));
2294     __storm_memset_dma_mapping(sc, addr, mapping);
2295 }
2296
2297 static void
2298 storm_memset_vf_to_pf(struct bxe_softc *sc,
2299                       uint16_t         abs_fid,
2300                       uint16_t         pf_id)
2301 {
2302     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2303     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2304     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2305     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2306 }
2307
2308 static void
2309 storm_memset_func_en(struct bxe_softc *sc,
2310                      uint16_t         abs_fid,
2311                      uint8_t          enable)
2312 {
2313     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2314     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2315     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2316     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2317 }
2318
2319 static void
2320 storm_memset_eq_data(struct bxe_softc       *sc,
2321                      struct event_ring_data *eq_data,
2322                      uint16_t               pfid)
2323 {
2324     uint32_t addr;
2325     size_t size;
2326
2327     addr = (BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid));
2328     size = sizeof(struct event_ring_data);
2329     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)eq_data);
2330 }
2331
2332 static void
2333 storm_memset_eq_prod(struct bxe_softc *sc,
2334                      uint16_t         eq_prod,
2335                      uint16_t         pfid)
2336 {
2337     uint32_t addr = (BAR_CSTRORM_INTMEM +
2338                      CSTORM_EVENT_RING_PROD_OFFSET(pfid));
2339     REG_WR16(sc, addr, eq_prod);
2340 }
2341
2342 /*
2343  * Post a slowpath command.
2344  *
2345  * A slowpath command is used to propogate a configuration change through
2346  * the controller in a controlled manner, allowing each STORM processor and
2347  * other H/W blocks to phase in the change.  The commands sent on the
2348  * slowpath are referred to as ramrods.  Depending on the ramrod used the
2349  * completion of the ramrod will occur in different ways.  Here's a
2350  * breakdown of ramrods and how they complete:
2351  *
2352  * RAMROD_CMD_ID_ETH_PORT_SETUP
2353  *   Used to setup the leading connection on a port.  Completes on the
2354  *   Receive Completion Queue (RCQ) of that port (typically fp[0]).
2355  *
2356  * RAMROD_CMD_ID_ETH_CLIENT_SETUP
2357  *   Used to setup an additional connection on a port.  Completes on the
2358  *   RCQ of the multi-queue/RSS connection being initialized.
2359  *
2360  * RAMROD_CMD_ID_ETH_STAT_QUERY
2361  *   Used to force the storm processors to update the statistics database
2362  *   in host memory.  This ramrod is send on the leading connection CID and
2363  *   completes as an index increment of the CSTORM on the default status
2364  *   block.
2365  *
2366  * RAMROD_CMD_ID_ETH_UPDATE
2367  *   Used to update the state of the leading connection, usually to udpate
2368  *   the RSS indirection table.  Completes on the RCQ of the leading
2369  *   connection. (Not currently used under FreeBSD until OS support becomes
2370  *   available.)
2371  *
2372  * RAMROD_CMD_ID_ETH_HALT
2373  *   Used when tearing down a connection prior to driver unload.  Completes
2374  *   on the RCQ of the multi-queue/RSS connection being torn down.  Don't
2375  *   use this on the leading connection.
2376  *
2377  * RAMROD_CMD_ID_ETH_SET_MAC
2378  *   Sets the Unicast/Broadcast/Multicast used by the port.  Completes on
2379  *   the RCQ of the leading connection.
2380  *
2381  * RAMROD_CMD_ID_ETH_CFC_DEL
2382  *   Used when tearing down a conneciton prior to driver unload.  Completes
2383  *   on the RCQ of the leading connection (since the current connection
2384  *   has been completely removed from controller memory).
2385  *
2386  * RAMROD_CMD_ID_ETH_PORT_DEL
2387  *   Used to tear down the leading connection prior to driver unload,
2388  *   typically fp[0].  Completes as an index increment of the CSTORM on the
2389  *   default status block.
2390  *
2391  * RAMROD_CMD_ID_ETH_FORWARD_SETUP
2392  *   Used for connection offload.  Completes on the RCQ of the multi-queue
2393  *   RSS connection that is being offloaded.  (Not currently used under
2394  *   FreeBSD.)
2395  *
2396  * There can only be one command pending per function.
2397  *
2398  * Returns:
2399  *   0 = Success, !0 = Failure.
2400  */
2401
2402 /* must be called under the spq lock */
2403 static inline
2404 struct eth_spe *bxe_sp_get_next(struct bxe_softc *sc)
2405 {
2406     struct eth_spe *next_spe = sc->spq_prod_bd;
2407
2408     if (sc->spq_prod_bd == sc->spq_last_bd) {
2409         /* wrap back to the first eth_spq */
2410         sc->spq_prod_bd = sc->spq;
2411         sc->spq_prod_idx = 0;
2412     } else {
2413         sc->spq_prod_bd++;
2414         sc->spq_prod_idx++;
2415     }
2416
2417     return (next_spe);
2418 }
2419
2420 /* must be called under the spq lock */
2421 static inline
2422 void bxe_sp_prod_update(struct bxe_softc *sc)
2423 {
2424     int func = SC_FUNC(sc);
2425
2426     /*
2427      * Make sure that BD data is updated before writing the producer.
2428      * BD data is written to the memory, the producer is read from the
2429      * memory, thus we need a full memory barrier to ensure the ordering.
2430      */
2431     mb();
2432
2433     REG_WR16(sc, (BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func)),
2434              sc->spq_prod_idx);
2435
2436     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
2437                       BUS_SPACE_BARRIER_WRITE);
2438 }
2439
2440 /**
2441  * bxe_is_contextless_ramrod - check if the current command ends on EQ
2442  *
2443  * @cmd:      command to check
2444  * @cmd_type: command type
2445  */
2446 static inline
2447 int bxe_is_contextless_ramrod(int cmd,
2448                               int cmd_type)
2449 {
2450     if ((cmd_type == NONE_CONNECTION_TYPE) ||
2451         (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
2452         (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
2453         (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
2454         (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
2455         (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
2456         (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE)) {
2457         return (TRUE);
2458     } else {
2459         return (FALSE);
2460     }
2461 }
2462
2463 /**
2464  * bxe_sp_post - place a single command on an SP ring
2465  *
2466  * @sc:         driver handle
2467  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
2468  * @cid:        SW CID the command is related to
2469  * @data_hi:    command private data address (high 32 bits)
2470  * @data_lo:    command private data address (low 32 bits)
2471  * @cmd_type:   command type (e.g. NONE, ETH)
2472  *
2473  * SP data is handled as if it's always an address pair, thus data fields are
2474  * not swapped to little endian in upper functions. Instead this function swaps
2475  * data as if it's two uint32 fields.
2476  */
2477 int
2478 bxe_sp_post(struct bxe_softc *sc,
2479             int              command,
2480             int              cid,
2481             uint32_t         data_hi,
2482             uint32_t         data_lo,
2483             int              cmd_type)
2484 {
2485     struct eth_spe *spe;
2486     uint16_t type;
2487     int common;
2488
2489     common = bxe_is_contextless_ramrod(command, cmd_type);
2490
2491     BXE_SP_LOCK(sc);
2492
2493     if (common) {
2494         if (!atomic_load_acq_long(&sc->eq_spq_left)) {
2495             BLOGE(sc, "EQ ring is full!\n");
2496             BXE_SP_UNLOCK(sc);
2497             return (-1);
2498         }
2499     } else {
2500         if (!atomic_load_acq_long(&sc->cq_spq_left)) {
2501             BLOGE(sc, "SPQ ring is full!\n");
2502             BXE_SP_UNLOCK(sc);
2503             return (-1);
2504         }
2505     }
2506
2507     spe = bxe_sp_get_next(sc);
2508
2509     /* CID needs port number to be encoded int it */
2510     spe->hdr.conn_and_cmd_data =
2511         htole32((command << SPE_HDR_CMD_ID_SHIFT) | HW_CID(sc, cid));
2512
2513     type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
2514
2515     /* TBD: Check if it works for VFs */
2516     type |= ((SC_FUNC(sc) << SPE_HDR_FUNCTION_ID_SHIFT) &
2517              SPE_HDR_FUNCTION_ID);
2518
2519     spe->hdr.type = htole16(type);
2520
2521     spe->data.update_data_addr.hi = htole32(data_hi);
2522     spe->data.update_data_addr.lo = htole32(data_lo);
2523
2524     /*
2525      * It's ok if the actual decrement is issued towards the memory
2526      * somewhere between the lock and unlock. Thus no more explict
2527      * memory barrier is needed.
2528      */
2529     if (common) {
2530         atomic_subtract_acq_long(&sc->eq_spq_left, 1);
2531     } else {
2532         atomic_subtract_acq_long(&sc->cq_spq_left, 1);
2533     }
2534
2535     BLOGD(sc, DBG_SP, "SPQE -> %#jx\n", (uintmax_t)sc->spq_dma.paddr);
2536     BLOGD(sc, DBG_SP, "FUNC_RDATA -> %p / %#jx\n",
2537           BXE_SP(sc, func_rdata), (uintmax_t)BXE_SP_MAPPING(sc, func_rdata));
2538     BLOGD(sc, DBG_SP,
2539           "SPQE[%x] (%x:%x) (cmd, common?) (%d,%d) hw_cid %x data (%x:%x) type(0x%x) left (CQ, EQ) (%lx,%lx)\n",
2540           sc->spq_prod_idx,
2541           (uint32_t)U64_HI(sc->spq_dma.paddr),
2542           (uint32_t)(U64_LO(sc->spq_dma.paddr) + (uint8_t *)sc->spq_prod_bd - (uint8_t *)sc->spq),
2543           command,
2544           common,
2545           HW_CID(sc, cid),
2546           data_hi,
2547           data_lo,
2548           type,
2549           atomic_load_acq_long(&sc->cq_spq_left),
2550           atomic_load_acq_long(&sc->eq_spq_left));
2551
2552     bxe_sp_prod_update(sc);
2553
2554     BXE_SP_UNLOCK(sc);
2555     return (0);
2556 }
2557
2558 /**
2559  * bxe_debug_print_ind_table - prints the indirection table configuration.
2560  *
2561  * @sc: driver hanlde
2562  * @p:  pointer to rss configuration
2563  */
2564 #if 0
2565 static void
2566 bxe_debug_print_ind_table(struct bxe_softc               *sc,
2567                           struct ecore_config_rss_params *p)
2568 {
2569     int i;
2570
2571     BLOGD(sc, DBG_LOAD, "Setting indirection table to:\n");
2572     BLOGD(sc, DBG_LOAD, "    0x0000: ");
2573     for (i = 0; i < T_ETH_INDIRECTION_TABLE_SIZE; i++) {
2574         BLOGD(sc, DBG_LOAD, "0x%02x ", p->ind_table[i]);
2575
2576         /* Print 4 bytes in a line */
2577         if ((i + 1 < T_ETH_INDIRECTION_TABLE_SIZE) &&
2578             (((i + 1) & 0x3) == 0)) {
2579             BLOGD(sc, DBG_LOAD, "\n");
2580             BLOGD(sc, DBG_LOAD, "0x%04x: ", i + 1);
2581         }
2582     }
2583
2584     BLOGD(sc, DBG_LOAD, "\n");
2585 }
2586 #endif
2587
2588 /*
2589  * FreeBSD Device probe function.
2590  *
2591  * Compares the device found to the driver's list of supported devices and
2592  * reports back to the bsd loader whether this is the right driver for the device.
2593  * This is the driver entry function called from the "kldload" command.
2594  *
2595  * Returns:
2596  *   BUS_PROBE_DEFAULT on success, positive value on failure.
2597  */
2598 static int
2599 bxe_probe(device_t dev)
2600 {
2601     struct bxe_softc *sc;
2602     struct bxe_device_type *t;
2603     char *descbuf;
2604     uint16_t did, sdid, svid, vid;
2605
2606     /* Find our device structure */
2607     sc = device_get_softc(dev);
2608     sc->dev = dev;
2609     t = bxe_devs;
2610
2611     /* Get the data for the device to be probed. */
2612     vid  = pci_get_vendor(dev);
2613     did  = pci_get_device(dev);
2614     svid = pci_get_subvendor(dev);
2615     sdid = pci_get_subdevice(dev);
2616
2617     BLOGD(sc, DBG_LOAD,
2618           "%s(); VID = 0x%04X, DID = 0x%04X, SVID = 0x%04X, "
2619           "SDID = 0x%04X\n", __FUNCTION__, vid, did, svid, sdid);
2620
2621     /* Look through the list of known devices for a match. */
2622     while (t->bxe_name != NULL) {
2623         if ((vid == t->bxe_vid) && (did == t->bxe_did) &&
2624             ((svid == t->bxe_svid) || (t->bxe_svid == PCI_ANY_ID)) &&
2625             ((sdid == t->bxe_sdid) || (t->bxe_sdid == PCI_ANY_ID))) {
2626             descbuf = malloc(BXE_DEVDESC_MAX, M_TEMP, M_NOWAIT);
2627             if (descbuf == NULL)
2628                 return (ENOMEM);
2629
2630             /* Print out the device identity. */
2631             snprintf(descbuf, BXE_DEVDESC_MAX,
2632                      "%s (%c%d) BXE v:%s\n", t->bxe_name,
2633                      (((pci_read_config(dev, PCIR_REVID, 4) &
2634                         0xf0) >> 4) + 'A'),
2635                      (pci_read_config(dev, PCIR_REVID, 4) & 0xf),
2636                      BXE_DRIVER_VERSION);
2637
2638             device_set_desc_copy(dev, descbuf);
2639             free(descbuf, M_TEMP);
2640             return (BUS_PROBE_DEFAULT);
2641         }
2642         t++;
2643     }
2644
2645     return (ENXIO);
2646 }
2647
2648 static void
2649 bxe_init_mutexes(struct bxe_softc *sc)
2650 {
2651 #ifdef BXE_CORE_LOCK_SX
2652     snprintf(sc->core_sx_name, sizeof(sc->core_sx_name),
2653              "bxe%d_core_lock", sc->unit);
2654     sx_init(&sc->core_sx, sc->core_sx_name);
2655 #else
2656     snprintf(sc->core_mtx_name, sizeof(sc->core_mtx_name),
2657              "bxe%d_core_lock", sc->unit);
2658     mtx_init(&sc->core_mtx, sc->core_mtx_name, NULL, MTX_DEF);
2659 #endif
2660
2661     snprintf(sc->sp_mtx_name, sizeof(sc->sp_mtx_name),
2662              "bxe%d_sp_lock", sc->unit);
2663     mtx_init(&sc->sp_mtx, sc->sp_mtx_name, NULL, MTX_DEF);
2664
2665     snprintf(sc->dmae_mtx_name, sizeof(sc->dmae_mtx_name),
2666              "bxe%d_dmae_lock", sc->unit);
2667     mtx_init(&sc->dmae_mtx, sc->dmae_mtx_name, NULL, MTX_DEF);
2668
2669     snprintf(sc->port.phy_mtx_name, sizeof(sc->port.phy_mtx_name),
2670              "bxe%d_phy_lock", sc->unit);
2671     mtx_init(&sc->port.phy_mtx, sc->port.phy_mtx_name, NULL, MTX_DEF);
2672
2673     snprintf(sc->fwmb_mtx_name, sizeof(sc->fwmb_mtx_name),
2674              "bxe%d_fwmb_lock", sc->unit);
2675     mtx_init(&sc->fwmb_mtx, sc->fwmb_mtx_name, NULL, MTX_DEF);
2676
2677     snprintf(sc->print_mtx_name, sizeof(sc->print_mtx_name),
2678              "bxe%d_print_lock", sc->unit);
2679     mtx_init(&(sc->print_mtx), sc->print_mtx_name, NULL, MTX_DEF);
2680
2681     snprintf(sc->stats_mtx_name, sizeof(sc->stats_mtx_name),
2682              "bxe%d_stats_lock", sc->unit);
2683     mtx_init(&(sc->stats_mtx), sc->stats_mtx_name, NULL, MTX_DEF);
2684
2685     snprintf(sc->mcast_mtx_name, sizeof(sc->mcast_mtx_name),
2686              "bxe%d_mcast_lock", sc->unit);
2687     mtx_init(&(sc->mcast_mtx), sc->mcast_mtx_name, NULL, MTX_DEF);
2688 }
2689
2690 static void
2691 bxe_release_mutexes(struct bxe_softc *sc)
2692 {
2693 #ifdef BXE_CORE_LOCK_SX
2694     sx_destroy(&sc->core_sx);
2695 #else
2696     if (mtx_initialized(&sc->core_mtx)) {
2697         mtx_destroy(&sc->core_mtx);
2698     }
2699 #endif
2700
2701     if (mtx_initialized(&sc->sp_mtx)) {
2702         mtx_destroy(&sc->sp_mtx);
2703     }
2704
2705     if (mtx_initialized(&sc->dmae_mtx)) {
2706         mtx_destroy(&sc->dmae_mtx);
2707     }
2708
2709     if (mtx_initialized(&sc->port.phy_mtx)) {
2710         mtx_destroy(&sc->port.phy_mtx);
2711     }
2712
2713     if (mtx_initialized(&sc->fwmb_mtx)) {
2714         mtx_destroy(&sc->fwmb_mtx);
2715     }
2716
2717     if (mtx_initialized(&sc->print_mtx)) {
2718         mtx_destroy(&sc->print_mtx);
2719     }
2720
2721     if (mtx_initialized(&sc->stats_mtx)) {
2722         mtx_destroy(&sc->stats_mtx);
2723     }
2724
2725     if (mtx_initialized(&sc->mcast_mtx)) {
2726         mtx_destroy(&sc->mcast_mtx);
2727     }
2728 }
2729
2730 static void
2731 bxe_tx_disable(struct bxe_softc* sc)
2732 {
2733     struct ifnet *ifp = sc->ifnet;
2734
2735     /* tell the stack the driver is stopped and TX queue is full */
2736     if (ifp != NULL) {
2737         ifp->if_drv_flags = 0;
2738     }
2739 }
2740
2741 static void
2742 bxe_drv_pulse(struct bxe_softc *sc)
2743 {
2744     SHMEM_WR(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb,
2745              sc->fw_drv_pulse_wr_seq);
2746 }
2747
2748 static inline uint16_t
2749 bxe_tx_avail(struct bxe_softc *sc,
2750              struct bxe_fastpath *fp)
2751 {
2752     int16_t  used;
2753     uint16_t prod;
2754     uint16_t cons;
2755
2756     prod = fp->tx_bd_prod;
2757     cons = fp->tx_bd_cons;
2758
2759     used = SUB_S16(prod, cons);
2760
2761 #if 0
2762     KASSERT((used < 0), ("used tx bds < 0"));
2763     KASSERT((used > sc->tx_ring_size), ("used tx bds > tx_ring_size"));
2764     KASSERT(((sc->tx_ring_size - used) > MAX_TX_AVAIL),
2765             ("invalid number of tx bds used"));
2766 #endif
2767
2768     return (int16_t)(sc->tx_ring_size) - used;
2769 }
2770
2771 static inline int
2772 bxe_tx_queue_has_work(struct bxe_fastpath *fp)
2773 {
2774     uint16_t hw_cons;
2775
2776     mb(); /* status block fields can change */
2777     hw_cons = le16toh(*fp->tx_cons_sb);
2778     return (hw_cons != fp->tx_pkt_cons);
2779 }
2780
2781 static inline uint8_t
2782 bxe_has_tx_work(struct bxe_fastpath *fp)
2783 {
2784     /* expand this for multi-cos if ever supported */
2785     return (bxe_tx_queue_has_work(fp)) ? TRUE : FALSE;
2786 }
2787
2788 static inline int
2789 bxe_has_rx_work(struct bxe_fastpath *fp)
2790 {
2791     uint16_t rx_cq_cons_sb;
2792
2793     mb(); /* status block fields can change */
2794     rx_cq_cons_sb = le16toh(*fp->rx_cq_cons_sb);
2795     if ((rx_cq_cons_sb & RCQ_MAX) == RCQ_MAX)
2796         rx_cq_cons_sb++;
2797     return (fp->rx_cq_cons != rx_cq_cons_sb);
2798 }
2799
2800 static void
2801 bxe_sp_event(struct bxe_softc    *sc,
2802              struct bxe_fastpath *fp,
2803              union eth_rx_cqe    *rr_cqe)
2804 {
2805     int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2806     int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2807     enum ecore_queue_cmd drv_cmd = ECORE_Q_CMD_MAX;
2808     struct ecore_queue_sp_obj *q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
2809
2810     BLOGD(sc, DBG_SP, "fp=%d cid=%d got ramrod #%d state is %x type is %d\n",
2811           fp->index, cid, command, sc->state, rr_cqe->ramrod_cqe.ramrod_type);
2812
2813 #if 0
2814     /*
2815      * If cid is within VF range, replace the slowpath object with the
2816      * one corresponding to this VF
2817      */
2818     if ((cid >= BXE_FIRST_VF_CID) && (cid < BXE_FIRST_VF_CID + BXE_VF_CIDS)) {
2819         bxe_iov_set_queue_sp_obj(sc, cid, &q_obj);
2820     }
2821 #endif
2822
2823     switch (command) {
2824     case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
2825         BLOGD(sc, DBG_SP, "got UPDATE ramrod. CID %d\n", cid);
2826         drv_cmd = ECORE_Q_CMD_UPDATE;
2827         break;
2828
2829     case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
2830         BLOGD(sc, DBG_SP, "got MULTI[%d] setup ramrod\n", cid);
2831         drv_cmd = ECORE_Q_CMD_SETUP;
2832         break;
2833
2834     case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
2835         BLOGD(sc, DBG_SP, "got MULTI[%d] tx-only setup ramrod\n", cid);
2836         drv_cmd = ECORE_Q_CMD_SETUP_TX_ONLY;
2837         break;
2838
2839     case (RAMROD_CMD_ID_ETH_HALT):
2840         BLOGD(sc, DBG_SP, "got MULTI[%d] halt ramrod\n", cid);
2841         drv_cmd = ECORE_Q_CMD_HALT;
2842         break;
2843
2844     case (RAMROD_CMD_ID_ETH_TERMINATE):
2845         BLOGD(sc, DBG_SP, "got MULTI[%d] teminate ramrod\n", cid);
2846         drv_cmd = ECORE_Q_CMD_TERMINATE;
2847         break;
2848
2849     case (RAMROD_CMD_ID_ETH_EMPTY):
2850         BLOGD(sc, DBG_SP, "got MULTI[%d] empty ramrod\n", cid);
2851         drv_cmd = ECORE_Q_CMD_EMPTY;
2852         break;
2853
2854     default:
2855         BLOGD(sc, DBG_SP, "ERROR: unexpected MC reply (%d) on fp[%d]\n",
2856               command, fp->index);
2857         return;
2858     }
2859
2860     if ((drv_cmd != ECORE_Q_CMD_MAX) &&
2861         q_obj->complete_cmd(sc, q_obj, drv_cmd)) {
2862         /*
2863          * q_obj->complete_cmd() failure means that this was
2864          * an unexpected completion.
2865          *
2866          * In this case we don't want to increase the sc->spq_left
2867          * because apparently we haven't sent this command the first
2868          * place.
2869          */
2870         // bxe_panic(sc, ("Unexpected SP completion\n"));
2871         return;
2872     }
2873
2874 #if 0
2875     /* SRIOV: reschedule any 'in_progress' operations */
2876     bxe_iov_sp_event(sc, cid, TRUE);
2877 #endif
2878
2879     atomic_add_acq_long(&sc->cq_spq_left, 1);
2880
2881     BLOGD(sc, DBG_SP, "sc->cq_spq_left 0x%lx\n",
2882           atomic_load_acq_long(&sc->cq_spq_left));
2883
2884 #if 0
2885     if ((drv_cmd == ECORE_Q_CMD_UPDATE) && (IS_FCOE_FP(fp)) &&
2886         (!!bxe_test_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state))) {
2887         /*
2888          * If Queue update ramrod is completed for last Queue in AFEX VIF set
2889          * flow, then ACK MCP at the end. Mark pending ACK to MCP bit to
2890          * prevent case that both bits are cleared. At the end of load/unload
2891          * driver checks that sp_state is cleared and this order prevents
2892          * races.
2893          */
2894         bxe_set_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK, &sc->sp_state);
2895         wmb();
2896         bxe_clear_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state);
2897
2898         /* schedule the sp task as MCP ack is required */
2899         bxe_schedule_sp_task(sc);
2900     }
2901 #endif
2902 }
2903
2904 /*
2905  * The current mbuf is part of an aggregation. Move the mbuf into the TPA
2906  * aggregation queue, put an empty mbuf back onto the receive chain, and mark
2907  * the current aggregation queue as in-progress.
2908  */
2909 static void
2910 bxe_tpa_start(struct bxe_softc            *sc,
2911               struct bxe_fastpath         *fp,
2912               uint16_t                    queue,
2913               uint16_t                    cons,
2914               uint16_t                    prod,
2915               struct eth_fast_path_rx_cqe *cqe)
2916 {
2917     struct bxe_sw_rx_bd tmp_bd;
2918     struct bxe_sw_rx_bd *rx_buf;
2919     struct eth_rx_bd *rx_bd;
2920     int max_agg_queues;
2921     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
2922     uint16_t index;
2923
2924     BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA START "
2925                        "cons=%d prod=%d\n",
2926           fp->index, queue, cons, prod);
2927
2928     max_agg_queues = MAX_AGG_QS(sc);
2929
2930     KASSERT((queue < max_agg_queues),
2931             ("fp[%02d] invalid aggr queue (%d >= %d)!",
2932              fp->index, queue, max_agg_queues));
2933
2934     KASSERT((tpa_info->state == BXE_TPA_STATE_STOP),
2935             ("fp[%02d].tpa[%02d] starting aggr on queue not stopped!",
2936              fp->index, queue));
2937
2938     /* copy the existing mbuf and mapping from the TPA pool */
2939     tmp_bd = tpa_info->bd;
2940
2941     if (tmp_bd.m == NULL) {
2942         BLOGE(sc, "fp[%02d].tpa[%02d] mbuf not allocated!\n",
2943               fp->index, queue);
2944         /* XXX Error handling? */
2945         return;
2946     }
2947
2948     /* change the TPA queue to the start state */
2949     tpa_info->state            = BXE_TPA_STATE_START;
2950     tpa_info->placement_offset = cqe->placement_offset;
2951     tpa_info->parsing_flags    = le16toh(cqe->pars_flags.flags);
2952     tpa_info->vlan_tag         = le16toh(cqe->vlan_tag);
2953     tpa_info->len_on_bd        = le16toh(cqe->len_on_bd);
2954
2955     fp->rx_tpa_queue_used |= (1 << queue);
2956
2957     /*
2958      * If all the buffer descriptors are filled with mbufs then fill in
2959      * the current consumer index with a new BD. Else if a maximum Rx
2960      * buffer limit is imposed then fill in the next producer index.
2961      */
2962     index = (sc->max_rx_bufs != RX_BD_USABLE) ?
2963                 prod : cons;
2964
2965     /* move the received mbuf and mapping to TPA pool */
2966     tpa_info->bd = fp->rx_mbuf_chain[cons];
2967
2968     /* release any existing RX BD mbuf mappings */
2969     if (cons != index) {
2970         rx_buf = &fp->rx_mbuf_chain[cons];
2971
2972         if (rx_buf->m_map != NULL) {
2973             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
2974                             BUS_DMASYNC_POSTREAD);
2975             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
2976         }
2977
2978         /*
2979          * We get here when the maximum number of rx buffers is less than
2980          * RX_BD_USABLE. The mbuf is already saved above so it's OK to NULL
2981          * it out here without concern of a memory leak.
2982          */
2983         fp->rx_mbuf_chain[cons].m = NULL;
2984     }
2985
2986     /* update the Rx SW BD with the mbuf info from the TPA pool */
2987     fp->rx_mbuf_chain[index] = tmp_bd;
2988
2989     /* update the Rx BD with the empty mbuf phys address from the TPA pool */
2990     rx_bd = &fp->rx_chain[index];
2991     rx_bd->addr_hi = htole32(U64_HI(tpa_info->seg.ds_addr));
2992     rx_bd->addr_lo = htole32(U64_LO(tpa_info->seg.ds_addr));
2993 }
2994
2995 /*
2996  * When a TPA aggregation is completed, loop through the individual mbufs
2997  * of the aggregation, combining them into a single mbuf which will be sent
2998  * up the stack. Refill all freed SGEs with mbufs as we go along.
2999  */
3000 static int
3001 bxe_fill_frag_mbuf(struct bxe_softc          *sc,
3002                    struct bxe_fastpath       *fp,
3003                    struct bxe_sw_tpa_info    *tpa_info,
3004                    uint16_t                  queue,
3005                    uint16_t                  pages,
3006                    struct mbuf               *m,
3007                                struct eth_end_agg_rx_cqe *cqe,
3008                    uint16_t                  cqe_idx)
3009 {
3010     struct mbuf *m_frag;
3011     uint32_t frag_len, frag_size, i;
3012     uint16_t sge_idx;
3013     int rc = 0;
3014     int j;
3015
3016     frag_size = le16toh(cqe->pkt_len) - tpa_info->len_on_bd;
3017
3018     BLOGD(sc, DBG_LRO,
3019           "fp[%02d].tpa[%02d] TPA fill len_on_bd=%d frag_size=%d pages=%d\n",
3020           fp->index, queue, tpa_info->len_on_bd, frag_size, pages);
3021
3022     /* make sure the aggregated frame is not too big to handle */
3023     if (pages > 8 * PAGES_PER_SGE) {
3024         BLOGE(sc, "fp[%02d].sge[0x%04x] has too many pages (%d)! "
3025                   "pkt_len=%d len_on_bd=%d frag_size=%d\n",
3026               fp->index, cqe_idx, pages, le16toh(cqe->pkt_len),
3027               tpa_info->len_on_bd, frag_size);
3028         bxe_panic(sc, ("sge page count error\n"));
3029         return (EINVAL);
3030     }
3031
3032     /*
3033      * Scan through the scatter gather list pulling individual mbufs into a
3034      * single mbuf for the host stack.
3035      */
3036     for (i = 0, j = 0; i < pages; i += PAGES_PER_SGE, j++) {
3037         sge_idx = RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[j]));
3038
3039         /*
3040          * Firmware gives the indices of the SGE as if the ring is an array
3041          * (meaning that the "next" element will consume 2 indices).
3042          */
3043         frag_len = min(frag_size, (uint32_t)(SGE_PAGES));
3044
3045         BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA fill i=%d j=%d "
3046                            "sge_idx=%d frag_size=%d frag_len=%d\n",
3047               fp->index, queue, i, j, sge_idx, frag_size, frag_len);
3048
3049         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3050
3051         /* allocate a new mbuf for the SGE */
3052         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3053         if (rc) {
3054             /* Leave all remaining SGEs in the ring! */
3055             return (rc);
3056         }
3057
3058         /* update the fragment length */
3059         m_frag->m_len = frag_len;
3060
3061         /* concatenate the fragment to the head mbuf */
3062         m_cat(m, m_frag);
3063         fp->eth_q_stats.mbuf_alloc_sge--;
3064
3065         /* update the TPA mbuf size and remaining fragment size */
3066         m->m_pkthdr.len += frag_len;
3067         frag_size -= frag_len;
3068     }
3069
3070     BLOGD(sc, DBG_LRO,
3071           "fp[%02d].tpa[%02d] TPA fill done frag_size=%d\n",
3072           fp->index, queue, frag_size);
3073
3074     return (rc);
3075 }
3076
3077 static inline void
3078 bxe_clear_sge_mask_next_elems(struct bxe_fastpath *fp)
3079 {
3080     int i, j;
3081
3082     for (i = 1; i <= RX_SGE_NUM_PAGES; i++) {
3083         int idx = RX_SGE_TOTAL_PER_PAGE * i - 1;
3084
3085         for (j = 0; j < 2; j++) {
3086             BIT_VEC64_CLEAR_BIT(fp->sge_mask, idx);
3087             idx--;
3088         }
3089     }
3090 }
3091
3092 static inline void
3093 bxe_init_sge_ring_bit_mask(struct bxe_fastpath *fp)
3094 {
3095     /* set the mask to all 1's, it's faster to compare to 0 than to 0xf's */
3096     memset(fp->sge_mask, 0xff, sizeof(fp->sge_mask));
3097
3098     /*
3099      * Clear the two last indices in the page to 1. These are the indices that
3100      * correspond to the "next" element, hence will never be indicated and
3101      * should be removed from the calculations.
3102      */
3103     bxe_clear_sge_mask_next_elems(fp);
3104 }
3105
3106 static inline void
3107 bxe_update_last_max_sge(struct bxe_fastpath *fp,
3108                         uint16_t            idx)
3109 {
3110     uint16_t last_max = fp->last_max_sge;
3111
3112     if (SUB_S16(idx, last_max) > 0) {
3113         fp->last_max_sge = idx;
3114     }
3115 }
3116
3117 static inline void
3118 bxe_update_sge_prod(struct bxe_softc          *sc,
3119                     struct bxe_fastpath       *fp,
3120                     uint16_t                  sge_len,
3121                     struct eth_end_agg_rx_cqe *cqe)
3122 {
3123     uint16_t last_max, last_elem, first_elem;
3124     uint16_t delta = 0;
3125     uint16_t i;
3126
3127     if (!sge_len) {
3128         return;
3129     }
3130
3131     /* first mark all used pages */
3132     for (i = 0; i < sge_len; i++) {
3133         BIT_VEC64_CLEAR_BIT(fp->sge_mask,
3134                             RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[i])));
3135     }
3136
3137     BLOGD(sc, DBG_LRO,
3138           "fp[%02d] fp_cqe->sgl[%d] = %d\n",
3139           fp->index, sge_len - 1,
3140           le16toh(cqe->sgl_or_raw_data.sgl[sge_len - 1]));
3141
3142     /* assume that the last SGE index is the biggest */
3143     bxe_update_last_max_sge(fp,
3144                             le16toh(cqe->sgl_or_raw_data.sgl[sge_len - 1]));
3145
3146     last_max = RX_SGE(fp->last_max_sge);
3147     last_elem = last_max >> BIT_VEC64_ELEM_SHIFT;
3148     first_elem = RX_SGE(fp->rx_sge_prod) >> BIT_VEC64_ELEM_SHIFT;
3149
3150     /* if ring is not full */
3151     if (last_elem + 1 != first_elem) {
3152         last_elem++;
3153     }
3154
3155     /* now update the prod */
3156     for (i = first_elem; i != last_elem; i = RX_SGE_NEXT_MASK_ELEM(i)) {
3157         if (__predict_true(fp->sge_mask[i])) {
3158             break;
3159         }
3160
3161         fp->sge_mask[i] = BIT_VEC64_ELEM_ONE_MASK;
3162         delta += BIT_VEC64_ELEM_SZ;
3163     }
3164
3165     if (delta > 0) {
3166         fp->rx_sge_prod += delta;
3167         /* clear page-end entries */
3168         bxe_clear_sge_mask_next_elems(fp);
3169     }
3170
3171     BLOGD(sc, DBG_LRO,
3172           "fp[%02d] fp->last_max_sge=%d fp->rx_sge_prod=%d\n",
3173           fp->index, fp->last_max_sge, fp->rx_sge_prod);
3174 }
3175
3176 /*
3177  * The aggregation on the current TPA queue has completed. Pull the individual
3178  * mbuf fragments together into a single mbuf, perform all necessary checksum
3179  * calculations, and send the resuting mbuf to the stack.
3180  */
3181 static void
3182 bxe_tpa_stop(struct bxe_softc          *sc,
3183              struct bxe_fastpath       *fp,
3184              struct bxe_sw_tpa_info    *tpa_info,
3185              uint16_t                  queue,
3186              uint16_t                  pages,
3187                          struct eth_end_agg_rx_cqe *cqe,
3188              uint16_t                  cqe_idx)
3189 {
3190     struct ifnet *ifp = sc->ifnet;
3191     struct mbuf *m;
3192     int rc = 0;
3193
3194     BLOGD(sc, DBG_LRO,
3195           "fp[%02d].tpa[%02d] pad=%d pkt_len=%d pages=%d vlan=%d\n",
3196           fp->index, queue, tpa_info->placement_offset,
3197           le16toh(cqe->pkt_len), pages, tpa_info->vlan_tag);
3198
3199     m = tpa_info->bd.m;
3200
3201     /* allocate a replacement before modifying existing mbuf */
3202     rc = bxe_alloc_rx_tpa_mbuf(fp, queue);
3203     if (rc) {
3204         /* drop the frame and log an error */
3205         fp->eth_q_stats.rx_soft_errors++;
3206         goto bxe_tpa_stop_exit;
3207     }
3208
3209     /* we have a replacement, fixup the current mbuf */
3210     m_adj(m, tpa_info->placement_offset);
3211     m->m_pkthdr.len = m->m_len = tpa_info->len_on_bd;
3212
3213     /* mark the checksums valid (taken care of by the firmware) */
3214     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3215     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3216     m->m_pkthdr.csum_data = 0xffff;
3217     m->m_pkthdr.csum_flags |= (CSUM_IP_CHECKED |
3218                                CSUM_IP_VALID   |
3219                                CSUM_DATA_VALID |
3220                                CSUM_PSEUDO_HDR);
3221
3222     /* aggregate all of the SGEs into a single mbuf */
3223     rc = bxe_fill_frag_mbuf(sc, fp, tpa_info, queue, pages, m, cqe, cqe_idx);
3224     if (rc) {
3225         /* drop the packet and log an error */
3226         fp->eth_q_stats.rx_soft_errors++;
3227         m_freem(m);
3228     } else {
3229         if (tpa_info->parsing_flags & PARSING_FLAGS_VLAN) {
3230             m->m_pkthdr.ether_vtag = tpa_info->vlan_tag;
3231             m->m_flags |= M_VLANTAG;
3232         }
3233
3234         /* assign packet to this interface interface */
3235         m->m_pkthdr.rcvif = ifp;
3236
3237 #if __FreeBSD_version >= 800000
3238         /* specify what RSS queue was used for this flow */
3239         m->m_pkthdr.flowid = fp->index;
3240         m->m_flags |= M_FLOWID;
3241 #endif
3242
3243         ifp->if_ipackets++;
3244         fp->eth_q_stats.rx_tpa_pkts++;
3245
3246         /* pass the frame to the stack */
3247         (*ifp->if_input)(ifp, m);
3248     }
3249
3250     /* we passed an mbuf up the stack or dropped the frame */
3251     fp->eth_q_stats.mbuf_alloc_tpa--;
3252
3253 bxe_tpa_stop_exit:
3254
3255     fp->rx_tpa_info[queue].state = BXE_TPA_STATE_STOP;
3256     fp->rx_tpa_queue_used &= ~(1 << queue);
3257 }
3258
3259 static uint8_t
3260 bxe_rxeof(struct bxe_softc    *sc,
3261           struct bxe_fastpath *fp)
3262 {
3263     struct ifnet *ifp = sc->ifnet;
3264     uint16_t bd_cons, bd_prod, bd_prod_fw, comp_ring_cons;
3265     uint16_t hw_cq_cons, sw_cq_cons, sw_cq_prod;
3266     int rx_pkts = 0;
3267     int rc;
3268
3269     BXE_FP_RX_LOCK(fp);
3270
3271     /* CQ "next element" is of the size of the regular element */
3272     hw_cq_cons = le16toh(*fp->rx_cq_cons_sb);
3273     if ((hw_cq_cons & RCQ_USABLE_PER_PAGE) == RCQ_USABLE_PER_PAGE) {
3274         hw_cq_cons++;
3275     }
3276
3277     bd_cons = fp->rx_bd_cons;
3278     bd_prod = fp->rx_bd_prod;
3279     bd_prod_fw = bd_prod;
3280     sw_cq_cons = fp->rx_cq_cons;
3281     sw_cq_prod = fp->rx_cq_prod;
3282
3283     /*
3284      * Memory barrier necessary as speculative reads of the rx
3285      * buffer can be ahead of the index in the status block
3286      */
3287     rmb();
3288
3289     BLOGD(sc, DBG_RX,
3290           "fp[%02d] Rx START hw_cq_cons=%u sw_cq_cons=%u\n",
3291           fp->index, hw_cq_cons, sw_cq_cons);
3292
3293     while (sw_cq_cons != hw_cq_cons) {
3294         struct bxe_sw_rx_bd *rx_buf = NULL;
3295         union eth_rx_cqe *cqe;
3296         struct eth_fast_path_rx_cqe *cqe_fp;
3297         uint8_t cqe_fp_flags;
3298         enum eth_rx_cqe_type cqe_fp_type;
3299         uint16_t len, pad;
3300         struct mbuf *m = NULL;
3301
3302         comp_ring_cons = RCQ(sw_cq_cons);
3303         bd_prod = RX_BD(bd_prod);
3304         bd_cons = RX_BD(bd_cons);
3305
3306         cqe          = &fp->rcq_chain[comp_ring_cons];
3307         cqe_fp       = &cqe->fast_path_cqe;
3308         cqe_fp_flags = cqe_fp->type_error_flags;
3309         cqe_fp_type  = cqe_fp_flags & ETH_FAST_PATH_RX_CQE_TYPE;
3310
3311         BLOGD(sc, DBG_RX,
3312               "fp[%02d] Rx hw_cq_cons=%d hw_sw_cons=%d "
3313               "BD prod=%d cons=%d CQE type=0x%x err=0x%x "
3314               "status=0x%x rss_hash=0x%x vlan=0x%x len=%u\n",
3315               fp->index,
3316               hw_cq_cons,
3317               sw_cq_cons,
3318               bd_prod,
3319               bd_cons,
3320               CQE_TYPE(cqe_fp_flags),
3321               cqe_fp_flags,
3322               cqe_fp->status_flags,
3323               le32toh(cqe_fp->rss_hash_result),
3324               le16toh(cqe_fp->vlan_tag),
3325               le16toh(cqe_fp->pkt_len_or_gro_seg_len));
3326
3327         /* is this a slowpath msg? */
3328         if (__predict_false(CQE_TYPE_SLOW(cqe_fp_type))) {
3329             bxe_sp_event(sc, fp, cqe);
3330             goto next_cqe;
3331         }
3332
3333         rx_buf = &fp->rx_mbuf_chain[bd_cons];
3334
3335         if (!CQE_TYPE_FAST(cqe_fp_type)) {
3336             struct bxe_sw_tpa_info *tpa_info;
3337             uint16_t frag_size, pages;
3338             uint8_t queue;
3339
3340 #if 0
3341             /* sanity check */
3342             if (!fp->tpa_enable &&
3343                 (CQE_TYPE_START(cqe_fp_type) || CQE_TYPE_STOP(cqe_fp_type))) {
3344                 BLOGE(sc, "START/STOP packet while !tpa_enable type (0x%x)\n",
3345                       CQE_TYPE(cqe_fp_type));
3346             }
3347 #endif
3348
3349             if (CQE_TYPE_START(cqe_fp_type)) {
3350                 bxe_tpa_start(sc, fp, cqe_fp->queue_index,
3351                               bd_cons, bd_prod, cqe_fp);
3352                 m = NULL; /* packet not ready yet */
3353                 goto next_rx;
3354             }
3355
3356             KASSERT(CQE_TYPE_STOP(cqe_fp_type),
3357                     ("CQE type is not STOP! (0x%x)\n", cqe_fp_type));
3358
3359             queue = cqe->end_agg_cqe.queue_index;
3360             tpa_info = &fp->rx_tpa_info[queue];
3361
3362             BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA STOP\n",
3363                   fp->index, queue);
3364
3365             frag_size = (le16toh(cqe->end_agg_cqe.pkt_len) -
3366                          tpa_info->len_on_bd);
3367             pages = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3368
3369             bxe_tpa_stop(sc, fp, tpa_info, queue, pages,
3370                          &cqe->end_agg_cqe, comp_ring_cons);
3371
3372             bxe_update_sge_prod(sc, fp, pages, &cqe->end_agg_cqe);
3373
3374             goto next_cqe;
3375         }
3376
3377         /* non TPA */
3378
3379         /* is this an error packet? */
3380         if (__predict_false(cqe_fp_flags &
3381                             ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG)) {
3382             BLOGE(sc, "flags 0x%x rx packet %u\n", cqe_fp_flags, sw_cq_cons);
3383             fp->eth_q_stats.rx_soft_errors++;
3384             goto next_rx;
3385         }
3386
3387         len = le16toh(cqe_fp->pkt_len_or_gro_seg_len);
3388         pad = cqe_fp->placement_offset;
3389
3390         m = rx_buf->m;
3391
3392         if (__predict_false(m == NULL)) {
3393             BLOGE(sc, "No mbuf in rx chain descriptor %d for fp[%02d]\n",
3394                   bd_cons, fp->index);
3395             goto next_rx;
3396         }
3397
3398         /* XXX double copy if packet length under a threshold */
3399
3400         /*
3401          * If all the buffer descriptors are filled with mbufs then fill in
3402          * the current consumer index with a new BD. Else if a maximum Rx
3403          * buffer limit is imposed then fill in the next producer index.
3404          */
3405         rc = bxe_alloc_rx_bd_mbuf(fp, bd_cons,
3406                                   (sc->max_rx_bufs != RX_BD_USABLE) ?
3407                                       bd_prod : bd_cons);
3408         if (rc != 0) {
3409             BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
3410                   fp->index, rc);
3411             fp->eth_q_stats.rx_soft_errors++;
3412
3413             if (sc->max_rx_bufs != RX_BD_USABLE) {
3414                 /* copy this consumer index to the producer index */
3415                 memcpy(&fp->rx_mbuf_chain[bd_prod], rx_buf,
3416                        sizeof(struct bxe_sw_rx_bd));
3417                 memset(rx_buf, 0, sizeof(struct bxe_sw_rx_bd));
3418             }
3419
3420             goto next_rx;
3421         }
3422
3423         /* current mbuf was detached from the bd */
3424         fp->eth_q_stats.mbuf_alloc_rx--;
3425
3426         /* we allocated a replacement mbuf, fixup the current one */
3427         m_adj(m, pad);
3428         m->m_pkthdr.len = m->m_len = len;
3429
3430         /* assign packet to this interface interface */
3431         m->m_pkthdr.rcvif = ifp;
3432
3433         /* assume no hardware checksum has complated */
3434         m->m_pkthdr.csum_flags = 0;
3435
3436         /* validate checksum if offload enabled */
3437         if (ifp->if_capenable & IFCAP_RXCSUM) {
3438             /* check for a valid IP frame */
3439             if (!(cqe->fast_path_cqe.status_flags &
3440                   ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG)) {
3441                 m->m_pkthdr.csum_flags |= CSUM_IP_CHECKED;
3442                 if (__predict_false(cqe_fp_flags &
3443                                     ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG)) {
3444                     fp->eth_q_stats.rx_hw_csum_errors++;
3445                 } else {
3446                     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3447                     m->m_pkthdr.csum_flags |= CSUM_IP_VALID;
3448                 }
3449             }
3450
3451             /* check for a valid TCP/UDP frame */
3452             if (!(cqe->fast_path_cqe.status_flags &
3453                   ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG)) {
3454                 if (__predict_false(cqe_fp_flags &
3455                                     ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG)) {
3456                     fp->eth_q_stats.rx_hw_csum_errors++;
3457                 } else {
3458                     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3459                     m->m_pkthdr.csum_data = 0xFFFF;
3460                     m->m_pkthdr.csum_flags |= (CSUM_DATA_VALID |
3461                                                CSUM_PSEUDO_HDR);
3462                 }
3463             }
3464         }
3465
3466         /* if there is a VLAN tag then flag that info */
3467         if (cqe->fast_path_cqe.pars_flags.flags & PARSING_FLAGS_VLAN) {
3468             m->m_pkthdr.ether_vtag = cqe->fast_path_cqe.vlan_tag;
3469             m->m_flags |= M_VLANTAG;
3470         }
3471
3472 #if __FreeBSD_version >= 800000
3473         /* specify what RSS queue was used for this flow */
3474         m->m_pkthdr.flowid = fp->index;
3475         m->m_flags |= M_FLOWID;
3476 #endif
3477
3478 next_rx:
3479
3480         bd_cons    = RX_BD_NEXT(bd_cons);
3481         bd_prod    = RX_BD_NEXT(bd_prod);
3482         bd_prod_fw = RX_BD_NEXT(bd_prod_fw);
3483
3484         /* pass the frame to the stack */
3485         if (__predict_true(m != NULL)) {
3486             ifp->if_ipackets++;
3487             rx_pkts++;
3488             (*ifp->if_input)(ifp, m);
3489         }
3490
3491 next_cqe:
3492
3493         sw_cq_prod = RCQ_NEXT(sw_cq_prod);
3494         sw_cq_cons = RCQ_NEXT(sw_cq_cons);
3495
3496         /* limit spinning on the queue */
3497         if (rx_pkts == sc->rx_budget) {
3498             fp->eth_q_stats.rx_budget_reached++;
3499             break;
3500         }
3501     } /* while work to do */
3502
3503     fp->rx_bd_cons = bd_cons;
3504     fp->rx_bd_prod = bd_prod_fw;
3505     fp->rx_cq_cons = sw_cq_cons;
3506     fp->rx_cq_prod = sw_cq_prod;
3507
3508     /* Update producers */
3509     bxe_update_rx_prod(sc, fp, bd_prod_fw, sw_cq_prod, fp->rx_sge_prod);
3510
3511     fp->eth_q_stats.rx_pkts += rx_pkts;
3512     fp->eth_q_stats.rx_calls++;
3513
3514     BXE_FP_RX_UNLOCK(fp);
3515
3516     return (sw_cq_cons != hw_cq_cons);
3517 }
3518
3519 static uint16_t
3520 bxe_free_tx_pkt(struct bxe_softc    *sc,
3521                 struct bxe_fastpath *fp,
3522                 uint16_t            idx)
3523 {
3524     struct bxe_sw_tx_bd *tx_buf = &fp->tx_mbuf_chain[idx];
3525     struct eth_tx_start_bd *tx_start_bd;
3526     uint16_t bd_idx = TX_BD(tx_buf->first_bd);
3527     uint16_t new_cons;
3528     int nbd;
3529
3530     /* unmap the mbuf from non-paged memory */
3531     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
3532
3533     tx_start_bd = &fp->tx_chain[bd_idx].start_bd;
3534     nbd = le16toh(tx_start_bd->nbd) - 1;
3535
3536 #if 0
3537     if ((nbd - 1) > (MAX_MBUF_FRAGS + 2)) {
3538         bxe_panic(sc, ("BAD nbd!\n"));
3539     }
3540 #endif
3541
3542     new_cons = (tx_buf->first_bd + nbd);
3543
3544 #if 0
3545     struct eth_tx_bd *tx_data_bd;
3546
3547     /*
3548      * The following code doesn't do anything but is left here
3549      * for clarity on what the new value of new_cons skipped.
3550      */
3551
3552     /* get the next bd */
3553     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3554
3555     /* skip the parse bd */
3556     --nbd;
3557     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3558
3559     /* skip the TSO split header bd since they have no mapping */
3560     if (tx_buf->flags & BXE_TSO_SPLIT_BD) {
3561         --nbd;
3562         bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3563     }
3564
3565     /* now free frags */
3566     while (nbd > 0) {
3567         tx_data_bd = &fp->tx_chain[bd_idx].reg_bd;
3568         if (--nbd) {
3569             bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3570         }
3571     }
3572 #endif
3573
3574     /* free the mbuf */
3575     if (__predict_true(tx_buf->m != NULL)) {
3576         m_freem(tx_buf->m);
3577         fp->eth_q_stats.mbuf_alloc_tx--;
3578     } else {
3579         fp->eth_q_stats.tx_chain_lost_mbuf++;
3580     }
3581
3582     tx_buf->m = NULL;
3583     tx_buf->first_bd = 0;
3584
3585     return (new_cons);
3586 }
3587
3588 /* transmit timeout watchdog */
3589 static int
3590 bxe_watchdog(struct bxe_softc    *sc,
3591              struct bxe_fastpath *fp)
3592 {
3593     BXE_FP_TX_LOCK(fp);
3594
3595     if ((fp->watchdog_timer == 0) || (--fp->watchdog_timer)) {
3596         BXE_FP_TX_UNLOCK(fp);
3597         return (0);
3598     }
3599
3600     BLOGE(sc, "TX watchdog timeout on fp[%02d], resetting!\n", fp->index);
3601
3602     BXE_FP_TX_UNLOCK(fp);
3603
3604     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
3605     taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
3606
3607     return (-1);
3608 }
3609
3610 /* processes transmit completions */
3611 static uint8_t
3612 bxe_txeof(struct bxe_softc    *sc,
3613           struct bxe_fastpath *fp)
3614 {
3615     struct ifnet *ifp = sc->ifnet;
3616     uint16_t bd_cons, hw_cons, sw_cons, pkt_cons;
3617     uint16_t tx_bd_avail;
3618
3619     BXE_FP_TX_LOCK_ASSERT(fp);
3620
3621     bd_cons = fp->tx_bd_cons;
3622     hw_cons = le16toh(*fp->tx_cons_sb);
3623     sw_cons = fp->tx_pkt_cons;
3624
3625     while (sw_cons != hw_cons) {
3626         pkt_cons = TX_BD(sw_cons);
3627
3628         BLOGD(sc, DBG_TX,
3629               "TX: fp[%d]: hw_cons=%u sw_cons=%u pkt_cons=%u\n",
3630               fp->index, hw_cons, sw_cons, pkt_cons);
3631
3632         bd_cons = bxe_free_tx_pkt(sc, fp, pkt_cons);
3633
3634         sw_cons++;
3635     }
3636
3637     fp->tx_pkt_cons = sw_cons;
3638     fp->tx_bd_cons  = bd_cons;
3639
3640     BLOGD(sc, DBG_TX,
3641           "TX done: fp[%d]: hw_cons=%u sw_cons=%u sw_prod=%u\n",
3642           fp->index, hw_cons, fp->tx_pkt_cons, fp->tx_pkt_prod);
3643
3644     mb();
3645
3646     tx_bd_avail = bxe_tx_avail(sc, fp);
3647
3648     if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
3649         ifp->if_drv_flags |= IFF_DRV_OACTIVE;
3650     } else {
3651         ifp->if_drv_flags &= ~IFF_DRV_OACTIVE;
3652     }
3653
3654     if (fp->tx_pkt_prod != fp->tx_pkt_cons) {
3655         /* reset the watchdog timer if there are pending transmits */
3656         fp->watchdog_timer = BXE_TX_TIMEOUT;
3657         return (TRUE);
3658     } else {
3659         /* clear watchdog when there are no pending transmits */
3660         fp->watchdog_timer = 0;
3661         return (FALSE);
3662     }
3663 }
3664
3665 static void
3666 bxe_drain_tx_queues(struct bxe_softc *sc)
3667 {
3668     struct bxe_fastpath *fp;
3669     int i, count;
3670
3671     /* wait until all TX fastpath tasks have completed */
3672     for (i = 0; i < sc->num_queues; i++) {
3673         fp = &sc->fp[i];
3674
3675         count = 1000;
3676
3677         while (bxe_has_tx_work(fp)) {
3678
3679             BXE_FP_TX_LOCK(fp);
3680             bxe_txeof(sc, fp);
3681             BXE_FP_TX_UNLOCK(fp);
3682
3683             if (count == 0) {
3684                 BLOGE(sc, "Timeout waiting for fp[%d] "
3685                           "transmits to complete!\n", i);
3686                 bxe_panic(sc, ("tx drain failure\n"));
3687                 return;
3688             }
3689
3690             count--;
3691             DELAY(1000);
3692             rmb();
3693         }
3694     }
3695
3696     return;
3697 }
3698
3699 static int
3700 bxe_del_all_macs(struct bxe_softc          *sc,
3701                  struct ecore_vlan_mac_obj *mac_obj,
3702                  int                       mac_type,
3703                  uint8_t                   wait_for_comp)
3704 {
3705     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
3706     int rc;
3707
3708     /* wait for completion of requested */
3709     if (wait_for_comp) {
3710         bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
3711     }
3712
3713     /* Set the mac type of addresses we want to clear */
3714     bxe_set_bit(mac_type, &vlan_mac_flags);
3715
3716     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags, &ramrod_flags);
3717     if (rc < 0) {
3718         BLOGE(sc, "Failed to delete MACs (%d)\n", rc);
3719     }
3720
3721     return (rc);
3722 }
3723
3724 static int
3725 bxe_fill_accept_flags(struct bxe_softc *sc,
3726                       uint32_t         rx_mode,
3727                       unsigned long    *rx_accept_flags,
3728                       unsigned long    *tx_accept_flags)
3729 {
3730     /* Clear the flags first */
3731     *rx_accept_flags = 0;
3732     *tx_accept_flags = 0;
3733
3734     switch (rx_mode) {
3735     case BXE_RX_MODE_NONE:
3736         /*
3737          * 'drop all' supersedes any accept flags that may have been
3738          * passed to the function.
3739          */
3740         break;
3741
3742     case BXE_RX_MODE_NORMAL:
3743         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3744         bxe_set_bit(ECORE_ACCEPT_MULTICAST, rx_accept_flags);
3745         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3746
3747         /* internal switching mode */
3748         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3749         bxe_set_bit(ECORE_ACCEPT_MULTICAST, tx_accept_flags);
3750         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3751
3752         break;
3753
3754     case BXE_RX_MODE_ALLMULTI:
3755         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3756         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3757         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3758
3759         /* internal switching mode */
3760         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3761         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3762         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3763
3764         break;
3765
3766     case BXE_RX_MODE_PROMISC:
3767         /*
3768          * According to deffinition of SI mode, iface in promisc mode
3769          * should receive matched and unmatched (in resolution of port)
3770          * unicast packets.
3771          */
3772         bxe_set_bit(ECORE_ACCEPT_UNMATCHED, rx_accept_flags);
3773         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3774         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3775         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3776
3777         /* internal switching mode */
3778         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3779         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3780
3781         if (IS_MF_SI(sc)) {
3782             bxe_set_bit(ECORE_ACCEPT_ALL_UNICAST, tx_accept_flags);
3783         } else {
3784             bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3785         }
3786
3787         break;
3788
3789     default:
3790         BLOGE(sc, "Unknown rx_mode (%d)\n", rx_mode);
3791         return (-1);
3792     }
3793
3794     /* Set ACCEPT_ANY_VLAN as we do not enable filtering by VLAN */
3795     if (rx_mode != BXE_RX_MODE_NONE) {
3796         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, rx_accept_flags);
3797         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, tx_accept_flags);
3798     }
3799
3800     return (0);
3801 }
3802
3803 static int
3804 bxe_set_q_rx_mode(struct bxe_softc *sc,
3805                   uint8_t          cl_id,
3806                   unsigned long    rx_mode_flags,
3807                   unsigned long    rx_accept_flags,
3808                   unsigned long    tx_accept_flags,
3809                   unsigned long    ramrod_flags)
3810 {
3811     struct ecore_rx_mode_ramrod_params ramrod_param;
3812     int rc;
3813
3814     memset(&ramrod_param, 0, sizeof(ramrod_param));
3815
3816     /* Prepare ramrod parameters */
3817     ramrod_param.cid = 0;
3818     ramrod_param.cl_id = cl_id;
3819     ramrod_param.rx_mode_obj = &sc->rx_mode_obj;
3820     ramrod_param.func_id = SC_FUNC(sc);
3821
3822     ramrod_param.pstate = &sc->sp_state;
3823     ramrod_param.state = ECORE_FILTER_RX_MODE_PENDING;
3824
3825     ramrod_param.rdata = BXE_SP(sc, rx_mode_rdata);
3826     ramrod_param.rdata_mapping = BXE_SP_MAPPING(sc, rx_mode_rdata);
3827
3828     bxe_set_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
3829
3830     ramrod_param.ramrod_flags = ramrod_flags;
3831     ramrod_param.rx_mode_flags = rx_mode_flags;
3832
3833     ramrod_param.rx_accept_flags = rx_accept_flags;
3834     ramrod_param.tx_accept_flags = tx_accept_flags;
3835
3836     rc = ecore_config_rx_mode(sc, &ramrod_param);
3837     if (rc < 0) {
3838         BLOGE(sc, "Set rx_mode %d failed\n", sc->rx_mode);
3839         return (rc);
3840     }
3841
3842     return (0);
3843 }
3844
3845 static int
3846 bxe_set_storm_rx_mode(struct bxe_softc *sc)
3847 {
3848     unsigned long rx_mode_flags = 0, ramrod_flags = 0;
3849     unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
3850     int rc;
3851
3852     rc = bxe_fill_accept_flags(sc, sc->rx_mode, &rx_accept_flags,
3853                                &tx_accept_flags);
3854     if (rc) {
3855         return (rc);
3856     }
3857
3858     bxe_set_bit(RAMROD_RX, &ramrod_flags);
3859     bxe_set_bit(RAMROD_TX, &ramrod_flags);
3860
3861     /* XXX ensure all fastpath have same cl_id and/or move it to bxe_softc */
3862     return (bxe_set_q_rx_mode(sc, sc->fp[0].cl_id, rx_mode_flags,
3863                               rx_accept_flags, tx_accept_flags,
3864                               ramrod_flags));
3865 }
3866
3867 /* returns the "mcp load_code" according to global load_count array */
3868 static int
3869 bxe_nic_load_no_mcp(struct bxe_softc *sc)
3870 {
3871     int path = SC_PATH(sc);
3872     int port = SC_PORT(sc);
3873
3874     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3875           path, load_count[path][0], load_count[path][1],
3876           load_count[path][2]);
3877     load_count[path][0]++;
3878     load_count[path][1 + port]++;
3879     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3880           path, load_count[path][0], load_count[path][1],
3881           load_count[path][2]);
3882     if (load_count[path][0] == 1) {
3883         return (FW_MSG_CODE_DRV_LOAD_COMMON);
3884     } else if (load_count[path][1 + port] == 1) {
3885         return (FW_MSG_CODE_DRV_LOAD_PORT);
3886     } else {
3887         return (FW_MSG_CODE_DRV_LOAD_FUNCTION);
3888     }
3889 }
3890
3891 /* returns the "mcp load_code" according to global load_count array */
3892 static int
3893 bxe_nic_unload_no_mcp(struct bxe_softc *sc)
3894 {
3895     int port = SC_PORT(sc);
3896     int path = SC_PATH(sc);
3897
3898     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3899           path, load_count[path][0], load_count[path][1],
3900           load_count[path][2]);
3901     load_count[path][0]--;
3902     load_count[path][1 + port]--;
3903     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3904           path, load_count[path][0], load_count[path][1],
3905           load_count[path][2]);
3906     if (load_count[path][0] == 0) {
3907         return (FW_MSG_CODE_DRV_UNLOAD_COMMON);
3908     } else if (load_count[path][1 + port] == 0) {
3909         return (FW_MSG_CODE_DRV_UNLOAD_PORT);
3910     } else {
3911         return (FW_MSG_CODE_DRV_UNLOAD_FUNCTION);
3912     }
3913 }
3914
3915 /* request unload mode from the MCP: COMMON, PORT or FUNCTION */
3916 static uint32_t
3917 bxe_send_unload_req(struct bxe_softc *sc,
3918                     int              unload_mode)
3919 {
3920     uint32_t reset_code = 0;
3921 #if 0
3922     int port = SC_PORT(sc);
3923     int path = SC_PATH(sc);
3924 #endif
3925
3926     /* Select the UNLOAD request mode */
3927     if (unload_mode == UNLOAD_NORMAL) {
3928         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
3929     }
3930 #if 0
3931     else if (sc->flags & BXE_NO_WOL_FLAG) {
3932         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP;
3933     } else if (sc->wol) {
3934         uint32_t emac_base = port ? GRCBASE_EMAC1 : GRCBASE_EMAC0;
3935         uint8_t *mac_addr = sc->dev->dev_addr;
3936         uint32_t val;
3937         uint16_t pmc;
3938
3939         /*
3940          * The mac address is written to entries 1-4 to
3941          * preserve entry 0 which is used by the PMF
3942          */
3943         uint8_t entry = (SC_VN(sc) + 1)*8;
3944
3945         val = (mac_addr[0] << 8) | mac_addr[1];
3946         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry, val);
3947
3948         val = (mac_addr[2] << 24) | (mac_addr[3] << 16) |
3949               (mac_addr[4] << 8) | mac_addr[5];
3950         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry + 4, val);
3951
3952         /* Enable the PME and clear the status */
3953         pmc = pci_read_config(sc->dev,
3954                               (sc->devinfo.pcie_pm_cap_reg +
3955                                PCIR_POWER_STATUS),
3956                               2);
3957         pmc |= PCIM_PSTAT_PMEENABLE | PCIM_PSTAT_PME;
3958         pci_write_config(sc->dev,
3959                          (sc->devinfo.pcie_pm_cap_reg +
3960                           PCIR_POWER_STATUS),
3961                          pmc, 4);
3962
3963         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_EN;
3964     }
3965 #endif
3966     else {
3967         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
3968     }
3969
3970     /* Send the request to the MCP */
3971     if (!BXE_NOMCP(sc)) {
3972         reset_code = bxe_fw_command(sc, reset_code, 0);
3973     } else {
3974         reset_code = bxe_nic_unload_no_mcp(sc);
3975     }
3976
3977     return (reset_code);
3978 }
3979
3980 /* send UNLOAD_DONE command to the MCP */
3981 static void
3982 bxe_send_unload_done(struct bxe_softc *sc,
3983                      uint8_t          keep_link)
3984 {
3985     uint32_t reset_param =
3986         keep_link ? DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET : 0;
3987
3988     /* Report UNLOAD_DONE to MCP */
3989     if (!BXE_NOMCP(sc)) {
3990         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, reset_param);
3991     }
3992 }
3993
3994 static int
3995 bxe_func_wait_started(struct bxe_softc *sc)
3996 {
3997     int tout = 50;
3998
3999     if (!sc->port.pmf) {
4000         return (0);
4001     }
4002
4003     /*
4004      * (assumption: No Attention from MCP at this stage)
4005      * PMF probably in the middle of TX disable/enable transaction
4006      * 1. Sync IRS for default SB
4007      * 2. Sync SP queue - this guarantees us that attention handling started
4008      * 3. Wait, that TX disable/enable transaction completes
4009      *
4010      * 1+2 guarantee that if DCBX attention was scheduled it already changed
4011      * pending bit of transaction from STARTED-->TX_STOPPED, if we already
4012      * received completion for the transaction the state is TX_STOPPED.
4013      * State will return to STARTED after completion of TX_STOPPED-->STARTED
4014      * transaction.
4015      */
4016
4017     /* XXX make sure default SB ISR is done */
4018     /* need a way to synchronize an irq (intr_mtx?) */
4019
4020     /* XXX flush any work queues */
4021
4022     while (ecore_func_get_state(sc, &sc->func_obj) !=
4023            ECORE_F_STATE_STARTED && tout--) {
4024         DELAY(20000);
4025     }
4026
4027     if (ecore_func_get_state(sc, &sc->func_obj) != ECORE_F_STATE_STARTED) {
4028         /*
4029          * Failed to complete the transaction in a "good way"
4030          * Force both transactions with CLR bit.
4031          */
4032         struct ecore_func_state_params func_params = { NULL };
4033
4034         BLOGE(sc, "Unexpected function state! "
4035                   "Forcing STARTED-->TX_STOPPED-->STARTED\n");
4036
4037         func_params.f_obj = &sc->func_obj;
4038         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4039
4040         /* STARTED-->TX_STOPPED */
4041         func_params.cmd = ECORE_F_CMD_TX_STOP;
4042         ecore_func_state_change(sc, &func_params);
4043
4044         /* TX_STOPPED-->STARTED */
4045         func_params.cmd = ECORE_F_CMD_TX_START;
4046         return (ecore_func_state_change(sc, &func_params));
4047     }
4048
4049     return (0);
4050 }
4051
4052 static int
4053 bxe_stop_queue(struct bxe_softc *sc,
4054                int              index)
4055 {
4056     struct bxe_fastpath *fp = &sc->fp[index];
4057     struct ecore_queue_state_params q_params = { NULL };
4058     int rc;
4059
4060     BLOGD(sc, DBG_LOAD, "stopping queue %d cid %d\n", index, fp->index);
4061
4062     q_params.q_obj = &sc->sp_objs[fp->index].q_obj;
4063     /* We want to wait for completion in this context */
4064     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
4065
4066     /* Stop the primary connection: */
4067
4068     /* ...halt the connection */
4069     q_params.cmd = ECORE_Q_CMD_HALT;
4070     rc = ecore_queue_state_change(sc, &q_params);
4071     if (rc) {
4072         return (rc);
4073     }
4074
4075     /* ...terminate the connection */
4076     q_params.cmd = ECORE_Q_CMD_TERMINATE;
4077     memset(&q_params.params.terminate, 0, sizeof(q_params.params.terminate));
4078     q_params.params.terminate.cid_index = FIRST_TX_COS_INDEX;
4079     rc = ecore_queue_state_change(sc, &q_params);
4080     if (rc) {
4081         return (rc);
4082     }
4083
4084     /* ...delete cfc entry */
4085     q_params.cmd = ECORE_Q_CMD_CFC_DEL;
4086     memset(&q_params.params.cfc_del, 0, sizeof(q_params.params.cfc_del));
4087     q_params.params.cfc_del.cid_index = FIRST_TX_COS_INDEX;
4088     return (ecore_queue_state_change(sc, &q_params));
4089 }
4090
4091 /* wait for the outstanding SP commands */
4092 static inline uint8_t
4093 bxe_wait_sp_comp(struct bxe_softc *sc,
4094                  unsigned long    mask)
4095 {
4096     unsigned long tmp;
4097     int tout = 5000; /* wait for 5 secs tops */
4098
4099     while (tout--) {
4100         mb();
4101         if (!(atomic_load_acq_long(&sc->sp_state) & mask)) {
4102             return (TRUE);
4103         }
4104
4105         DELAY(1000);
4106     }
4107
4108     mb();
4109
4110     tmp = atomic_load_acq_long(&sc->sp_state);
4111     if (tmp & mask) {
4112         BLOGE(sc, "Filtering completion timed out: "
4113                   "sp_state 0x%lx, mask 0x%lx\n",
4114               tmp, mask);
4115         return (FALSE);
4116     }
4117
4118     return (FALSE);
4119 }
4120
4121 static int
4122 bxe_func_stop(struct bxe_softc *sc)
4123 {
4124     struct ecore_func_state_params func_params = { NULL };
4125     int rc;
4126
4127     /* prepare parameters for function state transitions */
4128     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4129     func_params.f_obj = &sc->func_obj;
4130     func_params.cmd = ECORE_F_CMD_STOP;
4131
4132     /*
4133      * Try to stop the function the 'good way'. If it fails (in case
4134      * of a parity error during bxe_chip_cleanup()) and we are
4135      * not in a debug mode, perform a state transaction in order to
4136      * enable further HW_RESET transaction.
4137      */
4138     rc = ecore_func_state_change(sc, &func_params);
4139     if (rc) {
4140         BLOGE(sc, "FUNC_STOP ramrod failed. "
4141                   "Running a dry transaction\n");
4142         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4143         return (ecore_func_state_change(sc, &func_params));
4144     }
4145
4146     return (0);
4147 }
4148
4149 static int
4150 bxe_reset_hw(struct bxe_softc *sc,
4151              uint32_t         load_code)
4152 {
4153     struct ecore_func_state_params func_params = { NULL };
4154
4155     /* Prepare parameters for function state transitions */
4156     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4157
4158     func_params.f_obj = &sc->func_obj;
4159     func_params.cmd = ECORE_F_CMD_HW_RESET;
4160
4161     func_params.params.hw_init.load_phase = load_code;
4162
4163     return (ecore_func_state_change(sc, &func_params));
4164 }
4165
4166 static void
4167 bxe_int_disable_sync(struct bxe_softc *sc,
4168                      int              disable_hw)
4169 {
4170     if (disable_hw) {
4171         /* prevent the HW from sending interrupts */
4172         bxe_int_disable(sc);
4173     }
4174
4175     /* XXX need a way to synchronize ALL irqs (intr_mtx?) */
4176     /* make sure all ISRs are done */
4177
4178     /* XXX make sure sp_task is not running */
4179     /* cancel and flush work queues */
4180 }
4181
4182 static void
4183 bxe_chip_cleanup(struct bxe_softc *sc,
4184                  uint32_t         unload_mode,
4185                  uint8_t          keep_link)
4186 {
4187     int port = SC_PORT(sc);
4188     struct ecore_mcast_ramrod_params rparam = { NULL };
4189     uint32_t reset_code;
4190     int i, rc = 0;
4191
4192     bxe_drain_tx_queues(sc);
4193
4194     /* give HW time to discard old tx messages */
4195     DELAY(1000);
4196
4197     /* Clean all ETH MACs */
4198     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_ETH_MAC, FALSE);
4199     if (rc < 0) {
4200         BLOGE(sc, "Failed to delete all ETH MACs (%d)\n", rc);
4201     }
4202
4203     /* Clean up UC list  */
4204     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_UC_LIST_MAC, TRUE);
4205     if (rc < 0) {
4206         BLOGE(sc, "Failed to delete UC MACs list (%d)\n", rc);
4207     }
4208
4209     /* Disable LLH */
4210     if (!CHIP_IS_E1(sc)) {
4211         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
4212     }
4213
4214     /* Set "drop all" to stop Rx */
4215
4216     /*
4217      * We need to take the BXE_MCAST_LOCK() here in order to prevent
4218      * a race between the completion code and this code.
4219      */
4220     BXE_MCAST_LOCK(sc);
4221
4222     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
4223         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
4224     } else {
4225         bxe_set_storm_rx_mode(sc);
4226     }
4227
4228     /* Clean up multicast configuration */
4229     rparam.mcast_obj = &sc->mcast_obj;
4230     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4231     if (rc < 0) {
4232         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4233     }
4234
4235     BXE_MCAST_UNLOCK(sc);
4236
4237     // XXX bxe_iov_chip_cleanup(sc);
4238
4239     /*
4240      * Send the UNLOAD_REQUEST to the MCP. This will return if
4241      * this function should perform FUNCTION, PORT, or COMMON HW
4242      * reset.
4243      */
4244     reset_code = bxe_send_unload_req(sc, unload_mode);
4245
4246     /*
4247      * (assumption: No Attention from MCP at this stage)
4248      * PMF probably in the middle of TX disable/enable transaction
4249      */
4250     rc = bxe_func_wait_started(sc);
4251     if (rc) {
4252         BLOGE(sc, "bxe_func_wait_started failed\n");
4253     }
4254
4255     /*
4256      * Close multi and leading connections
4257      * Completions for ramrods are collected in a synchronous way
4258      */
4259     for (i = 0; i < sc->num_queues; i++) {
4260         if (bxe_stop_queue(sc, i)) {
4261             goto unload_error;
4262         }
4263     }
4264
4265     /*
4266      * If SP settings didn't get completed so far - something
4267      * very wrong has happen.
4268      */
4269     if (!bxe_wait_sp_comp(sc, ~0x0UL)) {
4270         BLOGE(sc, "Common slow path ramrods got stuck!\n");
4271     }
4272
4273 unload_error:
4274
4275     rc = bxe_func_stop(sc);
4276     if (rc) {
4277         BLOGE(sc, "Function stop failed!\n");
4278     }
4279
4280     /* disable HW interrupts */
4281     bxe_int_disable_sync(sc, TRUE);
4282
4283     /* detach interrupts */
4284     bxe_interrupt_detach(sc);
4285
4286     /* Reset the chip */
4287     rc = bxe_reset_hw(sc, reset_code);
4288     if (rc) {
4289         BLOGE(sc, "Hardware reset failed\n");
4290     }
4291
4292     /* Report UNLOAD_DONE to MCP */
4293     bxe_send_unload_done(sc, keep_link);
4294 }
4295
4296 static void
4297 bxe_disable_close_the_gate(struct bxe_softc *sc)
4298 {
4299     uint32_t val;
4300     int port = SC_PORT(sc);
4301
4302     BLOGD(sc, DBG_LOAD,
4303           "Disabling 'close the gates'\n");
4304
4305     if (CHIP_IS_E1(sc)) {
4306         uint32_t addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
4307                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
4308         val = REG_RD(sc, addr);
4309         val &= ~(0x300);
4310         REG_WR(sc, addr, val);
4311     } else {
4312         val = REG_RD(sc, MISC_REG_AEU_GENERAL_MASK);
4313         val &= ~(MISC_AEU_GENERAL_MASK_REG_AEU_PXP_CLOSE_MASK |
4314                  MISC_AEU_GENERAL_MASK_REG_AEU_NIG_CLOSE_MASK);
4315         REG_WR(sc, MISC_REG_AEU_GENERAL_MASK, val);
4316     }
4317 }
4318
4319 /*
4320  * Cleans the object that have internal lists without sending
4321  * ramrods. Should be run when interrutps are disabled.
4322  */
4323 static void
4324 bxe_squeeze_objects(struct bxe_softc *sc)
4325 {
4326     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
4327     struct ecore_mcast_ramrod_params rparam = { NULL };
4328     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
4329     int rc;
4330
4331     /* Cleanup MACs' object first... */
4332
4333     /* Wait for completion of requested */
4334     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
4335     /* Perform a dry cleanup */
4336     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &ramrod_flags);
4337
4338     /* Clean ETH primary MAC */
4339     bxe_set_bit(ECORE_ETH_MAC, &vlan_mac_flags);
4340     rc = mac_obj->delete_all(sc, &sc->sp_objs->mac_obj, &vlan_mac_flags,
4341                              &ramrod_flags);
4342     if (rc != 0) {
4343         BLOGE(sc, "Failed to clean ETH MACs (%d)\n", rc);
4344     }
4345
4346     /* Cleanup UC list */
4347     vlan_mac_flags = 0;
4348     bxe_set_bit(ECORE_UC_LIST_MAC, &vlan_mac_flags);
4349     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags,
4350                              &ramrod_flags);
4351     if (rc != 0) {
4352         BLOGE(sc, "Failed to clean UC list MACs (%d)\n", rc);
4353     }
4354
4355     /* Now clean mcast object... */
4356
4357     rparam.mcast_obj = &sc->mcast_obj;
4358     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &rparam.ramrod_flags);
4359
4360     /* Add a DEL command... */
4361     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4362     if (rc < 0) {
4363         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4364     }
4365
4366     /* now wait until all pending commands are cleared */
4367
4368     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4369     while (rc != 0) {
4370         if (rc < 0) {
4371             BLOGE(sc, "Failed to clean MCAST object (%d)\n", rc);
4372             return;
4373         }
4374
4375         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4376     }
4377 }
4378
4379 /* stop the controller */
4380 static __noinline int
4381 bxe_nic_unload(struct bxe_softc *sc,
4382                uint32_t         unload_mode,
4383                uint8_t          keep_link)
4384 {
4385     uint8_t global = FALSE;
4386     uint32_t val;
4387
4388     BXE_CORE_LOCK_ASSERT(sc);
4389
4390     BLOGD(sc, DBG_LOAD, "Starting NIC unload...\n");
4391
4392     /* mark driver as unloaded in shmem2 */
4393     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
4394         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
4395         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
4396                   val & ~DRV_FLAGS_CAPABILITIES_LOADED_L2);
4397     }
4398
4399     if (IS_PF(sc) && sc->recovery_state != BXE_RECOVERY_DONE &&
4400         (sc->state == BXE_STATE_CLOSED || sc->state == BXE_STATE_ERROR)) {
4401         /*
4402          * We can get here if the driver has been unloaded
4403          * during parity error recovery and is either waiting for a
4404          * leader to complete or for other functions to unload and
4405          * then ifconfig down has been issued. In this case we want to
4406          * unload and let other functions to complete a recovery
4407          * process.
4408          */
4409         sc->recovery_state = BXE_RECOVERY_DONE;
4410         sc->is_leader = 0;
4411         bxe_release_leader_lock(sc);
4412         mb();
4413
4414         BLOGD(sc, DBG_LOAD, "Releasing a leadership...\n");
4415         BLOGE(sc, "Can't unload in closed or error state\n");
4416         return (-1);
4417     }
4418
4419     /*
4420      * Nothing to do during unload if previous bxe_nic_load()
4421      * did not completed succesfully - all resourses are released.
4422      */
4423     if ((sc->state == BXE_STATE_CLOSED) ||
4424         (sc->state == BXE_STATE_ERROR)) {
4425         return (0);
4426     }
4427
4428     sc->state = BXE_STATE_CLOSING_WAITING_HALT;
4429     mb();
4430
4431     /* stop tx */
4432     bxe_tx_disable(sc);
4433
4434     sc->rx_mode = BXE_RX_MODE_NONE;
4435     /* XXX set rx mode ??? */
4436
4437     if (IS_PF(sc)) {
4438         /* set ALWAYS_ALIVE bit in shmem */
4439         sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
4440
4441         bxe_drv_pulse(sc);
4442
4443         bxe_stats_handle(sc, STATS_EVENT_STOP);
4444         bxe_save_statistics(sc);
4445     }
4446
4447     /* wait till consumers catch up with producers in all queues */
4448     bxe_drain_tx_queues(sc);
4449
4450     /* if VF indicate to PF this function is going down (PF will delete sp
4451      * elements and clear initializations
4452      */
4453     if (IS_VF(sc)) {
4454         ; /* bxe_vfpf_close_vf(sc); */
4455     } else if (unload_mode != UNLOAD_RECOVERY) {
4456         /* if this is a normal/close unload need to clean up chip */
4457         bxe_chip_cleanup(sc, unload_mode, keep_link);
4458     } else {
4459         /* Send the UNLOAD_REQUEST to the MCP */
4460         bxe_send_unload_req(sc, unload_mode);
4461
4462         /*
4463          * Prevent transactions to host from the functions on the
4464          * engine that doesn't reset global blocks in case of global
4465          * attention once gloabl blocks are reset and gates are opened
4466          * (the engine which leader will perform the recovery
4467          * last).
4468          */
4469         if (!CHIP_IS_E1x(sc)) {
4470             bxe_pf_disable(sc);
4471         }
4472
4473         /* disable HW interrupts */
4474         bxe_int_disable_sync(sc, TRUE);
4475
4476         /* detach interrupts */
4477         bxe_interrupt_detach(sc);
4478
4479         /* Report UNLOAD_DONE to MCP */
4480         bxe_send_unload_done(sc, FALSE);
4481     }
4482
4483     /*
4484      * At this stage no more interrupts will arrive so we may safely clean
4485      * the queue'able objects here in case they failed to get cleaned so far.
4486      */
4487     if (IS_PF(sc)) {
4488         bxe_squeeze_objects(sc);
4489     }
4490
4491     /* There should be no more pending SP commands at this stage */
4492     sc->sp_state = 0;
4493
4494     sc->port.pmf = 0;
4495
4496     bxe_free_fp_buffers(sc);
4497
4498     if (IS_PF(sc)) {
4499         bxe_free_mem(sc);
4500     }
4501
4502     bxe_free_fw_stats_mem(sc);
4503
4504     sc->state = BXE_STATE_CLOSED;
4505
4506     /*
4507      * Check if there are pending parity attentions. If there are - set
4508      * RECOVERY_IN_PROGRESS.
4509      */
4510     if (IS_PF(sc) && bxe_chk_parity_attn(sc, &global, FALSE)) {
4511         bxe_set_reset_in_progress(sc);
4512
4513         /* Set RESET_IS_GLOBAL if needed */
4514         if (global) {
4515             bxe_set_reset_global(sc);
4516         }
4517     }
4518
4519     /*
4520      * The last driver must disable a "close the gate" if there is no
4521      * parity attention or "process kill" pending.
4522      */
4523     if (IS_PF(sc) && !bxe_clear_pf_load(sc) &&
4524         bxe_reset_is_done(sc, SC_PATH(sc))) {
4525         bxe_disable_close_the_gate(sc);
4526     }
4527
4528     BLOGD(sc, DBG_LOAD, "Ended NIC unload\n");
4529
4530     return (0);
4531 }
4532
4533 /*
4534  * Called by the OS to set various media options (i.e. link, speed, etc.) when
4535  * the user runs "ifconfig bxe media ..." or "ifconfig bxe mediaopt ...".
4536  */
4537 static int
4538 bxe_ifmedia_update(struct ifnet *ifp)
4539 {
4540     struct bxe_softc *sc = (struct bxe_softc *)ifp->if_softc;
4541     struct ifmedia *ifm;
4542
4543     ifm = &sc->ifmedia;
4544
4545     /* We only support Ethernet media type. */
4546     if (IFM_TYPE(ifm->ifm_media) != IFM_ETHER) {
4547         return (EINVAL);
4548     }
4549
4550     switch (IFM_SUBTYPE(ifm->ifm_media)) {
4551     case IFM_AUTO:
4552          break;
4553     case IFM_10G_CX4:
4554     case IFM_10G_SR:
4555     case IFM_10G_T:
4556     case IFM_10G_TWINAX:
4557     default:
4558         /* We don't support changing the media type. */
4559         BLOGD(sc, DBG_LOAD, "Invalid media type (%d)\n",
4560               IFM_SUBTYPE(ifm->ifm_media));
4561         return (EINVAL);
4562     }
4563
4564     return (0);
4565 }
4566
4567 /*
4568  * Called by the OS to get the current media status (i.e. link, speed, etc.).
4569  */
4570 static void
4571 bxe_ifmedia_status(struct ifnet *ifp, struct ifmediareq *ifmr)
4572 {
4573     struct bxe_softc *sc = ifp->if_softc;
4574
4575     /* Report link down if the driver isn't running. */
4576     if ((ifp->if_drv_flags & IFF_DRV_RUNNING) == 0) {
4577         ifmr->ifm_active |= IFM_NONE;
4578         return;
4579     }
4580
4581     /* Setup the default interface info. */
4582     ifmr->ifm_status = IFM_AVALID;
4583     ifmr->ifm_active = IFM_ETHER;
4584
4585     if (sc->link_vars.link_up) {
4586         ifmr->ifm_status |= IFM_ACTIVE;
4587     } else {
4588         ifmr->ifm_active |= IFM_NONE;
4589         return;
4590     }
4591
4592     ifmr->ifm_active |= sc->media;
4593
4594     if (sc->link_vars.duplex == DUPLEX_FULL) {
4595         ifmr->ifm_active |= IFM_FDX;
4596     } else {
4597         ifmr->ifm_active |= IFM_HDX;
4598     }
4599 }
4600
4601 static int
4602 bxe_ioctl_nvram(struct bxe_softc *sc,
4603                 uint32_t         priv_op,
4604                 struct ifreq     *ifr)
4605 {
4606     struct bxe_nvram_data nvdata_base;
4607     struct bxe_nvram_data *nvdata;
4608     int len;
4609     int error = 0;
4610
4611     copyin(ifr->ifr_data, &nvdata_base, sizeof(nvdata_base));
4612
4613     len = (sizeof(struct bxe_nvram_data) +
4614            nvdata_base.len -
4615            sizeof(uint32_t));
4616
4617     if (len > sizeof(struct bxe_nvram_data)) {
4618         if ((nvdata = (struct bxe_nvram_data *)
4619                  malloc(len, M_DEVBUF,
4620                         (M_NOWAIT | M_ZERO))) == NULL) {
4621             BLOGE(sc, "BXE_IOC_RD_NVRAM malloc failed\n");
4622             return (1);
4623         }
4624         memcpy(nvdata, &nvdata_base, sizeof(struct bxe_nvram_data));
4625     } else {
4626         nvdata = &nvdata_base;
4627     }
4628
4629     if (priv_op == BXE_IOC_RD_NVRAM) {
4630         BLOGD(sc, DBG_IOCTL, "IOC_RD_NVRAM 0x%x %d\n",
4631               nvdata->offset, nvdata->len);
4632         error = bxe_nvram_read(sc,
4633                                nvdata->offset,
4634                                (uint8_t *)nvdata->value,
4635                                nvdata->len);
4636         copyout(nvdata, ifr->ifr_data, len);
4637     } else { /* BXE_IOC_WR_NVRAM */
4638         BLOGD(sc, DBG_IOCTL, "IOC_WR_NVRAM 0x%x %d\n",
4639               nvdata->offset, nvdata->len);
4640         copyin(ifr->ifr_data, nvdata, len);
4641         error = bxe_nvram_write(sc,
4642                                 nvdata->offset,
4643                                 (uint8_t *)nvdata->value,
4644                                 nvdata->len);
4645     }
4646
4647     if (len > sizeof(struct bxe_nvram_data)) {
4648         free(nvdata, M_DEVBUF);
4649     }
4650
4651     return (error);
4652 }
4653
4654 static int
4655 bxe_ioctl_stats_show(struct bxe_softc *sc,
4656                      uint32_t         priv_op,
4657                      struct ifreq     *ifr)
4658 {
4659     const size_t str_size   = (BXE_NUM_ETH_STATS * STAT_NAME_LEN);
4660     const size_t stats_size = (BXE_NUM_ETH_STATS * sizeof(uint64_t));
4661     caddr_t p_tmp;
4662     uint32_t *offset;
4663     int i;
4664
4665     switch (priv_op)
4666     {
4667     case BXE_IOC_STATS_SHOW_NUM:
4668         memset(ifr->ifr_data, 0, sizeof(union bxe_stats_show_data));
4669         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.num =
4670             BXE_NUM_ETH_STATS;
4671         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.len =
4672             STAT_NAME_LEN;
4673         return (0);
4674
4675     case BXE_IOC_STATS_SHOW_STR:
4676         memset(ifr->ifr_data, 0, str_size);
4677         p_tmp = ifr->ifr_data;
4678         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4679             strcpy(p_tmp, bxe_eth_stats_arr[i].string);
4680             p_tmp += STAT_NAME_LEN;
4681         }
4682         return (0);
4683
4684     case BXE_IOC_STATS_SHOW_CNT:
4685         memset(ifr->ifr_data, 0, stats_size);
4686         p_tmp = ifr->ifr_data;
4687         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4688             offset = ((uint32_t *)&sc->eth_stats +
4689                       bxe_eth_stats_arr[i].offset);
4690             switch (bxe_eth_stats_arr[i].size) {
4691             case 4:
4692                 *((uint64_t *)p_tmp) = (uint64_t)*offset;
4693                 break;
4694             case 8:
4695                 *((uint64_t *)p_tmp) = HILO_U64(*offset, *(offset + 1));
4696                 break;
4697             default:
4698                 *((uint64_t *)p_tmp) = 0;
4699             }
4700             p_tmp += sizeof(uint64_t);
4701         }
4702         return (0);
4703
4704     default:
4705         return (-1);
4706     }
4707 }
4708
4709 static void
4710 bxe_handle_chip_tq(void *context,
4711                    int  pending)
4712 {
4713     struct bxe_softc *sc = (struct bxe_softc *)context;
4714     long work = atomic_load_acq_long(&sc->chip_tq_flags);
4715
4716     switch (work)
4717     {
4718     case CHIP_TQ_START:
4719         if ((sc->ifnet->if_flags & IFF_UP) &&
4720             !(sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
4721             /* start the interface */
4722             BLOGD(sc, DBG_LOAD, "Starting the interface...\n");
4723             BXE_CORE_LOCK(sc);
4724             bxe_init_locked(sc);
4725             BXE_CORE_UNLOCK(sc);
4726         }
4727         break;
4728
4729     case CHIP_TQ_STOP:
4730         if (!(sc->ifnet->if_flags & IFF_UP) &&
4731             (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
4732             /* bring down the interface */
4733             BLOGD(sc, DBG_LOAD, "Stopping the interface...\n");
4734             bxe_periodic_stop(sc);
4735             BXE_CORE_LOCK(sc);
4736             bxe_stop_locked(sc);
4737             BXE_CORE_UNLOCK(sc);
4738         }
4739         break;
4740
4741     case CHIP_TQ_REINIT:
4742         if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
4743             /* restart the interface */
4744             BLOGD(sc, DBG_LOAD, "Restarting the interface...\n");
4745             bxe_periodic_stop(sc);
4746             BXE_CORE_LOCK(sc);
4747             bxe_stop_locked(sc);
4748             bxe_init_locked(sc);
4749             BXE_CORE_UNLOCK(sc);
4750         }
4751         break;
4752
4753     default:
4754         break;
4755     }
4756 }
4757
4758 /*
4759  * Handles any IOCTL calls from the operating system.
4760  *
4761  * Returns:
4762  *   0 = Success, >0 Failure
4763  */
4764 static int
4765 bxe_ioctl(struct ifnet *ifp,
4766           u_long       command,
4767           caddr_t      data)
4768 {
4769     struct bxe_softc *sc = ifp->if_softc;
4770     struct ifreq *ifr = (struct ifreq *)data;
4771     struct bxe_nvram_data *nvdata;
4772     uint32_t priv_op;
4773     int mask = 0;
4774     int reinit = 0;
4775     int error = 0;
4776
4777     int mtu_min = (ETH_MIN_PACKET_SIZE - ETH_HLEN);
4778     int mtu_max = (MJUM9BYTES - ETH_OVERHEAD - IP_HEADER_ALIGNMENT_PADDING);
4779
4780     switch (command)
4781     {
4782     case SIOCSIFMTU:
4783         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFMTU ioctl (mtu=%d)\n",
4784               ifr->ifr_mtu);
4785
4786         if (sc->mtu == ifr->ifr_mtu) {
4787             /* nothing to change */
4788             break;
4789         }
4790
4791         if ((ifr->ifr_mtu < mtu_min) || (ifr->ifr_mtu > mtu_max)) {
4792             BLOGE(sc, "Unsupported MTU size %d (range is %d-%d)\n",
4793                   ifr->ifr_mtu, mtu_min, mtu_max);
4794             error = EINVAL;
4795             break;
4796         }
4797
4798         atomic_store_rel_int((volatile unsigned int *)&sc->mtu,
4799                              (unsigned long)ifr->ifr_mtu);
4800         atomic_store_rel_long((volatile unsigned long *)&ifp->if_mtu,
4801                               (unsigned long)ifr->ifr_mtu);
4802
4803         reinit = 1;
4804         break;
4805
4806     case SIOCSIFFLAGS:
4807         /* toggle the interface state up or down */
4808         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFFLAGS ioctl\n");
4809
4810         /* check if the interface is up */
4811         if (ifp->if_flags & IFF_UP) {
4812             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4813                 /* set the receive mode flags */
4814                 bxe_set_rx_mode(sc);
4815             } else {
4816                 atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_START);
4817                 taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
4818             }
4819         } else {
4820             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4821                 atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_STOP);
4822                 taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
4823             }
4824         }
4825
4826         break;
4827
4828     case SIOCADDMULTI:
4829     case SIOCDELMULTI:
4830         /* add/delete multicast addresses */
4831         BLOGD(sc, DBG_IOCTL, "Received SIOCADDMULTI/SIOCDELMULTI ioctl\n");
4832
4833         /* check if the interface is up */
4834         if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4835             /* set the receive mode flags */
4836             bxe_set_rx_mode(sc);
4837         }
4838
4839         break;
4840
4841     case SIOCSIFCAP:
4842         /* find out which capabilities have changed */
4843         mask = (ifr->ifr_reqcap ^ ifp->if_capenable);
4844
4845         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFCAP ioctl (mask=0x%08x)\n",
4846               mask);
4847
4848         /* toggle the LRO capabilites enable flag */
4849         if (mask & IFCAP_LRO) {
4850             ifp->if_capenable ^= IFCAP_LRO;
4851             BLOGD(sc, DBG_IOCTL, "Turning LRO %s\n",
4852                   (ifp->if_capenable & IFCAP_LRO) ? "ON" : "OFF");
4853             reinit = 1;
4854         }
4855
4856         /* toggle the TXCSUM checksum capabilites enable flag */
4857         if (mask & IFCAP_TXCSUM) {
4858             ifp->if_capenable ^= IFCAP_TXCSUM;
4859             BLOGD(sc, DBG_IOCTL, "Turning TXCSUM %s\n",
4860                   (ifp->if_capenable & IFCAP_TXCSUM) ? "ON" : "OFF");
4861             if (ifp->if_capenable & IFCAP_TXCSUM) {
4862                 ifp->if_hwassist = (CSUM_IP       |
4863                                     CSUM_TCP      |
4864                                     CSUM_UDP      |
4865                                     CSUM_TSO      |
4866                                     CSUM_TCP_IPV6 |
4867                                     CSUM_UDP_IPV6);
4868             } else {
4869                 ifp->if_hwassist = 0;
4870             }
4871         }
4872
4873         /* toggle the RXCSUM checksum capabilities enable flag */
4874         if (mask & IFCAP_RXCSUM) {
4875             ifp->if_capenable ^= IFCAP_RXCSUM;
4876             BLOGD(sc, DBG_IOCTL, "Turning RXCSUM %s\n",
4877                   (ifp->if_capenable & IFCAP_RXCSUM) ? "ON" : "OFF");
4878             if (ifp->if_capenable & IFCAP_RXCSUM) {
4879                 ifp->if_hwassist = (CSUM_IP       |
4880                                     CSUM_TCP      |
4881                                     CSUM_UDP      |
4882                                     CSUM_TSO      |
4883                                     CSUM_TCP_IPV6 |
4884                                     CSUM_UDP_IPV6);
4885             } else {
4886                 ifp->if_hwassist = 0;
4887             }
4888         }
4889
4890         /* toggle TSO4 capabilities enabled flag */
4891         if (mask & IFCAP_TSO4) {
4892             ifp->if_capenable ^= IFCAP_TSO4;
4893             BLOGD(sc, DBG_IOCTL, "Turning TSO4 %s\n",
4894                   (ifp->if_capenable & IFCAP_TSO4) ? "ON" : "OFF");
4895         }
4896
4897         /* toggle TSO6 capabilities enabled flag */
4898         if (mask & IFCAP_TSO6) {
4899             ifp->if_capenable ^= IFCAP_TSO6;
4900             BLOGD(sc, DBG_IOCTL, "Turning TSO6 %s\n",
4901                   (ifp->if_capenable & IFCAP_TSO6) ? "ON" : "OFF");
4902         }
4903
4904         /* toggle VLAN_HWTSO capabilities enabled flag */
4905         if (mask & IFCAP_VLAN_HWTSO) {
4906             ifp->if_capenable ^= IFCAP_VLAN_HWTSO;
4907             BLOGD(sc, DBG_IOCTL, "Turning VLAN_HWTSO %s\n",
4908                   (ifp->if_capenable & IFCAP_VLAN_HWTSO) ? "ON" : "OFF");
4909         }
4910
4911         /* toggle VLAN_HWCSUM capabilities enabled flag */
4912         if (mask & IFCAP_VLAN_HWCSUM) {
4913             /* XXX investigate this... */
4914             BLOGE(sc, "Changing VLAN_HWCSUM is not supported!\n");
4915             error = EINVAL;
4916         }
4917
4918         /* toggle VLAN_MTU capabilities enable flag */
4919         if (mask & IFCAP_VLAN_MTU) {
4920             /* XXX investigate this... */
4921             BLOGE(sc, "Changing VLAN_MTU is not supported!\n");
4922             error = EINVAL;
4923         }
4924
4925         /* toggle VLAN_HWTAGGING capabilities enabled flag */
4926         if (mask & IFCAP_VLAN_HWTAGGING) {
4927             /* XXX investigate this... */
4928             BLOGE(sc, "Changing VLAN_HWTAGGING is not supported!\n");
4929             error = EINVAL;
4930         }
4931
4932         /* toggle VLAN_HWFILTER capabilities enabled flag */
4933         if (mask & IFCAP_VLAN_HWFILTER) {
4934             /* XXX investigate this... */
4935             BLOGE(sc, "Changing VLAN_HWFILTER is not supported!\n");
4936             error = EINVAL;
4937         }
4938
4939         /* XXX not yet...
4940          * IFCAP_WOL_MAGIC
4941          */
4942
4943         break;
4944
4945     case SIOCSIFMEDIA:
4946     case SIOCGIFMEDIA:
4947         /* set/get interface media */
4948         BLOGD(sc, DBG_IOCTL,
4949               "Received SIOCSIFMEDIA/SIOCGIFMEDIA ioctl (cmd=%lu)\n",
4950               (command & 0xff));
4951         error = ifmedia_ioctl(ifp, ifr, &sc->ifmedia, command);
4952         break;
4953
4954     case SIOCGPRIVATE_0:
4955         copyin(ifr->ifr_data, &priv_op, sizeof(priv_op));
4956
4957         switch (priv_op)
4958         {
4959         case BXE_IOC_RD_NVRAM:
4960         case BXE_IOC_WR_NVRAM:
4961             nvdata = (struct bxe_nvram_data *)ifr->ifr_data;
4962             BLOGD(sc, DBG_IOCTL,
4963                   "Received Private NVRAM ioctl addr=0x%x size=%u\n",
4964                   nvdata->offset, nvdata->len);
4965             error = bxe_ioctl_nvram(sc, priv_op, ifr);
4966             break;
4967
4968         case BXE_IOC_STATS_SHOW_NUM:
4969         case BXE_IOC_STATS_SHOW_STR:
4970         case BXE_IOC_STATS_SHOW_CNT:
4971             BLOGD(sc, DBG_IOCTL, "Received Private Stats ioctl (%d)\n",
4972                   priv_op);
4973             error = bxe_ioctl_stats_show(sc, priv_op, ifr);
4974             break;
4975
4976         default:
4977             BLOGW(sc, "Received Private Unknown ioctl (%d)\n", priv_op);
4978             error = EINVAL;
4979             break;
4980         }
4981
4982         break;
4983
4984     default:
4985         BLOGD(sc, DBG_IOCTL, "Received Unknown Ioctl (cmd=%lu)\n",
4986               (command & 0xff));
4987         error = ether_ioctl(ifp, command, data);
4988         break;
4989     }
4990
4991     if (reinit && (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
4992         BLOGD(sc, DBG_LOAD | DBG_IOCTL,
4993               "Re-initializing hardware from IOCTL change\n");
4994         atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
4995         taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
4996     }
4997
4998     return (error);
4999 }
5000
5001 static __noinline void
5002 bxe_dump_mbuf(struct bxe_softc *sc,
5003               struct mbuf      *m,
5004               uint8_t          contents)
5005 {
5006     char * type;
5007     int i = 0;
5008
5009     if (!(sc->debug & DBG_MBUF)) {
5010         return;
5011     }
5012
5013     if (m == NULL) {
5014         BLOGD(sc, DBG_MBUF, "mbuf: null pointer\n");
5015         return;
5016     }
5017
5018     while (m) {
5019         BLOGD(sc, DBG_MBUF,
5020               "%02d: mbuf=%p m_len=%d m_flags=0x%b m_data=%p\n",
5021               i, m, m->m_len, m->m_flags, M_FLAG_BITS, m->m_data);
5022
5023         if (m->m_flags & M_PKTHDR) {
5024              BLOGD(sc, DBG_MBUF,
5025                    "%02d: - m_pkthdr: tot_len=%d flags=0x%b csum_flags=%b\n",
5026                    i, m->m_pkthdr.len, m->m_flags, M_FLAG_BITS,
5027                    (int)m->m_pkthdr.csum_flags, CSUM_BITS);
5028         }
5029
5030         if (m->m_flags & M_EXT) {
5031             switch (m->m_ext.ext_type) {
5032             case EXT_CLUSTER:    type = "EXT_CLUSTER";    break;
5033             case EXT_SFBUF:      type = "EXT_SFBUF";      break;
5034             case EXT_JUMBOP:     type = "EXT_JUMBOP";     break;
5035             case EXT_JUMBO9:     type = "EXT_JUMBO9";     break;
5036             case EXT_JUMBO16:    type = "EXT_JUMBO16";    break;
5037             case EXT_PACKET:     type = "EXT_PACKET";     break;
5038             case EXT_MBUF:       type = "EXT_MBUF";       break;
5039             case EXT_NET_DRV:    type = "EXT_NET_DRV";    break;
5040             case EXT_MOD_TYPE:   type = "EXT_MOD_TYPE";   break;
5041             case EXT_DISPOSABLE: type = "EXT_DISPOSABLE"; break;
5042             case EXT_EXTREF:     type = "EXT_EXTREF";     break;
5043             default:             type = "UNKNOWN";        break;
5044             }
5045
5046             BLOGD(sc, DBG_MBUF,
5047                   "%02d: - m_ext: %p ext_size=%d type=%s\n",
5048                   i, m->m_ext.ext_buf, m->m_ext.ext_size, type);
5049         }
5050
5051         if (contents) {
5052             bxe_dump_mbuf_data(sc, "mbuf data", m, TRUE);
5053         }
5054
5055         m = m->m_next;
5056         i++;
5057     }
5058 }
5059
5060 /*
5061  * Checks to ensure the 13 bd sliding window is >= MSS for TSO.
5062  * Check that (13 total bds - 3 bds) = 10 bd window >= MSS.
5063  * The window: 3 bds are = 1 for headers BD + 2 for parse BD and last BD
5064  * The headers comes in a seperate bd in FreeBSD so 13-3=10.
5065  * Returns: 0 if OK to send, 1 if packet needs further defragmentation
5066  */
5067 static int
5068 bxe_chktso_window(struct bxe_softc  *sc,
5069                   int               nsegs,
5070                   bus_dma_segment_t *segs,
5071                   struct mbuf       *m)
5072 {
5073     uint32_t num_wnds, wnd_size, wnd_sum;
5074     int32_t frag_idx, wnd_idx;
5075     unsigned short lso_mss;
5076     int defrag;
5077
5078     defrag = 0;
5079     wnd_sum = 0;
5080     wnd_size = 10;
5081     num_wnds = nsegs - wnd_size;
5082     lso_mss = htole16(m->m_pkthdr.tso_segsz);
5083
5084     /*
5085      * Total header lengths Eth+IP+TCP in first FreeBSD mbuf so calculate the
5086      * first window sum of data while skipping the first assuming it is the
5087      * header in FreeBSD.
5088      */
5089     for (frag_idx = 1; (frag_idx <= wnd_size); frag_idx++) {
5090         wnd_sum += htole16(segs[frag_idx].ds_len);
5091     }
5092
5093     /* check the first 10 bd window size */
5094     if (wnd_sum < lso_mss) {
5095         return (1);
5096     }
5097
5098     /* run through the windows */
5099     for (wnd_idx = 0; wnd_idx < num_wnds; wnd_idx++, frag_idx++) {
5100         /* subtract the first mbuf->m_len of the last wndw(-header) */
5101         wnd_sum -= htole16(segs[wnd_idx+1].ds_len);
5102         /* add the next mbuf len to the len of our new window */
5103         wnd_sum += htole16(segs[frag_idx].ds_len);
5104         if (wnd_sum < lso_mss) {
5105             return (1);
5106         }
5107     }
5108
5109     return (0);
5110 }
5111
5112 static uint8_t
5113 bxe_set_pbd_csum_e2(struct bxe_fastpath *fp,
5114                     struct mbuf         *m,
5115                     uint32_t            *parsing_data)
5116 {
5117     struct ether_vlan_header *eh = NULL;
5118     struct ip *ip4 = NULL;
5119     struct ip6_hdr *ip6 = NULL;
5120     caddr_t ip = NULL;
5121     struct tcphdr *th = NULL;
5122     int e_hlen, ip_hlen, l4_off;
5123     uint16_t proto;
5124
5125     if (m->m_pkthdr.csum_flags == CSUM_IP) {
5126         /* no L4 checksum offload needed */
5127         return (0);
5128     }
5129
5130     /* get the Ethernet header */
5131     eh = mtod(m, struct ether_vlan_header *);
5132
5133     /* handle VLAN encapsulation if present */
5134     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5135         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5136         proto  = ntohs(eh->evl_proto);
5137     } else {
5138         e_hlen = ETHER_HDR_LEN;
5139         proto  = ntohs(eh->evl_encap_proto);
5140     }
5141
5142     switch (proto) {
5143     case ETHERTYPE_IP:
5144         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5145         ip4 = (m->m_len < sizeof(struct ip)) ?
5146                   (struct ip *)m->m_next->m_data :
5147                   (struct ip *)(m->m_data + e_hlen);
5148         /* ip_hl is number of 32-bit words */
5149         ip_hlen = (ip4->ip_hl << 2);
5150         ip = (caddr_t)ip4;
5151         break;
5152     case ETHERTYPE_IPV6:
5153         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5154         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5155                   (struct ip6_hdr *)m->m_next->m_data :
5156                   (struct ip6_hdr *)(m->m_data + e_hlen);
5157         /* XXX cannot support offload with IPv6 extensions */
5158         ip_hlen = sizeof(struct ip6_hdr);
5159         ip = (caddr_t)ip6;
5160         break;
5161     default:
5162         /* We can't offload in this case... */
5163         /* XXX error stat ??? */
5164         return (0);
5165     }
5166
5167     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5168     l4_off = (e_hlen + ip_hlen);
5169
5170     *parsing_data |=
5171         (((l4_off >> 1) << ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W_SHIFT) &
5172          ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W);
5173
5174     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5175                                   CSUM_TSO |
5176                                   CSUM_TCP_IPV6)) {
5177         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5178         th = (struct tcphdr *)(ip + ip_hlen);
5179         /* th_off is number of 32-bit words */
5180         *parsing_data |= ((th->th_off <<
5181                            ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW_SHIFT) &
5182                           ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW);
5183         return (l4_off + (th->th_off << 2)); /* entire header length */
5184     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5185                                          CSUM_UDP_IPV6)) {
5186         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5187         return (l4_off + sizeof(struct udphdr)); /* entire header length */
5188     } else {
5189         /* XXX error stat ??? */
5190         return (0);
5191     }
5192 }
5193
5194 static uint8_t
5195 bxe_set_pbd_csum(struct bxe_fastpath        *fp,
5196                  struct mbuf                *m,
5197                  struct eth_tx_parse_bd_e1x *pbd)
5198 {
5199     struct ether_vlan_header *eh = NULL;
5200     struct ip *ip4 = NULL;
5201     struct ip6_hdr *ip6 = NULL;
5202     caddr_t ip = NULL;
5203     struct tcphdr *th = NULL;
5204     struct udphdr *uh = NULL;
5205     int e_hlen, ip_hlen;
5206     uint16_t proto;
5207     uint8_t hlen;
5208     uint16_t tmp_csum;
5209     uint32_t *tmp_uh;
5210
5211     /* get the Ethernet header */
5212     eh = mtod(m, struct ether_vlan_header *);
5213
5214     /* handle VLAN encapsulation if present */
5215     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5216         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5217         proto  = ntohs(eh->evl_proto);
5218     } else {
5219         e_hlen = ETHER_HDR_LEN;
5220         proto  = ntohs(eh->evl_encap_proto);
5221     }
5222
5223     switch (proto) {
5224     case ETHERTYPE_IP:
5225         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5226         ip4 = (m->m_len < sizeof(struct ip)) ?
5227                   (struct ip *)m->m_next->m_data :
5228                   (struct ip *)(m->m_data + e_hlen);
5229         /* ip_hl is number of 32-bit words */
5230         ip_hlen = (ip4->ip_hl << 1);
5231         ip = (caddr_t)ip4;
5232         break;
5233     case ETHERTYPE_IPV6:
5234         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5235         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5236                   (struct ip6_hdr *)m->m_next->m_data :
5237                   (struct ip6_hdr *)(m->m_data + e_hlen);
5238         /* XXX cannot support offload with IPv6 extensions */
5239         ip_hlen = (sizeof(struct ip6_hdr) >> 1);
5240         ip = (caddr_t)ip6;
5241         break;
5242     default:
5243         /* We can't offload in this case... */
5244         /* XXX error stat ??? */
5245         return (0);
5246     }
5247
5248     hlen = (e_hlen >> 1);
5249
5250     /* note that rest of global_data is indirectly zeroed here */
5251     if (m->m_flags & M_VLANTAG) {
5252         pbd->global_data =
5253             htole16(hlen | (1 << ETH_TX_PARSE_BD_E1X_LLC_SNAP_EN_SHIFT));
5254     } else {
5255         pbd->global_data = htole16(hlen);
5256     }
5257
5258     pbd->ip_hlen_w = ip_hlen;
5259
5260     hlen += pbd->ip_hlen_w;
5261
5262     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5263
5264     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5265                                   CSUM_TSO |
5266                                   CSUM_TCP_IPV6)) {
5267         th = (struct tcphdr *)(ip + (ip_hlen << 1));
5268         /* th_off is number of 32-bit words */
5269         hlen += (uint16_t)(th->th_off << 1);
5270     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5271                                          CSUM_UDP_IPV6)) {
5272         uh = (struct udphdr *)(ip + (ip_hlen << 1));
5273         hlen += (sizeof(struct udphdr) / 2);
5274     } else {
5275         /* valid case as only CSUM_IP was set */
5276         return (0);
5277     }
5278
5279     pbd->total_hlen_w = htole16(hlen);
5280
5281     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5282                                   CSUM_TSO |
5283                                   CSUM_TCP_IPV6)) {
5284         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5285         pbd->tcp_pseudo_csum = ntohs(th->th_sum);
5286     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5287                                          CSUM_UDP_IPV6)) {
5288         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5289
5290         /*
5291          * Everest1 (i.e. 57710, 57711, 57711E) does not natively support UDP
5292          * checksums and does not know anything about the UDP header and where
5293          * the checksum field is located. It only knows about TCP. Therefore
5294          * we "lie" to the hardware for outgoing UDP packets w/ checksum
5295          * offload. Since the checksum field offset for TCP is 16 bytes and
5296          * for UDP it is 6 bytes we pass a pointer to the hardware that is 10
5297          * bytes less than the start of the UDP header. This allows the
5298          * hardware to write the checksum in the correct spot. But the
5299          * hardware will compute a checksum which includes the last 10 bytes
5300          * of the IP header. To correct this we tweak the stack computed
5301          * pseudo checksum by folding in the calculation of the inverse
5302          * checksum for those final 10 bytes of the IP header. This allows
5303          * the correct checksum to be computed by the hardware.
5304          */
5305
5306         /* set pointer 10 bytes before UDP header */
5307         tmp_uh = (uint32_t *)((uint8_t *)uh - 10);
5308
5309         /* calculate a pseudo header checksum over the first 10 bytes */
5310         tmp_csum = in_pseudo(*tmp_uh,
5311                              *(tmp_uh + 1),
5312                              *(uint16_t *)(tmp_uh + 2));
5313
5314         pbd->tcp_pseudo_csum = ntohs(in_addword(uh->uh_sum, ~tmp_csum));
5315     }
5316
5317     return (hlen * 2); /* entire header length, number of bytes */
5318 }
5319
5320 static void
5321 bxe_set_pbd_lso_e2(struct mbuf *m,
5322                    uint32_t    *parsing_data)
5323 {
5324     *parsing_data |= ((m->m_pkthdr.tso_segsz <<
5325                        ETH_TX_PARSE_BD_E2_LSO_MSS_SHIFT) &
5326                       ETH_TX_PARSE_BD_E2_LSO_MSS);
5327
5328     /* XXX test for IPv6 with extension header... */
5329 #if 0
5330     struct ip6_hdr *ip6;
5331     if (ip6 && ip6->ip6_nxt == 'some ipv6 extension header')
5332         *parsing_data |= ETH_TX_PARSE_BD_E2_IPV6_WITH_EXT_HDR;
5333 #endif
5334 }
5335
5336 static void
5337 bxe_set_pbd_lso(struct mbuf                *m,
5338                 struct eth_tx_parse_bd_e1x *pbd)
5339 {
5340     struct ether_vlan_header *eh = NULL;
5341     struct ip *ip = NULL;
5342     struct tcphdr *th = NULL;
5343     int e_hlen;
5344
5345     /* get the Ethernet header */
5346     eh = mtod(m, struct ether_vlan_header *);
5347
5348     /* handle VLAN encapsulation if present */
5349     e_hlen = (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) ?
5350                  (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN) : ETHER_HDR_LEN;
5351
5352     /* get the IP and TCP header, with LSO entire header in first mbuf */
5353     /* XXX assuming IPv4 */
5354     ip = (struct ip *)(m->m_data + e_hlen);
5355     th = (struct tcphdr *)((caddr_t)ip + (ip->ip_hl << 2));
5356
5357     pbd->lso_mss = htole16(m->m_pkthdr.tso_segsz);
5358     pbd->tcp_send_seq = ntohl(th->th_seq);
5359     pbd->tcp_flags = ((ntohl(((uint32_t *)th)[3]) >> 16) & 0xff);
5360
5361 #if 1
5362         /* XXX IPv4 */
5363         pbd->ip_id = ntohs(ip->ip_id);
5364         pbd->tcp_pseudo_csum =
5365             ntohs(in_pseudo(ip->ip_src.s_addr,
5366                             ip->ip_dst.s_addr,
5367                             htons(IPPROTO_TCP)));
5368 #else
5369         /* XXX IPv6 */
5370         pbd->tcp_pseudo_csum =
5371             ntohs(in_pseudo(&ip6->ip6_src,
5372                             &ip6->ip6_dst,
5373                             htons(IPPROTO_TCP)));
5374 #endif
5375
5376     pbd->global_data |=
5377         htole16(ETH_TX_PARSE_BD_E1X_PSEUDO_CS_WITHOUT_LEN);
5378 }
5379
5380 /*
5381  * Encapsulte an mbuf cluster into the tx bd chain and makes the memory
5382  * visible to the controller.
5383  *
5384  * If an mbuf is submitted to this routine and cannot be given to the
5385  * controller (e.g. it has too many fragments) then the function may free
5386  * the mbuf and return to the caller.
5387  *
5388  * Returns:
5389  *   0 = Success, !0 = Failure
5390  *   Note the side effect that an mbuf may be freed if it causes a problem.
5391  */
5392 static int
5393 bxe_tx_encap(struct bxe_fastpath *fp, struct mbuf **m_head)
5394 {
5395     bus_dma_segment_t segs[32];
5396     struct mbuf *m0;
5397     struct bxe_sw_tx_bd *tx_buf;
5398     struct eth_tx_parse_bd_e1x *pbd_e1x = NULL;
5399     struct eth_tx_parse_bd_e2 *pbd_e2 = NULL;
5400     /* struct eth_tx_parse_2nd_bd *pbd2 = NULL; */
5401     struct eth_tx_bd *tx_data_bd;
5402     struct eth_tx_bd *tx_total_pkt_size_bd;
5403     struct eth_tx_start_bd *tx_start_bd;
5404     uint16_t bd_prod, pkt_prod, total_pkt_size;
5405     uint8_t mac_type;
5406     int defragged, error, nsegs, rc, nbds, vlan_off, ovlan;
5407     struct bxe_softc *sc;
5408     uint16_t tx_bd_avail;
5409     struct ether_vlan_header *eh;
5410     uint32_t pbd_e2_parsing_data = 0;
5411     uint8_t hlen = 0;
5412     int tmp_bd;
5413     int i;
5414
5415     sc = fp->sc;
5416
5417     M_ASSERTPKTHDR(*m_head);
5418
5419     m0 = *m_head;
5420     rc = defragged = nbds = ovlan = vlan_off = total_pkt_size = 0;
5421     tx_start_bd = NULL;
5422     tx_data_bd = NULL;
5423     tx_total_pkt_size_bd = NULL;
5424
5425     /* get the H/W pointer for packets and BDs */
5426     pkt_prod = fp->tx_pkt_prod;
5427     bd_prod = fp->tx_bd_prod;
5428
5429     mac_type = UNICAST_ADDRESS;
5430
5431     /* map the mbuf into the next open DMAable memory */
5432     tx_buf = &fp->tx_mbuf_chain[TX_BD(pkt_prod)];
5433     error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5434                                     tx_buf->m_map, m0,
5435                                     segs, &nsegs, BUS_DMA_NOWAIT);
5436
5437     /* mapping errors */
5438     if(__predict_false(error != 0)) {
5439         fp->eth_q_stats.tx_dma_mapping_failure++;
5440         if (error == ENOMEM) {
5441             /* resource issue, try again later */
5442             rc = ENOMEM;
5443         } else if (error == EFBIG) {
5444             /* possibly recoverable with defragmentation */
5445             fp->eth_q_stats.mbuf_defrag_attempts++;
5446             m0 = m_defrag(*m_head, M_DONTWAIT);
5447             if (m0 == NULL) {
5448                 fp->eth_q_stats.mbuf_defrag_failures++;
5449                 rc = ENOBUFS;
5450             } else {
5451                 /* defrag successful, try mapping again */
5452                 *m_head = m0;
5453                 error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5454                                                 tx_buf->m_map, m0,
5455                                                 segs, &nsegs, BUS_DMA_NOWAIT);
5456                 if (error) {
5457                     fp->eth_q_stats.tx_dma_mapping_failure++;
5458                     rc = error;
5459                 }
5460             }
5461         } else {
5462             /* unknown, unrecoverable mapping error */
5463             BLOGE(sc, "Unknown TX mapping error rc=%d\n", error);
5464             bxe_dump_mbuf(sc, m0, FALSE);
5465             rc = error;
5466         }
5467
5468         goto bxe_tx_encap_continue;
5469     }
5470
5471     tx_bd_avail = bxe_tx_avail(sc, fp);
5472
5473     /* make sure there is enough room in the send queue */
5474     if (__predict_false(tx_bd_avail < (nsegs + 2))) {
5475         /* Recoverable, try again later. */
5476         fp->eth_q_stats.tx_hw_queue_full++;
5477         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5478         rc = ENOMEM;
5479         goto bxe_tx_encap_continue;
5480     }
5481
5482     /* capture the current H/W TX chain high watermark */
5483     if (__predict_false(fp->eth_q_stats.tx_hw_max_queue_depth <
5484                         (TX_BD_USABLE - tx_bd_avail))) {
5485         fp->eth_q_stats.tx_hw_max_queue_depth = (TX_BD_USABLE - tx_bd_avail);
5486     }
5487
5488     /* make sure it fits in the packet window */
5489     if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5490         /*
5491          * The mbuf may be to big for the controller to handle. If the frame
5492          * is a TSO frame we'll need to do an additional check.
5493          */
5494         if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5495             if (bxe_chktso_window(sc, nsegs, segs, m0) == 0) {
5496                 goto bxe_tx_encap_continue; /* OK to send */
5497             } else {
5498                 fp->eth_q_stats.tx_window_violation_tso++;
5499             }
5500         } else {
5501             fp->eth_q_stats.tx_window_violation_std++;
5502         }
5503
5504         /* lets try to defragment this mbuf and remap it */
5505         fp->eth_q_stats.mbuf_defrag_attempts++;
5506         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5507
5508         m0 = m_defrag(*m_head, M_DONTWAIT);
5509         if (m0 == NULL) {
5510             fp->eth_q_stats.mbuf_defrag_failures++;
5511             /* Ugh, just drop the frame... :( */
5512             rc = ENOBUFS;
5513         } else {
5514             /* defrag successful, try mapping again */
5515             *m_head = m0;
5516             error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5517                                             tx_buf->m_map, m0,
5518                                             segs, &nsegs, BUS_DMA_NOWAIT);
5519             if (error) {
5520                 fp->eth_q_stats.tx_dma_mapping_failure++;
5521                 /* No sense in trying to defrag/copy chain, drop it. :( */
5522                 rc = error;
5523             }
5524             else {
5525                 /* if the chain is still too long then drop it */
5526                 if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5527                     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5528                     rc = ENODEV;
5529                 }
5530             }
5531         }
5532     }
5533
5534 bxe_tx_encap_continue:
5535
5536     /* Check for errors */
5537     if (rc) {
5538         if (rc == ENOMEM) {
5539             /* recoverable try again later  */
5540         } else {
5541             fp->eth_q_stats.tx_soft_errors++;
5542             fp->eth_q_stats.mbuf_alloc_tx--;
5543             m_freem(*m_head);
5544             *m_head = NULL;
5545         }
5546
5547         return (rc);
5548     }
5549
5550     /* set flag according to packet type (UNICAST_ADDRESS is default) */
5551     if (m0->m_flags & M_BCAST) {
5552         mac_type = BROADCAST_ADDRESS;
5553     } else if (m0->m_flags & M_MCAST) {
5554         mac_type = MULTICAST_ADDRESS;
5555     }
5556
5557     /* store the mbuf into the mbuf ring */
5558     tx_buf->m        = m0;
5559     tx_buf->first_bd = fp->tx_bd_prod;
5560     tx_buf->flags    = 0;
5561
5562     /* prepare the first transmit (start) BD for the mbuf */
5563     tx_start_bd = &fp->tx_chain[TX_BD(bd_prod)].start_bd;
5564
5565     BLOGD(sc, DBG_TX,
5566           "sending pkt_prod=%u tx_buf=%p next_idx=%u bd=%u tx_start_bd=%p\n",
5567           pkt_prod, tx_buf, fp->tx_pkt_prod, bd_prod, tx_start_bd);
5568
5569     tx_start_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
5570     tx_start_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
5571     tx_start_bd->nbytes  = htole16(segs[0].ds_len);
5572     total_pkt_size += tx_start_bd->nbytes;
5573     tx_start_bd->bd_flags.as_bitfield = ETH_TX_BD_FLAGS_START_BD;
5574
5575     tx_start_bd->general_data = (1 << ETH_TX_START_BD_HDR_NBDS_SHIFT);
5576
5577     /* all frames have at least Start BD + Parsing BD */
5578     nbds = nsegs + 1;
5579     tx_start_bd->nbd = htole16(nbds);
5580
5581     if (m0->m_flags & M_VLANTAG) {
5582         tx_start_bd->vlan_or_ethertype = htole16(m0->m_pkthdr.ether_vtag);
5583         tx_start_bd->bd_flags.as_bitfield |=
5584             (X_ETH_OUTBAND_VLAN << ETH_TX_BD_FLAGS_VLAN_MODE_SHIFT);
5585     } else {
5586         /* vf tx, start bd must hold the ethertype for fw to enforce it */
5587         if (IS_VF(sc)) {
5588             /* map ethernet header to find type and header length */
5589             eh = mtod(m0, struct ether_vlan_header *);
5590             tx_start_bd->vlan_or_ethertype = eh->evl_encap_proto;
5591         } else {
5592             /* used by FW for packet accounting */
5593             tx_start_bd->vlan_or_ethertype = htole16(fp->tx_pkt_prod);
5594 #if 0
5595             /*
5596              * If NPAR-SD is active then FW should do the tagging regardless
5597              * of value of priority. Otherwise, if priority indicates this is
5598              * a control packet we need to indicate to FW to avoid tagging.
5599              */
5600             if (!IS_MF_AFEX(sc) && (mbuf priority == PRIO_CONTROL)) {
5601                 SET_FLAG(tx_start_bd->general_data,
5602                          ETH_TX_START_BD_FORCE_VLAN_MODE, 1);
5603             }
5604 #endif
5605         }
5606     }
5607
5608     /*
5609      * add a parsing BD from the chain. The parsing BD is always added
5610      * though it is only used for TSO and chksum
5611      */
5612     bd_prod = TX_BD_NEXT(bd_prod);
5613
5614     if (m0->m_pkthdr.csum_flags) {
5615         if (m0->m_pkthdr.csum_flags & CSUM_IP) {
5616             fp->eth_q_stats.tx_ofld_frames_csum_ip++;
5617             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_IP_CSUM;
5618         }
5619
5620         if (m0->m_pkthdr.csum_flags & CSUM_TCP_IPV6) {
5621             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6 |
5622                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5623         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP_IPV6) {
5624             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6   |
5625                                                   ETH_TX_BD_FLAGS_IS_UDP |
5626                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5627         } else if ((m0->m_pkthdr.csum_flags & CSUM_TCP) ||
5628                    (m0->m_pkthdr.csum_flags & CSUM_TSO)) {
5629             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_L4_CSUM;
5630         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP) {
5631             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_L4_CSUM |
5632                                                   ETH_TX_BD_FLAGS_IS_UDP);
5633         }
5634     }
5635
5636     if (!CHIP_IS_E1x(sc)) {
5637         pbd_e2 = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e2;
5638         memset(pbd_e2, 0, sizeof(struct eth_tx_parse_bd_e2));
5639
5640         if (m0->m_pkthdr.csum_flags) {
5641             hlen = bxe_set_pbd_csum_e2(fp, m0, &pbd_e2_parsing_data);
5642         }
5643
5644 #if 0
5645         /*
5646          * Add the MACs to the parsing BD if the module param was
5647          * explicitly set, if this is a vf, or in switch independent
5648          * mode.
5649          */
5650         if (sc->flags & BXE_TX_SWITCHING || IS_VF(sc) || IS_MF_SI(sc)) {
5651             eh = mtod(m0, struct ether_vlan_header *);
5652             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.src_hi,
5653                                 &pbd_e2->data.mac_addr.src_mid,
5654                                 &pbd_e2->data.mac_addr.src_lo,
5655                                 eh->evl_shost);
5656             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.dst_hi,
5657                                 &pbd_e2->data.mac_addr.dst_mid,
5658                                 &pbd_e2->data.mac_addr.dst_lo,
5659                                 eh->evl_dhost);
5660         }
5661 #endif
5662
5663         SET_FLAG(pbd_e2_parsing_data, ETH_TX_PARSE_BD_E2_ETH_ADDR_TYPE,
5664                  mac_type);
5665     } else {
5666         uint16_t global_data = 0;
5667
5668         pbd_e1x = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e1x;
5669         memset(pbd_e1x, 0, sizeof(struct eth_tx_parse_bd_e1x));
5670
5671         if (m0->m_pkthdr.csum_flags) {
5672             hlen = bxe_set_pbd_csum(fp, m0, pbd_e1x);
5673         }
5674
5675         SET_FLAG(global_data,
5676                  ETH_TX_PARSE_BD_E1X_ETH_ADDR_TYPE, mac_type);
5677         pbd_e1x->global_data |= htole16(global_data);
5678     }
5679
5680     /* setup the parsing BD with TSO specific info */
5681     if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5682         fp->eth_q_stats.tx_ofld_frames_lso++;
5683         tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_SW_LSO;
5684
5685         if (__predict_false(tx_start_bd->nbytes > hlen)) {
5686             fp->eth_q_stats.tx_ofld_frames_lso_hdr_splits++;
5687
5688             /* split the first BD into header/data making the fw job easy */
5689             nbds++;
5690             tx_start_bd->nbd = htole16(nbds);
5691             tx_start_bd->nbytes = htole16(hlen);
5692
5693             bd_prod = TX_BD_NEXT(bd_prod);
5694
5695             /* new transmit BD after the tx_parse_bd */
5696             tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5697             tx_data_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr + hlen));
5698             tx_data_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr + hlen));
5699             tx_data_bd->nbytes  = htole16(segs[0].ds_len - hlen);
5700             if (tx_total_pkt_size_bd == NULL) {
5701                 tx_total_pkt_size_bd = tx_data_bd;
5702             }
5703
5704             BLOGD(sc, DBG_TX,
5705                   "TSO split header size is %d (%x:%x) nbds %d\n",
5706                   le16toh(tx_start_bd->nbytes),
5707                   le32toh(tx_start_bd->addr_hi),
5708                   le32toh(tx_start_bd->addr_lo),
5709                   nbds);
5710         }
5711
5712         if (!CHIP_IS_E1x(sc)) {
5713             bxe_set_pbd_lso_e2(m0, &pbd_e2_parsing_data);
5714         } else {
5715             bxe_set_pbd_lso(m0, pbd_e1x);
5716         }
5717     }
5718
5719     if (pbd_e2_parsing_data) {
5720         pbd_e2->parsing_data = htole32(pbd_e2_parsing_data);
5721     }
5722
5723     /* prepare remaining BDs, start tx bd contains first seg/frag */
5724     for (i = 1; i < nsegs ; i++) {
5725         bd_prod = TX_BD_NEXT(bd_prod);
5726         tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5727         tx_data_bd->addr_lo = htole32(U64_LO(segs[i].ds_addr));
5728         tx_data_bd->addr_hi = htole32(U64_HI(segs[i].ds_addr));
5729         tx_data_bd->nbytes  = htole16(segs[i].ds_len);
5730         if (tx_total_pkt_size_bd == NULL) {
5731             tx_total_pkt_size_bd = tx_data_bd;
5732         }
5733         total_pkt_size += tx_data_bd->nbytes;
5734     }
5735
5736     BLOGD(sc, DBG_TX, "last bd %p\n", tx_data_bd);
5737
5738     if (tx_total_pkt_size_bd != NULL) {
5739         tx_total_pkt_size_bd->total_pkt_bytes = total_pkt_size;
5740     }
5741
5742     if (__predict_false(sc->debug & DBG_TX)) {
5743         tmp_bd = tx_buf->first_bd;
5744         for (i = 0; i < nbds; i++)
5745         {
5746             if (i == 0) {
5747                 BLOGD(sc, DBG_TX,
5748                       "TX Strt: %p bd=%d nbd=%d vlan=0x%x "
5749                       "bd_flags=0x%x hdr_nbds=%d\n",
5750                       tx_start_bd,
5751                       tmp_bd,
5752                       le16toh(tx_start_bd->nbd),
5753                       le16toh(tx_start_bd->vlan_or_ethertype),
5754                       tx_start_bd->bd_flags.as_bitfield,
5755                       (tx_start_bd->general_data & ETH_TX_START_BD_HDR_NBDS));
5756             } else if (i == 1) {
5757                 if (pbd_e1x) {
5758                     BLOGD(sc, DBG_TX,
5759                           "-> Prse: %p bd=%d global=0x%x ip_hlen_w=%u "
5760                           "ip_id=%u lso_mss=%u tcp_flags=0x%x csum=0x%x "
5761                           "tcp_seq=%u total_hlen_w=%u\n",
5762                           pbd_e1x,
5763                           tmp_bd,
5764                           pbd_e1x->global_data,
5765                           pbd_e1x->ip_hlen_w,
5766                           pbd_e1x->ip_id,
5767                           pbd_e1x->lso_mss,
5768                           pbd_e1x->tcp_flags,
5769                           pbd_e1x->tcp_pseudo_csum,
5770                           pbd_e1x->tcp_send_seq,
5771                           le16toh(pbd_e1x->total_hlen_w));
5772                 } else { /* if (pbd_e2) */
5773                     BLOGD(sc, DBG_TX,
5774                           "-> Parse: %p bd=%d dst=%02x:%02x:%02x "
5775                           "src=%02x:%02x:%02x parsing_data=0x%x\n",
5776                           pbd_e2,
5777                           tmp_bd,
5778                           pbd_e2->data.mac_addr.dst_hi,
5779                           pbd_e2->data.mac_addr.dst_mid,
5780                           pbd_e2->data.mac_addr.dst_lo,
5781                           pbd_e2->data.mac_addr.src_hi,
5782                           pbd_e2->data.mac_addr.src_mid,
5783                           pbd_e2->data.mac_addr.src_lo,
5784                           pbd_e2->parsing_data);
5785                 }
5786             }
5787
5788             if (i != 1) { /* skip parse db as it doesn't hold data */
5789                 tx_data_bd = &fp->tx_chain[TX_BD(tmp_bd)].reg_bd;
5790                 BLOGD(sc, DBG_TX,
5791                       "-> Frag: %p bd=%d nbytes=%d hi=0x%x lo: 0x%x\n",
5792                       tx_data_bd,
5793                       tmp_bd,
5794                       le16toh(tx_data_bd->nbytes),
5795                       le32toh(tx_data_bd->addr_hi),
5796                       le32toh(tx_data_bd->addr_lo));
5797             }
5798
5799             tmp_bd = TX_BD_NEXT(tmp_bd);
5800         }
5801     }
5802
5803     BLOGD(sc, DBG_TX, "doorbell: nbds=%d bd=%u\n", nbds, bd_prod);
5804
5805     /* update TX BD producer index value for next TX */
5806     bd_prod = TX_BD_NEXT(bd_prod);
5807
5808     /*
5809      * If the chain of tx_bd's describing this frame is adjacent to or spans
5810      * an eth_tx_next_bd element then we need to increment the nbds value.
5811      */
5812     if (TX_BD_IDX(bd_prod) < nbds) {
5813         nbds++;
5814     }
5815
5816     /* don't allow reordering of writes for nbd and packets */
5817     mb();
5818
5819     fp->tx_db.data.prod += nbds;
5820
5821     /* producer points to the next free tx_bd at this point */
5822     fp->tx_pkt_prod++;
5823     fp->tx_bd_prod = bd_prod;
5824
5825     DOORBELL(sc, fp->index, fp->tx_db.raw);
5826
5827     fp->eth_q_stats.tx_pkts++;
5828
5829     /* Prevent speculative reads from getting ahead of the status block. */
5830     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle,
5831                       0, 0, BUS_SPACE_BARRIER_READ);
5832
5833     /* Prevent speculative reads from getting ahead of the doorbell. */
5834     bus_space_barrier(sc->bar[BAR2].tag, sc->bar[BAR2].handle,
5835                       0, 0, BUS_SPACE_BARRIER_READ);
5836
5837     return (0);
5838 }
5839
5840 static void
5841 bxe_tx_start_locked(struct bxe_softc    *sc,
5842                     struct ifnet        *ifp,
5843                     struct bxe_fastpath *fp)
5844 {
5845     struct mbuf *m = NULL;
5846     int tx_count = 0;
5847     uint16_t tx_bd_avail;
5848
5849     BXE_FP_TX_LOCK_ASSERT(fp);
5850
5851     /* keep adding entries while there are frames to send */
5852     while (!IFQ_DRV_IS_EMPTY(&ifp->if_snd)) {
5853
5854         /*
5855          * check for any frames to send
5856          * dequeue can still be NULL even if queue is not empty
5857          */
5858         IFQ_DRV_DEQUEUE(&ifp->if_snd, m);
5859         if (__predict_false(m == NULL)) {
5860             break;
5861         }
5862
5863         /* the mbuf now belongs to us */
5864         fp->eth_q_stats.mbuf_alloc_tx++;
5865
5866         /*
5867          * Put the frame into the transmit ring. If we don't have room,
5868          * place the mbuf back at the head of the TX queue, set the
5869          * OACTIVE flag, and wait for the NIC to drain the chain.
5870          */
5871         if (__predict_false(bxe_tx_encap(fp, &m))) {
5872             fp->eth_q_stats.tx_encap_failures++;
5873             if (m != NULL) {
5874                 /* mark the TX queue as full and return the frame */
5875                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
5876                 IFQ_DRV_PREPEND(&ifp->if_snd, m);
5877                 fp->eth_q_stats.mbuf_alloc_tx--;
5878                 fp->eth_q_stats.tx_queue_xoff++;
5879             }
5880
5881             /* stop looking for more work */
5882             break;
5883         }
5884
5885         /* the frame was enqueued successfully */
5886         tx_count++;
5887
5888         /* send a copy of the frame to any BPF listeners. */
5889         BPF_MTAP(ifp, m);
5890
5891         tx_bd_avail = bxe_tx_avail(sc, fp);
5892
5893         /* handle any completions if we're running low */
5894         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
5895             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
5896             bxe_txeof(sc, fp);
5897             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5898                 break;
5899             }
5900         }
5901     }
5902
5903     /* all TX packets were dequeued and/or the tx ring is full */
5904     if (tx_count > 0) {
5905         /* reset the TX watchdog timeout timer */
5906         fp->watchdog_timer = BXE_TX_TIMEOUT;
5907     }
5908 }
5909
5910 /* Legacy (non-RSS) dispatch routine */
5911 static void
5912 bxe_tx_start(struct ifnet *ifp)
5913 {
5914     struct bxe_softc *sc;
5915     struct bxe_fastpath *fp;
5916
5917     sc = ifp->if_softc;
5918
5919     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
5920         BLOGW(sc, "Interface not running, ignoring transmit request\n");
5921         return;
5922     }
5923
5924     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5925         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
5926         return;
5927     }
5928
5929     if (!sc->link_vars.link_up) {
5930         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
5931         return;
5932     }
5933
5934     fp = &sc->fp[0];
5935
5936     BXE_FP_TX_LOCK(fp);
5937     bxe_tx_start_locked(sc, ifp, fp);
5938     BXE_FP_TX_UNLOCK(fp);
5939 }
5940
5941 #if __FreeBSD_version >= 800000
5942
5943 static int
5944 bxe_tx_mq_start_locked(struct bxe_softc    *sc,
5945                        struct ifnet        *ifp,
5946                        struct bxe_fastpath *fp,
5947                        struct mbuf         *m)
5948 {
5949     struct buf_ring *tx_br = fp->tx_br;
5950     struct mbuf *next;
5951     int depth, rc, tx_count;
5952     uint16_t tx_bd_avail;
5953
5954     rc = tx_count = 0;
5955
5956     if (!tx_br) {
5957         BLOGE(sc, "Multiqueue TX and no buf_ring!\n");
5958         return (EINVAL);
5959     }
5960
5961     /* fetch the depth of the driver queue */
5962     depth = drbr_inuse(ifp, tx_br);
5963     if (depth > fp->eth_q_stats.tx_max_drbr_queue_depth) {
5964         fp->eth_q_stats.tx_max_drbr_queue_depth = depth;
5965     }
5966
5967     BXE_FP_TX_LOCK_ASSERT(fp);
5968
5969     if (m == NULL) {
5970         /* no new work, check for pending frames */
5971         next = drbr_dequeue(ifp, tx_br);
5972     } else if (drbr_needs_enqueue(ifp, tx_br)) {
5973         /* have both new and pending work, maintain packet order */
5974         rc = drbr_enqueue(ifp, tx_br, m);
5975         if (rc != 0) {
5976             fp->eth_q_stats.tx_soft_errors++;
5977             goto bxe_tx_mq_start_locked_exit;
5978         }
5979         next = drbr_dequeue(ifp, tx_br);
5980     } else {
5981         /* new work only and nothing pending */
5982         next = m;
5983     }
5984
5985     /* keep adding entries while there are frames to send */
5986     while (next != NULL) {
5987
5988         /* the mbuf now belongs to us */
5989         fp->eth_q_stats.mbuf_alloc_tx++;
5990
5991         /*
5992          * Put the frame into the transmit ring. If we don't have room,
5993          * place the mbuf back at the head of the TX queue, set the
5994          * OACTIVE flag, and wait for the NIC to drain the chain.
5995          */
5996         rc = bxe_tx_encap(fp, &next);
5997         if (__predict_false(rc != 0)) {
5998             fp->eth_q_stats.tx_encap_failures++;
5999             if (next != NULL) {
6000                 /* mark the TX queue as full and save the frame */
6001                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
6002                 /* XXX this may reorder the frame */
6003                 rc = drbr_enqueue(ifp, tx_br, next);
6004                 fp->eth_q_stats.mbuf_alloc_tx--;
6005                 fp->eth_q_stats.tx_frames_deferred++;
6006             }
6007
6008             /* stop looking for more work */
6009             break;
6010         }
6011
6012         /* the transmit frame was enqueued successfully */
6013         tx_count++;
6014
6015         /* send a copy of the frame to any BPF listeners */
6016         BPF_MTAP(ifp, next);
6017
6018         tx_bd_avail = bxe_tx_avail(sc, fp);
6019
6020         /* handle any completions if we're running low */
6021         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
6022             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
6023             bxe_txeof(sc, fp);
6024             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
6025                 break;
6026             }
6027         }
6028
6029         next = drbr_dequeue(ifp, tx_br);
6030     }
6031
6032     /* all TX packets were dequeued and/or the tx ring is full */
6033     if (tx_count > 0) {
6034         /* reset the TX watchdog timeout timer */
6035         fp->watchdog_timer = BXE_TX_TIMEOUT;
6036     }
6037
6038 bxe_tx_mq_start_locked_exit:
6039
6040     return (rc);
6041 }
6042
6043 /* Multiqueue (TSS) dispatch routine. */
6044 static int
6045 bxe_tx_mq_start(struct ifnet *ifp,
6046                 struct mbuf  *m)
6047 {
6048     struct bxe_softc *sc = ifp->if_softc;
6049     struct bxe_fastpath *fp;
6050     int fp_index, rc;
6051
6052     fp_index = 0; /* default is the first queue */
6053
6054     /* change the queue if using flow ID */
6055     if ((m->m_flags & M_FLOWID) != 0) {
6056         fp_index = (m->m_pkthdr.flowid % sc->num_queues);
6057     }
6058
6059     fp = &sc->fp[fp_index];
6060
6061     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
6062         BLOGW(sc, "Interface not running, ignoring transmit request\n");
6063         return (ENETDOWN);
6064     }
6065
6066     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
6067         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
6068         return (EBUSY);
6069     }
6070
6071     if (!sc->link_vars.link_up) {
6072         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
6073         return (ENETDOWN);
6074     }
6075
6076     /* XXX change to TRYLOCK here and if failed then schedule taskqueue */
6077
6078     BXE_FP_TX_LOCK(fp);
6079     rc = bxe_tx_mq_start_locked(sc, ifp, fp, m);
6080     BXE_FP_TX_UNLOCK(fp);
6081
6082     return (rc);
6083 }
6084
6085 static void
6086 bxe_mq_flush(struct ifnet *ifp)
6087 {
6088     struct bxe_softc *sc = ifp->if_softc;
6089     struct bxe_fastpath *fp;
6090     struct mbuf *m;
6091     int i;
6092
6093     for (i = 0; i < sc->num_queues; i++) {
6094         fp = &sc->fp[i];
6095
6096         if (fp->state != BXE_FP_STATE_OPEN) {
6097             BLOGD(sc, DBG_LOAD, "Not clearing fp[%02d] buf_ring (state=%d)\n",
6098                   fp->index, fp->state);
6099             continue;
6100         }
6101
6102         if (fp->tx_br != NULL) {
6103             BLOGD(sc, DBG_LOAD, "Clearing fp[%02d] buf_ring\n", fp->index);
6104             BXE_FP_TX_LOCK(fp);
6105             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6106                 m_freem(m);
6107             }
6108             BXE_FP_TX_UNLOCK(fp);
6109         }
6110     }
6111
6112     if_qflush(ifp);
6113 }
6114
6115 #endif /* FreeBSD_version >= 800000 */
6116
6117 static uint16_t
6118 bxe_cid_ilt_lines(struct bxe_softc *sc)
6119 {
6120     if (IS_SRIOV(sc)) {
6121         return ((BXE_FIRST_VF_CID + BXE_VF_CIDS) / ILT_PAGE_CIDS);
6122     }
6123     return (L2_ILT_LINES(sc));
6124 }
6125
6126 static void
6127 bxe_ilt_set_info(struct bxe_softc *sc)
6128 {
6129     struct ilt_client_info *ilt_client;
6130     struct ecore_ilt *ilt = sc->ilt;
6131     uint16_t line = 0;
6132
6133     ilt->start_line = FUNC_ILT_BASE(SC_FUNC(sc));
6134     BLOGD(sc, DBG_LOAD, "ilt starts at line %d\n", ilt->start_line);
6135
6136     /* CDU */
6137     ilt_client = &ilt->clients[ILT_CLIENT_CDU];
6138     ilt_client->client_num = ILT_CLIENT_CDU;
6139     ilt_client->page_size = CDU_ILT_PAGE_SZ;
6140     ilt_client->flags = ILT_CLIENT_SKIP_MEM;
6141     ilt_client->start = line;
6142     line += bxe_cid_ilt_lines(sc);
6143
6144     if (CNIC_SUPPORT(sc)) {
6145         line += CNIC_ILT_LINES;
6146     }
6147
6148     ilt_client->end = (line - 1);
6149
6150     BLOGD(sc, DBG_LOAD,
6151           "ilt client[CDU]: start %d, end %d, "
6152           "psz 0x%x, flags 0x%x, hw psz %d\n",
6153           ilt_client->start, ilt_client->end,
6154           ilt_client->page_size,
6155           ilt_client->flags,
6156           ilog2(ilt_client->page_size >> 12));
6157
6158     /* QM */
6159     if (QM_INIT(sc->qm_cid_count)) {
6160         ilt_client = &ilt->clients[ILT_CLIENT_QM];
6161         ilt_client->client_num = ILT_CLIENT_QM;
6162         ilt_client->page_size = QM_ILT_PAGE_SZ;
6163         ilt_client->flags = 0;
6164         ilt_client->start = line;
6165
6166         /* 4 bytes for each cid */
6167         line += DIV_ROUND_UP(sc->qm_cid_count * QM_QUEUES_PER_FUNC * 4,
6168                              QM_ILT_PAGE_SZ);
6169
6170         ilt_client->end = (line - 1);
6171
6172         BLOGD(sc, DBG_LOAD,
6173               "ilt client[QM]: start %d, end %d, "
6174               "psz 0x%x, flags 0x%x, hw psz %d\n",
6175               ilt_client->start, ilt_client->end,
6176               ilt_client->page_size, ilt_client->flags,
6177               ilog2(ilt_client->page_size >> 12));
6178     }
6179
6180     if (CNIC_SUPPORT(sc)) {
6181         /* SRC */
6182         ilt_client = &ilt->clients[ILT_CLIENT_SRC];
6183         ilt_client->client_num = ILT_CLIENT_SRC;
6184         ilt_client->page_size = SRC_ILT_PAGE_SZ;
6185         ilt_client->flags = 0;
6186         ilt_client->start = line;
6187         line += SRC_ILT_LINES;
6188         ilt_client->end = (line - 1);
6189
6190         BLOGD(sc, DBG_LOAD,
6191               "ilt client[SRC]: start %d, end %d, "
6192               "psz 0x%x, flags 0x%x, hw psz %d\n",
6193               ilt_client->start, ilt_client->end,
6194               ilt_client->page_size, ilt_client->flags,
6195               ilog2(ilt_client->page_size >> 12));
6196
6197         /* TM */
6198         ilt_client = &ilt->clients[ILT_CLIENT_TM];
6199         ilt_client->client_num = ILT_CLIENT_TM;
6200         ilt_client->page_size = TM_ILT_PAGE_SZ;
6201         ilt_client->flags = 0;
6202         ilt_client->start = line;
6203         line += TM_ILT_LINES;
6204         ilt_client->end = (line - 1);
6205
6206         BLOGD(sc, DBG_LOAD,
6207               "ilt client[TM]: start %d, end %d, "
6208               "psz 0x%x, flags 0x%x, hw psz %d\n",
6209               ilt_client->start, ilt_client->end,
6210               ilt_client->page_size, ilt_client->flags,
6211               ilog2(ilt_client->page_size >> 12));
6212     }
6213
6214     KASSERT((line <= ILT_MAX_LINES), ("Invalid number of ILT lines!"));
6215 }
6216
6217 static void
6218 bxe_set_fp_rx_buf_size(struct bxe_softc *sc)
6219 {
6220     int i;
6221
6222     BLOGD(sc, DBG_LOAD, "mtu = %d\n", sc->mtu);
6223
6224     for (i = 0; i < sc->num_queues; i++) {
6225         /* get the Rx buffer size for RX frames */
6226         sc->fp[i].rx_buf_size =
6227             (IP_HEADER_ALIGNMENT_PADDING +
6228              ETH_OVERHEAD +
6229              sc->mtu);
6230
6231         BLOGD(sc, DBG_LOAD, "rx_buf_size for fp[%02d] = %d\n",
6232               i, sc->fp[i].rx_buf_size);
6233
6234         /* get the mbuf allocation size for RX frames */
6235         if (sc->fp[i].rx_buf_size <= MCLBYTES) {
6236             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6237         } else if (sc->fp[i].rx_buf_size <= BCM_PAGE_SIZE) {
6238             sc->fp[i].mbuf_alloc_size = PAGE_SIZE;
6239         } else {
6240             sc->fp[i].mbuf_alloc_size = MJUM9BYTES;
6241         }
6242
6243         BLOGD(sc, DBG_LOAD, "mbuf_alloc_size for fp[%02d] = %d\n",
6244               i, sc->fp[i].mbuf_alloc_size);
6245     }
6246 }
6247
6248 static int
6249 bxe_alloc_ilt_mem(struct bxe_softc *sc)
6250 {
6251     int rc = 0;
6252
6253     if ((sc->ilt =
6254          (struct ecore_ilt *)malloc(sizeof(struct ecore_ilt),
6255                                     M_BXE_ILT,
6256                                     (M_NOWAIT | M_ZERO))) == NULL) {
6257         rc = 1;
6258     }
6259
6260     return (rc);
6261 }
6262
6263 static int
6264 bxe_alloc_ilt_lines_mem(struct bxe_softc *sc)
6265 {
6266     int rc = 0;
6267
6268     if ((sc->ilt->lines =
6269          (struct ilt_line *)malloc((sizeof(struct ilt_line) * ILT_MAX_LINES),
6270                                     M_BXE_ILT,
6271                                     (M_NOWAIT | M_ZERO))) == NULL) {
6272         rc = 1;
6273     }
6274
6275     return (rc);
6276 }
6277
6278 static void
6279 bxe_free_ilt_mem(struct bxe_softc *sc)
6280 {
6281     if (sc->ilt != NULL) {
6282         free(sc->ilt, M_BXE_ILT);
6283         sc->ilt = NULL;
6284     }
6285 }
6286
6287 static void
6288 bxe_free_ilt_lines_mem(struct bxe_softc *sc)
6289 {
6290     if (sc->ilt->lines != NULL) {
6291         free(sc->ilt->lines, M_BXE_ILT);
6292         sc->ilt->lines = NULL;
6293     }
6294 }
6295
6296 static void
6297 bxe_free_mem(struct bxe_softc *sc)
6298 {
6299     int i;
6300
6301 #if 0
6302     if (!CONFIGURE_NIC_MODE(sc)) {
6303         /* free searcher T2 table */
6304         bxe_dma_free(sc, &sc->t2);
6305     }
6306 #endif
6307
6308     for (i = 0; i < L2_ILT_LINES(sc); i++) {
6309         bxe_dma_free(sc, &sc->context[i].vcxt_dma);
6310         sc->context[i].vcxt = NULL;
6311         sc->context[i].size = 0;
6312     }
6313
6314     ecore_ilt_mem_op(sc, ILT_MEMOP_FREE);
6315
6316     bxe_free_ilt_lines_mem(sc);
6317
6318 #if 0
6319     bxe_iov_free_mem(sc);
6320 #endif
6321 }
6322
6323 static int
6324 bxe_alloc_mem(struct bxe_softc *sc)
6325 {
6326     int context_size;
6327     int allocated;
6328     int i;
6329
6330 #if 0
6331     if (!CONFIGURE_NIC_MODE(sc)) {
6332         /* allocate searcher T2 table */
6333         if (bxe_dma_alloc(sc, SRC_T2_SZ,
6334                           &sc->t2, "searcher t2 table") != 0) {
6335             return (-1);
6336         }
6337     }
6338 #endif
6339
6340     /*
6341      * Allocate memory for CDU context:
6342      * This memory is allocated separately and not in the generic ILT
6343      * functions because CDU differs in few aspects:
6344      * 1. There can be multiple entities allocating memory for context -
6345      * regular L2, CNIC, and SRIOV drivers. Each separately controls
6346      * its own ILT lines.
6347      * 2. Since CDU page-size is not a single 4KB page (which is the case
6348      * for the other ILT clients), to be efficient we want to support
6349      * allocation of sub-page-size in the last entry.
6350      * 3. Context pointers are used by the driver to pass to FW / update
6351      * the context (for the other ILT clients the pointers are used just to
6352      * free the memory during unload).
6353      */
6354     context_size = (sizeof(union cdu_context) * BXE_L2_CID_COUNT(sc));
6355     for (i = 0, allocated = 0; allocated < context_size; i++) {
6356         sc->context[i].size = min(CDU_ILT_PAGE_SZ,
6357                                   (context_size - allocated));
6358
6359         if (bxe_dma_alloc(sc, sc->context[i].size,
6360                           &sc->context[i].vcxt_dma,
6361                           "cdu context") != 0) {
6362             bxe_free_mem(sc);
6363             return (-1);
6364         }
6365
6366         sc->context[i].vcxt =
6367             (union cdu_context *)sc->context[i].vcxt_dma.vaddr;
6368
6369         allocated += sc->context[i].size;
6370     }
6371
6372     bxe_alloc_ilt_lines_mem(sc);
6373
6374     BLOGD(sc, DBG_LOAD, "ilt=%p start_line=%u lines=%p\n",
6375           sc->ilt, sc->ilt->start_line, sc->ilt->lines);
6376     {
6377         for (i = 0; i < 4; i++) {
6378             BLOGD(sc, DBG_LOAD,
6379                   "c%d page_size=%u start=%u end=%u num=%u flags=0x%x\n",
6380                   i,
6381                   sc->ilt->clients[i].page_size,
6382                   sc->ilt->clients[i].start,
6383                   sc->ilt->clients[i].end,
6384                   sc->ilt->clients[i].client_num,
6385                   sc->ilt->clients[i].flags);
6386         }
6387     }
6388     if (ecore_ilt_mem_op(sc, ILT_MEMOP_ALLOC)) {
6389         BLOGE(sc, "ecore_ilt_mem_op ILT_MEMOP_ALLOC failed\n");
6390         bxe_free_mem(sc);
6391         return (-1);
6392     }
6393
6394 #if 0
6395     if (bxe_iov_alloc_mem(sc)) {
6396         BLOGE(sc, "Failed to allocate memory for SRIOV\n");
6397         bxe_free_mem(sc);
6398         return (-1);
6399     }
6400 #endif
6401
6402     return (0);
6403 }
6404
6405 static void
6406 bxe_free_rx_bd_chain(struct bxe_fastpath *fp)
6407 {
6408     struct bxe_softc *sc;
6409     int i;
6410
6411     sc = fp->sc;
6412
6413     if (fp->rx_mbuf_tag == NULL) {
6414         return;
6415     }
6416
6417     /* free all mbufs and unload all maps */
6418     for (i = 0; i < RX_BD_TOTAL; i++) {
6419         if (fp->rx_mbuf_chain[i].m_map != NULL) {
6420             bus_dmamap_sync(fp->rx_mbuf_tag,
6421                             fp->rx_mbuf_chain[i].m_map,
6422                             BUS_DMASYNC_POSTREAD);
6423             bus_dmamap_unload(fp->rx_mbuf_tag,
6424                               fp->rx_mbuf_chain[i].m_map);
6425         }
6426
6427         if (fp->rx_mbuf_chain[i].m != NULL) {
6428             m_freem(fp->rx_mbuf_chain[i].m);
6429             fp->rx_mbuf_chain[i].m = NULL;
6430             fp->eth_q_stats.mbuf_alloc_rx--;
6431         }
6432     }
6433 }
6434
6435 static void
6436 bxe_free_tpa_pool(struct bxe_fastpath *fp)
6437 {
6438     struct bxe_softc *sc;
6439     int i, max_agg_queues;
6440
6441     sc = fp->sc;
6442
6443     if (fp->rx_mbuf_tag == NULL) {
6444         return;
6445     }
6446
6447     max_agg_queues = MAX_AGG_QS(sc);
6448
6449     /* release all mbufs and unload all DMA maps in the TPA pool */
6450     for (i = 0; i < max_agg_queues; i++) {
6451         if (fp->rx_tpa_info[i].bd.m_map != NULL) {
6452             bus_dmamap_sync(fp->rx_mbuf_tag,
6453                             fp->rx_tpa_info[i].bd.m_map,
6454                             BUS_DMASYNC_POSTREAD);
6455             bus_dmamap_unload(fp->rx_mbuf_tag,
6456                               fp->rx_tpa_info[i].bd.m_map);
6457         }
6458
6459         if (fp->rx_tpa_info[i].bd.m != NULL) {
6460             m_freem(fp->rx_tpa_info[i].bd.m);
6461             fp->rx_tpa_info[i].bd.m = NULL;
6462             fp->eth_q_stats.mbuf_alloc_tpa--;
6463         }
6464     }
6465 }
6466
6467 static void
6468 bxe_free_sge_chain(struct bxe_fastpath *fp)
6469 {
6470     struct bxe_softc *sc;
6471     int i;
6472
6473     sc = fp->sc;
6474
6475     if (fp->rx_sge_mbuf_tag == NULL) {
6476         return;
6477     }
6478
6479     /* rree all mbufs and unload all maps */
6480     for (i = 0; i < RX_SGE_TOTAL; i++) {
6481         if (fp->rx_sge_mbuf_chain[i].m_map != NULL) {
6482             bus_dmamap_sync(fp->rx_sge_mbuf_tag,
6483                             fp->rx_sge_mbuf_chain[i].m_map,
6484                             BUS_DMASYNC_POSTREAD);
6485             bus_dmamap_unload(fp->rx_sge_mbuf_tag,
6486                               fp->rx_sge_mbuf_chain[i].m_map);
6487         }
6488
6489         if (fp->rx_sge_mbuf_chain[i].m != NULL) {
6490             m_freem(fp->rx_sge_mbuf_chain[i].m);
6491             fp->rx_sge_mbuf_chain[i].m = NULL;
6492             fp->eth_q_stats.mbuf_alloc_sge--;
6493         }
6494     }
6495 }
6496
6497 static void
6498 bxe_free_fp_buffers(struct bxe_softc *sc)
6499 {
6500     struct bxe_fastpath *fp;
6501     int i;
6502
6503     for (i = 0; i < sc->num_queues; i++) {
6504         fp = &sc->fp[i];
6505
6506 #if __FreeBSD_version >= 800000
6507         if (fp->tx_br != NULL) {
6508             struct mbuf *m;
6509             /* just in case bxe_mq_flush() wasn't called */
6510             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6511                 m_freem(m);
6512             }
6513             buf_ring_free(fp->tx_br, M_DEVBUF);
6514             fp->tx_br = NULL;
6515         }
6516 #endif
6517
6518         /* free all RX buffers */
6519         bxe_free_rx_bd_chain(fp);
6520         bxe_free_tpa_pool(fp);
6521         bxe_free_sge_chain(fp);
6522
6523         if (fp->eth_q_stats.mbuf_alloc_rx != 0) {
6524             BLOGE(sc, "failed to claim all rx mbufs (%d left)\n",
6525                   fp->eth_q_stats.mbuf_alloc_rx);
6526         }
6527
6528         if (fp->eth_q_stats.mbuf_alloc_sge != 0) {
6529             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6530                   fp->eth_q_stats.mbuf_alloc_sge);
6531         }
6532
6533         if (fp->eth_q_stats.mbuf_alloc_tpa != 0) {
6534             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6535                   fp->eth_q_stats.mbuf_alloc_tpa);
6536         }
6537
6538         if (fp->eth_q_stats.mbuf_alloc_tx != 0) {
6539             BLOGE(sc, "failed to release tx mbufs (%d left)\n",
6540                   fp->eth_q_stats.mbuf_alloc_tx);
6541         }
6542
6543         /* XXX verify all mbufs were reclaimed */
6544
6545         if (mtx_initialized(&fp->tx_mtx)) {
6546             mtx_destroy(&fp->tx_mtx);
6547         }
6548
6549         if (mtx_initialized(&fp->rx_mtx)) {
6550             mtx_destroy(&fp->rx_mtx);
6551         }
6552     }
6553 }
6554
6555 static int
6556 bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
6557                      uint16_t            prev_index,
6558                      uint16_t            index)
6559 {
6560     struct bxe_sw_rx_bd *rx_buf;
6561     struct eth_rx_bd *rx_bd;
6562     bus_dma_segment_t segs[1];
6563     bus_dmamap_t map;
6564     struct mbuf *m;
6565     int nsegs, rc;
6566
6567     rc = 0;
6568
6569     /* allocate the new RX BD mbuf */
6570     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6571     if (__predict_false(m == NULL)) {
6572         fp->eth_q_stats.mbuf_rx_bd_alloc_failed++;
6573         return (ENOBUFS);
6574     }
6575
6576     fp->eth_q_stats.mbuf_alloc_rx++;
6577
6578     /* initialize the mbuf buffer length */
6579     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6580
6581     /* map the mbuf into non-paged pool */
6582     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6583                                  fp->rx_mbuf_spare_map,
6584                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6585     if (__predict_false(rc != 0)) {
6586         fp->eth_q_stats.mbuf_rx_bd_mapping_failed++;
6587         m_freem(m);
6588         fp->eth_q_stats.mbuf_alloc_rx--;
6589         return (rc);
6590     }
6591
6592     /* all mbufs must map to a single segment */
6593     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6594
6595     /* release any existing RX BD mbuf mappings */
6596
6597     if (prev_index != index) {
6598         rx_buf = &fp->rx_mbuf_chain[prev_index];
6599
6600         if (rx_buf->m_map != NULL) {
6601             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6602                             BUS_DMASYNC_POSTREAD);
6603             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6604         }
6605
6606         /*
6607          * We only get here from bxe_rxeof() when the maximum number
6608          * of rx buffers is less than RX_BD_USABLE. bxe_rxeof() already
6609          * holds the mbuf in the prev_index so it's OK to NULL it out
6610          * here without concern of a memory leak.
6611          */
6612         fp->rx_mbuf_chain[prev_index].m = NULL;
6613     }
6614
6615     rx_buf = &fp->rx_mbuf_chain[index];
6616
6617     if (rx_buf->m_map != NULL) {
6618         bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6619                         BUS_DMASYNC_POSTREAD);
6620         bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6621     }
6622
6623     /* save the mbuf and mapping info for a future packet */
6624     map = (prev_index != index) ?
6625               fp->rx_mbuf_chain[prev_index].m_map : rx_buf->m_map;
6626     rx_buf->m_map = fp->rx_mbuf_spare_map;
6627     fp->rx_mbuf_spare_map = map;
6628     bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6629                     BUS_DMASYNC_PREREAD);
6630     rx_buf->m = m;
6631
6632     rx_bd = &fp->rx_chain[index];
6633     rx_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6634     rx_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6635
6636     return (rc);
6637 }
6638
6639 static int
6640 bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
6641                       int                 queue)
6642 {
6643     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
6644     bus_dma_segment_t segs[1];
6645     bus_dmamap_t map;
6646     struct mbuf *m;
6647     int nsegs;
6648     int rc = 0;
6649
6650     /* allocate the new TPA mbuf */
6651     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6652     if (__predict_false(m == NULL)) {
6653         fp->eth_q_stats.mbuf_rx_tpa_alloc_failed++;
6654         return (ENOBUFS);
6655     }
6656
6657     fp->eth_q_stats.mbuf_alloc_tpa++;
6658
6659     /* initialize the mbuf buffer length */
6660     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6661
6662     /* map the mbuf into non-paged pool */
6663     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6664                                  fp->rx_tpa_info_mbuf_spare_map,
6665                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6666     if (__predict_false(rc != 0)) {
6667         fp->eth_q_stats.mbuf_rx_tpa_mapping_failed++;
6668         m_free(m);
6669         fp->eth_q_stats.mbuf_alloc_tpa--;
6670         return (rc);
6671     }
6672
6673     /* all mbufs must map to a single segment */
6674     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6675
6676     /* release any existing TPA mbuf mapping */
6677     if (tpa_info->bd.m_map != NULL) {
6678         bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6679                         BUS_DMASYNC_POSTREAD);
6680         bus_dmamap_unload(fp->rx_mbuf_tag, tpa_info->bd.m_map);
6681     }
6682
6683     /* save the mbuf and mapping info for the TPA mbuf */
6684     map = tpa_info->bd.m_map;
6685     tpa_info->bd.m_map = fp->rx_tpa_info_mbuf_spare_map;
6686     fp->rx_tpa_info_mbuf_spare_map = map;
6687     bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6688                     BUS_DMASYNC_PREREAD);
6689     tpa_info->bd.m = m;
6690     tpa_info->seg = segs[0];
6691
6692     return (rc);
6693 }
6694
6695 /*
6696  * Allocate an mbuf and assign it to the receive scatter gather chain. The
6697  * caller must take care to save a copy of the existing mbuf in the SG mbuf
6698  * chain.
6699  */
6700 static int
6701 bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
6702                       uint16_t            index)
6703 {
6704     struct bxe_sw_rx_bd *sge_buf;
6705     struct eth_rx_sge *sge;
6706     bus_dma_segment_t segs[1];
6707     bus_dmamap_t map;
6708     struct mbuf *m;
6709     int nsegs;
6710     int rc = 0;
6711
6712     /* allocate a new SGE mbuf */
6713     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, SGE_PAGE_SIZE);
6714     if (__predict_false(m == NULL)) {
6715         fp->eth_q_stats.mbuf_rx_sge_alloc_failed++;
6716         return (ENOMEM);
6717     }
6718
6719     fp->eth_q_stats.mbuf_alloc_sge++;
6720
6721     /* initialize the mbuf buffer length */
6722     m->m_pkthdr.len = m->m_len = SGE_PAGE_SIZE;
6723
6724     /* map the SGE mbuf into non-paged pool */
6725     rc = bus_dmamap_load_mbuf_sg(fp->rx_sge_mbuf_tag,
6726                                  fp->rx_sge_mbuf_spare_map,
6727                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6728     if (__predict_false(rc != 0)) {
6729         fp->eth_q_stats.mbuf_rx_sge_mapping_failed++;
6730         m_freem(m);
6731         fp->eth_q_stats.mbuf_alloc_sge--;
6732         return (rc);
6733     }
6734
6735     /* all mbufs must map to a single segment */
6736     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6737
6738     sge_buf = &fp->rx_sge_mbuf_chain[index];
6739
6740     /* release any existing SGE mbuf mapping */
6741     if (sge_buf->m_map != NULL) {
6742         bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6743                         BUS_DMASYNC_POSTREAD);
6744         bus_dmamap_unload(fp->rx_sge_mbuf_tag, sge_buf->m_map);
6745     }
6746
6747     /* save the mbuf and mapping info for a future packet */
6748     map = sge_buf->m_map;
6749     sge_buf->m_map = fp->rx_sge_mbuf_spare_map;
6750     fp->rx_sge_mbuf_spare_map = map;
6751     bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6752                     BUS_DMASYNC_PREREAD);
6753     sge_buf->m = m;
6754
6755     sge = &fp->rx_sge_chain[index];
6756     sge->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6757     sge->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6758
6759     return (rc);
6760 }
6761
6762 static __noinline int
6763 bxe_alloc_fp_buffers(struct bxe_softc *sc)
6764 {
6765     struct bxe_fastpath *fp;
6766     int i, j, rc = 0;
6767     int ring_prod, cqe_ring_prod;
6768     int max_agg_queues;
6769
6770     for (i = 0; i < sc->num_queues; i++) {
6771         fp = &sc->fp[i];
6772
6773 #if __FreeBSD_version >= 800000
6774         fp->tx_br = buf_ring_alloc(BXE_BR_SIZE, M_DEVBUF,
6775                                    M_DONTWAIT, &fp->tx_mtx);
6776         if (fp->tx_br == NULL) {
6777             BLOGE(sc, "buf_ring alloc fail for fp[%02d]\n", i);
6778             goto bxe_alloc_fp_buffers_error;
6779         }
6780 #endif
6781
6782         ring_prod = cqe_ring_prod = 0;
6783         fp->rx_bd_cons = 0;
6784         fp->rx_cq_cons = 0;
6785
6786         /* allocate buffers for the RX BDs in RX BD chain */
6787         for (j = 0; j < sc->max_rx_bufs; j++) {
6788             rc = bxe_alloc_rx_bd_mbuf(fp, ring_prod, ring_prod);
6789             if (rc != 0) {
6790                 BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
6791                       i, rc);
6792                 goto bxe_alloc_fp_buffers_error;
6793             }
6794
6795             ring_prod     = RX_BD_NEXT(ring_prod);
6796             cqe_ring_prod = RCQ_NEXT(cqe_ring_prod);
6797         }
6798
6799         fp->rx_bd_prod = ring_prod;
6800         fp->rx_cq_prod = cqe_ring_prod;
6801         fp->eth_q_stats.rx_calls = fp->eth_q_stats.rx_pkts = 0;
6802
6803         if (sc->ifnet->if_capenable & IFCAP_LRO) {
6804             max_agg_queues = MAX_AGG_QS(sc);
6805
6806             fp->tpa_enable = TRUE;
6807
6808             /* fill the TPA pool */
6809             for (j = 0; j < max_agg_queues; j++) {
6810                 rc = bxe_alloc_rx_tpa_mbuf(fp, j);
6811                 if (rc != 0) {
6812                     BLOGE(sc, "mbuf alloc fail for fp[%02d] TPA queue %d\n",
6813                           i, j);
6814                     fp->tpa_enable = FALSE;
6815                     goto bxe_alloc_fp_buffers_error;
6816                 }
6817
6818                 fp->rx_tpa_info[j].state = BXE_TPA_STATE_STOP;
6819             }
6820
6821             if (fp->tpa_enable) {
6822                 /* fill the RX SGE chain */
6823                 ring_prod = 0;
6824                 for (j = 0; j < RX_SGE_USABLE; j++) {
6825                     rc = bxe_alloc_rx_sge_mbuf(fp, ring_prod);
6826                     if (rc != 0) {
6827                         BLOGE(sc, "mbuf alloc fail for fp[%02d] SGE %d\n",
6828                               i, ring_prod);
6829                         fp->tpa_enable = FALSE;
6830                         ring_prod = 0;
6831                         goto bxe_alloc_fp_buffers_error;
6832                     }
6833
6834                     ring_prod = RX_SGE_NEXT(ring_prod);
6835                 }
6836
6837                 fp->rx_sge_prod = ring_prod;
6838             }
6839         }
6840     }
6841
6842     return (0);
6843
6844 bxe_alloc_fp_buffers_error:
6845
6846     /* unwind what was already allocated */
6847     bxe_free_rx_bd_chain(fp);
6848     bxe_free_tpa_pool(fp);
6849     bxe_free_sge_chain(fp);
6850
6851     return (ENOBUFS);
6852 }
6853
6854 static void
6855 bxe_free_fw_stats_mem(struct bxe_softc *sc)
6856 {
6857     bxe_dma_free(sc, &sc->fw_stats_dma);
6858
6859     sc->fw_stats_num = 0;
6860
6861     sc->fw_stats_req_size = 0;
6862     sc->fw_stats_req = NULL;
6863     sc->fw_stats_req_mapping = 0;
6864
6865     sc->fw_stats_data_size = 0;
6866     sc->fw_stats_data = NULL;
6867     sc->fw_stats_data_mapping = 0;
6868 }
6869
6870 static int
6871 bxe_alloc_fw_stats_mem(struct bxe_softc *sc)
6872 {
6873     uint8_t num_queue_stats;
6874     int num_groups;
6875
6876     /* number of queues for statistics is number of eth queues */
6877     num_queue_stats = BXE_NUM_ETH_QUEUES(sc);
6878
6879     /*
6880      * Total number of FW statistics requests =
6881      *   1 for port stats + 1 for PF stats + num of queues
6882      */
6883     sc->fw_stats_num = (2 + num_queue_stats);
6884
6885     /*
6886      * Request is built from stats_query_header and an array of
6887      * stats_query_cmd_group each of which contains STATS_QUERY_CMD_COUNT
6888      * rules. The real number or requests is configured in the
6889      * stats_query_header.
6890      */
6891     num_groups =
6892         ((sc->fw_stats_num / STATS_QUERY_CMD_COUNT) +
6893          ((sc->fw_stats_num % STATS_QUERY_CMD_COUNT) ? 1 : 0));
6894
6895     BLOGD(sc, DBG_LOAD, "stats fw_stats_num %d num_groups %d\n",
6896           sc->fw_stats_num, num_groups);
6897
6898     sc->fw_stats_req_size =
6899         (sizeof(struct stats_query_header) +
6900          (num_groups * sizeof(struct stats_query_cmd_group)));
6901
6902     /*
6903      * Data for statistics requests + stats_counter.
6904      * stats_counter holds per-STORM counters that are incremented when
6905      * STORM has finished with the current request. Memory for FCoE
6906      * offloaded statistics are counted anyway, even if they will not be sent.
6907      * VF stats are not accounted for here as the data of VF stats is stored
6908      * in memory allocated by the VF, not here.
6909      */
6910     sc->fw_stats_data_size =
6911         (sizeof(struct stats_counter) +
6912          sizeof(struct per_port_stats) +
6913          sizeof(struct per_pf_stats) +
6914          /* sizeof(struct fcoe_statistics_params) + */
6915          (sizeof(struct per_queue_stats) * num_queue_stats));
6916
6917     if (bxe_dma_alloc(sc, (sc->fw_stats_req_size + sc->fw_stats_data_size),
6918                       &sc->fw_stats_dma, "fw stats") != 0) {
6919         bxe_free_fw_stats_mem(sc);
6920         return (-1);
6921     }
6922
6923     /* set up the shortcuts */
6924
6925     sc->fw_stats_req =
6926         (struct bxe_fw_stats_req *)sc->fw_stats_dma.vaddr;
6927     sc->fw_stats_req_mapping = sc->fw_stats_dma.paddr;
6928
6929     sc->fw_stats_data =
6930         (struct bxe_fw_stats_data *)((uint8_t *)sc->fw_stats_dma.vaddr +
6931                                      sc->fw_stats_req_size);
6932     sc->fw_stats_data_mapping = (sc->fw_stats_dma.paddr +
6933                                  sc->fw_stats_req_size);
6934
6935     BLOGD(sc, DBG_LOAD, "statistics request base address set to %#jx\n",
6936           (uintmax_t)sc->fw_stats_req_mapping);
6937
6938     BLOGD(sc, DBG_LOAD, "statistics data base address set to %#jx\n",
6939           (uintmax_t)sc->fw_stats_data_mapping);
6940
6941     return (0);
6942 }
6943
6944 /*
6945  * Bits map:
6946  * 0-7  - Engine0 load counter.
6947  * 8-15 - Engine1 load counter.
6948  * 16   - Engine0 RESET_IN_PROGRESS bit.
6949  * 17   - Engine1 RESET_IN_PROGRESS bit.
6950  * 18   - Engine0 ONE_IS_LOADED. Set when there is at least one active
6951  *        function on the engine
6952  * 19   - Engine1 ONE_IS_LOADED.
6953  * 20   - Chip reset flow bit. When set none-leader must wait for both engines
6954  *        leader to complete (check for both RESET_IN_PROGRESS bits and not
6955  *        for just the one belonging to its engine).
6956  */
6957 #define BXE_RECOVERY_GLOB_REG     MISC_REG_GENERIC_POR_1
6958 #define BXE_PATH0_LOAD_CNT_MASK   0x000000ff
6959 #define BXE_PATH0_LOAD_CNT_SHIFT  0
6960 #define BXE_PATH1_LOAD_CNT_MASK   0x0000ff00
6961 #define BXE_PATH1_LOAD_CNT_SHIFT  8
6962 #define BXE_PATH0_RST_IN_PROG_BIT 0x00010000
6963 #define BXE_PATH1_RST_IN_PROG_BIT 0x00020000
6964 #define BXE_GLOBAL_RESET_BIT      0x00040000
6965
6966 /* set the GLOBAL_RESET bit, should be run under rtnl lock */
6967 static void
6968 bxe_set_reset_global(struct bxe_softc *sc)
6969 {
6970     uint32_t val;
6971     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6972     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6973     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val | BXE_GLOBAL_RESET_BIT);
6974     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6975 }
6976
6977 /* clear the GLOBAL_RESET bit, should be run under rtnl lock */
6978 static void
6979 bxe_clear_reset_global(struct bxe_softc *sc)
6980 {
6981     uint32_t val;
6982     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6983     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6984     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val & (~BXE_GLOBAL_RESET_BIT));
6985     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6986 }
6987
6988 /* checks the GLOBAL_RESET bit, should be run under rtnl lock */
6989 static uint8_t
6990 bxe_reset_is_global(struct bxe_softc *sc)
6991 {
6992     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6993     BLOGD(sc, DBG_LOAD, "GLOB_REG=0x%08x\n", val);
6994     return (val & BXE_GLOBAL_RESET_BIT) ? TRUE : FALSE;
6995 }
6996
6997 /* clear RESET_IN_PROGRESS bit for the engine, should be run under rtnl lock */
6998 static void
6999 bxe_set_reset_done(struct bxe_softc *sc)
7000 {
7001     uint32_t val;
7002     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7003                                  BXE_PATH0_RST_IN_PROG_BIT;
7004
7005     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7006
7007     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7008     /* Clear the bit */
7009     val &= ~bit;
7010     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7011
7012     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7013 }
7014
7015 /* set RESET_IN_PROGRESS for the engine, should be run under rtnl lock */
7016 static void
7017 bxe_set_reset_in_progress(struct bxe_softc *sc)
7018 {
7019     uint32_t val;
7020     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7021                                  BXE_PATH0_RST_IN_PROG_BIT;
7022
7023     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7024
7025     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7026     /* Set the bit */
7027     val |= bit;
7028     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7029
7030     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7031 }
7032
7033 /* check RESET_IN_PROGRESS bit for an engine, should be run under rtnl lock */
7034 static uint8_t
7035 bxe_reset_is_done(struct bxe_softc *sc,
7036                   int              engine)
7037 {
7038     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7039     uint32_t bit = engine ? BXE_PATH1_RST_IN_PROG_BIT :
7040                             BXE_PATH0_RST_IN_PROG_BIT;
7041
7042     /* return false if bit is set */
7043     return (val & bit) ? FALSE : TRUE;
7044 }
7045
7046 /* get the load status for an engine, should be run under rtnl lock */
7047 static uint8_t
7048 bxe_get_load_status(struct bxe_softc *sc,
7049                     int              engine)
7050 {
7051     uint32_t mask = engine ? BXE_PATH1_LOAD_CNT_MASK :
7052                              BXE_PATH0_LOAD_CNT_MASK;
7053     uint32_t shift = engine ? BXE_PATH1_LOAD_CNT_SHIFT :
7054                               BXE_PATH0_LOAD_CNT_SHIFT;
7055     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7056
7057     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7058
7059     val = ((val & mask) >> shift);
7060
7061     BLOGD(sc, DBG_LOAD, "Load mask engine %d = 0x%08x\n", engine, val);
7062
7063     return (val != 0);
7064 }
7065
7066 /* set pf load mark */
7067 /* XXX needs to be under rtnl lock */
7068 static void
7069 bxe_set_pf_load(struct bxe_softc *sc)
7070 {
7071     uint32_t val;
7072     uint32_t val1;
7073     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7074                                   BXE_PATH0_LOAD_CNT_MASK;
7075     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7076                                    BXE_PATH0_LOAD_CNT_SHIFT;
7077
7078     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7079
7080     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7081     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7082
7083     /* get the current counter value */
7084     val1 = ((val & mask) >> shift);
7085
7086     /* set bit of this PF */
7087     val1 |= (1 << SC_ABS_FUNC(sc));
7088
7089     /* clear the old value */
7090     val &= ~mask;
7091
7092     /* set the new one */
7093     val |= ((val1 << shift) & mask);
7094
7095     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7096
7097     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7098 }
7099
7100 /* clear pf load mark */
7101 /* XXX needs to be under rtnl lock */
7102 static uint8_t
7103 bxe_clear_pf_load(struct bxe_softc *sc)
7104 {
7105     uint32_t val1, val;
7106     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7107                                   BXE_PATH0_LOAD_CNT_MASK;
7108     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7109                                    BXE_PATH0_LOAD_CNT_SHIFT;
7110
7111     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7112     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7113     BLOGD(sc, DBG_LOAD, "Old GEN_REG_VAL=0x%08x\n", val);
7114
7115     /* get the current counter value */
7116     val1 = (val & mask) >> shift;
7117
7118     /* clear bit of that PF */
7119     val1 &= ~(1 << SC_ABS_FUNC(sc));
7120
7121     /* clear the old value */
7122     val &= ~mask;
7123
7124     /* set the new one */
7125     val |= ((val1 << shift) & mask);
7126
7127     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7128     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7129     return (val1 != 0);
7130 }
7131
7132 /* send load requrest to mcp and analyze response */
7133 static int
7134 bxe_nic_load_request(struct bxe_softc *sc,
7135                      uint32_t         *load_code)
7136 {
7137     /* init fw_seq */
7138     sc->fw_seq =
7139         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
7140          DRV_MSG_SEQ_NUMBER_MASK);
7141
7142     BLOGD(sc, DBG_LOAD, "initial fw_seq 0x%04x\n", sc->fw_seq);
7143
7144     /* get the current FW pulse sequence */
7145     sc->fw_drv_pulse_wr_seq =
7146         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb) &
7147          DRV_PULSE_SEQ_MASK);
7148
7149     BLOGD(sc, DBG_LOAD, "initial drv_pulse 0x%04x\n",
7150           sc->fw_drv_pulse_wr_seq);
7151
7152     /* load request */
7153     (*load_code) = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
7154                                   DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
7155
7156     /* if the MCP fails to respond we must abort */
7157     if (!(*load_code)) {
7158         BLOGE(sc, "MCP response failure!\n");
7159         return (-1);
7160     }
7161
7162     /* if MCP refused then must abort */
7163     if ((*load_code) == FW_MSG_CODE_DRV_LOAD_REFUSED) {
7164         BLOGE(sc, "MCP refused load request\n");
7165         return (-1);
7166     }
7167
7168     return (0);
7169 }
7170
7171 /*
7172  * Check whether another PF has already loaded FW to chip. In virtualized
7173  * environments a pf from anoth VM may have already initialized the device
7174  * including loading FW.
7175  */
7176 static int
7177 bxe_nic_load_analyze_req(struct bxe_softc *sc,
7178                          uint32_t         load_code)
7179 {
7180     uint32_t my_fw, loaded_fw;
7181
7182     /* is another pf loaded on this engine? */
7183     if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
7184         (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
7185         /* build my FW version dword */
7186         my_fw = (BCM_5710_FW_MAJOR_VERSION +
7187                  (BCM_5710_FW_MINOR_VERSION << 8 ) +
7188                  (BCM_5710_FW_REVISION_VERSION << 16) +
7189                  (BCM_5710_FW_ENGINEERING_VERSION << 24));
7190
7191         /* read loaded FW from chip */
7192         loaded_fw = REG_RD(sc, XSEM_REG_PRAM);
7193         BLOGD(sc, DBG_LOAD, "loaded FW 0x%08x / my FW 0x%08x\n",
7194               loaded_fw, my_fw);
7195
7196         /* abort nic load if version mismatch */
7197         if (my_fw != loaded_fw) {
7198             BLOGE(sc, "FW 0x%08x already loaded (mine is 0x%08x)",
7199                   loaded_fw, my_fw);
7200             return (-1);
7201         }
7202     }
7203
7204     return (0);
7205 }
7206
7207 /* mark PMF if applicable */
7208 static void
7209 bxe_nic_load_pmf(struct bxe_softc *sc,
7210                  uint32_t         load_code)
7211 {
7212     uint32_t ncsi_oem_data_addr;
7213
7214     if ((load_code == FW_MSG_CODE_DRV_LOAD_COMMON) ||
7215         (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) ||
7216         (load_code == FW_MSG_CODE_DRV_LOAD_PORT)) {
7217         /*
7218          * Barrier here for ordering between the writing to sc->port.pmf here
7219          * and reading it from the periodic task.
7220          */
7221         sc->port.pmf = 1;
7222         mb();
7223     } else {
7224         sc->port.pmf = 0;
7225     }
7226
7227     BLOGD(sc, DBG_LOAD, "pmf %d\n", sc->port.pmf);
7228
7229     /* XXX needed? */
7230     if (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) {
7231         if (SHMEM2_HAS(sc, ncsi_oem_data_addr)) {
7232             ncsi_oem_data_addr = SHMEM2_RD(sc, ncsi_oem_data_addr);
7233             if (ncsi_oem_data_addr) {
7234                 REG_WR(sc,
7235                        (ncsi_oem_data_addr +
7236                         offsetof(struct glob_ncsi_oem_data, driver_version)),
7237                        0);
7238             }
7239         }
7240     }
7241 }
7242
7243 static void
7244 bxe_read_mf_cfg(struct bxe_softc *sc)
7245 {
7246     int n = (CHIP_IS_MODE_4_PORT(sc) ? 2 : 1);
7247     int abs_func;
7248     int vn;
7249
7250     if (BXE_NOMCP(sc)) {
7251         return; /* what should be the default bvalue in this case */
7252     }
7253
7254     /*
7255      * The formula for computing the absolute function number is...
7256      * For 2 port configuration (4 functions per port):
7257      *   abs_func = 2 * vn + SC_PORT + SC_PATH
7258      * For 4 port configuration (2 functions per port):
7259      *   abs_func = 4 * vn + 2 * SC_PORT + SC_PATH
7260      */
7261     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
7262         abs_func = (n * (2 * vn + SC_PORT(sc)) + SC_PATH(sc));
7263         if (abs_func >= E1H_FUNC_MAX) {
7264             break;
7265         }
7266         sc->devinfo.mf_info.mf_config[vn] =
7267             MFCFG_RD(sc, func_mf_config[abs_func].config);
7268     }
7269
7270     if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] &
7271         FUNC_MF_CFG_FUNC_DISABLED) {
7272         BLOGD(sc, DBG_LOAD, "mf_cfg function disabled\n");
7273         sc->flags |= BXE_MF_FUNC_DIS;
7274     } else {
7275         BLOGD(sc, DBG_LOAD, "mf_cfg function enabled\n");
7276         sc->flags &= ~BXE_MF_FUNC_DIS;
7277     }
7278 }
7279
7280 /* acquire split MCP access lock register */
7281 static int bxe_acquire_alr(struct bxe_softc *sc)
7282 {
7283     uint32_t j, val;
7284
7285     for (j = 0; j < 1000; j++) {
7286         val = (1UL << 31);
7287         REG_WR(sc, GRCBASE_MCP + 0x9c, val);
7288         val = REG_RD(sc, GRCBASE_MCP + 0x9c);
7289         if (val & (1L << 31))
7290             break;
7291
7292         DELAY(5000);
7293     }
7294
7295     if (!(val & (1L << 31))) {
7296         BLOGE(sc, "Cannot acquire MCP access lock register\n");
7297         return (-1);
7298     }
7299
7300     return (0);
7301 }
7302
7303 /* release split MCP access lock register */
7304 static void bxe_release_alr(struct bxe_softc *sc)
7305 {
7306     REG_WR(sc, GRCBASE_MCP + 0x9c, 0);
7307 }
7308
7309 static void
7310 bxe_fan_failure(struct bxe_softc *sc)
7311 {
7312     int port = SC_PORT(sc);
7313     uint32_t ext_phy_config;
7314
7315     /* mark the failure */
7316     ext_phy_config =
7317         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
7318
7319     ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
7320     ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
7321     SHMEM_WR(sc, dev_info.port_hw_config[port].external_phy_config,
7322              ext_phy_config);
7323
7324     /* log the failure */
7325     BLOGW(sc, "Fan Failure has caused the driver to shutdown "
7326               "the card to prevent permanent damage. "
7327               "Please contact OEM Support for assistance\n");
7328
7329     /* XXX */
7330 #if 1
7331     bxe_panic(sc, ("Schedule task to handle fan failure\n"));
7332 #else
7333     /*
7334      * Schedule device reset (unload)
7335      * This is due to some boards consuming sufficient power when driver is
7336      * up to overheat if fan fails.
7337      */
7338     bxe_set_bit(BXE_SP_RTNL_FAN_FAILURE, &sc->sp_rtnl_state);
7339     schedule_delayed_work(&sc->sp_rtnl_task, 0);
7340 #endif
7341 }
7342
7343 /* this function is called upon a link interrupt */
7344 static void
7345 bxe_link_attn(struct bxe_softc *sc)
7346 {
7347     uint32_t pause_enabled = 0;
7348     struct host_port_stats *pstats;
7349     int cmng_fns;
7350
7351     /* Make sure that we are synced with the current statistics */
7352     bxe_stats_handle(sc, STATS_EVENT_STOP);
7353
7354     elink_link_update(&sc->link_params, &sc->link_vars);
7355
7356     if (sc->link_vars.link_up) {
7357
7358         /* dropless flow control */
7359         if (!CHIP_IS_E1(sc) && sc->dropless_fc) {
7360             pause_enabled = 0;
7361
7362             if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
7363                 pause_enabled = 1;
7364             }
7365
7366             REG_WR(sc,
7367                    (BAR_USTRORM_INTMEM +
7368                     USTORM_ETH_PAUSE_ENABLED_OFFSET(SC_PORT(sc))),
7369                    pause_enabled);
7370         }
7371
7372         if (sc->link_vars.mac_type != ELINK_MAC_TYPE_EMAC) {
7373             pstats = BXE_SP(sc, port_stats);
7374             /* reset old mac stats */
7375             memset(&(pstats->mac_stx[0]), 0, sizeof(struct mac_stx));
7376         }
7377
7378         if (sc->state == BXE_STATE_OPEN) {
7379             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
7380         }
7381     }
7382
7383     if (sc->link_vars.link_up && sc->link_vars.line_speed) {
7384         cmng_fns = bxe_get_cmng_fns_mode(sc);
7385
7386         if (cmng_fns != CMNG_FNS_NONE) {
7387             bxe_cmng_fns_init(sc, FALSE, cmng_fns);
7388             storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7389         } else {
7390             /* rate shaping and fairness are disabled */
7391             BLOGD(sc, DBG_LOAD, "single function mode without fairness\n");
7392         }
7393     }
7394
7395     bxe_link_report_locked(sc);
7396
7397     if (IS_MF(sc)) {
7398         ; // XXX bxe_link_sync_notify(sc);
7399     }
7400 }
7401
7402 static void
7403 bxe_attn_int_asserted(struct bxe_softc *sc,
7404                       uint32_t         asserted)
7405 {
7406     int port = SC_PORT(sc);
7407     uint32_t aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
7408                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
7409     uint32_t nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
7410                                         NIG_REG_MASK_INTERRUPT_PORT0;
7411     uint32_t aeu_mask;
7412     uint32_t nig_mask = 0;
7413     uint32_t reg_addr;
7414     uint32_t igu_acked;
7415     uint32_t cnt;
7416
7417     if (sc->attn_state & asserted) {
7418         BLOGE(sc, "IGU ERROR attn=0x%08x\n", asserted);
7419     }
7420
7421     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7422
7423     aeu_mask = REG_RD(sc, aeu_addr);
7424
7425     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly asserted 0x%08x\n",
7426           aeu_mask, asserted);
7427
7428     aeu_mask &= ~(asserted & 0x3ff);
7429
7430     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
7431
7432     REG_WR(sc, aeu_addr, aeu_mask);
7433
7434     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7435
7436     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
7437     sc->attn_state |= asserted;
7438     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
7439
7440     if (asserted & ATTN_HARD_WIRED_MASK) {
7441         if (asserted & ATTN_NIG_FOR_FUNC) {
7442
7443             BXE_PHY_LOCK(sc);
7444
7445             /* save nig interrupt mask */
7446             nig_mask = REG_RD(sc, nig_int_mask_addr);
7447
7448             /* If nig_mask is not set, no need to call the update function */
7449             if (nig_mask) {
7450                 REG_WR(sc, nig_int_mask_addr, 0);
7451
7452                 bxe_link_attn(sc);
7453             }
7454
7455             /* handle unicore attn? */
7456         }
7457
7458         if (asserted & ATTN_SW_TIMER_4_FUNC) {
7459             BLOGD(sc, DBG_INTR, "ATTN_SW_TIMER_4_FUNC!\n");
7460         }
7461
7462         if (asserted & GPIO_2_FUNC) {
7463             BLOGD(sc, DBG_INTR, "GPIO_2_FUNC!\n");
7464         }
7465
7466         if (asserted & GPIO_3_FUNC) {
7467             BLOGD(sc, DBG_INTR, "GPIO_3_FUNC!\n");
7468         }
7469
7470         if (asserted & GPIO_4_FUNC) {
7471             BLOGD(sc, DBG_INTR, "GPIO_4_FUNC!\n");
7472         }
7473
7474         if (port == 0) {
7475             if (asserted & ATTN_GENERAL_ATTN_1) {
7476                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_1!\n");
7477                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
7478             }
7479             if (asserted & ATTN_GENERAL_ATTN_2) {
7480                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_2!\n");
7481                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
7482             }
7483             if (asserted & ATTN_GENERAL_ATTN_3) {
7484                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_3!\n");
7485                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
7486             }
7487         } else {
7488             if (asserted & ATTN_GENERAL_ATTN_4) {
7489                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_4!\n");
7490                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
7491             }
7492             if (asserted & ATTN_GENERAL_ATTN_5) {
7493                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_5!\n");
7494                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
7495             }
7496             if (asserted & ATTN_GENERAL_ATTN_6) {
7497                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_6!\n");
7498                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
7499             }
7500         }
7501     } /* hardwired */
7502
7503     if (sc->devinfo.int_block == INT_BLOCK_HC) {
7504         reg_addr = (HC_REG_COMMAND_REG + port*32 + COMMAND_REG_ATTN_BITS_SET);
7505     } else {
7506         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
7507     }
7508
7509     BLOGD(sc, DBG_INTR, "about to mask 0x%08x at %s addr 0x%08x\n",
7510           asserted,
7511           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
7512     REG_WR(sc, reg_addr, asserted);
7513
7514     /* now set back the mask */
7515     if (asserted & ATTN_NIG_FOR_FUNC) {
7516         /*
7517          * Verify that IGU ack through BAR was written before restoring
7518          * NIG mask. This loop should exit after 2-3 iterations max.
7519          */
7520         if (sc->devinfo.int_block != INT_BLOCK_HC) {
7521             cnt = 0;
7522
7523             do {
7524                 igu_acked = REG_RD(sc, IGU_REG_ATTENTION_ACK_BITS);
7525             } while (((igu_acked & ATTN_NIG_FOR_FUNC) == 0) &&
7526                      (++cnt < MAX_IGU_ATTN_ACK_TO));
7527
7528             if (!igu_acked) {
7529                 BLOGE(sc, "Failed to verify IGU ack on time\n");
7530             }
7531
7532             mb();
7533         }
7534
7535         REG_WR(sc, nig_int_mask_addr, nig_mask);
7536
7537         BXE_PHY_UNLOCK(sc);
7538     }
7539 }
7540
7541 static void
7542 bxe_print_next_block(struct bxe_softc *sc,
7543                      int              idx,
7544                      const char       *blk)
7545 {
7546     BLOGI(sc, "%s%s", idx ? ", " : "", blk);
7547 }
7548
7549 static int
7550 bxe_check_blocks_with_parity0(struct bxe_softc *sc,
7551                               uint32_t         sig,
7552                               int              par_num,
7553                               uint8_t          print)
7554 {
7555     uint32_t cur_bit = 0;
7556     int i = 0;
7557
7558     for (i = 0; sig; i++) {
7559         cur_bit = ((uint32_t)0x1 << i);
7560         if (sig & cur_bit) {
7561             switch (cur_bit) {
7562             case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
7563                 if (print)
7564                     bxe_print_next_block(sc, par_num++, "BRB");
7565                 break;
7566             case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
7567                 if (print)
7568                     bxe_print_next_block(sc, par_num++, "PARSER");
7569                 break;
7570             case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
7571                 if (print)
7572                     bxe_print_next_block(sc, par_num++, "TSDM");
7573                 break;
7574             case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
7575                 if (print)
7576                     bxe_print_next_block(sc, par_num++, "SEARCHER");
7577                 break;
7578             case AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR:
7579                 if (print)
7580                     bxe_print_next_block(sc, par_num++, "TCM");
7581                 break;
7582             case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
7583                 if (print)
7584                     bxe_print_next_block(sc, par_num++, "TSEMI");
7585                 break;
7586             case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
7587                 if (print)
7588                     bxe_print_next_block(sc, par_num++, "XPB");
7589                 break;
7590             }
7591
7592             /* Clear the bit */
7593             sig &= ~cur_bit;
7594         }
7595     }
7596
7597     return (par_num);
7598 }
7599
7600 static int
7601 bxe_check_blocks_with_parity1(struct bxe_softc *sc,
7602                               uint32_t         sig,
7603                               int              par_num,
7604                               uint8_t          *global,
7605                               uint8_t          print)
7606 {
7607     int i = 0;
7608     uint32_t cur_bit = 0;
7609     for (i = 0; sig; i++) {
7610         cur_bit = ((uint32_t)0x1 << i);
7611         if (sig & cur_bit) {
7612             switch (cur_bit) {
7613             case AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR:
7614                 if (print)
7615                     bxe_print_next_block(sc, par_num++, "PBF");
7616                 break;
7617             case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
7618                 if (print)
7619                     bxe_print_next_block(sc, par_num++, "QM");
7620                 break;
7621             case AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR:
7622                 if (print)
7623                     bxe_print_next_block(sc, par_num++, "TM");
7624                 break;
7625             case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
7626                 if (print)
7627                     bxe_print_next_block(sc, par_num++, "XSDM");
7628                 break;
7629             case AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR:
7630                 if (print)
7631                     bxe_print_next_block(sc, par_num++, "XCM");
7632                 break;
7633             case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
7634                 if (print)
7635                     bxe_print_next_block(sc, par_num++, "XSEMI");
7636                 break;
7637             case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
7638                 if (print)
7639                     bxe_print_next_block(sc, par_num++, "DOORBELLQ");
7640                 break;
7641             case AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR:
7642                 if (print)
7643                     bxe_print_next_block(sc, par_num++, "NIG");
7644                 break;
7645             case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
7646                 if (print)
7647                     bxe_print_next_block(sc, par_num++, "VAUX PCI CORE");
7648                 *global = TRUE;
7649                 break;
7650             case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
7651                 if (print)
7652                     bxe_print_next_block(sc, par_num++, "DEBUG");
7653                 break;
7654             case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
7655                 if (print)
7656                     bxe_print_next_block(sc, par_num++, "USDM");
7657                 break;
7658             case AEU_INPUTS_ATTN_BITS_UCM_PARITY_ERROR:
7659                 if (print)
7660                     bxe_print_next_block(sc, par_num++, "UCM");
7661                 break;
7662             case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
7663                 if (print)
7664                     bxe_print_next_block(sc, par_num++, "USEMI");
7665                 break;
7666             case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
7667                 if (print)
7668                     bxe_print_next_block(sc, par_num++, "UPB");
7669                 break;
7670             case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
7671                 if (print)
7672                     bxe_print_next_block(sc, par_num++, "CSDM");
7673                 break;
7674             case AEU_INPUTS_ATTN_BITS_CCM_PARITY_ERROR:
7675                 if (print)
7676                     bxe_print_next_block(sc, par_num++, "CCM");
7677                 break;
7678             }
7679
7680             /* Clear the bit */
7681             sig &= ~cur_bit;
7682         }
7683     }
7684
7685     return (par_num);
7686 }
7687
7688 static int
7689 bxe_check_blocks_with_parity2(struct bxe_softc *sc,
7690                               uint32_t         sig,
7691                               int              par_num,
7692                               uint8_t          print)
7693 {
7694     uint32_t cur_bit = 0;
7695     int i = 0;
7696
7697     for (i = 0; sig; i++) {
7698         cur_bit = ((uint32_t)0x1 << i);
7699         if (sig & cur_bit) {
7700             switch (cur_bit) {
7701             case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
7702                 if (print)
7703                     bxe_print_next_block(sc, par_num++, "CSEMI");
7704                 break;
7705             case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
7706                 if (print)
7707                     bxe_print_next_block(sc, par_num++, "PXP");
7708                 break;
7709             case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
7710                 if (print)
7711                     bxe_print_next_block(sc, par_num++, "PXPPCICLOCKCLIENT");
7712                 break;
7713             case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
7714                 if (print)
7715                     bxe_print_next_block(sc, par_num++, "CFC");
7716                 break;
7717             case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
7718                 if (print)
7719                     bxe_print_next_block(sc, par_num++, "CDU");
7720                 break;
7721             case AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR:
7722                 if (print)
7723                     bxe_print_next_block(sc, par_num++, "DMAE");
7724                 break;
7725             case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
7726                 if (print)
7727                     bxe_print_next_block(sc, par_num++, "IGU");
7728                 break;
7729             case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
7730                 if (print)
7731                     bxe_print_next_block(sc, par_num++, "MISC");
7732                 break;
7733             }
7734
7735             /* Clear the bit */
7736             sig &= ~cur_bit;
7737         }
7738     }
7739
7740     return (par_num);
7741 }
7742
7743 static int
7744 bxe_check_blocks_with_parity3(struct bxe_softc *sc,
7745                               uint32_t         sig,
7746                               int              par_num,
7747                               uint8_t          *global,
7748                               uint8_t          print)
7749 {
7750     uint32_t cur_bit = 0;
7751     int i = 0;
7752
7753     for (i = 0; sig; i++) {
7754         cur_bit = ((uint32_t)0x1 << i);
7755         if (sig & cur_bit) {
7756             switch (cur_bit) {
7757             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
7758                 if (print)
7759                     bxe_print_next_block(sc, par_num++, "MCP ROM");
7760                 *global = TRUE;
7761                 break;
7762             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
7763                 if (print)
7764                     bxe_print_next_block(sc, par_num++,
7765                               "MCP UMP RX");
7766                 *global = TRUE;
7767                 break;
7768             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
7769                 if (print)
7770                     bxe_print_next_block(sc, par_num++,
7771                               "MCP UMP TX");
7772                 *global = TRUE;
7773                 break;
7774             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
7775                 if (print)
7776                     bxe_print_next_block(sc, par_num++,
7777                               "MCP SCPAD");
7778                 *global = TRUE;
7779                 break;
7780             }
7781
7782             /* Clear the bit */
7783             sig &= ~cur_bit;
7784         }
7785     }
7786
7787     return (par_num);
7788 }
7789
7790 static int
7791 bxe_check_blocks_with_parity4(struct bxe_softc *sc,
7792                               uint32_t         sig,
7793                               int              par_num,
7794                               uint8_t          print)
7795 {
7796     uint32_t cur_bit = 0;
7797     int i = 0;
7798
7799     for (i = 0; sig; i++) {
7800         cur_bit = ((uint32_t)0x1 << i);
7801         if (sig & cur_bit) {
7802             switch (cur_bit) {
7803             case AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR:
7804                 if (print)
7805                     bxe_print_next_block(sc, par_num++, "PGLUE_B");
7806                 break;
7807             case AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR:
7808                 if (print)
7809                     bxe_print_next_block(sc, par_num++, "ATC");
7810                 break;
7811             }
7812
7813             /* Clear the bit */
7814             sig &= ~cur_bit;
7815         }
7816     }
7817
7818     return (par_num);
7819 }
7820
7821 static uint8_t
7822 bxe_parity_attn(struct bxe_softc *sc,
7823                 uint8_t          *global,
7824                 uint8_t          print,
7825                 uint32_t         *sig)
7826 {
7827     int par_num = 0;
7828
7829     if ((sig[0] & HW_PRTY_ASSERT_SET_0) ||
7830         (sig[1] & HW_PRTY_ASSERT_SET_1) ||
7831         (sig[2] & HW_PRTY_ASSERT_SET_2) ||
7832         (sig[3] & HW_PRTY_ASSERT_SET_3) ||
7833         (sig[4] & HW_PRTY_ASSERT_SET_4)) {
7834         BLOGE(sc, "Parity error: HW block parity attention:\n"
7835                   "[0]:0x%08x [1]:0x%08x [2]:0x%08x [3]:0x%08x [4]:0x%08x\n",
7836               (uint32_t)(sig[0] & HW_PRTY_ASSERT_SET_0),
7837               (uint32_t)(sig[1] & HW_PRTY_ASSERT_SET_1),
7838               (uint32_t)(sig[2] & HW_PRTY_ASSERT_SET_2),
7839               (uint32_t)(sig[3] & HW_PRTY_ASSERT_SET_3),
7840               (uint32_t)(sig[4] & HW_PRTY_ASSERT_SET_4));
7841
7842         if (print)
7843             BLOGI(sc, "Parity errors detected in blocks: ");
7844
7845         par_num =
7846             bxe_check_blocks_with_parity0(sc, sig[0] &
7847                                           HW_PRTY_ASSERT_SET_0,
7848                                           par_num, print);
7849         par_num =
7850             bxe_check_blocks_with_parity1(sc, sig[1] &
7851                                           HW_PRTY_ASSERT_SET_1,
7852                                           par_num, global, print);
7853         par_num =
7854             bxe_check_blocks_with_parity2(sc, sig[2] &
7855                                           HW_PRTY_ASSERT_SET_2,
7856                                           par_num, print);
7857         par_num =
7858             bxe_check_blocks_with_parity3(sc, sig[3] &
7859                                           HW_PRTY_ASSERT_SET_3,
7860                                           par_num, global, print);
7861         par_num =
7862             bxe_check_blocks_with_parity4(sc, sig[4] &
7863                                           HW_PRTY_ASSERT_SET_4,
7864                                           par_num, print);
7865
7866         if (print)
7867             BLOGI(sc, "\n");
7868
7869         return (TRUE);
7870     }
7871
7872     return (FALSE);
7873 }
7874
7875 static uint8_t
7876 bxe_chk_parity_attn(struct bxe_softc *sc,
7877                     uint8_t          *global,
7878                     uint8_t          print)
7879 {
7880     struct attn_route attn = { {0} };
7881     int port = SC_PORT(sc);
7882
7883     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
7884     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
7885     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
7886     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
7887
7888     if (!CHIP_IS_E1x(sc))
7889         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
7890
7891     return (bxe_parity_attn(sc, global, print, attn.sig));
7892 }
7893
7894 static void
7895 bxe_attn_int_deasserted4(struct bxe_softc *sc,
7896                          uint32_t         attn)
7897 {
7898     uint32_t val;
7899
7900     if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
7901         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
7902         BLOGE(sc, "PGLUE hw attention 0x%08x\n", val);
7903         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
7904             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR\n");
7905         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
7906             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR\n");
7907         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
7908             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN\n");
7909         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
7910             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN\n");
7911         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
7912             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN\n");
7913         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
7914             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN\n");
7915         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
7916             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN\n");
7917         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
7918             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN\n");
7919         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
7920             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW\n");
7921     }
7922
7923     if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
7924         val = REG_RD(sc, ATC_REG_ATC_INT_STS_CLR);
7925         BLOGE(sc, "ATC hw attention 0x%08x\n", val);
7926         if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
7927             BLOGE(sc, "ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
7928         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
7929             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND\n");
7930         if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
7931             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS\n");
7932         if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
7933             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT\n");
7934         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
7935             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
7936         if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
7937             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU\n");
7938     }
7939
7940     if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7941                 AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
7942         BLOGE(sc, "FATAL parity attention set4 0x%08x\n",
7943               (uint32_t)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7944                                  AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
7945     }
7946 }
7947
7948 static void
7949 bxe_e1h_disable(struct bxe_softc *sc)
7950 {
7951     int port = SC_PORT(sc);
7952
7953     bxe_tx_disable(sc);
7954
7955     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
7956 }
7957
7958 static void
7959 bxe_e1h_enable(struct bxe_softc *sc)
7960 {
7961     int port = SC_PORT(sc);
7962
7963     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
7964
7965     // XXX bxe_tx_enable(sc);
7966 }
7967
7968 /*
7969  * called due to MCP event (on pmf):
7970  *   reread new bandwidth configuration
7971  *   configure FW
7972  *   notify others function about the change
7973  */
7974 static void
7975 bxe_config_mf_bw(struct bxe_softc *sc)
7976 {
7977     if (sc->link_vars.link_up) {
7978         bxe_cmng_fns_init(sc, TRUE, CMNG_FNS_MINMAX);
7979         // XXX bxe_link_sync_notify(sc);
7980     }
7981
7982     storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7983 }
7984
7985 static void
7986 bxe_set_mf_bw(struct bxe_softc *sc)
7987 {
7988     bxe_config_mf_bw(sc);
7989     bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
7990 }
7991
7992 static void
7993 bxe_handle_eee_event(struct bxe_softc *sc)
7994 {
7995     BLOGD(sc, DBG_INTR, "EEE - LLDP event\n");
7996     bxe_fw_command(sc, DRV_MSG_CODE_EEE_RESULTS_ACK, 0);
7997 }
7998
7999 #define DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED 3
8000
8001 static void
8002 bxe_drv_info_ether_stat(struct bxe_softc *sc)
8003 {
8004     struct eth_stats_info *ether_stat =
8005         &sc->sp->drv_info_to_mcp.ether_stat;
8006
8007     strlcpy(ether_stat->version, BXE_DRIVER_VERSION,
8008             ETH_STAT_INFO_VERSION_LEN);
8009
8010     /* XXX (+ MAC_PAD) taken from other driver... verify this is right */
8011     sc->sp_objs[0].mac_obj.get_n_elements(sc, &sc->sp_objs[0].mac_obj,
8012                                           DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED,
8013                                           ether_stat->mac_local + MAC_PAD,
8014                                           MAC_PAD, ETH_ALEN);
8015
8016     ether_stat->mtu_size = sc->mtu;
8017
8018     ether_stat->feature_flags |= FEATURE_ETH_CHKSUM_OFFLOAD_MASK;
8019     if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
8020         ether_stat->feature_flags |= FEATURE_ETH_LSO_MASK;
8021     }
8022
8023     // XXX ether_stat->feature_flags |= ???;
8024
8025     ether_stat->promiscuous_mode = 0; // (flags & PROMISC) ? 1 : 0;
8026
8027     ether_stat->txq_size = sc->tx_ring_size;
8028     ether_stat->rxq_size = sc->rx_ring_size;
8029 }
8030
8031 static void
8032 bxe_handle_drv_info_req(struct bxe_softc *sc)
8033 {
8034     enum drv_info_opcode op_code;
8035     uint32_t drv_info_ctl = SHMEM2_RD(sc, drv_info_control);
8036
8037     /* if drv_info version supported by MFW doesn't match - send NACK */
8038     if ((drv_info_ctl & DRV_INFO_CONTROL_VER_MASK) != DRV_INFO_CUR_VER) {
8039         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8040         return;
8041     }
8042
8043     op_code = ((drv_info_ctl & DRV_INFO_CONTROL_OP_CODE_MASK) >>
8044                DRV_INFO_CONTROL_OP_CODE_SHIFT);
8045
8046     memset(&sc->sp->drv_info_to_mcp, 0, sizeof(union drv_info_to_mcp));
8047
8048     switch (op_code) {
8049     case ETH_STATS_OPCODE:
8050         bxe_drv_info_ether_stat(sc);
8051         break;
8052     case FCOE_STATS_OPCODE:
8053     case ISCSI_STATS_OPCODE:
8054     default:
8055         /* if op code isn't supported - send NACK */
8056         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8057         return;
8058     }
8059
8060     /*
8061      * If we got drv_info attn from MFW then these fields are defined in
8062      * shmem2 for sure
8063      */
8064     SHMEM2_WR(sc, drv_info_host_addr_lo,
8065               U64_LO(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8066     SHMEM2_WR(sc, drv_info_host_addr_hi,
8067               U64_HI(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8068
8069     bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_ACK, 0);
8070 }
8071
8072 static void
8073 bxe_dcc_event(struct bxe_softc *sc,
8074               uint32_t         dcc_event)
8075 {
8076     BLOGD(sc, DBG_INTR, "dcc_event 0x%08x\n", dcc_event);
8077
8078     if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
8079         /*
8080          * This is the only place besides the function initialization
8081          * where the sc->flags can change so it is done without any
8082          * locks
8083          */
8084         if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_DISABLED) {
8085             BLOGD(sc, DBG_INTR, "mf_cfg function disabled\n");
8086             sc->flags |= BXE_MF_FUNC_DIS;
8087             bxe_e1h_disable(sc);
8088         } else {
8089             BLOGD(sc, DBG_INTR, "mf_cfg function enabled\n");
8090             sc->flags &= ~BXE_MF_FUNC_DIS;
8091             bxe_e1h_enable(sc);
8092         }
8093         dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
8094     }
8095
8096     if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
8097         bxe_config_mf_bw(sc);
8098         dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
8099     }
8100
8101     /* Report results to MCP */
8102     if (dcc_event)
8103         bxe_fw_command(sc, DRV_MSG_CODE_DCC_FAILURE, 0);
8104     else
8105         bxe_fw_command(sc, DRV_MSG_CODE_DCC_OK, 0);
8106 }
8107
8108 static void
8109 bxe_pmf_update(struct bxe_softc *sc)
8110 {
8111     int port = SC_PORT(sc);
8112     uint32_t val;
8113
8114     sc->port.pmf = 1;
8115     BLOGD(sc, DBG_INTR, "pmf %d\n", sc->port.pmf);
8116
8117     /*
8118      * We need the mb() to ensure the ordering between the writing to
8119      * sc->port.pmf here and reading it from the bxe_periodic_task().
8120      */
8121     mb();
8122
8123     /* queue a periodic task */
8124     // XXX schedule task...
8125
8126     // XXX bxe_dcbx_pmf_update(sc);
8127
8128     /* enable nig attention */
8129     val = (0xff0f | (1 << (SC_VN(sc) + 4)));
8130     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8131         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, val);
8132         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, val);
8133     } else if (!CHIP_IS_E1x(sc)) {
8134         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
8135         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
8136     }
8137
8138     bxe_stats_handle(sc, STATS_EVENT_PMF);
8139 }
8140
8141 static int
8142 bxe_mc_assert(struct bxe_softc *sc)
8143 {
8144     char last_idx;
8145     int i, rc = 0;
8146     uint32_t row0, row1, row2, row3;
8147
8148     /* XSTORM */
8149     last_idx = REG_RD8(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_INDEX_OFFSET);
8150     if (last_idx)
8151         BLOGE(sc, "XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8152
8153     /* print the asserts */
8154     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8155
8156         row0 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i));
8157         row1 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 4);
8158         row2 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 8);
8159         row3 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 12);
8160
8161         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8162             BLOGE(sc, "XSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8163                   i, row3, row2, row1, row0);
8164             rc++;
8165         } else {
8166             break;
8167         }
8168     }
8169
8170     /* TSTORM */
8171     last_idx = REG_RD8(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_INDEX_OFFSET);
8172     if (last_idx) {
8173         BLOGE(sc, "TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8174     }
8175
8176     /* print the asserts */
8177     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8178
8179         row0 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i));
8180         row1 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 4);
8181         row2 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 8);
8182         row3 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 12);
8183
8184         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8185             BLOGE(sc, "TSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8186                   i, row3, row2, row1, row0);
8187             rc++;
8188         } else {
8189             break;
8190         }
8191     }
8192
8193     /* CSTORM */
8194     last_idx = REG_RD8(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_INDEX_OFFSET);
8195     if (last_idx) {
8196         BLOGE(sc, "CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8197     }
8198
8199     /* print the asserts */
8200     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8201
8202         row0 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i));
8203         row1 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 4);
8204         row2 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 8);
8205         row3 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 12);
8206
8207         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8208             BLOGE(sc, "CSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8209                   i, row3, row2, row1, row0);
8210             rc++;
8211         } else {
8212             break;
8213         }
8214     }
8215
8216     /* USTORM */
8217     last_idx = REG_RD8(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_INDEX_OFFSET);
8218     if (last_idx) {
8219         BLOGE(sc, "USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8220     }
8221
8222     /* print the asserts */
8223     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8224
8225         row0 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i));
8226         row1 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 4);
8227         row2 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 8);
8228         row3 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 12);
8229
8230         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8231             BLOGE(sc, "USTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8232                   i, row3, row2, row1, row0);
8233             rc++;
8234         } else {
8235             break;
8236         }
8237     }
8238
8239     return (rc);
8240 }
8241
8242 static void
8243 bxe_attn_int_deasserted3(struct bxe_softc *sc,
8244                          uint32_t         attn)
8245 {
8246     int func = SC_FUNC(sc);
8247     uint32_t val;
8248
8249     if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
8250
8251         if (attn & BXE_PMF_LINK_ASSERT(sc)) {
8252
8253             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
8254             bxe_read_mf_cfg(sc);
8255             sc->devinfo.mf_info.mf_config[SC_VN(sc)] =
8256                 MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
8257             val = SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_status);
8258
8259             if (val & DRV_STATUS_DCC_EVENT_MASK)
8260                 bxe_dcc_event(sc, (val & DRV_STATUS_DCC_EVENT_MASK));
8261
8262             if (val & DRV_STATUS_SET_MF_BW)
8263                 bxe_set_mf_bw(sc);
8264
8265             if (val & DRV_STATUS_DRV_INFO_REQ)
8266                 bxe_handle_drv_info_req(sc);
8267
8268 #if 0
8269             if (val & DRV_STATUS_VF_DISABLED)
8270                 bxe_vf_handle_flr_event(sc);
8271 #endif
8272
8273             if ((sc->port.pmf == 0) && (val & DRV_STATUS_PMF))
8274                 bxe_pmf_update(sc);
8275
8276 #if 0
8277             if (sc->port.pmf &&
8278                 (val & DRV_STATUS_DCBX_NEGOTIATION_RESULTS) &&
8279                 (sc->dcbx_enabled > 0))
8280                 /* start dcbx state machine */
8281                 bxe_dcbx_set_params(sc, BXE_DCBX_STATE_NEG_RECEIVED);
8282 #endif
8283
8284 #if 0
8285             if (val & DRV_STATUS_AFEX_EVENT_MASK)
8286                 bxe_handle_afex_cmd(sc, val & DRV_STATUS_AFEX_EVENT_MASK);
8287 #endif
8288
8289             if (val & DRV_STATUS_EEE_NEGOTIATION_RESULTS)
8290                 bxe_handle_eee_event(sc);
8291
8292             if (sc->link_vars.periodic_flags &
8293                 ELINK_PERIODIC_FLAGS_LINK_EVENT) {
8294                 /* sync with link */
8295                 BXE_PHY_LOCK(sc);
8296                 sc->link_vars.periodic_flags &=
8297                     ~ELINK_PERIODIC_FLAGS_LINK_EVENT;
8298                 BXE_PHY_UNLOCK(sc);
8299                 if (IS_MF(sc))
8300                     ; // XXX bxe_link_sync_notify(sc);
8301                 bxe_link_report(sc);
8302             }
8303
8304             /*
8305              * Always call it here: bxe_link_report() will
8306              * prevent the link indication duplication.
8307              */
8308             bxe_link_status_update(sc);
8309
8310         } else if (attn & BXE_MC_ASSERT_BITS) {
8311
8312             BLOGE(sc, "MC assert!\n");
8313             bxe_mc_assert(sc);
8314             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_10, 0);
8315             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_9, 0);
8316             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_8, 0);
8317             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_7, 0);
8318             bxe_panic(sc, ("MC assert!\n"));
8319
8320         } else if (attn & BXE_MCP_ASSERT) {
8321
8322             BLOGE(sc, "MCP assert!\n");
8323             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_11, 0);
8324             // XXX bxe_fw_dump(sc);
8325
8326         } else {
8327             BLOGE(sc, "Unknown HW assert! (attn 0x%08x)\n", attn);
8328         }
8329     }
8330
8331     if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
8332         BLOGE(sc, "LATCHED attention 0x%08x (masked)\n", attn);
8333         if (attn & BXE_GRC_TIMEOUT) {
8334             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_TIMEOUT_ATTN);
8335             BLOGE(sc, "GRC time-out 0x%08x\n", val);
8336         }
8337         if (attn & BXE_GRC_RSV) {
8338             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_RSV_ATTN);
8339             BLOGE(sc, "GRC reserved 0x%08x\n", val);
8340         }
8341         REG_WR(sc, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
8342     }
8343 }
8344
8345 static void
8346 bxe_attn_int_deasserted2(struct bxe_softc *sc,
8347                          uint32_t         attn)
8348 {
8349     int port = SC_PORT(sc);
8350     int reg_offset;
8351     uint32_t val0, mask0, val1, mask1;
8352     uint32_t val;
8353
8354     if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
8355         val = REG_RD(sc, CFC_REG_CFC_INT_STS_CLR);
8356         BLOGE(sc, "CFC hw attention 0x%08x\n", val);
8357         /* CFC error attention */
8358         if (val & 0x2) {
8359             BLOGE(sc, "FATAL error from CFC\n");
8360         }
8361     }
8362
8363     if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
8364         val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_0);
8365         BLOGE(sc, "PXP hw attention-0 0x%08x\n", val);
8366         /* RQ_USDMDP_FIFO_OVERFLOW */
8367         if (val & 0x18000) {
8368             BLOGE(sc, "FATAL error from PXP\n");
8369         }
8370
8371         if (!CHIP_IS_E1x(sc)) {
8372             val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_1);
8373             BLOGE(sc, "PXP hw attention-1 0x%08x\n", val);
8374         }
8375     }
8376
8377 #define PXP2_EOP_ERROR_BIT  PXP2_PXP2_INT_STS_CLR_0_REG_WR_PGLUE_EOP_ERROR
8378 #define AEU_PXP2_HW_INT_BIT AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_HW_INTERRUPT
8379
8380     if (attn & AEU_PXP2_HW_INT_BIT) {
8381         /*  CQ47854 workaround do not panic on
8382          *  PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8383          */
8384         if (!CHIP_IS_E1x(sc)) {
8385             mask0 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_0);
8386             val1 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_1);
8387             mask1 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_1);
8388             val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_0);
8389             /*
8390              * If the olny PXP2_EOP_ERROR_BIT is set in
8391              * STS0 and STS1 - clear it
8392              *
8393              * probably we lose additional attentions between
8394              * STS0 and STS_CLR0, in this case user will not
8395              * be notified about them
8396              */
8397             if (val0 & mask0 & PXP2_EOP_ERROR_BIT &&
8398                 !(val1 & mask1))
8399                 val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
8400
8401             /* print the register, since no one can restore it */
8402             BLOGE(sc, "PXP2_REG_PXP2_INT_STS_CLR_0 0x%08x\n", val0);
8403
8404             /*
8405              * if PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8406              * then notify
8407              */
8408             if (val0 & PXP2_EOP_ERROR_BIT) {
8409                 BLOGE(sc, "PXP2_WR_PGLUE_EOP_ERROR\n");
8410
8411                 /*
8412                  * if only PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR is
8413                  * set then clear attention from PXP2 block without panic
8414                  */
8415                 if (((val0 & mask0) == PXP2_EOP_ERROR_BIT) &&
8416                     ((val1 & mask1) == 0))
8417                     attn &= ~AEU_PXP2_HW_INT_BIT;
8418             }
8419         }
8420     }
8421
8422     if (attn & HW_INTERRUT_ASSERT_SET_2) {
8423         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
8424                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
8425
8426         val = REG_RD(sc, reg_offset);
8427         val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
8428         REG_WR(sc, reg_offset, val);
8429
8430         BLOGE(sc, "FATAL HW block attention set2 0x%x\n",
8431               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_2));
8432         bxe_panic(sc, ("HW block attention set2\n"));
8433     }
8434 }
8435
8436 static void
8437 bxe_attn_int_deasserted1(struct bxe_softc *sc,
8438                          uint32_t         attn)
8439 {
8440     int port = SC_PORT(sc);
8441     int reg_offset;
8442     uint32_t val;
8443
8444     if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
8445         val = REG_RD(sc, DORQ_REG_DORQ_INT_STS_CLR);
8446         BLOGE(sc, "DB hw attention 0x%08x\n", val);
8447         /* DORQ discard attention */
8448         if (val & 0x2) {
8449             BLOGE(sc, "FATAL error from DORQ\n");
8450         }
8451     }
8452
8453     if (attn & HW_INTERRUT_ASSERT_SET_1) {
8454         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
8455                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
8456
8457         val = REG_RD(sc, reg_offset);
8458         val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
8459         REG_WR(sc, reg_offset, val);
8460
8461         BLOGE(sc, "FATAL HW block attention set1 0x%08x\n",
8462               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_1));
8463         bxe_panic(sc, ("HW block attention set1\n"));
8464     }
8465 }
8466
8467 static void
8468 bxe_attn_int_deasserted0(struct bxe_softc *sc,
8469                          uint32_t         attn)
8470 {
8471     int port = SC_PORT(sc);
8472     int reg_offset;
8473     uint32_t val;
8474
8475     reg_offset = (port) ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
8476                           MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
8477
8478     if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
8479         val = REG_RD(sc, reg_offset);
8480         val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
8481         REG_WR(sc, reg_offset, val);
8482
8483         BLOGW(sc, "SPIO5 hw attention\n");
8484
8485         /* Fan failure attention */
8486         elink_hw_reset_phy(&sc->link_params);
8487         bxe_fan_failure(sc);
8488     }
8489
8490     if ((attn & sc->link_vars.aeu_int_mask) && sc->port.pmf) {
8491         BXE_PHY_LOCK(sc);
8492         elink_handle_module_detect_int(&sc->link_params);
8493         BXE_PHY_UNLOCK(sc);
8494     }
8495
8496     if (attn & HW_INTERRUT_ASSERT_SET_0) {
8497         val = REG_RD(sc, reg_offset);
8498         val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
8499         REG_WR(sc, reg_offset, val);
8500
8501         bxe_panic(sc, ("FATAL HW block attention set0 0x%lx\n",
8502                        (attn & HW_INTERRUT_ASSERT_SET_0)));
8503     }
8504 }
8505
8506 static void
8507 bxe_attn_int_deasserted(struct bxe_softc *sc,
8508                         uint32_t         deasserted)
8509 {
8510     struct attn_route attn;
8511     struct attn_route *group_mask;
8512     int port = SC_PORT(sc);
8513     int index;
8514     uint32_t reg_addr;
8515     uint32_t val;
8516     uint32_t aeu_mask;
8517     uint8_t global = FALSE;
8518
8519     /*
8520      * Need to take HW lock because MCP or other port might also
8521      * try to handle this event.
8522      */
8523     bxe_acquire_alr(sc);
8524
8525     if (bxe_chk_parity_attn(sc, &global, TRUE)) {
8526         /* XXX
8527          * In case of parity errors don't handle attentions so that
8528          * other function would "see" parity errors.
8529          */
8530         sc->recovery_state = BXE_RECOVERY_INIT;
8531         // XXX schedule a recovery task...
8532         /* disable HW interrupts */
8533         bxe_int_disable(sc);
8534         bxe_release_alr(sc);
8535         return;
8536     }
8537
8538     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
8539     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
8540     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
8541     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
8542     if (!CHIP_IS_E1x(sc)) {
8543         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
8544     } else {
8545         attn.sig[4] = 0;
8546     }
8547
8548     BLOGD(sc, DBG_INTR, "attn: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n",
8549           attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
8550
8551     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
8552         if (deasserted & (1 << index)) {
8553             group_mask = &sc->attn_group[index];
8554
8555             BLOGD(sc, DBG_INTR,
8556                   "group[%d]: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n", index,
8557                   group_mask->sig[0], group_mask->sig[1],
8558                   group_mask->sig[2], group_mask->sig[3],
8559                   group_mask->sig[4]);
8560
8561             bxe_attn_int_deasserted4(sc, attn.sig[4] & group_mask->sig[4]);
8562             bxe_attn_int_deasserted3(sc, attn.sig[3] & group_mask->sig[3]);
8563             bxe_attn_int_deasserted1(sc, attn.sig[1] & group_mask->sig[1]);
8564             bxe_attn_int_deasserted2(sc, attn.sig[2] & group_mask->sig[2]);
8565             bxe_attn_int_deasserted0(sc, attn.sig[0] & group_mask->sig[0]);
8566         }
8567     }
8568
8569     bxe_release_alr(sc);
8570
8571     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8572         reg_addr = (HC_REG_COMMAND_REG + port*32 +
8573                     COMMAND_REG_ATTN_BITS_CLR);
8574     } else {
8575         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
8576     }
8577
8578     val = ~deasserted;
8579     BLOGD(sc, DBG_INTR,
8580           "about to mask 0x%08x at %s addr 0x%08x\n", val,
8581           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
8582     REG_WR(sc, reg_addr, val);
8583
8584     if (~sc->attn_state & deasserted) {
8585         BLOGE(sc, "IGU error\n");
8586     }
8587
8588     reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
8589                       MISC_REG_AEU_MASK_ATTN_FUNC_0;
8590
8591     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8592
8593     aeu_mask = REG_RD(sc, reg_addr);
8594
8595     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly deasserted 0x%08x\n",
8596           aeu_mask, deasserted);
8597     aeu_mask |= (deasserted & 0x3ff);
8598     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
8599
8600     REG_WR(sc, reg_addr, aeu_mask);
8601     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8602
8603     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
8604     sc->attn_state &= ~deasserted;
8605     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
8606 }
8607
8608 static void
8609 bxe_attn_int(struct bxe_softc *sc)
8610 {
8611     /* read local copy of bits */
8612     uint32_t attn_bits = le32toh(sc->def_sb->atten_status_block.attn_bits);
8613     uint32_t attn_ack = le32toh(sc->def_sb->atten_status_block.attn_bits_ack);
8614     uint32_t attn_state = sc->attn_state;
8615
8616     /* look for changed bits */
8617     uint32_t asserted   =  attn_bits & ~attn_ack & ~attn_state;
8618     uint32_t deasserted = ~attn_bits &  attn_ack &  attn_state;
8619
8620     BLOGD(sc, DBG_INTR,
8621           "attn_bits 0x%08x attn_ack 0x%08x asserted 0x%08x deasserted 0x%08x\n",
8622           attn_bits, attn_ack, asserted, deasserted);
8623
8624     if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state)) {
8625         BLOGE(sc, "BAD attention state\n");
8626     }
8627
8628     /* handle bits that were raised */
8629     if (asserted) {
8630         bxe_attn_int_asserted(sc, asserted);
8631     }
8632
8633     if (deasserted) {
8634         bxe_attn_int_deasserted(sc, deasserted);
8635     }
8636 }
8637
8638 static uint16_t
8639 bxe_update_dsb_idx(struct bxe_softc *sc)
8640 {
8641     struct host_sp_status_block *def_sb = sc->def_sb;
8642     uint16_t rc = 0;
8643
8644     mb(); /* status block is written to by the chip */
8645
8646     if (sc->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
8647         sc->def_att_idx = def_sb->atten_status_block.attn_bits_index;
8648         rc |= BXE_DEF_SB_ATT_IDX;
8649     }
8650
8651     if (sc->def_idx != def_sb->sp_sb.running_index) {
8652         sc->def_idx = def_sb->sp_sb.running_index;
8653         rc |= BXE_DEF_SB_IDX;
8654     }
8655
8656     mb();
8657
8658     return (rc);
8659 }
8660
8661 static inline struct ecore_queue_sp_obj *
8662 bxe_cid_to_q_obj(struct bxe_softc *sc,
8663                  uint32_t         cid)
8664 {
8665     BLOGD(sc, DBG_SP, "retrieving fp from cid %d\n", cid);
8666     return (&sc->sp_objs[CID_TO_FP(cid, sc)].q_obj);
8667 }
8668
8669 static void
8670 bxe_handle_mcast_eqe(struct bxe_softc *sc)
8671 {
8672     struct ecore_mcast_ramrod_params rparam;
8673     int rc;
8674
8675     memset(&rparam, 0, sizeof(rparam));
8676
8677     rparam.mcast_obj = &sc->mcast_obj;
8678
8679     BXE_MCAST_LOCK(sc);
8680
8681     /* clear pending state for the last command */
8682     sc->mcast_obj.raw.clear_pending(&sc->mcast_obj.raw);
8683
8684     /* if there are pending mcast commands - send them */
8685     if (sc->mcast_obj.check_pending(&sc->mcast_obj)) {
8686         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
8687         if (rc < 0) {
8688             BLOGD(sc, DBG_SP,
8689                   "ERROR: Failed to send pending mcast commands (%d)\n",
8690                   rc);
8691         }
8692     }
8693
8694     BXE_MCAST_UNLOCK(sc);
8695 }
8696
8697 static void
8698 bxe_handle_classification_eqe(struct bxe_softc      *sc,
8699                               union event_ring_elem *elem)
8700 {
8701     unsigned long ramrod_flags = 0;
8702     int rc = 0;
8703     uint32_t cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8704     struct ecore_vlan_mac_obj *vlan_mac_obj;
8705
8706     /* always push next commands out, don't wait here */
8707     bit_set(&ramrod_flags, RAMROD_CONT);
8708
8709     switch (le32toh(elem->message.data.eth_event.echo) >> BXE_SWCID_SHIFT) {
8710     case ECORE_FILTER_MAC_PENDING:
8711         BLOGD(sc, DBG_SP, "Got SETUP_MAC completions\n");
8712         vlan_mac_obj = &sc->sp_objs[cid].mac_obj;
8713         break;
8714
8715     case ECORE_FILTER_MCAST_PENDING:
8716         BLOGD(sc, DBG_SP, "Got SETUP_MCAST completions\n");
8717         /*
8718          * This is only relevant for 57710 where multicast MACs are
8719          * configured as unicast MACs using the same ramrod.
8720          */
8721         bxe_handle_mcast_eqe(sc);
8722         return;
8723
8724     default:
8725         BLOGE(sc, "Unsupported classification command: %d\n",
8726               elem->message.data.eth_event.echo);
8727         return;
8728     }
8729
8730     rc = vlan_mac_obj->complete(sc, vlan_mac_obj, elem, &ramrod_flags);
8731
8732     if (rc < 0) {
8733         BLOGE(sc, "Failed to schedule new commands (%d)\n", rc);
8734     } else if (rc > 0) {
8735         BLOGD(sc, DBG_SP, "Scheduled next pending commands...\n");
8736     }
8737 }
8738
8739 static void
8740 bxe_handle_rx_mode_eqe(struct bxe_softc      *sc,
8741                        union event_ring_elem *elem)
8742 {
8743     bxe_clear_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
8744
8745     /* send rx_mode command again if was requested */
8746     if (bxe_test_and_clear_bit(ECORE_FILTER_RX_MODE_SCHED,
8747                                &sc->sp_state)) {
8748         bxe_set_storm_rx_mode(sc);
8749     }
8750 #if 0
8751     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_START_SCHED,
8752                                     &sc->sp_state)) {
8753         bxe_set_iscsi_eth_rx_mode(sc, TRUE);
8754     }
8755     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_STOP_SCHED,
8756                                     &sc->sp_state)) {
8757         bxe_set_iscsi_eth_rx_mode(sc, FALSE);
8758     }
8759 #endif
8760 }
8761
8762 static void
8763 bxe_update_eq_prod(struct bxe_softc *sc,
8764                    uint16_t         prod)
8765 {
8766     storm_memset_eq_prod(sc, prod, SC_FUNC(sc));
8767     wmb(); /* keep prod updates ordered */
8768 }
8769
8770 static void
8771 bxe_eq_int(struct bxe_softc *sc)
8772 {
8773     uint16_t hw_cons, sw_cons, sw_prod;
8774     union event_ring_elem *elem;
8775     uint8_t echo;
8776     uint32_t cid;
8777     uint8_t opcode;
8778     int spqe_cnt = 0;
8779     struct ecore_queue_sp_obj *q_obj;
8780     struct ecore_func_sp_obj *f_obj = &sc->func_obj;
8781     struct ecore_raw_obj *rss_raw = &sc->rss_conf_obj.raw;
8782
8783     hw_cons = le16toh(*sc->eq_cons_sb);
8784
8785     /*
8786      * The hw_cons range is 1-255, 257 - the sw_cons range is 0-254, 256.
8787      * when we get to the next-page we need to adjust so the loop
8788      * condition below will be met. The next element is the size of a
8789      * regular element and hence incrementing by 1
8790      */
8791     if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE) {
8792         hw_cons++;
8793     }
8794
8795     /*
8796      * This function may never run in parallel with itself for a
8797      * specific sc and no need for a read memory barrier here.
8798      */
8799     sw_cons = sc->eq_cons;
8800     sw_prod = sc->eq_prod;
8801
8802     BLOGD(sc, DBG_SP,"EQ: hw_cons=%u sw_cons=%u eq_spq_left=0x%lx\n",
8803           hw_cons, sw_cons, atomic_load_acq_long(&sc->eq_spq_left));
8804
8805     for (;
8806          sw_cons != hw_cons;
8807          sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
8808
8809         elem = &sc->eq[EQ_DESC(sw_cons)];
8810
8811 #if 0
8812         int rc;
8813         rc = bxe_iov_eq_sp_event(sc, elem);
8814         if (!rc) {
8815             BLOGE(sc, "bxe_iov_eq_sp_event returned %d\n", rc);
8816             goto next_spqe;
8817         }
8818 #endif
8819
8820         /* elem CID originates from FW, actually LE */
8821         cid = SW_CID(elem->message.data.cfc_del_event.cid);
8822         opcode = elem->message.opcode;
8823
8824         /* handle eq element */
8825         switch (opcode) {
8826 #if 0
8827         case EVENT_RING_OPCODE_VF_PF_CHANNEL:
8828             BLOGD(sc, DBG_SP, "vf/pf channel element on eq\n");
8829             bxe_vf_mbx(sc, &elem->message.data.vf_pf_event);
8830             continue;
8831 #endif
8832
8833         case EVENT_RING_OPCODE_STAT_QUERY:
8834             BLOGD(sc, DBG_SP, "got statistics completion event %d\n",
8835                   sc->stats_comp++);
8836             /* nothing to do with stats comp */
8837             goto next_spqe;
8838
8839         case EVENT_RING_OPCODE_CFC_DEL:
8840             /* handle according to cid range */
8841             /* we may want to verify here that the sc state is HALTING */
8842             BLOGD(sc, DBG_SP, "got delete ramrod for MULTI[%d]\n", cid);
8843             q_obj = bxe_cid_to_q_obj(sc, cid);
8844             if (q_obj->complete_cmd(sc, q_obj, ECORE_Q_CMD_CFC_DEL)) {
8845                 break;
8846             }
8847             goto next_spqe;
8848
8849         case EVENT_RING_OPCODE_STOP_TRAFFIC:
8850             BLOGD(sc, DBG_SP, "got STOP TRAFFIC\n");
8851             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_STOP)) {
8852                 break;
8853             }
8854             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_PAUSED);
8855             goto next_spqe;
8856
8857         case EVENT_RING_OPCODE_START_TRAFFIC:
8858             BLOGD(sc, DBG_SP, "got START TRAFFIC\n");
8859             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_START)) {
8860                 break;
8861             }
8862             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_RELEASED);
8863             goto next_spqe;
8864
8865         case EVENT_RING_OPCODE_FUNCTION_UPDATE:
8866             echo = elem->message.data.function_update_event.echo;
8867             if (echo == SWITCH_UPDATE) {
8868                 BLOGD(sc, DBG_SP, "got FUNC_SWITCH_UPDATE ramrod\n");
8869                 if (f_obj->complete_cmd(sc, f_obj,
8870                                         ECORE_F_CMD_SWITCH_UPDATE)) {
8871                     break;
8872                 }
8873             }
8874             else {
8875                 BLOGD(sc, DBG_SP,
8876                       "AFEX: ramrod completed FUNCTION_UPDATE\n");
8877 #if 0
8878                 f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_UPDATE);
8879                 /*
8880                  * We will perform the queues update from the sp_core_task as
8881                  * all queue SP operations should run with CORE_LOCK.
8882                  */
8883                 bxe_set_bit(BXE_SP_CORE_AFEX_F_UPDATE, &sc->sp_core_state);
8884                 taskqueue_enqueue(sc->sp_tq, &sc->sp_tq_task);
8885 #endif
8886             }
8887             goto next_spqe;
8888
8889 #if 0
8890         case EVENT_RING_OPCODE_AFEX_VIF_LISTS:
8891             f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_VIFLISTS);
8892             bxe_after_afex_vif_lists(sc, elem);
8893             goto next_spqe;
8894 #endif
8895
8896         case EVENT_RING_OPCODE_FORWARD_SETUP:
8897             q_obj = &bxe_fwd_sp_obj(sc, q_obj);
8898             if (q_obj->complete_cmd(sc, q_obj,
8899                                     ECORE_Q_CMD_SETUP_TX_ONLY)) {
8900                 break;
8901             }
8902             goto next_spqe;
8903
8904         case EVENT_RING_OPCODE_FUNCTION_START:
8905             BLOGD(sc, DBG_SP, "got FUNC_START ramrod\n");
8906             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_START)) {
8907                 break;
8908             }
8909             goto next_spqe;
8910
8911         case EVENT_RING_OPCODE_FUNCTION_STOP:
8912             BLOGD(sc, DBG_SP, "got FUNC_STOP ramrod\n");
8913             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_STOP)) {
8914                 break;
8915             }
8916             goto next_spqe;
8917         }
8918
8919         switch (opcode | sc->state) {
8920         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPEN):
8921         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPENING_WAITING_PORT):
8922             cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8923             BLOGD(sc, DBG_SP, "got RSS_UPDATE ramrod. CID %d\n", cid);
8924             rss_raw->clear_pending(rss_raw);
8925             break;
8926
8927         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_OPEN):
8928         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_DIAG):
8929         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_CLOSING_WAITING_HALT):
8930         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_OPEN):
8931         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_DIAG):
8932         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8933             BLOGD(sc, DBG_SP, "got (un)set mac ramrod\n");
8934             bxe_handle_classification_eqe(sc, elem);
8935             break;
8936
8937         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_OPEN):
8938         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_DIAG):
8939         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8940             BLOGD(sc, DBG_SP, "got mcast ramrod\n");
8941             bxe_handle_mcast_eqe(sc);
8942             break;
8943
8944         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_OPEN):
8945         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_DIAG):
8946         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8947             BLOGD(sc, DBG_SP, "got rx_mode ramrod\n");
8948             bxe_handle_rx_mode_eqe(sc, elem);
8949             break;
8950
8951         default:
8952             /* unknown event log error and continue */
8953             BLOGE(sc, "Unknown EQ event %d, sc->state 0x%x\n",
8954                   elem->message.opcode, sc->state);
8955         }
8956
8957 next_spqe:
8958         spqe_cnt++;
8959     } /* for */
8960
8961     mb();
8962     atomic_add_acq_long(&sc->eq_spq_left, spqe_cnt);
8963
8964     sc->eq_cons = sw_cons;
8965     sc->eq_prod = sw_prod;
8966
8967     /* make sure that above mem writes were issued towards the memory */
8968     wmb();
8969
8970     /* update producer */
8971     bxe_update_eq_prod(sc, sc->eq_prod);
8972 }
8973
8974 static void
8975 bxe_handle_sp_tq(void *context,
8976                  int  pending)
8977 {
8978     struct bxe_softc *sc = (struct bxe_softc *)context;
8979     uint16_t status;
8980
8981     BLOGD(sc, DBG_SP, "---> SP TASK <---\n");
8982
8983     /* what work needs to be performed? */
8984     status = bxe_update_dsb_idx(sc);
8985
8986     BLOGD(sc, DBG_SP, "dsb status 0x%04x\n", status);
8987
8988     /* HW attentions */
8989     if (status & BXE_DEF_SB_ATT_IDX) {
8990         BLOGD(sc, DBG_SP, "---> ATTN INTR <---\n");
8991         bxe_attn_int(sc);
8992         status &= ~BXE_DEF_SB_ATT_IDX;
8993     }
8994
8995     /* SP events: STAT_QUERY and others */
8996     if (status & BXE_DEF_SB_IDX) {
8997         /* handle EQ completions */
8998         BLOGD(sc, DBG_SP, "---> EQ INTR <---\n");
8999         bxe_eq_int(sc);
9000         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID,
9001                    le16toh(sc->def_idx), IGU_INT_NOP, 1);
9002         status &= ~BXE_DEF_SB_IDX;
9003     }
9004
9005     /* if status is non zero then something went wrong */
9006     if (__predict_false(status)) {
9007         BLOGE(sc, "Got an unknown SP interrupt! (0x%04x)\n", status);
9008     }
9009
9010     /* ack status block only if something was actually handled */
9011     bxe_ack_sb(sc, sc->igu_dsb_id, ATTENTION_ID,
9012                le16toh(sc->def_att_idx), IGU_INT_ENABLE, 1);
9013
9014     /*
9015      * Must be called after the EQ processing (since eq leads to sriov
9016      * ramrod completion flows).
9017      * This flow may have been scheduled by the arrival of a ramrod
9018      * completion, or by the sriov code rescheduling itself.
9019      */
9020     // XXX bxe_iov_sp_task(sc);
9021
9022 #if 0
9023     /* AFEX - poll to check if VIFSET_ACK should be sent to MFW */
9024     if (bxe_test_and_clear_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK,
9025                                &sc->sp_state)) {
9026         bxe_link_report(sc);
9027         bxe_fw_command(sc, DRV_MSG_CODE_AFEX_VIFSET_ACK, 0);
9028     }
9029 #endif
9030 }
9031
9032 static void
9033 bxe_handle_fp_tq(void *context,
9034                  int  pending)
9035 {
9036     struct bxe_fastpath *fp = (struct bxe_fastpath *)context;
9037     struct bxe_softc *sc = fp->sc;
9038     uint8_t more_tx = FALSE;
9039     uint8_t more_rx = FALSE;
9040
9041     BLOGD(sc, DBG_INTR, "---> FP TASK QUEUE (%d) <---\n", fp->index);
9042
9043     /* XXX
9044      * IFF_DRV_RUNNING state can't be checked here since we process
9045      * slowpath events on a client queue during setup. Instead
9046      * we need to add a "process/continue" flag here that the driver
9047      * can use to tell the task here not to do anything.
9048      */
9049 #if 0
9050     if (!(sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
9051         return;
9052     }
9053 #endif
9054
9055     /* update the fastpath index */
9056     bxe_update_fp_sb_idx(fp);
9057
9058     /* XXX add loop here if ever support multiple tx CoS */
9059     /* fp->txdata[cos] */
9060     if (bxe_has_tx_work(fp)) {
9061         BXE_FP_TX_LOCK(fp);
9062         more_tx = bxe_txeof(sc, fp);
9063         BXE_FP_TX_UNLOCK(fp);
9064     }
9065
9066     if (bxe_has_rx_work(fp)) {
9067         more_rx = bxe_rxeof(sc, fp);
9068     }
9069
9070     if (more_rx /*|| more_tx*/) {
9071         /* still more work to do */
9072         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9073         return;
9074     }
9075
9076     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9077                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9078 }
9079
9080 static void
9081 bxe_task_fp(struct bxe_fastpath *fp)
9082 {
9083     struct bxe_softc *sc = fp->sc;
9084     uint8_t more_tx = FALSE;
9085     uint8_t more_rx = FALSE;
9086
9087     BLOGD(sc, DBG_INTR, "---> FP TASK ISR (%d) <---\n", fp->index);
9088
9089     /* update the fastpath index */
9090     bxe_update_fp_sb_idx(fp);
9091
9092     /* XXX add loop here if ever support multiple tx CoS */
9093     /* fp->txdata[cos] */
9094     if (bxe_has_tx_work(fp)) {
9095         BXE_FP_TX_LOCK(fp);
9096         more_tx = bxe_txeof(sc, fp);
9097         BXE_FP_TX_UNLOCK(fp);
9098     }
9099
9100     if (bxe_has_rx_work(fp)) {
9101         more_rx = bxe_rxeof(sc, fp);
9102     }
9103
9104     if (more_rx /*|| more_tx*/) {
9105         /* still more work to do, bail out if this ISR and process later */
9106         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9107         return;
9108     }
9109
9110     /*
9111      * Here we write the fastpath index taken before doing any tx or rx work.
9112      * It is very well possible other hw events occurred up to this point and
9113      * they were actually processed accordingly above. Since we're going to
9114      * write an older fastpath index, an interrupt is coming which we might
9115      * not do any work in.
9116      */
9117     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9118                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9119 }
9120
9121 /*
9122  * Legacy interrupt entry point.
9123  *
9124  * Verifies that the controller generated the interrupt and
9125  * then calls a separate routine to handle the various
9126  * interrupt causes: link, RX, and TX.
9127  */
9128 static void
9129 bxe_intr_legacy(void *xsc)
9130 {
9131     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9132     struct bxe_fastpath *fp;
9133     uint16_t status, mask;
9134     int i;
9135
9136     BLOGD(sc, DBG_INTR, "---> BXE INTx <---\n");
9137
9138 #if 0
9139     /* Don't handle any interrupts if we're not ready. */
9140     if (__predict_false(sc->intr_sem != 0)) {
9141         return;
9142     }
9143 #endif
9144
9145     /*
9146      * 0 for ustorm, 1 for cstorm
9147      * the bits returned from ack_int() are 0-15
9148      * bit 0 = attention status block
9149      * bit 1 = fast path status block
9150      * a mask of 0x2 or more = tx/rx event
9151      * a mask of 1 = slow path event
9152      */
9153
9154     status = bxe_ack_int(sc);
9155
9156     /* the interrupt is not for us */
9157     if (__predict_false(status == 0)) {
9158         BLOGD(sc, DBG_INTR, "Not our interrupt!\n");
9159         return;
9160     }
9161
9162     BLOGD(sc, DBG_INTR, "Interrupt status 0x%04x\n", status);
9163
9164     FOR_EACH_ETH_QUEUE(sc, i) {
9165         fp = &sc->fp[i];
9166         mask = (0x2 << (fp->index + CNIC_SUPPORT(sc)));
9167         if (status & mask) {
9168             /* acknowledge and disable further fastpath interrupts */
9169             bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9170             bxe_task_fp(fp);
9171             status &= ~mask;
9172         }
9173     }
9174
9175 #if 0
9176     if (CNIC_SUPPORT(sc)) {
9177         mask = 0x2;
9178         if (status & (mask | 0x1)) {
9179             ...
9180             status &= ~mask;
9181         }
9182     }
9183 #endif
9184
9185     if (__predict_false(status & 0x1)) {
9186         /* acknowledge and disable further slowpath interrupts */
9187         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9188
9189         /* schedule slowpath handler */
9190         taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9191
9192         status &= ~0x1;
9193     }
9194
9195     if (__predict_false(status)) {
9196         BLOGW(sc, "Unexpected fastpath status (0x%08x)!\n", status);
9197     }
9198 }
9199
9200 /* slowpath interrupt entry point */
9201 static void
9202 bxe_intr_sp(void *xsc)
9203 {
9204     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9205
9206     BLOGD(sc, (DBG_INTR | DBG_SP), "---> SP INTR <---\n");
9207
9208     /* acknowledge and disable further slowpath interrupts */
9209     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9210
9211     /* schedule slowpath handler */
9212     taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9213 }
9214
9215 /* fastpath interrupt entry point */
9216 static void
9217 bxe_intr_fp(void *xfp)
9218 {
9219     struct bxe_fastpath *fp = (struct bxe_fastpath *)xfp;
9220     struct bxe_softc *sc = fp->sc;
9221
9222     BLOGD(sc, DBG_INTR, "---> FP INTR %d <---\n", fp->index);
9223
9224     BLOGD(sc, DBG_INTR,
9225           "(cpu=%d) MSI-X fp=%d fw_sb=%d igu_sb=%d\n",
9226           curcpu, fp->index, fp->fw_sb_id, fp->igu_sb_id);
9227
9228 #if 0
9229     /* Don't handle any interrupts if we're not ready. */
9230     if (__predict_false(sc->intr_sem != 0)) {
9231         return;
9232     }
9233 #endif
9234
9235     /* acknowledge and disable further fastpath interrupts */
9236     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9237
9238     bxe_task_fp(fp);
9239 }
9240
9241 /* Release all interrupts allocated by the driver. */
9242 static void
9243 bxe_interrupt_free(struct bxe_softc *sc)
9244 {
9245     int i;
9246
9247     switch (sc->interrupt_mode) {
9248     case INTR_MODE_INTX:
9249         BLOGD(sc, DBG_LOAD, "Releasing legacy INTx vector\n");
9250         if (sc->intr[0].resource != NULL) {
9251             bus_release_resource(sc->dev,
9252                                  SYS_RES_IRQ,
9253                                  sc->intr[0].rid,
9254                                  sc->intr[0].resource);
9255         }
9256         break;
9257     case INTR_MODE_MSI:
9258         for (i = 0; i < sc->intr_count; i++) {
9259             BLOGD(sc, DBG_LOAD, "Releasing MSI vector %d\n", i);
9260             if (sc->intr[i].resource && sc->intr[i].rid) {
9261                 bus_release_resource(sc->dev,
9262                                      SYS_RES_IRQ,
9263                                      sc->intr[i].rid,
9264                                      sc->intr[i].resource);
9265             }
9266         }
9267         pci_release_msi(sc->dev);
9268         break;
9269     case INTR_MODE_MSIX:
9270         for (i = 0; i < sc->intr_count; i++) {
9271             BLOGD(sc, DBG_LOAD, "Releasing MSI-X vector %d\n", i);
9272             if (sc->intr[i].resource && sc->intr[i].rid) {
9273                 bus_release_resource(sc->dev,
9274                                      SYS_RES_IRQ,
9275                                      sc->intr[i].rid,
9276                                      sc->intr[i].resource);
9277             }
9278         }
9279         pci_release_msi(sc->dev);
9280         break;
9281     default:
9282         /* nothing to do as initial allocation failed */
9283         break;
9284     }
9285 }
9286
9287 /*
9288  * This function determines and allocates the appropriate
9289  * interrupt based on system capabilites and user request.
9290  *
9291  * The user may force a particular interrupt mode, specify
9292  * the number of receive queues, specify the method for
9293  * distribuitng received frames to receive queues, or use
9294  * the default settings which will automatically select the
9295  * best supported combination.  In addition, the OS may or
9296  * may not support certain combinations of these settings.
9297  * This routine attempts to reconcile the settings requested
9298  * by the user with the capabilites available from the system
9299  * to select the optimal combination of features.
9300  *
9301  * Returns:
9302  *   0 = Success, !0 = Failure.
9303  */
9304 static int
9305 bxe_interrupt_alloc(struct bxe_softc *sc)
9306 {
9307     int msix_count = 0;
9308     int msi_count = 0;
9309     int num_requested = 0;
9310     int num_allocated = 0;
9311     int rid, i, j;
9312     int rc;
9313
9314     /* get the number of available MSI/MSI-X interrupts from the OS */
9315     if (sc->interrupt_mode > 0) {
9316         if (sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) {
9317             msix_count = pci_msix_count(sc->dev);
9318         }
9319
9320         if (sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) {
9321             msi_count = pci_msi_count(sc->dev);
9322         }
9323
9324         BLOGD(sc, DBG_LOAD, "%d MSI and %d MSI-X vectors available\n",
9325               msi_count, msix_count);
9326     }
9327
9328     do { /* try allocating MSI-X interrupt resources (at least 2) */
9329         if (sc->interrupt_mode != INTR_MODE_MSIX) {
9330             break;
9331         }
9332
9333         if (((sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) == 0) ||
9334             (msix_count < 2)) {
9335             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9336             break;
9337         }
9338
9339         /* ask for the necessary number of MSI-X vectors */
9340         num_requested = min((sc->num_queues + 1), msix_count);
9341
9342         BLOGD(sc, DBG_LOAD, "Requesting %d MSI-X vectors\n", num_requested);
9343
9344         num_allocated = num_requested;
9345         if ((rc = pci_alloc_msix(sc->dev, &num_allocated)) != 0) {
9346             BLOGE(sc, "MSI-X alloc failed! (%d)\n", rc);
9347             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9348             break;
9349         }
9350
9351         if (num_allocated < 2) { /* possible? */
9352             BLOGE(sc, "MSI-X allocation less than 2!\n");
9353             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9354             pci_release_msi(sc->dev);
9355             break;
9356         }
9357
9358         BLOGI(sc, "MSI-X vectors Requested %d and Allocated %d\n",
9359               num_requested, num_allocated);
9360
9361         /* best effort so use the number of vectors allocated to us */
9362         sc->intr_count = num_allocated;
9363         sc->num_queues = num_allocated - 1;
9364
9365         rid = 1; /* initial resource identifier */
9366
9367         /* allocate the MSI-X vectors */
9368         for (i = 0; i < num_allocated; i++) {
9369             sc->intr[i].rid = (rid + i);
9370
9371             if ((sc->intr[i].resource =
9372                  bus_alloc_resource_any(sc->dev,
9373                                         SYS_RES_IRQ,
9374                                         &sc->intr[i].rid,
9375                                         RF_ACTIVE)) == NULL) {
9376                 BLOGE(sc, "Failed to map MSI-X[%d] (rid=%d)!\n",
9377                       i, (rid + i));
9378
9379                 for (j = (i - 1); j >= 0; j--) {
9380                     bus_release_resource(sc->dev,
9381                                          SYS_RES_IRQ,
9382                                          sc->intr[j].rid,
9383                                          sc->intr[j].resource);
9384                 }
9385
9386                 sc->intr_count = 0;
9387                 sc->num_queues = 0;
9388                 sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9389                 pci_release_msi(sc->dev);
9390                 break;
9391             }
9392
9393             BLOGD(sc, DBG_LOAD, "Mapped MSI-X[%d] (rid=%d)\n", i, (rid + i));
9394         }
9395     } while (0);
9396
9397     do { /* try allocating MSI vector resources (at least 2) */
9398         if (sc->interrupt_mode != INTR_MODE_MSI) {
9399             break;
9400         }
9401
9402         if (((sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) == 0) ||
9403             (msi_count < 1)) {
9404             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9405             break;
9406         }
9407
9408         /* ask for a single MSI vector */
9409         num_requested = 1;
9410
9411         BLOGD(sc, DBG_LOAD, "Requesting %d MSI vectors\n", num_requested);
9412
9413         num_allocated = num_requested;
9414         if ((rc = pci_alloc_msi(sc->dev, &num_allocated)) != 0) {
9415             BLOGE(sc, "MSI alloc failed (%d)!\n", rc);
9416             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9417             break;
9418         }
9419
9420         if (num_allocated != 1) { /* possible? */
9421             BLOGE(sc, "MSI allocation is not 1!\n");
9422             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9423             pci_release_msi(sc->dev);
9424             break;
9425         }
9426
9427         BLOGI(sc, "MSI vectors Requested %d and Allocated %d\n",
9428               num_requested, num_allocated);
9429
9430         /* best effort so use the number of vectors allocated to us */
9431         sc->intr_count = num_allocated;
9432         sc->num_queues = num_allocated;
9433
9434         rid = 1; /* initial resource identifier */
9435
9436         sc->intr[0].rid = rid;
9437
9438         if ((sc->intr[0].resource =
9439              bus_alloc_resource_any(sc->dev,
9440                                     SYS_RES_IRQ,
9441                                     &sc->intr[0].rid,
9442                                     RF_ACTIVE)) == NULL) {
9443             BLOGE(sc, "Failed to map MSI[0] (rid=%d)!\n", rid);
9444             sc->intr_count = 0;
9445             sc->num_queues = 0;
9446             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9447             pci_release_msi(sc->dev);
9448             break;
9449         }
9450
9451         BLOGD(sc, DBG_LOAD, "Mapped MSI[0] (rid=%d)\n", rid);
9452     } while (0);
9453
9454     do { /* try allocating INTx vector resources */
9455         if (sc->interrupt_mode != INTR_MODE_INTX) {
9456             break;
9457         }
9458
9459         BLOGD(sc, DBG_LOAD, "Requesting legacy INTx interrupt\n");
9460
9461         /* only one vector for INTx */
9462         sc->intr_count = 1;
9463         sc->num_queues = 1;
9464
9465         rid = 0; /* initial resource identifier */
9466
9467         sc->intr[0].rid = rid;
9468
9469         if ((sc->intr[0].resource =
9470              bus_alloc_resource_any(sc->dev,
9471                                     SYS_RES_IRQ,
9472                                     &sc->intr[0].rid,
9473                                     (RF_ACTIVE | RF_SHAREABLE))) == NULL) {
9474             BLOGE(sc, "Failed to map INTx (rid=%d)!\n", rid);
9475             sc->intr_count = 0;
9476             sc->num_queues = 0;
9477             sc->interrupt_mode = -1; /* Failed! */
9478             break;
9479         }
9480
9481         BLOGD(sc, DBG_LOAD, "Mapped INTx (rid=%d)\n", rid);
9482     } while (0);
9483
9484     if (sc->interrupt_mode == -1) {
9485         BLOGE(sc, "Interrupt Allocation: FAILED!!!\n");
9486         rc = 1;
9487     } else {
9488         BLOGD(sc, DBG_LOAD,
9489               "Interrupt Allocation: interrupt_mode=%d, num_queues=%d\n",
9490               sc->interrupt_mode, sc->num_queues);
9491         rc = 0;
9492     }
9493
9494     return (rc);
9495 }
9496
9497 static void
9498 bxe_interrupt_detach(struct bxe_softc *sc)
9499 {
9500     struct bxe_fastpath *fp;
9501     int i;
9502
9503     /* release interrupt resources */
9504     for (i = 0; i < sc->intr_count; i++) {
9505         if (sc->intr[i].resource && sc->intr[i].tag) {
9506             BLOGD(sc, DBG_LOAD, "Disabling interrupt vector %d\n", i);
9507             bus_teardown_intr(sc->dev, sc->intr[i].resource, sc->intr[i].tag);
9508         }
9509     }
9510
9511     for (i = 0; i < sc->num_queues; i++) {
9512         fp = &sc->fp[i];
9513         if (fp->tq) {
9514             taskqueue_drain(fp->tq, &fp->tq_task);
9515             taskqueue_free(fp->tq);
9516             fp->tq = NULL;
9517         }
9518     }
9519
9520     if (sc->rx_mode_tq) {
9521         taskqueue_drain(sc->rx_mode_tq, &sc->rx_mode_tq_task);
9522         taskqueue_free(sc->rx_mode_tq);
9523         sc->rx_mode_tq = NULL;
9524     }
9525
9526     if (sc->sp_tq) {
9527         taskqueue_drain(sc->sp_tq, &sc->sp_tq_task);
9528         taskqueue_free(sc->sp_tq);
9529         sc->sp_tq = NULL;
9530     }
9531 }
9532
9533 /*
9534  * Enables interrupts and attach to the ISR.
9535  *
9536  * When using multiple MSI/MSI-X vectors the first vector
9537  * is used for slowpath operations while all remaining
9538  * vectors are used for fastpath operations.  If only a
9539  * single MSI/MSI-X vector is used (SINGLE_ISR) then the
9540  * ISR must look for both slowpath and fastpath completions.
9541  */
9542 static int
9543 bxe_interrupt_attach(struct bxe_softc *sc)
9544 {
9545     struct bxe_fastpath *fp;
9546     int rc = 0;
9547     int i;
9548
9549     snprintf(sc->sp_tq_name, sizeof(sc->sp_tq_name),
9550              "bxe%d_sp_tq", sc->unit);
9551     TASK_INIT(&sc->sp_tq_task, 0, bxe_handle_sp_tq, sc);
9552     sc->sp_tq = taskqueue_create_fast(sc->sp_tq_name, M_NOWAIT,
9553                                       taskqueue_thread_enqueue,
9554                                       &sc->sp_tq);
9555     taskqueue_start_threads(&sc->sp_tq, 1, PWAIT, /* lower priority */
9556                             "%s", sc->sp_tq_name);
9557
9558     snprintf(sc->rx_mode_tq_name, sizeof(sc->rx_mode_tq_name),
9559              "bxe%d_rx_mode_tq", sc->unit);
9560     TASK_INIT(&sc->rx_mode_tq_task, 0, bxe_handle_rx_mode_tq, sc);
9561     sc->rx_mode_tq = taskqueue_create_fast(sc->rx_mode_tq_name, M_NOWAIT,
9562                                            taskqueue_thread_enqueue,
9563                                            &sc->rx_mode_tq);
9564     taskqueue_start_threads(&sc->rx_mode_tq, 1, PWAIT, /* lower priority */
9565                             "%s", sc->rx_mode_tq_name);
9566
9567     for (i = 0; i < sc->num_queues; i++) {
9568         fp = &sc->fp[i];
9569         snprintf(fp->tq_name, sizeof(fp->tq_name),
9570                  "bxe%d_fp%d_tq", sc->unit, i);
9571         TASK_INIT(&fp->tq_task, 0, bxe_handle_fp_tq, fp);
9572         fp->tq = taskqueue_create_fast(fp->tq_name, M_NOWAIT,
9573                                        taskqueue_thread_enqueue,
9574                                        &fp->tq);
9575         taskqueue_start_threads(&fp->tq, 1, PI_NET, /* higher priority */
9576                                 "%s", fp->tq_name);
9577     }
9578
9579     /* setup interrupt handlers */
9580     if (sc->interrupt_mode == INTR_MODE_MSIX) {
9581         BLOGD(sc, DBG_LOAD, "Enabling slowpath MSI-X[0] vector\n");
9582
9583         /*
9584          * Setup the interrupt handler. Note that we pass the driver instance
9585          * to the interrupt handler for the slowpath.
9586          */
9587         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9588                                  (INTR_TYPE_NET | INTR_MPSAFE),
9589                                  NULL, bxe_intr_sp, sc,
9590                                  &sc->intr[0].tag)) != 0) {
9591             BLOGE(sc, "Failed to allocate MSI-X[0] vector (%d)\n", rc);
9592             goto bxe_interrupt_attach_exit;
9593         }
9594
9595         bus_describe_intr(sc->dev, sc->intr[0].resource,
9596                           sc->intr[0].tag, "sp");
9597
9598         /* bus_bind_intr(sc->dev, sc->intr[0].resource, 0); */
9599
9600         /* initialize the fastpath vectors (note the first was used for sp) */
9601         for (i = 0; i < sc->num_queues; i++) {
9602             fp = &sc->fp[i];
9603             BLOGD(sc, DBG_LOAD, "Enabling MSI-X[%d] vector\n", (i + 1));
9604
9605             /*
9606              * Setup the interrupt handler. Note that we pass the
9607              * fastpath context to the interrupt handler in this
9608              * case.
9609              */
9610             if ((rc = bus_setup_intr(sc->dev, sc->intr[i + 1].resource,
9611                                      (INTR_TYPE_NET | INTR_MPSAFE),
9612                                      NULL, bxe_intr_fp, fp,
9613                                      &sc->intr[i + 1].tag)) != 0) {
9614                 BLOGE(sc, "Failed to allocate MSI-X[%d] vector (%d)\n",
9615                       (i + 1), rc);
9616                 goto bxe_interrupt_attach_exit;
9617             }
9618
9619             bus_describe_intr(sc->dev, sc->intr[i + 1].resource,
9620                               sc->intr[i + 1].tag, "fp%02d", i);
9621
9622             /* bind the fastpath instance to a cpu */
9623             if (sc->num_queues > 1) {
9624                 bus_bind_intr(sc->dev, sc->intr[i + 1].resource, i);
9625             }
9626
9627             fp->state = BXE_FP_STATE_IRQ;
9628         }
9629     } else if (sc->interrupt_mode == INTR_MODE_MSI) {
9630         BLOGD(sc, DBG_LOAD, "Enabling MSI[0] vector\n");
9631
9632         /*
9633          * Setup the interrupt handler. Note that we pass the
9634          * driver instance to the interrupt handler which
9635          * will handle both the slowpath and fastpath.
9636          */
9637         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9638                                  (INTR_TYPE_NET | INTR_MPSAFE),
9639                                  NULL, bxe_intr_legacy, sc,
9640                                  &sc->intr[0].tag)) != 0) {
9641             BLOGE(sc, "Failed to allocate MSI[0] vector (%d)\n", rc);
9642             goto bxe_interrupt_attach_exit;
9643         }
9644
9645     } else { /* (sc->interrupt_mode == INTR_MODE_INTX) */
9646         BLOGD(sc, DBG_LOAD, "Enabling INTx interrupts\n");
9647
9648         /*
9649          * Setup the interrupt handler. Note that we pass the
9650          * driver instance to the interrupt handler which
9651          * will handle both the slowpath and fastpath.
9652          */
9653         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9654                                  (INTR_TYPE_NET | INTR_MPSAFE),
9655                                  NULL, bxe_intr_legacy, sc,
9656                                  &sc->intr[0].tag)) != 0) {
9657             BLOGE(sc, "Failed to allocate INTx interrupt (%d)\n", rc);
9658             goto bxe_interrupt_attach_exit;
9659         }
9660     }
9661
9662 bxe_interrupt_attach_exit:
9663
9664     return (rc);
9665 }
9666
9667 static int  bxe_init_hw_common_chip(struct bxe_softc *sc);
9668 static int  bxe_init_hw_common(struct bxe_softc *sc);
9669 static int  bxe_init_hw_port(struct bxe_softc *sc);
9670 static int  bxe_init_hw_func(struct bxe_softc *sc);
9671 static void bxe_reset_common(struct bxe_softc *sc);
9672 static void bxe_reset_port(struct bxe_softc *sc);
9673 static void bxe_reset_func(struct bxe_softc *sc);
9674 static int  bxe_gunzip_init(struct bxe_softc *sc);
9675 static void bxe_gunzip_end(struct bxe_softc *sc);
9676 static int  bxe_init_firmware(struct bxe_softc *sc);
9677 static void bxe_release_firmware(struct bxe_softc *sc);
9678
9679 static struct
9680 ecore_func_sp_drv_ops bxe_func_sp_drv = {
9681     .init_hw_cmn_chip = bxe_init_hw_common_chip,
9682     .init_hw_cmn      = bxe_init_hw_common,
9683     .init_hw_port     = bxe_init_hw_port,
9684     .init_hw_func     = bxe_init_hw_func,
9685
9686     .reset_hw_cmn     = bxe_reset_common,
9687     .reset_hw_port    = bxe_reset_port,
9688     .reset_hw_func    = bxe_reset_func,
9689
9690     .gunzip_init      = bxe_gunzip_init,
9691     .gunzip_end       = bxe_gunzip_end,
9692
9693     .init_fw          = bxe_init_firmware,
9694     .release_fw       = bxe_release_firmware,
9695 };
9696
9697 static void
9698 bxe_init_func_obj(struct bxe_softc *sc)
9699 {
9700     sc->dmae_ready = 0;
9701
9702     ecore_init_func_obj(sc,
9703                         &sc->func_obj,
9704                         BXE_SP(sc, func_rdata),
9705                         BXE_SP_MAPPING(sc, func_rdata),
9706                         BXE_SP(sc, func_afex_rdata),
9707                         BXE_SP_MAPPING(sc, func_afex_rdata),
9708                         &bxe_func_sp_drv);
9709 }
9710
9711 static int
9712 bxe_init_hw(struct bxe_softc *sc,
9713             uint32_t         load_code)
9714 {
9715     struct ecore_func_state_params func_params = { NULL };
9716     int rc;
9717
9718     /* prepare the parameters for function state transitions */
9719     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
9720
9721     func_params.f_obj = &sc->func_obj;
9722     func_params.cmd = ECORE_F_CMD_HW_INIT;
9723
9724     func_params.params.hw_init.load_phase = load_code;
9725
9726     /*
9727      * Via a plethora of function pointers, we will eventually reach
9728      * bxe_init_hw_common(), bxe_init_hw_port(), or bxe_init_hw_func().
9729      */
9730     rc = ecore_func_state_change(sc, &func_params);
9731
9732     return (rc);
9733 }
9734
9735 static void
9736 bxe_fill(struct bxe_softc *sc,
9737          uint32_t         addr,
9738          int              fill,
9739          uint32_t         len)
9740 {
9741     uint32_t i;
9742
9743     if (!(len % 4) && !(addr % 4)) {
9744         for (i = 0; i < len; i += 4) {
9745             REG_WR(sc, (addr + i), fill);
9746         }
9747     } else {
9748         for (i = 0; i < len; i++) {
9749             REG_WR8(sc, (addr + i), fill);
9750         }
9751     }
9752 }
9753
9754 /* writes FP SP data to FW - data_size in dwords */
9755 static void
9756 bxe_wr_fp_sb_data(struct bxe_softc *sc,
9757                   int              fw_sb_id,
9758                   uint32_t         *sb_data_p,
9759                   uint32_t         data_size)
9760 {
9761     int index;
9762
9763     for (index = 0; index < data_size; index++) {
9764         REG_WR(sc,
9765                (BAR_CSTRORM_INTMEM +
9766                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
9767                 (sizeof(uint32_t) * index)),
9768                *(sb_data_p + index));
9769     }
9770 }
9771
9772 static void
9773 bxe_zero_fp_sb(struct bxe_softc *sc,
9774                int              fw_sb_id)
9775 {
9776     struct hc_status_block_data_e2 sb_data_e2;
9777     struct hc_status_block_data_e1x sb_data_e1x;
9778     uint32_t *sb_data_p;
9779     uint32_t data_size = 0;
9780
9781     if (!CHIP_IS_E1x(sc)) {
9782         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9783         sb_data_e2.common.state = SB_DISABLED;
9784         sb_data_e2.common.p_func.vf_valid = FALSE;
9785         sb_data_p = (uint32_t *)&sb_data_e2;
9786         data_size = (sizeof(struct hc_status_block_data_e2) /
9787                      sizeof(uint32_t));
9788     } else {
9789         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9790         sb_data_e1x.common.state = SB_DISABLED;
9791         sb_data_e1x.common.p_func.vf_valid = FALSE;
9792         sb_data_p = (uint32_t *)&sb_data_e1x;
9793         data_size = (sizeof(struct hc_status_block_data_e1x) /
9794                      sizeof(uint32_t));
9795     }
9796
9797     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9798
9799     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id)),
9800              0, CSTORM_STATUS_BLOCK_SIZE);
9801     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id)),
9802              0, CSTORM_SYNC_BLOCK_SIZE);
9803 }
9804
9805 static void
9806 bxe_wr_sp_sb_data(struct bxe_softc               *sc,
9807                   struct hc_sp_status_block_data *sp_sb_data)
9808 {
9809     int i;
9810
9811     for (i = 0;
9812          i < (sizeof(struct hc_sp_status_block_data) / sizeof(uint32_t));
9813          i++) {
9814         REG_WR(sc,
9815                (BAR_CSTRORM_INTMEM +
9816                 CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(SC_FUNC(sc)) +
9817                 (i * sizeof(uint32_t))),
9818                *((uint32_t *)sp_sb_data + i));
9819     }
9820 }
9821
9822 static void
9823 bxe_zero_sp_sb(struct bxe_softc *sc)
9824 {
9825     struct hc_sp_status_block_data sp_sb_data;
9826
9827     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
9828
9829     sp_sb_data.state           = SB_DISABLED;
9830     sp_sb_data.p_func.vf_valid = FALSE;
9831
9832     bxe_wr_sp_sb_data(sc, &sp_sb_data);
9833
9834     bxe_fill(sc,
9835              (BAR_CSTRORM_INTMEM +
9836               CSTORM_SP_STATUS_BLOCK_OFFSET(SC_FUNC(sc))),
9837               0, CSTORM_SP_STATUS_BLOCK_SIZE);
9838     bxe_fill(sc,
9839              (BAR_CSTRORM_INTMEM +
9840               CSTORM_SP_SYNC_BLOCK_OFFSET(SC_FUNC(sc))),
9841               0, CSTORM_SP_SYNC_BLOCK_SIZE);
9842 }
9843
9844 static void
9845 bxe_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
9846                              int                       igu_sb_id,
9847                              int                       igu_seg_id)
9848 {
9849     hc_sm->igu_sb_id      = igu_sb_id;
9850     hc_sm->igu_seg_id     = igu_seg_id;
9851     hc_sm->timer_value    = 0xFF;
9852     hc_sm->time_to_expire = 0xFFFFFFFF;
9853 }
9854
9855 static void
9856 bxe_map_sb_state_machines(struct hc_index_data *index_data)
9857 {
9858     /* zero out state machine indices */
9859
9860     /* rx indices */
9861     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags &= ~HC_INDEX_DATA_SM_ID;
9862
9863     /* tx indices */
9864     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags      &= ~HC_INDEX_DATA_SM_ID;
9865     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags &= ~HC_INDEX_DATA_SM_ID;
9866     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags &= ~HC_INDEX_DATA_SM_ID;
9867     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags &= ~HC_INDEX_DATA_SM_ID;
9868
9869     /* map indices */
9870
9871     /* rx indices */
9872     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags |=
9873         (SM_RX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9874
9875     /* tx indices */
9876     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags |=
9877         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9878     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags |=
9879         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9880     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags |=
9881         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9882     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags |=
9883         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9884 }
9885
9886 static void
9887 bxe_init_sb(struct bxe_softc *sc,
9888             bus_addr_t       busaddr,
9889             int              vfid,
9890             uint8_t          vf_valid,
9891             int              fw_sb_id,
9892             int              igu_sb_id)
9893 {
9894     struct hc_status_block_data_e2  sb_data_e2;
9895     struct hc_status_block_data_e1x sb_data_e1x;
9896     struct hc_status_block_sm       *hc_sm_p;
9897     uint32_t *sb_data_p;
9898     int igu_seg_id;
9899     int data_size;
9900
9901     if (CHIP_INT_MODE_IS_BC(sc)) {
9902         igu_seg_id = HC_SEG_ACCESS_NORM;
9903     } else {
9904         igu_seg_id = IGU_SEG_ACCESS_NORM;
9905     }
9906
9907     bxe_zero_fp_sb(sc, fw_sb_id);
9908
9909     if (!CHIP_IS_E1x(sc)) {
9910         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9911         sb_data_e2.common.state = SB_ENABLED;
9912         sb_data_e2.common.p_func.pf_id = SC_FUNC(sc);
9913         sb_data_e2.common.p_func.vf_id = vfid;
9914         sb_data_e2.common.p_func.vf_valid = vf_valid;
9915         sb_data_e2.common.p_func.vnic_id = SC_VN(sc);
9916         sb_data_e2.common.same_igu_sb_1b = TRUE;
9917         sb_data_e2.common.host_sb_addr.hi = U64_HI(busaddr);
9918         sb_data_e2.common.host_sb_addr.lo = U64_LO(busaddr);
9919         hc_sm_p = sb_data_e2.common.state_machine;
9920         sb_data_p = (uint32_t *)&sb_data_e2;
9921         data_size = (sizeof(struct hc_status_block_data_e2) /
9922                      sizeof(uint32_t));
9923         bxe_map_sb_state_machines(sb_data_e2.index_data);
9924     } else {
9925         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9926         sb_data_e1x.common.state = SB_ENABLED;
9927         sb_data_e1x.common.p_func.pf_id = SC_FUNC(sc);
9928         sb_data_e1x.common.p_func.vf_id = 0xff;
9929         sb_data_e1x.common.p_func.vf_valid = FALSE;
9930         sb_data_e1x.common.p_func.vnic_id = SC_VN(sc);
9931         sb_data_e1x.common.same_igu_sb_1b = TRUE;
9932         sb_data_e1x.common.host_sb_addr.hi = U64_HI(busaddr);
9933         sb_data_e1x.common.host_sb_addr.lo = U64_LO(busaddr);
9934         hc_sm_p = sb_data_e1x.common.state_machine;
9935         sb_data_p = (uint32_t *)&sb_data_e1x;
9936         data_size = (sizeof(struct hc_status_block_data_e1x) /
9937                      sizeof(uint32_t));
9938         bxe_map_sb_state_machines(sb_data_e1x.index_data);
9939     }
9940
9941     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID], igu_sb_id, igu_seg_id);
9942     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID], igu_sb_id, igu_seg_id);
9943
9944     BLOGD(sc, DBG_LOAD, "Init FW SB %d\n", fw_sb_id);
9945
9946     /* write indices to HW - PCI guarantees endianity of regpairs */
9947     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9948 }
9949
9950 static inline uint8_t
9951 bxe_fp_qzone_id(struct bxe_fastpath *fp)
9952 {
9953     if (CHIP_IS_E1x(fp->sc)) {
9954         return (fp->cl_id + SC_PORT(fp->sc) * ETH_MAX_RX_CLIENTS_E1H);
9955     } else {
9956         return (fp->cl_id);
9957     }
9958 }
9959
9960 static inline uint32_t
9961 bxe_rx_ustorm_prods_offset(struct bxe_softc    *sc,
9962                            struct bxe_fastpath *fp)
9963 {
9964     uint32_t offset = BAR_USTRORM_INTMEM;
9965
9966 #if 0
9967     if (IS_VF(sc)) {
9968         return (PXP_VF_ADDR_USDM_QUEUES_START +
9969                 (sc->acquire_resp.resc.hw_qid[fp->index] *
9970                  sizeof(struct ustorm_queue_zone_data)));
9971     } else
9972 #endif
9973     if (!CHIP_IS_E1x(sc)) {
9974         offset += USTORM_RX_PRODS_E2_OFFSET(fp->cl_qzone_id);
9975     } else {
9976         offset += USTORM_RX_PRODS_E1X_OFFSET(SC_PORT(sc), fp->cl_id);
9977     }
9978
9979     return (offset);
9980 }
9981
9982 static void
9983 bxe_init_eth_fp(struct bxe_softc *sc,
9984                 int              idx)
9985 {
9986     struct bxe_fastpath *fp = &sc->fp[idx];
9987     uint32_t cids[ECORE_MULTI_TX_COS] = { 0 };
9988     unsigned long q_type = 0;
9989     int cos;
9990
9991     fp->sc    = sc;
9992     fp->index = idx;
9993
9994     snprintf(fp->tx_mtx_name, sizeof(fp->tx_mtx_name),
9995              "bxe%d_fp%d_tx_lock", sc->unit, idx);
9996     mtx_init(&fp->tx_mtx, fp->tx_mtx_name, NULL, MTX_DEF);
9997
9998     snprintf(fp->rx_mtx_name, sizeof(fp->rx_mtx_name),
9999              "bxe%d_fp%d_rx_lock", sc->unit, idx);
10000     mtx_init(&fp->rx_mtx, fp->rx_mtx_name, NULL, MTX_DEF);
10001
10002     fp->igu_sb_id = (sc->igu_base_sb + idx + CNIC_SUPPORT(sc));
10003     fp->fw_sb_id = (sc->base_fw_ndsb + idx + CNIC_SUPPORT(sc));
10004
10005     fp->cl_id = (CHIP_IS_E1x(sc)) ?
10006                     (SC_L_ID(sc) + idx) :
10007                     /* want client ID same as IGU SB ID for non-E1 */
10008                     fp->igu_sb_id;
10009     fp->cl_qzone_id = bxe_fp_qzone_id(fp);
10010
10011     /* setup sb indices */
10012     if (!CHIP_IS_E1x(sc)) {
10013         fp->sb_index_values  = fp->status_block.e2_sb->sb.index_values;
10014         fp->sb_running_index = fp->status_block.e2_sb->sb.running_index;
10015     } else {
10016         fp->sb_index_values  = fp->status_block.e1x_sb->sb.index_values;
10017         fp->sb_running_index = fp->status_block.e1x_sb->sb.running_index;
10018     }
10019
10020     /* init shortcut */
10021     fp->ustorm_rx_prods_offset = bxe_rx_ustorm_prods_offset(sc, fp);
10022
10023     fp->rx_cq_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_RX_CQ_CONS];
10024
10025     /*
10026      * XXX If multiple CoS is ever supported then each fastpath structure
10027      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
10028      */
10029     for (cos = 0; cos < sc->max_cos; cos++) {
10030         cids[cos] = idx;
10031     }
10032     fp->tx_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_TX_CQ_CONS_COS0];
10033
10034     /* nothing more for a VF to do */
10035     if (IS_VF(sc)) {
10036         return;
10037     }
10038
10039     bxe_init_sb(sc, fp->sb_dma.paddr, BXE_VF_ID_INVALID, FALSE,
10040                 fp->fw_sb_id, fp->igu_sb_id);
10041
10042     bxe_update_fp_sb_idx(fp);
10043
10044     /* Configure Queue State object */
10045     bit_set(&q_type, ECORE_Q_TYPE_HAS_RX);
10046     bit_set(&q_type, ECORE_Q_TYPE_HAS_TX);
10047
10048     ecore_init_queue_obj(sc,
10049                          &sc->sp_objs[idx].q_obj,
10050                          fp->cl_id,
10051                          cids,
10052                          sc->max_cos,
10053                          SC_FUNC(sc),
10054                          BXE_SP(sc, q_rdata),
10055                          BXE_SP_MAPPING(sc, q_rdata),
10056                          q_type);
10057
10058     /* configure classification DBs */
10059     ecore_init_mac_obj(sc,
10060                        &sc->sp_objs[idx].mac_obj,
10061                        fp->cl_id,
10062                        idx,
10063                        SC_FUNC(sc),
10064                        BXE_SP(sc, mac_rdata),
10065                        BXE_SP_MAPPING(sc, mac_rdata),
10066                        ECORE_FILTER_MAC_PENDING,
10067                        &sc->sp_state,
10068                        ECORE_OBJ_TYPE_RX_TX,
10069                        &sc->macs_pool);
10070
10071     BLOGD(sc, DBG_LOAD, "fp[%d]: sb=%p cl_id=%d fw_sb=%d igu_sb=%d\n",
10072           idx, fp->status_block.e2_sb, fp->cl_id, fp->fw_sb_id, fp->igu_sb_id);
10073 }
10074
10075 static inline void
10076 bxe_update_rx_prod(struct bxe_softc    *sc,
10077                    struct bxe_fastpath *fp,
10078                    uint16_t            rx_bd_prod,
10079                    uint16_t            rx_cq_prod,
10080                    uint16_t            rx_sge_prod)
10081 {
10082     struct ustorm_eth_rx_producers rx_prods = { 0 };
10083     uint32_t i;
10084
10085     /* update producers */
10086     rx_prods.bd_prod  = rx_bd_prod;
10087     rx_prods.cqe_prod = rx_cq_prod;
10088     rx_prods.sge_prod = rx_sge_prod;
10089
10090     /*
10091      * Make sure that the BD and SGE data is updated before updating the
10092      * producers since FW might read the BD/SGE right after the producer
10093      * is updated.
10094      * This is only applicable for weak-ordered memory model archs such
10095      * as IA-64. The following barrier is also mandatory since FW will
10096      * assumes BDs must have buffers.
10097      */
10098     wmb();
10099
10100     for (i = 0; i < (sizeof(rx_prods) / 4); i++) {
10101         REG_WR(sc,
10102                (fp->ustorm_rx_prods_offset + (i * 4)),
10103                ((uint32_t *)&rx_prods)[i]);
10104     }
10105
10106     wmb(); /* keep prod updates ordered */
10107
10108     BLOGD(sc, DBG_RX,
10109           "RX fp[%d]: wrote prods bd_prod=%u cqe_prod=%u sge_prod=%u\n",
10110           fp->index, rx_bd_prod, rx_cq_prod, rx_sge_prod);
10111 }
10112
10113 static void
10114 bxe_init_rx_rings(struct bxe_softc *sc)
10115 {
10116     struct bxe_fastpath *fp;
10117     int i;
10118
10119     for (i = 0; i < sc->num_queues; i++) {
10120         fp = &sc->fp[i];
10121
10122         fp->rx_bd_cons = 0;
10123
10124         /*
10125          * Activate the BD ring...
10126          * Warning, this will generate an interrupt (to the TSTORM)
10127          * so this can only be done after the chip is initialized
10128          */
10129         bxe_update_rx_prod(sc, fp,
10130                            fp->rx_bd_prod,
10131                            fp->rx_cq_prod,
10132                            fp->rx_sge_prod);
10133
10134         if (i != 0) {
10135             continue;
10136         }
10137
10138         if (CHIP_IS_E1(sc)) {
10139             REG_WR(sc,
10140                    (BAR_USTRORM_INTMEM +
10141                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc))),
10142                    U64_LO(fp->rcq_dma.paddr));
10143             REG_WR(sc,
10144                    (BAR_USTRORM_INTMEM +
10145                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc)) + 4),
10146                    U64_HI(fp->rcq_dma.paddr));
10147         }
10148     }
10149 }
10150
10151 static void
10152 bxe_init_tx_ring_one(struct bxe_fastpath *fp)
10153 {
10154     SET_FLAG(fp->tx_db.data.header.header, DOORBELL_HDR_DB_TYPE, 1);
10155     fp->tx_db.data.zero_fill1 = 0;
10156     fp->tx_db.data.prod = 0;
10157
10158     fp->tx_pkt_prod = 0;
10159     fp->tx_pkt_cons = 0;
10160     fp->tx_bd_prod = 0;
10161     fp->tx_bd_cons = 0;
10162     fp->eth_q_stats.tx_pkts = 0;
10163 }
10164
10165 static inline void
10166 bxe_init_tx_rings(struct bxe_softc *sc)
10167 {
10168     int i;
10169
10170     for (i = 0; i < sc->num_queues; i++) {
10171 #if 0
10172         uint8_t cos;
10173         for (cos = 0; cos < sc->max_cos; cos++) {
10174             bxe_init_tx_ring_one(&sc->fp[i].txdata[cos]);
10175         }
10176 #else
10177         bxe_init_tx_ring_one(&sc->fp[i]);
10178 #endif
10179     }
10180 }
10181
10182 static void
10183 bxe_init_def_sb(struct bxe_softc *sc)
10184 {
10185     struct host_sp_status_block *def_sb = sc->def_sb;
10186     bus_addr_t mapping = sc->def_sb_dma.paddr;
10187     int igu_sp_sb_index;
10188     int igu_seg_id;
10189     int port = SC_PORT(sc);
10190     int func = SC_FUNC(sc);
10191     int reg_offset, reg_offset_en5;
10192     uint64_t section;
10193     int index, sindex;
10194     struct hc_sp_status_block_data sp_sb_data;
10195
10196     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
10197
10198     if (CHIP_INT_MODE_IS_BC(sc)) {
10199         igu_sp_sb_index = DEF_SB_IGU_ID;
10200         igu_seg_id = HC_SEG_ACCESS_DEF;
10201     } else {
10202         igu_sp_sb_index = sc->igu_dsb_id;
10203         igu_seg_id = IGU_SEG_ACCESS_DEF;
10204     }
10205
10206     /* attentions */
10207     section = ((uint64_t)mapping +
10208                offsetof(struct host_sp_status_block, atten_status_block));
10209     def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
10210     sc->attn_state = 0;
10211
10212     reg_offset = (port) ?
10213                      MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
10214                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
10215     reg_offset_en5 = (port) ?
10216                          MISC_REG_AEU_ENABLE5_FUNC_1_OUT_0 :
10217                          MISC_REG_AEU_ENABLE5_FUNC_0_OUT_0;
10218
10219     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
10220         /* take care of sig[0]..sig[4] */
10221         for (sindex = 0; sindex < 4; sindex++) {
10222             sc->attn_group[index].sig[sindex] =
10223                 REG_RD(sc, (reg_offset + (sindex * 0x4) + (0x10 * index)));
10224         }
10225
10226         if (!CHIP_IS_E1x(sc)) {
10227             /*
10228              * enable5 is separate from the rest of the registers,
10229              * and the address skip is 4 and not 16 between the
10230              * different groups
10231              */
10232             sc->attn_group[index].sig[4] =
10233                 REG_RD(sc, (reg_offset_en5 + (0x4 * index)));
10234         } else {
10235             sc->attn_group[index].sig[4] = 0;
10236         }
10237     }
10238
10239     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10240         reg_offset = (port) ?
10241                          HC_REG_ATTN_MSG1_ADDR_L :
10242                          HC_REG_ATTN_MSG0_ADDR_L;
10243         REG_WR(sc, reg_offset, U64_LO(section));
10244         REG_WR(sc, (reg_offset + 4), U64_HI(section));
10245     } else if (!CHIP_IS_E1x(sc)) {
10246         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
10247         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
10248     }
10249
10250     section = ((uint64_t)mapping +
10251                offsetof(struct host_sp_status_block, sp_sb));
10252
10253     bxe_zero_sp_sb(sc);
10254
10255     /* PCI guarantees endianity of regpair */
10256     sp_sb_data.state           = SB_ENABLED;
10257     sp_sb_data.host_sb_addr.lo = U64_LO(section);
10258     sp_sb_data.host_sb_addr.hi = U64_HI(section);
10259     sp_sb_data.igu_sb_id       = igu_sp_sb_index;
10260     sp_sb_data.igu_seg_id      = igu_seg_id;
10261     sp_sb_data.p_func.pf_id    = func;
10262     sp_sb_data.p_func.vnic_id  = SC_VN(sc);
10263     sp_sb_data.p_func.vf_id    = 0xff;
10264
10265     bxe_wr_sp_sb_data(sc, &sp_sb_data);
10266
10267     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
10268 }
10269
10270 static void
10271 bxe_init_sp_ring(struct bxe_softc *sc)
10272 {
10273     atomic_store_rel_long(&sc->cq_spq_left, MAX_SPQ_PENDING);
10274     sc->spq_prod_idx = 0;
10275     sc->dsb_sp_prod = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_ETH_DEF_CONS];
10276     sc->spq_prod_bd = sc->spq;
10277     sc->spq_last_bd = (sc->spq_prod_bd + MAX_SP_DESC_CNT);
10278 }
10279
10280 static void
10281 bxe_init_eq_ring(struct bxe_softc *sc)
10282 {
10283     union event_ring_elem *elem;
10284     int i;
10285
10286     for (i = 1; i <= NUM_EQ_PAGES; i++) {
10287         elem = &sc->eq[EQ_DESC_CNT_PAGE * i - 1];
10288
10289         elem->next_page.addr.hi = htole32(U64_HI(sc->eq_dma.paddr +
10290                                                  BCM_PAGE_SIZE *
10291                                                  (i % NUM_EQ_PAGES)));
10292         elem->next_page.addr.lo = htole32(U64_LO(sc->eq_dma.paddr +
10293                                                  BCM_PAGE_SIZE *
10294                                                  (i % NUM_EQ_PAGES)));
10295     }
10296
10297     sc->eq_cons    = 0;
10298     sc->eq_prod    = NUM_EQ_DESC;
10299     sc->eq_cons_sb = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_EQ_CONS];
10300
10301     atomic_store_rel_long(&sc->eq_spq_left,
10302                           (min((MAX_SP_DESC_CNT - MAX_SPQ_PENDING),
10303                                NUM_EQ_DESC) - 1));
10304 }
10305
10306 static void
10307 bxe_init_internal_common(struct bxe_softc *sc)
10308 {
10309     int i;
10310
10311     if (IS_MF_SI(sc)) {
10312         /*
10313          * In switch independent mode, the TSTORM needs to accept
10314          * packets that failed classification, since approximate match
10315          * mac addresses aren't written to NIG LLH.
10316          */
10317         REG_WR8(sc,
10318                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10319                 2);
10320     } else if (!CHIP_IS_E1(sc)) { /* 57710 doesn't support MF */
10321         REG_WR8(sc,
10322                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10323                 0);
10324     }
10325
10326     /*
10327      * Zero this manually as its initialization is currently missing
10328      * in the initTool.
10329      */
10330     for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++) {
10331         REG_WR(sc,
10332                (BAR_USTRORM_INTMEM + USTORM_AGG_DATA_OFFSET + (i * 4)),
10333                0);
10334     }
10335
10336     if (!CHIP_IS_E1x(sc)) {
10337         REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET),
10338                 CHIP_INT_MODE_IS_BC(sc) ? HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
10339     }
10340 }
10341
10342 static void
10343 bxe_init_internal(struct bxe_softc *sc,
10344                   uint32_t         load_code)
10345 {
10346     switch (load_code) {
10347     case FW_MSG_CODE_DRV_LOAD_COMMON:
10348     case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
10349         bxe_init_internal_common(sc);
10350         /* no break */
10351
10352     case FW_MSG_CODE_DRV_LOAD_PORT:
10353         /* nothing to do */
10354         /* no break */
10355
10356     case FW_MSG_CODE_DRV_LOAD_FUNCTION:
10357         /* internal memory per function is initialized inside bxe_pf_init */
10358         break;
10359
10360     default:
10361         BLOGE(sc, "Unknown load_code (0x%x) from MCP\n", load_code);
10362         break;
10363     }
10364 }
10365
10366 static void
10367 storm_memset_func_cfg(struct bxe_softc                         *sc,
10368                       struct tstorm_eth_function_common_config *tcfg,
10369                       uint16_t                                  abs_fid)
10370 {
10371     uint32_t addr;
10372     size_t size;
10373
10374     addr = (BAR_TSTRORM_INTMEM +
10375             TSTORM_FUNCTION_COMMON_CONFIG_OFFSET(abs_fid));
10376     size = sizeof(struct tstorm_eth_function_common_config);
10377     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)tcfg);
10378 }
10379
10380 static void
10381 bxe_func_init(struct bxe_softc            *sc,
10382               struct bxe_func_init_params *p)
10383 {
10384     struct tstorm_eth_function_common_config tcfg = { 0 };
10385
10386     if (CHIP_IS_E1x(sc)) {
10387         storm_memset_func_cfg(sc, &tcfg, p->func_id);
10388     }
10389
10390     /* Enable the function in the FW */
10391     storm_memset_vf_to_pf(sc, p->func_id, p->pf_id);
10392     storm_memset_func_en(sc, p->func_id, 1);
10393
10394     /* spq */
10395     if (p->func_flgs & FUNC_FLG_SPQ) {
10396         storm_memset_spq_addr(sc, p->spq_map, p->func_id);
10397         REG_WR(sc,
10398                (XSEM_REG_FAST_MEMORY + XSTORM_SPQ_PROD_OFFSET(p->func_id)),
10399                p->spq_prod);
10400     }
10401 }
10402
10403 /*
10404  * Calculates the sum of vn_min_rates.
10405  * It's needed for further normalizing of the min_rates.
10406  * Returns:
10407  *   sum of vn_min_rates.
10408  *     or
10409  *   0 - if all the min_rates are 0.
10410  * In the later case fainess algorithm should be deactivated.
10411  * If all min rates are not zero then those that are zeroes will be set to 1.
10412  */
10413 static void
10414 bxe_calc_vn_min(struct bxe_softc       *sc,
10415                 struct cmng_init_input *input)
10416 {
10417     uint32_t vn_cfg;
10418     uint32_t vn_min_rate;
10419     int all_zero = 1;
10420     int vn;
10421
10422     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10423         vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10424         vn_min_rate = (((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
10425                         FUNC_MF_CFG_MIN_BW_SHIFT) * 100);
10426
10427         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10428             /* skip hidden VNs */
10429             vn_min_rate = 0;
10430         } else if (!vn_min_rate) {
10431             /* If min rate is zero - set it to 100 */
10432             vn_min_rate = DEF_MIN_RATE;
10433         } else {
10434             all_zero = 0;
10435         }
10436
10437         input->vnic_min_rate[vn] = vn_min_rate;
10438     }
10439
10440     /* if ETS or all min rates are zeros - disable fairness */
10441     if (BXE_IS_ETS_ENABLED(sc)) {
10442         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10443         BLOGD(sc, DBG_LOAD, "Fairness disabled (ETS)\n");
10444     } else if (all_zero) {
10445         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10446         BLOGD(sc, DBG_LOAD,
10447               "Fariness disabled (all MIN values are zeroes)\n");
10448     } else {
10449         input->flags.cmng_enables |= CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10450     }
10451 }
10452
10453 static inline uint16_t
10454 bxe_extract_max_cfg(struct bxe_softc *sc,
10455                     uint32_t         mf_cfg)
10456 {
10457     uint16_t max_cfg = ((mf_cfg & FUNC_MF_CFG_MAX_BW_MASK) >>
10458                         FUNC_MF_CFG_MAX_BW_SHIFT);
10459
10460     if (!max_cfg) {
10461         BLOGD(sc, DBG_LOAD, "Max BW configured to 0 - using 100 instead\n");
10462         max_cfg = 100;
10463     }
10464
10465     return (max_cfg);
10466 }
10467
10468 static void
10469 bxe_calc_vn_max(struct bxe_softc       *sc,
10470                 int                    vn,
10471                 struct cmng_init_input *input)
10472 {
10473     uint16_t vn_max_rate;
10474     uint32_t vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10475     uint32_t max_cfg;
10476
10477     if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10478         vn_max_rate = 0;
10479     } else {
10480         max_cfg = bxe_extract_max_cfg(sc, vn_cfg);
10481
10482         if (IS_MF_SI(sc)) {
10483             /* max_cfg in percents of linkspeed */
10484             vn_max_rate = ((sc->link_vars.line_speed * max_cfg) / 100);
10485         } else { /* SD modes */
10486             /* max_cfg is absolute in 100Mb units */
10487             vn_max_rate = (max_cfg * 100);
10488         }
10489     }
10490
10491     BLOGD(sc, DBG_LOAD, "vn %d: vn_max_rate %d\n", vn, vn_max_rate);
10492
10493     input->vnic_max_rate[vn] = vn_max_rate;
10494 }
10495
10496 static void
10497 bxe_cmng_fns_init(struct bxe_softc *sc,
10498                   uint8_t          read_cfg,
10499                   uint8_t          cmng_type)
10500 {
10501     struct cmng_init_input input;
10502     int vn;
10503
10504     memset(&input, 0, sizeof(struct cmng_init_input));
10505
10506     input.port_rate = sc->link_vars.line_speed;
10507
10508     if (cmng_type == CMNG_FNS_MINMAX) {
10509         /* read mf conf from shmem */
10510         if (read_cfg) {
10511             bxe_read_mf_cfg(sc);
10512         }
10513
10514         /* get VN min rate and enable fairness if not 0 */
10515         bxe_calc_vn_min(sc, &input);
10516
10517         /* get VN max rate */
10518         if (sc->port.pmf) {
10519             for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10520                 bxe_calc_vn_max(sc, vn, &input);
10521             }
10522         }
10523
10524         /* always enable rate shaping and fairness */
10525         input.flags.cmng_enables |= CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
10526
10527         ecore_init_cmng(&input, &sc->cmng);
10528         return;
10529     }
10530
10531     /* rate shaping and fairness are disabled */
10532     BLOGD(sc, DBG_LOAD, "rate shaping and fairness have been disabled\n");
10533 }
10534
10535 static int
10536 bxe_get_cmng_fns_mode(struct bxe_softc *sc)
10537 {
10538     if (CHIP_REV_IS_SLOW(sc)) {
10539         return (CMNG_FNS_NONE);
10540     }
10541
10542     if (IS_MF(sc)) {
10543         return (CMNG_FNS_MINMAX);
10544     }
10545
10546     return (CMNG_FNS_NONE);
10547 }
10548
10549 static void
10550 storm_memset_cmng(struct bxe_softc *sc,
10551                   struct cmng_init *cmng,
10552                   uint8_t          port)
10553 {
10554     int vn;
10555     int func;
10556     uint32_t addr;
10557     size_t size;
10558
10559     addr = (BAR_XSTRORM_INTMEM +
10560             XSTORM_CMNG_PER_PORT_VARS_OFFSET(port));
10561     size = sizeof(struct cmng_struct_per_port);
10562     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)&cmng->port);
10563
10564     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10565         func = func_by_vn(sc, vn);
10566
10567         addr = (BAR_XSTRORM_INTMEM +
10568                 XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func));
10569         size = sizeof(struct rate_shaping_vars_per_vn);
10570         ecore_storm_memset_struct(sc, addr, size,
10571                                   (uint32_t *)&cmng->vnic.vnic_max_rate[vn]);
10572
10573         addr = (BAR_XSTRORM_INTMEM +
10574                 XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func));
10575         size = sizeof(struct fairness_vars_per_vn);
10576         ecore_storm_memset_struct(sc, addr, size,
10577                                   (uint32_t *)&cmng->vnic.vnic_min_rate[vn]);
10578     }
10579 }
10580
10581 static void
10582 bxe_pf_init(struct bxe_softc *sc)
10583 {
10584     struct bxe_func_init_params func_init = { 0 };
10585     struct event_ring_data eq_data = { { 0 } };
10586     uint16_t flags;
10587
10588     if (!CHIP_IS_E1x(sc)) {
10589         /* reset IGU PF statistics: MSIX + ATTN */
10590         /* PF */
10591         REG_WR(sc,
10592                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10593                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10594                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10595                0);
10596         /* ATTN */
10597         REG_WR(sc,
10598                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10599                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10600                 (BXE_IGU_STAS_MSG_PF_CNT * 4) +
10601                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10602                0);
10603     }
10604
10605     /* function setup flags */
10606     flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
10607
10608     /*
10609      * This flag is relevant for E1x only.
10610      * E2 doesn't have a TPA configuration in a function level.
10611      */
10612     flags |= (sc->ifnet->if_capenable & IFCAP_LRO) ? FUNC_FLG_TPA : 0;
10613
10614     func_init.func_flgs = flags;
10615     func_init.pf_id     = SC_FUNC(sc);
10616     func_init.func_id   = SC_FUNC(sc);
10617     func_init.spq_map   = sc->spq_dma.paddr;
10618     func_init.spq_prod  = sc->spq_prod_idx;
10619
10620     bxe_func_init(sc, &func_init);
10621
10622     memset(&sc->cmng, 0, sizeof(struct cmng_struct_per_port));
10623
10624     /*
10625      * Congestion management values depend on the link rate.
10626      * There is no active link so initial link rate is set to 10Gbps.
10627      * When the link comes up the congestion management values are
10628      * re-calculated according to the actual link rate.
10629      */
10630     sc->link_vars.line_speed = SPEED_10000;
10631     bxe_cmng_fns_init(sc, TRUE, bxe_get_cmng_fns_mode(sc));
10632
10633     /* Only the PMF sets the HW */
10634     if (sc->port.pmf) {
10635         storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
10636     }
10637
10638     /* init Event Queue - PCI bus guarantees correct endainity */
10639     eq_data.base_addr.hi = U64_HI(sc->eq_dma.paddr);
10640     eq_data.base_addr.lo = U64_LO(sc->eq_dma.paddr);
10641     eq_data.producer     = sc->eq_prod;
10642     eq_data.index_id     = HC_SP_INDEX_EQ_CONS;
10643     eq_data.sb_id        = DEF_SB_ID;
10644     storm_memset_eq_data(sc, &eq_data, SC_FUNC(sc));
10645 }
10646
10647 static void
10648 bxe_hc_int_enable(struct bxe_softc *sc)
10649 {
10650     int port = SC_PORT(sc);
10651     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10652     uint32_t val = REG_RD(sc, addr);
10653     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10654     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10655                            (sc->intr_count == 1)) ? TRUE : FALSE;
10656     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10657
10658     if (msix) {
10659         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10660                  HC_CONFIG_0_REG_INT_LINE_EN_0);
10661         val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10662                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10663         if (single_msix) {
10664             val |= HC_CONFIG_0_REG_SINGLE_ISR_EN_0;
10665         }
10666     } else if (msi) {
10667         val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
10668         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10669                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10670                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10671     } else {
10672         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10673                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10674                 HC_CONFIG_0_REG_INT_LINE_EN_0 |
10675                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10676
10677         if (!CHIP_IS_E1(sc)) {
10678             BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n",
10679                   val, port, addr);
10680
10681             REG_WR(sc, addr, val);
10682
10683             val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
10684         }
10685     }
10686
10687     if (CHIP_IS_E1(sc)) {
10688         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0x1FFFF);
10689     }
10690
10691     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x) mode %s\n",
10692           val, port, addr, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10693
10694     REG_WR(sc, addr, val);
10695
10696     /* ensure that HC_CONFIG is written before leading/trailing edge config */
10697     mb();
10698
10699     if (!CHIP_IS_E1(sc)) {
10700         /* init leading/trailing edge */
10701         if (IS_MF(sc)) {
10702             val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10703             if (sc->port.pmf) {
10704                 /* enable nig and gpio3 attention */
10705                 val |= 0x1100;
10706             }
10707         } else {
10708             val = 0xffff;
10709         }
10710
10711         REG_WR(sc, (HC_REG_TRAILING_EDGE_0 + port*8), val);
10712         REG_WR(sc, (HC_REG_LEADING_EDGE_0 + port*8), val);
10713     }
10714
10715     /* make sure that interrupts are indeed enabled from here on */
10716     mb();
10717 }
10718
10719 static void
10720 bxe_igu_int_enable(struct bxe_softc *sc)
10721 {
10722     uint32_t val;
10723     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10724     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10725                            (sc->intr_count == 1)) ? TRUE : FALSE;
10726     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10727
10728     val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10729
10730     if (msix) {
10731         val &= ~(IGU_PF_CONF_INT_LINE_EN |
10732                  IGU_PF_CONF_SINGLE_ISR_EN);
10733         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10734                 IGU_PF_CONF_ATTN_BIT_EN);
10735         if (single_msix) {
10736             val |= IGU_PF_CONF_SINGLE_ISR_EN;
10737         }
10738     } else if (msi) {
10739         val &= ~IGU_PF_CONF_INT_LINE_EN;
10740         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10741                 IGU_PF_CONF_ATTN_BIT_EN |
10742                 IGU_PF_CONF_SINGLE_ISR_EN);
10743     } else {
10744         val &= ~IGU_PF_CONF_MSI_MSIX_EN;
10745         val |= (IGU_PF_CONF_INT_LINE_EN |
10746                 IGU_PF_CONF_ATTN_BIT_EN |
10747                 IGU_PF_CONF_SINGLE_ISR_EN);
10748     }
10749
10750     /* clean previous status - need to configure igu prior to ack*/
10751     if ((!msix) || single_msix) {
10752         REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10753         bxe_ack_int(sc);
10754     }
10755
10756     val |= IGU_PF_CONF_FUNC_EN;
10757
10758     BLOGD(sc, DBG_INTR, "write 0x%x to IGU mode %s\n",
10759           val, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10760
10761     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10762
10763     mb();
10764
10765     /* init leading/trailing edge */
10766     if (IS_MF(sc)) {
10767         val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10768         if (sc->port.pmf) {
10769             /* enable nig and gpio3 attention */
10770             val |= 0x1100;
10771         }
10772     } else {
10773         val = 0xffff;
10774     }
10775
10776     REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
10777     REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
10778
10779     /* make sure that interrupts are indeed enabled from here on */
10780     mb();
10781 }
10782
10783 static void
10784 bxe_int_enable(struct bxe_softc *sc)
10785 {
10786     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10787         bxe_hc_int_enable(sc);
10788     } else {
10789         bxe_igu_int_enable(sc);
10790     }
10791 }
10792
10793 static void
10794 bxe_hc_int_disable(struct bxe_softc *sc)
10795 {
10796     int port = SC_PORT(sc);
10797     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10798     uint32_t val = REG_RD(sc, addr);
10799
10800     /*
10801      * In E1 we must use only PCI configuration space to disable MSI/MSIX
10802      * capablility. It's forbidden to disable IGU_PF_CONF_MSI_MSIX_EN in HC
10803      * block
10804      */
10805     if (CHIP_IS_E1(sc)) {
10806         /*
10807          * Since IGU_PF_CONF_MSI_MSIX_EN still always on use mask register
10808          * to prevent from HC sending interrupts after we exit the function
10809          */
10810         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0);
10811
10812         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10813                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10814                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10815     } else {
10816         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10817                  HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10818                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10819                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10820     }
10821
10822     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n", val, port, addr);
10823
10824     /* flush all outstanding writes */
10825     mb();
10826
10827     REG_WR(sc, addr, val);
10828     if (REG_RD(sc, addr) != val) {
10829         BLOGE(sc, "proper val not read from HC IGU!\n");
10830     }
10831 }
10832
10833 static void
10834 bxe_igu_int_disable(struct bxe_softc *sc)
10835 {
10836     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10837
10838     val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
10839              IGU_PF_CONF_INT_LINE_EN |
10840              IGU_PF_CONF_ATTN_BIT_EN);
10841
10842     BLOGD(sc, DBG_INTR, "write %x to IGU\n", val);
10843
10844     /* flush all outstanding writes */
10845     mb();
10846
10847     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10848     if (REG_RD(sc, IGU_REG_PF_CONFIGURATION) != val) {
10849         BLOGE(sc, "proper val not read from IGU!\n");
10850     }
10851 }
10852
10853 static void
10854 bxe_int_disable(struct bxe_softc *sc)
10855 {
10856     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10857         bxe_hc_int_disable(sc);
10858     } else {
10859         bxe_igu_int_disable(sc);
10860     }
10861 }
10862
10863 static void
10864 bxe_nic_init(struct bxe_softc *sc,
10865              int              load_code)
10866 {
10867     int i;
10868
10869     for (i = 0; i < sc->num_queues; i++) {
10870         bxe_init_eth_fp(sc, i);
10871     }
10872
10873     rmb(); /* ensure status block indices were read */
10874
10875     bxe_init_rx_rings(sc);
10876     bxe_init_tx_rings(sc);
10877
10878     if (IS_VF(sc)) {
10879         return;
10880     }
10881
10882     /* initialize MOD_ABS interrupts */
10883     elink_init_mod_abs_int(sc, &sc->link_vars,
10884                            sc->devinfo.chip_id,
10885                            sc->devinfo.shmem_base,
10886                            sc->devinfo.shmem2_base,
10887                            SC_PORT(sc));
10888
10889     bxe_init_def_sb(sc);
10890     bxe_update_dsb_idx(sc);
10891     bxe_init_sp_ring(sc);
10892     bxe_init_eq_ring(sc);
10893     bxe_init_internal(sc, load_code);
10894     bxe_pf_init(sc);
10895     bxe_stats_init(sc);
10896
10897     /* flush all before enabling interrupts */
10898     mb();
10899
10900     bxe_int_enable(sc);
10901
10902     /* check for SPIO5 */
10903     bxe_attn_int_deasserted0(sc,
10904                              REG_RD(sc,
10905                                     (MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
10906                                      SC_PORT(sc)*4)) &
10907                              AEU_INPUTS_ATTN_BITS_SPIO5);
10908 }
10909
10910 static inline void
10911 bxe_init_objs(struct bxe_softc *sc)
10912 {
10913     /* mcast rules must be added to tx if tx switching is enabled */
10914     ecore_obj_type o_type =
10915         (sc->flags & BXE_TX_SWITCHING) ? ECORE_OBJ_TYPE_RX_TX :
10916                                          ECORE_OBJ_TYPE_RX;
10917
10918     /* RX_MODE controlling object */
10919     ecore_init_rx_mode_obj(sc, &sc->rx_mode_obj);
10920
10921     /* multicast configuration controlling object */
10922     ecore_init_mcast_obj(sc,
10923                          &sc->mcast_obj,
10924                          sc->fp[0].cl_id,
10925                          sc->fp[0].index,
10926                          SC_FUNC(sc),
10927                          SC_FUNC(sc),
10928                          BXE_SP(sc, mcast_rdata),
10929                          BXE_SP_MAPPING(sc, mcast_rdata),
10930                          ECORE_FILTER_MCAST_PENDING,
10931                          &sc->sp_state,
10932                          o_type);
10933
10934     /* Setup CAM credit pools */
10935     ecore_init_mac_credit_pool(sc,
10936                                &sc->macs_pool,
10937                                SC_FUNC(sc),
10938                                CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10939                                                  VNICS_PER_PATH(sc));
10940
10941     ecore_init_vlan_credit_pool(sc,
10942                                 &sc->vlans_pool,
10943                                 SC_ABS_FUNC(sc) >> 1,
10944                                 CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10945                                                   VNICS_PER_PATH(sc));
10946
10947     /* RSS configuration object */
10948     ecore_init_rss_config_obj(sc,
10949                               &sc->rss_conf_obj,
10950                               sc->fp[0].cl_id,
10951                               sc->fp[0].index,
10952                               SC_FUNC(sc),
10953                               SC_FUNC(sc),
10954                               BXE_SP(sc, rss_rdata),
10955                               BXE_SP_MAPPING(sc, rss_rdata),
10956                               ECORE_FILTER_RSS_CONF_PENDING,
10957                               &sc->sp_state, ECORE_OBJ_TYPE_RX);
10958 }
10959
10960 /*
10961  * Initialize the function. This must be called before sending CLIENT_SETUP
10962  * for the first client.
10963  */
10964 static inline int
10965 bxe_func_start(struct bxe_softc *sc)
10966 {
10967     struct ecore_func_state_params func_params = { NULL };
10968     struct ecore_func_start_params *start_params = &func_params.params.start;
10969
10970     /* Prepare parameters for function state transitions */
10971     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
10972
10973     func_params.f_obj = &sc->func_obj;
10974     func_params.cmd = ECORE_F_CMD_START;
10975
10976     /* Function parameters */
10977     start_params->mf_mode     = sc->devinfo.mf_info.mf_mode;
10978     start_params->sd_vlan_tag = OVLAN(sc);
10979
10980     if (CHIP_IS_E2(sc) || CHIP_IS_E3(sc)) {
10981         start_params->network_cos_mode = STATIC_COS;
10982     } else { /* CHIP_IS_E1X */
10983         start_params->network_cos_mode = FW_WRR;
10984     }
10985
10986     start_params->gre_tunnel_mode = 0;
10987     start_params->gre_tunnel_rss  = 0;
10988
10989     return (ecore_func_state_change(sc, &func_params));
10990 }
10991
10992 static int
10993 bxe_set_power_state(struct bxe_softc *sc,
10994                     uint8_t          state)
10995 {
10996     uint16_t pmcsr;
10997
10998     /* If there is no power capability, silently succeed */
10999     if (!(sc->devinfo.pcie_cap_flags & BXE_PM_CAPABLE_FLAG)) {
11000         BLOGW(sc, "No power capability\n");
11001         return (0);
11002     }
11003
11004     pmcsr = pci_read_config(sc->dev,
11005                             (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11006                             2);
11007
11008     switch (state) {
11009     case PCI_PM_D0:
11010         pci_write_config(sc->dev,
11011                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11012                          ((pmcsr & ~PCIM_PSTAT_DMASK) | PCIM_PSTAT_PME), 2);
11013
11014         if (pmcsr & PCIM_PSTAT_DMASK) {
11015             /* delay required during transition out of D3hot */
11016             DELAY(20000);
11017         }
11018
11019         break;
11020
11021     case PCI_PM_D3hot:
11022         /* XXX if there are other clients above don't shut down the power */
11023
11024         /* don't shut down the power for emulation and FPGA */
11025         if (CHIP_REV_IS_SLOW(sc)) {
11026             return (0);
11027         }
11028
11029         pmcsr &= ~PCIM_PSTAT_DMASK;
11030         pmcsr |= PCIM_PSTAT_D3;
11031
11032         if (sc->wol) {
11033             pmcsr |= PCIM_PSTAT_PMEENABLE;
11034         }
11035
11036         pci_write_config(sc->dev,
11037                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11038                          pmcsr, 4);
11039
11040         /*
11041          * No more memory access after this point until device is brought back
11042          * to D0 state.
11043          */
11044         break;
11045
11046     default:
11047         BLOGE(sc, "Can't support PCI power state = %d\n", state);
11048         return (-1);
11049     }
11050
11051     return (0);
11052 }
11053
11054
11055 /* return true if succeeded to acquire the lock */
11056 static uint8_t
11057 bxe_trylock_hw_lock(struct bxe_softc *sc,
11058                     uint32_t         resource)
11059 {
11060     uint32_t lock_status;
11061     uint32_t resource_bit = (1 << resource);
11062     int func = SC_FUNC(sc);
11063     uint32_t hw_lock_control_reg;
11064
11065     BLOGD(sc, DBG_LOAD, "Trying to take a resource lock 0x%x\n", resource);
11066
11067     /* Validating that the resource is within range */
11068     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
11069         BLOGD(sc, DBG_LOAD,
11070               "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
11071               resource, HW_LOCK_MAX_RESOURCE_VALUE);
11072         return (FALSE);
11073     }
11074
11075     if (func <= 5) {
11076         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
11077     } else {
11078         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
11079     }
11080
11081     /* try to acquire the lock */
11082     REG_WR(sc, hw_lock_control_reg + 4, resource_bit);
11083     lock_status = REG_RD(sc, hw_lock_control_reg);
11084     if (lock_status & resource_bit) {
11085         return (TRUE);
11086     }
11087
11088     BLOGE(sc, "Failed to get a resource lock 0x%x\n", resource);
11089
11090     return (FALSE);
11091 }
11092
11093 /*
11094  * Get the recovery leader resource id according to the engine this function
11095  * belongs to. Currently only only 2 engines is supported.
11096  */
11097 static int
11098 bxe_get_leader_lock_resource(struct bxe_softc *sc)
11099 {
11100     if (SC_PATH(sc)) {
11101         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_1);
11102     } else {
11103         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_0);
11104     }
11105 }
11106
11107 /* try to acquire a leader lock for current engine */
11108 static uint8_t
11109 bxe_trylock_leader_lock(struct bxe_softc *sc)
11110 {
11111     return (bxe_trylock_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11112 }
11113
11114 static int
11115 bxe_release_leader_lock(struct bxe_softc *sc)
11116 {
11117     return (bxe_release_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11118 }
11119
11120 /* close gates #2, #3 and #4 */
11121 static void
11122 bxe_set_234_gates(struct bxe_softc *sc,
11123                   uint8_t          close)
11124 {
11125     uint32_t val;
11126
11127     /* gates #2 and #4a are closed/opened for "not E1" only */
11128     if (!CHIP_IS_E1(sc)) {
11129         /* #4 */
11130         REG_WR(sc, PXP_REG_HST_DISCARD_DOORBELLS, !!close);
11131         /* #2 */
11132         REG_WR(sc, PXP_REG_HST_DISCARD_INTERNAL_WRITES, !!close);
11133     }
11134
11135     /* #3 */
11136     if (CHIP_IS_E1x(sc)) {
11137         /* prevent interrupts from HC on both ports */
11138         val = REG_RD(sc, HC_REG_CONFIG_1);
11139         REG_WR(sc, HC_REG_CONFIG_1,
11140                (!close) ? (val | HC_CONFIG_1_REG_BLOCK_DISABLE_1) :
11141                (val & ~(uint32_t)HC_CONFIG_1_REG_BLOCK_DISABLE_1));
11142
11143         val = REG_RD(sc, HC_REG_CONFIG_0);
11144         REG_WR(sc, HC_REG_CONFIG_0,
11145                (!close) ? (val | HC_CONFIG_0_REG_BLOCK_DISABLE_0) :
11146                (val & ~(uint32_t)HC_CONFIG_0_REG_BLOCK_DISABLE_0));
11147     } else {
11148         /* Prevent incomming interrupts in IGU */
11149         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
11150
11151         REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION,
11152                (!close) ?
11153                (val | IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE) :
11154                (val & ~(uint32_t)IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE));
11155     }
11156
11157     BLOGD(sc, DBG_LOAD, "%s gates #2, #3 and #4\n",
11158           close ? "closing" : "opening");
11159
11160     wmb();
11161 }
11162
11163 /* poll for pending writes bit, it should get cleared in no more than 1s */
11164 static int
11165 bxe_er_poll_igu_vq(struct bxe_softc *sc)
11166 {
11167     uint32_t cnt = 1000;
11168     uint32_t pend_bits = 0;
11169
11170     do {
11171         pend_bits = REG_RD(sc, IGU_REG_PENDING_BITS_STATUS);
11172
11173         if (pend_bits == 0) {
11174             break;
11175         }
11176
11177         DELAY(1000);
11178     } while (--cnt > 0);
11179
11180     if (cnt == 0) {
11181         BLOGE(sc, "Still pending IGU requests bits=0x%08x!\n", pend_bits);
11182         return (-1);
11183     }
11184
11185     return (0);
11186 }
11187
11188 #define SHARED_MF_CLP_MAGIC  0x80000000 /* 'magic' bit */
11189
11190 static void
11191 bxe_clp_reset_prep(struct bxe_softc *sc,
11192                    uint32_t         *magic_val)
11193 {
11194     /* Do some magic... */
11195     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11196     *magic_val = val & SHARED_MF_CLP_MAGIC;
11197     MFCFG_WR(sc, shared_mf_config.clp_mb, val | SHARED_MF_CLP_MAGIC);
11198 }
11199
11200 /* restore the value of the 'magic' bit */
11201 static void
11202 bxe_clp_reset_done(struct bxe_softc *sc,
11203                    uint32_t         magic_val)
11204 {
11205     /* Restore the 'magic' bit value... */
11206     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11207     MFCFG_WR(sc, shared_mf_config.clp_mb,
11208               (val & (~SHARED_MF_CLP_MAGIC)) | magic_val);
11209 }
11210
11211 /* prepare for MCP reset, takes care of CLP configurations */
11212 static void
11213 bxe_reset_mcp_prep(struct bxe_softc *sc,
11214                    uint32_t         *magic_val)
11215 {
11216     uint32_t shmem;
11217     uint32_t validity_offset;
11218
11219     /* set `magic' bit in order to save MF config */
11220     if (!CHIP_IS_E1(sc)) {
11221         bxe_clp_reset_prep(sc, magic_val);
11222     }
11223
11224     /* get shmem offset */
11225     shmem = REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11226     validity_offset =
11227         offsetof(struct shmem_region, validity_map[SC_PORT(sc)]);
11228
11229     /* Clear validity map flags */
11230     if (shmem > 0) {
11231         REG_WR(sc, shmem + validity_offset, 0);
11232     }
11233 }
11234
11235 #define MCP_TIMEOUT      5000   /* 5 seconds (in ms) */
11236 #define MCP_ONE_TIMEOUT  100    /* 100 ms */
11237
11238 static void
11239 bxe_mcp_wait_one(struct bxe_softc *sc)
11240 {
11241     /* special handling for emulation and FPGA (10 times longer) */
11242     if (CHIP_REV_IS_SLOW(sc)) {
11243         DELAY((MCP_ONE_TIMEOUT*10) * 1000);
11244     } else {
11245         DELAY((MCP_ONE_TIMEOUT) * 1000);
11246     }
11247 }
11248
11249 /* initialize shmem_base and waits for validity signature to appear */
11250 static int
11251 bxe_init_shmem(struct bxe_softc *sc)
11252 {
11253     int cnt = 0;
11254     uint32_t val = 0;
11255
11256     do {
11257         sc->devinfo.shmem_base     =
11258         sc->link_params.shmem_base =
11259             REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11260
11261         if (sc->devinfo.shmem_base) {
11262             val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
11263             if (val & SHR_MEM_VALIDITY_MB)
11264                 return (0);
11265         }
11266
11267         bxe_mcp_wait_one(sc);
11268
11269     } while (cnt++ < (MCP_TIMEOUT / MCP_ONE_TIMEOUT));
11270
11271     BLOGE(sc, "BAD MCP validity signature\n");
11272
11273     return (-1);
11274 }
11275
11276 static int
11277 bxe_reset_mcp_comp(struct bxe_softc *sc,
11278                    uint32_t         magic_val)
11279 {
11280     int rc = bxe_init_shmem(sc);
11281
11282     /* Restore the `magic' bit value */
11283     if (!CHIP_IS_E1(sc)) {
11284         bxe_clp_reset_done(sc, magic_val);
11285     }
11286
11287     return (rc);
11288 }
11289
11290 static void
11291 bxe_pxp_prep(struct bxe_softc *sc)
11292 {
11293     if (!CHIP_IS_E1(sc)) {
11294         REG_WR(sc, PXP2_REG_RD_START_INIT, 0);
11295         REG_WR(sc, PXP2_REG_RQ_RBC_DONE, 0);
11296         wmb();
11297     }
11298 }
11299
11300 /*
11301  * Reset the whole chip except for:
11302  *      - PCIE core
11303  *      - PCI Glue, PSWHST, PXP/PXP2 RF (all controlled by one reset bit)
11304  *      - IGU
11305  *      - MISC (including AEU)
11306  *      - GRC
11307  *      - RBCN, RBCP
11308  */
11309 static void
11310 bxe_process_kill_chip_reset(struct bxe_softc *sc,
11311                             uint8_t          global)
11312 {
11313     uint32_t not_reset_mask1, reset_mask1, not_reset_mask2, reset_mask2;
11314     uint32_t global_bits2, stay_reset2;
11315
11316     /*
11317      * Bits that have to be set in reset_mask2 if we want to reset 'global'
11318      * (per chip) blocks.
11319      */
11320     global_bits2 =
11321         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CPU |
11322         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CORE;
11323
11324     /*
11325      * Don't reset the following blocks.
11326      * Important: per port blocks (such as EMAC, BMAC, UMAC) can't be
11327      *            reset, as in 4 port device they might still be owned
11328      *            by the MCP (there is only one leader per path).
11329      */
11330     not_reset_mask1 =
11331         MISC_REGISTERS_RESET_REG_1_RST_HC |
11332         MISC_REGISTERS_RESET_REG_1_RST_PXPV |
11333         MISC_REGISTERS_RESET_REG_1_RST_PXP;
11334
11335     not_reset_mask2 =
11336         MISC_REGISTERS_RESET_REG_2_RST_PCI_MDIO |
11337         MISC_REGISTERS_RESET_REG_2_RST_EMAC0_HARD_CORE |
11338         MISC_REGISTERS_RESET_REG_2_RST_EMAC1_HARD_CORE |
11339         MISC_REGISTERS_RESET_REG_2_RST_MISC_CORE |
11340         MISC_REGISTERS_RESET_REG_2_RST_RBCN |
11341         MISC_REGISTERS_RESET_REG_2_RST_GRC  |
11342         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_REG_HARD_CORE |
11343         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_HARD_CORE_RST_B |
11344         MISC_REGISTERS_RESET_REG_2_RST_ATC |
11345         MISC_REGISTERS_RESET_REG_2_PGLC |
11346         MISC_REGISTERS_RESET_REG_2_RST_BMAC0 |
11347         MISC_REGISTERS_RESET_REG_2_RST_BMAC1 |
11348         MISC_REGISTERS_RESET_REG_2_RST_EMAC0 |
11349         MISC_REGISTERS_RESET_REG_2_RST_EMAC1 |
11350         MISC_REGISTERS_RESET_REG_2_UMAC0 |
11351         MISC_REGISTERS_RESET_REG_2_UMAC1;
11352
11353     /*
11354      * Keep the following blocks in reset:
11355      *  - all xxMACs are handled by the elink code.
11356      */
11357     stay_reset2 =
11358         MISC_REGISTERS_RESET_REG_2_XMAC |
11359         MISC_REGISTERS_RESET_REG_2_XMAC_SOFT;
11360
11361     /* Full reset masks according to the chip */
11362     reset_mask1 = 0xffffffff;
11363
11364     if (CHIP_IS_E1(sc))
11365         reset_mask2 = 0xffff;
11366     else if (CHIP_IS_E1H(sc))
11367         reset_mask2 = 0x1ffff;
11368     else if (CHIP_IS_E2(sc))
11369         reset_mask2 = 0xfffff;
11370     else /* CHIP_IS_E3 */
11371         reset_mask2 = 0x3ffffff;
11372
11373     /* Don't reset global blocks unless we need to */
11374     if (!global)
11375         reset_mask2 &= ~global_bits2;
11376
11377     /*
11378      * In case of attention in the QM, we need to reset PXP
11379      * (MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR) before QM
11380      * because otherwise QM reset would release 'close the gates' shortly
11381      * before resetting the PXP, then the PSWRQ would send a write
11382      * request to PGLUE. Then when PXP is reset, PGLUE would try to
11383      * read the payload data from PSWWR, but PSWWR would not
11384      * respond. The write queue in PGLUE would stuck, dmae commands
11385      * would not return. Therefore it's important to reset the second
11386      * reset register (containing the
11387      * MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR bit) before the
11388      * first one (containing the MISC_REGISTERS_RESET_REG_1_RST_QM
11389      * bit).
11390      */
11391     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR,
11392            reset_mask2 & (~not_reset_mask2));
11393
11394     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
11395            reset_mask1 & (~not_reset_mask1));
11396
11397     mb();
11398     wmb();
11399
11400     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET,
11401            reset_mask2 & (~stay_reset2));
11402
11403     mb();
11404     wmb();
11405
11406     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, reset_mask1);
11407     wmb();
11408 }
11409
11410 static int
11411 bxe_process_kill(struct bxe_softc *sc,
11412                  uint8_t          global)
11413 {
11414     int cnt = 1000;
11415     uint32_t val = 0;
11416     uint32_t sr_cnt, blk_cnt, port_is_idle_0, port_is_idle_1, pgl_exp_rom2;
11417     uint32_t tags_63_32 = 0;
11418
11419     /* Empty the Tetris buffer, wait for 1s */
11420     do {
11421         sr_cnt  = REG_RD(sc, PXP2_REG_RD_SR_CNT);
11422         blk_cnt = REG_RD(sc, PXP2_REG_RD_BLK_CNT);
11423         port_is_idle_0 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_0);
11424         port_is_idle_1 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_1);
11425         pgl_exp_rom2 = REG_RD(sc, PXP2_REG_PGL_EXP_ROM2);
11426         if (CHIP_IS_E3(sc)) {
11427             tags_63_32 = REG_RD(sc, PGLUE_B_REG_TAGS_63_32);
11428         }
11429
11430         if ((sr_cnt == 0x7e) && (blk_cnt == 0xa0) &&
11431             ((port_is_idle_0 & 0x1) == 0x1) &&
11432             ((port_is_idle_1 & 0x1) == 0x1) &&
11433             (pgl_exp_rom2 == 0xffffffff) &&
11434             (!CHIP_IS_E3(sc) || (tags_63_32 == 0xffffffff)))
11435             break;
11436         DELAY(1000);
11437     } while (cnt-- > 0);
11438
11439     if (cnt <= 0) {
11440         BLOGE(sc, "ERROR: Tetris buffer didn't get empty or there "
11441                   "are still outstanding read requests after 1s! "
11442                   "sr_cnt=0x%08x, blk_cnt=0x%08x, port_is_idle_0=0x%08x, "
11443                   "port_is_idle_1=0x%08x, pgl_exp_rom2=0x%08x\n",
11444               sr_cnt, blk_cnt, port_is_idle_0,
11445               port_is_idle_1, pgl_exp_rom2);
11446         return (-1);
11447     }
11448
11449     mb();
11450
11451     /* Close gates #2, #3 and #4 */
11452     bxe_set_234_gates(sc, TRUE);
11453
11454     /* Poll for IGU VQs for 57712 and newer chips */
11455     if (!CHIP_IS_E1x(sc) && bxe_er_poll_igu_vq(sc)) {
11456         return (-1);
11457     }
11458
11459     /* XXX indicate that "process kill" is in progress to MCP */
11460
11461     /* clear "unprepared" bit */
11462     REG_WR(sc, MISC_REG_UNPREPARED, 0);
11463     mb();
11464
11465     /* Make sure all is written to the chip before the reset */
11466     wmb();
11467
11468     /*
11469      * Wait for 1ms to empty GLUE and PCI-E core queues,
11470      * PSWHST, GRC and PSWRD Tetris buffer.
11471      */
11472     DELAY(1000);
11473
11474     /* Prepare to chip reset: */
11475     /* MCP */
11476     if (global) {
11477         bxe_reset_mcp_prep(sc, &val);
11478     }
11479
11480     /* PXP */
11481     bxe_pxp_prep(sc);
11482     mb();
11483
11484     /* reset the chip */
11485     bxe_process_kill_chip_reset(sc, global);
11486     mb();
11487
11488     /* Recover after reset: */
11489     /* MCP */
11490     if (global && bxe_reset_mcp_comp(sc, val)) {
11491         return (-1);
11492     }
11493
11494     /* XXX add resetting the NO_MCP mode DB here */
11495
11496     /* Open the gates #2, #3 and #4 */
11497     bxe_set_234_gates(sc, FALSE);
11498
11499     /* XXX
11500      * IGU/AEU preparation bring back the AEU/IGU to a reset state
11501      * re-enable attentions
11502      */
11503
11504     return (0);
11505 }
11506
11507 static int
11508 bxe_leader_reset(struct bxe_softc *sc)
11509 {
11510     int rc = 0;
11511     uint8_t global = bxe_reset_is_global(sc);
11512     uint32_t load_code;
11513
11514     /*
11515      * If not going to reset MCP, load "fake" driver to reset HW while
11516      * driver is owner of the HW.
11517      */
11518     if (!global && !BXE_NOMCP(sc)) {
11519         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
11520                                    DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
11521         if (!load_code) {
11522             BLOGE(sc, "MCP response failure, aborting\n");
11523             rc = -1;
11524             goto exit_leader_reset;
11525         }
11526
11527         if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
11528             (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
11529             BLOGE(sc, "MCP unexpected response, aborting\n");
11530             rc = -1;
11531             goto exit_leader_reset2;
11532         }
11533
11534         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
11535         if (!load_code) {
11536             BLOGE(sc, "MCP response failure, aborting\n");
11537             rc = -1;
11538             goto exit_leader_reset2;
11539         }
11540     }
11541
11542     /* try to recover after the failure */
11543     if (bxe_process_kill(sc, global)) {
11544         BLOGE(sc, "Something bad occurred on engine %d!\n", SC_PATH(sc));
11545         rc = -1;
11546         goto exit_leader_reset2;
11547     }
11548
11549     /*
11550      * Clear the RESET_IN_PROGRESS and RESET_GLOBAL bits and update the driver
11551      * state.
11552      */
11553     bxe_set_reset_done(sc);
11554     if (global) {
11555         bxe_clear_reset_global(sc);
11556     }
11557
11558 exit_leader_reset2:
11559
11560     /* unload "fake driver" if it was loaded */
11561     if (!global && !BXE_NOMCP(sc)) {
11562         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
11563         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
11564     }
11565
11566 exit_leader_reset:
11567
11568     sc->is_leader = 0;
11569     bxe_release_leader_lock(sc);
11570
11571     mb();
11572     return (rc);
11573 }
11574
11575 /*
11576  * prepare INIT transition, parameters configured:
11577  *   - HC configuration
11578  *   - Queue's CDU context
11579  */
11580 static void
11581 bxe_pf_q_prep_init(struct bxe_softc               *sc,
11582                    struct bxe_fastpath            *fp,
11583                    struct ecore_queue_init_params *init_params)
11584 {
11585     uint8_t cos;
11586     int cxt_index, cxt_offset;
11587
11588     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->rx.flags);
11589     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->tx.flags);
11590
11591     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->rx.flags);
11592     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->tx.flags);
11593
11594     /* HC rate */
11595     init_params->rx.hc_rate =
11596         sc->hc_rx_ticks ? (1000000 / sc->hc_rx_ticks) : 0;
11597     init_params->tx.hc_rate =
11598         sc->hc_tx_ticks ? (1000000 / sc->hc_tx_ticks) : 0;
11599
11600     /* FW SB ID */
11601     init_params->rx.fw_sb_id = init_params->tx.fw_sb_id = fp->fw_sb_id;
11602
11603     /* CQ index among the SB indices */
11604     init_params->rx.sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11605     init_params->tx.sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS;
11606
11607     /* set maximum number of COSs supported by this queue */
11608     init_params->max_cos = sc->max_cos;
11609
11610     BLOGD(sc, DBG_LOAD, "fp %d setting queue params max cos to %d\n",
11611           fp->index, init_params->max_cos);
11612
11613     /* set the context pointers queue object */
11614     for (cos = FIRST_TX_COS_INDEX; cos < init_params->max_cos; cos++) {
11615         /* XXX change index/cid here if ever support multiple tx CoS */
11616         /* fp->txdata[cos]->cid */
11617         cxt_index = fp->index / ILT_PAGE_CIDS;
11618         cxt_offset = fp->index - (cxt_index * ILT_PAGE_CIDS);
11619         init_params->cxts[cos] = &sc->context[cxt_index].vcxt[cxt_offset].eth;
11620     }
11621 }
11622
11623 /* set flags that are common for the Tx-only and not normal connections */
11624 static unsigned long
11625 bxe_get_common_flags(struct bxe_softc    *sc,
11626                      struct bxe_fastpath *fp,
11627                      uint8_t             zero_stats)
11628 {
11629     unsigned long flags = 0;
11630
11631     /* PF driver will always initialize the Queue to an ACTIVE state */
11632     bxe_set_bit(ECORE_Q_FLG_ACTIVE, &flags);
11633
11634     /*
11635      * tx only connections collect statistics (on the same index as the
11636      * parent connection). The statistics are zeroed when the parent
11637      * connection is initialized.
11638      */
11639
11640     bxe_set_bit(ECORE_Q_FLG_STATS, &flags);
11641     if (zero_stats) {
11642         bxe_set_bit(ECORE_Q_FLG_ZERO_STATS, &flags);
11643     }
11644
11645     /*
11646      * tx only connections can support tx-switching, though their
11647      * CoS-ness doesn't survive the loopback
11648      */
11649     if (sc->flags & BXE_TX_SWITCHING) {
11650         bxe_set_bit(ECORE_Q_FLG_TX_SWITCH, &flags);
11651     }
11652
11653     bxe_set_bit(ECORE_Q_FLG_PCSUM_ON_PKT, &flags);
11654
11655     return (flags);
11656 }
11657
11658 static unsigned long
11659 bxe_get_q_flags(struct bxe_softc    *sc,
11660                 struct bxe_fastpath *fp,
11661                 uint8_t             leading)
11662 {
11663     unsigned long flags = 0;
11664
11665     if (IS_MF_SD(sc)) {
11666         bxe_set_bit(ECORE_Q_FLG_OV, &flags);
11667     }
11668
11669     if (sc->ifnet->if_capenable & IFCAP_LRO) {
11670         bxe_set_bit(ECORE_Q_FLG_TPA, &flags);
11671         bxe_set_bit(ECORE_Q_FLG_TPA_IPV6, &flags);
11672 #if 0
11673         if (fp->mode == TPA_MODE_GRO)
11674             __set_bit(ECORE_Q_FLG_TPA_GRO, &flags);
11675 #endif
11676     }
11677
11678     if (leading) {
11679         bxe_set_bit(ECORE_Q_FLG_LEADING_RSS, &flags);
11680         bxe_set_bit(ECORE_Q_FLG_MCAST, &flags);
11681     }
11682
11683     bxe_set_bit(ECORE_Q_FLG_VLAN, &flags);
11684
11685 #if 0
11686     /* configure silent vlan removal */
11687     if (IS_MF_AFEX(sc)) {
11688         bxe_set_bit(ECORE_Q_FLG_SILENT_VLAN_REM, &flags);
11689     }
11690 #endif
11691
11692     /* merge with common flags */
11693     return (flags | bxe_get_common_flags(sc, fp, TRUE));
11694 }
11695
11696 static void
11697 bxe_pf_q_prep_general(struct bxe_softc                  *sc,
11698                       struct bxe_fastpath               *fp,
11699                       struct ecore_general_setup_params *gen_init,
11700                       uint8_t                           cos)
11701 {
11702     gen_init->stat_id = bxe_stats_id(fp);
11703     gen_init->spcl_id = fp->cl_id;
11704     gen_init->mtu = sc->mtu;
11705     gen_init->cos = cos;
11706 }
11707
11708 static void
11709 bxe_pf_rx_q_prep(struct bxe_softc              *sc,
11710                  struct bxe_fastpath           *fp,
11711                  struct rxq_pause_params       *pause,
11712                  struct ecore_rxq_setup_params *rxq_init)
11713 {
11714     uint8_t max_sge = 0;
11715     uint16_t sge_sz = 0;
11716     uint16_t tpa_agg_size = 0;
11717
11718     if (sc->ifnet->if_capenable & IFCAP_LRO) {
11719         pause->sge_th_lo = SGE_TH_LO(sc);
11720         pause->sge_th_hi = SGE_TH_HI(sc);
11721
11722         /* validate SGE ring has enough to cross high threshold */
11723         if (sc->dropless_fc &&
11724             (pause->sge_th_hi + FW_PREFETCH_CNT) >
11725             (RX_SGE_USABLE_PER_PAGE * RX_SGE_NUM_PAGES)) {
11726             BLOGW(sc, "sge ring threshold limit\n");
11727         }
11728
11729         /* minimum max_aggregation_size is 2*MTU (two full buffers) */
11730         tpa_agg_size = (2 * sc->mtu);
11731         if (tpa_agg_size < sc->max_aggregation_size) {
11732             tpa_agg_size = sc->max_aggregation_size;
11733         }
11734
11735         max_sge = SGE_PAGE_ALIGN(sc->mtu) >> SGE_PAGE_SHIFT;
11736         max_sge = ((max_sge + PAGES_PER_SGE - 1) &
11737                    (~(PAGES_PER_SGE - 1))) >> PAGES_PER_SGE_SHIFT;
11738         sge_sz = (uint16_t)min(SGE_PAGES, 0xffff);
11739     }
11740
11741     /* pause - not for e1 */
11742     if (!CHIP_IS_E1(sc)) {
11743         pause->bd_th_lo = BD_TH_LO(sc);
11744         pause->bd_th_hi = BD_TH_HI(sc);
11745
11746         pause->rcq_th_lo = RCQ_TH_LO(sc);
11747         pause->rcq_th_hi = RCQ_TH_HI(sc);
11748
11749         /* validate rings have enough entries to cross high thresholds */
11750         if (sc->dropless_fc &&
11751             pause->bd_th_hi + FW_PREFETCH_CNT >
11752             sc->rx_ring_size) {
11753             BLOGW(sc, "rx bd ring threshold limit\n");
11754         }
11755
11756         if (sc->dropless_fc &&
11757             pause->rcq_th_hi + FW_PREFETCH_CNT >
11758             RCQ_NUM_PAGES * RCQ_USABLE_PER_PAGE) {
11759             BLOGW(sc, "rcq ring threshold limit\n");
11760         }
11761
11762         pause->pri_map = 1;
11763     }
11764
11765     /* rxq setup */
11766     rxq_init->dscr_map   = fp->rx_dma.paddr;
11767     rxq_init->sge_map    = fp->rx_sge_dma.paddr;
11768     rxq_init->rcq_map    = fp->rcq_dma.paddr;
11769     rxq_init->rcq_np_map = (fp->rcq_dma.paddr + BCM_PAGE_SIZE);
11770
11771     /*
11772      * This should be a maximum number of data bytes that may be
11773      * placed on the BD (not including paddings).
11774      */
11775     rxq_init->buf_sz = (fp->rx_buf_size -
11776                         IP_HEADER_ALIGNMENT_PADDING);
11777
11778     rxq_init->cl_qzone_id     = fp->cl_qzone_id;
11779     rxq_init->tpa_agg_sz      = tpa_agg_size;
11780     rxq_init->sge_buf_sz      = sge_sz;
11781     rxq_init->max_sges_pkt    = max_sge;
11782     rxq_init->rss_engine_id   = SC_FUNC(sc);
11783     rxq_init->mcast_engine_id = SC_FUNC(sc);
11784
11785     /*
11786      * Maximum number or simultaneous TPA aggregation for this Queue.
11787      * For PF Clients it should be the maximum available number.
11788      * VF driver(s) may want to define it to a smaller value.
11789      */
11790     rxq_init->max_tpa_queues = MAX_AGG_QS(sc);
11791
11792     rxq_init->cache_line_log = BXE_RX_ALIGN_SHIFT;
11793     rxq_init->fw_sb_id = fp->fw_sb_id;
11794
11795     rxq_init->sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11796
11797     /*
11798      * configure silent vlan removal
11799      * if multi function mode is afex, then mask default vlan
11800      */
11801     if (IS_MF_AFEX(sc)) {
11802         rxq_init->silent_removal_value =
11803             sc->devinfo.mf_info.afex_def_vlan_tag;
11804         rxq_init->silent_removal_mask = EVL_VLID_MASK;
11805     }
11806 }
11807
11808 static void
11809 bxe_pf_tx_q_prep(struct bxe_softc              *sc,
11810                  struct bxe_fastpath           *fp,
11811                  struct ecore_txq_setup_params *txq_init,
11812                  uint8_t                       cos)
11813 {
11814     /*
11815      * XXX If multiple CoS is ever supported then each fastpath structure
11816      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
11817      * fp->txdata[cos]->tx_dma.paddr;
11818      */
11819     txq_init->dscr_map     = fp->tx_dma.paddr;
11820     txq_init->sb_cq_index  = HC_INDEX_ETH_FIRST_TX_CQ_CONS + cos;
11821     txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
11822     txq_init->fw_sb_id     = fp->fw_sb_id;
11823
11824     /*
11825      * set the TSS leading client id for TX classfication to the
11826      * leading RSS client id
11827      */
11828     txq_init->tss_leading_cl_id = BXE_FP(sc, 0, cl_id);
11829 }
11830
11831 /*
11832  * This function performs 2 steps in a queue state machine:
11833  *   1) RESET->INIT
11834  *   2) INIT->SETUP
11835  */
11836 static int
11837 bxe_setup_queue(struct bxe_softc    *sc,
11838                 struct bxe_fastpath *fp,
11839                 uint8_t             leading)
11840 {
11841     struct ecore_queue_state_params q_params = { NULL };
11842     struct ecore_queue_setup_params *setup_params =
11843                         &q_params.params.setup;
11844 #if 0
11845     struct ecore_queue_setup_tx_only_params *tx_only_params =
11846                         &q_params.params.tx_only;
11847     uint8_t tx_index;
11848 #endif
11849     int rc;
11850
11851     BLOGD(sc, DBG_LOAD, "setting up queue %d\n", fp->index);
11852
11853     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
11854
11855     q_params.q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
11856
11857     /* we want to wait for completion in this context */
11858     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
11859
11860     /* prepare the INIT parameters */
11861     bxe_pf_q_prep_init(sc, fp, &q_params.params.init);
11862
11863     /* Set the command */
11864     q_params.cmd = ECORE_Q_CMD_INIT;
11865
11866     /* Change the state to INIT */
11867     rc = ecore_queue_state_change(sc, &q_params);
11868     if (rc) {
11869         BLOGE(sc, "Queue(%d) INIT failed\n", fp->index);
11870         return (rc);
11871     }
11872
11873     BLOGD(sc, DBG_LOAD, "init complete\n");
11874
11875     /* now move the Queue to the SETUP state */
11876     memset(setup_params, 0, sizeof(*setup_params));
11877
11878     /* set Queue flags */
11879     setup_params->flags = bxe_get_q_flags(sc, fp, leading);
11880
11881     /* set general SETUP parameters */
11882     bxe_pf_q_prep_general(sc, fp, &setup_params->gen_params,
11883                           FIRST_TX_COS_INDEX);
11884
11885     bxe_pf_rx_q_prep(sc, fp,
11886                      &setup_params->pause_params,
11887                      &setup_params->rxq_params);
11888
11889     bxe_pf_tx_q_prep(sc, fp,
11890                      &setup_params->txq_params,
11891                      FIRST_TX_COS_INDEX);
11892
11893     /* Set the command */
11894     q_params.cmd = ECORE_Q_CMD_SETUP;
11895
11896     /* change the state to SETUP */
11897     rc = ecore_queue_state_change(sc, &q_params);
11898     if (rc) {
11899         BLOGE(sc, "Queue(%d) SETUP failed\n", fp->index);
11900         return (rc);
11901     }
11902
11903 #if 0
11904     /* loop through the relevant tx-only indices */
11905     for (tx_index = FIRST_TX_ONLY_COS_INDEX;
11906          tx_index < sc->max_cos;
11907          tx_index++) {
11908         /* prepare and send tx-only ramrod*/
11909         rc = bxe_setup_tx_only(sc, fp, &q_params,
11910                                tx_only_params, tx_index, leading);
11911         if (rc) {
11912             BLOGE(sc, "Queue(%d.%d) TX_ONLY_SETUP failed\n",
11913                   fp->index, tx_index);
11914             return (rc);
11915         }
11916     }
11917 #endif
11918
11919     return (rc);
11920 }
11921
11922 static int
11923 bxe_setup_leading(struct bxe_softc *sc)
11924 {
11925     return (bxe_setup_queue(sc, &sc->fp[0], TRUE));
11926 }
11927
11928 static int
11929 bxe_config_rss_pf(struct bxe_softc            *sc,
11930                   struct ecore_rss_config_obj *rss_obj,
11931                   uint8_t                     config_hash)
11932 {
11933     struct ecore_config_rss_params params = { NULL };
11934     int i;
11935
11936     /*
11937      * Although RSS is meaningless when there is a single HW queue we
11938      * still need it enabled in order to have HW Rx hash generated.
11939      */
11940
11941     params.rss_obj = rss_obj;
11942
11943     bxe_set_bit(RAMROD_COMP_WAIT, &params.ramrod_flags);
11944
11945     bxe_set_bit(ECORE_RSS_MODE_REGULAR, &params.rss_flags);
11946
11947     /* RSS configuration */
11948     bxe_set_bit(ECORE_RSS_IPV4, &params.rss_flags);
11949     bxe_set_bit(ECORE_RSS_IPV4_TCP, &params.rss_flags);
11950     bxe_set_bit(ECORE_RSS_IPV6, &params.rss_flags);
11951     bxe_set_bit(ECORE_RSS_IPV6_TCP, &params.rss_flags);
11952     if (rss_obj->udp_rss_v4) {
11953         bxe_set_bit(ECORE_RSS_IPV4_UDP, &params.rss_flags);
11954     }
11955     if (rss_obj->udp_rss_v6) {
11956         bxe_set_bit(ECORE_RSS_IPV6_UDP, &params.rss_flags);
11957     }
11958
11959     /* Hash bits */
11960     params.rss_result_mask = MULTI_MASK;
11961
11962     memcpy(params.ind_table, rss_obj->ind_table, sizeof(params.ind_table));
11963
11964     if (config_hash) {
11965         /* RSS keys */
11966         for (i = 0; i < sizeof(params.rss_key) / 4; i++) {
11967             params.rss_key[i] = arc4random();
11968         }
11969
11970         bxe_set_bit(ECORE_RSS_SET_SRCH, &params.rss_flags);
11971     }
11972
11973     return (ecore_config_rss(sc, &params));
11974 }
11975
11976 static int
11977 bxe_config_rss_eth(struct bxe_softc *sc,
11978                    uint8_t          config_hash)
11979 {
11980     return (bxe_config_rss_pf(sc, &sc->rss_conf_obj, config_hash));
11981 }
11982
11983 static int
11984 bxe_init_rss_pf(struct bxe_softc *sc)
11985 {
11986     uint8_t num_eth_queues = BXE_NUM_ETH_QUEUES(sc);
11987     int i;
11988
11989     /*
11990      * Prepare the initial contents of the indirection table if
11991      * RSS is enabled
11992      */
11993     for (i = 0; i < sizeof(sc->rss_conf_obj.ind_table); i++) {
11994         sc->rss_conf_obj.ind_table[i] =
11995             (sc->fp->cl_id + (i % num_eth_queues));
11996     }
11997
11998     if (sc->udp_rss) {
11999         sc->rss_conf_obj.udp_rss_v4 = sc->rss_conf_obj.udp_rss_v6 = 1;
12000     }
12001
12002     /*
12003      * For 57710 and 57711 SEARCHER configuration (rss_keys) is
12004      * per-port, so if explicit configuration is needed, do it only
12005      * for a PMF.
12006      *
12007      * For 57712 and newer it's a per-function configuration.
12008      */
12009     return (bxe_config_rss_eth(sc, sc->port.pmf || !CHIP_IS_E1x(sc)));
12010 }
12011
12012 static int
12013 bxe_set_mac_one(struct bxe_softc          *sc,
12014                 uint8_t                   *mac,
12015                 struct ecore_vlan_mac_obj *obj,
12016                 uint8_t                   set,
12017                 int                       mac_type,
12018                 unsigned long             *ramrod_flags)
12019 {
12020     struct ecore_vlan_mac_ramrod_params ramrod_param;
12021     int rc;
12022
12023     memset(&ramrod_param, 0, sizeof(ramrod_param));
12024
12025     /* fill in general parameters */
12026     ramrod_param.vlan_mac_obj = obj;
12027     ramrod_param.ramrod_flags = *ramrod_flags;
12028
12029     /* fill a user request section if needed */
12030     if (!bxe_test_bit(RAMROD_CONT, ramrod_flags)) {
12031         memcpy(ramrod_param.user_req.u.mac.mac, mac, ETH_ALEN);
12032
12033         bxe_set_bit(mac_type, &ramrod_param.user_req.vlan_mac_flags);
12034
12035         /* Set the command: ADD or DEL */
12036         ramrod_param.user_req.cmd = (set) ? ECORE_VLAN_MAC_ADD :
12037                                             ECORE_VLAN_MAC_DEL;
12038     }
12039
12040     rc = ecore_config_vlan_mac(sc, &ramrod_param);
12041
12042     if (rc == ECORE_EXISTS) {
12043         BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12044         /* do not treat adding same MAC as error */
12045         rc = 0;
12046     } else if (rc < 0) {
12047         BLOGE(sc, "%s MAC failed (%d)\n", (set ? "Set" : "Delete"), rc);
12048     }
12049
12050     return (rc);
12051 }
12052
12053 static int
12054 bxe_set_eth_mac(struct bxe_softc *sc,
12055                 uint8_t          set)
12056 {
12057     unsigned long ramrod_flags = 0;
12058
12059     BLOGD(sc, DBG_LOAD, "Adding Ethernet MAC\n");
12060
12061     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
12062
12063     /* Eth MAC is set on RSS leading client (fp[0]) */
12064     return (bxe_set_mac_one(sc, sc->link_params.mac_addr,
12065                             &sc->sp_objs->mac_obj,
12066                             set, ECORE_ETH_MAC, &ramrod_flags));
12067 }
12068
12069 #if 0
12070 static void
12071 bxe_update_max_mf_config(struct bxe_softc *sc,
12072                          uint32_t         value)
12073 {
12074     /* load old values */
12075     uint32_t mf_cfg = sc->devinfo.mf_info.mf_config[SC_VN(sc)];
12076
12077     if (value != bxe_extract_max_cfg(sc, mf_cfg)) {
12078         /* leave all but MAX value */
12079         mf_cfg &= ~FUNC_MF_CFG_MAX_BW_MASK;
12080
12081         /* set new MAX value */
12082         mf_cfg |= ((value << FUNC_MF_CFG_MAX_BW_SHIFT) &
12083                    FUNC_MF_CFG_MAX_BW_MASK);
12084
12085         bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW, mf_cfg);
12086     }
12087 }
12088 #endif
12089
12090 static int
12091 bxe_get_cur_phy_idx(struct bxe_softc *sc)
12092 {
12093     uint32_t sel_phy_idx = 0;
12094
12095     if (sc->link_params.num_phys <= 1) {
12096         return (ELINK_INT_PHY);
12097     }
12098
12099     if (sc->link_vars.link_up) {
12100         sel_phy_idx = ELINK_EXT_PHY1;
12101         /* In case link is SERDES, check if the ELINK_EXT_PHY2 is the one */
12102         if ((sc->link_vars.link_status & LINK_STATUS_SERDES_LINK) &&
12103             (sc->link_params.phy[ELINK_EXT_PHY2].supported &
12104              ELINK_SUPPORTED_FIBRE))
12105             sel_phy_idx = ELINK_EXT_PHY2;
12106     } else {
12107         switch (elink_phy_selection(&sc->link_params)) {
12108         case PORT_HW_CFG_PHY_SELECTION_HARDWARE_DEFAULT:
12109         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY:
12110         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY_PRIORITY:
12111                sel_phy_idx = ELINK_EXT_PHY1;
12112                break;
12113         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY:
12114         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY_PRIORITY:
12115                sel_phy_idx = ELINK_EXT_PHY2;
12116                break;
12117         }
12118     }
12119
12120     return (sel_phy_idx);
12121 }
12122
12123 static int
12124 bxe_get_link_cfg_idx(struct bxe_softc *sc)
12125 {
12126     uint32_t sel_phy_idx = bxe_get_cur_phy_idx(sc);
12127
12128     /*
12129      * The selected activated PHY is always after swapping (in case PHY
12130      * swapping is enabled). So when swapping is enabled, we need to reverse
12131      * the configuration
12132      */
12133
12134     if (sc->link_params.multi_phy_config & PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
12135         if (sel_phy_idx == ELINK_EXT_PHY1)
12136             sel_phy_idx = ELINK_EXT_PHY2;
12137         else if (sel_phy_idx == ELINK_EXT_PHY2)
12138             sel_phy_idx = ELINK_EXT_PHY1;
12139     }
12140
12141     return (ELINK_LINK_CONFIG_IDX(sel_phy_idx));
12142 }
12143
12144 static void
12145 bxe_set_requested_fc(struct bxe_softc *sc)
12146 {
12147     /*
12148      * Initialize link parameters structure variables
12149      * It is recommended to turn off RX FC for jumbo frames
12150      * for better performance
12151      */
12152     if (CHIP_IS_E1x(sc) && (sc->mtu > 5000)) {
12153         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_TX;
12154     } else {
12155         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_BOTH;
12156     }
12157 }
12158
12159 static void
12160 bxe_calc_fc_adv(struct bxe_softc *sc)
12161 {
12162     uint8_t cfg_idx = bxe_get_link_cfg_idx(sc);
12163     switch (sc->link_vars.ieee_fc &
12164             MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
12165     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
12166     default:
12167         sc->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
12168                                            ADVERTISED_Pause);
12169         break;
12170
12171     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
12172         sc->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
12173                                           ADVERTISED_Pause);
12174         break;
12175
12176     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
12177         sc->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
12178         break;
12179     }
12180 }
12181
12182 static uint16_t
12183 bxe_get_mf_speed(struct bxe_softc *sc)
12184 {
12185     uint16_t line_speed = sc->link_vars.line_speed;
12186     if (IS_MF(sc)) {
12187         uint16_t maxCfg =
12188             bxe_extract_max_cfg(sc, sc->devinfo.mf_info.mf_config[SC_VN(sc)]);
12189
12190         /* calculate the current MAX line speed limit for the MF devices */
12191         if (IS_MF_SI(sc)) {
12192             line_speed = (line_speed * maxCfg) / 100;
12193         } else { /* SD mode */
12194             uint16_t vn_max_rate = maxCfg * 100;
12195
12196             if (vn_max_rate < line_speed) {
12197                 line_speed = vn_max_rate;
12198             }
12199         }
12200     }
12201
12202     return (line_speed);
12203 }
12204
12205 static void
12206 bxe_fill_report_data(struct bxe_softc            *sc,
12207                      struct bxe_link_report_data *data)
12208 {
12209     uint16_t line_speed = bxe_get_mf_speed(sc);
12210
12211     memset(data, 0, sizeof(*data));
12212
12213     /* fill the report data with the effective line speed */
12214     data->line_speed = line_speed;
12215
12216     /* Link is down */
12217     if (!sc->link_vars.link_up || (sc->flags & BXE_MF_FUNC_DIS)) {
12218         bxe_set_bit(BXE_LINK_REPORT_LINK_DOWN, &data->link_report_flags);
12219     }
12220
12221     /* Full DUPLEX */
12222     if (sc->link_vars.duplex == DUPLEX_FULL) {
12223         bxe_set_bit(BXE_LINK_REPORT_FULL_DUPLEX, &data->link_report_flags);
12224     }
12225
12226     /* Rx Flow Control is ON */
12227     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_RX) {
12228         bxe_set_bit(BXE_LINK_REPORT_RX_FC_ON, &data->link_report_flags);
12229     }
12230
12231     /* Tx Flow Control is ON */
12232     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
12233         bxe_set_bit(BXE_LINK_REPORT_TX_FC_ON, &data->link_report_flags);
12234     }
12235 }
12236
12237 /* report link status to OS, should be called under phy_lock */
12238 static void
12239 bxe_link_report_locked(struct bxe_softc *sc)
12240 {
12241     struct bxe_link_report_data cur_data;
12242
12243     /* reread mf_cfg */
12244     if (IS_PF(sc) && !CHIP_IS_E1(sc)) {
12245         bxe_read_mf_cfg(sc);
12246     }
12247
12248     /* Read the current link report info */
12249     bxe_fill_report_data(sc, &cur_data);
12250
12251     /* Don't report link down or exactly the same link status twice */
12252     if (!memcmp(&cur_data, &sc->last_reported_link, sizeof(cur_data)) ||
12253         (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12254                       &sc->last_reported_link.link_report_flags) &&
12255          bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12256                       &cur_data.link_report_flags))) {
12257         return;
12258     }
12259
12260     sc->link_cnt++;
12261
12262     /* report new link params and remember the state for the next time */
12263     memcpy(&sc->last_reported_link, &cur_data, sizeof(cur_data));
12264
12265     if (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12266                      &cur_data.link_report_flags)) {
12267         if_link_state_change(sc->ifnet, LINK_STATE_DOWN);
12268         BLOGI(sc, "NIC Link is Down\n");
12269     } else {
12270         const char *duplex;
12271         const char *flow;
12272
12273         if (bxe_test_and_clear_bit(BXE_LINK_REPORT_FULL_DUPLEX,
12274                                    &cur_data.link_report_flags)) {
12275             duplex = "full";
12276         } else {
12277             duplex = "half";
12278         }
12279
12280         /*
12281          * Handle the FC at the end so that only these flags would be
12282          * possibly set. This way we may easily check if there is no FC
12283          * enabled.
12284          */
12285         if (cur_data.link_report_flags) {
12286             if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12287                              &cur_data.link_report_flags) &&
12288                 bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12289                              &cur_data.link_report_flags)) {
12290                 flow = "ON - receive & transmit";
12291             } else if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12292                                     &cur_data.link_report_flags) &&
12293                        !bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12294                                      &cur_data.link_report_flags)) {
12295                 flow = "ON - receive";
12296             } else if (!bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12297                                      &cur_data.link_report_flags) &&
12298                        bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12299                                     &cur_data.link_report_flags)) {
12300                 flow = "ON - transmit";
12301             } else {
12302                 flow = "none"; /* possible? */
12303             }
12304         } else {
12305             flow = "none";
12306         }
12307
12308         if_link_state_change(sc->ifnet, LINK_STATE_UP);
12309         BLOGI(sc, "NIC Link is Up, %d Mbps %s duplex, Flow control: %s\n",
12310               cur_data.line_speed, duplex, flow);
12311     }
12312 }
12313
12314 static void
12315 bxe_link_report(struct bxe_softc *sc)
12316 {
12317     BXE_PHY_LOCK(sc);
12318     bxe_link_report_locked(sc);
12319     BXE_PHY_UNLOCK(sc);
12320 }
12321
12322 static void
12323 bxe_link_status_update(struct bxe_softc *sc)
12324 {
12325     if (sc->state != BXE_STATE_OPEN) {
12326         return;
12327     }
12328
12329 #if 0
12330     /* read updated dcb configuration */
12331     if (IS_PF(sc))
12332         bxe_dcbx_pmf_update(sc);
12333 #endif
12334
12335     if (IS_PF(sc) && !CHIP_REV_IS_SLOW(sc)) {
12336         elink_link_status_update(&sc->link_params, &sc->link_vars);
12337     } else {
12338         sc->port.supported[0] |= (ELINK_SUPPORTED_10baseT_Half |
12339                                   ELINK_SUPPORTED_10baseT_Full |
12340                                   ELINK_SUPPORTED_100baseT_Half |
12341                                   ELINK_SUPPORTED_100baseT_Full |
12342                                   ELINK_SUPPORTED_1000baseT_Full |
12343                                   ELINK_SUPPORTED_2500baseX_Full |
12344                                   ELINK_SUPPORTED_10000baseT_Full |
12345                                   ELINK_SUPPORTED_TP |
12346                                   ELINK_SUPPORTED_FIBRE |
12347                                   ELINK_SUPPORTED_Autoneg |
12348                                   ELINK_SUPPORTED_Pause |
12349                                   ELINK_SUPPORTED_Asym_Pause);
12350         sc->port.advertising[0] = sc->port.supported[0];
12351
12352         sc->link_params.sc                = sc;
12353         sc->link_params.port              = SC_PORT(sc);
12354         sc->link_params.req_duplex[0]     = DUPLEX_FULL;
12355         sc->link_params.req_flow_ctrl[0]  = ELINK_FLOW_CTRL_NONE;
12356         sc->link_params.req_line_speed[0] = SPEED_10000;
12357         sc->link_params.speed_cap_mask[0] = 0x7f0000;
12358         sc->link_params.switch_cfg        = ELINK_SWITCH_CFG_10G;
12359
12360         if (CHIP_REV_IS_FPGA(sc)) {
12361             sc->link_vars.mac_type    = ELINK_MAC_TYPE_EMAC;
12362             sc->link_vars.line_speed  = ELINK_SPEED_1000;
12363             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12364                                          LINK_STATUS_SPEED_AND_DUPLEX_1000TFD);
12365         } else {
12366             sc->link_vars.mac_type    = ELINK_MAC_TYPE_BMAC;
12367             sc->link_vars.line_speed  = ELINK_SPEED_10000;
12368             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12369                                          LINK_STATUS_SPEED_AND_DUPLEX_10GTFD);
12370         }
12371
12372         sc->link_vars.link_up = 1;
12373
12374         sc->link_vars.duplex    = DUPLEX_FULL;
12375         sc->link_vars.flow_ctrl = ELINK_FLOW_CTRL_NONE;
12376
12377         if (IS_PF(sc)) {
12378             REG_WR(sc, NIG_REG_EGRESS_DRAIN0_MODE + sc->link_params.port*4, 0);
12379             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12380             bxe_link_report(sc);
12381         }
12382     }
12383
12384     if (IS_PF(sc)) {
12385         if (sc->link_vars.link_up) {
12386             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12387         } else {
12388             bxe_stats_handle(sc, STATS_EVENT_STOP);
12389         }
12390         bxe_link_report(sc);
12391     } else {
12392         bxe_link_report(sc);
12393         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12394     }
12395 }
12396
12397 static int
12398 bxe_initial_phy_init(struct bxe_softc *sc,
12399                      int              load_mode)
12400 {
12401     int rc, cfg_idx = bxe_get_link_cfg_idx(sc);
12402     uint16_t req_line_speed = sc->link_params.req_line_speed[cfg_idx];
12403     struct elink_params *lp = &sc->link_params;
12404
12405     bxe_set_requested_fc(sc);
12406
12407     if (CHIP_REV_IS_SLOW(sc)) {
12408         uint32_t bond = CHIP_BOND_ID(sc);
12409         uint32_t feat = 0;
12410
12411         if (CHIP_IS_E2(sc) && CHIP_IS_MODE_4_PORT(sc)) {
12412             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12413         } else if (bond & 0x4) {
12414             if (CHIP_IS_E3(sc)) {
12415                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_XMAC;
12416             } else {
12417                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12418             }
12419         } else if (bond & 0x8) {
12420             if (CHIP_IS_E3(sc)) {
12421                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_UMAC;
12422             } else {
12423                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12424             }
12425         }
12426
12427         /* disable EMAC for E3 and above */
12428         if (bond & 0x2) {
12429             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12430         }
12431
12432         sc->link_params.feature_config_flags |= feat;
12433     }
12434
12435     BXE_PHY_LOCK(sc);
12436
12437     if (load_mode == LOAD_DIAG) {
12438         lp->loopback_mode = ELINK_LOOPBACK_XGXS;
12439         /* Prefer doing PHY loopback at 10G speed, if possible */
12440         if (lp->req_line_speed[cfg_idx] < ELINK_SPEED_10000) {
12441             if (lp->speed_cap_mask[cfg_idx] &
12442                 PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
12443                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_10000;
12444             } else {
12445                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_1000;
12446             }
12447         }
12448     }
12449
12450     if (load_mode == LOAD_LOOPBACK_EXT) {
12451         lp->loopback_mode = ELINK_LOOPBACK_EXT;
12452     }
12453
12454     rc = elink_phy_init(&sc->link_params, &sc->link_vars);
12455
12456     BXE_PHY_UNLOCK(sc);
12457
12458     bxe_calc_fc_adv(sc);
12459
12460     if (sc->link_vars.link_up) {
12461         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12462         bxe_link_report(sc);
12463     }
12464
12465     if (!CHIP_REV_IS_SLOW(sc)) {
12466         bxe_periodic_start(sc);
12467     }
12468
12469     sc->link_params.req_line_speed[cfg_idx] = req_line_speed;
12470     return (rc);
12471 }
12472
12473 /* must be called under IF_ADDR_LOCK */
12474 static int
12475 bxe_init_mcast_macs_list(struct bxe_softc                 *sc,
12476                          struct ecore_mcast_ramrod_params *p)
12477 {
12478     struct ifnet *ifp = sc->ifnet;
12479     int mc_count = 0;
12480     struct ifmultiaddr *ifma;
12481     struct ecore_mcast_list_elem *mc_mac;
12482
12483     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12484         if (ifma->ifma_addr->sa_family != AF_LINK) {
12485             continue;
12486         }
12487
12488         mc_count++;
12489     }
12490
12491     ECORE_LIST_INIT(&p->mcast_list);
12492     p->mcast_list_len = 0;
12493
12494     if (!mc_count) {
12495         return (0);
12496     }
12497
12498     mc_mac = malloc(sizeof(*mc_mac) * mc_count, M_DEVBUF,
12499                     (M_NOWAIT | M_ZERO));
12500     if (!mc_mac) {
12501         BLOGE(sc, "Failed to allocate temp mcast list\n");
12502         return (-1);
12503     }
12504
12505     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12506         if (ifma->ifma_addr->sa_family != AF_LINK) {
12507             continue;
12508         }
12509
12510         mc_mac->mac = (uint8_t *)LLADDR((struct sockaddr_dl *)ifma->ifma_addr);
12511         ECORE_LIST_PUSH_TAIL(&mc_mac->link, &p->mcast_list);
12512
12513         BLOGD(sc, DBG_LOAD,
12514               "Setting MCAST %02X:%02X:%02X:%02X:%02X:%02X\n",
12515               mc_mac->mac[0], mc_mac->mac[1], mc_mac->mac[2],
12516               mc_mac->mac[3], mc_mac->mac[4], mc_mac->mac[5]);
12517
12518         mc_mac++;
12519     }
12520
12521     p->mcast_list_len = mc_count;
12522
12523     return (0);
12524 }
12525
12526 static void
12527 bxe_free_mcast_macs_list(struct ecore_mcast_ramrod_params *p)
12528 {
12529     struct ecore_mcast_list_elem *mc_mac =
12530         ECORE_LIST_FIRST_ENTRY(&p->mcast_list,
12531                                struct ecore_mcast_list_elem,
12532                                link);
12533
12534     if (mc_mac) {
12535         /* only a single free as all mc_macs are in the same heap array */
12536         free(mc_mac, M_DEVBUF);
12537     }
12538 }
12539
12540 static int
12541 bxe_set_mc_list(struct bxe_softc *sc)
12542 {
12543     struct ecore_mcast_ramrod_params rparam = { NULL };
12544     int rc = 0;
12545
12546     rparam.mcast_obj = &sc->mcast_obj;
12547
12548     BXE_MCAST_LOCK(sc);
12549
12550     /* first, clear all configured multicast MACs */
12551     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
12552     if (rc < 0) {
12553         BLOGE(sc, "Failed to clear multicast configuration: %d\n", rc);
12554         return (rc);
12555     }
12556
12557     /* configure a new MACs list */
12558     rc = bxe_init_mcast_macs_list(sc, &rparam);
12559     if (rc) {
12560         BLOGE(sc, "Failed to create mcast MACs list (%d)\n", rc);
12561         BXE_MCAST_UNLOCK(sc);
12562         return (rc);
12563     }
12564
12565     /* Now add the new MACs */
12566     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_ADD);
12567     if (rc < 0) {
12568         BLOGE(sc, "Failed to set new mcast config (%d)\n", rc);
12569     }
12570
12571     bxe_free_mcast_macs_list(&rparam);
12572
12573     BXE_MCAST_UNLOCK(sc);
12574
12575     return (rc);
12576 }
12577
12578 static int
12579 bxe_set_uc_list(struct bxe_softc *sc)
12580 {
12581     struct ifnet *ifp = sc->ifnet;
12582     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
12583     struct ifaddr *ifa;
12584     unsigned long ramrod_flags = 0;
12585     int rc;
12586
12587 #if __FreeBSD_version < 800000
12588     IF_ADDR_LOCK(ifp);
12589 #else
12590     if_addr_rlock(ifp);
12591 #endif
12592
12593     /* first schedule a cleanup up of old configuration */
12594     rc = bxe_del_all_macs(sc, mac_obj, ECORE_UC_LIST_MAC, FALSE);
12595     if (rc < 0) {
12596         BLOGE(sc, "Failed to schedule delete of all ETH MACs (%d)\n", rc);
12597 #if __FreeBSD_version < 800000
12598         IF_ADDR_UNLOCK(ifp);
12599 #else
12600         if_addr_runlock(ifp);
12601 #endif
12602         return (rc);
12603     }
12604
12605     ifa = ifp->if_addr;
12606     while (ifa) {
12607         if (ifa->ifa_addr->sa_family != AF_LINK) {
12608             ifa = TAILQ_NEXT(ifa, ifa_link);
12609             continue;
12610         }
12611
12612         rc = bxe_set_mac_one(sc, (uint8_t *)LLADDR((struct sockaddr_dl *)ifa->ifa_addr),
12613                              mac_obj, TRUE, ECORE_UC_LIST_MAC, &ramrod_flags);
12614         if (rc == -EEXIST) {
12615             BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12616             /* do not treat adding same MAC as an error */
12617             rc = 0;
12618         } else if (rc < 0) {
12619             BLOGE(sc, "Failed to schedule ADD operations (%d)\n", rc);
12620 #if __FreeBSD_version < 800000
12621             IF_ADDR_UNLOCK(ifp);
12622 #else
12623             if_addr_runlock(ifp);
12624 #endif
12625             return (rc);
12626         }
12627
12628         ifa = TAILQ_NEXT(ifa, ifa_link);
12629     }
12630
12631 #if __FreeBSD_version < 800000
12632     IF_ADDR_UNLOCK(ifp);
12633 #else
12634     if_addr_runlock(ifp);
12635 #endif
12636
12637     /* Execute the pending commands */
12638     bit_set(&ramrod_flags, RAMROD_CONT);
12639     return (bxe_set_mac_one(sc, NULL, mac_obj, FALSE /* don't care */,
12640                             ECORE_UC_LIST_MAC, &ramrod_flags));
12641 }
12642
12643 static void
12644 bxe_handle_rx_mode_tq(void *context,
12645                       int  pending)
12646 {
12647     struct bxe_softc *sc = (struct bxe_softc *)context;
12648     struct ifnet *ifp = sc->ifnet;
12649     uint32_t rx_mode = BXE_RX_MODE_NORMAL;
12650
12651     BXE_CORE_LOCK(sc);
12652
12653     if (sc->state != BXE_STATE_OPEN) {
12654         BLOGD(sc, DBG_SP, "state is %x, returning\n", sc->state);
12655         BXE_CORE_UNLOCK(sc);
12656         return;
12657     }
12658
12659     BLOGD(sc, DBG_SP, "ifp->if_flags=0x%x\n", ifp->if_flags);
12660
12661     if (ifp->if_flags & IFF_PROMISC) {
12662         rx_mode = BXE_RX_MODE_PROMISC;
12663     } else if ((ifp->if_flags & IFF_ALLMULTI) ||
12664                ((ifp->if_amcount > BXE_MAX_MULTICAST) &&
12665                 CHIP_IS_E1(sc))) {
12666         rx_mode = BXE_RX_MODE_ALLMULTI;
12667     } else {
12668         if (IS_PF(sc)) {
12669             /* some multicasts */
12670             if (bxe_set_mc_list(sc) < 0) {
12671                 rx_mode = BXE_RX_MODE_ALLMULTI;
12672             }
12673             if (bxe_set_uc_list(sc) < 0) {
12674                 rx_mode = BXE_RX_MODE_PROMISC;
12675             }
12676         }
12677 #if 0
12678         else {
12679             /*
12680              * Configuring mcast to a VF involves sleeping (when we
12681              * wait for the PF's response). Since this function is
12682              * called from a non sleepable context we must schedule
12683              * a work item for this purpose
12684              */
12685             bxe_set_bit(BXE_SP_RTNL_VFPF_MCAST, &sc->sp_rtnl_state);
12686             schedule_delayed_work(&sc->sp_rtnl_task, 0);
12687         }
12688 #endif
12689     }
12690
12691     sc->rx_mode = rx_mode;
12692
12693     /* schedule the rx_mode command */
12694     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
12695         BLOGD(sc, DBG_LOAD, "Scheduled setting rx_mode with ECORE...\n");
12696         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
12697         BXE_CORE_UNLOCK(sc);
12698         return;
12699     }
12700
12701     if (IS_PF(sc)) {
12702         bxe_set_storm_rx_mode(sc);
12703     }
12704 #if 0
12705     else {
12706         /*
12707          * Configuring mcast to a VF involves sleeping (when we
12708          * wait for the PF's response). Since this function is
12709          * called from a non sleepable context we must schedule
12710          * a work item for this purpose
12711          */
12712         bxe_set_bit(BXE_SP_RTNL_VFPF_STORM_RX_MODE, &sc->sp_rtnl_state);
12713         schedule_delayed_work(&sc->sp_rtnl_task, 0);
12714     }
12715 #endif
12716
12717     BXE_CORE_UNLOCK(sc);
12718 }
12719
12720 static void
12721 bxe_set_rx_mode(struct bxe_softc *sc)
12722 {
12723     taskqueue_enqueue(sc->rx_mode_tq, &sc->rx_mode_tq_task);
12724 }
12725
12726 /* update flags in shmem */
12727 static void
12728 bxe_update_drv_flags(struct bxe_softc *sc,
12729                      uint32_t         flags,
12730                      uint32_t         set)
12731 {
12732     uint32_t drv_flags;
12733
12734     if (SHMEM2_HAS(sc, drv_flags)) {
12735         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12736         drv_flags = SHMEM2_RD(sc, drv_flags);
12737
12738         if (set) {
12739             SET_FLAGS(drv_flags, flags);
12740         } else {
12741             RESET_FLAGS(drv_flags, flags);
12742         }
12743
12744         SHMEM2_WR(sc, drv_flags, drv_flags);
12745         BLOGD(sc, DBG_LOAD, "drv_flags 0x%08x\n", drv_flags);
12746
12747         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12748     }
12749 }
12750
12751 /* periodic timer callout routine, only runs when the interface is up */
12752
12753 static void
12754 bxe_periodic_callout_func(void *xsc)
12755 {
12756     struct bxe_softc *sc = (struct bxe_softc *)xsc;
12757     int i;
12758
12759     if (!BXE_CORE_TRYLOCK(sc)) {
12760         /* just bail and try again next time */
12761
12762         if ((sc->state == BXE_STATE_OPEN) &&
12763             (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12764             /* schedule the next periodic callout */
12765             callout_reset(&sc->periodic_callout, hz,
12766                           bxe_periodic_callout_func, sc);
12767         }
12768
12769         return;
12770     }
12771
12772     if ((sc->state != BXE_STATE_OPEN) ||
12773         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_STOP)) {
12774         BLOGW(sc, "periodic callout exit (state=0x%x)\n", sc->state);
12775         BXE_CORE_UNLOCK(sc);
12776         return;
12777     }
12778
12779     /* Check for TX timeouts on any fastpath. */
12780     FOR_EACH_QUEUE(sc, i) {
12781         if (bxe_watchdog(sc, &sc->fp[i]) != 0) {
12782             /* Ruh-Roh, chip was reset! */
12783             break;
12784         }
12785     }
12786
12787     if (!CHIP_REV_IS_SLOW(sc)) {
12788         /*
12789          * This barrier is needed to ensure the ordering between the writing
12790          * to the sc->port.pmf in the bxe_nic_load() or bxe_pmf_update() and
12791          * the reading here.
12792          */
12793         mb();
12794         if (sc->port.pmf) {
12795             BXE_PHY_LOCK(sc);
12796             elink_period_func(&sc->link_params, &sc->link_vars);
12797             BXE_PHY_UNLOCK(sc);
12798         }
12799     }
12800
12801     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
12802         int mb_idx = SC_FW_MB_IDX(sc);
12803         uint32_t drv_pulse;
12804         uint32_t mcp_pulse;
12805
12806         ++sc->fw_drv_pulse_wr_seq;
12807         sc->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
12808
12809         drv_pulse = sc->fw_drv_pulse_wr_seq;
12810         bxe_drv_pulse(sc);
12811
12812         mcp_pulse = (SHMEM_RD(sc, func_mb[mb_idx].mcp_pulse_mb) &
12813                      MCP_PULSE_SEQ_MASK);
12814
12815         /*
12816          * The delta between driver pulse and mcp response should
12817          * be 1 (before mcp response) or 0 (after mcp response).
12818          */
12819         if ((drv_pulse != mcp_pulse) &&
12820             (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
12821             /* someone lost a heartbeat... */
12822             BLOGE(sc, "drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
12823                   drv_pulse, mcp_pulse);
12824         }
12825     }
12826
12827     /* state is BXE_STATE_OPEN */
12828     bxe_stats_handle(sc, STATS_EVENT_UPDATE);
12829
12830 #if 0
12831     /* sample VF bulletin board for new posts from PF */
12832     if (IS_VF(sc)) {
12833         bxe_sample_bulletin(sc);
12834     }
12835 #endif
12836
12837     BXE_CORE_UNLOCK(sc);
12838
12839     if ((sc->state == BXE_STATE_OPEN) &&
12840         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12841         /* schedule the next periodic callout */
12842         callout_reset(&sc->periodic_callout, hz,
12843                       bxe_periodic_callout_func, sc);
12844     }
12845 }
12846
12847 static void
12848 bxe_periodic_start(struct bxe_softc *sc)
12849 {
12850     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_GO);
12851     callout_reset(&sc->periodic_callout, hz, bxe_periodic_callout_func, sc);
12852 }
12853
12854 static void
12855 bxe_periodic_stop(struct bxe_softc *sc)
12856 {
12857     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_STOP);
12858     callout_drain(&sc->periodic_callout);
12859 }
12860
12861 /* start the controller */
12862 static __noinline int
12863 bxe_nic_load(struct bxe_softc *sc,
12864              int              load_mode)
12865 {
12866     uint32_t val;
12867     int load_code = 0;
12868     int i, rc = 0;
12869
12870     BXE_CORE_LOCK_ASSERT(sc);
12871
12872     BLOGD(sc, DBG_LOAD, "Starting NIC load...\n");
12873
12874     sc->state = BXE_STATE_OPENING_WAITING_LOAD;
12875
12876     if (IS_PF(sc)) {
12877         /* must be called before memory allocation and HW init */
12878         bxe_ilt_set_info(sc);
12879     }
12880
12881     sc->last_reported_link_state = LINK_STATE_UNKNOWN;
12882
12883     bxe_set_fp_rx_buf_size(sc);
12884
12885     if (bxe_alloc_fp_buffers(sc) != 0) {
12886         BLOGE(sc, "Failed to allocate fastpath memory\n");
12887         sc->state = BXE_STATE_CLOSED;
12888         rc = ENOMEM;
12889         goto bxe_nic_load_error0;
12890     }
12891
12892     if (bxe_alloc_mem(sc) != 0) {
12893         sc->state = BXE_STATE_CLOSED;
12894         rc = ENOMEM;
12895         goto bxe_nic_load_error0;
12896     }
12897
12898     if (bxe_alloc_fw_stats_mem(sc) != 0) {
12899         sc->state = BXE_STATE_CLOSED;
12900         rc = ENOMEM;
12901         goto bxe_nic_load_error0;
12902     }
12903
12904     if (IS_PF(sc)) {
12905         /* set pf load just before approaching the MCP */
12906         bxe_set_pf_load(sc);
12907
12908         /* if MCP exists send load request and analyze response */
12909         if (!BXE_NOMCP(sc)) {
12910             /* attempt to load pf */
12911             if (bxe_nic_load_request(sc, &load_code) != 0) {
12912                 sc->state = BXE_STATE_CLOSED;
12913                 rc = ENXIO;
12914                 goto bxe_nic_load_error1;
12915             }
12916
12917             /* what did the MCP say? */
12918             if (bxe_nic_load_analyze_req(sc, load_code) != 0) {
12919                 bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12920                 sc->state = BXE_STATE_CLOSED;
12921                 rc = ENXIO;
12922                 goto bxe_nic_load_error2;
12923             }
12924         } else {
12925             BLOGI(sc, "Device has no MCP!\n");
12926             load_code = bxe_nic_load_no_mcp(sc);
12927         }
12928
12929         /* mark PMF if applicable */
12930         bxe_nic_load_pmf(sc, load_code);
12931
12932         /* Init Function state controlling object */
12933         bxe_init_func_obj(sc);
12934
12935         /* Initialize HW */
12936         if (bxe_init_hw(sc, load_code) != 0) {
12937             BLOGE(sc, "HW init failed\n");
12938             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12939             sc->state = BXE_STATE_CLOSED;
12940             rc = ENXIO;
12941             goto bxe_nic_load_error2;
12942         }
12943     }
12944
12945     /* attach interrupts */
12946     if (bxe_interrupt_attach(sc) != 0) {
12947         sc->state = BXE_STATE_CLOSED;
12948         rc = ENXIO;
12949         goto bxe_nic_load_error2;
12950     }
12951
12952     bxe_nic_init(sc, load_code);
12953
12954     /* Init per-function objects */
12955     if (IS_PF(sc)) {
12956         bxe_init_objs(sc);
12957         // XXX bxe_iov_nic_init(sc);
12958
12959         /* set AFEX default VLAN tag to an invalid value */
12960         sc->devinfo.mf_info.afex_def_vlan_tag = -1;
12961         // XXX bxe_nic_load_afex_dcc(sc, load_code);
12962
12963         sc->state = BXE_STATE_OPENING_WAITING_PORT;
12964         rc = bxe_func_start(sc);
12965         if (rc) {
12966             BLOGE(sc, "Function start failed!\n");
12967             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12968             sc->state = BXE_STATE_ERROR;
12969             goto bxe_nic_load_error3;
12970         }
12971
12972         /* send LOAD_DONE command to MCP */
12973         if (!BXE_NOMCP(sc)) {
12974             load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12975             if (!load_code) {
12976                 BLOGE(sc, "MCP response failure, aborting\n");
12977                 sc->state = BXE_STATE_ERROR;
12978                 rc = ENXIO;
12979                 goto bxe_nic_load_error3;
12980             }
12981         }
12982
12983         rc = bxe_setup_leading(sc);
12984         if (rc) {
12985             BLOGE(sc, "Setup leading failed!\n");
12986             sc->state = BXE_STATE_ERROR;
12987             goto bxe_nic_load_error3;
12988         }
12989
12990         FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, i) {
12991             rc = bxe_setup_queue(sc, &sc->fp[i], FALSE);
12992             if (rc) {
12993                 BLOGE(sc, "Queue(%d) setup failed\n", i);
12994                 sc->state = BXE_STATE_ERROR;
12995                 goto bxe_nic_load_error3;
12996             }
12997         }
12998
12999         rc = bxe_init_rss_pf(sc);
13000         if (rc) {
13001             BLOGE(sc, "PF RSS init failed\n");
13002             sc->state = BXE_STATE_ERROR;
13003             goto bxe_nic_load_error3;
13004         }
13005     }
13006     /* XXX VF */
13007 #if 0
13008     else { /* VF */
13009         FOR_EACH_ETH_QUEUE(sc, i) {
13010             rc = bxe_vfpf_setup_q(sc, i);
13011             if (rc) {
13012                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13013                 sc->state = BXE_STATE_ERROR;
13014                 goto bxe_nic_load_error3;
13015             }
13016         }
13017     }
13018 #endif
13019
13020     /* now when Clients are configured we are ready to work */
13021     sc->state = BXE_STATE_OPEN;
13022
13023     /* Configure a ucast MAC */
13024     if (IS_PF(sc)) {
13025         rc = bxe_set_eth_mac(sc, TRUE);
13026     }
13027 #if 0
13028     else { /* IS_VF(sc) */
13029         rc = bxe_vfpf_set_mac(sc);
13030     }
13031 #endif
13032     if (rc) {
13033         BLOGE(sc, "Setting Ethernet MAC failed\n");
13034         sc->state = BXE_STATE_ERROR;
13035         goto bxe_nic_load_error3;
13036     }
13037
13038 #if 0
13039     if (IS_PF(sc) && sc->pending_max) {
13040         /* for AFEX */
13041         bxe_update_max_mf_config(sc, sc->pending_max);
13042         sc->pending_max = 0;
13043     }
13044 #endif
13045
13046     if (sc->port.pmf) {
13047         rc = bxe_initial_phy_init(sc, /* XXX load_mode */LOAD_OPEN);
13048         if (rc) {
13049             sc->state = BXE_STATE_ERROR;
13050             goto bxe_nic_load_error3;
13051         }
13052     }
13053
13054     sc->link_params.feature_config_flags &=
13055         ~ELINK_FEATURE_CONFIG_BOOT_FROM_SAN;
13056
13057     /* start fast path */
13058
13059     /* Initialize Rx filter */
13060     bxe_set_rx_mode(sc);
13061
13062     /* start the Tx */
13063     switch (/* XXX load_mode */LOAD_OPEN) {
13064     case LOAD_NORMAL:
13065     case LOAD_OPEN:
13066         break;
13067
13068     case LOAD_DIAG:
13069     case LOAD_LOOPBACK_EXT:
13070         sc->state = BXE_STATE_DIAG;
13071         break;
13072
13073     default:
13074         break;
13075     }
13076
13077     if (sc->port.pmf) {
13078         bxe_update_drv_flags(sc, 1 << DRV_FLAGS_PORT_MASK, 0);
13079     } else {
13080         bxe_link_status_update(sc);
13081     }
13082
13083     /* start the periodic timer callout */
13084     bxe_periodic_start(sc);
13085
13086     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
13087         /* mark driver is loaded in shmem2 */
13088         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
13089         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
13090                   (val |
13091                    DRV_FLAGS_CAPABILITIES_LOADED_SUPPORTED |
13092                    DRV_FLAGS_CAPABILITIES_LOADED_L2));
13093     }
13094
13095     /* wait for all pending SP commands to complete */
13096     if (IS_PF(sc) && !bxe_wait_sp_comp(sc, ~0x0UL)) {
13097         BLOGE(sc, "Timeout waiting for all SPs to complete!\n");
13098         bxe_periodic_stop(sc);
13099         bxe_nic_unload(sc, UNLOAD_CLOSE, FALSE);
13100         return (ENXIO);
13101     }
13102
13103 #if 0
13104     /* If PMF - send ADMIN DCBX msg to MFW to initiate DCBX FSM */
13105     if (sc->port.pmf && (sc->state != BXE_STATE_DIAG)) {
13106         bxe_dcbx_init(sc, FALSE);
13107     }
13108 #endif
13109
13110     /* Tell the stack the driver is running! */
13111     sc->ifnet->if_drv_flags = IFF_DRV_RUNNING;
13112
13113     BLOGD(sc, DBG_LOAD, "NIC successfully loaded\n");
13114
13115     return (0);
13116
13117 bxe_nic_load_error3:
13118
13119     if (IS_PF(sc)) {
13120         bxe_int_disable_sync(sc, 1);
13121
13122         /* clean out queued objects */
13123         bxe_squeeze_objects(sc);
13124     }
13125
13126     bxe_interrupt_detach(sc);
13127
13128 bxe_nic_load_error2:
13129
13130     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
13131         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
13132         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
13133     }
13134
13135     sc->port.pmf = 0;
13136
13137 bxe_nic_load_error1:
13138
13139     /* clear pf_load status, as it was already set */
13140     if (IS_PF(sc)) {
13141         bxe_clear_pf_load(sc);
13142     }
13143
13144 bxe_nic_load_error0:
13145
13146     bxe_free_fw_stats_mem(sc);
13147     bxe_free_fp_buffers(sc);
13148     bxe_free_mem(sc);
13149
13150     return (rc);
13151 }
13152
13153 static int
13154 bxe_init_locked(struct bxe_softc *sc)
13155 {
13156     int other_engine = SC_PATH(sc) ? 0 : 1;
13157     uint8_t other_load_status, load_status;
13158     uint8_t global = FALSE;
13159     int rc;
13160
13161     BXE_CORE_LOCK_ASSERT(sc);
13162
13163     /* check if the driver is already running */
13164     if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
13165         BLOGD(sc, DBG_LOAD, "Init called while driver is running!\n");
13166         return (0);
13167     }
13168
13169     bxe_set_power_state(sc, PCI_PM_D0);
13170
13171     /*
13172      * If parity occurred during the unload, then attentions and/or
13173      * RECOVERY_IN_PROGRES may still be set. If so we want the first function
13174      * loaded on the current engine to complete the recovery. Parity recovery
13175      * is only relevant for PF driver.
13176      */
13177     if (IS_PF(sc)) {
13178         other_load_status = bxe_get_load_status(sc, other_engine);
13179         load_status = bxe_get_load_status(sc, SC_PATH(sc));
13180
13181         if (!bxe_reset_is_done(sc, SC_PATH(sc)) ||
13182             bxe_chk_parity_attn(sc, &global, TRUE)) {
13183             do {
13184                 /*
13185                  * If there are attentions and they are in global blocks, set
13186                  * the GLOBAL_RESET bit regardless whether it will be this
13187                  * function that will complete the recovery or not.
13188                  */
13189                 if (global) {
13190                     bxe_set_reset_global(sc);
13191                 }
13192
13193                 /*
13194                  * Only the first function on the current engine should try
13195                  * to recover in open. In case of attentions in global blocks
13196                  * only the first in the chip should try to recover.
13197                  */
13198                 if ((!load_status && (!global || !other_load_status)) &&
13199                     bxe_trylock_leader_lock(sc) && !bxe_leader_reset(sc)) {
13200                     BLOGI(sc, "Recovered during init\n");
13201                     break;
13202                 }
13203
13204                 /* recovery has failed... */
13205                 bxe_set_power_state(sc, PCI_PM_D3hot);
13206                 sc->recovery_state = BXE_RECOVERY_FAILED;
13207
13208                 BLOGE(sc, "Recovery flow hasn't properly "
13209                           "completed yet, try again later. "
13210                           "If you still see this message after a "
13211                           "few retries then power cycle is required.\n");
13212
13213                 rc = ENXIO;
13214                 goto bxe_init_locked_done;
13215             } while (0);
13216         }
13217     }
13218
13219     sc->recovery_state = BXE_RECOVERY_DONE;
13220
13221     rc = bxe_nic_load(sc, LOAD_OPEN);
13222
13223 bxe_init_locked_done:
13224
13225     if (rc) {
13226         /* Tell the stack the driver is NOT running! */
13227         BLOGE(sc, "Initialization failed, "
13228                   "stack notified driver is NOT running!\n");
13229         sc->ifnet->if_drv_flags &= ~IFF_DRV_RUNNING;
13230     }
13231
13232     return (rc);
13233 }
13234
13235 static int
13236 bxe_stop_locked(struct bxe_softc *sc)
13237 {
13238     BXE_CORE_LOCK_ASSERT(sc);
13239     return (bxe_nic_unload(sc, UNLOAD_NORMAL, TRUE));
13240 }
13241
13242 /*
13243  * Handles controller initialization when called from an unlocked routine.
13244  * ifconfig calls this function.
13245  *
13246  * Returns:
13247  *   void
13248  */
13249 static void
13250 bxe_init(void *xsc)
13251 {
13252     struct bxe_softc *sc = (struct bxe_softc *)xsc;
13253
13254     BXE_CORE_LOCK(sc);
13255     bxe_init_locked(sc);
13256     BXE_CORE_UNLOCK(sc);
13257 }
13258
13259 static int
13260 bxe_init_ifnet(struct bxe_softc *sc)
13261 {
13262     struct ifnet *ifp;
13263
13264     /* ifconfig entrypoint for media type/status reporting */
13265     ifmedia_init(&sc->ifmedia, IFM_IMASK,
13266                  bxe_ifmedia_update,
13267                  bxe_ifmedia_status);
13268
13269     /* set the default interface values */
13270     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_FDX | sc->media), 0, NULL);
13271     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_AUTO), 0, NULL);
13272     ifmedia_set(&sc->ifmedia, (IFM_ETHER | IFM_AUTO));
13273
13274     sc->ifmedia.ifm_media = sc->ifmedia.ifm_cur->ifm_media; /* XXX ? */
13275
13276     /* allocate the ifnet structure */
13277     if ((ifp = if_alloc(IFT_ETHER)) == NULL) {
13278         BLOGE(sc, "Interface allocation failed!\n");
13279         return (ENXIO);
13280     }
13281
13282     ifp->if_softc = sc;
13283     if_initname(ifp, device_get_name(sc->dev), device_get_unit(sc->dev));
13284     ifp->if_flags = (IFF_BROADCAST | IFF_SIMPLEX | IFF_MULTICAST);
13285     ifp->if_ioctl = bxe_ioctl;
13286     ifp->if_start = bxe_tx_start;
13287 #if __FreeBSD_version >= 800000
13288     ifp->if_transmit = bxe_tx_mq_start;
13289     ifp->if_qflush = bxe_mq_flush;
13290 #endif
13291 #ifdef FreeBSD8_0
13292     ifp->if_timer = 0;
13293 #endif
13294     ifp->if_init = bxe_init;
13295     ifp->if_mtu = sc->mtu;
13296     ifp->if_hwassist = (CSUM_IP       |
13297                         CSUM_TCP      |
13298                         CSUM_UDP      |
13299                         CSUM_TSO      |
13300                         CSUM_TCP_IPV6 |
13301                         CSUM_UDP_IPV6);
13302     ifp->if_capabilities =
13303 #if __FreeBSD_version < 700000
13304         (IFCAP_VLAN_MTU       |
13305          IFCAP_VLAN_HWTAGGING |
13306          IFCAP_HWCSUM         |
13307          IFCAP_JUMBO_MTU      |
13308          IFCAP_LRO);
13309 #else
13310         (IFCAP_VLAN_MTU       |
13311          IFCAP_VLAN_HWTAGGING |
13312          IFCAP_VLAN_HWTSO     |
13313          IFCAP_VLAN_HWFILTER  |
13314          IFCAP_VLAN_HWCSUM    |
13315          IFCAP_HWCSUM         |
13316          IFCAP_JUMBO_MTU      |
13317          IFCAP_LRO            |
13318          IFCAP_TSO4           |
13319          IFCAP_TSO6           |
13320          IFCAP_WOL_MAGIC);
13321 #endif
13322     ifp->if_capenable = ifp->if_capabilities;
13323     ifp->if_capenable &= ~IFCAP_WOL_MAGIC; /* XXX not yet... */
13324 #if __FreeBSD_version < 1000025
13325     ifp->if_baudrate = 1000000000;
13326 #else
13327     if_initbaudrate(ifp, IF_Gbps(10));
13328 #endif
13329     ifp->if_snd.ifq_drv_maxlen = sc->tx_ring_size;
13330
13331     IFQ_SET_MAXLEN(&ifp->if_snd, ifp->if_snd.ifq_drv_maxlen);
13332     IFQ_SET_READY(&ifp->if_snd);
13333
13334     sc->ifnet = ifp;
13335
13336     /* attach to the Ethernet interface list */
13337     ether_ifattach(ifp, sc->link_params.mac_addr);
13338
13339     return (0);
13340 }
13341
13342 static void
13343 bxe_deallocate_bars(struct bxe_softc *sc)
13344 {
13345     int i;
13346
13347     for (i = 0; i < MAX_BARS; i++) {
13348         if (sc->bar[i].resource != NULL) {
13349             bus_release_resource(sc->dev,
13350                                  SYS_RES_MEMORY,
13351                                  sc->bar[i].rid,
13352                                  sc->bar[i].resource);
13353             BLOGD(sc, DBG_LOAD, "Released PCI BAR%d [%02x] memory\n",
13354                   i, PCIR_BAR(i));
13355         }
13356     }
13357 }
13358
13359 static int
13360 bxe_allocate_bars(struct bxe_softc *sc)
13361 {
13362     u_int flags;
13363     int i;
13364
13365     memset(sc->bar, 0, sizeof(sc->bar));
13366
13367     for (i = 0; i < MAX_BARS; i++) {
13368
13369         /* memory resources reside at BARs 0, 2, 4 */
13370         /* Run `pciconf -lb` to see mappings */
13371         if ((i != 0) && (i != 2) && (i != 4)) {
13372             continue;
13373         }
13374
13375         sc->bar[i].rid = PCIR_BAR(i);
13376
13377         flags = RF_ACTIVE;
13378         if (i == 0) {
13379             flags |= RF_SHAREABLE;
13380         }
13381
13382         if ((sc->bar[i].resource =
13383              bus_alloc_resource_any(sc->dev,
13384                                     SYS_RES_MEMORY,
13385                                     &sc->bar[i].rid,
13386                                     flags)) == NULL) {
13387 #if 0
13388             /* BAR4 doesn't exist for E1 */
13389             BLOGE(sc, "PCI BAR%d [%02x] memory allocation failed\n",
13390                   i, PCIR_BAR(i));
13391 #endif
13392             return (0);
13393         }
13394
13395         sc->bar[i].tag    = rman_get_bustag(sc->bar[i].resource);
13396         sc->bar[i].handle = rman_get_bushandle(sc->bar[i].resource);
13397         sc->bar[i].kva    = (vm_offset_t)rman_get_virtual(sc->bar[i].resource);
13398
13399         BLOGI(sc, "PCI BAR%d [%02x] memory allocated: %p-%p (%ld) -> %p\n",
13400               i, PCIR_BAR(i),
13401               (void *)rman_get_start(sc->bar[i].resource),
13402               (void *)rman_get_end(sc->bar[i].resource),
13403               rman_get_size(sc->bar[i].resource),
13404               (void *)sc->bar[i].kva);
13405     }
13406
13407     return (0);
13408 }
13409
13410 static void
13411 bxe_get_function_num(struct bxe_softc *sc)
13412 {
13413     uint32_t val = 0;
13414
13415     /*
13416      * Read the ME register to get the function number. The ME register
13417      * holds the relative-function number and absolute-function number. The
13418      * absolute-function number appears only in E2 and above. Before that
13419      * these bits always contained zero, therefore we cannot blindly use them.
13420      */
13421
13422     val = REG_RD(sc, BAR_ME_REGISTER);
13423
13424     sc->pfunc_rel =
13425         (uint8_t)((val & ME_REG_PF_NUM) >> ME_REG_PF_NUM_SHIFT);
13426     sc->path_id =
13427         (uint8_t)((val & ME_REG_ABS_PF_NUM) >> ME_REG_ABS_PF_NUM_SHIFT) & 1;
13428
13429     if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13430         sc->pfunc_abs = ((sc->pfunc_rel << 1) | sc->path_id);
13431     } else {
13432         sc->pfunc_abs = (sc->pfunc_rel | sc->path_id);
13433     }
13434
13435     BLOGD(sc, DBG_LOAD,
13436           "Relative function %d, Absolute function %d, Path %d\n",
13437           sc->pfunc_rel, sc->pfunc_abs, sc->path_id);
13438 }
13439
13440 static uint32_t
13441 bxe_get_shmem_mf_cfg_base(struct bxe_softc *sc)
13442 {
13443     uint32_t shmem2_size;
13444     uint32_t offset;
13445     uint32_t mf_cfg_offset_value;
13446
13447     /* Non 57712 */
13448     offset = (SHMEM_RD(sc, func_mb) +
13449               (MAX_FUNC_NUM * sizeof(struct drv_func_mb)));
13450
13451     /* 57712 plus */
13452     if (sc->devinfo.shmem2_base != 0) {
13453         shmem2_size = SHMEM2_RD(sc, size);
13454         if (shmem2_size > offsetof(struct shmem2_region, mf_cfg_addr)) {
13455             mf_cfg_offset_value = SHMEM2_RD(sc, mf_cfg_addr);
13456             if (SHMEM_MF_CFG_ADDR_NONE != mf_cfg_offset_value) {
13457                 offset = mf_cfg_offset_value;
13458             }
13459         }
13460     }
13461
13462     return (offset);
13463 }
13464
13465 static uint32_t
13466 bxe_pcie_capability_read(struct bxe_softc *sc,
13467                          int    reg,
13468                          int    width)
13469 {
13470     int pcie_reg;
13471
13472     /* ensure PCIe capability is enabled */
13473     if (pci_find_cap(sc->dev, PCIY_EXPRESS, &pcie_reg) == 0) {
13474         if (pcie_reg != 0) {
13475             BLOGD(sc, DBG_LOAD, "PCIe capability at 0x%04x\n", pcie_reg);
13476             return (pci_read_config(sc->dev, (pcie_reg + reg), width));
13477         }
13478     }
13479
13480     BLOGE(sc, "PCIe capability NOT FOUND!!!\n");
13481
13482     return (0);
13483 }
13484
13485 static uint8_t
13486 bxe_is_pcie_pending(struct bxe_softc *sc)
13487 {
13488     return (bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_STA, 2) &
13489             PCIM_EXP_STA_TRANSACTION_PND);
13490 }
13491
13492 /*
13493  * Walk the PCI capabiites list for the device to find what features are
13494  * supported. These capabilites may be enabled/disabled by firmware so it's
13495  * best to walk the list rather than make assumptions.
13496  */
13497 static void
13498 bxe_probe_pci_caps(struct bxe_softc *sc)
13499 {
13500     uint16_t link_status;
13501     int reg;
13502
13503     /* check if PCI Power Management is enabled */
13504     if (pci_find_cap(sc->dev, PCIY_PMG, &reg) == 0) {
13505         if (reg != 0) {
13506             BLOGD(sc, DBG_LOAD, "Found PM capability at 0x%04x\n", reg);
13507
13508             sc->devinfo.pcie_cap_flags |= BXE_PM_CAPABLE_FLAG;
13509             sc->devinfo.pcie_pm_cap_reg = (uint16_t)reg;
13510         }
13511     }
13512
13513     link_status = bxe_pcie_capability_read(sc, PCIR_EXPRESS_LINK_STA, 2);
13514
13515     /* handle PCIe 2.0 workarounds for 57710 */
13516     if (CHIP_IS_E1(sc)) {
13517         /* workaround for 57710 errata E4_57710_27462 */
13518         sc->devinfo.pcie_link_speed =
13519             (REG_RD(sc, 0x3d04) & (1 << 24)) ? 2 : 1;
13520
13521         /* workaround for 57710 errata E4_57710_27488 */
13522         sc->devinfo.pcie_link_width =
13523             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13524         if (sc->devinfo.pcie_link_speed > 1) {
13525             sc->devinfo.pcie_link_width =
13526                 ((link_status & PCIM_LINK_STA_WIDTH) >> 4) >> 1;
13527         }
13528     } else {
13529         sc->devinfo.pcie_link_speed =
13530             (link_status & PCIM_LINK_STA_SPEED);
13531         sc->devinfo.pcie_link_width =
13532             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13533     }
13534
13535     BLOGD(sc, DBG_LOAD, "PCIe link speed=%d width=%d\n",
13536           sc->devinfo.pcie_link_speed, sc->devinfo.pcie_link_width);
13537
13538     sc->devinfo.pcie_cap_flags |= BXE_PCIE_CAPABLE_FLAG;
13539     sc->devinfo.pcie_pcie_cap_reg = (uint16_t)reg;
13540
13541     /* check if MSI capability is enabled */
13542     if (pci_find_cap(sc->dev, PCIY_MSI, &reg) == 0) {
13543         if (reg != 0) {
13544             BLOGD(sc, DBG_LOAD, "Found MSI capability at 0x%04x\n", reg);
13545
13546             sc->devinfo.pcie_cap_flags |= BXE_MSI_CAPABLE_FLAG;
13547             sc->devinfo.pcie_msi_cap_reg = (uint16_t)reg;
13548         }
13549     }
13550
13551     /* check if MSI-X capability is enabled */
13552     if (pci_find_cap(sc->dev, PCIY_MSIX, &reg) == 0) {
13553         if (reg != 0) {
13554             BLOGD(sc, DBG_LOAD, "Found MSI-X capability at 0x%04x\n", reg);
13555
13556             sc->devinfo.pcie_cap_flags |= BXE_MSIX_CAPABLE_FLAG;
13557             sc->devinfo.pcie_msix_cap_reg = (uint16_t)reg;
13558         }
13559     }
13560 }
13561
13562 static int
13563 bxe_get_shmem_mf_cfg_info_sd(struct bxe_softc *sc)
13564 {
13565     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13566     uint32_t val;
13567
13568     /* get the outer vlan if we're in switch-dependent mode */
13569
13570     val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13571     mf_info->ext_id = (uint16_t)val;
13572
13573     mf_info->multi_vnics_mode = 1;
13574
13575     if (!VALID_OVLAN(mf_info->ext_id)) {
13576         BLOGE(sc, "Invalid VLAN (%d)\n", mf_info->ext_id);
13577         return (1);
13578     }
13579
13580     /* get the capabilities */
13581     if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13582         FUNC_MF_CFG_PROTOCOL_ISCSI) {
13583         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ISCSI;
13584     } else if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13585                FUNC_MF_CFG_PROTOCOL_FCOE) {
13586         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_FCOE;
13587     } else {
13588         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ETHERNET;
13589     }
13590
13591     mf_info->vnics_per_port =
13592         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13593
13594     return (0);
13595 }
13596
13597 static uint32_t
13598 bxe_get_shmem_ext_proto_support_flags(struct bxe_softc *sc)
13599 {
13600     uint32_t retval = 0;
13601     uint32_t val;
13602
13603     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13604
13605     if (val & MACP_FUNC_CFG_FLAGS_ENABLED) {
13606         if (val & MACP_FUNC_CFG_FLAGS_ETHERNET) {
13607             retval |= MF_PROTO_SUPPORT_ETHERNET;
13608         }
13609         if (val & MACP_FUNC_CFG_FLAGS_ISCSI_OFFLOAD) {
13610             retval |= MF_PROTO_SUPPORT_ISCSI;
13611         }
13612         if (val & MACP_FUNC_CFG_FLAGS_FCOE_OFFLOAD) {
13613             retval |= MF_PROTO_SUPPORT_FCOE;
13614         }
13615     }
13616
13617     return (retval);
13618 }
13619
13620 static int
13621 bxe_get_shmem_mf_cfg_info_si(struct bxe_softc *sc)
13622 {
13623     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13624     uint32_t val;
13625
13626     /*
13627      * There is no outer vlan if we're in switch-independent mode.
13628      * If the mac is valid then assume multi-function.
13629      */
13630
13631     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13632
13633     mf_info->multi_vnics_mode = ((val & MACP_FUNC_CFG_FLAGS_MASK) != 0);
13634
13635     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13636
13637     mf_info->vnics_per_port =
13638         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13639
13640     return (0);
13641 }
13642
13643 static int
13644 bxe_get_shmem_mf_cfg_info_niv(struct bxe_softc *sc)
13645 {
13646     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13647     uint32_t e1hov_tag;
13648     uint32_t func_config;
13649     uint32_t niv_config;
13650
13651     mf_info->multi_vnics_mode = 1;
13652
13653     e1hov_tag   = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13654     func_config = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13655     niv_config  = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].afex_config);
13656
13657     mf_info->ext_id =
13658         (uint16_t)((e1hov_tag & FUNC_MF_CFG_E1HOV_TAG_MASK) >>
13659                    FUNC_MF_CFG_E1HOV_TAG_SHIFT);
13660
13661     mf_info->default_vlan =
13662         (uint16_t)((e1hov_tag & FUNC_MF_CFG_AFEX_VLAN_MASK) >>
13663                    FUNC_MF_CFG_AFEX_VLAN_SHIFT);
13664
13665     mf_info->niv_allowed_priorities =
13666         (uint8_t)((niv_config & FUNC_MF_CFG_AFEX_COS_FILTER_MASK) >>
13667                   FUNC_MF_CFG_AFEX_COS_FILTER_SHIFT);
13668
13669     mf_info->niv_default_cos =
13670         (uint8_t)((func_config & FUNC_MF_CFG_TRANSMIT_PRIORITY_MASK) >>
13671                   FUNC_MF_CFG_TRANSMIT_PRIORITY_SHIFT);
13672
13673     mf_info->afex_vlan_mode =
13674         ((niv_config & FUNC_MF_CFG_AFEX_VLAN_MODE_MASK) >>
13675          FUNC_MF_CFG_AFEX_VLAN_MODE_SHIFT);
13676
13677     mf_info->niv_mba_enabled =
13678         ((niv_config & FUNC_MF_CFG_AFEX_MBA_ENABLED_MASK) >>
13679          FUNC_MF_CFG_AFEX_MBA_ENABLED_SHIFT);
13680
13681     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13682
13683     mf_info->vnics_per_port =
13684         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13685
13686     return (0);
13687 }
13688
13689 static int
13690 bxe_check_valid_mf_cfg(struct bxe_softc *sc)
13691 {
13692     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13693     uint32_t mf_cfg1;
13694     uint32_t mf_cfg2;
13695     uint32_t ovlan1;
13696     uint32_t ovlan2;
13697     uint8_t i, j;
13698
13699     BLOGD(sc, DBG_LOAD, "MF config parameters for function %d\n",
13700           SC_PORT(sc));
13701     BLOGD(sc, DBG_LOAD, "\tmf_config=0x%x\n",
13702           mf_info->mf_config[SC_VN(sc)]);
13703     BLOGD(sc, DBG_LOAD, "\tmulti_vnics_mode=%d\n",
13704           mf_info->multi_vnics_mode);
13705     BLOGD(sc, DBG_LOAD, "\tvnics_per_port=%d\n",
13706           mf_info->vnics_per_port);
13707     BLOGD(sc, DBG_LOAD, "\tovlan/vifid=%d\n",
13708           mf_info->ext_id);
13709     BLOGD(sc, DBG_LOAD, "\tmin_bw=%d/%d/%d/%d\n",
13710           mf_info->min_bw[0], mf_info->min_bw[1],
13711           mf_info->min_bw[2], mf_info->min_bw[3]);
13712     BLOGD(sc, DBG_LOAD, "\tmax_bw=%d/%d/%d/%d\n",
13713           mf_info->max_bw[0], mf_info->max_bw[1],
13714           mf_info->max_bw[2], mf_info->max_bw[3]);
13715     BLOGD(sc, DBG_LOAD, "\tmac_addr: %s\n",
13716           sc->mac_addr_str);
13717
13718     /* various MF mode sanity checks... */
13719
13720     if (mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_HIDE) {
13721         BLOGE(sc, "Enumerated function %d is marked as hidden\n",
13722               SC_PORT(sc));
13723         return (1);
13724     }
13725
13726     if ((mf_info->vnics_per_port > 1) && !mf_info->multi_vnics_mode) {
13727         BLOGE(sc, "vnics_per_port=%d multi_vnics_mode=%d\n",
13728               mf_info->vnics_per_port, mf_info->multi_vnics_mode);
13729         return (1);
13730     }
13731
13732     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13733         /* vnic id > 0 must have valid ovlan in switch-dependent mode */
13734         if ((SC_VN(sc) > 0) && !VALID_OVLAN(OVLAN(sc))) {
13735             BLOGE(sc, "mf_mode=SD vnic_id=%d ovlan=%d\n",
13736                   SC_VN(sc), OVLAN(sc));
13737             return (1);
13738         }
13739
13740         if (!VALID_OVLAN(OVLAN(sc)) && mf_info->multi_vnics_mode) {
13741             BLOGE(sc, "mf_mode=SD multi_vnics_mode=%d ovlan=%d\n",
13742                   mf_info->multi_vnics_mode, OVLAN(sc));
13743             return (1);
13744         }
13745
13746         /*
13747          * Verify all functions are either MF or SF mode. If MF, make sure
13748          * sure that all non-hidden functions have a valid ovlan. If SF,
13749          * make sure that all non-hidden functions have an invalid ovlan.
13750          */
13751         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13752             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13753             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13754             if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13755                 (((mf_info->multi_vnics_mode) && !VALID_OVLAN(ovlan1)) ||
13756                  ((!mf_info->multi_vnics_mode) && VALID_OVLAN(ovlan1)))) {
13757                 BLOGE(sc, "mf_mode=SD function %d MF config "
13758                           "mismatch, multi_vnics_mode=%d ovlan=%d\n",
13759                       i, mf_info->multi_vnics_mode, ovlan1);
13760                 return (1);
13761             }
13762         }
13763
13764         /* Verify all funcs on the same port each have a different ovlan. */
13765         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13766             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13767             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13768             /* iterate from the next function on the port to the max func */
13769             for (j = i + 2; j < MAX_FUNC_NUM; j += 2) {
13770                 mf_cfg2 = MFCFG_RD(sc, func_mf_config[j].config);
13771                 ovlan2  = MFCFG_RD(sc, func_mf_config[j].e1hov_tag);
13772                 if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13773                     VALID_OVLAN(ovlan1) &&
13774                     !(mf_cfg2 & FUNC_MF_CFG_FUNC_HIDE) &&
13775                     VALID_OVLAN(ovlan2) &&
13776                     (ovlan1 == ovlan2)) {
13777                     BLOGE(sc, "mf_mode=SD functions %d and %d "
13778                               "have the same ovlan (%d)\n",
13779                           i, j, ovlan1);
13780                     return (1);
13781                 }
13782             }
13783         }
13784     } /* MULTI_FUNCTION_SD */
13785
13786     return (0);
13787 }
13788
13789 static int
13790 bxe_get_mf_cfg_info(struct bxe_softc *sc)
13791 {
13792     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13793     uint32_t val, mac_upper;
13794     uint8_t i, vnic;
13795
13796     /* initialize mf_info defaults */
13797     mf_info->vnics_per_port   = 1;
13798     mf_info->multi_vnics_mode = FALSE;
13799     mf_info->path_has_ovlan   = FALSE;
13800     mf_info->mf_mode          = SINGLE_FUNCTION;
13801
13802     if (!CHIP_IS_MF_CAP(sc)) {
13803         return (0);
13804     }
13805
13806     if (sc->devinfo.mf_cfg_base == SHMEM_MF_CFG_ADDR_NONE) {
13807         BLOGE(sc, "Invalid mf_cfg_base!\n");
13808         return (1);
13809     }
13810
13811     /* get the MF mode (switch dependent / independent / single-function) */
13812
13813     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
13814
13815     switch (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK)
13816     {
13817     case SHARED_FEAT_CFG_FORCE_SF_MODE_SWITCH_INDEPT:
13818
13819         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13820
13821         /* check for legal upper mac bytes */
13822         if (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT) {
13823             mf_info->mf_mode = MULTI_FUNCTION_SI;
13824         } else {
13825             BLOGE(sc, "Invalid config for Switch Independent mode\n");
13826         }
13827
13828         break;
13829
13830     case SHARED_FEAT_CFG_FORCE_SF_MODE_MF_ALLOWED:
13831     case SHARED_FEAT_CFG_FORCE_SF_MODE_SPIO4:
13832
13833         /* get outer vlan configuration */
13834         val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13835
13836         if ((val & FUNC_MF_CFG_E1HOV_TAG_MASK) !=
13837             FUNC_MF_CFG_E1HOV_TAG_DEFAULT) {
13838             mf_info->mf_mode = MULTI_FUNCTION_SD;
13839         } else {
13840             BLOGE(sc, "Invalid config for Switch Dependent mode\n");
13841         }
13842
13843         break;
13844
13845     case SHARED_FEAT_CFG_FORCE_SF_MODE_FORCED_SF:
13846
13847         /* not in MF mode, vnics_per_port=1 and multi_vnics_mode=FALSE */
13848         return (0);
13849
13850     case SHARED_FEAT_CFG_FORCE_SF_MODE_AFEX_MODE:
13851
13852         /*
13853          * Mark MF mode as NIV if MCP version includes NPAR-SD support
13854          * and the MAC address is valid.
13855          */
13856         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13857
13858         if ((SHMEM2_HAS(sc, afex_driver_support)) &&
13859             (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT)) {
13860             mf_info->mf_mode = MULTI_FUNCTION_AFEX;
13861         } else {
13862             BLOGE(sc, "Invalid config for AFEX mode\n");
13863         }
13864
13865         break;
13866
13867     default:
13868
13869         BLOGE(sc, "Unknown MF mode (0x%08x)\n",
13870               (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK));
13871
13872         return (1);
13873     }
13874
13875     /* set path mf_mode (which could be different than function mf_mode) */
13876     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13877         mf_info->path_has_ovlan = TRUE;
13878     } else if (mf_info->mf_mode == SINGLE_FUNCTION) {
13879         /*
13880          * Decide on path multi vnics mode. If we're not in MF mode and in
13881          * 4-port mode, this is good enough to check vnic-0 of the other port
13882          * on the same path
13883          */
13884         if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13885             uint8_t other_port = !(PORT_ID(sc) & 1);
13886             uint8_t abs_func_other_port = (SC_PATH(sc) + (2 * other_port));
13887
13888             val = MFCFG_RD(sc, func_mf_config[abs_func_other_port].e1hov_tag);
13889
13890             mf_info->path_has_ovlan = VALID_OVLAN((uint16_t)val) ? 1 : 0;
13891         }
13892     }
13893
13894     if (mf_info->mf_mode == SINGLE_FUNCTION) {
13895         /* invalid MF config */
13896         if (SC_VN(sc) >= 1) {
13897             BLOGE(sc, "VNIC ID >= 1 in SF mode\n");
13898             return (1);
13899         }
13900
13901         return (0);
13902     }
13903
13904     /* get the MF configuration */
13905     mf_info->mf_config[SC_VN(sc)] =
13906         MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13907
13908     switch(mf_info->mf_mode)
13909     {
13910     case MULTI_FUNCTION_SD:
13911
13912         bxe_get_shmem_mf_cfg_info_sd(sc);
13913         break;
13914
13915     case MULTI_FUNCTION_SI:
13916
13917         bxe_get_shmem_mf_cfg_info_si(sc);
13918         break;
13919
13920     case MULTI_FUNCTION_AFEX:
13921
13922         bxe_get_shmem_mf_cfg_info_niv(sc);
13923         break;
13924
13925     default:
13926
13927         BLOGE(sc, "Get MF config failed (mf_mode=0x%08x)\n",
13928               mf_info->mf_mode);
13929         return (1);
13930     }
13931
13932     /* get the congestion management parameters */
13933
13934     vnic = 0;
13935     FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13936         /* get min/max bw */
13937         val = MFCFG_RD(sc, func_mf_config[i].config);
13938         mf_info->min_bw[vnic] =
13939             ((val & FUNC_MF_CFG_MIN_BW_MASK) >> FUNC_MF_CFG_MIN_BW_SHIFT);
13940         mf_info->max_bw[vnic] =
13941             ((val & FUNC_MF_CFG_MAX_BW_MASK) >> FUNC_MF_CFG_MAX_BW_SHIFT);
13942         vnic++;
13943     }
13944
13945     return (bxe_check_valid_mf_cfg(sc));
13946 }
13947
13948 static int
13949 bxe_get_shmem_info(struct bxe_softc *sc)
13950 {
13951     int port;
13952     uint32_t mac_hi, mac_lo, val;
13953
13954     port = SC_PORT(sc);
13955     mac_hi = mac_lo = 0;
13956
13957     sc->link_params.sc   = sc;
13958     sc->link_params.port = port;
13959
13960     /* get the hardware config info */
13961     sc->devinfo.hw_config =
13962         SHMEM_RD(sc, dev_info.shared_hw_config.config);
13963     sc->devinfo.hw_config2 =
13964         SHMEM_RD(sc, dev_info.shared_hw_config.config2);
13965
13966     sc->link_params.hw_led_mode =
13967         ((sc->devinfo.hw_config & SHARED_HW_CFG_LED_MODE_MASK) >>
13968          SHARED_HW_CFG_LED_MODE_SHIFT);
13969
13970     /* get the port feature config */
13971     sc->port.config =
13972         SHMEM_RD(sc, dev_info.port_feature_config[port].config),
13973
13974     /* get the link params */
13975     sc->link_params.speed_cap_mask[0] =
13976         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask);
13977     sc->link_params.speed_cap_mask[1] =
13978         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask2);
13979
13980     /* get the lane config */
13981     sc->link_params.lane_config =
13982         SHMEM_RD(sc, dev_info.port_hw_config[port].lane_config);
13983
13984     /* get the link config */
13985     val = SHMEM_RD(sc, dev_info.port_feature_config[port].link_config);
13986     sc->port.link_config[ELINK_INT_PHY] = val;
13987     sc->link_params.switch_cfg = (val & PORT_FEATURE_CONNECTED_SWITCH_MASK);
13988     sc->port.link_config[ELINK_EXT_PHY1] =
13989         SHMEM_RD(sc, dev_info.port_feature_config[port].link_config2);
13990
13991     /* get the override preemphasis flag and enable it or turn it off */
13992     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
13993     if (val & SHARED_FEAT_CFG_OVERRIDE_PREEMPHASIS_CFG_ENABLED) {
13994         sc->link_params.feature_config_flags |=
13995             ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
13996     } else {
13997         sc->link_params.feature_config_flags &=
13998             ~ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
13999     }
14000
14001     /* get the initial value of the link params */
14002     sc->link_params.multi_phy_config =
14003         SHMEM_RD(sc, dev_info.port_hw_config[port].multi_phy_config);
14004
14005     /* get external phy info */
14006     sc->port.ext_phy_config =
14007         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
14008
14009     /* get the multifunction configuration */
14010     bxe_get_mf_cfg_info(sc);
14011
14012     /* get the mac address */
14013     if (IS_MF(sc)) {
14014         mac_hi = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
14015         mac_lo = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_lower);
14016     } else {
14017         mac_hi = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_upper);
14018         mac_lo = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_lower);
14019     }
14020
14021     if ((mac_lo == 0) && (mac_hi == 0)) {
14022         *sc->mac_addr_str = 0;
14023         BLOGE(sc, "No Ethernet address programmed!\n");
14024     } else {
14025         sc->link_params.mac_addr[0] = (uint8_t)(mac_hi >> 8);
14026         sc->link_params.mac_addr[1] = (uint8_t)(mac_hi);
14027         sc->link_params.mac_addr[2] = (uint8_t)(mac_lo >> 24);
14028         sc->link_params.mac_addr[3] = (uint8_t)(mac_lo >> 16);
14029         sc->link_params.mac_addr[4] = (uint8_t)(mac_lo >> 8);
14030         sc->link_params.mac_addr[5] = (uint8_t)(mac_lo);
14031         snprintf(sc->mac_addr_str, sizeof(sc->mac_addr_str),
14032                  "%02x:%02x:%02x:%02x:%02x:%02x",
14033                  sc->link_params.mac_addr[0], sc->link_params.mac_addr[1],
14034                  sc->link_params.mac_addr[2], sc->link_params.mac_addr[3],
14035                  sc->link_params.mac_addr[4], sc->link_params.mac_addr[5]);
14036         BLOGD(sc, DBG_LOAD, "Ethernet address: %s\n", sc->mac_addr_str);
14037     }
14038
14039 #if 0
14040     if (!IS_MF(sc) &&
14041         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14042          PORT_FEAT_CFG_STORAGE_PERSONALITY_FCOE)) {
14043         sc->flags |= BXE_NO_ISCSI;
14044     }
14045     if (!IS_MF(sc) &&
14046         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14047          PORT_FEAT_CFG_STORAGE_PERSONALITY_ISCSI)) {
14048         sc->flags |= BXE_NO_FCOE_FLAG;
14049     }
14050 #endif
14051
14052     return (0);
14053 }
14054
14055 static void
14056 bxe_get_tunable_params(struct bxe_softc *sc)
14057 {
14058     /* sanity checks */
14059
14060     if ((bxe_interrupt_mode != INTR_MODE_INTX) &&
14061         (bxe_interrupt_mode != INTR_MODE_MSI)  &&
14062         (bxe_interrupt_mode != INTR_MODE_MSIX)) {
14063         BLOGW(sc, "invalid interrupt_mode value (%d)\n", bxe_interrupt_mode);
14064         bxe_interrupt_mode = INTR_MODE_MSIX;
14065     }
14066
14067     if ((bxe_queue_count < 0) || (bxe_queue_count > MAX_RSS_CHAINS)) {
14068         BLOGW(sc, "invalid queue_count value (%d)\n", bxe_queue_count);
14069         bxe_queue_count = 0;
14070     }
14071
14072     if ((bxe_max_rx_bufs < 1) || (bxe_max_rx_bufs > RX_BD_USABLE)) {
14073         if (bxe_max_rx_bufs == 0) {
14074             bxe_max_rx_bufs = RX_BD_USABLE;
14075         } else {
14076             BLOGW(sc, "invalid max_rx_bufs (%d)\n", bxe_max_rx_bufs);
14077             bxe_max_rx_bufs = 2048;
14078         }
14079     }
14080
14081     if ((bxe_hc_rx_ticks < 1) || (bxe_hc_rx_ticks > 100)) {
14082         BLOGW(sc, "invalid hc_rx_ticks (%d)\n", bxe_hc_rx_ticks);
14083         bxe_hc_rx_ticks = 25;
14084     }
14085
14086     if ((bxe_hc_tx_ticks < 1) || (bxe_hc_tx_ticks > 100)) {
14087         BLOGW(sc, "invalid hc_tx_ticks (%d)\n", bxe_hc_tx_ticks);
14088         bxe_hc_tx_ticks = 50;
14089     }
14090
14091     if (bxe_max_aggregation_size == 0) {
14092         bxe_max_aggregation_size = TPA_AGG_SIZE;
14093     }
14094
14095     if (bxe_max_aggregation_size > 0xffff) {
14096         BLOGW(sc, "invalid max_aggregation_size (%d)\n",
14097               bxe_max_aggregation_size);
14098         bxe_max_aggregation_size = TPA_AGG_SIZE;
14099     }
14100
14101     if ((bxe_mrrs < -1) || (bxe_mrrs > 3)) {
14102         BLOGW(sc, "invalid mrrs (%d)\n", bxe_mrrs);
14103         bxe_mrrs = -1;
14104     }
14105
14106     if ((bxe_autogreeen < 0) || (bxe_autogreeen > 2)) {
14107         BLOGW(sc, "invalid autogreeen (%d)\n", bxe_autogreeen);
14108         bxe_autogreeen = 0;
14109     }
14110
14111     if ((bxe_udp_rss < 0) || (bxe_udp_rss > 1)) {
14112         BLOGW(sc, "invalid udp_rss (%d)\n", bxe_udp_rss);
14113         bxe_udp_rss = 0;
14114     }
14115
14116     /* pull in user settings */
14117
14118     sc->interrupt_mode       = bxe_interrupt_mode;
14119     sc->max_rx_bufs          = bxe_max_rx_bufs;
14120     sc->hc_rx_ticks          = bxe_hc_rx_ticks;
14121     sc->hc_tx_ticks          = bxe_hc_tx_ticks;
14122     sc->max_aggregation_size = bxe_max_aggregation_size;
14123     sc->mrrs                 = bxe_mrrs;
14124     sc->autogreeen           = bxe_autogreeen;
14125     sc->udp_rss              = bxe_udp_rss;
14126
14127     if (bxe_interrupt_mode == INTR_MODE_INTX) {
14128         sc->num_queues = 1;
14129     } else { /* INTR_MODE_MSI or INTR_MODE_MSIX */
14130         sc->num_queues =
14131             min((bxe_queue_count ? bxe_queue_count : mp_ncpus),
14132                 MAX_RSS_CHAINS);
14133         if (sc->num_queues > mp_ncpus) {
14134             sc->num_queues = mp_ncpus;
14135         }
14136     }
14137
14138     BLOGD(sc, DBG_LOAD,
14139           "User Config: "
14140           "debug=0x%lx "
14141           "interrupt_mode=%d "
14142           "queue_count=%d "
14143           "hc_rx_ticks=%d "
14144           "hc_tx_ticks=%d "
14145           "rx_budget=%d "
14146           "max_aggregation_size=%d "
14147           "mrrs=%d "
14148           "autogreeen=%d "
14149           "udp_rss=%d\n",
14150           bxe_debug,
14151           sc->interrupt_mode,
14152           sc->num_queues,
14153           sc->hc_rx_ticks,
14154           sc->hc_tx_ticks,
14155           bxe_rx_budget,
14156           sc->max_aggregation_size,
14157           sc->mrrs,
14158           sc->autogreeen,
14159           sc->udp_rss);
14160 }
14161
14162 static void
14163 bxe_media_detect(struct bxe_softc *sc)
14164 {
14165     uint32_t phy_idx = bxe_get_cur_phy_idx(sc);
14166     switch (sc->link_params.phy[phy_idx].media_type) {
14167     case ELINK_ETH_PHY_SFPP_10G_FIBER:
14168     case ELINK_ETH_PHY_XFP_FIBER:
14169         BLOGI(sc, "Found 10Gb Fiber media.\n");
14170         sc->media = IFM_10G_SR;
14171         break;
14172     case ELINK_ETH_PHY_SFP_1G_FIBER:
14173         BLOGI(sc, "Found 1Gb Fiber media.\n");
14174         sc->media = IFM_1000_SX;
14175         break;
14176     case ELINK_ETH_PHY_KR:
14177     case ELINK_ETH_PHY_CX4:
14178         BLOGI(sc, "Found 10GBase-CX4 media.\n");
14179         sc->media = IFM_10G_CX4;
14180         break;
14181     case ELINK_ETH_PHY_DA_TWINAX:
14182         BLOGI(sc, "Found 10Gb Twinax media.\n");
14183         sc->media = IFM_10G_TWINAX;
14184         break;
14185     case ELINK_ETH_PHY_BASE_T:
14186         if (sc->link_params.speed_cap_mask[0] &
14187             PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
14188             BLOGI(sc, "Found 10GBase-T media.\n");
14189             sc->media = IFM_10G_T;
14190         } else {
14191             BLOGI(sc, "Found 1000Base-T media.\n");
14192             sc->media = IFM_1000_T;
14193         }
14194         break;
14195     case ELINK_ETH_PHY_NOT_PRESENT:
14196         BLOGI(sc, "Media not present.\n");
14197         sc->media = 0;
14198         break;
14199     case ELINK_ETH_PHY_UNSPECIFIED:
14200     default:
14201         BLOGI(sc, "Unknown media!\n");
14202         sc->media = 0;
14203         break;
14204     }
14205 }
14206
14207 #define GET_FIELD(value, fname)                     \
14208     (((value) & (fname##_MASK)) >> (fname##_SHIFT))
14209 #define IGU_FID(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_FID)
14210 #define IGU_VEC(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_VECTOR)
14211
14212 static int
14213 bxe_get_igu_cam_info(struct bxe_softc *sc)
14214 {
14215     int pfid = SC_FUNC(sc);
14216     int igu_sb_id;
14217     uint32_t val;
14218     uint8_t fid, igu_sb_cnt = 0;
14219
14220     sc->igu_base_sb = 0xff;
14221
14222     if (CHIP_INT_MODE_IS_BC(sc)) {
14223         int vn = SC_VN(sc);
14224         igu_sb_cnt = sc->igu_sb_cnt;
14225         sc->igu_base_sb = ((CHIP_IS_MODE_4_PORT(sc) ? pfid : vn) *
14226                            FP_SB_MAX_E1x);
14227         sc->igu_dsb_id = (E1HVN_MAX * FP_SB_MAX_E1x +
14228                           (CHIP_IS_MODE_4_PORT(sc) ? pfid : vn));
14229         return (0);
14230     }
14231
14232     /* IGU in normal mode - read CAM */
14233     for (igu_sb_id = 0;
14234          igu_sb_id < IGU_REG_MAPPING_MEMORY_SIZE;
14235          igu_sb_id++) {
14236         val = REG_RD(sc, IGU_REG_MAPPING_MEMORY + igu_sb_id * 4);
14237         if (!(val & IGU_REG_MAPPING_MEMORY_VALID)) {
14238             continue;
14239         }
14240         fid = IGU_FID(val);
14241         if ((fid & IGU_FID_ENCODE_IS_PF)) {
14242             if ((fid & IGU_FID_PF_NUM_MASK) != pfid) {
14243                 continue;
14244             }
14245             if (IGU_VEC(val) == 0) {
14246                 /* default status block */
14247                 sc->igu_dsb_id = igu_sb_id;
14248             } else {
14249                 if (sc->igu_base_sb == 0xff) {
14250                     sc->igu_base_sb = igu_sb_id;
14251                 }
14252                 igu_sb_cnt++;
14253             }
14254         }
14255     }
14256
14257     /*
14258      * Due to new PF resource allocation by MFW T7.4 and above, it's optional
14259      * that number of CAM entries will not be equal to the value advertised in
14260      * PCI. Driver should use the minimal value of both as the actual status
14261      * block count
14262      */
14263     sc->igu_sb_cnt = min(sc->igu_sb_cnt, igu_sb_cnt);
14264
14265     if (igu_sb_cnt == 0) {
14266         BLOGE(sc, "CAM configuration error\n");
14267         return (-1);
14268     }
14269
14270     return (0);
14271 }
14272
14273 /*
14274  * Gather various information from the device config space, the device itself,
14275  * shmem, and the user input.
14276  */
14277 static int
14278 bxe_get_device_info(struct bxe_softc *sc)
14279 {
14280     uint32_t val;
14281     int rc;
14282
14283     /* Get the data for the device */
14284     sc->devinfo.vendor_id    = pci_get_vendor(sc->dev);
14285     sc->devinfo.device_id    = pci_get_device(sc->dev);
14286     sc->devinfo.subvendor_id = pci_get_subvendor(sc->dev);
14287     sc->devinfo.subdevice_id = pci_get_subdevice(sc->dev);
14288
14289     /* get the chip revision (chip metal comes from pci config space) */
14290     sc->devinfo.chip_id     =
14291     sc->link_params.chip_id =
14292         (((REG_RD(sc, MISC_REG_CHIP_NUM)                   & 0xffff) << 16) |
14293          ((REG_RD(sc, MISC_REG_CHIP_REV)                   & 0xf)    << 12) |
14294          (((REG_RD(sc, PCICFG_OFFSET + PCI_ID_VAL3) >> 24) & 0xf)    << 4)  |
14295          ((REG_RD(sc, MISC_REG_BOND_ID)                    & 0xf)    << 0));
14296
14297     /* force 57811 according to MISC register */
14298     if (REG_RD(sc, MISC_REG_CHIP_TYPE) & MISC_REG_CHIP_TYPE_57811_MASK) {
14299         if (CHIP_IS_57810(sc)) {
14300             sc->devinfo.chip_id = ((CHIP_NUM_57811 << 16) |
14301                                    (sc->devinfo.chip_id & 0x0000ffff));
14302         } else if (CHIP_IS_57810_MF(sc)) {
14303             sc->devinfo.chip_id = ((CHIP_NUM_57811_MF << 16) |
14304                                    (sc->devinfo.chip_id & 0x0000ffff));
14305         }
14306         sc->devinfo.chip_id |= 0x1;
14307     }
14308
14309     BLOGD(sc, DBG_LOAD,
14310           "chip_id=0x%08x (num=0x%04x rev=0x%01x metal=0x%02x bond=0x%01x)\n",
14311           sc->devinfo.chip_id,
14312           ((sc->devinfo.chip_id >> 16) & 0xffff),
14313           ((sc->devinfo.chip_id >> 12) & 0xf),
14314           ((sc->devinfo.chip_id >>  4) & 0xff),
14315           ((sc->devinfo.chip_id >>  0) & 0xf));
14316
14317     val = (REG_RD(sc, 0x2874) & 0x55);
14318     if ((sc->devinfo.chip_id & 0x1) ||
14319         (CHIP_IS_E1(sc) && val) ||
14320         (CHIP_IS_E1H(sc) && (val == 0x55))) {
14321         sc->flags |= BXE_ONE_PORT_FLAG;
14322         BLOGD(sc, DBG_LOAD, "single port device\n");
14323     }
14324
14325     /* set the doorbell size */
14326     sc->doorbell_size = (1 << BXE_DB_SHIFT);
14327
14328     /* determine whether the device is in 2 port or 4 port mode */
14329     sc->devinfo.chip_port_mode = CHIP_PORT_MODE_NONE; /* E1 & E1h*/
14330     if (CHIP_IS_E2E3(sc)) {
14331         /*
14332          * Read port4mode_en_ovwr[0]:
14333          *   If 1, four port mode is in port4mode_en_ovwr[1].
14334          *   If 0, four port mode is in port4mode_en[0].
14335          */
14336         val = REG_RD(sc, MISC_REG_PORT4MODE_EN_OVWR);
14337         if (val & 1) {
14338             val = ((val >> 1) & 1);
14339         } else {
14340             val = REG_RD(sc, MISC_REG_PORT4MODE_EN);
14341         }
14342
14343         sc->devinfo.chip_port_mode =
14344             (val) ? CHIP_4_PORT_MODE : CHIP_2_PORT_MODE;
14345
14346         BLOGD(sc, DBG_LOAD, "Port mode = %s\n", (val) ? "4" : "2");
14347     }
14348
14349     /* get the function and path info for the device */
14350     bxe_get_function_num(sc);
14351
14352     /* get the shared memory base address */
14353     sc->devinfo.shmem_base     =
14354     sc->link_params.shmem_base =
14355         REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
14356     sc->devinfo.shmem2_base =
14357         REG_RD(sc, (SC_PATH(sc) ? MISC_REG_GENERIC_CR_1 :
14358                                   MISC_REG_GENERIC_CR_0));
14359
14360     BLOGD(sc, DBG_LOAD, "shmem_base=0x%08x, shmem2_base=0x%08x\n",
14361           sc->devinfo.shmem_base, sc->devinfo.shmem2_base);
14362
14363     if (!sc->devinfo.shmem_base) {
14364         /* this should ONLY prevent upcoming shmem reads */
14365         BLOGI(sc, "MCP not active\n");
14366         sc->flags |= BXE_NO_MCP_FLAG;
14367         return (0);
14368     }
14369
14370     /* make sure the shared memory contents are valid */
14371     val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
14372     if ((val & (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) !=
14373         (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) {
14374         BLOGE(sc, "Invalid SHMEM validity signature: 0x%08x\n", val);
14375         return (0);
14376     }
14377     BLOGD(sc, DBG_LOAD, "Valid SHMEM validity signature: 0x%08x\n", val);
14378
14379     /* get the bootcode version */
14380     sc->devinfo.bc_ver = SHMEM_RD(sc, dev_info.bc_rev);
14381     snprintf(sc->devinfo.bc_ver_str,
14382              sizeof(sc->devinfo.bc_ver_str),
14383              "%d.%d.%d",
14384              ((sc->devinfo.bc_ver >> 24) & 0xff),
14385              ((sc->devinfo.bc_ver >> 16) & 0xff),
14386              ((sc->devinfo.bc_ver >>  8) & 0xff));
14387     BLOGD(sc, DBG_LOAD, "Bootcode version: %s\n", sc->devinfo.bc_ver_str);
14388
14389     /* get the bootcode shmem address */
14390     sc->devinfo.mf_cfg_base = bxe_get_shmem_mf_cfg_base(sc);
14391     BLOGD(sc, DBG_LOAD, "mf_cfg_base=0x08%x \n", sc->devinfo.mf_cfg_base);
14392
14393     /* clean indirect addresses as they're not used */
14394     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
14395     if (IS_PF(sc)) {
14396         REG_WR(sc, PXP2_REG_PGL_ADDR_88_F0, 0);
14397         REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F0, 0);
14398         REG_WR(sc, PXP2_REG_PGL_ADDR_90_F0, 0);
14399         REG_WR(sc, PXP2_REG_PGL_ADDR_94_F0, 0);
14400         if (CHIP_IS_E1x(sc)) {
14401             REG_WR(sc, PXP2_REG_PGL_ADDR_88_F1, 0);
14402             REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F1, 0);
14403             REG_WR(sc, PXP2_REG_PGL_ADDR_90_F1, 0);
14404             REG_WR(sc, PXP2_REG_PGL_ADDR_94_F1, 0);
14405         }
14406
14407         /*
14408          * Enable internal target-read (in case we are probed after PF
14409          * FLR). Must be done prior to any BAR read access. Only for
14410          * 57712 and up
14411          */
14412         if (!CHIP_IS_E1x(sc)) {
14413             REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
14414         }
14415     }
14416
14417     /* get the nvram size */
14418     val = REG_RD(sc, MCP_REG_MCPR_NVM_CFG4);
14419     sc->devinfo.flash_size =
14420         (NVRAM_1MB_SIZE << (val & MCPR_NVM_CFG4_FLASH_SIZE));
14421     BLOGD(sc, DBG_LOAD, "nvram flash size: %d\n", sc->devinfo.flash_size);
14422
14423     /* get PCI capabilites */
14424     bxe_probe_pci_caps(sc);
14425
14426     bxe_set_power_state(sc, PCI_PM_D0);
14427
14428     /* get various configuration parameters from shmem */
14429     bxe_get_shmem_info(sc);
14430
14431     if (sc->devinfo.pcie_msix_cap_reg != 0) {
14432         val = pci_read_config(sc->dev,
14433                               (sc->devinfo.pcie_msix_cap_reg +
14434                                PCIR_MSIX_CTRL),
14435                               2);
14436         sc->igu_sb_cnt = (val & PCIM_MSIXCTRL_TABLE_SIZE);
14437     } else {
14438         sc->igu_sb_cnt = 1;
14439     }
14440
14441     sc->igu_base_addr = BAR_IGU_INTMEM;
14442
14443     /* initialize IGU parameters */
14444     if (CHIP_IS_E1x(sc)) {
14445         sc->devinfo.int_block = INT_BLOCK_HC;
14446         sc->igu_dsb_id = DEF_SB_IGU_ID;
14447         sc->igu_base_sb = 0;
14448     } else {
14449         sc->devinfo.int_block = INT_BLOCK_IGU;
14450
14451         /* do not allow device reset during IGU info preocessing */
14452         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14453
14454         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
14455
14456         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14457             int tout = 5000;
14458
14459             BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode\n");
14460
14461             val &= ~(IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN);
14462             REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION, val);
14463             REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x7f);
14464
14465             while (tout && REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14466                 tout--;
14467                 DELAY(1000);
14468             }
14469
14470             if (REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14471                 BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode failed!!!\n");
14472                 bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14473                 return (-1);
14474             }
14475         }
14476
14477         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14478             BLOGD(sc, DBG_LOAD, "IGU Backward Compatible Mode\n");
14479             sc->devinfo.int_block |= INT_BLOCK_MODE_BW_COMP;
14480         } else {
14481             BLOGD(sc, DBG_LOAD, "IGU Normal Mode\n");
14482         }
14483
14484         rc = bxe_get_igu_cam_info(sc);
14485
14486         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14487
14488         if (rc) {
14489             return (rc);
14490         }
14491     }
14492
14493     /*
14494      * Get base FW non-default (fast path) status block ID. This value is
14495      * used to initialize the fw_sb_id saved on the fp/queue structure to
14496      * determine the id used by the FW.
14497      */
14498     if (CHIP_IS_E1x(sc)) {
14499         sc->base_fw_ndsb = ((SC_PORT(sc) * FP_SB_MAX_E1x) + SC_L_ID(sc));
14500     } else {
14501         /*
14502          * 57712+ - We currently use one FW SB per IGU SB (Rx and Tx of
14503          * the same queue are indicated on the same IGU SB). So we prefer
14504          * FW and IGU SBs to be the same value.
14505          */
14506         sc->base_fw_ndsb = sc->igu_base_sb;
14507     }
14508
14509     BLOGD(sc, DBG_LOAD,
14510           "igu_dsb_id=%d igu_base_sb=%d igu_sb_cnt=%d base_fw_ndsb=%d\n",
14511           sc->igu_dsb_id, sc->igu_base_sb,
14512           sc->igu_sb_cnt, sc->base_fw_ndsb);
14513
14514     elink_phy_probe(&sc->link_params);
14515
14516     return (0);
14517 }
14518
14519 static void
14520 bxe_link_settings_supported(struct bxe_softc *sc,
14521                             uint32_t         switch_cfg)
14522 {
14523     uint32_t cfg_size = 0;
14524     uint32_t idx;
14525     uint8_t port = SC_PORT(sc);
14526
14527     /* aggregation of supported attributes of all external phys */
14528     sc->port.supported[0] = 0;
14529     sc->port.supported[1] = 0;
14530
14531     switch (sc->link_params.num_phys) {
14532     case 1:
14533         sc->port.supported[0] = sc->link_params.phy[ELINK_INT_PHY].supported;
14534         cfg_size = 1;
14535         break;
14536     case 2:
14537         sc->port.supported[0] = sc->link_params.phy[ELINK_EXT_PHY1].supported;
14538         cfg_size = 1;
14539         break;
14540     case 3:
14541         if (sc->link_params.multi_phy_config &
14542             PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
14543             sc->port.supported[1] =
14544                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14545             sc->port.supported[0] =
14546                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14547         } else {
14548             sc->port.supported[0] =
14549                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14550             sc->port.supported[1] =
14551                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14552         }
14553         cfg_size = 2;
14554         break;
14555     }
14556
14557     if (!(sc->port.supported[0] || sc->port.supported[1])) {
14558         BLOGE(sc, "Invalid phy config in NVRAM (PHY1=0x%08x PHY2=0x%08x)\n",
14559               SHMEM_RD(sc,
14560                        dev_info.port_hw_config[port].external_phy_config),
14561               SHMEM_RD(sc,
14562                        dev_info.port_hw_config[port].external_phy_config2));
14563         return;
14564     }
14565
14566     if (CHIP_IS_E3(sc))
14567         sc->port.phy_addr = REG_RD(sc, MISC_REG_WC0_CTRL_PHY_ADDR);
14568     else {
14569         switch (switch_cfg) {
14570         case ELINK_SWITCH_CFG_1G:
14571             sc->port.phy_addr =
14572                 REG_RD(sc, NIG_REG_SERDES0_CTRL_PHY_ADDR + port*0x10);
14573             break;
14574         case ELINK_SWITCH_CFG_10G:
14575             sc->port.phy_addr =
14576                 REG_RD(sc, NIG_REG_XGXS0_CTRL_PHY_ADDR + port*0x18);
14577             break;
14578         default:
14579             BLOGE(sc, "Invalid switch config in link_config=0x%08x\n",
14580                   sc->port.link_config[0]);
14581             return;
14582         }
14583     }
14584
14585     BLOGD(sc, DBG_LOAD, "PHY addr 0x%08x\n", sc->port.phy_addr);
14586
14587     /* mask what we support according to speed_cap_mask per configuration */
14588     for (idx = 0; idx < cfg_size; idx++) {
14589         if (!(sc->link_params.speed_cap_mask[idx] &
14590               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_HALF)) {
14591             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Half;
14592         }
14593
14594         if (!(sc->link_params.speed_cap_mask[idx] &
14595               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_FULL)) {
14596             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Full;
14597         }
14598
14599         if (!(sc->link_params.speed_cap_mask[idx] &
14600               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_HALF)) {
14601             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Half;
14602         }
14603
14604         if (!(sc->link_params.speed_cap_mask[idx] &
14605               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_FULL)) {
14606             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Full;
14607         }
14608
14609         if (!(sc->link_params.speed_cap_mask[idx] &
14610               PORT_HW_CFG_SPEED_CAPABILITY_D0_1G)) {
14611             sc->port.supported[idx] &= ~ELINK_SUPPORTED_1000baseT_Full;
14612         }
14613
14614         if (!(sc->link_params.speed_cap_mask[idx] &
14615               PORT_HW_CFG_SPEED_CAPABILITY_D0_2_5G)) {
14616             sc->port.supported[idx] &= ~ELINK_SUPPORTED_2500baseX_Full;
14617         }
14618
14619         if (!(sc->link_params.speed_cap_mask[idx] &
14620               PORT_HW_CFG_SPEED_CAPABILITY_D0_10G)) {
14621             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10000baseT_Full;
14622         }
14623
14624         if (!(sc->link_params.speed_cap_mask[idx] &
14625               PORT_HW_CFG_SPEED_CAPABILITY_D0_20G)) {
14626             sc->port.supported[idx] &= ~ELINK_SUPPORTED_20000baseKR2_Full;
14627         }
14628     }
14629
14630     BLOGD(sc, DBG_LOAD, "PHY supported 0=0x%08x 1=0x%08x\n",
14631           sc->port.supported[0], sc->port.supported[1]);
14632 }
14633
14634 static void
14635 bxe_link_settings_requested(struct bxe_softc *sc)
14636 {
14637     uint32_t link_config;
14638     uint32_t idx;
14639     uint32_t cfg_size = 0;
14640
14641     sc->port.advertising[0] = 0;
14642     sc->port.advertising[1] = 0;
14643
14644     switch (sc->link_params.num_phys) {
14645     case 1:
14646     case 2:
14647         cfg_size = 1;
14648         break;
14649     case 3:
14650         cfg_size = 2;
14651         break;
14652     }
14653
14654     for (idx = 0; idx < cfg_size; idx++) {
14655         sc->link_params.req_duplex[idx] = DUPLEX_FULL;
14656         link_config = sc->port.link_config[idx];
14657
14658         switch (link_config & PORT_FEATURE_LINK_SPEED_MASK) {
14659         case PORT_FEATURE_LINK_SPEED_AUTO:
14660             if (sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg) {
14661                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14662                 sc->port.advertising[idx] |= sc->port.supported[idx];
14663                 if (sc->link_params.phy[ELINK_EXT_PHY1].type ==
14664                     PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BCM84833)
14665                     sc->port.advertising[idx] |=
14666                         (ELINK_SUPPORTED_100baseT_Half |
14667                          ELINK_SUPPORTED_100baseT_Full);
14668             } else {
14669                 /* force 10G, no AN */
14670                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14671                 sc->port.advertising[idx] |=
14672                     (ADVERTISED_10000baseT_Full | ADVERTISED_FIBRE);
14673                 continue;
14674             }
14675             break;
14676
14677         case PORT_FEATURE_LINK_SPEED_10M_FULL:
14678             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Full) {
14679                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14680                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Full |
14681                                               ADVERTISED_TP);
14682             } else {
14683                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14684                           "speed_cap_mask=0x%08x\n",
14685                       link_config, sc->link_params.speed_cap_mask[idx]);
14686                 return;
14687             }
14688             break;
14689
14690         case PORT_FEATURE_LINK_SPEED_10M_HALF:
14691             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Half) {
14692                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14693                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14694                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Half |
14695                                               ADVERTISED_TP);
14696             } else {
14697                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14698                           "speed_cap_mask=0x%08x\n",
14699                       link_config, sc->link_params.speed_cap_mask[idx]);
14700                 return;
14701             }
14702             break;
14703
14704         case PORT_FEATURE_LINK_SPEED_100M_FULL:
14705             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Full) {
14706                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14707                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Full |
14708                                               ADVERTISED_TP);
14709             } else {
14710                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14711                           "speed_cap_mask=0x%08x\n",
14712                       link_config, sc->link_params.speed_cap_mask[idx]);
14713                 return;
14714             }
14715             break;
14716
14717         case PORT_FEATURE_LINK_SPEED_100M_HALF:
14718             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Half) {
14719                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14720                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14721                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Half |
14722                                               ADVERTISED_TP);
14723             } else {
14724                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14725                           "speed_cap_mask=0x%08x\n",
14726                       link_config, sc->link_params.speed_cap_mask[idx]);
14727                 return;
14728             }
14729             break;
14730
14731         case PORT_FEATURE_LINK_SPEED_1G:
14732             if (sc->port.supported[idx] & ELINK_SUPPORTED_1000baseT_Full) {
14733                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_1000;
14734                 sc->port.advertising[idx] |= (ADVERTISED_1000baseT_Full |
14735                                               ADVERTISED_TP);
14736             } else {
14737                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14738                           "speed_cap_mask=0x%08x\n",
14739                       link_config, sc->link_params.speed_cap_mask[idx]);
14740                 return;
14741             }
14742             break;
14743
14744         case PORT_FEATURE_LINK_SPEED_2_5G:
14745             if (sc->port.supported[idx] & ELINK_SUPPORTED_2500baseX_Full) {
14746                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_2500;
14747                 sc->port.advertising[idx] |= (ADVERTISED_2500baseX_Full |
14748                                               ADVERTISED_TP);
14749             } else {
14750                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14751                           "speed_cap_mask=0x%08x\n",
14752                       link_config, sc->link_params.speed_cap_mask[idx]);
14753                 return;
14754             }
14755             break;
14756
14757         case PORT_FEATURE_LINK_SPEED_10G_CX4:
14758             if (sc->port.supported[idx] & ELINK_SUPPORTED_10000baseT_Full) {
14759                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14760                 sc->port.advertising[idx] |= (ADVERTISED_10000baseT_Full |
14761                                               ADVERTISED_FIBRE);
14762             } else {
14763                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14764                           "speed_cap_mask=0x%08x\n",
14765                       link_config, sc->link_params.speed_cap_mask[idx]);
14766                 return;
14767             }
14768             break;
14769
14770         case PORT_FEATURE_LINK_SPEED_20G:
14771             sc->link_params.req_line_speed[idx] = ELINK_SPEED_20000;
14772             break;
14773
14774         default:
14775             BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14776                       "speed_cap_mask=0x%08x\n",
14777                   link_config, sc->link_params.speed_cap_mask[idx]);
14778             sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14779             sc->port.advertising[idx] = sc->port.supported[idx];
14780             break;
14781         }
14782
14783         sc->link_params.req_flow_ctrl[idx] =
14784             (link_config & PORT_FEATURE_FLOW_CONTROL_MASK);
14785
14786         if (sc->link_params.req_flow_ctrl[idx] == ELINK_FLOW_CTRL_AUTO) {
14787             if (!(sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg)) {
14788                 sc->link_params.req_flow_ctrl[idx] = ELINK_FLOW_CTRL_NONE;
14789             } else {
14790                 bxe_set_requested_fc(sc);
14791             }
14792         }
14793
14794         BLOGD(sc, DBG_LOAD, "req_line_speed=%d req_duplex=%d "
14795                             "req_flow_ctrl=0x%x advertising=0x%x\n",
14796               sc->link_params.req_line_speed[idx],
14797               sc->link_params.req_duplex[idx],
14798               sc->link_params.req_flow_ctrl[idx],
14799               sc->port.advertising[idx]);
14800     }
14801 }
14802
14803 static void
14804 bxe_get_phy_info(struct bxe_softc *sc)
14805 {
14806     uint8_t port = SC_PORT(sc);
14807     uint32_t config = sc->port.config;
14808     uint32_t eee_mode;
14809
14810     /* shmem data already read in bxe_get_shmem_info() */
14811
14812     BLOGD(sc, DBG_LOAD, "lane_config=0x%08x speed_cap_mask0=0x%08x "
14813                         "link_config0=0x%08x\n",
14814                sc->link_params.lane_config,
14815                sc->link_params.speed_cap_mask[0],
14816                sc->port.link_config[0]);
14817
14818     bxe_link_settings_supported(sc, sc->link_params.switch_cfg);
14819     bxe_link_settings_requested(sc);
14820
14821     if (sc->autogreeen == AUTO_GREEN_FORCE_ON) {
14822         sc->link_params.feature_config_flags |=
14823             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14824     } else if (sc->autogreeen == AUTO_GREEN_FORCE_OFF) {
14825         sc->link_params.feature_config_flags &=
14826             ~ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14827     } else if (config & PORT_FEAT_CFG_AUTOGREEEN_ENABLED) {
14828         sc->link_params.feature_config_flags |=
14829             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14830     }
14831
14832     /* configure link feature according to nvram value */
14833     eee_mode =
14834         (((SHMEM_RD(sc, dev_info.port_feature_config[port].eee_power_mode)) &
14835           PORT_FEAT_CFG_EEE_POWER_MODE_MASK) >>
14836          PORT_FEAT_CFG_EEE_POWER_MODE_SHIFT);
14837     if (eee_mode != PORT_FEAT_CFG_EEE_POWER_MODE_DISABLED) {
14838         sc->link_params.eee_mode = (ELINK_EEE_MODE_ADV_LPI |
14839                                     ELINK_EEE_MODE_ENABLE_LPI |
14840                                     ELINK_EEE_MODE_OUTPUT_TIME);
14841     } else {
14842         sc->link_params.eee_mode = 0;
14843     }
14844
14845     /* get the media type */
14846     bxe_media_detect(sc);
14847 }
14848
14849 static void
14850 bxe_get_params(struct bxe_softc *sc)
14851 {
14852     /* get user tunable params */
14853     bxe_get_tunable_params(sc);
14854
14855     /* select the RX and TX ring sizes */
14856     sc->tx_ring_size = TX_BD_USABLE;
14857     sc->rx_ring_size = RX_BD_USABLE;
14858
14859     /* XXX disable WoL */
14860     sc->wol = 0;
14861 }
14862
14863 static void
14864 bxe_set_modes_bitmap(struct bxe_softc *sc)
14865 {
14866     uint32_t flags = 0;
14867
14868     if (CHIP_REV_IS_FPGA(sc)) {
14869         SET_FLAGS(flags, MODE_FPGA);
14870     } else if (CHIP_REV_IS_EMUL(sc)) {
14871         SET_FLAGS(flags, MODE_EMUL);
14872     } else {
14873         SET_FLAGS(flags, MODE_ASIC);
14874     }
14875
14876     if (CHIP_IS_MODE_4_PORT(sc)) {
14877         SET_FLAGS(flags, MODE_PORT4);
14878     } else {
14879         SET_FLAGS(flags, MODE_PORT2);
14880     }
14881
14882     if (CHIP_IS_E2(sc)) {
14883         SET_FLAGS(flags, MODE_E2);
14884     } else if (CHIP_IS_E3(sc)) {
14885         SET_FLAGS(flags, MODE_E3);
14886         if (CHIP_REV(sc) == CHIP_REV_Ax) {
14887             SET_FLAGS(flags, MODE_E3_A0);
14888         } else /*if (CHIP_REV(sc) == CHIP_REV_Bx)*/ {
14889             SET_FLAGS(flags, MODE_E3_B0 | MODE_COS3);
14890         }
14891     }
14892
14893     if (IS_MF(sc)) {
14894         SET_FLAGS(flags, MODE_MF);
14895         switch (sc->devinfo.mf_info.mf_mode) {
14896         case MULTI_FUNCTION_SD:
14897             SET_FLAGS(flags, MODE_MF_SD);
14898             break;
14899         case MULTI_FUNCTION_SI:
14900             SET_FLAGS(flags, MODE_MF_SI);
14901             break;
14902         case MULTI_FUNCTION_AFEX:
14903             SET_FLAGS(flags, MODE_MF_AFEX);
14904             break;
14905         }
14906     } else {
14907         SET_FLAGS(flags, MODE_SF);
14908     }
14909
14910 #if defined(__LITTLE_ENDIAN)
14911     SET_FLAGS(flags, MODE_LITTLE_ENDIAN);
14912 #else /* __BIG_ENDIAN */
14913     SET_FLAGS(flags, MODE_BIG_ENDIAN);
14914 #endif
14915
14916     INIT_MODE_FLAGS(sc) = flags;
14917 }
14918
14919 static int
14920 bxe_alloc_hsi_mem(struct bxe_softc *sc)
14921 {
14922     struct bxe_fastpath *fp;
14923     bus_addr_t busaddr;
14924     int max_agg_queues;
14925     int max_segments;
14926     bus_size_t max_size;
14927     bus_size_t max_seg_size;
14928     char buf[32];
14929     int rc;
14930     int i, j;
14931
14932     /* XXX zero out all vars here and call bxe_alloc_hsi_mem on error */
14933
14934     /* allocate the parent bus DMA tag */
14935     rc = bus_dma_tag_create(bus_get_dma_tag(sc->dev), /* parent tag */
14936                             1,                        /* alignment */
14937                             0,                        /* boundary limit */
14938                             BUS_SPACE_MAXADDR,        /* restricted low */
14939                             BUS_SPACE_MAXADDR,        /* restricted hi */
14940                             NULL,                     /* addr filter() */
14941                             NULL,                     /* addr filter() arg */
14942                             BUS_SPACE_MAXSIZE_32BIT,  /* max map size */
14943                             BUS_SPACE_UNRESTRICTED,   /* num discontinuous */
14944                             BUS_SPACE_MAXSIZE_32BIT,  /* max seg size */
14945                             0,                        /* flags */
14946                             NULL,                     /* lock() */
14947                             NULL,                     /* lock() arg */
14948                             &sc->parent_dma_tag);     /* returned dma tag */
14949     if (rc != 0) {
14950         BLOGE(sc, "Failed to alloc parent DMA tag (%d)!\n", rc);
14951         return (1);
14952     }
14953
14954     /************************/
14955     /* DEFAULT STATUS BLOCK */
14956     /************************/
14957
14958     if (bxe_dma_alloc(sc, sizeof(struct host_sp_status_block),
14959                       &sc->def_sb_dma, "default status block") != 0) {
14960         /* XXX */
14961         bus_dma_tag_destroy(sc->parent_dma_tag);
14962         return (1);
14963     }
14964
14965     sc->def_sb = (struct host_sp_status_block *)sc->def_sb_dma.vaddr;
14966
14967     /***************/
14968     /* EVENT QUEUE */
14969     /***************/
14970
14971     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
14972                       &sc->eq_dma, "event queue") != 0) {
14973         /* XXX */
14974         bxe_dma_free(sc, &sc->def_sb_dma);
14975         sc->def_sb = NULL;
14976         bus_dma_tag_destroy(sc->parent_dma_tag);
14977         return (1);
14978     }
14979
14980     sc->eq = (union event_ring_elem * )sc->eq_dma.vaddr;
14981
14982     /*************/
14983     /* SLOW PATH */
14984     /*************/
14985
14986     if (bxe_dma_alloc(sc, sizeof(struct bxe_slowpath),
14987                       &sc->sp_dma, "slow path") != 0) {
14988         /* XXX */
14989         bxe_dma_free(sc, &sc->eq_dma);
14990         sc->eq = NULL;
14991         bxe_dma_free(sc, &sc->def_sb_dma);
14992         sc->def_sb = NULL;
14993         bus_dma_tag_destroy(sc->parent_dma_tag);
14994         return (1);
14995     }
14996
14997     sc->sp = (struct bxe_slowpath *)sc->sp_dma.vaddr;
14998
14999     /*******************/
15000     /* SLOW PATH QUEUE */
15001     /*******************/
15002
15003     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15004                       &sc->spq_dma, "slow path queue") != 0) {
15005         /* XXX */
15006         bxe_dma_free(sc, &sc->sp_dma);
15007         sc->sp = NULL;
15008         bxe_dma_free(sc, &sc->eq_dma);
15009         sc->eq = NULL;
15010         bxe_dma_free(sc, &sc->def_sb_dma);
15011         sc->def_sb = NULL;
15012         bus_dma_tag_destroy(sc->parent_dma_tag);
15013         return (1);
15014     }
15015
15016     sc->spq = (struct eth_spe *)sc->spq_dma.vaddr;
15017
15018     /***************************/
15019     /* FW DECOMPRESSION BUFFER */
15020     /***************************/
15021
15022     if (bxe_dma_alloc(sc, FW_BUF_SIZE, &sc->gz_buf_dma,
15023                       "fw decompression buffer") != 0) {
15024         /* XXX */
15025         bxe_dma_free(sc, &sc->spq_dma);
15026         sc->spq = NULL;
15027         bxe_dma_free(sc, &sc->sp_dma);
15028         sc->sp = NULL;
15029         bxe_dma_free(sc, &sc->eq_dma);
15030         sc->eq = NULL;
15031         bxe_dma_free(sc, &sc->def_sb_dma);
15032         sc->def_sb = NULL;
15033         bus_dma_tag_destroy(sc->parent_dma_tag);
15034         return (1);
15035     }
15036
15037     sc->gz_buf = (void *)sc->gz_buf_dma.vaddr;
15038
15039     if ((sc->gz_strm =
15040          malloc(sizeof(*sc->gz_strm), M_DEVBUF, M_NOWAIT)) == NULL) {
15041         /* XXX */
15042         bxe_dma_free(sc, &sc->gz_buf_dma);
15043         sc->gz_buf = NULL;
15044         bxe_dma_free(sc, &sc->spq_dma);
15045         sc->spq = NULL;
15046         bxe_dma_free(sc, &sc->sp_dma);
15047         sc->sp = NULL;
15048         bxe_dma_free(sc, &sc->eq_dma);
15049         sc->eq = NULL;
15050         bxe_dma_free(sc, &sc->def_sb_dma);
15051         sc->def_sb = NULL;
15052         bus_dma_tag_destroy(sc->parent_dma_tag);
15053         return (1);
15054     }
15055
15056     /*************/
15057     /* FASTPATHS */
15058     /*************/
15059
15060     /* allocate DMA memory for each fastpath structure */
15061     for (i = 0; i < sc->num_queues; i++) {
15062         fp = &sc->fp[i];
15063         fp->sc    = sc;
15064         fp->index = i;
15065
15066         /*******************/
15067         /* FP STATUS BLOCK */
15068         /*******************/
15069
15070         snprintf(buf, sizeof(buf), "fp %d status block", i);
15071         if (bxe_dma_alloc(sc, sizeof(union bxe_host_hc_status_block),
15072                           &fp->sb_dma, buf) != 0) {
15073             /* XXX unwind and free previous fastpath allocations */
15074             BLOGE(sc, "Failed to alloc %s\n", buf);
15075             return (1);
15076         } else {
15077             if (CHIP_IS_E2E3(sc)) {
15078                 fp->status_block.e2_sb =
15079                     (struct host_hc_status_block_e2 *)fp->sb_dma.vaddr;
15080             } else {
15081                 fp->status_block.e1x_sb =
15082                     (struct host_hc_status_block_e1x *)fp->sb_dma.vaddr;
15083             }
15084         }
15085
15086         /******************/
15087         /* FP TX BD CHAIN */
15088         /******************/
15089
15090         snprintf(buf, sizeof(buf), "fp %d tx bd chain", i);
15091         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * TX_BD_NUM_PAGES),
15092                           &fp->tx_dma, buf) != 0) {
15093             /* XXX unwind and free previous fastpath allocations */
15094             BLOGE(sc, "Failed to alloc %s\n", buf);
15095             return (1);
15096         } else {
15097             fp->tx_chain = (union eth_tx_bd_types *)fp->tx_dma.vaddr;
15098         }
15099
15100         /* link together the tx bd chain pages */
15101         for (j = 1; j <= TX_BD_NUM_PAGES; j++) {
15102             /* index into the tx bd chain array to last entry per page */
15103             struct eth_tx_next_bd *tx_next_bd =
15104                 &fp->tx_chain[TX_BD_TOTAL_PER_PAGE * j - 1].next_bd;
15105             /* point to the next page and wrap from last page */
15106             busaddr = (fp->tx_dma.paddr +
15107                        (BCM_PAGE_SIZE * (j % TX_BD_NUM_PAGES)));
15108             tx_next_bd->addr_hi = htole32(U64_HI(busaddr));
15109             tx_next_bd->addr_lo = htole32(U64_LO(busaddr));
15110         }
15111
15112         /******************/
15113         /* FP RX BD CHAIN */
15114         /******************/
15115
15116         snprintf(buf, sizeof(buf), "fp %d rx bd chain", i);
15117         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_BD_NUM_PAGES),
15118                           &fp->rx_dma, buf) != 0) {
15119             /* XXX unwind and free previous fastpath allocations */
15120             BLOGE(sc, "Failed to alloc %s\n", buf);
15121             return (1);
15122         } else {
15123             fp->rx_chain = (struct eth_rx_bd *)fp->rx_dma.vaddr;
15124         }
15125
15126         /* link together the rx bd chain pages */
15127         for (j = 1; j <= RX_BD_NUM_PAGES; j++) {
15128             /* index into the rx bd chain array to last entry per page */
15129             struct eth_rx_bd *rx_bd =
15130                 &fp->rx_chain[RX_BD_TOTAL_PER_PAGE * j - 2];
15131             /* point to the next page and wrap from last page */
15132             busaddr = (fp->rx_dma.paddr +
15133                        (BCM_PAGE_SIZE * (j % RX_BD_NUM_PAGES)));
15134             rx_bd->addr_hi = htole32(U64_HI(busaddr));
15135             rx_bd->addr_lo = htole32(U64_LO(busaddr));
15136         }
15137
15138         /*******************/
15139         /* FP RX RCQ CHAIN */
15140         /*******************/
15141
15142         snprintf(buf, sizeof(buf), "fp %d rcq chain", i);
15143         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RCQ_NUM_PAGES),
15144                           &fp->rcq_dma, buf) != 0) {
15145             /* XXX unwind and free previous fastpath allocations */
15146             BLOGE(sc, "Failed to alloc %s\n", buf);
15147             return (1);
15148         } else {
15149             fp->rcq_chain = (union eth_rx_cqe *)fp->rcq_dma.vaddr;
15150         }
15151
15152         /* link together the rcq chain pages */
15153         for (j = 1; j <= RCQ_NUM_PAGES; j++) {
15154             /* index into the rcq chain array to last entry per page */
15155             struct eth_rx_cqe_next_page *rx_cqe_next =
15156                 (struct eth_rx_cqe_next_page *)
15157                 &fp->rcq_chain[RCQ_TOTAL_PER_PAGE * j - 1];
15158             /* point to the next page and wrap from last page */
15159             busaddr = (fp->rcq_dma.paddr +
15160                        (BCM_PAGE_SIZE * (j % RCQ_NUM_PAGES)));
15161             rx_cqe_next->addr_hi = htole32(U64_HI(busaddr));
15162             rx_cqe_next->addr_lo = htole32(U64_LO(busaddr));
15163         }
15164
15165         /*******************/
15166         /* FP RX SGE CHAIN */
15167         /*******************/
15168
15169         snprintf(buf, sizeof(buf), "fp %d sge chain", i);
15170         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_SGE_NUM_PAGES),
15171                           &fp->rx_sge_dma, buf) != 0) {
15172             /* XXX unwind and free previous fastpath allocations */
15173             BLOGE(sc, "Failed to alloc %s\n", buf);
15174             return (1);
15175         } else {
15176             fp->rx_sge_chain = (struct eth_rx_sge *)fp->rx_sge_dma.vaddr;
15177         }
15178
15179         /* link together the sge chain pages */
15180         for (j = 1; j <= RX_SGE_NUM_PAGES; j++) {
15181             /* index into the rcq chain array to last entry per page */
15182             struct eth_rx_sge *rx_sge =
15183                 &fp->rx_sge_chain[RX_SGE_TOTAL_PER_PAGE * j - 2];
15184             /* point to the next page and wrap from last page */
15185             busaddr = (fp->rx_sge_dma.paddr +
15186                        (BCM_PAGE_SIZE * (j % RX_SGE_NUM_PAGES)));
15187             rx_sge->addr_hi = htole32(U64_HI(busaddr));
15188             rx_sge->addr_lo = htole32(U64_LO(busaddr));
15189         }
15190
15191         /***********************/
15192         /* FP TX MBUF DMA MAPS */
15193         /***********************/
15194
15195         /* set required sizes before mapping to conserve resources */
15196         if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
15197             max_size     = BXE_TSO_MAX_SIZE;
15198             max_segments = BXE_TSO_MAX_SEGMENTS;
15199             max_seg_size = BXE_TSO_MAX_SEG_SIZE;
15200         } else {
15201             max_size     = (MCLBYTES * BXE_MAX_SEGMENTS);
15202             max_segments = BXE_MAX_SEGMENTS;
15203             max_seg_size = MCLBYTES;
15204         }
15205
15206         /* create a dma tag for the tx mbufs */
15207         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15208                                 1,                  /* alignment */
15209                                 0,                  /* boundary limit */
15210                                 BUS_SPACE_MAXADDR,  /* restricted low */
15211                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15212                                 NULL,               /* addr filter() */
15213                                 NULL,               /* addr filter() arg */
15214                                 max_size,           /* max map size */
15215                                 max_segments,       /* num discontinuous */
15216                                 max_seg_size,       /* max seg size */
15217                                 0,                  /* flags */
15218                                 NULL,               /* lock() */
15219                                 NULL,               /* lock() arg */
15220                                 &fp->tx_mbuf_tag);  /* returned dma tag */
15221         if (rc != 0) {
15222             /* XXX unwind and free previous fastpath allocations */
15223             BLOGE(sc, "Failed to create dma tag for "
15224                       "'fp %d tx mbufs' (%d)\n",
15225                   i, rc);
15226             return (1);
15227         }
15228
15229         /* create dma maps for each of the tx mbuf clusters */
15230         for (j = 0; j < TX_BD_TOTAL; j++) {
15231             if (bus_dmamap_create(fp->tx_mbuf_tag,
15232                                   BUS_DMA_NOWAIT,
15233                                   &fp->tx_mbuf_chain[j].m_map)) {
15234                 /* XXX unwind and free previous fastpath allocations */
15235                 BLOGE(sc, "Failed to create dma map for "
15236                           "'fp %d tx mbuf %d' (%d)\n",
15237                       i, j, rc);
15238                 return (1);
15239             }
15240         }
15241
15242         /***********************/
15243         /* FP RX MBUF DMA MAPS */
15244         /***********************/
15245
15246         /* create a dma tag for the rx mbufs */
15247         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15248                                 1,                  /* alignment */
15249                                 0,                  /* boundary limit */
15250                                 BUS_SPACE_MAXADDR,  /* restricted low */
15251                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15252                                 NULL,               /* addr filter() */
15253                                 NULL,               /* addr filter() arg */
15254                                 MJUM9BYTES,         /* max map size */
15255                                 1,                  /* num discontinuous */
15256                                 MJUM9BYTES,         /* max seg size */
15257                                 0,                  /* flags */
15258                                 NULL,               /* lock() */
15259                                 NULL,               /* lock() arg */
15260                                 &fp->rx_mbuf_tag);  /* returned dma tag */
15261         if (rc != 0) {
15262             /* XXX unwind and free previous fastpath allocations */
15263             BLOGE(sc, "Failed to create dma tag for "
15264                       "'fp %d rx mbufs' (%d)\n",
15265                   i, rc);
15266             return (1);
15267         }
15268
15269         /* create dma maps for each of the rx mbuf clusters */
15270         for (j = 0; j < RX_BD_TOTAL; j++) {
15271             if (bus_dmamap_create(fp->rx_mbuf_tag,
15272                                   BUS_DMA_NOWAIT,
15273                                   &fp->rx_mbuf_chain[j].m_map)) {
15274                 /* XXX unwind and free previous fastpath allocations */
15275                 BLOGE(sc, "Failed to create dma map for "
15276                           "'fp %d rx mbuf %d' (%d)\n",
15277                       i, j, rc);
15278                 return (1);
15279             }
15280         }
15281
15282         /* create dma map for the spare rx mbuf cluster */
15283         if (bus_dmamap_create(fp->rx_mbuf_tag,
15284                               BUS_DMA_NOWAIT,
15285                               &fp->rx_mbuf_spare_map)) {
15286             /* XXX unwind and free previous fastpath allocations */
15287             BLOGE(sc, "Failed to create dma map for "
15288                       "'fp %d spare rx mbuf' (%d)\n",
15289                   i, rc);
15290             return (1);
15291         }
15292
15293         /***************************/
15294         /* FP RX SGE MBUF DMA MAPS */
15295         /***************************/
15296
15297         /* create a dma tag for the rx sge mbufs */
15298         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15299                                 1,                  /* alignment */
15300                                 0,                  /* boundary limit */
15301                                 BUS_SPACE_MAXADDR,  /* restricted low */
15302                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15303                                 NULL,               /* addr filter() */
15304                                 NULL,               /* addr filter() arg */
15305                                 BCM_PAGE_SIZE,      /* max map size */
15306                                 1,                  /* num discontinuous */
15307                                 BCM_PAGE_SIZE,      /* max seg size */
15308                                 0,                  /* flags */
15309                                 NULL,               /* lock() */
15310                                 NULL,               /* lock() arg */
15311                                 &fp->rx_sge_mbuf_tag); /* returned dma tag */
15312         if (rc != 0) {
15313             /* XXX unwind and free previous fastpath allocations */
15314             BLOGE(sc, "Failed to create dma tag for "
15315                       "'fp %d rx sge mbufs' (%d)\n",
15316                   i, rc);
15317             return (1);
15318         }
15319
15320         /* create dma maps for the rx sge mbuf clusters */
15321         for (j = 0; j < RX_SGE_TOTAL; j++) {
15322             if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15323                                   BUS_DMA_NOWAIT,
15324                                   &fp->rx_sge_mbuf_chain[j].m_map)) {
15325                 /* XXX unwind and free previous fastpath allocations */
15326                 BLOGE(sc, "Failed to create dma map for "
15327                           "'fp %d rx sge mbuf %d' (%d)\n",
15328                       i, j, rc);
15329                 return (1);
15330             }
15331         }
15332
15333         /* create dma map for the spare rx sge mbuf cluster */
15334         if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15335                               BUS_DMA_NOWAIT,
15336                               &fp->rx_sge_mbuf_spare_map)) {
15337             /* XXX unwind and free previous fastpath allocations */
15338             BLOGE(sc, "Failed to create dma map for "
15339                       "'fp %d spare rx sge mbuf' (%d)\n",
15340                   i, rc);
15341             return (1);
15342         }
15343
15344         /***************************/
15345         /* FP RX TPA MBUF DMA MAPS */
15346         /***************************/
15347
15348         /* create dma maps for the rx tpa mbuf clusters */
15349         max_agg_queues = MAX_AGG_QS(sc);
15350
15351         for (j = 0; j < max_agg_queues; j++) {
15352             if (bus_dmamap_create(fp->rx_mbuf_tag,
15353                                   BUS_DMA_NOWAIT,
15354                                   &fp->rx_tpa_info[j].bd.m_map)) {
15355                 /* XXX unwind and free previous fastpath allocations */
15356                 BLOGE(sc, "Failed to create dma map for "
15357                           "'fp %d rx tpa mbuf %d' (%d)\n",
15358                       i, j, rc);
15359                 return (1);
15360             }
15361         }
15362
15363         /* create dma map for the spare rx tpa mbuf cluster */
15364         if (bus_dmamap_create(fp->rx_mbuf_tag,
15365                               BUS_DMA_NOWAIT,
15366                               &fp->rx_tpa_info_mbuf_spare_map)) {
15367             /* XXX unwind and free previous fastpath allocations */
15368             BLOGE(sc, "Failed to create dma map for "
15369                       "'fp %d spare rx tpa mbuf' (%d)\n",
15370                   i, rc);
15371             return (1);
15372         }
15373
15374         bxe_init_sge_ring_bit_mask(fp);
15375     }
15376
15377     return (0);
15378 }
15379
15380 static void
15381 bxe_free_hsi_mem(struct bxe_softc *sc)
15382 {
15383     struct bxe_fastpath *fp;
15384     int max_agg_queues;
15385     int i, j;
15386
15387     if (sc->parent_dma_tag == NULL) {
15388         return; /* assume nothing was allocated */
15389     }
15390
15391     for (i = 0; i < sc->num_queues; i++) {
15392         fp = &sc->fp[i];
15393
15394         /*******************/
15395         /* FP STATUS BLOCK */
15396         /*******************/
15397
15398         bxe_dma_free(sc, &fp->sb_dma);
15399         memset(&fp->status_block, 0, sizeof(fp->status_block));
15400
15401         /******************/
15402         /* FP TX BD CHAIN */
15403         /******************/
15404
15405         bxe_dma_free(sc, &fp->tx_dma);
15406         fp->tx_chain = NULL;
15407
15408         /******************/
15409         /* FP RX BD CHAIN */
15410         /******************/
15411
15412         bxe_dma_free(sc, &fp->rx_dma);
15413         fp->rx_chain = NULL;
15414
15415         /*******************/
15416         /* FP RX RCQ CHAIN */
15417         /*******************/
15418
15419         bxe_dma_free(sc, &fp->rcq_dma);
15420         fp->rcq_chain = NULL;
15421
15422         /*******************/
15423         /* FP RX SGE CHAIN */
15424         /*******************/
15425
15426         bxe_dma_free(sc, &fp->rx_sge_dma);
15427         fp->rx_sge_chain = NULL;
15428
15429         /***********************/
15430         /* FP TX MBUF DMA MAPS */
15431         /***********************/
15432
15433         if (fp->tx_mbuf_tag != NULL) {
15434             for (j = 0; j < TX_BD_TOTAL; j++) {
15435                 if (fp->tx_mbuf_chain[j].m_map != NULL) {
15436                     bus_dmamap_unload(fp->tx_mbuf_tag,
15437                                       fp->tx_mbuf_chain[j].m_map);
15438                     bus_dmamap_destroy(fp->tx_mbuf_tag,
15439                                        fp->tx_mbuf_chain[j].m_map);
15440                 }
15441             }
15442
15443             bus_dma_tag_destroy(fp->tx_mbuf_tag);
15444             fp->tx_mbuf_tag = NULL;
15445         }
15446
15447         /***********************/
15448         /* FP RX MBUF DMA MAPS */
15449         /***********************/
15450
15451         if (fp->rx_mbuf_tag != NULL) {
15452             for (j = 0; j < RX_BD_TOTAL; j++) {
15453                 if (fp->rx_mbuf_chain[j].m_map != NULL) {
15454                     bus_dmamap_unload(fp->rx_mbuf_tag,
15455                                       fp->rx_mbuf_chain[j].m_map);
15456                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15457                                        fp->rx_mbuf_chain[j].m_map);
15458                 }
15459             }
15460
15461             if (fp->rx_mbuf_spare_map != NULL) {
15462                 bus_dmamap_unload(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15463                 bus_dmamap_destroy(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15464             }
15465
15466             /***************************/
15467             /* FP RX TPA MBUF DMA MAPS */
15468             /***************************/
15469
15470             max_agg_queues = MAX_AGG_QS(sc);
15471
15472             for (j = 0; j < max_agg_queues; j++) {
15473                 if (fp->rx_tpa_info[j].bd.m_map != NULL) {
15474                     bus_dmamap_unload(fp->rx_mbuf_tag,
15475                                       fp->rx_tpa_info[j].bd.m_map);
15476                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15477                                        fp->rx_tpa_info[j].bd.m_map);
15478                 }
15479             }
15480
15481             if (fp->rx_tpa_info_mbuf_spare_map != NULL) {
15482                 bus_dmamap_unload(fp->rx_mbuf_tag,
15483                                   fp->rx_tpa_info_mbuf_spare_map);
15484                 bus_dmamap_destroy(fp->rx_mbuf_tag,
15485                                    fp->rx_tpa_info_mbuf_spare_map);
15486             }
15487
15488             bus_dma_tag_destroy(fp->rx_mbuf_tag);
15489             fp->rx_mbuf_tag = NULL;
15490         }
15491
15492         /***************************/
15493         /* FP RX SGE MBUF DMA MAPS */
15494         /***************************/
15495
15496         if (fp->rx_sge_mbuf_tag != NULL) {
15497             for (j = 0; j < RX_SGE_TOTAL; j++) {
15498                 if (fp->rx_sge_mbuf_chain[j].m_map != NULL) {
15499                     bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15500                                       fp->rx_sge_mbuf_chain[j].m_map);
15501                     bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15502                                        fp->rx_sge_mbuf_chain[j].m_map);
15503                 }
15504             }
15505
15506             if (fp->rx_sge_mbuf_spare_map != NULL) {
15507                 bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15508                                   fp->rx_sge_mbuf_spare_map);
15509                 bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15510                                    fp->rx_sge_mbuf_spare_map);
15511             }
15512
15513             bus_dma_tag_destroy(fp->rx_sge_mbuf_tag);
15514             fp->rx_sge_mbuf_tag = NULL;
15515         }
15516     }
15517
15518     /***************************/
15519     /* FW DECOMPRESSION BUFFER */
15520     /***************************/
15521
15522     bxe_dma_free(sc, &sc->gz_buf_dma);
15523     sc->gz_buf = NULL;
15524     free(sc->gz_strm, M_DEVBUF);
15525     sc->gz_strm = NULL;
15526
15527     /*******************/
15528     /* SLOW PATH QUEUE */
15529     /*******************/
15530
15531     bxe_dma_free(sc, &sc->spq_dma);
15532     sc->spq = NULL;
15533
15534     /*************/
15535     /* SLOW PATH */
15536     /*************/
15537
15538     bxe_dma_free(sc, &sc->sp_dma);
15539     sc->sp = NULL;
15540
15541     /***************/
15542     /* EVENT QUEUE */
15543     /***************/
15544
15545     bxe_dma_free(sc, &sc->eq_dma);
15546     sc->eq = NULL;
15547
15548     /************************/
15549     /* DEFAULT STATUS BLOCK */
15550     /************************/
15551
15552     bxe_dma_free(sc, &sc->def_sb_dma);
15553     sc->def_sb = NULL;
15554
15555     bus_dma_tag_destroy(sc->parent_dma_tag);
15556     sc->parent_dma_tag = NULL;
15557 }
15558
15559 /*
15560  * Previous driver DMAE transaction may have occurred when pre-boot stage
15561  * ended and boot began. This would invalidate the addresses of the
15562  * transaction, resulting in was-error bit set in the PCI causing all
15563  * hw-to-host PCIe transactions to timeout. If this happened we want to clear
15564  * the interrupt which detected this from the pglueb and the was-done bit
15565  */
15566 static void
15567 bxe_prev_interrupted_dmae(struct bxe_softc *sc)
15568 {
15569     uint32_t val;
15570
15571     if (!CHIP_IS_E1x(sc)) {
15572         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS);
15573         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN) {
15574             BLOGD(sc, DBG_LOAD,
15575                   "Clearing 'was-error' bit that was set in pglueb");
15576             REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, 1 << SC_FUNC(sc));
15577         }
15578     }
15579 }
15580
15581 static int
15582 bxe_prev_mcp_done(struct bxe_softc *sc)
15583 {
15584     uint32_t rc = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE,
15585                                  DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET);
15586     if (!rc) {
15587         BLOGE(sc, "MCP response failure, aborting\n");
15588         return (-1);
15589     }
15590
15591     return (0);
15592 }
15593
15594 static struct bxe_prev_list_node *
15595 bxe_prev_path_get_entry(struct bxe_softc *sc)
15596 {
15597     struct bxe_prev_list_node *tmp;
15598
15599     LIST_FOREACH(tmp, &bxe_prev_list, node) {
15600         if ((sc->pcie_bus == tmp->bus) &&
15601             (sc->pcie_device == tmp->slot) &&
15602             (SC_PATH(sc) == tmp->path)) {
15603             return (tmp);
15604         }
15605     }
15606
15607     return (NULL);
15608 }
15609
15610 static uint8_t
15611 bxe_prev_is_path_marked(struct bxe_softc *sc)
15612 {
15613     struct bxe_prev_list_node *tmp;
15614     int rc = FALSE;
15615
15616     mtx_lock(&bxe_prev_mtx);
15617
15618     tmp = bxe_prev_path_get_entry(sc);
15619     if (tmp) {
15620         if (tmp->aer) {
15621             BLOGD(sc, DBG_LOAD,
15622                   "Path %d/%d/%d was marked by AER\n",
15623                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15624         } else {
15625             rc = TRUE;
15626             BLOGD(sc, DBG_LOAD,
15627                   "Path %d/%d/%d was already cleaned from previous drivers\n",
15628                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15629         }
15630     }
15631
15632     mtx_unlock(&bxe_prev_mtx);
15633
15634     return (rc);
15635 }
15636
15637 static int
15638 bxe_prev_mark_path(struct bxe_softc *sc,
15639                    uint8_t          after_undi)
15640 {
15641     struct bxe_prev_list_node *tmp;
15642
15643     mtx_lock(&bxe_prev_mtx);
15644
15645     /* Check whether the entry for this path already exists */
15646     tmp = bxe_prev_path_get_entry(sc);
15647     if (tmp) {
15648         if (!tmp->aer) {
15649             BLOGD(sc, DBG_LOAD,
15650                   "Re-marking AER in path %d/%d/%d\n",
15651                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15652         } else {
15653             BLOGD(sc, DBG_LOAD,
15654                   "Removing AER indication from path %d/%d/%d\n",
15655                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15656             tmp->aer = 0;
15657         }
15658
15659         mtx_unlock(&bxe_prev_mtx);
15660         return (0);
15661     }
15662
15663     mtx_unlock(&bxe_prev_mtx);
15664
15665     /* Create an entry for this path and add it */
15666     tmp = malloc(sizeof(struct bxe_prev_list_node), M_DEVBUF,
15667                  (M_NOWAIT | M_ZERO));
15668     if (!tmp) {
15669         BLOGE(sc, "Failed to allocate 'bxe_prev_list_node'\n");
15670         return (-1);
15671     }
15672
15673     tmp->bus  = sc->pcie_bus;
15674     tmp->slot = sc->pcie_device;
15675     tmp->path = SC_PATH(sc);
15676     tmp->aer  = 0;
15677     tmp->undi = after_undi ? (1 << SC_PORT(sc)) : 0;
15678
15679     mtx_lock(&bxe_prev_mtx);
15680
15681     BLOGD(sc, DBG_LOAD,
15682           "Marked path %d/%d/%d - finished previous unload\n",
15683           sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15684     LIST_INSERT_HEAD(&bxe_prev_list, tmp, node);
15685
15686     mtx_unlock(&bxe_prev_mtx);
15687
15688     return (0);
15689 }
15690
15691 static int
15692 bxe_do_flr(struct bxe_softc *sc)
15693 {
15694     int i;
15695
15696     /* only E2 and onwards support FLR */
15697     if (CHIP_IS_E1x(sc)) {
15698         BLOGD(sc, DBG_LOAD, "FLR not supported in E1/E1H\n");
15699         return (-1);
15700     }
15701
15702     /* only bootcode REQ_BC_VER_4_INITIATE_FLR and onwards support flr */
15703     if (sc->devinfo.bc_ver < REQ_BC_VER_4_INITIATE_FLR) {
15704         BLOGD(sc, DBG_LOAD, "FLR not supported by BC_VER: 0x%08x\n",
15705               sc->devinfo.bc_ver);
15706         return (-1);
15707     }
15708
15709     /* Wait for Transaction Pending bit clean */
15710     for (i = 0; i < 4; i++) {
15711         if (i) {
15712             DELAY(((1 << (i - 1)) * 100) * 1000);
15713         }
15714
15715         if (!bxe_is_pcie_pending(sc)) {
15716             goto clear;
15717         }
15718     }
15719
15720     BLOGE(sc, "PCIE transaction is not cleared, "
15721               "proceeding with reset anyway\n");
15722
15723 clear:
15724
15725     BLOGD(sc, DBG_LOAD, "Initiating FLR\n");
15726     bxe_fw_command(sc, DRV_MSG_CODE_INITIATE_FLR, 0);
15727
15728     return (0);
15729 }
15730
15731 struct bxe_mac_vals {
15732     uint32_t xmac_addr;
15733     uint32_t xmac_val;
15734     uint32_t emac_addr;
15735     uint32_t emac_val;
15736     uint32_t umac_addr;
15737     uint32_t umac_val;
15738     uint32_t bmac_addr;
15739     uint32_t bmac_val[2];
15740 };
15741
15742 static void
15743 bxe_prev_unload_close_mac(struct bxe_softc *sc,
15744                           struct bxe_mac_vals *vals)
15745 {
15746     uint32_t val, base_addr, offset, mask, reset_reg;
15747     uint8_t mac_stopped = FALSE;
15748     uint8_t port = SC_PORT(sc);
15749     uint32_t wb_data[2];
15750
15751     /* reset addresses as they also mark which values were changed */
15752     vals->bmac_addr = 0;
15753     vals->umac_addr = 0;
15754     vals->xmac_addr = 0;
15755     vals->emac_addr = 0;
15756
15757     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_2);
15758
15759     if (!CHIP_IS_E3(sc)) {
15760         val = REG_RD(sc, NIG_REG_BMAC0_REGS_OUT_EN + port * 4);
15761         mask = MISC_REGISTERS_RESET_REG_2_RST_BMAC0 << port;
15762         if ((mask & reset_reg) && val) {
15763             BLOGD(sc, DBG_LOAD, "Disable BMAC Rx\n");
15764             base_addr = SC_PORT(sc) ? NIG_REG_INGRESS_BMAC1_MEM
15765                                     : NIG_REG_INGRESS_BMAC0_MEM;
15766             offset = CHIP_IS_E2(sc) ? BIGMAC2_REGISTER_BMAC_CONTROL
15767                                     : BIGMAC_REGISTER_BMAC_CONTROL;
15768
15769             /*
15770              * use rd/wr since we cannot use dmae. This is safe
15771              * since MCP won't access the bus due to the request
15772              * to unload, and no function on the path can be
15773              * loaded at this time.
15774              */
15775             wb_data[0] = REG_RD(sc, base_addr + offset);
15776             wb_data[1] = REG_RD(sc, base_addr + offset + 0x4);
15777             vals->bmac_addr = base_addr + offset;
15778             vals->bmac_val[0] = wb_data[0];
15779             vals->bmac_val[1] = wb_data[1];
15780             wb_data[0] &= ~ELINK_BMAC_CONTROL_RX_ENABLE;
15781             REG_WR(sc, vals->bmac_addr, wb_data[0]);
15782             REG_WR(sc, vals->bmac_addr + 0x4, wb_data[1]);
15783         }
15784
15785         BLOGD(sc, DBG_LOAD, "Disable EMAC Rx\n");
15786         vals->emac_addr = NIG_REG_NIG_EMAC0_EN + SC_PORT(sc)*4;
15787         vals->emac_val = REG_RD(sc, vals->emac_addr);
15788         REG_WR(sc, vals->emac_addr, 0);
15789         mac_stopped = TRUE;
15790     } else {
15791         if (reset_reg & MISC_REGISTERS_RESET_REG_2_XMAC) {
15792             BLOGD(sc, DBG_LOAD, "Disable XMAC Rx\n");
15793             base_addr = SC_PORT(sc) ? GRCBASE_XMAC1 : GRCBASE_XMAC0;
15794             val = REG_RD(sc, base_addr + XMAC_REG_PFC_CTRL_HI);
15795             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val & ~(1 << 1));
15796             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val | (1 << 1));
15797             vals->xmac_addr = base_addr + XMAC_REG_CTRL;
15798             vals->xmac_val = REG_RD(sc, vals->xmac_addr);
15799             REG_WR(sc, vals->xmac_addr, 0);
15800             mac_stopped = TRUE;
15801         }
15802
15803         mask = MISC_REGISTERS_RESET_REG_2_UMAC0 << port;
15804         if (mask & reset_reg) {
15805             BLOGD(sc, DBG_LOAD, "Disable UMAC Rx\n");
15806             base_addr = SC_PORT(sc) ? GRCBASE_UMAC1 : GRCBASE_UMAC0;
15807             vals->umac_addr = base_addr + UMAC_REG_COMMAND_CONFIG;
15808             vals->umac_val = REG_RD(sc, vals->umac_addr);
15809             REG_WR(sc, vals->umac_addr, 0);
15810             mac_stopped = TRUE;
15811         }
15812     }
15813
15814     if (mac_stopped) {
15815         DELAY(20000);
15816     }
15817 }
15818
15819 #define BXE_PREV_UNDI_PROD_ADDR(p)  (BAR_TSTRORM_INTMEM + 0x1508 + ((p) << 4))
15820 #define BXE_PREV_UNDI_RCQ(val)      ((val) & 0xffff)
15821 #define BXE_PREV_UNDI_BD(val)       ((val) >> 16 & 0xffff)
15822 #define BXE_PREV_UNDI_PROD(rcq, bd) ((bd) << 16 | (rcq))
15823
15824 static void
15825 bxe_prev_unload_undi_inc(struct bxe_softc *sc,
15826                          uint8_t          port,
15827                          uint8_t          inc)
15828 {
15829     uint16_t rcq, bd;
15830     uint32_t tmp_reg = REG_RD(sc, BXE_PREV_UNDI_PROD_ADDR(port));
15831
15832     rcq = BXE_PREV_UNDI_RCQ(tmp_reg) + inc;
15833     bd = BXE_PREV_UNDI_BD(tmp_reg) + inc;
15834
15835     tmp_reg = BXE_PREV_UNDI_PROD(rcq, bd);
15836     REG_WR(sc, BXE_PREV_UNDI_PROD_ADDR(port), tmp_reg);
15837
15838     BLOGD(sc, DBG_LOAD,
15839           "UNDI producer [%d] rings bd -> 0x%04x, rcq -> 0x%04x\n",
15840           port, bd, rcq);
15841 }
15842
15843 static int
15844 bxe_prev_unload_common(struct bxe_softc *sc)
15845 {
15846     uint32_t reset_reg, tmp_reg = 0, rc;
15847     uint8_t prev_undi = FALSE;
15848     struct bxe_mac_vals mac_vals;
15849     uint32_t timer_count = 1000;
15850     uint32_t prev_brb;
15851
15852     /*
15853      * It is possible a previous function received 'common' answer,
15854      * but hasn't loaded yet, therefore creating a scenario of
15855      * multiple functions receiving 'common' on the same path.
15856      */
15857     BLOGD(sc, DBG_LOAD, "Common unload Flow\n");
15858
15859     memset(&mac_vals, 0, sizeof(mac_vals));
15860
15861     if (bxe_prev_is_path_marked(sc)) {
15862         return (bxe_prev_mcp_done(sc));
15863     }
15864
15865     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_1);
15866
15867     /* Reset should be performed after BRB is emptied */
15868     if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_BRB1) {
15869         /* Close the MAC Rx to prevent BRB from filling up */
15870         bxe_prev_unload_close_mac(sc, &mac_vals);
15871
15872         /* close LLH filters towards the BRB */
15873         elink_set_rx_filter(&sc->link_params, 0);
15874
15875         /*
15876          * Check if the UNDI driver was previously loaded.
15877          * UNDI driver initializes CID offset for normal bell to 0x7
15878          */
15879         if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_DORQ) {
15880             tmp_reg = REG_RD(sc, DORQ_REG_NORM_CID_OFST);
15881             if (tmp_reg == 0x7) {
15882                 BLOGD(sc, DBG_LOAD, "UNDI previously loaded\n");
15883                 prev_undi = TRUE;
15884                 /* clear the UNDI indication */
15885                 REG_WR(sc, DORQ_REG_NORM_CID_OFST, 0);
15886                 /* clear possible idle check errors */
15887                 REG_RD(sc, NIG_REG_NIG_INT_STS_CLR_0);
15888             }
15889         }
15890
15891         /* wait until BRB is empty */
15892         tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15893         while (timer_count) {
15894             prev_brb = tmp_reg;
15895
15896             tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15897             if (!tmp_reg) {
15898                 break;
15899             }
15900
15901             BLOGD(sc, DBG_LOAD, "BRB still has 0x%08x\n", tmp_reg);
15902
15903             /* reset timer as long as BRB actually gets emptied */
15904             if (prev_brb > tmp_reg) {
15905                 timer_count = 1000;
15906             } else {
15907                 timer_count--;
15908             }
15909
15910             /* If UNDI resides in memory, manually increment it */
15911             if (prev_undi) {
15912                 bxe_prev_unload_undi_inc(sc, SC_PORT(sc), 1);
15913             }
15914
15915             DELAY(10);
15916         }
15917
15918         if (!timer_count) {
15919             BLOGE(sc, "Failed to empty BRB\n");
15920         }
15921     }
15922
15923     /* No packets are in the pipeline, path is ready for reset */
15924     bxe_reset_common(sc);
15925
15926     if (mac_vals.xmac_addr) {
15927         REG_WR(sc, mac_vals.xmac_addr, mac_vals.xmac_val);
15928     }
15929     if (mac_vals.umac_addr) {
15930         REG_WR(sc, mac_vals.umac_addr, mac_vals.umac_val);
15931     }
15932     if (mac_vals.emac_addr) {
15933         REG_WR(sc, mac_vals.emac_addr, mac_vals.emac_val);
15934     }
15935     if (mac_vals.bmac_addr) {
15936         REG_WR(sc, mac_vals.bmac_addr, mac_vals.bmac_val[0]);
15937         REG_WR(sc, mac_vals.bmac_addr + 4, mac_vals.bmac_val[1]);
15938     }
15939
15940     rc = bxe_prev_mark_path(sc, prev_undi);
15941     if (rc) {
15942         bxe_prev_mcp_done(sc);
15943         return (rc);
15944     }
15945
15946     return (bxe_prev_mcp_done(sc));
15947 }
15948
15949 static int
15950 bxe_prev_unload_uncommon(struct bxe_softc *sc)
15951 {
15952     int rc;
15953
15954     BLOGD(sc, DBG_LOAD, "Uncommon unload Flow\n");
15955
15956     /* Test if previous unload process was already finished for this path */
15957     if (bxe_prev_is_path_marked(sc)) {
15958         return (bxe_prev_mcp_done(sc));
15959     }
15960
15961     BLOGD(sc, DBG_LOAD, "Path is unmarked\n");
15962
15963     /*
15964      * If function has FLR capabilities, and existing FW version matches
15965      * the one required, then FLR will be sufficient to clean any residue
15966      * left by previous driver
15967      */
15968     rc = bxe_nic_load_analyze_req(sc, FW_MSG_CODE_DRV_LOAD_FUNCTION);
15969     if (!rc) {
15970         /* fw version is good */
15971         BLOGD(sc, DBG_LOAD, "FW version matches our own, attempting FLR\n");
15972         rc = bxe_do_flr(sc);
15973     }
15974
15975     if (!rc) {
15976         /* FLR was performed */
15977         BLOGD(sc, DBG_LOAD, "FLR successful\n");
15978         return (0);
15979     }
15980
15981     BLOGD(sc, DBG_LOAD, "Could not FLR\n");
15982
15983     /* Close the MCP request, return failure*/
15984     rc = bxe_prev_mcp_done(sc);
15985     if (!rc) {
15986         rc = BXE_PREV_WAIT_NEEDED;
15987     }
15988
15989     return (rc);
15990 }
15991
15992 static int
15993 bxe_prev_unload(struct bxe_softc *sc)
15994 {
15995     int time_counter = 10;
15996     uint32_t fw, hw_lock_reg, hw_lock_val;
15997     uint32_t rc = 0;
15998
15999     /*
16000      * Clear HW from errors which may have resulted from an interrupted
16001      * DMAE transaction.
16002      */
16003     bxe_prev_interrupted_dmae(sc);
16004
16005     /* Release previously held locks */
16006     hw_lock_reg =
16007         (SC_FUNC(sc) <= 5) ?
16008             (MISC_REG_DRIVER_CONTROL_1 + SC_FUNC(sc) * 8) :
16009             (MISC_REG_DRIVER_CONTROL_7 + (SC_FUNC(sc) - 6) * 8);
16010
16011     hw_lock_val = (REG_RD(sc, hw_lock_reg));
16012     if (hw_lock_val) {
16013         if (hw_lock_val & HW_LOCK_RESOURCE_NVRAM) {
16014             BLOGD(sc, DBG_LOAD, "Releasing previously held NVRAM lock\n");
16015             REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
16016                    (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << SC_PORT(sc)));
16017         }
16018         BLOGD(sc, DBG_LOAD, "Releasing previously held HW lock\n");
16019         REG_WR(sc, hw_lock_reg, 0xffffffff);
16020     } else {
16021         BLOGD(sc, DBG_LOAD, "No need to release HW/NVRAM locks\n");
16022     }
16023
16024     if (MCPR_ACCESS_LOCK_LOCK & REG_RD(sc, MCP_REG_MCPR_ACCESS_LOCK)) {
16025         BLOGD(sc, DBG_LOAD, "Releasing previously held ALR\n");
16026         REG_WR(sc, MCP_REG_MCPR_ACCESS_LOCK, 0);
16027     }
16028
16029     do {
16030         /* Lock MCP using an unload request */
16031         fw = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS, 0);
16032         if (!fw) {
16033             BLOGE(sc, "MCP response failure, aborting\n");
16034             rc = -1;
16035             break;
16036         }
16037
16038         if (fw == FW_MSG_CODE_DRV_UNLOAD_COMMON) {
16039             rc = bxe_prev_unload_common(sc);
16040             break;
16041         }
16042
16043         /* non-common reply from MCP night require looping */
16044         rc = bxe_prev_unload_uncommon(sc);
16045         if (rc != BXE_PREV_WAIT_NEEDED) {
16046             break;
16047         }
16048
16049         DELAY(20000);
16050     } while (--time_counter);
16051
16052     if (!time_counter || rc) {
16053         BLOGE(sc, "Failed to unload previous driver!\n");
16054         rc = -1;
16055     }
16056
16057     return (rc);
16058 }
16059
16060 void
16061 bxe_dcbx_set_state(struct bxe_softc *sc,
16062                    uint8_t          dcb_on,
16063                    uint32_t         dcbx_enabled)
16064 {
16065     if (!CHIP_IS_E1x(sc)) {
16066         sc->dcb_state = dcb_on;
16067         sc->dcbx_enabled = dcbx_enabled;
16068     } else {
16069         sc->dcb_state = FALSE;
16070         sc->dcbx_enabled = BXE_DCBX_ENABLED_INVALID;
16071     }
16072     BLOGD(sc, DBG_LOAD,
16073           "DCB state [%s:%s]\n",
16074           dcb_on ? "ON" : "OFF",
16075           (dcbx_enabled == BXE_DCBX_ENABLED_OFF) ? "user-mode" :
16076           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_OFF) ? "on-chip static" :
16077           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_ON) ?
16078           "on-chip with negotiation" : "invalid");
16079 }
16080
16081 /* must be called after sriov-enable */
16082 static int
16083 bxe_set_qm_cid_count(struct bxe_softc *sc)
16084 {
16085     int cid_count = BXE_L2_MAX_CID(sc);
16086
16087     if (IS_SRIOV(sc)) {
16088         cid_count += BXE_VF_CIDS;
16089     }
16090
16091     if (CNIC_SUPPORT(sc)) {
16092         cid_count += CNIC_CID_MAX;
16093     }
16094
16095     return (roundup(cid_count, QM_CID_ROUND));
16096 }
16097
16098 static void
16099 bxe_init_multi_cos(struct bxe_softc *sc)
16100 {
16101     int pri, cos;
16102
16103     uint32_t pri_map = 0; /* XXX change to user config */
16104
16105     for (pri = 0; pri < BXE_MAX_PRIORITY; pri++) {
16106         cos = ((pri_map & (0xf << (pri * 4))) >> (pri * 4));
16107         if (cos < sc->max_cos) {
16108             sc->prio_to_cos[pri] = cos;
16109         } else {
16110             BLOGW(sc, "Invalid COS %d for priority %d "
16111                       "(max COS is %d), setting to 0\n",
16112                   cos, pri, (sc->max_cos - 1));
16113             sc->prio_to_cos[pri] = 0;
16114         }
16115     }
16116 }
16117
16118 static int
16119 bxe_sysctl_state(SYSCTL_HANDLER_ARGS)
16120 {
16121     struct bxe_softc *sc;
16122     int error, result;
16123
16124     result = 0;
16125     error = sysctl_handle_int(oidp, &result, 0, req);
16126
16127     if (error || !req->newptr) {
16128         return (error);
16129     }
16130
16131     if (result == 1) {
16132         sc = (struct bxe_softc *)arg1;
16133         BLOGI(sc, "... dumping driver state ...\n");
16134         /* XXX */
16135     }
16136
16137     return (error);
16138 }
16139
16140 static int
16141 bxe_sysctl_eth_stat(SYSCTL_HANDLER_ARGS)
16142 {
16143     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16144     uint32_t *eth_stats = (uint32_t *)&sc->eth_stats;
16145     uint32_t *offset;
16146     uint64_t value = 0;
16147     int index = (int)arg2;
16148
16149     if (index >= BXE_NUM_ETH_STATS) {
16150         BLOGE(sc, "bxe_eth_stats index out of range (%d)\n", index);
16151         return (-1);
16152     }
16153
16154     offset = (eth_stats + bxe_eth_stats_arr[index].offset);
16155
16156     switch (bxe_eth_stats_arr[index].size) {
16157     case 4:
16158         value = (uint64_t)*offset;
16159         break;
16160     case 8:
16161         value = HILO_U64(*offset, *(offset + 1));
16162         break;
16163     default:
16164         BLOGE(sc, "Invalid bxe_eth_stats size (index=%d size=%d)\n",
16165               index, bxe_eth_stats_arr[index].size);
16166         return (-1);
16167     }
16168
16169     return (sysctl_handle_64(oidp, &value, 0, req));
16170 }
16171
16172 static int
16173 bxe_sysctl_eth_q_stat(SYSCTL_HANDLER_ARGS)
16174 {
16175     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16176     uint32_t *eth_stats;
16177     uint32_t *offset;
16178     uint64_t value = 0;
16179     uint32_t q_stat = (uint32_t)arg2;
16180     uint32_t fp_index = ((q_stat >> 16) & 0xffff);
16181     uint32_t index = (q_stat & 0xffff);
16182
16183     eth_stats = (uint32_t *)&sc->fp[fp_index].eth_q_stats;
16184
16185     if (index >= BXE_NUM_ETH_Q_STATS) {
16186         BLOGE(sc, "bxe_eth_q_stats index out of range (%d)\n", index);
16187         return (-1);
16188     }
16189
16190     offset = (eth_stats + bxe_eth_q_stats_arr[index].offset);
16191
16192     switch (bxe_eth_q_stats_arr[index].size) {
16193     case 4:
16194         value = (uint64_t)*offset;
16195         break;
16196     case 8:
16197         value = HILO_U64(*offset, *(offset + 1));
16198         break;
16199     default:
16200         BLOGE(sc, "Invalid bxe_eth_q_stats size (index=%d size=%d)\n",
16201               index, bxe_eth_q_stats_arr[index].size);
16202         return (-1);
16203     }
16204
16205     return (sysctl_handle_64(oidp, &value, 0, req));
16206 }
16207
16208 static void
16209 bxe_add_sysctls(struct bxe_softc *sc)
16210 {
16211     struct sysctl_ctx_list *ctx;
16212     struct sysctl_oid_list *children;
16213     struct sysctl_oid *queue_top, *queue;
16214     struct sysctl_oid_list *queue_top_children, *queue_children;
16215     char queue_num_buf[32];
16216     uint32_t q_stat;
16217     int i, j;
16218
16219     ctx = device_get_sysctl_ctx(sc->dev);
16220     children = SYSCTL_CHILDREN(device_get_sysctl_tree(sc->dev));
16221
16222     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "version",
16223                       CTLFLAG_RD, BXE_DRIVER_VERSION, 0,
16224                       "version");
16225
16226     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "bc_version",
16227                       CTLFLAG_RD, &sc->devinfo.bc_ver_str, 0,
16228                       "bootcode version");
16229
16230     snprintf(sc->fw_ver_str, sizeof(sc->fw_ver_str), "%d.%d.%d.%d",
16231              BCM_5710_FW_MAJOR_VERSION,
16232              BCM_5710_FW_MINOR_VERSION,
16233              BCM_5710_FW_REVISION_VERSION,
16234              BCM_5710_FW_ENGINEERING_VERSION);
16235     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "fw_version",
16236                       CTLFLAG_RD, &sc->fw_ver_str, 0,
16237                       "firmware version");
16238
16239     snprintf(sc->mf_mode_str, sizeof(sc->mf_mode_str), "%s",
16240         ((sc->devinfo.mf_info.mf_mode == SINGLE_FUNCTION)     ? "Single"  :
16241          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD)   ? "MF-SD"   :
16242          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI)   ? "MF-SI"   :
16243          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX) ? "MF-AFEX" :
16244                                                                 "Unknown"));
16245     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mf_mode",
16246                       CTLFLAG_RD, &sc->mf_mode_str, 0,
16247                       "multifunction mode");
16248
16249     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "mf_vnics",
16250                     CTLFLAG_RD, &sc->devinfo.mf_info.vnics_per_port, 0,
16251                     "multifunction vnics per port");
16252
16253     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mac_addr",
16254                       CTLFLAG_RD, &sc->mac_addr_str, 0,
16255                       "mac address");
16256
16257     snprintf(sc->pci_link_str, sizeof(sc->pci_link_str), "%s x%d",
16258         ((sc->devinfo.pcie_link_speed == 1) ? "2.5GT/s" :
16259          (sc->devinfo.pcie_link_speed == 2) ? "5.0GT/s" :
16260          (sc->devinfo.pcie_link_speed == 4) ? "8.0GT/s" :
16261                                               "???GT/s"),
16262         sc->devinfo.pcie_link_width);
16263     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "pci_link",
16264                       CTLFLAG_RD, &sc->pci_link_str, 0,
16265                       "pci link status");
16266
16267     sc->debug = bxe_debug;
16268     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "debug",
16269                     CTLFLAG_RW, &sc->debug, 0,
16270                     "debug logging mode");
16271
16272     sc->rx_budget = bxe_rx_budget;
16273     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "rx_budget",
16274                     CTLFLAG_RW, &sc->rx_budget, 0,
16275                     "rx processing budget");
16276
16277     SYSCTL_ADD_PROC(ctx, children, OID_AUTO, "state",
16278                     CTLTYPE_UINT | CTLFLAG_RW, sc, 0,
16279                     bxe_sysctl_state, "IU", "dump driver state");
16280
16281     for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
16282         SYSCTL_ADD_PROC(ctx, children, OID_AUTO,
16283                         bxe_eth_stats_arr[i].string,
16284                         CTLTYPE_U64 | CTLFLAG_RD, sc, i,
16285                         bxe_sysctl_eth_stat, "LU",
16286                         bxe_eth_stats_arr[i].string);
16287     }
16288
16289     /* add a new parent node for all queues "dev.bxe.#.queue" */
16290     queue_top = SYSCTL_ADD_NODE(ctx, children, OID_AUTO, "queue",
16291                                 CTLFLAG_RD, NULL, "queue");
16292     queue_top_children = SYSCTL_CHILDREN(queue_top);
16293
16294     for (i = 0; i < sc->num_queues; i++) {
16295         /* add a new parent node for a single queue "dev.bxe.#.queue.#" */
16296         snprintf(queue_num_buf, sizeof(queue_num_buf), "%d", i);
16297         queue = SYSCTL_ADD_NODE(ctx, queue_top_children, OID_AUTO,
16298                                 queue_num_buf, CTLFLAG_RD, NULL,
16299                                 "single queue");
16300         queue_children = SYSCTL_CHILDREN(queue);
16301
16302         for (j = 0; j < BXE_NUM_ETH_Q_STATS; j++) {
16303             q_stat = ((i << 16) | j);
16304             SYSCTL_ADD_PROC(ctx, queue_children, OID_AUTO,
16305                             bxe_eth_q_stats_arr[j].string,
16306                             CTLTYPE_U64 | CTLFLAG_RD, sc, q_stat,
16307                             bxe_sysctl_eth_q_stat, "LU",
16308                             bxe_eth_q_stats_arr[j].string);
16309         }
16310     }
16311 }
16312
16313 /*
16314  * Device attach function.
16315  *
16316  * Allocates device resources, performs secondary chip identification, and
16317  * initializes driver instance variables. This function is called from driver
16318  * load after a successful probe.
16319  *
16320  * Returns:
16321  *   0 = Success, >0 = Failure
16322  */
16323 static int
16324 bxe_attach(device_t dev)
16325 {
16326     struct bxe_softc *sc;
16327
16328     sc = device_get_softc(dev);
16329
16330     BLOGD(sc, DBG_LOAD, "Starting attach...\n");
16331
16332     sc->state = BXE_STATE_CLOSED;
16333
16334     sc->dev  = dev;
16335     sc->unit = device_get_unit(dev);
16336
16337     BLOGD(sc, DBG_LOAD, "softc = %p\n", sc);
16338
16339     sc->pcie_bus    = pci_get_bus(dev);
16340     sc->pcie_device = pci_get_slot(dev);
16341     sc->pcie_func   = pci_get_function(dev);
16342
16343     /* enable bus master capability */
16344     pci_enable_busmaster(dev);
16345
16346     /* get the BARs */
16347     if (bxe_allocate_bars(sc) != 0) {
16348         return (ENXIO);
16349     }
16350
16351     /* initialize the mutexes */
16352     bxe_init_mutexes(sc);
16353
16354     /* prepare the periodic callout */
16355     callout_init(&sc->periodic_callout, 0);
16356
16357     /* prepare the chip taskqueue */
16358     sc->chip_tq_flags = CHIP_TQ_NONE;
16359     snprintf(sc->chip_tq_name, sizeof(sc->chip_tq_name),
16360              "bxe%d_chip_tq", sc->unit);
16361     TASK_INIT(&sc->chip_tq_task, 0, bxe_handle_chip_tq, sc);
16362     sc->chip_tq = taskqueue_create(sc->chip_tq_name, M_NOWAIT,
16363                                    taskqueue_thread_enqueue,
16364                                    &sc->chip_tq);
16365     taskqueue_start_threads(&sc->chip_tq, 1, PWAIT, /* lower priority */
16366                             "%s", sc->chip_tq_name);
16367
16368     /* get device info and set params */
16369     if (bxe_get_device_info(sc) != 0) {
16370         BLOGE(sc, "getting device info\n");
16371         bxe_deallocate_bars(sc);
16372         pci_disable_busmaster(dev);
16373         return (ENXIO);
16374     }
16375
16376     /* get final misc params */
16377     bxe_get_params(sc);
16378
16379     /* set the default MTU (changed via ifconfig) */
16380     sc->mtu = ETHERMTU;
16381
16382     bxe_set_modes_bitmap(sc);
16383
16384     /* XXX
16385      * If in AFEX mode and the function is configured for FCoE
16386      * then bail... no L2 allowed.
16387      */
16388
16389     /* get phy settings from shmem and 'and' against admin settings */
16390     bxe_get_phy_info(sc);
16391
16392     /* initialize the FreeBSD ifnet interface */
16393     if (bxe_init_ifnet(sc) != 0) {
16394         bxe_release_mutexes(sc);
16395         bxe_deallocate_bars(sc);
16396         pci_disable_busmaster(dev);
16397         return (ENXIO);
16398     }
16399
16400     /* allocate device interrupts */
16401     if (bxe_interrupt_alloc(sc) != 0) {
16402         if (sc->ifnet != NULL) {
16403             ether_ifdetach(sc->ifnet);
16404         }
16405         ifmedia_removeall(&sc->ifmedia);
16406         bxe_release_mutexes(sc);
16407         bxe_deallocate_bars(sc);
16408         pci_disable_busmaster(dev);
16409         return (ENXIO);
16410     }
16411
16412     /* allocate ilt */
16413     if (bxe_alloc_ilt_mem(sc) != 0) {
16414         bxe_interrupt_free(sc);
16415         if (sc->ifnet != NULL) {
16416             ether_ifdetach(sc->ifnet);
16417         }
16418         ifmedia_removeall(&sc->ifmedia);
16419         bxe_release_mutexes(sc);
16420         bxe_deallocate_bars(sc);
16421         pci_disable_busmaster(dev);
16422         return (ENXIO);
16423     }
16424
16425     /* allocate the host hardware/software hsi structures */
16426     if (bxe_alloc_hsi_mem(sc) != 0) {
16427         bxe_free_ilt_mem(sc);
16428         bxe_interrupt_free(sc);
16429         if (sc->ifnet != NULL) {
16430             ether_ifdetach(sc->ifnet);
16431         }
16432         ifmedia_removeall(&sc->ifmedia);
16433         bxe_release_mutexes(sc);
16434         bxe_deallocate_bars(sc);
16435         pci_disable_busmaster(dev);
16436         return (ENXIO);
16437     }
16438
16439     /* need to reset chip if UNDI was active */
16440     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
16441         /* init fw_seq */
16442         sc->fw_seq =
16443             (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
16444              DRV_MSG_SEQ_NUMBER_MASK);
16445         BLOGD(sc, DBG_LOAD, "prev unload fw_seq 0x%04x\n", sc->fw_seq);
16446         bxe_prev_unload(sc);
16447     }
16448
16449 #if 1
16450     /* XXX */
16451     bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16452 #else
16453     if (SHMEM2_HAS(sc, dcbx_lldp_params_offset) &&
16454         SHMEM2_HAS(sc, dcbx_lldp_dcbx_stat_offset) &&
16455         SHMEM2_RD(sc, dcbx_lldp_params_offset) &&
16456         SHMEM2_RD(sc, dcbx_lldp_dcbx_stat_offset)) {
16457         bxe_dcbx_set_state(sc, TRUE, BXE_DCBX_ENABLED_ON_NEG_ON);
16458         bxe_dcbx_init_params(sc);
16459     } else {
16460         bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16461     }
16462 #endif
16463
16464     /* calculate qm_cid_count */
16465     sc->qm_cid_count = bxe_set_qm_cid_count(sc);
16466     BLOGD(sc, DBG_LOAD, "qm_cid_count=%d\n", sc->qm_cid_count);
16467
16468     sc->max_cos = 1;
16469     bxe_init_multi_cos(sc);
16470
16471     bxe_add_sysctls(sc);
16472
16473     return (0);
16474 }
16475
16476 /*
16477  * Device detach function.
16478  *
16479  * Stops the controller, resets the controller, and releases resources.
16480  *
16481  * Returns:
16482  *   0 = Success, >0 = Failure
16483  */
16484 static int
16485 bxe_detach(device_t dev)
16486 {
16487     struct bxe_softc *sc;
16488     struct ifnet *ifp;
16489
16490     sc = device_get_softc(dev);
16491
16492     BLOGD(sc, DBG_LOAD, "Starting detach...\n");
16493
16494     ifp = sc->ifnet;
16495     if (ifp != NULL && ifp->if_vlantrunk != NULL) {
16496         BLOGE(sc, "Cannot detach while VLANs are in use.\n");
16497         return(EBUSY);
16498     }
16499
16500     /* stop the periodic callout */
16501     bxe_periodic_stop(sc);
16502
16503     /* stop the chip taskqueue */
16504     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_NONE);
16505     if (sc->chip_tq) {
16506         taskqueue_drain(sc->chip_tq, &sc->chip_tq_task);
16507         taskqueue_free(sc->chip_tq);
16508         sc->chip_tq = NULL;
16509     }
16510
16511     /* stop and reset the controller if it was open */
16512     if (sc->state != BXE_STATE_CLOSED) {
16513         BXE_CORE_LOCK(sc);
16514         bxe_nic_unload(sc, UNLOAD_CLOSE, TRUE);
16515         BXE_CORE_UNLOCK(sc);
16516     }
16517
16518     /* release the network interface */
16519     if (ifp != NULL) {
16520         ether_ifdetach(ifp);
16521     }
16522     ifmedia_removeall(&sc->ifmedia);
16523
16524     /* XXX do the following based on driver state... */
16525
16526     /* free the host hardware/software hsi structures */
16527     bxe_free_hsi_mem(sc);
16528
16529     /* free ilt */
16530     bxe_free_ilt_mem(sc);
16531
16532     /* release the interrupts */
16533     bxe_interrupt_free(sc);
16534
16535     /* Release the mutexes*/
16536     bxe_release_mutexes(sc);
16537
16538     /* Release the PCIe BAR mapped memory */
16539     bxe_deallocate_bars(sc);
16540
16541     /* Release the FreeBSD interface. */
16542     if (sc->ifnet != NULL) {
16543         if_free(sc->ifnet);
16544     }
16545
16546     pci_disable_busmaster(dev);
16547
16548     return (0);
16549 }
16550
16551 /*
16552  * Device shutdown function.
16553  *
16554  * Stops and resets the controller.
16555  *
16556  * Returns:
16557  *   Nothing
16558  */
16559 static int
16560 bxe_shutdown(device_t dev)
16561 {
16562     struct bxe_softc *sc;
16563
16564     sc = device_get_softc(dev);
16565
16566     BLOGD(sc, DBG_LOAD, "Starting shutdown...\n");
16567
16568     /* stop the periodic callout */
16569     bxe_periodic_stop(sc);
16570
16571     BXE_CORE_LOCK(sc);
16572     bxe_nic_unload(sc, UNLOAD_NORMAL, FALSE);
16573     BXE_CORE_UNLOCK(sc);
16574
16575     return (0);
16576 }
16577
16578 void
16579 bxe_igu_ack_sb(struct bxe_softc *sc,
16580                uint8_t          igu_sb_id,
16581                uint8_t          segment,
16582                uint16_t         index,
16583                uint8_t          op,
16584                uint8_t          update)
16585 {
16586     uint32_t igu_addr = sc->igu_base_addr;
16587     igu_addr += (IGU_CMD_INT_ACK_BASE + igu_sb_id)*8;
16588     bxe_igu_ack_sb_gen(sc, igu_sb_id, segment, index, op, update, igu_addr);
16589 }
16590
16591 static void
16592 bxe_igu_clear_sb_gen(struct bxe_softc *sc,
16593                      uint8_t          func,
16594                      uint8_t          idu_sb_id,
16595                      uint8_t          is_pf)
16596 {
16597     uint32_t data, ctl, cnt = 100;
16598     uint32_t igu_addr_data = IGU_REG_COMMAND_REG_32LSB_DATA;
16599     uint32_t igu_addr_ctl = IGU_REG_COMMAND_REG_CTRL;
16600     uint32_t igu_addr_ack = IGU_REG_CSTORM_TYPE_0_SB_CLEANUP + (idu_sb_id/32)*4;
16601     uint32_t sb_bit =  1 << (idu_sb_id%32);
16602     uint32_t func_encode = func | (is_pf ? 1 : 0) << IGU_FID_ENCODE_IS_PF_SHIFT;
16603     uint32_t addr_encode = IGU_CMD_E2_PROD_UPD_BASE + idu_sb_id;
16604
16605     /* Not supported in BC mode */
16606     if (CHIP_INT_MODE_IS_BC(sc)) {
16607         return;
16608     }
16609
16610     data = ((IGU_USE_REGISTER_cstorm_type_0_sb_cleanup <<
16611              IGU_REGULAR_CLEANUP_TYPE_SHIFT) |
16612             IGU_REGULAR_CLEANUP_SET |
16613             IGU_REGULAR_BCLEANUP);
16614
16615     ctl = ((addr_encode << IGU_CTRL_REG_ADDRESS_SHIFT) |
16616            (func_encode << IGU_CTRL_REG_FID_SHIFT) |
16617            (IGU_CTRL_CMD_TYPE_WR << IGU_CTRL_REG_TYPE_SHIFT));
16618
16619     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16620             data, igu_addr_data);
16621     REG_WR(sc, igu_addr_data, data);
16622
16623     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16624                       BUS_SPACE_BARRIER_WRITE);
16625     mb();
16626
16627     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16628             ctl, igu_addr_ctl);
16629     REG_WR(sc, igu_addr_ctl, ctl);
16630
16631     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16632                       BUS_SPACE_BARRIER_WRITE);
16633     mb();
16634
16635     /* wait for clean up to finish */
16636     while (!(REG_RD(sc, igu_addr_ack) & sb_bit) && --cnt) {
16637         DELAY(20000);
16638     }
16639
16640     if (!(REG_RD(sc, igu_addr_ack) & sb_bit)) {
16641         BLOGD(sc, DBG_LOAD,
16642               "Unable to finish IGU cleanup: "
16643               "idu_sb_id %d offset %d bit %d (cnt %d)\n",
16644               idu_sb_id, idu_sb_id/32, idu_sb_id%32, cnt);
16645     }
16646 }
16647
16648 static void
16649 bxe_igu_clear_sb(struct bxe_softc *sc,
16650                  uint8_t          idu_sb_id)
16651 {
16652     bxe_igu_clear_sb_gen(sc, SC_FUNC(sc), idu_sb_id, TRUE /*PF*/);
16653 }
16654
16655
16656
16657
16658
16659
16660
16661 /*******************/
16662 /* ECORE CALLBACKS */
16663 /*******************/
16664
16665 static void
16666 bxe_reset_common(struct bxe_softc *sc)
16667 {
16668     uint32_t val = 0x1400;
16669
16670     /* reset_common */
16671     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR), 0xd3ffff7f);
16672
16673     if (CHIP_IS_E3(sc)) {
16674         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
16675         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
16676     }
16677
16678     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR), val);
16679 }
16680
16681 static void
16682 bxe_common_init_phy(struct bxe_softc *sc)
16683 {
16684     uint32_t shmem_base[2];
16685     uint32_t shmem2_base[2];
16686
16687     /* Avoid common init in case MFW supports LFA */
16688     if (SHMEM2_RD(sc, size) >
16689         (uint32_t)offsetof(struct shmem2_region,
16690                            lfa_host_addr[SC_PORT(sc)])) {
16691         return;
16692     }
16693
16694     shmem_base[0]  = sc->devinfo.shmem_base;
16695     shmem2_base[0] = sc->devinfo.shmem2_base;
16696
16697     if (!CHIP_IS_E1x(sc)) {
16698         shmem_base[1]  = SHMEM2_RD(sc, other_shmem_base_addr);
16699         shmem2_base[1] = SHMEM2_RD(sc, other_shmem2_base_addr);
16700     }
16701
16702     BXE_PHY_LOCK(sc);
16703     elink_common_init_phy(sc, shmem_base, shmem2_base,
16704                           sc->devinfo.chip_id, 0);
16705     BXE_PHY_UNLOCK(sc);
16706 }
16707
16708 static void
16709 bxe_pf_disable(struct bxe_softc *sc)
16710 {
16711     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
16712
16713     val &= ~IGU_PF_CONF_FUNC_EN;
16714
16715     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
16716     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
16717     REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 0);
16718 }
16719
16720 static void
16721 bxe_init_pxp(struct bxe_softc *sc)
16722 {
16723     uint16_t devctl;
16724     int r_order, w_order;
16725
16726     devctl = bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_CTL, 2);
16727
16728     BLOGD(sc, DBG_LOAD, "read 0x%08x from devctl\n", devctl);
16729
16730     w_order = ((devctl & PCIM_EXP_CTL_MAX_PAYLOAD) >> 5);
16731
16732     if (sc->mrrs == -1) {
16733         r_order = ((devctl & PCIM_EXP_CTL_MAX_READ_REQUEST) >> 12);
16734     } else {
16735         BLOGD(sc, DBG_LOAD, "forcing read order to %d\n", sc->mrrs);
16736         r_order = sc->mrrs;
16737     }
16738
16739     ecore_init_pxp_arb(sc, r_order, w_order);
16740 }
16741
16742 static uint32_t
16743 bxe_get_pretend_reg(struct bxe_softc *sc)
16744 {
16745     uint32_t base = PXP2_REG_PGL_PRETEND_FUNC_F0;
16746     uint32_t stride = (PXP2_REG_PGL_PRETEND_FUNC_F1 - base);
16747     return (base + (SC_ABS_FUNC(sc)) * stride);
16748 }
16749
16750 /*
16751  * Called only on E1H or E2.
16752  * When pretending to be PF, the pretend value is the function number 0..7.
16753  * When pretending to be VF, the pretend val is the PF-num:VF-valid:ABS-VFID
16754  * combination.
16755  */
16756 static int
16757 bxe_pretend_func(struct bxe_softc *sc,
16758                  uint16_t         pretend_func_val)
16759 {
16760     uint32_t pretend_reg;
16761
16762     if (CHIP_IS_E1H(sc) && (pretend_func_val > E1H_FUNC_MAX)) {
16763         return (-1);
16764     }
16765
16766     /* get my own pretend register */
16767     pretend_reg = bxe_get_pretend_reg(sc);
16768     REG_WR(sc, pretend_reg, pretend_func_val);
16769     REG_RD(sc, pretend_reg);
16770     return (0);
16771 }
16772
16773 static void
16774 bxe_iov_init_dmae(struct bxe_softc *sc)
16775 {
16776     return;
16777 #if 0
16778     BLOGD(sc, DBG_LOAD, "SRIOV is %s\n", IS_SRIOV(sc) ? "ON" : "OFF");
16779
16780     if (!IS_SRIOV(sc)) {
16781         return;
16782     }
16783
16784     REG_WR(sc, DMAE_REG_BACKWARD_COMP_EN, 0);
16785 #endif
16786 }
16787
16788 #if 0
16789 static int
16790 bxe_iov_init_ilt(struct bxe_softc *sc,
16791                  uint16_t         line)
16792 {
16793     return (line);
16794 #if 0
16795     int i;
16796     struct ecore_ilt* ilt = sc->ilt;
16797
16798     if (!IS_SRIOV(sc)) {
16799         return (line);
16800     }
16801
16802     /* set vfs ilt lines */
16803     for (i = 0; i < BXE_VF_CIDS/ILT_PAGE_CIDS ; i++) {
16804         struct hw_dma *hw_cxt = SC_VF_CXT_PAGE(sc,i);
16805         ilt->lines[line+i].page = hw_cxt->addr;
16806         ilt->lines[line+i].page_mapping = hw_cxt->mapping;
16807         ilt->lines[line+i].size = hw_cxt->size; /* doesn't matter */
16808     }
16809     return (line+i);
16810 #endif
16811 }
16812 #endif
16813
16814 static void
16815 bxe_iov_init_dq(struct bxe_softc *sc)
16816 {
16817     return;
16818 #if 0
16819     if (!IS_SRIOV(sc)) {
16820         return;
16821     }
16822
16823     /* Set the DQ such that the CID reflect the abs_vfid */
16824     REG_WR(sc, DORQ_REG_VF_NORM_VF_BASE, 0);
16825     REG_WR(sc, DORQ_REG_MAX_RVFID_SIZE, ilog2(BNX2X_MAX_NUM_OF_VFS));
16826
16827     /*
16828      * Set VFs starting CID. If its > 0 the preceding CIDs are belong to
16829      * the PF L2 queues
16830      */
16831     REG_WR(sc, DORQ_REG_VF_NORM_CID_BASE, BNX2X_FIRST_VF_CID);
16832
16833     /* The VF window size is the log2 of the max number of CIDs per VF */
16834     REG_WR(sc, DORQ_REG_VF_NORM_CID_WND_SIZE, BNX2X_VF_CID_WND);
16835
16836     /*
16837      * The VF doorbell size  0 - *B, 4 - 128B. We set it here to match
16838      * the Pf doorbell size although the 2 are independent.
16839      */
16840     REG_WR(sc, DORQ_REG_VF_NORM_CID_OFST,
16841            BNX2X_DB_SHIFT - BNX2X_DB_MIN_SHIFT);
16842
16843     /*
16844      * No security checks for now -
16845      * configure single rule (out of 16) mask = 0x1, value = 0x0,
16846      * CID range 0 - 0x1ffff
16847      */
16848     REG_WR(sc, DORQ_REG_VF_TYPE_MASK_0, 1);
16849     REG_WR(sc, DORQ_REG_VF_TYPE_VALUE_0, 0);
16850     REG_WR(sc, DORQ_REG_VF_TYPE_MIN_MCID_0, 0);
16851     REG_WR(sc, DORQ_REG_VF_TYPE_MAX_MCID_0, 0x1ffff);
16852
16853     /* set the number of VF alllowed doorbells to the full DQ range */
16854     REG_WR(sc, DORQ_REG_VF_NORM_MAX_CID_COUNT, 0x20000);
16855
16856     /* set the VF doorbell threshold */
16857     REG_WR(sc, DORQ_REG_VF_USAGE_CT_LIMIT, 4);
16858 #endif
16859 }
16860
16861 /* send a NIG loopback debug packet */
16862 static void
16863 bxe_lb_pckt(struct bxe_softc *sc)
16864 {
16865     uint32_t wb_write[3];
16866
16867     /* Ethernet source and destination addresses */
16868     wb_write[0] = 0x55555555;
16869     wb_write[1] = 0x55555555;
16870     wb_write[2] = 0x20;     /* SOP */
16871     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16872
16873     /* NON-IP protocol */
16874     wb_write[0] = 0x09000000;
16875     wb_write[1] = 0x55555555;
16876     wb_write[2] = 0x10;     /* EOP, eop_bvalid = 0 */
16877     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16878 }
16879
16880 /*
16881  * Some of the internal memories are not directly readable from the driver.
16882  * To test them we send debug packets.
16883  */
16884 static int
16885 bxe_int_mem_test(struct bxe_softc *sc)
16886 {
16887     int factor;
16888     int count, i;
16889     uint32_t val = 0;
16890
16891     if (CHIP_REV_IS_FPGA(sc)) {
16892         factor = 120;
16893     } else if (CHIP_REV_IS_EMUL(sc)) {
16894         factor = 200;
16895     } else {
16896         factor = 1;
16897     }
16898
16899     /* disable inputs of parser neighbor blocks */
16900     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16901     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16902     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16903     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16904
16905     /*  write 0 to parser credits for CFC search request */
16906     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16907
16908     /* send Ethernet packet */
16909     bxe_lb_pckt(sc);
16910
16911     /* TODO do i reset NIG statistic? */
16912     /* Wait until NIG register shows 1 packet of size 0x10 */
16913     count = 1000 * factor;
16914     while (count) {
16915         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
16916         val = *BXE_SP(sc, wb_data[0]);
16917         if (val == 0x10) {
16918             break;
16919         }
16920
16921         DELAY(10000);
16922         count--;
16923     }
16924
16925     if (val != 0x10) {
16926         BLOGE(sc, "NIG timeout val=0x%x\n", val);
16927         return (-1);
16928     }
16929
16930     /* wait until PRS register shows 1 packet */
16931     count = (1000 * factor);
16932     while (count) {
16933         val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
16934         if (val == 1) {
16935             break;
16936         }
16937
16938         DELAY(10000);
16939         count--;
16940     }
16941
16942     if (val != 0x1) {
16943         BLOGE(sc, "PRS timeout val=0x%x\n", val);
16944         return (-2);
16945     }
16946
16947     /* Reset and init BRB, PRS */
16948     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
16949     DELAY(50000);
16950     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
16951     DELAY(50000);
16952     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
16953     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
16954
16955     /* Disable inputs of parser neighbor blocks */
16956     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16957     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16958     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16959     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16960
16961     /* Write 0 to parser credits for CFC search request */
16962     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16963
16964     /* send 10 Ethernet packets */
16965     for (i = 0; i < 10; i++) {
16966         bxe_lb_pckt(sc);
16967     }
16968
16969     /* Wait until NIG register shows 10+1 packets of size 11*0x10 = 0xb0 */
16970     count = (1000 * factor);
16971     while (count) {
16972         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
16973         val = *BXE_SP(sc, wb_data[0]);
16974         if (val == 0xb0) {
16975             break;
16976         }
16977
16978         DELAY(10000);
16979         count--;
16980     }
16981
16982     if (val != 0xb0) {
16983         BLOGE(sc, "NIG timeout val=0x%x\n", val);
16984         return (-3);
16985     }
16986
16987     /* Wait until PRS register shows 2 packets */
16988     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
16989     if (val != 2) {
16990         BLOGE(sc, "PRS timeout val=0x%x\n", val);
16991     }
16992
16993     /* Write 1 to parser credits for CFC search request */
16994     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x1);
16995
16996     /* Wait until PRS register shows 3 packets */
16997     DELAY(10000 * factor);
16998
16999     /* Wait until NIG register shows 1 packet of size 0x10 */
17000     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17001     if (val != 3) {
17002         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17003     }
17004
17005     /* clear NIG EOP FIFO */
17006     for (i = 0; i < 11; i++) {
17007         REG_RD(sc, NIG_REG_INGRESS_EOP_LB_FIFO);
17008     }
17009
17010     val = REG_RD(sc, NIG_REG_INGRESS_EOP_LB_EMPTY);
17011     if (val != 1) {
17012         BLOGE(sc, "clear of NIG failed\n");
17013         return (-4);
17014     }
17015
17016     /* Reset and init BRB, PRS, NIG */
17017     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
17018     DELAY(50000);
17019     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
17020     DELAY(50000);
17021     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17022     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17023     if (!CNIC_SUPPORT(sc)) {
17024         /* set NIC mode */
17025         REG_WR(sc, PRS_REG_NIC_MODE, 1);
17026     }
17027
17028     /* Enable inputs of parser neighbor blocks */
17029     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x7fffffff);
17030     REG_WR(sc, TCM_REG_PRS_IFEN, 0x1);
17031     REG_WR(sc, CFC_REG_DEBUG0, 0x0);
17032     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x1);
17033
17034     return (0);
17035 }
17036
17037 static void
17038 bxe_setup_fan_failure_detection(struct bxe_softc *sc)
17039 {
17040     int is_required;
17041     uint32_t val;
17042     int port;
17043
17044     is_required = 0;
17045     val = (SHMEM_RD(sc, dev_info.shared_hw_config.config2) &
17046            SHARED_HW_CFG_FAN_FAILURE_MASK);
17047
17048     if (val == SHARED_HW_CFG_FAN_FAILURE_ENABLED) {
17049         is_required = 1;
17050     }
17051     /*
17052      * The fan failure mechanism is usually related to the PHY type since
17053      * the power consumption of the board is affected by the PHY. Currently,
17054      * fan is required for most designs with SFX7101, BCM8727 and BCM8481.
17055      */
17056     else if (val == SHARED_HW_CFG_FAN_FAILURE_PHY_TYPE) {
17057         for (port = PORT_0; port < PORT_MAX; port++) {
17058             is_required |= elink_fan_failure_det_req(sc,
17059                                                      sc->devinfo.shmem_base,
17060                                                      sc->devinfo.shmem2_base,
17061                                                      port);
17062         }
17063     }
17064
17065     BLOGD(sc, DBG_LOAD, "fan detection setting: %d\n", is_required);
17066
17067     if (is_required == 0) {
17068         return;
17069     }
17070
17071     /* Fan failure is indicated by SPIO 5 */
17072     bxe_set_spio(sc, MISC_SPIO_SPIO5, MISC_SPIO_INPUT_HI_Z);
17073
17074     /* set to active low mode */
17075     val = REG_RD(sc, MISC_REG_SPIO_INT);
17076     val |= (MISC_SPIO_SPIO5 << MISC_SPIO_INT_OLD_SET_POS);
17077     REG_WR(sc, MISC_REG_SPIO_INT, val);
17078
17079     /* enable interrupt to signal the IGU */
17080     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17081     val |= MISC_SPIO_SPIO5;
17082     REG_WR(sc, MISC_REG_SPIO_EVENT_EN, val);
17083 }
17084
17085 static void
17086 bxe_enable_blocks_attention(struct bxe_softc *sc)
17087 {
17088     uint32_t val;
17089
17090     REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17091     if (!CHIP_IS_E1x(sc)) {
17092         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0x40);
17093     } else {
17094         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0);
17095     }
17096     REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17097     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17098     /*
17099      * mask read length error interrupts in brb for parser
17100      * (parsing unit and 'checksum and crc' unit)
17101      * these errors are legal (PU reads fixed length and CAC can cause
17102      * read length error on truncated packets)
17103      */
17104     REG_WR(sc, BRB1_REG_BRB1_INT_MASK, 0xFC00);
17105     REG_WR(sc, QM_REG_QM_INT_MASK, 0);
17106     REG_WR(sc, TM_REG_TM_INT_MASK, 0);
17107     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_0, 0);
17108     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_1, 0);
17109     REG_WR(sc, XCM_REG_XCM_INT_MASK, 0);
17110 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_0, 0); */
17111 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_1, 0); */
17112     REG_WR(sc, USDM_REG_USDM_INT_MASK_0, 0);
17113     REG_WR(sc, USDM_REG_USDM_INT_MASK_1, 0);
17114     REG_WR(sc, UCM_REG_UCM_INT_MASK, 0);
17115 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_0, 0); */
17116 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_1, 0); */
17117     REG_WR(sc, GRCBASE_UPB + PB_REG_PB_INT_MASK, 0);
17118     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_0, 0);
17119     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_1, 0);
17120     REG_WR(sc, CCM_REG_CCM_INT_MASK, 0);
17121 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_0, 0); */
17122 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_1, 0); */
17123
17124     val = (PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_AFT |
17125            PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_OF |
17126            PXP2_PXP2_INT_MASK_0_REG_PGL_PCIE_ATTN);
17127     if (!CHIP_IS_E1x(sc)) {
17128         val |= (PXP2_PXP2_INT_MASK_0_REG_PGL_READ_BLOCKED |
17129                 PXP2_PXP2_INT_MASK_0_REG_PGL_WRITE_BLOCKED);
17130     }
17131     REG_WR(sc, PXP2_REG_PXP2_INT_MASK_0, val);
17132
17133     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_0, 0);
17134     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_1, 0);
17135     REG_WR(sc, TCM_REG_TCM_INT_MASK, 0);
17136 /*      REG_WR(sc, TSEM_REG_TSEM_INT_MASK_0, 0); */
17137
17138     if (!CHIP_IS_E1x(sc)) {
17139         /* enable VFC attentions: bits 11 and 12, bits 31:13 reserved */
17140         REG_WR(sc, TSEM_REG_TSEM_INT_MASK_1, 0x07ff);
17141     }
17142
17143     REG_WR(sc, CDU_REG_CDU_INT_MASK, 0);
17144     REG_WR(sc, DMAE_REG_DMAE_INT_MASK, 0);
17145 /*      REG_WR(sc, MISC_REG_MISC_INT_MASK, 0); */
17146     REG_WR(sc, PBF_REG_PBF_INT_MASK, 0x18);     /* bit 3,4 masked */
17147 }
17148
17149 /**
17150  * bxe_init_hw_common - initialize the HW at the COMMON phase.
17151  *
17152  * @sc:     driver handle
17153  */
17154 static int
17155 bxe_init_hw_common(struct bxe_softc *sc)
17156 {
17157     uint8_t abs_func_id;
17158     uint32_t val;
17159
17160     BLOGD(sc, DBG_LOAD, "starting common init for func %d\n",
17161           SC_ABS_FUNC(sc));
17162
17163     /*
17164      * take the RESET lock to protect undi_unload flow from accessing
17165      * registers while we are resetting the chip
17166      */
17167     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17168
17169     bxe_reset_common(sc);
17170
17171     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET), 0xffffffff);
17172
17173     val = 0xfffc;
17174     if (CHIP_IS_E3(sc)) {
17175         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
17176         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
17177     }
17178
17179     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET), val);
17180
17181     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17182
17183     ecore_init_block(sc, BLOCK_MISC, PHASE_COMMON);
17184     BLOGD(sc, DBG_LOAD, "after misc block init\n");
17185
17186     if (!CHIP_IS_E1x(sc)) {
17187         /*
17188          * 4-port mode or 2-port mode we need to turn off master-enable for
17189          * everyone. After that we turn it back on for self. So, we disregard
17190          * multi-function, and always disable all functions on the given path,
17191          * this means 0,2,4,6 for path 0 and 1,3,5,7 for path 1
17192          */
17193         for (abs_func_id = SC_PATH(sc);
17194              abs_func_id < (E2_FUNC_MAX * 2);
17195              abs_func_id += 2) {
17196             if (abs_func_id == SC_ABS_FUNC(sc)) {
17197                 REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17198                 continue;
17199             }
17200
17201             bxe_pretend_func(sc, abs_func_id);
17202
17203             /* clear pf enable */
17204             bxe_pf_disable(sc);
17205
17206             bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17207         }
17208     }
17209
17210     BLOGD(sc, DBG_LOAD, "after pf disable\n");
17211
17212     ecore_init_block(sc, BLOCK_PXP, PHASE_COMMON);
17213
17214     if (CHIP_IS_E1(sc)) {
17215         /*
17216          * enable HW interrupt from PXP on USDM overflow
17217          * bit 16 on INT_MASK_0
17218          */
17219         REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17220     }
17221
17222     ecore_init_block(sc, BLOCK_PXP2, PHASE_COMMON);
17223     bxe_init_pxp(sc);
17224
17225 #ifdef __BIG_ENDIAN
17226     REG_WR(sc, PXP2_REG_RQ_QM_ENDIAN_M, 1);
17227     REG_WR(sc, PXP2_REG_RQ_TM_ENDIAN_M, 1);
17228     REG_WR(sc, PXP2_REG_RQ_SRC_ENDIAN_M, 1);
17229     REG_WR(sc, PXP2_REG_RQ_CDU_ENDIAN_M, 1);
17230     REG_WR(sc, PXP2_REG_RQ_DBG_ENDIAN_M, 1);
17231     /* make sure this value is 0 */
17232     REG_WR(sc, PXP2_REG_RQ_HC_ENDIAN_M, 0);
17233
17234     //REG_WR(sc, PXP2_REG_RD_PBF_SWAP_MODE, 1);
17235     REG_WR(sc, PXP2_REG_RD_QM_SWAP_MODE, 1);
17236     REG_WR(sc, PXP2_REG_RD_TM_SWAP_MODE, 1);
17237     REG_WR(sc, PXP2_REG_RD_SRC_SWAP_MODE, 1);
17238     REG_WR(sc, PXP2_REG_RD_CDURD_SWAP_MODE, 1);
17239 #endif
17240
17241     ecore_ilt_init_page_size(sc, INITOP_SET);
17242
17243     if (CHIP_REV_IS_FPGA(sc) && CHIP_IS_E1H(sc)) {
17244         REG_WR(sc, PXP2_REG_PGL_TAGS_LIMIT, 0x1);
17245     }
17246
17247     /* let the HW do it's magic... */
17248     DELAY(100000);
17249
17250     /* finish PXP init */
17251     val = REG_RD(sc, PXP2_REG_RQ_CFG_DONE);
17252     if (val != 1) {
17253         BLOGE(sc, "PXP2 CFG failed\n");
17254         return (-1);
17255     }
17256     val = REG_RD(sc, PXP2_REG_RD_INIT_DONE);
17257     if (val != 1) {
17258         BLOGE(sc, "PXP2 RD_INIT failed\n");
17259         return (-1);
17260     }
17261
17262     BLOGD(sc, DBG_LOAD, "after pxp init\n");
17263
17264     /*
17265      * Timer bug workaround for E2 only. We need to set the entire ILT to have
17266      * entries with value "0" and valid bit on. This needs to be done by the
17267      * first PF that is loaded in a path (i.e. common phase)
17268      */
17269     if (!CHIP_IS_E1x(sc)) {
17270 /*
17271  * In E2 there is a bug in the timers block that can cause function 6 / 7
17272  * (i.e. vnic3) to start even if it is marked as "scan-off".
17273  * This occurs when a different function (func2,3) is being marked
17274  * as "scan-off". Real-life scenario for example: if a driver is being
17275  * load-unloaded while func6,7 are down. This will cause the timer to access
17276  * the ilt, translate to a logical address and send a request to read/write.
17277  * Since the ilt for the function that is down is not valid, this will cause
17278  * a translation error which is unrecoverable.
17279  * The Workaround is intended to make sure that when this happens nothing
17280  * fatal will occur. The workaround:
17281  *  1.  First PF driver which loads on a path will:
17282  *      a.  After taking the chip out of reset, by using pretend,
17283  *          it will write "0" to the following registers of
17284  *          the other vnics.
17285  *          REG_WR(pdev, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
17286  *          REG_WR(pdev, CFC_REG_WEAK_ENABLE_PF,0);
17287  *          REG_WR(pdev, CFC_REG_STRONG_ENABLE_PF,0);
17288  *          And for itself it will write '1' to
17289  *          PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER to enable
17290  *          dmae-operations (writing to pram for example.)
17291  *          note: can be done for only function 6,7 but cleaner this
17292  *            way.
17293  *      b.  Write zero+valid to the entire ILT.
17294  *      c.  Init the first_timers_ilt_entry, last_timers_ilt_entry of
17295  *          VNIC3 (of that port). The range allocated will be the
17296  *          entire ILT. This is needed to prevent  ILT range error.
17297  *  2.  Any PF driver load flow:
17298  *      a.  ILT update with the physical addresses of the allocated
17299  *          logical pages.
17300  *      b.  Wait 20msec. - note that this timeout is needed to make
17301  *          sure there are no requests in one of the PXP internal
17302  *          queues with "old" ILT addresses.
17303  *      c.  PF enable in the PGLC.
17304  *      d.  Clear the was_error of the PF in the PGLC. (could have
17305  *          occurred while driver was down)
17306  *      e.  PF enable in the CFC (WEAK + STRONG)
17307  *      f.  Timers scan enable
17308  *  3.  PF driver unload flow:
17309  *      a.  Clear the Timers scan_en.
17310  *      b.  Polling for scan_on=0 for that PF.
17311  *      c.  Clear the PF enable bit in the PXP.
17312  *      d.  Clear the PF enable in the CFC (WEAK + STRONG)
17313  *      e.  Write zero+valid to all ILT entries (The valid bit must
17314  *          stay set)
17315  *      f.  If this is VNIC 3 of a port then also init
17316  *          first_timers_ilt_entry to zero and last_timers_ilt_entry
17317  *          to the last enrty in the ILT.
17318  *
17319  *      Notes:
17320  *      Currently the PF error in the PGLC is non recoverable.
17321  *      In the future the there will be a recovery routine for this error.
17322  *      Currently attention is masked.
17323  *      Having an MCP lock on the load/unload process does not guarantee that
17324  *      there is no Timer disable during Func6/7 enable. This is because the
17325  *      Timers scan is currently being cleared by the MCP on FLR.
17326  *      Step 2.d can be done only for PF6/7 and the driver can also check if
17327  *      there is error before clearing it. But the flow above is simpler and
17328  *      more general.
17329  *      All ILT entries are written by zero+valid and not just PF6/7
17330  *      ILT entries since in the future the ILT entries allocation for
17331  *      PF-s might be dynamic.
17332  */
17333         struct ilt_client_info ilt_cli;
17334         struct ecore_ilt ilt;
17335
17336         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
17337         memset(&ilt, 0, sizeof(struct ecore_ilt));
17338
17339         /* initialize dummy TM client */
17340         ilt_cli.start      = 0;
17341         ilt_cli.end        = ILT_NUM_PAGE_ENTRIES - 1;
17342         ilt_cli.client_num = ILT_CLIENT_TM;
17343
17344         /*
17345          * Step 1: set zeroes to all ilt page entries with valid bit on
17346          * Step 2: set the timers first/last ilt entry to point
17347          * to the entire range to prevent ILT range error for 3rd/4th
17348          * vnic (this code assumes existence of the vnic)
17349          *
17350          * both steps performed by call to ecore_ilt_client_init_op()
17351          * with dummy TM client
17352          *
17353          * we must use pretend since PXP2_REG_RQ_##blk##_FIRST_ILT
17354          * and his brother are split registers
17355          */
17356
17357         bxe_pretend_func(sc, (SC_PATH(sc) + 6));
17358         ecore_ilt_client_init_op_ilt(sc, &ilt, &ilt_cli, INITOP_CLEAR);
17359         bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17360
17361         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN, BXE_PXP_DRAM_ALIGN);
17362         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_RD, BXE_PXP_DRAM_ALIGN);
17363         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_SEL, 1);
17364     }
17365
17366     REG_WR(sc, PXP2_REG_RQ_DISABLE_INPUTS, 0);
17367     REG_WR(sc, PXP2_REG_RD_DISABLE_INPUTS, 0);
17368
17369     if (!CHIP_IS_E1x(sc)) {
17370         int factor = CHIP_REV_IS_EMUL(sc) ? 1000 :
17371                      (CHIP_REV_IS_FPGA(sc) ? 400 : 0);
17372
17373         ecore_init_block(sc, BLOCK_PGLUE_B, PHASE_COMMON);
17374         ecore_init_block(sc, BLOCK_ATC, PHASE_COMMON);
17375
17376         /* let the HW do it's magic... */
17377         do {
17378             DELAY(200000);
17379             val = REG_RD(sc, ATC_REG_ATC_INIT_DONE);
17380         } while (factor-- && (val != 1));
17381
17382         if (val != 1) {
17383             BLOGE(sc, "ATC_INIT failed\n");
17384             return (-1);
17385         }
17386     }
17387
17388     BLOGD(sc, DBG_LOAD, "after pglue and atc init\n");
17389
17390     ecore_init_block(sc, BLOCK_DMAE, PHASE_COMMON);
17391
17392     bxe_iov_init_dmae(sc);
17393
17394     /* clean the DMAE memory */
17395     sc->dmae_ready = 1;
17396     ecore_init_fill(sc, TSEM_REG_PRAM, 0, 8, 1);
17397
17398     ecore_init_block(sc, BLOCK_TCM, PHASE_COMMON);
17399
17400     ecore_init_block(sc, BLOCK_UCM, PHASE_COMMON);
17401
17402     ecore_init_block(sc, BLOCK_CCM, PHASE_COMMON);
17403
17404     ecore_init_block(sc, BLOCK_XCM, PHASE_COMMON);
17405
17406     bxe_read_dmae(sc, XSEM_REG_PASSIVE_BUFFER, 3);
17407     bxe_read_dmae(sc, CSEM_REG_PASSIVE_BUFFER, 3);
17408     bxe_read_dmae(sc, TSEM_REG_PASSIVE_BUFFER, 3);
17409     bxe_read_dmae(sc, USEM_REG_PASSIVE_BUFFER, 3);
17410
17411     ecore_init_block(sc, BLOCK_QM, PHASE_COMMON);
17412
17413     /* QM queues pointers table */
17414     ecore_qm_init_ptr_table(sc, sc->qm_cid_count, INITOP_SET);
17415
17416     /* soft reset pulse */
17417     REG_WR(sc, QM_REG_SOFT_RESET, 1);
17418     REG_WR(sc, QM_REG_SOFT_RESET, 0);
17419
17420     if (CNIC_SUPPORT(sc))
17421         ecore_init_block(sc, BLOCK_TM, PHASE_COMMON);
17422
17423     ecore_init_block(sc, BLOCK_DORQ, PHASE_COMMON);
17424     REG_WR(sc, DORQ_REG_DPM_CID_OFST, BXE_DB_SHIFT);
17425     if (!CHIP_REV_IS_SLOW(sc)) {
17426         /* enable hw interrupt from doorbell Q */
17427         REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17428     }
17429
17430     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17431
17432     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17433     REG_WR(sc, PRS_REG_A_PRSU_20, 0xf);
17434
17435     if (!CHIP_IS_E1(sc)) {
17436         REG_WR(sc, PRS_REG_E1HOV_MODE, sc->devinfo.mf_info.path_has_ovlan);
17437     }
17438
17439     if (!CHIP_IS_E1x(sc) && !CHIP_IS_E3B0(sc)) {
17440         if (IS_MF_AFEX(sc)) {
17441             /*
17442              * configure that AFEX and VLAN headers must be
17443              * received in AFEX mode
17444              */
17445             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC, 0xE);
17446             REG_WR(sc, PRS_REG_MUST_HAVE_HDRS, 0xA);
17447             REG_WR(sc, PRS_REG_HDRS_AFTER_TAG_0, 0x6);
17448             REG_WR(sc, PRS_REG_TAG_ETHERTYPE_0, 0x8926);
17449             REG_WR(sc, PRS_REG_TAG_LEN_0, 0x4);
17450         } else {
17451             /*
17452              * Bit-map indicating which L2 hdrs may appear
17453              * after the basic Ethernet header
17454              */
17455             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC,
17456                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17457         }
17458     }
17459
17460     ecore_init_block(sc, BLOCK_TSDM, PHASE_COMMON);
17461     ecore_init_block(sc, BLOCK_CSDM, PHASE_COMMON);
17462     ecore_init_block(sc, BLOCK_USDM, PHASE_COMMON);
17463     ecore_init_block(sc, BLOCK_XSDM, PHASE_COMMON);
17464
17465     if (!CHIP_IS_E1x(sc)) {
17466         /* reset VFC memories */
17467         REG_WR(sc, TSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17468                VFC_MEMORIES_RST_REG_CAM_RST |
17469                VFC_MEMORIES_RST_REG_RAM_RST);
17470         REG_WR(sc, XSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17471                VFC_MEMORIES_RST_REG_CAM_RST |
17472                VFC_MEMORIES_RST_REG_RAM_RST);
17473
17474         DELAY(20000);
17475     }
17476
17477     ecore_init_block(sc, BLOCK_TSEM, PHASE_COMMON);
17478     ecore_init_block(sc, BLOCK_USEM, PHASE_COMMON);
17479     ecore_init_block(sc, BLOCK_CSEM, PHASE_COMMON);
17480     ecore_init_block(sc, BLOCK_XSEM, PHASE_COMMON);
17481
17482     /* sync semi rtc */
17483     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
17484            0x80000000);
17485     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET,
17486            0x80000000);
17487
17488     ecore_init_block(sc, BLOCK_UPB, PHASE_COMMON);
17489     ecore_init_block(sc, BLOCK_XPB, PHASE_COMMON);
17490     ecore_init_block(sc, BLOCK_PBF, PHASE_COMMON);
17491
17492     if (!CHIP_IS_E1x(sc)) {
17493         if (IS_MF_AFEX(sc)) {
17494             /*
17495              * configure that AFEX and VLAN headers must be
17496              * sent in AFEX mode
17497              */
17498             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC, 0xE);
17499             REG_WR(sc, PBF_REG_MUST_HAVE_HDRS, 0xA);
17500             REG_WR(sc, PBF_REG_HDRS_AFTER_TAG_0, 0x6);
17501             REG_WR(sc, PBF_REG_TAG_ETHERTYPE_0, 0x8926);
17502             REG_WR(sc, PBF_REG_TAG_LEN_0, 0x4);
17503         } else {
17504             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC,
17505                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17506         }
17507     }
17508
17509     REG_WR(sc, SRC_REG_SOFT_RST, 1);
17510
17511     ecore_init_block(sc, BLOCK_SRC, PHASE_COMMON);
17512
17513     if (CNIC_SUPPORT(sc)) {
17514         REG_WR(sc, SRC_REG_KEYSEARCH_0, 0x63285672);
17515         REG_WR(sc, SRC_REG_KEYSEARCH_1, 0x24b8f2cc);
17516         REG_WR(sc, SRC_REG_KEYSEARCH_2, 0x223aef9b);
17517         REG_WR(sc, SRC_REG_KEYSEARCH_3, 0x26001e3a);
17518         REG_WR(sc, SRC_REG_KEYSEARCH_4, 0x7ae91116);
17519         REG_WR(sc, SRC_REG_KEYSEARCH_5, 0x5ce5230b);
17520         REG_WR(sc, SRC_REG_KEYSEARCH_6, 0x298d8adf);
17521         REG_WR(sc, SRC_REG_KEYSEARCH_7, 0x6eb0ff09);
17522         REG_WR(sc, SRC_REG_KEYSEARCH_8, 0x1830f82f);
17523         REG_WR(sc, SRC_REG_KEYSEARCH_9, 0x01e46be7);
17524     }
17525     REG_WR(sc, SRC_REG_SOFT_RST, 0);
17526
17527     if (sizeof(union cdu_context) != 1024) {
17528         /* we currently assume that a context is 1024 bytes */
17529         BLOGE(sc, "please adjust the size of cdu_context(%ld)\n",
17530               (long)sizeof(union cdu_context));
17531     }
17532
17533     ecore_init_block(sc, BLOCK_CDU, PHASE_COMMON);
17534     val = (4 << 24) + (0 << 12) + 1024;
17535     REG_WR(sc, CDU_REG_CDU_GLOBAL_PARAMS, val);
17536
17537     ecore_init_block(sc, BLOCK_CFC, PHASE_COMMON);
17538
17539     REG_WR(sc, CFC_REG_INIT_REG, 0x7FF);
17540     /* enable context validation interrupt from CFC */
17541     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17542
17543     /* set the thresholds to prevent CFC/CDU race */
17544     REG_WR(sc, CFC_REG_DEBUG0, 0x20020000);
17545     ecore_init_block(sc, BLOCK_HC, PHASE_COMMON);
17546
17547     if (!CHIP_IS_E1x(sc) && BXE_NOMCP(sc)) {
17548         REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x36);
17549     }
17550
17551     ecore_init_block(sc, BLOCK_IGU, PHASE_COMMON);
17552     ecore_init_block(sc, BLOCK_MISC_AEU, PHASE_COMMON);
17553
17554     /* Reset PCIE errors for debug */
17555     REG_WR(sc, 0x2814, 0xffffffff);
17556     REG_WR(sc, 0x3820, 0xffffffff);
17557
17558     if (!CHIP_IS_E1x(sc)) {
17559         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_CONTROL_5,
17560                (PXPCS_TL_CONTROL_5_ERR_UNSPPORT1 |
17561                 PXPCS_TL_CONTROL_5_ERR_UNSPPORT));
17562         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC345_STAT,
17563                (PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT4 |
17564                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT3 |
17565                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT2));
17566         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC678_STAT,
17567                (PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT7 |
17568                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT6 |
17569                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT5));
17570     }
17571
17572     ecore_init_block(sc, BLOCK_NIG, PHASE_COMMON);
17573
17574     if (!CHIP_IS_E1(sc)) {
17575         /* in E3 this done in per-port section */
17576         if (!CHIP_IS_E3(sc))
17577             REG_WR(sc, NIG_REG_LLH_MF_MODE, IS_MF(sc));
17578     }
17579
17580     if (CHIP_IS_E1H(sc)) {
17581         /* not applicable for E2 (and above ...) */
17582         REG_WR(sc, NIG_REG_LLH_E1HOV_MODE, IS_MF_SD(sc));
17583     }
17584
17585     if (CHIP_REV_IS_SLOW(sc)) {
17586         DELAY(200000);
17587     }
17588
17589     /* finish CFC init */
17590     val = reg_poll(sc, CFC_REG_LL_INIT_DONE, 1, 100, 10);
17591     if (val != 1) {
17592         BLOGE(sc, "CFC LL_INIT failed\n");
17593         return (-1);
17594     }
17595     val = reg_poll(sc, CFC_REG_AC_INIT_DONE, 1, 100, 10);
17596     if (val != 1) {
17597         BLOGE(sc, "CFC AC_INIT failed\n");
17598         return (-1);
17599     }
17600     val = reg_poll(sc, CFC_REG_CAM_INIT_DONE, 1, 100, 10);
17601     if (val != 1) {
17602         BLOGE(sc, "CFC CAM_INIT failed\n");
17603         return (-1);
17604     }
17605     REG_WR(sc, CFC_REG_DEBUG0, 0);
17606
17607     if (CHIP_IS_E1(sc)) {
17608         /* read NIG statistic to see if this is our first up since powerup */
17609         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17610         val = *BXE_SP(sc, wb_data[0]);
17611
17612         /* do internal memory self test */
17613         if ((val == 0) && bxe_int_mem_test(sc)) {
17614             BLOGE(sc, "internal mem self test failed\n");
17615             return (-1);
17616         }
17617     }
17618
17619     bxe_setup_fan_failure_detection(sc);
17620
17621     /* clear PXP2 attentions */
17622     REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
17623
17624     bxe_enable_blocks_attention(sc);
17625
17626     if (!CHIP_REV_IS_SLOW(sc)) {
17627         ecore_enable_blocks_parity(sc);
17628     }
17629
17630     if (!BXE_NOMCP(sc)) {
17631         if (CHIP_IS_E1x(sc)) {
17632             bxe_common_init_phy(sc);
17633         }
17634     }
17635
17636     return (0);
17637 }
17638
17639 /**
17640  * bxe_init_hw_common_chip - init HW at the COMMON_CHIP phase.
17641  *
17642  * @sc:     driver handle
17643  */
17644 static int
17645 bxe_init_hw_common_chip(struct bxe_softc *sc)
17646 {
17647     int rc = bxe_init_hw_common(sc);
17648
17649     if (rc) {
17650         return (rc);
17651     }
17652
17653     /* In E2 2-PORT mode, same ext phy is used for the two paths */
17654     if (!BXE_NOMCP(sc)) {
17655         bxe_common_init_phy(sc);
17656     }
17657
17658     return (0);
17659 }
17660
17661 static int
17662 bxe_init_hw_port(struct bxe_softc *sc)
17663 {
17664     int port = SC_PORT(sc);
17665     int init_phase = port ? PHASE_PORT1 : PHASE_PORT0;
17666     uint32_t low, high;
17667     uint32_t val;
17668
17669     BLOGD(sc, DBG_LOAD, "starting port init for port %d\n", port);
17670
17671     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
17672
17673     ecore_init_block(sc, BLOCK_MISC, init_phase);
17674     ecore_init_block(sc, BLOCK_PXP, init_phase);
17675     ecore_init_block(sc, BLOCK_PXP2, init_phase);
17676
17677     /*
17678      * Timers bug workaround: disables the pf_master bit in pglue at
17679      * common phase, we need to enable it here before any dmae access are
17680      * attempted. Therefore we manually added the enable-master to the
17681      * port phase (it also happens in the function phase)
17682      */
17683     if (!CHIP_IS_E1x(sc)) {
17684         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17685     }
17686
17687     ecore_init_block(sc, BLOCK_ATC, init_phase);
17688     ecore_init_block(sc, BLOCK_DMAE, init_phase);
17689     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
17690     ecore_init_block(sc, BLOCK_QM, init_phase);
17691
17692     ecore_init_block(sc, BLOCK_TCM, init_phase);
17693     ecore_init_block(sc, BLOCK_UCM, init_phase);
17694     ecore_init_block(sc, BLOCK_CCM, init_phase);
17695     ecore_init_block(sc, BLOCK_XCM, init_phase);
17696
17697     /* QM cid (connection) count */
17698     ecore_qm_init_cid_count(sc, sc->qm_cid_count, INITOP_SET);
17699
17700     if (CNIC_SUPPORT(sc)) {
17701         ecore_init_block(sc, BLOCK_TM, init_phase);
17702         REG_WR(sc, TM_REG_LIN0_SCAN_TIME + port*4, 20);
17703         REG_WR(sc, TM_REG_LIN0_MAX_ACTIVE_CID + port*4, 31);
17704     }
17705
17706     ecore_init_block(sc, BLOCK_DORQ, init_phase);
17707
17708     ecore_init_block(sc, BLOCK_BRB1, init_phase);
17709
17710     if (CHIP_IS_E1(sc) || CHIP_IS_E1H(sc)) {
17711         if (IS_MF(sc)) {
17712             low = (BXE_ONE_PORT(sc) ? 160 : 246);
17713         } else if (sc->mtu > 4096) {
17714             if (BXE_ONE_PORT(sc)) {
17715                 low = 160;
17716             } else {
17717                 val = sc->mtu;
17718                 /* (24*1024 + val*4)/256 */
17719                 low = (96 + (val / 64) + ((val % 64) ? 1 : 0));
17720             }
17721         } else {
17722             low = (BXE_ONE_PORT(sc) ? 80 : 160);
17723         }
17724         high = (low + 56); /* 14*1024/256 */
17725         REG_WR(sc, BRB1_REG_PAUSE_LOW_THRESHOLD_0 + port*4, low);
17726         REG_WR(sc, BRB1_REG_PAUSE_HIGH_THRESHOLD_0 + port*4, high);
17727     }
17728
17729     if (CHIP_IS_MODE_4_PORT(sc)) {
17730         REG_WR(sc, SC_PORT(sc) ?
17731                BRB1_REG_MAC_GUARANTIED_1 :
17732                BRB1_REG_MAC_GUARANTIED_0, 40);
17733     }
17734
17735     ecore_init_block(sc, BLOCK_PRS, init_phase);
17736     if (CHIP_IS_E3B0(sc)) {
17737         if (IS_MF_AFEX(sc)) {
17738             /* configure headers for AFEX mode */
17739             REG_WR(sc, SC_PORT(sc) ?
17740                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17741                    PRS_REG_HDRS_AFTER_BASIC_PORT_0, 0xE);
17742             REG_WR(sc, SC_PORT(sc) ?
17743                    PRS_REG_HDRS_AFTER_TAG_0_PORT_1 :
17744                    PRS_REG_HDRS_AFTER_TAG_0_PORT_0, 0x6);
17745             REG_WR(sc, SC_PORT(sc) ?
17746                    PRS_REG_MUST_HAVE_HDRS_PORT_1 :
17747                    PRS_REG_MUST_HAVE_HDRS_PORT_0, 0xA);
17748         } else {
17749             /* Ovlan exists only if we are in multi-function +
17750              * switch-dependent mode, in switch-independent there
17751              * is no ovlan headers
17752              */
17753             REG_WR(sc, SC_PORT(sc) ?
17754                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17755                    PRS_REG_HDRS_AFTER_BASIC_PORT_0,
17756                    (sc->devinfo.mf_info.path_has_ovlan ? 7 : 6));
17757         }
17758     }
17759
17760     ecore_init_block(sc, BLOCK_TSDM, init_phase);
17761     ecore_init_block(sc, BLOCK_CSDM, init_phase);
17762     ecore_init_block(sc, BLOCK_USDM, init_phase);
17763     ecore_init_block(sc, BLOCK_XSDM, init_phase);
17764
17765     ecore_init_block(sc, BLOCK_TSEM, init_phase);
17766     ecore_init_block(sc, BLOCK_USEM, init_phase);
17767     ecore_init_block(sc, BLOCK_CSEM, init_phase);
17768     ecore_init_block(sc, BLOCK_XSEM, init_phase);
17769
17770     ecore_init_block(sc, BLOCK_UPB, init_phase);
17771     ecore_init_block(sc, BLOCK_XPB, init_phase);
17772
17773     ecore_init_block(sc, BLOCK_PBF, init_phase);
17774
17775     if (CHIP_IS_E1x(sc)) {
17776         /* configure PBF to work without PAUSE mtu 9000 */
17777         REG_WR(sc, PBF_REG_P0_PAUSE_ENABLE + port*4, 0);
17778
17779         /* update threshold */
17780         REG_WR(sc, PBF_REG_P0_ARB_THRSH + port*4, (9040/16));
17781         /* update init credit */
17782         REG_WR(sc, PBF_REG_P0_INIT_CRD + port*4, (9040/16) + 553 - 22);
17783
17784         /* probe changes */
17785         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 1);
17786         DELAY(50);
17787         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 0);
17788     }
17789
17790     if (CNIC_SUPPORT(sc)) {
17791         ecore_init_block(sc, BLOCK_SRC, init_phase);
17792     }
17793
17794     ecore_init_block(sc, BLOCK_CDU, init_phase);
17795     ecore_init_block(sc, BLOCK_CFC, init_phase);
17796
17797     if (CHIP_IS_E1(sc)) {
17798         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
17799         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
17800     }
17801     ecore_init_block(sc, BLOCK_HC, init_phase);
17802
17803     ecore_init_block(sc, BLOCK_IGU, init_phase);
17804
17805     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
17806     /* init aeu_mask_attn_func_0/1:
17807      *  - SF mode: bits 3-7 are masked. only bits 0-2 are in use
17808      *  - MF mode: bit 3 is masked. bits 0-2 are in use as in SF
17809      *             bits 4-7 are used for "per vn group attention" */
17810     val = IS_MF(sc) ? 0xF7 : 0x7;
17811     /* Enable DCBX attention for all but E1 */
17812     val |= CHIP_IS_E1(sc) ? 0 : 0x10;
17813     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, val);
17814
17815     ecore_init_block(sc, BLOCK_NIG, init_phase);
17816
17817     if (!CHIP_IS_E1x(sc)) {
17818         /* Bit-map indicating which L2 hdrs may appear after the
17819          * basic Ethernet header
17820          */
17821         if (IS_MF_AFEX(sc)) {
17822             REG_WR(sc, SC_PORT(sc) ?
17823                    NIG_REG_P1_HDRS_AFTER_BASIC :
17824                    NIG_REG_P0_HDRS_AFTER_BASIC, 0xE);
17825         } else {
17826             REG_WR(sc, SC_PORT(sc) ?
17827                    NIG_REG_P1_HDRS_AFTER_BASIC :
17828                    NIG_REG_P0_HDRS_AFTER_BASIC,
17829                    IS_MF_SD(sc) ? 7 : 6);
17830         }
17831
17832         if (CHIP_IS_E3(sc)) {
17833             REG_WR(sc, SC_PORT(sc) ?
17834                    NIG_REG_LLH1_MF_MODE :
17835                    NIG_REG_LLH_MF_MODE, IS_MF(sc));
17836         }
17837     }
17838     if (!CHIP_IS_E3(sc)) {
17839         REG_WR(sc, NIG_REG_XGXS_SERDES0_MODE_SEL + port*4, 1);
17840     }
17841
17842     if (!CHIP_IS_E1(sc)) {
17843         /* 0x2 disable mf_ov, 0x1 enable */
17844         REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK_MF + port*4,
17845                (IS_MF_SD(sc) ? 0x1 : 0x2));
17846
17847         if (!CHIP_IS_E1x(sc)) {
17848             val = 0;
17849             switch (sc->devinfo.mf_info.mf_mode) {
17850             case MULTI_FUNCTION_SD:
17851                 val = 1;
17852                 break;
17853             case MULTI_FUNCTION_SI:
17854             case MULTI_FUNCTION_AFEX:
17855                 val = 2;
17856                 break;
17857             }
17858
17859             REG_WR(sc, (SC_PORT(sc) ? NIG_REG_LLH1_CLS_TYPE :
17860                         NIG_REG_LLH0_CLS_TYPE), val);
17861         }
17862         REG_WR(sc, NIG_REG_LLFC_ENABLE_0 + port*4, 0);
17863         REG_WR(sc, NIG_REG_LLFC_OUT_EN_0 + port*4, 0);
17864         REG_WR(sc, NIG_REG_PAUSE_ENABLE_0 + port*4, 1);
17865     }
17866
17867     /* If SPIO5 is set to generate interrupts, enable it for this port */
17868     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17869     if (val & MISC_SPIO_SPIO5) {
17870         uint32_t reg_addr = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
17871                                     MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
17872         val = REG_RD(sc, reg_addr);
17873         val |= AEU_INPUTS_ATTN_BITS_SPIO5;
17874         REG_WR(sc, reg_addr, val);
17875     }
17876
17877     return (0);
17878 }
17879
17880 static uint32_t
17881 bxe_flr_clnup_reg_poll(struct bxe_softc *sc,
17882                        uint32_t         reg,
17883                        uint32_t         expected,
17884                        uint32_t         poll_count)
17885 {
17886     uint32_t cur_cnt = poll_count;
17887     uint32_t val;
17888
17889     while ((val = REG_RD(sc, reg)) != expected && cur_cnt--) {
17890         DELAY(FLR_WAIT_INTERVAL);
17891     }
17892
17893     return (val);
17894 }
17895
17896 static int
17897 bxe_flr_clnup_poll_hw_counter(struct bxe_softc *sc,
17898                               uint32_t         reg,
17899                               char             *msg,
17900                               uint32_t         poll_cnt)
17901 {
17902     uint32_t val = bxe_flr_clnup_reg_poll(sc, reg, 0, poll_cnt);
17903
17904     if (val != 0) {
17905         BLOGE(sc, "%s usage count=%d\n", msg, val);
17906         return (1);
17907     }
17908
17909     return (0);
17910 }
17911
17912 /* Common routines with VF FLR cleanup */
17913 static uint32_t
17914 bxe_flr_clnup_poll_count(struct bxe_softc *sc)
17915 {
17916     /* adjust polling timeout */
17917     if (CHIP_REV_IS_EMUL(sc)) {
17918         return (FLR_POLL_CNT * 2000);
17919     }
17920
17921     if (CHIP_REV_IS_FPGA(sc)) {
17922         return (FLR_POLL_CNT * 120);
17923     }
17924
17925     return (FLR_POLL_CNT);
17926 }
17927
17928 static int
17929 bxe_poll_hw_usage_counters(struct bxe_softc *sc,
17930                            uint32_t         poll_cnt)
17931 {
17932     /* wait for CFC PF usage-counter to zero (includes all the VFs) */
17933     if (bxe_flr_clnup_poll_hw_counter(sc,
17934                                       CFC_REG_NUM_LCIDS_INSIDE_PF,
17935                                       "CFC PF usage counter timed out",
17936                                       poll_cnt)) {
17937         return (1);
17938     }
17939
17940     /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
17941     if (bxe_flr_clnup_poll_hw_counter(sc,
17942                                       DORQ_REG_PF_USAGE_CNT,
17943                                       "DQ PF usage counter timed out",
17944                                       poll_cnt)) {
17945         return (1);
17946     }
17947
17948     /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
17949     if (bxe_flr_clnup_poll_hw_counter(sc,
17950                                       QM_REG_PF_USG_CNT_0 + 4*SC_FUNC(sc),
17951                                       "QM PF usage counter timed out",
17952                                       poll_cnt)) {
17953         return (1);
17954     }
17955
17956     /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
17957     if (bxe_flr_clnup_poll_hw_counter(sc,
17958                                       TM_REG_LIN0_VNIC_UC + 4*SC_PORT(sc),
17959                                       "Timers VNIC usage counter timed out",
17960                                       poll_cnt)) {
17961         return (1);
17962     }
17963
17964     if (bxe_flr_clnup_poll_hw_counter(sc,
17965                                       TM_REG_LIN0_NUM_SCANS + 4*SC_PORT(sc),
17966                                       "Timers NUM_SCANS usage counter timed out",
17967                                       poll_cnt)) {
17968         return (1);
17969     }
17970
17971     /* Wait DMAE PF usage counter to zero */
17972     if (bxe_flr_clnup_poll_hw_counter(sc,
17973                                       dmae_reg_go_c[INIT_DMAE_C(sc)],
17974                                       "DMAE dommand register timed out",
17975                                       poll_cnt)) {
17976         return (1);
17977     }
17978
17979     return (0);
17980 }
17981
17982 #define OP_GEN_PARAM(param)                                            \
17983     (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
17984 #define OP_GEN_TYPE(type)                                           \
17985     (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
17986 #define OP_GEN_AGG_VECT(index)                                             \
17987     (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
17988
17989 static int
17990 bxe_send_final_clnup(struct bxe_softc *sc,
17991                      uint8_t          clnup_func,
17992                      uint32_t         poll_cnt)
17993 {
17994     uint32_t op_gen_command = 0;
17995     uint32_t comp_addr = (BAR_CSTRORM_INTMEM +
17996                           CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func));
17997     int ret = 0;
17998
17999     if (REG_RD(sc, comp_addr)) {
18000         BLOGE(sc, "Cleanup complete was not 0 before sending\n");
18001         return (1);
18002     }
18003
18004     op_gen_command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
18005     op_gen_command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
18006     op_gen_command |= OP_GEN_AGG_VECT(clnup_func);
18007     op_gen_command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
18008
18009     BLOGD(sc, DBG_LOAD, "sending FW Final cleanup\n");
18010     REG_WR(sc, XSDM_REG_OPERATION_GEN, op_gen_command);
18011
18012     if (bxe_flr_clnup_reg_poll(sc, comp_addr, 1, poll_cnt) != 1) {
18013         BLOGE(sc, "FW final cleanup did not succeed\n");
18014         BLOGD(sc, DBG_LOAD, "At timeout completion address contained %x\n",
18015               (REG_RD(sc, comp_addr)));
18016         bxe_panic(sc, ("FLR cleanup failed\n"));
18017         return (1);
18018     }
18019
18020     /* Zero completion for nxt FLR */
18021     REG_WR(sc, comp_addr, 0);
18022
18023     return (ret);
18024 }
18025
18026 static void
18027 bxe_pbf_pN_buf_flushed(struct bxe_softc       *sc,
18028                        struct pbf_pN_buf_regs *regs,
18029                        uint32_t               poll_count)
18030 {
18031     uint32_t init_crd, crd, crd_start, crd_freed, crd_freed_start;
18032     uint32_t cur_cnt = poll_count;
18033
18034     crd_freed = crd_freed_start = REG_RD(sc, regs->crd_freed);
18035     crd = crd_start = REG_RD(sc, regs->crd);
18036     init_crd = REG_RD(sc, regs->init_crd);
18037
18038     BLOGD(sc, DBG_LOAD, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
18039     BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
18040     BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
18041
18042     while ((crd != init_crd) &&
18043            ((uint32_t)((int32_t)crd_freed - (int32_t)crd_freed_start) <
18044             (init_crd - crd_start))) {
18045         if (cur_cnt--) {
18046             DELAY(FLR_WAIT_INTERVAL);
18047             crd = REG_RD(sc, regs->crd);
18048             crd_freed = REG_RD(sc, regs->crd_freed);
18049         } else {
18050             BLOGD(sc, DBG_LOAD, "PBF tx buffer[%d] timed out\n", regs->pN);
18051             BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : c:%x\n", regs->pN, crd);
18052             BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: c:%x\n", regs->pN, crd_freed);
18053             break;
18054         }
18055     }
18056
18057     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF tx buffer[%d]\n",
18058           poll_count-cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18059 }
18060
18061 static void
18062 bxe_pbf_pN_cmd_flushed(struct bxe_softc       *sc,
18063                        struct pbf_pN_cmd_regs *regs,
18064                        uint32_t               poll_count)
18065 {
18066     uint32_t occup, to_free, freed, freed_start;
18067     uint32_t cur_cnt = poll_count;
18068
18069     occup = to_free = REG_RD(sc, regs->lines_occup);
18070     freed = freed_start = REG_RD(sc, regs->lines_freed);
18071
18072     BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18073     BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18074
18075     while (occup &&
18076            ((uint32_t)((int32_t)freed - (int32_t)freed_start) < to_free)) {
18077         if (cur_cnt--) {
18078             DELAY(FLR_WAIT_INTERVAL);
18079             occup = REG_RD(sc, regs->lines_occup);
18080             freed = REG_RD(sc, regs->lines_freed);
18081         } else {
18082             BLOGD(sc, DBG_LOAD, "PBF cmd queue[%d] timed out\n", regs->pN);
18083             BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18084             BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18085             break;
18086         }
18087     }
18088
18089     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF cmd queue[%d]\n",
18090           poll_count - cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18091 }
18092
18093 static void
18094 bxe_tx_hw_flushed(struct bxe_softc *sc, uint32_t poll_count)
18095 {
18096     struct pbf_pN_cmd_regs cmd_regs[] = {
18097         {0, (CHIP_IS_E3B0(sc)) ?
18098             PBF_REG_TQ_OCCUPANCY_Q0 :
18099             PBF_REG_P0_TQ_OCCUPANCY,
18100             (CHIP_IS_E3B0(sc)) ?
18101             PBF_REG_TQ_LINES_FREED_CNT_Q0 :
18102             PBF_REG_P0_TQ_LINES_FREED_CNT},
18103         {1, (CHIP_IS_E3B0(sc)) ?
18104             PBF_REG_TQ_OCCUPANCY_Q1 :
18105             PBF_REG_P1_TQ_OCCUPANCY,
18106             (CHIP_IS_E3B0(sc)) ?
18107             PBF_REG_TQ_LINES_FREED_CNT_Q1 :
18108             PBF_REG_P1_TQ_LINES_FREED_CNT},
18109         {4, (CHIP_IS_E3B0(sc)) ?
18110             PBF_REG_TQ_OCCUPANCY_LB_Q :
18111             PBF_REG_P4_TQ_OCCUPANCY,
18112             (CHIP_IS_E3B0(sc)) ?
18113             PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
18114             PBF_REG_P4_TQ_LINES_FREED_CNT}
18115     };
18116
18117     struct pbf_pN_buf_regs buf_regs[] = {
18118         {0, (CHIP_IS_E3B0(sc)) ?
18119             PBF_REG_INIT_CRD_Q0 :
18120             PBF_REG_P0_INIT_CRD ,
18121             (CHIP_IS_E3B0(sc)) ?
18122             PBF_REG_CREDIT_Q0 :
18123             PBF_REG_P0_CREDIT,
18124             (CHIP_IS_E3B0(sc)) ?
18125             PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
18126             PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
18127         {1, (CHIP_IS_E3B0(sc)) ?
18128             PBF_REG_INIT_CRD_Q1 :
18129             PBF_REG_P1_INIT_CRD,
18130             (CHIP_IS_E3B0(sc)) ?
18131             PBF_REG_CREDIT_Q1 :
18132             PBF_REG_P1_CREDIT,
18133             (CHIP_IS_E3B0(sc)) ?
18134             PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
18135             PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
18136         {4, (CHIP_IS_E3B0(sc)) ?
18137             PBF_REG_INIT_CRD_LB_Q :
18138             PBF_REG_P4_INIT_CRD,
18139             (CHIP_IS_E3B0(sc)) ?
18140             PBF_REG_CREDIT_LB_Q :
18141             PBF_REG_P4_CREDIT,
18142             (CHIP_IS_E3B0(sc)) ?
18143             PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
18144             PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
18145     };
18146
18147     int i;
18148
18149     /* Verify the command queues are flushed P0, P1, P4 */
18150     for (i = 0; i < ARRAY_SIZE(cmd_regs); i++) {
18151         bxe_pbf_pN_cmd_flushed(sc, &cmd_regs[i], poll_count);
18152     }
18153
18154     /* Verify the transmission buffers are flushed P0, P1, P4 */
18155     for (i = 0; i < ARRAY_SIZE(buf_regs); i++) {
18156         bxe_pbf_pN_buf_flushed(sc, &buf_regs[i], poll_count);
18157     }
18158 }
18159
18160 static void
18161 bxe_hw_enable_status(struct bxe_softc *sc)
18162 {
18163     uint32_t val;
18164
18165     val = REG_RD(sc, CFC_REG_WEAK_ENABLE_PF);
18166     BLOGD(sc, DBG_LOAD, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
18167
18168     val = REG_RD(sc, PBF_REG_DISABLE_PF);
18169     BLOGD(sc, DBG_LOAD, "PBF_REG_DISABLE_PF is 0x%x\n", val);
18170
18171     val = REG_RD(sc, IGU_REG_PCI_PF_MSI_EN);
18172     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
18173
18174     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_EN);
18175     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
18176
18177     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
18178     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
18179
18180     val = REG_RD(sc, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
18181     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
18182
18183     val = REG_RD(sc, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
18184     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
18185
18186     val = REG_RD(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
18187     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n", val);
18188 }
18189
18190 static int
18191 bxe_pf_flr_clnup(struct bxe_softc *sc)
18192 {
18193     uint32_t poll_cnt = bxe_flr_clnup_poll_count(sc);
18194
18195     BLOGD(sc, DBG_LOAD, "Cleanup after FLR PF[%d]\n", SC_ABS_FUNC(sc));
18196
18197     /* Re-enable PF target read access */
18198     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
18199
18200     /* Poll HW usage counters */
18201     BLOGD(sc, DBG_LOAD, "Polling usage counters\n");
18202     if (bxe_poll_hw_usage_counters(sc, poll_cnt)) {
18203         return (-1);
18204     }
18205
18206     /* Zero the igu 'trailing edge' and 'leading edge' */
18207
18208     /* Send the FW cleanup command */
18209     if (bxe_send_final_clnup(sc, (uint8_t)SC_FUNC(sc), poll_cnt)) {
18210         return (-1);
18211     }
18212
18213     /* ATC cleanup */
18214
18215     /* Verify TX hw is flushed */
18216     bxe_tx_hw_flushed(sc, poll_cnt);
18217
18218     /* Wait 100ms (not adjusted according to platform) */
18219     DELAY(100000);
18220
18221     /* Verify no pending pci transactions */
18222     if (bxe_is_pcie_pending(sc)) {
18223         BLOGE(sc, "PCIE Transactions still pending\n");
18224     }
18225
18226     /* Debug */
18227     bxe_hw_enable_status(sc);
18228
18229     /*
18230      * Master enable - Due to WB DMAE writes performed before this
18231      * register is re-initialized as part of the regular function init
18232      */
18233     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18234
18235     return (0);
18236 }
18237
18238 #if 0
18239 static void
18240 bxe_init_searcher(struct bxe_softc *sc)
18241 {
18242     int port = SC_PORT(sc);
18243     ecore_src_init_t2(sc, sc->t2, sc->t2_mapping, SRC_CONN_NUM);
18244     /* T1 hash bits value determines the T1 number of entries */
18245     REG_WR(sc, SRC_REG_NUMBER_HASH_BITS0 + port*4, SRC_HASH_BITS);
18246 }
18247 #endif
18248
18249 static int
18250 bxe_init_hw_func(struct bxe_softc *sc)
18251 {
18252     int port = SC_PORT(sc);
18253     int func = SC_FUNC(sc);
18254     int init_phase = PHASE_PF0 + func;
18255     struct ecore_ilt *ilt = sc->ilt;
18256     uint16_t cdu_ilt_start;
18257     uint32_t addr, val;
18258     uint32_t main_mem_base, main_mem_size, main_mem_prty_clr;
18259     int i, main_mem_width, rc;
18260
18261     BLOGD(sc, DBG_LOAD, "starting func init for func %d\n", func);
18262
18263     /* FLR cleanup */
18264     if (!CHIP_IS_E1x(sc)) {
18265         rc = bxe_pf_flr_clnup(sc);
18266         if (rc) {
18267             BLOGE(sc, "FLR cleanup failed!\n");
18268             // XXX bxe_fw_dump(sc);
18269             // XXX bxe_idle_chk(sc);
18270             return (rc);
18271         }
18272     }
18273
18274     /* set MSI reconfigure capability */
18275     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18276         addr = (port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0);
18277         val = REG_RD(sc, addr);
18278         val |= HC_CONFIG_0_REG_MSI_ATTN_EN_0;
18279         REG_WR(sc, addr, val);
18280     }
18281
18282     ecore_init_block(sc, BLOCK_PXP, init_phase);
18283     ecore_init_block(sc, BLOCK_PXP2, init_phase);
18284
18285     ilt = sc->ilt;
18286     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18287
18288 #if 0
18289     if (IS_SRIOV(sc)) {
18290         cdu_ilt_start += BXE_FIRST_VF_CID/ILT_PAGE_CIDS;
18291     }
18292     cdu_ilt_start = bxe_iov_init_ilt(sc, cdu_ilt_start);
18293
18294 #if (BXE_FIRST_VF_CID > 0)
18295     /*
18296      * If BXE_FIRST_VF_CID > 0 then the PF L2 cids precedes
18297      * those of the VFs, so start line should be reset
18298      */
18299     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18300 #endif
18301 #endif
18302
18303     for (i = 0; i < L2_ILT_LINES(sc); i++) {
18304         ilt->lines[cdu_ilt_start + i].page = sc->context[i].vcxt;
18305         ilt->lines[cdu_ilt_start + i].page_mapping =
18306             sc->context[i].vcxt_dma.paddr;
18307         ilt->lines[cdu_ilt_start + i].size = sc->context[i].size;
18308     }
18309     ecore_ilt_init_op(sc, INITOP_SET);
18310
18311 #if 0
18312     if (!CONFIGURE_NIC_MODE(sc)) {
18313         bxe_init_searcher(sc);
18314         REG_WR(sc, PRS_REG_NIC_MODE, 0);
18315         BLOGD(sc, DBG_LOAD, "NIC MODE disabled\n");
18316     } else
18317 #endif
18318     {
18319         /* Set NIC mode */
18320         REG_WR(sc, PRS_REG_NIC_MODE, 1);
18321         BLOGD(sc, DBG_LOAD, "NIC MODE configured\n");
18322     }
18323
18324     if (!CHIP_IS_E1x(sc)) {
18325         uint32_t pf_conf = IGU_PF_CONF_FUNC_EN;
18326
18327         /* Turn on a single ISR mode in IGU if driver is going to use
18328          * INT#x or MSI
18329          */
18330         if (sc->interrupt_mode != INTR_MODE_MSIX) {
18331             pf_conf |= IGU_PF_CONF_SINGLE_ISR_EN;
18332         }
18333
18334         /*
18335          * Timers workaround bug: function init part.
18336          * Need to wait 20msec after initializing ILT,
18337          * needed to make sure there are no requests in
18338          * one of the PXP internal queues with "old" ILT addresses
18339          */
18340         DELAY(20000);
18341
18342         /*
18343          * Master enable - Due to WB DMAE writes performed before this
18344          * register is re-initialized as part of the regular function
18345          * init
18346          */
18347         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18348         /* Enable the function in IGU */
18349         REG_WR(sc, IGU_REG_PF_CONFIGURATION, pf_conf);
18350     }
18351
18352     sc->dmae_ready = 1;
18353
18354     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
18355
18356     if (!CHIP_IS_E1x(sc))
18357         REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, func);
18358
18359     ecore_init_block(sc, BLOCK_ATC, init_phase);
18360     ecore_init_block(sc, BLOCK_DMAE, init_phase);
18361     ecore_init_block(sc, BLOCK_NIG, init_phase);
18362     ecore_init_block(sc, BLOCK_SRC, init_phase);
18363     ecore_init_block(sc, BLOCK_MISC, init_phase);
18364     ecore_init_block(sc, BLOCK_TCM, init_phase);
18365     ecore_init_block(sc, BLOCK_UCM, init_phase);
18366     ecore_init_block(sc, BLOCK_CCM, init_phase);
18367     ecore_init_block(sc, BLOCK_XCM, init_phase);
18368     ecore_init_block(sc, BLOCK_TSEM, init_phase);
18369     ecore_init_block(sc, BLOCK_USEM, init_phase);
18370     ecore_init_block(sc, BLOCK_CSEM, init_phase);
18371     ecore_init_block(sc, BLOCK_XSEM, init_phase);
18372
18373     if (!CHIP_IS_E1x(sc))
18374         REG_WR(sc, QM_REG_PF_EN, 1);
18375
18376     if (!CHIP_IS_E1x(sc)) {
18377         REG_WR(sc, TSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18378         REG_WR(sc, USEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18379         REG_WR(sc, CSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18380         REG_WR(sc, XSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18381     }
18382     ecore_init_block(sc, BLOCK_QM, init_phase);
18383
18384     ecore_init_block(sc, BLOCK_TM, init_phase);
18385     ecore_init_block(sc, BLOCK_DORQ, init_phase);
18386
18387     bxe_iov_init_dq(sc);
18388
18389     ecore_init_block(sc, BLOCK_BRB1, init_phase);
18390     ecore_init_block(sc, BLOCK_PRS, init_phase);
18391     ecore_init_block(sc, BLOCK_TSDM, init_phase);
18392     ecore_init_block(sc, BLOCK_CSDM, init_phase);
18393     ecore_init_block(sc, BLOCK_USDM, init_phase);
18394     ecore_init_block(sc, BLOCK_XSDM, init_phase);
18395     ecore_init_block(sc, BLOCK_UPB, init_phase);
18396     ecore_init_block(sc, BLOCK_XPB, init_phase);
18397     ecore_init_block(sc, BLOCK_PBF, init_phase);
18398     if (!CHIP_IS_E1x(sc))
18399         REG_WR(sc, PBF_REG_DISABLE_PF, 0);
18400
18401     ecore_init_block(sc, BLOCK_CDU, init_phase);
18402
18403     ecore_init_block(sc, BLOCK_CFC, init_phase);
18404
18405     if (!CHIP_IS_E1x(sc))
18406         REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 1);
18407
18408     if (IS_MF(sc)) {
18409         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
18410         REG_WR(sc, NIG_REG_LLH0_FUNC_VLAN_ID + port*8, OVLAN(sc));
18411     }
18412
18413     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
18414
18415     /* HC init per function */
18416     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18417         if (CHIP_IS_E1H(sc)) {
18418             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18419
18420             REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18421             REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18422         }
18423         ecore_init_block(sc, BLOCK_HC, init_phase);
18424
18425     } else {
18426         int num_segs, sb_idx, prod_offset;
18427
18428         REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18429
18430         if (!CHIP_IS_E1x(sc)) {
18431             REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18432             REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18433         }
18434
18435         ecore_init_block(sc, BLOCK_IGU, init_phase);
18436
18437         if (!CHIP_IS_E1x(sc)) {
18438             int dsb_idx = 0;
18439             /**
18440              * Producer memory:
18441              * E2 mode: address 0-135 match to the mapping memory;
18442              * 136 - PF0 default prod; 137 - PF1 default prod;
18443              * 138 - PF2 default prod; 139 - PF3 default prod;
18444              * 140 - PF0 attn prod;    141 - PF1 attn prod;
18445              * 142 - PF2 attn prod;    143 - PF3 attn prod;
18446              * 144-147 reserved.
18447              *
18448              * E1.5 mode - In backward compatible mode;
18449              * for non default SB; each even line in the memory
18450              * holds the U producer and each odd line hold
18451              * the C producer. The first 128 producers are for
18452              * NDSB (PF0 - 0-31; PF1 - 32-63 and so on). The last 20
18453              * producers are for the DSB for each PF.
18454              * Each PF has five segments: (the order inside each
18455              * segment is PF0; PF1; PF2; PF3) - 128-131 U prods;
18456              * 132-135 C prods; 136-139 X prods; 140-143 T prods;
18457              * 144-147 attn prods;
18458              */
18459             /* non-default-status-blocks */
18460             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18461                 IGU_BC_NDSB_NUM_SEGS : IGU_NORM_NDSB_NUM_SEGS;
18462             for (sb_idx = 0; sb_idx < sc->igu_sb_cnt; sb_idx++) {
18463                 prod_offset = (sc->igu_base_sb + sb_idx) *
18464                     num_segs;
18465
18466                 for (i = 0; i < num_segs; i++) {
18467                     addr = IGU_REG_PROD_CONS_MEMORY +
18468                             (prod_offset + i) * 4;
18469                     REG_WR(sc, addr, 0);
18470                 }
18471                 /* send consumer update with value 0 */
18472                 bxe_ack_sb(sc, sc->igu_base_sb + sb_idx,
18473                            USTORM_ID, 0, IGU_INT_NOP, 1);
18474                 bxe_igu_clear_sb(sc, sc->igu_base_sb + sb_idx);
18475             }
18476
18477             /* default-status-blocks */
18478             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18479                 IGU_BC_DSB_NUM_SEGS : IGU_NORM_DSB_NUM_SEGS;
18480
18481             if (CHIP_IS_MODE_4_PORT(sc))
18482                 dsb_idx = SC_FUNC(sc);
18483             else
18484                 dsb_idx = SC_VN(sc);
18485
18486             prod_offset = (CHIP_INT_MODE_IS_BC(sc) ?
18487                        IGU_BC_BASE_DSB_PROD + dsb_idx :
18488                        IGU_NORM_BASE_DSB_PROD + dsb_idx);
18489
18490             /*
18491              * igu prods come in chunks of E1HVN_MAX (4) -
18492              * does not matters what is the current chip mode
18493              */
18494             for (i = 0; i < (num_segs * E1HVN_MAX);
18495                  i += E1HVN_MAX) {
18496                 addr = IGU_REG_PROD_CONS_MEMORY +
18497                             (prod_offset + i)*4;
18498                 REG_WR(sc, addr, 0);
18499             }
18500             /* send consumer update with 0 */
18501             if (CHIP_INT_MODE_IS_BC(sc)) {
18502                 bxe_ack_sb(sc, sc->igu_dsb_id,
18503                            USTORM_ID, 0, IGU_INT_NOP, 1);
18504                 bxe_ack_sb(sc, sc->igu_dsb_id,
18505                            CSTORM_ID, 0, IGU_INT_NOP, 1);
18506                 bxe_ack_sb(sc, sc->igu_dsb_id,
18507                            XSTORM_ID, 0, IGU_INT_NOP, 1);
18508                 bxe_ack_sb(sc, sc->igu_dsb_id,
18509                            TSTORM_ID, 0, IGU_INT_NOP, 1);
18510                 bxe_ack_sb(sc, sc->igu_dsb_id,
18511                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18512             } else {
18513                 bxe_ack_sb(sc, sc->igu_dsb_id,
18514                            USTORM_ID, 0, IGU_INT_NOP, 1);
18515                 bxe_ack_sb(sc, sc->igu_dsb_id,
18516                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18517             }
18518             bxe_igu_clear_sb(sc, sc->igu_dsb_id);
18519
18520             /* !!! these should become driver const once
18521                rf-tool supports split-68 const */
18522             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_LSB, 0);
18523             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_MSB, 0);
18524             REG_WR(sc, IGU_REG_SB_MASK_LSB, 0);
18525             REG_WR(sc, IGU_REG_SB_MASK_MSB, 0);
18526             REG_WR(sc, IGU_REG_PBA_STATUS_LSB, 0);
18527             REG_WR(sc, IGU_REG_PBA_STATUS_MSB, 0);
18528         }
18529     }
18530
18531     /* Reset PCIE errors for debug */
18532     REG_WR(sc, 0x2114, 0xffffffff);
18533     REG_WR(sc, 0x2120, 0xffffffff);
18534
18535     if (CHIP_IS_E1x(sc)) {
18536         main_mem_size = HC_REG_MAIN_MEMORY_SIZE / 2; /*dwords*/
18537         main_mem_base = HC_REG_MAIN_MEMORY +
18538                 SC_PORT(sc) * (main_mem_size * 4);
18539         main_mem_prty_clr = HC_REG_HC_PRTY_STS_CLR;
18540         main_mem_width = 8;
18541
18542         val = REG_RD(sc, main_mem_prty_clr);
18543         if (val) {
18544             BLOGD(sc, DBG_LOAD,
18545                   "Parity errors in HC block during function init (0x%x)!\n",
18546                   val);
18547         }
18548
18549         /* Clear "false" parity errors in MSI-X table */
18550         for (i = main_mem_base;
18551              i < main_mem_base + main_mem_size * 4;
18552              i += main_mem_width) {
18553             bxe_read_dmae(sc, i, main_mem_width / 4);
18554             bxe_write_dmae(sc, BXE_SP_MAPPING(sc, wb_data),
18555                            i, main_mem_width / 4);
18556         }
18557         /* Clear HC parity attention */
18558         REG_RD(sc, main_mem_prty_clr);
18559     }
18560
18561 #if 1
18562     /* Enable STORMs SP logging */
18563     REG_WR8(sc, BAR_USTRORM_INTMEM +
18564            USTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18565     REG_WR8(sc, BAR_TSTRORM_INTMEM +
18566            TSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18567     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18568            CSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18569     REG_WR8(sc, BAR_XSTRORM_INTMEM +
18570            XSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18571 #endif
18572
18573     elink_phy_probe(&sc->link_params);
18574
18575     return (0);
18576 }
18577
18578 static void
18579 bxe_link_reset(struct bxe_softc *sc)
18580 {
18581     if (!BXE_NOMCP(sc)) {
18582         BXE_PHY_LOCK(sc);
18583         elink_lfa_reset(&sc->link_params, &sc->link_vars);
18584         BXE_PHY_UNLOCK(sc);
18585     } else {
18586         if (!CHIP_REV_IS_SLOW(sc)) {
18587             BLOGW(sc, "Bootcode is missing - cannot reset link\n");
18588         }
18589     }
18590 }
18591
18592 static void
18593 bxe_reset_port(struct bxe_softc *sc)
18594 {
18595     int port = SC_PORT(sc);
18596     uint32_t val;
18597
18598     /* reset physical Link */
18599     bxe_link_reset(sc);
18600
18601     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
18602
18603     /* Do not rcv packets to BRB */
18604     REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK + port*4, 0x0);
18605     /* Do not direct rcv packets that are not for MCP to the BRB */
18606     REG_WR(sc, (port ? NIG_REG_LLH1_BRB1_NOT_MCP :
18607                NIG_REG_LLH0_BRB1_NOT_MCP), 0x0);
18608
18609     /* Configure AEU */
18610     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, 0);
18611
18612     DELAY(100000);
18613
18614     /* Check for BRB port occupancy */
18615     val = REG_RD(sc, BRB1_REG_PORT_NUM_OCC_BLOCKS_0 + port*4);
18616     if (val) {
18617         BLOGD(sc, DBG_LOAD,
18618               "BRB1 is not empty, %d blocks are occupied\n", val);
18619     }
18620
18621     /* TODO: Close Doorbell port? */
18622 }
18623
18624 static void
18625 bxe_ilt_wr(struct bxe_softc *sc,
18626            uint32_t         index,
18627            bus_addr_t       addr)
18628 {
18629     int reg;
18630     uint32_t wb_write[2];
18631
18632     if (CHIP_IS_E1(sc)) {
18633         reg = PXP2_REG_RQ_ONCHIP_AT + index*8;
18634     } else {
18635         reg = PXP2_REG_RQ_ONCHIP_AT_B0 + index*8;
18636     }
18637
18638     wb_write[0] = ONCHIP_ADDR1(addr);
18639     wb_write[1] = ONCHIP_ADDR2(addr);
18640     REG_WR_DMAE(sc, reg, wb_write, 2);
18641 }
18642
18643 static void
18644 bxe_clear_func_ilt(struct bxe_softc *sc,
18645                    uint32_t         func)
18646 {
18647     uint32_t i, base = FUNC_ILT_BASE(func);
18648     for (i = base; i < base + ILT_PER_FUNC; i++) {
18649         bxe_ilt_wr(sc, i, 0);
18650     }
18651 }
18652
18653 static void
18654 bxe_reset_func(struct bxe_softc *sc)
18655 {
18656     struct bxe_fastpath *fp;
18657     int port = SC_PORT(sc);
18658     int func = SC_FUNC(sc);
18659     int i;
18660
18661     /* Disable the function in the FW */
18662     REG_WR8(sc, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(func), 0);
18663     REG_WR8(sc, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(func), 0);
18664     REG_WR8(sc, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(func), 0);
18665     REG_WR8(sc, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(func), 0);
18666
18667     /* FP SBs */
18668     FOR_EACH_ETH_QUEUE(sc, i) {
18669         fp = &sc->fp[i];
18670         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18671                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET(fp->fw_sb_id),
18672                 SB_DISABLED);
18673     }
18674
18675 #if 0
18676     if (CNIC_LOADED(sc)) {
18677         /* CNIC SB */
18678         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18679                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET
18680                 (bxe_cnic_fw_sb_id(sc)), SB_DISABLED);
18681     }
18682 #endif
18683
18684     /* SP SB */
18685     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18686             CSTORM_SP_STATUS_BLOCK_DATA_STATE_OFFSET(func),
18687             SB_DISABLED);
18688
18689     for (i = 0; i < XSTORM_SPQ_DATA_SIZE / 4; i++) {
18690         REG_WR(sc, BAR_XSTRORM_INTMEM + XSTORM_SPQ_DATA_OFFSET(func), 0);
18691     }
18692
18693     /* Configure IGU */
18694     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18695         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18696         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18697     } else {
18698         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18699         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18700     }
18701
18702     if (CNIC_LOADED(sc)) {
18703         /* Disable Timer scan */
18704         REG_WR(sc, TM_REG_EN_LINEAR0_TIMER + port*4, 0);
18705         /*
18706          * Wait for at least 10ms and up to 2 second for the timers
18707          * scan to complete
18708          */
18709         for (i = 0; i < 200; i++) {
18710             DELAY(10000);
18711             if (!REG_RD(sc, TM_REG_LIN0_SCAN_ON + port*4))
18712                 break;
18713         }
18714     }
18715
18716     /* Clear ILT */
18717     bxe_clear_func_ilt(sc, func);
18718
18719     /*
18720      * Timers workaround bug for E2: if this is vnic-3,
18721      * we need to set the entire ilt range for this timers.
18722      */
18723     if (!CHIP_IS_E1x(sc) && SC_VN(sc) == 3) {
18724         struct ilt_client_info ilt_cli;
18725         /* use dummy TM client */
18726         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
18727         ilt_cli.start = 0;
18728         ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
18729         ilt_cli.client_num = ILT_CLIENT_TM;
18730
18731         ecore_ilt_boundry_init_op(sc, &ilt_cli, 0, INITOP_CLEAR);
18732     }
18733
18734     /* this assumes that reset_port() called before reset_func()*/
18735     if (!CHIP_IS_E1x(sc)) {
18736         bxe_pf_disable(sc);
18737     }
18738
18739     sc->dmae_ready = 0;
18740 }
18741
18742 static int
18743 bxe_gunzip_init(struct bxe_softc *sc)
18744 {
18745     return (0);
18746 }
18747
18748 static void
18749 bxe_gunzip_end(struct bxe_softc *sc)
18750 {
18751     return;
18752 }
18753
18754 static int
18755 bxe_init_firmware(struct bxe_softc *sc)
18756 {
18757     if (CHIP_IS_E1(sc)) {
18758         ecore_init_e1_firmware(sc);
18759         sc->iro_array = e1_iro_arr;
18760     } else if (CHIP_IS_E1H(sc)) {
18761         ecore_init_e1h_firmware(sc);
18762         sc->iro_array = e1h_iro_arr;
18763     } else if (!CHIP_IS_E1x(sc)) {
18764         ecore_init_e2_firmware(sc);
18765         sc->iro_array = e2_iro_arr;
18766     } else {
18767         BLOGE(sc, "Unsupported chip revision\n");
18768         return (-1);
18769     }
18770
18771     return (0);
18772 }
18773
18774 static void
18775 bxe_release_firmware(struct bxe_softc *sc)
18776 {
18777     /* Do nothing */
18778     return;
18779 }
18780
18781 static int
18782 ecore_gunzip(struct bxe_softc *sc,
18783              const uint8_t    *zbuf,
18784              int              len)
18785 {
18786     /* XXX : Implement... */
18787     BLOGD(sc, DBG_LOAD, "ECORE_GUNZIP NOT IMPLEMENTED\n");
18788     return (FALSE);
18789 }
18790
18791 static void
18792 ecore_reg_wr_ind(struct bxe_softc *sc,
18793                  uint32_t         addr,
18794                  uint32_t         val)
18795 {
18796     bxe_reg_wr_ind(sc, addr, val);
18797 }
18798
18799 static void
18800 ecore_write_dmae_phys_len(struct bxe_softc *sc,
18801                           bus_addr_t       phys_addr,
18802                           uint32_t         addr,
18803                           uint32_t         len)
18804 {
18805     bxe_write_dmae_phys_len(sc, phys_addr, addr, len);
18806 }
18807
18808 void
18809 ecore_storm_memset_struct(struct bxe_softc *sc,
18810                           uint32_t         addr,
18811                           size_t           size,
18812                           uint32_t         *data)
18813 {
18814     uint8_t i;
18815     for (i = 0; i < size/4; i++) {
18816         REG_WR(sc, addr + (i * 4), data[i]);
18817     }
18818 }
18819