sys/dev/bxe/bxe.c

   1 /*-
   2  * Copyright (c) 2007-2014 QLogic Corporation. All rights reserved.
   3  *
   4  * Redistribution and use in source and binary forms, with or without
   5  * modification, are permitted provided that the following conditions
   6  * are met:
   7  *
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. Redistributions in binary form must reproduce the above copyright
  11  *    notice, this list of conditions and the following disclaimer in the
  12  *    documentation and/or other materials provided with the distribution.
  13  *
  14  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS'
  15  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  16  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  17  * ARE DISCLAIMED.  IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS
  18  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  19  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  20  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  21  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  22  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  23  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  24  * THE POSSIBILITY OF SUCH DAMAGE.
  25  */
  26
  27 #include <sys/cdefs.h>
  28 __FBSDID("$FreeBSD$");
  29
  30 #define BXE_DRIVER_VERSION "1.78.79"
  31
  32 #include "bxe.h"
  33 #include "ecore_sp.h"
  34 #include "ecore_init.h"
  35 #include "ecore_init_ops.h"
  36
  37 #include "57710_int_offsets.h"
  38 #include "57711_int_offsets.h"
  39 #include "57712_int_offsets.h"
  40
  41 /*
  42  * CTLTYPE_U64 and sysctl_handle_64 were added in r217616. Define these
  43  * explicitly here for older kernels that don't include this changeset.
  44  */
  45 #ifndef CTLTYPE_U64
  46 #define CTLTYPE_U64      CTLTYPE_QUAD
  47 #define sysctl_handle_64 sysctl_handle_quad
  48 #endif
  49
  50 /*
  51  * CSUM_TCP_IPV6 and CSUM_UDP_IPV6 were added in r236170. Define these
  52  * here as zero(0) for older kernels that don't include this changeset
  53  * thereby masking the functionality.
  54  */
  55 #ifndef CSUM_TCP_IPV6
  56 #define CSUM_TCP_IPV6 0
  57 #define CSUM_UDP_IPV6 0
  58 #endif
  59
  60 /*
  61  * pci_find_cap was added in r219865. Re-define this at pci_find_extcap
  62  * for older kernels that don't include this changeset.
  63  */
  64 #if __FreeBSD_version < 900035
  65 #define pci_find_cap pci_find_extcap
  66 #endif
  67
  68 #define BXE_DEF_SB_ATT_IDX 0x0001
  69 #define BXE_DEF_SB_IDX     0x0002
  70
  71 /*
  72  * FLR Support - bxe_pf_flr_clnup() is called during nic_load in the per
  73  * function HW initialization.
  74  */
  75 #define FLR_WAIT_USEC     10000 /* 10 msecs */
  76 #define FLR_WAIT_INTERVAL 50    /* usecs */
  77 #define FLR_POLL_CNT      (FLR_WAIT_USEC / FLR_WAIT_INTERVAL) /* 200 */
  78
  79 struct pbf_pN_buf_regs {
  80     int pN;
  81     uint32_t init_crd;
  82     uint32_t crd;
  83     uint32_t crd_freed;
  84 };
  85
  86 struct pbf_pN_cmd_regs {
  87     int pN;
  88     uint32_t lines_occup;
  89     uint32_t lines_freed;
  90 };
  91
  92 /*
  93  * PCI Device ID Table used by bxe_probe().
  94  */
  95 #define BXE_DEVDESC_MAX 64
  96 static struct bxe_device_type bxe_devs[] = {
  97     {
  98         BRCM_VENDORID,
  99         CHIP_NUM_57710,
 100         PCI_ANY_ID, PCI_ANY_ID,
 101         "QLogic NetXtreme II BCM57710 10GbE"
 102     },
 103     {
 104         BRCM_VENDORID,
 105         CHIP_NUM_57711,
 106         PCI_ANY_ID, PCI_ANY_ID,
 107         "QLogic NetXtreme II BCM57711 10GbE"
 108     },
 109     {
 110         BRCM_VENDORID,
 111         CHIP_NUM_57711E,
 112         PCI_ANY_ID, PCI_ANY_ID,
 113         "QLogic NetXtreme II BCM57711E 10GbE"
 114     },
 115     {
 116         BRCM_VENDORID,
 117         CHIP_NUM_57712,
 118         PCI_ANY_ID, PCI_ANY_ID,
 119         "QLogic NetXtreme II BCM57712 10GbE"
 120     },
 121     {
 122         BRCM_VENDORID,
 123         CHIP_NUM_57712_MF,
 124         PCI_ANY_ID, PCI_ANY_ID,
 125         "QLogic NetXtreme II BCM57712 MF 10GbE"
 126     },
 127 #if 0
 128     {
 129         BRCM_VENDORID,
 130         CHIP_NUM_57712_VF,
 131         PCI_ANY_ID, PCI_ANY_ID,
 132         "QLogic NetXtreme II BCM57712 VF 10GbE"
 133     },
 134 #endif
 135     {
 136         BRCM_VENDORID,
 137         CHIP_NUM_57800,
 138         PCI_ANY_ID, PCI_ANY_ID,
 139         "QLogic NetXtreme II BCM57800 10GbE"
 140     },
 141     {
 142         BRCM_VENDORID,
 143         CHIP_NUM_57800_MF,
 144         PCI_ANY_ID, PCI_ANY_ID,
 145         "QLogic NetXtreme II BCM57800 MF 10GbE"
 146     },
 147 #if 0
 148     {
 149         BRCM_VENDORID,
 150         CHIP_NUM_57800_VF,
 151         PCI_ANY_ID, PCI_ANY_ID,
 152         "QLogic NetXtreme II BCM57800 VF 10GbE"
 153     },
 154 #endif
 155     {
 156         BRCM_VENDORID,
 157         CHIP_NUM_57810,
 158         PCI_ANY_ID, PCI_ANY_ID,
 159         "QLogic NetXtreme II BCM57810 10GbE"
 160     },
 161     {
 162         BRCM_VENDORID,
 163         CHIP_NUM_57810_MF,
 164         PCI_ANY_ID, PCI_ANY_ID,
 165         "QLogic NetXtreme II BCM57810 MF 10GbE"
 166     },
 167 #if 0
 168     {
 169         BRCM_VENDORID,
 170         CHIP_NUM_57810_VF,
 171         PCI_ANY_ID, PCI_ANY_ID,
 172         "QLogic NetXtreme II BCM57810 VF 10GbE"
 173     },
 174 #endif
 175     {
 176         BRCM_VENDORID,
 177         CHIP_NUM_57811,
 178         PCI_ANY_ID, PCI_ANY_ID,
 179         "QLogic NetXtreme II BCM57811 10GbE"
 180     },
 181     {
 182         BRCM_VENDORID,
 183         CHIP_NUM_57811_MF,
 184         PCI_ANY_ID, PCI_ANY_ID,
 185         "QLogic NetXtreme II BCM57811 MF 10GbE"
 186     },
 187 #if 0
 188     {
 189         BRCM_VENDORID,
 190         CHIP_NUM_57811_VF,
 191         PCI_ANY_ID, PCI_ANY_ID,
 192         "QLogic NetXtreme II BCM57811 VF 10GbE"
 193     },
 194 #endif
 195     {
 196         BRCM_VENDORID,
 197         CHIP_NUM_57840_4_10,
 198         PCI_ANY_ID, PCI_ANY_ID,
 199         "QLogic NetXtreme II BCM57840 4x10GbE"
 200     },
 201 #if 0
 202     {
 203         BRCM_VENDORID,
 204         CHIP_NUM_57840_2_20,
 205         PCI_ANY_ID, PCI_ANY_ID,
 206         "QLogic NetXtreme II BCM57840 2x20GbE"
 207     },
 208 #endif
 209     {
 210         BRCM_VENDORID,
 211         CHIP_NUM_57840_MF,
 212         PCI_ANY_ID, PCI_ANY_ID,
 213         "QLogic NetXtreme II BCM57840 MF 10GbE"
 214     },
 215 #if 0
 216     {
 217         BRCM_VENDORID,
 218         CHIP_NUM_57840_VF,
 219         PCI_ANY_ID, PCI_ANY_ID,
 220         "QLogic NetXtreme II BCM57840 VF 10GbE"
 221     },
 222 #endif
 223     {
 224         0, 0, 0, 0, NULL
 225     }
 226 };
 227
 228 MALLOC_DECLARE(M_BXE_ILT);
 229 MALLOC_DEFINE(M_BXE_ILT, "bxe_ilt", "bxe ILT pointer");
 230
 231 /*
 232  * FreeBSD device entry points.
 233  */
 234 static int bxe_probe(device_t);
 235 static int bxe_attach(device_t);
 236 static int bxe_detach(device_t);
 237 static int bxe_shutdown(device_t);
 238
 239 /*
 240  * FreeBSD KLD module/device interface event handler method.
 241  */
 242 static device_method_t bxe_methods[] = {
 243     /* Device interface (device_if.h) */
 244     DEVMETHOD(device_probe,     bxe_probe),
 245     DEVMETHOD(device_attach,    bxe_attach),
 246     DEVMETHOD(device_detach,    bxe_detach),
 247     DEVMETHOD(device_shutdown,  bxe_shutdown),
 248 #if 0
 249     DEVMETHOD(device_suspend,   bxe_suspend),
 250     DEVMETHOD(device_resume,    bxe_resume),
 251 #endif
 252     /* Bus interface (bus_if.h) */
 253     DEVMETHOD(bus_print_child,  bus_generic_print_child),
 254     DEVMETHOD(bus_driver_added, bus_generic_driver_added),
 255     KOBJMETHOD_END
 256 };
 257
 258 /*
 259  * FreeBSD KLD Module data declaration
 260  */
 261 static driver_t bxe_driver = {
 262     "bxe",                   /* module name */
 263     bxe_methods,             /* event handler */
 264     sizeof(struct bxe_softc) /* extra data */
 265 };
 266
 267 /*
 268  * FreeBSD dev class is needed to manage dev instances and
 269  * to associate with a bus type
 270  */
 271 static devclass_t bxe_devclass;
 272
 273 MODULE_DEPEND(bxe, pci, 1, 1, 1);
 274 MODULE_DEPEND(bxe, ether, 1, 1, 1);
 275 DRIVER_MODULE(bxe, pci, bxe_driver, bxe_devclass, 0, 0);
 276
 277 /* resources needed for unloading a previously loaded device */
 278
 279 #define BXE_PREV_WAIT_NEEDED 1
 280 struct mtx bxe_prev_mtx;
 281 MTX_SYSINIT(bxe_prev_mtx, &bxe_prev_mtx, "bxe_prev_lock", MTX_DEF);
 282 struct bxe_prev_list_node {
 283     LIST_ENTRY(bxe_prev_list_node) node;
 284     uint8_t bus;
 285     uint8_t slot;
 286     uint8_t path;
 287     uint8_t aer; /* XXX automatic error recovery */
 288     uint8_t undi;
 289 };
 290 static LIST_HEAD(, bxe_prev_list_node) bxe_prev_list = LIST_HEAD_INITIALIZER(bxe_prev_list);
 291
 292 static int load_count[2][3] = { {0} }; /* per-path: 0-common, 1-port0, 2-port1 */
 293
 294 /* Tunable device values... */
 295
 296 SYSCTL_NODE(_hw, OID_AUTO, bxe, CTLFLAG_RD, 0, "bxe driver parameters");
 297
 298 /* Debug */
 299 unsigned long bxe_debug = 0;
 300 TUNABLE_ULONG("hw.bxe.debug", &bxe_debug);
 301 SYSCTL_ULONG(_hw_bxe, OID_AUTO, debug, (CTLFLAG_RDTUN),
 302              &bxe_debug, 0, "Debug logging mode");
 303
 304 /* Interrupt Mode: 0 (IRQ), 1 (MSI/IRQ), and 2 (MSI-X/MSI/IRQ) */
 305 static int bxe_interrupt_mode = INTR_MODE_MSIX;
 306 TUNABLE_INT("hw.bxe.interrupt_mode", &bxe_interrupt_mode);
 307 SYSCTL_INT(_hw_bxe, OID_AUTO, interrupt_mode, CTLFLAG_RDTUN,
 308            &bxe_interrupt_mode, 0, "Interrupt (MSI-X/MSI/INTx) mode");
 309
 310 /* Number of Queues: 0 (Auto) or 1 to 16 (fixed queue number) */
 311 static int bxe_queue_count = 4;
 312 TUNABLE_INT("hw.bxe.queue_count", &bxe_queue_count);
 313 SYSCTL_INT(_hw_bxe, OID_AUTO, queue_count, CTLFLAG_RDTUN,
 314            &bxe_queue_count, 0, "Multi-Queue queue count");
 315
 316 /* max number of buffers per queue (default RX_BD_USABLE) */
 317 static int bxe_max_rx_bufs = 0;
 318 TUNABLE_INT("hw.bxe.max_rx_bufs", &bxe_max_rx_bufs);
 319 SYSCTL_INT(_hw_bxe, OID_AUTO, max_rx_bufs, CTLFLAG_RDTUN,
 320            &bxe_max_rx_bufs, 0, "Maximum Number of Rx Buffers Per Queue");
 321
 322 /* Host interrupt coalescing RX tick timer (usecs) */
 323 static int bxe_hc_rx_ticks = 25;
 324 TUNABLE_INT("hw.bxe.hc_rx_ticks", &bxe_hc_rx_ticks);
 325 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_rx_ticks, CTLFLAG_RDTUN,
 326            &bxe_hc_rx_ticks, 0, "Host Coalescing Rx ticks");
 327
 328 /* Host interrupt coalescing TX tick timer (usecs) */
 329 static int bxe_hc_tx_ticks = 50;
 330 TUNABLE_INT("hw.bxe.hc_tx_ticks", &bxe_hc_tx_ticks);
 331 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_tx_ticks, CTLFLAG_RDTUN,
 332            &bxe_hc_tx_ticks, 0, "Host Coalescing Tx ticks");
 333
 334 /* Maximum number of Rx packets to process at a time */
 335 static int bxe_rx_budget = 0xffffffff;
 336 TUNABLE_INT("hw.bxe.rx_budget", &bxe_rx_budget);
 337 SYSCTL_INT(_hw_bxe, OID_AUTO, rx_budget, CTLFLAG_TUN,
 338            &bxe_rx_budget, 0, "Rx processing budget");
 339
 340 /* Maximum LRO aggregation size */
 341 static int bxe_max_aggregation_size = 0;
 342 TUNABLE_INT("hw.bxe.max_aggregation_size", &bxe_max_aggregation_size);
 343 SYSCTL_INT(_hw_bxe, OID_AUTO, max_aggregation_size, CTLFLAG_TUN,
 344            &bxe_max_aggregation_size, 0, "max aggregation size");
 345
 346 /* PCI MRRS: -1 (Auto), 0 (128B), 1 (256B), 2 (512B), 3 (1KB) */
 347 static int bxe_mrrs = -1;
 348 TUNABLE_INT("hw.bxe.mrrs", &bxe_mrrs);
 349 SYSCTL_INT(_hw_bxe, OID_AUTO, mrrs, CTLFLAG_RDTUN,
 350            &bxe_mrrs, 0, "PCIe maximum read request size");
 351
 352 /* AutoGrEEEn: 0 (hardware default), 1 (force on), 2 (force off) */
 353 static int bxe_autogreeen = 0;
 354 TUNABLE_INT("hw.bxe.autogreeen", &bxe_autogreeen);
 355 SYSCTL_INT(_hw_bxe, OID_AUTO, autogreeen, CTLFLAG_RDTUN,
 356            &bxe_autogreeen, 0, "AutoGrEEEn support");
 357
 358 /* 4-tuple RSS support for UDP: 0 (disabled), 1 (enabled) */
 359 static int bxe_udp_rss = 0;
 360 TUNABLE_INT("hw.bxe.udp_rss", &bxe_udp_rss);
 361 SYSCTL_INT(_hw_bxe, OID_AUTO, udp_rss, CTLFLAG_RDTUN,
 362            &bxe_udp_rss, 0, "UDP RSS support");
 363
 364
 365 #define STAT_NAME_LEN 32 /* no stat names below can be longer than this */
 366
 367 #define STATS_OFFSET32(stat_name)                   \
 368     (offsetof(struct bxe_eth_stats, stat_name) / 4)
 369
 370 #define Q_STATS_OFFSET32(stat_name)                   \
 371     (offsetof(struct bxe_eth_q_stats, stat_name) / 4)
 372
 373 static const struct {
 374     uint32_t offset;
 375     uint32_t size;
 376     uint32_t flags;
 377 #define STATS_FLAGS_PORT  1
 378 #define STATS_FLAGS_FUNC  2 /* MF only cares about function stats */
 379 #define STATS_FLAGS_BOTH  (STATS_FLAGS_FUNC | STATS_FLAGS_PORT)
 380     char string[STAT_NAME_LEN];
 381 } bxe_eth_stats_arr[] = {
 382     { STATS_OFFSET32(total_bytes_received_hi),
 383                 8, STATS_FLAGS_BOTH, "rx_bytes" },
 384     { STATS_OFFSET32(error_bytes_received_hi),
 385                 8, STATS_FLAGS_BOTH, "rx_error_bytes" },
 386     { STATS_OFFSET32(total_unicast_packets_received_hi),
 387                 8, STATS_FLAGS_BOTH, "rx_ucast_packets" },
 388     { STATS_OFFSET32(total_multicast_packets_received_hi),
 389                 8, STATS_FLAGS_BOTH, "rx_mcast_packets" },
 390     { STATS_OFFSET32(total_broadcast_packets_received_hi),
 391                 8, STATS_FLAGS_BOTH, "rx_bcast_packets" },
 392     { STATS_OFFSET32(rx_stat_dot3statsfcserrors_hi),
 393                 8, STATS_FLAGS_PORT, "rx_crc_errors" },
 394     { STATS_OFFSET32(rx_stat_dot3statsalignmenterrors_hi),
 395                 8, STATS_FLAGS_PORT, "rx_align_errors" },
 396     { STATS_OFFSET32(rx_stat_etherstatsundersizepkts_hi),
 397                 8, STATS_FLAGS_PORT, "rx_undersize_packets" },
 398     { STATS_OFFSET32(etherstatsoverrsizepkts_hi),
 399                 8, STATS_FLAGS_PORT, "rx_oversize_packets" },
 400     { STATS_OFFSET32(rx_stat_etherstatsfragments_hi),
 401                 8, STATS_FLAGS_PORT, "rx_fragments" },
 402     { STATS_OFFSET32(rx_stat_etherstatsjabbers_hi),
 403                 8, STATS_FLAGS_PORT, "rx_jabbers" },
 404     { STATS_OFFSET32(no_buff_discard_hi),
 405                 8, STATS_FLAGS_BOTH, "rx_discards" },
 406     { STATS_OFFSET32(mac_filter_discard),
 407                 4, STATS_FLAGS_PORT, "rx_filtered_packets" },
 408     { STATS_OFFSET32(mf_tag_discard),
 409                 4, STATS_FLAGS_PORT, "rx_mf_tag_discard" },
 410     { STATS_OFFSET32(pfc_frames_received_hi),
 411                 8, STATS_FLAGS_PORT, "pfc_frames_received" },
 412     { STATS_OFFSET32(pfc_frames_sent_hi),
 413                 8, STATS_FLAGS_PORT, "pfc_frames_sent" },
 414     { STATS_OFFSET32(brb_drop_hi),
 415                 8, STATS_FLAGS_PORT, "rx_brb_discard" },
 416     { STATS_OFFSET32(brb_truncate_hi),
 417                 8, STATS_FLAGS_PORT, "rx_brb_truncate" },
 418     { STATS_OFFSET32(pause_frames_received_hi),
 419                 8, STATS_FLAGS_PORT, "rx_pause_frames" },
 420     { STATS_OFFSET32(rx_stat_maccontrolframesreceived_hi),
 421                 8, STATS_FLAGS_PORT, "rx_mac_ctrl_frames" },
 422     { STATS_OFFSET32(nig_timer_max),
 423                 4, STATS_FLAGS_PORT, "rx_constant_pause_events" },
 424     { STATS_OFFSET32(total_bytes_transmitted_hi),
 425                 8, STATS_FLAGS_BOTH, "tx_bytes" },
 426     { STATS_OFFSET32(tx_stat_ifhcoutbadoctets_hi),
 427                 8, STATS_FLAGS_PORT, "tx_error_bytes" },
 428     { STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 429                 8, STATS_FLAGS_BOTH, "tx_ucast_packets" },
 430     { STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 431                 8, STATS_FLAGS_BOTH, "tx_mcast_packets" },
 432     { STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 433                 8, STATS_FLAGS_BOTH, "tx_bcast_packets" },
 434     { STATS_OFFSET32(tx_stat_dot3statsinternalmactransmiterrors_hi),
 435                 8, STATS_FLAGS_PORT, "tx_mac_errors" },
 436     { STATS_OFFSET32(rx_stat_dot3statscarriersenseerrors_hi),
 437                 8, STATS_FLAGS_PORT, "tx_carrier_errors" },
 438     { STATS_OFFSET32(tx_stat_dot3statssinglecollisionframes_hi),
 439                 8, STATS_FLAGS_PORT, "tx_single_collisions" },
 440     { STATS_OFFSET32(tx_stat_dot3statsmultiplecollisionframes_hi),
 441                 8, STATS_FLAGS_PORT, "tx_multi_collisions" },
 442     { STATS_OFFSET32(tx_stat_dot3statsdeferredtransmissions_hi),
 443                 8, STATS_FLAGS_PORT, "tx_deferred" },
 444     { STATS_OFFSET32(tx_stat_dot3statsexcessivecollisions_hi),
 445                 8, STATS_FLAGS_PORT, "tx_excess_collisions" },
 446     { STATS_OFFSET32(tx_stat_dot3statslatecollisions_hi),
 447                 8, STATS_FLAGS_PORT, "tx_late_collisions" },
 448     { STATS_OFFSET32(tx_stat_etherstatscollisions_hi),
 449                 8, STATS_FLAGS_PORT, "tx_total_collisions" },
 450     { STATS_OFFSET32(tx_stat_etherstatspkts64octets_hi),
 451                 8, STATS_FLAGS_PORT, "tx_64_byte_packets" },
 452     { STATS_OFFSET32(tx_stat_etherstatspkts65octetsto127octets_hi),
 453                 8, STATS_FLAGS_PORT, "tx_65_to_127_byte_packets" },
 454     { STATS_OFFSET32(tx_stat_etherstatspkts128octetsto255octets_hi),
 455                 8, STATS_FLAGS_PORT, "tx_128_to_255_byte_packets" },
 456     { STATS_OFFSET32(tx_stat_etherstatspkts256octetsto511octets_hi),
 457                 8, STATS_FLAGS_PORT, "tx_256_to_511_byte_packets" },
 458     { STATS_OFFSET32(tx_stat_etherstatspkts512octetsto1023octets_hi),
 459                 8, STATS_FLAGS_PORT, "tx_512_to_1023_byte_packets" },
 460     { STATS_OFFSET32(etherstatspkts1024octetsto1522octets_hi),
 461                 8, STATS_FLAGS_PORT, "tx_1024_to_1522_byte_packets" },
 462     { STATS_OFFSET32(etherstatspktsover1522octets_hi),
 463                 8, STATS_FLAGS_PORT, "tx_1523_to_9022_byte_packets" },
 464     { STATS_OFFSET32(pause_frames_sent_hi),
 465                 8, STATS_FLAGS_PORT, "tx_pause_frames" },
 466     { STATS_OFFSET32(total_tpa_aggregations_hi),
 467                 8, STATS_FLAGS_FUNC, "tpa_aggregations" },
 468     { STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 469                 8, STATS_FLAGS_FUNC, "tpa_aggregated_frames"},
 470     { STATS_OFFSET32(total_tpa_bytes_hi),
 471                 8, STATS_FLAGS_FUNC, "tpa_bytes"},
 472 #if 0
 473     { STATS_OFFSET32(recoverable_error),
 474                 4, STATS_FLAGS_FUNC, "recoverable_errors" },
 475     { STATS_OFFSET32(unrecoverable_error),
 476                 4, STATS_FLAGS_FUNC, "unrecoverable_errors" },
 477 #endif
 478     { STATS_OFFSET32(eee_tx_lpi),
 479                 4, STATS_FLAGS_PORT, "eee_tx_lpi"},
 480     { STATS_OFFSET32(rx_calls),
 481                 4, STATS_FLAGS_FUNC, "rx_calls"},
 482     { STATS_OFFSET32(rx_pkts),
 483                 4, STATS_FLAGS_FUNC, "rx_pkts"},
 484     { STATS_OFFSET32(rx_tpa_pkts),
 485                 4, STATS_FLAGS_FUNC, "rx_tpa_pkts"},
 486     { STATS_OFFSET32(rx_jumbo_sge_pkts),
 487                 4, STATS_FLAGS_FUNC, "rx_jumbo_sge_pkts"},
 488     { STATS_OFFSET32(rx_soft_errors),
 489                 4, STATS_FLAGS_FUNC, "rx_soft_errors"},
 490     { STATS_OFFSET32(rx_hw_csum_errors),
 491                 4, STATS_FLAGS_FUNC, "rx_hw_csum_errors"},
 492     { STATS_OFFSET32(rx_ofld_frames_csum_ip),
 493                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_ip"},
 494     { STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 495                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_tcp_udp"},
 496     { STATS_OFFSET32(rx_budget_reached),
 497                 4, STATS_FLAGS_FUNC, "rx_budget_reached"},
 498     { STATS_OFFSET32(tx_pkts),
 499                 4, STATS_FLAGS_FUNC, "tx_pkts"},
 500     { STATS_OFFSET32(tx_soft_errors),
 501                 4, STATS_FLAGS_FUNC, "tx_soft_errors"},
 502     { STATS_OFFSET32(tx_ofld_frames_csum_ip),
 503                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_ip"},
 504     { STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 505                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_tcp"},
 506     { STATS_OFFSET32(tx_ofld_frames_csum_udp),
 507                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_udp"},
 508     { STATS_OFFSET32(tx_ofld_frames_lso),
 509                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso"},
 510     { STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 511                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso_hdr_splits"},
 512     { STATS_OFFSET32(tx_encap_failures),
 513                 4, STATS_FLAGS_FUNC, "tx_encap_failures"},
 514     { STATS_OFFSET32(tx_hw_queue_full),
 515                 4, STATS_FLAGS_FUNC, "tx_hw_queue_full"},
 516     { STATS_OFFSET32(tx_hw_max_queue_depth),
 517                 4, STATS_FLAGS_FUNC, "tx_hw_max_queue_depth"},
 518     { STATS_OFFSET32(tx_dma_mapping_failure),
 519                 4, STATS_FLAGS_FUNC, "tx_dma_mapping_failure"},
 520     { STATS_OFFSET32(tx_max_drbr_queue_depth),
 521                 4, STATS_FLAGS_FUNC, "tx_max_drbr_queue_depth"},
 522     { STATS_OFFSET32(tx_window_violation_std),
 523                 4, STATS_FLAGS_FUNC, "tx_window_violation_std"},
 524     { STATS_OFFSET32(tx_window_violation_tso),
 525                 4, STATS_FLAGS_FUNC, "tx_window_violation_tso"},
 526 #if 0
 527     { STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 528                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_ipv6"},
 529     { STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 530                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_not_tcp"},
 531 #endif
 532     { STATS_OFFSET32(tx_chain_lost_mbuf),
 533                 4, STATS_FLAGS_FUNC, "tx_chain_lost_mbuf"},
 534     { STATS_OFFSET32(tx_frames_deferred),
 535                 4, STATS_FLAGS_FUNC, "tx_frames_deferred"},
 536     { STATS_OFFSET32(tx_queue_xoff),
 537                 4, STATS_FLAGS_FUNC, "tx_queue_xoff"},
 538     { STATS_OFFSET32(mbuf_defrag_attempts),
 539                 4, STATS_FLAGS_FUNC, "mbuf_defrag_attempts"},
 540     { STATS_OFFSET32(mbuf_defrag_failures),
 541                 4, STATS_FLAGS_FUNC, "mbuf_defrag_failures"},
 542     { STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 543                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_alloc_failed"},
 544     { STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 545                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_mapping_failed"},
 546     { STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 547                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_alloc_failed"},
 548     { STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 549                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_mapping_failed"},
 550     { STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 551                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_alloc_failed"},
 552     { STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 553                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_mapping_failed"},
 554     { STATS_OFFSET32(mbuf_alloc_tx),
 555                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tx"},
 556     { STATS_OFFSET32(mbuf_alloc_rx),
 557                 4, STATS_FLAGS_FUNC, "mbuf_alloc_rx"},
 558     { STATS_OFFSET32(mbuf_alloc_sge),
 559                 4, STATS_FLAGS_FUNC, "mbuf_alloc_sge"},
 560     { STATS_OFFSET32(mbuf_alloc_tpa),
 561                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tpa"}
 562 };
 563
 564 static const struct {
 565     uint32_t offset;
 566     uint32_t size;
 567     char string[STAT_NAME_LEN];
 568 } bxe_eth_q_stats_arr[] = {
 569     { Q_STATS_OFFSET32(total_bytes_received_hi),
 570                 8, "rx_bytes" },
 571     { Q_STATS_OFFSET32(total_unicast_packets_received_hi),
 572                 8, "rx_ucast_packets" },
 573     { Q_STATS_OFFSET32(total_multicast_packets_received_hi),
 574                 8, "rx_mcast_packets" },
 575     { Q_STATS_OFFSET32(total_broadcast_packets_received_hi),
 576                 8, "rx_bcast_packets" },
 577     { Q_STATS_OFFSET32(no_buff_discard_hi),
 578                 8, "rx_discards" },
 579     { Q_STATS_OFFSET32(total_bytes_transmitted_hi),
 580                 8, "tx_bytes" },
 581     { Q_STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 582                 8, "tx_ucast_packets" },
 583     { Q_STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 584                 8, "tx_mcast_packets" },
 585     { Q_STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 586                 8, "tx_bcast_packets" },
 587     { Q_STATS_OFFSET32(total_tpa_aggregations_hi),
 588                 8, "tpa_aggregations" },
 589     { Q_STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 590                 8, "tpa_aggregated_frames"},
 591     { Q_STATS_OFFSET32(total_tpa_bytes_hi),
 592                 8, "tpa_bytes"},
 593     { Q_STATS_OFFSET32(rx_calls),
 594                 4, "rx_calls"},
 595     { Q_STATS_OFFSET32(rx_pkts),
 596                 4, "rx_pkts"},
 597     { Q_STATS_OFFSET32(rx_tpa_pkts),
 598                 4, "rx_tpa_pkts"},
 599     { Q_STATS_OFFSET32(rx_jumbo_sge_pkts),
 600                 4, "rx_jumbo_sge_pkts"},
 601     { Q_STATS_OFFSET32(rx_soft_errors),
 602                 4, "rx_soft_errors"},
 603     { Q_STATS_OFFSET32(rx_hw_csum_errors),
 604                 4, "rx_hw_csum_errors"},
 605     { Q_STATS_OFFSET32(rx_ofld_frames_csum_ip),
 606                 4, "rx_ofld_frames_csum_ip"},
 607     { Q_STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 608                 4, "rx_ofld_frames_csum_tcp_udp"},
 609     { Q_STATS_OFFSET32(rx_budget_reached),
 610                 4, "rx_budget_reached"},
 611     { Q_STATS_OFFSET32(tx_pkts),
 612                 4, "tx_pkts"},
 613     { Q_STATS_OFFSET32(tx_soft_errors),
 614                 4, "tx_soft_errors"},
 615     { Q_STATS_OFFSET32(tx_ofld_frames_csum_ip),
 616                 4, "tx_ofld_frames_csum_ip"},
 617     { Q_STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 618                 4, "tx_ofld_frames_csum_tcp"},
 619     { Q_STATS_OFFSET32(tx_ofld_frames_csum_udp),
 620                 4, "tx_ofld_frames_csum_udp"},
 621     { Q_STATS_OFFSET32(tx_ofld_frames_lso),
 622                 4, "tx_ofld_frames_lso"},
 623     { Q_STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 624                 4, "tx_ofld_frames_lso_hdr_splits"},
 625     { Q_STATS_OFFSET32(tx_encap_failures),
 626                 4, "tx_encap_failures"},
 627     { Q_STATS_OFFSET32(tx_hw_queue_full),
 628                 4, "tx_hw_queue_full"},
 629     { Q_STATS_OFFSET32(tx_hw_max_queue_depth),
 630                 4, "tx_hw_max_queue_depth"},
 631     { Q_STATS_OFFSET32(tx_dma_mapping_failure),
 632                 4, "tx_dma_mapping_failure"},
 633     { Q_STATS_OFFSET32(tx_max_drbr_queue_depth),
 634                 4, "tx_max_drbr_queue_depth"},
 635     { Q_STATS_OFFSET32(tx_window_violation_std),
 636                 4, "tx_window_violation_std"},
 637     { Q_STATS_OFFSET32(tx_window_violation_tso),
 638                 4, "tx_window_violation_tso"},
 639 #if 0
 640     { Q_STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 641                 4, "tx_unsupported_tso_request_ipv6"},
 642     { Q_STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 643                 4, "tx_unsupported_tso_request_not_tcp"},
 644 #endif
 645     { Q_STATS_OFFSET32(tx_chain_lost_mbuf),
 646                 4, "tx_chain_lost_mbuf"},
 647     { Q_STATS_OFFSET32(tx_frames_deferred),
 648                 4, "tx_frames_deferred"},
 649     { Q_STATS_OFFSET32(tx_queue_xoff),
 650                 4, "tx_queue_xoff"},
 651     { Q_STATS_OFFSET32(mbuf_defrag_attempts),
 652                 4, "mbuf_defrag_attempts"},
 653     { Q_STATS_OFFSET32(mbuf_defrag_failures),
 654                 4, "mbuf_defrag_failures"},
 655     { Q_STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 656                 4, "mbuf_rx_bd_alloc_failed"},
 657     { Q_STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 658                 4, "mbuf_rx_bd_mapping_failed"},
 659     { Q_STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 660                 4, "mbuf_rx_tpa_alloc_failed"},
 661     { Q_STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 662                 4, "mbuf_rx_tpa_mapping_failed"},
 663     { Q_STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 664                 4, "mbuf_rx_sge_alloc_failed"},
 665     { Q_STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 666                 4, "mbuf_rx_sge_mapping_failed"},
 667     { Q_STATS_OFFSET32(mbuf_alloc_tx),
 668                 4, "mbuf_alloc_tx"},
 669     { Q_STATS_OFFSET32(mbuf_alloc_rx),
 670                 4, "mbuf_alloc_rx"},
 671     { Q_STATS_OFFSET32(mbuf_alloc_sge),
 672                 4, "mbuf_alloc_sge"},
 673     { Q_STATS_OFFSET32(mbuf_alloc_tpa),
 674                 4, "mbuf_alloc_tpa"}
 675 };
 676
 677 #define BXE_NUM_ETH_STATS   ARRAY_SIZE(bxe_eth_stats_arr)
 678 #define BXE_NUM_ETH_Q_STATS ARRAY_SIZE(bxe_eth_q_stats_arr)
 679
 680
 681 static void    bxe_cmng_fns_init(struct bxe_softc *sc,
 682                                  uint8_t          read_cfg,
 683                                  uint8_t          cmng_type);
 684 static int     bxe_get_cmng_fns_mode(struct bxe_softc *sc);
 685 static void    storm_memset_cmng(struct bxe_softc *sc,
 686                                  struct cmng_init *cmng,
 687                                  uint8_t          port);
 688 static void    bxe_set_reset_global(struct bxe_softc *sc);
 689 static void    bxe_set_reset_in_progress(struct bxe_softc *sc);
 690 static uint8_t bxe_reset_is_done(struct bxe_softc *sc,
 691                                  int              engine);
 692 static uint8_t bxe_clear_pf_load(struct bxe_softc *sc);
 693 static uint8_t bxe_chk_parity_attn(struct bxe_softc *sc,
 694                                    uint8_t          *global,
 695                                    uint8_t          print);
 696 static void    bxe_int_disable(struct bxe_softc *sc);
 697 static int     bxe_release_leader_lock(struct bxe_softc *sc);
 698 static void    bxe_pf_disable(struct bxe_softc *sc);
 699 static void    bxe_free_fp_buffers(struct bxe_softc *sc);
 700 static inline void bxe_update_rx_prod(struct bxe_softc    *sc,
 701                                       struct bxe_fastpath *fp,
 702                                       uint16_t            rx_bd_prod,
 703                                       uint16_t            rx_cq_prod,
 704                                       uint16_t            rx_sge_prod);
 705 static void    bxe_link_report_locked(struct bxe_softc *sc);
 706 static void    bxe_link_report(struct bxe_softc *sc);
 707 static void    bxe_link_status_update(struct bxe_softc *sc);
 708 static void    bxe_periodic_callout_func(void *xsc);
 709 static void    bxe_periodic_start(struct bxe_softc *sc);
 710 static void    bxe_periodic_stop(struct bxe_softc *sc);
 711 static int     bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
 712                                     uint16_t prev_index,
 713                                     uint16_t index);
 714 static int     bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
 715                                      int                 queue);
 716 static int     bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
 717                                      uint16_t            index);
 718 static uint8_t bxe_txeof(struct bxe_softc *sc,
 719                          struct bxe_fastpath *fp);
 720 static void    bxe_task_fp(struct bxe_fastpath *fp);
 721 static __noinline void bxe_dump_mbuf(struct bxe_softc *sc,
 722                                      struct mbuf      *m,
 723                                      uint8_t          contents);
 724 static int     bxe_alloc_mem(struct bxe_softc *sc);
 725 static void    bxe_free_mem(struct bxe_softc *sc);
 726 static int     bxe_alloc_fw_stats_mem(struct bxe_softc *sc);
 727 static void    bxe_free_fw_stats_mem(struct bxe_softc *sc);
 728 static int     bxe_interrupt_attach(struct bxe_softc *sc);
 729 static void    bxe_interrupt_detach(struct bxe_softc *sc);
 730 static void    bxe_set_rx_mode(struct bxe_softc *sc);
 731 static int     bxe_init_locked(struct bxe_softc *sc);
 732 static int     bxe_stop_locked(struct bxe_softc *sc);
 733 static __noinline int bxe_nic_load(struct bxe_softc *sc,
 734                                    int              load_mode);
 735 static __noinline int bxe_nic_unload(struct bxe_softc *sc,
 736                                      uint32_t         unload_mode,
 737                                      uint8_t          keep_link);
 738
 739 static void bxe_handle_sp_tq(void *context, int pending);
 740 static void bxe_handle_rx_mode_tq(void *context, int pending);
 741 static void bxe_handle_fp_tq(void *context, int pending);
 742
 743
 744 /* calculate crc32 on a buffer (NOTE: crc32_length MUST be aligned to 8) */
 745 uint32_t
 746 calc_crc32(uint8_t  *crc32_packet,
 747            uint32_t crc32_length,
 748            uint32_t crc32_seed,
 749            uint8_t  complement)
 750 {
 751    uint32_t byte         = 0;
 752    uint32_t bit          = 0;
 753    uint8_t  msb          = 0;
 754    uint32_t temp         = 0;
 755    uint32_t shft         = 0;
 756    uint8_t  current_byte = 0;
 757    uint32_t crc32_result = crc32_seed;
 758    const uint32_t CRC32_POLY = 0x1edc6f41;
 759
 760    if ((crc32_packet == NULL) ||
 761        (crc32_length == 0) ||
 762        ((crc32_length % 8) != 0))
 763     {
 764         return (crc32_result);
 765     }
 766
 767     for (byte = 0; byte < crc32_length; byte = byte + 1)
 768     {
 769         current_byte = crc32_packet[byte];
 770         for (bit = 0; bit < 8; bit = bit + 1)
 771         {
 772             /* msb = crc32_result[31]; */
 773             msb = (uint8_t)(crc32_result >> 31);
 774
 775             crc32_result = crc32_result << 1;
 776
 777             /* it (msb != current_byte[bit]) */
 778             if (msb != (0x1 & (current_byte >> bit)))
 779             {
 780                 crc32_result = crc32_result ^ CRC32_POLY;
 781                 /* crc32_result[0] = 1 */
 782                 crc32_result |= 1;
 783             }
 784         }
 785     }
 786
 787     /* Last step is to:
 788      * 1. "mirror" every bit
 789      * 2. swap the 4 bytes
 790      * 3. complement each bit
 791      */
 792
 793     /* Mirror */
 794     temp = crc32_result;
 795     shft = sizeof(crc32_result) * 8 - 1;
 796
 797     for (crc32_result >>= 1; crc32_result; crc32_result >>= 1)
 798     {
 799         temp <<= 1;
 800         temp |= crc32_result & 1;
 801         shft-- ;
 802     }
 803
 804     /* temp[31-bit] = crc32_result[bit] */
 805     temp <<= shft;
 806
 807     /* Swap */
 808     /* crc32_result = {temp[7:0], temp[15:8], temp[23:16], temp[31:24]} */
 809     {
 810         uint32_t t0, t1, t2, t3;
 811         t0 = (0x000000ff & (temp >> 24));
 812         t1 = (0x0000ff00 & (temp >> 8));
 813         t2 = (0x00ff0000 & (temp << 8));
 814         t3 = (0xff000000 & (temp << 24));
 815         crc32_result = t0 | t1 | t2 | t3;
 816     }
 817
 818     /* Complement */
 819     if (complement)
 820     {
 821         crc32_result = ~crc32_result;
 822     }
 823
 824     return (crc32_result);
 825 }
 826
 827 int
 828 bxe_test_bit(int                    nr,
 829              volatile unsigned long *addr)
 830 {
 831     return ((atomic_load_acq_long(addr) & (1 << nr)) != 0);
 832 }
 833
 834 void
 835 bxe_set_bit(unsigned int           nr,
 836             volatile unsigned long *addr)
 837 {
 838     atomic_set_acq_long(addr, (1 << nr));
 839 }
 840
 841 void
 842 bxe_clear_bit(int                    nr,
 843               volatile unsigned long *addr)
 844 {
 845     atomic_clear_acq_long(addr, (1 << nr));
 846 }
 847
 848 int
 849 bxe_test_and_set_bit(int                    nr,
 850                        volatile unsigned long *addr)
 851 {
 852     unsigned long x;
 853     nr = (1 << nr);
 854     do {
 855         x = *addr;
 856     } while (atomic_cmpset_acq_long(addr, x, x | nr) == 0);
 857     // if (x & nr) bit_was_set; else bit_was_not_set;
 858     return (x & nr);
 859 }
 860
 861 int
 862 bxe_test_and_clear_bit(int                    nr,
 863                        volatile unsigned long *addr)
 864 {
 865     unsigned long x;
 866     nr = (1 << nr);
 867     do {
 868         x = *addr;
 869     } while (atomic_cmpset_acq_long(addr, x, x & ~nr) == 0);
 870     // if (x & nr) bit_was_set; else bit_was_not_set;
 871     return (x & nr);
 872 }
 873
 874 int
 875 bxe_cmpxchg(volatile int *addr,
 876             int          old,
 877             int          new)
 878 {
 879     int x;
 880     do {
 881         x = *addr;
 882     } while (atomic_cmpset_acq_int(addr, old, new) == 0);
 883     return (x);
 884 }
 885
 886 /*
 887  * Get DMA memory from the OS.
 888  *
 889  * Validates that the OS has provided DMA buffers in response to a
 890  * bus_dmamap_load call and saves the physical address of those buffers.
 891  * When the callback is used the OS will return 0 for the mapping function
 892  * (bus_dmamap_load) so we use the value of map_arg->maxsegs to pass any
 893  * failures back to the caller.
 894  *
 895  * Returns:
 896  *   Nothing.
 897  */
 898 static void
 899 bxe_dma_map_addr(void *arg, bus_dma_segment_t *segs, int nseg, int error)
 900 {
 901     struct bxe_dma *dma = arg;
 902
 903     if (error) {
 904         dma->paddr = 0;
 905         dma->nseg  = 0;
 906         BLOGE(dma->sc, "Failed DMA alloc '%s' (%d)!\n", dma->msg, error);
 907     } else {
 908         dma->paddr = segs->ds_addr;
 909         dma->nseg  = nseg;
 910 #if 0
 911         BLOGD(dma->sc, DBG_LOAD,
 912               "DMA alloc '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
 913               dma->msg, dma->vaddr, (void *)dma->paddr,
 914               dma->nseg, dma->size);
 915 #endif
 916     }
 917 }
 918
 919 /*
 920  * Allocate a block of memory and map it for DMA. No partial completions
 921  * allowed and release any resources acquired if we can't acquire all
 922  * resources.
 923  *
 924  * Returns:
 925  *   0 = Success, !0 = Failure
 926  */
 927 int
 928 bxe_dma_alloc(struct bxe_softc *sc,
 929               bus_size_t       size,
 930               struct bxe_dma   *dma,
 931               const char       *msg)
 932 {
 933     int rc;
 934
 935     if (dma->size > 0) {
 936         BLOGE(sc, "dma block '%s' already has size %lu\n", msg,
 937               (unsigned long)dma->size);
 938         return (1);
 939     }
 940
 941     memset(dma, 0, sizeof(*dma)); /* sanity */
 942     dma->sc   = sc;
 943     dma->size = size;
 944     snprintf(dma->msg, sizeof(dma->msg), "%s", msg);
 945
 946     rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
 947                             BCM_PAGE_SIZE,      /* alignment */
 948                             0,                  /* boundary limit */
 949                             BUS_SPACE_MAXADDR,  /* restricted low */
 950                             BUS_SPACE_MAXADDR,  /* restricted hi */
 951                             NULL,               /* addr filter() */
 952                             NULL,               /* addr filter() arg */
 953                             size,               /* max map size */
 954                             1,                  /* num discontinuous */
 955                             size,               /* max seg size */
 956                             BUS_DMA_ALLOCNOW,   /* flags */
 957                             NULL,               /* lock() */
 958                             NULL,               /* lock() arg */
 959                             &dma->tag);         /* returned dma tag */
 960     if (rc != 0) {
 961         BLOGE(sc, "Failed to create dma tag for '%s' (%d)\n", msg, rc);
 962         memset(dma, 0, sizeof(*dma));
 963         return (1);
 964     }
 965
 966     rc = bus_dmamem_alloc(dma->tag,
 967                           (void **)&dma->vaddr,
 968                           (BUS_DMA_NOWAIT | BUS_DMA_ZERO),
 969                           &dma->map);
 970     if (rc != 0) {
 971         BLOGE(sc, "Failed to alloc dma mem for '%s' (%d)\n", msg, rc);
 972         bus_dma_tag_destroy(dma->tag);
 973         memset(dma, 0, sizeof(*dma));
 974         return (1);
 975     }
 976
 977     rc = bus_dmamap_load(dma->tag,
 978                          dma->map,
 979                          dma->vaddr,
 980                          size,
 981                          bxe_dma_map_addr, /* BLOGD in here */
 982                          dma,
 983                          BUS_DMA_NOWAIT);
 984     if (rc != 0) {
 985         BLOGE(sc, "Failed to load dma map for '%s' (%d)\n", msg, rc);
 986         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
 987         bus_dma_tag_destroy(dma->tag);
 988         memset(dma, 0, sizeof(*dma));
 989         return (1);
 990     }
 991
 992     return (0);
 993 }
 994
 995 void
 996 bxe_dma_free(struct bxe_softc *sc,
 997              struct bxe_dma   *dma)
 998 {
 999     if (dma->size > 0) {
1000 #if 0
1001         BLOGD(sc, DBG_LOAD,
1002               "DMA free '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
1003               dma->msg, dma->vaddr, (void *)dma->paddr,
1004               dma->nseg, dma->size);
1005 #endif
1006
1007         DBASSERT(sc, (dma->tag != NULL), ("dma tag is NULL"));
1008
1009         bus_dmamap_sync(dma->tag, dma->map,
1010                         (BUS_DMASYNC_POSTREAD | BUS_DMASYNC_POSTWRITE));
1011         bus_dmamap_unload(dma->tag, dma->map);
1012         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
1013         bus_dma_tag_destroy(dma->tag);
1014     }
1015
1016     memset(dma, 0, sizeof(*dma));
1017 }
1018
1019 /*
1020  * These indirect read and write routines are only during init.
1021  * The locking is handled by the MCP.
1022  */
1023
1024 void
1025 bxe_reg_wr_ind(struct bxe_softc *sc,
1026                uint32_t         addr,
1027                uint32_t         val)
1028 {
1029     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1030     pci_write_config(sc->dev, PCICFG_GRC_DATA, val, 4);
1031     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1032 }
1033
1034 uint32_t
1035 bxe_reg_rd_ind(struct bxe_softc *sc,
1036                uint32_t         addr)
1037 {
1038     uint32_t val;
1039
1040     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1041     val = pci_read_config(sc->dev, PCICFG_GRC_DATA, 4);
1042     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1043
1044     return (val);
1045 }
1046
1047 #if 0
1048 void bxe_dp_dmae(struct bxe_softc *sc, struct dmae_command *dmae, int msglvl)
1049 {
1050     uint32_t src_type = dmae->opcode & DMAE_COMMAND_SRC;
1051
1052     switch (dmae->opcode & DMAE_COMMAND_DST) {
1053     case DMAE_CMD_DST_PCI:
1054         if (src_type == DMAE_CMD_SRC_PCI)
1055             DP(msglvl, "DMAE: opcode 0x%08x\n"
1056                "src [%x:%08x], len [%d*4], dst [%x:%08x]\n"
1057                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1058                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1059                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1060                dmae->comp_addr_hi, dmae->comp_addr_lo,
1061                dmae->comp_val);
1062         else
1063             DP(msglvl, "DMAE: opcode 0x%08x\n"
1064                "src [%08x], len [%d*4], dst [%x:%08x]\n"
1065                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1066                dmae->opcode, dmae->src_addr_lo >> 2,
1067                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1068                dmae->comp_addr_hi, dmae->comp_addr_lo,
1069                dmae->comp_val);
1070         break;
1071     case DMAE_CMD_DST_GRC:
1072         if (src_type == DMAE_CMD_SRC_PCI)
1073             DP(msglvl, "DMAE: opcode 0x%08x\n"
1074                "src [%x:%08x], len [%d*4], dst_addr [%08x]\n"
1075                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1076                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1077                dmae->len, dmae->dst_addr_lo >> 2,
1078                dmae->comp_addr_hi, dmae->comp_addr_lo,
1079                dmae->comp_val);
1080         else
1081             DP(msglvl, "DMAE: opcode 0x%08x\n"
1082                "src [%08x], len [%d*4], dst [%08x]\n"
1083                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1084                dmae->opcode, dmae->src_addr_lo >> 2,
1085                dmae->len, dmae->dst_addr_lo >> 2,
1086                dmae->comp_addr_hi, dmae->comp_addr_lo,
1087                dmae->comp_val);
1088         break;
1089     default:
1090         if (src_type == DMAE_CMD_SRC_PCI)
1091             DP(msglvl, "DMAE: opcode 0x%08x\n"
1092                "src_addr [%x:%08x]  len [%d * 4]  dst_addr [none]\n"
1093                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1094                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1095                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1096                dmae->comp_val);
1097         else
1098             DP(msglvl, "DMAE: opcode 0x%08x\n"
1099                "src_addr [%08x]  len [%d * 4]  dst_addr [none]\n"
1100                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1101                dmae->opcode, dmae->src_addr_lo >> 2,
1102                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1103                dmae->comp_val);
1104         break;
1105     }
1106
1107 }
1108 #endif
1109
1110 static int
1111 bxe_acquire_hw_lock(struct bxe_softc *sc,
1112                     uint32_t         resource)
1113 {
1114     uint32_t lock_status;
1115     uint32_t resource_bit = (1 << resource);
1116     int func = SC_FUNC(sc);
1117     uint32_t hw_lock_control_reg;
1118     int cnt;
1119
1120     /* validate the resource is within range */
1121     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1122         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1123         return (-1);
1124     }
1125
1126     if (func <= 5) {
1127         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1128     } else {
1129         hw_lock_control_reg =
1130                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1131     }
1132
1133     /* validate the resource is not already taken */
1134     lock_status = REG_RD(sc, hw_lock_control_reg);
1135     if (lock_status & resource_bit) {
1136         BLOGE(sc, "resource in use (status 0x%x bit 0x%x)\n",
1137               lock_status, resource_bit);
1138         return (-1);
1139     }
1140
1141     /* try every 5ms for 5 seconds */
1142     for (cnt = 0; cnt < 1000; cnt++) {
1143         REG_WR(sc, (hw_lock_control_reg + 4), resource_bit);
1144         lock_status = REG_RD(sc, hw_lock_control_reg);
1145         if (lock_status & resource_bit) {
1146             return (0);
1147         }
1148         DELAY(5000);
1149     }
1150
1151     BLOGE(sc, "Resource lock timeout!\n");
1152     return (-1);
1153 }
1154
1155 static int
1156 bxe_release_hw_lock(struct bxe_softc *sc,
1157                     uint32_t         resource)
1158 {
1159     uint32_t lock_status;
1160     uint32_t resource_bit = (1 << resource);
1161     int func = SC_FUNC(sc);
1162     uint32_t hw_lock_control_reg;
1163
1164     /* validate the resource is within range */
1165     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1166         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1167         return (-1);
1168     }
1169
1170     if (func <= 5) {
1171         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1172     } else {
1173         hw_lock_control_reg =
1174                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1175     }
1176
1177     /* validate the resource is currently taken */
1178     lock_status = REG_RD(sc, hw_lock_control_reg);
1179     if (!(lock_status & resource_bit)) {
1180         BLOGE(sc, "resource not in use (status 0x%x bit 0x%x)\n",
1181               lock_status, resource_bit);
1182         return (-1);
1183     }
1184
1185     REG_WR(sc, hw_lock_control_reg, resource_bit);
1186     return (0);
1187 }
1188
1189 /*
1190  * Per pf misc lock must be acquired before the per port mcp lock. Otherwise,
1191  * had we done things the other way around, if two pfs from the same port
1192  * would attempt to access nvram at the same time, we could run into a
1193  * scenario such as:
1194  * pf A takes the port lock.
1195  * pf B succeeds in taking the same lock since they are from the same port.
1196  * pf A takes the per pf misc lock. Performs eeprom access.
1197  * pf A finishes. Unlocks the per pf misc lock.
1198  * Pf B takes the lock and proceeds to perform it's own access.
1199  * pf A unlocks the per port lock, while pf B is still working (!).
1200  * mcp takes the per port lock and corrupts pf B's access (and/or has it's own
1201  * access corrupted by pf B).*
1202  */
1203 static int
1204 bxe_acquire_nvram_lock(struct bxe_softc *sc)
1205 {
1206     int port = SC_PORT(sc);
1207     int count, i;
1208     uint32_t val = 0;
1209
1210     /* acquire HW lock: protect against other PFs in PF Direct Assignment */
1211     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1212
1213     /* adjust timeout for emulation/FPGA */
1214     count = NVRAM_TIMEOUT_COUNT;
1215     if (CHIP_REV_IS_SLOW(sc)) {
1216         count *= 100;
1217     }
1218
1219     /* request access to nvram interface */
1220     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1221            (MCPR_NVM_SW_ARB_ARB_REQ_SET1 << port));
1222
1223     for (i = 0; i < count*10; i++) {
1224         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1225         if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1226             break;
1227         }
1228
1229         DELAY(5);
1230     }
1231
1232     if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1233         BLOGE(sc, "Cannot get access to nvram interface\n");
1234         return (-1);
1235     }
1236
1237     return (0);
1238 }
1239
1240 static int
1241 bxe_release_nvram_lock(struct bxe_softc *sc)
1242 {
1243     int port = SC_PORT(sc);
1244     int count, i;
1245     uint32_t val = 0;
1246
1247     /* adjust timeout for emulation/FPGA */
1248     count = NVRAM_TIMEOUT_COUNT;
1249     if (CHIP_REV_IS_SLOW(sc)) {
1250         count *= 100;
1251     }
1252
1253     /* relinquish nvram interface */
1254     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1255            (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << port));
1256
1257     for (i = 0; i < count*10; i++) {
1258         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1259         if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1260             break;
1261         }
1262
1263         DELAY(5);
1264     }
1265
1266     if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1267         BLOGE(sc, "Cannot free access to nvram interface\n");
1268         return (-1);
1269     }
1270
1271     /* release HW lock: protect against other PFs in PF Direct Assignment */
1272     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1273
1274     return (0);
1275 }
1276
1277 static void
1278 bxe_enable_nvram_access(struct bxe_softc *sc)
1279 {
1280     uint32_t val;
1281
1282     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1283
1284     /* enable both bits, even on read */
1285     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1286            (val | MCPR_NVM_ACCESS_ENABLE_EN | MCPR_NVM_ACCESS_ENABLE_WR_EN));
1287 }
1288
1289 static void
1290 bxe_disable_nvram_access(struct bxe_softc *sc)
1291 {
1292     uint32_t val;
1293
1294     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1295
1296     /* disable both bits, even after read */
1297     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1298            (val & ~(MCPR_NVM_ACCESS_ENABLE_EN |
1299                     MCPR_NVM_ACCESS_ENABLE_WR_EN)));
1300 }
1301
1302 static int
1303 bxe_nvram_read_dword(struct bxe_softc *sc,
1304                      uint32_t         offset,
1305                      uint32_t         *ret_val,
1306                      uint32_t         cmd_flags)
1307 {
1308     int count, i, rc;
1309     uint32_t val;
1310
1311     /* build the command word */
1312     cmd_flags |= MCPR_NVM_COMMAND_DOIT;
1313
1314     /* need to clear DONE bit separately */
1315     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1316
1317     /* address of the NVRAM to read from */
1318     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1319            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1320
1321     /* issue a read command */
1322     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1323
1324     /* adjust timeout for emulation/FPGA */
1325     count = NVRAM_TIMEOUT_COUNT;
1326     if (CHIP_REV_IS_SLOW(sc)) {
1327         count *= 100;
1328     }
1329
1330     /* wait for completion */
1331     *ret_val = 0;
1332     rc = -1;
1333     for (i = 0; i < count; i++) {
1334         DELAY(5);
1335         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1336
1337         if (val & MCPR_NVM_COMMAND_DONE) {
1338             val = REG_RD(sc, MCP_REG_MCPR_NVM_READ);
1339             /* we read nvram data in cpu order
1340              * but ethtool sees it as an array of bytes
1341              * converting to big-endian will do the work
1342              */
1343             *ret_val = htobe32(val);
1344             rc = 0;
1345             break;
1346         }
1347     }
1348
1349     if (rc == -1) {
1350         BLOGE(sc, "nvram read timeout expired\n");
1351     }
1352
1353     return (rc);
1354 }
1355
1356 static int
1357 bxe_nvram_read(struct bxe_softc *sc,
1358                uint32_t         offset,
1359                uint8_t          *ret_buf,
1360                int              buf_size)
1361 {
1362     uint32_t cmd_flags;
1363     uint32_t val;
1364     int rc;
1365
1366     if ((offset & 0x03) || (buf_size & 0x03) || (buf_size == 0)) {
1367         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1368               offset, buf_size);
1369         return (-1);
1370     }
1371
1372     if ((offset + buf_size) > sc->devinfo.flash_size) {
1373         BLOGE(sc, "Invalid parameter, "
1374                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1375               offset, buf_size, sc->devinfo.flash_size);
1376         return (-1);
1377     }
1378
1379     /* request access to nvram interface */
1380     rc = bxe_acquire_nvram_lock(sc);
1381     if (rc) {
1382         return (rc);
1383     }
1384
1385     /* enable access to nvram interface */
1386     bxe_enable_nvram_access(sc);
1387
1388     /* read the first word(s) */
1389     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1390     while ((buf_size > sizeof(uint32_t)) && (rc == 0)) {
1391         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1392         memcpy(ret_buf, &val, 4);
1393
1394         /* advance to the next dword */
1395         offset += sizeof(uint32_t);
1396         ret_buf += sizeof(uint32_t);
1397         buf_size -= sizeof(uint32_t);
1398         cmd_flags = 0;
1399     }
1400
1401     if (rc == 0) {
1402         cmd_flags |= MCPR_NVM_COMMAND_LAST;
1403         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1404         memcpy(ret_buf, &val, 4);
1405     }
1406
1407     /* disable access to nvram interface */
1408     bxe_disable_nvram_access(sc);
1409     bxe_release_nvram_lock(sc);
1410
1411     return (rc);
1412 }
1413
1414 static int
1415 bxe_nvram_write_dword(struct bxe_softc *sc,
1416                       uint32_t         offset,
1417                       uint32_t         val,
1418                       uint32_t         cmd_flags)
1419 {
1420     int count, i, rc;
1421
1422     /* build the command word */
1423     cmd_flags |= (MCPR_NVM_COMMAND_DOIT | MCPR_NVM_COMMAND_WR);
1424
1425     /* need to clear DONE bit separately */
1426     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1427
1428     /* write the data */
1429     REG_WR(sc, MCP_REG_MCPR_NVM_WRITE, val);
1430
1431     /* address of the NVRAM to write to */
1432     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1433            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1434
1435     /* issue the write command */
1436     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1437
1438     /* adjust timeout for emulation/FPGA */
1439     count = NVRAM_TIMEOUT_COUNT;
1440     if (CHIP_REV_IS_SLOW(sc)) {
1441         count *= 100;
1442     }
1443
1444     /* wait for completion */
1445     rc = -1;
1446     for (i = 0; i < count; i++) {
1447         DELAY(5);
1448         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1449         if (val & MCPR_NVM_COMMAND_DONE) {
1450             rc = 0;
1451             break;
1452         }
1453     }
1454
1455     if (rc == -1) {
1456         BLOGE(sc, "nvram write timeout expired\n");
1457     }
1458
1459     return (rc);
1460 }
1461
1462 #define BYTE_OFFSET(offset) (8 * (offset & 0x03))
1463
1464 static int
1465 bxe_nvram_write1(struct bxe_softc *sc,
1466                  uint32_t         offset,
1467                  uint8_t          *data_buf,
1468                  int              buf_size)
1469 {
1470     uint32_t cmd_flags;
1471     uint32_t align_offset;
1472     uint32_t val;
1473     int rc;
1474
1475     if ((offset + buf_size) > sc->devinfo.flash_size) {
1476         BLOGE(sc, "Invalid parameter, "
1477                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1478               offset, buf_size, sc->devinfo.flash_size);
1479         return (-1);
1480     }
1481
1482     /* request access to nvram interface */
1483     rc = bxe_acquire_nvram_lock(sc);
1484     if (rc) {
1485         return (rc);
1486     }
1487
1488     /* enable access to nvram interface */
1489     bxe_enable_nvram_access(sc);
1490
1491     cmd_flags = (MCPR_NVM_COMMAND_FIRST | MCPR_NVM_COMMAND_LAST);
1492     align_offset = (offset & ~0x03);
1493     rc = bxe_nvram_read_dword(sc, align_offset, &val, cmd_flags);
1494
1495     if (rc == 0) {
1496         val &= ~(0xff << BYTE_OFFSET(offset));
1497         val |= (*data_buf << BYTE_OFFSET(offset));
1498
1499         /* nvram data is returned as an array of bytes
1500          * convert it back to cpu order
1501          */
1502         val = be32toh(val);
1503
1504         rc = bxe_nvram_write_dword(sc, align_offset, val, cmd_flags);
1505     }
1506
1507     /* disable access to nvram interface */
1508     bxe_disable_nvram_access(sc);
1509     bxe_release_nvram_lock(sc);
1510
1511     return (rc);
1512 }
1513
1514 static int
1515 bxe_nvram_write(struct bxe_softc *sc,
1516                 uint32_t         offset,
1517                 uint8_t          *data_buf,
1518                 int              buf_size)
1519 {
1520     uint32_t cmd_flags;
1521     uint32_t val;
1522     uint32_t written_so_far;
1523     int rc;
1524
1525     if (buf_size == 1) {
1526         return (bxe_nvram_write1(sc, offset, data_buf, buf_size));
1527     }
1528
1529     if ((offset & 0x03) || (buf_size & 0x03) /* || (buf_size == 0) */) {
1530         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1531               offset, buf_size);
1532         return (-1);
1533     }
1534
1535     if (buf_size == 0) {
1536         return (0); /* nothing to do */
1537     }
1538
1539     if ((offset + buf_size) > sc->devinfo.flash_size) {
1540         BLOGE(sc, "Invalid parameter, "
1541                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1542               offset, buf_size, sc->devinfo.flash_size);
1543         return (-1);
1544     }
1545
1546     /* request access to nvram interface */
1547     rc = bxe_acquire_nvram_lock(sc);
1548     if (rc) {
1549         return (rc);
1550     }
1551
1552     /* enable access to nvram interface */
1553     bxe_enable_nvram_access(sc);
1554
1555     written_so_far = 0;
1556     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1557     while ((written_so_far < buf_size) && (rc == 0)) {
1558         if (written_so_far == (buf_size - sizeof(uint32_t))) {
1559             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1560         } else if (((offset + 4) % NVRAM_PAGE_SIZE) == 0) {
1561             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1562         } else if ((offset % NVRAM_PAGE_SIZE) == 0) {
1563             cmd_flags |= MCPR_NVM_COMMAND_FIRST;
1564         }
1565
1566         memcpy(&val, data_buf, 4);
1567
1568         rc = bxe_nvram_write_dword(sc, offset, val, cmd_flags);
1569
1570         /* advance to the next dword */
1571         offset += sizeof(uint32_t);
1572         data_buf += sizeof(uint32_t);
1573         written_so_far += sizeof(uint32_t);
1574         cmd_flags = 0;
1575     }
1576
1577     /* disable access to nvram interface */
1578     bxe_disable_nvram_access(sc);
1579     bxe_release_nvram_lock(sc);
1580
1581     return (rc);
1582 }
1583
1584 /* copy command into DMAE command memory and set DMAE command Go */
1585 void
1586 bxe_post_dmae(struct bxe_softc    *sc,
1587               struct dmae_command *dmae,
1588               int                 idx)
1589 {
1590     uint32_t cmd_offset;
1591     int i;
1592
1593     cmd_offset = (DMAE_REG_CMD_MEM + (sizeof(struct dmae_command) * idx));
1594     for (i = 0; i < ((sizeof(struct dmae_command) / 4)); i++) {
1595         REG_WR(sc, (cmd_offset + (i * 4)), *(((uint32_t *)dmae) + i));
1596     }
1597
1598     REG_WR(sc, dmae_reg_go_c[idx], 1);
1599 }
1600
1601 uint32_t
1602 bxe_dmae_opcode_add_comp(uint32_t opcode,
1603                          uint8_t  comp_type)
1604 {
1605     return (opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
1606                       DMAE_COMMAND_C_TYPE_ENABLE));
1607 }
1608
1609 uint32_t
1610 bxe_dmae_opcode_clr_src_reset(uint32_t opcode)
1611 {
1612     return (opcode & ~DMAE_COMMAND_SRC_RESET);
1613 }
1614
1615 uint32_t
1616 bxe_dmae_opcode(struct bxe_softc *sc,
1617                 uint8_t          src_type,
1618                 uint8_t          dst_type,
1619                 uint8_t          with_comp,
1620                 uint8_t          comp_type)
1621 {
1622     uint32_t opcode = 0;
1623
1624     opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
1625                (dst_type << DMAE_COMMAND_DST_SHIFT));
1626
1627     opcode |= (DMAE_COMMAND_SRC_RESET | DMAE_COMMAND_DST_RESET);
1628
1629     opcode |= (SC_PORT(sc) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
1630
1631     opcode |= ((SC_VN(sc) << DMAE_COMMAND_E1HVN_SHIFT) |
1632                (SC_VN(sc) << DMAE_COMMAND_DST_VN_SHIFT));
1633
1634     opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
1635
1636 #ifdef __BIG_ENDIAN
1637     opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
1638 #else
1639     opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
1640 #endif
1641
1642     if (with_comp) {
1643         opcode = bxe_dmae_opcode_add_comp(opcode, comp_type);
1644     }
1645
1646     return (opcode);
1647 }
1648
1649 static void
1650 bxe_prep_dmae_with_comp(struct bxe_softc    *sc,
1651                         struct dmae_command *dmae,
1652                         uint8_t             src_type,
1653                         uint8_t             dst_type)
1654 {
1655     memset(dmae, 0, sizeof(struct dmae_command));
1656
1657     /* set the opcode */
1658     dmae->opcode = bxe_dmae_opcode(sc, src_type, dst_type,
1659                                    TRUE, DMAE_COMP_PCI);
1660
1661     /* fill in the completion parameters */
1662     dmae->comp_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_comp));
1663     dmae->comp_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_comp));
1664     dmae->comp_val     = DMAE_COMP_VAL;
1665 }
1666
1667 /* issue a DMAE command over the init channel and wait for completion */
1668 static int
1669 bxe_issue_dmae_with_comp(struct bxe_softc    *sc,
1670                          struct dmae_command *dmae)
1671 {
1672     uint32_t *wb_comp = BXE_SP(sc, wb_comp);
1673     int timeout = CHIP_REV_IS_SLOW(sc) ? 400000 : 4000;
1674
1675     BXE_DMAE_LOCK(sc);
1676
1677     /* reset completion */
1678     *wb_comp = 0;
1679
1680     /* post the command on the channel used for initializations */
1681     bxe_post_dmae(sc, dmae, INIT_DMAE_C(sc));
1682
1683     /* wait for completion */
1684     DELAY(5);
1685
1686     while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
1687         if (!timeout ||
1688             (sc->recovery_state != BXE_RECOVERY_DONE &&
1689              sc->recovery_state != BXE_RECOVERY_NIC_LOADING)) {
1690             BLOGE(sc, "DMAE timeout!\n");
1691             BXE_DMAE_UNLOCK(sc);
1692             return (DMAE_TIMEOUT);
1693         }
1694
1695         timeout--;
1696         DELAY(50);
1697     }
1698
1699     if (*wb_comp & DMAE_PCI_ERR_FLAG) {
1700         BLOGE(sc, "DMAE PCI error!\n");
1701         BXE_DMAE_UNLOCK(sc);
1702         return (DMAE_PCI_ERROR);
1703     }
1704
1705     BXE_DMAE_UNLOCK(sc);
1706     return (0);
1707 }
1708
1709 void
1710 bxe_read_dmae(struct bxe_softc *sc,
1711               uint32_t         src_addr,
1712               uint32_t         len32)
1713 {
1714     struct dmae_command dmae;
1715     uint32_t *data;
1716     int i, rc;
1717
1718     DBASSERT(sc, (len32 <= 4), ("DMAE read length is %d", len32));
1719
1720     if (!sc->dmae_ready) {
1721         data = BXE_SP(sc, wb_data[0]);
1722
1723         for (i = 0; i < len32; i++) {
1724             data[i] = (CHIP_IS_E1(sc)) ?
1725                           bxe_reg_rd_ind(sc, (src_addr + (i * 4))) :
1726                           REG_RD(sc, (src_addr + (i * 4)));
1727         }
1728
1729         return;
1730     }
1731
1732     /* set opcode and fixed command fields */
1733     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
1734
1735     /* fill in addresses and len */
1736     dmae.src_addr_lo = (src_addr >> 2); /* GRC addr has dword resolution */
1737     dmae.src_addr_hi = 0;
1738     dmae.dst_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_data));
1739     dmae.dst_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_data));
1740     dmae.len         = len32;
1741
1742     /* issue the command and wait for completion */
1743     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1744         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1745     };
1746 }
1747
1748 void
1749 bxe_write_dmae(struct bxe_softc *sc,
1750                bus_addr_t       dma_addr,
1751                uint32_t         dst_addr,
1752                uint32_t         len32)
1753 {
1754     struct dmae_command dmae;
1755     int rc;
1756
1757     if (!sc->dmae_ready) {
1758         DBASSERT(sc, (len32 <= 4), ("DMAE not ready and length is %d", len32));
1759
1760         if (CHIP_IS_E1(sc)) {
1761             ecore_init_ind_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1762         } else {
1763             ecore_init_str_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1764         }
1765
1766         return;
1767     }
1768
1769     /* set opcode and fixed command fields */
1770     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
1771
1772     /* fill in addresses and len */
1773     dmae.src_addr_lo = U64_LO(dma_addr);
1774     dmae.src_addr_hi = U64_HI(dma_addr);
1775     dmae.dst_addr_lo = (dst_addr >> 2); /* GRC addr has dword resolution */
1776     dmae.dst_addr_hi = 0;
1777     dmae.len         = len32;
1778
1779     /* issue the command and wait for completion */
1780     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1781         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1782     }
1783 }
1784
1785 void
1786 bxe_write_dmae_phys_len(struct bxe_softc *sc,
1787                         bus_addr_t       phys_addr,
1788                         uint32_t         addr,
1789                         uint32_t         len)
1790 {
1791     int dmae_wr_max = DMAE_LEN32_WR_MAX(sc);
1792     int offset = 0;
1793
1794     while (len > dmae_wr_max) {
1795         bxe_write_dmae(sc,
1796                        (phys_addr + offset), /* src DMA address */
1797                        (addr + offset),      /* dst GRC address */
1798                        dmae_wr_max);
1799         offset += (dmae_wr_max * 4);
1800         len -= dmae_wr_max;
1801     }
1802
1803     bxe_write_dmae(sc,
1804                    (phys_addr + offset), /* src DMA address */
1805                    (addr + offset),      /* dst GRC address */
1806                    len);
1807 }
1808
1809 void
1810 bxe_set_ctx_validation(struct bxe_softc   *sc,
1811                        struct eth_context *cxt,
1812                        uint32_t           cid)
1813 {
1814     /* ustorm cxt validation */
1815     cxt->ustorm_ag_context.cdu_usage =
1816         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1817             CDU_REGION_NUMBER_UCM_AG, ETH_CONNECTION_TYPE);
1818     /* xcontext validation */
1819     cxt->xstorm_ag_context.cdu_reserved =
1820         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1821             CDU_REGION_NUMBER_XCM_AG, ETH_CONNECTION_TYPE);
1822 }
1823
1824 static void
1825 bxe_storm_memset_hc_timeout(struct bxe_softc *sc,
1826                             uint8_t          port,
1827                             uint8_t          fw_sb_id,
1828                             uint8_t          sb_index,
1829                             uint8_t          ticks)
1830 {
1831     uint32_t addr =
1832         (BAR_CSTRORM_INTMEM +
1833          CSTORM_STATUS_BLOCK_DATA_TIMEOUT_OFFSET(fw_sb_id, sb_index));
1834
1835     REG_WR8(sc, addr, ticks);
1836
1837     BLOGD(sc, DBG_LOAD,
1838           "port %d fw_sb_id %d sb_index %d ticks %d\n",
1839           port, fw_sb_id, sb_index, ticks);
1840 }
1841
1842 static void
1843 bxe_storm_memset_hc_disable(struct bxe_softc *sc,
1844                             uint8_t          port,
1845                             uint16_t         fw_sb_id,
1846                             uint8_t          sb_index,
1847                             uint8_t          disable)
1848 {
1849     uint32_t enable_flag =
1850         (disable) ? 0 : (1 << HC_INDEX_DATA_HC_ENABLED_SHIFT);
1851     uint32_t addr =
1852         (BAR_CSTRORM_INTMEM +
1853          CSTORM_STATUS_BLOCK_DATA_FLAGS_OFFSET(fw_sb_id, sb_index));
1854     uint8_t flags;
1855
1856     /* clear and set */
1857     flags = REG_RD8(sc, addr);
1858     flags &= ~HC_INDEX_DATA_HC_ENABLED;
1859     flags |= enable_flag;
1860     REG_WR8(sc, addr, flags);
1861
1862     BLOGD(sc, DBG_LOAD,
1863           "port %d fw_sb_id %d sb_index %d disable %d\n",
1864           port, fw_sb_id, sb_index, disable);
1865 }
1866
1867 void
1868 bxe_update_coalesce_sb_index(struct bxe_softc *sc,
1869                              uint8_t          fw_sb_id,
1870                              uint8_t          sb_index,
1871                              uint8_t          disable,
1872                              uint16_t         usec)
1873 {
1874     int port = SC_PORT(sc);
1875     uint8_t ticks = (usec / 4); /* XXX ??? */
1876
1877     bxe_storm_memset_hc_timeout(sc, port, fw_sb_id, sb_index, ticks);
1878
1879     disable = (disable) ? 1 : ((usec) ? 0 : 1);
1880     bxe_storm_memset_hc_disable(sc, port, fw_sb_id, sb_index, disable);
1881 }
1882
1883 void
1884 elink_cb_udelay(struct bxe_softc *sc,
1885                 uint32_t         usecs)
1886 {
1887     DELAY(usecs);
1888 }
1889
1890 uint32_t
1891 elink_cb_reg_read(struct bxe_softc *sc,
1892                   uint32_t         reg_addr)
1893 {
1894     return (REG_RD(sc, reg_addr));
1895 }
1896
1897 void
1898 elink_cb_reg_write(struct bxe_softc *sc,
1899                    uint32_t         reg_addr,
1900                    uint32_t         val)
1901 {
1902     REG_WR(sc, reg_addr, val);
1903 }
1904
1905 void
1906 elink_cb_reg_wb_write(struct bxe_softc *sc,
1907                       uint32_t         offset,
1908                       uint32_t         *wb_write,
1909                       uint16_t         len)
1910 {
1911     REG_WR_DMAE(sc, offset, wb_write, len);
1912 }
1913
1914 void
1915 elink_cb_reg_wb_read(struct bxe_softc *sc,
1916                      uint32_t         offset,
1917                      uint32_t         *wb_write,
1918                      uint16_t         len)
1919 {
1920     REG_RD_DMAE(sc, offset, wb_write, len);
1921 }
1922
1923 uint8_t
1924 elink_cb_path_id(struct bxe_softc *sc)
1925 {
1926     return (SC_PATH(sc));
1927 }
1928
1929 void
1930 elink_cb_event_log(struct bxe_softc     *sc,
1931                    const elink_log_id_t elink_log_id,
1932                    ...)
1933 {
1934     /* XXX */
1935 #if 0
1936     //va_list ap;
1937     va_start(ap, elink_log_id);
1938     _XXX_(sc, lm_log_id, ap);
1939     va_end(ap);
1940 #endif
1941     BLOGI(sc, "ELINK EVENT LOG (%d)\n", elink_log_id);
1942 }
1943
1944 static int
1945 bxe_set_spio(struct bxe_softc *sc,
1946              int              spio,
1947              uint32_t         mode)
1948 {
1949     uint32_t spio_reg;
1950
1951     /* Only 2 SPIOs are configurable */
1952     if ((spio != MISC_SPIO_SPIO4) && (spio != MISC_SPIO_SPIO5)) {
1953         BLOGE(sc, "Invalid SPIO 0x%x\n", spio);
1954         return (-1);
1955     }
1956
1957     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1958
1959     /* read SPIO and mask except the float bits */
1960     spio_reg = (REG_RD(sc, MISC_REG_SPIO) & MISC_SPIO_FLOAT);
1961
1962     switch (mode) {
1963     case MISC_SPIO_OUTPUT_LOW:
1964         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output low\n", spio);
1965         /* clear FLOAT and set CLR */
1966         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1967         spio_reg |=  (spio << MISC_SPIO_CLR_POS);
1968         break;
1969
1970     case MISC_SPIO_OUTPUT_HIGH:
1971         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output high\n", spio);
1972         /* clear FLOAT and set SET */
1973         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1974         spio_reg |=  (spio << MISC_SPIO_SET_POS);
1975         break;
1976
1977     case MISC_SPIO_INPUT_HI_Z:
1978         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> input\n", spio);
1979         /* set FLOAT */
1980         spio_reg |= (spio << MISC_SPIO_FLOAT_POS);
1981         break;
1982
1983     default:
1984         break;
1985     }
1986
1987     REG_WR(sc, MISC_REG_SPIO, spio_reg);
1988     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1989
1990     return (0);
1991 }
1992
1993 static int
1994 bxe_gpio_read(struct bxe_softc *sc,
1995               int              gpio_num,
1996               uint8_t          port)
1997 {
1998     /* The GPIO should be swapped if swap register is set and active */
1999     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2000                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2001     int gpio_shift = (gpio_num +
2002                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2003     uint32_t gpio_mask = (1 << gpio_shift);
2004     uint32_t gpio_reg;
2005
2006     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2007         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2008         return (-1);
2009     }
2010
2011     /* read GPIO value */
2012     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2013
2014     /* get the requested pin value */
2015     return ((gpio_reg & gpio_mask) == gpio_mask) ? 1 : 0;
2016 }
2017
2018 static int
2019 bxe_gpio_write(struct bxe_softc *sc,
2020                int              gpio_num,
2021                uint32_t         mode,
2022                uint8_t          port)
2023 {
2024     /* The GPIO should be swapped if swap register is set and active */
2025     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2026                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2027     int gpio_shift = (gpio_num +
2028                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2029     uint32_t gpio_mask = (1 << gpio_shift);
2030     uint32_t gpio_reg;
2031
2032     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2033         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2034         return (-1);
2035     }
2036
2037     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2038
2039     /* read GPIO and mask except the float bits */
2040     gpio_reg = (REG_RD(sc, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
2041
2042     switch (mode) {
2043     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2044         BLOGD(sc, DBG_PHY,
2045               "Set GPIO %d (shift %d) -> output low\n",
2046               gpio_num, gpio_shift);
2047         /* clear FLOAT and set CLR */
2048         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2049         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
2050         break;
2051
2052     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2053         BLOGD(sc, DBG_PHY,
2054               "Set GPIO %d (shift %d) -> output high\n",
2055               gpio_num, gpio_shift);
2056         /* clear FLOAT and set SET */
2057         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2058         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
2059         break;
2060
2061     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2062         BLOGD(sc, DBG_PHY,
2063               "Set GPIO %d (shift %d) -> input\n",
2064               gpio_num, gpio_shift);
2065         /* set FLOAT */
2066         gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2067         break;
2068
2069     default:
2070         break;
2071     }
2072
2073     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2074     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2075
2076     return (0);
2077 }
2078
2079 static int
2080 bxe_gpio_mult_write(struct bxe_softc *sc,
2081                     uint8_t          pins,
2082                     uint32_t         mode)
2083 {
2084     uint32_t gpio_reg;
2085
2086     /* any port swapping should be handled by caller */
2087
2088     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2089
2090     /* read GPIO and mask except the float bits */
2091     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2092     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2093     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
2094     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
2095
2096     switch (mode) {
2097     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2098         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output low\n", pins);
2099         /* set CLR */
2100         gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
2101         break;
2102
2103     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2104         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output high\n", pins);
2105         /* set SET */
2106         gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
2107         break;
2108
2109     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2110         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> input\n", pins);
2111         /* set FLOAT */
2112         gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2113         break;
2114
2115     default:
2116         BLOGE(sc, "Invalid GPIO mode assignment %d\n", mode);
2117         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2118         return (-1);
2119     }
2120
2121     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2122     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2123
2124     return (0);
2125 }
2126
2127 static int
2128 bxe_gpio_int_write(struct bxe_softc *sc,
2129                    int              gpio_num,
2130                    uint32_t         mode,
2131                    uint8_t          port)
2132 {
2133     /* The GPIO should be swapped if swap register is set and active */
2134     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2135                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2136     int gpio_shift = (gpio_num +
2137                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2138     uint32_t gpio_mask = (1 << gpio_shift);
2139     uint32_t gpio_reg;
2140
2141     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2142         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2143         return (-1);
2144     }
2145
2146     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2147
2148     /* read GPIO int */
2149     gpio_reg = REG_RD(sc, MISC_REG_GPIO_INT);
2150
2151     switch (mode) {
2152     case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2153         BLOGD(sc, DBG_PHY,
2154               "Clear GPIO INT %d (shift %d) -> output low\n",
2155               gpio_num, gpio_shift);
2156         /* clear SET and set CLR */
2157         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2158         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2159         break;
2160
2161     case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2162         BLOGD(sc, DBG_PHY,
2163               "Set GPIO INT %d (shift %d) -> output high\n",
2164               gpio_num, gpio_shift);
2165         /* clear CLR and set SET */
2166         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2167         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2168         break;
2169
2170     default:
2171         break;
2172     }
2173
2174     REG_WR(sc, MISC_REG_GPIO_INT, gpio_reg);
2175     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2176
2177     return (0);
2178 }
2179
2180 uint32_t
2181 elink_cb_gpio_read(struct bxe_softc *sc,
2182                    uint16_t         gpio_num,
2183                    uint8_t          port)
2184 {
2185     return (bxe_gpio_read(sc, gpio_num, port));
2186 }
2187
2188 uint8_t
2189 elink_cb_gpio_write(struct bxe_softc *sc,
2190                     uint16_t         gpio_num,
2191                     uint8_t          mode, /* 0=low 1=high */
2192                     uint8_t          port)
2193 {
2194     return (bxe_gpio_write(sc, gpio_num, mode, port));
2195 }
2196
2197 uint8_t
2198 elink_cb_gpio_mult_write(struct bxe_softc *sc,
2199                          uint8_t          pins,
2200                          uint8_t          mode) /* 0=low 1=high */
2201 {
2202     return (bxe_gpio_mult_write(sc, pins, mode));
2203 }
2204
2205 uint8_t
2206 elink_cb_gpio_int_write(struct bxe_softc *sc,
2207                         uint16_t         gpio_num,
2208                         uint8_t          mode, /* 0=low 1=high */
2209                         uint8_t          port)
2210 {
2211     return (bxe_gpio_int_write(sc, gpio_num, mode, port));
2212 }
2213
2214 void
2215 elink_cb_notify_link_changed(struct bxe_softc *sc)
2216 {
2217     REG_WR(sc, (MISC_REG_AEU_GENERAL_ATTN_12 +
2218                 (SC_FUNC(sc) * sizeof(uint32_t))), 1);
2219 }
2220
2221 /* send the MCP a request, block until there is a reply */
2222 uint32_t
2223 elink_cb_fw_command(struct bxe_softc *sc,
2224                     uint32_t         command,
2225                     uint32_t         param)
2226 {
2227     int mb_idx = SC_FW_MB_IDX(sc);
2228     uint32_t seq;
2229     uint32_t rc = 0;
2230     uint32_t cnt = 1;
2231     uint8_t delay = CHIP_REV_IS_SLOW(sc) ? 100 : 10;
2232
2233     BXE_FWMB_LOCK(sc);
2234
2235     seq = ++sc->fw_seq;
2236     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_param, param);
2237     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_header, (command | seq));
2238
2239     BLOGD(sc, DBG_PHY,
2240           "wrote command 0x%08x to FW MB param 0x%08x\n",
2241           (command | seq), param);
2242
2243     /* Let the FW do it's magic. GIve it up to 5 seconds... */
2244     do {
2245         DELAY(delay * 1000);
2246         rc = SHMEM_RD(sc, func_mb[mb_idx].fw_mb_header);
2247     } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2248
2249     BLOGD(sc, DBG_PHY,
2250           "[after %d ms] read 0x%x seq 0x%x from FW MB\n",
2251           cnt*delay, rc, seq);
2252
2253     /* is this a reply to our command? */
2254     if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK)) {
2255         rc &= FW_MSG_CODE_MASK;
2256     } else {
2257         /* Ruh-roh! */
2258         BLOGE(sc, "FW failed to respond!\n");
2259         // XXX bxe_fw_dump(sc);
2260         rc = 0;
2261     }
2262
2263     BXE_FWMB_UNLOCK(sc);
2264     return (rc);
2265 }
2266
2267 static uint32_t
2268 bxe_fw_command(struct bxe_softc *sc,
2269                uint32_t         command,
2270                uint32_t         param)
2271 {
2272     return (elink_cb_fw_command(sc, command, param));
2273 }
2274
2275 static void
2276 __storm_memset_dma_mapping(struct bxe_softc *sc,
2277                            uint32_t         addr,
2278                            bus_addr_t       mapping)
2279 {
2280     REG_WR(sc, addr, U64_LO(mapping));
2281     REG_WR(sc, (addr + 4), U64_HI(mapping));
2282 }
2283
2284 static void
2285 storm_memset_spq_addr(struct bxe_softc *sc,
2286                       bus_addr_t       mapping,
2287                       uint16_t         abs_fid)
2288 {
2289     uint32_t addr = (XSEM_REG_FAST_MEMORY +
2290                      XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid));
2291     __storm_memset_dma_mapping(sc, addr, mapping);
2292 }
2293
2294 static void
2295 storm_memset_vf_to_pf(struct bxe_softc *sc,
2296                       uint16_t         abs_fid,
2297                       uint16_t         pf_id)
2298 {
2299     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2300     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2301     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2302     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2303 }
2304
2305 static void
2306 storm_memset_func_en(struct bxe_softc *sc,
2307                      uint16_t         abs_fid,
2308                      uint8_t          enable)
2309 {
2310     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2311     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2312     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2313     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2314 }
2315
2316 static void
2317 storm_memset_eq_data(struct bxe_softc       *sc,
2318                      struct event_ring_data *eq_data,
2319                      uint16_t               pfid)
2320 {
2321     uint32_t addr;
2322     size_t size;
2323
2324     addr = (BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid));
2325     size = sizeof(struct event_ring_data);
2326     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)eq_data);
2327 }
2328
2329 static void
2330 storm_memset_eq_prod(struct bxe_softc *sc,
2331                      uint16_t         eq_prod,
2332                      uint16_t         pfid)
2333 {
2334     uint32_t addr = (BAR_CSTRORM_INTMEM +
2335                      CSTORM_EVENT_RING_PROD_OFFSET(pfid));
2336     REG_WR16(sc, addr, eq_prod);
2337 }
2338
2339 /*
2340  * Post a slowpath command.
2341  *
2342  * A slowpath command is used to propogate a configuration change through
2343  * the controller in a controlled manner, allowing each STORM processor and
2344  * other H/W blocks to phase in the change.  The commands sent on the
2345  * slowpath are referred to as ramrods.  Depending on the ramrod used the
2346  * completion of the ramrod will occur in different ways.  Here's a
2347  * breakdown of ramrods and how they complete:
2348  *
2349  * RAMROD_CMD_ID_ETH_PORT_SETUP
2350  *   Used to setup the leading connection on a port.  Completes on the
2351  *   Receive Completion Queue (RCQ) of that port (typically fp[0]).
2352  *
2353  * RAMROD_CMD_ID_ETH_CLIENT_SETUP
2354  *   Used to setup an additional connection on a port.  Completes on the
2355  *   RCQ of the multi-queue/RSS connection being initialized.
2356  *
2357  * RAMROD_CMD_ID_ETH_STAT_QUERY
2358  *   Used to force the storm processors to update the statistics database
2359  *   in host memory.  This ramrod is send on the leading connection CID and
2360  *   completes as an index increment of the CSTORM on the default status
2361  *   block.
2362  *
2363  * RAMROD_CMD_ID_ETH_UPDATE
2364  *   Used to update the state of the leading connection, usually to udpate
2365  *   the RSS indirection table.  Completes on the RCQ of the leading
2366  *   connection. (Not currently used under FreeBSD until OS support becomes
2367  *   available.)
2368  *
2369  * RAMROD_CMD_ID_ETH_HALT
2370  *   Used when tearing down a connection prior to driver unload.  Completes
2371  *   on the RCQ of the multi-queue/RSS connection being torn down.  Don't
2372  *   use this on the leading connection.
2373  *
2374  * RAMROD_CMD_ID_ETH_SET_MAC
2375  *   Sets the Unicast/Broadcast/Multicast used by the port.  Completes on
2376  *   the RCQ of the leading connection.
2377  *
2378  * RAMROD_CMD_ID_ETH_CFC_DEL
2379  *   Used when tearing down a conneciton prior to driver unload.  Completes
2380  *   on the RCQ of the leading connection (since the current connection
2381  *   has been completely removed from controller memory).
2382  *
2383  * RAMROD_CMD_ID_ETH_PORT_DEL
2384  *   Used to tear down the leading connection prior to driver unload,
2385  *   typically fp[0].  Completes as an index increment of the CSTORM on the
2386  *   default status block.
2387  *
2388  * RAMROD_CMD_ID_ETH_FORWARD_SETUP
2389  *   Used for connection offload.  Completes on the RCQ of the multi-queue
2390  *   RSS connection that is being offloaded.  (Not currently used under
2391  *   FreeBSD.)
2392  *
2393  * There can only be one command pending per function.
2394  *
2395  * Returns:
2396  *   0 = Success, !0 = Failure.
2397  */
2398
2399 /* must be called under the spq lock */
2400 static inline
2401 struct eth_spe *bxe_sp_get_next(struct bxe_softc *sc)
2402 {
2403     struct eth_spe *next_spe = sc->spq_prod_bd;
2404
2405     if (sc->spq_prod_bd == sc->spq_last_bd) {
2406         /* wrap back to the first eth_spq */
2407         sc->spq_prod_bd = sc->spq;
2408         sc->spq_prod_idx = 0;
2409     } else {
2410         sc->spq_prod_bd++;
2411         sc->spq_prod_idx++;
2412     }
2413
2414     return (next_spe);
2415 }
2416
2417 /* must be called under the spq lock */
2418 static inline
2419 void bxe_sp_prod_update(struct bxe_softc *sc)
2420 {
2421     int func = SC_FUNC(sc);
2422
2423     /*
2424      * Make sure that BD data is updated before writing the producer.
2425      * BD data is written to the memory, the producer is read from the
2426      * memory, thus we need a full memory barrier to ensure the ordering.
2427      */
2428     mb();
2429
2430     REG_WR16(sc, (BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func)),
2431              sc->spq_prod_idx);
2432
2433     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
2434                       BUS_SPACE_BARRIER_WRITE);
2435 }
2436
2437 /**
2438  * bxe_is_contextless_ramrod - check if the current command ends on EQ
2439  *
2440  * @cmd:      command to check
2441  * @cmd_type: command type
2442  */
2443 static inline
2444 int bxe_is_contextless_ramrod(int cmd,
2445                               int cmd_type)
2446 {
2447     if ((cmd_type == NONE_CONNECTION_TYPE) ||
2448         (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
2449         (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
2450         (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
2451         (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
2452         (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
2453         (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE)) {
2454         return (TRUE);
2455     } else {
2456         return (FALSE);
2457     }
2458 }
2459
2460 /**
2461  * bxe_sp_post - place a single command on an SP ring
2462  *
2463  * @sc:         driver handle
2464  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
2465  * @cid:        SW CID the command is related to
2466  * @data_hi:    command private data address (high 32 bits)
2467  * @data_lo:    command private data address (low 32 bits)
2468  * @cmd_type:   command type (e.g. NONE, ETH)
2469  *
2470  * SP data is handled as if it's always an address pair, thus data fields are
2471  * not swapped to little endian in upper functions. Instead this function swaps
2472  * data as if it's two uint32 fields.
2473  */
2474 int
2475 bxe_sp_post(struct bxe_softc *sc,
2476             int              command,
2477             int              cid,
2478             uint32_t         data_hi,
2479             uint32_t         data_lo,
2480             int              cmd_type)
2481 {
2482     struct eth_spe *spe;
2483     uint16_t type;
2484     int common;
2485
2486     common = bxe_is_contextless_ramrod(command, cmd_type);
2487
2488     BXE_SP_LOCK(sc);
2489
2490     if (common) {
2491         if (!atomic_load_acq_long(&sc->eq_spq_left)) {
2492             BLOGE(sc, "EQ ring is full!\n");
2493             BXE_SP_UNLOCK(sc);
2494             return (-1);
2495         }
2496     } else {
2497         if (!atomic_load_acq_long(&sc->cq_spq_left)) {
2498             BLOGE(sc, "SPQ ring is full!\n");
2499             BXE_SP_UNLOCK(sc);
2500             return (-1);
2501         }
2502     }
2503
2504     spe = bxe_sp_get_next(sc);
2505
2506     /* CID needs port number to be encoded int it */
2507     spe->hdr.conn_and_cmd_data =
2508         htole32((command << SPE_HDR_CMD_ID_SHIFT) | HW_CID(sc, cid));
2509
2510     type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
2511
2512     /* TBD: Check if it works for VFs */
2513     type |= ((SC_FUNC(sc) << SPE_HDR_FUNCTION_ID_SHIFT) &
2514              SPE_HDR_FUNCTION_ID);
2515
2516     spe->hdr.type = htole16(type);
2517
2518     spe->data.update_data_addr.hi = htole32(data_hi);
2519     spe->data.update_data_addr.lo = htole32(data_lo);
2520
2521     /*
2522      * It's ok if the actual decrement is issued towards the memory
2523      * somewhere between the lock and unlock. Thus no more explict
2524      * memory barrier is needed.
2525      */
2526     if (common) {
2527         atomic_subtract_acq_long(&sc->eq_spq_left, 1);
2528     } else {
2529         atomic_subtract_acq_long(&sc->cq_spq_left, 1);
2530     }
2531
2532     BLOGD(sc, DBG_SP, "SPQE -> %#jx\n", (uintmax_t)sc->spq_dma.paddr);
2533     BLOGD(sc, DBG_SP, "FUNC_RDATA -> %p / %#jx\n",
2534           BXE_SP(sc, func_rdata), (uintmax_t)BXE_SP_MAPPING(sc, func_rdata));
2535     BLOGD(sc, DBG_SP,
2536           "SPQE[%x] (%x:%x) (cmd, common?) (%d,%d) hw_cid %x data (%x:%x) type(0x%x) left (CQ, EQ) (%lx,%lx)\n",
2537           sc->spq_prod_idx,
2538           (uint32_t)U64_HI(sc->spq_dma.paddr),
2539           (uint32_t)(U64_LO(sc->spq_dma.paddr) + (uint8_t *)sc->spq_prod_bd - (uint8_t *)sc->spq),
2540           command,
2541           common,
2542           HW_CID(sc, cid),
2543           data_hi,
2544           data_lo,
2545           type,
2546           atomic_load_acq_long(&sc->cq_spq_left),
2547           atomic_load_acq_long(&sc->eq_spq_left));
2548
2549     bxe_sp_prod_update(sc);
2550
2551     BXE_SP_UNLOCK(sc);
2552     return (0);
2553 }
2554
2555 /**
2556  * bxe_debug_print_ind_table - prints the indirection table configuration.
2557  *
2558  * @sc: driver hanlde
2559  * @p:  pointer to rss configuration
2560  */
2561 #if 0
2562 static void
2563 bxe_debug_print_ind_table(struct bxe_softc               *sc,
2564                           struct ecore_config_rss_params *p)
2565 {
2566     int i;
2567
2568     BLOGD(sc, DBG_LOAD, "Setting indirection table to:\n");
2569     BLOGD(sc, DBG_LOAD, "    0x0000: ");
2570     for (i = 0; i < T_ETH_INDIRECTION_TABLE_SIZE; i++) {
2571         BLOGD(sc, DBG_LOAD, "0x%02x ", p->ind_table[i]);
2572
2573         /* Print 4 bytes in a line */
2574         if ((i + 1 < T_ETH_INDIRECTION_TABLE_SIZE) &&
2575             (((i + 1) & 0x3) == 0)) {
2576             BLOGD(sc, DBG_LOAD, "\n");
2577             BLOGD(sc, DBG_LOAD, "0x%04x: ", i + 1);
2578         }
2579     }
2580
2581     BLOGD(sc, DBG_LOAD, "\n");
2582 }
2583 #endif
2584
2585 /*
2586  * FreeBSD Device probe function.
2587  *
2588  * Compares the device found to the driver's list of supported devices and
2589  * reports back to the bsd loader whether this is the right driver for the device.
2590  * This is the driver entry function called from the "kldload" command.
2591  *
2592  * Returns:
2593  *   BUS_PROBE_DEFAULT on success, positive value on failure.
2594  */
2595 static int
2596 bxe_probe(device_t dev)
2597 {
2598     struct bxe_softc *sc;
2599     struct bxe_device_type *t;
2600     char *descbuf;
2601     uint16_t did, sdid, svid, vid;
2602
2603     /* Find our device structure */
2604     sc = device_get_softc(dev);
2605     sc->dev = dev;
2606     t = bxe_devs;
2607
2608     /* Get the data for the device to be probed. */
2609     vid  = pci_get_vendor(dev);
2610     did  = pci_get_device(dev);
2611     svid = pci_get_subvendor(dev);
2612     sdid = pci_get_subdevice(dev);
2613
2614     BLOGD(sc, DBG_LOAD,
2615           "%s(); VID = 0x%04X, DID = 0x%04X, SVID = 0x%04X, "
2616           "SDID = 0x%04X\n", __FUNCTION__, vid, did, svid, sdid);
2617
2618     /* Look through the list of known devices for a match. */
2619     while (t->bxe_name != NULL) {
2620         if ((vid == t->bxe_vid) && (did == t->bxe_did) &&
2621             ((svid == t->bxe_svid) || (t->bxe_svid == PCI_ANY_ID)) &&
2622             ((sdid == t->bxe_sdid) || (t->bxe_sdid == PCI_ANY_ID))) {
2623             descbuf = malloc(BXE_DEVDESC_MAX, M_TEMP, M_NOWAIT);
2624             if (descbuf == NULL)
2625                 return (ENOMEM);
2626
2627             /* Print out the device identity. */
2628             snprintf(descbuf, BXE_DEVDESC_MAX,
2629                      "%s (%c%d) BXE v:%s\n", t->bxe_name,
2630                      (((pci_read_config(dev, PCIR_REVID, 4) &
2631                         0xf0) >> 4) + 'A'),
2632                      (pci_read_config(dev, PCIR_REVID, 4) & 0xf),
2633                      BXE_DRIVER_VERSION);
2634
2635             device_set_desc_copy(dev, descbuf);
2636             free(descbuf, M_TEMP);
2637             return (BUS_PROBE_DEFAULT);
2638         }
2639         t++;
2640     }
2641
2642     return (ENXIO);
2643 }
2644
2645 static void
2646 bxe_init_mutexes(struct bxe_softc *sc)
2647 {
2648 #ifdef BXE_CORE_LOCK_SX
2649     snprintf(sc->core_sx_name, sizeof(sc->core_sx_name),
2650              "bxe%d_core_lock", sc->unit);
2651     sx_init(&sc->core_sx, sc->core_sx_name);
2652 #else
2653     snprintf(sc->core_mtx_name, sizeof(sc->core_mtx_name),
2654              "bxe%d_core_lock", sc->unit);
2655     mtx_init(&sc->core_mtx, sc->core_mtx_name, NULL, MTX_DEF);
2656 #endif
2657
2658     snprintf(sc->sp_mtx_name, sizeof(sc->sp_mtx_name),
2659              "bxe%d_sp_lock", sc->unit);
2660     mtx_init(&sc->sp_mtx, sc->sp_mtx_name, NULL, MTX_DEF);
2661
2662     snprintf(sc->dmae_mtx_name, sizeof(sc->dmae_mtx_name),
2663              "bxe%d_dmae_lock", sc->unit);
2664     mtx_init(&sc->dmae_mtx, sc->dmae_mtx_name, NULL, MTX_DEF);
2665
2666     snprintf(sc->port.phy_mtx_name, sizeof(sc->port.phy_mtx_name),
2667              "bxe%d_phy_lock", sc->unit);
2668     mtx_init(&sc->port.phy_mtx, sc->port.phy_mtx_name, NULL, MTX_DEF);
2669
2670     snprintf(sc->fwmb_mtx_name, sizeof(sc->fwmb_mtx_name),
2671              "bxe%d_fwmb_lock", sc->unit);
2672     mtx_init(&sc->fwmb_mtx, sc->fwmb_mtx_name, NULL, MTX_DEF);
2673
2674     snprintf(sc->print_mtx_name, sizeof(sc->print_mtx_name),
2675              "bxe%d_print_lock", sc->unit);
2676     mtx_init(&(sc->print_mtx), sc->print_mtx_name, NULL, MTX_DEF);
2677
2678     snprintf(sc->stats_mtx_name, sizeof(sc->stats_mtx_name),
2679              "bxe%d_stats_lock", sc->unit);
2680     mtx_init(&(sc->stats_mtx), sc->stats_mtx_name, NULL, MTX_DEF);
2681
2682     snprintf(sc->mcast_mtx_name, sizeof(sc->mcast_mtx_name),
2683              "bxe%d_mcast_lock", sc->unit);
2684     mtx_init(&(sc->mcast_mtx), sc->mcast_mtx_name, NULL, MTX_DEF);
2685 }
2686
2687 static void
2688 bxe_release_mutexes(struct bxe_softc *sc)
2689 {
2690 #ifdef BXE_CORE_LOCK_SX
2691     sx_destroy(&sc->core_sx);
2692 #else
2693     if (mtx_initialized(&sc->core_mtx)) {
2694         mtx_destroy(&sc->core_mtx);
2695     }
2696 #endif
2697
2698     if (mtx_initialized(&sc->sp_mtx)) {
2699         mtx_destroy(&sc->sp_mtx);
2700     }
2701
2702     if (mtx_initialized(&sc->dmae_mtx)) {
2703         mtx_destroy(&sc->dmae_mtx);
2704     }
2705
2706     if (mtx_initialized(&sc->port.phy_mtx)) {
2707         mtx_destroy(&sc->port.phy_mtx);
2708     }
2709
2710     if (mtx_initialized(&sc->fwmb_mtx)) {
2711         mtx_destroy(&sc->fwmb_mtx);
2712     }
2713
2714     if (mtx_initialized(&sc->print_mtx)) {
2715         mtx_destroy(&sc->print_mtx);
2716     }
2717
2718     if (mtx_initialized(&sc->stats_mtx)) {
2719         mtx_destroy(&sc->stats_mtx);
2720     }
2721
2722     if (mtx_initialized(&sc->mcast_mtx)) {
2723         mtx_destroy(&sc->mcast_mtx);
2724     }
2725 }
2726
2727 static void
2728 bxe_tx_disable(struct bxe_softc* sc)
2729 {
2730     struct ifnet *ifp = sc->ifnet;
2731
2732     /* tell the stack the driver is stopped and TX queue is full */
2733     if (ifp != NULL) {
2734         ifp->if_drv_flags = 0;
2735     }
2736 }
2737
2738 static void
2739 bxe_drv_pulse(struct bxe_softc *sc)
2740 {
2741     SHMEM_WR(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb,
2742              sc->fw_drv_pulse_wr_seq);
2743 }
2744
2745 static inline uint16_t
2746 bxe_tx_avail(struct bxe_softc *sc,
2747              struct bxe_fastpath *fp)
2748 {
2749     int16_t  used;
2750     uint16_t prod;
2751     uint16_t cons;
2752
2753     prod = fp->tx_bd_prod;
2754     cons = fp->tx_bd_cons;
2755
2756     used = SUB_S16(prod, cons);
2757
2758 #if 0
2759     KASSERT((used < 0), ("used tx bds < 0"));
2760     KASSERT((used > sc->tx_ring_size), ("used tx bds > tx_ring_size"));
2761     KASSERT(((sc->tx_ring_size - used) > MAX_TX_AVAIL),
2762             ("invalid number of tx bds used"));
2763 #endif
2764
2765     return (int16_t)(sc->tx_ring_size) - used;
2766 }
2767
2768 static inline int
2769 bxe_tx_queue_has_work(struct bxe_fastpath *fp)
2770 {
2771     uint16_t hw_cons;
2772
2773     mb(); /* status block fields can change */
2774     hw_cons = le16toh(*fp->tx_cons_sb);
2775     return (hw_cons != fp->tx_pkt_cons);
2776 }
2777
2778 static inline uint8_t
2779 bxe_has_tx_work(struct bxe_fastpath *fp)
2780 {
2781     /* expand this for multi-cos if ever supported */
2782     return (bxe_tx_queue_has_work(fp)) ? TRUE : FALSE;
2783 }
2784
2785 static inline int
2786 bxe_has_rx_work(struct bxe_fastpath *fp)
2787 {
2788     uint16_t rx_cq_cons_sb;
2789
2790     mb(); /* status block fields can change */
2791     rx_cq_cons_sb = le16toh(*fp->rx_cq_cons_sb);
2792     if ((rx_cq_cons_sb & RCQ_MAX) == RCQ_MAX)
2793         rx_cq_cons_sb++;
2794     return (fp->rx_cq_cons != rx_cq_cons_sb);
2795 }
2796
2797 static void
2798 bxe_sp_event(struct bxe_softc    *sc,
2799              struct bxe_fastpath *fp,
2800              union eth_rx_cqe    *rr_cqe)
2801 {
2802     int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2803     int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2804     enum ecore_queue_cmd drv_cmd = ECORE_Q_CMD_MAX;
2805     struct ecore_queue_sp_obj *q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
2806
2807     BLOGD(sc, DBG_SP, "fp=%d cid=%d got ramrod #%d state is %x type is %d\n",
2808           fp->index, cid, command, sc->state, rr_cqe->ramrod_cqe.ramrod_type);
2809
2810 #if 0
2811     /*
2812      * If cid is within VF range, replace the slowpath object with the
2813      * one corresponding to this VF
2814      */
2815     if ((cid >= BXE_FIRST_VF_CID) && (cid < BXE_FIRST_VF_CID + BXE_VF_CIDS)) {
2816         bxe_iov_set_queue_sp_obj(sc, cid, &q_obj);
2817     }
2818 #endif
2819
2820     switch (command) {
2821     case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
2822         BLOGD(sc, DBG_SP, "got UPDATE ramrod. CID %d\n", cid);
2823         drv_cmd = ECORE_Q_CMD_UPDATE;
2824         break;
2825
2826     case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
2827         BLOGD(sc, DBG_SP, "got MULTI[%d] setup ramrod\n", cid);
2828         drv_cmd = ECORE_Q_CMD_SETUP;
2829         break;
2830
2831     case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
2832         BLOGD(sc, DBG_SP, "got MULTI[%d] tx-only setup ramrod\n", cid);
2833         drv_cmd = ECORE_Q_CMD_SETUP_TX_ONLY;
2834         break;
2835
2836     case (RAMROD_CMD_ID_ETH_HALT):
2837         BLOGD(sc, DBG_SP, "got MULTI[%d] halt ramrod\n", cid);
2838         drv_cmd = ECORE_Q_CMD_HALT;
2839         break;
2840
2841     case (RAMROD_CMD_ID_ETH_TERMINATE):
2842         BLOGD(sc, DBG_SP, "got MULTI[%d] teminate ramrod\n", cid);
2843         drv_cmd = ECORE_Q_CMD_TERMINATE;
2844         break;
2845
2846     case (RAMROD_CMD_ID_ETH_EMPTY):
2847         BLOGD(sc, DBG_SP, "got MULTI[%d] empty ramrod\n", cid);
2848         drv_cmd = ECORE_Q_CMD_EMPTY;
2849         break;
2850
2851     default:
2852         BLOGD(sc, DBG_SP, "ERROR: unexpected MC reply (%d) on fp[%d]\n",
2853               command, fp->index);
2854         return;
2855     }
2856
2857     if ((drv_cmd != ECORE_Q_CMD_MAX) &&
2858         q_obj->complete_cmd(sc, q_obj, drv_cmd)) {
2859         /*
2860          * q_obj->complete_cmd() failure means that this was
2861          * an unexpected completion.
2862          *
2863          * In this case we don't want to increase the sc->spq_left
2864          * because apparently we haven't sent this command the first
2865          * place.
2866          */
2867         // bxe_panic(sc, ("Unexpected SP completion\n"));
2868         return;
2869     }
2870
2871 #if 0
2872     /* SRIOV: reschedule any 'in_progress' operations */
2873     bxe_iov_sp_event(sc, cid, TRUE);
2874 #endif
2875
2876     atomic_add_acq_long(&sc->cq_spq_left, 1);
2877
2878     BLOGD(sc, DBG_SP, "sc->cq_spq_left 0x%lx\n",
2879           atomic_load_acq_long(&sc->cq_spq_left));
2880
2881 #if 0
2882     if ((drv_cmd == ECORE_Q_CMD_UPDATE) && (IS_FCOE_FP(fp)) &&
2883         (!!bxe_test_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state))) {
2884         /*
2885          * If Queue update ramrod is completed for last Queue in AFEX VIF set
2886          * flow, then ACK MCP at the end. Mark pending ACK to MCP bit to
2887          * prevent case that both bits are cleared. At the end of load/unload
2888          * driver checks that sp_state is cleared and this order prevents
2889          * races.
2890          */
2891         bxe_set_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK, &sc->sp_state);
2892         wmb();
2893         bxe_clear_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state);
2894
2895         /* schedule the sp task as MCP ack is required */
2896         bxe_schedule_sp_task(sc);
2897     }
2898 #endif
2899 }
2900
2901 /*
2902  * The current mbuf is part of an aggregation. Move the mbuf into the TPA
2903  * aggregation queue, put an empty mbuf back onto the receive chain, and mark
2904  * the current aggregation queue as in-progress.
2905  */
2906 static void
2907 bxe_tpa_start(struct bxe_softc            *sc,
2908               struct bxe_fastpath         *fp,
2909               uint16_t                    queue,
2910               uint16_t                    cons,
2911               uint16_t                    prod,
2912               struct eth_fast_path_rx_cqe *cqe)
2913 {
2914     struct bxe_sw_rx_bd tmp_bd;
2915     struct bxe_sw_rx_bd *rx_buf;
2916     struct eth_rx_bd *rx_bd;
2917     int max_agg_queues;
2918     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
2919     uint16_t index;
2920
2921     BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA START "
2922                        "cons=%d prod=%d\n",
2923           fp->index, queue, cons, prod);
2924
2925     max_agg_queues = MAX_AGG_QS(sc);
2926
2927     KASSERT((queue < max_agg_queues),
2928             ("fp[%02d] invalid aggr queue (%d >= %d)!",
2929              fp->index, queue, max_agg_queues));
2930
2931     KASSERT((tpa_info->state == BXE_TPA_STATE_STOP),
2932             ("fp[%02d].tpa[%02d] starting aggr on queue not stopped!",
2933              fp->index, queue));
2934
2935     /* copy the existing mbuf and mapping from the TPA pool */
2936     tmp_bd = tpa_info->bd;
2937
2938     if (tmp_bd.m == NULL) {
2939         BLOGE(sc, "fp[%02d].tpa[%02d] mbuf not allocated!\n",
2940               fp->index, queue);
2941         /* XXX Error handling? */
2942         return;
2943     }
2944
2945     /* change the TPA queue to the start state */
2946     tpa_info->state            = BXE_TPA_STATE_START;
2947     tpa_info->placement_offset = cqe->placement_offset;
2948     tpa_info->parsing_flags    = le16toh(cqe->pars_flags.flags);
2949     tpa_info->vlan_tag         = le16toh(cqe->vlan_tag);
2950     tpa_info->len_on_bd        = le16toh(cqe->len_on_bd);
2951
2952     fp->rx_tpa_queue_used |= (1 << queue);
2953
2954     /*
2955      * If all the buffer descriptors are filled with mbufs then fill in
2956      * the current consumer index with a new BD. Else if a maximum Rx
2957      * buffer limit is imposed then fill in the next producer index.
2958      */
2959     index = (sc->max_rx_bufs != RX_BD_USABLE) ?
2960                 prod : cons;
2961
2962     /* move the received mbuf and mapping to TPA pool */
2963     tpa_info->bd = fp->rx_mbuf_chain[cons];
2964
2965     /* release any existing RX BD mbuf mappings */
2966     if (cons != index) {
2967         rx_buf = &fp->rx_mbuf_chain[cons];
2968
2969         if (rx_buf->m_map != NULL) {
2970             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
2971                             BUS_DMASYNC_POSTREAD);
2972             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
2973         }
2974
2975         /*
2976          * We get here when the maximum number of rx buffers is less than
2977          * RX_BD_USABLE. The mbuf is already saved above so it's OK to NULL
2978          * it out here without concern of a memory leak.
2979          */
2980         fp->rx_mbuf_chain[cons].m = NULL;
2981     }
2982
2983     /* update the Rx SW BD with the mbuf info from the TPA pool */
2984     fp->rx_mbuf_chain[index] = tmp_bd;
2985
2986     /* update the Rx BD with the empty mbuf phys address from the TPA pool */
2987     rx_bd = &fp->rx_chain[index];
2988     rx_bd->addr_hi = htole32(U64_HI(tpa_info->seg.ds_addr));
2989     rx_bd->addr_lo = htole32(U64_LO(tpa_info->seg.ds_addr));
2990 }
2991
2992 /*
2993  * When a TPA aggregation is completed, loop through the individual mbufs
2994  * of the aggregation, combining them into a single mbuf which will be sent
2995  * up the stack. Refill all freed SGEs with mbufs as we go along.
2996  */
2997 static int
2998 bxe_fill_frag_mbuf(struct bxe_softc          *sc,
2999                    struct bxe_fastpath       *fp,
3000                    struct bxe_sw_tpa_info    *tpa_info,
3001                    uint16_t                  queue,
3002                    uint16_t                  pages,
3003                    struct mbuf               *m,
3004                                struct eth_end_agg_rx_cqe *cqe,
3005                    uint16_t                  cqe_idx)
3006 {
3007     struct mbuf *m_frag;
3008     uint32_t frag_len, frag_size, i;
3009     uint16_t sge_idx;
3010     int rc = 0;
3011     int j;
3012
3013     frag_size = le16toh(cqe->pkt_len) - tpa_info->len_on_bd;
3014
3015     BLOGD(sc, DBG_LRO,
3016           "fp[%02d].tpa[%02d] TPA fill len_on_bd=%d frag_size=%d pages=%d\n",
3017           fp->index, queue, tpa_info->len_on_bd, frag_size, pages);
3018
3019     /* make sure the aggregated frame is not too big to handle */
3020     if (pages > 8 * PAGES_PER_SGE) {
3021         BLOGE(sc, "fp[%02d].sge[0x%04x] has too many pages (%d)! "
3022                   "pkt_len=%d len_on_bd=%d frag_size=%d\n",
3023               fp->index, cqe_idx, pages, le16toh(cqe->pkt_len),
3024               tpa_info->len_on_bd, frag_size);
3025         bxe_panic(sc, ("sge page count error\n"));
3026         return (EINVAL);
3027     }
3028
3029     /*
3030      * Scan through the scatter gather list pulling individual mbufs into a
3031      * single mbuf for the host stack.
3032      */
3033     for (i = 0, j = 0; i < pages; i += PAGES_PER_SGE, j++) {
3034         sge_idx = RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[j]));
3035
3036         /*
3037          * Firmware gives the indices of the SGE as if the ring is an array
3038          * (meaning that the "next" element will consume 2 indices).
3039          */
3040         frag_len = min(frag_size, (uint32_t)(SGE_PAGES));
3041
3042         BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA fill i=%d j=%d "
3043                            "sge_idx=%d frag_size=%d frag_len=%d\n",
3044               fp->index, queue, i, j, sge_idx, frag_size, frag_len);
3045
3046         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3047
3048         /* allocate a new mbuf for the SGE */
3049         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3050         if (rc) {
3051             /* Leave all remaining SGEs in the ring! */
3052             return (rc);
3053         }
3054
3055         /* update the fragment length */
3056         m_frag->m_len = frag_len;
3057
3058         /* concatenate the fragment to the head mbuf */
3059         m_cat(m, m_frag);
3060         fp->eth_q_stats.mbuf_alloc_sge--;
3061
3062         /* update the TPA mbuf size and remaining fragment size */
3063         m->m_pkthdr.len += frag_len;
3064         frag_size -= frag_len;
3065     }
3066
3067     BLOGD(sc, DBG_LRO,
3068           "fp[%02d].tpa[%02d] TPA fill done frag_size=%d\n",
3069           fp->index, queue, frag_size);
3070
3071     return (rc);
3072 }
3073
3074 static inline void
3075 bxe_clear_sge_mask_next_elems(struct bxe_fastpath *fp)
3076 {
3077     int i, j;
3078
3079     for (i = 1; i <= RX_SGE_NUM_PAGES; i++) {
3080         int idx = RX_SGE_TOTAL_PER_PAGE * i - 1;
3081
3082         for (j = 0; j < 2; j++) {
3083             BIT_VEC64_CLEAR_BIT(fp->sge_mask, idx);
3084             idx--;
3085         }
3086     }
3087 }
3088
3089 static inline void
3090 bxe_init_sge_ring_bit_mask(struct bxe_fastpath *fp)
3091 {
3092     /* set the mask to all 1's, it's faster to compare to 0 than to 0xf's */
3093     memset(fp->sge_mask, 0xff, sizeof(fp->sge_mask));
3094
3095     /*
3096      * Clear the two last indices in the page to 1. These are the indices that
3097      * correspond to the "next" element, hence will never be indicated and
3098      * should be removed from the calculations.
3099      */
3100     bxe_clear_sge_mask_next_elems(fp);
3101 }
3102
3103 static inline void
3104 bxe_update_last_max_sge(struct bxe_fastpath *fp,
3105                         uint16_t            idx)
3106 {
3107     uint16_t last_max = fp->last_max_sge;
3108
3109     if (SUB_S16(idx, last_max) > 0) {
3110         fp->last_max_sge = idx;
3111     }
3112 }
3113
3114 static inline void
3115 bxe_update_sge_prod(struct bxe_softc          *sc,
3116                     struct bxe_fastpath       *fp,
3117                     uint16_t                  sge_len,
3118                     union eth_sgl_or_raw_data *cqe)
3119 {
3120     uint16_t last_max, last_elem, first_elem;
3121     uint16_t delta = 0;
3122     uint16_t i;
3123
3124     if (!sge_len) {
3125         return;
3126     }
3127
3128     /* first mark all used pages */
3129     for (i = 0; i < sge_len; i++) {
3130         BIT_VEC64_CLEAR_BIT(fp->sge_mask,
3131                             RX_SGE(le16toh(cqe->sgl[i])));
3132     }
3133
3134     BLOGD(sc, DBG_LRO,
3135           "fp[%02d] fp_cqe->sgl[%d] = %d\n",
3136           fp->index, sge_len - 1,
3137           le16toh(cqe->sgl[sge_len - 1]));
3138
3139     /* assume that the last SGE index is the biggest */
3140     bxe_update_last_max_sge(fp,
3141                             le16toh(cqe->sgl[sge_len - 1]));
3142
3143     last_max = RX_SGE(fp->last_max_sge);
3144     last_elem = last_max >> BIT_VEC64_ELEM_SHIFT;
3145     first_elem = RX_SGE(fp->rx_sge_prod) >> BIT_VEC64_ELEM_SHIFT;
3146
3147     /* if ring is not full */
3148     if (last_elem + 1 != first_elem) {
3149         last_elem++;
3150     }
3151
3152     /* now update the prod */
3153     for (i = first_elem; i != last_elem; i = RX_SGE_NEXT_MASK_ELEM(i)) {
3154         if (__predict_true(fp->sge_mask[i])) {
3155             break;
3156         }
3157
3158         fp->sge_mask[i] = BIT_VEC64_ELEM_ONE_MASK;
3159         delta += BIT_VEC64_ELEM_SZ;
3160     }
3161
3162     if (delta > 0) {
3163         fp->rx_sge_prod += delta;
3164         /* clear page-end entries */
3165         bxe_clear_sge_mask_next_elems(fp);
3166     }
3167
3168     BLOGD(sc, DBG_LRO,
3169           "fp[%02d] fp->last_max_sge=%d fp->rx_sge_prod=%d\n",
3170           fp->index, fp->last_max_sge, fp->rx_sge_prod);
3171 }
3172
3173 /*
3174  * The aggregation on the current TPA queue has completed. Pull the individual
3175  * mbuf fragments together into a single mbuf, perform all necessary checksum
3176  * calculations, and send the resuting mbuf to the stack.
3177  */
3178 static void
3179 bxe_tpa_stop(struct bxe_softc          *sc,
3180              struct bxe_fastpath       *fp,
3181              struct bxe_sw_tpa_info    *tpa_info,
3182              uint16_t                  queue,
3183              uint16_t                  pages,
3184                          struct eth_end_agg_rx_cqe *cqe,
3185              uint16_t                  cqe_idx)
3186 {
3187     struct ifnet *ifp = sc->ifnet;
3188     struct mbuf *m;
3189     int rc = 0;
3190
3191     BLOGD(sc, DBG_LRO,
3192           "fp[%02d].tpa[%02d] pad=%d pkt_len=%d pages=%d vlan=%d\n",
3193           fp->index, queue, tpa_info->placement_offset,
3194           le16toh(cqe->pkt_len), pages, tpa_info->vlan_tag);
3195
3196     m = tpa_info->bd.m;
3197
3198     /* allocate a replacement before modifying existing mbuf */
3199     rc = bxe_alloc_rx_tpa_mbuf(fp, queue);
3200     if (rc) {
3201         /* drop the frame and log an error */
3202         fp->eth_q_stats.rx_soft_errors++;
3203         goto bxe_tpa_stop_exit;
3204     }
3205
3206     /* we have a replacement, fixup the current mbuf */
3207     m_adj(m, tpa_info->placement_offset);
3208     m->m_pkthdr.len = m->m_len = tpa_info->len_on_bd;
3209
3210     /* mark the checksums valid (taken care of by the firmware) */
3211     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3212     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3213     m->m_pkthdr.csum_data = 0xffff;
3214     m->m_pkthdr.csum_flags |= (CSUM_IP_CHECKED |
3215                                CSUM_IP_VALID   |
3216                                CSUM_DATA_VALID |
3217                                CSUM_PSEUDO_HDR);
3218
3219     /* aggregate all of the SGEs into a single mbuf */
3220     rc = bxe_fill_frag_mbuf(sc, fp, tpa_info, queue, pages, m, cqe, cqe_idx);
3221     if (rc) {
3222         /* drop the packet and log an error */
3223         fp->eth_q_stats.rx_soft_errors++;
3224         m_freem(m);
3225     } else {
3226         if (tpa_info->parsing_flags & PARSING_FLAGS_VLAN) {
3227             m->m_pkthdr.ether_vtag = tpa_info->vlan_tag;
3228             m->m_flags |= M_VLANTAG;
3229         }
3230
3231         /* assign packet to this interface interface */
3232         m->m_pkthdr.rcvif = ifp;
3233
3234 #if __FreeBSD_version >= 800000
3235         /* specify what RSS queue was used for this flow */
3236         m->m_pkthdr.flowid = fp->index;
3237         M_HASHTYPE_SET(m, M_HASHTYPE_OPAQUE);
3238 #endif
3239
3240         ifp->if_ipackets++;
3241         fp->eth_q_stats.rx_tpa_pkts++;
3242
3243         /* pass the frame to the stack */
3244         (*ifp->if_input)(ifp, m);
3245     }
3246
3247     /* we passed an mbuf up the stack or dropped the frame */
3248     fp->eth_q_stats.mbuf_alloc_tpa--;
3249
3250 bxe_tpa_stop_exit:
3251
3252     fp->rx_tpa_info[queue].state = BXE_TPA_STATE_STOP;
3253     fp->rx_tpa_queue_used &= ~(1 << queue);
3254 }
3255
3256 static uint8_t
3257 bxe_service_rxsgl(
3258                  struct bxe_fastpath *fp,
3259                  uint16_t len,
3260                  uint16_t lenonbd,
3261                  struct mbuf *m,
3262                  struct eth_fast_path_rx_cqe *cqe_fp)
3263 {
3264     struct mbuf *m_frag;
3265     uint16_t frags, frag_len;
3266     uint16_t sge_idx = 0;
3267     uint16_t j;
3268     uint8_t i, rc = 0;
3269     uint32_t frag_size;
3270
3271     /* adjust the mbuf */
3272     m->m_len = lenonbd;
3273
3274     frag_size =  len - lenonbd;
3275     frags = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3276
3277     for (i = 0, j = 0; i < frags; i += PAGES_PER_SGE, j++) {
3278         sge_idx = RX_SGE(le16toh(cqe_fp->sgl_or_raw_data.sgl[j]));
3279
3280         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3281         frag_len = min(frag_size, (uint32_t)(SGE_PAGE_SIZE));
3282         m_frag->m_len = frag_len;
3283
3284        /* allocate a new mbuf for the SGE */
3285         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3286         if (rc) {
3287             /* Leave all remaining SGEs in the ring! */
3288             return (rc);
3289         }
3290         fp->eth_q_stats.mbuf_alloc_sge--;
3291
3292         /* concatenate the fragment to the head mbuf */
3293         m_cat(m, m_frag);
3294
3295         frag_size -= frag_len;
3296     }
3297
3298     bxe_update_sge_prod(fp->sc, fp, frags, &cqe_fp->sgl_or_raw_data);
3299
3300     return rc;
3301 }
3302
3303 static uint8_t
3304 bxe_rxeof(struct bxe_softc    *sc,
3305           struct bxe_fastpath *fp)
3306 {
3307     struct ifnet *ifp = sc->ifnet;
3308     uint16_t bd_cons, bd_prod, bd_prod_fw, comp_ring_cons;
3309     uint16_t hw_cq_cons, sw_cq_cons, sw_cq_prod;
3310     int rx_pkts = 0;
3311     int rc = 0;
3312
3313     BXE_FP_RX_LOCK(fp);
3314
3315     /* CQ "next element" is of the size of the regular element */
3316     hw_cq_cons = le16toh(*fp->rx_cq_cons_sb);
3317     if ((hw_cq_cons & RCQ_USABLE_PER_PAGE) == RCQ_USABLE_PER_PAGE) {
3318         hw_cq_cons++;
3319     }
3320
3321     bd_cons = fp->rx_bd_cons;
3322     bd_prod = fp->rx_bd_prod;
3323     bd_prod_fw = bd_prod;
3324     sw_cq_cons = fp->rx_cq_cons;
3325     sw_cq_prod = fp->rx_cq_prod;
3326
3327     /*
3328      * Memory barrier necessary as speculative reads of the rx
3329      * buffer can be ahead of the index in the status block
3330      */
3331     rmb();
3332
3333     BLOGD(sc, DBG_RX,
3334           "fp[%02d] Rx START hw_cq_cons=%u sw_cq_cons=%u\n",
3335           fp->index, hw_cq_cons, sw_cq_cons);
3336
3337     while (sw_cq_cons != hw_cq_cons) {
3338         struct bxe_sw_rx_bd *rx_buf = NULL;
3339         union eth_rx_cqe *cqe;
3340         struct eth_fast_path_rx_cqe *cqe_fp;
3341         uint8_t cqe_fp_flags;
3342         enum eth_rx_cqe_type cqe_fp_type;
3343         uint16_t len, lenonbd,  pad;
3344         struct mbuf *m = NULL;
3345
3346         comp_ring_cons = RCQ(sw_cq_cons);
3347         bd_prod = RX_BD(bd_prod);
3348         bd_cons = RX_BD(bd_cons);
3349
3350         cqe          = &fp->rcq_chain[comp_ring_cons];
3351         cqe_fp       = &cqe->fast_path_cqe;
3352         cqe_fp_flags = cqe_fp->type_error_flags;
3353         cqe_fp_type  = cqe_fp_flags & ETH_FAST_PATH_RX_CQE_TYPE;
3354
3355         BLOGD(sc, DBG_RX,
3356               "fp[%02d] Rx hw_cq_cons=%d hw_sw_cons=%d "
3357               "BD prod=%d cons=%d CQE type=0x%x err=0x%x "
3358               "status=0x%x rss_hash=0x%x vlan=0x%x len=%u lenonbd=%u\n",
3359               fp->index,
3360               hw_cq_cons,
3361               sw_cq_cons,
3362               bd_prod,
3363               bd_cons,
3364               CQE_TYPE(cqe_fp_flags),
3365               cqe_fp_flags,
3366               cqe_fp->status_flags,
3367               le32toh(cqe_fp->rss_hash_result),
3368               le16toh(cqe_fp->vlan_tag),
3369               le16toh(cqe_fp->pkt_len_or_gro_seg_len),
3370               le16toh(cqe_fp->len_on_bd));
3371
3372         /* is this a slowpath msg? */
3373         if (__predict_false(CQE_TYPE_SLOW(cqe_fp_type))) {
3374             bxe_sp_event(sc, fp, cqe);
3375             goto next_cqe;
3376         }
3377
3378         rx_buf = &fp->rx_mbuf_chain[bd_cons];
3379
3380         if (!CQE_TYPE_FAST(cqe_fp_type)) {
3381             struct bxe_sw_tpa_info *tpa_info;
3382             uint16_t frag_size, pages;
3383             uint8_t queue;
3384
3385 #if 0
3386             /* sanity check */
3387             if (!fp->tpa_enable &&
3388                 (CQE_TYPE_START(cqe_fp_type) || CQE_TYPE_STOP(cqe_fp_type))) {
3389                 BLOGE(sc, "START/STOP packet while !tpa_enable type (0x%x)\n",
3390                       CQE_TYPE(cqe_fp_type));
3391             }
3392 #endif
3393
3394             if (CQE_TYPE_START(cqe_fp_type)) {
3395                 bxe_tpa_start(sc, fp, cqe_fp->queue_index,
3396                               bd_cons, bd_prod, cqe_fp);
3397                 m = NULL; /* packet not ready yet */
3398                 goto next_rx;
3399             }
3400
3401             KASSERT(CQE_TYPE_STOP(cqe_fp_type),
3402                     ("CQE type is not STOP! (0x%x)\n", cqe_fp_type));
3403
3404             queue = cqe->end_agg_cqe.queue_index;
3405             tpa_info = &fp->rx_tpa_info[queue];
3406
3407             BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA STOP\n",
3408                   fp->index, queue);
3409
3410             frag_size = (le16toh(cqe->end_agg_cqe.pkt_len) -
3411                          tpa_info->len_on_bd);
3412             pages = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3413
3414             bxe_tpa_stop(sc, fp, tpa_info, queue, pages,
3415                          &cqe->end_agg_cqe, comp_ring_cons);
3416
3417             bxe_update_sge_prod(sc, fp, pages, &cqe->end_agg_cqe.sgl_or_raw_data);
3418
3419             goto next_cqe;
3420         }
3421
3422         /* non TPA */
3423
3424         /* is this an error packet? */
3425         if (__predict_false(cqe_fp_flags &
3426                             ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG)) {
3427             BLOGE(sc, "flags 0x%x rx packet %u\n", cqe_fp_flags, sw_cq_cons);
3428             fp->eth_q_stats.rx_soft_errors++;
3429             goto next_rx;
3430         }
3431
3432         len = le16toh(cqe_fp->pkt_len_or_gro_seg_len);
3433         lenonbd = le16toh(cqe_fp->len_on_bd);
3434         pad = cqe_fp->placement_offset;
3435
3436         m = rx_buf->m;
3437
3438         if (__predict_false(m == NULL)) {
3439             BLOGE(sc, "No mbuf in rx chain descriptor %d for fp[%02d]\n",
3440                   bd_cons, fp->index);
3441             goto next_rx;
3442         }
3443
3444         /* XXX double copy if packet length under a threshold */
3445
3446         /*
3447          * If all the buffer descriptors are filled with mbufs then fill in
3448          * the current consumer index with a new BD. Else if a maximum Rx
3449          * buffer limit is imposed then fill in the next producer index.
3450          */
3451         rc = bxe_alloc_rx_bd_mbuf(fp, bd_cons,
3452                                   (sc->max_rx_bufs != RX_BD_USABLE) ?
3453                                       bd_prod : bd_cons);
3454         if (rc != 0) {
3455
3456             /* we simply reuse the received mbuf and don't post it to the stack */
3457             m = NULL;
3458
3459             BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
3460                   fp->index, rc);
3461             fp->eth_q_stats.rx_soft_errors++;
3462
3463             if (sc->max_rx_bufs != RX_BD_USABLE) {
3464                 /* copy this consumer index to the producer index */
3465                 memcpy(&fp->rx_mbuf_chain[bd_prod], rx_buf,
3466                        sizeof(struct bxe_sw_rx_bd));
3467                 memset(rx_buf, 0, sizeof(struct bxe_sw_rx_bd));
3468             }
3469
3470             goto next_rx;
3471         }
3472
3473         /* current mbuf was detached from the bd */
3474         fp->eth_q_stats.mbuf_alloc_rx--;
3475
3476         /* we allocated a replacement mbuf, fixup the current one */
3477         m_adj(m, pad);
3478         m->m_pkthdr.len = m->m_len = len;
3479
3480         if (len != lenonbd){
3481             rc = bxe_service_rxsgl(fp, len, lenonbd, m, cqe_fp);
3482             if (rc)
3483                 break;
3484             fp->eth_q_stats.rx_jumbo_sge_pkts++;
3485         }
3486
3487         /* assign packet to this interface interface */
3488         m->m_pkthdr.rcvif = ifp;
3489
3490         /* assume no hardware checksum has complated */
3491         m->m_pkthdr.csum_flags = 0;
3492
3493         /* validate checksum if offload enabled */
3494         if (ifp->if_capenable & IFCAP_RXCSUM) {
3495             /* check for a valid IP frame */
3496             if (!(cqe->fast_path_cqe.status_flags &
3497                   ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG)) {
3498                 m->m_pkthdr.csum_flags |= CSUM_IP_CHECKED;
3499                 if (__predict_false(cqe_fp_flags &
3500                                     ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG)) {
3501                     fp->eth_q_stats.rx_hw_csum_errors++;
3502                 } else {
3503                     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3504                     m->m_pkthdr.csum_flags |= CSUM_IP_VALID;
3505                 }
3506             }
3507
3508             /* check for a valid TCP/UDP frame */
3509             if (!(cqe->fast_path_cqe.status_flags &
3510                   ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG)) {
3511                 if (__predict_false(cqe_fp_flags &
3512                                     ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG)) {
3513                     fp->eth_q_stats.rx_hw_csum_errors++;
3514                 } else {
3515                     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3516                     m->m_pkthdr.csum_data = 0xFFFF;
3517                     m->m_pkthdr.csum_flags |= (CSUM_DATA_VALID |
3518                                                CSUM_PSEUDO_HDR);
3519                 }
3520             }
3521         }
3522
3523         /* if there is a VLAN tag then flag that info */
3524         if (cqe->fast_path_cqe.pars_flags.flags & PARSING_FLAGS_VLAN) {
3525             m->m_pkthdr.ether_vtag = cqe->fast_path_cqe.vlan_tag;
3526             m->m_flags |= M_VLANTAG;
3527         }
3528
3529 #if __FreeBSD_version >= 800000
3530         /* specify what RSS queue was used for this flow */
3531         m->m_pkthdr.flowid = fp->index;
3532         M_HASHTYPE_SET(m, M_HASHTYPE_OPAQUE);
3533 #endif
3534
3535 next_rx:
3536
3537         bd_cons    = RX_BD_NEXT(bd_cons);
3538         bd_prod    = RX_BD_NEXT(bd_prod);
3539         bd_prod_fw = RX_BD_NEXT(bd_prod_fw);
3540
3541         /* pass the frame to the stack */
3542         if (__predict_true(m != NULL)) {
3543             ifp->if_ipackets++;
3544             rx_pkts++;
3545             (*ifp->if_input)(ifp, m);
3546         }
3547
3548 next_cqe:
3549
3550         sw_cq_prod = RCQ_NEXT(sw_cq_prod);
3551         sw_cq_cons = RCQ_NEXT(sw_cq_cons);
3552
3553         /* limit spinning on the queue */
3554         if (rc != 0)
3555             break;
3556
3557         if (rx_pkts == sc->rx_budget) {
3558             fp->eth_q_stats.rx_budget_reached++;
3559             break;
3560         }
3561     } /* while work to do */
3562
3563     fp->rx_bd_cons = bd_cons;
3564     fp->rx_bd_prod = bd_prod_fw;
3565     fp->rx_cq_cons = sw_cq_cons;
3566     fp->rx_cq_prod = sw_cq_prod;
3567
3568     /* Update producers */
3569     bxe_update_rx_prod(sc, fp, bd_prod_fw, sw_cq_prod, fp->rx_sge_prod);
3570
3571     fp->eth_q_stats.rx_pkts += rx_pkts;
3572     fp->eth_q_stats.rx_calls++;
3573
3574     BXE_FP_RX_UNLOCK(fp);
3575
3576     return (sw_cq_cons != hw_cq_cons);
3577 }
3578
3579 static uint16_t
3580 bxe_free_tx_pkt(struct bxe_softc    *sc,
3581                 struct bxe_fastpath *fp,
3582                 uint16_t            idx)
3583 {
3584     struct bxe_sw_tx_bd *tx_buf = &fp->tx_mbuf_chain[idx];
3585     struct eth_tx_start_bd *tx_start_bd;
3586     uint16_t bd_idx = TX_BD(tx_buf->first_bd);
3587     uint16_t new_cons;
3588     int nbd;
3589
3590     /* unmap the mbuf from non-paged memory */
3591     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
3592
3593     tx_start_bd = &fp->tx_chain[bd_idx].start_bd;
3594     nbd = le16toh(tx_start_bd->nbd) - 1;
3595
3596 #if 0
3597     if ((nbd - 1) > (MAX_MBUF_FRAGS + 2)) {
3598         bxe_panic(sc, ("BAD nbd!\n"));
3599     }
3600 #endif
3601
3602     new_cons = (tx_buf->first_bd + nbd);
3603
3604 #if 0
3605     struct eth_tx_bd *tx_data_bd;
3606
3607     /*
3608      * The following code doesn't do anything but is left here
3609      * for clarity on what the new value of new_cons skipped.
3610      */
3611
3612     /* get the next bd */
3613     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3614
3615     /* skip the parse bd */
3616     --nbd;
3617     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3618
3619     /* skip the TSO split header bd since they have no mapping */
3620     if (tx_buf->flags & BXE_TSO_SPLIT_BD) {
3621         --nbd;
3622         bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3623     }
3624
3625     /* now free frags */
3626     while (nbd > 0) {
3627         tx_data_bd = &fp->tx_chain[bd_idx].reg_bd;
3628         if (--nbd) {
3629             bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3630         }
3631     }
3632 #endif
3633
3634     /* free the mbuf */
3635     if (__predict_true(tx_buf->m != NULL)) {
3636         m_freem(tx_buf->m);
3637         fp->eth_q_stats.mbuf_alloc_tx--;
3638     } else {
3639         fp->eth_q_stats.tx_chain_lost_mbuf++;
3640     }
3641
3642     tx_buf->m = NULL;
3643     tx_buf->first_bd = 0;
3644
3645     return (new_cons);
3646 }
3647
3648 /* transmit timeout watchdog */
3649 static int
3650 bxe_watchdog(struct bxe_softc    *sc,
3651              struct bxe_fastpath *fp)
3652 {
3653     BXE_FP_TX_LOCK(fp);
3654
3655     if ((fp->watchdog_timer == 0) || (--fp->watchdog_timer)) {
3656         BXE_FP_TX_UNLOCK(fp);
3657         return (0);
3658     }
3659
3660     BLOGE(sc, "TX watchdog timeout on fp[%02d], resetting!\n", fp->index);
3661
3662     BXE_FP_TX_UNLOCK(fp);
3663
3664     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
3665     taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
3666
3667     return (-1);
3668 }
3669
3670 /* processes transmit completions */
3671 static uint8_t
3672 bxe_txeof(struct bxe_softc    *sc,
3673           struct bxe_fastpath *fp)
3674 {
3675     struct ifnet *ifp = sc->ifnet;
3676     uint16_t bd_cons, hw_cons, sw_cons, pkt_cons;
3677     uint16_t tx_bd_avail;
3678
3679     BXE_FP_TX_LOCK_ASSERT(fp);
3680
3681     bd_cons = fp->tx_bd_cons;
3682     hw_cons = le16toh(*fp->tx_cons_sb);
3683     sw_cons = fp->tx_pkt_cons;
3684
3685     while (sw_cons != hw_cons) {
3686         pkt_cons = TX_BD(sw_cons);
3687
3688         BLOGD(sc, DBG_TX,
3689               "TX: fp[%d]: hw_cons=%u sw_cons=%u pkt_cons=%u\n",
3690               fp->index, hw_cons, sw_cons, pkt_cons);
3691
3692         bd_cons = bxe_free_tx_pkt(sc, fp, pkt_cons);
3693
3694         sw_cons++;
3695     }
3696
3697     fp->tx_pkt_cons = sw_cons;
3698     fp->tx_bd_cons  = bd_cons;
3699
3700     BLOGD(sc, DBG_TX,
3701           "TX done: fp[%d]: hw_cons=%u sw_cons=%u sw_prod=%u\n",
3702           fp->index, hw_cons, fp->tx_pkt_cons, fp->tx_pkt_prod);
3703
3704     mb();
3705
3706     tx_bd_avail = bxe_tx_avail(sc, fp);
3707
3708     if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
3709         ifp->if_drv_flags |= IFF_DRV_OACTIVE;
3710     } else {
3711         ifp->if_drv_flags &= ~IFF_DRV_OACTIVE;
3712     }
3713
3714     if (fp->tx_pkt_prod != fp->tx_pkt_cons) {
3715         /* reset the watchdog timer if there are pending transmits */
3716         fp->watchdog_timer = BXE_TX_TIMEOUT;
3717         return (TRUE);
3718     } else {
3719         /* clear watchdog when there are no pending transmits */
3720         fp->watchdog_timer = 0;
3721         return (FALSE);
3722     }
3723 }
3724
3725 static void
3726 bxe_drain_tx_queues(struct bxe_softc *sc)
3727 {
3728     struct bxe_fastpath *fp;
3729     int i, count;
3730
3731     /* wait until all TX fastpath tasks have completed */
3732     for (i = 0; i < sc->num_queues; i++) {
3733         fp = &sc->fp[i];
3734
3735         count = 1000;
3736
3737         while (bxe_has_tx_work(fp)) {
3738
3739             BXE_FP_TX_LOCK(fp);
3740             bxe_txeof(sc, fp);
3741             BXE_FP_TX_UNLOCK(fp);
3742
3743             if (count == 0) {
3744                 BLOGE(sc, "Timeout waiting for fp[%d] "
3745                           "transmits to complete!\n", i);
3746                 bxe_panic(sc, ("tx drain failure\n"));
3747                 return;
3748             }
3749
3750             count--;
3751             DELAY(1000);
3752             rmb();
3753         }
3754     }
3755
3756     return;
3757 }
3758
3759 static int
3760 bxe_del_all_macs(struct bxe_softc          *sc,
3761                  struct ecore_vlan_mac_obj *mac_obj,
3762                  int                       mac_type,
3763                  uint8_t                   wait_for_comp)
3764 {
3765     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
3766     int rc;
3767
3768     /* wait for completion of requested */
3769     if (wait_for_comp) {
3770         bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
3771     }
3772
3773     /* Set the mac type of addresses we want to clear */
3774     bxe_set_bit(mac_type, &vlan_mac_flags);
3775
3776     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags, &ramrod_flags);
3777     if (rc < 0) {
3778         BLOGE(sc, "Failed to delete MACs (%d)\n", rc);
3779     }
3780
3781     return (rc);
3782 }
3783
3784 static int
3785 bxe_fill_accept_flags(struct bxe_softc *sc,
3786                       uint32_t         rx_mode,
3787                       unsigned long    *rx_accept_flags,
3788                       unsigned long    *tx_accept_flags)
3789 {
3790     /* Clear the flags first */
3791     *rx_accept_flags = 0;
3792     *tx_accept_flags = 0;
3793
3794     switch (rx_mode) {
3795     case BXE_RX_MODE_NONE:
3796         /*
3797          * 'drop all' supersedes any accept flags that may have been
3798          * passed to the function.
3799          */
3800         break;
3801
3802     case BXE_RX_MODE_NORMAL:
3803         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3804         bxe_set_bit(ECORE_ACCEPT_MULTICAST, rx_accept_flags);
3805         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3806
3807         /* internal switching mode */
3808         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3809         bxe_set_bit(ECORE_ACCEPT_MULTICAST, tx_accept_flags);
3810         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3811
3812         break;
3813
3814     case BXE_RX_MODE_ALLMULTI:
3815         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3816         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3817         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3818
3819         /* internal switching mode */
3820         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3821         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3822         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3823
3824         break;
3825
3826     case BXE_RX_MODE_PROMISC:
3827         /*
3828          * According to deffinition of SI mode, iface in promisc mode
3829          * should receive matched and unmatched (in resolution of port)
3830          * unicast packets.
3831          */
3832         bxe_set_bit(ECORE_ACCEPT_UNMATCHED, rx_accept_flags);
3833         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3834         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3835         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3836
3837         /* internal switching mode */
3838         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3839         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3840
3841         if (IS_MF_SI(sc)) {
3842             bxe_set_bit(ECORE_ACCEPT_ALL_UNICAST, tx_accept_flags);
3843         } else {
3844             bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3845         }
3846
3847         break;
3848
3849     default:
3850         BLOGE(sc, "Unknown rx_mode (%d)\n", rx_mode);
3851         return (-1);
3852     }
3853
3854     /* Set ACCEPT_ANY_VLAN as we do not enable filtering by VLAN */
3855     if (rx_mode != BXE_RX_MODE_NONE) {
3856         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, rx_accept_flags);
3857         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, tx_accept_flags);
3858     }
3859
3860     return (0);
3861 }
3862
3863 static int
3864 bxe_set_q_rx_mode(struct bxe_softc *sc,
3865                   uint8_t          cl_id,
3866                   unsigned long    rx_mode_flags,
3867                   unsigned long    rx_accept_flags,
3868                   unsigned long    tx_accept_flags,
3869                   unsigned long    ramrod_flags)
3870 {
3871     struct ecore_rx_mode_ramrod_params ramrod_param;
3872     int rc;
3873
3874     memset(&ramrod_param, 0, sizeof(ramrod_param));
3875
3876     /* Prepare ramrod parameters */
3877     ramrod_param.cid = 0;
3878     ramrod_param.cl_id = cl_id;
3879     ramrod_param.rx_mode_obj = &sc->rx_mode_obj;
3880     ramrod_param.func_id = SC_FUNC(sc);
3881
3882     ramrod_param.pstate = &sc->sp_state;
3883     ramrod_param.state = ECORE_FILTER_RX_MODE_PENDING;
3884
3885     ramrod_param.rdata = BXE_SP(sc, rx_mode_rdata);
3886     ramrod_param.rdata_mapping = BXE_SP_MAPPING(sc, rx_mode_rdata);
3887
3888     bxe_set_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
3889
3890     ramrod_param.ramrod_flags = ramrod_flags;
3891     ramrod_param.rx_mode_flags = rx_mode_flags;
3892
3893     ramrod_param.rx_accept_flags = rx_accept_flags;
3894     ramrod_param.tx_accept_flags = tx_accept_flags;
3895
3896     rc = ecore_config_rx_mode(sc, &ramrod_param);
3897     if (rc < 0) {
3898         BLOGE(sc, "Set rx_mode %d failed\n", sc->rx_mode);
3899         return (rc);
3900     }
3901
3902     return (0);
3903 }
3904
3905 static int
3906 bxe_set_storm_rx_mode(struct bxe_softc *sc)
3907 {
3908     unsigned long rx_mode_flags = 0, ramrod_flags = 0;
3909     unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
3910     int rc;
3911
3912     rc = bxe_fill_accept_flags(sc, sc->rx_mode, &rx_accept_flags,
3913                                &tx_accept_flags);
3914     if (rc) {
3915         return (rc);
3916     }
3917
3918     bxe_set_bit(RAMROD_RX, &ramrod_flags);
3919     bxe_set_bit(RAMROD_TX, &ramrod_flags);
3920
3921     /* XXX ensure all fastpath have same cl_id and/or move it to bxe_softc */
3922     return (bxe_set_q_rx_mode(sc, sc->fp[0].cl_id, rx_mode_flags,
3923                               rx_accept_flags, tx_accept_flags,
3924                               ramrod_flags));
3925 }
3926
3927 /* returns the "mcp load_code" according to global load_count array */
3928 static int
3929 bxe_nic_load_no_mcp(struct bxe_softc *sc)
3930 {
3931     int path = SC_PATH(sc);
3932     int port = SC_PORT(sc);
3933
3934     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3935           path, load_count[path][0], load_count[path][1],
3936           load_count[path][2]);
3937     load_count[path][0]++;
3938     load_count[path][1 + port]++;
3939     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3940           path, load_count[path][0], load_count[path][1],
3941           load_count[path][2]);
3942     if (load_count[path][0] == 1) {
3943         return (FW_MSG_CODE_DRV_LOAD_COMMON);
3944     } else if (load_count[path][1 + port] == 1) {
3945         return (FW_MSG_CODE_DRV_LOAD_PORT);
3946     } else {
3947         return (FW_MSG_CODE_DRV_LOAD_FUNCTION);
3948     }
3949 }
3950
3951 /* returns the "mcp load_code" according to global load_count array */
3952 static int
3953 bxe_nic_unload_no_mcp(struct bxe_softc *sc)
3954 {
3955     int port = SC_PORT(sc);
3956     int path = SC_PATH(sc);
3957
3958     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3959           path, load_count[path][0], load_count[path][1],
3960           load_count[path][2]);
3961     load_count[path][0]--;
3962     load_count[path][1 + port]--;
3963     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3964           path, load_count[path][0], load_count[path][1],
3965           load_count[path][2]);
3966     if (load_count[path][0] == 0) {
3967         return (FW_MSG_CODE_DRV_UNLOAD_COMMON);
3968     } else if (load_count[path][1 + port] == 0) {
3969         return (FW_MSG_CODE_DRV_UNLOAD_PORT);
3970     } else {
3971         return (FW_MSG_CODE_DRV_UNLOAD_FUNCTION);
3972     }
3973 }
3974
3975 /* request unload mode from the MCP: COMMON, PORT or FUNCTION */
3976 static uint32_t
3977 bxe_send_unload_req(struct bxe_softc *sc,
3978                     int              unload_mode)
3979 {
3980     uint32_t reset_code = 0;
3981 #if 0
3982     int port = SC_PORT(sc);
3983     int path = SC_PATH(sc);
3984 #endif
3985
3986     /* Select the UNLOAD request mode */
3987     if (unload_mode == UNLOAD_NORMAL) {
3988         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
3989     }
3990 #if 0
3991     else if (sc->flags & BXE_NO_WOL_FLAG) {
3992         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP;
3993     } else if (sc->wol) {
3994         uint32_t emac_base = port ? GRCBASE_EMAC1 : GRCBASE_EMAC0;
3995         uint8_t *mac_addr = sc->dev->dev_addr;
3996         uint32_t val;
3997         uint16_t pmc;
3998
3999         /*
4000          * The mac address is written to entries 1-4 to
4001          * preserve entry 0 which is used by the PMF
4002          */
4003         uint8_t entry = (SC_VN(sc) + 1)*8;
4004
4005         val = (mac_addr[0] << 8) | mac_addr[1];
4006         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry, val);
4007
4008         val = (mac_addr[2] << 24) | (mac_addr[3] << 16) |
4009               (mac_addr[4] << 8) | mac_addr[5];
4010         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry + 4, val);
4011
4012         /* Enable the PME and clear the status */
4013         pmc = pci_read_config(sc->dev,
4014                               (sc->devinfo.pcie_pm_cap_reg +
4015                                PCIR_POWER_STATUS),
4016                               2);
4017         pmc |= PCIM_PSTAT_PMEENABLE | PCIM_PSTAT_PME;
4018         pci_write_config(sc->dev,
4019                          (sc->devinfo.pcie_pm_cap_reg +
4020                           PCIR_POWER_STATUS),
4021                          pmc, 4);
4022
4023         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_EN;
4024     }
4025 #endif
4026     else {
4027         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
4028     }
4029
4030     /* Send the request to the MCP */
4031     if (!BXE_NOMCP(sc)) {
4032         reset_code = bxe_fw_command(sc, reset_code, 0);
4033     } else {
4034         reset_code = bxe_nic_unload_no_mcp(sc);
4035     }
4036
4037     return (reset_code);
4038 }
4039
4040 /* send UNLOAD_DONE command to the MCP */
4041 static void
4042 bxe_send_unload_done(struct bxe_softc *sc,
4043                      uint8_t          keep_link)
4044 {
4045     uint32_t reset_param =
4046         keep_link ? DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET : 0;
4047
4048     /* Report UNLOAD_DONE to MCP */
4049     if (!BXE_NOMCP(sc)) {
4050         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, reset_param);
4051     }
4052 }
4053
4054 static int
4055 bxe_func_wait_started(struct bxe_softc *sc)
4056 {
4057     int tout = 50;
4058
4059     if (!sc->port.pmf) {
4060         return (0);
4061     }
4062
4063     /*
4064      * (assumption: No Attention from MCP at this stage)
4065      * PMF probably in the middle of TX disable/enable transaction
4066      * 1. Sync IRS for default SB
4067      * 2. Sync SP queue - this guarantees us that attention handling started
4068      * 3. Wait, that TX disable/enable transaction completes
4069      *
4070      * 1+2 guarantee that if DCBX attention was scheduled it already changed
4071      * pending bit of transaction from STARTED-->TX_STOPPED, if we already
4072      * received completion for the transaction the state is TX_STOPPED.
4073      * State will return to STARTED after completion of TX_STOPPED-->STARTED
4074      * transaction.
4075      */
4076
4077     /* XXX make sure default SB ISR is done */
4078     /* need a way to synchronize an irq (intr_mtx?) */
4079
4080     /* XXX flush any work queues */
4081
4082     while (ecore_func_get_state(sc, &sc->func_obj) !=
4083            ECORE_F_STATE_STARTED && tout--) {
4084         DELAY(20000);
4085     }
4086
4087     if (ecore_func_get_state(sc, &sc->func_obj) != ECORE_F_STATE_STARTED) {
4088         /*
4089          * Failed to complete the transaction in a "good way"
4090          * Force both transactions with CLR bit.
4091          */
4092         struct ecore_func_state_params func_params = { NULL };
4093
4094         BLOGE(sc, "Unexpected function state! "
4095                   "Forcing STARTED-->TX_STOPPED-->STARTED\n");
4096
4097         func_params.f_obj = &sc->func_obj;
4098         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4099
4100         /* STARTED-->TX_STOPPED */
4101         func_params.cmd = ECORE_F_CMD_TX_STOP;
4102         ecore_func_state_change(sc, &func_params);
4103
4104         /* TX_STOPPED-->STARTED */
4105         func_params.cmd = ECORE_F_CMD_TX_START;
4106         return (ecore_func_state_change(sc, &func_params));
4107     }
4108
4109     return (0);
4110 }
4111
4112 static int
4113 bxe_stop_queue(struct bxe_softc *sc,
4114                int              index)
4115 {
4116     struct bxe_fastpath *fp = &sc->fp[index];
4117     struct ecore_queue_state_params q_params = { NULL };
4118     int rc;
4119
4120     BLOGD(sc, DBG_LOAD, "stopping queue %d cid %d\n", index, fp->index);
4121
4122     q_params.q_obj = &sc->sp_objs[fp->index].q_obj;
4123     /* We want to wait for completion in this context */
4124     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
4125
4126     /* Stop the primary connection: */
4127
4128     /* ...halt the connection */
4129     q_params.cmd = ECORE_Q_CMD_HALT;
4130     rc = ecore_queue_state_change(sc, &q_params);
4131     if (rc) {
4132         return (rc);
4133     }
4134
4135     /* ...terminate the connection */
4136     q_params.cmd = ECORE_Q_CMD_TERMINATE;
4137     memset(&q_params.params.terminate, 0, sizeof(q_params.params.terminate));
4138     q_params.params.terminate.cid_index = FIRST_TX_COS_INDEX;
4139     rc = ecore_queue_state_change(sc, &q_params);
4140     if (rc) {
4141         return (rc);
4142     }
4143
4144     /* ...delete cfc entry */
4145     q_params.cmd = ECORE_Q_CMD_CFC_DEL;
4146     memset(&q_params.params.cfc_del, 0, sizeof(q_params.params.cfc_del));
4147     q_params.params.cfc_del.cid_index = FIRST_TX_COS_INDEX;
4148     return (ecore_queue_state_change(sc, &q_params));
4149 }
4150
4151 /* wait for the outstanding SP commands */
4152 static inline uint8_t
4153 bxe_wait_sp_comp(struct bxe_softc *sc,
4154                  unsigned long    mask)
4155 {
4156     unsigned long tmp;
4157     int tout = 5000; /* wait for 5 secs tops */
4158
4159     while (tout--) {
4160         mb();
4161         if (!(atomic_load_acq_long(&sc->sp_state) & mask)) {
4162             return (TRUE);
4163         }
4164
4165         DELAY(1000);
4166     }
4167
4168     mb();
4169
4170     tmp = atomic_load_acq_long(&sc->sp_state);
4171     if (tmp & mask) {
4172         BLOGE(sc, "Filtering completion timed out: "
4173                   "sp_state 0x%lx, mask 0x%lx\n",
4174               tmp, mask);
4175         return (FALSE);
4176     }
4177
4178     return (FALSE);
4179 }
4180
4181 static int
4182 bxe_func_stop(struct bxe_softc *sc)
4183 {
4184     struct ecore_func_state_params func_params = { NULL };
4185     int rc;
4186
4187     /* prepare parameters for function state transitions */
4188     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4189     func_params.f_obj = &sc->func_obj;
4190     func_params.cmd = ECORE_F_CMD_STOP;
4191
4192     /*
4193      * Try to stop the function the 'good way'. If it fails (in case
4194      * of a parity error during bxe_chip_cleanup()) and we are
4195      * not in a debug mode, perform a state transaction in order to
4196      * enable further HW_RESET transaction.
4197      */
4198     rc = ecore_func_state_change(sc, &func_params);
4199     if (rc) {
4200         BLOGE(sc, "FUNC_STOP ramrod failed. "
4201                   "Running a dry transaction\n");
4202         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4203         return (ecore_func_state_change(sc, &func_params));
4204     }
4205
4206     return (0);
4207 }
4208
4209 static int
4210 bxe_reset_hw(struct bxe_softc *sc,
4211              uint32_t         load_code)
4212 {
4213     struct ecore_func_state_params func_params = { NULL };
4214
4215     /* Prepare parameters for function state transitions */
4216     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4217
4218     func_params.f_obj = &sc->func_obj;
4219     func_params.cmd = ECORE_F_CMD_HW_RESET;
4220
4221     func_params.params.hw_init.load_phase = load_code;
4222
4223     return (ecore_func_state_change(sc, &func_params));
4224 }
4225
4226 static void
4227 bxe_int_disable_sync(struct bxe_softc *sc,
4228                      int              disable_hw)
4229 {
4230     if (disable_hw) {
4231         /* prevent the HW from sending interrupts */
4232         bxe_int_disable(sc);
4233     }
4234
4235     /* XXX need a way to synchronize ALL irqs (intr_mtx?) */
4236     /* make sure all ISRs are done */
4237
4238     /* XXX make sure sp_task is not running */
4239     /* cancel and flush work queues */
4240 }
4241
4242 static void
4243 bxe_chip_cleanup(struct bxe_softc *sc,
4244                  uint32_t         unload_mode,
4245                  uint8_t          keep_link)
4246 {
4247     int port = SC_PORT(sc);
4248     struct ecore_mcast_ramrod_params rparam = { NULL };
4249     uint32_t reset_code;
4250     int i, rc = 0;
4251
4252     bxe_drain_tx_queues(sc);
4253
4254     /* give HW time to discard old tx messages */
4255     DELAY(1000);
4256
4257     /* Clean all ETH MACs */
4258     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_ETH_MAC, FALSE);
4259     if (rc < 0) {
4260         BLOGE(sc, "Failed to delete all ETH MACs (%d)\n", rc);
4261     }
4262
4263     /* Clean up UC list  */
4264     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_UC_LIST_MAC, TRUE);
4265     if (rc < 0) {
4266         BLOGE(sc, "Failed to delete UC MACs list (%d)\n", rc);
4267     }
4268
4269     /* Disable LLH */
4270     if (!CHIP_IS_E1(sc)) {
4271         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
4272     }
4273
4274     /* Set "drop all" to stop Rx */
4275
4276     /*
4277      * We need to take the BXE_MCAST_LOCK() here in order to prevent
4278      * a race between the completion code and this code.
4279      */
4280     BXE_MCAST_LOCK(sc);
4281
4282     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
4283         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
4284     } else {
4285         bxe_set_storm_rx_mode(sc);
4286     }
4287
4288     /* Clean up multicast configuration */
4289     rparam.mcast_obj = &sc->mcast_obj;
4290     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4291     if (rc < 0) {
4292         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4293     }
4294
4295     BXE_MCAST_UNLOCK(sc);
4296
4297     // XXX bxe_iov_chip_cleanup(sc);
4298
4299     /*
4300      * Send the UNLOAD_REQUEST to the MCP. This will return if
4301      * this function should perform FUNCTION, PORT, or COMMON HW
4302      * reset.
4303      */
4304     reset_code = bxe_send_unload_req(sc, unload_mode);
4305
4306     /*
4307      * (assumption: No Attention from MCP at this stage)
4308      * PMF probably in the middle of TX disable/enable transaction
4309      */
4310     rc = bxe_func_wait_started(sc);
4311     if (rc) {
4312         BLOGE(sc, "bxe_func_wait_started failed\n");
4313     }
4314
4315     /*
4316      * Close multi and leading connections
4317      * Completions for ramrods are collected in a synchronous way
4318      */
4319     for (i = 0; i < sc->num_queues; i++) {
4320         if (bxe_stop_queue(sc, i)) {
4321             goto unload_error;
4322         }
4323     }
4324
4325     /*
4326      * If SP settings didn't get completed so far - something
4327      * very wrong has happen.
4328      */
4329     if (!bxe_wait_sp_comp(sc, ~0x0UL)) {
4330         BLOGE(sc, "Common slow path ramrods got stuck!\n");
4331     }
4332
4333 unload_error:
4334
4335     rc = bxe_func_stop(sc);
4336     if (rc) {
4337         BLOGE(sc, "Function stop failed!\n");
4338     }
4339
4340     /* disable HW interrupts */
4341     bxe_int_disable_sync(sc, TRUE);
4342
4343     /* detach interrupts */
4344     bxe_interrupt_detach(sc);
4345
4346     /* Reset the chip */
4347     rc = bxe_reset_hw(sc, reset_code);
4348     if (rc) {
4349         BLOGE(sc, "Hardware reset failed\n");
4350     }
4351
4352     /* Report UNLOAD_DONE to MCP */
4353     bxe_send_unload_done(sc, keep_link);
4354 }
4355
4356 static void
4357 bxe_disable_close_the_gate(struct bxe_softc *sc)
4358 {
4359     uint32_t val;
4360     int port = SC_PORT(sc);
4361
4362     BLOGD(sc, DBG_LOAD,
4363           "Disabling 'close the gates'\n");
4364
4365     if (CHIP_IS_E1(sc)) {
4366         uint32_t addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
4367                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
4368         val = REG_RD(sc, addr);
4369         val &= ~(0x300);
4370         REG_WR(sc, addr, val);
4371     } else {
4372         val = REG_RD(sc, MISC_REG_AEU_GENERAL_MASK);
4373         val &= ~(MISC_AEU_GENERAL_MASK_REG_AEU_PXP_CLOSE_MASK |
4374                  MISC_AEU_GENERAL_MASK_REG_AEU_NIG_CLOSE_MASK);
4375         REG_WR(sc, MISC_REG_AEU_GENERAL_MASK, val);
4376     }
4377 }
4378
4379 /*
4380  * Cleans the object that have internal lists without sending
4381  * ramrods. Should be run when interrutps are disabled.
4382  */
4383 static void
4384 bxe_squeeze_objects(struct bxe_softc *sc)
4385 {
4386     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
4387     struct ecore_mcast_ramrod_params rparam = { NULL };
4388     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
4389     int rc;
4390
4391     /* Cleanup MACs' object first... */
4392
4393     /* Wait for completion of requested */
4394     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
4395     /* Perform a dry cleanup */
4396     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &ramrod_flags);
4397
4398     /* Clean ETH primary MAC */
4399     bxe_set_bit(ECORE_ETH_MAC, &vlan_mac_flags);
4400     rc = mac_obj->delete_all(sc, &sc->sp_objs->mac_obj, &vlan_mac_flags,
4401                              &ramrod_flags);
4402     if (rc != 0) {
4403         BLOGE(sc, "Failed to clean ETH MACs (%d)\n", rc);
4404     }
4405
4406     /* Cleanup UC list */
4407     vlan_mac_flags = 0;
4408     bxe_set_bit(ECORE_UC_LIST_MAC, &vlan_mac_flags);
4409     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags,
4410                              &ramrod_flags);
4411     if (rc != 0) {
4412         BLOGE(sc, "Failed to clean UC list MACs (%d)\n", rc);
4413     }
4414
4415     /* Now clean mcast object... */
4416
4417     rparam.mcast_obj = &sc->mcast_obj;
4418     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &rparam.ramrod_flags);
4419
4420     /* Add a DEL command... */
4421     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4422     if (rc < 0) {
4423         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4424     }
4425
4426     /* now wait until all pending commands are cleared */
4427
4428     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4429     while (rc != 0) {
4430         if (rc < 0) {
4431             BLOGE(sc, "Failed to clean MCAST object (%d)\n", rc);
4432             return;
4433         }
4434
4435         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4436     }
4437 }
4438
4439 /* stop the controller */
4440 static __noinline int
4441 bxe_nic_unload(struct bxe_softc *sc,
4442                uint32_t         unload_mode,
4443                uint8_t          keep_link)
4444 {
4445     uint8_t global = FALSE;
4446     uint32_t val;
4447
4448     BXE_CORE_LOCK_ASSERT(sc);
4449
4450     BLOGD(sc, DBG_LOAD, "Starting NIC unload...\n");
4451
4452     /* mark driver as unloaded in shmem2 */
4453     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
4454         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
4455         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
4456                   val & ~DRV_FLAGS_CAPABILITIES_LOADED_L2);
4457     }
4458
4459     if (IS_PF(sc) && sc->recovery_state != BXE_RECOVERY_DONE &&
4460         (sc->state == BXE_STATE_CLOSED || sc->state == BXE_STATE_ERROR)) {
4461         /*
4462          * We can get here if the driver has been unloaded
4463          * during parity error recovery and is either waiting for a
4464          * leader to complete or for other functions to unload and
4465          * then ifconfig down has been issued. In this case we want to
4466          * unload and let other functions to complete a recovery
4467          * process.
4468          */
4469         sc->recovery_state = BXE_RECOVERY_DONE;
4470         sc->is_leader = 0;
4471         bxe_release_leader_lock(sc);
4472         mb();
4473
4474         BLOGD(sc, DBG_LOAD, "Releasing a leadership...\n");
4475         BLOGE(sc, "Can't unload in closed or error state\n");
4476         return (-1);
4477     }
4478
4479     /*
4480      * Nothing to do during unload if previous bxe_nic_load()
4481      * did not completed succesfully - all resourses are released.
4482      */
4483     if ((sc->state == BXE_STATE_CLOSED) ||
4484         (sc->state == BXE_STATE_ERROR)) {
4485         return (0);
4486     }
4487
4488     sc->state = BXE_STATE_CLOSING_WAITING_HALT;
4489     mb();
4490
4491     /* stop tx */
4492     bxe_tx_disable(sc);
4493
4494     sc->rx_mode = BXE_RX_MODE_NONE;
4495     /* XXX set rx mode ??? */
4496
4497     if (IS_PF(sc)) {
4498         /* set ALWAYS_ALIVE bit in shmem */
4499         sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
4500
4501         bxe_drv_pulse(sc);
4502
4503         bxe_stats_handle(sc, STATS_EVENT_STOP);
4504         bxe_save_statistics(sc);
4505     }
4506
4507     /* wait till consumers catch up with producers in all queues */
4508     bxe_drain_tx_queues(sc);
4509
4510     /* if VF indicate to PF this function is going down (PF will delete sp
4511      * elements and clear initializations
4512      */
4513     if (IS_VF(sc)) {
4514         ; /* bxe_vfpf_close_vf(sc); */
4515     } else if (unload_mode != UNLOAD_RECOVERY) {
4516         /* if this is a normal/close unload need to clean up chip */
4517         bxe_chip_cleanup(sc, unload_mode, keep_link);
4518     } else {
4519         /* Send the UNLOAD_REQUEST to the MCP */
4520         bxe_send_unload_req(sc, unload_mode);
4521
4522         /*
4523          * Prevent transactions to host from the functions on the
4524          * engine that doesn't reset global blocks in case of global
4525          * attention once gloabl blocks are reset and gates are opened
4526          * (the engine which leader will perform the recovery
4527          * last).
4528          */
4529         if (!CHIP_IS_E1x(sc)) {
4530             bxe_pf_disable(sc);
4531         }
4532
4533         /* disable HW interrupts */
4534         bxe_int_disable_sync(sc, TRUE);
4535
4536         /* detach interrupts */
4537         bxe_interrupt_detach(sc);
4538
4539         /* Report UNLOAD_DONE to MCP */
4540         bxe_send_unload_done(sc, FALSE);
4541     }
4542
4543     /*
4544      * At this stage no more interrupts will arrive so we may safely clean
4545      * the queue'able objects here in case they failed to get cleaned so far.
4546      */
4547     if (IS_PF(sc)) {
4548         bxe_squeeze_objects(sc);
4549     }
4550
4551     /* There should be no more pending SP commands at this stage */
4552     sc->sp_state = 0;
4553
4554     sc->port.pmf = 0;
4555
4556     bxe_free_fp_buffers(sc);
4557
4558     if (IS_PF(sc)) {
4559         bxe_free_mem(sc);
4560     }
4561
4562     bxe_free_fw_stats_mem(sc);
4563
4564     sc->state = BXE_STATE_CLOSED;
4565
4566     /*
4567      * Check if there are pending parity attentions. If there are - set
4568      * RECOVERY_IN_PROGRESS.
4569      */
4570     if (IS_PF(sc) && bxe_chk_parity_attn(sc, &global, FALSE)) {
4571         bxe_set_reset_in_progress(sc);
4572
4573         /* Set RESET_IS_GLOBAL if needed */
4574         if (global) {
4575             bxe_set_reset_global(sc);
4576         }
4577     }
4578
4579     /*
4580      * The last driver must disable a "close the gate" if there is no
4581      * parity attention or "process kill" pending.
4582      */
4583     if (IS_PF(sc) && !bxe_clear_pf_load(sc) &&
4584         bxe_reset_is_done(sc, SC_PATH(sc))) {
4585         bxe_disable_close_the_gate(sc);
4586     }
4587
4588     BLOGD(sc, DBG_LOAD, "Ended NIC unload\n");
4589
4590     return (0);
4591 }
4592
4593 /*
4594  * Called by the OS to set various media options (i.e. link, speed, etc.) when
4595  * the user runs "ifconfig bxe media ..." or "ifconfig bxe mediaopt ...".
4596  */
4597 static int
4598 bxe_ifmedia_update(struct ifnet *ifp)
4599 {
4600     struct bxe_softc *sc = (struct bxe_softc *)ifp->if_softc;
4601     struct ifmedia *ifm;
4602
4603     ifm = &sc->ifmedia;
4604
4605     /* We only support Ethernet media type. */
4606     if (IFM_TYPE(ifm->ifm_media) != IFM_ETHER) {
4607         return (EINVAL);
4608     }
4609
4610     switch (IFM_SUBTYPE(ifm->ifm_media)) {
4611     case IFM_AUTO:
4612          break;
4613     case IFM_10G_CX4:
4614     case IFM_10G_SR:
4615     case IFM_10G_T:
4616     case IFM_10G_TWINAX:
4617     default:
4618         /* We don't support changing the media type. */
4619         BLOGD(sc, DBG_LOAD, "Invalid media type (%d)\n",
4620               IFM_SUBTYPE(ifm->ifm_media));
4621         return (EINVAL);
4622     }
4623
4624     return (0);
4625 }
4626
4627 /*
4628  * Called by the OS to get the current media status (i.e. link, speed, etc.).
4629  */
4630 static void
4631 bxe_ifmedia_status(struct ifnet *ifp, struct ifmediareq *ifmr)
4632 {
4633     struct bxe_softc *sc = ifp->if_softc;
4634
4635     /* Report link down if the driver isn't running. */
4636     if ((ifp->if_drv_flags & IFF_DRV_RUNNING) == 0) {
4637         ifmr->ifm_active |= IFM_NONE;
4638         return;
4639     }
4640
4641     /* Setup the default interface info. */
4642     ifmr->ifm_status = IFM_AVALID;
4643     ifmr->ifm_active = IFM_ETHER;
4644
4645     if (sc->link_vars.link_up) {
4646         ifmr->ifm_status |= IFM_ACTIVE;
4647     } else {
4648         ifmr->ifm_active |= IFM_NONE;
4649         return;
4650     }
4651
4652     ifmr->ifm_active |= sc->media;
4653
4654     if (sc->link_vars.duplex == DUPLEX_FULL) {
4655         ifmr->ifm_active |= IFM_FDX;
4656     } else {
4657         ifmr->ifm_active |= IFM_HDX;
4658     }
4659 }
4660
4661 static int
4662 bxe_ioctl_nvram(struct bxe_softc *sc,
4663                 uint32_t         priv_op,
4664                 struct ifreq     *ifr)
4665 {
4666     struct bxe_nvram_data nvdata_base;
4667     struct bxe_nvram_data *nvdata;
4668     int len;
4669     int error = 0;
4670
4671     copyin(ifr->ifr_data, &nvdata_base, sizeof(nvdata_base));
4672
4673     len = (sizeof(struct bxe_nvram_data) +
4674            nvdata_base.len -
4675            sizeof(uint32_t));
4676
4677     if (len > sizeof(struct bxe_nvram_data)) {
4678         if ((nvdata = (struct bxe_nvram_data *)
4679                  malloc(len, M_DEVBUF,
4680                         (M_NOWAIT | M_ZERO))) == NULL) {
4681             BLOGE(sc, "BXE_IOC_RD_NVRAM malloc failed\n");
4682             return (1);
4683         }
4684         memcpy(nvdata, &nvdata_base, sizeof(struct bxe_nvram_data));
4685     } else {
4686         nvdata = &nvdata_base;
4687     }
4688
4689     if (priv_op == BXE_IOC_RD_NVRAM) {
4690         BLOGD(sc, DBG_IOCTL, "IOC_RD_NVRAM 0x%x %d\n",
4691               nvdata->offset, nvdata->len);
4692         error = bxe_nvram_read(sc,
4693                                nvdata->offset,
4694                                (uint8_t *)nvdata->value,
4695                                nvdata->len);
4696         copyout(nvdata, ifr->ifr_data, len);
4697     } else { /* BXE_IOC_WR_NVRAM */
4698         BLOGD(sc, DBG_IOCTL, "IOC_WR_NVRAM 0x%x %d\n",
4699               nvdata->offset, nvdata->len);
4700         copyin(ifr->ifr_data, nvdata, len);
4701         error = bxe_nvram_write(sc,
4702                                 nvdata->offset,
4703                                 (uint8_t *)nvdata->value,
4704                                 nvdata->len);
4705     }
4706
4707     if (len > sizeof(struct bxe_nvram_data)) {
4708         free(nvdata, M_DEVBUF);
4709     }
4710
4711     return (error);
4712 }
4713
4714 static int
4715 bxe_ioctl_stats_show(struct bxe_softc *sc,
4716                      uint32_t         priv_op,
4717                      struct ifreq     *ifr)
4718 {
4719     const size_t str_size   = (BXE_NUM_ETH_STATS * STAT_NAME_LEN);
4720     const size_t stats_size = (BXE_NUM_ETH_STATS * sizeof(uint64_t));
4721     caddr_t p_tmp;
4722     uint32_t *offset;
4723     int i;
4724
4725     switch (priv_op)
4726     {
4727     case BXE_IOC_STATS_SHOW_NUM:
4728         memset(ifr->ifr_data, 0, sizeof(union bxe_stats_show_data));
4729         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.num =
4730             BXE_NUM_ETH_STATS;
4731         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.len =
4732             STAT_NAME_LEN;
4733         return (0);
4734
4735     case BXE_IOC_STATS_SHOW_STR:
4736         memset(ifr->ifr_data, 0, str_size);
4737         p_tmp = ifr->ifr_data;
4738         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4739             strcpy(p_tmp, bxe_eth_stats_arr[i].string);
4740             p_tmp += STAT_NAME_LEN;
4741         }
4742         return (0);
4743
4744     case BXE_IOC_STATS_SHOW_CNT:
4745         memset(ifr->ifr_data, 0, stats_size);
4746         p_tmp = ifr->ifr_data;
4747         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4748             offset = ((uint32_t *)&sc->eth_stats +
4749                       bxe_eth_stats_arr[i].offset);
4750             switch (bxe_eth_stats_arr[i].size) {
4751             case 4:
4752                 *((uint64_t *)p_tmp) = (uint64_t)*offset;
4753                 break;
4754             case 8:
4755                 *((uint64_t *)p_tmp) = HILO_U64(*offset, *(offset + 1));
4756                 break;
4757             default:
4758                 *((uint64_t *)p_tmp) = 0;
4759             }
4760             p_tmp += sizeof(uint64_t);
4761         }
4762         return (0);
4763
4764     default:
4765         return (-1);
4766     }
4767 }
4768
4769 static void
4770 bxe_handle_chip_tq(void *context,
4771                    int  pending)
4772 {
4773     struct bxe_softc *sc = (struct bxe_softc *)context;
4774     long work = atomic_load_acq_long(&sc->chip_tq_flags);
4775
4776     switch (work)
4777     {
4778     case CHIP_TQ_START:
4779         if ((sc->ifnet->if_flags & IFF_UP) &&
4780             !(sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
4781             /* start the interface */
4782             BLOGD(sc, DBG_LOAD, "Starting the interface...\n");
4783             BXE_CORE_LOCK(sc);
4784             bxe_init_locked(sc);
4785             BXE_CORE_UNLOCK(sc);
4786         }
4787         break;
4788
4789     case CHIP_TQ_STOP:
4790         if (!(sc->ifnet->if_flags & IFF_UP) &&
4791             (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
4792             /* bring down the interface */
4793             BLOGD(sc, DBG_LOAD, "Stopping the interface...\n");
4794             bxe_periodic_stop(sc);
4795             BXE_CORE_LOCK(sc);
4796             bxe_stop_locked(sc);
4797             BXE_CORE_UNLOCK(sc);
4798         }
4799         break;
4800
4801     case CHIP_TQ_REINIT:
4802         if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
4803             /* restart the interface */
4804             BLOGD(sc, DBG_LOAD, "Restarting the interface...\n");
4805             bxe_periodic_stop(sc);
4806             BXE_CORE_LOCK(sc);
4807             bxe_stop_locked(sc);
4808             bxe_init_locked(sc);
4809             BXE_CORE_UNLOCK(sc);
4810         }
4811         break;
4812
4813     default:
4814         break;
4815     }
4816 }
4817
4818 /*
4819  * Handles any IOCTL calls from the operating system.
4820  *
4821  * Returns:
4822  *   0 = Success, >0 Failure
4823  */
4824 static int
4825 bxe_ioctl(struct ifnet *ifp,
4826           u_long       command,
4827           caddr_t      data)
4828 {
4829     struct bxe_softc *sc = ifp->if_softc;
4830     struct ifreq *ifr = (struct ifreq *)data;
4831     struct bxe_nvram_data *nvdata;
4832     uint32_t priv_op;
4833     int mask = 0;
4834     int reinit = 0;
4835     int error = 0;
4836
4837     int mtu_min = (ETH_MIN_PACKET_SIZE - ETH_HLEN);
4838     int mtu_max = (MJUM9BYTES - ETH_OVERHEAD - IP_HEADER_ALIGNMENT_PADDING);
4839
4840     switch (command)
4841     {
4842     case SIOCSIFMTU:
4843         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFMTU ioctl (mtu=%d)\n",
4844               ifr->ifr_mtu);
4845
4846         if (sc->mtu == ifr->ifr_mtu) {
4847             /* nothing to change */
4848             break;
4849         }
4850
4851         if ((ifr->ifr_mtu < mtu_min) || (ifr->ifr_mtu > mtu_max)) {
4852             BLOGE(sc, "Unsupported MTU size %d (range is %d-%d)\n",
4853                   ifr->ifr_mtu, mtu_min, mtu_max);
4854             error = EINVAL;
4855             break;
4856         }
4857
4858         atomic_store_rel_int((volatile unsigned int *)&sc->mtu,
4859                              (unsigned long)ifr->ifr_mtu);
4860         atomic_store_rel_long((volatile unsigned long *)&ifp->if_mtu,
4861                               (unsigned long)ifr->ifr_mtu);
4862
4863         reinit = 1;
4864         break;
4865
4866     case SIOCSIFFLAGS:
4867         /* toggle the interface state up or down */
4868         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFFLAGS ioctl\n");
4869
4870         /* check if the interface is up */
4871         if (ifp->if_flags & IFF_UP) {
4872             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4873                 /* set the receive mode flags */
4874                 bxe_set_rx_mode(sc);
4875             } else {
4876                 atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_START);
4877                 taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
4878             }
4879         } else {
4880             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4881                 atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_STOP);
4882                 taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
4883             }
4884         }
4885
4886         break;
4887
4888     case SIOCADDMULTI:
4889     case SIOCDELMULTI:
4890         /* add/delete multicast addresses */
4891         BLOGD(sc, DBG_IOCTL, "Received SIOCADDMULTI/SIOCDELMULTI ioctl\n");
4892
4893         /* check if the interface is up */
4894         if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4895             /* set the receive mode flags */
4896             bxe_set_rx_mode(sc);
4897         }
4898
4899         break;
4900
4901     case SIOCSIFCAP:
4902         /* find out which capabilities have changed */
4903         mask = (ifr->ifr_reqcap ^ ifp->if_capenable);
4904
4905         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFCAP ioctl (mask=0x%08x)\n",
4906               mask);
4907
4908         /* toggle the LRO capabilites enable flag */
4909         if (mask & IFCAP_LRO) {
4910             ifp->if_capenable ^= IFCAP_LRO;
4911             BLOGD(sc, DBG_IOCTL, "Turning LRO %s\n",
4912                   (ifp->if_capenable & IFCAP_LRO) ? "ON" : "OFF");
4913             reinit = 1;
4914         }
4915
4916         /* toggle the TXCSUM checksum capabilites enable flag */
4917         if (mask & IFCAP_TXCSUM) {
4918             ifp->if_capenable ^= IFCAP_TXCSUM;
4919             BLOGD(sc, DBG_IOCTL, "Turning TXCSUM %s\n",
4920                   (ifp->if_capenable & IFCAP_TXCSUM) ? "ON" : "OFF");
4921             if (ifp->if_capenable & IFCAP_TXCSUM) {
4922                 ifp->if_hwassist = (CSUM_IP       |
4923                                     CSUM_TCP      |
4924                                     CSUM_UDP      |
4925                                     CSUM_TSO      |
4926                                     CSUM_TCP_IPV6 |
4927                                     CSUM_UDP_IPV6);
4928             } else {
4929                 ifp->if_hwassist = 0;
4930             }
4931         }
4932
4933         /* toggle the RXCSUM checksum capabilities enable flag */
4934         if (mask & IFCAP_RXCSUM) {
4935             ifp->if_capenable ^= IFCAP_RXCSUM;
4936             BLOGD(sc, DBG_IOCTL, "Turning RXCSUM %s\n",
4937                   (ifp->if_capenable & IFCAP_RXCSUM) ? "ON" : "OFF");
4938             if (ifp->if_capenable & IFCAP_RXCSUM) {
4939                 ifp->if_hwassist = (CSUM_IP       |
4940                                     CSUM_TCP      |
4941                                     CSUM_UDP      |
4942                                     CSUM_TSO      |
4943                                     CSUM_TCP_IPV6 |
4944                                     CSUM_UDP_IPV6);
4945             } else {
4946                 ifp->if_hwassist = 0;
4947             }
4948         }
4949
4950         /* toggle TSO4 capabilities enabled flag */
4951         if (mask & IFCAP_TSO4) {
4952             ifp->if_capenable ^= IFCAP_TSO4;
4953             BLOGD(sc, DBG_IOCTL, "Turning TSO4 %s\n",
4954                   (ifp->if_capenable & IFCAP_TSO4) ? "ON" : "OFF");
4955         }
4956
4957         /* toggle TSO6 capabilities enabled flag */
4958         if (mask & IFCAP_TSO6) {
4959             ifp->if_capenable ^= IFCAP_TSO6;
4960             BLOGD(sc, DBG_IOCTL, "Turning TSO6 %s\n",
4961                   (ifp->if_capenable & IFCAP_TSO6) ? "ON" : "OFF");
4962         }
4963
4964         /* toggle VLAN_HWTSO capabilities enabled flag */
4965         if (mask & IFCAP_VLAN_HWTSO) {
4966             ifp->if_capenable ^= IFCAP_VLAN_HWTSO;
4967             BLOGD(sc, DBG_IOCTL, "Turning VLAN_HWTSO %s\n",
4968                   (ifp->if_capenable & IFCAP_VLAN_HWTSO) ? "ON" : "OFF");
4969         }
4970
4971         /* toggle VLAN_HWCSUM capabilities enabled flag */
4972         if (mask & IFCAP_VLAN_HWCSUM) {
4973             /* XXX investigate this... */
4974             BLOGE(sc, "Changing VLAN_HWCSUM is not supported!\n");
4975             error = EINVAL;
4976         }
4977
4978         /* toggle VLAN_MTU capabilities enable flag */
4979         if (mask & IFCAP_VLAN_MTU) {
4980             /* XXX investigate this... */
4981             BLOGE(sc, "Changing VLAN_MTU is not supported!\n");
4982             error = EINVAL;
4983         }
4984
4985         /* toggle VLAN_HWTAGGING capabilities enabled flag */
4986         if (mask & IFCAP_VLAN_HWTAGGING) {
4987             /* XXX investigate this... */
4988             BLOGE(sc, "Changing VLAN_HWTAGGING is not supported!\n");
4989             error = EINVAL;
4990         }
4991
4992         /* toggle VLAN_HWFILTER capabilities enabled flag */
4993         if (mask & IFCAP_VLAN_HWFILTER) {
4994             /* XXX investigate this... */
4995             BLOGE(sc, "Changing VLAN_HWFILTER is not supported!\n");
4996             error = EINVAL;
4997         }
4998
4999         /* XXX not yet...
5000          * IFCAP_WOL_MAGIC
5001          */
5002
5003         break;
5004
5005     case SIOCSIFMEDIA:
5006     case SIOCGIFMEDIA:
5007         /* set/get interface media */
5008         BLOGD(sc, DBG_IOCTL,
5009               "Received SIOCSIFMEDIA/SIOCGIFMEDIA ioctl (cmd=%lu)\n",
5010               (command & 0xff));
5011         error = ifmedia_ioctl(ifp, ifr, &sc->ifmedia, command);
5012         break;
5013
5014     case SIOCGPRIVATE_0:
5015         copyin(ifr->ifr_data, &priv_op, sizeof(priv_op));
5016
5017         switch (priv_op)
5018         {
5019         case BXE_IOC_RD_NVRAM:
5020         case BXE_IOC_WR_NVRAM:
5021             nvdata = (struct bxe_nvram_data *)ifr->ifr_data;
5022             BLOGD(sc, DBG_IOCTL,
5023                   "Received Private NVRAM ioctl addr=0x%x size=%u\n",
5024                   nvdata->offset, nvdata->len);
5025             error = bxe_ioctl_nvram(sc, priv_op, ifr);
5026             break;
5027
5028         case BXE_IOC_STATS_SHOW_NUM:
5029         case BXE_IOC_STATS_SHOW_STR:
5030         case BXE_IOC_STATS_SHOW_CNT:
5031             BLOGD(sc, DBG_IOCTL, "Received Private Stats ioctl (%d)\n",
5032                   priv_op);
5033             error = bxe_ioctl_stats_show(sc, priv_op, ifr);
5034             break;
5035
5036         default:
5037             BLOGW(sc, "Received Private Unknown ioctl (%d)\n", priv_op);
5038             error = EINVAL;
5039             break;
5040         }
5041
5042         break;
5043
5044     default:
5045         BLOGD(sc, DBG_IOCTL, "Received Unknown Ioctl (cmd=%lu)\n",
5046               (command & 0xff));
5047         error = ether_ioctl(ifp, command, data);
5048         break;
5049     }
5050
5051     if (reinit && (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
5052         BLOGD(sc, DBG_LOAD | DBG_IOCTL,
5053               "Re-initializing hardware from IOCTL change\n");
5054         atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
5055         taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
5056     }
5057
5058     return (error);
5059 }
5060
5061 static __noinline void
5062 bxe_dump_mbuf(struct bxe_softc *sc,
5063               struct mbuf      *m,
5064               uint8_t          contents)
5065 {
5066     char * type;
5067     int i = 0;
5068
5069     if (!(sc->debug & DBG_MBUF)) {
5070         return;
5071     }
5072
5073     if (m == NULL) {
5074         BLOGD(sc, DBG_MBUF, "mbuf: null pointer\n");
5075         return;
5076     }
5077
5078     while (m) {
5079         BLOGD(sc, DBG_MBUF,
5080               "%02d: mbuf=%p m_len=%d m_flags=0x%b m_data=%p\n",
5081               i, m, m->m_len, m->m_flags, M_FLAG_BITS, m->m_data);
5082
5083         if (m->m_flags & M_PKTHDR) {
5084              BLOGD(sc, DBG_MBUF,
5085                    "%02d: - m_pkthdr: tot_len=%d flags=0x%b csum_flags=%b\n",
5086                    i, m->m_pkthdr.len, m->m_flags, M_FLAG_BITS,
5087                    (int)m->m_pkthdr.csum_flags, CSUM_BITS);
5088         }
5089
5090         if (m->m_flags & M_EXT) {
5091             switch (m->m_ext.ext_type) {
5092             case EXT_CLUSTER:    type = "EXT_CLUSTER";    break;
5093             case EXT_SFBUF:      type = "EXT_SFBUF";      break;
5094             case EXT_JUMBOP:     type = "EXT_JUMBOP";     break;
5095             case EXT_JUMBO9:     type = "EXT_JUMBO9";     break;
5096             case EXT_JUMBO16:    type = "EXT_JUMBO16";    break;
5097             case EXT_PACKET:     type = "EXT_PACKET";     break;
5098             case EXT_MBUF:       type = "EXT_MBUF";       break;
5099             case EXT_NET_DRV:    type = "EXT_NET_DRV";    break;
5100             case EXT_MOD_TYPE:   type = "EXT_MOD_TYPE";   break;
5101             case EXT_DISPOSABLE: type = "EXT_DISPOSABLE"; break;
5102             case EXT_EXTREF:     type = "EXT_EXTREF";     break;
5103             default:             type = "UNKNOWN";        break;
5104             }
5105
5106             BLOGD(sc, DBG_MBUF,
5107                   "%02d: - m_ext: %p ext_size=%d type=%s\n",
5108                   i, m->m_ext.ext_buf, m->m_ext.ext_size, type);
5109         }
5110
5111         if (contents) {
5112             bxe_dump_mbuf_data(sc, "mbuf data", m, TRUE);
5113         }
5114
5115         m = m->m_next;
5116         i++;
5117     }
5118 }
5119
5120 /*
5121  * Checks to ensure the 13 bd sliding window is >= MSS for TSO.
5122  * Check that (13 total bds - 3 bds) = 10 bd window >= MSS.
5123  * The window: 3 bds are = 1 for headers BD + 2 for parse BD and last BD
5124  * The headers comes in a seperate bd in FreeBSD so 13-3=10.
5125  * Returns: 0 if OK to send, 1 if packet needs further defragmentation
5126  */
5127 static int
5128 bxe_chktso_window(struct bxe_softc  *sc,
5129                   int               nsegs,
5130                   bus_dma_segment_t *segs,
5131                   struct mbuf       *m)
5132 {
5133     uint32_t num_wnds, wnd_size, wnd_sum;
5134     int32_t frag_idx, wnd_idx;
5135     unsigned short lso_mss;
5136     int defrag;
5137
5138     defrag = 0;
5139     wnd_sum = 0;
5140     wnd_size = 10;
5141     num_wnds = nsegs - wnd_size;
5142     lso_mss = htole16(m->m_pkthdr.tso_segsz);
5143
5144     /*
5145      * Total header lengths Eth+IP+TCP in first FreeBSD mbuf so calculate the
5146      * first window sum of data while skipping the first assuming it is the
5147      * header in FreeBSD.
5148      */
5149     for (frag_idx = 1; (frag_idx <= wnd_size); frag_idx++) {
5150         wnd_sum += htole16(segs[frag_idx].ds_len);
5151     }
5152
5153     /* check the first 10 bd window size */
5154     if (wnd_sum < lso_mss) {
5155         return (1);
5156     }
5157
5158     /* run through the windows */
5159     for (wnd_idx = 0; wnd_idx < num_wnds; wnd_idx++, frag_idx++) {
5160         /* subtract the first mbuf->m_len of the last wndw(-header) */
5161         wnd_sum -= htole16(segs[wnd_idx+1].ds_len);
5162         /* add the next mbuf len to the len of our new window */
5163         wnd_sum += htole16(segs[frag_idx].ds_len);
5164         if (wnd_sum < lso_mss) {
5165             return (1);
5166         }
5167     }
5168
5169     return (0);
5170 }
5171
5172 static uint8_t
5173 bxe_set_pbd_csum_e2(struct bxe_fastpath *fp,
5174                     struct mbuf         *m,
5175                     uint32_t            *parsing_data)
5176 {
5177     struct ether_vlan_header *eh = NULL;
5178     struct ip *ip4 = NULL;
5179     struct ip6_hdr *ip6 = NULL;
5180     caddr_t ip = NULL;
5181     struct tcphdr *th = NULL;
5182     int e_hlen, ip_hlen, l4_off;
5183     uint16_t proto;
5184
5185     if (m->m_pkthdr.csum_flags == CSUM_IP) {
5186         /* no L4 checksum offload needed */
5187         return (0);
5188     }
5189
5190     /* get the Ethernet header */
5191     eh = mtod(m, struct ether_vlan_header *);
5192
5193     /* handle VLAN encapsulation if present */
5194     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5195         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5196         proto  = ntohs(eh->evl_proto);
5197     } else {
5198         e_hlen = ETHER_HDR_LEN;
5199         proto  = ntohs(eh->evl_encap_proto);
5200     }
5201
5202     switch (proto) {
5203     case ETHERTYPE_IP:
5204         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5205         ip4 = (m->m_len < sizeof(struct ip)) ?
5206                   (struct ip *)m->m_next->m_data :
5207                   (struct ip *)(m->m_data + e_hlen);
5208         /* ip_hl is number of 32-bit words */
5209         ip_hlen = (ip4->ip_hl << 2);
5210         ip = (caddr_t)ip4;
5211         break;
5212     case ETHERTYPE_IPV6:
5213         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5214         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5215                   (struct ip6_hdr *)m->m_next->m_data :
5216                   (struct ip6_hdr *)(m->m_data + e_hlen);
5217         /* XXX cannot support offload with IPv6 extensions */
5218         ip_hlen = sizeof(struct ip6_hdr);
5219         ip = (caddr_t)ip6;
5220         break;
5221     default:
5222         /* We can't offload in this case... */
5223         /* XXX error stat ??? */
5224         return (0);
5225     }
5226
5227     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5228     l4_off = (e_hlen + ip_hlen);
5229
5230     *parsing_data |=
5231         (((l4_off >> 1) << ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W_SHIFT) &
5232          ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W);
5233
5234     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5235                                   CSUM_TSO |
5236                                   CSUM_TCP_IPV6)) {
5237         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5238         th = (struct tcphdr *)(ip + ip_hlen);
5239         /* th_off is number of 32-bit words */
5240         *parsing_data |= ((th->th_off <<
5241                            ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW_SHIFT) &
5242                           ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW);
5243         return (l4_off + (th->th_off << 2)); /* entire header length */
5244     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5245                                          CSUM_UDP_IPV6)) {
5246         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5247         return (l4_off + sizeof(struct udphdr)); /* entire header length */
5248     } else {
5249         /* XXX error stat ??? */
5250         return (0);
5251     }
5252 }
5253
5254 static uint8_t
5255 bxe_set_pbd_csum(struct bxe_fastpath        *fp,
5256                  struct mbuf                *m,
5257                  struct eth_tx_parse_bd_e1x *pbd)
5258 {
5259     struct ether_vlan_header *eh = NULL;
5260     struct ip *ip4 = NULL;
5261     struct ip6_hdr *ip6 = NULL;
5262     caddr_t ip = NULL;
5263     struct tcphdr *th = NULL;
5264     struct udphdr *uh = NULL;
5265     int e_hlen, ip_hlen;
5266     uint16_t proto;
5267     uint8_t hlen;
5268     uint16_t tmp_csum;
5269     uint32_t *tmp_uh;
5270
5271     /* get the Ethernet header */
5272     eh = mtod(m, struct ether_vlan_header *);
5273
5274     /* handle VLAN encapsulation if present */
5275     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5276         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5277         proto  = ntohs(eh->evl_proto);
5278     } else {
5279         e_hlen = ETHER_HDR_LEN;
5280         proto  = ntohs(eh->evl_encap_proto);
5281     }
5282
5283     switch (proto) {
5284     case ETHERTYPE_IP:
5285         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5286         ip4 = (m->m_len < sizeof(struct ip)) ?
5287                   (struct ip *)m->m_next->m_data :
5288                   (struct ip *)(m->m_data + e_hlen);
5289         /* ip_hl is number of 32-bit words */
5290         ip_hlen = (ip4->ip_hl << 1);
5291         ip = (caddr_t)ip4;
5292         break;
5293     case ETHERTYPE_IPV6:
5294         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5295         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5296                   (struct ip6_hdr *)m->m_next->m_data :
5297                   (struct ip6_hdr *)(m->m_data + e_hlen);
5298         /* XXX cannot support offload with IPv6 extensions */
5299         ip_hlen = (sizeof(struct ip6_hdr) >> 1);
5300         ip = (caddr_t)ip6;
5301         break;
5302     default:
5303         /* We can't offload in this case... */
5304         /* XXX error stat ??? */
5305         return (0);
5306     }
5307
5308     hlen = (e_hlen >> 1);
5309
5310     /* note that rest of global_data is indirectly zeroed here */
5311     if (m->m_flags & M_VLANTAG) {
5312         pbd->global_data =
5313             htole16(hlen | (1 << ETH_TX_PARSE_BD_E1X_LLC_SNAP_EN_SHIFT));
5314     } else {
5315         pbd->global_data = htole16(hlen);
5316     }
5317
5318     pbd->ip_hlen_w = ip_hlen;
5319
5320     hlen += pbd->ip_hlen_w;
5321
5322     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5323
5324     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5325                                   CSUM_TSO |
5326                                   CSUM_TCP_IPV6)) {
5327         th = (struct tcphdr *)(ip + (ip_hlen << 1));
5328         /* th_off is number of 32-bit words */
5329         hlen += (uint16_t)(th->th_off << 1);
5330     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5331                                          CSUM_UDP_IPV6)) {
5332         uh = (struct udphdr *)(ip + (ip_hlen << 1));
5333         hlen += (sizeof(struct udphdr) / 2);
5334     } else {
5335         /* valid case as only CSUM_IP was set */
5336         return (0);
5337     }
5338
5339     pbd->total_hlen_w = htole16(hlen);
5340
5341     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5342                                   CSUM_TSO |
5343                                   CSUM_TCP_IPV6)) {
5344         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5345         pbd->tcp_pseudo_csum = ntohs(th->th_sum);
5346     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5347                                          CSUM_UDP_IPV6)) {
5348         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5349
5350         /*
5351          * Everest1 (i.e. 57710, 57711, 57711E) does not natively support UDP
5352          * checksums and does not know anything about the UDP header and where
5353          * the checksum field is located. It only knows about TCP. Therefore
5354          * we "lie" to the hardware for outgoing UDP packets w/ checksum
5355          * offload. Since the checksum field offset for TCP is 16 bytes and
5356          * for UDP it is 6 bytes we pass a pointer to the hardware that is 10
5357          * bytes less than the start of the UDP header. This allows the
5358          * hardware to write the checksum in the correct spot. But the
5359          * hardware will compute a checksum which includes the last 10 bytes
5360          * of the IP header. To correct this we tweak the stack computed
5361          * pseudo checksum by folding in the calculation of the inverse
5362          * checksum for those final 10 bytes of the IP header. This allows
5363          * the correct checksum to be computed by the hardware.
5364          */
5365
5366         /* set pointer 10 bytes before UDP header */
5367         tmp_uh = (uint32_t *)((uint8_t *)uh - 10);
5368
5369         /* calculate a pseudo header checksum over the first 10 bytes */
5370         tmp_csum = in_pseudo(*tmp_uh,
5371                              *(tmp_uh + 1),
5372                              *(uint16_t *)(tmp_uh + 2));
5373
5374         pbd->tcp_pseudo_csum = ntohs(in_addword(uh->uh_sum, ~tmp_csum));
5375     }
5376
5377     return (hlen * 2); /* entire header length, number of bytes */
5378 }
5379
5380 static void
5381 bxe_set_pbd_lso_e2(struct mbuf *m,
5382                    uint32_t    *parsing_data)
5383 {
5384     *parsing_data |= ((m->m_pkthdr.tso_segsz <<
5385                        ETH_TX_PARSE_BD_E2_LSO_MSS_SHIFT) &
5386                       ETH_TX_PARSE_BD_E2_LSO_MSS);
5387
5388     /* XXX test for IPv6 with extension header... */
5389 #if 0
5390     struct ip6_hdr *ip6;
5391     if (ip6 && ip6->ip6_nxt == 'some ipv6 extension header')
5392         *parsing_data |= ETH_TX_PARSE_BD_E2_IPV6_WITH_EXT_HDR;
5393 #endif
5394 }
5395
5396 static void
5397 bxe_set_pbd_lso(struct mbuf                *m,
5398                 struct eth_tx_parse_bd_e1x *pbd)
5399 {
5400     struct ether_vlan_header *eh = NULL;
5401     struct ip *ip = NULL;
5402     struct tcphdr *th = NULL;
5403     int e_hlen;
5404
5405     /* get the Ethernet header */
5406     eh = mtod(m, struct ether_vlan_header *);
5407
5408     /* handle VLAN encapsulation if present */
5409     e_hlen = (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) ?
5410                  (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN) : ETHER_HDR_LEN;
5411
5412     /* get the IP and TCP header, with LSO entire header in first mbuf */
5413     /* XXX assuming IPv4 */
5414     ip = (struct ip *)(m->m_data + e_hlen);
5415     th = (struct tcphdr *)((caddr_t)ip + (ip->ip_hl << 2));
5416
5417     pbd->lso_mss = htole16(m->m_pkthdr.tso_segsz);
5418     pbd->tcp_send_seq = ntohl(th->th_seq);
5419     pbd->tcp_flags = ((ntohl(((uint32_t *)th)[3]) >> 16) & 0xff);
5420
5421 #if 1
5422         /* XXX IPv4 */
5423         pbd->ip_id = ntohs(ip->ip_id);
5424         pbd->tcp_pseudo_csum =
5425             ntohs(in_pseudo(ip->ip_src.s_addr,
5426                             ip->ip_dst.s_addr,
5427                             htons(IPPROTO_TCP)));
5428 #else
5429         /* XXX IPv6 */
5430         pbd->tcp_pseudo_csum =
5431             ntohs(in_pseudo(&ip6->ip6_src,
5432                             &ip6->ip6_dst,
5433                             htons(IPPROTO_TCP)));
5434 #endif
5435
5436     pbd->global_data |=
5437         htole16(ETH_TX_PARSE_BD_E1X_PSEUDO_CS_WITHOUT_LEN);
5438 }
5439
5440 /*
5441  * Encapsulte an mbuf cluster into the tx bd chain and makes the memory
5442  * visible to the controller.
5443  *
5444  * If an mbuf is submitted to this routine and cannot be given to the
5445  * controller (e.g. it has too many fragments) then the function may free
5446  * the mbuf and return to the caller.
5447  *
5448  * Returns:
5449  *   0 = Success, !0 = Failure
5450  *   Note the side effect that an mbuf may be freed if it causes a problem.
5451  */
5452 static int
5453 bxe_tx_encap(struct bxe_fastpath *fp, struct mbuf **m_head)
5454 {
5455     bus_dma_segment_t segs[32];
5456     struct mbuf *m0;
5457     struct bxe_sw_tx_bd *tx_buf;
5458     struct eth_tx_parse_bd_e1x *pbd_e1x = NULL;
5459     struct eth_tx_parse_bd_e2 *pbd_e2 = NULL;
5460     /* struct eth_tx_parse_2nd_bd *pbd2 = NULL; */
5461     struct eth_tx_bd *tx_data_bd;
5462     struct eth_tx_bd *tx_total_pkt_size_bd;
5463     struct eth_tx_start_bd *tx_start_bd;
5464     uint16_t bd_prod, pkt_prod, total_pkt_size;
5465     uint8_t mac_type;
5466     int defragged, error, nsegs, rc, nbds, vlan_off, ovlan;
5467     struct bxe_softc *sc;
5468     uint16_t tx_bd_avail;
5469     struct ether_vlan_header *eh;
5470     uint32_t pbd_e2_parsing_data = 0;
5471     uint8_t hlen = 0;
5472     int tmp_bd;
5473     int i;
5474
5475     sc = fp->sc;
5476
5477     M_ASSERTPKTHDR(*m_head);
5478
5479     m0 = *m_head;
5480     rc = defragged = nbds = ovlan = vlan_off = total_pkt_size = 0;
5481     tx_start_bd = NULL;
5482     tx_data_bd = NULL;
5483     tx_total_pkt_size_bd = NULL;
5484
5485     /* get the H/W pointer for packets and BDs */
5486     pkt_prod = fp->tx_pkt_prod;
5487     bd_prod = fp->tx_bd_prod;
5488
5489     mac_type = UNICAST_ADDRESS;
5490
5491     /* map the mbuf into the next open DMAable memory */
5492     tx_buf = &fp->tx_mbuf_chain[TX_BD(pkt_prod)];
5493     error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5494                                     tx_buf->m_map, m0,
5495                                     segs, &nsegs, BUS_DMA_NOWAIT);
5496
5497     /* mapping errors */
5498     if(__predict_false(error != 0)) {
5499         fp->eth_q_stats.tx_dma_mapping_failure++;
5500         if (error == ENOMEM) {
5501             /* resource issue, try again later */
5502             rc = ENOMEM;
5503         } else if (error == EFBIG) {
5504             /* possibly recoverable with defragmentation */
5505             fp->eth_q_stats.mbuf_defrag_attempts++;
5506             m0 = m_defrag(*m_head, M_DONTWAIT);
5507             if (m0 == NULL) {
5508                 fp->eth_q_stats.mbuf_defrag_failures++;
5509                 rc = ENOBUFS;
5510             } else {
5511                 /* defrag successful, try mapping again */
5512                 *m_head = m0;
5513                 error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5514                                                 tx_buf->m_map, m0,
5515                                                 segs, &nsegs, BUS_DMA_NOWAIT);
5516                 if (error) {
5517                     fp->eth_q_stats.tx_dma_mapping_failure++;
5518                     rc = error;
5519                 }
5520             }
5521         } else {
5522             /* unknown, unrecoverable mapping error */
5523             BLOGE(sc, "Unknown TX mapping error rc=%d\n", error);
5524             bxe_dump_mbuf(sc, m0, FALSE);
5525             rc = error;
5526         }
5527
5528         goto bxe_tx_encap_continue;
5529     }
5530
5531     tx_bd_avail = bxe_tx_avail(sc, fp);
5532
5533     /* make sure there is enough room in the send queue */
5534     if (__predict_false(tx_bd_avail < (nsegs + 2))) {
5535         /* Recoverable, try again later. */
5536         fp->eth_q_stats.tx_hw_queue_full++;
5537         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5538         rc = ENOMEM;
5539         goto bxe_tx_encap_continue;
5540     }
5541
5542     /* capture the current H/W TX chain high watermark */
5543     if (__predict_false(fp->eth_q_stats.tx_hw_max_queue_depth <
5544                         (TX_BD_USABLE - tx_bd_avail))) {
5545         fp->eth_q_stats.tx_hw_max_queue_depth = (TX_BD_USABLE - tx_bd_avail);
5546     }
5547
5548     /* make sure it fits in the packet window */
5549     if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5550         /*
5551          * The mbuf may be to big for the controller to handle. If the frame
5552          * is a TSO frame we'll need to do an additional check.
5553          */
5554         if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5555             if (bxe_chktso_window(sc, nsegs, segs, m0) == 0) {
5556                 goto bxe_tx_encap_continue; /* OK to send */
5557             } else {
5558                 fp->eth_q_stats.tx_window_violation_tso++;
5559             }
5560         } else {
5561             fp->eth_q_stats.tx_window_violation_std++;
5562         }
5563
5564         /* lets try to defragment this mbuf and remap it */
5565         fp->eth_q_stats.mbuf_defrag_attempts++;
5566         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5567
5568         m0 = m_defrag(*m_head, M_DONTWAIT);
5569         if (m0 == NULL) {
5570             fp->eth_q_stats.mbuf_defrag_failures++;
5571             /* Ugh, just drop the frame... :( */
5572             rc = ENOBUFS;
5573         } else {
5574             /* defrag successful, try mapping again */
5575             *m_head = m0;
5576             error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5577                                             tx_buf->m_map, m0,
5578                                             segs, &nsegs, BUS_DMA_NOWAIT);
5579             if (error) {
5580                 fp->eth_q_stats.tx_dma_mapping_failure++;
5581                 /* No sense in trying to defrag/copy chain, drop it. :( */
5582                 rc = error;
5583             }
5584             else {
5585                 /* if the chain is still too long then drop it */
5586                 if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5587                     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5588                     rc = ENODEV;
5589                 }
5590             }
5591         }
5592     }
5593
5594 bxe_tx_encap_continue:
5595
5596     /* Check for errors */
5597     if (rc) {
5598         if (rc == ENOMEM) {
5599             /* recoverable try again later  */
5600         } else {
5601             fp->eth_q_stats.tx_soft_errors++;
5602             fp->eth_q_stats.mbuf_alloc_tx--;
5603             m_freem(*m_head);
5604             *m_head = NULL;
5605         }
5606
5607         return (rc);
5608     }
5609
5610     /* set flag according to packet type (UNICAST_ADDRESS is default) */
5611     if (m0->m_flags & M_BCAST) {
5612         mac_type = BROADCAST_ADDRESS;
5613     } else if (m0->m_flags & M_MCAST) {
5614         mac_type = MULTICAST_ADDRESS;
5615     }
5616
5617     /* store the mbuf into the mbuf ring */
5618     tx_buf->m        = m0;
5619     tx_buf->first_bd = fp->tx_bd_prod;
5620     tx_buf->flags    = 0;
5621
5622     /* prepare the first transmit (start) BD for the mbuf */
5623     tx_start_bd = &fp->tx_chain[TX_BD(bd_prod)].start_bd;
5624
5625     BLOGD(sc, DBG_TX,
5626           "sending pkt_prod=%u tx_buf=%p next_idx=%u bd=%u tx_start_bd=%p\n",
5627           pkt_prod, tx_buf, fp->tx_pkt_prod, bd_prod, tx_start_bd);
5628
5629     tx_start_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
5630     tx_start_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
5631     tx_start_bd->nbytes  = htole16(segs[0].ds_len);
5632     total_pkt_size += tx_start_bd->nbytes;
5633     tx_start_bd->bd_flags.as_bitfield = ETH_TX_BD_FLAGS_START_BD;
5634
5635     tx_start_bd->general_data = (1 << ETH_TX_START_BD_HDR_NBDS_SHIFT);
5636
5637     /* all frames have at least Start BD + Parsing BD */
5638     nbds = nsegs + 1;
5639     tx_start_bd->nbd = htole16(nbds);
5640
5641     if (m0->m_flags & M_VLANTAG) {
5642         tx_start_bd->vlan_or_ethertype = htole16(m0->m_pkthdr.ether_vtag);
5643         tx_start_bd->bd_flags.as_bitfield |=
5644             (X_ETH_OUTBAND_VLAN << ETH_TX_BD_FLAGS_VLAN_MODE_SHIFT);
5645     } else {
5646         /* vf tx, start bd must hold the ethertype for fw to enforce it */
5647         if (IS_VF(sc)) {
5648             /* map ethernet header to find type and header length */
5649             eh = mtod(m0, struct ether_vlan_header *);
5650             tx_start_bd->vlan_or_ethertype = eh->evl_encap_proto;
5651         } else {
5652             /* used by FW for packet accounting */
5653             tx_start_bd->vlan_or_ethertype = htole16(fp->tx_pkt_prod);
5654 #if 0
5655             /*
5656              * If NPAR-SD is active then FW should do the tagging regardless
5657              * of value of priority. Otherwise, if priority indicates this is
5658              * a control packet we need to indicate to FW to avoid tagging.
5659              */
5660             if (!IS_MF_AFEX(sc) && (mbuf priority == PRIO_CONTROL)) {
5661                 SET_FLAG(tx_start_bd->general_data,
5662                          ETH_TX_START_BD_FORCE_VLAN_MODE, 1);
5663             }
5664 #endif
5665         }
5666     }
5667
5668     /*
5669      * add a parsing BD from the chain. The parsing BD is always added
5670      * though it is only used for TSO and chksum
5671      */
5672     bd_prod = TX_BD_NEXT(bd_prod);
5673
5674     if (m0->m_pkthdr.csum_flags) {
5675         if (m0->m_pkthdr.csum_flags & CSUM_IP) {
5676             fp->eth_q_stats.tx_ofld_frames_csum_ip++;
5677             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_IP_CSUM;
5678         }
5679
5680         if (m0->m_pkthdr.csum_flags & CSUM_TCP_IPV6) {
5681             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6 |
5682                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5683         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP_IPV6) {
5684             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6   |
5685                                                   ETH_TX_BD_FLAGS_IS_UDP |
5686                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5687         } else if ((m0->m_pkthdr.csum_flags & CSUM_TCP) ||
5688                    (m0->m_pkthdr.csum_flags & CSUM_TSO)) {
5689             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_L4_CSUM;
5690         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP) {
5691             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_L4_CSUM |
5692                                                   ETH_TX_BD_FLAGS_IS_UDP);
5693         }
5694     }
5695
5696     if (!CHIP_IS_E1x(sc)) {
5697         pbd_e2 = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e2;
5698         memset(pbd_e2, 0, sizeof(struct eth_tx_parse_bd_e2));
5699
5700         if (m0->m_pkthdr.csum_flags) {
5701             hlen = bxe_set_pbd_csum_e2(fp, m0, &pbd_e2_parsing_data);
5702         }
5703
5704 #if 0
5705         /*
5706          * Add the MACs to the parsing BD if the module param was
5707          * explicitly set, if this is a vf, or in switch independent
5708          * mode.
5709          */
5710         if (sc->flags & BXE_TX_SWITCHING || IS_VF(sc) || IS_MF_SI(sc)) {
5711             eh = mtod(m0, struct ether_vlan_header *);
5712             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.src_hi,
5713                                 &pbd_e2->data.mac_addr.src_mid,
5714                                 &pbd_e2->data.mac_addr.src_lo,
5715                                 eh->evl_shost);
5716             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.dst_hi,
5717                                 &pbd_e2->data.mac_addr.dst_mid,
5718                                 &pbd_e2->data.mac_addr.dst_lo,
5719                                 eh->evl_dhost);
5720         }
5721 #endif
5722
5723         SET_FLAG(pbd_e2_parsing_data, ETH_TX_PARSE_BD_E2_ETH_ADDR_TYPE,
5724                  mac_type);
5725     } else {
5726         uint16_t global_data = 0;
5727
5728         pbd_e1x = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e1x;
5729         memset(pbd_e1x, 0, sizeof(struct eth_tx_parse_bd_e1x));
5730
5731         if (m0->m_pkthdr.csum_flags) {
5732             hlen = bxe_set_pbd_csum(fp, m0, pbd_e1x);
5733         }
5734
5735         SET_FLAG(global_data,
5736                  ETH_TX_PARSE_BD_E1X_ETH_ADDR_TYPE, mac_type);
5737         pbd_e1x->global_data |= htole16(global_data);
5738     }
5739
5740     /* setup the parsing BD with TSO specific info */
5741     if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5742         fp->eth_q_stats.tx_ofld_frames_lso++;
5743         tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_SW_LSO;
5744
5745         if (__predict_false(tx_start_bd->nbytes > hlen)) {
5746             fp->eth_q_stats.tx_ofld_frames_lso_hdr_splits++;
5747
5748             /* split the first BD into header/data making the fw job easy */
5749             nbds++;
5750             tx_start_bd->nbd = htole16(nbds);
5751             tx_start_bd->nbytes = htole16(hlen);
5752
5753             bd_prod = TX_BD_NEXT(bd_prod);
5754
5755             /* new transmit BD after the tx_parse_bd */
5756             tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5757             tx_data_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr + hlen));
5758             tx_data_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr + hlen));
5759             tx_data_bd->nbytes  = htole16(segs[0].ds_len - hlen);
5760             if (tx_total_pkt_size_bd == NULL) {
5761                 tx_total_pkt_size_bd = tx_data_bd;
5762             }
5763
5764             BLOGD(sc, DBG_TX,
5765                   "TSO split header size is %d (%x:%x) nbds %d\n",
5766                   le16toh(tx_start_bd->nbytes),
5767                   le32toh(tx_start_bd->addr_hi),
5768                   le32toh(tx_start_bd->addr_lo),
5769                   nbds);
5770         }
5771
5772         if (!CHIP_IS_E1x(sc)) {
5773             bxe_set_pbd_lso_e2(m0, &pbd_e2_parsing_data);
5774         } else {
5775             bxe_set_pbd_lso(m0, pbd_e1x);
5776         }
5777     }
5778
5779     if (pbd_e2_parsing_data) {
5780         pbd_e2->parsing_data = htole32(pbd_e2_parsing_data);
5781     }
5782
5783     /* prepare remaining BDs, start tx bd contains first seg/frag */
5784     for (i = 1; i < nsegs ; i++) {
5785         bd_prod = TX_BD_NEXT(bd_prod);
5786         tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5787         tx_data_bd->addr_lo = htole32(U64_LO(segs[i].ds_addr));
5788         tx_data_bd->addr_hi = htole32(U64_HI(segs[i].ds_addr));
5789         tx_data_bd->nbytes  = htole16(segs[i].ds_len);
5790         if (tx_total_pkt_size_bd == NULL) {
5791             tx_total_pkt_size_bd = tx_data_bd;
5792         }
5793         total_pkt_size += tx_data_bd->nbytes;
5794     }
5795
5796     BLOGD(sc, DBG_TX, "last bd %p\n", tx_data_bd);
5797
5798     if (tx_total_pkt_size_bd != NULL) {
5799         tx_total_pkt_size_bd->total_pkt_bytes = total_pkt_size;
5800     }
5801
5802     if (__predict_false(sc->debug & DBG_TX)) {
5803         tmp_bd = tx_buf->first_bd;
5804         for (i = 0; i < nbds; i++)
5805         {
5806             if (i == 0) {
5807                 BLOGD(sc, DBG_TX,
5808                       "TX Strt: %p bd=%d nbd=%d vlan=0x%x "
5809                       "bd_flags=0x%x hdr_nbds=%d\n",
5810                       tx_start_bd,
5811                       tmp_bd,
5812                       le16toh(tx_start_bd->nbd),
5813                       le16toh(tx_start_bd->vlan_or_ethertype),
5814                       tx_start_bd->bd_flags.as_bitfield,
5815                       (tx_start_bd->general_data & ETH_TX_START_BD_HDR_NBDS));
5816             } else if (i == 1) {
5817                 if (pbd_e1x) {
5818                     BLOGD(sc, DBG_TX,
5819                           "-> Prse: %p bd=%d global=0x%x ip_hlen_w=%u "
5820                           "ip_id=%u lso_mss=%u tcp_flags=0x%x csum=0x%x "
5821                           "tcp_seq=%u total_hlen_w=%u\n",
5822                           pbd_e1x,
5823                           tmp_bd,
5824                           pbd_e1x->global_data,
5825                           pbd_e1x->ip_hlen_w,
5826                           pbd_e1x->ip_id,
5827                           pbd_e1x->lso_mss,
5828                           pbd_e1x->tcp_flags,
5829                           pbd_e1x->tcp_pseudo_csum,
5830                           pbd_e1x->tcp_send_seq,
5831                           le16toh(pbd_e1x->total_hlen_w));
5832                 } else { /* if (pbd_e2) */
5833                     BLOGD(sc, DBG_TX,
5834                           "-> Parse: %p bd=%d dst=%02x:%02x:%02x "
5835                           "src=%02x:%02x:%02x parsing_data=0x%x\n",
5836                           pbd_e2,
5837                           tmp_bd,
5838                           pbd_e2->data.mac_addr.dst_hi,
5839                           pbd_e2->data.mac_addr.dst_mid,
5840                           pbd_e2->data.mac_addr.dst_lo,
5841                           pbd_e2->data.mac_addr.src_hi,
5842                           pbd_e2->data.mac_addr.src_mid,
5843                           pbd_e2->data.mac_addr.src_lo,
5844                           pbd_e2->parsing_data);
5845                 }
5846             }
5847
5848             if (i != 1) { /* skip parse db as it doesn't hold data */
5849                 tx_data_bd = &fp->tx_chain[TX_BD(tmp_bd)].reg_bd;
5850                 BLOGD(sc, DBG_TX,
5851                       "-> Frag: %p bd=%d nbytes=%d hi=0x%x lo: 0x%x\n",
5852                       tx_data_bd,
5853                       tmp_bd,
5854                       le16toh(tx_data_bd->nbytes),
5855                       le32toh(tx_data_bd->addr_hi),
5856                       le32toh(tx_data_bd->addr_lo));
5857             }
5858
5859             tmp_bd = TX_BD_NEXT(tmp_bd);
5860         }
5861     }
5862
5863     BLOGD(sc, DBG_TX, "doorbell: nbds=%d bd=%u\n", nbds, bd_prod);
5864
5865     /* update TX BD producer index value for next TX */
5866     bd_prod = TX_BD_NEXT(bd_prod);
5867
5868     /*
5869      * If the chain of tx_bd's describing this frame is adjacent to or spans
5870      * an eth_tx_next_bd element then we need to increment the nbds value.
5871      */
5872     if (TX_BD_IDX(bd_prod) < nbds) {
5873         nbds++;
5874     }
5875
5876     /* don't allow reordering of writes for nbd and packets */
5877     mb();
5878
5879     fp->tx_db.data.prod += nbds;
5880
5881     /* producer points to the next free tx_bd at this point */
5882     fp->tx_pkt_prod++;
5883     fp->tx_bd_prod = bd_prod;
5884
5885     DOORBELL(sc, fp->index, fp->tx_db.raw);
5886
5887     fp->eth_q_stats.tx_pkts++;
5888
5889     /* Prevent speculative reads from getting ahead of the status block. */
5890     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle,
5891                       0, 0, BUS_SPACE_BARRIER_READ);
5892
5893     /* Prevent speculative reads from getting ahead of the doorbell. */
5894     bus_space_barrier(sc->bar[BAR2].tag, sc->bar[BAR2].handle,
5895                       0, 0, BUS_SPACE_BARRIER_READ);
5896
5897     return (0);
5898 }
5899
5900 static void
5901 bxe_tx_start_locked(struct bxe_softc    *sc,
5902                     struct ifnet        *ifp,
5903                     struct bxe_fastpath *fp)
5904 {
5905     struct mbuf *m = NULL;
5906     int tx_count = 0;
5907     uint16_t tx_bd_avail;
5908
5909     BXE_FP_TX_LOCK_ASSERT(fp);
5910
5911     /* keep adding entries while there are frames to send */
5912     while (!IFQ_DRV_IS_EMPTY(&ifp->if_snd)) {
5913
5914         /*
5915          * check for any frames to send
5916          * dequeue can still be NULL even if queue is not empty
5917          */
5918         IFQ_DRV_DEQUEUE(&ifp->if_snd, m);
5919         if (__predict_false(m == NULL)) {
5920             break;
5921         }
5922
5923         /* the mbuf now belongs to us */
5924         fp->eth_q_stats.mbuf_alloc_tx++;
5925
5926         /*
5927          * Put the frame into the transmit ring. If we don't have room,
5928          * place the mbuf back at the head of the TX queue, set the
5929          * OACTIVE flag, and wait for the NIC to drain the chain.
5930          */
5931         if (__predict_false(bxe_tx_encap(fp, &m))) {
5932             fp->eth_q_stats.tx_encap_failures++;
5933             if (m != NULL) {
5934                 /* mark the TX queue as full and return the frame */
5935                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
5936                 IFQ_DRV_PREPEND(&ifp->if_snd, m);
5937                 fp->eth_q_stats.mbuf_alloc_tx--;
5938                 fp->eth_q_stats.tx_queue_xoff++;
5939             }
5940
5941             /* stop looking for more work */
5942             break;
5943         }
5944
5945         /* the frame was enqueued successfully */
5946         tx_count++;
5947
5948         /* send a copy of the frame to any BPF listeners. */
5949         BPF_MTAP(ifp, m);
5950
5951         tx_bd_avail = bxe_tx_avail(sc, fp);
5952
5953         /* handle any completions if we're running low */
5954         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
5955             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
5956             bxe_txeof(sc, fp);
5957             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5958                 break;
5959             }
5960         }
5961     }
5962
5963     /* all TX packets were dequeued and/or the tx ring is full */
5964     if (tx_count > 0) {
5965         /* reset the TX watchdog timeout timer */
5966         fp->watchdog_timer = BXE_TX_TIMEOUT;
5967     }
5968 }
5969
5970 /* Legacy (non-RSS) dispatch routine */
5971 static void
5972 bxe_tx_start(struct ifnet *ifp)
5973 {
5974     struct bxe_softc *sc;
5975     struct bxe_fastpath *fp;
5976
5977     sc = ifp->if_softc;
5978
5979     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
5980         BLOGW(sc, "Interface not running, ignoring transmit request\n");
5981         return;
5982     }
5983
5984     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5985         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
5986         return;
5987     }
5988
5989     if (!sc->link_vars.link_up) {
5990         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
5991         return;
5992     }
5993
5994     fp = &sc->fp[0];
5995
5996     BXE_FP_TX_LOCK(fp);
5997     bxe_tx_start_locked(sc, ifp, fp);
5998     BXE_FP_TX_UNLOCK(fp);
5999 }
6000
6001 #if __FreeBSD_version >= 800000
6002
6003 static int
6004 bxe_tx_mq_start_locked(struct bxe_softc    *sc,
6005                        struct ifnet        *ifp,
6006                        struct bxe_fastpath *fp,
6007                        struct mbuf         *m)
6008 {
6009     struct buf_ring *tx_br = fp->tx_br;
6010     struct mbuf *next;
6011     int depth, rc, tx_count;
6012     uint16_t tx_bd_avail;
6013
6014     rc = tx_count = 0;
6015
6016     if (!tx_br) {
6017         BLOGE(sc, "Multiqueue TX and no buf_ring!\n");
6018         return (EINVAL);
6019     }
6020
6021     /* fetch the depth of the driver queue */
6022     depth = drbr_inuse(ifp, tx_br);
6023     if (depth > fp->eth_q_stats.tx_max_drbr_queue_depth) {
6024         fp->eth_q_stats.tx_max_drbr_queue_depth = depth;
6025     }
6026
6027     BXE_FP_TX_LOCK_ASSERT(fp);
6028
6029     if (m == NULL) {
6030         /* no new work, check for pending frames */
6031         next = drbr_dequeue(ifp, tx_br);
6032     } else if (drbr_needs_enqueue(ifp, tx_br)) {
6033         /* have both new and pending work, maintain packet order */
6034         rc = drbr_enqueue(ifp, tx_br, m);
6035         if (rc != 0) {
6036             fp->eth_q_stats.tx_soft_errors++;
6037             goto bxe_tx_mq_start_locked_exit;
6038         }
6039         next = drbr_dequeue(ifp, tx_br);
6040     } else {
6041         /* new work only and nothing pending */
6042         next = m;
6043     }
6044
6045     /* keep adding entries while there are frames to send */
6046     while (next != NULL) {
6047
6048         /* the mbuf now belongs to us */
6049         fp->eth_q_stats.mbuf_alloc_tx++;
6050
6051         /*
6052          * Put the frame into the transmit ring. If we don't have room,
6053          * place the mbuf back at the head of the TX queue, set the
6054          * OACTIVE flag, and wait for the NIC to drain the chain.
6055          */
6056         rc = bxe_tx_encap(fp, &next);
6057         if (__predict_false(rc != 0)) {
6058             fp->eth_q_stats.tx_encap_failures++;
6059             if (next != NULL) {
6060                 /* mark the TX queue as full and save the frame */
6061                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
6062                 /* XXX this may reorder the frame */
6063                 rc = drbr_enqueue(ifp, tx_br, next);
6064                 fp->eth_q_stats.mbuf_alloc_tx--;
6065                 fp->eth_q_stats.tx_frames_deferred++;
6066             }
6067
6068             /* stop looking for more work */
6069             break;
6070         }
6071
6072         /* the transmit frame was enqueued successfully */
6073         tx_count++;
6074
6075         /* send a copy of the frame to any BPF listeners */
6076         BPF_MTAP(ifp, next);
6077
6078         tx_bd_avail = bxe_tx_avail(sc, fp);
6079
6080         /* handle any completions if we're running low */
6081         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
6082             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
6083             bxe_txeof(sc, fp);
6084             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
6085                 break;
6086             }
6087         }
6088
6089         next = drbr_dequeue(ifp, tx_br);
6090     }
6091
6092     /* all TX packets were dequeued and/or the tx ring is full */
6093     if (tx_count > 0) {
6094         /* reset the TX watchdog timeout timer */
6095         fp->watchdog_timer = BXE_TX_TIMEOUT;
6096     }
6097
6098 bxe_tx_mq_start_locked_exit:
6099
6100     return (rc);
6101 }
6102
6103 /* Multiqueue (TSS) dispatch routine. */
6104 static int
6105 bxe_tx_mq_start(struct ifnet *ifp,
6106                 struct mbuf  *m)
6107 {
6108     struct bxe_softc *sc = ifp->if_softc;
6109     struct bxe_fastpath *fp;
6110     int fp_index, rc;
6111
6112     fp_index = 0; /* default is the first queue */
6113
6114     /* check if flowid is set */
6115     if (M_HASHTYPE_GET(m) != M_HASHTYPE_NONE)
6116         fp_index = (m->m_pkthdr.flowid % sc->num_queues);
6117
6118     fp = &sc->fp[fp_index];
6119
6120     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
6121         BLOGW(sc, "Interface not running, ignoring transmit request\n");
6122         return (ENETDOWN);
6123     }
6124
6125     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
6126         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
6127         return (EBUSY);
6128     }
6129
6130     if (!sc->link_vars.link_up) {
6131         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
6132         return (ENETDOWN);
6133     }
6134
6135     /* XXX change to TRYLOCK here and if failed then schedule taskqueue */
6136
6137     BXE_FP_TX_LOCK(fp);
6138     rc = bxe_tx_mq_start_locked(sc, ifp, fp, m);
6139     BXE_FP_TX_UNLOCK(fp);
6140
6141     return (rc);
6142 }
6143
6144 static void
6145 bxe_mq_flush(struct ifnet *ifp)
6146 {
6147     struct bxe_softc *sc = ifp->if_softc;
6148     struct bxe_fastpath *fp;
6149     struct mbuf *m;
6150     int i;
6151
6152     for (i = 0; i < sc->num_queues; i++) {
6153         fp = &sc->fp[i];
6154
6155         if (fp->state != BXE_FP_STATE_OPEN) {
6156             BLOGD(sc, DBG_LOAD, "Not clearing fp[%02d] buf_ring (state=%d)\n",
6157                   fp->index, fp->state);
6158             continue;
6159         }
6160
6161         if (fp->tx_br != NULL) {
6162             BLOGD(sc, DBG_LOAD, "Clearing fp[%02d] buf_ring\n", fp->index);
6163             BXE_FP_TX_LOCK(fp);
6164             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6165                 m_freem(m);
6166             }
6167             BXE_FP_TX_UNLOCK(fp);
6168         }
6169     }
6170
6171     if_qflush(ifp);
6172 }
6173
6174 #endif /* FreeBSD_version >= 800000 */
6175
6176 static uint16_t
6177 bxe_cid_ilt_lines(struct bxe_softc *sc)
6178 {
6179     if (IS_SRIOV(sc)) {
6180         return ((BXE_FIRST_VF_CID + BXE_VF_CIDS) / ILT_PAGE_CIDS);
6181     }
6182     return (L2_ILT_LINES(sc));
6183 }
6184
6185 static void
6186 bxe_ilt_set_info(struct bxe_softc *sc)
6187 {
6188     struct ilt_client_info *ilt_client;
6189     struct ecore_ilt *ilt = sc->ilt;
6190     uint16_t line = 0;
6191
6192     ilt->start_line = FUNC_ILT_BASE(SC_FUNC(sc));
6193     BLOGD(sc, DBG_LOAD, "ilt starts at line %d\n", ilt->start_line);
6194
6195     /* CDU */
6196     ilt_client = &ilt->clients[ILT_CLIENT_CDU];
6197     ilt_client->client_num = ILT_CLIENT_CDU;
6198     ilt_client->page_size = CDU_ILT_PAGE_SZ;
6199     ilt_client->flags = ILT_CLIENT_SKIP_MEM;
6200     ilt_client->start = line;
6201     line += bxe_cid_ilt_lines(sc);
6202
6203     if (CNIC_SUPPORT(sc)) {
6204         line += CNIC_ILT_LINES;
6205     }
6206
6207     ilt_client->end = (line - 1);
6208
6209     BLOGD(sc, DBG_LOAD,
6210           "ilt client[CDU]: start %d, end %d, "
6211           "psz 0x%x, flags 0x%x, hw psz %d\n",
6212           ilt_client->start, ilt_client->end,
6213           ilt_client->page_size,
6214           ilt_client->flags,
6215           ilog2(ilt_client->page_size >> 12));
6216
6217     /* QM */
6218     if (QM_INIT(sc->qm_cid_count)) {
6219         ilt_client = &ilt->clients[ILT_CLIENT_QM];
6220         ilt_client->client_num = ILT_CLIENT_QM;
6221         ilt_client->page_size = QM_ILT_PAGE_SZ;
6222         ilt_client->flags = 0;
6223         ilt_client->start = line;
6224
6225         /* 4 bytes for each cid */
6226         line += DIV_ROUND_UP(sc->qm_cid_count * QM_QUEUES_PER_FUNC * 4,
6227                              QM_ILT_PAGE_SZ);
6228
6229         ilt_client->end = (line - 1);
6230
6231         BLOGD(sc, DBG_LOAD,
6232               "ilt client[QM]: start %d, end %d, "
6233               "psz 0x%x, flags 0x%x, hw psz %d\n",
6234               ilt_client->start, ilt_client->end,
6235               ilt_client->page_size, ilt_client->flags,
6236               ilog2(ilt_client->page_size >> 12));
6237     }
6238
6239     if (CNIC_SUPPORT(sc)) {
6240         /* SRC */
6241         ilt_client = &ilt->clients[ILT_CLIENT_SRC];
6242         ilt_client->client_num = ILT_CLIENT_SRC;
6243         ilt_client->page_size = SRC_ILT_PAGE_SZ;
6244         ilt_client->flags = 0;
6245         ilt_client->start = line;
6246         line += SRC_ILT_LINES;
6247         ilt_client->end = (line - 1);
6248
6249         BLOGD(sc, DBG_LOAD,
6250               "ilt client[SRC]: start %d, end %d, "
6251               "psz 0x%x, flags 0x%x, hw psz %d\n",
6252               ilt_client->start, ilt_client->end,
6253               ilt_client->page_size, ilt_client->flags,
6254               ilog2(ilt_client->page_size >> 12));
6255
6256         /* TM */
6257         ilt_client = &ilt->clients[ILT_CLIENT_TM];
6258         ilt_client->client_num = ILT_CLIENT_TM;
6259         ilt_client->page_size = TM_ILT_PAGE_SZ;
6260         ilt_client->flags = 0;
6261         ilt_client->start = line;
6262         line += TM_ILT_LINES;
6263         ilt_client->end = (line - 1);
6264
6265         BLOGD(sc, DBG_LOAD,
6266               "ilt client[TM]: start %d, end %d, "
6267               "psz 0x%x, flags 0x%x, hw psz %d\n",
6268               ilt_client->start, ilt_client->end,
6269               ilt_client->page_size, ilt_client->flags,
6270               ilog2(ilt_client->page_size >> 12));
6271     }
6272
6273     KASSERT((line <= ILT_MAX_LINES), ("Invalid number of ILT lines!"));
6274 }
6275
6276 static void
6277 bxe_set_fp_rx_buf_size(struct bxe_softc *sc)
6278 {
6279     int i;
6280     uint32_t rx_buf_size;
6281
6282     rx_buf_size = (IP_HEADER_ALIGNMENT_PADDING + ETH_OVERHEAD + sc->mtu);
6283
6284     for (i = 0; i < sc->num_queues; i++) {
6285         if(rx_buf_size <= MCLBYTES){
6286             sc->fp[i].rx_buf_size = rx_buf_size;
6287             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6288         }else if (rx_buf_size <= MJUMPAGESIZE){
6289             sc->fp[i].rx_buf_size = rx_buf_size;
6290             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6291         }else if (rx_buf_size <= (MJUMPAGESIZE + MCLBYTES)){
6292             sc->fp[i].rx_buf_size = MCLBYTES;
6293             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6294         }else if (rx_buf_size <= (2 * MJUMPAGESIZE)){
6295             sc->fp[i].rx_buf_size = MJUMPAGESIZE;
6296             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6297         }else {
6298             sc->fp[i].rx_buf_size = MCLBYTES;
6299             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6300         }
6301     }
6302 }
6303
6304 static int
6305 bxe_alloc_ilt_mem(struct bxe_softc *sc)
6306 {
6307     int rc = 0;
6308
6309     if ((sc->ilt =
6310          (struct ecore_ilt *)malloc(sizeof(struct ecore_ilt),
6311                                     M_BXE_ILT,
6312                                     (M_NOWAIT | M_ZERO))) == NULL) {
6313         rc = 1;
6314     }
6315
6316     return (rc);
6317 }
6318
6319 static int
6320 bxe_alloc_ilt_lines_mem(struct bxe_softc *sc)
6321 {
6322     int rc = 0;
6323
6324     if ((sc->ilt->lines =
6325          (struct ilt_line *)malloc((sizeof(struct ilt_line) * ILT_MAX_LINES),
6326                                     M_BXE_ILT,
6327                                     (M_NOWAIT | M_ZERO))) == NULL) {
6328         rc = 1;
6329     }
6330
6331     return (rc);
6332 }
6333
6334 static void
6335 bxe_free_ilt_mem(struct bxe_softc *sc)
6336 {
6337     if (sc->ilt != NULL) {
6338         free(sc->ilt, M_BXE_ILT);
6339         sc->ilt = NULL;
6340     }
6341 }
6342
6343 static void
6344 bxe_free_ilt_lines_mem(struct bxe_softc *sc)
6345 {
6346     if (sc->ilt->lines != NULL) {
6347         free(sc->ilt->lines, M_BXE_ILT);
6348         sc->ilt->lines = NULL;
6349     }
6350 }
6351
6352 static void
6353 bxe_free_mem(struct bxe_softc *sc)
6354 {
6355     int i;
6356
6357 #if 0
6358     if (!CONFIGURE_NIC_MODE(sc)) {
6359         /* free searcher T2 table */
6360         bxe_dma_free(sc, &sc->t2);
6361     }
6362 #endif
6363
6364     for (i = 0; i < L2_ILT_LINES(sc); i++) {
6365         bxe_dma_free(sc, &sc->context[i].vcxt_dma);
6366         sc->context[i].vcxt = NULL;
6367         sc->context[i].size = 0;
6368     }
6369
6370     ecore_ilt_mem_op(sc, ILT_MEMOP_FREE);
6371
6372     bxe_free_ilt_lines_mem(sc);
6373
6374 #if 0
6375     bxe_iov_free_mem(sc);
6376 #endif
6377 }
6378
6379 static int
6380 bxe_alloc_mem(struct bxe_softc *sc)
6381 {
6382     int context_size;
6383     int allocated;
6384     int i;
6385
6386 #if 0
6387     if (!CONFIGURE_NIC_MODE(sc)) {
6388         /* allocate searcher T2 table */
6389         if (bxe_dma_alloc(sc, SRC_T2_SZ,
6390                           &sc->t2, "searcher t2 table") != 0) {
6391             return (-1);
6392         }
6393     }
6394 #endif
6395
6396     /*
6397      * Allocate memory for CDU context:
6398      * This memory is allocated separately and not in the generic ILT
6399      * functions because CDU differs in few aspects:
6400      * 1. There can be multiple entities allocating memory for context -
6401      * regular L2, CNIC, and SRIOV drivers. Each separately controls
6402      * its own ILT lines.
6403      * 2. Since CDU page-size is not a single 4KB page (which is the case
6404      * for the other ILT clients), to be efficient we want to support
6405      * allocation of sub-page-size in the last entry.
6406      * 3. Context pointers are used by the driver to pass to FW / update
6407      * the context (for the other ILT clients the pointers are used just to
6408      * free the memory during unload).
6409      */
6410     context_size = (sizeof(union cdu_context) * BXE_L2_CID_COUNT(sc));
6411     for (i = 0, allocated = 0; allocated < context_size; i++) {
6412         sc->context[i].size = min(CDU_ILT_PAGE_SZ,
6413                                   (context_size - allocated));
6414
6415         if (bxe_dma_alloc(sc, sc->context[i].size,
6416                           &sc->context[i].vcxt_dma,
6417                           "cdu context") != 0) {
6418             bxe_free_mem(sc);
6419             return (-1);
6420         }
6421
6422         sc->context[i].vcxt =
6423             (union cdu_context *)sc->context[i].vcxt_dma.vaddr;
6424
6425         allocated += sc->context[i].size;
6426     }
6427
6428     bxe_alloc_ilt_lines_mem(sc);
6429
6430     BLOGD(sc, DBG_LOAD, "ilt=%p start_line=%u lines=%p\n",
6431           sc->ilt, sc->ilt->start_line, sc->ilt->lines);
6432     {
6433         for (i = 0; i < 4; i++) {
6434             BLOGD(sc, DBG_LOAD,
6435                   "c%d page_size=%u start=%u end=%u num=%u flags=0x%x\n",
6436                   i,
6437                   sc->ilt->clients[i].page_size,
6438                   sc->ilt->clients[i].start,
6439                   sc->ilt->clients[i].end,
6440                   sc->ilt->clients[i].client_num,
6441                   sc->ilt->clients[i].flags);
6442         }
6443     }
6444     if (ecore_ilt_mem_op(sc, ILT_MEMOP_ALLOC)) {
6445         BLOGE(sc, "ecore_ilt_mem_op ILT_MEMOP_ALLOC failed\n");
6446         bxe_free_mem(sc);
6447         return (-1);
6448     }
6449
6450 #if 0
6451     if (bxe_iov_alloc_mem(sc)) {
6452         BLOGE(sc, "Failed to allocate memory for SRIOV\n");
6453         bxe_free_mem(sc);
6454         return (-1);
6455     }
6456 #endif
6457
6458     return (0);
6459 }
6460
6461 static void
6462 bxe_free_rx_bd_chain(struct bxe_fastpath *fp)
6463 {
6464     struct bxe_softc *sc;
6465     int i;
6466
6467     sc = fp->sc;
6468
6469     if (fp->rx_mbuf_tag == NULL) {
6470         return;
6471     }
6472
6473     /* free all mbufs and unload all maps */
6474     for (i = 0; i < RX_BD_TOTAL; i++) {
6475         if (fp->rx_mbuf_chain[i].m_map != NULL) {
6476             bus_dmamap_sync(fp->rx_mbuf_tag,
6477                             fp->rx_mbuf_chain[i].m_map,
6478                             BUS_DMASYNC_POSTREAD);
6479             bus_dmamap_unload(fp->rx_mbuf_tag,
6480                               fp->rx_mbuf_chain[i].m_map);
6481         }
6482
6483         if (fp->rx_mbuf_chain[i].m != NULL) {
6484             m_freem(fp->rx_mbuf_chain[i].m);
6485             fp->rx_mbuf_chain[i].m = NULL;
6486             fp->eth_q_stats.mbuf_alloc_rx--;
6487         }
6488     }
6489 }
6490
6491 static void
6492 bxe_free_tpa_pool(struct bxe_fastpath *fp)
6493 {
6494     struct bxe_softc *sc;
6495     int i, max_agg_queues;
6496
6497     sc = fp->sc;
6498
6499     if (fp->rx_mbuf_tag == NULL) {
6500         return;
6501     }
6502
6503     max_agg_queues = MAX_AGG_QS(sc);
6504
6505     /* release all mbufs and unload all DMA maps in the TPA pool */
6506     for (i = 0; i < max_agg_queues; i++) {
6507         if (fp->rx_tpa_info[i].bd.m_map != NULL) {
6508             bus_dmamap_sync(fp->rx_mbuf_tag,
6509                             fp->rx_tpa_info[i].bd.m_map,
6510                             BUS_DMASYNC_POSTREAD);
6511             bus_dmamap_unload(fp->rx_mbuf_tag,
6512                               fp->rx_tpa_info[i].bd.m_map);
6513         }
6514
6515         if (fp->rx_tpa_info[i].bd.m != NULL) {
6516             m_freem(fp->rx_tpa_info[i].bd.m);
6517             fp->rx_tpa_info[i].bd.m = NULL;
6518             fp->eth_q_stats.mbuf_alloc_tpa--;
6519         }
6520     }
6521 }
6522
6523 static void
6524 bxe_free_sge_chain(struct bxe_fastpath *fp)
6525 {
6526     struct bxe_softc *sc;
6527     int i;
6528
6529     sc = fp->sc;
6530
6531     if (fp->rx_sge_mbuf_tag == NULL) {
6532         return;
6533     }
6534
6535     /* rree all mbufs and unload all maps */
6536     for (i = 0; i < RX_SGE_TOTAL; i++) {
6537         if (fp->rx_sge_mbuf_chain[i].m_map != NULL) {
6538             bus_dmamap_sync(fp->rx_sge_mbuf_tag,
6539                             fp->rx_sge_mbuf_chain[i].m_map,
6540                             BUS_DMASYNC_POSTREAD);
6541             bus_dmamap_unload(fp->rx_sge_mbuf_tag,
6542                               fp->rx_sge_mbuf_chain[i].m_map);
6543         }
6544
6545         if (fp->rx_sge_mbuf_chain[i].m != NULL) {
6546             m_freem(fp->rx_sge_mbuf_chain[i].m);
6547             fp->rx_sge_mbuf_chain[i].m = NULL;
6548             fp->eth_q_stats.mbuf_alloc_sge--;
6549         }
6550     }
6551 }
6552
6553 static void
6554 bxe_free_fp_buffers(struct bxe_softc *sc)
6555 {
6556     struct bxe_fastpath *fp;
6557     int i;
6558
6559     for (i = 0; i < sc->num_queues; i++) {
6560         fp = &sc->fp[i];
6561
6562 #if __FreeBSD_version >= 800000
6563         if (fp->tx_br != NULL) {
6564             struct mbuf *m;
6565             /* just in case bxe_mq_flush() wasn't called */
6566             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6567                 m_freem(m);
6568             }
6569             buf_ring_free(fp->tx_br, M_DEVBUF);
6570             fp->tx_br = NULL;
6571         }
6572 #endif
6573
6574         /* free all RX buffers */
6575         bxe_free_rx_bd_chain(fp);
6576         bxe_free_tpa_pool(fp);
6577         bxe_free_sge_chain(fp);
6578
6579         if (fp->eth_q_stats.mbuf_alloc_rx != 0) {
6580             BLOGE(sc, "failed to claim all rx mbufs (%d left)\n",
6581                   fp->eth_q_stats.mbuf_alloc_rx);
6582         }
6583
6584         if (fp->eth_q_stats.mbuf_alloc_sge != 0) {
6585             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6586                   fp->eth_q_stats.mbuf_alloc_sge);
6587         }
6588
6589         if (fp->eth_q_stats.mbuf_alloc_tpa != 0) {
6590             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6591                   fp->eth_q_stats.mbuf_alloc_tpa);
6592         }
6593
6594         if (fp->eth_q_stats.mbuf_alloc_tx != 0) {
6595             BLOGE(sc, "failed to release tx mbufs (%d left)\n",
6596                   fp->eth_q_stats.mbuf_alloc_tx);
6597         }
6598
6599         /* XXX verify all mbufs were reclaimed */
6600
6601         if (mtx_initialized(&fp->tx_mtx)) {
6602             mtx_destroy(&fp->tx_mtx);
6603         }
6604
6605         if (mtx_initialized(&fp->rx_mtx)) {
6606             mtx_destroy(&fp->rx_mtx);
6607         }
6608     }
6609 }
6610
6611 static int
6612 bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
6613                      uint16_t            prev_index,
6614                      uint16_t            index)
6615 {
6616     struct bxe_sw_rx_bd *rx_buf;
6617     struct eth_rx_bd *rx_bd;
6618     bus_dma_segment_t segs[1];
6619     bus_dmamap_t map;
6620     struct mbuf *m;
6621     int nsegs, rc;
6622
6623     rc = 0;
6624
6625     /* allocate the new RX BD mbuf */
6626     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6627     if (__predict_false(m == NULL)) {
6628         fp->eth_q_stats.mbuf_rx_bd_alloc_failed++;
6629         return (ENOBUFS);
6630     }
6631
6632     fp->eth_q_stats.mbuf_alloc_rx++;
6633
6634     /* initialize the mbuf buffer length */
6635     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6636
6637     /* map the mbuf into non-paged pool */
6638     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6639                                  fp->rx_mbuf_spare_map,
6640                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6641     if (__predict_false(rc != 0)) {
6642         fp->eth_q_stats.mbuf_rx_bd_mapping_failed++;
6643         m_freem(m);
6644         fp->eth_q_stats.mbuf_alloc_rx--;
6645         return (rc);
6646     }
6647
6648     /* all mbufs must map to a single segment */
6649     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6650
6651     /* release any existing RX BD mbuf mappings */
6652
6653     if (prev_index != index) {
6654         rx_buf = &fp->rx_mbuf_chain[prev_index];
6655
6656         if (rx_buf->m_map != NULL) {
6657             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6658                             BUS_DMASYNC_POSTREAD);
6659             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6660         }
6661
6662         /*
6663          * We only get here from bxe_rxeof() when the maximum number
6664          * of rx buffers is less than RX_BD_USABLE. bxe_rxeof() already
6665          * holds the mbuf in the prev_index so it's OK to NULL it out
6666          * here without concern of a memory leak.
6667          */
6668         fp->rx_mbuf_chain[prev_index].m = NULL;
6669     }
6670
6671     rx_buf = &fp->rx_mbuf_chain[index];
6672
6673     if (rx_buf->m_map != NULL) {
6674         bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6675                         BUS_DMASYNC_POSTREAD);
6676         bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6677     }
6678
6679     /* save the mbuf and mapping info for a future packet */
6680     map = (prev_index != index) ?
6681               fp->rx_mbuf_chain[prev_index].m_map : rx_buf->m_map;
6682     rx_buf->m_map = fp->rx_mbuf_spare_map;
6683     fp->rx_mbuf_spare_map = map;
6684     bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6685                     BUS_DMASYNC_PREREAD);
6686     rx_buf->m = m;
6687
6688     rx_bd = &fp->rx_chain[index];
6689     rx_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6690     rx_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6691
6692     return (rc);
6693 }
6694
6695 static int
6696 bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
6697                       int                 queue)
6698 {
6699     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
6700     bus_dma_segment_t segs[1];
6701     bus_dmamap_t map;
6702     struct mbuf *m;
6703     int nsegs;
6704     int rc = 0;
6705
6706     /* allocate the new TPA mbuf */
6707     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6708     if (__predict_false(m == NULL)) {
6709         fp->eth_q_stats.mbuf_rx_tpa_alloc_failed++;
6710         return (ENOBUFS);
6711     }
6712
6713     fp->eth_q_stats.mbuf_alloc_tpa++;
6714
6715     /* initialize the mbuf buffer length */
6716     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6717
6718     /* map the mbuf into non-paged pool */
6719     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6720                                  fp->rx_tpa_info_mbuf_spare_map,
6721                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6722     if (__predict_false(rc != 0)) {
6723         fp->eth_q_stats.mbuf_rx_tpa_mapping_failed++;
6724         m_free(m);
6725         fp->eth_q_stats.mbuf_alloc_tpa--;
6726         return (rc);
6727     }
6728
6729     /* all mbufs must map to a single segment */
6730     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6731
6732     /* release any existing TPA mbuf mapping */
6733     if (tpa_info->bd.m_map != NULL) {
6734         bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6735                         BUS_DMASYNC_POSTREAD);
6736         bus_dmamap_unload(fp->rx_mbuf_tag, tpa_info->bd.m_map);
6737     }
6738
6739     /* save the mbuf and mapping info for the TPA mbuf */
6740     map = tpa_info->bd.m_map;
6741     tpa_info->bd.m_map = fp->rx_tpa_info_mbuf_spare_map;
6742     fp->rx_tpa_info_mbuf_spare_map = map;
6743     bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6744                     BUS_DMASYNC_PREREAD);
6745     tpa_info->bd.m = m;
6746     tpa_info->seg = segs[0];
6747
6748     return (rc);
6749 }
6750
6751 /*
6752  * Allocate an mbuf and assign it to the receive scatter gather chain. The
6753  * caller must take care to save a copy of the existing mbuf in the SG mbuf
6754  * chain.
6755  */
6756 static int
6757 bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
6758                       uint16_t            index)
6759 {
6760     struct bxe_sw_rx_bd *sge_buf;
6761     struct eth_rx_sge *sge;
6762     bus_dma_segment_t segs[1];
6763     bus_dmamap_t map;
6764     struct mbuf *m;
6765     int nsegs;
6766     int rc = 0;
6767
6768     /* allocate a new SGE mbuf */
6769     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, SGE_PAGE_SIZE);
6770     if (__predict_false(m == NULL)) {
6771         fp->eth_q_stats.mbuf_rx_sge_alloc_failed++;
6772         return (ENOMEM);
6773     }
6774
6775     fp->eth_q_stats.mbuf_alloc_sge++;
6776
6777     /* initialize the mbuf buffer length */
6778     m->m_pkthdr.len = m->m_len = SGE_PAGE_SIZE;
6779
6780     /* map the SGE mbuf into non-paged pool */
6781     rc = bus_dmamap_load_mbuf_sg(fp->rx_sge_mbuf_tag,
6782                                  fp->rx_sge_mbuf_spare_map,
6783                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6784     if (__predict_false(rc != 0)) {
6785         fp->eth_q_stats.mbuf_rx_sge_mapping_failed++;
6786         m_freem(m);
6787         fp->eth_q_stats.mbuf_alloc_sge--;
6788         return (rc);
6789     }
6790
6791     /* all mbufs must map to a single segment */
6792     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6793
6794     sge_buf = &fp->rx_sge_mbuf_chain[index];
6795
6796     /* release any existing SGE mbuf mapping */
6797     if (sge_buf->m_map != NULL) {
6798         bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6799                         BUS_DMASYNC_POSTREAD);
6800         bus_dmamap_unload(fp->rx_sge_mbuf_tag, sge_buf->m_map);
6801     }
6802
6803     /* save the mbuf and mapping info for a future packet */
6804     map = sge_buf->m_map;
6805     sge_buf->m_map = fp->rx_sge_mbuf_spare_map;
6806     fp->rx_sge_mbuf_spare_map = map;
6807     bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6808                     BUS_DMASYNC_PREREAD);
6809     sge_buf->m = m;
6810
6811     sge = &fp->rx_sge_chain[index];
6812     sge->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6813     sge->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6814
6815     return (rc);
6816 }
6817
6818 static __noinline int
6819 bxe_alloc_fp_buffers(struct bxe_softc *sc)
6820 {
6821     struct bxe_fastpath *fp;
6822     int i, j, rc = 0;
6823     int ring_prod, cqe_ring_prod;
6824     int max_agg_queues;
6825
6826     for (i = 0; i < sc->num_queues; i++) {
6827         fp = &sc->fp[i];
6828
6829 #if __FreeBSD_version >= 800000
6830         fp->tx_br = buf_ring_alloc(BXE_BR_SIZE, M_DEVBUF,
6831                                    M_DONTWAIT, &fp->tx_mtx);
6832         if (fp->tx_br == NULL) {
6833             BLOGE(sc, "buf_ring alloc fail for fp[%02d]\n", i);
6834             goto bxe_alloc_fp_buffers_error;
6835         }
6836 #endif
6837
6838         ring_prod = cqe_ring_prod = 0;
6839         fp->rx_bd_cons = 0;
6840         fp->rx_cq_cons = 0;
6841
6842         /* allocate buffers for the RX BDs in RX BD chain */
6843         for (j = 0; j < sc->max_rx_bufs; j++) {
6844             rc = bxe_alloc_rx_bd_mbuf(fp, ring_prod, ring_prod);
6845             if (rc != 0) {
6846                 BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
6847                       i, rc);
6848                 goto bxe_alloc_fp_buffers_error;
6849             }
6850
6851             ring_prod     = RX_BD_NEXT(ring_prod);
6852             cqe_ring_prod = RCQ_NEXT(cqe_ring_prod);
6853         }
6854
6855         fp->rx_bd_prod = ring_prod;
6856         fp->rx_cq_prod = cqe_ring_prod;
6857         fp->eth_q_stats.rx_calls = fp->eth_q_stats.rx_pkts = 0;
6858
6859         max_agg_queues = MAX_AGG_QS(sc);
6860
6861         fp->tpa_enable = TRUE;
6862
6863         /* fill the TPA pool */
6864         for (j = 0; j < max_agg_queues; j++) {
6865             rc = bxe_alloc_rx_tpa_mbuf(fp, j);
6866             if (rc != 0) {
6867                 BLOGE(sc, "mbuf alloc fail for fp[%02d] TPA queue %d\n",
6868                           i, j);
6869                 fp->tpa_enable = FALSE;
6870                 goto bxe_alloc_fp_buffers_error;
6871             }
6872
6873             fp->rx_tpa_info[j].state = BXE_TPA_STATE_STOP;
6874         }
6875
6876         if (fp->tpa_enable) {
6877             /* fill the RX SGE chain */
6878             ring_prod = 0;
6879             for (j = 0; j < RX_SGE_USABLE; j++) {
6880                 rc = bxe_alloc_rx_sge_mbuf(fp, ring_prod);
6881                 if (rc != 0) {
6882                     BLOGE(sc, "mbuf alloc fail for fp[%02d] SGE %d\n",
6883                               i, ring_prod);
6884                     fp->tpa_enable = FALSE;
6885                     ring_prod = 0;
6886                     goto bxe_alloc_fp_buffers_error;
6887                 }
6888
6889                 ring_prod = RX_SGE_NEXT(ring_prod);
6890             }
6891
6892             fp->rx_sge_prod = ring_prod;
6893         }
6894     }
6895
6896     return (0);
6897
6898 bxe_alloc_fp_buffers_error:
6899
6900     /* unwind what was already allocated */
6901     bxe_free_rx_bd_chain(fp);
6902     bxe_free_tpa_pool(fp);
6903     bxe_free_sge_chain(fp);
6904
6905     return (ENOBUFS);
6906 }
6907
6908 static void
6909 bxe_free_fw_stats_mem(struct bxe_softc *sc)
6910 {
6911     bxe_dma_free(sc, &sc->fw_stats_dma);
6912
6913     sc->fw_stats_num = 0;
6914
6915     sc->fw_stats_req_size = 0;
6916     sc->fw_stats_req = NULL;
6917     sc->fw_stats_req_mapping = 0;
6918
6919     sc->fw_stats_data_size = 0;
6920     sc->fw_stats_data = NULL;
6921     sc->fw_stats_data_mapping = 0;
6922 }
6923
6924 static int
6925 bxe_alloc_fw_stats_mem(struct bxe_softc *sc)
6926 {
6927     uint8_t num_queue_stats;
6928     int num_groups;
6929
6930     /* number of queues for statistics is number of eth queues */
6931     num_queue_stats = BXE_NUM_ETH_QUEUES(sc);
6932
6933     /*
6934      * Total number of FW statistics requests =
6935      *   1 for port stats + 1 for PF stats + num of queues
6936      */
6937     sc->fw_stats_num = (2 + num_queue_stats);
6938
6939     /*
6940      * Request is built from stats_query_header and an array of
6941      * stats_query_cmd_group each of which contains STATS_QUERY_CMD_COUNT
6942      * rules. The real number or requests is configured in the
6943      * stats_query_header.
6944      */
6945     num_groups =
6946         ((sc->fw_stats_num / STATS_QUERY_CMD_COUNT) +
6947          ((sc->fw_stats_num % STATS_QUERY_CMD_COUNT) ? 1 : 0));
6948
6949     BLOGD(sc, DBG_LOAD, "stats fw_stats_num %d num_groups %d\n",
6950           sc->fw_stats_num, num_groups);
6951
6952     sc->fw_stats_req_size =
6953         (sizeof(struct stats_query_header) +
6954          (num_groups * sizeof(struct stats_query_cmd_group)));
6955
6956     /*
6957      * Data for statistics requests + stats_counter.
6958      * stats_counter holds per-STORM counters that are incremented when
6959      * STORM has finished with the current request. Memory for FCoE
6960      * offloaded statistics are counted anyway, even if they will not be sent.
6961      * VF stats are not accounted for here as the data of VF stats is stored
6962      * in memory allocated by the VF, not here.
6963      */
6964     sc->fw_stats_data_size =
6965         (sizeof(struct stats_counter) +
6966          sizeof(struct per_port_stats) +
6967          sizeof(struct per_pf_stats) +
6968          /* sizeof(struct fcoe_statistics_params) + */
6969          (sizeof(struct per_queue_stats) * num_queue_stats));
6970
6971     if (bxe_dma_alloc(sc, (sc->fw_stats_req_size + sc->fw_stats_data_size),
6972                       &sc->fw_stats_dma, "fw stats") != 0) {
6973         bxe_free_fw_stats_mem(sc);
6974         return (-1);
6975     }
6976
6977     /* set up the shortcuts */
6978
6979     sc->fw_stats_req =
6980         (struct bxe_fw_stats_req *)sc->fw_stats_dma.vaddr;
6981     sc->fw_stats_req_mapping = sc->fw_stats_dma.paddr;
6982
6983     sc->fw_stats_data =
6984         (struct bxe_fw_stats_data *)((uint8_t *)sc->fw_stats_dma.vaddr +
6985                                      sc->fw_stats_req_size);
6986     sc->fw_stats_data_mapping = (sc->fw_stats_dma.paddr +
6987                                  sc->fw_stats_req_size);
6988
6989     BLOGD(sc, DBG_LOAD, "statistics request base address set to %#jx\n",
6990           (uintmax_t)sc->fw_stats_req_mapping);
6991
6992     BLOGD(sc, DBG_LOAD, "statistics data base address set to %#jx\n",
6993           (uintmax_t)sc->fw_stats_data_mapping);
6994
6995     return (0);
6996 }
6997
6998 /*
6999  * Bits map:
7000  * 0-7  - Engine0 load counter.
7001  * 8-15 - Engine1 load counter.
7002  * 16   - Engine0 RESET_IN_PROGRESS bit.
7003  * 17   - Engine1 RESET_IN_PROGRESS bit.
7004  * 18   - Engine0 ONE_IS_LOADED. Set when there is at least one active
7005  *        function on the engine
7006  * 19   - Engine1 ONE_IS_LOADED.
7007  * 20   - Chip reset flow bit. When set none-leader must wait for both engines
7008  *        leader to complete (check for both RESET_IN_PROGRESS bits and not
7009  *        for just the one belonging to its engine).
7010  */
7011 #define BXE_RECOVERY_GLOB_REG     MISC_REG_GENERIC_POR_1
7012 #define BXE_PATH0_LOAD_CNT_MASK   0x000000ff
7013 #define BXE_PATH0_LOAD_CNT_SHIFT  0
7014 #define BXE_PATH1_LOAD_CNT_MASK   0x0000ff00
7015 #define BXE_PATH1_LOAD_CNT_SHIFT  8
7016 #define BXE_PATH0_RST_IN_PROG_BIT 0x00010000
7017 #define BXE_PATH1_RST_IN_PROG_BIT 0x00020000
7018 #define BXE_GLOBAL_RESET_BIT      0x00040000
7019
7020 /* set the GLOBAL_RESET bit, should be run under rtnl lock */
7021 static void
7022 bxe_set_reset_global(struct bxe_softc *sc)
7023 {
7024     uint32_t val;
7025     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7026     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7027     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val | BXE_GLOBAL_RESET_BIT);
7028     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7029 }
7030
7031 /* clear the GLOBAL_RESET bit, should be run under rtnl lock */
7032 static void
7033 bxe_clear_reset_global(struct bxe_softc *sc)
7034 {
7035     uint32_t val;
7036     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7037     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7038     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val & (~BXE_GLOBAL_RESET_BIT));
7039     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7040 }
7041
7042 /* checks the GLOBAL_RESET bit, should be run under rtnl lock */
7043 static uint8_t
7044 bxe_reset_is_global(struct bxe_softc *sc)
7045 {
7046     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7047     BLOGD(sc, DBG_LOAD, "GLOB_REG=0x%08x\n", val);
7048     return (val & BXE_GLOBAL_RESET_BIT) ? TRUE : FALSE;
7049 }
7050
7051 /* clear RESET_IN_PROGRESS bit for the engine, should be run under rtnl lock */
7052 static void
7053 bxe_set_reset_done(struct bxe_softc *sc)
7054 {
7055     uint32_t val;
7056     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7057                                  BXE_PATH0_RST_IN_PROG_BIT;
7058
7059     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7060
7061     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7062     /* Clear the bit */
7063     val &= ~bit;
7064     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7065
7066     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7067 }
7068
7069 /* set RESET_IN_PROGRESS for the engine, should be run under rtnl lock */
7070 static void
7071 bxe_set_reset_in_progress(struct bxe_softc *sc)
7072 {
7073     uint32_t val;
7074     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7075                                  BXE_PATH0_RST_IN_PROG_BIT;
7076
7077     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7078
7079     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7080     /* Set the bit */
7081     val |= bit;
7082     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7083
7084     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7085 }
7086
7087 /* check RESET_IN_PROGRESS bit for an engine, should be run under rtnl lock */
7088 static uint8_t
7089 bxe_reset_is_done(struct bxe_softc *sc,
7090                   int              engine)
7091 {
7092     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7093     uint32_t bit = engine ? BXE_PATH1_RST_IN_PROG_BIT :
7094                             BXE_PATH0_RST_IN_PROG_BIT;
7095
7096     /* return false if bit is set */
7097     return (val & bit) ? FALSE : TRUE;
7098 }
7099
7100 /* get the load status for an engine, should be run under rtnl lock */
7101 static uint8_t
7102 bxe_get_load_status(struct bxe_softc *sc,
7103                     int              engine)
7104 {
7105     uint32_t mask = engine ? BXE_PATH1_LOAD_CNT_MASK :
7106                              BXE_PATH0_LOAD_CNT_MASK;
7107     uint32_t shift = engine ? BXE_PATH1_LOAD_CNT_SHIFT :
7108                               BXE_PATH0_LOAD_CNT_SHIFT;
7109     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7110
7111     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7112
7113     val = ((val & mask) >> shift);
7114
7115     BLOGD(sc, DBG_LOAD, "Load mask engine %d = 0x%08x\n", engine, val);
7116
7117     return (val != 0);
7118 }
7119
7120 /* set pf load mark */
7121 /* XXX needs to be under rtnl lock */
7122 static void
7123 bxe_set_pf_load(struct bxe_softc *sc)
7124 {
7125     uint32_t val;
7126     uint32_t val1;
7127     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7128                                   BXE_PATH0_LOAD_CNT_MASK;
7129     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7130                                    BXE_PATH0_LOAD_CNT_SHIFT;
7131
7132     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7133
7134     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7135     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7136
7137     /* get the current counter value */
7138     val1 = ((val & mask) >> shift);
7139
7140     /* set bit of this PF */
7141     val1 |= (1 << SC_ABS_FUNC(sc));
7142
7143     /* clear the old value */
7144     val &= ~mask;
7145
7146     /* set the new one */
7147     val |= ((val1 << shift) & mask);
7148
7149     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7150
7151     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7152 }
7153
7154 /* clear pf load mark */
7155 /* XXX needs to be under rtnl lock */
7156 static uint8_t
7157 bxe_clear_pf_load(struct bxe_softc *sc)
7158 {
7159     uint32_t val1, val;
7160     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7161                                   BXE_PATH0_LOAD_CNT_MASK;
7162     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7163                                    BXE_PATH0_LOAD_CNT_SHIFT;
7164
7165     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7166     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7167     BLOGD(sc, DBG_LOAD, "Old GEN_REG_VAL=0x%08x\n", val);
7168
7169     /* get the current counter value */
7170     val1 = (val & mask) >> shift;
7171
7172     /* clear bit of that PF */
7173     val1 &= ~(1 << SC_ABS_FUNC(sc));
7174
7175     /* clear the old value */
7176     val &= ~mask;
7177
7178     /* set the new one */
7179     val |= ((val1 << shift) & mask);
7180
7181     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7182     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7183     return (val1 != 0);
7184 }
7185
7186 /* send load requrest to mcp and analyze response */
7187 static int
7188 bxe_nic_load_request(struct bxe_softc *sc,
7189                      uint32_t         *load_code)
7190 {
7191     /* init fw_seq */
7192     sc->fw_seq =
7193         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
7194          DRV_MSG_SEQ_NUMBER_MASK);
7195
7196     BLOGD(sc, DBG_LOAD, "initial fw_seq 0x%04x\n", sc->fw_seq);
7197
7198     /* get the current FW pulse sequence */
7199     sc->fw_drv_pulse_wr_seq =
7200         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb) &
7201          DRV_PULSE_SEQ_MASK);
7202
7203     BLOGD(sc, DBG_LOAD, "initial drv_pulse 0x%04x\n",
7204           sc->fw_drv_pulse_wr_seq);
7205
7206     /* load request */
7207     (*load_code) = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
7208                                   DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
7209
7210     /* if the MCP fails to respond we must abort */
7211     if (!(*load_code)) {
7212         BLOGE(sc, "MCP response failure!\n");
7213         return (-1);
7214     }
7215
7216     /* if MCP refused then must abort */
7217     if ((*load_code) == FW_MSG_CODE_DRV_LOAD_REFUSED) {
7218         BLOGE(sc, "MCP refused load request\n");
7219         return (-1);
7220     }
7221
7222     return (0);
7223 }
7224
7225 /*
7226  * Check whether another PF has already loaded FW to chip. In virtualized
7227  * environments a pf from anoth VM may have already initialized the device
7228  * including loading FW.
7229  */
7230 static int
7231 bxe_nic_load_analyze_req(struct bxe_softc *sc,
7232                          uint32_t         load_code)
7233 {
7234     uint32_t my_fw, loaded_fw;
7235
7236     /* is another pf loaded on this engine? */
7237     if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
7238         (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
7239         /* build my FW version dword */
7240         my_fw = (BCM_5710_FW_MAJOR_VERSION +
7241                  (BCM_5710_FW_MINOR_VERSION << 8 ) +
7242                  (BCM_5710_FW_REVISION_VERSION << 16) +
7243                  (BCM_5710_FW_ENGINEERING_VERSION << 24));
7244
7245         /* read loaded FW from chip */
7246         loaded_fw = REG_RD(sc, XSEM_REG_PRAM);
7247         BLOGD(sc, DBG_LOAD, "loaded FW 0x%08x / my FW 0x%08x\n",
7248               loaded_fw, my_fw);
7249
7250         /* abort nic load if version mismatch */
7251         if (my_fw != loaded_fw) {
7252             BLOGE(sc, "FW 0x%08x already loaded (mine is 0x%08x)",
7253                   loaded_fw, my_fw);
7254             return (-1);
7255         }
7256     }
7257
7258     return (0);
7259 }
7260
7261 /* mark PMF if applicable */
7262 static void
7263 bxe_nic_load_pmf(struct bxe_softc *sc,
7264                  uint32_t         load_code)
7265 {
7266     uint32_t ncsi_oem_data_addr;
7267
7268     if ((load_code == FW_MSG_CODE_DRV_LOAD_COMMON) ||
7269         (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) ||
7270         (load_code == FW_MSG_CODE_DRV_LOAD_PORT)) {
7271         /*
7272          * Barrier here for ordering between the writing to sc->port.pmf here
7273          * and reading it from the periodic task.
7274          */
7275         sc->port.pmf = 1;
7276         mb();
7277     } else {
7278         sc->port.pmf = 0;
7279     }
7280
7281     BLOGD(sc, DBG_LOAD, "pmf %d\n", sc->port.pmf);
7282
7283     /* XXX needed? */
7284     if (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) {
7285         if (SHMEM2_HAS(sc, ncsi_oem_data_addr)) {
7286             ncsi_oem_data_addr = SHMEM2_RD(sc, ncsi_oem_data_addr);
7287             if (ncsi_oem_data_addr) {
7288                 REG_WR(sc,
7289                        (ncsi_oem_data_addr +
7290                         offsetof(struct glob_ncsi_oem_data, driver_version)),
7291                        0);
7292             }
7293         }
7294     }
7295 }
7296
7297 static void
7298 bxe_read_mf_cfg(struct bxe_softc *sc)
7299 {
7300     int n = (CHIP_IS_MODE_4_PORT(sc) ? 2 : 1);
7301     int abs_func;
7302     int vn;
7303
7304     if (BXE_NOMCP(sc)) {
7305         return; /* what should be the default bvalue in this case */
7306     }
7307
7308     /*
7309      * The formula for computing the absolute function number is...
7310      * For 2 port configuration (4 functions per port):
7311      *   abs_func = 2 * vn + SC_PORT + SC_PATH
7312      * For 4 port configuration (2 functions per port):
7313      *   abs_func = 4 * vn + 2 * SC_PORT + SC_PATH
7314      */
7315     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
7316         abs_func = (n * (2 * vn + SC_PORT(sc)) + SC_PATH(sc));
7317         if (abs_func >= E1H_FUNC_MAX) {
7318             break;
7319         }
7320         sc->devinfo.mf_info.mf_config[vn] =
7321             MFCFG_RD(sc, func_mf_config[abs_func].config);
7322     }
7323
7324     if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] &
7325         FUNC_MF_CFG_FUNC_DISABLED) {
7326         BLOGD(sc, DBG_LOAD, "mf_cfg function disabled\n");
7327         sc->flags |= BXE_MF_FUNC_DIS;
7328     } else {
7329         BLOGD(sc, DBG_LOAD, "mf_cfg function enabled\n");
7330         sc->flags &= ~BXE_MF_FUNC_DIS;
7331     }
7332 }
7333
7334 /* acquire split MCP access lock register */
7335 static int bxe_acquire_alr(struct bxe_softc *sc)
7336 {
7337     uint32_t j, val;
7338
7339     for (j = 0; j < 1000; j++) {
7340         val = (1UL << 31);
7341         REG_WR(sc, GRCBASE_MCP + 0x9c, val);
7342         val = REG_RD(sc, GRCBASE_MCP + 0x9c);
7343         if (val & (1L << 31))
7344             break;
7345
7346         DELAY(5000);
7347     }
7348
7349     if (!(val & (1L << 31))) {
7350         BLOGE(sc, "Cannot acquire MCP access lock register\n");
7351         return (-1);
7352     }
7353
7354     return (0);
7355 }
7356
7357 /* release split MCP access lock register */
7358 static void bxe_release_alr(struct bxe_softc *sc)
7359 {
7360     REG_WR(sc, GRCBASE_MCP + 0x9c, 0);
7361 }
7362
7363 static void
7364 bxe_fan_failure(struct bxe_softc *sc)
7365 {
7366     int port = SC_PORT(sc);
7367     uint32_t ext_phy_config;
7368
7369     /* mark the failure */
7370     ext_phy_config =
7371         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
7372
7373     ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
7374     ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
7375     SHMEM_WR(sc, dev_info.port_hw_config[port].external_phy_config,
7376              ext_phy_config);
7377
7378     /* log the failure */
7379     BLOGW(sc, "Fan Failure has caused the driver to shutdown "
7380               "the card to prevent permanent damage. "
7381               "Please contact OEM Support for assistance\n");
7382
7383     /* XXX */
7384 #if 1
7385     bxe_panic(sc, ("Schedule task to handle fan failure\n"));
7386 #else
7387     /*
7388      * Schedule device reset (unload)
7389      * This is due to some boards consuming sufficient power when driver is
7390      * up to overheat if fan fails.
7391      */
7392     bxe_set_bit(BXE_SP_RTNL_FAN_FAILURE, &sc->sp_rtnl_state);
7393     schedule_delayed_work(&sc->sp_rtnl_task, 0);
7394 #endif
7395 }
7396
7397 /* this function is called upon a link interrupt */
7398 static void
7399 bxe_link_attn(struct bxe_softc *sc)
7400 {
7401     uint32_t pause_enabled = 0;
7402     struct host_port_stats *pstats;
7403     int cmng_fns;
7404
7405     /* Make sure that we are synced with the current statistics */
7406     bxe_stats_handle(sc, STATS_EVENT_STOP);
7407
7408     elink_link_update(&sc->link_params, &sc->link_vars);
7409
7410     if (sc->link_vars.link_up) {
7411
7412         /* dropless flow control */
7413         if (!CHIP_IS_E1(sc) && sc->dropless_fc) {
7414             pause_enabled = 0;
7415
7416             if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
7417                 pause_enabled = 1;
7418             }
7419
7420             REG_WR(sc,
7421                    (BAR_USTRORM_INTMEM +
7422                     USTORM_ETH_PAUSE_ENABLED_OFFSET(SC_PORT(sc))),
7423                    pause_enabled);
7424         }
7425
7426         if (sc->link_vars.mac_type != ELINK_MAC_TYPE_EMAC) {
7427             pstats = BXE_SP(sc, port_stats);
7428             /* reset old mac stats */
7429             memset(&(pstats->mac_stx[0]), 0, sizeof(struct mac_stx));
7430         }
7431
7432         if (sc->state == BXE_STATE_OPEN) {
7433             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
7434         }
7435     }
7436
7437     if (sc->link_vars.link_up && sc->link_vars.line_speed) {
7438         cmng_fns = bxe_get_cmng_fns_mode(sc);
7439
7440         if (cmng_fns != CMNG_FNS_NONE) {
7441             bxe_cmng_fns_init(sc, FALSE, cmng_fns);
7442             storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7443         } else {
7444             /* rate shaping and fairness are disabled */
7445             BLOGD(sc, DBG_LOAD, "single function mode without fairness\n");
7446         }
7447     }
7448
7449     bxe_link_report_locked(sc);
7450
7451     if (IS_MF(sc)) {
7452         ; // XXX bxe_link_sync_notify(sc);
7453     }
7454 }
7455
7456 static void
7457 bxe_attn_int_asserted(struct bxe_softc *sc,
7458                       uint32_t         asserted)
7459 {
7460     int port = SC_PORT(sc);
7461     uint32_t aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
7462                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
7463     uint32_t nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
7464                                         NIG_REG_MASK_INTERRUPT_PORT0;
7465     uint32_t aeu_mask;
7466     uint32_t nig_mask = 0;
7467     uint32_t reg_addr;
7468     uint32_t igu_acked;
7469     uint32_t cnt;
7470
7471     if (sc->attn_state & asserted) {
7472         BLOGE(sc, "IGU ERROR attn=0x%08x\n", asserted);
7473     }
7474
7475     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7476
7477     aeu_mask = REG_RD(sc, aeu_addr);
7478
7479     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly asserted 0x%08x\n",
7480           aeu_mask, asserted);
7481
7482     aeu_mask &= ~(asserted & 0x3ff);
7483
7484     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
7485
7486     REG_WR(sc, aeu_addr, aeu_mask);
7487
7488     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7489
7490     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
7491     sc->attn_state |= asserted;
7492     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
7493
7494     if (asserted & ATTN_HARD_WIRED_MASK) {
7495         if (asserted & ATTN_NIG_FOR_FUNC) {
7496
7497             BXE_PHY_LOCK(sc);
7498
7499             /* save nig interrupt mask */
7500             nig_mask = REG_RD(sc, nig_int_mask_addr);
7501
7502             /* If nig_mask is not set, no need to call the update function */
7503             if (nig_mask) {
7504                 REG_WR(sc, nig_int_mask_addr, 0);
7505
7506                 bxe_link_attn(sc);
7507             }
7508
7509             /* handle unicore attn? */
7510         }
7511
7512         if (asserted & ATTN_SW_TIMER_4_FUNC) {
7513             BLOGD(sc, DBG_INTR, "ATTN_SW_TIMER_4_FUNC!\n");
7514         }
7515
7516         if (asserted & GPIO_2_FUNC) {
7517             BLOGD(sc, DBG_INTR, "GPIO_2_FUNC!\n");
7518         }
7519
7520         if (asserted & GPIO_3_FUNC) {
7521             BLOGD(sc, DBG_INTR, "GPIO_3_FUNC!\n");
7522         }
7523
7524         if (asserted & GPIO_4_FUNC) {
7525             BLOGD(sc, DBG_INTR, "GPIO_4_FUNC!\n");
7526         }
7527
7528         if (port == 0) {
7529             if (asserted & ATTN_GENERAL_ATTN_1) {
7530                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_1!\n");
7531                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
7532             }
7533             if (asserted & ATTN_GENERAL_ATTN_2) {
7534                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_2!\n");
7535                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
7536             }
7537             if (asserted & ATTN_GENERAL_ATTN_3) {
7538                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_3!\n");
7539                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
7540             }
7541         } else {
7542             if (asserted & ATTN_GENERAL_ATTN_4) {
7543                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_4!\n");
7544                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
7545             }
7546             if (asserted & ATTN_GENERAL_ATTN_5) {
7547                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_5!\n");
7548                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
7549             }
7550             if (asserted & ATTN_GENERAL_ATTN_6) {
7551                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_6!\n");
7552                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
7553             }
7554         }
7555     } /* hardwired */
7556
7557     if (sc->devinfo.int_block == INT_BLOCK_HC) {
7558         reg_addr = (HC_REG_COMMAND_REG + port*32 + COMMAND_REG_ATTN_BITS_SET);
7559     } else {
7560         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
7561     }
7562
7563     BLOGD(sc, DBG_INTR, "about to mask 0x%08x at %s addr 0x%08x\n",
7564           asserted,
7565           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
7566     REG_WR(sc, reg_addr, asserted);
7567
7568     /* now set back the mask */
7569     if (asserted & ATTN_NIG_FOR_FUNC) {
7570         /*
7571          * Verify that IGU ack through BAR was written before restoring
7572          * NIG mask. This loop should exit after 2-3 iterations max.
7573          */
7574         if (sc->devinfo.int_block != INT_BLOCK_HC) {
7575             cnt = 0;
7576
7577             do {
7578                 igu_acked = REG_RD(sc, IGU_REG_ATTENTION_ACK_BITS);
7579             } while (((igu_acked & ATTN_NIG_FOR_FUNC) == 0) &&
7580                      (++cnt < MAX_IGU_ATTN_ACK_TO));
7581
7582             if (!igu_acked) {
7583                 BLOGE(sc, "Failed to verify IGU ack on time\n");
7584             }
7585
7586             mb();
7587         }
7588
7589         REG_WR(sc, nig_int_mask_addr, nig_mask);
7590
7591         BXE_PHY_UNLOCK(sc);
7592     }
7593 }
7594
7595 static void
7596 bxe_print_next_block(struct bxe_softc *sc,
7597                      int              idx,
7598                      const char       *blk)
7599 {
7600     BLOGI(sc, "%s%s", idx ? ", " : "", blk);
7601 }
7602
7603 static int
7604 bxe_check_blocks_with_parity0(struct bxe_softc *sc,
7605                               uint32_t         sig,
7606                               int              par_num,
7607                               uint8_t          print)
7608 {
7609     uint32_t cur_bit = 0;
7610     int i = 0;
7611
7612     for (i = 0; sig; i++) {
7613         cur_bit = ((uint32_t)0x1 << i);
7614         if (sig & cur_bit) {
7615             switch (cur_bit) {
7616             case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
7617                 if (print)
7618                     bxe_print_next_block(sc, par_num++, "BRB");
7619                 break;
7620             case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
7621                 if (print)
7622                     bxe_print_next_block(sc, par_num++, "PARSER");
7623                 break;
7624             case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
7625                 if (print)
7626                     bxe_print_next_block(sc, par_num++, "TSDM");
7627                 break;
7628             case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
7629                 if (print)
7630                     bxe_print_next_block(sc, par_num++, "SEARCHER");
7631                 break;
7632             case AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR:
7633                 if (print)
7634                     bxe_print_next_block(sc, par_num++, "TCM");
7635                 break;
7636             case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
7637                 if (print)
7638                     bxe_print_next_block(sc, par_num++, "TSEMI");
7639                 break;
7640             case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
7641                 if (print)
7642                     bxe_print_next_block(sc, par_num++, "XPB");
7643                 break;
7644             }
7645
7646             /* Clear the bit */
7647             sig &= ~cur_bit;
7648         }
7649     }
7650
7651     return (par_num);
7652 }
7653
7654 static int
7655 bxe_check_blocks_with_parity1(struct bxe_softc *sc,
7656                               uint32_t         sig,
7657                               int              par_num,
7658                               uint8_t          *global,
7659                               uint8_t          print)
7660 {
7661     int i = 0;
7662     uint32_t cur_bit = 0;
7663     for (i = 0; sig; i++) {
7664         cur_bit = ((uint32_t)0x1 << i);
7665         if (sig & cur_bit) {
7666             switch (cur_bit) {
7667             case AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR:
7668                 if (print)
7669                     bxe_print_next_block(sc, par_num++, "PBF");
7670                 break;
7671             case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
7672                 if (print)
7673                     bxe_print_next_block(sc, par_num++, "QM");
7674                 break;
7675             case AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR:
7676                 if (print)
7677                     bxe_print_next_block(sc, par_num++, "TM");
7678                 break;
7679             case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
7680                 if (print)
7681                     bxe_print_next_block(sc, par_num++, "XSDM");
7682                 break;
7683             case AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR:
7684                 if (print)
7685                     bxe_print_next_block(sc, par_num++, "XCM");
7686                 break;
7687             case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
7688                 if (print)
7689                     bxe_print_next_block(sc, par_num++, "XSEMI");
7690                 break;
7691             case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
7692                 if (print)
7693                     bxe_print_next_block(sc, par_num++, "DOORBELLQ");
7694                 break;
7695             case AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR:
7696                 if (print)
7697                     bxe_print_next_block(sc, par_num++, "NIG");
7698                 break;
7699             case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
7700                 if (print)
7701                     bxe_print_next_block(sc, par_num++, "VAUX PCI CORE");
7702                 *global = TRUE;
7703                 break;
7704             case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
7705                 if (print)
7706                     bxe_print_next_block(sc, par_num++, "DEBUG");
7707                 break;
7708             case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
7709                 if (print)
7710                     bxe_print_next_block(sc, par_num++, "USDM");
7711                 break;
7712             case AEU_INPUTS_ATTN_BITS_UCM_PARITY_ERROR:
7713                 if (print)
7714                     bxe_print_next_block(sc, par_num++, "UCM");
7715                 break;
7716             case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
7717                 if (print)
7718                     bxe_print_next_block(sc, par_num++, "USEMI");
7719                 break;
7720             case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
7721                 if (print)
7722                     bxe_print_next_block(sc, par_num++, "UPB");
7723                 break;
7724             case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
7725                 if (print)
7726                     bxe_print_next_block(sc, par_num++, "CSDM");
7727                 break;
7728             case AEU_INPUTS_ATTN_BITS_CCM_PARITY_ERROR:
7729                 if (print)
7730                     bxe_print_next_block(sc, par_num++, "CCM");
7731                 break;
7732             }
7733
7734             /* Clear the bit */
7735             sig &= ~cur_bit;
7736         }
7737     }
7738
7739     return (par_num);
7740 }
7741
7742 static int
7743 bxe_check_blocks_with_parity2(struct bxe_softc *sc,
7744                               uint32_t         sig,
7745                               int              par_num,
7746                               uint8_t          print)
7747 {
7748     uint32_t cur_bit = 0;
7749     int i = 0;
7750
7751     for (i = 0; sig; i++) {
7752         cur_bit = ((uint32_t)0x1 << i);
7753         if (sig & cur_bit) {
7754             switch (cur_bit) {
7755             case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
7756                 if (print)
7757                     bxe_print_next_block(sc, par_num++, "CSEMI");
7758                 break;
7759             case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
7760                 if (print)
7761                     bxe_print_next_block(sc, par_num++, "PXP");
7762                 break;
7763             case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
7764                 if (print)
7765                     bxe_print_next_block(sc, par_num++, "PXPPCICLOCKCLIENT");
7766                 break;
7767             case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
7768                 if (print)
7769                     bxe_print_next_block(sc, par_num++, "CFC");
7770                 break;
7771             case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
7772                 if (print)
7773                     bxe_print_next_block(sc, par_num++, "CDU");
7774                 break;
7775             case AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR:
7776                 if (print)
7777                     bxe_print_next_block(sc, par_num++, "DMAE");
7778                 break;
7779             case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
7780                 if (print)
7781                     bxe_print_next_block(sc, par_num++, "IGU");
7782                 break;
7783             case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
7784                 if (print)
7785                     bxe_print_next_block(sc, par_num++, "MISC");
7786                 break;
7787             }
7788
7789             /* Clear the bit */
7790             sig &= ~cur_bit;
7791         }
7792     }
7793
7794     return (par_num);
7795 }
7796
7797 static int
7798 bxe_check_blocks_with_parity3(struct bxe_softc *sc,
7799                               uint32_t         sig,
7800                               int              par_num,
7801                               uint8_t          *global,
7802                               uint8_t          print)
7803 {
7804     uint32_t cur_bit = 0;
7805     int i = 0;
7806
7807     for (i = 0; sig; i++) {
7808         cur_bit = ((uint32_t)0x1 << i);
7809         if (sig & cur_bit) {
7810             switch (cur_bit) {
7811             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
7812                 if (print)
7813                     bxe_print_next_block(sc, par_num++, "MCP ROM");
7814                 *global = TRUE;
7815                 break;
7816             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
7817                 if (print)
7818                     bxe_print_next_block(sc, par_num++,
7819                               "MCP UMP RX");
7820                 *global = TRUE;
7821                 break;
7822             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
7823                 if (print)
7824                     bxe_print_next_block(sc, par_num++,
7825                               "MCP UMP TX");
7826                 *global = TRUE;
7827                 break;
7828             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
7829                 if (print)
7830                     bxe_print_next_block(sc, par_num++,
7831                               "MCP SCPAD");
7832                 *global = TRUE;
7833                 break;
7834             }
7835
7836             /* Clear the bit */
7837             sig &= ~cur_bit;
7838         }
7839     }
7840
7841     return (par_num);
7842 }
7843
7844 static int
7845 bxe_check_blocks_with_parity4(struct bxe_softc *sc,
7846                               uint32_t         sig,
7847                               int              par_num,
7848                               uint8_t          print)
7849 {
7850     uint32_t cur_bit = 0;
7851     int i = 0;
7852
7853     for (i = 0; sig; i++) {
7854         cur_bit = ((uint32_t)0x1 << i);
7855         if (sig & cur_bit) {
7856             switch (cur_bit) {
7857             case AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR:
7858                 if (print)
7859                     bxe_print_next_block(sc, par_num++, "PGLUE_B");
7860                 break;
7861             case AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR:
7862                 if (print)
7863                     bxe_print_next_block(sc, par_num++, "ATC");
7864                 break;
7865             }
7866
7867             /* Clear the bit */
7868             sig &= ~cur_bit;
7869         }
7870     }
7871
7872     return (par_num);
7873 }
7874
7875 static uint8_t
7876 bxe_parity_attn(struct bxe_softc *sc,
7877                 uint8_t          *global,
7878                 uint8_t          print,
7879                 uint32_t         *sig)
7880 {
7881     int par_num = 0;
7882
7883     if ((sig[0] & HW_PRTY_ASSERT_SET_0) ||
7884         (sig[1] & HW_PRTY_ASSERT_SET_1) ||
7885         (sig[2] & HW_PRTY_ASSERT_SET_2) ||
7886         (sig[3] & HW_PRTY_ASSERT_SET_3) ||
7887         (sig[4] & HW_PRTY_ASSERT_SET_4)) {
7888         BLOGE(sc, "Parity error: HW block parity attention:\n"
7889                   "[0]:0x%08x [1]:0x%08x [2]:0x%08x [3]:0x%08x [4]:0x%08x\n",
7890               (uint32_t)(sig[0] & HW_PRTY_ASSERT_SET_0),
7891               (uint32_t)(sig[1] & HW_PRTY_ASSERT_SET_1),
7892               (uint32_t)(sig[2] & HW_PRTY_ASSERT_SET_2),
7893               (uint32_t)(sig[3] & HW_PRTY_ASSERT_SET_3),
7894               (uint32_t)(sig[4] & HW_PRTY_ASSERT_SET_4));
7895
7896         if (print)
7897             BLOGI(sc, "Parity errors detected in blocks: ");
7898
7899         par_num =
7900             bxe_check_blocks_with_parity0(sc, sig[0] &
7901                                           HW_PRTY_ASSERT_SET_0,
7902                                           par_num, print);
7903         par_num =
7904             bxe_check_blocks_with_parity1(sc, sig[1] &
7905                                           HW_PRTY_ASSERT_SET_1,
7906                                           par_num, global, print);
7907         par_num =
7908             bxe_check_blocks_with_parity2(sc, sig[2] &
7909                                           HW_PRTY_ASSERT_SET_2,
7910                                           par_num, print);
7911         par_num =
7912             bxe_check_blocks_with_parity3(sc, sig[3] &
7913                                           HW_PRTY_ASSERT_SET_3,
7914                                           par_num, global, print);
7915         par_num =
7916             bxe_check_blocks_with_parity4(sc, sig[4] &
7917                                           HW_PRTY_ASSERT_SET_4,
7918                                           par_num, print);
7919
7920         if (print)
7921             BLOGI(sc, "\n");
7922
7923         return (TRUE);
7924     }
7925
7926     return (FALSE);
7927 }
7928
7929 static uint8_t
7930 bxe_chk_parity_attn(struct bxe_softc *sc,
7931                     uint8_t          *global,
7932                     uint8_t          print)
7933 {
7934     struct attn_route attn = { {0} };
7935     int port = SC_PORT(sc);
7936
7937     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
7938     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
7939     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
7940     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
7941
7942     if (!CHIP_IS_E1x(sc))
7943         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
7944
7945     return (bxe_parity_attn(sc, global, print, attn.sig));
7946 }
7947
7948 static void
7949 bxe_attn_int_deasserted4(struct bxe_softc *sc,
7950                          uint32_t         attn)
7951 {
7952     uint32_t val;
7953
7954     if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
7955         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
7956         BLOGE(sc, "PGLUE hw attention 0x%08x\n", val);
7957         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
7958             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR\n");
7959         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
7960             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR\n");
7961         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
7962             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN\n");
7963         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
7964             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN\n");
7965         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
7966             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN\n");
7967         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
7968             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN\n");
7969         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
7970             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN\n");
7971         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
7972             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN\n");
7973         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
7974             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW\n");
7975     }
7976
7977     if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
7978         val = REG_RD(sc, ATC_REG_ATC_INT_STS_CLR);
7979         BLOGE(sc, "ATC hw attention 0x%08x\n", val);
7980         if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
7981             BLOGE(sc, "ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
7982         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
7983             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND\n");
7984         if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
7985             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS\n");
7986         if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
7987             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT\n");
7988         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
7989             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
7990         if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
7991             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU\n");
7992     }
7993
7994     if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7995                 AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
7996         BLOGE(sc, "FATAL parity attention set4 0x%08x\n",
7997               (uint32_t)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7998                                  AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
7999     }
8000 }
8001
8002 static void
8003 bxe_e1h_disable(struct bxe_softc *sc)
8004 {
8005     int port = SC_PORT(sc);
8006
8007     bxe_tx_disable(sc);
8008
8009     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
8010 }
8011
8012 static void
8013 bxe_e1h_enable(struct bxe_softc *sc)
8014 {
8015     int port = SC_PORT(sc);
8016
8017     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
8018
8019     // XXX bxe_tx_enable(sc);
8020 }
8021
8022 /*
8023  * called due to MCP event (on pmf):
8024  *   reread new bandwidth configuration
8025  *   configure FW
8026  *   notify others function about the change
8027  */
8028 static void
8029 bxe_config_mf_bw(struct bxe_softc *sc)
8030 {
8031     if (sc->link_vars.link_up) {
8032         bxe_cmng_fns_init(sc, TRUE, CMNG_FNS_MINMAX);
8033         // XXX bxe_link_sync_notify(sc);
8034     }
8035
8036     storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
8037 }
8038
8039 static void
8040 bxe_set_mf_bw(struct bxe_softc *sc)
8041 {
8042     bxe_config_mf_bw(sc);
8043     bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
8044 }
8045
8046 static void
8047 bxe_handle_eee_event(struct bxe_softc *sc)
8048 {
8049     BLOGD(sc, DBG_INTR, "EEE - LLDP event\n");
8050     bxe_fw_command(sc, DRV_MSG_CODE_EEE_RESULTS_ACK, 0);
8051 }
8052
8053 #define DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED 3
8054
8055 static void
8056 bxe_drv_info_ether_stat(struct bxe_softc *sc)
8057 {
8058     struct eth_stats_info *ether_stat =
8059         &sc->sp->drv_info_to_mcp.ether_stat;
8060
8061     strlcpy(ether_stat->version, BXE_DRIVER_VERSION,
8062             ETH_STAT_INFO_VERSION_LEN);
8063
8064     /* XXX (+ MAC_PAD) taken from other driver... verify this is right */
8065     sc->sp_objs[0].mac_obj.get_n_elements(sc, &sc->sp_objs[0].mac_obj,
8066                                           DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED,
8067                                           ether_stat->mac_local + MAC_PAD,
8068                                           MAC_PAD, ETH_ALEN);
8069
8070     ether_stat->mtu_size = sc->mtu;
8071
8072     ether_stat->feature_flags |= FEATURE_ETH_CHKSUM_OFFLOAD_MASK;
8073     if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
8074         ether_stat->feature_flags |= FEATURE_ETH_LSO_MASK;
8075     }
8076
8077     // XXX ether_stat->feature_flags |= ???;
8078
8079     ether_stat->promiscuous_mode = 0; // (flags & PROMISC) ? 1 : 0;
8080
8081     ether_stat->txq_size = sc->tx_ring_size;
8082     ether_stat->rxq_size = sc->rx_ring_size;
8083 }
8084
8085 static void
8086 bxe_handle_drv_info_req(struct bxe_softc *sc)
8087 {
8088     enum drv_info_opcode op_code;
8089     uint32_t drv_info_ctl = SHMEM2_RD(sc, drv_info_control);
8090
8091     /* if drv_info version supported by MFW doesn't match - send NACK */
8092     if ((drv_info_ctl & DRV_INFO_CONTROL_VER_MASK) != DRV_INFO_CUR_VER) {
8093         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8094         return;
8095     }
8096
8097     op_code = ((drv_info_ctl & DRV_INFO_CONTROL_OP_CODE_MASK) >>
8098                DRV_INFO_CONTROL_OP_CODE_SHIFT);
8099
8100     memset(&sc->sp->drv_info_to_mcp, 0, sizeof(union drv_info_to_mcp));
8101
8102     switch (op_code) {
8103     case ETH_STATS_OPCODE:
8104         bxe_drv_info_ether_stat(sc);
8105         break;
8106     case FCOE_STATS_OPCODE:
8107     case ISCSI_STATS_OPCODE:
8108     default:
8109         /* if op code isn't supported - send NACK */
8110         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8111         return;
8112     }
8113
8114     /*
8115      * If we got drv_info attn from MFW then these fields are defined in
8116      * shmem2 for sure
8117      */
8118     SHMEM2_WR(sc, drv_info_host_addr_lo,
8119               U64_LO(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8120     SHMEM2_WR(sc, drv_info_host_addr_hi,
8121               U64_HI(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8122
8123     bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_ACK, 0);
8124 }
8125
8126 static void
8127 bxe_dcc_event(struct bxe_softc *sc,
8128               uint32_t         dcc_event)
8129 {
8130     BLOGD(sc, DBG_INTR, "dcc_event 0x%08x\n", dcc_event);
8131
8132     if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
8133         /*
8134          * This is the only place besides the function initialization
8135          * where the sc->flags can change so it is done without any
8136          * locks
8137          */
8138         if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_DISABLED) {
8139             BLOGD(sc, DBG_INTR, "mf_cfg function disabled\n");
8140             sc->flags |= BXE_MF_FUNC_DIS;
8141             bxe_e1h_disable(sc);
8142         } else {
8143             BLOGD(sc, DBG_INTR, "mf_cfg function enabled\n");
8144             sc->flags &= ~BXE_MF_FUNC_DIS;
8145             bxe_e1h_enable(sc);
8146         }
8147         dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
8148     }
8149
8150     if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
8151         bxe_config_mf_bw(sc);
8152         dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
8153     }
8154
8155     /* Report results to MCP */
8156     if (dcc_event)
8157         bxe_fw_command(sc, DRV_MSG_CODE_DCC_FAILURE, 0);
8158     else
8159         bxe_fw_command(sc, DRV_MSG_CODE_DCC_OK, 0);
8160 }
8161
8162 static void
8163 bxe_pmf_update(struct bxe_softc *sc)
8164 {
8165     int port = SC_PORT(sc);
8166     uint32_t val;
8167
8168     sc->port.pmf = 1;
8169     BLOGD(sc, DBG_INTR, "pmf %d\n", sc->port.pmf);
8170
8171     /*
8172      * We need the mb() to ensure the ordering between the writing to
8173      * sc->port.pmf here and reading it from the bxe_periodic_task().
8174      */
8175     mb();
8176
8177     /* queue a periodic task */
8178     // XXX schedule task...
8179
8180     // XXX bxe_dcbx_pmf_update(sc);
8181
8182     /* enable nig attention */
8183     val = (0xff0f | (1 << (SC_VN(sc) + 4)));
8184     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8185         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, val);
8186         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, val);
8187     } else if (!CHIP_IS_E1x(sc)) {
8188         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
8189         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
8190     }
8191
8192     bxe_stats_handle(sc, STATS_EVENT_PMF);
8193 }
8194
8195 static int
8196 bxe_mc_assert(struct bxe_softc *sc)
8197 {
8198     char last_idx;
8199     int i, rc = 0;
8200     uint32_t row0, row1, row2, row3;
8201
8202     /* XSTORM */
8203     last_idx = REG_RD8(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_INDEX_OFFSET);
8204     if (last_idx)
8205         BLOGE(sc, "XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8206
8207     /* print the asserts */
8208     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8209
8210         row0 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i));
8211         row1 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 4);
8212         row2 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 8);
8213         row3 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 12);
8214
8215         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8216             BLOGE(sc, "XSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8217                   i, row3, row2, row1, row0);
8218             rc++;
8219         } else {
8220             break;
8221         }
8222     }
8223
8224     /* TSTORM */
8225     last_idx = REG_RD8(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_INDEX_OFFSET);
8226     if (last_idx) {
8227         BLOGE(sc, "TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8228     }
8229
8230     /* print the asserts */
8231     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8232
8233         row0 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i));
8234         row1 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 4);
8235         row2 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 8);
8236         row3 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 12);
8237
8238         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8239             BLOGE(sc, "TSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8240                   i, row3, row2, row1, row0);
8241             rc++;
8242         } else {
8243             break;
8244         }
8245     }
8246
8247     /* CSTORM */
8248     last_idx = REG_RD8(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_INDEX_OFFSET);
8249     if (last_idx) {
8250         BLOGE(sc, "CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8251     }
8252
8253     /* print the asserts */
8254     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8255
8256         row0 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i));
8257         row1 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 4);
8258         row2 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 8);
8259         row3 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 12);
8260
8261         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8262             BLOGE(sc, "CSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8263                   i, row3, row2, row1, row0);
8264             rc++;
8265         } else {
8266             break;
8267         }
8268     }
8269
8270     /* USTORM */
8271     last_idx = REG_RD8(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_INDEX_OFFSET);
8272     if (last_idx) {
8273         BLOGE(sc, "USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8274     }
8275
8276     /* print the asserts */
8277     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8278
8279         row0 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i));
8280         row1 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 4);
8281         row2 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 8);
8282         row3 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 12);
8283
8284         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8285             BLOGE(sc, "USTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8286                   i, row3, row2, row1, row0);
8287             rc++;
8288         } else {
8289             break;
8290         }
8291     }
8292
8293     return (rc);
8294 }
8295
8296 static void
8297 bxe_attn_int_deasserted3(struct bxe_softc *sc,
8298                          uint32_t         attn)
8299 {
8300     int func = SC_FUNC(sc);
8301     uint32_t val;
8302
8303     if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
8304
8305         if (attn & BXE_PMF_LINK_ASSERT(sc)) {
8306
8307             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
8308             bxe_read_mf_cfg(sc);
8309             sc->devinfo.mf_info.mf_config[SC_VN(sc)] =
8310                 MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
8311             val = SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_status);
8312
8313             if (val & DRV_STATUS_DCC_EVENT_MASK)
8314                 bxe_dcc_event(sc, (val & DRV_STATUS_DCC_EVENT_MASK));
8315
8316             if (val & DRV_STATUS_SET_MF_BW)
8317                 bxe_set_mf_bw(sc);
8318
8319             if (val & DRV_STATUS_DRV_INFO_REQ)
8320                 bxe_handle_drv_info_req(sc);
8321
8322 #if 0
8323             if (val & DRV_STATUS_VF_DISABLED)
8324                 bxe_vf_handle_flr_event(sc);
8325 #endif
8326
8327             if ((sc->port.pmf == 0) && (val & DRV_STATUS_PMF))
8328                 bxe_pmf_update(sc);
8329
8330 #if 0
8331             if (sc->port.pmf &&
8332                 (val & DRV_STATUS_DCBX_NEGOTIATION_RESULTS) &&
8333                 (sc->dcbx_enabled > 0))
8334                 /* start dcbx state machine */
8335                 bxe_dcbx_set_params(sc, BXE_DCBX_STATE_NEG_RECEIVED);
8336 #endif
8337
8338 #if 0
8339             if (val & DRV_STATUS_AFEX_EVENT_MASK)
8340                 bxe_handle_afex_cmd(sc, val & DRV_STATUS_AFEX_EVENT_MASK);
8341 #endif
8342
8343             if (val & DRV_STATUS_EEE_NEGOTIATION_RESULTS)
8344                 bxe_handle_eee_event(sc);
8345
8346             if (sc->link_vars.periodic_flags &
8347                 ELINK_PERIODIC_FLAGS_LINK_EVENT) {
8348                 /* sync with link */
8349                 BXE_PHY_LOCK(sc);
8350                 sc->link_vars.periodic_flags &=
8351                     ~ELINK_PERIODIC_FLAGS_LINK_EVENT;
8352                 BXE_PHY_UNLOCK(sc);
8353                 if (IS_MF(sc))
8354                     ; // XXX bxe_link_sync_notify(sc);
8355                 bxe_link_report(sc);
8356             }
8357
8358             /*
8359              * Always call it here: bxe_link_report() will
8360              * prevent the link indication duplication.
8361              */
8362             bxe_link_status_update(sc);
8363
8364         } else if (attn & BXE_MC_ASSERT_BITS) {
8365
8366             BLOGE(sc, "MC assert!\n");
8367             bxe_mc_assert(sc);
8368             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_10, 0);
8369             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_9, 0);
8370             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_8, 0);
8371             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_7, 0);
8372             bxe_panic(sc, ("MC assert!\n"));
8373
8374         } else if (attn & BXE_MCP_ASSERT) {
8375
8376             BLOGE(sc, "MCP assert!\n");
8377             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_11, 0);
8378             // XXX bxe_fw_dump(sc);
8379
8380         } else {
8381             BLOGE(sc, "Unknown HW assert! (attn 0x%08x)\n", attn);
8382         }
8383     }
8384
8385     if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
8386         BLOGE(sc, "LATCHED attention 0x%08x (masked)\n", attn);
8387         if (attn & BXE_GRC_TIMEOUT) {
8388             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_TIMEOUT_ATTN);
8389             BLOGE(sc, "GRC time-out 0x%08x\n", val);
8390         }
8391         if (attn & BXE_GRC_RSV) {
8392             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_RSV_ATTN);
8393             BLOGE(sc, "GRC reserved 0x%08x\n", val);
8394         }
8395         REG_WR(sc, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
8396     }
8397 }
8398
8399 static void
8400 bxe_attn_int_deasserted2(struct bxe_softc *sc,
8401                          uint32_t         attn)
8402 {
8403     int port = SC_PORT(sc);
8404     int reg_offset;
8405     uint32_t val0, mask0, val1, mask1;
8406     uint32_t val;
8407
8408     if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
8409         val = REG_RD(sc, CFC_REG_CFC_INT_STS_CLR);
8410         BLOGE(sc, "CFC hw attention 0x%08x\n", val);
8411         /* CFC error attention */
8412         if (val & 0x2) {
8413             BLOGE(sc, "FATAL error from CFC\n");
8414         }
8415     }
8416
8417     if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
8418         val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_0);
8419         BLOGE(sc, "PXP hw attention-0 0x%08x\n", val);
8420         /* RQ_USDMDP_FIFO_OVERFLOW */
8421         if (val & 0x18000) {
8422             BLOGE(sc, "FATAL error from PXP\n");
8423         }
8424
8425         if (!CHIP_IS_E1x(sc)) {
8426             val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_1);
8427             BLOGE(sc, "PXP hw attention-1 0x%08x\n", val);
8428         }
8429     }
8430
8431 #define PXP2_EOP_ERROR_BIT  PXP2_PXP2_INT_STS_CLR_0_REG_WR_PGLUE_EOP_ERROR
8432 #define AEU_PXP2_HW_INT_BIT AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_HW_INTERRUPT
8433
8434     if (attn & AEU_PXP2_HW_INT_BIT) {
8435         /*  CQ47854 workaround do not panic on
8436          *  PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8437          */
8438         if (!CHIP_IS_E1x(sc)) {
8439             mask0 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_0);
8440             val1 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_1);
8441             mask1 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_1);
8442             val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_0);
8443             /*
8444              * If the olny PXP2_EOP_ERROR_BIT is set in
8445              * STS0 and STS1 - clear it
8446              *
8447              * probably we lose additional attentions between
8448              * STS0 and STS_CLR0, in this case user will not
8449              * be notified about them
8450              */
8451             if (val0 & mask0 & PXP2_EOP_ERROR_BIT &&
8452                 !(val1 & mask1))
8453                 val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
8454
8455             /* print the register, since no one can restore it */
8456             BLOGE(sc, "PXP2_REG_PXP2_INT_STS_CLR_0 0x%08x\n", val0);
8457
8458             /*
8459              * if PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8460              * then notify
8461              */
8462             if (val0 & PXP2_EOP_ERROR_BIT) {
8463                 BLOGE(sc, "PXP2_WR_PGLUE_EOP_ERROR\n");
8464
8465                 /*
8466                  * if only PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR is
8467                  * set then clear attention from PXP2 block without panic
8468                  */
8469                 if (((val0 & mask0) == PXP2_EOP_ERROR_BIT) &&
8470                     ((val1 & mask1) == 0))
8471                     attn &= ~AEU_PXP2_HW_INT_BIT;
8472             }
8473         }
8474     }
8475
8476     if (attn & HW_INTERRUT_ASSERT_SET_2) {
8477         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
8478                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
8479
8480         val = REG_RD(sc, reg_offset);
8481         val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
8482         REG_WR(sc, reg_offset, val);
8483
8484         BLOGE(sc, "FATAL HW block attention set2 0x%x\n",
8485               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_2));
8486         bxe_panic(sc, ("HW block attention set2\n"));
8487     }
8488 }
8489
8490 static void
8491 bxe_attn_int_deasserted1(struct bxe_softc *sc,
8492                          uint32_t         attn)
8493 {
8494     int port = SC_PORT(sc);
8495     int reg_offset;
8496     uint32_t val;
8497
8498     if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
8499         val = REG_RD(sc, DORQ_REG_DORQ_INT_STS_CLR);
8500         BLOGE(sc, "DB hw attention 0x%08x\n", val);
8501         /* DORQ discard attention */
8502         if (val & 0x2) {
8503             BLOGE(sc, "FATAL error from DORQ\n");
8504         }
8505     }
8506
8507     if (attn & HW_INTERRUT_ASSERT_SET_1) {
8508         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
8509                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
8510
8511         val = REG_RD(sc, reg_offset);
8512         val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
8513         REG_WR(sc, reg_offset, val);
8514
8515         BLOGE(sc, "FATAL HW block attention set1 0x%08x\n",
8516               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_1));
8517         bxe_panic(sc, ("HW block attention set1\n"));
8518     }
8519 }
8520
8521 static void
8522 bxe_attn_int_deasserted0(struct bxe_softc *sc,
8523                          uint32_t         attn)
8524 {
8525     int port = SC_PORT(sc);
8526     int reg_offset;
8527     uint32_t val;
8528
8529     reg_offset = (port) ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
8530                           MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
8531
8532     if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
8533         val = REG_RD(sc, reg_offset);
8534         val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
8535         REG_WR(sc, reg_offset, val);
8536
8537         BLOGW(sc, "SPIO5 hw attention\n");
8538
8539         /* Fan failure attention */
8540         elink_hw_reset_phy(&sc->link_params);
8541         bxe_fan_failure(sc);
8542     }
8543
8544     if ((attn & sc->link_vars.aeu_int_mask) && sc->port.pmf) {
8545         BXE_PHY_LOCK(sc);
8546         elink_handle_module_detect_int(&sc->link_params);
8547         BXE_PHY_UNLOCK(sc);
8548     }
8549
8550     if (attn & HW_INTERRUT_ASSERT_SET_0) {
8551         val = REG_RD(sc, reg_offset);
8552         val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
8553         REG_WR(sc, reg_offset, val);
8554
8555         bxe_panic(sc, ("FATAL HW block attention set0 0x%lx\n",
8556                        (attn & HW_INTERRUT_ASSERT_SET_0)));
8557     }
8558 }
8559
8560 static void
8561 bxe_attn_int_deasserted(struct bxe_softc *sc,
8562                         uint32_t         deasserted)
8563 {
8564     struct attn_route attn;
8565     struct attn_route *group_mask;
8566     int port = SC_PORT(sc);
8567     int index;
8568     uint32_t reg_addr;
8569     uint32_t val;
8570     uint32_t aeu_mask;
8571     uint8_t global = FALSE;
8572
8573     /*
8574      * Need to take HW lock because MCP or other port might also
8575      * try to handle this event.
8576      */
8577     bxe_acquire_alr(sc);
8578
8579     if (bxe_chk_parity_attn(sc, &global, TRUE)) {
8580         /* XXX
8581          * In case of parity errors don't handle attentions so that
8582          * other function would "see" parity errors.
8583          */
8584         sc->recovery_state = BXE_RECOVERY_INIT;
8585         // XXX schedule a recovery task...
8586         /* disable HW interrupts */
8587         bxe_int_disable(sc);
8588         bxe_release_alr(sc);
8589         return;
8590     }
8591
8592     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
8593     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
8594     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
8595     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
8596     if (!CHIP_IS_E1x(sc)) {
8597         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
8598     } else {
8599         attn.sig[4] = 0;
8600     }
8601
8602     BLOGD(sc, DBG_INTR, "attn: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n",
8603           attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
8604
8605     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
8606         if (deasserted & (1 << index)) {
8607             group_mask = &sc->attn_group[index];
8608
8609             BLOGD(sc, DBG_INTR,
8610                   "group[%d]: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n", index,
8611                   group_mask->sig[0], group_mask->sig[1],
8612                   group_mask->sig[2], group_mask->sig[3],
8613                   group_mask->sig[4]);
8614
8615             bxe_attn_int_deasserted4(sc, attn.sig[4] & group_mask->sig[4]);
8616             bxe_attn_int_deasserted3(sc, attn.sig[3] & group_mask->sig[3]);
8617             bxe_attn_int_deasserted1(sc, attn.sig[1] & group_mask->sig[1]);
8618             bxe_attn_int_deasserted2(sc, attn.sig[2] & group_mask->sig[2]);
8619             bxe_attn_int_deasserted0(sc, attn.sig[0] & group_mask->sig[0]);
8620         }
8621     }
8622
8623     bxe_release_alr(sc);
8624
8625     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8626         reg_addr = (HC_REG_COMMAND_REG + port*32 +
8627                     COMMAND_REG_ATTN_BITS_CLR);
8628     } else {
8629         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
8630     }
8631
8632     val = ~deasserted;
8633     BLOGD(sc, DBG_INTR,
8634           "about to mask 0x%08x at %s addr 0x%08x\n", val,
8635           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
8636     REG_WR(sc, reg_addr, val);
8637
8638     if (~sc->attn_state & deasserted) {
8639         BLOGE(sc, "IGU error\n");
8640     }
8641
8642     reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
8643                       MISC_REG_AEU_MASK_ATTN_FUNC_0;
8644
8645     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8646
8647     aeu_mask = REG_RD(sc, reg_addr);
8648
8649     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly deasserted 0x%08x\n",
8650           aeu_mask, deasserted);
8651     aeu_mask |= (deasserted & 0x3ff);
8652     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
8653
8654     REG_WR(sc, reg_addr, aeu_mask);
8655     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8656
8657     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
8658     sc->attn_state &= ~deasserted;
8659     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
8660 }
8661
8662 static void
8663 bxe_attn_int(struct bxe_softc *sc)
8664 {
8665     /* read local copy of bits */
8666     uint32_t attn_bits = le32toh(sc->def_sb->atten_status_block.attn_bits);
8667     uint32_t attn_ack = le32toh(sc->def_sb->atten_status_block.attn_bits_ack);
8668     uint32_t attn_state = sc->attn_state;
8669
8670     /* look for changed bits */
8671     uint32_t asserted   =  attn_bits & ~attn_ack & ~attn_state;
8672     uint32_t deasserted = ~attn_bits &  attn_ack &  attn_state;
8673
8674     BLOGD(sc, DBG_INTR,
8675           "attn_bits 0x%08x attn_ack 0x%08x asserted 0x%08x deasserted 0x%08x\n",
8676           attn_bits, attn_ack, asserted, deasserted);
8677
8678     if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state)) {
8679         BLOGE(sc, "BAD attention state\n");
8680     }
8681
8682     /* handle bits that were raised */
8683     if (asserted) {
8684         bxe_attn_int_asserted(sc, asserted);
8685     }
8686
8687     if (deasserted) {
8688         bxe_attn_int_deasserted(sc, deasserted);
8689     }
8690 }
8691
8692 static uint16_t
8693 bxe_update_dsb_idx(struct bxe_softc *sc)
8694 {
8695     struct host_sp_status_block *def_sb = sc->def_sb;
8696     uint16_t rc = 0;
8697
8698     mb(); /* status block is written to by the chip */
8699
8700     if (sc->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
8701         sc->def_att_idx = def_sb->atten_status_block.attn_bits_index;
8702         rc |= BXE_DEF_SB_ATT_IDX;
8703     }
8704
8705     if (sc->def_idx != def_sb->sp_sb.running_index) {
8706         sc->def_idx = def_sb->sp_sb.running_index;
8707         rc |= BXE_DEF_SB_IDX;
8708     }
8709
8710     mb();
8711
8712     return (rc);
8713 }
8714
8715 static inline struct ecore_queue_sp_obj *
8716 bxe_cid_to_q_obj(struct bxe_softc *sc,
8717                  uint32_t         cid)
8718 {
8719     BLOGD(sc, DBG_SP, "retrieving fp from cid %d\n", cid);
8720     return (&sc->sp_objs[CID_TO_FP(cid, sc)].q_obj);
8721 }
8722
8723 static void
8724 bxe_handle_mcast_eqe(struct bxe_softc *sc)
8725 {
8726     struct ecore_mcast_ramrod_params rparam;
8727     int rc;
8728
8729     memset(&rparam, 0, sizeof(rparam));
8730
8731     rparam.mcast_obj = &sc->mcast_obj;
8732
8733     BXE_MCAST_LOCK(sc);
8734
8735     /* clear pending state for the last command */
8736     sc->mcast_obj.raw.clear_pending(&sc->mcast_obj.raw);
8737
8738     /* if there are pending mcast commands - send them */
8739     if (sc->mcast_obj.check_pending(&sc->mcast_obj)) {
8740         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
8741         if (rc < 0) {
8742             BLOGD(sc, DBG_SP,
8743                   "ERROR: Failed to send pending mcast commands (%d)\n",
8744                   rc);
8745         }
8746     }
8747
8748     BXE_MCAST_UNLOCK(sc);
8749 }
8750
8751 static void
8752 bxe_handle_classification_eqe(struct bxe_softc      *sc,
8753                               union event_ring_elem *elem)
8754 {
8755     unsigned long ramrod_flags = 0;
8756     int rc = 0;
8757     uint32_t cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8758     struct ecore_vlan_mac_obj *vlan_mac_obj;
8759
8760     /* always push next commands out, don't wait here */
8761     bit_set(&ramrod_flags, RAMROD_CONT);
8762
8763     switch (le32toh(elem->message.data.eth_event.echo) >> BXE_SWCID_SHIFT) {
8764     case ECORE_FILTER_MAC_PENDING:
8765         BLOGD(sc, DBG_SP, "Got SETUP_MAC completions\n");
8766         vlan_mac_obj = &sc->sp_objs[cid].mac_obj;
8767         break;
8768
8769     case ECORE_FILTER_MCAST_PENDING:
8770         BLOGD(sc, DBG_SP, "Got SETUP_MCAST completions\n");
8771         /*
8772          * This is only relevant for 57710 where multicast MACs are
8773          * configured as unicast MACs using the same ramrod.
8774          */
8775         bxe_handle_mcast_eqe(sc);
8776         return;
8777
8778     default:
8779         BLOGE(sc, "Unsupported classification command: %d\n",
8780               elem->message.data.eth_event.echo);
8781         return;
8782     }
8783
8784     rc = vlan_mac_obj->complete(sc, vlan_mac_obj, elem, &ramrod_flags);
8785
8786     if (rc < 0) {
8787         BLOGE(sc, "Failed to schedule new commands (%d)\n", rc);
8788     } else if (rc > 0) {
8789         BLOGD(sc, DBG_SP, "Scheduled next pending commands...\n");
8790     }
8791 }
8792
8793 static void
8794 bxe_handle_rx_mode_eqe(struct bxe_softc      *sc,
8795                        union event_ring_elem *elem)
8796 {
8797     bxe_clear_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
8798
8799     /* send rx_mode command again if was requested */
8800     if (bxe_test_and_clear_bit(ECORE_FILTER_RX_MODE_SCHED,
8801                                &sc->sp_state)) {
8802         bxe_set_storm_rx_mode(sc);
8803     }
8804 #if 0
8805     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_START_SCHED,
8806                                     &sc->sp_state)) {
8807         bxe_set_iscsi_eth_rx_mode(sc, TRUE);
8808     }
8809     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_STOP_SCHED,
8810                                     &sc->sp_state)) {
8811         bxe_set_iscsi_eth_rx_mode(sc, FALSE);
8812     }
8813 #endif
8814 }
8815
8816 static void
8817 bxe_update_eq_prod(struct bxe_softc *sc,
8818                    uint16_t         prod)
8819 {
8820     storm_memset_eq_prod(sc, prod, SC_FUNC(sc));
8821     wmb(); /* keep prod updates ordered */
8822 }
8823
8824 static void
8825 bxe_eq_int(struct bxe_softc *sc)
8826 {
8827     uint16_t hw_cons, sw_cons, sw_prod;
8828     union event_ring_elem *elem;
8829     uint8_t echo;
8830     uint32_t cid;
8831     uint8_t opcode;
8832     int spqe_cnt = 0;
8833     struct ecore_queue_sp_obj *q_obj;
8834     struct ecore_func_sp_obj *f_obj = &sc->func_obj;
8835     struct ecore_raw_obj *rss_raw = &sc->rss_conf_obj.raw;
8836
8837     hw_cons = le16toh(*sc->eq_cons_sb);
8838
8839     /*
8840      * The hw_cons range is 1-255, 257 - the sw_cons range is 0-254, 256.
8841      * when we get to the next-page we need to adjust so the loop
8842      * condition below will be met. The next element is the size of a
8843      * regular element and hence incrementing by 1
8844      */
8845     if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE) {
8846         hw_cons++;
8847     }
8848
8849     /*
8850      * This function may never run in parallel with itself for a
8851      * specific sc and no need for a read memory barrier here.
8852      */
8853     sw_cons = sc->eq_cons;
8854     sw_prod = sc->eq_prod;
8855
8856     BLOGD(sc, DBG_SP,"EQ: hw_cons=%u sw_cons=%u eq_spq_left=0x%lx\n",
8857           hw_cons, sw_cons, atomic_load_acq_long(&sc->eq_spq_left));
8858
8859     for (;
8860          sw_cons != hw_cons;
8861          sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
8862
8863         elem = &sc->eq[EQ_DESC(sw_cons)];
8864
8865 #if 0
8866         int rc;
8867         rc = bxe_iov_eq_sp_event(sc, elem);
8868         if (!rc) {
8869             BLOGE(sc, "bxe_iov_eq_sp_event returned %d\n", rc);
8870             goto next_spqe;
8871         }
8872 #endif
8873
8874         /* elem CID originates from FW, actually LE */
8875         cid = SW_CID(elem->message.data.cfc_del_event.cid);
8876         opcode = elem->message.opcode;
8877
8878         /* handle eq element */
8879         switch (opcode) {
8880 #if 0
8881         case EVENT_RING_OPCODE_VF_PF_CHANNEL:
8882             BLOGD(sc, DBG_SP, "vf/pf channel element on eq\n");
8883             bxe_vf_mbx(sc, &elem->message.data.vf_pf_event);
8884             continue;
8885 #endif
8886
8887         case EVENT_RING_OPCODE_STAT_QUERY:
8888             BLOGD(sc, DBG_SP, "got statistics completion event %d\n",
8889                   sc->stats_comp++);
8890             /* nothing to do with stats comp */
8891             goto next_spqe;
8892
8893         case EVENT_RING_OPCODE_CFC_DEL:
8894             /* handle according to cid range */
8895             /* we may want to verify here that the sc state is HALTING */
8896             BLOGD(sc, DBG_SP, "got delete ramrod for MULTI[%d]\n", cid);
8897             q_obj = bxe_cid_to_q_obj(sc, cid);
8898             if (q_obj->complete_cmd(sc, q_obj, ECORE_Q_CMD_CFC_DEL)) {
8899                 break;
8900             }
8901             goto next_spqe;
8902
8903         case EVENT_RING_OPCODE_STOP_TRAFFIC:
8904             BLOGD(sc, DBG_SP, "got STOP TRAFFIC\n");
8905             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_STOP)) {
8906                 break;
8907             }
8908             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_PAUSED);
8909             goto next_spqe;
8910
8911         case EVENT_RING_OPCODE_START_TRAFFIC:
8912             BLOGD(sc, DBG_SP, "got START TRAFFIC\n");
8913             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_START)) {
8914                 break;
8915             }
8916             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_RELEASED);
8917             goto next_spqe;
8918
8919         case EVENT_RING_OPCODE_FUNCTION_UPDATE:
8920             echo = elem->message.data.function_update_event.echo;
8921             if (echo == SWITCH_UPDATE) {
8922                 BLOGD(sc, DBG_SP, "got FUNC_SWITCH_UPDATE ramrod\n");
8923                 if (f_obj->complete_cmd(sc, f_obj,
8924                                         ECORE_F_CMD_SWITCH_UPDATE)) {
8925                     break;
8926                 }
8927             }
8928             else {
8929                 BLOGD(sc, DBG_SP,
8930                       "AFEX: ramrod completed FUNCTION_UPDATE\n");
8931 #if 0
8932                 f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_UPDATE);
8933                 /*
8934                  * We will perform the queues update from the sp_core_task as
8935                  * all queue SP operations should run with CORE_LOCK.
8936                  */
8937                 bxe_set_bit(BXE_SP_CORE_AFEX_F_UPDATE, &sc->sp_core_state);
8938                 taskqueue_enqueue(sc->sp_tq, &sc->sp_tq_task);
8939 #endif
8940             }
8941             goto next_spqe;
8942
8943 #if 0
8944         case EVENT_RING_OPCODE_AFEX_VIF_LISTS:
8945             f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_VIFLISTS);
8946             bxe_after_afex_vif_lists(sc, elem);
8947             goto next_spqe;
8948 #endif
8949
8950         case EVENT_RING_OPCODE_FORWARD_SETUP:
8951             q_obj = &bxe_fwd_sp_obj(sc, q_obj);
8952             if (q_obj->complete_cmd(sc, q_obj,
8953                                     ECORE_Q_CMD_SETUP_TX_ONLY)) {
8954                 break;
8955             }
8956             goto next_spqe;
8957
8958         case EVENT_RING_OPCODE_FUNCTION_START:
8959             BLOGD(sc, DBG_SP, "got FUNC_START ramrod\n");
8960             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_START)) {
8961                 break;
8962             }
8963             goto next_spqe;
8964
8965         case EVENT_RING_OPCODE_FUNCTION_STOP:
8966             BLOGD(sc, DBG_SP, "got FUNC_STOP ramrod\n");
8967             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_STOP)) {
8968                 break;
8969             }
8970             goto next_spqe;
8971         }
8972
8973         switch (opcode | sc->state) {
8974         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPEN):
8975         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPENING_WAITING_PORT):
8976             cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8977             BLOGD(sc, DBG_SP, "got RSS_UPDATE ramrod. CID %d\n", cid);
8978             rss_raw->clear_pending(rss_raw);
8979             break;
8980
8981         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_OPEN):
8982         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_DIAG):
8983         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_CLOSING_WAITING_HALT):
8984         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_OPEN):
8985         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_DIAG):
8986         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8987             BLOGD(sc, DBG_SP, "got (un)set mac ramrod\n");
8988             bxe_handle_classification_eqe(sc, elem);
8989             break;
8990
8991         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_OPEN):
8992         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_DIAG):
8993         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8994             BLOGD(sc, DBG_SP, "got mcast ramrod\n");
8995             bxe_handle_mcast_eqe(sc);
8996             break;
8997
8998         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_OPEN):
8999         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_DIAG):
9000         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_CLOSING_WAITING_HALT):
9001             BLOGD(sc, DBG_SP, "got rx_mode ramrod\n");
9002             bxe_handle_rx_mode_eqe(sc, elem);
9003             break;
9004
9005         default:
9006             /* unknown event log error and continue */
9007             BLOGE(sc, "Unknown EQ event %d, sc->state 0x%x\n",
9008                   elem->message.opcode, sc->state);
9009         }
9010
9011 next_spqe:
9012         spqe_cnt++;
9013     } /* for */
9014
9015     mb();
9016     atomic_add_acq_long(&sc->eq_spq_left, spqe_cnt);
9017
9018     sc->eq_cons = sw_cons;
9019     sc->eq_prod = sw_prod;
9020
9021     /* make sure that above mem writes were issued towards the memory */
9022     wmb();
9023
9024     /* update producer */
9025     bxe_update_eq_prod(sc, sc->eq_prod);
9026 }
9027
9028 static void
9029 bxe_handle_sp_tq(void *context,
9030                  int  pending)
9031 {
9032     struct bxe_softc *sc = (struct bxe_softc *)context;
9033     uint16_t status;
9034
9035     BLOGD(sc, DBG_SP, "---> SP TASK <---\n");
9036
9037     /* what work needs to be performed? */
9038     status = bxe_update_dsb_idx(sc);
9039
9040     BLOGD(sc, DBG_SP, "dsb status 0x%04x\n", status);
9041
9042     /* HW attentions */
9043     if (status & BXE_DEF_SB_ATT_IDX) {
9044         BLOGD(sc, DBG_SP, "---> ATTN INTR <---\n");
9045         bxe_attn_int(sc);
9046         status &= ~BXE_DEF_SB_ATT_IDX;
9047     }
9048
9049     /* SP events: STAT_QUERY and others */
9050     if (status & BXE_DEF_SB_IDX) {
9051         /* handle EQ completions */
9052         BLOGD(sc, DBG_SP, "---> EQ INTR <---\n");
9053         bxe_eq_int(sc);
9054         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID,
9055                    le16toh(sc->def_idx), IGU_INT_NOP, 1);
9056         status &= ~BXE_DEF_SB_IDX;
9057     }
9058
9059     /* if status is non zero then something went wrong */
9060     if (__predict_false(status)) {
9061         BLOGE(sc, "Got an unknown SP interrupt! (0x%04x)\n", status);
9062     }
9063
9064     /* ack status block only if something was actually handled */
9065     bxe_ack_sb(sc, sc->igu_dsb_id, ATTENTION_ID,
9066                le16toh(sc->def_att_idx), IGU_INT_ENABLE, 1);
9067
9068     /*
9069      * Must be called after the EQ processing (since eq leads to sriov
9070      * ramrod completion flows).
9071      * This flow may have been scheduled by the arrival of a ramrod
9072      * completion, or by the sriov code rescheduling itself.
9073      */
9074     // XXX bxe_iov_sp_task(sc);
9075
9076 #if 0
9077     /* AFEX - poll to check if VIFSET_ACK should be sent to MFW */
9078     if (bxe_test_and_clear_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK,
9079                                &sc->sp_state)) {
9080         bxe_link_report(sc);
9081         bxe_fw_command(sc, DRV_MSG_CODE_AFEX_VIFSET_ACK, 0);
9082     }
9083 #endif
9084 }
9085
9086 static void
9087 bxe_handle_fp_tq(void *context,
9088                  int  pending)
9089 {
9090     struct bxe_fastpath *fp = (struct bxe_fastpath *)context;
9091     struct bxe_softc *sc = fp->sc;
9092     uint8_t more_tx = FALSE;
9093     uint8_t more_rx = FALSE;
9094
9095     BLOGD(sc, DBG_INTR, "---> FP TASK QUEUE (%d) <---\n", fp->index);
9096
9097     /* XXX
9098      * IFF_DRV_RUNNING state can't be checked here since we process
9099      * slowpath events on a client queue during setup. Instead
9100      * we need to add a "process/continue" flag here that the driver
9101      * can use to tell the task here not to do anything.
9102      */
9103 #if 0
9104     if (!(sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
9105         return;
9106     }
9107 #endif
9108
9109     /* update the fastpath index */
9110     bxe_update_fp_sb_idx(fp);
9111
9112     /* XXX add loop here if ever support multiple tx CoS */
9113     /* fp->txdata[cos] */
9114     if (bxe_has_tx_work(fp)) {
9115         BXE_FP_TX_LOCK(fp);
9116         more_tx = bxe_txeof(sc, fp);
9117         BXE_FP_TX_UNLOCK(fp);
9118     }
9119
9120     if (bxe_has_rx_work(fp)) {
9121         more_rx = bxe_rxeof(sc, fp);
9122     }
9123
9124     if (more_rx /*|| more_tx*/) {
9125         /* still more work to do */
9126         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9127         return;
9128     }
9129
9130     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9131                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9132 }
9133
9134 static void
9135 bxe_task_fp(struct bxe_fastpath *fp)
9136 {
9137     struct bxe_softc *sc = fp->sc;
9138     uint8_t more_tx = FALSE;
9139     uint8_t more_rx = FALSE;
9140
9141     BLOGD(sc, DBG_INTR, "---> FP TASK ISR (%d) <---\n", fp->index);
9142
9143     /* update the fastpath index */
9144     bxe_update_fp_sb_idx(fp);
9145
9146     /* XXX add loop here if ever support multiple tx CoS */
9147     /* fp->txdata[cos] */
9148     if (bxe_has_tx_work(fp)) {
9149         BXE_FP_TX_LOCK(fp);
9150         more_tx = bxe_txeof(sc, fp);
9151         BXE_FP_TX_UNLOCK(fp);
9152     }
9153
9154     if (bxe_has_rx_work(fp)) {
9155         more_rx = bxe_rxeof(sc, fp);
9156     }
9157
9158     if (more_rx /*|| more_tx*/) {
9159         /* still more work to do, bail out if this ISR and process later */
9160         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9161         return;
9162     }
9163
9164     /*
9165      * Here we write the fastpath index taken before doing any tx or rx work.
9166      * It is very well possible other hw events occurred up to this point and
9167      * they were actually processed accordingly above. Since we're going to
9168      * write an older fastpath index, an interrupt is coming which we might
9169      * not do any work in.
9170      */
9171     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9172                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9173 }
9174
9175 /*
9176  * Legacy interrupt entry point.
9177  *
9178  * Verifies that the controller generated the interrupt and
9179  * then calls a separate routine to handle the various
9180  * interrupt causes: link, RX, and TX.
9181  */
9182 static void
9183 bxe_intr_legacy(void *xsc)
9184 {
9185     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9186     struct bxe_fastpath *fp;
9187     uint16_t status, mask;
9188     int i;
9189
9190     BLOGD(sc, DBG_INTR, "---> BXE INTx <---\n");
9191
9192 #if 0
9193     /* Don't handle any interrupts if we're not ready. */
9194     if (__predict_false(sc->intr_sem != 0)) {
9195         return;
9196     }
9197 #endif
9198
9199     /*
9200      * 0 for ustorm, 1 for cstorm
9201      * the bits returned from ack_int() are 0-15
9202      * bit 0 = attention status block
9203      * bit 1 = fast path status block
9204      * a mask of 0x2 or more = tx/rx event
9205      * a mask of 1 = slow path event
9206      */
9207
9208     status = bxe_ack_int(sc);
9209
9210     /* the interrupt is not for us */
9211     if (__predict_false(status == 0)) {
9212         BLOGD(sc, DBG_INTR, "Not our interrupt!\n");
9213         return;
9214     }
9215
9216     BLOGD(sc, DBG_INTR, "Interrupt status 0x%04x\n", status);
9217
9218     FOR_EACH_ETH_QUEUE(sc, i) {
9219         fp = &sc->fp[i];
9220         mask = (0x2 << (fp->index + CNIC_SUPPORT(sc)));
9221         if (status & mask) {
9222             /* acknowledge and disable further fastpath interrupts */
9223             bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9224             bxe_task_fp(fp);
9225             status &= ~mask;
9226         }
9227     }
9228
9229 #if 0
9230     if (CNIC_SUPPORT(sc)) {
9231         mask = 0x2;
9232         if (status & (mask | 0x1)) {
9233             ...
9234             status &= ~mask;
9235         }
9236     }
9237 #endif
9238
9239     if (__predict_false(status & 0x1)) {
9240         /* acknowledge and disable further slowpath interrupts */
9241         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9242
9243         /* schedule slowpath handler */
9244         taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9245
9246         status &= ~0x1;
9247     }
9248
9249     if (__predict_false(status)) {
9250         BLOGW(sc, "Unexpected fastpath status (0x%08x)!\n", status);
9251     }
9252 }
9253
9254 /* slowpath interrupt entry point */
9255 static void
9256 bxe_intr_sp(void *xsc)
9257 {
9258     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9259
9260     BLOGD(sc, (DBG_INTR | DBG_SP), "---> SP INTR <---\n");
9261
9262     /* acknowledge and disable further slowpath interrupts */
9263     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9264
9265     /* schedule slowpath handler */
9266     taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9267 }
9268
9269 /* fastpath interrupt entry point */
9270 static void
9271 bxe_intr_fp(void *xfp)
9272 {
9273     struct bxe_fastpath *fp = (struct bxe_fastpath *)xfp;
9274     struct bxe_softc *sc = fp->sc;
9275
9276     BLOGD(sc, DBG_INTR, "---> FP INTR %d <---\n", fp->index);
9277
9278     BLOGD(sc, DBG_INTR,
9279           "(cpu=%d) MSI-X fp=%d fw_sb=%d igu_sb=%d\n",
9280           curcpu, fp->index, fp->fw_sb_id, fp->igu_sb_id);
9281
9282 #if 0
9283     /* Don't handle any interrupts if we're not ready. */
9284     if (__predict_false(sc->intr_sem != 0)) {
9285         return;
9286     }
9287 #endif
9288
9289     /* acknowledge and disable further fastpath interrupts */
9290     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9291
9292     bxe_task_fp(fp);
9293 }
9294
9295 /* Release all interrupts allocated by the driver. */
9296 static void
9297 bxe_interrupt_free(struct bxe_softc *sc)
9298 {
9299     int i;
9300
9301     switch (sc->interrupt_mode) {
9302     case INTR_MODE_INTX:
9303         BLOGD(sc, DBG_LOAD, "Releasing legacy INTx vector\n");
9304         if (sc->intr[0].resource != NULL) {
9305             bus_release_resource(sc->dev,
9306                                  SYS_RES_IRQ,
9307                                  sc->intr[0].rid,
9308                                  sc->intr[0].resource);
9309         }
9310         break;
9311     case INTR_MODE_MSI:
9312         for (i = 0; i < sc->intr_count; i++) {
9313             BLOGD(sc, DBG_LOAD, "Releasing MSI vector %d\n", i);
9314             if (sc->intr[i].resource && sc->intr[i].rid) {
9315                 bus_release_resource(sc->dev,
9316                                      SYS_RES_IRQ,
9317                                      sc->intr[i].rid,
9318                                      sc->intr[i].resource);
9319             }
9320         }
9321         pci_release_msi(sc->dev);
9322         break;
9323     case INTR_MODE_MSIX:
9324         for (i = 0; i < sc->intr_count; i++) {
9325             BLOGD(sc, DBG_LOAD, "Releasing MSI-X vector %d\n", i);
9326             if (sc->intr[i].resource && sc->intr[i].rid) {
9327                 bus_release_resource(sc->dev,
9328                                      SYS_RES_IRQ,
9329                                      sc->intr[i].rid,
9330                                      sc->intr[i].resource);
9331             }
9332         }
9333         pci_release_msi(sc->dev);
9334         break;
9335     default:
9336         /* nothing to do as initial allocation failed */
9337         break;
9338     }
9339 }
9340
9341 /*
9342  * This function determines and allocates the appropriate
9343  * interrupt based on system capabilites and user request.
9344  *
9345  * The user may force a particular interrupt mode, specify
9346  * the number of receive queues, specify the method for
9347  * distribuitng received frames to receive queues, or use
9348  * the default settings which will automatically select the
9349  * best supported combination.  In addition, the OS may or
9350  * may not support certain combinations of these settings.
9351  * This routine attempts to reconcile the settings requested
9352  * by the user with the capabilites available from the system
9353  * to select the optimal combination of features.
9354  *
9355  * Returns:
9356  *   0 = Success, !0 = Failure.
9357  */
9358 static int
9359 bxe_interrupt_alloc(struct bxe_softc *sc)
9360 {
9361     int msix_count = 0;
9362     int msi_count = 0;
9363     int num_requested = 0;
9364     int num_allocated = 0;
9365     int rid, i, j;
9366     int rc;
9367
9368     /* get the number of available MSI/MSI-X interrupts from the OS */
9369     if (sc->interrupt_mode > 0) {
9370         if (sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) {
9371             msix_count = pci_msix_count(sc->dev);
9372         }
9373
9374         if (sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) {
9375             msi_count = pci_msi_count(sc->dev);
9376         }
9377
9378         BLOGD(sc, DBG_LOAD, "%d MSI and %d MSI-X vectors available\n",
9379               msi_count, msix_count);
9380     }
9381
9382     do { /* try allocating MSI-X interrupt resources (at least 2) */
9383         if (sc->interrupt_mode != INTR_MODE_MSIX) {
9384             break;
9385         }
9386
9387         if (((sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) == 0) ||
9388             (msix_count < 2)) {
9389             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9390             break;
9391         }
9392
9393         /* ask for the necessary number of MSI-X vectors */
9394         num_requested = min((sc->num_queues + 1), msix_count);
9395
9396         BLOGD(sc, DBG_LOAD, "Requesting %d MSI-X vectors\n", num_requested);
9397
9398         num_allocated = num_requested;
9399         if ((rc = pci_alloc_msix(sc->dev, &num_allocated)) != 0) {
9400             BLOGE(sc, "MSI-X alloc failed! (%d)\n", rc);
9401             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9402             break;
9403         }
9404
9405         if (num_allocated < 2) { /* possible? */
9406             BLOGE(sc, "MSI-X allocation less than 2!\n");
9407             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9408             pci_release_msi(sc->dev);
9409             break;
9410         }
9411
9412         BLOGI(sc, "MSI-X vectors Requested %d and Allocated %d\n",
9413               num_requested, num_allocated);
9414
9415         /* best effort so use the number of vectors allocated to us */
9416         sc->intr_count = num_allocated;
9417         sc->num_queues = num_allocated - 1;
9418
9419         rid = 1; /* initial resource identifier */
9420
9421         /* allocate the MSI-X vectors */
9422         for (i = 0; i < num_allocated; i++) {
9423             sc->intr[i].rid = (rid + i);
9424
9425             if ((sc->intr[i].resource =
9426                  bus_alloc_resource_any(sc->dev,
9427                                         SYS_RES_IRQ,
9428                                         &sc->intr[i].rid,
9429                                         RF_ACTIVE)) == NULL) {
9430                 BLOGE(sc, "Failed to map MSI-X[%d] (rid=%d)!\n",
9431                       i, (rid + i));
9432
9433                 for (j = (i - 1); j >= 0; j--) {
9434                     bus_release_resource(sc->dev,
9435                                          SYS_RES_IRQ,
9436                                          sc->intr[j].rid,
9437                                          sc->intr[j].resource);
9438                 }
9439
9440                 sc->intr_count = 0;
9441                 sc->num_queues = 0;
9442                 sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9443                 pci_release_msi(sc->dev);
9444                 break;
9445             }
9446
9447             BLOGD(sc, DBG_LOAD, "Mapped MSI-X[%d] (rid=%d)\n", i, (rid + i));
9448         }
9449     } while (0);
9450
9451     do { /* try allocating MSI vector resources (at least 2) */
9452         if (sc->interrupt_mode != INTR_MODE_MSI) {
9453             break;
9454         }
9455
9456         if (((sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) == 0) ||
9457             (msi_count < 1)) {
9458             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9459             break;
9460         }
9461
9462         /* ask for a single MSI vector */
9463         num_requested = 1;
9464
9465         BLOGD(sc, DBG_LOAD, "Requesting %d MSI vectors\n", num_requested);
9466
9467         num_allocated = num_requested;
9468         if ((rc = pci_alloc_msi(sc->dev, &num_allocated)) != 0) {
9469             BLOGE(sc, "MSI alloc failed (%d)!\n", rc);
9470             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9471             break;
9472         }
9473
9474         if (num_allocated != 1) { /* possible? */
9475             BLOGE(sc, "MSI allocation is not 1!\n");
9476             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9477             pci_release_msi(sc->dev);
9478             break;
9479         }
9480
9481         BLOGI(sc, "MSI vectors Requested %d and Allocated %d\n",
9482               num_requested, num_allocated);
9483
9484         /* best effort so use the number of vectors allocated to us */
9485         sc->intr_count = num_allocated;
9486         sc->num_queues = num_allocated;
9487
9488         rid = 1; /* initial resource identifier */
9489
9490         sc->intr[0].rid = rid;
9491
9492         if ((sc->intr[0].resource =
9493              bus_alloc_resource_any(sc->dev,
9494                                     SYS_RES_IRQ,
9495                                     &sc->intr[0].rid,
9496                                     RF_ACTIVE)) == NULL) {
9497             BLOGE(sc, "Failed to map MSI[0] (rid=%d)!\n", rid);
9498             sc->intr_count = 0;
9499             sc->num_queues = 0;
9500             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9501             pci_release_msi(sc->dev);
9502             break;
9503         }
9504
9505         BLOGD(sc, DBG_LOAD, "Mapped MSI[0] (rid=%d)\n", rid);
9506     } while (0);
9507
9508     do { /* try allocating INTx vector resources */
9509         if (sc->interrupt_mode != INTR_MODE_INTX) {
9510             break;
9511         }
9512
9513         BLOGD(sc, DBG_LOAD, "Requesting legacy INTx interrupt\n");
9514
9515         /* only one vector for INTx */
9516         sc->intr_count = 1;
9517         sc->num_queues = 1;
9518
9519         rid = 0; /* initial resource identifier */
9520
9521         sc->intr[0].rid = rid;
9522
9523         if ((sc->intr[0].resource =
9524              bus_alloc_resource_any(sc->dev,
9525                                     SYS_RES_IRQ,
9526                                     &sc->intr[0].rid,
9527                                     (RF_ACTIVE | RF_SHAREABLE))) == NULL) {
9528             BLOGE(sc, "Failed to map INTx (rid=%d)!\n", rid);
9529             sc->intr_count = 0;
9530             sc->num_queues = 0;
9531             sc->interrupt_mode = -1; /* Failed! */
9532             break;
9533         }
9534
9535         BLOGD(sc, DBG_LOAD, "Mapped INTx (rid=%d)\n", rid);
9536     } while (0);
9537
9538     if (sc->interrupt_mode == -1) {
9539         BLOGE(sc, "Interrupt Allocation: FAILED!!!\n");
9540         rc = 1;
9541     } else {
9542         BLOGD(sc, DBG_LOAD,
9543               "Interrupt Allocation: interrupt_mode=%d, num_queues=%d\n",
9544               sc->interrupt_mode, sc->num_queues);
9545         rc = 0;
9546     }
9547
9548     return (rc);
9549 }
9550
9551 static void
9552 bxe_interrupt_detach(struct bxe_softc *sc)
9553 {
9554     struct bxe_fastpath *fp;
9555     int i;
9556
9557     /* release interrupt resources */
9558     for (i = 0; i < sc->intr_count; i++) {
9559         if (sc->intr[i].resource && sc->intr[i].tag) {
9560             BLOGD(sc, DBG_LOAD, "Disabling interrupt vector %d\n", i);
9561             bus_teardown_intr(sc->dev, sc->intr[i].resource, sc->intr[i].tag);
9562         }
9563     }
9564
9565     for (i = 0; i < sc->num_queues; i++) {
9566         fp = &sc->fp[i];
9567         if (fp->tq) {
9568             taskqueue_drain(fp->tq, &fp->tq_task);
9569             taskqueue_free(fp->tq);
9570             fp->tq = NULL;
9571         }
9572     }
9573
9574     if (sc->rx_mode_tq) {
9575         taskqueue_drain(sc->rx_mode_tq, &sc->rx_mode_tq_task);
9576         taskqueue_free(sc->rx_mode_tq);
9577         sc->rx_mode_tq = NULL;
9578     }
9579
9580     if (sc->sp_tq) {
9581         taskqueue_drain(sc->sp_tq, &sc->sp_tq_task);
9582         taskqueue_free(sc->sp_tq);
9583         sc->sp_tq = NULL;
9584     }
9585 }
9586
9587 /*
9588  * Enables interrupts and attach to the ISR.
9589  *
9590  * When using multiple MSI/MSI-X vectors the first vector
9591  * is used for slowpath operations while all remaining
9592  * vectors are used for fastpath operations.  If only a
9593  * single MSI/MSI-X vector is used (SINGLE_ISR) then the
9594  * ISR must look for both slowpath and fastpath completions.
9595  */
9596 static int
9597 bxe_interrupt_attach(struct bxe_softc *sc)
9598 {
9599     struct bxe_fastpath *fp;
9600     int rc = 0;
9601     int i;
9602
9603     snprintf(sc->sp_tq_name, sizeof(sc->sp_tq_name),
9604              "bxe%d_sp_tq", sc->unit);
9605     TASK_INIT(&sc->sp_tq_task, 0, bxe_handle_sp_tq, sc);
9606     sc->sp_tq = taskqueue_create_fast(sc->sp_tq_name, M_NOWAIT,
9607                                       taskqueue_thread_enqueue,
9608                                       &sc->sp_tq);
9609     taskqueue_start_threads(&sc->sp_tq, 1, PWAIT, /* lower priority */
9610                             "%s", sc->sp_tq_name);
9611
9612     snprintf(sc->rx_mode_tq_name, sizeof(sc->rx_mode_tq_name),
9613              "bxe%d_rx_mode_tq", sc->unit);
9614     TASK_INIT(&sc->rx_mode_tq_task, 0, bxe_handle_rx_mode_tq, sc);
9615     sc->rx_mode_tq = taskqueue_create_fast(sc->rx_mode_tq_name, M_NOWAIT,
9616                                            taskqueue_thread_enqueue,
9617                                            &sc->rx_mode_tq);
9618     taskqueue_start_threads(&sc->rx_mode_tq, 1, PWAIT, /* lower priority */
9619                             "%s", sc->rx_mode_tq_name);
9620
9621     for (i = 0; i < sc->num_queues; i++) {
9622         fp = &sc->fp[i];
9623         snprintf(fp->tq_name, sizeof(fp->tq_name),
9624                  "bxe%d_fp%d_tq", sc->unit, i);
9625         TASK_INIT(&fp->tq_task, 0, bxe_handle_fp_tq, fp);
9626         fp->tq = taskqueue_create_fast(fp->tq_name, M_NOWAIT,
9627                                        taskqueue_thread_enqueue,
9628                                        &fp->tq);
9629         taskqueue_start_threads(&fp->tq, 1, PI_NET, /* higher priority */
9630                                 "%s", fp->tq_name);
9631     }
9632
9633     /* setup interrupt handlers */
9634     if (sc->interrupt_mode == INTR_MODE_MSIX) {
9635         BLOGD(sc, DBG_LOAD, "Enabling slowpath MSI-X[0] vector\n");
9636
9637         /*
9638          * Setup the interrupt handler. Note that we pass the driver instance
9639          * to the interrupt handler for the slowpath.
9640          */
9641         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9642                                  (INTR_TYPE_NET | INTR_MPSAFE),
9643                                  NULL, bxe_intr_sp, sc,
9644                                  &sc->intr[0].tag)) != 0) {
9645             BLOGE(sc, "Failed to allocate MSI-X[0] vector (%d)\n", rc);
9646             goto bxe_interrupt_attach_exit;
9647         }
9648
9649         bus_describe_intr(sc->dev, sc->intr[0].resource,
9650                           sc->intr[0].tag, "sp");
9651
9652         /* bus_bind_intr(sc->dev, sc->intr[0].resource, 0); */
9653
9654         /* initialize the fastpath vectors (note the first was used for sp) */
9655         for (i = 0; i < sc->num_queues; i++) {
9656             fp = &sc->fp[i];
9657             BLOGD(sc, DBG_LOAD, "Enabling MSI-X[%d] vector\n", (i + 1));
9658
9659             /*
9660              * Setup the interrupt handler. Note that we pass the
9661              * fastpath context to the interrupt handler in this
9662              * case.
9663              */
9664             if ((rc = bus_setup_intr(sc->dev, sc->intr[i + 1].resource,
9665                                      (INTR_TYPE_NET | INTR_MPSAFE),
9666                                      NULL, bxe_intr_fp, fp,
9667                                      &sc->intr[i + 1].tag)) != 0) {
9668                 BLOGE(sc, "Failed to allocate MSI-X[%d] vector (%d)\n",
9669                       (i + 1), rc);
9670                 goto bxe_interrupt_attach_exit;
9671             }
9672
9673             bus_describe_intr(sc->dev, sc->intr[i + 1].resource,
9674                               sc->intr[i + 1].tag, "fp%02d", i);
9675
9676             /* bind the fastpath instance to a cpu */
9677             if (sc->num_queues > 1) {
9678                 bus_bind_intr(sc->dev, sc->intr[i + 1].resource, i);
9679             }
9680
9681             fp->state = BXE_FP_STATE_IRQ;
9682         }
9683     } else if (sc->interrupt_mode == INTR_MODE_MSI) {
9684         BLOGD(sc, DBG_LOAD, "Enabling MSI[0] vector\n");
9685
9686         /*
9687          * Setup the interrupt handler. Note that we pass the
9688          * driver instance to the interrupt handler which
9689          * will handle both the slowpath and fastpath.
9690          */
9691         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9692                                  (INTR_TYPE_NET | INTR_MPSAFE),
9693                                  NULL, bxe_intr_legacy, sc,
9694                                  &sc->intr[0].tag)) != 0) {
9695             BLOGE(sc, "Failed to allocate MSI[0] vector (%d)\n", rc);
9696             goto bxe_interrupt_attach_exit;
9697         }
9698
9699     } else { /* (sc->interrupt_mode == INTR_MODE_INTX) */
9700         BLOGD(sc, DBG_LOAD, "Enabling INTx interrupts\n");
9701
9702         /*
9703          * Setup the interrupt handler. Note that we pass the
9704          * driver instance to the interrupt handler which
9705          * will handle both the slowpath and fastpath.
9706          */
9707         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9708                                  (INTR_TYPE_NET | INTR_MPSAFE),
9709                                  NULL, bxe_intr_legacy, sc,
9710                                  &sc->intr[0].tag)) != 0) {
9711             BLOGE(sc, "Failed to allocate INTx interrupt (%d)\n", rc);
9712             goto bxe_interrupt_attach_exit;
9713         }
9714     }
9715
9716 bxe_interrupt_attach_exit:
9717
9718     return (rc);
9719 }
9720
9721 static int  bxe_init_hw_common_chip(struct bxe_softc *sc);
9722 static int  bxe_init_hw_common(struct bxe_softc *sc);
9723 static int  bxe_init_hw_port(struct bxe_softc *sc);
9724 static int  bxe_init_hw_func(struct bxe_softc *sc);
9725 static void bxe_reset_common(struct bxe_softc *sc);
9726 static void bxe_reset_port(struct bxe_softc *sc);
9727 static void bxe_reset_func(struct bxe_softc *sc);
9728 static int  bxe_gunzip_init(struct bxe_softc *sc);
9729 static void bxe_gunzip_end(struct bxe_softc *sc);
9730 static int  bxe_init_firmware(struct bxe_softc *sc);
9731 static void bxe_release_firmware(struct bxe_softc *sc);
9732
9733 static struct
9734 ecore_func_sp_drv_ops bxe_func_sp_drv = {
9735     .init_hw_cmn_chip = bxe_init_hw_common_chip,
9736     .init_hw_cmn      = bxe_init_hw_common,
9737     .init_hw_port     = bxe_init_hw_port,
9738     .init_hw_func     = bxe_init_hw_func,
9739
9740     .reset_hw_cmn     = bxe_reset_common,
9741     .reset_hw_port    = bxe_reset_port,
9742     .reset_hw_func    = bxe_reset_func,
9743
9744     .gunzip_init      = bxe_gunzip_init,
9745     .gunzip_end       = bxe_gunzip_end,
9746
9747     .init_fw          = bxe_init_firmware,
9748     .release_fw       = bxe_release_firmware,
9749 };
9750
9751 static void
9752 bxe_init_func_obj(struct bxe_softc *sc)
9753 {
9754     sc->dmae_ready = 0;
9755
9756     ecore_init_func_obj(sc,
9757                         &sc->func_obj,
9758                         BXE_SP(sc, func_rdata),
9759                         BXE_SP_MAPPING(sc, func_rdata),
9760                         BXE_SP(sc, func_afex_rdata),
9761                         BXE_SP_MAPPING(sc, func_afex_rdata),
9762                         &bxe_func_sp_drv);
9763 }
9764
9765 static int
9766 bxe_init_hw(struct bxe_softc *sc,
9767             uint32_t         load_code)
9768 {
9769     struct ecore_func_state_params func_params = { NULL };
9770     int rc;
9771
9772     /* prepare the parameters for function state transitions */
9773     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
9774
9775     func_params.f_obj = &sc->func_obj;
9776     func_params.cmd = ECORE_F_CMD_HW_INIT;
9777
9778     func_params.params.hw_init.load_phase = load_code;
9779
9780     /*
9781      * Via a plethora of function pointers, we will eventually reach
9782      * bxe_init_hw_common(), bxe_init_hw_port(), or bxe_init_hw_func().
9783      */
9784     rc = ecore_func_state_change(sc, &func_params);
9785
9786     return (rc);
9787 }
9788
9789 static void
9790 bxe_fill(struct bxe_softc *sc,
9791          uint32_t         addr,
9792          int              fill,
9793          uint32_t         len)
9794 {
9795     uint32_t i;
9796
9797     if (!(len % 4) && !(addr % 4)) {
9798         for (i = 0; i < len; i += 4) {
9799             REG_WR(sc, (addr + i), fill);
9800         }
9801     } else {
9802         for (i = 0; i < len; i++) {
9803             REG_WR8(sc, (addr + i), fill);
9804         }
9805     }
9806 }
9807
9808 /* writes FP SP data to FW - data_size in dwords */
9809 static void
9810 bxe_wr_fp_sb_data(struct bxe_softc *sc,
9811                   int              fw_sb_id,
9812                   uint32_t         *sb_data_p,
9813                   uint32_t         data_size)
9814 {
9815     int index;
9816
9817     for (index = 0; index < data_size; index++) {
9818         REG_WR(sc,
9819                (BAR_CSTRORM_INTMEM +
9820                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
9821                 (sizeof(uint32_t) * index)),
9822                *(sb_data_p + index));
9823     }
9824 }
9825
9826 static void
9827 bxe_zero_fp_sb(struct bxe_softc *sc,
9828                int              fw_sb_id)
9829 {
9830     struct hc_status_block_data_e2 sb_data_e2;
9831     struct hc_status_block_data_e1x sb_data_e1x;
9832     uint32_t *sb_data_p;
9833     uint32_t data_size = 0;
9834
9835     if (!CHIP_IS_E1x(sc)) {
9836         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9837         sb_data_e2.common.state = SB_DISABLED;
9838         sb_data_e2.common.p_func.vf_valid = FALSE;
9839         sb_data_p = (uint32_t *)&sb_data_e2;
9840         data_size = (sizeof(struct hc_status_block_data_e2) /
9841                      sizeof(uint32_t));
9842     } else {
9843         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9844         sb_data_e1x.common.state = SB_DISABLED;
9845         sb_data_e1x.common.p_func.vf_valid = FALSE;
9846         sb_data_p = (uint32_t *)&sb_data_e1x;
9847         data_size = (sizeof(struct hc_status_block_data_e1x) /
9848                      sizeof(uint32_t));
9849     }
9850
9851     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9852
9853     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id)),
9854              0, CSTORM_STATUS_BLOCK_SIZE);
9855     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id)),
9856              0, CSTORM_SYNC_BLOCK_SIZE);
9857 }
9858
9859 static void
9860 bxe_wr_sp_sb_data(struct bxe_softc               *sc,
9861                   struct hc_sp_status_block_data *sp_sb_data)
9862 {
9863     int i;
9864
9865     for (i = 0;
9866          i < (sizeof(struct hc_sp_status_block_data) / sizeof(uint32_t));
9867          i++) {
9868         REG_WR(sc,
9869                (BAR_CSTRORM_INTMEM +
9870                 CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(SC_FUNC(sc)) +
9871                 (i * sizeof(uint32_t))),
9872                *((uint32_t *)sp_sb_data + i));
9873     }
9874 }
9875
9876 static void
9877 bxe_zero_sp_sb(struct bxe_softc *sc)
9878 {
9879     struct hc_sp_status_block_data sp_sb_data;
9880
9881     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
9882
9883     sp_sb_data.state           = SB_DISABLED;
9884     sp_sb_data.p_func.vf_valid = FALSE;
9885
9886     bxe_wr_sp_sb_data(sc, &sp_sb_data);
9887
9888     bxe_fill(sc,
9889              (BAR_CSTRORM_INTMEM +
9890               CSTORM_SP_STATUS_BLOCK_OFFSET(SC_FUNC(sc))),
9891               0, CSTORM_SP_STATUS_BLOCK_SIZE);
9892     bxe_fill(sc,
9893              (BAR_CSTRORM_INTMEM +
9894               CSTORM_SP_SYNC_BLOCK_OFFSET(SC_FUNC(sc))),
9895               0, CSTORM_SP_SYNC_BLOCK_SIZE);
9896 }
9897
9898 static void
9899 bxe_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
9900                              int                       igu_sb_id,
9901                              int                       igu_seg_id)
9902 {
9903     hc_sm->igu_sb_id      = igu_sb_id;
9904     hc_sm->igu_seg_id     = igu_seg_id;
9905     hc_sm->timer_value    = 0xFF;
9906     hc_sm->time_to_expire = 0xFFFFFFFF;
9907 }
9908
9909 static void
9910 bxe_map_sb_state_machines(struct hc_index_data *index_data)
9911 {
9912     /* zero out state machine indices */
9913
9914     /* rx indices */
9915     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags &= ~HC_INDEX_DATA_SM_ID;
9916
9917     /* tx indices */
9918     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags      &= ~HC_INDEX_DATA_SM_ID;
9919     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags &= ~HC_INDEX_DATA_SM_ID;
9920     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags &= ~HC_INDEX_DATA_SM_ID;
9921     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags &= ~HC_INDEX_DATA_SM_ID;
9922
9923     /* map indices */
9924
9925     /* rx indices */
9926     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags |=
9927         (SM_RX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9928
9929     /* tx indices */
9930     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags |=
9931         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9932     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags |=
9933         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9934     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags |=
9935         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9936     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags |=
9937         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9938 }
9939
9940 static void
9941 bxe_init_sb(struct bxe_softc *sc,
9942             bus_addr_t       busaddr,
9943             int              vfid,
9944             uint8_t          vf_valid,
9945             int              fw_sb_id,
9946             int              igu_sb_id)
9947 {
9948     struct hc_status_block_data_e2  sb_data_e2;
9949     struct hc_status_block_data_e1x sb_data_e1x;
9950     struct hc_status_block_sm       *hc_sm_p;
9951     uint32_t *sb_data_p;
9952     int igu_seg_id;
9953     int data_size;
9954
9955     if (CHIP_INT_MODE_IS_BC(sc)) {
9956         igu_seg_id = HC_SEG_ACCESS_NORM;
9957     } else {
9958         igu_seg_id = IGU_SEG_ACCESS_NORM;
9959     }
9960
9961     bxe_zero_fp_sb(sc, fw_sb_id);
9962
9963     if (!CHIP_IS_E1x(sc)) {
9964         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9965         sb_data_e2.common.state = SB_ENABLED;
9966         sb_data_e2.common.p_func.pf_id = SC_FUNC(sc);
9967         sb_data_e2.common.p_func.vf_id = vfid;
9968         sb_data_e2.common.p_func.vf_valid = vf_valid;
9969         sb_data_e2.common.p_func.vnic_id = SC_VN(sc);
9970         sb_data_e2.common.same_igu_sb_1b = TRUE;
9971         sb_data_e2.common.host_sb_addr.hi = U64_HI(busaddr);
9972         sb_data_e2.common.host_sb_addr.lo = U64_LO(busaddr);
9973         hc_sm_p = sb_data_e2.common.state_machine;
9974         sb_data_p = (uint32_t *)&sb_data_e2;
9975         data_size = (sizeof(struct hc_status_block_data_e2) /
9976                      sizeof(uint32_t));
9977         bxe_map_sb_state_machines(sb_data_e2.index_data);
9978     } else {
9979         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9980         sb_data_e1x.common.state = SB_ENABLED;
9981         sb_data_e1x.common.p_func.pf_id = SC_FUNC(sc);
9982         sb_data_e1x.common.p_func.vf_id = 0xff;
9983         sb_data_e1x.common.p_func.vf_valid = FALSE;
9984         sb_data_e1x.common.p_func.vnic_id = SC_VN(sc);
9985         sb_data_e1x.common.same_igu_sb_1b = TRUE;
9986         sb_data_e1x.common.host_sb_addr.hi = U64_HI(busaddr);
9987         sb_data_e1x.common.host_sb_addr.lo = U64_LO(busaddr);
9988         hc_sm_p = sb_data_e1x.common.state_machine;
9989         sb_data_p = (uint32_t *)&sb_data_e1x;
9990         data_size = (sizeof(struct hc_status_block_data_e1x) /
9991                      sizeof(uint32_t));
9992         bxe_map_sb_state_machines(sb_data_e1x.index_data);
9993     }
9994
9995     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID], igu_sb_id, igu_seg_id);
9996     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID], igu_sb_id, igu_seg_id);
9997
9998     BLOGD(sc, DBG_LOAD, "Init FW SB %d\n", fw_sb_id);
9999
10000     /* write indices to HW - PCI guarantees endianity of regpairs */
10001     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
10002 }
10003
10004 static inline uint8_t
10005 bxe_fp_qzone_id(struct bxe_fastpath *fp)
10006 {
10007     if (CHIP_IS_E1x(fp->sc)) {
10008         return (fp->cl_id + SC_PORT(fp->sc) * ETH_MAX_RX_CLIENTS_E1H);
10009     } else {
10010         return (fp->cl_id);
10011     }
10012 }
10013
10014 static inline uint32_t
10015 bxe_rx_ustorm_prods_offset(struct bxe_softc    *sc,
10016                            struct bxe_fastpath *fp)
10017 {
10018     uint32_t offset = BAR_USTRORM_INTMEM;
10019
10020 #if 0
10021     if (IS_VF(sc)) {
10022         return (PXP_VF_ADDR_USDM_QUEUES_START +
10023                 (sc->acquire_resp.resc.hw_qid[fp->index] *
10024                  sizeof(struct ustorm_queue_zone_data)));
10025     } else
10026 #endif
10027     if (!CHIP_IS_E1x(sc)) {
10028         offset += USTORM_RX_PRODS_E2_OFFSET(fp->cl_qzone_id);
10029     } else {
10030         offset += USTORM_RX_PRODS_E1X_OFFSET(SC_PORT(sc), fp->cl_id);
10031     }
10032
10033     return (offset);
10034 }
10035
10036 static void
10037 bxe_init_eth_fp(struct bxe_softc *sc,
10038                 int              idx)
10039 {
10040     struct bxe_fastpath *fp = &sc->fp[idx];
10041     uint32_t cids[ECORE_MULTI_TX_COS] = { 0 };
10042     unsigned long q_type = 0;
10043     int cos;
10044
10045     fp->sc    = sc;
10046     fp->index = idx;
10047
10048     snprintf(fp->tx_mtx_name, sizeof(fp->tx_mtx_name),
10049              "bxe%d_fp%d_tx_lock", sc->unit, idx);
10050     mtx_init(&fp->tx_mtx, fp->tx_mtx_name, NULL, MTX_DEF);
10051
10052     snprintf(fp->rx_mtx_name, sizeof(fp->rx_mtx_name),
10053              "bxe%d_fp%d_rx_lock", sc->unit, idx);
10054     mtx_init(&fp->rx_mtx, fp->rx_mtx_name, NULL, MTX_DEF);
10055
10056     fp->igu_sb_id = (sc->igu_base_sb + idx + CNIC_SUPPORT(sc));
10057     fp->fw_sb_id = (sc->base_fw_ndsb + idx + CNIC_SUPPORT(sc));
10058
10059     fp->cl_id = (CHIP_IS_E1x(sc)) ?
10060                     (SC_L_ID(sc) + idx) :
10061                     /* want client ID same as IGU SB ID for non-E1 */
10062                     fp->igu_sb_id;
10063     fp->cl_qzone_id = bxe_fp_qzone_id(fp);
10064
10065     /* setup sb indices */
10066     if (!CHIP_IS_E1x(sc)) {
10067         fp->sb_index_values  = fp->status_block.e2_sb->sb.index_values;
10068         fp->sb_running_index = fp->status_block.e2_sb->sb.running_index;
10069     } else {
10070         fp->sb_index_values  = fp->status_block.e1x_sb->sb.index_values;
10071         fp->sb_running_index = fp->status_block.e1x_sb->sb.running_index;
10072     }
10073
10074     /* init shortcut */
10075     fp->ustorm_rx_prods_offset = bxe_rx_ustorm_prods_offset(sc, fp);
10076
10077     fp->rx_cq_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_RX_CQ_CONS];
10078
10079     /*
10080      * XXX If multiple CoS is ever supported then each fastpath structure
10081      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
10082      */
10083     for (cos = 0; cos < sc->max_cos; cos++) {
10084         cids[cos] = idx;
10085     }
10086     fp->tx_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_TX_CQ_CONS_COS0];
10087
10088     /* nothing more for a VF to do */
10089     if (IS_VF(sc)) {
10090         return;
10091     }
10092
10093     bxe_init_sb(sc, fp->sb_dma.paddr, BXE_VF_ID_INVALID, FALSE,
10094                 fp->fw_sb_id, fp->igu_sb_id);
10095
10096     bxe_update_fp_sb_idx(fp);
10097
10098     /* Configure Queue State object */
10099     bit_set(&q_type, ECORE_Q_TYPE_HAS_RX);
10100     bit_set(&q_type, ECORE_Q_TYPE_HAS_TX);
10101
10102     ecore_init_queue_obj(sc,
10103                          &sc->sp_objs[idx].q_obj,
10104                          fp->cl_id,
10105                          cids,
10106                          sc->max_cos,
10107                          SC_FUNC(sc),
10108                          BXE_SP(sc, q_rdata),
10109                          BXE_SP_MAPPING(sc, q_rdata),
10110                          q_type);
10111
10112     /* configure classification DBs */
10113     ecore_init_mac_obj(sc,
10114                        &sc->sp_objs[idx].mac_obj,
10115                        fp->cl_id,
10116                        idx,
10117                        SC_FUNC(sc),
10118                        BXE_SP(sc, mac_rdata),
10119                        BXE_SP_MAPPING(sc, mac_rdata),
10120                        ECORE_FILTER_MAC_PENDING,
10121                        &sc->sp_state,
10122                        ECORE_OBJ_TYPE_RX_TX,
10123                        &sc->macs_pool);
10124
10125     BLOGD(sc, DBG_LOAD, "fp[%d]: sb=%p cl_id=%d fw_sb=%d igu_sb=%d\n",
10126           idx, fp->status_block.e2_sb, fp->cl_id, fp->fw_sb_id, fp->igu_sb_id);
10127 }
10128
10129 static inline void
10130 bxe_update_rx_prod(struct bxe_softc    *sc,
10131                    struct bxe_fastpath *fp,
10132                    uint16_t            rx_bd_prod,
10133                    uint16_t            rx_cq_prod,
10134                    uint16_t            rx_sge_prod)
10135 {
10136     struct ustorm_eth_rx_producers rx_prods = { 0 };
10137     uint32_t i;
10138
10139     /* update producers */
10140     rx_prods.bd_prod  = rx_bd_prod;
10141     rx_prods.cqe_prod = rx_cq_prod;
10142     rx_prods.sge_prod = rx_sge_prod;
10143
10144     /*
10145      * Make sure that the BD and SGE data is updated before updating the
10146      * producers since FW might read the BD/SGE right after the producer
10147      * is updated.
10148      * This is only applicable for weak-ordered memory model archs such
10149      * as IA-64. The following barrier is also mandatory since FW will
10150      * assumes BDs must have buffers.
10151      */
10152     wmb();
10153
10154     for (i = 0; i < (sizeof(rx_prods) / 4); i++) {
10155         REG_WR(sc,
10156                (fp->ustorm_rx_prods_offset + (i * 4)),
10157                ((uint32_t *)&rx_prods)[i]);
10158     }
10159
10160     wmb(); /* keep prod updates ordered */
10161
10162     BLOGD(sc, DBG_RX,
10163           "RX fp[%d]: wrote prods bd_prod=%u cqe_prod=%u sge_prod=%u\n",
10164           fp->index, rx_bd_prod, rx_cq_prod, rx_sge_prod);
10165 }
10166
10167 static void
10168 bxe_init_rx_rings(struct bxe_softc *sc)
10169 {
10170     struct bxe_fastpath *fp;
10171     int i;
10172
10173     for (i = 0; i < sc->num_queues; i++) {
10174         fp = &sc->fp[i];
10175
10176         fp->rx_bd_cons = 0;
10177
10178         /*
10179          * Activate the BD ring...
10180          * Warning, this will generate an interrupt (to the TSTORM)
10181          * so this can only be done after the chip is initialized
10182          */
10183         bxe_update_rx_prod(sc, fp,
10184                            fp->rx_bd_prod,
10185                            fp->rx_cq_prod,
10186                            fp->rx_sge_prod);
10187
10188         if (i != 0) {
10189             continue;
10190         }
10191
10192         if (CHIP_IS_E1(sc)) {
10193             REG_WR(sc,
10194                    (BAR_USTRORM_INTMEM +
10195                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc))),
10196                    U64_LO(fp->rcq_dma.paddr));
10197             REG_WR(sc,
10198                    (BAR_USTRORM_INTMEM +
10199                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc)) + 4),
10200                    U64_HI(fp->rcq_dma.paddr));
10201         }
10202     }
10203 }
10204
10205 static void
10206 bxe_init_tx_ring_one(struct bxe_fastpath *fp)
10207 {
10208     SET_FLAG(fp->tx_db.data.header.header, DOORBELL_HDR_DB_TYPE, 1);
10209     fp->tx_db.data.zero_fill1 = 0;
10210     fp->tx_db.data.prod = 0;
10211
10212     fp->tx_pkt_prod = 0;
10213     fp->tx_pkt_cons = 0;
10214     fp->tx_bd_prod = 0;
10215     fp->tx_bd_cons = 0;
10216     fp->eth_q_stats.tx_pkts = 0;
10217 }
10218
10219 static inline void
10220 bxe_init_tx_rings(struct bxe_softc *sc)
10221 {
10222     int i;
10223
10224     for (i = 0; i < sc->num_queues; i++) {
10225 #if 0
10226         uint8_t cos;
10227         for (cos = 0; cos < sc->max_cos; cos++) {
10228             bxe_init_tx_ring_one(&sc->fp[i].txdata[cos]);
10229         }
10230 #else
10231         bxe_init_tx_ring_one(&sc->fp[i]);
10232 #endif
10233     }
10234 }
10235
10236 static void
10237 bxe_init_def_sb(struct bxe_softc *sc)
10238 {
10239     struct host_sp_status_block *def_sb = sc->def_sb;
10240     bus_addr_t mapping = sc->def_sb_dma.paddr;
10241     int igu_sp_sb_index;
10242     int igu_seg_id;
10243     int port = SC_PORT(sc);
10244     int func = SC_FUNC(sc);
10245     int reg_offset, reg_offset_en5;
10246     uint64_t section;
10247     int index, sindex;
10248     struct hc_sp_status_block_data sp_sb_data;
10249
10250     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
10251
10252     if (CHIP_INT_MODE_IS_BC(sc)) {
10253         igu_sp_sb_index = DEF_SB_IGU_ID;
10254         igu_seg_id = HC_SEG_ACCESS_DEF;
10255     } else {
10256         igu_sp_sb_index = sc->igu_dsb_id;
10257         igu_seg_id = IGU_SEG_ACCESS_DEF;
10258     }
10259
10260     /* attentions */
10261     section = ((uint64_t)mapping +
10262                offsetof(struct host_sp_status_block, atten_status_block));
10263     def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
10264     sc->attn_state = 0;
10265
10266     reg_offset = (port) ?
10267                      MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
10268                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
10269     reg_offset_en5 = (port) ?
10270                          MISC_REG_AEU_ENABLE5_FUNC_1_OUT_0 :
10271                          MISC_REG_AEU_ENABLE5_FUNC_0_OUT_0;
10272
10273     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
10274         /* take care of sig[0]..sig[4] */
10275         for (sindex = 0; sindex < 4; sindex++) {
10276             sc->attn_group[index].sig[sindex] =
10277                 REG_RD(sc, (reg_offset + (sindex * 0x4) + (0x10 * index)));
10278         }
10279
10280         if (!CHIP_IS_E1x(sc)) {
10281             /*
10282              * enable5 is separate from the rest of the registers,
10283              * and the address skip is 4 and not 16 between the
10284              * different groups
10285              */
10286             sc->attn_group[index].sig[4] =
10287                 REG_RD(sc, (reg_offset_en5 + (0x4 * index)));
10288         } else {
10289             sc->attn_group[index].sig[4] = 0;
10290         }
10291     }
10292
10293     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10294         reg_offset = (port) ?
10295                          HC_REG_ATTN_MSG1_ADDR_L :
10296                          HC_REG_ATTN_MSG0_ADDR_L;
10297         REG_WR(sc, reg_offset, U64_LO(section));
10298         REG_WR(sc, (reg_offset + 4), U64_HI(section));
10299     } else if (!CHIP_IS_E1x(sc)) {
10300         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
10301         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
10302     }
10303
10304     section = ((uint64_t)mapping +
10305                offsetof(struct host_sp_status_block, sp_sb));
10306
10307     bxe_zero_sp_sb(sc);
10308
10309     /* PCI guarantees endianity of regpair */
10310     sp_sb_data.state           = SB_ENABLED;
10311     sp_sb_data.host_sb_addr.lo = U64_LO(section);
10312     sp_sb_data.host_sb_addr.hi = U64_HI(section);
10313     sp_sb_data.igu_sb_id       = igu_sp_sb_index;
10314     sp_sb_data.igu_seg_id      = igu_seg_id;
10315     sp_sb_data.p_func.pf_id    = func;
10316     sp_sb_data.p_func.vnic_id  = SC_VN(sc);
10317     sp_sb_data.p_func.vf_id    = 0xff;
10318
10319     bxe_wr_sp_sb_data(sc, &sp_sb_data);
10320
10321     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
10322 }
10323
10324 static void
10325 bxe_init_sp_ring(struct bxe_softc *sc)
10326 {
10327     atomic_store_rel_long(&sc->cq_spq_left, MAX_SPQ_PENDING);
10328     sc->spq_prod_idx = 0;
10329     sc->dsb_sp_prod = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_ETH_DEF_CONS];
10330     sc->spq_prod_bd = sc->spq;
10331     sc->spq_last_bd = (sc->spq_prod_bd + MAX_SP_DESC_CNT);
10332 }
10333
10334 static void
10335 bxe_init_eq_ring(struct bxe_softc *sc)
10336 {
10337     union event_ring_elem *elem;
10338     int i;
10339
10340     for (i = 1; i <= NUM_EQ_PAGES; i++) {
10341         elem = &sc->eq[EQ_DESC_CNT_PAGE * i - 1];
10342
10343         elem->next_page.addr.hi = htole32(U64_HI(sc->eq_dma.paddr +
10344                                                  BCM_PAGE_SIZE *
10345                                                  (i % NUM_EQ_PAGES)));
10346         elem->next_page.addr.lo = htole32(U64_LO(sc->eq_dma.paddr +
10347                                                  BCM_PAGE_SIZE *
10348                                                  (i % NUM_EQ_PAGES)));
10349     }
10350
10351     sc->eq_cons    = 0;
10352     sc->eq_prod    = NUM_EQ_DESC;
10353     sc->eq_cons_sb = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_EQ_CONS];
10354
10355     atomic_store_rel_long(&sc->eq_spq_left,
10356                           (min((MAX_SP_DESC_CNT - MAX_SPQ_PENDING),
10357                                NUM_EQ_DESC) - 1));
10358 }
10359
10360 static void
10361 bxe_init_internal_common(struct bxe_softc *sc)
10362 {
10363     int i;
10364
10365     if (IS_MF_SI(sc)) {
10366         /*
10367          * In switch independent mode, the TSTORM needs to accept
10368          * packets that failed classification, since approximate match
10369          * mac addresses aren't written to NIG LLH.
10370          */
10371         REG_WR8(sc,
10372                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10373                 2);
10374     } else if (!CHIP_IS_E1(sc)) { /* 57710 doesn't support MF */
10375         REG_WR8(sc,
10376                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10377                 0);
10378     }
10379
10380     /*
10381      * Zero this manually as its initialization is currently missing
10382      * in the initTool.
10383      */
10384     for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++) {
10385         REG_WR(sc,
10386                (BAR_USTRORM_INTMEM + USTORM_AGG_DATA_OFFSET + (i * 4)),
10387                0);
10388     }
10389
10390     if (!CHIP_IS_E1x(sc)) {
10391         REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET),
10392                 CHIP_INT_MODE_IS_BC(sc) ? HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
10393     }
10394 }
10395
10396 static void
10397 bxe_init_internal(struct bxe_softc *sc,
10398                   uint32_t         load_code)
10399 {
10400     switch (load_code) {
10401     case FW_MSG_CODE_DRV_LOAD_COMMON:
10402     case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
10403         bxe_init_internal_common(sc);
10404         /* no break */
10405
10406     case FW_MSG_CODE_DRV_LOAD_PORT:
10407         /* nothing to do */
10408         /* no break */
10409
10410     case FW_MSG_CODE_DRV_LOAD_FUNCTION:
10411         /* internal memory per function is initialized inside bxe_pf_init */
10412         break;
10413
10414     default:
10415         BLOGE(sc, "Unknown load_code (0x%x) from MCP\n", load_code);
10416         break;
10417     }
10418 }
10419
10420 static void
10421 storm_memset_func_cfg(struct bxe_softc                         *sc,
10422                       struct tstorm_eth_function_common_config *tcfg,
10423                       uint16_t                                  abs_fid)
10424 {
10425     uint32_t addr;
10426     size_t size;
10427
10428     addr = (BAR_TSTRORM_INTMEM +
10429             TSTORM_FUNCTION_COMMON_CONFIG_OFFSET(abs_fid));
10430     size = sizeof(struct tstorm_eth_function_common_config);
10431     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)tcfg);
10432 }
10433
10434 static void
10435 bxe_func_init(struct bxe_softc            *sc,
10436               struct bxe_func_init_params *p)
10437 {
10438     struct tstorm_eth_function_common_config tcfg = { 0 };
10439
10440     if (CHIP_IS_E1x(sc)) {
10441         storm_memset_func_cfg(sc, &tcfg, p->func_id);
10442     }
10443
10444     /* Enable the function in the FW */
10445     storm_memset_vf_to_pf(sc, p->func_id, p->pf_id);
10446     storm_memset_func_en(sc, p->func_id, 1);
10447
10448     /* spq */
10449     if (p->func_flgs & FUNC_FLG_SPQ) {
10450         storm_memset_spq_addr(sc, p->spq_map, p->func_id);
10451         REG_WR(sc,
10452                (XSEM_REG_FAST_MEMORY + XSTORM_SPQ_PROD_OFFSET(p->func_id)),
10453                p->spq_prod);
10454     }
10455 }
10456
10457 /*
10458  * Calculates the sum of vn_min_rates.
10459  * It's needed for further normalizing of the min_rates.
10460  * Returns:
10461  *   sum of vn_min_rates.
10462  *     or
10463  *   0 - if all the min_rates are 0.
10464  * In the later case fainess algorithm should be deactivated.
10465  * If all min rates are not zero then those that are zeroes will be set to 1.
10466  */
10467 static void
10468 bxe_calc_vn_min(struct bxe_softc       *sc,
10469                 struct cmng_init_input *input)
10470 {
10471     uint32_t vn_cfg;
10472     uint32_t vn_min_rate;
10473     int all_zero = 1;
10474     int vn;
10475
10476     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10477         vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10478         vn_min_rate = (((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
10479                         FUNC_MF_CFG_MIN_BW_SHIFT) * 100);
10480
10481         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10482             /* skip hidden VNs */
10483             vn_min_rate = 0;
10484         } else if (!vn_min_rate) {
10485             /* If min rate is zero - set it to 100 */
10486             vn_min_rate = DEF_MIN_RATE;
10487         } else {
10488             all_zero = 0;
10489         }
10490
10491         input->vnic_min_rate[vn] = vn_min_rate;
10492     }
10493
10494     /* if ETS or all min rates are zeros - disable fairness */
10495     if (BXE_IS_ETS_ENABLED(sc)) {
10496         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10497         BLOGD(sc, DBG_LOAD, "Fairness disabled (ETS)\n");
10498     } else if (all_zero) {
10499         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10500         BLOGD(sc, DBG_LOAD,
10501               "Fariness disabled (all MIN values are zeroes)\n");
10502     } else {
10503         input->flags.cmng_enables |= CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10504     }
10505 }
10506
10507 static inline uint16_t
10508 bxe_extract_max_cfg(struct bxe_softc *sc,
10509                     uint32_t         mf_cfg)
10510 {
10511     uint16_t max_cfg = ((mf_cfg & FUNC_MF_CFG_MAX_BW_MASK) >>
10512                         FUNC_MF_CFG_MAX_BW_SHIFT);
10513
10514     if (!max_cfg) {
10515         BLOGD(sc, DBG_LOAD, "Max BW configured to 0 - using 100 instead\n");
10516         max_cfg = 100;
10517     }
10518
10519     return (max_cfg);
10520 }
10521
10522 static void
10523 bxe_calc_vn_max(struct bxe_softc       *sc,
10524                 int                    vn,
10525                 struct cmng_init_input *input)
10526 {
10527     uint16_t vn_max_rate;
10528     uint32_t vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10529     uint32_t max_cfg;
10530
10531     if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10532         vn_max_rate = 0;
10533     } else {
10534         max_cfg = bxe_extract_max_cfg(sc, vn_cfg);
10535
10536         if (IS_MF_SI(sc)) {
10537             /* max_cfg in percents of linkspeed */
10538             vn_max_rate = ((sc->link_vars.line_speed * max_cfg) / 100);
10539         } else { /* SD modes */
10540             /* max_cfg is absolute in 100Mb units */
10541             vn_max_rate = (max_cfg * 100);
10542         }
10543     }
10544
10545     BLOGD(sc, DBG_LOAD, "vn %d: vn_max_rate %d\n", vn, vn_max_rate);
10546
10547     input->vnic_max_rate[vn] = vn_max_rate;
10548 }
10549
10550 static void
10551 bxe_cmng_fns_init(struct bxe_softc *sc,
10552                   uint8_t          read_cfg,
10553                   uint8_t          cmng_type)
10554 {
10555     struct cmng_init_input input;
10556     int vn;
10557
10558     memset(&input, 0, sizeof(struct cmng_init_input));
10559
10560     input.port_rate = sc->link_vars.line_speed;
10561
10562     if (cmng_type == CMNG_FNS_MINMAX) {
10563         /* read mf conf from shmem */
10564         if (read_cfg) {
10565             bxe_read_mf_cfg(sc);
10566         }
10567
10568         /* get VN min rate and enable fairness if not 0 */
10569         bxe_calc_vn_min(sc, &input);
10570
10571         /* get VN max rate */
10572         if (sc->port.pmf) {
10573             for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10574                 bxe_calc_vn_max(sc, vn, &input);
10575             }
10576         }
10577
10578         /* always enable rate shaping and fairness */
10579         input.flags.cmng_enables |= CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
10580
10581         ecore_init_cmng(&input, &sc->cmng);
10582         return;
10583     }
10584
10585     /* rate shaping and fairness are disabled */
10586     BLOGD(sc, DBG_LOAD, "rate shaping and fairness have been disabled\n");
10587 }
10588
10589 static int
10590 bxe_get_cmng_fns_mode(struct bxe_softc *sc)
10591 {
10592     if (CHIP_REV_IS_SLOW(sc)) {
10593         return (CMNG_FNS_NONE);
10594     }
10595
10596     if (IS_MF(sc)) {
10597         return (CMNG_FNS_MINMAX);
10598     }
10599
10600     return (CMNG_FNS_NONE);
10601 }
10602
10603 static void
10604 storm_memset_cmng(struct bxe_softc *sc,
10605                   struct cmng_init *cmng,
10606                   uint8_t          port)
10607 {
10608     int vn;
10609     int func;
10610     uint32_t addr;
10611     size_t size;
10612
10613     addr = (BAR_XSTRORM_INTMEM +
10614             XSTORM_CMNG_PER_PORT_VARS_OFFSET(port));
10615     size = sizeof(struct cmng_struct_per_port);
10616     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)&cmng->port);
10617
10618     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10619         func = func_by_vn(sc, vn);
10620
10621         addr = (BAR_XSTRORM_INTMEM +
10622                 XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func));
10623         size = sizeof(struct rate_shaping_vars_per_vn);
10624         ecore_storm_memset_struct(sc, addr, size,
10625                                   (uint32_t *)&cmng->vnic.vnic_max_rate[vn]);
10626
10627         addr = (BAR_XSTRORM_INTMEM +
10628                 XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func));
10629         size = sizeof(struct fairness_vars_per_vn);
10630         ecore_storm_memset_struct(sc, addr, size,
10631                                   (uint32_t *)&cmng->vnic.vnic_min_rate[vn]);
10632     }
10633 }
10634
10635 static void
10636 bxe_pf_init(struct bxe_softc *sc)
10637 {
10638     struct bxe_func_init_params func_init = { 0 };
10639     struct event_ring_data eq_data = { { 0 } };
10640     uint16_t flags;
10641
10642     if (!CHIP_IS_E1x(sc)) {
10643         /* reset IGU PF statistics: MSIX + ATTN */
10644         /* PF */
10645         REG_WR(sc,
10646                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10647                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10648                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10649                0);
10650         /* ATTN */
10651         REG_WR(sc,
10652                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10653                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10654                 (BXE_IGU_STAS_MSG_PF_CNT * 4) +
10655                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10656                0);
10657     }
10658
10659     /* function setup flags */
10660     flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
10661
10662     /*
10663      * This flag is relevant for E1x only.
10664      * E2 doesn't have a TPA configuration in a function level.
10665      */
10666     flags |= (sc->ifnet->if_capenable & IFCAP_LRO) ? FUNC_FLG_TPA : 0;
10667
10668     func_init.func_flgs = flags;
10669     func_init.pf_id     = SC_FUNC(sc);
10670     func_init.func_id   = SC_FUNC(sc);
10671     func_init.spq_map   = sc->spq_dma.paddr;
10672     func_init.spq_prod  = sc->spq_prod_idx;
10673
10674     bxe_func_init(sc, &func_init);
10675
10676     memset(&sc->cmng, 0, sizeof(struct cmng_struct_per_port));
10677
10678     /*
10679      * Congestion management values depend on the link rate.
10680      * There is no active link so initial link rate is set to 10Gbps.
10681      * When the link comes up the congestion management values are
10682      * re-calculated according to the actual link rate.
10683      */
10684     sc->link_vars.line_speed = SPEED_10000;
10685     bxe_cmng_fns_init(sc, TRUE, bxe_get_cmng_fns_mode(sc));
10686
10687     /* Only the PMF sets the HW */
10688     if (sc->port.pmf) {
10689         storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
10690     }
10691
10692     /* init Event Queue - PCI bus guarantees correct endainity */
10693     eq_data.base_addr.hi = U64_HI(sc->eq_dma.paddr);
10694     eq_data.base_addr.lo = U64_LO(sc->eq_dma.paddr);
10695     eq_data.producer     = sc->eq_prod;
10696     eq_data.index_id     = HC_SP_INDEX_EQ_CONS;
10697     eq_data.sb_id        = DEF_SB_ID;
10698     storm_memset_eq_data(sc, &eq_data, SC_FUNC(sc));
10699 }
10700
10701 static void
10702 bxe_hc_int_enable(struct bxe_softc *sc)
10703 {
10704     int port = SC_PORT(sc);
10705     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10706     uint32_t val = REG_RD(sc, addr);
10707     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10708     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10709                            (sc->intr_count == 1)) ? TRUE : FALSE;
10710     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10711
10712     if (msix) {
10713         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10714                  HC_CONFIG_0_REG_INT_LINE_EN_0);
10715         val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10716                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10717         if (single_msix) {
10718             val |= HC_CONFIG_0_REG_SINGLE_ISR_EN_0;
10719         }
10720     } else if (msi) {
10721         val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
10722         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10723                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10724                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10725     } else {
10726         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10727                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10728                 HC_CONFIG_0_REG_INT_LINE_EN_0 |
10729                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10730
10731         if (!CHIP_IS_E1(sc)) {
10732             BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n",
10733                   val, port, addr);
10734
10735             REG_WR(sc, addr, val);
10736
10737             val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
10738         }
10739     }
10740
10741     if (CHIP_IS_E1(sc)) {
10742         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0x1FFFF);
10743     }
10744
10745     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x) mode %s\n",
10746           val, port, addr, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10747
10748     REG_WR(sc, addr, val);
10749
10750     /* ensure that HC_CONFIG is written before leading/trailing edge config */
10751     mb();
10752
10753     if (!CHIP_IS_E1(sc)) {
10754         /* init leading/trailing edge */
10755         if (IS_MF(sc)) {
10756             val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10757             if (sc->port.pmf) {
10758                 /* enable nig and gpio3 attention */
10759                 val |= 0x1100;
10760             }
10761         } else {
10762             val = 0xffff;
10763         }
10764
10765         REG_WR(sc, (HC_REG_TRAILING_EDGE_0 + port*8), val);
10766         REG_WR(sc, (HC_REG_LEADING_EDGE_0 + port*8), val);
10767     }
10768
10769     /* make sure that interrupts are indeed enabled from here on */
10770     mb();
10771 }
10772
10773 static void
10774 bxe_igu_int_enable(struct bxe_softc *sc)
10775 {
10776     uint32_t val;
10777     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10778     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10779                            (sc->intr_count == 1)) ? TRUE : FALSE;
10780     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10781
10782     val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10783
10784     if (msix) {
10785         val &= ~(IGU_PF_CONF_INT_LINE_EN |
10786                  IGU_PF_CONF_SINGLE_ISR_EN);
10787         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10788                 IGU_PF_CONF_ATTN_BIT_EN);
10789         if (single_msix) {
10790             val |= IGU_PF_CONF_SINGLE_ISR_EN;
10791         }
10792     } else if (msi) {
10793         val &= ~IGU_PF_CONF_INT_LINE_EN;
10794         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10795                 IGU_PF_CONF_ATTN_BIT_EN |
10796                 IGU_PF_CONF_SINGLE_ISR_EN);
10797     } else {
10798         val &= ~IGU_PF_CONF_MSI_MSIX_EN;
10799         val |= (IGU_PF_CONF_INT_LINE_EN |
10800                 IGU_PF_CONF_ATTN_BIT_EN |
10801                 IGU_PF_CONF_SINGLE_ISR_EN);
10802     }
10803
10804     /* clean previous status - need to configure igu prior to ack*/
10805     if ((!msix) || single_msix) {
10806         REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10807         bxe_ack_int(sc);
10808     }
10809
10810     val |= IGU_PF_CONF_FUNC_EN;
10811
10812     BLOGD(sc, DBG_INTR, "write 0x%x to IGU mode %s\n",
10813           val, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10814
10815     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10816
10817     mb();
10818
10819     /* init leading/trailing edge */
10820     if (IS_MF(sc)) {
10821         val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10822         if (sc->port.pmf) {
10823             /* enable nig and gpio3 attention */
10824             val |= 0x1100;
10825         }
10826     } else {
10827         val = 0xffff;
10828     }
10829
10830     REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
10831     REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
10832
10833     /* make sure that interrupts are indeed enabled from here on */
10834     mb();
10835 }
10836
10837 static void
10838 bxe_int_enable(struct bxe_softc *sc)
10839 {
10840     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10841         bxe_hc_int_enable(sc);
10842     } else {
10843         bxe_igu_int_enable(sc);
10844     }
10845 }
10846
10847 static void
10848 bxe_hc_int_disable(struct bxe_softc *sc)
10849 {
10850     int port = SC_PORT(sc);
10851     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10852     uint32_t val = REG_RD(sc, addr);
10853
10854     /*
10855      * In E1 we must use only PCI configuration space to disable MSI/MSIX
10856      * capablility. It's forbidden to disable IGU_PF_CONF_MSI_MSIX_EN in HC
10857      * block
10858      */
10859     if (CHIP_IS_E1(sc)) {
10860         /*
10861          * Since IGU_PF_CONF_MSI_MSIX_EN still always on use mask register
10862          * to prevent from HC sending interrupts after we exit the function
10863          */
10864         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0);
10865
10866         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10867                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10868                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10869     } else {
10870         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10871                  HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10872                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10873                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10874     }
10875
10876     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n", val, port, addr);
10877
10878     /* flush all outstanding writes */
10879     mb();
10880
10881     REG_WR(sc, addr, val);
10882     if (REG_RD(sc, addr) != val) {
10883         BLOGE(sc, "proper val not read from HC IGU!\n");
10884     }
10885 }
10886
10887 static void
10888 bxe_igu_int_disable(struct bxe_softc *sc)
10889 {
10890     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10891
10892     val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
10893              IGU_PF_CONF_INT_LINE_EN |
10894              IGU_PF_CONF_ATTN_BIT_EN);
10895
10896     BLOGD(sc, DBG_INTR, "write %x to IGU\n", val);
10897
10898     /* flush all outstanding writes */
10899     mb();
10900
10901     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10902     if (REG_RD(sc, IGU_REG_PF_CONFIGURATION) != val) {
10903         BLOGE(sc, "proper val not read from IGU!\n");
10904     }
10905 }
10906
10907 static void
10908 bxe_int_disable(struct bxe_softc *sc)
10909 {
10910     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10911         bxe_hc_int_disable(sc);
10912     } else {
10913         bxe_igu_int_disable(sc);
10914     }
10915 }
10916
10917 static void
10918 bxe_nic_init(struct bxe_softc *sc,
10919              int              load_code)
10920 {
10921     int i;
10922
10923     for (i = 0; i < sc->num_queues; i++) {
10924         bxe_init_eth_fp(sc, i);
10925     }
10926
10927     rmb(); /* ensure status block indices were read */
10928
10929     bxe_init_rx_rings(sc);
10930     bxe_init_tx_rings(sc);
10931
10932     if (IS_VF(sc)) {
10933         return;
10934     }
10935
10936     /* initialize MOD_ABS interrupts */
10937     elink_init_mod_abs_int(sc, &sc->link_vars,
10938                            sc->devinfo.chip_id,
10939                            sc->devinfo.shmem_base,
10940                            sc->devinfo.shmem2_base,
10941                            SC_PORT(sc));
10942
10943     bxe_init_def_sb(sc);
10944     bxe_update_dsb_idx(sc);
10945     bxe_init_sp_ring(sc);
10946     bxe_init_eq_ring(sc);
10947     bxe_init_internal(sc, load_code);
10948     bxe_pf_init(sc);
10949     bxe_stats_init(sc);
10950
10951     /* flush all before enabling interrupts */
10952     mb();
10953
10954     bxe_int_enable(sc);
10955
10956     /* check for SPIO5 */
10957     bxe_attn_int_deasserted0(sc,
10958                              REG_RD(sc,
10959                                     (MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
10960                                      SC_PORT(sc)*4)) &
10961                              AEU_INPUTS_ATTN_BITS_SPIO5);
10962 }
10963
10964 static inline void
10965 bxe_init_objs(struct bxe_softc *sc)
10966 {
10967     /* mcast rules must be added to tx if tx switching is enabled */
10968     ecore_obj_type o_type =
10969         (sc->flags & BXE_TX_SWITCHING) ? ECORE_OBJ_TYPE_RX_TX :
10970                                          ECORE_OBJ_TYPE_RX;
10971
10972     /* RX_MODE controlling object */
10973     ecore_init_rx_mode_obj(sc, &sc->rx_mode_obj);
10974
10975     /* multicast configuration controlling object */
10976     ecore_init_mcast_obj(sc,
10977                          &sc->mcast_obj,
10978                          sc->fp[0].cl_id,
10979                          sc->fp[0].index,
10980                          SC_FUNC(sc),
10981                          SC_FUNC(sc),
10982                          BXE_SP(sc, mcast_rdata),
10983                          BXE_SP_MAPPING(sc, mcast_rdata),
10984                          ECORE_FILTER_MCAST_PENDING,
10985                          &sc->sp_state,
10986                          o_type);
10987
10988     /* Setup CAM credit pools */
10989     ecore_init_mac_credit_pool(sc,
10990                                &sc->macs_pool,
10991                                SC_FUNC(sc),
10992                                CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10993                                                  VNICS_PER_PATH(sc));
10994
10995     ecore_init_vlan_credit_pool(sc,
10996                                 &sc->vlans_pool,
10997                                 SC_ABS_FUNC(sc) >> 1,
10998                                 CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10999                                                   VNICS_PER_PATH(sc));
11000
11001     /* RSS configuration object */
11002     ecore_init_rss_config_obj(sc,
11003                               &sc->rss_conf_obj,
11004                               sc->fp[0].cl_id,
11005                               sc->fp[0].index,
11006                               SC_FUNC(sc),
11007                               SC_FUNC(sc),
11008                               BXE_SP(sc, rss_rdata),
11009                               BXE_SP_MAPPING(sc, rss_rdata),
11010                               ECORE_FILTER_RSS_CONF_PENDING,
11011                               &sc->sp_state, ECORE_OBJ_TYPE_RX);
11012 }
11013
11014 /*
11015  * Initialize the function. This must be called before sending CLIENT_SETUP
11016  * for the first client.
11017  */
11018 static inline int
11019 bxe_func_start(struct bxe_softc *sc)
11020 {
11021     struct ecore_func_state_params func_params = { NULL };
11022     struct ecore_func_start_params *start_params = &func_params.params.start;
11023
11024     /* Prepare parameters for function state transitions */
11025     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
11026
11027     func_params.f_obj = &sc->func_obj;
11028     func_params.cmd = ECORE_F_CMD_START;
11029
11030     /* Function parameters */
11031     start_params->mf_mode     = sc->devinfo.mf_info.mf_mode;
11032     start_params->sd_vlan_tag = OVLAN(sc);
11033
11034     if (CHIP_IS_E2(sc) || CHIP_IS_E3(sc)) {
11035         start_params->network_cos_mode = STATIC_COS;
11036     } else { /* CHIP_IS_E1X */
11037         start_params->network_cos_mode = FW_WRR;
11038     }
11039
11040     start_params->gre_tunnel_mode = 0;
11041     start_params->gre_tunnel_rss  = 0;
11042
11043     return (ecore_func_state_change(sc, &func_params));
11044 }
11045
11046 static int
11047 bxe_set_power_state(struct bxe_softc *sc,
11048                     uint8_t          state)
11049 {
11050     uint16_t pmcsr;
11051
11052     /* If there is no power capability, silently succeed */
11053     if (!(sc->devinfo.pcie_cap_flags & BXE_PM_CAPABLE_FLAG)) {
11054         BLOGW(sc, "No power capability\n");
11055         return (0);
11056     }
11057
11058     pmcsr = pci_read_config(sc->dev,
11059                             (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11060                             2);
11061
11062     switch (state) {
11063     case PCI_PM_D0:
11064         pci_write_config(sc->dev,
11065                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11066                          ((pmcsr & ~PCIM_PSTAT_DMASK) | PCIM_PSTAT_PME), 2);
11067
11068         if (pmcsr & PCIM_PSTAT_DMASK) {
11069             /* delay required during transition out of D3hot */
11070             DELAY(20000);
11071         }
11072
11073         break;
11074
11075     case PCI_PM_D3hot:
11076         /* XXX if there are other clients above don't shut down the power */
11077
11078         /* don't shut down the power for emulation and FPGA */
11079         if (CHIP_REV_IS_SLOW(sc)) {
11080             return (0);
11081         }
11082
11083         pmcsr &= ~PCIM_PSTAT_DMASK;
11084         pmcsr |= PCIM_PSTAT_D3;
11085
11086         if (sc->wol) {
11087             pmcsr |= PCIM_PSTAT_PMEENABLE;
11088         }
11089
11090         pci_write_config(sc->dev,
11091                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11092                          pmcsr, 4);
11093
11094         /*
11095          * No more memory access after this point until device is brought back
11096          * to D0 state.
11097          */
11098         break;
11099
11100     default:
11101         BLOGE(sc, "Can't support PCI power state = %d\n", state);
11102         return (-1);
11103     }
11104
11105     return (0);
11106 }
11107
11108
11109 /* return true if succeeded to acquire the lock */
11110 static uint8_t
11111 bxe_trylock_hw_lock(struct bxe_softc *sc,
11112                     uint32_t         resource)
11113 {
11114     uint32_t lock_status;
11115     uint32_t resource_bit = (1 << resource);
11116     int func = SC_FUNC(sc);
11117     uint32_t hw_lock_control_reg;
11118
11119     BLOGD(sc, DBG_LOAD, "Trying to take a resource lock 0x%x\n", resource);
11120
11121     /* Validating that the resource is within range */
11122     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
11123         BLOGD(sc, DBG_LOAD,
11124               "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
11125               resource, HW_LOCK_MAX_RESOURCE_VALUE);
11126         return (FALSE);
11127     }
11128
11129     if (func <= 5) {
11130         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
11131     } else {
11132         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
11133     }
11134
11135     /* try to acquire the lock */
11136     REG_WR(sc, hw_lock_control_reg + 4, resource_bit);
11137     lock_status = REG_RD(sc, hw_lock_control_reg);
11138     if (lock_status & resource_bit) {
11139         return (TRUE);
11140     }
11141
11142     BLOGE(sc, "Failed to get a resource lock 0x%x\n", resource);
11143
11144     return (FALSE);
11145 }
11146
11147 /*
11148  * Get the recovery leader resource id according to the engine this function
11149  * belongs to. Currently only only 2 engines is supported.
11150  */
11151 static int
11152 bxe_get_leader_lock_resource(struct bxe_softc *sc)
11153 {
11154     if (SC_PATH(sc)) {
11155         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_1);
11156     } else {
11157         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_0);
11158     }
11159 }
11160
11161 /* try to acquire a leader lock for current engine */
11162 static uint8_t
11163 bxe_trylock_leader_lock(struct bxe_softc *sc)
11164 {
11165     return (bxe_trylock_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11166 }
11167
11168 static int
11169 bxe_release_leader_lock(struct bxe_softc *sc)
11170 {
11171     return (bxe_release_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11172 }
11173
11174 /* close gates #2, #3 and #4 */
11175 static void
11176 bxe_set_234_gates(struct bxe_softc *sc,
11177                   uint8_t          close)
11178 {
11179     uint32_t val;
11180
11181     /* gates #2 and #4a are closed/opened for "not E1" only */
11182     if (!CHIP_IS_E1(sc)) {
11183         /* #4 */
11184         REG_WR(sc, PXP_REG_HST_DISCARD_DOORBELLS, !!close);
11185         /* #2 */
11186         REG_WR(sc, PXP_REG_HST_DISCARD_INTERNAL_WRITES, !!close);
11187     }
11188
11189     /* #3 */
11190     if (CHIP_IS_E1x(sc)) {
11191         /* prevent interrupts from HC on both ports */
11192         val = REG_RD(sc, HC_REG_CONFIG_1);
11193         REG_WR(sc, HC_REG_CONFIG_1,
11194                (!close) ? (val | HC_CONFIG_1_REG_BLOCK_DISABLE_1) :
11195                (val & ~(uint32_t)HC_CONFIG_1_REG_BLOCK_DISABLE_1));
11196
11197         val = REG_RD(sc, HC_REG_CONFIG_0);
11198         REG_WR(sc, HC_REG_CONFIG_0,
11199                (!close) ? (val | HC_CONFIG_0_REG_BLOCK_DISABLE_0) :
11200                (val & ~(uint32_t)HC_CONFIG_0_REG_BLOCK_DISABLE_0));
11201     } else {
11202         /* Prevent incomming interrupts in IGU */
11203         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
11204
11205         REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION,
11206                (!close) ?
11207                (val | IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE) :
11208                (val & ~(uint32_t)IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE));
11209     }
11210
11211     BLOGD(sc, DBG_LOAD, "%s gates #2, #3 and #4\n",
11212           close ? "closing" : "opening");
11213
11214     wmb();
11215 }
11216
11217 /* poll for pending writes bit, it should get cleared in no more than 1s */
11218 static int
11219 bxe_er_poll_igu_vq(struct bxe_softc *sc)
11220 {
11221     uint32_t cnt = 1000;
11222     uint32_t pend_bits = 0;
11223
11224     do {
11225         pend_bits = REG_RD(sc, IGU_REG_PENDING_BITS_STATUS);
11226
11227         if (pend_bits == 0) {
11228             break;
11229         }
11230
11231         DELAY(1000);
11232     } while (--cnt > 0);
11233
11234     if (cnt == 0) {
11235         BLOGE(sc, "Still pending IGU requests bits=0x%08x!\n", pend_bits);
11236         return (-1);
11237     }
11238
11239     return (0);
11240 }
11241
11242 #define SHARED_MF_CLP_MAGIC  0x80000000 /* 'magic' bit */
11243
11244 static void
11245 bxe_clp_reset_prep(struct bxe_softc *sc,
11246                    uint32_t         *magic_val)
11247 {
11248     /* Do some magic... */
11249     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11250     *magic_val = val & SHARED_MF_CLP_MAGIC;
11251     MFCFG_WR(sc, shared_mf_config.clp_mb, val | SHARED_MF_CLP_MAGIC);
11252 }
11253
11254 /* restore the value of the 'magic' bit */
11255 static void
11256 bxe_clp_reset_done(struct bxe_softc *sc,
11257                    uint32_t         magic_val)
11258 {
11259     /* Restore the 'magic' bit value... */
11260     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11261     MFCFG_WR(sc, shared_mf_config.clp_mb,
11262               (val & (~SHARED_MF_CLP_MAGIC)) | magic_val);
11263 }
11264
11265 /* prepare for MCP reset, takes care of CLP configurations */
11266 static void
11267 bxe_reset_mcp_prep(struct bxe_softc *sc,
11268                    uint32_t         *magic_val)
11269 {
11270     uint32_t shmem;
11271     uint32_t validity_offset;
11272
11273     /* set `magic' bit in order to save MF config */
11274     if (!CHIP_IS_E1(sc)) {
11275         bxe_clp_reset_prep(sc, magic_val);
11276     }
11277
11278     /* get shmem offset */
11279     shmem = REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11280     validity_offset =
11281         offsetof(struct shmem_region, validity_map[SC_PORT(sc)]);
11282
11283     /* Clear validity map flags */
11284     if (shmem > 0) {
11285         REG_WR(sc, shmem + validity_offset, 0);
11286     }
11287 }
11288
11289 #define MCP_TIMEOUT      5000   /* 5 seconds (in ms) */
11290 #define MCP_ONE_TIMEOUT  100    /* 100 ms */
11291
11292 static void
11293 bxe_mcp_wait_one(struct bxe_softc *sc)
11294 {
11295     /* special handling for emulation and FPGA (10 times longer) */
11296     if (CHIP_REV_IS_SLOW(sc)) {
11297         DELAY((MCP_ONE_TIMEOUT*10) * 1000);
11298     } else {
11299         DELAY((MCP_ONE_TIMEOUT) * 1000);
11300     }
11301 }
11302
11303 /* initialize shmem_base and waits for validity signature to appear */
11304 static int
11305 bxe_init_shmem(struct bxe_softc *sc)
11306 {
11307     int cnt = 0;
11308     uint32_t val = 0;
11309
11310     do {
11311         sc->devinfo.shmem_base     =
11312         sc->link_params.shmem_base =
11313             REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11314
11315         if (sc->devinfo.shmem_base) {
11316             val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
11317             if (val & SHR_MEM_VALIDITY_MB)
11318                 return (0);
11319         }
11320
11321         bxe_mcp_wait_one(sc);
11322
11323     } while (cnt++ < (MCP_TIMEOUT / MCP_ONE_TIMEOUT));
11324
11325     BLOGE(sc, "BAD MCP validity signature\n");
11326
11327     return (-1);
11328 }
11329
11330 static int
11331 bxe_reset_mcp_comp(struct bxe_softc *sc,
11332                    uint32_t         magic_val)
11333 {
11334     int rc = bxe_init_shmem(sc);
11335
11336     /* Restore the `magic' bit value */
11337     if (!CHIP_IS_E1(sc)) {
11338         bxe_clp_reset_done(sc, magic_val);
11339     }
11340
11341     return (rc);
11342 }
11343
11344 static void
11345 bxe_pxp_prep(struct bxe_softc *sc)
11346 {
11347     if (!CHIP_IS_E1(sc)) {
11348         REG_WR(sc, PXP2_REG_RD_START_INIT, 0);
11349         REG_WR(sc, PXP2_REG_RQ_RBC_DONE, 0);
11350         wmb();
11351     }
11352 }
11353
11354 /*
11355  * Reset the whole chip except for:
11356  *      - PCIE core
11357  *      - PCI Glue, PSWHST, PXP/PXP2 RF (all controlled by one reset bit)
11358  *      - IGU
11359  *      - MISC (including AEU)
11360  *      - GRC
11361  *      - RBCN, RBCP
11362  */
11363 static void
11364 bxe_process_kill_chip_reset(struct bxe_softc *sc,
11365                             uint8_t          global)
11366 {
11367     uint32_t not_reset_mask1, reset_mask1, not_reset_mask2, reset_mask2;
11368     uint32_t global_bits2, stay_reset2;
11369
11370     /*
11371      * Bits that have to be set in reset_mask2 if we want to reset 'global'
11372      * (per chip) blocks.
11373      */
11374     global_bits2 =
11375         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CPU |
11376         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CORE;
11377
11378     /*
11379      * Don't reset the following blocks.
11380      * Important: per port blocks (such as EMAC, BMAC, UMAC) can't be
11381      *            reset, as in 4 port device they might still be owned
11382      *            by the MCP (there is only one leader per path).
11383      */
11384     not_reset_mask1 =
11385         MISC_REGISTERS_RESET_REG_1_RST_HC |
11386         MISC_REGISTERS_RESET_REG_1_RST_PXPV |
11387         MISC_REGISTERS_RESET_REG_1_RST_PXP;
11388
11389     not_reset_mask2 =
11390         MISC_REGISTERS_RESET_REG_2_RST_PCI_MDIO |
11391         MISC_REGISTERS_RESET_REG_2_RST_EMAC0_HARD_CORE |
11392         MISC_REGISTERS_RESET_REG_2_RST_EMAC1_HARD_CORE |
11393         MISC_REGISTERS_RESET_REG_2_RST_MISC_CORE |
11394         MISC_REGISTERS_RESET_REG_2_RST_RBCN |
11395         MISC_REGISTERS_RESET_REG_2_RST_GRC  |
11396         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_REG_HARD_CORE |
11397         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_HARD_CORE_RST_B |
11398         MISC_REGISTERS_RESET_REG_2_RST_ATC |
11399         MISC_REGISTERS_RESET_REG_2_PGLC |
11400         MISC_REGISTERS_RESET_REG_2_RST_BMAC0 |
11401         MISC_REGISTERS_RESET_REG_2_RST_BMAC1 |
11402         MISC_REGISTERS_RESET_REG_2_RST_EMAC0 |
11403         MISC_REGISTERS_RESET_REG_2_RST_EMAC1 |
11404         MISC_REGISTERS_RESET_REG_2_UMAC0 |
11405         MISC_REGISTERS_RESET_REG_2_UMAC1;
11406
11407     /*
11408      * Keep the following blocks in reset:
11409      *  - all xxMACs are handled by the elink code.
11410      */
11411     stay_reset2 =
11412         MISC_REGISTERS_RESET_REG_2_XMAC |
11413         MISC_REGISTERS_RESET_REG_2_XMAC_SOFT;
11414
11415     /* Full reset masks according to the chip */
11416     reset_mask1 = 0xffffffff;
11417
11418     if (CHIP_IS_E1(sc))
11419         reset_mask2 = 0xffff;
11420     else if (CHIP_IS_E1H(sc))
11421         reset_mask2 = 0x1ffff;
11422     else if (CHIP_IS_E2(sc))
11423         reset_mask2 = 0xfffff;
11424     else /* CHIP_IS_E3 */
11425         reset_mask2 = 0x3ffffff;
11426
11427     /* Don't reset global blocks unless we need to */
11428     if (!global)
11429         reset_mask2 &= ~global_bits2;
11430
11431     /*
11432      * In case of attention in the QM, we need to reset PXP
11433      * (MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR) before QM
11434      * because otherwise QM reset would release 'close the gates' shortly
11435      * before resetting the PXP, then the PSWRQ would send a write
11436      * request to PGLUE. Then when PXP is reset, PGLUE would try to
11437      * read the payload data from PSWWR, but PSWWR would not
11438      * respond. The write queue in PGLUE would stuck, dmae commands
11439      * would not return. Therefore it's important to reset the second
11440      * reset register (containing the
11441      * MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR bit) before the
11442      * first one (containing the MISC_REGISTERS_RESET_REG_1_RST_QM
11443      * bit).
11444      */
11445     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR,
11446            reset_mask2 & (~not_reset_mask2));
11447
11448     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
11449            reset_mask1 & (~not_reset_mask1));
11450
11451     mb();
11452     wmb();
11453
11454     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET,
11455            reset_mask2 & (~stay_reset2));
11456
11457     mb();
11458     wmb();
11459
11460     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, reset_mask1);
11461     wmb();
11462 }
11463
11464 static int
11465 bxe_process_kill(struct bxe_softc *sc,
11466                  uint8_t          global)
11467 {
11468     int cnt = 1000;
11469     uint32_t val = 0;
11470     uint32_t sr_cnt, blk_cnt, port_is_idle_0, port_is_idle_1, pgl_exp_rom2;
11471     uint32_t tags_63_32 = 0;
11472
11473     /* Empty the Tetris buffer, wait for 1s */
11474     do {
11475         sr_cnt  = REG_RD(sc, PXP2_REG_RD_SR_CNT);
11476         blk_cnt = REG_RD(sc, PXP2_REG_RD_BLK_CNT);
11477         port_is_idle_0 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_0);
11478         port_is_idle_1 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_1);
11479         pgl_exp_rom2 = REG_RD(sc, PXP2_REG_PGL_EXP_ROM2);
11480         if (CHIP_IS_E3(sc)) {
11481             tags_63_32 = REG_RD(sc, PGLUE_B_REG_TAGS_63_32);
11482         }
11483
11484         if ((sr_cnt == 0x7e) && (blk_cnt == 0xa0) &&
11485             ((port_is_idle_0 & 0x1) == 0x1) &&
11486             ((port_is_idle_1 & 0x1) == 0x1) &&
11487             (pgl_exp_rom2 == 0xffffffff) &&
11488             (!CHIP_IS_E3(sc) || (tags_63_32 == 0xffffffff)))
11489             break;
11490         DELAY(1000);
11491     } while (cnt-- > 0);
11492
11493     if (cnt <= 0) {
11494         BLOGE(sc, "ERROR: Tetris buffer didn't get empty or there "
11495                   "are still outstanding read requests after 1s! "
11496                   "sr_cnt=0x%08x, blk_cnt=0x%08x, port_is_idle_0=0x%08x, "
11497                   "port_is_idle_1=0x%08x, pgl_exp_rom2=0x%08x\n",
11498               sr_cnt, blk_cnt, port_is_idle_0,
11499               port_is_idle_1, pgl_exp_rom2);
11500         return (-1);
11501     }
11502
11503     mb();
11504
11505     /* Close gates #2, #3 and #4 */
11506     bxe_set_234_gates(sc, TRUE);
11507
11508     /* Poll for IGU VQs for 57712 and newer chips */
11509     if (!CHIP_IS_E1x(sc) && bxe_er_poll_igu_vq(sc)) {
11510         return (-1);
11511     }
11512
11513     /* XXX indicate that "process kill" is in progress to MCP */
11514
11515     /* clear "unprepared" bit */
11516     REG_WR(sc, MISC_REG_UNPREPARED, 0);
11517     mb();
11518
11519     /* Make sure all is written to the chip before the reset */
11520     wmb();
11521
11522     /*
11523      * Wait for 1ms to empty GLUE and PCI-E core queues,
11524      * PSWHST, GRC and PSWRD Tetris buffer.
11525      */
11526     DELAY(1000);
11527
11528     /* Prepare to chip reset: */
11529     /* MCP */
11530     if (global) {
11531         bxe_reset_mcp_prep(sc, &val);
11532     }
11533
11534     /* PXP */
11535     bxe_pxp_prep(sc);
11536     mb();
11537
11538     /* reset the chip */
11539     bxe_process_kill_chip_reset(sc, global);
11540     mb();
11541
11542     /* clear errors in PGB */
11543     if (!CHIP_IS_E1(sc))
11544         REG_WR(sc, PGLUE_B_REG_LATCHED_ERRORS_CLR, 0x7f);
11545
11546     /* Recover after reset: */
11547     /* MCP */
11548     if (global && bxe_reset_mcp_comp(sc, val)) {
11549         return (-1);
11550     }
11551
11552     /* XXX add resetting the NO_MCP mode DB here */
11553
11554     /* Open the gates #2, #3 and #4 */
11555     bxe_set_234_gates(sc, FALSE);
11556
11557     /* XXX
11558      * IGU/AEU preparation bring back the AEU/IGU to a reset state
11559      * re-enable attentions
11560      */
11561
11562     return (0);
11563 }
11564
11565 static int
11566 bxe_leader_reset(struct bxe_softc *sc)
11567 {
11568     int rc = 0;
11569     uint8_t global = bxe_reset_is_global(sc);
11570     uint32_t load_code;
11571
11572     /*
11573      * If not going to reset MCP, load "fake" driver to reset HW while
11574      * driver is owner of the HW.
11575      */
11576     if (!global && !BXE_NOMCP(sc)) {
11577         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
11578                                    DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
11579         if (!load_code) {
11580             BLOGE(sc, "MCP response failure, aborting\n");
11581             rc = -1;
11582             goto exit_leader_reset;
11583         }
11584
11585         if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
11586             (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
11587             BLOGE(sc, "MCP unexpected response, aborting\n");
11588             rc = -1;
11589             goto exit_leader_reset2;
11590         }
11591
11592         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
11593         if (!load_code) {
11594             BLOGE(sc, "MCP response failure, aborting\n");
11595             rc = -1;
11596             goto exit_leader_reset2;
11597         }
11598     }
11599
11600     /* try to recover after the failure */
11601     if (bxe_process_kill(sc, global)) {
11602         BLOGE(sc, "Something bad occurred on engine %d!\n", SC_PATH(sc));
11603         rc = -1;
11604         goto exit_leader_reset2;
11605     }
11606
11607     /*
11608      * Clear the RESET_IN_PROGRESS and RESET_GLOBAL bits and update the driver
11609      * state.
11610      */
11611     bxe_set_reset_done(sc);
11612     if (global) {
11613         bxe_clear_reset_global(sc);
11614     }
11615
11616 exit_leader_reset2:
11617
11618     /* unload "fake driver" if it was loaded */
11619     if (!global && !BXE_NOMCP(sc)) {
11620         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
11621         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
11622     }
11623
11624 exit_leader_reset:
11625
11626     sc->is_leader = 0;
11627     bxe_release_leader_lock(sc);
11628
11629     mb();
11630     return (rc);
11631 }
11632
11633 /*
11634  * prepare INIT transition, parameters configured:
11635  *   - HC configuration
11636  *   - Queue's CDU context
11637  */
11638 static void
11639 bxe_pf_q_prep_init(struct bxe_softc               *sc,
11640                    struct bxe_fastpath            *fp,
11641                    struct ecore_queue_init_params *init_params)
11642 {
11643     uint8_t cos;
11644     int cxt_index, cxt_offset;
11645
11646     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->rx.flags);
11647     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->tx.flags);
11648
11649     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->rx.flags);
11650     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->tx.flags);
11651
11652     /* HC rate */
11653     init_params->rx.hc_rate =
11654         sc->hc_rx_ticks ? (1000000 / sc->hc_rx_ticks) : 0;
11655     init_params->tx.hc_rate =
11656         sc->hc_tx_ticks ? (1000000 / sc->hc_tx_ticks) : 0;
11657
11658     /* FW SB ID */
11659     init_params->rx.fw_sb_id = init_params->tx.fw_sb_id = fp->fw_sb_id;
11660
11661     /* CQ index among the SB indices */
11662     init_params->rx.sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11663     init_params->tx.sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS;
11664
11665     /* set maximum number of COSs supported by this queue */
11666     init_params->max_cos = sc->max_cos;
11667
11668     BLOGD(sc, DBG_LOAD, "fp %d setting queue params max cos to %d\n",
11669           fp->index, init_params->max_cos);
11670
11671     /* set the context pointers queue object */
11672     for (cos = FIRST_TX_COS_INDEX; cos < init_params->max_cos; cos++) {
11673         /* XXX change index/cid here if ever support multiple tx CoS */
11674         /* fp->txdata[cos]->cid */
11675         cxt_index = fp->index / ILT_PAGE_CIDS;
11676         cxt_offset = fp->index - (cxt_index * ILT_PAGE_CIDS);
11677         init_params->cxts[cos] = &sc->context[cxt_index].vcxt[cxt_offset].eth;
11678     }
11679 }
11680
11681 /* set flags that are common for the Tx-only and not normal connections */
11682 static unsigned long
11683 bxe_get_common_flags(struct bxe_softc    *sc,
11684                      struct bxe_fastpath *fp,
11685                      uint8_t             zero_stats)
11686 {
11687     unsigned long flags = 0;
11688
11689     /* PF driver will always initialize the Queue to an ACTIVE state */
11690     bxe_set_bit(ECORE_Q_FLG_ACTIVE, &flags);
11691
11692     /*
11693      * tx only connections collect statistics (on the same index as the
11694      * parent connection). The statistics are zeroed when the parent
11695      * connection is initialized.
11696      */
11697
11698     bxe_set_bit(ECORE_Q_FLG_STATS, &flags);
11699     if (zero_stats) {
11700         bxe_set_bit(ECORE_Q_FLG_ZERO_STATS, &flags);
11701     }
11702
11703     /*
11704      * tx only connections can support tx-switching, though their
11705      * CoS-ness doesn't survive the loopback
11706      */
11707     if (sc->flags & BXE_TX_SWITCHING) {
11708         bxe_set_bit(ECORE_Q_FLG_TX_SWITCH, &flags);
11709     }
11710
11711     bxe_set_bit(ECORE_Q_FLG_PCSUM_ON_PKT, &flags);
11712
11713     return (flags);
11714 }
11715
11716 static unsigned long
11717 bxe_get_q_flags(struct bxe_softc    *sc,
11718                 struct bxe_fastpath *fp,
11719                 uint8_t             leading)
11720 {
11721     unsigned long flags = 0;
11722
11723     if (IS_MF_SD(sc)) {
11724         bxe_set_bit(ECORE_Q_FLG_OV, &flags);
11725     }
11726
11727     if (sc->ifnet->if_capenable & IFCAP_LRO) {
11728         bxe_set_bit(ECORE_Q_FLG_TPA, &flags);
11729         bxe_set_bit(ECORE_Q_FLG_TPA_IPV6, &flags);
11730 #if 0
11731         if (fp->mode == TPA_MODE_GRO)
11732             __set_bit(ECORE_Q_FLG_TPA_GRO, &flags);
11733 #endif
11734     }
11735
11736     if (leading) {
11737         bxe_set_bit(ECORE_Q_FLG_LEADING_RSS, &flags);
11738         bxe_set_bit(ECORE_Q_FLG_MCAST, &flags);
11739     }
11740
11741     bxe_set_bit(ECORE_Q_FLG_VLAN, &flags);
11742
11743 #if 0
11744     /* configure silent vlan removal */
11745     if (IS_MF_AFEX(sc)) {
11746         bxe_set_bit(ECORE_Q_FLG_SILENT_VLAN_REM, &flags);
11747     }
11748 #endif
11749
11750     /* merge with common flags */
11751     return (flags | bxe_get_common_flags(sc, fp, TRUE));
11752 }
11753
11754 static void
11755 bxe_pf_q_prep_general(struct bxe_softc                  *sc,
11756                       struct bxe_fastpath               *fp,
11757                       struct ecore_general_setup_params *gen_init,
11758                       uint8_t                           cos)
11759 {
11760     gen_init->stat_id = bxe_stats_id(fp);
11761     gen_init->spcl_id = fp->cl_id;
11762     gen_init->mtu = sc->mtu;
11763     gen_init->cos = cos;
11764 }
11765
11766 static void
11767 bxe_pf_rx_q_prep(struct bxe_softc              *sc,
11768                  struct bxe_fastpath           *fp,
11769                  struct rxq_pause_params       *pause,
11770                  struct ecore_rxq_setup_params *rxq_init)
11771 {
11772     uint8_t max_sge = 0;
11773     uint16_t sge_sz = 0;
11774     uint16_t tpa_agg_size = 0;
11775
11776     pause->sge_th_lo = SGE_TH_LO(sc);
11777     pause->sge_th_hi = SGE_TH_HI(sc);
11778
11779     /* validate SGE ring has enough to cross high threshold */
11780     if (sc->dropless_fc &&
11781             (pause->sge_th_hi + FW_PREFETCH_CNT) >
11782             (RX_SGE_USABLE_PER_PAGE * RX_SGE_NUM_PAGES)) {
11783         BLOGW(sc, "sge ring threshold limit\n");
11784     }
11785
11786     /* minimum max_aggregation_size is 2*MTU (two full buffers) */
11787     tpa_agg_size = (2 * sc->mtu);
11788     if (tpa_agg_size < sc->max_aggregation_size) {
11789         tpa_agg_size = sc->max_aggregation_size;
11790     }
11791
11792     max_sge = SGE_PAGE_ALIGN(sc->mtu) >> SGE_PAGE_SHIFT;
11793     max_sge = ((max_sge + PAGES_PER_SGE - 1) &
11794                    (~(PAGES_PER_SGE - 1))) >> PAGES_PER_SGE_SHIFT;
11795     sge_sz = (uint16_t)min(SGE_PAGES, 0xffff);
11796
11797     /* pause - not for e1 */
11798     if (!CHIP_IS_E1(sc)) {
11799         pause->bd_th_lo = BD_TH_LO(sc);
11800         pause->bd_th_hi = BD_TH_HI(sc);
11801
11802         pause->rcq_th_lo = RCQ_TH_LO(sc);
11803         pause->rcq_th_hi = RCQ_TH_HI(sc);
11804
11805         /* validate rings have enough entries to cross high thresholds */
11806         if (sc->dropless_fc &&
11807             pause->bd_th_hi + FW_PREFETCH_CNT >
11808             sc->rx_ring_size) {
11809             BLOGW(sc, "rx bd ring threshold limit\n");
11810         }
11811
11812         if (sc->dropless_fc &&
11813             pause->rcq_th_hi + FW_PREFETCH_CNT >
11814             RCQ_NUM_PAGES * RCQ_USABLE_PER_PAGE) {
11815             BLOGW(sc, "rcq ring threshold limit\n");
11816         }
11817
11818         pause->pri_map = 1;
11819     }
11820
11821     /* rxq setup */
11822     rxq_init->dscr_map   = fp->rx_dma.paddr;
11823     rxq_init->sge_map    = fp->rx_sge_dma.paddr;
11824     rxq_init->rcq_map    = fp->rcq_dma.paddr;
11825     rxq_init->rcq_np_map = (fp->rcq_dma.paddr + BCM_PAGE_SIZE);
11826
11827     /*
11828      * This should be a maximum number of data bytes that may be
11829      * placed on the BD (not including paddings).
11830      */
11831     rxq_init->buf_sz = (fp->rx_buf_size -
11832                         IP_HEADER_ALIGNMENT_PADDING);
11833
11834     rxq_init->cl_qzone_id     = fp->cl_qzone_id;
11835     rxq_init->tpa_agg_sz      = tpa_agg_size;
11836     rxq_init->sge_buf_sz      = sge_sz;
11837     rxq_init->max_sges_pkt    = max_sge;
11838     rxq_init->rss_engine_id   = SC_FUNC(sc);
11839     rxq_init->mcast_engine_id = SC_FUNC(sc);
11840
11841     /*
11842      * Maximum number or simultaneous TPA aggregation for this Queue.
11843      * For PF Clients it should be the maximum available number.
11844      * VF driver(s) may want to define it to a smaller value.
11845      */
11846     rxq_init->max_tpa_queues = MAX_AGG_QS(sc);
11847
11848     rxq_init->cache_line_log = BXE_RX_ALIGN_SHIFT;
11849     rxq_init->fw_sb_id = fp->fw_sb_id;
11850
11851     rxq_init->sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11852
11853     /*
11854      * configure silent vlan removal
11855      * if multi function mode is afex, then mask default vlan
11856      */
11857     if (IS_MF_AFEX(sc)) {
11858         rxq_init->silent_removal_value =
11859             sc->devinfo.mf_info.afex_def_vlan_tag;
11860         rxq_init->silent_removal_mask = EVL_VLID_MASK;
11861     }
11862 }
11863
11864 static void
11865 bxe_pf_tx_q_prep(struct bxe_softc              *sc,
11866                  struct bxe_fastpath           *fp,
11867                  struct ecore_txq_setup_params *txq_init,
11868                  uint8_t                       cos)
11869 {
11870     /*
11871      * XXX If multiple CoS is ever supported then each fastpath structure
11872      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
11873      * fp->txdata[cos]->tx_dma.paddr;
11874      */
11875     txq_init->dscr_map     = fp->tx_dma.paddr;
11876     txq_init->sb_cq_index  = HC_INDEX_ETH_FIRST_TX_CQ_CONS + cos;
11877     txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
11878     txq_init->fw_sb_id     = fp->fw_sb_id;
11879
11880     /*
11881      * set the TSS leading client id for TX classfication to the
11882      * leading RSS client id
11883      */
11884     txq_init->tss_leading_cl_id = BXE_FP(sc, 0, cl_id);
11885 }
11886
11887 /*
11888  * This function performs 2 steps in a queue state machine:
11889  *   1) RESET->INIT
11890  *   2) INIT->SETUP
11891  */
11892 static int
11893 bxe_setup_queue(struct bxe_softc    *sc,
11894                 struct bxe_fastpath *fp,
11895                 uint8_t             leading)
11896 {
11897     struct ecore_queue_state_params q_params = { NULL };
11898     struct ecore_queue_setup_params *setup_params =
11899                         &q_params.params.setup;
11900 #if 0
11901     struct ecore_queue_setup_tx_only_params *tx_only_params =
11902                         &q_params.params.tx_only;
11903     uint8_t tx_index;
11904 #endif
11905     int rc;
11906
11907     BLOGD(sc, DBG_LOAD, "setting up queue %d\n", fp->index);
11908
11909     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
11910
11911     q_params.q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
11912
11913     /* we want to wait for completion in this context */
11914     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
11915
11916     /* prepare the INIT parameters */
11917     bxe_pf_q_prep_init(sc, fp, &q_params.params.init);
11918
11919     /* Set the command */
11920     q_params.cmd = ECORE_Q_CMD_INIT;
11921
11922     /* Change the state to INIT */
11923     rc = ecore_queue_state_change(sc, &q_params);
11924     if (rc) {
11925         BLOGE(sc, "Queue(%d) INIT failed\n", fp->index);
11926         return (rc);
11927     }
11928
11929     BLOGD(sc, DBG_LOAD, "init complete\n");
11930
11931     /* now move the Queue to the SETUP state */
11932     memset(setup_params, 0, sizeof(*setup_params));
11933
11934     /* set Queue flags */
11935     setup_params->flags = bxe_get_q_flags(sc, fp, leading);
11936
11937     /* set general SETUP parameters */
11938     bxe_pf_q_prep_general(sc, fp, &setup_params->gen_params,
11939                           FIRST_TX_COS_INDEX);
11940
11941     bxe_pf_rx_q_prep(sc, fp,
11942                      &setup_params->pause_params,
11943                      &setup_params->rxq_params);
11944
11945     bxe_pf_tx_q_prep(sc, fp,
11946                      &setup_params->txq_params,
11947                      FIRST_TX_COS_INDEX);
11948
11949     /* Set the command */
11950     q_params.cmd = ECORE_Q_CMD_SETUP;
11951
11952     /* change the state to SETUP */
11953     rc = ecore_queue_state_change(sc, &q_params);
11954     if (rc) {
11955         BLOGE(sc, "Queue(%d) SETUP failed\n", fp->index);
11956         return (rc);
11957     }
11958
11959 #if 0
11960     /* loop through the relevant tx-only indices */
11961     for (tx_index = FIRST_TX_ONLY_COS_INDEX;
11962          tx_index < sc->max_cos;
11963          tx_index++) {
11964         /* prepare and send tx-only ramrod*/
11965         rc = bxe_setup_tx_only(sc, fp, &q_params,
11966                                tx_only_params, tx_index, leading);
11967         if (rc) {
11968             BLOGE(sc, "Queue(%d.%d) TX_ONLY_SETUP failed\n",
11969                   fp->index, tx_index);
11970             return (rc);
11971         }
11972     }
11973 #endif
11974
11975     return (rc);
11976 }
11977
11978 static int
11979 bxe_setup_leading(struct bxe_softc *sc)
11980 {
11981     return (bxe_setup_queue(sc, &sc->fp[0], TRUE));
11982 }
11983
11984 static int
11985 bxe_config_rss_pf(struct bxe_softc            *sc,
11986                   struct ecore_rss_config_obj *rss_obj,
11987                   uint8_t                     config_hash)
11988 {
11989     struct ecore_config_rss_params params = { NULL };
11990     int i;
11991
11992     /*
11993      * Although RSS is meaningless when there is a single HW queue we
11994      * still need it enabled in order to have HW Rx hash generated.
11995      */
11996
11997     params.rss_obj = rss_obj;
11998
11999     bxe_set_bit(RAMROD_COMP_WAIT, &params.ramrod_flags);
12000
12001     bxe_set_bit(ECORE_RSS_MODE_REGULAR, &params.rss_flags);
12002
12003     /* RSS configuration */
12004     bxe_set_bit(ECORE_RSS_IPV4, &params.rss_flags);
12005     bxe_set_bit(ECORE_RSS_IPV4_TCP, &params.rss_flags);
12006     bxe_set_bit(ECORE_RSS_IPV6, &params.rss_flags);
12007     bxe_set_bit(ECORE_RSS_IPV6_TCP, &params.rss_flags);
12008     if (rss_obj->udp_rss_v4) {
12009         bxe_set_bit(ECORE_RSS_IPV4_UDP, &params.rss_flags);
12010     }
12011     if (rss_obj->udp_rss_v6) {
12012         bxe_set_bit(ECORE_RSS_IPV6_UDP, &params.rss_flags);
12013     }
12014
12015     /* Hash bits */
12016     params.rss_result_mask = MULTI_MASK;
12017
12018     memcpy(params.ind_table, rss_obj->ind_table, sizeof(params.ind_table));
12019
12020     if (config_hash) {
12021         /* RSS keys */
12022         for (i = 0; i < sizeof(params.rss_key) / 4; i++) {
12023             params.rss_key[i] = arc4random();
12024         }
12025
12026         bxe_set_bit(ECORE_RSS_SET_SRCH, &params.rss_flags);
12027     }
12028
12029     return (ecore_config_rss(sc, &params));
12030 }
12031
12032 static int
12033 bxe_config_rss_eth(struct bxe_softc *sc,
12034                    uint8_t          config_hash)
12035 {
12036     return (bxe_config_rss_pf(sc, &sc->rss_conf_obj, config_hash));
12037 }
12038
12039 static int
12040 bxe_init_rss_pf(struct bxe_softc *sc)
12041 {
12042     uint8_t num_eth_queues = BXE_NUM_ETH_QUEUES(sc);
12043     int i;
12044
12045     /*
12046      * Prepare the initial contents of the indirection table if
12047      * RSS is enabled
12048      */
12049     for (i = 0; i < sizeof(sc->rss_conf_obj.ind_table); i++) {
12050         sc->rss_conf_obj.ind_table[i] =
12051             (sc->fp->cl_id + (i % num_eth_queues));
12052     }
12053
12054     if (sc->udp_rss) {
12055         sc->rss_conf_obj.udp_rss_v4 = sc->rss_conf_obj.udp_rss_v6 = 1;
12056     }
12057
12058     /*
12059      * For 57710 and 57711 SEARCHER configuration (rss_keys) is
12060      * per-port, so if explicit configuration is needed, do it only
12061      * for a PMF.
12062      *
12063      * For 57712 and newer it's a per-function configuration.
12064      */
12065     return (bxe_config_rss_eth(sc, sc->port.pmf || !CHIP_IS_E1x(sc)));
12066 }
12067
12068 static int
12069 bxe_set_mac_one(struct bxe_softc          *sc,
12070                 uint8_t                   *mac,
12071                 struct ecore_vlan_mac_obj *obj,
12072                 uint8_t                   set,
12073                 int                       mac_type,
12074                 unsigned long             *ramrod_flags)
12075 {
12076     struct ecore_vlan_mac_ramrod_params ramrod_param;
12077     int rc;
12078
12079     memset(&ramrod_param, 0, sizeof(ramrod_param));
12080
12081     /* fill in general parameters */
12082     ramrod_param.vlan_mac_obj = obj;
12083     ramrod_param.ramrod_flags = *ramrod_flags;
12084
12085     /* fill a user request section if needed */
12086     if (!bxe_test_bit(RAMROD_CONT, ramrod_flags)) {
12087         memcpy(ramrod_param.user_req.u.mac.mac, mac, ETH_ALEN);
12088
12089         bxe_set_bit(mac_type, &ramrod_param.user_req.vlan_mac_flags);
12090
12091         /* Set the command: ADD or DEL */
12092         ramrod_param.user_req.cmd = (set) ? ECORE_VLAN_MAC_ADD :
12093                                             ECORE_VLAN_MAC_DEL;
12094     }
12095
12096     rc = ecore_config_vlan_mac(sc, &ramrod_param);
12097
12098     if (rc == ECORE_EXISTS) {
12099         BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12100         /* do not treat adding same MAC as error */
12101         rc = 0;
12102     } else if (rc < 0) {
12103         BLOGE(sc, "%s MAC failed (%d)\n", (set ? "Set" : "Delete"), rc);
12104     }
12105
12106     return (rc);
12107 }
12108
12109 static int
12110 bxe_set_eth_mac(struct bxe_softc *sc,
12111                 uint8_t          set)
12112 {
12113     unsigned long ramrod_flags = 0;
12114
12115     BLOGD(sc, DBG_LOAD, "Adding Ethernet MAC\n");
12116
12117     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
12118
12119     /* Eth MAC is set on RSS leading client (fp[0]) */
12120     return (bxe_set_mac_one(sc, sc->link_params.mac_addr,
12121                             &sc->sp_objs->mac_obj,
12122                             set, ECORE_ETH_MAC, &ramrod_flags));
12123 }
12124
12125 #if 0
12126 static void
12127 bxe_update_max_mf_config(struct bxe_softc *sc,
12128                          uint32_t         value)
12129 {
12130     /* load old values */
12131     uint32_t mf_cfg = sc->devinfo.mf_info.mf_config[SC_VN(sc)];
12132
12133     if (value != bxe_extract_max_cfg(sc, mf_cfg)) {
12134         /* leave all but MAX value */
12135         mf_cfg &= ~FUNC_MF_CFG_MAX_BW_MASK;
12136
12137         /* set new MAX value */
12138         mf_cfg |= ((value << FUNC_MF_CFG_MAX_BW_SHIFT) &
12139                    FUNC_MF_CFG_MAX_BW_MASK);
12140
12141         bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW, mf_cfg);
12142     }
12143 }
12144 #endif
12145
12146 static int
12147 bxe_get_cur_phy_idx(struct bxe_softc *sc)
12148 {
12149     uint32_t sel_phy_idx = 0;
12150
12151     if (sc->link_params.num_phys <= 1) {
12152         return (ELINK_INT_PHY);
12153     }
12154
12155     if (sc->link_vars.link_up) {
12156         sel_phy_idx = ELINK_EXT_PHY1;
12157         /* In case link is SERDES, check if the ELINK_EXT_PHY2 is the one */
12158         if ((sc->link_vars.link_status & LINK_STATUS_SERDES_LINK) &&
12159             (sc->link_params.phy[ELINK_EXT_PHY2].supported &
12160              ELINK_SUPPORTED_FIBRE))
12161             sel_phy_idx = ELINK_EXT_PHY2;
12162     } else {
12163         switch (elink_phy_selection(&sc->link_params)) {
12164         case PORT_HW_CFG_PHY_SELECTION_HARDWARE_DEFAULT:
12165         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY:
12166         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY_PRIORITY:
12167                sel_phy_idx = ELINK_EXT_PHY1;
12168                break;
12169         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY:
12170         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY_PRIORITY:
12171                sel_phy_idx = ELINK_EXT_PHY2;
12172                break;
12173         }
12174     }
12175
12176     return (sel_phy_idx);
12177 }
12178
12179 static int
12180 bxe_get_link_cfg_idx(struct bxe_softc *sc)
12181 {
12182     uint32_t sel_phy_idx = bxe_get_cur_phy_idx(sc);
12183
12184     /*
12185      * The selected activated PHY is always after swapping (in case PHY
12186      * swapping is enabled). So when swapping is enabled, we need to reverse
12187      * the configuration
12188      */
12189
12190     if (sc->link_params.multi_phy_config & PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
12191         if (sel_phy_idx == ELINK_EXT_PHY1)
12192             sel_phy_idx = ELINK_EXT_PHY2;
12193         else if (sel_phy_idx == ELINK_EXT_PHY2)
12194             sel_phy_idx = ELINK_EXT_PHY1;
12195     }
12196
12197     return (ELINK_LINK_CONFIG_IDX(sel_phy_idx));
12198 }
12199
12200 static void
12201 bxe_set_requested_fc(struct bxe_softc *sc)
12202 {
12203     /*
12204      * Initialize link parameters structure variables
12205      * It is recommended to turn off RX FC for jumbo frames
12206      * for better performance
12207      */
12208     if (CHIP_IS_E1x(sc) && (sc->mtu > 5000)) {
12209         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_TX;
12210     } else {
12211         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_BOTH;
12212     }
12213 }
12214
12215 static void
12216 bxe_calc_fc_adv(struct bxe_softc *sc)
12217 {
12218     uint8_t cfg_idx = bxe_get_link_cfg_idx(sc);
12219     switch (sc->link_vars.ieee_fc &
12220             MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
12221     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
12222     default:
12223         sc->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
12224                                            ADVERTISED_Pause);
12225         break;
12226
12227     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
12228         sc->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
12229                                           ADVERTISED_Pause);
12230         break;
12231
12232     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
12233         sc->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
12234         break;
12235     }
12236 }
12237
12238 static uint16_t
12239 bxe_get_mf_speed(struct bxe_softc *sc)
12240 {
12241     uint16_t line_speed = sc->link_vars.line_speed;
12242     if (IS_MF(sc)) {
12243         uint16_t maxCfg =
12244             bxe_extract_max_cfg(sc, sc->devinfo.mf_info.mf_config[SC_VN(sc)]);
12245
12246         /* calculate the current MAX line speed limit for the MF devices */
12247         if (IS_MF_SI(sc)) {
12248             line_speed = (line_speed * maxCfg) / 100;
12249         } else { /* SD mode */
12250             uint16_t vn_max_rate = maxCfg * 100;
12251
12252             if (vn_max_rate < line_speed) {
12253                 line_speed = vn_max_rate;
12254             }
12255         }
12256     }
12257
12258     return (line_speed);
12259 }
12260
12261 static void
12262 bxe_fill_report_data(struct bxe_softc            *sc,
12263                      struct bxe_link_report_data *data)
12264 {
12265     uint16_t line_speed = bxe_get_mf_speed(sc);
12266
12267     memset(data, 0, sizeof(*data));
12268
12269     /* fill the report data with the effective line speed */
12270     data->line_speed = line_speed;
12271
12272     /* Link is down */
12273     if (!sc->link_vars.link_up || (sc->flags & BXE_MF_FUNC_DIS)) {
12274         bxe_set_bit(BXE_LINK_REPORT_LINK_DOWN, &data->link_report_flags);
12275     }
12276
12277     /* Full DUPLEX */
12278     if (sc->link_vars.duplex == DUPLEX_FULL) {
12279         bxe_set_bit(BXE_LINK_REPORT_FULL_DUPLEX, &data->link_report_flags);
12280     }
12281
12282     /* Rx Flow Control is ON */
12283     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_RX) {
12284         bxe_set_bit(BXE_LINK_REPORT_RX_FC_ON, &data->link_report_flags);
12285     }
12286
12287     /* Tx Flow Control is ON */
12288     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
12289         bxe_set_bit(BXE_LINK_REPORT_TX_FC_ON, &data->link_report_flags);
12290     }
12291 }
12292
12293 /* report link status to OS, should be called under phy_lock */
12294 static void
12295 bxe_link_report_locked(struct bxe_softc *sc)
12296 {
12297     struct bxe_link_report_data cur_data;
12298
12299     /* reread mf_cfg */
12300     if (IS_PF(sc) && !CHIP_IS_E1(sc)) {
12301         bxe_read_mf_cfg(sc);
12302     }
12303
12304     /* Read the current link report info */
12305     bxe_fill_report_data(sc, &cur_data);
12306
12307     /* Don't report link down or exactly the same link status twice */
12308     if (!memcmp(&cur_data, &sc->last_reported_link, sizeof(cur_data)) ||
12309         (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12310                       &sc->last_reported_link.link_report_flags) &&
12311          bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12312                       &cur_data.link_report_flags))) {
12313         return;
12314     }
12315
12316     sc->link_cnt++;
12317
12318     /* report new link params and remember the state for the next time */
12319     memcpy(&sc->last_reported_link, &cur_data, sizeof(cur_data));
12320
12321     if (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12322                      &cur_data.link_report_flags)) {
12323         if_link_state_change(sc->ifnet, LINK_STATE_DOWN);
12324         BLOGI(sc, "NIC Link is Down\n");
12325     } else {
12326         const char *duplex;
12327         const char *flow;
12328
12329         if (bxe_test_and_clear_bit(BXE_LINK_REPORT_FULL_DUPLEX,
12330                                    &cur_data.link_report_flags)) {
12331             duplex = "full";
12332         } else {
12333             duplex = "half";
12334         }
12335
12336         /*
12337          * Handle the FC at the end so that only these flags would be
12338          * possibly set. This way we may easily check if there is no FC
12339          * enabled.
12340          */
12341         if (cur_data.link_report_flags) {
12342             if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12343                              &cur_data.link_report_flags) &&
12344                 bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12345                              &cur_data.link_report_flags)) {
12346                 flow = "ON - receive & transmit";
12347             } else if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12348                                     &cur_data.link_report_flags) &&
12349                        !bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12350                                      &cur_data.link_report_flags)) {
12351                 flow = "ON - receive";
12352             } else if (!bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12353                                      &cur_data.link_report_flags) &&
12354                        bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12355                                     &cur_data.link_report_flags)) {
12356                 flow = "ON - transmit";
12357             } else {
12358                 flow = "none"; /* possible? */
12359             }
12360         } else {
12361             flow = "none";
12362         }
12363
12364         if_link_state_change(sc->ifnet, LINK_STATE_UP);
12365         BLOGI(sc, "NIC Link is Up, %d Mbps %s duplex, Flow control: %s\n",
12366               cur_data.line_speed, duplex, flow);
12367     }
12368 }
12369
12370 static void
12371 bxe_link_report(struct bxe_softc *sc)
12372 {
12373     BXE_PHY_LOCK(sc);
12374     bxe_link_report_locked(sc);
12375     BXE_PHY_UNLOCK(sc);
12376 }
12377
12378 static void
12379 bxe_link_status_update(struct bxe_softc *sc)
12380 {
12381     if (sc->state != BXE_STATE_OPEN) {
12382         return;
12383     }
12384
12385 #if 0
12386     /* read updated dcb configuration */
12387     if (IS_PF(sc))
12388         bxe_dcbx_pmf_update(sc);
12389 #endif
12390
12391     if (IS_PF(sc) && !CHIP_REV_IS_SLOW(sc)) {
12392         elink_link_status_update(&sc->link_params, &sc->link_vars);
12393     } else {
12394         sc->port.supported[0] |= (ELINK_SUPPORTED_10baseT_Half |
12395                                   ELINK_SUPPORTED_10baseT_Full |
12396                                   ELINK_SUPPORTED_100baseT_Half |
12397                                   ELINK_SUPPORTED_100baseT_Full |
12398                                   ELINK_SUPPORTED_1000baseT_Full |
12399                                   ELINK_SUPPORTED_2500baseX_Full |
12400                                   ELINK_SUPPORTED_10000baseT_Full |
12401                                   ELINK_SUPPORTED_TP |
12402                                   ELINK_SUPPORTED_FIBRE |
12403                                   ELINK_SUPPORTED_Autoneg |
12404                                   ELINK_SUPPORTED_Pause |
12405                                   ELINK_SUPPORTED_Asym_Pause);
12406         sc->port.advertising[0] = sc->port.supported[0];
12407
12408         sc->link_params.sc                = sc;
12409         sc->link_params.port              = SC_PORT(sc);
12410         sc->link_params.req_duplex[0]     = DUPLEX_FULL;
12411         sc->link_params.req_flow_ctrl[0]  = ELINK_FLOW_CTRL_NONE;
12412         sc->link_params.req_line_speed[0] = SPEED_10000;
12413         sc->link_params.speed_cap_mask[0] = 0x7f0000;
12414         sc->link_params.switch_cfg        = ELINK_SWITCH_CFG_10G;
12415
12416         if (CHIP_REV_IS_FPGA(sc)) {
12417             sc->link_vars.mac_type    = ELINK_MAC_TYPE_EMAC;
12418             sc->link_vars.line_speed  = ELINK_SPEED_1000;
12419             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12420                                          LINK_STATUS_SPEED_AND_DUPLEX_1000TFD);
12421         } else {
12422             sc->link_vars.mac_type    = ELINK_MAC_TYPE_BMAC;
12423             sc->link_vars.line_speed  = ELINK_SPEED_10000;
12424             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12425                                          LINK_STATUS_SPEED_AND_DUPLEX_10GTFD);
12426         }
12427
12428         sc->link_vars.link_up = 1;
12429
12430         sc->link_vars.duplex    = DUPLEX_FULL;
12431         sc->link_vars.flow_ctrl = ELINK_FLOW_CTRL_NONE;
12432
12433         if (IS_PF(sc)) {
12434             REG_WR(sc, NIG_REG_EGRESS_DRAIN0_MODE + sc->link_params.port*4, 0);
12435             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12436             bxe_link_report(sc);
12437         }
12438     }
12439
12440     if (IS_PF(sc)) {
12441         if (sc->link_vars.link_up) {
12442             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12443         } else {
12444             bxe_stats_handle(sc, STATS_EVENT_STOP);
12445         }
12446         bxe_link_report(sc);
12447     } else {
12448         bxe_link_report(sc);
12449         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12450     }
12451 }
12452
12453 static int
12454 bxe_initial_phy_init(struct bxe_softc *sc,
12455                      int              load_mode)
12456 {
12457     int rc, cfg_idx = bxe_get_link_cfg_idx(sc);
12458     uint16_t req_line_speed = sc->link_params.req_line_speed[cfg_idx];
12459     struct elink_params *lp = &sc->link_params;
12460
12461     bxe_set_requested_fc(sc);
12462
12463     if (CHIP_REV_IS_SLOW(sc)) {
12464         uint32_t bond = CHIP_BOND_ID(sc);
12465         uint32_t feat = 0;
12466
12467         if (CHIP_IS_E2(sc) && CHIP_IS_MODE_4_PORT(sc)) {
12468             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12469         } else if (bond & 0x4) {
12470             if (CHIP_IS_E3(sc)) {
12471                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_XMAC;
12472             } else {
12473                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12474             }
12475         } else if (bond & 0x8) {
12476             if (CHIP_IS_E3(sc)) {
12477                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_UMAC;
12478             } else {
12479                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12480             }
12481         }
12482
12483         /* disable EMAC for E3 and above */
12484         if (bond & 0x2) {
12485             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12486         }
12487
12488         sc->link_params.feature_config_flags |= feat;
12489     }
12490
12491     BXE_PHY_LOCK(sc);
12492
12493     if (load_mode == LOAD_DIAG) {
12494         lp->loopback_mode = ELINK_LOOPBACK_XGXS;
12495         /* Prefer doing PHY loopback at 10G speed, if possible */
12496         if (lp->req_line_speed[cfg_idx] < ELINK_SPEED_10000) {
12497             if (lp->speed_cap_mask[cfg_idx] &
12498                 PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
12499                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_10000;
12500             } else {
12501                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_1000;
12502             }
12503         }
12504     }
12505
12506     if (load_mode == LOAD_LOOPBACK_EXT) {
12507         lp->loopback_mode = ELINK_LOOPBACK_EXT;
12508     }
12509
12510     rc = elink_phy_init(&sc->link_params, &sc->link_vars);
12511
12512     BXE_PHY_UNLOCK(sc);
12513
12514     bxe_calc_fc_adv(sc);
12515
12516     if (sc->link_vars.link_up) {
12517         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12518         bxe_link_report(sc);
12519     }
12520
12521     if (!CHIP_REV_IS_SLOW(sc)) {
12522         bxe_periodic_start(sc);
12523     }
12524
12525     sc->link_params.req_line_speed[cfg_idx] = req_line_speed;
12526     return (rc);
12527 }
12528
12529 /* must be called under IF_ADDR_LOCK */
12530 static int
12531 bxe_init_mcast_macs_list(struct bxe_softc                 *sc,
12532                          struct ecore_mcast_ramrod_params *p)
12533 {
12534     struct ifnet *ifp = sc->ifnet;
12535     int mc_count = 0;
12536     struct ifmultiaddr *ifma;
12537     struct ecore_mcast_list_elem *mc_mac;
12538
12539     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12540         if (ifma->ifma_addr->sa_family != AF_LINK) {
12541             continue;
12542         }
12543
12544         mc_count++;
12545     }
12546
12547     ECORE_LIST_INIT(&p->mcast_list);
12548     p->mcast_list_len = 0;
12549
12550     if (!mc_count) {
12551         return (0);
12552     }
12553
12554     mc_mac = malloc(sizeof(*mc_mac) * mc_count, M_DEVBUF,
12555                     (M_NOWAIT | M_ZERO));
12556     if (!mc_mac) {
12557         BLOGE(sc, "Failed to allocate temp mcast list\n");
12558         return (-1);
12559     }
12560
12561     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12562         if (ifma->ifma_addr->sa_family != AF_LINK) {
12563             continue;
12564         }
12565
12566         mc_mac->mac = (uint8_t *)LLADDR((struct sockaddr_dl *)ifma->ifma_addr);
12567         ECORE_LIST_PUSH_TAIL(&mc_mac->link, &p->mcast_list);
12568
12569         BLOGD(sc, DBG_LOAD,
12570               "Setting MCAST %02X:%02X:%02X:%02X:%02X:%02X\n",
12571               mc_mac->mac[0], mc_mac->mac[1], mc_mac->mac[2],
12572               mc_mac->mac[3], mc_mac->mac[4], mc_mac->mac[5]);
12573
12574         mc_mac++;
12575     }
12576
12577     p->mcast_list_len = mc_count;
12578
12579     return (0);
12580 }
12581
12582 static void
12583 bxe_free_mcast_macs_list(struct ecore_mcast_ramrod_params *p)
12584 {
12585     struct ecore_mcast_list_elem *mc_mac =
12586         ECORE_LIST_FIRST_ENTRY(&p->mcast_list,
12587                                struct ecore_mcast_list_elem,
12588                                link);
12589
12590     if (mc_mac) {
12591         /* only a single free as all mc_macs are in the same heap array */
12592         free(mc_mac, M_DEVBUF);
12593     }
12594 }
12595
12596 static int
12597 bxe_set_mc_list(struct bxe_softc *sc)
12598 {
12599     struct ecore_mcast_ramrod_params rparam = { NULL };
12600     int rc = 0;
12601
12602     rparam.mcast_obj = &sc->mcast_obj;
12603
12604     BXE_MCAST_LOCK(sc);
12605
12606     /* first, clear all configured multicast MACs */
12607     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
12608     if (rc < 0) {
12609         BLOGE(sc, "Failed to clear multicast configuration: %d\n", rc);
12610         return (rc);
12611     }
12612
12613     /* configure a new MACs list */
12614     rc = bxe_init_mcast_macs_list(sc, &rparam);
12615     if (rc) {
12616         BLOGE(sc, "Failed to create mcast MACs list (%d)\n", rc);
12617         BXE_MCAST_UNLOCK(sc);
12618         return (rc);
12619     }
12620
12621     /* Now add the new MACs */
12622     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_ADD);
12623     if (rc < 0) {
12624         BLOGE(sc, "Failed to set new mcast config (%d)\n", rc);
12625     }
12626
12627     bxe_free_mcast_macs_list(&rparam);
12628
12629     BXE_MCAST_UNLOCK(sc);
12630
12631     return (rc);
12632 }
12633
12634 static int
12635 bxe_set_uc_list(struct bxe_softc *sc)
12636 {
12637     struct ifnet *ifp = sc->ifnet;
12638     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
12639     struct ifaddr *ifa;
12640     unsigned long ramrod_flags = 0;
12641     int rc;
12642
12643 #if __FreeBSD_version < 800000
12644     IF_ADDR_LOCK(ifp);
12645 #else
12646     if_addr_rlock(ifp);
12647 #endif
12648
12649     /* first schedule a cleanup up of old configuration */
12650     rc = bxe_del_all_macs(sc, mac_obj, ECORE_UC_LIST_MAC, FALSE);
12651     if (rc < 0) {
12652         BLOGE(sc, "Failed to schedule delete of all ETH MACs (%d)\n", rc);
12653 #if __FreeBSD_version < 800000
12654         IF_ADDR_UNLOCK(ifp);
12655 #else
12656         if_addr_runlock(ifp);
12657 #endif
12658         return (rc);
12659     }
12660
12661     ifa = ifp->if_addr;
12662     while (ifa) {
12663         if (ifa->ifa_addr->sa_family != AF_LINK) {
12664             ifa = TAILQ_NEXT(ifa, ifa_link);
12665             continue;
12666         }
12667
12668         rc = bxe_set_mac_one(sc, (uint8_t *)LLADDR((struct sockaddr_dl *)ifa->ifa_addr),
12669                              mac_obj, TRUE, ECORE_UC_LIST_MAC, &ramrod_flags);
12670         if (rc == -EEXIST) {
12671             BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12672             /* do not treat adding same MAC as an error */
12673             rc = 0;
12674         } else if (rc < 0) {
12675             BLOGE(sc, "Failed to schedule ADD operations (%d)\n", rc);
12676 #if __FreeBSD_version < 800000
12677             IF_ADDR_UNLOCK(ifp);
12678 #else
12679             if_addr_runlock(ifp);
12680 #endif
12681             return (rc);
12682         }
12683
12684         ifa = TAILQ_NEXT(ifa, ifa_link);
12685     }
12686
12687 #if __FreeBSD_version < 800000
12688     IF_ADDR_UNLOCK(ifp);
12689 #else
12690     if_addr_runlock(ifp);
12691 #endif
12692
12693     /* Execute the pending commands */
12694     bit_set(&ramrod_flags, RAMROD_CONT);
12695     return (bxe_set_mac_one(sc, NULL, mac_obj, FALSE /* don't care */,
12696                             ECORE_UC_LIST_MAC, &ramrod_flags));
12697 }
12698
12699 static void
12700 bxe_handle_rx_mode_tq(void *context,
12701                       int  pending)
12702 {
12703     struct bxe_softc *sc = (struct bxe_softc *)context;
12704     struct ifnet *ifp = sc->ifnet;
12705     uint32_t rx_mode = BXE_RX_MODE_NORMAL;
12706
12707     BXE_CORE_LOCK(sc);
12708
12709     if (sc->state != BXE_STATE_OPEN) {
12710         BLOGD(sc, DBG_SP, "state is %x, returning\n", sc->state);
12711         BXE_CORE_UNLOCK(sc);
12712         return;
12713     }
12714
12715     BLOGD(sc, DBG_SP, "ifp->if_flags=0x%x\n", ifp->if_flags);
12716
12717     if (ifp->if_flags & IFF_PROMISC) {
12718         rx_mode = BXE_RX_MODE_PROMISC;
12719     } else if ((ifp->if_flags & IFF_ALLMULTI) ||
12720                ((ifp->if_amcount > BXE_MAX_MULTICAST) &&
12721                 CHIP_IS_E1(sc))) {
12722         rx_mode = BXE_RX_MODE_ALLMULTI;
12723     } else {
12724         if (IS_PF(sc)) {
12725             /* some multicasts */
12726             if (bxe_set_mc_list(sc) < 0) {
12727                 rx_mode = BXE_RX_MODE_ALLMULTI;
12728             }
12729             if (bxe_set_uc_list(sc) < 0) {
12730                 rx_mode = BXE_RX_MODE_PROMISC;
12731             }
12732         }
12733 #if 0
12734         else {
12735             /*
12736              * Configuring mcast to a VF involves sleeping (when we
12737              * wait for the PF's response). Since this function is
12738              * called from a non sleepable context we must schedule
12739              * a work item for this purpose
12740              */
12741             bxe_set_bit(BXE_SP_RTNL_VFPF_MCAST, &sc->sp_rtnl_state);
12742             schedule_delayed_work(&sc->sp_rtnl_task, 0);
12743         }
12744 #endif
12745     }
12746
12747     sc->rx_mode = rx_mode;
12748
12749     /* schedule the rx_mode command */
12750     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
12751         BLOGD(sc, DBG_LOAD, "Scheduled setting rx_mode with ECORE...\n");
12752         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
12753         BXE_CORE_UNLOCK(sc);
12754         return;
12755     }
12756
12757     if (IS_PF(sc)) {
12758         bxe_set_storm_rx_mode(sc);
12759     }
12760 #if 0
12761     else {
12762         /*
12763          * Configuring mcast to a VF involves sleeping (when we
12764          * wait for the PF's response). Since this function is
12765          * called from a non sleepable context we must schedule
12766          * a work item for this purpose
12767          */
12768         bxe_set_bit(BXE_SP_RTNL_VFPF_STORM_RX_MODE, &sc->sp_rtnl_state);
12769         schedule_delayed_work(&sc->sp_rtnl_task, 0);
12770     }
12771 #endif
12772
12773     BXE_CORE_UNLOCK(sc);
12774 }
12775
12776 static void
12777 bxe_set_rx_mode(struct bxe_softc *sc)
12778 {
12779     taskqueue_enqueue(sc->rx_mode_tq, &sc->rx_mode_tq_task);
12780 }
12781
12782 /* update flags in shmem */
12783 static void
12784 bxe_update_drv_flags(struct bxe_softc *sc,
12785                      uint32_t         flags,
12786                      uint32_t         set)
12787 {
12788     uint32_t drv_flags;
12789
12790     if (SHMEM2_HAS(sc, drv_flags)) {
12791         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12792         drv_flags = SHMEM2_RD(sc, drv_flags);
12793
12794         if (set) {
12795             SET_FLAGS(drv_flags, flags);
12796         } else {
12797             RESET_FLAGS(drv_flags, flags);
12798         }
12799
12800         SHMEM2_WR(sc, drv_flags, drv_flags);
12801         BLOGD(sc, DBG_LOAD, "drv_flags 0x%08x\n", drv_flags);
12802
12803         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12804     }
12805 }
12806
12807 /* periodic timer callout routine, only runs when the interface is up */
12808
12809 static void
12810 bxe_periodic_callout_func(void *xsc)
12811 {
12812     struct bxe_softc *sc = (struct bxe_softc *)xsc;
12813     int i;
12814
12815     if (!BXE_CORE_TRYLOCK(sc)) {
12816         /* just bail and try again next time */
12817
12818         if ((sc->state == BXE_STATE_OPEN) &&
12819             (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12820             /* schedule the next periodic callout */
12821             callout_reset(&sc->periodic_callout, hz,
12822                           bxe_periodic_callout_func, sc);
12823         }
12824
12825         return;
12826     }
12827
12828     if ((sc->state != BXE_STATE_OPEN) ||
12829         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_STOP)) {
12830         BLOGW(sc, "periodic callout exit (state=0x%x)\n", sc->state);
12831         BXE_CORE_UNLOCK(sc);
12832         return;
12833     }
12834
12835     /* Check for TX timeouts on any fastpath. */
12836     FOR_EACH_QUEUE(sc, i) {
12837         if (bxe_watchdog(sc, &sc->fp[i]) != 0) {
12838             /* Ruh-Roh, chip was reset! */
12839             break;
12840         }
12841     }
12842
12843     if (!CHIP_REV_IS_SLOW(sc)) {
12844         /*
12845          * This barrier is needed to ensure the ordering between the writing
12846          * to the sc->port.pmf in the bxe_nic_load() or bxe_pmf_update() and
12847          * the reading here.
12848          */
12849         mb();
12850         if (sc->port.pmf) {
12851             BXE_PHY_LOCK(sc);
12852             elink_period_func(&sc->link_params, &sc->link_vars);
12853             BXE_PHY_UNLOCK(sc);
12854         }
12855     }
12856
12857     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
12858         int mb_idx = SC_FW_MB_IDX(sc);
12859         uint32_t drv_pulse;
12860         uint32_t mcp_pulse;
12861
12862         ++sc->fw_drv_pulse_wr_seq;
12863         sc->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
12864
12865         drv_pulse = sc->fw_drv_pulse_wr_seq;
12866         bxe_drv_pulse(sc);
12867
12868         mcp_pulse = (SHMEM_RD(sc, func_mb[mb_idx].mcp_pulse_mb) &
12869                      MCP_PULSE_SEQ_MASK);
12870
12871         /*
12872          * The delta between driver pulse and mcp response should
12873          * be 1 (before mcp response) or 0 (after mcp response).
12874          */
12875         if ((drv_pulse != mcp_pulse) &&
12876             (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
12877             /* someone lost a heartbeat... */
12878             BLOGE(sc, "drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
12879                   drv_pulse, mcp_pulse);
12880         }
12881     }
12882
12883     /* state is BXE_STATE_OPEN */
12884     bxe_stats_handle(sc, STATS_EVENT_UPDATE);
12885
12886 #if 0
12887     /* sample VF bulletin board for new posts from PF */
12888     if (IS_VF(sc)) {
12889         bxe_sample_bulletin(sc);
12890     }
12891 #endif
12892
12893     BXE_CORE_UNLOCK(sc);
12894
12895     if ((sc->state == BXE_STATE_OPEN) &&
12896         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12897         /* schedule the next periodic callout */
12898         callout_reset(&sc->periodic_callout, hz,
12899                       bxe_periodic_callout_func, sc);
12900     }
12901 }
12902
12903 static void
12904 bxe_periodic_start(struct bxe_softc *sc)
12905 {
12906     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_GO);
12907     callout_reset(&sc->periodic_callout, hz, bxe_periodic_callout_func, sc);
12908 }
12909
12910 static void
12911 bxe_periodic_stop(struct bxe_softc *sc)
12912 {
12913     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_STOP);
12914     callout_drain(&sc->periodic_callout);
12915 }
12916
12917 /* start the controller */
12918 static __noinline int
12919 bxe_nic_load(struct bxe_softc *sc,
12920              int              load_mode)
12921 {
12922     uint32_t val;
12923     int load_code = 0;
12924     int i, rc = 0;
12925
12926     BXE_CORE_LOCK_ASSERT(sc);
12927
12928     BLOGD(sc, DBG_LOAD, "Starting NIC load...\n");
12929
12930     sc->state = BXE_STATE_OPENING_WAITING_LOAD;
12931
12932     if (IS_PF(sc)) {
12933         /* must be called before memory allocation and HW init */
12934         bxe_ilt_set_info(sc);
12935     }
12936
12937     sc->last_reported_link_state = LINK_STATE_UNKNOWN;
12938
12939     bxe_set_fp_rx_buf_size(sc);
12940
12941     if (bxe_alloc_fp_buffers(sc) != 0) {
12942         BLOGE(sc, "Failed to allocate fastpath memory\n");
12943         sc->state = BXE_STATE_CLOSED;
12944         rc = ENOMEM;
12945         goto bxe_nic_load_error0;
12946     }
12947
12948     if (bxe_alloc_mem(sc) != 0) {
12949         sc->state = BXE_STATE_CLOSED;
12950         rc = ENOMEM;
12951         goto bxe_nic_load_error0;
12952     }
12953
12954     if (bxe_alloc_fw_stats_mem(sc) != 0) {
12955         sc->state = BXE_STATE_CLOSED;
12956         rc = ENOMEM;
12957         goto bxe_nic_load_error0;
12958     }
12959
12960     if (IS_PF(sc)) {
12961         /* set pf load just before approaching the MCP */
12962         bxe_set_pf_load(sc);
12963
12964         /* if MCP exists send load request and analyze response */
12965         if (!BXE_NOMCP(sc)) {
12966             /* attempt to load pf */
12967             if (bxe_nic_load_request(sc, &load_code) != 0) {
12968                 sc->state = BXE_STATE_CLOSED;
12969                 rc = ENXIO;
12970                 goto bxe_nic_load_error1;
12971             }
12972
12973             /* what did the MCP say? */
12974             if (bxe_nic_load_analyze_req(sc, load_code) != 0) {
12975                 bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12976                 sc->state = BXE_STATE_CLOSED;
12977                 rc = ENXIO;
12978                 goto bxe_nic_load_error2;
12979             }
12980         } else {
12981             BLOGI(sc, "Device has no MCP!\n");
12982             load_code = bxe_nic_load_no_mcp(sc);
12983         }
12984
12985         /* mark PMF if applicable */
12986         bxe_nic_load_pmf(sc, load_code);
12987
12988         /* Init Function state controlling object */
12989         bxe_init_func_obj(sc);
12990
12991         /* Initialize HW */
12992         if (bxe_init_hw(sc, load_code) != 0) {
12993             BLOGE(sc, "HW init failed\n");
12994             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12995             sc->state = BXE_STATE_CLOSED;
12996             rc = ENXIO;
12997             goto bxe_nic_load_error2;
12998         }
12999     }
13000
13001     /* attach interrupts */
13002     if (bxe_interrupt_attach(sc) != 0) {
13003         sc->state = BXE_STATE_CLOSED;
13004         rc = ENXIO;
13005         goto bxe_nic_load_error2;
13006     }
13007
13008     bxe_nic_init(sc, load_code);
13009
13010     /* Init per-function objects */
13011     if (IS_PF(sc)) {
13012         bxe_init_objs(sc);
13013         // XXX bxe_iov_nic_init(sc);
13014
13015         /* set AFEX default VLAN tag to an invalid value */
13016         sc->devinfo.mf_info.afex_def_vlan_tag = -1;
13017         // XXX bxe_nic_load_afex_dcc(sc, load_code);
13018
13019         sc->state = BXE_STATE_OPENING_WAITING_PORT;
13020         rc = bxe_func_start(sc);
13021         if (rc) {
13022             BLOGE(sc, "Function start failed!\n");
13023             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13024             sc->state = BXE_STATE_ERROR;
13025             goto bxe_nic_load_error3;
13026         }
13027
13028         /* send LOAD_DONE command to MCP */
13029         if (!BXE_NOMCP(sc)) {
13030             load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13031             if (!load_code) {
13032                 BLOGE(sc, "MCP response failure, aborting\n");
13033                 sc->state = BXE_STATE_ERROR;
13034                 rc = ENXIO;
13035                 goto bxe_nic_load_error3;
13036             }
13037         }
13038
13039         rc = bxe_setup_leading(sc);
13040         if (rc) {
13041             BLOGE(sc, "Setup leading failed!\n");
13042             sc->state = BXE_STATE_ERROR;
13043             goto bxe_nic_load_error3;
13044         }
13045
13046         FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, i) {
13047             rc = bxe_setup_queue(sc, &sc->fp[i], FALSE);
13048             if (rc) {
13049                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13050                 sc->state = BXE_STATE_ERROR;
13051                 goto bxe_nic_load_error3;
13052             }
13053         }
13054
13055         rc = bxe_init_rss_pf(sc);
13056         if (rc) {
13057             BLOGE(sc, "PF RSS init failed\n");
13058             sc->state = BXE_STATE_ERROR;
13059             goto bxe_nic_load_error3;
13060         }
13061     }
13062     /* XXX VF */
13063 #if 0
13064     else { /* VF */
13065         FOR_EACH_ETH_QUEUE(sc, i) {
13066             rc = bxe_vfpf_setup_q(sc, i);
13067             if (rc) {
13068                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13069                 sc->state = BXE_STATE_ERROR;
13070                 goto bxe_nic_load_error3;
13071             }
13072         }
13073     }
13074 #endif
13075
13076     /* now when Clients are configured we are ready to work */
13077     sc->state = BXE_STATE_OPEN;
13078
13079     /* Configure a ucast MAC */
13080     if (IS_PF(sc)) {
13081         rc = bxe_set_eth_mac(sc, TRUE);
13082     }
13083 #if 0
13084     else { /* IS_VF(sc) */
13085         rc = bxe_vfpf_set_mac(sc);
13086     }
13087 #endif
13088     if (rc) {
13089         BLOGE(sc, "Setting Ethernet MAC failed\n");
13090         sc->state = BXE_STATE_ERROR;
13091         goto bxe_nic_load_error3;
13092     }
13093
13094 #if 0
13095     if (IS_PF(sc) && sc->pending_max) {
13096         /* for AFEX */
13097         bxe_update_max_mf_config(sc, sc->pending_max);
13098         sc->pending_max = 0;
13099     }
13100 #endif
13101
13102     if (sc->port.pmf) {
13103         rc = bxe_initial_phy_init(sc, /* XXX load_mode */LOAD_OPEN);
13104         if (rc) {
13105             sc->state = BXE_STATE_ERROR;
13106             goto bxe_nic_load_error3;
13107         }
13108     }
13109
13110     sc->link_params.feature_config_flags &=
13111         ~ELINK_FEATURE_CONFIG_BOOT_FROM_SAN;
13112
13113     /* start fast path */
13114
13115     /* Initialize Rx filter */
13116     bxe_set_rx_mode(sc);
13117
13118     /* start the Tx */
13119     switch (/* XXX load_mode */LOAD_OPEN) {
13120     case LOAD_NORMAL:
13121     case LOAD_OPEN:
13122         break;
13123
13124     case LOAD_DIAG:
13125     case LOAD_LOOPBACK_EXT:
13126         sc->state = BXE_STATE_DIAG;
13127         break;
13128
13129     default:
13130         break;
13131     }
13132
13133     if (sc->port.pmf) {
13134         bxe_update_drv_flags(sc, 1 << DRV_FLAGS_PORT_MASK, 0);
13135     } else {
13136         bxe_link_status_update(sc);
13137     }
13138
13139     /* start the periodic timer callout */
13140     bxe_periodic_start(sc);
13141
13142     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
13143         /* mark driver is loaded in shmem2 */
13144         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
13145         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
13146                   (val |
13147                    DRV_FLAGS_CAPABILITIES_LOADED_SUPPORTED |
13148                    DRV_FLAGS_CAPABILITIES_LOADED_L2));
13149     }
13150
13151     /* wait for all pending SP commands to complete */
13152     if (IS_PF(sc) && !bxe_wait_sp_comp(sc, ~0x0UL)) {
13153         BLOGE(sc, "Timeout waiting for all SPs to complete!\n");
13154         bxe_periodic_stop(sc);
13155         bxe_nic_unload(sc, UNLOAD_CLOSE, FALSE);
13156         return (ENXIO);
13157     }
13158
13159 #if 0
13160     /* If PMF - send ADMIN DCBX msg to MFW to initiate DCBX FSM */
13161     if (sc->port.pmf && (sc->state != BXE_STATE_DIAG)) {
13162         bxe_dcbx_init(sc, FALSE);
13163     }
13164 #endif
13165
13166     /* Tell the stack the driver is running! */
13167     sc->ifnet->if_drv_flags = IFF_DRV_RUNNING;
13168
13169     BLOGD(sc, DBG_LOAD, "NIC successfully loaded\n");
13170
13171     return (0);
13172
13173 bxe_nic_load_error3:
13174
13175     if (IS_PF(sc)) {
13176         bxe_int_disable_sync(sc, 1);
13177
13178         /* clean out queued objects */
13179         bxe_squeeze_objects(sc);
13180     }
13181
13182     bxe_interrupt_detach(sc);
13183
13184 bxe_nic_load_error2:
13185
13186     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
13187         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
13188         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
13189     }
13190
13191     sc->port.pmf = 0;
13192
13193 bxe_nic_load_error1:
13194
13195     /* clear pf_load status, as it was already set */
13196     if (IS_PF(sc)) {
13197         bxe_clear_pf_load(sc);
13198     }
13199
13200 bxe_nic_load_error0:
13201
13202     bxe_free_fw_stats_mem(sc);
13203     bxe_free_fp_buffers(sc);
13204     bxe_free_mem(sc);
13205
13206     return (rc);
13207 }
13208
13209 static int
13210 bxe_init_locked(struct bxe_softc *sc)
13211 {
13212     int other_engine = SC_PATH(sc) ? 0 : 1;
13213     uint8_t other_load_status, load_status;
13214     uint8_t global = FALSE;
13215     int rc;
13216
13217     BXE_CORE_LOCK_ASSERT(sc);
13218
13219     /* check if the driver is already running */
13220     if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
13221         BLOGD(sc, DBG_LOAD, "Init called while driver is running!\n");
13222         return (0);
13223     }
13224
13225     bxe_set_power_state(sc, PCI_PM_D0);
13226
13227     /*
13228      * If parity occurred during the unload, then attentions and/or
13229      * RECOVERY_IN_PROGRES may still be set. If so we want the first function
13230      * loaded on the current engine to complete the recovery. Parity recovery
13231      * is only relevant for PF driver.
13232      */
13233     if (IS_PF(sc)) {
13234         other_load_status = bxe_get_load_status(sc, other_engine);
13235         load_status = bxe_get_load_status(sc, SC_PATH(sc));
13236
13237         if (!bxe_reset_is_done(sc, SC_PATH(sc)) ||
13238             bxe_chk_parity_attn(sc, &global, TRUE)) {
13239             do {
13240                 /*
13241                  * If there are attentions and they are in global blocks, set
13242                  * the GLOBAL_RESET bit regardless whether it will be this
13243                  * function that will complete the recovery or not.
13244                  */
13245                 if (global) {
13246                     bxe_set_reset_global(sc);
13247                 }
13248
13249                 /*
13250                  * Only the first function on the current engine should try
13251                  * to recover in open. In case of attentions in global blocks
13252                  * only the first in the chip should try to recover.
13253                  */
13254                 if ((!load_status && (!global || !other_load_status)) &&
13255                     bxe_trylock_leader_lock(sc) && !bxe_leader_reset(sc)) {
13256                     BLOGI(sc, "Recovered during init\n");
13257                     break;
13258                 }
13259
13260                 /* recovery has failed... */
13261                 bxe_set_power_state(sc, PCI_PM_D3hot);
13262                 sc->recovery_state = BXE_RECOVERY_FAILED;
13263
13264                 BLOGE(sc, "Recovery flow hasn't properly "
13265                           "completed yet, try again later. "
13266                           "If you still see this message after a "
13267                           "few retries then power cycle is required.\n");
13268
13269                 rc = ENXIO;
13270                 goto bxe_init_locked_done;
13271             } while (0);
13272         }
13273     }
13274
13275     sc->recovery_state = BXE_RECOVERY_DONE;
13276
13277     rc = bxe_nic_load(sc, LOAD_OPEN);
13278
13279 bxe_init_locked_done:
13280
13281     if (rc) {
13282         /* Tell the stack the driver is NOT running! */
13283         BLOGE(sc, "Initialization failed, "
13284                   "stack notified driver is NOT running!\n");
13285         sc->ifnet->if_drv_flags &= ~IFF_DRV_RUNNING;
13286     }
13287
13288     return (rc);
13289 }
13290
13291 static int
13292 bxe_stop_locked(struct bxe_softc *sc)
13293 {
13294     BXE_CORE_LOCK_ASSERT(sc);
13295     return (bxe_nic_unload(sc, UNLOAD_NORMAL, TRUE));
13296 }
13297
13298 /*
13299  * Handles controller initialization when called from an unlocked routine.
13300  * ifconfig calls this function.
13301  *
13302  * Returns:
13303  *   void
13304  */
13305 static void
13306 bxe_init(void *xsc)
13307 {
13308     struct bxe_softc *sc = (struct bxe_softc *)xsc;
13309
13310     BXE_CORE_LOCK(sc);
13311     bxe_init_locked(sc);
13312     BXE_CORE_UNLOCK(sc);
13313 }
13314
13315 static int
13316 bxe_init_ifnet(struct bxe_softc *sc)
13317 {
13318     struct ifnet *ifp;
13319
13320     /* ifconfig entrypoint for media type/status reporting */
13321     ifmedia_init(&sc->ifmedia, IFM_IMASK,
13322                  bxe_ifmedia_update,
13323                  bxe_ifmedia_status);
13324
13325     /* set the default interface values */
13326     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_FDX | sc->media), 0, NULL);
13327     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_AUTO), 0, NULL);
13328     ifmedia_set(&sc->ifmedia, (IFM_ETHER | IFM_AUTO));
13329
13330     sc->ifmedia.ifm_media = sc->ifmedia.ifm_cur->ifm_media; /* XXX ? */
13331
13332     /* allocate the ifnet structure */
13333     if ((ifp = if_alloc(IFT_ETHER)) == NULL) {
13334         BLOGE(sc, "Interface allocation failed!\n");
13335         return (ENXIO);
13336     }
13337
13338     ifp->if_softc = sc;
13339     if_initname(ifp, device_get_name(sc->dev), device_get_unit(sc->dev));
13340     ifp->if_flags = (IFF_BROADCAST | IFF_SIMPLEX | IFF_MULTICAST);
13341     ifp->if_ioctl = bxe_ioctl;
13342     ifp->if_start = bxe_tx_start;
13343 #if __FreeBSD_version >= 800000
13344     ifp->if_transmit = bxe_tx_mq_start;
13345     ifp->if_qflush = bxe_mq_flush;
13346 #endif
13347 #ifdef FreeBSD8_0
13348     ifp->if_timer = 0;
13349 #endif
13350     ifp->if_init = bxe_init;
13351     ifp->if_mtu = sc->mtu;
13352     ifp->if_hwassist = (CSUM_IP       |
13353                         CSUM_TCP      |
13354                         CSUM_UDP      |
13355                         CSUM_TSO      |
13356                         CSUM_TCP_IPV6 |
13357                         CSUM_UDP_IPV6);
13358     ifp->if_capabilities =
13359 #if __FreeBSD_version < 700000
13360         (IFCAP_VLAN_MTU       |
13361          IFCAP_VLAN_HWTAGGING |
13362          IFCAP_HWCSUM         |
13363          IFCAP_JUMBO_MTU      |
13364          IFCAP_LRO);
13365 #else
13366         (IFCAP_VLAN_MTU       |
13367          IFCAP_VLAN_HWTAGGING |
13368          IFCAP_VLAN_HWTSO     |
13369          IFCAP_VLAN_HWFILTER  |
13370          IFCAP_VLAN_HWCSUM    |
13371          IFCAP_HWCSUM         |
13372          IFCAP_JUMBO_MTU      |
13373          IFCAP_LRO            |
13374          IFCAP_TSO4           |
13375          IFCAP_TSO6           |
13376          IFCAP_WOL_MAGIC);
13377 #endif
13378     ifp->if_capenable = ifp->if_capabilities;
13379     ifp->if_capenable &= ~IFCAP_WOL_MAGIC; /* XXX not yet... */
13380 #if __FreeBSD_version < 1000025
13381     ifp->if_baudrate = 1000000000;
13382 #else
13383     if_initbaudrate(ifp, IF_Gbps(10));
13384 #endif
13385     ifp->if_snd.ifq_drv_maxlen = sc->tx_ring_size;
13386
13387     IFQ_SET_MAXLEN(&ifp->if_snd, ifp->if_snd.ifq_drv_maxlen);
13388     IFQ_SET_READY(&ifp->if_snd);
13389
13390     sc->ifnet = ifp;
13391
13392     /* attach to the Ethernet interface list */
13393     ether_ifattach(ifp, sc->link_params.mac_addr);
13394
13395     return (0);
13396 }
13397
13398 static void
13399 bxe_deallocate_bars(struct bxe_softc *sc)
13400 {
13401     int i;
13402
13403     for (i = 0; i < MAX_BARS; i++) {
13404         if (sc->bar[i].resource != NULL) {
13405             bus_release_resource(sc->dev,
13406                                  SYS_RES_MEMORY,
13407                                  sc->bar[i].rid,
13408                                  sc->bar[i].resource);
13409             BLOGD(sc, DBG_LOAD, "Released PCI BAR%d [%02x] memory\n",
13410                   i, PCIR_BAR(i));
13411         }
13412     }
13413 }
13414
13415 static int
13416 bxe_allocate_bars(struct bxe_softc *sc)
13417 {
13418     u_int flags;
13419     int i;
13420
13421     memset(sc->bar, 0, sizeof(sc->bar));
13422
13423     for (i = 0; i < MAX_BARS; i++) {
13424
13425         /* memory resources reside at BARs 0, 2, 4 */
13426         /* Run `pciconf -lb` to see mappings */
13427         if ((i != 0) && (i != 2) && (i != 4)) {
13428             continue;
13429         }
13430
13431         sc->bar[i].rid = PCIR_BAR(i);
13432
13433         flags = RF_ACTIVE;
13434         if (i == 0) {
13435             flags |= RF_SHAREABLE;
13436         }
13437
13438         if ((sc->bar[i].resource =
13439              bus_alloc_resource_any(sc->dev,
13440                                     SYS_RES_MEMORY,
13441                                     &sc->bar[i].rid,
13442                                     flags)) == NULL) {
13443 #if 0
13444             /* BAR4 doesn't exist for E1 */
13445             BLOGE(sc, "PCI BAR%d [%02x] memory allocation failed\n",
13446                   i, PCIR_BAR(i));
13447 #endif
13448             return (0);
13449         }
13450
13451         sc->bar[i].tag    = rman_get_bustag(sc->bar[i].resource);
13452         sc->bar[i].handle = rman_get_bushandle(sc->bar[i].resource);
13453         sc->bar[i].kva    = (vm_offset_t)rman_get_virtual(sc->bar[i].resource);
13454
13455         BLOGI(sc, "PCI BAR%d [%02x] memory allocated: %p-%p (%ld) -> %p\n",
13456               i, PCIR_BAR(i),
13457               (void *)rman_get_start(sc->bar[i].resource),
13458               (void *)rman_get_end(sc->bar[i].resource),
13459               rman_get_size(sc->bar[i].resource),
13460               (void *)sc->bar[i].kva);
13461     }
13462
13463     return (0);
13464 }
13465
13466 static void
13467 bxe_get_function_num(struct bxe_softc *sc)
13468 {
13469     uint32_t val = 0;
13470
13471     /*
13472      * Read the ME register to get the function number. The ME register
13473      * holds the relative-function number and absolute-function number. The
13474      * absolute-function number appears only in E2 and above. Before that
13475      * these bits always contained zero, therefore we cannot blindly use them.
13476      */
13477
13478     val = REG_RD(sc, BAR_ME_REGISTER);
13479
13480     sc->pfunc_rel =
13481         (uint8_t)((val & ME_REG_PF_NUM) >> ME_REG_PF_NUM_SHIFT);
13482     sc->path_id =
13483         (uint8_t)((val & ME_REG_ABS_PF_NUM) >> ME_REG_ABS_PF_NUM_SHIFT) & 1;
13484
13485     if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13486         sc->pfunc_abs = ((sc->pfunc_rel << 1) | sc->path_id);
13487     } else {
13488         sc->pfunc_abs = (sc->pfunc_rel | sc->path_id);
13489     }
13490
13491     BLOGD(sc, DBG_LOAD,
13492           "Relative function %d, Absolute function %d, Path %d\n",
13493           sc->pfunc_rel, sc->pfunc_abs, sc->path_id);
13494 }
13495
13496 static uint32_t
13497 bxe_get_shmem_mf_cfg_base(struct bxe_softc *sc)
13498 {
13499     uint32_t shmem2_size;
13500     uint32_t offset;
13501     uint32_t mf_cfg_offset_value;
13502
13503     /* Non 57712 */
13504     offset = (SHMEM_RD(sc, func_mb) +
13505               (MAX_FUNC_NUM * sizeof(struct drv_func_mb)));
13506
13507     /* 57712 plus */
13508     if (sc->devinfo.shmem2_base != 0) {
13509         shmem2_size = SHMEM2_RD(sc, size);
13510         if (shmem2_size > offsetof(struct shmem2_region, mf_cfg_addr)) {
13511             mf_cfg_offset_value = SHMEM2_RD(sc, mf_cfg_addr);
13512             if (SHMEM_MF_CFG_ADDR_NONE != mf_cfg_offset_value) {
13513                 offset = mf_cfg_offset_value;
13514             }
13515         }
13516     }
13517
13518     return (offset);
13519 }
13520
13521 static uint32_t
13522 bxe_pcie_capability_read(struct bxe_softc *sc,
13523                          int    reg,
13524                          int    width)
13525 {
13526     int pcie_reg;
13527
13528     /* ensure PCIe capability is enabled */
13529     if (pci_find_cap(sc->dev, PCIY_EXPRESS, &pcie_reg) == 0) {
13530         if (pcie_reg != 0) {
13531             BLOGD(sc, DBG_LOAD, "PCIe capability at 0x%04x\n", pcie_reg);
13532             return (pci_read_config(sc->dev, (pcie_reg + reg), width));
13533         }
13534     }
13535
13536     BLOGE(sc, "PCIe capability NOT FOUND!!!\n");
13537
13538     return (0);
13539 }
13540
13541 static uint8_t
13542 bxe_is_pcie_pending(struct bxe_softc *sc)
13543 {
13544     return (bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_STA, 2) &
13545             PCIM_EXP_STA_TRANSACTION_PND);
13546 }
13547
13548 /*
13549  * Walk the PCI capabiites list for the device to find what features are
13550  * supported. These capabilites may be enabled/disabled by firmware so it's
13551  * best to walk the list rather than make assumptions.
13552  */
13553 static void
13554 bxe_probe_pci_caps(struct bxe_softc *sc)
13555 {
13556     uint16_t link_status;
13557     int reg;
13558
13559     /* check if PCI Power Management is enabled */
13560     if (pci_find_cap(sc->dev, PCIY_PMG, &reg) == 0) {
13561         if (reg != 0) {
13562             BLOGD(sc, DBG_LOAD, "Found PM capability at 0x%04x\n", reg);
13563
13564             sc->devinfo.pcie_cap_flags |= BXE_PM_CAPABLE_FLAG;
13565             sc->devinfo.pcie_pm_cap_reg = (uint16_t)reg;
13566         }
13567     }
13568
13569     link_status = bxe_pcie_capability_read(sc, PCIR_EXPRESS_LINK_STA, 2);
13570
13571     /* handle PCIe 2.0 workarounds for 57710 */
13572     if (CHIP_IS_E1(sc)) {
13573         /* workaround for 57710 errata E4_57710_27462 */
13574         sc->devinfo.pcie_link_speed =
13575             (REG_RD(sc, 0x3d04) & (1 << 24)) ? 2 : 1;
13576
13577         /* workaround for 57710 errata E4_57710_27488 */
13578         sc->devinfo.pcie_link_width =
13579             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13580         if (sc->devinfo.pcie_link_speed > 1) {
13581             sc->devinfo.pcie_link_width =
13582                 ((link_status & PCIM_LINK_STA_WIDTH) >> 4) >> 1;
13583         }
13584     } else {
13585         sc->devinfo.pcie_link_speed =
13586             (link_status & PCIM_LINK_STA_SPEED);
13587         sc->devinfo.pcie_link_width =
13588             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13589     }
13590
13591     BLOGD(sc, DBG_LOAD, "PCIe link speed=%d width=%d\n",
13592           sc->devinfo.pcie_link_speed, sc->devinfo.pcie_link_width);
13593
13594     sc->devinfo.pcie_cap_flags |= BXE_PCIE_CAPABLE_FLAG;
13595     sc->devinfo.pcie_pcie_cap_reg = (uint16_t)reg;
13596
13597     /* check if MSI capability is enabled */
13598     if (pci_find_cap(sc->dev, PCIY_MSI, &reg) == 0) {
13599         if (reg != 0) {
13600             BLOGD(sc, DBG_LOAD, "Found MSI capability at 0x%04x\n", reg);
13601
13602             sc->devinfo.pcie_cap_flags |= BXE_MSI_CAPABLE_FLAG;
13603             sc->devinfo.pcie_msi_cap_reg = (uint16_t)reg;
13604         }
13605     }
13606
13607     /* check if MSI-X capability is enabled */
13608     if (pci_find_cap(sc->dev, PCIY_MSIX, &reg) == 0) {
13609         if (reg != 0) {
13610             BLOGD(sc, DBG_LOAD, "Found MSI-X capability at 0x%04x\n", reg);
13611
13612             sc->devinfo.pcie_cap_flags |= BXE_MSIX_CAPABLE_FLAG;
13613             sc->devinfo.pcie_msix_cap_reg = (uint16_t)reg;
13614         }
13615     }
13616 }
13617
13618 static int
13619 bxe_get_shmem_mf_cfg_info_sd(struct bxe_softc *sc)
13620 {
13621     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13622     uint32_t val;
13623
13624     /* get the outer vlan if we're in switch-dependent mode */
13625
13626     val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13627     mf_info->ext_id = (uint16_t)val;
13628
13629     mf_info->multi_vnics_mode = 1;
13630
13631     if (!VALID_OVLAN(mf_info->ext_id)) {
13632         BLOGE(sc, "Invalid VLAN (%d)\n", mf_info->ext_id);
13633         return (1);
13634     }
13635
13636     /* get the capabilities */
13637     if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13638         FUNC_MF_CFG_PROTOCOL_ISCSI) {
13639         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ISCSI;
13640     } else if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13641                FUNC_MF_CFG_PROTOCOL_FCOE) {
13642         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_FCOE;
13643     } else {
13644         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ETHERNET;
13645     }
13646
13647     mf_info->vnics_per_port =
13648         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13649
13650     return (0);
13651 }
13652
13653 static uint32_t
13654 bxe_get_shmem_ext_proto_support_flags(struct bxe_softc *sc)
13655 {
13656     uint32_t retval = 0;
13657     uint32_t val;
13658
13659     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13660
13661     if (val & MACP_FUNC_CFG_FLAGS_ENABLED) {
13662         if (val & MACP_FUNC_CFG_FLAGS_ETHERNET) {
13663             retval |= MF_PROTO_SUPPORT_ETHERNET;
13664         }
13665         if (val & MACP_FUNC_CFG_FLAGS_ISCSI_OFFLOAD) {
13666             retval |= MF_PROTO_SUPPORT_ISCSI;
13667         }
13668         if (val & MACP_FUNC_CFG_FLAGS_FCOE_OFFLOAD) {
13669             retval |= MF_PROTO_SUPPORT_FCOE;
13670         }
13671     }
13672
13673     return (retval);
13674 }
13675
13676 static int
13677 bxe_get_shmem_mf_cfg_info_si(struct bxe_softc *sc)
13678 {
13679     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13680     uint32_t val;
13681
13682     /*
13683      * There is no outer vlan if we're in switch-independent mode.
13684      * If the mac is valid then assume multi-function.
13685      */
13686
13687     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13688
13689     mf_info->multi_vnics_mode = ((val & MACP_FUNC_CFG_FLAGS_MASK) != 0);
13690
13691     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13692
13693     mf_info->vnics_per_port =
13694         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13695
13696     return (0);
13697 }
13698
13699 static int
13700 bxe_get_shmem_mf_cfg_info_niv(struct bxe_softc *sc)
13701 {
13702     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13703     uint32_t e1hov_tag;
13704     uint32_t func_config;
13705     uint32_t niv_config;
13706
13707     mf_info->multi_vnics_mode = 1;
13708
13709     e1hov_tag   = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13710     func_config = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13711     niv_config  = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].afex_config);
13712
13713     mf_info->ext_id =
13714         (uint16_t)((e1hov_tag & FUNC_MF_CFG_E1HOV_TAG_MASK) >>
13715                    FUNC_MF_CFG_E1HOV_TAG_SHIFT);
13716
13717     mf_info->default_vlan =
13718         (uint16_t)((e1hov_tag & FUNC_MF_CFG_AFEX_VLAN_MASK) >>
13719                    FUNC_MF_CFG_AFEX_VLAN_SHIFT);
13720
13721     mf_info->niv_allowed_priorities =
13722         (uint8_t)((niv_config & FUNC_MF_CFG_AFEX_COS_FILTER_MASK) >>
13723                   FUNC_MF_CFG_AFEX_COS_FILTER_SHIFT);
13724
13725     mf_info->niv_default_cos =
13726         (uint8_t)((func_config & FUNC_MF_CFG_TRANSMIT_PRIORITY_MASK) >>
13727                   FUNC_MF_CFG_TRANSMIT_PRIORITY_SHIFT);
13728
13729     mf_info->afex_vlan_mode =
13730         ((niv_config & FUNC_MF_CFG_AFEX_VLAN_MODE_MASK) >>
13731          FUNC_MF_CFG_AFEX_VLAN_MODE_SHIFT);
13732
13733     mf_info->niv_mba_enabled =
13734         ((niv_config & FUNC_MF_CFG_AFEX_MBA_ENABLED_MASK) >>
13735          FUNC_MF_CFG_AFEX_MBA_ENABLED_SHIFT);
13736
13737     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13738
13739     mf_info->vnics_per_port =
13740         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13741
13742     return (0);
13743 }
13744
13745 static int
13746 bxe_check_valid_mf_cfg(struct bxe_softc *sc)
13747 {
13748     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13749     uint32_t mf_cfg1;
13750     uint32_t mf_cfg2;
13751     uint32_t ovlan1;
13752     uint32_t ovlan2;
13753     uint8_t i, j;
13754
13755     BLOGD(sc, DBG_LOAD, "MF config parameters for function %d\n",
13756           SC_PORT(sc));
13757     BLOGD(sc, DBG_LOAD, "\tmf_config=0x%x\n",
13758           mf_info->mf_config[SC_VN(sc)]);
13759     BLOGD(sc, DBG_LOAD, "\tmulti_vnics_mode=%d\n",
13760           mf_info->multi_vnics_mode);
13761     BLOGD(sc, DBG_LOAD, "\tvnics_per_port=%d\n",
13762           mf_info->vnics_per_port);
13763     BLOGD(sc, DBG_LOAD, "\tovlan/vifid=%d\n",
13764           mf_info->ext_id);
13765     BLOGD(sc, DBG_LOAD, "\tmin_bw=%d/%d/%d/%d\n",
13766           mf_info->min_bw[0], mf_info->min_bw[1],
13767           mf_info->min_bw[2], mf_info->min_bw[3]);
13768     BLOGD(sc, DBG_LOAD, "\tmax_bw=%d/%d/%d/%d\n",
13769           mf_info->max_bw[0], mf_info->max_bw[1],
13770           mf_info->max_bw[2], mf_info->max_bw[3]);
13771     BLOGD(sc, DBG_LOAD, "\tmac_addr: %s\n",
13772           sc->mac_addr_str);
13773
13774     /* various MF mode sanity checks... */
13775
13776     if (mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_HIDE) {
13777         BLOGE(sc, "Enumerated function %d is marked as hidden\n",
13778               SC_PORT(sc));
13779         return (1);
13780     }
13781
13782     if ((mf_info->vnics_per_port > 1) && !mf_info->multi_vnics_mode) {
13783         BLOGE(sc, "vnics_per_port=%d multi_vnics_mode=%d\n",
13784               mf_info->vnics_per_port, mf_info->multi_vnics_mode);
13785         return (1);
13786     }
13787
13788     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13789         /* vnic id > 0 must have valid ovlan in switch-dependent mode */
13790         if ((SC_VN(sc) > 0) && !VALID_OVLAN(OVLAN(sc))) {
13791             BLOGE(sc, "mf_mode=SD vnic_id=%d ovlan=%d\n",
13792                   SC_VN(sc), OVLAN(sc));
13793             return (1);
13794         }
13795
13796         if (!VALID_OVLAN(OVLAN(sc)) && mf_info->multi_vnics_mode) {
13797             BLOGE(sc, "mf_mode=SD multi_vnics_mode=%d ovlan=%d\n",
13798                   mf_info->multi_vnics_mode, OVLAN(sc));
13799             return (1);
13800         }
13801
13802         /*
13803          * Verify all functions are either MF or SF mode. If MF, make sure
13804          * sure that all non-hidden functions have a valid ovlan. If SF,
13805          * make sure that all non-hidden functions have an invalid ovlan.
13806          */
13807         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13808             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13809             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13810             if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13811                 (((mf_info->multi_vnics_mode) && !VALID_OVLAN(ovlan1)) ||
13812                  ((!mf_info->multi_vnics_mode) && VALID_OVLAN(ovlan1)))) {
13813                 BLOGE(sc, "mf_mode=SD function %d MF config "
13814                           "mismatch, multi_vnics_mode=%d ovlan=%d\n",
13815                       i, mf_info->multi_vnics_mode, ovlan1);
13816                 return (1);
13817             }
13818         }
13819
13820         /* Verify all funcs on the same port each have a different ovlan. */
13821         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13822             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13823             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13824             /* iterate from the next function on the port to the max func */
13825             for (j = i + 2; j < MAX_FUNC_NUM; j += 2) {
13826                 mf_cfg2 = MFCFG_RD(sc, func_mf_config[j].config);
13827                 ovlan2  = MFCFG_RD(sc, func_mf_config[j].e1hov_tag);
13828                 if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13829                     VALID_OVLAN(ovlan1) &&
13830                     !(mf_cfg2 & FUNC_MF_CFG_FUNC_HIDE) &&
13831                     VALID_OVLAN(ovlan2) &&
13832                     (ovlan1 == ovlan2)) {
13833                     BLOGE(sc, "mf_mode=SD functions %d and %d "
13834                               "have the same ovlan (%d)\n",
13835                           i, j, ovlan1);
13836                     return (1);
13837                 }
13838             }
13839         }
13840     } /* MULTI_FUNCTION_SD */
13841
13842     return (0);
13843 }
13844
13845 static int
13846 bxe_get_mf_cfg_info(struct bxe_softc *sc)
13847 {
13848     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13849     uint32_t val, mac_upper;
13850     uint8_t i, vnic;
13851
13852     /* initialize mf_info defaults */
13853     mf_info->vnics_per_port   = 1;
13854     mf_info->multi_vnics_mode = FALSE;
13855     mf_info->path_has_ovlan   = FALSE;
13856     mf_info->mf_mode          = SINGLE_FUNCTION;
13857
13858     if (!CHIP_IS_MF_CAP(sc)) {
13859         return (0);
13860     }
13861
13862     if (sc->devinfo.mf_cfg_base == SHMEM_MF_CFG_ADDR_NONE) {
13863         BLOGE(sc, "Invalid mf_cfg_base!\n");
13864         return (1);
13865     }
13866
13867     /* get the MF mode (switch dependent / independent / single-function) */
13868
13869     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
13870
13871     switch (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK)
13872     {
13873     case SHARED_FEAT_CFG_FORCE_SF_MODE_SWITCH_INDEPT:
13874
13875         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13876
13877         /* check for legal upper mac bytes */
13878         if (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT) {
13879             mf_info->mf_mode = MULTI_FUNCTION_SI;
13880         } else {
13881             BLOGE(sc, "Invalid config for Switch Independent mode\n");
13882         }
13883
13884         break;
13885
13886     case SHARED_FEAT_CFG_FORCE_SF_MODE_MF_ALLOWED:
13887     case SHARED_FEAT_CFG_FORCE_SF_MODE_SPIO4:
13888
13889         /* get outer vlan configuration */
13890         val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13891
13892         if ((val & FUNC_MF_CFG_E1HOV_TAG_MASK) !=
13893             FUNC_MF_CFG_E1HOV_TAG_DEFAULT) {
13894             mf_info->mf_mode = MULTI_FUNCTION_SD;
13895         } else {
13896             BLOGE(sc, "Invalid config for Switch Dependent mode\n");
13897         }
13898
13899         break;
13900
13901     case SHARED_FEAT_CFG_FORCE_SF_MODE_FORCED_SF:
13902
13903         /* not in MF mode, vnics_per_port=1 and multi_vnics_mode=FALSE */
13904         return (0);
13905
13906     case SHARED_FEAT_CFG_FORCE_SF_MODE_AFEX_MODE:
13907
13908         /*
13909          * Mark MF mode as NIV if MCP version includes NPAR-SD support
13910          * and the MAC address is valid.
13911          */
13912         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13913
13914         if ((SHMEM2_HAS(sc, afex_driver_support)) &&
13915             (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT)) {
13916             mf_info->mf_mode = MULTI_FUNCTION_AFEX;
13917         } else {
13918             BLOGE(sc, "Invalid config for AFEX mode\n");
13919         }
13920
13921         break;
13922
13923     default:
13924
13925         BLOGE(sc, "Unknown MF mode (0x%08x)\n",
13926               (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK));
13927
13928         return (1);
13929     }
13930
13931     /* set path mf_mode (which could be different than function mf_mode) */
13932     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13933         mf_info->path_has_ovlan = TRUE;
13934     } else if (mf_info->mf_mode == SINGLE_FUNCTION) {
13935         /*
13936          * Decide on path multi vnics mode. If we're not in MF mode and in
13937          * 4-port mode, this is good enough to check vnic-0 of the other port
13938          * on the same path
13939          */
13940         if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13941             uint8_t other_port = !(PORT_ID(sc) & 1);
13942             uint8_t abs_func_other_port = (SC_PATH(sc) + (2 * other_port));
13943
13944             val = MFCFG_RD(sc, func_mf_config[abs_func_other_port].e1hov_tag);
13945
13946             mf_info->path_has_ovlan = VALID_OVLAN((uint16_t)val) ? 1 : 0;
13947         }
13948     }
13949
13950     if (mf_info->mf_mode == SINGLE_FUNCTION) {
13951         /* invalid MF config */
13952         if (SC_VN(sc) >= 1) {
13953             BLOGE(sc, "VNIC ID >= 1 in SF mode\n");
13954             return (1);
13955         }
13956
13957         return (0);
13958     }
13959
13960     /* get the MF configuration */
13961     mf_info->mf_config[SC_VN(sc)] =
13962         MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13963
13964     switch(mf_info->mf_mode)
13965     {
13966     case MULTI_FUNCTION_SD:
13967
13968         bxe_get_shmem_mf_cfg_info_sd(sc);
13969         break;
13970
13971     case MULTI_FUNCTION_SI:
13972
13973         bxe_get_shmem_mf_cfg_info_si(sc);
13974         break;
13975
13976     case MULTI_FUNCTION_AFEX:
13977
13978         bxe_get_shmem_mf_cfg_info_niv(sc);
13979         break;
13980
13981     default:
13982
13983         BLOGE(sc, "Get MF config failed (mf_mode=0x%08x)\n",
13984               mf_info->mf_mode);
13985         return (1);
13986     }
13987
13988     /* get the congestion management parameters */
13989
13990     vnic = 0;
13991     FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13992         /* get min/max bw */
13993         val = MFCFG_RD(sc, func_mf_config[i].config);
13994         mf_info->min_bw[vnic] =
13995             ((val & FUNC_MF_CFG_MIN_BW_MASK) >> FUNC_MF_CFG_MIN_BW_SHIFT);
13996         mf_info->max_bw[vnic] =
13997             ((val & FUNC_MF_CFG_MAX_BW_MASK) >> FUNC_MF_CFG_MAX_BW_SHIFT);
13998         vnic++;
13999     }
14000
14001     return (bxe_check_valid_mf_cfg(sc));
14002 }
14003
14004 static int
14005 bxe_get_shmem_info(struct bxe_softc *sc)
14006 {
14007     int port;
14008     uint32_t mac_hi, mac_lo, val;
14009
14010     port = SC_PORT(sc);
14011     mac_hi = mac_lo = 0;
14012
14013     sc->link_params.sc   = sc;
14014     sc->link_params.port = port;
14015
14016     /* get the hardware config info */
14017     sc->devinfo.hw_config =
14018         SHMEM_RD(sc, dev_info.shared_hw_config.config);
14019     sc->devinfo.hw_config2 =
14020         SHMEM_RD(sc, dev_info.shared_hw_config.config2);
14021
14022     sc->link_params.hw_led_mode =
14023         ((sc->devinfo.hw_config & SHARED_HW_CFG_LED_MODE_MASK) >>
14024          SHARED_HW_CFG_LED_MODE_SHIFT);
14025
14026     /* get the port feature config */
14027     sc->port.config =
14028         SHMEM_RD(sc, dev_info.port_feature_config[port].config),
14029
14030     /* get the link params */
14031     sc->link_params.speed_cap_mask[0] =
14032         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask);
14033     sc->link_params.speed_cap_mask[1] =
14034         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask2);
14035
14036     /* get the lane config */
14037     sc->link_params.lane_config =
14038         SHMEM_RD(sc, dev_info.port_hw_config[port].lane_config);
14039
14040     /* get the link config */
14041     val = SHMEM_RD(sc, dev_info.port_feature_config[port].link_config);
14042     sc->port.link_config[ELINK_INT_PHY] = val;
14043     sc->link_params.switch_cfg = (val & PORT_FEATURE_CONNECTED_SWITCH_MASK);
14044     sc->port.link_config[ELINK_EXT_PHY1] =
14045         SHMEM_RD(sc, dev_info.port_feature_config[port].link_config2);
14046
14047     /* get the override preemphasis flag and enable it or turn it off */
14048     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
14049     if (val & SHARED_FEAT_CFG_OVERRIDE_PREEMPHASIS_CFG_ENABLED) {
14050         sc->link_params.feature_config_flags |=
14051             ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14052     } else {
14053         sc->link_params.feature_config_flags &=
14054             ~ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14055     }
14056
14057     /* get the initial value of the link params */
14058     sc->link_params.multi_phy_config =
14059         SHMEM_RD(sc, dev_info.port_hw_config[port].multi_phy_config);
14060
14061     /* get external phy info */
14062     sc->port.ext_phy_config =
14063         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
14064
14065     /* get the multifunction configuration */
14066     bxe_get_mf_cfg_info(sc);
14067
14068     /* get the mac address */
14069     if (IS_MF(sc)) {
14070         mac_hi = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
14071         mac_lo = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_lower);
14072     } else {
14073         mac_hi = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_upper);
14074         mac_lo = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_lower);
14075     }
14076
14077     if ((mac_lo == 0) && (mac_hi == 0)) {
14078         *sc->mac_addr_str = 0;
14079         BLOGE(sc, "No Ethernet address programmed!\n");
14080     } else {
14081         sc->link_params.mac_addr[0] = (uint8_t)(mac_hi >> 8);
14082         sc->link_params.mac_addr[1] = (uint8_t)(mac_hi);
14083         sc->link_params.mac_addr[2] = (uint8_t)(mac_lo >> 24);
14084         sc->link_params.mac_addr[3] = (uint8_t)(mac_lo >> 16);
14085         sc->link_params.mac_addr[4] = (uint8_t)(mac_lo >> 8);
14086         sc->link_params.mac_addr[5] = (uint8_t)(mac_lo);
14087         snprintf(sc->mac_addr_str, sizeof(sc->mac_addr_str),
14088                  "%02x:%02x:%02x:%02x:%02x:%02x",
14089                  sc->link_params.mac_addr[0], sc->link_params.mac_addr[1],
14090                  sc->link_params.mac_addr[2], sc->link_params.mac_addr[3],
14091                  sc->link_params.mac_addr[4], sc->link_params.mac_addr[5]);
14092         BLOGD(sc, DBG_LOAD, "Ethernet address: %s\n", sc->mac_addr_str);
14093     }
14094
14095 #if 0
14096     if (!IS_MF(sc) &&
14097         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14098          PORT_FEAT_CFG_STORAGE_PERSONALITY_FCOE)) {
14099         sc->flags |= BXE_NO_ISCSI;
14100     }
14101     if (!IS_MF(sc) &&
14102         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14103          PORT_FEAT_CFG_STORAGE_PERSONALITY_ISCSI)) {
14104         sc->flags |= BXE_NO_FCOE_FLAG;
14105     }
14106 #endif
14107
14108     return (0);
14109 }
14110
14111 static void
14112 bxe_get_tunable_params(struct bxe_softc *sc)
14113 {
14114     /* sanity checks */
14115
14116     if ((bxe_interrupt_mode != INTR_MODE_INTX) &&
14117         (bxe_interrupt_mode != INTR_MODE_MSI)  &&
14118         (bxe_interrupt_mode != INTR_MODE_MSIX)) {
14119         BLOGW(sc, "invalid interrupt_mode value (%d)\n", bxe_interrupt_mode);
14120         bxe_interrupt_mode = INTR_MODE_MSIX;
14121     }
14122
14123     if ((bxe_queue_count < 0) || (bxe_queue_count > MAX_RSS_CHAINS)) {
14124         BLOGW(sc, "invalid queue_count value (%d)\n", bxe_queue_count);
14125         bxe_queue_count = 0;
14126     }
14127
14128     if ((bxe_max_rx_bufs < 1) || (bxe_max_rx_bufs > RX_BD_USABLE)) {
14129         if (bxe_max_rx_bufs == 0) {
14130             bxe_max_rx_bufs = RX_BD_USABLE;
14131         } else {
14132             BLOGW(sc, "invalid max_rx_bufs (%d)\n", bxe_max_rx_bufs);
14133             bxe_max_rx_bufs = 2048;
14134         }
14135     }
14136
14137     if ((bxe_hc_rx_ticks < 1) || (bxe_hc_rx_ticks > 100)) {
14138         BLOGW(sc, "invalid hc_rx_ticks (%d)\n", bxe_hc_rx_ticks);
14139         bxe_hc_rx_ticks = 25;
14140     }
14141
14142     if ((bxe_hc_tx_ticks < 1) || (bxe_hc_tx_ticks > 100)) {
14143         BLOGW(sc, "invalid hc_tx_ticks (%d)\n", bxe_hc_tx_ticks);
14144         bxe_hc_tx_ticks = 50;
14145     }
14146
14147     if (bxe_max_aggregation_size == 0) {
14148         bxe_max_aggregation_size = TPA_AGG_SIZE;
14149     }
14150
14151     if (bxe_max_aggregation_size > 0xffff) {
14152         BLOGW(sc, "invalid max_aggregation_size (%d)\n",
14153               bxe_max_aggregation_size);
14154         bxe_max_aggregation_size = TPA_AGG_SIZE;
14155     }
14156
14157     if ((bxe_mrrs < -1) || (bxe_mrrs > 3)) {
14158         BLOGW(sc, "invalid mrrs (%d)\n", bxe_mrrs);
14159         bxe_mrrs = -1;
14160     }
14161
14162     if ((bxe_autogreeen < 0) || (bxe_autogreeen > 2)) {
14163         BLOGW(sc, "invalid autogreeen (%d)\n", bxe_autogreeen);
14164         bxe_autogreeen = 0;
14165     }
14166
14167     if ((bxe_udp_rss < 0) || (bxe_udp_rss > 1)) {
14168         BLOGW(sc, "invalid udp_rss (%d)\n", bxe_udp_rss);
14169         bxe_udp_rss = 0;
14170     }
14171
14172     /* pull in user settings */
14173
14174     sc->interrupt_mode       = bxe_interrupt_mode;
14175     sc->max_rx_bufs          = bxe_max_rx_bufs;
14176     sc->hc_rx_ticks          = bxe_hc_rx_ticks;
14177     sc->hc_tx_ticks          = bxe_hc_tx_ticks;
14178     sc->max_aggregation_size = bxe_max_aggregation_size;
14179     sc->mrrs                 = bxe_mrrs;
14180     sc->autogreeen           = bxe_autogreeen;
14181     sc->udp_rss              = bxe_udp_rss;
14182
14183     if (bxe_interrupt_mode == INTR_MODE_INTX) {
14184         sc->num_queues = 1;
14185     } else { /* INTR_MODE_MSI or INTR_MODE_MSIX */
14186         sc->num_queues =
14187             min((bxe_queue_count ? bxe_queue_count : mp_ncpus),
14188                 MAX_RSS_CHAINS);
14189         if (sc->num_queues > mp_ncpus) {
14190             sc->num_queues = mp_ncpus;
14191         }
14192     }
14193
14194     BLOGD(sc, DBG_LOAD,
14195           "User Config: "
14196           "debug=0x%lx "
14197           "interrupt_mode=%d "
14198           "queue_count=%d "
14199           "hc_rx_ticks=%d "
14200           "hc_tx_ticks=%d "
14201           "rx_budget=%d "
14202           "max_aggregation_size=%d "
14203           "mrrs=%d "
14204           "autogreeen=%d "
14205           "udp_rss=%d\n",
14206           bxe_debug,
14207           sc->interrupt_mode,
14208           sc->num_queues,
14209           sc->hc_rx_ticks,
14210           sc->hc_tx_ticks,
14211           bxe_rx_budget,
14212           sc->max_aggregation_size,
14213           sc->mrrs,
14214           sc->autogreeen,
14215           sc->udp_rss);
14216 }
14217
14218 static void
14219 bxe_media_detect(struct bxe_softc *sc)
14220 {
14221     uint32_t phy_idx = bxe_get_cur_phy_idx(sc);
14222     switch (sc->link_params.phy[phy_idx].media_type) {
14223     case ELINK_ETH_PHY_SFPP_10G_FIBER:
14224     case ELINK_ETH_PHY_XFP_FIBER:
14225         BLOGI(sc, "Found 10Gb Fiber media.\n");
14226         sc->media = IFM_10G_SR;
14227         break;
14228     case ELINK_ETH_PHY_SFP_1G_FIBER:
14229         BLOGI(sc, "Found 1Gb Fiber media.\n");
14230         sc->media = IFM_1000_SX;
14231         break;
14232     case ELINK_ETH_PHY_KR:
14233     case ELINK_ETH_PHY_CX4:
14234         BLOGI(sc, "Found 10GBase-CX4 media.\n");
14235         sc->media = IFM_10G_CX4;
14236         break;
14237     case ELINK_ETH_PHY_DA_TWINAX:
14238         BLOGI(sc, "Found 10Gb Twinax media.\n");
14239         sc->media = IFM_10G_TWINAX;
14240         break;
14241     case ELINK_ETH_PHY_BASE_T:
14242         if (sc->link_params.speed_cap_mask[0] &
14243             PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
14244             BLOGI(sc, "Found 10GBase-T media.\n");
14245             sc->media = IFM_10G_T;
14246         } else {
14247             BLOGI(sc, "Found 1000Base-T media.\n");
14248             sc->media = IFM_1000_T;
14249         }
14250         break;
14251     case ELINK_ETH_PHY_NOT_PRESENT:
14252         BLOGI(sc, "Media not present.\n");
14253         sc->media = 0;
14254         break;
14255     case ELINK_ETH_PHY_UNSPECIFIED:
14256     default:
14257         BLOGI(sc, "Unknown media!\n");
14258         sc->media = 0;
14259         break;
14260     }
14261 }
14262
14263 #define GET_FIELD(value, fname)                     \
14264     (((value) & (fname##_MASK)) >> (fname##_SHIFT))
14265 #define IGU_FID(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_FID)
14266 #define IGU_VEC(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_VECTOR)
14267
14268 static int
14269 bxe_get_igu_cam_info(struct bxe_softc *sc)
14270 {
14271     int pfid = SC_FUNC(sc);
14272     int igu_sb_id;
14273     uint32_t val;
14274     uint8_t fid, igu_sb_cnt = 0;
14275
14276     sc->igu_base_sb = 0xff;
14277
14278     if (CHIP_INT_MODE_IS_BC(sc)) {
14279         int vn = SC_VN(sc);
14280         igu_sb_cnt = sc->igu_sb_cnt;
14281         sc->igu_base_sb = ((CHIP_IS_MODE_4_PORT(sc) ? pfid : vn) *
14282                            FP_SB_MAX_E1x);
14283         sc->igu_dsb_id = (E1HVN_MAX * FP_SB_MAX_E1x +
14284                           (CHIP_IS_MODE_4_PORT(sc) ? pfid : vn));
14285         return (0);
14286     }
14287
14288     /* IGU in normal mode - read CAM */
14289     for (igu_sb_id = 0;
14290          igu_sb_id < IGU_REG_MAPPING_MEMORY_SIZE;
14291          igu_sb_id++) {
14292         val = REG_RD(sc, IGU_REG_MAPPING_MEMORY + igu_sb_id * 4);
14293         if (!(val & IGU_REG_MAPPING_MEMORY_VALID)) {
14294             continue;
14295         }
14296         fid = IGU_FID(val);
14297         if ((fid & IGU_FID_ENCODE_IS_PF)) {
14298             if ((fid & IGU_FID_PF_NUM_MASK) != pfid) {
14299                 continue;
14300             }
14301             if (IGU_VEC(val) == 0) {
14302                 /* default status block */
14303                 sc->igu_dsb_id = igu_sb_id;
14304             } else {
14305                 if (sc->igu_base_sb == 0xff) {
14306                     sc->igu_base_sb = igu_sb_id;
14307                 }
14308                 igu_sb_cnt++;
14309             }
14310         }
14311     }
14312
14313     /*
14314      * Due to new PF resource allocation by MFW T7.4 and above, it's optional
14315      * that number of CAM entries will not be equal to the value advertised in
14316      * PCI. Driver should use the minimal value of both as the actual status
14317      * block count
14318      */
14319     sc->igu_sb_cnt = min(sc->igu_sb_cnt, igu_sb_cnt);
14320
14321     if (igu_sb_cnt == 0) {
14322         BLOGE(sc, "CAM configuration error\n");
14323         return (-1);
14324     }
14325
14326     return (0);
14327 }
14328
14329 /*
14330  * Gather various information from the device config space, the device itself,
14331  * shmem, and the user input.
14332  */
14333 static int
14334 bxe_get_device_info(struct bxe_softc *sc)
14335 {
14336     uint32_t val;
14337     int rc;
14338
14339     /* Get the data for the device */
14340     sc->devinfo.vendor_id    = pci_get_vendor(sc->dev);
14341     sc->devinfo.device_id    = pci_get_device(sc->dev);
14342     sc->devinfo.subvendor_id = pci_get_subvendor(sc->dev);
14343     sc->devinfo.subdevice_id = pci_get_subdevice(sc->dev);
14344
14345     /* get the chip revision (chip metal comes from pci config space) */
14346     sc->devinfo.chip_id     =
14347     sc->link_params.chip_id =
14348         (((REG_RD(sc, MISC_REG_CHIP_NUM)                   & 0xffff) << 16) |
14349          ((REG_RD(sc, MISC_REG_CHIP_REV)                   & 0xf)    << 12) |
14350          (((REG_RD(sc, PCICFG_OFFSET + PCI_ID_VAL3) >> 24) & 0xf)    << 4)  |
14351          ((REG_RD(sc, MISC_REG_BOND_ID)                    & 0xf)    << 0));
14352
14353     /* force 57811 according to MISC register */
14354     if (REG_RD(sc, MISC_REG_CHIP_TYPE) & MISC_REG_CHIP_TYPE_57811_MASK) {
14355         if (CHIP_IS_57810(sc)) {
14356             sc->devinfo.chip_id = ((CHIP_NUM_57811 << 16) |
14357                                    (sc->devinfo.chip_id & 0x0000ffff));
14358         } else if (CHIP_IS_57810_MF(sc)) {
14359             sc->devinfo.chip_id = ((CHIP_NUM_57811_MF << 16) |
14360                                    (sc->devinfo.chip_id & 0x0000ffff));
14361         }
14362         sc->devinfo.chip_id |= 0x1;
14363     }
14364
14365     BLOGD(sc, DBG_LOAD,
14366           "chip_id=0x%08x (num=0x%04x rev=0x%01x metal=0x%02x bond=0x%01x)\n",
14367           sc->devinfo.chip_id,
14368           ((sc->devinfo.chip_id >> 16) & 0xffff),
14369           ((sc->devinfo.chip_id >> 12) & 0xf),
14370           ((sc->devinfo.chip_id >>  4) & 0xff),
14371           ((sc->devinfo.chip_id >>  0) & 0xf));
14372
14373     val = (REG_RD(sc, 0x2874) & 0x55);
14374     if ((sc->devinfo.chip_id & 0x1) ||
14375         (CHIP_IS_E1(sc) && val) ||
14376         (CHIP_IS_E1H(sc) && (val == 0x55))) {
14377         sc->flags |= BXE_ONE_PORT_FLAG;
14378         BLOGD(sc, DBG_LOAD, "single port device\n");
14379     }
14380
14381     /* set the doorbell size */
14382     sc->doorbell_size = (1 << BXE_DB_SHIFT);
14383
14384     /* determine whether the device is in 2 port or 4 port mode */
14385     sc->devinfo.chip_port_mode = CHIP_PORT_MODE_NONE; /* E1 & E1h*/
14386     if (CHIP_IS_E2E3(sc)) {
14387         /*
14388          * Read port4mode_en_ovwr[0]:
14389          *   If 1, four port mode is in port4mode_en_ovwr[1].
14390          *   If 0, four port mode is in port4mode_en[0].
14391          */
14392         val = REG_RD(sc, MISC_REG_PORT4MODE_EN_OVWR);
14393         if (val & 1) {
14394             val = ((val >> 1) & 1);
14395         } else {
14396             val = REG_RD(sc, MISC_REG_PORT4MODE_EN);
14397         }
14398
14399         sc->devinfo.chip_port_mode =
14400             (val) ? CHIP_4_PORT_MODE : CHIP_2_PORT_MODE;
14401
14402         BLOGD(sc, DBG_LOAD, "Port mode = %s\n", (val) ? "4" : "2");
14403     }
14404
14405     /* get the function and path info for the device */
14406     bxe_get_function_num(sc);
14407
14408     /* get the shared memory base address */
14409     sc->devinfo.shmem_base     =
14410     sc->link_params.shmem_base =
14411         REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
14412     sc->devinfo.shmem2_base =
14413         REG_RD(sc, (SC_PATH(sc) ? MISC_REG_GENERIC_CR_1 :
14414                                   MISC_REG_GENERIC_CR_0));
14415
14416     BLOGD(sc, DBG_LOAD, "shmem_base=0x%08x, shmem2_base=0x%08x\n",
14417           sc->devinfo.shmem_base, sc->devinfo.shmem2_base);
14418
14419     if (!sc->devinfo.shmem_base) {
14420         /* this should ONLY prevent upcoming shmem reads */
14421         BLOGI(sc, "MCP not active\n");
14422         sc->flags |= BXE_NO_MCP_FLAG;
14423         return (0);
14424     }
14425
14426     /* make sure the shared memory contents are valid */
14427     val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
14428     if ((val & (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) !=
14429         (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) {
14430         BLOGE(sc, "Invalid SHMEM validity signature: 0x%08x\n", val);
14431         return (0);
14432     }
14433     BLOGD(sc, DBG_LOAD, "Valid SHMEM validity signature: 0x%08x\n", val);
14434
14435     /* get the bootcode version */
14436     sc->devinfo.bc_ver = SHMEM_RD(sc, dev_info.bc_rev);
14437     snprintf(sc->devinfo.bc_ver_str,
14438              sizeof(sc->devinfo.bc_ver_str),
14439              "%d.%d.%d",
14440              ((sc->devinfo.bc_ver >> 24) & 0xff),
14441              ((sc->devinfo.bc_ver >> 16) & 0xff),
14442              ((sc->devinfo.bc_ver >>  8) & 0xff));
14443     BLOGD(sc, DBG_LOAD, "Bootcode version: %s\n", sc->devinfo.bc_ver_str);
14444
14445     /* get the bootcode shmem address */
14446     sc->devinfo.mf_cfg_base = bxe_get_shmem_mf_cfg_base(sc);
14447     BLOGD(sc, DBG_LOAD, "mf_cfg_base=0x08%x \n", sc->devinfo.mf_cfg_base);
14448
14449     /* clean indirect addresses as they're not used */
14450     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
14451     if (IS_PF(sc)) {
14452         REG_WR(sc, PXP2_REG_PGL_ADDR_88_F0, 0);
14453         REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F0, 0);
14454         REG_WR(sc, PXP2_REG_PGL_ADDR_90_F0, 0);
14455         REG_WR(sc, PXP2_REG_PGL_ADDR_94_F0, 0);
14456         if (CHIP_IS_E1x(sc)) {
14457             REG_WR(sc, PXP2_REG_PGL_ADDR_88_F1, 0);
14458             REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F1, 0);
14459             REG_WR(sc, PXP2_REG_PGL_ADDR_90_F1, 0);
14460             REG_WR(sc, PXP2_REG_PGL_ADDR_94_F1, 0);
14461         }
14462
14463         /*
14464          * Enable internal target-read (in case we are probed after PF
14465          * FLR). Must be done prior to any BAR read access. Only for
14466          * 57712 and up
14467          */
14468         if (!CHIP_IS_E1x(sc)) {
14469             REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
14470         }
14471     }
14472
14473     /* get the nvram size */
14474     val = REG_RD(sc, MCP_REG_MCPR_NVM_CFG4);
14475     sc->devinfo.flash_size =
14476         (NVRAM_1MB_SIZE << (val & MCPR_NVM_CFG4_FLASH_SIZE));
14477     BLOGD(sc, DBG_LOAD, "nvram flash size: %d\n", sc->devinfo.flash_size);
14478
14479     /* get PCI capabilites */
14480     bxe_probe_pci_caps(sc);
14481
14482     bxe_set_power_state(sc, PCI_PM_D0);
14483
14484     /* get various configuration parameters from shmem */
14485     bxe_get_shmem_info(sc);
14486
14487     if (sc->devinfo.pcie_msix_cap_reg != 0) {
14488         val = pci_read_config(sc->dev,
14489                               (sc->devinfo.pcie_msix_cap_reg +
14490                                PCIR_MSIX_CTRL),
14491                               2);
14492         sc->igu_sb_cnt = (val & PCIM_MSIXCTRL_TABLE_SIZE);
14493     } else {
14494         sc->igu_sb_cnt = 1;
14495     }
14496
14497     sc->igu_base_addr = BAR_IGU_INTMEM;
14498
14499     /* initialize IGU parameters */
14500     if (CHIP_IS_E1x(sc)) {
14501         sc->devinfo.int_block = INT_BLOCK_HC;
14502         sc->igu_dsb_id = DEF_SB_IGU_ID;
14503         sc->igu_base_sb = 0;
14504     } else {
14505         sc->devinfo.int_block = INT_BLOCK_IGU;
14506
14507         /* do not allow device reset during IGU info preocessing */
14508         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14509
14510         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
14511
14512         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14513             int tout = 5000;
14514
14515             BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode\n");
14516
14517             val &= ~(IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN);
14518             REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION, val);
14519             REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x7f);
14520
14521             while (tout && REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14522                 tout--;
14523                 DELAY(1000);
14524             }
14525
14526             if (REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14527                 BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode failed!!!\n");
14528                 bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14529                 return (-1);
14530             }
14531         }
14532
14533         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14534             BLOGD(sc, DBG_LOAD, "IGU Backward Compatible Mode\n");
14535             sc->devinfo.int_block |= INT_BLOCK_MODE_BW_COMP;
14536         } else {
14537             BLOGD(sc, DBG_LOAD, "IGU Normal Mode\n");
14538         }
14539
14540         rc = bxe_get_igu_cam_info(sc);
14541
14542         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14543
14544         if (rc) {
14545             return (rc);
14546         }
14547     }
14548
14549     /*
14550      * Get base FW non-default (fast path) status block ID. This value is
14551      * used to initialize the fw_sb_id saved on the fp/queue structure to
14552      * determine the id used by the FW.
14553      */
14554     if (CHIP_IS_E1x(sc)) {
14555         sc->base_fw_ndsb = ((SC_PORT(sc) * FP_SB_MAX_E1x) + SC_L_ID(sc));
14556     } else {
14557         /*
14558          * 57712+ - We currently use one FW SB per IGU SB (Rx and Tx of
14559          * the same queue are indicated on the same IGU SB). So we prefer
14560          * FW and IGU SBs to be the same value.
14561          */
14562         sc->base_fw_ndsb = sc->igu_base_sb;
14563     }
14564
14565     BLOGD(sc, DBG_LOAD,
14566           "igu_dsb_id=%d igu_base_sb=%d igu_sb_cnt=%d base_fw_ndsb=%d\n",
14567           sc->igu_dsb_id, sc->igu_base_sb,
14568           sc->igu_sb_cnt, sc->base_fw_ndsb);
14569
14570     elink_phy_probe(&sc->link_params);
14571
14572     return (0);
14573 }
14574
14575 static void
14576 bxe_link_settings_supported(struct bxe_softc *sc,
14577                             uint32_t         switch_cfg)
14578 {
14579     uint32_t cfg_size = 0;
14580     uint32_t idx;
14581     uint8_t port = SC_PORT(sc);
14582
14583     /* aggregation of supported attributes of all external phys */
14584     sc->port.supported[0] = 0;
14585     sc->port.supported[1] = 0;
14586
14587     switch (sc->link_params.num_phys) {
14588     case 1:
14589         sc->port.supported[0] = sc->link_params.phy[ELINK_INT_PHY].supported;
14590         cfg_size = 1;
14591         break;
14592     case 2:
14593         sc->port.supported[0] = sc->link_params.phy[ELINK_EXT_PHY1].supported;
14594         cfg_size = 1;
14595         break;
14596     case 3:
14597         if (sc->link_params.multi_phy_config &
14598             PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
14599             sc->port.supported[1] =
14600                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14601             sc->port.supported[0] =
14602                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14603         } else {
14604             sc->port.supported[0] =
14605                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14606             sc->port.supported[1] =
14607                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14608         }
14609         cfg_size = 2;
14610         break;
14611     }
14612
14613     if (!(sc->port.supported[0] || sc->port.supported[1])) {
14614         BLOGE(sc, "Invalid phy config in NVRAM (PHY1=0x%08x PHY2=0x%08x)\n",
14615               SHMEM_RD(sc,
14616                        dev_info.port_hw_config[port].external_phy_config),
14617               SHMEM_RD(sc,
14618                        dev_info.port_hw_config[port].external_phy_config2));
14619         return;
14620     }
14621
14622     if (CHIP_IS_E3(sc))
14623         sc->port.phy_addr = REG_RD(sc, MISC_REG_WC0_CTRL_PHY_ADDR);
14624     else {
14625         switch (switch_cfg) {
14626         case ELINK_SWITCH_CFG_1G:
14627             sc->port.phy_addr =
14628                 REG_RD(sc, NIG_REG_SERDES0_CTRL_PHY_ADDR + port*0x10);
14629             break;
14630         case ELINK_SWITCH_CFG_10G:
14631             sc->port.phy_addr =
14632                 REG_RD(sc, NIG_REG_XGXS0_CTRL_PHY_ADDR + port*0x18);
14633             break;
14634         default:
14635             BLOGE(sc, "Invalid switch config in link_config=0x%08x\n",
14636                   sc->port.link_config[0]);
14637             return;
14638         }
14639     }
14640
14641     BLOGD(sc, DBG_LOAD, "PHY addr 0x%08x\n", sc->port.phy_addr);
14642
14643     /* mask what we support according to speed_cap_mask per configuration */
14644     for (idx = 0; idx < cfg_size; idx++) {
14645         if (!(sc->link_params.speed_cap_mask[idx] &
14646               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_HALF)) {
14647             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Half;
14648         }
14649
14650         if (!(sc->link_params.speed_cap_mask[idx] &
14651               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_FULL)) {
14652             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Full;
14653         }
14654
14655         if (!(sc->link_params.speed_cap_mask[idx] &
14656               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_HALF)) {
14657             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Half;
14658         }
14659
14660         if (!(sc->link_params.speed_cap_mask[idx] &
14661               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_FULL)) {
14662             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Full;
14663         }
14664
14665         if (!(sc->link_params.speed_cap_mask[idx] &
14666               PORT_HW_CFG_SPEED_CAPABILITY_D0_1G)) {
14667             sc->port.supported[idx] &= ~ELINK_SUPPORTED_1000baseT_Full;
14668         }
14669
14670         if (!(sc->link_params.speed_cap_mask[idx] &
14671               PORT_HW_CFG_SPEED_CAPABILITY_D0_2_5G)) {
14672             sc->port.supported[idx] &= ~ELINK_SUPPORTED_2500baseX_Full;
14673         }
14674
14675         if (!(sc->link_params.speed_cap_mask[idx] &
14676               PORT_HW_CFG_SPEED_CAPABILITY_D0_10G)) {
14677             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10000baseT_Full;
14678         }
14679
14680         if (!(sc->link_params.speed_cap_mask[idx] &
14681               PORT_HW_CFG_SPEED_CAPABILITY_D0_20G)) {
14682             sc->port.supported[idx] &= ~ELINK_SUPPORTED_20000baseKR2_Full;
14683         }
14684     }
14685
14686     BLOGD(sc, DBG_LOAD, "PHY supported 0=0x%08x 1=0x%08x\n",
14687           sc->port.supported[0], sc->port.supported[1]);
14688 }
14689
14690 static void
14691 bxe_link_settings_requested(struct bxe_softc *sc)
14692 {
14693     uint32_t link_config;
14694     uint32_t idx;
14695     uint32_t cfg_size = 0;
14696
14697     sc->port.advertising[0] = 0;
14698     sc->port.advertising[1] = 0;
14699
14700     switch (sc->link_params.num_phys) {
14701     case 1:
14702     case 2:
14703         cfg_size = 1;
14704         break;
14705     case 3:
14706         cfg_size = 2;
14707         break;
14708     }
14709
14710     for (idx = 0; idx < cfg_size; idx++) {
14711         sc->link_params.req_duplex[idx] = DUPLEX_FULL;
14712         link_config = sc->port.link_config[idx];
14713
14714         switch (link_config & PORT_FEATURE_LINK_SPEED_MASK) {
14715         case PORT_FEATURE_LINK_SPEED_AUTO:
14716             if (sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg) {
14717                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14718                 sc->port.advertising[idx] |= sc->port.supported[idx];
14719                 if (sc->link_params.phy[ELINK_EXT_PHY1].type ==
14720                     PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BCM84833)
14721                     sc->port.advertising[idx] |=
14722                         (ELINK_SUPPORTED_100baseT_Half |
14723                          ELINK_SUPPORTED_100baseT_Full);
14724             } else {
14725                 /* force 10G, no AN */
14726                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14727                 sc->port.advertising[idx] |=
14728                     (ADVERTISED_10000baseT_Full | ADVERTISED_FIBRE);
14729                 continue;
14730             }
14731             break;
14732
14733         case PORT_FEATURE_LINK_SPEED_10M_FULL:
14734             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Full) {
14735                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14736                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Full |
14737                                               ADVERTISED_TP);
14738             } else {
14739                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14740                           "speed_cap_mask=0x%08x\n",
14741                       link_config, sc->link_params.speed_cap_mask[idx]);
14742                 return;
14743             }
14744             break;
14745
14746         case PORT_FEATURE_LINK_SPEED_10M_HALF:
14747             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Half) {
14748                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14749                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14750                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Half |
14751                                               ADVERTISED_TP);
14752             } else {
14753                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14754                           "speed_cap_mask=0x%08x\n",
14755                       link_config, sc->link_params.speed_cap_mask[idx]);
14756                 return;
14757             }
14758             break;
14759
14760         case PORT_FEATURE_LINK_SPEED_100M_FULL:
14761             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Full) {
14762                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14763                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Full |
14764                                               ADVERTISED_TP);
14765             } else {
14766                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14767                           "speed_cap_mask=0x%08x\n",
14768                       link_config, sc->link_params.speed_cap_mask[idx]);
14769                 return;
14770             }
14771             break;
14772
14773         case PORT_FEATURE_LINK_SPEED_100M_HALF:
14774             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Half) {
14775                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14776                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14777                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Half |
14778                                               ADVERTISED_TP);
14779             } else {
14780                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14781                           "speed_cap_mask=0x%08x\n",
14782                       link_config, sc->link_params.speed_cap_mask[idx]);
14783                 return;
14784             }
14785             break;
14786
14787         case PORT_FEATURE_LINK_SPEED_1G:
14788             if (sc->port.supported[idx] & ELINK_SUPPORTED_1000baseT_Full) {
14789                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_1000;
14790                 sc->port.advertising[idx] |= (ADVERTISED_1000baseT_Full |
14791                                               ADVERTISED_TP);
14792             } else {
14793                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14794                           "speed_cap_mask=0x%08x\n",
14795                       link_config, sc->link_params.speed_cap_mask[idx]);
14796                 return;
14797             }
14798             break;
14799
14800         case PORT_FEATURE_LINK_SPEED_2_5G:
14801             if (sc->port.supported[idx] & ELINK_SUPPORTED_2500baseX_Full) {
14802                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_2500;
14803                 sc->port.advertising[idx] |= (ADVERTISED_2500baseX_Full |
14804                                               ADVERTISED_TP);
14805             } else {
14806                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14807                           "speed_cap_mask=0x%08x\n",
14808                       link_config, sc->link_params.speed_cap_mask[idx]);
14809                 return;
14810             }
14811             break;
14812
14813         case PORT_FEATURE_LINK_SPEED_10G_CX4:
14814             if (sc->port.supported[idx] & ELINK_SUPPORTED_10000baseT_Full) {
14815                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14816                 sc->port.advertising[idx] |= (ADVERTISED_10000baseT_Full |
14817                                               ADVERTISED_FIBRE);
14818             } else {
14819                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14820                           "speed_cap_mask=0x%08x\n",
14821                       link_config, sc->link_params.speed_cap_mask[idx]);
14822                 return;
14823             }
14824             break;
14825
14826         case PORT_FEATURE_LINK_SPEED_20G:
14827             sc->link_params.req_line_speed[idx] = ELINK_SPEED_20000;
14828             break;
14829
14830         default:
14831             BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14832                       "speed_cap_mask=0x%08x\n",
14833                   link_config, sc->link_params.speed_cap_mask[idx]);
14834             sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14835             sc->port.advertising[idx] = sc->port.supported[idx];
14836             break;
14837         }
14838
14839         sc->link_params.req_flow_ctrl[idx] =
14840             (link_config & PORT_FEATURE_FLOW_CONTROL_MASK);
14841
14842         if (sc->link_params.req_flow_ctrl[idx] == ELINK_FLOW_CTRL_AUTO) {
14843             if (!(sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg)) {
14844                 sc->link_params.req_flow_ctrl[idx] = ELINK_FLOW_CTRL_NONE;
14845             } else {
14846                 bxe_set_requested_fc(sc);
14847             }
14848         }
14849
14850         BLOGD(sc, DBG_LOAD, "req_line_speed=%d req_duplex=%d "
14851                             "req_flow_ctrl=0x%x advertising=0x%x\n",
14852               sc->link_params.req_line_speed[idx],
14853               sc->link_params.req_duplex[idx],
14854               sc->link_params.req_flow_ctrl[idx],
14855               sc->port.advertising[idx]);
14856     }
14857 }
14858
14859 static void
14860 bxe_get_phy_info(struct bxe_softc *sc)
14861 {
14862     uint8_t port = SC_PORT(sc);
14863     uint32_t config = sc->port.config;
14864     uint32_t eee_mode;
14865
14866     /* shmem data already read in bxe_get_shmem_info() */
14867
14868     BLOGD(sc, DBG_LOAD, "lane_config=0x%08x speed_cap_mask0=0x%08x "
14869                         "link_config0=0x%08x\n",
14870                sc->link_params.lane_config,
14871                sc->link_params.speed_cap_mask[0],
14872                sc->port.link_config[0]);
14873
14874     bxe_link_settings_supported(sc, sc->link_params.switch_cfg);
14875     bxe_link_settings_requested(sc);
14876
14877     if (sc->autogreeen == AUTO_GREEN_FORCE_ON) {
14878         sc->link_params.feature_config_flags |=
14879             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14880     } else if (sc->autogreeen == AUTO_GREEN_FORCE_OFF) {
14881         sc->link_params.feature_config_flags &=
14882             ~ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14883     } else if (config & PORT_FEAT_CFG_AUTOGREEEN_ENABLED) {
14884         sc->link_params.feature_config_flags |=
14885             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14886     }
14887
14888     /* configure link feature according to nvram value */
14889     eee_mode =
14890         (((SHMEM_RD(sc, dev_info.port_feature_config[port].eee_power_mode)) &
14891           PORT_FEAT_CFG_EEE_POWER_MODE_MASK) >>
14892          PORT_FEAT_CFG_EEE_POWER_MODE_SHIFT);
14893     if (eee_mode != PORT_FEAT_CFG_EEE_POWER_MODE_DISABLED) {
14894         sc->link_params.eee_mode = (ELINK_EEE_MODE_ADV_LPI |
14895                                     ELINK_EEE_MODE_ENABLE_LPI |
14896                                     ELINK_EEE_MODE_OUTPUT_TIME);
14897     } else {
14898         sc->link_params.eee_mode = 0;
14899     }
14900
14901     /* get the media type */
14902     bxe_media_detect(sc);
14903 }
14904
14905 static void
14906 bxe_get_params(struct bxe_softc *sc)
14907 {
14908     /* get user tunable params */
14909     bxe_get_tunable_params(sc);
14910
14911     /* select the RX and TX ring sizes */
14912     sc->tx_ring_size = TX_BD_USABLE;
14913     sc->rx_ring_size = RX_BD_USABLE;
14914
14915     /* XXX disable WoL */
14916     sc->wol = 0;
14917 }
14918
14919 static void
14920 bxe_set_modes_bitmap(struct bxe_softc *sc)
14921 {
14922     uint32_t flags = 0;
14923
14924     if (CHIP_REV_IS_FPGA(sc)) {
14925         SET_FLAGS(flags, MODE_FPGA);
14926     } else if (CHIP_REV_IS_EMUL(sc)) {
14927         SET_FLAGS(flags, MODE_EMUL);
14928     } else {
14929         SET_FLAGS(flags, MODE_ASIC);
14930     }
14931
14932     if (CHIP_IS_MODE_4_PORT(sc)) {
14933         SET_FLAGS(flags, MODE_PORT4);
14934     } else {
14935         SET_FLAGS(flags, MODE_PORT2);
14936     }
14937
14938     if (CHIP_IS_E2(sc)) {
14939         SET_FLAGS(flags, MODE_E2);
14940     } else if (CHIP_IS_E3(sc)) {
14941         SET_FLAGS(flags, MODE_E3);
14942         if (CHIP_REV(sc) == CHIP_REV_Ax) {
14943             SET_FLAGS(flags, MODE_E3_A0);
14944         } else /*if (CHIP_REV(sc) == CHIP_REV_Bx)*/ {
14945             SET_FLAGS(flags, MODE_E3_B0 | MODE_COS3);
14946         }
14947     }
14948
14949     if (IS_MF(sc)) {
14950         SET_FLAGS(flags, MODE_MF);
14951         switch (sc->devinfo.mf_info.mf_mode) {
14952         case MULTI_FUNCTION_SD:
14953             SET_FLAGS(flags, MODE_MF_SD);
14954             break;
14955         case MULTI_FUNCTION_SI:
14956             SET_FLAGS(flags, MODE_MF_SI);
14957             break;
14958         case MULTI_FUNCTION_AFEX:
14959             SET_FLAGS(flags, MODE_MF_AFEX);
14960             break;
14961         }
14962     } else {
14963         SET_FLAGS(flags, MODE_SF);
14964     }
14965
14966 #if defined(__LITTLE_ENDIAN)
14967     SET_FLAGS(flags, MODE_LITTLE_ENDIAN);
14968 #else /* __BIG_ENDIAN */
14969     SET_FLAGS(flags, MODE_BIG_ENDIAN);
14970 #endif
14971
14972     INIT_MODE_FLAGS(sc) = flags;
14973 }
14974
14975 static int
14976 bxe_alloc_hsi_mem(struct bxe_softc *sc)
14977 {
14978     struct bxe_fastpath *fp;
14979     bus_addr_t busaddr;
14980     int max_agg_queues;
14981     int max_segments;
14982     bus_size_t max_size;
14983     bus_size_t max_seg_size;
14984     char buf[32];
14985     int rc;
14986     int i, j;
14987
14988     /* XXX zero out all vars here and call bxe_alloc_hsi_mem on error */
14989
14990     /* allocate the parent bus DMA tag */
14991     rc = bus_dma_tag_create(bus_get_dma_tag(sc->dev), /* parent tag */
14992                             1,                        /* alignment */
14993                             0,                        /* boundary limit */
14994                             BUS_SPACE_MAXADDR,        /* restricted low */
14995                             BUS_SPACE_MAXADDR,        /* restricted hi */
14996                             NULL,                     /* addr filter() */
14997                             NULL,                     /* addr filter() arg */
14998                             BUS_SPACE_MAXSIZE_32BIT,  /* max map size */
14999                             BUS_SPACE_UNRESTRICTED,   /* num discontinuous */
15000                             BUS_SPACE_MAXSIZE_32BIT,  /* max seg size */
15001                             0,                        /* flags */
15002                             NULL,                     /* lock() */
15003                             NULL,                     /* lock() arg */
15004                             &sc->parent_dma_tag);     /* returned dma tag */
15005     if (rc != 0) {
15006         BLOGE(sc, "Failed to alloc parent DMA tag (%d)!\n", rc);
15007         return (1);
15008     }
15009
15010     /************************/
15011     /* DEFAULT STATUS BLOCK */
15012     /************************/
15013
15014     if (bxe_dma_alloc(sc, sizeof(struct host_sp_status_block),
15015                       &sc->def_sb_dma, "default status block") != 0) {
15016         /* XXX */
15017         bus_dma_tag_destroy(sc->parent_dma_tag);
15018         return (1);
15019     }
15020
15021     sc->def_sb = (struct host_sp_status_block *)sc->def_sb_dma.vaddr;
15022
15023     /***************/
15024     /* EVENT QUEUE */
15025     /***************/
15026
15027     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15028                       &sc->eq_dma, "event queue") != 0) {
15029         /* XXX */
15030         bxe_dma_free(sc, &sc->def_sb_dma);
15031         sc->def_sb = NULL;
15032         bus_dma_tag_destroy(sc->parent_dma_tag);
15033         return (1);
15034     }
15035
15036     sc->eq = (union event_ring_elem * )sc->eq_dma.vaddr;
15037
15038     /*************/
15039     /* SLOW PATH */
15040     /*************/
15041
15042     if (bxe_dma_alloc(sc, sizeof(struct bxe_slowpath),
15043                       &sc->sp_dma, "slow path") != 0) {
15044         /* XXX */
15045         bxe_dma_free(sc, &sc->eq_dma);
15046         sc->eq = NULL;
15047         bxe_dma_free(sc, &sc->def_sb_dma);
15048         sc->def_sb = NULL;
15049         bus_dma_tag_destroy(sc->parent_dma_tag);
15050         return (1);
15051     }
15052
15053     sc->sp = (struct bxe_slowpath *)sc->sp_dma.vaddr;
15054
15055     /*******************/
15056     /* SLOW PATH QUEUE */
15057     /*******************/
15058
15059     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15060                       &sc->spq_dma, "slow path queue") != 0) {
15061         /* XXX */
15062         bxe_dma_free(sc, &sc->sp_dma);
15063         sc->sp = NULL;
15064         bxe_dma_free(sc, &sc->eq_dma);
15065         sc->eq = NULL;
15066         bxe_dma_free(sc, &sc->def_sb_dma);
15067         sc->def_sb = NULL;
15068         bus_dma_tag_destroy(sc->parent_dma_tag);
15069         return (1);
15070     }
15071
15072     sc->spq = (struct eth_spe *)sc->spq_dma.vaddr;
15073
15074     /***************************/
15075     /* FW DECOMPRESSION BUFFER */
15076     /***************************/
15077
15078     if (bxe_dma_alloc(sc, FW_BUF_SIZE, &sc->gz_buf_dma,
15079                       "fw decompression buffer") != 0) {
15080         /* XXX */
15081         bxe_dma_free(sc, &sc->spq_dma);
15082         sc->spq = NULL;
15083         bxe_dma_free(sc, &sc->sp_dma);
15084         sc->sp = NULL;
15085         bxe_dma_free(sc, &sc->eq_dma);
15086         sc->eq = NULL;
15087         bxe_dma_free(sc, &sc->def_sb_dma);
15088         sc->def_sb = NULL;
15089         bus_dma_tag_destroy(sc->parent_dma_tag);
15090         return (1);
15091     }
15092
15093     sc->gz_buf = (void *)sc->gz_buf_dma.vaddr;
15094
15095     if ((sc->gz_strm =
15096          malloc(sizeof(*sc->gz_strm), M_DEVBUF, M_NOWAIT)) == NULL) {
15097         /* XXX */
15098         bxe_dma_free(sc, &sc->gz_buf_dma);
15099         sc->gz_buf = NULL;
15100         bxe_dma_free(sc, &sc->spq_dma);
15101         sc->spq = NULL;
15102         bxe_dma_free(sc, &sc->sp_dma);
15103         sc->sp = NULL;
15104         bxe_dma_free(sc, &sc->eq_dma);
15105         sc->eq = NULL;
15106         bxe_dma_free(sc, &sc->def_sb_dma);
15107         sc->def_sb = NULL;
15108         bus_dma_tag_destroy(sc->parent_dma_tag);
15109         return (1);
15110     }
15111
15112     /*************/
15113     /* FASTPATHS */
15114     /*************/
15115
15116     /* allocate DMA memory for each fastpath structure */
15117     for (i = 0; i < sc->num_queues; i++) {
15118         fp = &sc->fp[i];
15119         fp->sc    = sc;
15120         fp->index = i;
15121
15122         /*******************/
15123         /* FP STATUS BLOCK */
15124         /*******************/
15125
15126         snprintf(buf, sizeof(buf), "fp %d status block", i);
15127         if (bxe_dma_alloc(sc, sizeof(union bxe_host_hc_status_block),
15128                           &fp->sb_dma, buf) != 0) {
15129             /* XXX unwind and free previous fastpath allocations */
15130             BLOGE(sc, "Failed to alloc %s\n", buf);
15131             return (1);
15132         } else {
15133             if (CHIP_IS_E2E3(sc)) {
15134                 fp->status_block.e2_sb =
15135                     (struct host_hc_status_block_e2 *)fp->sb_dma.vaddr;
15136             } else {
15137                 fp->status_block.e1x_sb =
15138                     (struct host_hc_status_block_e1x *)fp->sb_dma.vaddr;
15139             }
15140         }
15141
15142         /******************/
15143         /* FP TX BD CHAIN */
15144         /******************/
15145
15146         snprintf(buf, sizeof(buf), "fp %d tx bd chain", i);
15147         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * TX_BD_NUM_PAGES),
15148                           &fp->tx_dma, buf) != 0) {
15149             /* XXX unwind and free previous fastpath allocations */
15150             BLOGE(sc, "Failed to alloc %s\n", buf);
15151             return (1);
15152         } else {
15153             fp->tx_chain = (union eth_tx_bd_types *)fp->tx_dma.vaddr;
15154         }
15155
15156         /* link together the tx bd chain pages */
15157         for (j = 1; j <= TX_BD_NUM_PAGES; j++) {
15158             /* index into the tx bd chain array to last entry per page */
15159             struct eth_tx_next_bd *tx_next_bd =
15160                 &fp->tx_chain[TX_BD_TOTAL_PER_PAGE * j - 1].next_bd;
15161             /* point to the next page and wrap from last page */
15162             busaddr = (fp->tx_dma.paddr +
15163                        (BCM_PAGE_SIZE * (j % TX_BD_NUM_PAGES)));
15164             tx_next_bd->addr_hi = htole32(U64_HI(busaddr));
15165             tx_next_bd->addr_lo = htole32(U64_LO(busaddr));
15166         }
15167
15168         /******************/
15169         /* FP RX BD CHAIN */
15170         /******************/
15171
15172         snprintf(buf, sizeof(buf), "fp %d rx bd chain", i);
15173         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_BD_NUM_PAGES),
15174                           &fp->rx_dma, buf) != 0) {
15175             /* XXX unwind and free previous fastpath allocations */
15176             BLOGE(sc, "Failed to alloc %s\n", buf);
15177             return (1);
15178         } else {
15179             fp->rx_chain = (struct eth_rx_bd *)fp->rx_dma.vaddr;
15180         }
15181
15182         /* link together the rx bd chain pages */
15183         for (j = 1; j <= RX_BD_NUM_PAGES; j++) {
15184             /* index into the rx bd chain array to last entry per page */
15185             struct eth_rx_bd *rx_bd =
15186                 &fp->rx_chain[RX_BD_TOTAL_PER_PAGE * j - 2];
15187             /* point to the next page and wrap from last page */
15188             busaddr = (fp->rx_dma.paddr +
15189                        (BCM_PAGE_SIZE * (j % RX_BD_NUM_PAGES)));
15190             rx_bd->addr_hi = htole32(U64_HI(busaddr));
15191             rx_bd->addr_lo = htole32(U64_LO(busaddr));
15192         }
15193
15194         /*******************/
15195         /* FP RX RCQ CHAIN */
15196         /*******************/
15197
15198         snprintf(buf, sizeof(buf), "fp %d rcq chain", i);
15199         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RCQ_NUM_PAGES),
15200                           &fp->rcq_dma, buf) != 0) {
15201             /* XXX unwind and free previous fastpath allocations */
15202             BLOGE(sc, "Failed to alloc %s\n", buf);
15203             return (1);
15204         } else {
15205             fp->rcq_chain = (union eth_rx_cqe *)fp->rcq_dma.vaddr;
15206         }
15207
15208         /* link together the rcq chain pages */
15209         for (j = 1; j <= RCQ_NUM_PAGES; j++) {
15210             /* index into the rcq chain array to last entry per page */
15211             struct eth_rx_cqe_next_page *rx_cqe_next =
15212                 (struct eth_rx_cqe_next_page *)
15213                 &fp->rcq_chain[RCQ_TOTAL_PER_PAGE * j - 1];
15214             /* point to the next page and wrap from last page */
15215             busaddr = (fp->rcq_dma.paddr +
15216                        (BCM_PAGE_SIZE * (j % RCQ_NUM_PAGES)));
15217             rx_cqe_next->addr_hi = htole32(U64_HI(busaddr));
15218             rx_cqe_next->addr_lo = htole32(U64_LO(busaddr));
15219         }
15220
15221         /*******************/
15222         /* FP RX SGE CHAIN */
15223         /*******************/
15224
15225         snprintf(buf, sizeof(buf), "fp %d sge chain", i);
15226         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_SGE_NUM_PAGES),
15227                           &fp->rx_sge_dma, buf) != 0) {
15228             /* XXX unwind and free previous fastpath allocations */
15229             BLOGE(sc, "Failed to alloc %s\n", buf);
15230             return (1);
15231         } else {
15232             fp->rx_sge_chain = (struct eth_rx_sge *)fp->rx_sge_dma.vaddr;
15233         }
15234
15235         /* link together the sge chain pages */
15236         for (j = 1; j <= RX_SGE_NUM_PAGES; j++) {
15237             /* index into the rcq chain array to last entry per page */
15238             struct eth_rx_sge *rx_sge =
15239                 &fp->rx_sge_chain[RX_SGE_TOTAL_PER_PAGE * j - 2];
15240             /* point to the next page and wrap from last page */
15241             busaddr = (fp->rx_sge_dma.paddr +
15242                        (BCM_PAGE_SIZE * (j % RX_SGE_NUM_PAGES)));
15243             rx_sge->addr_hi = htole32(U64_HI(busaddr));
15244             rx_sge->addr_lo = htole32(U64_LO(busaddr));
15245         }
15246
15247         /***********************/
15248         /* FP TX MBUF DMA MAPS */
15249         /***********************/
15250
15251         /* set required sizes before mapping to conserve resources */
15252         if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
15253             max_size     = BXE_TSO_MAX_SIZE;
15254             max_segments = BXE_TSO_MAX_SEGMENTS;
15255             max_seg_size = BXE_TSO_MAX_SEG_SIZE;
15256         } else {
15257             max_size     = (MCLBYTES * BXE_MAX_SEGMENTS);
15258             max_segments = BXE_MAX_SEGMENTS;
15259             max_seg_size = MCLBYTES;
15260         }
15261
15262         /* create a dma tag for the tx mbufs */
15263         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15264                                 1,                  /* alignment */
15265                                 0,                  /* boundary limit */
15266                                 BUS_SPACE_MAXADDR,  /* restricted low */
15267                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15268                                 NULL,               /* addr filter() */
15269                                 NULL,               /* addr filter() arg */
15270                                 max_size,           /* max map size */
15271                                 max_segments,       /* num discontinuous */
15272                                 max_seg_size,       /* max seg size */
15273                                 0,                  /* flags */
15274                                 NULL,               /* lock() */
15275                                 NULL,               /* lock() arg */
15276                                 &fp->tx_mbuf_tag);  /* returned dma tag */
15277         if (rc != 0) {
15278             /* XXX unwind and free previous fastpath allocations */
15279             BLOGE(sc, "Failed to create dma tag for "
15280                       "'fp %d tx mbufs' (%d)\n",
15281                   i, rc);
15282             return (1);
15283         }
15284
15285         /* create dma maps for each of the tx mbuf clusters */
15286         for (j = 0; j < TX_BD_TOTAL; j++) {
15287             if (bus_dmamap_create(fp->tx_mbuf_tag,
15288                                   BUS_DMA_NOWAIT,
15289                                   &fp->tx_mbuf_chain[j].m_map)) {
15290                 /* XXX unwind and free previous fastpath allocations */
15291                 BLOGE(sc, "Failed to create dma map for "
15292                           "'fp %d tx mbuf %d' (%d)\n",
15293                       i, j, rc);
15294                 return (1);
15295             }
15296         }
15297
15298         /***********************/
15299         /* FP RX MBUF DMA MAPS */
15300         /***********************/
15301
15302         /* create a dma tag for the rx mbufs */
15303         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15304                                 1,                  /* alignment */
15305                                 0,                  /* boundary limit */
15306                                 BUS_SPACE_MAXADDR,  /* restricted low */
15307                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15308                                 NULL,               /* addr filter() */
15309                                 NULL,               /* addr filter() arg */
15310                                 MJUM9BYTES,         /* max map size */
15311                                 1,                  /* num discontinuous */
15312                                 MJUM9BYTES,         /* max seg size */
15313                                 0,                  /* flags */
15314                                 NULL,               /* lock() */
15315                                 NULL,               /* lock() arg */
15316                                 &fp->rx_mbuf_tag);  /* returned dma tag */
15317         if (rc != 0) {
15318             /* XXX unwind and free previous fastpath allocations */
15319             BLOGE(sc, "Failed to create dma tag for "
15320                       "'fp %d rx mbufs' (%d)\n",
15321                   i, rc);
15322             return (1);
15323         }
15324
15325         /* create dma maps for each of the rx mbuf clusters */
15326         for (j = 0; j < RX_BD_TOTAL; j++) {
15327             if (bus_dmamap_create(fp->rx_mbuf_tag,
15328                                   BUS_DMA_NOWAIT,
15329                                   &fp->rx_mbuf_chain[j].m_map)) {
15330                 /* XXX unwind and free previous fastpath allocations */
15331                 BLOGE(sc, "Failed to create dma map for "
15332                           "'fp %d rx mbuf %d' (%d)\n",
15333                       i, j, rc);
15334                 return (1);
15335             }
15336         }
15337
15338         /* create dma map for the spare rx mbuf cluster */
15339         if (bus_dmamap_create(fp->rx_mbuf_tag,
15340                               BUS_DMA_NOWAIT,
15341                               &fp->rx_mbuf_spare_map)) {
15342             /* XXX unwind and free previous fastpath allocations */
15343             BLOGE(sc, "Failed to create dma map for "
15344                       "'fp %d spare rx mbuf' (%d)\n",
15345                   i, rc);
15346             return (1);
15347         }
15348
15349         /***************************/
15350         /* FP RX SGE MBUF DMA MAPS */
15351         /***************************/
15352
15353         /* create a dma tag for the rx sge mbufs */
15354         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15355                                 1,                  /* alignment */
15356                                 0,                  /* boundary limit */
15357                                 BUS_SPACE_MAXADDR,  /* restricted low */
15358                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15359                                 NULL,               /* addr filter() */
15360                                 NULL,               /* addr filter() arg */
15361                                 BCM_PAGE_SIZE,      /* max map size */
15362                                 1,                  /* num discontinuous */
15363                                 BCM_PAGE_SIZE,      /* max seg size */
15364                                 0,                  /* flags */
15365                                 NULL,               /* lock() */
15366                                 NULL,               /* lock() arg */
15367                                 &fp->rx_sge_mbuf_tag); /* returned dma tag */
15368         if (rc != 0) {
15369             /* XXX unwind and free previous fastpath allocations */
15370             BLOGE(sc, "Failed to create dma tag for "
15371                       "'fp %d rx sge mbufs' (%d)\n",
15372                   i, rc);
15373             return (1);
15374         }
15375
15376         /* create dma maps for the rx sge mbuf clusters */
15377         for (j = 0; j < RX_SGE_TOTAL; j++) {
15378             if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15379                                   BUS_DMA_NOWAIT,
15380                                   &fp->rx_sge_mbuf_chain[j].m_map)) {
15381                 /* XXX unwind and free previous fastpath allocations */
15382                 BLOGE(sc, "Failed to create dma map for "
15383                           "'fp %d rx sge mbuf %d' (%d)\n",
15384                       i, j, rc);
15385                 return (1);
15386             }
15387         }
15388
15389         /* create dma map for the spare rx sge mbuf cluster */
15390         if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15391                               BUS_DMA_NOWAIT,
15392                               &fp->rx_sge_mbuf_spare_map)) {
15393             /* XXX unwind and free previous fastpath allocations */
15394             BLOGE(sc, "Failed to create dma map for "
15395                       "'fp %d spare rx sge mbuf' (%d)\n",
15396                   i, rc);
15397             return (1);
15398         }
15399
15400         /***************************/
15401         /* FP RX TPA MBUF DMA MAPS */
15402         /***************************/
15403
15404         /* create dma maps for the rx tpa mbuf clusters */
15405         max_agg_queues = MAX_AGG_QS(sc);
15406
15407         for (j = 0; j < max_agg_queues; j++) {
15408             if (bus_dmamap_create(fp->rx_mbuf_tag,
15409                                   BUS_DMA_NOWAIT,
15410                                   &fp->rx_tpa_info[j].bd.m_map)) {
15411                 /* XXX unwind and free previous fastpath allocations */
15412                 BLOGE(sc, "Failed to create dma map for "
15413                           "'fp %d rx tpa mbuf %d' (%d)\n",
15414                       i, j, rc);
15415                 return (1);
15416             }
15417         }
15418
15419         /* create dma map for the spare rx tpa mbuf cluster */
15420         if (bus_dmamap_create(fp->rx_mbuf_tag,
15421                               BUS_DMA_NOWAIT,
15422                               &fp->rx_tpa_info_mbuf_spare_map)) {
15423             /* XXX unwind and free previous fastpath allocations */
15424             BLOGE(sc, "Failed to create dma map for "
15425                       "'fp %d spare rx tpa mbuf' (%d)\n",
15426                   i, rc);
15427             return (1);
15428         }
15429
15430         bxe_init_sge_ring_bit_mask(fp);
15431     }
15432
15433     return (0);
15434 }
15435
15436 static void
15437 bxe_free_hsi_mem(struct bxe_softc *sc)
15438 {
15439     struct bxe_fastpath *fp;
15440     int max_agg_queues;
15441     int i, j;
15442
15443     if (sc->parent_dma_tag == NULL) {
15444         return; /* assume nothing was allocated */
15445     }
15446
15447     for (i = 0; i < sc->num_queues; i++) {
15448         fp = &sc->fp[i];
15449
15450         /*******************/
15451         /* FP STATUS BLOCK */
15452         /*******************/
15453
15454         bxe_dma_free(sc, &fp->sb_dma);
15455         memset(&fp->status_block, 0, sizeof(fp->status_block));
15456
15457         /******************/
15458         /* FP TX BD CHAIN */
15459         /******************/
15460
15461         bxe_dma_free(sc, &fp->tx_dma);
15462         fp->tx_chain = NULL;
15463
15464         /******************/
15465         /* FP RX BD CHAIN */
15466         /******************/
15467
15468         bxe_dma_free(sc, &fp->rx_dma);
15469         fp->rx_chain = NULL;
15470
15471         /*******************/
15472         /* FP RX RCQ CHAIN */
15473         /*******************/
15474
15475         bxe_dma_free(sc, &fp->rcq_dma);
15476         fp->rcq_chain = NULL;
15477
15478         /*******************/
15479         /* FP RX SGE CHAIN */
15480         /*******************/
15481
15482         bxe_dma_free(sc, &fp->rx_sge_dma);
15483         fp->rx_sge_chain = NULL;
15484
15485         /***********************/
15486         /* FP TX MBUF DMA MAPS */
15487         /***********************/
15488
15489         if (fp->tx_mbuf_tag != NULL) {
15490             for (j = 0; j < TX_BD_TOTAL; j++) {
15491                 if (fp->tx_mbuf_chain[j].m_map != NULL) {
15492                     bus_dmamap_unload(fp->tx_mbuf_tag,
15493                                       fp->tx_mbuf_chain[j].m_map);
15494                     bus_dmamap_destroy(fp->tx_mbuf_tag,
15495                                        fp->tx_mbuf_chain[j].m_map);
15496                 }
15497             }
15498
15499             bus_dma_tag_destroy(fp->tx_mbuf_tag);
15500             fp->tx_mbuf_tag = NULL;
15501         }
15502
15503         /***********************/
15504         /* FP RX MBUF DMA MAPS */
15505         /***********************/
15506
15507         if (fp->rx_mbuf_tag != NULL) {
15508             for (j = 0; j < RX_BD_TOTAL; j++) {
15509                 if (fp->rx_mbuf_chain[j].m_map != NULL) {
15510                     bus_dmamap_unload(fp->rx_mbuf_tag,
15511                                       fp->rx_mbuf_chain[j].m_map);
15512                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15513                                        fp->rx_mbuf_chain[j].m_map);
15514                 }
15515             }
15516
15517             if (fp->rx_mbuf_spare_map != NULL) {
15518                 bus_dmamap_unload(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15519                 bus_dmamap_destroy(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15520             }
15521
15522             /***************************/
15523             /* FP RX TPA MBUF DMA MAPS */
15524             /***************************/
15525
15526             max_agg_queues = MAX_AGG_QS(sc);
15527
15528             for (j = 0; j < max_agg_queues; j++) {
15529                 if (fp->rx_tpa_info[j].bd.m_map != NULL) {
15530                     bus_dmamap_unload(fp->rx_mbuf_tag,
15531                                       fp->rx_tpa_info[j].bd.m_map);
15532                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15533                                        fp->rx_tpa_info[j].bd.m_map);
15534                 }
15535             }
15536
15537             if (fp->rx_tpa_info_mbuf_spare_map != NULL) {
15538                 bus_dmamap_unload(fp->rx_mbuf_tag,
15539                                   fp->rx_tpa_info_mbuf_spare_map);
15540                 bus_dmamap_destroy(fp->rx_mbuf_tag,
15541                                    fp->rx_tpa_info_mbuf_spare_map);
15542             }
15543
15544             bus_dma_tag_destroy(fp->rx_mbuf_tag);
15545             fp->rx_mbuf_tag = NULL;
15546         }
15547
15548         /***************************/
15549         /* FP RX SGE MBUF DMA MAPS */
15550         /***************************/
15551
15552         if (fp->rx_sge_mbuf_tag != NULL) {
15553             for (j = 0; j < RX_SGE_TOTAL; j++) {
15554                 if (fp->rx_sge_mbuf_chain[j].m_map != NULL) {
15555                     bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15556                                       fp->rx_sge_mbuf_chain[j].m_map);
15557                     bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15558                                        fp->rx_sge_mbuf_chain[j].m_map);
15559                 }
15560             }
15561
15562             if (fp->rx_sge_mbuf_spare_map != NULL) {
15563                 bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15564                                   fp->rx_sge_mbuf_spare_map);
15565                 bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15566                                    fp->rx_sge_mbuf_spare_map);
15567             }
15568
15569             bus_dma_tag_destroy(fp->rx_sge_mbuf_tag);
15570             fp->rx_sge_mbuf_tag = NULL;
15571         }
15572     }
15573
15574     /***************************/
15575     /* FW DECOMPRESSION BUFFER */
15576     /***************************/
15577
15578     bxe_dma_free(sc, &sc->gz_buf_dma);
15579     sc->gz_buf = NULL;
15580     free(sc->gz_strm, M_DEVBUF);
15581     sc->gz_strm = NULL;
15582
15583     /*******************/
15584     /* SLOW PATH QUEUE */
15585     /*******************/
15586
15587     bxe_dma_free(sc, &sc->spq_dma);
15588     sc->spq = NULL;
15589
15590     /*************/
15591     /* SLOW PATH */
15592     /*************/
15593
15594     bxe_dma_free(sc, &sc->sp_dma);
15595     sc->sp = NULL;
15596
15597     /***************/
15598     /* EVENT QUEUE */
15599     /***************/
15600
15601     bxe_dma_free(sc, &sc->eq_dma);
15602     sc->eq = NULL;
15603
15604     /************************/
15605     /* DEFAULT STATUS BLOCK */
15606     /************************/
15607
15608     bxe_dma_free(sc, &sc->def_sb_dma);
15609     sc->def_sb = NULL;
15610
15611     bus_dma_tag_destroy(sc->parent_dma_tag);
15612     sc->parent_dma_tag = NULL;
15613 }
15614
15615 /*
15616  * Previous driver DMAE transaction may have occurred when pre-boot stage
15617  * ended and boot began. This would invalidate the addresses of the
15618  * transaction, resulting in was-error bit set in the PCI causing all
15619  * hw-to-host PCIe transactions to timeout. If this happened we want to clear
15620  * the interrupt which detected this from the pglueb and the was-done bit
15621  */
15622 static void
15623 bxe_prev_interrupted_dmae(struct bxe_softc *sc)
15624 {
15625     uint32_t val;
15626
15627     if (!CHIP_IS_E1x(sc)) {
15628         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS);
15629         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN) {
15630             BLOGD(sc, DBG_LOAD,
15631                   "Clearing 'was-error' bit that was set in pglueb");
15632             REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, 1 << SC_FUNC(sc));
15633         }
15634     }
15635 }
15636
15637 static int
15638 bxe_prev_mcp_done(struct bxe_softc *sc)
15639 {
15640     uint32_t rc = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE,
15641                                  DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET);
15642     if (!rc) {
15643         BLOGE(sc, "MCP response failure, aborting\n");
15644         return (-1);
15645     }
15646
15647     return (0);
15648 }
15649
15650 static struct bxe_prev_list_node *
15651 bxe_prev_path_get_entry(struct bxe_softc *sc)
15652 {
15653     struct bxe_prev_list_node *tmp;
15654
15655     LIST_FOREACH(tmp, &bxe_prev_list, node) {
15656         if ((sc->pcie_bus == tmp->bus) &&
15657             (sc->pcie_device == tmp->slot) &&
15658             (SC_PATH(sc) == tmp->path)) {
15659             return (tmp);
15660         }
15661     }
15662
15663     return (NULL);
15664 }
15665
15666 static uint8_t
15667 bxe_prev_is_path_marked(struct bxe_softc *sc)
15668 {
15669     struct bxe_prev_list_node *tmp;
15670     int rc = FALSE;
15671
15672     mtx_lock(&bxe_prev_mtx);
15673
15674     tmp = bxe_prev_path_get_entry(sc);
15675     if (tmp) {
15676         if (tmp->aer) {
15677             BLOGD(sc, DBG_LOAD,
15678                   "Path %d/%d/%d was marked by AER\n",
15679                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15680         } else {
15681             rc = TRUE;
15682             BLOGD(sc, DBG_LOAD,
15683                   "Path %d/%d/%d was already cleaned from previous drivers\n",
15684                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15685         }
15686     }
15687
15688     mtx_unlock(&bxe_prev_mtx);
15689
15690     return (rc);
15691 }
15692
15693 static int
15694 bxe_prev_mark_path(struct bxe_softc *sc,
15695                    uint8_t          after_undi)
15696 {
15697     struct bxe_prev_list_node *tmp;
15698
15699     mtx_lock(&bxe_prev_mtx);
15700
15701     /* Check whether the entry for this path already exists */
15702     tmp = bxe_prev_path_get_entry(sc);
15703     if (tmp) {
15704         if (!tmp->aer) {
15705             BLOGD(sc, DBG_LOAD,
15706                   "Re-marking AER in path %d/%d/%d\n",
15707                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15708         } else {
15709             BLOGD(sc, DBG_LOAD,
15710                   "Removing AER indication from path %d/%d/%d\n",
15711                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15712             tmp->aer = 0;
15713         }
15714
15715         mtx_unlock(&bxe_prev_mtx);
15716         return (0);
15717     }
15718
15719     mtx_unlock(&bxe_prev_mtx);
15720
15721     /* Create an entry for this path and add it */
15722     tmp = malloc(sizeof(struct bxe_prev_list_node), M_DEVBUF,
15723                  (M_NOWAIT | M_ZERO));
15724     if (!tmp) {
15725         BLOGE(sc, "Failed to allocate 'bxe_prev_list_node'\n");
15726         return (-1);
15727     }
15728
15729     tmp->bus  = sc->pcie_bus;
15730     tmp->slot = sc->pcie_device;
15731     tmp->path = SC_PATH(sc);
15732     tmp->aer  = 0;
15733     tmp->undi = after_undi ? (1 << SC_PORT(sc)) : 0;
15734
15735     mtx_lock(&bxe_prev_mtx);
15736
15737     BLOGD(sc, DBG_LOAD,
15738           "Marked path %d/%d/%d - finished previous unload\n",
15739           sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15740     LIST_INSERT_HEAD(&bxe_prev_list, tmp, node);
15741
15742     mtx_unlock(&bxe_prev_mtx);
15743
15744     return (0);
15745 }
15746
15747 static int
15748 bxe_do_flr(struct bxe_softc *sc)
15749 {
15750     int i;
15751
15752     /* only E2 and onwards support FLR */
15753     if (CHIP_IS_E1x(sc)) {
15754         BLOGD(sc, DBG_LOAD, "FLR not supported in E1/E1H\n");
15755         return (-1);
15756     }
15757
15758     /* only bootcode REQ_BC_VER_4_INITIATE_FLR and onwards support flr */
15759     if (sc->devinfo.bc_ver < REQ_BC_VER_4_INITIATE_FLR) {
15760         BLOGD(sc, DBG_LOAD, "FLR not supported by BC_VER: 0x%08x\n",
15761               sc->devinfo.bc_ver);
15762         return (-1);
15763     }
15764
15765     /* Wait for Transaction Pending bit clean */
15766     for (i = 0; i < 4; i++) {
15767         if (i) {
15768             DELAY(((1 << (i - 1)) * 100) * 1000);
15769         }
15770
15771         if (!bxe_is_pcie_pending(sc)) {
15772             goto clear;
15773         }
15774     }
15775
15776     BLOGE(sc, "PCIE transaction is not cleared, "
15777               "proceeding with reset anyway\n");
15778
15779 clear:
15780
15781     BLOGD(sc, DBG_LOAD, "Initiating FLR\n");
15782     bxe_fw_command(sc, DRV_MSG_CODE_INITIATE_FLR, 0);
15783
15784     return (0);
15785 }
15786
15787 struct bxe_mac_vals {
15788     uint32_t xmac_addr;
15789     uint32_t xmac_val;
15790     uint32_t emac_addr;
15791     uint32_t emac_val;
15792     uint32_t umac_addr;
15793     uint32_t umac_val;
15794     uint32_t bmac_addr;
15795     uint32_t bmac_val[2];
15796 };
15797
15798 static void
15799 bxe_prev_unload_close_mac(struct bxe_softc *sc,
15800                           struct bxe_mac_vals *vals)
15801 {
15802     uint32_t val, base_addr, offset, mask, reset_reg;
15803     uint8_t mac_stopped = FALSE;
15804     uint8_t port = SC_PORT(sc);
15805     uint32_t wb_data[2];
15806
15807     /* reset addresses as they also mark which values were changed */
15808     vals->bmac_addr = 0;
15809     vals->umac_addr = 0;
15810     vals->xmac_addr = 0;
15811     vals->emac_addr = 0;
15812
15813     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_2);
15814
15815     if (!CHIP_IS_E3(sc)) {
15816         val = REG_RD(sc, NIG_REG_BMAC0_REGS_OUT_EN + port * 4);
15817         mask = MISC_REGISTERS_RESET_REG_2_RST_BMAC0 << port;
15818         if ((mask & reset_reg) && val) {
15819             BLOGD(sc, DBG_LOAD, "Disable BMAC Rx\n");
15820             base_addr = SC_PORT(sc) ? NIG_REG_INGRESS_BMAC1_MEM
15821                                     : NIG_REG_INGRESS_BMAC0_MEM;
15822             offset = CHIP_IS_E2(sc) ? BIGMAC2_REGISTER_BMAC_CONTROL
15823                                     : BIGMAC_REGISTER_BMAC_CONTROL;
15824
15825             /*
15826              * use rd/wr since we cannot use dmae. This is safe
15827              * since MCP won't access the bus due to the request
15828              * to unload, and no function on the path can be
15829              * loaded at this time.
15830              */
15831             wb_data[0] = REG_RD(sc, base_addr + offset);
15832             wb_data[1] = REG_RD(sc, base_addr + offset + 0x4);
15833             vals->bmac_addr = base_addr + offset;
15834             vals->bmac_val[0] = wb_data[0];
15835             vals->bmac_val[1] = wb_data[1];
15836             wb_data[0] &= ~ELINK_BMAC_CONTROL_RX_ENABLE;
15837             REG_WR(sc, vals->bmac_addr, wb_data[0]);
15838             REG_WR(sc, vals->bmac_addr + 0x4, wb_data[1]);
15839         }
15840
15841         BLOGD(sc, DBG_LOAD, "Disable EMAC Rx\n");
15842         vals->emac_addr = NIG_REG_NIG_EMAC0_EN + SC_PORT(sc)*4;
15843         vals->emac_val = REG_RD(sc, vals->emac_addr);
15844         REG_WR(sc, vals->emac_addr, 0);
15845         mac_stopped = TRUE;
15846     } else {
15847         if (reset_reg & MISC_REGISTERS_RESET_REG_2_XMAC) {
15848             BLOGD(sc, DBG_LOAD, "Disable XMAC Rx\n");
15849             base_addr = SC_PORT(sc) ? GRCBASE_XMAC1 : GRCBASE_XMAC0;
15850             val = REG_RD(sc, base_addr + XMAC_REG_PFC_CTRL_HI);
15851             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val & ~(1 << 1));
15852             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val | (1 << 1));
15853             vals->xmac_addr = base_addr + XMAC_REG_CTRL;
15854             vals->xmac_val = REG_RD(sc, vals->xmac_addr);
15855             REG_WR(sc, vals->xmac_addr, 0);
15856             mac_stopped = TRUE;
15857         }
15858
15859         mask = MISC_REGISTERS_RESET_REG_2_UMAC0 << port;
15860         if (mask & reset_reg) {
15861             BLOGD(sc, DBG_LOAD, "Disable UMAC Rx\n");
15862             base_addr = SC_PORT(sc) ? GRCBASE_UMAC1 : GRCBASE_UMAC0;
15863             vals->umac_addr = base_addr + UMAC_REG_COMMAND_CONFIG;
15864             vals->umac_val = REG_RD(sc, vals->umac_addr);
15865             REG_WR(sc, vals->umac_addr, 0);
15866             mac_stopped = TRUE;
15867         }
15868     }
15869
15870     if (mac_stopped) {
15871         DELAY(20000);
15872     }
15873 }
15874
15875 #define BXE_PREV_UNDI_PROD_ADDR(p)  (BAR_TSTRORM_INTMEM + 0x1508 + ((p) << 4))
15876 #define BXE_PREV_UNDI_RCQ(val)      ((val) & 0xffff)
15877 #define BXE_PREV_UNDI_BD(val)       ((val) >> 16 & 0xffff)
15878 #define BXE_PREV_UNDI_PROD(rcq, bd) ((bd) << 16 | (rcq))
15879
15880 static void
15881 bxe_prev_unload_undi_inc(struct bxe_softc *sc,
15882                          uint8_t          port,
15883                          uint8_t          inc)
15884 {
15885     uint16_t rcq, bd;
15886     uint32_t tmp_reg = REG_RD(sc, BXE_PREV_UNDI_PROD_ADDR(port));
15887
15888     rcq = BXE_PREV_UNDI_RCQ(tmp_reg) + inc;
15889     bd = BXE_PREV_UNDI_BD(tmp_reg) + inc;
15890
15891     tmp_reg = BXE_PREV_UNDI_PROD(rcq, bd);
15892     REG_WR(sc, BXE_PREV_UNDI_PROD_ADDR(port), tmp_reg);
15893
15894     BLOGD(sc, DBG_LOAD,
15895           "UNDI producer [%d] rings bd -> 0x%04x, rcq -> 0x%04x\n",
15896           port, bd, rcq);
15897 }
15898
15899 static int
15900 bxe_prev_unload_common(struct bxe_softc *sc)
15901 {
15902     uint32_t reset_reg, tmp_reg = 0, rc;
15903     uint8_t prev_undi = FALSE;
15904     struct bxe_mac_vals mac_vals;
15905     uint32_t timer_count = 1000;
15906     uint32_t prev_brb;
15907
15908     /*
15909      * It is possible a previous function received 'common' answer,
15910      * but hasn't loaded yet, therefore creating a scenario of
15911      * multiple functions receiving 'common' on the same path.
15912      */
15913     BLOGD(sc, DBG_LOAD, "Common unload Flow\n");
15914
15915     memset(&mac_vals, 0, sizeof(mac_vals));
15916
15917     if (bxe_prev_is_path_marked(sc)) {
15918         return (bxe_prev_mcp_done(sc));
15919     }
15920
15921     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_1);
15922
15923     /* Reset should be performed after BRB is emptied */
15924     if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_BRB1) {
15925         /* Close the MAC Rx to prevent BRB from filling up */
15926         bxe_prev_unload_close_mac(sc, &mac_vals);
15927
15928         /* close LLH filters towards the BRB */
15929         elink_set_rx_filter(&sc->link_params, 0);
15930
15931         /*
15932          * Check if the UNDI driver was previously loaded.
15933          * UNDI driver initializes CID offset for normal bell to 0x7
15934          */
15935         if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_DORQ) {
15936             tmp_reg = REG_RD(sc, DORQ_REG_NORM_CID_OFST);
15937             if (tmp_reg == 0x7) {
15938                 BLOGD(sc, DBG_LOAD, "UNDI previously loaded\n");
15939                 prev_undi = TRUE;
15940                 /* clear the UNDI indication */
15941                 REG_WR(sc, DORQ_REG_NORM_CID_OFST, 0);
15942                 /* clear possible idle check errors */
15943                 REG_RD(sc, NIG_REG_NIG_INT_STS_CLR_0);
15944             }
15945         }
15946
15947         /* wait until BRB is empty */
15948         tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15949         while (timer_count) {
15950             prev_brb = tmp_reg;
15951
15952             tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15953             if (!tmp_reg) {
15954                 break;
15955             }
15956
15957             BLOGD(sc, DBG_LOAD, "BRB still has 0x%08x\n", tmp_reg);
15958
15959             /* reset timer as long as BRB actually gets emptied */
15960             if (prev_brb > tmp_reg) {
15961                 timer_count = 1000;
15962             } else {
15963                 timer_count--;
15964             }
15965
15966             /* If UNDI resides in memory, manually increment it */
15967             if (prev_undi) {
15968                 bxe_prev_unload_undi_inc(sc, SC_PORT(sc), 1);
15969             }
15970
15971             DELAY(10);
15972         }
15973
15974         if (!timer_count) {
15975             BLOGE(sc, "Failed to empty BRB\n");
15976         }
15977     }
15978
15979     /* No packets are in the pipeline, path is ready for reset */
15980     bxe_reset_common(sc);
15981
15982     if (mac_vals.xmac_addr) {
15983         REG_WR(sc, mac_vals.xmac_addr, mac_vals.xmac_val);
15984     }
15985     if (mac_vals.umac_addr) {
15986         REG_WR(sc, mac_vals.umac_addr, mac_vals.umac_val);
15987     }
15988     if (mac_vals.emac_addr) {
15989         REG_WR(sc, mac_vals.emac_addr, mac_vals.emac_val);
15990     }
15991     if (mac_vals.bmac_addr) {
15992         REG_WR(sc, mac_vals.bmac_addr, mac_vals.bmac_val[0]);
15993         REG_WR(sc, mac_vals.bmac_addr + 4, mac_vals.bmac_val[1]);
15994     }
15995
15996     rc = bxe_prev_mark_path(sc, prev_undi);
15997     if (rc) {
15998         bxe_prev_mcp_done(sc);
15999         return (rc);
16000     }
16001
16002     return (bxe_prev_mcp_done(sc));
16003 }
16004
16005 static int
16006 bxe_prev_unload_uncommon(struct bxe_softc *sc)
16007 {
16008     int rc;
16009
16010     BLOGD(sc, DBG_LOAD, "Uncommon unload Flow\n");
16011
16012     /* Test if previous unload process was already finished for this path */
16013     if (bxe_prev_is_path_marked(sc)) {
16014         return (bxe_prev_mcp_done(sc));
16015     }
16016
16017     BLOGD(sc, DBG_LOAD, "Path is unmarked\n");
16018
16019     /*
16020      * If function has FLR capabilities, and existing FW version matches
16021      * the one required, then FLR will be sufficient to clean any residue
16022      * left by previous driver
16023      */
16024     rc = bxe_nic_load_analyze_req(sc, FW_MSG_CODE_DRV_LOAD_FUNCTION);
16025     if (!rc) {
16026         /* fw version is good */
16027         BLOGD(sc, DBG_LOAD, "FW version matches our own, attempting FLR\n");
16028         rc = bxe_do_flr(sc);
16029     }
16030
16031     if (!rc) {
16032         /* FLR was performed */
16033         BLOGD(sc, DBG_LOAD, "FLR successful\n");
16034         return (0);
16035     }
16036
16037     BLOGD(sc, DBG_LOAD, "Could not FLR\n");
16038
16039     /* Close the MCP request, return failure*/
16040     rc = bxe_prev_mcp_done(sc);
16041     if (!rc) {
16042         rc = BXE_PREV_WAIT_NEEDED;
16043     }
16044
16045     return (rc);
16046 }
16047
16048 static int
16049 bxe_prev_unload(struct bxe_softc *sc)
16050 {
16051     int time_counter = 10;
16052     uint32_t fw, hw_lock_reg, hw_lock_val;
16053     uint32_t rc = 0;
16054
16055     /*
16056      * Clear HW from errors which may have resulted from an interrupted
16057      * DMAE transaction.
16058      */
16059     bxe_prev_interrupted_dmae(sc);
16060
16061     /* Release previously held locks */
16062     hw_lock_reg =
16063         (SC_FUNC(sc) <= 5) ?
16064             (MISC_REG_DRIVER_CONTROL_1 + SC_FUNC(sc) * 8) :
16065             (MISC_REG_DRIVER_CONTROL_7 + (SC_FUNC(sc) - 6) * 8);
16066
16067     hw_lock_val = (REG_RD(sc, hw_lock_reg));
16068     if (hw_lock_val) {
16069         if (hw_lock_val & HW_LOCK_RESOURCE_NVRAM) {
16070             BLOGD(sc, DBG_LOAD, "Releasing previously held NVRAM lock\n");
16071             REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
16072                    (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << SC_PORT(sc)));
16073         }
16074         BLOGD(sc, DBG_LOAD, "Releasing previously held HW lock\n");
16075         REG_WR(sc, hw_lock_reg, 0xffffffff);
16076     } else {
16077         BLOGD(sc, DBG_LOAD, "No need to release HW/NVRAM locks\n");
16078     }
16079
16080     if (MCPR_ACCESS_LOCK_LOCK & REG_RD(sc, MCP_REG_MCPR_ACCESS_LOCK)) {
16081         BLOGD(sc, DBG_LOAD, "Releasing previously held ALR\n");
16082         REG_WR(sc, MCP_REG_MCPR_ACCESS_LOCK, 0);
16083     }
16084
16085     do {
16086         /* Lock MCP using an unload request */
16087         fw = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS, 0);
16088         if (!fw) {
16089             BLOGE(sc, "MCP response failure, aborting\n");
16090             rc = -1;
16091             break;
16092         }
16093
16094         if (fw == FW_MSG_CODE_DRV_UNLOAD_COMMON) {
16095             rc = bxe_prev_unload_common(sc);
16096             break;
16097         }
16098
16099         /* non-common reply from MCP night require looping */
16100         rc = bxe_prev_unload_uncommon(sc);
16101         if (rc != BXE_PREV_WAIT_NEEDED) {
16102             break;
16103         }
16104
16105         DELAY(20000);
16106     } while (--time_counter);
16107
16108     if (!time_counter || rc) {
16109         BLOGE(sc, "Failed to unload previous driver!\n");
16110         rc = -1;
16111     }
16112
16113     return (rc);
16114 }
16115
16116 void
16117 bxe_dcbx_set_state(struct bxe_softc *sc,
16118                    uint8_t          dcb_on,
16119                    uint32_t         dcbx_enabled)
16120 {
16121     if (!CHIP_IS_E1x(sc)) {
16122         sc->dcb_state = dcb_on;
16123         sc->dcbx_enabled = dcbx_enabled;
16124     } else {
16125         sc->dcb_state = FALSE;
16126         sc->dcbx_enabled = BXE_DCBX_ENABLED_INVALID;
16127     }
16128     BLOGD(sc, DBG_LOAD,
16129           "DCB state [%s:%s]\n",
16130           dcb_on ? "ON" : "OFF",
16131           (dcbx_enabled == BXE_DCBX_ENABLED_OFF) ? "user-mode" :
16132           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_OFF) ? "on-chip static" :
16133           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_ON) ?
16134           "on-chip with negotiation" : "invalid");
16135 }
16136
16137 /* must be called after sriov-enable */
16138 static int
16139 bxe_set_qm_cid_count(struct bxe_softc *sc)
16140 {
16141     int cid_count = BXE_L2_MAX_CID(sc);
16142
16143     if (IS_SRIOV(sc)) {
16144         cid_count += BXE_VF_CIDS;
16145     }
16146
16147     if (CNIC_SUPPORT(sc)) {
16148         cid_count += CNIC_CID_MAX;
16149     }
16150
16151     return (roundup(cid_count, QM_CID_ROUND));
16152 }
16153
16154 static void
16155 bxe_init_multi_cos(struct bxe_softc *sc)
16156 {
16157     int pri, cos;
16158
16159     uint32_t pri_map = 0; /* XXX change to user config */
16160
16161     for (pri = 0; pri < BXE_MAX_PRIORITY; pri++) {
16162         cos = ((pri_map & (0xf << (pri * 4))) >> (pri * 4));
16163         if (cos < sc->max_cos) {
16164             sc->prio_to_cos[pri] = cos;
16165         } else {
16166             BLOGW(sc, "Invalid COS %d for priority %d "
16167                       "(max COS is %d), setting to 0\n",
16168                   cos, pri, (sc->max_cos - 1));
16169             sc->prio_to_cos[pri] = 0;
16170         }
16171     }
16172 }
16173
16174 static int
16175 bxe_sysctl_state(SYSCTL_HANDLER_ARGS)
16176 {
16177     struct bxe_softc *sc;
16178     int error, result;
16179
16180     result = 0;
16181     error = sysctl_handle_int(oidp, &result, 0, req);
16182
16183     if (error || !req->newptr) {
16184         return (error);
16185     }
16186
16187     if (result == 1) {
16188         sc = (struct bxe_softc *)arg1;
16189         BLOGI(sc, "... dumping driver state ...\n");
16190         /* XXX */
16191     }
16192
16193     return (error);
16194 }
16195
16196 static int
16197 bxe_sysctl_eth_stat(SYSCTL_HANDLER_ARGS)
16198 {
16199     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16200     uint32_t *eth_stats = (uint32_t *)&sc->eth_stats;
16201     uint32_t *offset;
16202     uint64_t value = 0;
16203     int index = (int)arg2;
16204
16205     if (index >= BXE_NUM_ETH_STATS) {
16206         BLOGE(sc, "bxe_eth_stats index out of range (%d)\n", index);
16207         return (-1);
16208     }
16209
16210     offset = (eth_stats + bxe_eth_stats_arr[index].offset);
16211
16212     switch (bxe_eth_stats_arr[index].size) {
16213     case 4:
16214         value = (uint64_t)*offset;
16215         break;
16216     case 8:
16217         value = HILO_U64(*offset, *(offset + 1));
16218         break;
16219     default:
16220         BLOGE(sc, "Invalid bxe_eth_stats size (index=%d size=%d)\n",
16221               index, bxe_eth_stats_arr[index].size);
16222         return (-1);
16223     }
16224
16225     return (sysctl_handle_64(oidp, &value, 0, req));
16226 }
16227
16228 static int
16229 bxe_sysctl_eth_q_stat(SYSCTL_HANDLER_ARGS)
16230 {
16231     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16232     uint32_t *eth_stats;
16233     uint32_t *offset;
16234     uint64_t value = 0;
16235     uint32_t q_stat = (uint32_t)arg2;
16236     uint32_t fp_index = ((q_stat >> 16) & 0xffff);
16237     uint32_t index = (q_stat & 0xffff);
16238
16239     eth_stats = (uint32_t *)&sc->fp[fp_index].eth_q_stats;
16240
16241     if (index >= BXE_NUM_ETH_Q_STATS) {
16242         BLOGE(sc, "bxe_eth_q_stats index out of range (%d)\n", index);
16243         return (-1);
16244     }
16245
16246     offset = (eth_stats + bxe_eth_q_stats_arr[index].offset);
16247
16248     switch (bxe_eth_q_stats_arr[index].size) {
16249     case 4:
16250         value = (uint64_t)*offset;
16251         break;
16252     case 8:
16253         value = HILO_U64(*offset, *(offset + 1));
16254         break;
16255     default:
16256         BLOGE(sc, "Invalid bxe_eth_q_stats size (index=%d size=%d)\n",
16257               index, bxe_eth_q_stats_arr[index].size);
16258         return (-1);
16259     }
16260
16261     return (sysctl_handle_64(oidp, &value, 0, req));
16262 }
16263
16264 static void
16265 bxe_add_sysctls(struct bxe_softc *sc)
16266 {
16267     struct sysctl_ctx_list *ctx;
16268     struct sysctl_oid_list *children;
16269     struct sysctl_oid *queue_top, *queue;
16270     struct sysctl_oid_list *queue_top_children, *queue_children;
16271     char queue_num_buf[32];
16272     uint32_t q_stat;
16273     int i, j;
16274
16275     ctx = device_get_sysctl_ctx(sc->dev);
16276     children = SYSCTL_CHILDREN(device_get_sysctl_tree(sc->dev));
16277
16278     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "version",
16279                       CTLFLAG_RD, BXE_DRIVER_VERSION, 0,
16280                       "version");
16281
16282     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "bc_version",
16283                       CTLFLAG_RD, sc->devinfo.bc_ver_str, 0,
16284                       "bootcode version");
16285
16286     snprintf(sc->fw_ver_str, sizeof(sc->fw_ver_str), "%d.%d.%d.%d",
16287              BCM_5710_FW_MAJOR_VERSION,
16288              BCM_5710_FW_MINOR_VERSION,
16289              BCM_5710_FW_REVISION_VERSION,
16290              BCM_5710_FW_ENGINEERING_VERSION);
16291     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "fw_version",
16292                       CTLFLAG_RD, sc->fw_ver_str, 0,
16293                       "firmware version");
16294
16295     snprintf(sc->mf_mode_str, sizeof(sc->mf_mode_str), "%s",
16296         ((sc->devinfo.mf_info.mf_mode == SINGLE_FUNCTION)     ? "Single"  :
16297          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD)   ? "MF-SD"   :
16298          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI)   ? "MF-SI"   :
16299          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX) ? "MF-AFEX" :
16300                                                                 "Unknown"));
16301     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mf_mode",
16302                       CTLFLAG_RD, sc->mf_mode_str, 0,
16303                       "multifunction mode");
16304
16305     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "mf_vnics",
16306                     CTLFLAG_RD, &sc->devinfo.mf_info.vnics_per_port, 0,
16307                     "multifunction vnics per port");
16308
16309     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mac_addr",
16310                       CTLFLAG_RD, sc->mac_addr_str, 0,
16311                       "mac address");
16312
16313     snprintf(sc->pci_link_str, sizeof(sc->pci_link_str), "%s x%d",
16314         ((sc->devinfo.pcie_link_speed == 1) ? "2.5GT/s" :
16315          (sc->devinfo.pcie_link_speed == 2) ? "5.0GT/s" :
16316          (sc->devinfo.pcie_link_speed == 4) ? "8.0GT/s" :
16317                                               "???GT/s"),
16318         sc->devinfo.pcie_link_width);
16319     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "pci_link",
16320                       CTLFLAG_RD, sc->pci_link_str, 0,
16321                       "pci link status");
16322
16323     sc->debug = bxe_debug;
16324     SYSCTL_ADD_ULONG(ctx, children, OID_AUTO, "debug",
16325                     CTLFLAG_RW, &sc->debug,
16326                     "debug logging mode");
16327
16328     sc->rx_budget = bxe_rx_budget;
16329     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "rx_budget",
16330                     CTLFLAG_RW, &sc->rx_budget, 0,
16331                     "rx processing budget");
16332
16333     SYSCTL_ADD_PROC(ctx, children, OID_AUTO, "state",
16334                     CTLTYPE_UINT | CTLFLAG_RW, sc, 0,
16335                     bxe_sysctl_state, "IU", "dump driver state");
16336
16337     for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
16338         SYSCTL_ADD_PROC(ctx, children, OID_AUTO,
16339                         bxe_eth_stats_arr[i].string,
16340                         CTLTYPE_U64 | CTLFLAG_RD, sc, i,
16341                         bxe_sysctl_eth_stat, "LU",
16342                         bxe_eth_stats_arr[i].string);
16343     }
16344
16345     /* add a new parent node for all queues "dev.bxe.#.queue" */
16346     queue_top = SYSCTL_ADD_NODE(ctx, children, OID_AUTO, "queue",
16347                                 CTLFLAG_RD, NULL, "queue");
16348     queue_top_children = SYSCTL_CHILDREN(queue_top);
16349
16350     for (i = 0; i < sc->num_queues; i++) {
16351         /* add a new parent node for a single queue "dev.bxe.#.queue.#" */
16352         snprintf(queue_num_buf, sizeof(queue_num_buf), "%d", i);
16353         queue = SYSCTL_ADD_NODE(ctx, queue_top_children, OID_AUTO,
16354                                 queue_num_buf, CTLFLAG_RD, NULL,
16355                                 "single queue");
16356         queue_children = SYSCTL_CHILDREN(queue);
16357
16358         for (j = 0; j < BXE_NUM_ETH_Q_STATS; j++) {
16359             q_stat = ((i << 16) | j);
16360             SYSCTL_ADD_PROC(ctx, queue_children, OID_AUTO,
16361                             bxe_eth_q_stats_arr[j].string,
16362                             CTLTYPE_U64 | CTLFLAG_RD, sc, q_stat,
16363                             bxe_sysctl_eth_q_stat, "LU",
16364                             bxe_eth_q_stats_arr[j].string);
16365         }
16366     }
16367 }
16368
16369 /*
16370  * Device attach function.
16371  *
16372  * Allocates device resources, performs secondary chip identification, and
16373  * initializes driver instance variables. This function is called from driver
16374  * load after a successful probe.
16375  *
16376  * Returns:
16377  *   0 = Success, >0 = Failure
16378  */
16379 static int
16380 bxe_attach(device_t dev)
16381 {
16382     struct bxe_softc *sc;
16383
16384     sc = device_get_softc(dev);
16385
16386     BLOGD(sc, DBG_LOAD, "Starting attach...\n");
16387
16388     sc->state = BXE_STATE_CLOSED;
16389
16390     sc->dev  = dev;
16391     sc->unit = device_get_unit(dev);
16392
16393     BLOGD(sc, DBG_LOAD, "softc = %p\n", sc);
16394
16395     sc->pcie_bus    = pci_get_bus(dev);
16396     sc->pcie_device = pci_get_slot(dev);
16397     sc->pcie_func   = pci_get_function(dev);
16398
16399     /* enable bus master capability */
16400     pci_enable_busmaster(dev);
16401
16402     /* get the BARs */
16403     if (bxe_allocate_bars(sc) != 0) {
16404         return (ENXIO);
16405     }
16406
16407     /* initialize the mutexes */
16408     bxe_init_mutexes(sc);
16409
16410     /* prepare the periodic callout */
16411     callout_init(&sc->periodic_callout, 0);
16412
16413     /* prepare the chip taskqueue */
16414     sc->chip_tq_flags = CHIP_TQ_NONE;
16415     snprintf(sc->chip_tq_name, sizeof(sc->chip_tq_name),
16416              "bxe%d_chip_tq", sc->unit);
16417     TASK_INIT(&sc->chip_tq_task, 0, bxe_handle_chip_tq, sc);
16418     sc->chip_tq = taskqueue_create(sc->chip_tq_name, M_NOWAIT,
16419                                    taskqueue_thread_enqueue,
16420                                    &sc->chip_tq);
16421     taskqueue_start_threads(&sc->chip_tq, 1, PWAIT, /* lower priority */
16422                             "%s", sc->chip_tq_name);
16423
16424     /* get device info and set params */
16425     if (bxe_get_device_info(sc) != 0) {
16426         BLOGE(sc, "getting device info\n");
16427         bxe_deallocate_bars(sc);
16428         pci_disable_busmaster(dev);
16429         return (ENXIO);
16430     }
16431
16432     /* get final misc params */
16433     bxe_get_params(sc);
16434
16435     /* set the default MTU (changed via ifconfig) */
16436     sc->mtu = ETHERMTU;
16437
16438     bxe_set_modes_bitmap(sc);
16439
16440     /* XXX
16441      * If in AFEX mode and the function is configured for FCoE
16442      * then bail... no L2 allowed.
16443      */
16444
16445     /* get phy settings from shmem and 'and' against admin settings */
16446     bxe_get_phy_info(sc);
16447
16448     /* initialize the FreeBSD ifnet interface */
16449     if (bxe_init_ifnet(sc) != 0) {
16450         bxe_release_mutexes(sc);
16451         bxe_deallocate_bars(sc);
16452         pci_disable_busmaster(dev);
16453         return (ENXIO);
16454     }
16455
16456     /* allocate device interrupts */
16457     if (bxe_interrupt_alloc(sc) != 0) {
16458         if (sc->ifnet != NULL) {
16459             ether_ifdetach(sc->ifnet);
16460         }
16461         ifmedia_removeall(&sc->ifmedia);
16462         bxe_release_mutexes(sc);
16463         bxe_deallocate_bars(sc);
16464         pci_disable_busmaster(dev);
16465         return (ENXIO);
16466     }
16467
16468     /* allocate ilt */
16469     if (bxe_alloc_ilt_mem(sc) != 0) {
16470         bxe_interrupt_free(sc);
16471         if (sc->ifnet != NULL) {
16472             ether_ifdetach(sc->ifnet);
16473         }
16474         ifmedia_removeall(&sc->ifmedia);
16475         bxe_release_mutexes(sc);
16476         bxe_deallocate_bars(sc);
16477         pci_disable_busmaster(dev);
16478         return (ENXIO);
16479     }
16480
16481     /* allocate the host hardware/software hsi structures */
16482     if (bxe_alloc_hsi_mem(sc) != 0) {
16483         bxe_free_ilt_mem(sc);
16484         bxe_interrupt_free(sc);
16485         if (sc->ifnet != NULL) {
16486             ether_ifdetach(sc->ifnet);
16487         }
16488         ifmedia_removeall(&sc->ifmedia);
16489         bxe_release_mutexes(sc);
16490         bxe_deallocate_bars(sc);
16491         pci_disable_busmaster(dev);
16492         return (ENXIO);
16493     }
16494
16495     /* need to reset chip if UNDI was active */
16496     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
16497         /* init fw_seq */
16498         sc->fw_seq =
16499             (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
16500              DRV_MSG_SEQ_NUMBER_MASK);
16501         BLOGD(sc, DBG_LOAD, "prev unload fw_seq 0x%04x\n", sc->fw_seq);
16502         bxe_prev_unload(sc);
16503     }
16504
16505 #if 1
16506     /* XXX */
16507     bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16508 #else
16509     if (SHMEM2_HAS(sc, dcbx_lldp_params_offset) &&
16510         SHMEM2_HAS(sc, dcbx_lldp_dcbx_stat_offset) &&
16511         SHMEM2_RD(sc, dcbx_lldp_params_offset) &&
16512         SHMEM2_RD(sc, dcbx_lldp_dcbx_stat_offset)) {
16513         bxe_dcbx_set_state(sc, TRUE, BXE_DCBX_ENABLED_ON_NEG_ON);
16514         bxe_dcbx_init_params(sc);
16515     } else {
16516         bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16517     }
16518 #endif
16519
16520     /* calculate qm_cid_count */
16521     sc->qm_cid_count = bxe_set_qm_cid_count(sc);
16522     BLOGD(sc, DBG_LOAD, "qm_cid_count=%d\n", sc->qm_cid_count);
16523
16524     sc->max_cos = 1;
16525     bxe_init_multi_cos(sc);
16526
16527     bxe_add_sysctls(sc);
16528
16529     return (0);
16530 }
16531
16532 /*
16533  * Device detach function.
16534  *
16535  * Stops the controller, resets the controller, and releases resources.
16536  *
16537  * Returns:
16538  *   0 = Success, >0 = Failure
16539  */
16540 static int
16541 bxe_detach(device_t dev)
16542 {
16543     struct bxe_softc *sc;
16544     struct ifnet *ifp;
16545
16546     sc = device_get_softc(dev);
16547
16548     BLOGD(sc, DBG_LOAD, "Starting detach...\n");
16549
16550     ifp = sc->ifnet;
16551     if (ifp != NULL && ifp->if_vlantrunk != NULL) {
16552         BLOGE(sc, "Cannot detach while VLANs are in use.\n");
16553         return(EBUSY);
16554     }
16555
16556     /* stop the periodic callout */
16557     bxe_periodic_stop(sc);
16558
16559     /* stop the chip taskqueue */
16560     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_NONE);
16561     if (sc->chip_tq) {
16562         taskqueue_drain(sc->chip_tq, &sc->chip_tq_task);
16563         taskqueue_free(sc->chip_tq);
16564         sc->chip_tq = NULL;
16565     }
16566
16567     /* stop and reset the controller if it was open */
16568     if (sc->state != BXE_STATE_CLOSED) {
16569         BXE_CORE_LOCK(sc);
16570         bxe_nic_unload(sc, UNLOAD_CLOSE, TRUE);
16571         BXE_CORE_UNLOCK(sc);
16572     }
16573
16574     /* release the network interface */
16575     if (ifp != NULL) {
16576         ether_ifdetach(ifp);
16577     }
16578     ifmedia_removeall(&sc->ifmedia);
16579
16580     /* XXX do the following based on driver state... */
16581
16582     /* free the host hardware/software hsi structures */
16583     bxe_free_hsi_mem(sc);
16584
16585     /* free ilt */
16586     bxe_free_ilt_mem(sc);
16587
16588     /* release the interrupts */
16589     bxe_interrupt_free(sc);
16590
16591     /* Release the mutexes*/
16592     bxe_release_mutexes(sc);
16593
16594     /* Release the PCIe BAR mapped memory */
16595     bxe_deallocate_bars(sc);
16596
16597     /* Release the FreeBSD interface. */
16598     if (sc->ifnet != NULL) {
16599         if_free(sc->ifnet);
16600     }
16601
16602     pci_disable_busmaster(dev);
16603
16604     return (0);
16605 }
16606
16607 /*
16608  * Device shutdown function.
16609  *
16610  * Stops and resets the controller.
16611  *
16612  * Returns:
16613  *   Nothing
16614  */
16615 static int
16616 bxe_shutdown(device_t dev)
16617 {
16618     struct bxe_softc *sc;
16619
16620     sc = device_get_softc(dev);
16621
16622     BLOGD(sc, DBG_LOAD, "Starting shutdown...\n");
16623
16624     /* stop the periodic callout */
16625     bxe_periodic_stop(sc);
16626
16627     BXE_CORE_LOCK(sc);
16628     bxe_nic_unload(sc, UNLOAD_NORMAL, FALSE);
16629     BXE_CORE_UNLOCK(sc);
16630
16631     return (0);
16632 }
16633
16634 void
16635 bxe_igu_ack_sb(struct bxe_softc *sc,
16636                uint8_t          igu_sb_id,
16637                uint8_t          segment,
16638                uint16_t         index,
16639                uint8_t          op,
16640                uint8_t          update)
16641 {
16642     uint32_t igu_addr = sc->igu_base_addr;
16643     igu_addr += (IGU_CMD_INT_ACK_BASE + igu_sb_id)*8;
16644     bxe_igu_ack_sb_gen(sc, igu_sb_id, segment, index, op, update, igu_addr);
16645 }
16646
16647 static void
16648 bxe_igu_clear_sb_gen(struct bxe_softc *sc,
16649                      uint8_t          func,
16650                      uint8_t          idu_sb_id,
16651                      uint8_t          is_pf)
16652 {
16653     uint32_t data, ctl, cnt = 100;
16654     uint32_t igu_addr_data = IGU_REG_COMMAND_REG_32LSB_DATA;
16655     uint32_t igu_addr_ctl = IGU_REG_COMMAND_REG_CTRL;
16656     uint32_t igu_addr_ack = IGU_REG_CSTORM_TYPE_0_SB_CLEANUP + (idu_sb_id/32)*4;
16657     uint32_t sb_bit =  1 << (idu_sb_id%32);
16658     uint32_t func_encode = func | (is_pf ? 1 : 0) << IGU_FID_ENCODE_IS_PF_SHIFT;
16659     uint32_t addr_encode = IGU_CMD_E2_PROD_UPD_BASE + idu_sb_id;
16660
16661     /* Not supported in BC mode */
16662     if (CHIP_INT_MODE_IS_BC(sc)) {
16663         return;
16664     }
16665
16666     data = ((IGU_USE_REGISTER_cstorm_type_0_sb_cleanup <<
16667              IGU_REGULAR_CLEANUP_TYPE_SHIFT) |
16668             IGU_REGULAR_CLEANUP_SET |
16669             IGU_REGULAR_BCLEANUP);
16670
16671     ctl = ((addr_encode << IGU_CTRL_REG_ADDRESS_SHIFT) |
16672            (func_encode << IGU_CTRL_REG_FID_SHIFT) |
16673            (IGU_CTRL_CMD_TYPE_WR << IGU_CTRL_REG_TYPE_SHIFT));
16674
16675     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16676             data, igu_addr_data);
16677     REG_WR(sc, igu_addr_data, data);
16678
16679     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16680                       BUS_SPACE_BARRIER_WRITE);
16681     mb();
16682
16683     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16684             ctl, igu_addr_ctl);
16685     REG_WR(sc, igu_addr_ctl, ctl);
16686
16687     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16688                       BUS_SPACE_BARRIER_WRITE);
16689     mb();
16690
16691     /* wait for clean up to finish */
16692     while (!(REG_RD(sc, igu_addr_ack) & sb_bit) && --cnt) {
16693         DELAY(20000);
16694     }
16695
16696     if (!(REG_RD(sc, igu_addr_ack) & sb_bit)) {
16697         BLOGD(sc, DBG_LOAD,
16698               "Unable to finish IGU cleanup: "
16699               "idu_sb_id %d offset %d bit %d (cnt %d)\n",
16700               idu_sb_id, idu_sb_id/32, idu_sb_id%32, cnt);
16701     }
16702 }
16703
16704 static void
16705 bxe_igu_clear_sb(struct bxe_softc *sc,
16706                  uint8_t          idu_sb_id)
16707 {
16708     bxe_igu_clear_sb_gen(sc, SC_FUNC(sc), idu_sb_id, TRUE /*PF*/);
16709 }
16710
16711
16712
16713
16714
16715
16716
16717 /*******************/
16718 /* ECORE CALLBACKS */
16719 /*******************/
16720
16721 static void
16722 bxe_reset_common(struct bxe_softc *sc)
16723 {
16724     uint32_t val = 0x1400;
16725
16726     /* reset_common */
16727     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR), 0xd3ffff7f);
16728
16729     if (CHIP_IS_E3(sc)) {
16730         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
16731         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
16732     }
16733
16734     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR), val);
16735 }
16736
16737 static void
16738 bxe_common_init_phy(struct bxe_softc *sc)
16739 {
16740     uint32_t shmem_base[2];
16741     uint32_t shmem2_base[2];
16742
16743     /* Avoid common init in case MFW supports LFA */
16744     if (SHMEM2_RD(sc, size) >
16745         (uint32_t)offsetof(struct shmem2_region,
16746                            lfa_host_addr[SC_PORT(sc)])) {
16747         return;
16748     }
16749
16750     shmem_base[0]  = sc->devinfo.shmem_base;
16751     shmem2_base[0] = sc->devinfo.shmem2_base;
16752
16753     if (!CHIP_IS_E1x(sc)) {
16754         shmem_base[1]  = SHMEM2_RD(sc, other_shmem_base_addr);
16755         shmem2_base[1] = SHMEM2_RD(sc, other_shmem2_base_addr);
16756     }
16757
16758     BXE_PHY_LOCK(sc);
16759     elink_common_init_phy(sc, shmem_base, shmem2_base,
16760                           sc->devinfo.chip_id, 0);
16761     BXE_PHY_UNLOCK(sc);
16762 }
16763
16764 static void
16765 bxe_pf_disable(struct bxe_softc *sc)
16766 {
16767     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
16768
16769     val &= ~IGU_PF_CONF_FUNC_EN;
16770
16771     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
16772     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
16773     REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 0);
16774 }
16775
16776 static void
16777 bxe_init_pxp(struct bxe_softc *sc)
16778 {
16779     uint16_t devctl;
16780     int r_order, w_order;
16781
16782     devctl = bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_CTL, 2);
16783
16784     BLOGD(sc, DBG_LOAD, "read 0x%08x from devctl\n", devctl);
16785
16786     w_order = ((devctl & PCIM_EXP_CTL_MAX_PAYLOAD) >> 5);
16787
16788     if (sc->mrrs == -1) {
16789         r_order = ((devctl & PCIM_EXP_CTL_MAX_READ_REQUEST) >> 12);
16790     } else {
16791         BLOGD(sc, DBG_LOAD, "forcing read order to %d\n", sc->mrrs);
16792         r_order = sc->mrrs;
16793     }
16794
16795     ecore_init_pxp_arb(sc, r_order, w_order);
16796 }
16797
16798 static uint32_t
16799 bxe_get_pretend_reg(struct bxe_softc *sc)
16800 {
16801     uint32_t base = PXP2_REG_PGL_PRETEND_FUNC_F0;
16802     uint32_t stride = (PXP2_REG_PGL_PRETEND_FUNC_F1 - base);
16803     return (base + (SC_ABS_FUNC(sc)) * stride);
16804 }
16805
16806 /*
16807  * Called only on E1H or E2.
16808  * When pretending to be PF, the pretend value is the function number 0..7.
16809  * When pretending to be VF, the pretend val is the PF-num:VF-valid:ABS-VFID
16810  * combination.
16811  */
16812 static int
16813 bxe_pretend_func(struct bxe_softc *sc,
16814                  uint16_t         pretend_func_val)
16815 {
16816     uint32_t pretend_reg;
16817
16818     if (CHIP_IS_E1H(sc) && (pretend_func_val > E1H_FUNC_MAX)) {
16819         return (-1);
16820     }
16821
16822     /* get my own pretend register */
16823     pretend_reg = bxe_get_pretend_reg(sc);
16824     REG_WR(sc, pretend_reg, pretend_func_val);
16825     REG_RD(sc, pretend_reg);
16826     return (0);
16827 }
16828
16829 static void
16830 bxe_iov_init_dmae(struct bxe_softc *sc)
16831 {
16832     return;
16833 #if 0
16834     BLOGD(sc, DBG_LOAD, "SRIOV is %s\n", IS_SRIOV(sc) ? "ON" : "OFF");
16835
16836     if (!IS_SRIOV(sc)) {
16837         return;
16838     }
16839
16840     REG_WR(sc, DMAE_REG_BACKWARD_COMP_EN, 0);
16841 #endif
16842 }
16843
16844 #if 0
16845 static int
16846 bxe_iov_init_ilt(struct bxe_softc *sc,
16847                  uint16_t         line)
16848 {
16849     return (line);
16850 #if 0
16851     int i;
16852     struct ecore_ilt* ilt = sc->ilt;
16853
16854     if (!IS_SRIOV(sc)) {
16855         return (line);
16856     }
16857
16858     /* set vfs ilt lines */
16859     for (i = 0; i < BXE_VF_CIDS/ILT_PAGE_CIDS ; i++) {
16860         struct hw_dma *hw_cxt = SC_VF_CXT_PAGE(sc,i);
16861         ilt->lines[line+i].page = hw_cxt->addr;
16862         ilt->lines[line+i].page_mapping = hw_cxt->mapping;
16863         ilt->lines[line+i].size = hw_cxt->size; /* doesn't matter */
16864     }
16865     return (line+i);
16866 #endif
16867 }
16868 #endif
16869
16870 static void
16871 bxe_iov_init_dq(struct bxe_softc *sc)
16872 {
16873     return;
16874 #if 0
16875     if (!IS_SRIOV(sc)) {
16876         return;
16877     }
16878
16879     /* Set the DQ such that the CID reflect the abs_vfid */
16880     REG_WR(sc, DORQ_REG_VF_NORM_VF_BASE, 0);
16881     REG_WR(sc, DORQ_REG_MAX_RVFID_SIZE, ilog2(BNX2X_MAX_NUM_OF_VFS));
16882
16883     /*
16884      * Set VFs starting CID. If its > 0 the preceding CIDs are belong to
16885      * the PF L2 queues
16886      */
16887     REG_WR(sc, DORQ_REG_VF_NORM_CID_BASE, BNX2X_FIRST_VF_CID);
16888
16889     /* The VF window size is the log2 of the max number of CIDs per VF */
16890     REG_WR(sc, DORQ_REG_VF_NORM_CID_WND_SIZE, BNX2X_VF_CID_WND);
16891
16892     /*
16893      * The VF doorbell size  0 - *B, 4 - 128B. We set it here to match
16894      * the Pf doorbell size although the 2 are independent.
16895      */
16896     REG_WR(sc, DORQ_REG_VF_NORM_CID_OFST,
16897            BNX2X_DB_SHIFT - BNX2X_DB_MIN_SHIFT);
16898
16899     /*
16900      * No security checks for now -
16901      * configure single rule (out of 16) mask = 0x1, value = 0x0,
16902      * CID range 0 - 0x1ffff
16903      */
16904     REG_WR(sc, DORQ_REG_VF_TYPE_MASK_0, 1);
16905     REG_WR(sc, DORQ_REG_VF_TYPE_VALUE_0, 0);
16906     REG_WR(sc, DORQ_REG_VF_TYPE_MIN_MCID_0, 0);
16907     REG_WR(sc, DORQ_REG_VF_TYPE_MAX_MCID_0, 0x1ffff);
16908
16909     /* set the number of VF alllowed doorbells to the full DQ range */
16910     REG_WR(sc, DORQ_REG_VF_NORM_MAX_CID_COUNT, 0x20000);
16911
16912     /* set the VF doorbell threshold */
16913     REG_WR(sc, DORQ_REG_VF_USAGE_CT_LIMIT, 4);
16914 #endif
16915 }
16916
16917 /* send a NIG loopback debug packet */
16918 static void
16919 bxe_lb_pckt(struct bxe_softc *sc)
16920 {
16921     uint32_t wb_write[3];
16922
16923     /* Ethernet source and destination addresses */
16924     wb_write[0] = 0x55555555;
16925     wb_write[1] = 0x55555555;
16926     wb_write[2] = 0x20;     /* SOP */
16927     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16928
16929     /* NON-IP protocol */
16930     wb_write[0] = 0x09000000;
16931     wb_write[1] = 0x55555555;
16932     wb_write[2] = 0x10;     /* EOP, eop_bvalid = 0 */
16933     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16934 }
16935
16936 /*
16937  * Some of the internal memories are not directly readable from the driver.
16938  * To test them we send debug packets.
16939  */
16940 static int
16941 bxe_int_mem_test(struct bxe_softc *sc)
16942 {
16943     int factor;
16944     int count, i;
16945     uint32_t val = 0;
16946
16947     if (CHIP_REV_IS_FPGA(sc)) {
16948         factor = 120;
16949     } else if (CHIP_REV_IS_EMUL(sc)) {
16950         factor = 200;
16951     } else {
16952         factor = 1;
16953     }
16954
16955     /* disable inputs of parser neighbor blocks */
16956     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16957     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16958     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16959     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16960
16961     /*  write 0 to parser credits for CFC search request */
16962     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16963
16964     /* send Ethernet packet */
16965     bxe_lb_pckt(sc);
16966
16967     /* TODO do i reset NIG statistic? */
16968     /* Wait until NIG register shows 1 packet of size 0x10 */
16969     count = 1000 * factor;
16970     while (count) {
16971         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
16972         val = *BXE_SP(sc, wb_data[0]);
16973         if (val == 0x10) {
16974             break;
16975         }
16976
16977         DELAY(10000);
16978         count--;
16979     }
16980
16981     if (val != 0x10) {
16982         BLOGE(sc, "NIG timeout val=0x%x\n", val);
16983         return (-1);
16984     }
16985
16986     /* wait until PRS register shows 1 packet */
16987     count = (1000 * factor);
16988     while (count) {
16989         val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
16990         if (val == 1) {
16991             break;
16992         }
16993
16994         DELAY(10000);
16995         count--;
16996     }
16997
16998     if (val != 0x1) {
16999         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17000         return (-2);
17001     }
17002
17003     /* Reset and init BRB, PRS */
17004     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
17005     DELAY(50000);
17006     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
17007     DELAY(50000);
17008     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17009     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17010
17011     /* Disable inputs of parser neighbor blocks */
17012     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
17013     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
17014     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
17015     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
17016
17017     /* Write 0 to parser credits for CFC search request */
17018     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
17019
17020     /* send 10 Ethernet packets */
17021     for (i = 0; i < 10; i++) {
17022         bxe_lb_pckt(sc);
17023     }
17024
17025     /* Wait until NIG register shows 10+1 packets of size 11*0x10 = 0xb0 */
17026     count = (1000 * factor);
17027     while (count) {
17028         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17029         val = *BXE_SP(sc, wb_data[0]);
17030         if (val == 0xb0) {
17031             break;
17032         }
17033
17034         DELAY(10000);
17035         count--;
17036     }
17037
17038     if (val != 0xb0) {
17039         BLOGE(sc, "NIG timeout val=0x%x\n", val);
17040         return (-3);
17041     }
17042
17043     /* Wait until PRS register shows 2 packets */
17044     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17045     if (val != 2) {
17046         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17047     }
17048
17049     /* Write 1 to parser credits for CFC search request */
17050     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x1);
17051
17052     /* Wait until PRS register shows 3 packets */
17053     DELAY(10000 * factor);
17054
17055     /* Wait until NIG register shows 1 packet of size 0x10 */
17056     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17057     if (val != 3) {
17058         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17059     }
17060
17061     /* clear NIG EOP FIFO */
17062     for (i = 0; i < 11; i++) {
17063         REG_RD(sc, NIG_REG_INGRESS_EOP_LB_FIFO);
17064     }
17065
17066     val = REG_RD(sc, NIG_REG_INGRESS_EOP_LB_EMPTY);
17067     if (val != 1) {
17068         BLOGE(sc, "clear of NIG failed\n");
17069         return (-4);
17070     }
17071
17072     /* Reset and init BRB, PRS, NIG */
17073     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
17074     DELAY(50000);
17075     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
17076     DELAY(50000);
17077     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17078     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17079     if (!CNIC_SUPPORT(sc)) {
17080         /* set NIC mode */
17081         REG_WR(sc, PRS_REG_NIC_MODE, 1);
17082     }
17083
17084     /* Enable inputs of parser neighbor blocks */
17085     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x7fffffff);
17086     REG_WR(sc, TCM_REG_PRS_IFEN, 0x1);
17087     REG_WR(sc, CFC_REG_DEBUG0, 0x0);
17088     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x1);
17089
17090     return (0);
17091 }
17092
17093 static void
17094 bxe_setup_fan_failure_detection(struct bxe_softc *sc)
17095 {
17096     int is_required;
17097     uint32_t val;
17098     int port;
17099
17100     is_required = 0;
17101     val = (SHMEM_RD(sc, dev_info.shared_hw_config.config2) &
17102            SHARED_HW_CFG_FAN_FAILURE_MASK);
17103
17104     if (val == SHARED_HW_CFG_FAN_FAILURE_ENABLED) {
17105         is_required = 1;
17106     }
17107     /*
17108      * The fan failure mechanism is usually related to the PHY type since
17109      * the power consumption of the board is affected by the PHY. Currently,
17110      * fan is required for most designs with SFX7101, BCM8727 and BCM8481.
17111      */
17112     else if (val == SHARED_HW_CFG_FAN_FAILURE_PHY_TYPE) {
17113         for (port = PORT_0; port < PORT_MAX; port++) {
17114             is_required |= elink_fan_failure_det_req(sc,
17115                                                      sc->devinfo.shmem_base,
17116                                                      sc->devinfo.shmem2_base,
17117                                                      port);
17118         }
17119     }
17120
17121     BLOGD(sc, DBG_LOAD, "fan detection setting: %d\n", is_required);
17122
17123     if (is_required == 0) {
17124         return;
17125     }
17126
17127     /* Fan failure is indicated by SPIO 5 */
17128     bxe_set_spio(sc, MISC_SPIO_SPIO5, MISC_SPIO_INPUT_HI_Z);
17129
17130     /* set to active low mode */
17131     val = REG_RD(sc, MISC_REG_SPIO_INT);
17132     val |= (MISC_SPIO_SPIO5 << MISC_SPIO_INT_OLD_SET_POS);
17133     REG_WR(sc, MISC_REG_SPIO_INT, val);
17134
17135     /* enable interrupt to signal the IGU */
17136     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17137     val |= MISC_SPIO_SPIO5;
17138     REG_WR(sc, MISC_REG_SPIO_EVENT_EN, val);
17139 }
17140
17141 static void
17142 bxe_enable_blocks_attention(struct bxe_softc *sc)
17143 {
17144     uint32_t val;
17145
17146     REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17147     if (!CHIP_IS_E1x(sc)) {
17148         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0x40);
17149     } else {
17150         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0);
17151     }
17152     REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17153     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17154     /*
17155      * mask read length error interrupts in brb for parser
17156      * (parsing unit and 'checksum and crc' unit)
17157      * these errors are legal (PU reads fixed length and CAC can cause
17158      * read length error on truncated packets)
17159      */
17160     REG_WR(sc, BRB1_REG_BRB1_INT_MASK, 0xFC00);
17161     REG_WR(sc, QM_REG_QM_INT_MASK, 0);
17162     REG_WR(sc, TM_REG_TM_INT_MASK, 0);
17163     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_0, 0);
17164     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_1, 0);
17165     REG_WR(sc, XCM_REG_XCM_INT_MASK, 0);
17166 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_0, 0); */
17167 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_1, 0); */
17168     REG_WR(sc, USDM_REG_USDM_INT_MASK_0, 0);
17169     REG_WR(sc, USDM_REG_USDM_INT_MASK_1, 0);
17170     REG_WR(sc, UCM_REG_UCM_INT_MASK, 0);
17171 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_0, 0); */
17172 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_1, 0); */
17173     REG_WR(sc, GRCBASE_UPB + PB_REG_PB_INT_MASK, 0);
17174     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_0, 0);
17175     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_1, 0);
17176     REG_WR(sc, CCM_REG_CCM_INT_MASK, 0);
17177 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_0, 0); */
17178 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_1, 0); */
17179
17180     val = (PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_AFT |
17181            PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_OF |
17182            PXP2_PXP2_INT_MASK_0_REG_PGL_PCIE_ATTN);
17183     if (!CHIP_IS_E1x(sc)) {
17184         val |= (PXP2_PXP2_INT_MASK_0_REG_PGL_READ_BLOCKED |
17185                 PXP2_PXP2_INT_MASK_0_REG_PGL_WRITE_BLOCKED);
17186     }
17187     REG_WR(sc, PXP2_REG_PXP2_INT_MASK_0, val);
17188
17189     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_0, 0);
17190     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_1, 0);
17191     REG_WR(sc, TCM_REG_TCM_INT_MASK, 0);
17192 /*      REG_WR(sc, TSEM_REG_TSEM_INT_MASK_0, 0); */
17193
17194     if (!CHIP_IS_E1x(sc)) {
17195         /* enable VFC attentions: bits 11 and 12, bits 31:13 reserved */
17196         REG_WR(sc, TSEM_REG_TSEM_INT_MASK_1, 0x07ff);
17197     }
17198
17199     REG_WR(sc, CDU_REG_CDU_INT_MASK, 0);
17200     REG_WR(sc, DMAE_REG_DMAE_INT_MASK, 0);
17201 /*      REG_WR(sc, MISC_REG_MISC_INT_MASK, 0); */
17202     REG_WR(sc, PBF_REG_PBF_INT_MASK, 0x18);     /* bit 3,4 masked */
17203 }
17204
17205 /**
17206  * bxe_init_hw_common - initialize the HW at the COMMON phase.
17207  *
17208  * @sc:     driver handle
17209  */
17210 static int
17211 bxe_init_hw_common(struct bxe_softc *sc)
17212 {
17213     uint8_t abs_func_id;
17214     uint32_t val;
17215
17216     BLOGD(sc, DBG_LOAD, "starting common init for func %d\n",
17217           SC_ABS_FUNC(sc));
17218
17219     /*
17220      * take the RESET lock to protect undi_unload flow from accessing
17221      * registers while we are resetting the chip
17222      */
17223     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17224
17225     bxe_reset_common(sc);
17226
17227     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET), 0xffffffff);
17228
17229     val = 0xfffc;
17230     if (CHIP_IS_E3(sc)) {
17231         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
17232         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
17233     }
17234
17235     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET), val);
17236
17237     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17238
17239     ecore_init_block(sc, BLOCK_MISC, PHASE_COMMON);
17240     BLOGD(sc, DBG_LOAD, "after misc block init\n");
17241
17242     if (!CHIP_IS_E1x(sc)) {
17243         /*
17244          * 4-port mode or 2-port mode we need to turn off master-enable for
17245          * everyone. After that we turn it back on for self. So, we disregard
17246          * multi-function, and always disable all functions on the given path,
17247          * this means 0,2,4,6 for path 0 and 1,3,5,7 for path 1
17248          */
17249         for (abs_func_id = SC_PATH(sc);
17250              abs_func_id < (E2_FUNC_MAX * 2);
17251              abs_func_id += 2) {
17252             if (abs_func_id == SC_ABS_FUNC(sc)) {
17253                 REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17254                 continue;
17255             }
17256
17257             bxe_pretend_func(sc, abs_func_id);
17258
17259             /* clear pf enable */
17260             bxe_pf_disable(sc);
17261
17262             bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17263         }
17264     }
17265
17266     BLOGD(sc, DBG_LOAD, "after pf disable\n");
17267
17268     ecore_init_block(sc, BLOCK_PXP, PHASE_COMMON);
17269
17270     if (CHIP_IS_E1(sc)) {
17271         /*
17272          * enable HW interrupt from PXP on USDM overflow
17273          * bit 16 on INT_MASK_0
17274          */
17275         REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17276     }
17277
17278     ecore_init_block(sc, BLOCK_PXP2, PHASE_COMMON);
17279     bxe_init_pxp(sc);
17280
17281 #ifdef __BIG_ENDIAN
17282     REG_WR(sc, PXP2_REG_RQ_QM_ENDIAN_M, 1);
17283     REG_WR(sc, PXP2_REG_RQ_TM_ENDIAN_M, 1);
17284     REG_WR(sc, PXP2_REG_RQ_SRC_ENDIAN_M, 1);
17285     REG_WR(sc, PXP2_REG_RQ_CDU_ENDIAN_M, 1);
17286     REG_WR(sc, PXP2_REG_RQ_DBG_ENDIAN_M, 1);
17287     /* make sure this value is 0 */
17288     REG_WR(sc, PXP2_REG_RQ_HC_ENDIAN_M, 0);
17289
17290     //REG_WR(sc, PXP2_REG_RD_PBF_SWAP_MODE, 1);
17291     REG_WR(sc, PXP2_REG_RD_QM_SWAP_MODE, 1);
17292     REG_WR(sc, PXP2_REG_RD_TM_SWAP_MODE, 1);
17293     REG_WR(sc, PXP2_REG_RD_SRC_SWAP_MODE, 1);
17294     REG_WR(sc, PXP2_REG_RD_CDURD_SWAP_MODE, 1);
17295 #endif
17296
17297     ecore_ilt_init_page_size(sc, INITOP_SET);
17298
17299     if (CHIP_REV_IS_FPGA(sc) && CHIP_IS_E1H(sc)) {
17300         REG_WR(sc, PXP2_REG_PGL_TAGS_LIMIT, 0x1);
17301     }
17302
17303     /* let the HW do it's magic... */
17304     DELAY(100000);
17305
17306     /* finish PXP init */
17307     val = REG_RD(sc, PXP2_REG_RQ_CFG_DONE);
17308     if (val != 1) {
17309         BLOGE(sc, "PXP2 CFG failed\n");
17310         return (-1);
17311     }
17312     val = REG_RD(sc, PXP2_REG_RD_INIT_DONE);
17313     if (val != 1) {
17314         BLOGE(sc, "PXP2 RD_INIT failed\n");
17315         return (-1);
17316     }
17317
17318     BLOGD(sc, DBG_LOAD, "after pxp init\n");
17319
17320     /*
17321      * Timer bug workaround for E2 only. We need to set the entire ILT to have
17322      * entries with value "0" and valid bit on. This needs to be done by the
17323      * first PF that is loaded in a path (i.e. common phase)
17324      */
17325     if (!CHIP_IS_E1x(sc)) {
17326 /*
17327  * In E2 there is a bug in the timers block that can cause function 6 / 7
17328  * (i.e. vnic3) to start even if it is marked as "scan-off".
17329  * This occurs when a different function (func2,3) is being marked
17330  * as "scan-off". Real-life scenario for example: if a driver is being
17331  * load-unloaded while func6,7 are down. This will cause the timer to access
17332  * the ilt, translate to a logical address and send a request to read/write.
17333  * Since the ilt for the function that is down is not valid, this will cause
17334  * a translation error which is unrecoverable.
17335  * The Workaround is intended to make sure that when this happens nothing
17336  * fatal will occur. The workaround:
17337  *  1.  First PF driver which loads on a path will:
17338  *      a.  After taking the chip out of reset, by using pretend,
17339  *          it will write "0" to the following registers of
17340  *          the other vnics.
17341  *          REG_WR(pdev, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
17342  *          REG_WR(pdev, CFC_REG_WEAK_ENABLE_PF,0);
17343  *          REG_WR(pdev, CFC_REG_STRONG_ENABLE_PF,0);
17344  *          And for itself it will write '1' to
17345  *          PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER to enable
17346  *          dmae-operations (writing to pram for example.)
17347  *          note: can be done for only function 6,7 but cleaner this
17348  *            way.
17349  *      b.  Write zero+valid to the entire ILT.
17350  *      c.  Init the first_timers_ilt_entry, last_timers_ilt_entry of
17351  *          VNIC3 (of that port). The range allocated will be the
17352  *          entire ILT. This is needed to prevent  ILT range error.
17353  *  2.  Any PF driver load flow:
17354  *      a.  ILT update with the physical addresses of the allocated
17355  *          logical pages.
17356  *      b.  Wait 20msec. - note that this timeout is needed to make
17357  *          sure there are no requests in one of the PXP internal
17358  *          queues with "old" ILT addresses.
17359  *      c.  PF enable in the PGLC.
17360  *      d.  Clear the was_error of the PF in the PGLC. (could have
17361  *          occurred while driver was down)
17362  *      e.  PF enable in the CFC (WEAK + STRONG)
17363  *      f.  Timers scan enable
17364  *  3.  PF driver unload flow:
17365  *      a.  Clear the Timers scan_en.
17366  *      b.  Polling for scan_on=0 for that PF.
17367  *      c.  Clear the PF enable bit in the PXP.
17368  *      d.  Clear the PF enable in the CFC (WEAK + STRONG)
17369  *      e.  Write zero+valid to all ILT entries (The valid bit must
17370  *          stay set)
17371  *      f.  If this is VNIC 3 of a port then also init
17372  *          first_timers_ilt_entry to zero and last_timers_ilt_entry
17373  *          to the last enrty in the ILT.
17374  *
17375  *      Notes:
17376  *      Currently the PF error in the PGLC is non recoverable.
17377  *      In the future the there will be a recovery routine for this error.
17378  *      Currently attention is masked.
17379  *      Having an MCP lock on the load/unload process does not guarantee that
17380  *      there is no Timer disable during Func6/7 enable. This is because the
17381  *      Timers scan is currently being cleared by the MCP on FLR.
17382  *      Step 2.d can be done only for PF6/7 and the driver can also check if
17383  *      there is error before clearing it. But the flow above is simpler and
17384  *      more general.
17385  *      All ILT entries are written by zero+valid and not just PF6/7
17386  *      ILT entries since in the future the ILT entries allocation for
17387  *      PF-s might be dynamic.
17388  */
17389         struct ilt_client_info ilt_cli;
17390         struct ecore_ilt ilt;
17391
17392         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
17393         memset(&ilt, 0, sizeof(struct ecore_ilt));
17394
17395         /* initialize dummy TM client */
17396         ilt_cli.start      = 0;
17397         ilt_cli.end        = ILT_NUM_PAGE_ENTRIES - 1;
17398         ilt_cli.client_num = ILT_CLIENT_TM;
17399
17400         /*
17401          * Step 1: set zeroes to all ilt page entries with valid bit on
17402          * Step 2: set the timers first/last ilt entry to point
17403          * to the entire range to prevent ILT range error for 3rd/4th
17404          * vnic (this code assumes existence of the vnic)
17405          *
17406          * both steps performed by call to ecore_ilt_client_init_op()
17407          * with dummy TM client
17408          *
17409          * we must use pretend since PXP2_REG_RQ_##blk##_FIRST_ILT
17410          * and his brother are split registers
17411          */
17412
17413         bxe_pretend_func(sc, (SC_PATH(sc) + 6));
17414         ecore_ilt_client_init_op_ilt(sc, &ilt, &ilt_cli, INITOP_CLEAR);
17415         bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17416
17417         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN, BXE_PXP_DRAM_ALIGN);
17418         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_RD, BXE_PXP_DRAM_ALIGN);
17419         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_SEL, 1);
17420     }
17421
17422     REG_WR(sc, PXP2_REG_RQ_DISABLE_INPUTS, 0);
17423     REG_WR(sc, PXP2_REG_RD_DISABLE_INPUTS, 0);
17424
17425     if (!CHIP_IS_E1x(sc)) {
17426         int factor = CHIP_REV_IS_EMUL(sc) ? 1000 :
17427                      (CHIP_REV_IS_FPGA(sc) ? 400 : 0);
17428
17429         ecore_init_block(sc, BLOCK_PGLUE_B, PHASE_COMMON);
17430         ecore_init_block(sc, BLOCK_ATC, PHASE_COMMON);
17431
17432         /* let the HW do it's magic... */
17433         do {
17434             DELAY(200000);
17435             val = REG_RD(sc, ATC_REG_ATC_INIT_DONE);
17436         } while (factor-- && (val != 1));
17437
17438         if (val != 1) {
17439             BLOGE(sc, "ATC_INIT failed\n");
17440             return (-1);
17441         }
17442     }
17443
17444     BLOGD(sc, DBG_LOAD, "after pglue and atc init\n");
17445
17446     ecore_init_block(sc, BLOCK_DMAE, PHASE_COMMON);
17447
17448     bxe_iov_init_dmae(sc);
17449
17450     /* clean the DMAE memory */
17451     sc->dmae_ready = 1;
17452     ecore_init_fill(sc, TSEM_REG_PRAM, 0, 8, 1);
17453
17454     ecore_init_block(sc, BLOCK_TCM, PHASE_COMMON);
17455
17456     ecore_init_block(sc, BLOCK_UCM, PHASE_COMMON);
17457
17458     ecore_init_block(sc, BLOCK_CCM, PHASE_COMMON);
17459
17460     ecore_init_block(sc, BLOCK_XCM, PHASE_COMMON);
17461
17462     bxe_read_dmae(sc, XSEM_REG_PASSIVE_BUFFER, 3);
17463     bxe_read_dmae(sc, CSEM_REG_PASSIVE_BUFFER, 3);
17464     bxe_read_dmae(sc, TSEM_REG_PASSIVE_BUFFER, 3);
17465     bxe_read_dmae(sc, USEM_REG_PASSIVE_BUFFER, 3);
17466
17467     ecore_init_block(sc, BLOCK_QM, PHASE_COMMON);
17468
17469     /* QM queues pointers table */
17470     ecore_qm_init_ptr_table(sc, sc->qm_cid_count, INITOP_SET);
17471
17472     /* soft reset pulse */
17473     REG_WR(sc, QM_REG_SOFT_RESET, 1);
17474     REG_WR(sc, QM_REG_SOFT_RESET, 0);
17475
17476     if (CNIC_SUPPORT(sc))
17477         ecore_init_block(sc, BLOCK_TM, PHASE_COMMON);
17478
17479     ecore_init_block(sc, BLOCK_DORQ, PHASE_COMMON);
17480     REG_WR(sc, DORQ_REG_DPM_CID_OFST, BXE_DB_SHIFT);
17481     if (!CHIP_REV_IS_SLOW(sc)) {
17482         /* enable hw interrupt from doorbell Q */
17483         REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17484     }
17485
17486     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17487
17488     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17489     REG_WR(sc, PRS_REG_A_PRSU_20, 0xf);
17490
17491     if (!CHIP_IS_E1(sc)) {
17492         REG_WR(sc, PRS_REG_E1HOV_MODE, sc->devinfo.mf_info.path_has_ovlan);
17493     }
17494
17495     if (!CHIP_IS_E1x(sc) && !CHIP_IS_E3B0(sc)) {
17496         if (IS_MF_AFEX(sc)) {
17497             /*
17498              * configure that AFEX and VLAN headers must be
17499              * received in AFEX mode
17500              */
17501             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC, 0xE);
17502             REG_WR(sc, PRS_REG_MUST_HAVE_HDRS, 0xA);
17503             REG_WR(sc, PRS_REG_HDRS_AFTER_TAG_0, 0x6);
17504             REG_WR(sc, PRS_REG_TAG_ETHERTYPE_0, 0x8926);
17505             REG_WR(sc, PRS_REG_TAG_LEN_0, 0x4);
17506         } else {
17507             /*
17508              * Bit-map indicating which L2 hdrs may appear
17509              * after the basic Ethernet header
17510              */
17511             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC,
17512                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17513         }
17514     }
17515
17516     ecore_init_block(sc, BLOCK_TSDM, PHASE_COMMON);
17517     ecore_init_block(sc, BLOCK_CSDM, PHASE_COMMON);
17518     ecore_init_block(sc, BLOCK_USDM, PHASE_COMMON);
17519     ecore_init_block(sc, BLOCK_XSDM, PHASE_COMMON);
17520
17521     if (!CHIP_IS_E1x(sc)) {
17522         /* reset VFC memories */
17523         REG_WR(sc, TSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17524                VFC_MEMORIES_RST_REG_CAM_RST |
17525                VFC_MEMORIES_RST_REG_RAM_RST);
17526         REG_WR(sc, XSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17527                VFC_MEMORIES_RST_REG_CAM_RST |
17528                VFC_MEMORIES_RST_REG_RAM_RST);
17529
17530         DELAY(20000);
17531     }
17532
17533     ecore_init_block(sc, BLOCK_TSEM, PHASE_COMMON);
17534     ecore_init_block(sc, BLOCK_USEM, PHASE_COMMON);
17535     ecore_init_block(sc, BLOCK_CSEM, PHASE_COMMON);
17536     ecore_init_block(sc, BLOCK_XSEM, PHASE_COMMON);
17537
17538     /* sync semi rtc */
17539     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
17540            0x80000000);
17541     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET,
17542            0x80000000);
17543
17544     ecore_init_block(sc, BLOCK_UPB, PHASE_COMMON);
17545     ecore_init_block(sc, BLOCK_XPB, PHASE_COMMON);
17546     ecore_init_block(sc, BLOCK_PBF, PHASE_COMMON);
17547
17548     if (!CHIP_IS_E1x(sc)) {
17549         if (IS_MF_AFEX(sc)) {
17550             /*
17551              * configure that AFEX and VLAN headers must be
17552              * sent in AFEX mode
17553              */
17554             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC, 0xE);
17555             REG_WR(sc, PBF_REG_MUST_HAVE_HDRS, 0xA);
17556             REG_WR(sc, PBF_REG_HDRS_AFTER_TAG_0, 0x6);
17557             REG_WR(sc, PBF_REG_TAG_ETHERTYPE_0, 0x8926);
17558             REG_WR(sc, PBF_REG_TAG_LEN_0, 0x4);
17559         } else {
17560             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC,
17561                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17562         }
17563     }
17564
17565     REG_WR(sc, SRC_REG_SOFT_RST, 1);
17566
17567     ecore_init_block(sc, BLOCK_SRC, PHASE_COMMON);
17568
17569     if (CNIC_SUPPORT(sc)) {
17570         REG_WR(sc, SRC_REG_KEYSEARCH_0, 0x63285672);
17571         REG_WR(sc, SRC_REG_KEYSEARCH_1, 0x24b8f2cc);
17572         REG_WR(sc, SRC_REG_KEYSEARCH_2, 0x223aef9b);
17573         REG_WR(sc, SRC_REG_KEYSEARCH_3, 0x26001e3a);
17574         REG_WR(sc, SRC_REG_KEYSEARCH_4, 0x7ae91116);
17575         REG_WR(sc, SRC_REG_KEYSEARCH_5, 0x5ce5230b);
17576         REG_WR(sc, SRC_REG_KEYSEARCH_6, 0x298d8adf);
17577         REG_WR(sc, SRC_REG_KEYSEARCH_7, 0x6eb0ff09);
17578         REG_WR(sc, SRC_REG_KEYSEARCH_8, 0x1830f82f);
17579         REG_WR(sc, SRC_REG_KEYSEARCH_9, 0x01e46be7);
17580     }
17581     REG_WR(sc, SRC_REG_SOFT_RST, 0);
17582
17583     if (sizeof(union cdu_context) != 1024) {
17584         /* we currently assume that a context is 1024 bytes */
17585         BLOGE(sc, "please adjust the size of cdu_context(%ld)\n",
17586               (long)sizeof(union cdu_context));
17587     }
17588
17589     ecore_init_block(sc, BLOCK_CDU, PHASE_COMMON);
17590     val = (4 << 24) + (0 << 12) + 1024;
17591     REG_WR(sc, CDU_REG_CDU_GLOBAL_PARAMS, val);
17592
17593     ecore_init_block(sc, BLOCK_CFC, PHASE_COMMON);
17594
17595     REG_WR(sc, CFC_REG_INIT_REG, 0x7FF);
17596     /* enable context validation interrupt from CFC */
17597     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17598
17599     /* set the thresholds to prevent CFC/CDU race */
17600     REG_WR(sc, CFC_REG_DEBUG0, 0x20020000);
17601     ecore_init_block(sc, BLOCK_HC, PHASE_COMMON);
17602
17603     if (!CHIP_IS_E1x(sc) && BXE_NOMCP(sc)) {
17604         REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x36);
17605     }
17606
17607     ecore_init_block(sc, BLOCK_IGU, PHASE_COMMON);
17608     ecore_init_block(sc, BLOCK_MISC_AEU, PHASE_COMMON);
17609
17610     /* Reset PCIE errors for debug */
17611     REG_WR(sc, 0x2814, 0xffffffff);
17612     REG_WR(sc, 0x3820, 0xffffffff);
17613
17614     if (!CHIP_IS_E1x(sc)) {
17615         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_CONTROL_5,
17616                (PXPCS_TL_CONTROL_5_ERR_UNSPPORT1 |
17617                 PXPCS_TL_CONTROL_5_ERR_UNSPPORT));
17618         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC345_STAT,
17619                (PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT4 |
17620                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT3 |
17621                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT2));
17622         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC678_STAT,
17623                (PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT7 |
17624                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT6 |
17625                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT5));
17626     }
17627
17628     ecore_init_block(sc, BLOCK_NIG, PHASE_COMMON);
17629
17630     if (!CHIP_IS_E1(sc)) {
17631         /* in E3 this done in per-port section */
17632         if (!CHIP_IS_E3(sc))
17633             REG_WR(sc, NIG_REG_LLH_MF_MODE, IS_MF(sc));
17634     }
17635
17636     if (CHIP_IS_E1H(sc)) {
17637         /* not applicable for E2 (and above ...) */
17638         REG_WR(sc, NIG_REG_LLH_E1HOV_MODE, IS_MF_SD(sc));
17639     }
17640
17641     if (CHIP_REV_IS_SLOW(sc)) {
17642         DELAY(200000);
17643     }
17644
17645     /* finish CFC init */
17646     val = reg_poll(sc, CFC_REG_LL_INIT_DONE, 1, 100, 10);
17647     if (val != 1) {
17648         BLOGE(sc, "CFC LL_INIT failed\n");
17649         return (-1);
17650     }
17651     val = reg_poll(sc, CFC_REG_AC_INIT_DONE, 1, 100, 10);
17652     if (val != 1) {
17653         BLOGE(sc, "CFC AC_INIT failed\n");
17654         return (-1);
17655     }
17656     val = reg_poll(sc, CFC_REG_CAM_INIT_DONE, 1, 100, 10);
17657     if (val != 1) {
17658         BLOGE(sc, "CFC CAM_INIT failed\n");
17659         return (-1);
17660     }
17661     REG_WR(sc, CFC_REG_DEBUG0, 0);
17662
17663     if (CHIP_IS_E1(sc)) {
17664         /* read NIG statistic to see if this is our first up since powerup */
17665         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17666         val = *BXE_SP(sc, wb_data[0]);
17667
17668         /* do internal memory self test */
17669         if ((val == 0) && bxe_int_mem_test(sc)) {
17670             BLOGE(sc, "internal mem self test failed\n");
17671             return (-1);
17672         }
17673     }
17674
17675     bxe_setup_fan_failure_detection(sc);
17676
17677     /* clear PXP2 attentions */
17678     REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
17679
17680     bxe_enable_blocks_attention(sc);
17681
17682     if (!CHIP_REV_IS_SLOW(sc)) {
17683         ecore_enable_blocks_parity(sc);
17684     }
17685
17686     if (!BXE_NOMCP(sc)) {
17687         if (CHIP_IS_E1x(sc)) {
17688             bxe_common_init_phy(sc);
17689         }
17690     }
17691
17692     return (0);
17693 }
17694
17695 /**
17696  * bxe_init_hw_common_chip - init HW at the COMMON_CHIP phase.
17697  *
17698  * @sc:     driver handle
17699  */
17700 static int
17701 bxe_init_hw_common_chip(struct bxe_softc *sc)
17702 {
17703     int rc = bxe_init_hw_common(sc);
17704
17705     if (rc) {
17706         return (rc);
17707     }
17708
17709     /* In E2 2-PORT mode, same ext phy is used for the two paths */
17710     if (!BXE_NOMCP(sc)) {
17711         bxe_common_init_phy(sc);
17712     }
17713
17714     return (0);
17715 }
17716
17717 static int
17718 bxe_init_hw_port(struct bxe_softc *sc)
17719 {
17720     int port = SC_PORT(sc);
17721     int init_phase = port ? PHASE_PORT1 : PHASE_PORT0;
17722     uint32_t low, high;
17723     uint32_t val;
17724
17725     BLOGD(sc, DBG_LOAD, "starting port init for port %d\n", port);
17726
17727     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
17728
17729     ecore_init_block(sc, BLOCK_MISC, init_phase);
17730     ecore_init_block(sc, BLOCK_PXP, init_phase);
17731     ecore_init_block(sc, BLOCK_PXP2, init_phase);
17732
17733     /*
17734      * Timers bug workaround: disables the pf_master bit in pglue at
17735      * common phase, we need to enable it here before any dmae access are
17736      * attempted. Therefore we manually added the enable-master to the
17737      * port phase (it also happens in the function phase)
17738      */
17739     if (!CHIP_IS_E1x(sc)) {
17740         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17741     }
17742
17743     ecore_init_block(sc, BLOCK_ATC, init_phase);
17744     ecore_init_block(sc, BLOCK_DMAE, init_phase);
17745     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
17746     ecore_init_block(sc, BLOCK_QM, init_phase);
17747
17748     ecore_init_block(sc, BLOCK_TCM, init_phase);
17749     ecore_init_block(sc, BLOCK_UCM, init_phase);
17750     ecore_init_block(sc, BLOCK_CCM, init_phase);
17751     ecore_init_block(sc, BLOCK_XCM, init_phase);
17752
17753     /* QM cid (connection) count */
17754     ecore_qm_init_cid_count(sc, sc->qm_cid_count, INITOP_SET);
17755
17756     if (CNIC_SUPPORT(sc)) {
17757         ecore_init_block(sc, BLOCK_TM, init_phase);
17758         REG_WR(sc, TM_REG_LIN0_SCAN_TIME + port*4, 20);
17759         REG_WR(sc, TM_REG_LIN0_MAX_ACTIVE_CID + port*4, 31);
17760     }
17761
17762     ecore_init_block(sc, BLOCK_DORQ, init_phase);
17763
17764     ecore_init_block(sc, BLOCK_BRB1, init_phase);
17765
17766     if (CHIP_IS_E1(sc) || CHIP_IS_E1H(sc)) {
17767         if (IS_MF(sc)) {
17768             low = (BXE_ONE_PORT(sc) ? 160 : 246);
17769         } else if (sc->mtu > 4096) {
17770             if (BXE_ONE_PORT(sc)) {
17771                 low = 160;
17772             } else {
17773                 val = sc->mtu;
17774                 /* (24*1024 + val*4)/256 */
17775                 low = (96 + (val / 64) + ((val % 64) ? 1 : 0));
17776             }
17777         } else {
17778             low = (BXE_ONE_PORT(sc) ? 80 : 160);
17779         }
17780         high = (low + 56); /* 14*1024/256 */
17781         REG_WR(sc, BRB1_REG_PAUSE_LOW_THRESHOLD_0 + port*4, low);
17782         REG_WR(sc, BRB1_REG_PAUSE_HIGH_THRESHOLD_0 + port*4, high);
17783     }
17784
17785     if (CHIP_IS_MODE_4_PORT(sc)) {
17786         REG_WR(sc, SC_PORT(sc) ?
17787                BRB1_REG_MAC_GUARANTIED_1 :
17788                BRB1_REG_MAC_GUARANTIED_0, 40);
17789     }
17790
17791     ecore_init_block(sc, BLOCK_PRS, init_phase);
17792     if (CHIP_IS_E3B0(sc)) {
17793         if (IS_MF_AFEX(sc)) {
17794             /* configure headers for AFEX mode */
17795             REG_WR(sc, SC_PORT(sc) ?
17796                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17797                    PRS_REG_HDRS_AFTER_BASIC_PORT_0, 0xE);
17798             REG_WR(sc, SC_PORT(sc) ?
17799                    PRS_REG_HDRS_AFTER_TAG_0_PORT_1 :
17800                    PRS_REG_HDRS_AFTER_TAG_0_PORT_0, 0x6);
17801             REG_WR(sc, SC_PORT(sc) ?
17802                    PRS_REG_MUST_HAVE_HDRS_PORT_1 :
17803                    PRS_REG_MUST_HAVE_HDRS_PORT_0, 0xA);
17804         } else {
17805             /* Ovlan exists only if we are in multi-function +
17806              * switch-dependent mode, in switch-independent there
17807              * is no ovlan headers
17808              */
17809             REG_WR(sc, SC_PORT(sc) ?
17810                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17811                    PRS_REG_HDRS_AFTER_BASIC_PORT_0,
17812                    (sc->devinfo.mf_info.path_has_ovlan ? 7 : 6));
17813         }
17814     }
17815
17816     ecore_init_block(sc, BLOCK_TSDM, init_phase);
17817     ecore_init_block(sc, BLOCK_CSDM, init_phase);
17818     ecore_init_block(sc, BLOCK_USDM, init_phase);
17819     ecore_init_block(sc, BLOCK_XSDM, init_phase);
17820
17821     ecore_init_block(sc, BLOCK_TSEM, init_phase);
17822     ecore_init_block(sc, BLOCK_USEM, init_phase);
17823     ecore_init_block(sc, BLOCK_CSEM, init_phase);
17824     ecore_init_block(sc, BLOCK_XSEM, init_phase);
17825
17826     ecore_init_block(sc, BLOCK_UPB, init_phase);
17827     ecore_init_block(sc, BLOCK_XPB, init_phase);
17828
17829     ecore_init_block(sc, BLOCK_PBF, init_phase);
17830
17831     if (CHIP_IS_E1x(sc)) {
17832         /* configure PBF to work without PAUSE mtu 9000 */
17833         REG_WR(sc, PBF_REG_P0_PAUSE_ENABLE + port*4, 0);
17834
17835         /* update threshold */
17836         REG_WR(sc, PBF_REG_P0_ARB_THRSH + port*4, (9040/16));
17837         /* update init credit */
17838         REG_WR(sc, PBF_REG_P0_INIT_CRD + port*4, (9040/16) + 553 - 22);
17839
17840         /* probe changes */
17841         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 1);
17842         DELAY(50);
17843         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 0);
17844     }
17845
17846     if (CNIC_SUPPORT(sc)) {
17847         ecore_init_block(sc, BLOCK_SRC, init_phase);
17848     }
17849
17850     ecore_init_block(sc, BLOCK_CDU, init_phase);
17851     ecore_init_block(sc, BLOCK_CFC, init_phase);
17852
17853     if (CHIP_IS_E1(sc)) {
17854         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
17855         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
17856     }
17857     ecore_init_block(sc, BLOCK_HC, init_phase);
17858
17859     ecore_init_block(sc, BLOCK_IGU, init_phase);
17860
17861     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
17862     /* init aeu_mask_attn_func_0/1:
17863      *  - SF mode: bits 3-7 are masked. only bits 0-2 are in use
17864      *  - MF mode: bit 3 is masked. bits 0-2 are in use as in SF
17865      *             bits 4-7 are used for "per vn group attention" */
17866     val = IS_MF(sc) ? 0xF7 : 0x7;
17867     /* Enable DCBX attention for all but E1 */
17868     val |= CHIP_IS_E1(sc) ? 0 : 0x10;
17869     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, val);
17870
17871     ecore_init_block(sc, BLOCK_NIG, init_phase);
17872
17873     if (!CHIP_IS_E1x(sc)) {
17874         /* Bit-map indicating which L2 hdrs may appear after the
17875          * basic Ethernet header
17876          */
17877         if (IS_MF_AFEX(sc)) {
17878             REG_WR(sc, SC_PORT(sc) ?
17879                    NIG_REG_P1_HDRS_AFTER_BASIC :
17880                    NIG_REG_P0_HDRS_AFTER_BASIC, 0xE);
17881         } else {
17882             REG_WR(sc, SC_PORT(sc) ?
17883                    NIG_REG_P1_HDRS_AFTER_BASIC :
17884                    NIG_REG_P0_HDRS_AFTER_BASIC,
17885                    IS_MF_SD(sc) ? 7 : 6);
17886         }
17887
17888         if (CHIP_IS_E3(sc)) {
17889             REG_WR(sc, SC_PORT(sc) ?
17890                    NIG_REG_LLH1_MF_MODE :
17891                    NIG_REG_LLH_MF_MODE, IS_MF(sc));
17892         }
17893     }
17894     if (!CHIP_IS_E3(sc)) {
17895         REG_WR(sc, NIG_REG_XGXS_SERDES0_MODE_SEL + port*4, 1);
17896     }
17897
17898     if (!CHIP_IS_E1(sc)) {
17899         /* 0x2 disable mf_ov, 0x1 enable */
17900         REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK_MF + port*4,
17901                (IS_MF_SD(sc) ? 0x1 : 0x2));
17902
17903         if (!CHIP_IS_E1x(sc)) {
17904             val = 0;
17905             switch (sc->devinfo.mf_info.mf_mode) {
17906             case MULTI_FUNCTION_SD:
17907                 val = 1;
17908                 break;
17909             case MULTI_FUNCTION_SI:
17910             case MULTI_FUNCTION_AFEX:
17911                 val = 2;
17912                 break;
17913             }
17914
17915             REG_WR(sc, (SC_PORT(sc) ? NIG_REG_LLH1_CLS_TYPE :
17916                         NIG_REG_LLH0_CLS_TYPE), val);
17917         }
17918         REG_WR(sc, NIG_REG_LLFC_ENABLE_0 + port*4, 0);
17919         REG_WR(sc, NIG_REG_LLFC_OUT_EN_0 + port*4, 0);
17920         REG_WR(sc, NIG_REG_PAUSE_ENABLE_0 + port*4, 1);
17921     }
17922
17923     /* If SPIO5 is set to generate interrupts, enable it for this port */
17924     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17925     if (val & MISC_SPIO_SPIO5) {
17926         uint32_t reg_addr = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
17927                                     MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
17928         val = REG_RD(sc, reg_addr);
17929         val |= AEU_INPUTS_ATTN_BITS_SPIO5;
17930         REG_WR(sc, reg_addr, val);
17931     }
17932
17933     return (0);
17934 }
17935
17936 static uint32_t
17937 bxe_flr_clnup_reg_poll(struct bxe_softc *sc,
17938                        uint32_t         reg,
17939                        uint32_t         expected,
17940                        uint32_t         poll_count)
17941 {
17942     uint32_t cur_cnt = poll_count;
17943     uint32_t val;
17944
17945     while ((val = REG_RD(sc, reg)) != expected && cur_cnt--) {
17946         DELAY(FLR_WAIT_INTERVAL);
17947     }
17948
17949     return (val);
17950 }
17951
17952 static int
17953 bxe_flr_clnup_poll_hw_counter(struct bxe_softc *sc,
17954                               uint32_t         reg,
17955                               char             *msg,
17956                               uint32_t         poll_cnt)
17957 {
17958     uint32_t val = bxe_flr_clnup_reg_poll(sc, reg, 0, poll_cnt);
17959
17960     if (val != 0) {
17961         BLOGE(sc, "%s usage count=%d\n", msg, val);
17962         return (1);
17963     }
17964
17965     return (0);
17966 }
17967
17968 /* Common routines with VF FLR cleanup */
17969 static uint32_t
17970 bxe_flr_clnup_poll_count(struct bxe_softc *sc)
17971 {
17972     /* adjust polling timeout */
17973     if (CHIP_REV_IS_EMUL(sc)) {
17974         return (FLR_POLL_CNT * 2000);
17975     }
17976
17977     if (CHIP_REV_IS_FPGA(sc)) {
17978         return (FLR_POLL_CNT * 120);
17979     }
17980
17981     return (FLR_POLL_CNT);
17982 }
17983
17984 static int
17985 bxe_poll_hw_usage_counters(struct bxe_softc *sc,
17986                            uint32_t         poll_cnt)
17987 {
17988     /* wait for CFC PF usage-counter to zero (includes all the VFs) */
17989     if (bxe_flr_clnup_poll_hw_counter(sc,
17990                                       CFC_REG_NUM_LCIDS_INSIDE_PF,
17991                                       "CFC PF usage counter timed out",
17992                                       poll_cnt)) {
17993         return (1);
17994     }
17995
17996     /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
17997     if (bxe_flr_clnup_poll_hw_counter(sc,
17998                                       DORQ_REG_PF_USAGE_CNT,
17999                                       "DQ PF usage counter timed out",
18000                                       poll_cnt)) {
18001         return (1);
18002     }
18003
18004     /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
18005     if (bxe_flr_clnup_poll_hw_counter(sc,
18006                                       QM_REG_PF_USG_CNT_0 + 4*SC_FUNC(sc),
18007                                       "QM PF usage counter timed out",
18008                                       poll_cnt)) {
18009         return (1);
18010     }
18011
18012     /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
18013     if (bxe_flr_clnup_poll_hw_counter(sc,
18014                                       TM_REG_LIN0_VNIC_UC + 4*SC_PORT(sc),
18015                                       "Timers VNIC usage counter timed out",
18016                                       poll_cnt)) {
18017         return (1);
18018     }
18019
18020     if (bxe_flr_clnup_poll_hw_counter(sc,
18021                                       TM_REG_LIN0_NUM_SCANS + 4*SC_PORT(sc),
18022                                       "Timers NUM_SCANS usage counter timed out",
18023                                       poll_cnt)) {
18024         return (1);
18025     }
18026
18027     /* Wait DMAE PF usage counter to zero */
18028     if (bxe_flr_clnup_poll_hw_counter(sc,
18029                                       dmae_reg_go_c[INIT_DMAE_C(sc)],
18030                                       "DMAE dommand register timed out",
18031                                       poll_cnt)) {
18032         return (1);
18033     }
18034
18035     return (0);
18036 }
18037
18038 #define OP_GEN_PARAM(param)                                            \
18039     (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
18040 #define OP_GEN_TYPE(type)                                           \
18041     (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
18042 #define OP_GEN_AGG_VECT(index)                                             \
18043     (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
18044
18045 static int
18046 bxe_send_final_clnup(struct bxe_softc *sc,
18047                      uint8_t          clnup_func,
18048                      uint32_t         poll_cnt)
18049 {
18050     uint32_t op_gen_command = 0;
18051     uint32_t comp_addr = (BAR_CSTRORM_INTMEM +
18052                           CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func));
18053     int ret = 0;
18054
18055     if (REG_RD(sc, comp_addr)) {
18056         BLOGE(sc, "Cleanup complete was not 0 before sending\n");
18057         return (1);
18058     }
18059
18060     op_gen_command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
18061     op_gen_command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
18062     op_gen_command |= OP_GEN_AGG_VECT(clnup_func);
18063     op_gen_command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
18064
18065     BLOGD(sc, DBG_LOAD, "sending FW Final cleanup\n");
18066     REG_WR(sc, XSDM_REG_OPERATION_GEN, op_gen_command);
18067
18068     if (bxe_flr_clnup_reg_poll(sc, comp_addr, 1, poll_cnt) != 1) {
18069         BLOGE(sc, "FW final cleanup did not succeed\n");
18070         BLOGD(sc, DBG_LOAD, "At timeout completion address contained %x\n",
18071               (REG_RD(sc, comp_addr)));
18072         bxe_panic(sc, ("FLR cleanup failed\n"));
18073         return (1);
18074     }
18075
18076     /* Zero completion for nxt FLR */
18077     REG_WR(sc, comp_addr, 0);
18078
18079     return (ret);
18080 }
18081
18082 static void
18083 bxe_pbf_pN_buf_flushed(struct bxe_softc       *sc,
18084                        struct pbf_pN_buf_regs *regs,
18085                        uint32_t               poll_count)
18086 {
18087     uint32_t init_crd, crd, crd_start, crd_freed, crd_freed_start;
18088     uint32_t cur_cnt = poll_count;
18089
18090     crd_freed = crd_freed_start = REG_RD(sc, regs->crd_freed);
18091     crd = crd_start = REG_RD(sc, regs->crd);
18092     init_crd = REG_RD(sc, regs->init_crd);
18093
18094     BLOGD(sc, DBG_LOAD, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
18095     BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
18096     BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
18097
18098     while ((crd != init_crd) &&
18099            ((uint32_t)((int32_t)crd_freed - (int32_t)crd_freed_start) <
18100             (init_crd - crd_start))) {
18101         if (cur_cnt--) {
18102             DELAY(FLR_WAIT_INTERVAL);
18103             crd = REG_RD(sc, regs->crd);
18104             crd_freed = REG_RD(sc, regs->crd_freed);
18105         } else {
18106             BLOGD(sc, DBG_LOAD, "PBF tx buffer[%d] timed out\n", regs->pN);
18107             BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : c:%x\n", regs->pN, crd);
18108             BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: c:%x\n", regs->pN, crd_freed);
18109             break;
18110         }
18111     }
18112
18113     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF tx buffer[%d]\n",
18114           poll_count-cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18115 }
18116
18117 static void
18118 bxe_pbf_pN_cmd_flushed(struct bxe_softc       *sc,
18119                        struct pbf_pN_cmd_regs *regs,
18120                        uint32_t               poll_count)
18121 {
18122     uint32_t occup, to_free, freed, freed_start;
18123     uint32_t cur_cnt = poll_count;
18124
18125     occup = to_free = REG_RD(sc, regs->lines_occup);
18126     freed = freed_start = REG_RD(sc, regs->lines_freed);
18127
18128     BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18129     BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18130
18131     while (occup &&
18132            ((uint32_t)((int32_t)freed - (int32_t)freed_start) < to_free)) {
18133         if (cur_cnt--) {
18134             DELAY(FLR_WAIT_INTERVAL);
18135             occup = REG_RD(sc, regs->lines_occup);
18136             freed = REG_RD(sc, regs->lines_freed);
18137         } else {
18138             BLOGD(sc, DBG_LOAD, "PBF cmd queue[%d] timed out\n", regs->pN);
18139             BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18140             BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18141             break;
18142         }
18143     }
18144
18145     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF cmd queue[%d]\n",
18146           poll_count - cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18147 }
18148
18149 static void
18150 bxe_tx_hw_flushed(struct bxe_softc *sc, uint32_t poll_count)
18151 {
18152     struct pbf_pN_cmd_regs cmd_regs[] = {
18153         {0, (CHIP_IS_E3B0(sc)) ?
18154             PBF_REG_TQ_OCCUPANCY_Q0 :
18155             PBF_REG_P0_TQ_OCCUPANCY,
18156             (CHIP_IS_E3B0(sc)) ?
18157             PBF_REG_TQ_LINES_FREED_CNT_Q0 :
18158             PBF_REG_P0_TQ_LINES_FREED_CNT},
18159         {1, (CHIP_IS_E3B0(sc)) ?
18160             PBF_REG_TQ_OCCUPANCY_Q1 :
18161             PBF_REG_P1_TQ_OCCUPANCY,
18162             (CHIP_IS_E3B0(sc)) ?
18163             PBF_REG_TQ_LINES_FREED_CNT_Q1 :
18164             PBF_REG_P1_TQ_LINES_FREED_CNT},
18165         {4, (CHIP_IS_E3B0(sc)) ?
18166             PBF_REG_TQ_OCCUPANCY_LB_Q :
18167             PBF_REG_P4_TQ_OCCUPANCY,
18168             (CHIP_IS_E3B0(sc)) ?
18169             PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
18170             PBF_REG_P4_TQ_LINES_FREED_CNT}
18171     };
18172
18173     struct pbf_pN_buf_regs buf_regs[] = {
18174         {0, (CHIP_IS_E3B0(sc)) ?
18175             PBF_REG_INIT_CRD_Q0 :
18176             PBF_REG_P0_INIT_CRD ,
18177             (CHIP_IS_E3B0(sc)) ?
18178             PBF_REG_CREDIT_Q0 :
18179             PBF_REG_P0_CREDIT,
18180             (CHIP_IS_E3B0(sc)) ?
18181             PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
18182             PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
18183         {1, (CHIP_IS_E3B0(sc)) ?
18184             PBF_REG_INIT_CRD_Q1 :
18185             PBF_REG_P1_INIT_CRD,
18186             (CHIP_IS_E3B0(sc)) ?
18187             PBF_REG_CREDIT_Q1 :
18188             PBF_REG_P1_CREDIT,
18189             (CHIP_IS_E3B0(sc)) ?
18190             PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
18191             PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
18192         {4, (CHIP_IS_E3B0(sc)) ?
18193             PBF_REG_INIT_CRD_LB_Q :
18194             PBF_REG_P4_INIT_CRD,
18195             (CHIP_IS_E3B0(sc)) ?
18196             PBF_REG_CREDIT_LB_Q :
18197             PBF_REG_P4_CREDIT,
18198             (CHIP_IS_E3B0(sc)) ?
18199             PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
18200             PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
18201     };
18202
18203     int i;
18204
18205     /* Verify the command queues are flushed P0, P1, P4 */
18206     for (i = 0; i < ARRAY_SIZE(cmd_regs); i++) {
18207         bxe_pbf_pN_cmd_flushed(sc, &cmd_regs[i], poll_count);
18208     }
18209
18210     /* Verify the transmission buffers are flushed P0, P1, P4 */
18211     for (i = 0; i < ARRAY_SIZE(buf_regs); i++) {
18212         bxe_pbf_pN_buf_flushed(sc, &buf_regs[i], poll_count);
18213     }
18214 }
18215
18216 static void
18217 bxe_hw_enable_status(struct bxe_softc *sc)
18218 {
18219     uint32_t val;
18220
18221     val = REG_RD(sc, CFC_REG_WEAK_ENABLE_PF);
18222     BLOGD(sc, DBG_LOAD, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
18223
18224     val = REG_RD(sc, PBF_REG_DISABLE_PF);
18225     BLOGD(sc, DBG_LOAD, "PBF_REG_DISABLE_PF is 0x%x\n", val);
18226
18227     val = REG_RD(sc, IGU_REG_PCI_PF_MSI_EN);
18228     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
18229
18230     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_EN);
18231     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
18232
18233     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
18234     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
18235
18236     val = REG_RD(sc, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
18237     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
18238
18239     val = REG_RD(sc, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
18240     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
18241
18242     val = REG_RD(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
18243     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n", val);
18244 }
18245
18246 static int
18247 bxe_pf_flr_clnup(struct bxe_softc *sc)
18248 {
18249     uint32_t poll_cnt = bxe_flr_clnup_poll_count(sc);
18250
18251     BLOGD(sc, DBG_LOAD, "Cleanup after FLR PF[%d]\n", SC_ABS_FUNC(sc));
18252
18253     /* Re-enable PF target read access */
18254     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
18255
18256     /* Poll HW usage counters */
18257     BLOGD(sc, DBG_LOAD, "Polling usage counters\n");
18258     if (bxe_poll_hw_usage_counters(sc, poll_cnt)) {
18259         return (-1);
18260     }
18261
18262     /* Zero the igu 'trailing edge' and 'leading edge' */
18263
18264     /* Send the FW cleanup command */
18265     if (bxe_send_final_clnup(sc, (uint8_t)SC_FUNC(sc), poll_cnt)) {
18266         return (-1);
18267     }
18268
18269     /* ATC cleanup */
18270
18271     /* Verify TX hw is flushed */
18272     bxe_tx_hw_flushed(sc, poll_cnt);
18273
18274     /* Wait 100ms (not adjusted according to platform) */
18275     DELAY(100000);
18276
18277     /* Verify no pending pci transactions */
18278     if (bxe_is_pcie_pending(sc)) {
18279         BLOGE(sc, "PCIE Transactions still pending\n");
18280     }
18281
18282     /* Debug */
18283     bxe_hw_enable_status(sc);
18284
18285     /*
18286      * Master enable - Due to WB DMAE writes performed before this
18287      * register is re-initialized as part of the regular function init
18288      */
18289     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18290
18291     return (0);
18292 }
18293
18294 #if 0
18295 static void
18296 bxe_init_searcher(struct bxe_softc *sc)
18297 {
18298     int port = SC_PORT(sc);
18299     ecore_src_init_t2(sc, sc->t2, sc->t2_mapping, SRC_CONN_NUM);
18300     /* T1 hash bits value determines the T1 number of entries */
18301     REG_WR(sc, SRC_REG_NUMBER_HASH_BITS0 + port*4, SRC_HASH_BITS);
18302 }
18303 #endif
18304
18305 static int
18306 bxe_init_hw_func(struct bxe_softc *sc)
18307 {
18308     int port = SC_PORT(sc);
18309     int func = SC_FUNC(sc);
18310     int init_phase = PHASE_PF0 + func;
18311     struct ecore_ilt *ilt = sc->ilt;
18312     uint16_t cdu_ilt_start;
18313     uint32_t addr, val;
18314     uint32_t main_mem_base, main_mem_size, main_mem_prty_clr;
18315     int i, main_mem_width, rc;
18316
18317     BLOGD(sc, DBG_LOAD, "starting func init for func %d\n", func);
18318
18319     /* FLR cleanup */
18320     if (!CHIP_IS_E1x(sc)) {
18321         rc = bxe_pf_flr_clnup(sc);
18322         if (rc) {
18323             BLOGE(sc, "FLR cleanup failed!\n");
18324             // XXX bxe_fw_dump(sc);
18325             // XXX bxe_idle_chk(sc);
18326             return (rc);
18327         }
18328     }
18329
18330     /* set MSI reconfigure capability */
18331     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18332         addr = (port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0);
18333         val = REG_RD(sc, addr);
18334         val |= HC_CONFIG_0_REG_MSI_ATTN_EN_0;
18335         REG_WR(sc, addr, val);
18336     }
18337
18338     ecore_init_block(sc, BLOCK_PXP, init_phase);
18339     ecore_init_block(sc, BLOCK_PXP2, init_phase);
18340
18341     ilt = sc->ilt;
18342     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18343
18344 #if 0
18345     if (IS_SRIOV(sc)) {
18346         cdu_ilt_start += BXE_FIRST_VF_CID/ILT_PAGE_CIDS;
18347     }
18348     cdu_ilt_start = bxe_iov_init_ilt(sc, cdu_ilt_start);
18349
18350 #if (BXE_FIRST_VF_CID > 0)
18351     /*
18352      * If BXE_FIRST_VF_CID > 0 then the PF L2 cids precedes
18353      * those of the VFs, so start line should be reset
18354      */
18355     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18356 #endif
18357 #endif
18358
18359     for (i = 0; i < L2_ILT_LINES(sc); i++) {
18360         ilt->lines[cdu_ilt_start + i].page = sc->context[i].vcxt;
18361         ilt->lines[cdu_ilt_start + i].page_mapping =
18362             sc->context[i].vcxt_dma.paddr;
18363         ilt->lines[cdu_ilt_start + i].size = sc->context[i].size;
18364     }
18365     ecore_ilt_init_op(sc, INITOP_SET);
18366
18367 #if 0
18368     if (!CONFIGURE_NIC_MODE(sc)) {
18369         bxe_init_searcher(sc);
18370         REG_WR(sc, PRS_REG_NIC_MODE, 0);
18371         BLOGD(sc, DBG_LOAD, "NIC MODE disabled\n");
18372     } else
18373 #endif
18374     {
18375         /* Set NIC mode */
18376         REG_WR(sc, PRS_REG_NIC_MODE, 1);
18377         BLOGD(sc, DBG_LOAD, "NIC MODE configured\n");
18378     }
18379
18380     if (!CHIP_IS_E1x(sc)) {
18381         uint32_t pf_conf = IGU_PF_CONF_FUNC_EN;
18382
18383         /* Turn on a single ISR mode in IGU if driver is going to use
18384          * INT#x or MSI
18385          */
18386         if (sc->interrupt_mode != INTR_MODE_MSIX) {
18387             pf_conf |= IGU_PF_CONF_SINGLE_ISR_EN;
18388         }
18389
18390         /*
18391          * Timers workaround bug: function init part.
18392          * Need to wait 20msec after initializing ILT,
18393          * needed to make sure there are no requests in
18394          * one of the PXP internal queues with "old" ILT addresses
18395          */
18396         DELAY(20000);
18397
18398         /*
18399          * Master enable - Due to WB DMAE writes performed before this
18400          * register is re-initialized as part of the regular function
18401          * init
18402          */
18403         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18404         /* Enable the function in IGU */
18405         REG_WR(sc, IGU_REG_PF_CONFIGURATION, pf_conf);
18406     }
18407
18408     sc->dmae_ready = 1;
18409
18410     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
18411
18412     if (!CHIP_IS_E1x(sc))
18413         REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, func);
18414
18415     ecore_init_block(sc, BLOCK_ATC, init_phase);
18416     ecore_init_block(sc, BLOCK_DMAE, init_phase);
18417     ecore_init_block(sc, BLOCK_NIG, init_phase);
18418     ecore_init_block(sc, BLOCK_SRC, init_phase);
18419     ecore_init_block(sc, BLOCK_MISC, init_phase);
18420     ecore_init_block(sc, BLOCK_TCM, init_phase);
18421     ecore_init_block(sc, BLOCK_UCM, init_phase);
18422     ecore_init_block(sc, BLOCK_CCM, init_phase);
18423     ecore_init_block(sc, BLOCK_XCM, init_phase);
18424     ecore_init_block(sc, BLOCK_TSEM, init_phase);
18425     ecore_init_block(sc, BLOCK_USEM, init_phase);
18426     ecore_init_block(sc, BLOCK_CSEM, init_phase);
18427     ecore_init_block(sc, BLOCK_XSEM, init_phase);
18428
18429     if (!CHIP_IS_E1x(sc))
18430         REG_WR(sc, QM_REG_PF_EN, 1);
18431
18432     if (!CHIP_IS_E1x(sc)) {
18433         REG_WR(sc, TSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18434         REG_WR(sc, USEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18435         REG_WR(sc, CSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18436         REG_WR(sc, XSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18437     }
18438     ecore_init_block(sc, BLOCK_QM, init_phase);
18439
18440     ecore_init_block(sc, BLOCK_TM, init_phase);
18441     ecore_init_block(sc, BLOCK_DORQ, init_phase);
18442
18443     bxe_iov_init_dq(sc);
18444
18445     ecore_init_block(sc, BLOCK_BRB1, init_phase);
18446     ecore_init_block(sc, BLOCK_PRS, init_phase);
18447     ecore_init_block(sc, BLOCK_TSDM, init_phase);
18448     ecore_init_block(sc, BLOCK_CSDM, init_phase);
18449     ecore_init_block(sc, BLOCK_USDM, init_phase);
18450     ecore_init_block(sc, BLOCK_XSDM, init_phase);
18451     ecore_init_block(sc, BLOCK_UPB, init_phase);
18452     ecore_init_block(sc, BLOCK_XPB, init_phase);
18453     ecore_init_block(sc, BLOCK_PBF, init_phase);
18454     if (!CHIP_IS_E1x(sc))
18455         REG_WR(sc, PBF_REG_DISABLE_PF, 0);
18456
18457     ecore_init_block(sc, BLOCK_CDU, init_phase);
18458
18459     ecore_init_block(sc, BLOCK_CFC, init_phase);
18460
18461     if (!CHIP_IS_E1x(sc))
18462         REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 1);
18463
18464     if (IS_MF(sc)) {
18465         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
18466         REG_WR(sc, NIG_REG_LLH0_FUNC_VLAN_ID + port*8, OVLAN(sc));
18467     }
18468
18469     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
18470
18471     /* HC init per function */
18472     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18473         if (CHIP_IS_E1H(sc)) {
18474             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18475
18476             REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18477             REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18478         }
18479         ecore_init_block(sc, BLOCK_HC, init_phase);
18480
18481     } else {
18482         int num_segs, sb_idx, prod_offset;
18483
18484         REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18485
18486         if (!CHIP_IS_E1x(sc)) {
18487             REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18488             REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18489         }
18490
18491         ecore_init_block(sc, BLOCK_IGU, init_phase);
18492
18493         if (!CHIP_IS_E1x(sc)) {
18494             int dsb_idx = 0;
18495             /**
18496              * Producer memory:
18497              * E2 mode: address 0-135 match to the mapping memory;
18498              * 136 - PF0 default prod; 137 - PF1 default prod;
18499              * 138 - PF2 default prod; 139 - PF3 default prod;
18500              * 140 - PF0 attn prod;    141 - PF1 attn prod;
18501              * 142 - PF2 attn prod;    143 - PF3 attn prod;
18502              * 144-147 reserved.
18503              *
18504              * E1.5 mode - In backward compatible mode;
18505              * for non default SB; each even line in the memory
18506              * holds the U producer and each odd line hold
18507              * the C producer. The first 128 producers are for
18508              * NDSB (PF0 - 0-31; PF1 - 32-63 and so on). The last 20
18509              * producers are for the DSB for each PF.
18510              * Each PF has five segments: (the order inside each
18511              * segment is PF0; PF1; PF2; PF3) - 128-131 U prods;
18512              * 132-135 C prods; 136-139 X prods; 140-143 T prods;
18513              * 144-147 attn prods;
18514              */
18515             /* non-default-status-blocks */
18516             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18517                 IGU_BC_NDSB_NUM_SEGS : IGU_NORM_NDSB_NUM_SEGS;
18518             for (sb_idx = 0; sb_idx < sc->igu_sb_cnt; sb_idx++) {
18519                 prod_offset = (sc->igu_base_sb + sb_idx) *
18520                     num_segs;
18521
18522                 for (i = 0; i < num_segs; i++) {
18523                     addr = IGU_REG_PROD_CONS_MEMORY +
18524                             (prod_offset + i) * 4;
18525                     REG_WR(sc, addr, 0);
18526                 }
18527                 /* send consumer update with value 0 */
18528                 bxe_ack_sb(sc, sc->igu_base_sb + sb_idx,
18529                            USTORM_ID, 0, IGU_INT_NOP, 1);
18530                 bxe_igu_clear_sb(sc, sc->igu_base_sb + sb_idx);
18531             }
18532
18533             /* default-status-blocks */
18534             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18535                 IGU_BC_DSB_NUM_SEGS : IGU_NORM_DSB_NUM_SEGS;
18536
18537             if (CHIP_IS_MODE_4_PORT(sc))
18538                 dsb_idx = SC_FUNC(sc);
18539             else
18540                 dsb_idx = SC_VN(sc);
18541
18542             prod_offset = (CHIP_INT_MODE_IS_BC(sc) ?
18543                        IGU_BC_BASE_DSB_PROD + dsb_idx :
18544                        IGU_NORM_BASE_DSB_PROD + dsb_idx);
18545
18546             /*
18547              * igu prods come in chunks of E1HVN_MAX (4) -
18548              * does not matters what is the current chip mode
18549              */
18550             for (i = 0; i < (num_segs * E1HVN_MAX);
18551                  i += E1HVN_MAX) {
18552                 addr = IGU_REG_PROD_CONS_MEMORY +
18553                             (prod_offset + i)*4;
18554                 REG_WR(sc, addr, 0);
18555             }
18556             /* send consumer update with 0 */
18557             if (CHIP_INT_MODE_IS_BC(sc)) {
18558                 bxe_ack_sb(sc, sc->igu_dsb_id,
18559                            USTORM_ID, 0, IGU_INT_NOP, 1);
18560                 bxe_ack_sb(sc, sc->igu_dsb_id,
18561                            CSTORM_ID, 0, IGU_INT_NOP, 1);
18562                 bxe_ack_sb(sc, sc->igu_dsb_id,
18563                            XSTORM_ID, 0, IGU_INT_NOP, 1);
18564                 bxe_ack_sb(sc, sc->igu_dsb_id,
18565                            TSTORM_ID, 0, IGU_INT_NOP, 1);
18566                 bxe_ack_sb(sc, sc->igu_dsb_id,
18567                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18568             } else {
18569                 bxe_ack_sb(sc, sc->igu_dsb_id,
18570                            USTORM_ID, 0, IGU_INT_NOP, 1);
18571                 bxe_ack_sb(sc, sc->igu_dsb_id,
18572                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18573             }
18574             bxe_igu_clear_sb(sc, sc->igu_dsb_id);
18575
18576             /* !!! these should become driver const once
18577                rf-tool supports split-68 const */
18578             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_LSB, 0);
18579             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_MSB, 0);
18580             REG_WR(sc, IGU_REG_SB_MASK_LSB, 0);
18581             REG_WR(sc, IGU_REG_SB_MASK_MSB, 0);
18582             REG_WR(sc, IGU_REG_PBA_STATUS_LSB, 0);
18583             REG_WR(sc, IGU_REG_PBA_STATUS_MSB, 0);
18584         }
18585     }
18586
18587     /* Reset PCIE errors for debug */
18588     REG_WR(sc, 0x2114, 0xffffffff);
18589     REG_WR(sc, 0x2120, 0xffffffff);
18590
18591     if (CHIP_IS_E1x(sc)) {
18592         main_mem_size = HC_REG_MAIN_MEMORY_SIZE / 2; /*dwords*/
18593         main_mem_base = HC_REG_MAIN_MEMORY +
18594                 SC_PORT(sc) * (main_mem_size * 4);
18595         main_mem_prty_clr = HC_REG_HC_PRTY_STS_CLR;
18596         main_mem_width = 8;
18597
18598         val = REG_RD(sc, main_mem_prty_clr);
18599         if (val) {
18600             BLOGD(sc, DBG_LOAD,
18601                   "Parity errors in HC block during function init (0x%x)!\n",
18602                   val);
18603         }
18604
18605         /* Clear "false" parity errors in MSI-X table */
18606         for (i = main_mem_base;
18607              i < main_mem_base + main_mem_size * 4;
18608              i += main_mem_width) {
18609             bxe_read_dmae(sc, i, main_mem_width / 4);
18610             bxe_write_dmae(sc, BXE_SP_MAPPING(sc, wb_data),
18611                            i, main_mem_width / 4);
18612         }
18613         /* Clear HC parity attention */
18614         REG_RD(sc, main_mem_prty_clr);
18615     }
18616
18617 #if 1
18618     /* Enable STORMs SP logging */
18619     REG_WR8(sc, BAR_USTRORM_INTMEM +
18620            USTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18621     REG_WR8(sc, BAR_TSTRORM_INTMEM +
18622            TSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18623     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18624            CSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18625     REG_WR8(sc, BAR_XSTRORM_INTMEM +
18626            XSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18627 #endif
18628
18629     elink_phy_probe(&sc->link_params);
18630
18631     return (0);
18632 }
18633
18634 static void
18635 bxe_link_reset(struct bxe_softc *sc)
18636 {
18637     if (!BXE_NOMCP(sc)) {
18638         BXE_PHY_LOCK(sc);
18639         elink_lfa_reset(&sc->link_params, &sc->link_vars);
18640         BXE_PHY_UNLOCK(sc);
18641     } else {
18642         if (!CHIP_REV_IS_SLOW(sc)) {
18643             BLOGW(sc, "Bootcode is missing - cannot reset link\n");
18644         }
18645     }
18646 }
18647
18648 static void
18649 bxe_reset_port(struct bxe_softc *sc)
18650 {
18651     int port = SC_PORT(sc);
18652     uint32_t val;
18653
18654     /* reset physical Link */
18655     bxe_link_reset(sc);
18656
18657     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
18658
18659     /* Do not rcv packets to BRB */
18660     REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK + port*4, 0x0);
18661     /* Do not direct rcv packets that are not for MCP to the BRB */
18662     REG_WR(sc, (port ? NIG_REG_LLH1_BRB1_NOT_MCP :
18663                NIG_REG_LLH0_BRB1_NOT_MCP), 0x0);
18664
18665     /* Configure AEU */
18666     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, 0);
18667
18668     DELAY(100000);
18669
18670     /* Check for BRB port occupancy */
18671     val = REG_RD(sc, BRB1_REG_PORT_NUM_OCC_BLOCKS_0 + port*4);
18672     if (val) {
18673         BLOGD(sc, DBG_LOAD,
18674               "BRB1 is not empty, %d blocks are occupied\n", val);
18675     }
18676
18677     /* TODO: Close Doorbell port? */
18678 }
18679
18680 static void
18681 bxe_ilt_wr(struct bxe_softc *sc,
18682            uint32_t         index,
18683            bus_addr_t       addr)
18684 {
18685     int reg;
18686     uint32_t wb_write[2];
18687
18688     if (CHIP_IS_E1(sc)) {
18689         reg = PXP2_REG_RQ_ONCHIP_AT + index*8;
18690     } else {
18691         reg = PXP2_REG_RQ_ONCHIP_AT_B0 + index*8;
18692     }
18693
18694     wb_write[0] = ONCHIP_ADDR1(addr);
18695     wb_write[1] = ONCHIP_ADDR2(addr);
18696     REG_WR_DMAE(sc, reg, wb_write, 2);
18697 }
18698
18699 static void
18700 bxe_clear_func_ilt(struct bxe_softc *sc,
18701                    uint32_t         func)
18702 {
18703     uint32_t i, base = FUNC_ILT_BASE(func);
18704     for (i = base; i < base + ILT_PER_FUNC; i++) {
18705         bxe_ilt_wr(sc, i, 0);
18706     }
18707 }
18708
18709 static void
18710 bxe_reset_func(struct bxe_softc *sc)
18711 {
18712     struct bxe_fastpath *fp;
18713     int port = SC_PORT(sc);
18714     int func = SC_FUNC(sc);
18715     int i;
18716
18717     /* Disable the function in the FW */
18718     REG_WR8(sc, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(func), 0);
18719     REG_WR8(sc, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(func), 0);
18720     REG_WR8(sc, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(func), 0);
18721     REG_WR8(sc, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(func), 0);
18722
18723     /* FP SBs */
18724     FOR_EACH_ETH_QUEUE(sc, i) {
18725         fp = &sc->fp[i];
18726         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18727                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET(fp->fw_sb_id),
18728                 SB_DISABLED);
18729     }
18730
18731 #if 0
18732     if (CNIC_LOADED(sc)) {
18733         /* CNIC SB */
18734         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18735                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET
18736                 (bxe_cnic_fw_sb_id(sc)), SB_DISABLED);
18737     }
18738 #endif
18739
18740     /* SP SB */
18741     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18742             CSTORM_SP_STATUS_BLOCK_DATA_STATE_OFFSET(func),
18743             SB_DISABLED);
18744
18745     for (i = 0; i < XSTORM_SPQ_DATA_SIZE / 4; i++) {
18746         REG_WR(sc, BAR_XSTRORM_INTMEM + XSTORM_SPQ_DATA_OFFSET(func), 0);
18747     }
18748
18749     /* Configure IGU */
18750     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18751         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18752         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18753     } else {
18754         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18755         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18756     }
18757
18758     if (CNIC_LOADED(sc)) {
18759         /* Disable Timer scan */
18760         REG_WR(sc, TM_REG_EN_LINEAR0_TIMER + port*4, 0);
18761         /*
18762          * Wait for at least 10ms and up to 2 second for the timers
18763          * scan to complete
18764          */
18765         for (i = 0; i < 200; i++) {
18766             DELAY(10000);
18767             if (!REG_RD(sc, TM_REG_LIN0_SCAN_ON + port*4))
18768                 break;
18769         }
18770     }
18771
18772     /* Clear ILT */
18773     bxe_clear_func_ilt(sc, func);
18774
18775     /*
18776      * Timers workaround bug for E2: if this is vnic-3,
18777      * we need to set the entire ilt range for this timers.
18778      */
18779     if (!CHIP_IS_E1x(sc) && SC_VN(sc) == 3) {
18780         struct ilt_client_info ilt_cli;
18781         /* use dummy TM client */
18782         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
18783         ilt_cli.start = 0;
18784         ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
18785         ilt_cli.client_num = ILT_CLIENT_TM;
18786
18787         ecore_ilt_boundry_init_op(sc, &ilt_cli, 0, INITOP_CLEAR);
18788     }
18789
18790     /* this assumes that reset_port() called before reset_func()*/
18791     if (!CHIP_IS_E1x(sc)) {
18792         bxe_pf_disable(sc);
18793     }
18794
18795     sc->dmae_ready = 0;
18796 }
18797
18798 static int
18799 bxe_gunzip_init(struct bxe_softc *sc)
18800 {
18801     return (0);
18802 }
18803
18804 static void
18805 bxe_gunzip_end(struct bxe_softc *sc)
18806 {
18807     return;
18808 }
18809
18810 static int
18811 bxe_init_firmware(struct bxe_softc *sc)
18812 {
18813     if (CHIP_IS_E1(sc)) {
18814         ecore_init_e1_firmware(sc);
18815         sc->iro_array = e1_iro_arr;
18816     } else if (CHIP_IS_E1H(sc)) {
18817         ecore_init_e1h_firmware(sc);
18818         sc->iro_array = e1h_iro_arr;
18819     } else if (!CHIP_IS_E1x(sc)) {
18820         ecore_init_e2_firmware(sc);
18821         sc->iro_array = e2_iro_arr;
18822     } else {
18823         BLOGE(sc, "Unsupported chip revision\n");
18824         return (-1);
18825     }
18826
18827     return (0);
18828 }
18829
18830 static void
18831 bxe_release_firmware(struct bxe_softc *sc)
18832 {
18833     /* Do nothing */
18834     return;
18835 }
18836
18837 static int
18838 ecore_gunzip(struct bxe_softc *sc,
18839              const uint8_t    *zbuf,
18840              int              len)
18841 {
18842     /* XXX : Implement... */
18843     BLOGD(sc, DBG_LOAD, "ECORE_GUNZIP NOT IMPLEMENTED\n");
18844     return (FALSE);
18845 }
18846
18847 static void
18848 ecore_reg_wr_ind(struct bxe_softc *sc,
18849                  uint32_t         addr,
18850                  uint32_t         val)
18851 {
18852     bxe_reg_wr_ind(sc, addr, val);
18853 }
18854
18855 static void
18856 ecore_write_dmae_phys_len(struct bxe_softc *sc,
18857                           bus_addr_t       phys_addr,
18858                           uint32_t         addr,
18859                           uint32_t         len)
18860 {
18861     bxe_write_dmae_phys_len(sc, phys_addr, addr, len);
18862 }
18863
18864 void
18865 ecore_storm_memset_struct(struct bxe_softc *sc,
18866                           uint32_t         addr,
18867                           size_t           size,
18868                           uint32_t         *data)
18869 {
18870     uint8_t i;
18871     for (i = 0; i < size/4; i++) {
18872         REG_WR(sc, addr + (i * 4), data[i]);
18873     }
18874 }
18875