sys/dev/bxe/bxe.c

   1 /*-
   2  * Copyright (c) 2007-2014 QLogic Corporation. All rights reserved.
   3  *
   4  * Redistribution and use in source and binary forms, with or without
   5  * modification, are permitted provided that the following conditions
   6  * are met:
   7  *
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. Redistributions in binary form must reproduce the above copyright
  11  *    notice, this list of conditions and the following disclaimer in the
  12  *    documentation and/or other materials provided with the distribution.
  13  *
  14  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS'
  15  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  16  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  17  * ARE DISCLAIMED.  IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS
  18  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  19  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  20  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  21  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  22  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  23  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  24  * THE POSSIBILITY OF SUCH DAMAGE.
  25  */
  26
  27 #include <sys/cdefs.h>
  28 __FBSDID("$FreeBSD$");
  29
  30 #define BXE_DRIVER_VERSION "1.78.79"
  31
  32 #include "bxe.h"
  33 #include "ecore_sp.h"
  34 #include "ecore_init.h"
  35 #include "ecore_init_ops.h"
  36
  37 #include "57710_int_offsets.h"
  38 #include "57711_int_offsets.h"
  39 #include "57712_int_offsets.h"
  40
  41 /*
  42  * CTLTYPE_U64 and sysctl_handle_64 were added in r217616. Define these
  43  * explicitly here for older kernels that don't include this changeset.
  44  */
  45 #ifndef CTLTYPE_U64
  46 #define CTLTYPE_U64      CTLTYPE_QUAD
  47 #define sysctl_handle_64 sysctl_handle_quad
  48 #endif
  49
  50 /*
  51  * CSUM_TCP_IPV6 and CSUM_UDP_IPV6 were added in r236170. Define these
  52  * here as zero(0) for older kernels that don't include this changeset
  53  * thereby masking the functionality.
  54  */
  55 #ifndef CSUM_TCP_IPV6
  56 #define CSUM_TCP_IPV6 0
  57 #define CSUM_UDP_IPV6 0
  58 #endif
  59
  60 /*
  61  * pci_find_cap was added in r219865. Re-define this at pci_find_extcap
  62  * for older kernels that don't include this changeset.
  63  */
  64 #if __FreeBSD_version < 900035
  65 #define pci_find_cap pci_find_extcap
  66 #endif
  67
  68 #define BXE_DEF_SB_ATT_IDX 0x0001
  69 #define BXE_DEF_SB_IDX     0x0002
  70
  71 /*
  72  * FLR Support - bxe_pf_flr_clnup() is called during nic_load in the per
  73  * function HW initialization.
  74  */
  75 #define FLR_WAIT_USEC     10000 /* 10 msecs */
  76 #define FLR_WAIT_INTERVAL 50    /* usecs */
  77 #define FLR_POLL_CNT      (FLR_WAIT_USEC / FLR_WAIT_INTERVAL) /* 200 */
  78
  79 struct pbf_pN_buf_regs {
  80     int pN;
  81     uint32_t init_crd;
  82     uint32_t crd;
  83     uint32_t crd_freed;
  84 };
  85
  86 struct pbf_pN_cmd_regs {
  87     int pN;
  88     uint32_t lines_occup;
  89     uint32_t lines_freed;
  90 };
  91
  92 /*
  93  * PCI Device ID Table used by bxe_probe().
  94  */
  95 #define BXE_DEVDESC_MAX 64
  96 static struct bxe_device_type bxe_devs[] = {
  97     {
  98         BRCM_VENDORID,
  99         CHIP_NUM_57710,
 100         PCI_ANY_ID, PCI_ANY_ID,
 101         "QLogic NetXtreme II BCM57710 10GbE"
 102     },
 103     {
 104         BRCM_VENDORID,
 105         CHIP_NUM_57711,
 106         PCI_ANY_ID, PCI_ANY_ID,
 107         "QLogic NetXtreme II BCM57711 10GbE"
 108     },
 109     {
 110         BRCM_VENDORID,
 111         CHIP_NUM_57711E,
 112         PCI_ANY_ID, PCI_ANY_ID,
 113         "QLogic NetXtreme II BCM57711E 10GbE"
 114     },
 115     {
 116         BRCM_VENDORID,
 117         CHIP_NUM_57712,
 118         PCI_ANY_ID, PCI_ANY_ID,
 119         "QLogic NetXtreme II BCM57712 10GbE"
 120     },
 121     {
 122         BRCM_VENDORID,
 123         CHIP_NUM_57712_MF,
 124         PCI_ANY_ID, PCI_ANY_ID,
 125         "QLogic NetXtreme II BCM57712 MF 10GbE"
 126     },
 127 #if 0
 128     {
 129         BRCM_VENDORID,
 130         CHIP_NUM_57712_VF,
 131         PCI_ANY_ID, PCI_ANY_ID,
 132         "QLogic NetXtreme II BCM57712 VF 10GbE"
 133     },
 134 #endif
 135     {
 136         BRCM_VENDORID,
 137         CHIP_NUM_57800,
 138         PCI_ANY_ID, PCI_ANY_ID,
 139         "QLogic NetXtreme II BCM57800 10GbE"
 140     },
 141     {
 142         BRCM_VENDORID,
 143         CHIP_NUM_57800_MF,
 144         PCI_ANY_ID, PCI_ANY_ID,
 145         "QLogic NetXtreme II BCM57800 MF 10GbE"
 146     },
 147 #if 0
 148     {
 149         BRCM_VENDORID,
 150         CHIP_NUM_57800_VF,
 151         PCI_ANY_ID, PCI_ANY_ID,
 152         "QLogic NetXtreme II BCM57800 VF 10GbE"
 153     },
 154 #endif
 155     {
 156         BRCM_VENDORID,
 157         CHIP_NUM_57810,
 158         PCI_ANY_ID, PCI_ANY_ID,
 159         "QLogic NetXtreme II BCM57810 10GbE"
 160     },
 161     {
 162         BRCM_VENDORID,
 163         CHIP_NUM_57810_MF,
 164         PCI_ANY_ID, PCI_ANY_ID,
 165         "QLogic NetXtreme II BCM57810 MF 10GbE"
 166     },
 167 #if 0
 168     {
 169         BRCM_VENDORID,
 170         CHIP_NUM_57810_VF,
 171         PCI_ANY_ID, PCI_ANY_ID,
 172         "QLogic NetXtreme II BCM57810 VF 10GbE"
 173     },
 174 #endif
 175     {
 176         BRCM_VENDORID,
 177         CHIP_NUM_57811,
 178         PCI_ANY_ID, PCI_ANY_ID,
 179         "QLogic NetXtreme II BCM57811 10GbE"
 180     },
 181     {
 182         BRCM_VENDORID,
 183         CHIP_NUM_57811_MF,
 184         PCI_ANY_ID, PCI_ANY_ID,
 185         "QLogic NetXtreme II BCM57811 MF 10GbE"
 186     },
 187 #if 0
 188     {
 189         BRCM_VENDORID,
 190         CHIP_NUM_57811_VF,
 191         PCI_ANY_ID, PCI_ANY_ID,
 192         "QLogic NetXtreme II BCM57811 VF 10GbE"
 193     },
 194 #endif
 195     {
 196         BRCM_VENDORID,
 197         CHIP_NUM_57840_4_10,
 198         PCI_ANY_ID, PCI_ANY_ID,
 199         "QLogic NetXtreme II BCM57840 4x10GbE"
 200     },
 201 #if 0
 202     {
 203         BRCM_VENDORID,
 204         CHIP_NUM_57840_2_20,
 205         PCI_ANY_ID, PCI_ANY_ID,
 206         "QLogic NetXtreme II BCM57840 2x20GbE"
 207     },
 208 #endif
 209     {
 210         BRCM_VENDORID,
 211         CHIP_NUM_57840_MF,
 212         PCI_ANY_ID, PCI_ANY_ID,
 213         "QLogic NetXtreme II BCM57840 MF 10GbE"
 214     },
 215 #if 0
 216     {
 217         BRCM_VENDORID,
 218         CHIP_NUM_57840_VF,
 219         PCI_ANY_ID, PCI_ANY_ID,
 220         "QLogic NetXtreme II BCM57840 VF 10GbE"
 221     },
 222 #endif
 223     {
 224         0, 0, 0, 0, NULL
 225     }
 226 };
 227
 228 MALLOC_DECLARE(M_BXE_ILT);
 229 MALLOC_DEFINE(M_BXE_ILT, "bxe_ilt", "bxe ILT pointer");
 230
 231 /*
 232  * FreeBSD device entry points.
 233  */
 234 static int bxe_probe(device_t);
 235 static int bxe_attach(device_t);
 236 static int bxe_detach(device_t);
 237 static int bxe_shutdown(device_t);
 238
 239 /*
 240  * FreeBSD KLD module/device interface event handler method.
 241  */
 242 static device_method_t bxe_methods[] = {
 243     /* Device interface (device_if.h) */
 244     DEVMETHOD(device_probe,     bxe_probe),
 245     DEVMETHOD(device_attach,    bxe_attach),
 246     DEVMETHOD(device_detach,    bxe_detach),
 247     DEVMETHOD(device_shutdown,  bxe_shutdown),
 248 #if 0
 249     DEVMETHOD(device_suspend,   bxe_suspend),
 250     DEVMETHOD(device_resume,    bxe_resume),
 251 #endif
 252     /* Bus interface (bus_if.h) */
 253     DEVMETHOD(bus_print_child,  bus_generic_print_child),
 254     DEVMETHOD(bus_driver_added, bus_generic_driver_added),
 255     KOBJMETHOD_END
 256 };
 257
 258 /*
 259  * FreeBSD KLD Module data declaration
 260  */
 261 static driver_t bxe_driver = {
 262     "bxe",                   /* module name */
 263     bxe_methods,             /* event handler */
 264     sizeof(struct bxe_softc) /* extra data */
 265 };
 266
 267 /*
 268  * FreeBSD dev class is needed to manage dev instances and
 269  * to associate with a bus type
 270  */
 271 static devclass_t bxe_devclass;
 272
 273 MODULE_DEPEND(bxe, pci, 1, 1, 1);
 274 MODULE_DEPEND(bxe, ether, 1, 1, 1);
 275 DRIVER_MODULE(bxe, pci, bxe_driver, bxe_devclass, 0, 0);
 276
 277 /* resources needed for unloading a previously loaded device */
 278
 279 #define BXE_PREV_WAIT_NEEDED 1
 280 struct mtx bxe_prev_mtx;
 281 MTX_SYSINIT(bxe_prev_mtx, &bxe_prev_mtx, "bxe_prev_lock", MTX_DEF);
 282 struct bxe_prev_list_node {
 283     LIST_ENTRY(bxe_prev_list_node) node;
 284     uint8_t bus;
 285     uint8_t slot;
 286     uint8_t path;
 287     uint8_t aer; /* XXX automatic error recovery */
 288     uint8_t undi;
 289 };
 290 static LIST_HEAD(, bxe_prev_list_node) bxe_prev_list = LIST_HEAD_INITIALIZER(bxe_prev_list);
 291
 292 static int load_count[2][3] = { {0} }; /* per-path: 0-common, 1-port0, 2-port1 */
 293
 294 /* Tunable device values... */
 295
 296 SYSCTL_NODE(_hw, OID_AUTO, bxe, CTLFLAG_RD, 0, "bxe driver parameters");
 297
 298 /* Debug */
 299 unsigned long bxe_debug = 0;
 300 TUNABLE_ULONG("hw.bxe.debug", &bxe_debug);
 301 SYSCTL_ULONG(_hw_bxe, OID_AUTO, debug, (CTLFLAG_RDTUN),
 302              &bxe_debug, 0, "Debug logging mode");
 303
 304 /* Interrupt Mode: 0 (IRQ), 1 (MSI/IRQ), and 2 (MSI-X/MSI/IRQ) */
 305 static int bxe_interrupt_mode = INTR_MODE_MSIX;
 306 TUNABLE_INT("hw.bxe.interrupt_mode", &bxe_interrupt_mode);
 307 SYSCTL_INT(_hw_bxe, OID_AUTO, interrupt_mode, CTLFLAG_RDTUN,
 308            &bxe_interrupt_mode, 0, "Interrupt (MSI-X/MSI/INTx) mode");
 309
 310 /* Number of Queues: 0 (Auto) or 1 to 16 (fixed queue number) */
 311 static int bxe_queue_count = 4;
 312 TUNABLE_INT("hw.bxe.queue_count", &bxe_queue_count);
 313 SYSCTL_INT(_hw_bxe, OID_AUTO, queue_count, CTLFLAG_RDTUN,
 314            &bxe_queue_count, 0, "Multi-Queue queue count");
 315
 316 /* max number of buffers per queue (default RX_BD_USABLE) */
 317 static int bxe_max_rx_bufs = 0;
 318 TUNABLE_INT("hw.bxe.max_rx_bufs", &bxe_max_rx_bufs);
 319 SYSCTL_INT(_hw_bxe, OID_AUTO, max_rx_bufs, CTLFLAG_RDTUN,
 320            &bxe_max_rx_bufs, 0, "Maximum Number of Rx Buffers Per Queue");
 321
 322 /* Host interrupt coalescing RX tick timer (usecs) */
 323 static int bxe_hc_rx_ticks = 25;
 324 TUNABLE_INT("hw.bxe.hc_rx_ticks", &bxe_hc_rx_ticks);
 325 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_rx_ticks, CTLFLAG_RDTUN,
 326            &bxe_hc_rx_ticks, 0, "Host Coalescing Rx ticks");
 327
 328 /* Host interrupt coalescing TX tick timer (usecs) */
 329 static int bxe_hc_tx_ticks = 50;
 330 TUNABLE_INT("hw.bxe.hc_tx_ticks", &bxe_hc_tx_ticks);
 331 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_tx_ticks, CTLFLAG_RDTUN,
 332            &bxe_hc_tx_ticks, 0, "Host Coalescing Tx ticks");
 333
 334 /* Maximum number of Rx packets to process at a time */
 335 static int bxe_rx_budget = 0xffffffff;
 336 TUNABLE_INT("hw.bxe.rx_budget", &bxe_rx_budget);
 337 SYSCTL_INT(_hw_bxe, OID_AUTO, rx_budget, CTLFLAG_TUN,
 338            &bxe_rx_budget, 0, "Rx processing budget");
 339
 340 /* Maximum LRO aggregation size */
 341 static int bxe_max_aggregation_size = 0;
 342 TUNABLE_INT("hw.bxe.max_aggregation_size", &bxe_max_aggregation_size);
 343 SYSCTL_INT(_hw_bxe, OID_AUTO, max_aggregation_size, CTLFLAG_TUN,
 344            &bxe_max_aggregation_size, 0, "max aggregation size");
 345
 346 /* PCI MRRS: -1 (Auto), 0 (128B), 1 (256B), 2 (512B), 3 (1KB) */
 347 static int bxe_mrrs = -1;
 348 TUNABLE_INT("hw.bxe.mrrs", &bxe_mrrs);
 349 SYSCTL_INT(_hw_bxe, OID_AUTO, mrrs, CTLFLAG_RDTUN,
 350            &bxe_mrrs, 0, "PCIe maximum read request size");
 351
 352 /* AutoGrEEEn: 0 (hardware default), 1 (force on), 2 (force off) */
 353 static int bxe_autogreeen = 0;
 354 TUNABLE_INT("hw.bxe.autogreeen", &bxe_autogreeen);
 355 SYSCTL_INT(_hw_bxe, OID_AUTO, autogreeen, CTLFLAG_RDTUN,
 356            &bxe_autogreeen, 0, "AutoGrEEEn support");
 357
 358 /* 4-tuple RSS support for UDP: 0 (disabled), 1 (enabled) */
 359 static int bxe_udp_rss = 0;
 360 TUNABLE_INT("hw.bxe.udp_rss", &bxe_udp_rss);
 361 SYSCTL_INT(_hw_bxe, OID_AUTO, udp_rss, CTLFLAG_RDTUN,
 362            &bxe_udp_rss, 0, "UDP RSS support");
 363
 364
 365 #define STAT_NAME_LEN 32 /* no stat names below can be longer than this */
 366
 367 #define STATS_OFFSET32(stat_name)                   \
 368     (offsetof(struct bxe_eth_stats, stat_name) / 4)
 369
 370 #define Q_STATS_OFFSET32(stat_name)                   \
 371     (offsetof(struct bxe_eth_q_stats, stat_name) / 4)
 372
 373 static const struct {
 374     uint32_t offset;
 375     uint32_t size;
 376     uint32_t flags;
 377 #define STATS_FLAGS_PORT  1
 378 #define STATS_FLAGS_FUNC  2 /* MF only cares about function stats */
 379 #define STATS_FLAGS_BOTH  (STATS_FLAGS_FUNC | STATS_FLAGS_PORT)
 380     char string[STAT_NAME_LEN];
 381 } bxe_eth_stats_arr[] = {
 382     { STATS_OFFSET32(total_bytes_received_hi),
 383                 8, STATS_FLAGS_BOTH, "rx_bytes" },
 384     { STATS_OFFSET32(error_bytes_received_hi),
 385                 8, STATS_FLAGS_BOTH, "rx_error_bytes" },
 386     { STATS_OFFSET32(total_unicast_packets_received_hi),
 387                 8, STATS_FLAGS_BOTH, "rx_ucast_packets" },
 388     { STATS_OFFSET32(total_multicast_packets_received_hi),
 389                 8, STATS_FLAGS_BOTH, "rx_mcast_packets" },
 390     { STATS_OFFSET32(total_broadcast_packets_received_hi),
 391                 8, STATS_FLAGS_BOTH, "rx_bcast_packets" },
 392     { STATS_OFFSET32(rx_stat_dot3statsfcserrors_hi),
 393                 8, STATS_FLAGS_PORT, "rx_crc_errors" },
 394     { STATS_OFFSET32(rx_stat_dot3statsalignmenterrors_hi),
 395                 8, STATS_FLAGS_PORT, "rx_align_errors" },
 396     { STATS_OFFSET32(rx_stat_etherstatsundersizepkts_hi),
 397                 8, STATS_FLAGS_PORT, "rx_undersize_packets" },
 398     { STATS_OFFSET32(etherstatsoverrsizepkts_hi),
 399                 8, STATS_FLAGS_PORT, "rx_oversize_packets" },
 400     { STATS_OFFSET32(rx_stat_etherstatsfragments_hi),
 401                 8, STATS_FLAGS_PORT, "rx_fragments" },
 402     { STATS_OFFSET32(rx_stat_etherstatsjabbers_hi),
 403                 8, STATS_FLAGS_PORT, "rx_jabbers" },
 404     { STATS_OFFSET32(no_buff_discard_hi),
 405                 8, STATS_FLAGS_BOTH, "rx_discards" },
 406     { STATS_OFFSET32(mac_filter_discard),
 407                 4, STATS_FLAGS_PORT, "rx_filtered_packets" },
 408     { STATS_OFFSET32(mf_tag_discard),
 409                 4, STATS_FLAGS_PORT, "rx_mf_tag_discard" },
 410     { STATS_OFFSET32(pfc_frames_received_hi),
 411                 8, STATS_FLAGS_PORT, "pfc_frames_received" },
 412     { STATS_OFFSET32(pfc_frames_sent_hi),
 413                 8, STATS_FLAGS_PORT, "pfc_frames_sent" },
 414     { STATS_OFFSET32(brb_drop_hi),
 415                 8, STATS_FLAGS_PORT, "rx_brb_discard" },
 416     { STATS_OFFSET32(brb_truncate_hi),
 417                 8, STATS_FLAGS_PORT, "rx_brb_truncate" },
 418     { STATS_OFFSET32(pause_frames_received_hi),
 419                 8, STATS_FLAGS_PORT, "rx_pause_frames" },
 420     { STATS_OFFSET32(rx_stat_maccontrolframesreceived_hi),
 421                 8, STATS_FLAGS_PORT, "rx_mac_ctrl_frames" },
 422     { STATS_OFFSET32(nig_timer_max),
 423                 4, STATS_FLAGS_PORT, "rx_constant_pause_events" },
 424     { STATS_OFFSET32(total_bytes_transmitted_hi),
 425                 8, STATS_FLAGS_BOTH, "tx_bytes" },
 426     { STATS_OFFSET32(tx_stat_ifhcoutbadoctets_hi),
 427                 8, STATS_FLAGS_PORT, "tx_error_bytes" },
 428     { STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 429                 8, STATS_FLAGS_BOTH, "tx_ucast_packets" },
 430     { STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 431                 8, STATS_FLAGS_BOTH, "tx_mcast_packets" },
 432     { STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 433                 8, STATS_FLAGS_BOTH, "tx_bcast_packets" },
 434     { STATS_OFFSET32(tx_stat_dot3statsinternalmactransmiterrors_hi),
 435                 8, STATS_FLAGS_PORT, "tx_mac_errors" },
 436     { STATS_OFFSET32(rx_stat_dot3statscarriersenseerrors_hi),
 437                 8, STATS_FLAGS_PORT, "tx_carrier_errors" },
 438     { STATS_OFFSET32(tx_stat_dot3statssinglecollisionframes_hi),
 439                 8, STATS_FLAGS_PORT, "tx_single_collisions" },
 440     { STATS_OFFSET32(tx_stat_dot3statsmultiplecollisionframes_hi),
 441                 8, STATS_FLAGS_PORT, "tx_multi_collisions" },
 442     { STATS_OFFSET32(tx_stat_dot3statsdeferredtransmissions_hi),
 443                 8, STATS_FLAGS_PORT, "tx_deferred" },
 444     { STATS_OFFSET32(tx_stat_dot3statsexcessivecollisions_hi),
 445                 8, STATS_FLAGS_PORT, "tx_excess_collisions" },
 446     { STATS_OFFSET32(tx_stat_dot3statslatecollisions_hi),
 447                 8, STATS_FLAGS_PORT, "tx_late_collisions" },
 448     { STATS_OFFSET32(tx_stat_etherstatscollisions_hi),
 449                 8, STATS_FLAGS_PORT, "tx_total_collisions" },
 450     { STATS_OFFSET32(tx_stat_etherstatspkts64octets_hi),
 451                 8, STATS_FLAGS_PORT, "tx_64_byte_packets" },
 452     { STATS_OFFSET32(tx_stat_etherstatspkts65octetsto127octets_hi),
 453                 8, STATS_FLAGS_PORT, "tx_65_to_127_byte_packets" },
 454     { STATS_OFFSET32(tx_stat_etherstatspkts128octetsto255octets_hi),
 455                 8, STATS_FLAGS_PORT, "tx_128_to_255_byte_packets" },
 456     { STATS_OFFSET32(tx_stat_etherstatspkts256octetsto511octets_hi),
 457                 8, STATS_FLAGS_PORT, "tx_256_to_511_byte_packets" },
 458     { STATS_OFFSET32(tx_stat_etherstatspkts512octetsto1023octets_hi),
 459                 8, STATS_FLAGS_PORT, "tx_512_to_1023_byte_packets" },
 460     { STATS_OFFSET32(etherstatspkts1024octetsto1522octets_hi),
 461                 8, STATS_FLAGS_PORT, "tx_1024_to_1522_byte_packets" },
 462     { STATS_OFFSET32(etherstatspktsover1522octets_hi),
 463                 8, STATS_FLAGS_PORT, "tx_1523_to_9022_byte_packets" },
 464     { STATS_OFFSET32(pause_frames_sent_hi),
 465                 8, STATS_FLAGS_PORT, "tx_pause_frames" },
 466     { STATS_OFFSET32(total_tpa_aggregations_hi),
 467                 8, STATS_FLAGS_FUNC, "tpa_aggregations" },
 468     { STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 469                 8, STATS_FLAGS_FUNC, "tpa_aggregated_frames"},
 470     { STATS_OFFSET32(total_tpa_bytes_hi),
 471                 8, STATS_FLAGS_FUNC, "tpa_bytes"},
 472 #if 0
 473     { STATS_OFFSET32(recoverable_error),
 474                 4, STATS_FLAGS_FUNC, "recoverable_errors" },
 475     { STATS_OFFSET32(unrecoverable_error),
 476                 4, STATS_FLAGS_FUNC, "unrecoverable_errors" },
 477 #endif
 478     { STATS_OFFSET32(eee_tx_lpi),
 479                 4, STATS_FLAGS_PORT, "eee_tx_lpi"},
 480     { STATS_OFFSET32(rx_calls),
 481                 4, STATS_FLAGS_FUNC, "rx_calls"},
 482     { STATS_OFFSET32(rx_pkts),
 483                 4, STATS_FLAGS_FUNC, "rx_pkts"},
 484     { STATS_OFFSET32(rx_tpa_pkts),
 485                 4, STATS_FLAGS_FUNC, "rx_tpa_pkts"},
 486     { STATS_OFFSET32(rx_jumbo_sge_pkts),
 487                 4, STATS_FLAGS_FUNC, "rx_jumbo_sge_pkts"},
 488     { STATS_OFFSET32(rx_soft_errors),
 489                 4, STATS_FLAGS_FUNC, "rx_soft_errors"},
 490     { STATS_OFFSET32(rx_hw_csum_errors),
 491                 4, STATS_FLAGS_FUNC, "rx_hw_csum_errors"},
 492     { STATS_OFFSET32(rx_ofld_frames_csum_ip),
 493                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_ip"},
 494     { STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 495                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_tcp_udp"},
 496     { STATS_OFFSET32(rx_budget_reached),
 497                 4, STATS_FLAGS_FUNC, "rx_budget_reached"},
 498     { STATS_OFFSET32(tx_pkts),
 499                 4, STATS_FLAGS_FUNC, "tx_pkts"},
 500     { STATS_OFFSET32(tx_soft_errors),
 501                 4, STATS_FLAGS_FUNC, "tx_soft_errors"},
 502     { STATS_OFFSET32(tx_ofld_frames_csum_ip),
 503                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_ip"},
 504     { STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 505                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_tcp"},
 506     { STATS_OFFSET32(tx_ofld_frames_csum_udp),
 507                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_udp"},
 508     { STATS_OFFSET32(tx_ofld_frames_lso),
 509                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso"},
 510     { STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 511                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso_hdr_splits"},
 512     { STATS_OFFSET32(tx_encap_failures),
 513                 4, STATS_FLAGS_FUNC, "tx_encap_failures"},
 514     { STATS_OFFSET32(tx_hw_queue_full),
 515                 4, STATS_FLAGS_FUNC, "tx_hw_queue_full"},
 516     { STATS_OFFSET32(tx_hw_max_queue_depth),
 517                 4, STATS_FLAGS_FUNC, "tx_hw_max_queue_depth"},
 518     { STATS_OFFSET32(tx_dma_mapping_failure),
 519                 4, STATS_FLAGS_FUNC, "tx_dma_mapping_failure"},
 520     { STATS_OFFSET32(tx_max_drbr_queue_depth),
 521                 4, STATS_FLAGS_FUNC, "tx_max_drbr_queue_depth"},
 522     { STATS_OFFSET32(tx_window_violation_std),
 523                 4, STATS_FLAGS_FUNC, "tx_window_violation_std"},
 524     { STATS_OFFSET32(tx_window_violation_tso),
 525                 4, STATS_FLAGS_FUNC, "tx_window_violation_tso"},
 526 #if 0
 527     { STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 528                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_ipv6"},
 529     { STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 530                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_not_tcp"},
 531 #endif
 532     { STATS_OFFSET32(tx_chain_lost_mbuf),
 533                 4, STATS_FLAGS_FUNC, "tx_chain_lost_mbuf"},
 534     { STATS_OFFSET32(tx_frames_deferred),
 535                 4, STATS_FLAGS_FUNC, "tx_frames_deferred"},
 536     { STATS_OFFSET32(tx_queue_xoff),
 537                 4, STATS_FLAGS_FUNC, "tx_queue_xoff"},
 538     { STATS_OFFSET32(mbuf_defrag_attempts),
 539                 4, STATS_FLAGS_FUNC, "mbuf_defrag_attempts"},
 540     { STATS_OFFSET32(mbuf_defrag_failures),
 541                 4, STATS_FLAGS_FUNC, "mbuf_defrag_failures"},
 542     { STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 543                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_alloc_failed"},
 544     { STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 545                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_mapping_failed"},
 546     { STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 547                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_alloc_failed"},
 548     { STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 549                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_mapping_failed"},
 550     { STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 551                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_alloc_failed"},
 552     { STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 553                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_mapping_failed"},
 554     { STATS_OFFSET32(mbuf_alloc_tx),
 555                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tx"},
 556     { STATS_OFFSET32(mbuf_alloc_rx),
 557                 4, STATS_FLAGS_FUNC, "mbuf_alloc_rx"},
 558     { STATS_OFFSET32(mbuf_alloc_sge),
 559                 4, STATS_FLAGS_FUNC, "mbuf_alloc_sge"},
 560     { STATS_OFFSET32(mbuf_alloc_tpa),
 561                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tpa"}
 562 };
 563
 564 static const struct {
 565     uint32_t offset;
 566     uint32_t size;
 567     char string[STAT_NAME_LEN];
 568 } bxe_eth_q_stats_arr[] = {
 569     { Q_STATS_OFFSET32(total_bytes_received_hi),
 570                 8, "rx_bytes" },
 571     { Q_STATS_OFFSET32(total_unicast_packets_received_hi),
 572                 8, "rx_ucast_packets" },
 573     { Q_STATS_OFFSET32(total_multicast_packets_received_hi),
 574                 8, "rx_mcast_packets" },
 575     { Q_STATS_OFFSET32(total_broadcast_packets_received_hi),
 576                 8, "rx_bcast_packets" },
 577     { Q_STATS_OFFSET32(no_buff_discard_hi),
 578                 8, "rx_discards" },
 579     { Q_STATS_OFFSET32(total_bytes_transmitted_hi),
 580                 8, "tx_bytes" },
 581     { Q_STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 582                 8, "tx_ucast_packets" },
 583     { Q_STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 584                 8, "tx_mcast_packets" },
 585     { Q_STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 586                 8, "tx_bcast_packets" },
 587     { Q_STATS_OFFSET32(total_tpa_aggregations_hi),
 588                 8, "tpa_aggregations" },
 589     { Q_STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 590                 8, "tpa_aggregated_frames"},
 591     { Q_STATS_OFFSET32(total_tpa_bytes_hi),
 592                 8, "tpa_bytes"},
 593     { Q_STATS_OFFSET32(rx_calls),
 594                 4, "rx_calls"},
 595     { Q_STATS_OFFSET32(rx_pkts),
 596                 4, "rx_pkts"},
 597     { Q_STATS_OFFSET32(rx_tpa_pkts),
 598                 4, "rx_tpa_pkts"},
 599     { Q_STATS_OFFSET32(rx_jumbo_sge_pkts),
 600                 4, "rx_jumbo_sge_pkts"},
 601     { Q_STATS_OFFSET32(rx_soft_errors),
 602                 4, "rx_soft_errors"},
 603     { Q_STATS_OFFSET32(rx_hw_csum_errors),
 604                 4, "rx_hw_csum_errors"},
 605     { Q_STATS_OFFSET32(rx_ofld_frames_csum_ip),
 606                 4, "rx_ofld_frames_csum_ip"},
 607     { Q_STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 608                 4, "rx_ofld_frames_csum_tcp_udp"},
 609     { Q_STATS_OFFSET32(rx_budget_reached),
 610                 4, "rx_budget_reached"},
 611     { Q_STATS_OFFSET32(tx_pkts),
 612                 4, "tx_pkts"},
 613     { Q_STATS_OFFSET32(tx_soft_errors),
 614                 4, "tx_soft_errors"},
 615     { Q_STATS_OFFSET32(tx_ofld_frames_csum_ip),
 616                 4, "tx_ofld_frames_csum_ip"},
 617     { Q_STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 618                 4, "tx_ofld_frames_csum_tcp"},
 619     { Q_STATS_OFFSET32(tx_ofld_frames_csum_udp),
 620                 4, "tx_ofld_frames_csum_udp"},
 621     { Q_STATS_OFFSET32(tx_ofld_frames_lso),
 622                 4, "tx_ofld_frames_lso"},
 623     { Q_STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 624                 4, "tx_ofld_frames_lso_hdr_splits"},
 625     { Q_STATS_OFFSET32(tx_encap_failures),
 626                 4, "tx_encap_failures"},
 627     { Q_STATS_OFFSET32(tx_hw_queue_full),
 628                 4, "tx_hw_queue_full"},
 629     { Q_STATS_OFFSET32(tx_hw_max_queue_depth),
 630                 4, "tx_hw_max_queue_depth"},
 631     { Q_STATS_OFFSET32(tx_dma_mapping_failure),
 632                 4, "tx_dma_mapping_failure"},
 633     { Q_STATS_OFFSET32(tx_max_drbr_queue_depth),
 634                 4, "tx_max_drbr_queue_depth"},
 635     { Q_STATS_OFFSET32(tx_window_violation_std),
 636                 4, "tx_window_violation_std"},
 637     { Q_STATS_OFFSET32(tx_window_violation_tso),
 638                 4, "tx_window_violation_tso"},
 639 #if 0
 640     { Q_STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 641                 4, "tx_unsupported_tso_request_ipv6"},
 642     { Q_STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 643                 4, "tx_unsupported_tso_request_not_tcp"},
 644 #endif
 645     { Q_STATS_OFFSET32(tx_chain_lost_mbuf),
 646                 4, "tx_chain_lost_mbuf"},
 647     { Q_STATS_OFFSET32(tx_frames_deferred),
 648                 4, "tx_frames_deferred"},
 649     { Q_STATS_OFFSET32(tx_queue_xoff),
 650                 4, "tx_queue_xoff"},
 651     { Q_STATS_OFFSET32(mbuf_defrag_attempts),
 652                 4, "mbuf_defrag_attempts"},
 653     { Q_STATS_OFFSET32(mbuf_defrag_failures),
 654                 4, "mbuf_defrag_failures"},
 655     { Q_STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 656                 4, "mbuf_rx_bd_alloc_failed"},
 657     { Q_STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 658                 4, "mbuf_rx_bd_mapping_failed"},
 659     { Q_STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 660                 4, "mbuf_rx_tpa_alloc_failed"},
 661     { Q_STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 662                 4, "mbuf_rx_tpa_mapping_failed"},
 663     { Q_STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 664                 4, "mbuf_rx_sge_alloc_failed"},
 665     { Q_STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 666                 4, "mbuf_rx_sge_mapping_failed"},
 667     { Q_STATS_OFFSET32(mbuf_alloc_tx),
 668                 4, "mbuf_alloc_tx"},
 669     { Q_STATS_OFFSET32(mbuf_alloc_rx),
 670                 4, "mbuf_alloc_rx"},
 671     { Q_STATS_OFFSET32(mbuf_alloc_sge),
 672                 4, "mbuf_alloc_sge"},
 673     { Q_STATS_OFFSET32(mbuf_alloc_tpa),
 674                 4, "mbuf_alloc_tpa"}
 675 };
 676
 677 #define BXE_NUM_ETH_STATS   ARRAY_SIZE(bxe_eth_stats_arr)
 678 #define BXE_NUM_ETH_Q_STATS ARRAY_SIZE(bxe_eth_q_stats_arr)
 679
 680
 681 static void    bxe_cmng_fns_init(struct bxe_softc *sc,
 682                                  uint8_t          read_cfg,
 683                                  uint8_t          cmng_type);
 684 static int     bxe_get_cmng_fns_mode(struct bxe_softc *sc);
 685 static void    storm_memset_cmng(struct bxe_softc *sc,
 686                                  struct cmng_init *cmng,
 687                                  uint8_t          port);
 688 static void    bxe_set_reset_global(struct bxe_softc *sc);
 689 static void    bxe_set_reset_in_progress(struct bxe_softc *sc);
 690 static uint8_t bxe_reset_is_done(struct bxe_softc *sc,
 691                                  int              engine);
 692 static uint8_t bxe_clear_pf_load(struct bxe_softc *sc);
 693 static uint8_t bxe_chk_parity_attn(struct bxe_softc *sc,
 694                                    uint8_t          *global,
 695                                    uint8_t          print);
 696 static void    bxe_int_disable(struct bxe_softc *sc);
 697 static int     bxe_release_leader_lock(struct bxe_softc *sc);
 698 static void    bxe_pf_disable(struct bxe_softc *sc);
 699 static void    bxe_free_fp_buffers(struct bxe_softc *sc);
 700 static inline void bxe_update_rx_prod(struct bxe_softc    *sc,
 701                                       struct bxe_fastpath *fp,
 702                                       uint16_t            rx_bd_prod,
 703                                       uint16_t            rx_cq_prod,
 704                                       uint16_t            rx_sge_prod);
 705 static void    bxe_link_report_locked(struct bxe_softc *sc);
 706 static void    bxe_link_report(struct bxe_softc *sc);
 707 static void    bxe_link_status_update(struct bxe_softc *sc);
 708 static void    bxe_periodic_callout_func(void *xsc);
 709 static void    bxe_periodic_start(struct bxe_softc *sc);
 710 static void    bxe_periodic_stop(struct bxe_softc *sc);
 711 static int     bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
 712                                     uint16_t prev_index,
 713                                     uint16_t index);
 714 static int     bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
 715                                      int                 queue);
 716 static int     bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
 717                                      uint16_t            index);
 718 static uint8_t bxe_txeof(struct bxe_softc *sc,
 719                          struct bxe_fastpath *fp);
 720 static void    bxe_task_fp(struct bxe_fastpath *fp);
 721 static __noinline void bxe_dump_mbuf(struct bxe_softc *sc,
 722                                      struct mbuf      *m,
 723                                      uint8_t          contents);
 724 static int     bxe_alloc_mem(struct bxe_softc *sc);
 725 static void    bxe_free_mem(struct bxe_softc *sc);
 726 static int     bxe_alloc_fw_stats_mem(struct bxe_softc *sc);
 727 static void    bxe_free_fw_stats_mem(struct bxe_softc *sc);
 728 static int     bxe_interrupt_attach(struct bxe_softc *sc);
 729 static void    bxe_interrupt_detach(struct bxe_softc *sc);
 730 static void    bxe_set_rx_mode(struct bxe_softc *sc);
 731 static int     bxe_init_locked(struct bxe_softc *sc);
 732 static int     bxe_stop_locked(struct bxe_softc *sc);
 733 static __noinline int bxe_nic_load(struct bxe_softc *sc,
 734                                    int              load_mode);
 735 static __noinline int bxe_nic_unload(struct bxe_softc *sc,
 736                                      uint32_t         unload_mode,
 737                                      uint8_t          keep_link);
 738
 739 static void bxe_handle_sp_tq(void *context, int pending);
 740 static void bxe_handle_fp_tq(void *context, int pending);
 741
 742
 743 /* calculate crc32 on a buffer (NOTE: crc32_length MUST be aligned to 8) */
 744 uint32_t
 745 calc_crc32(uint8_t  *crc32_packet,
 746            uint32_t crc32_length,
 747            uint32_t crc32_seed,
 748            uint8_t  complement)
 749 {
 750    uint32_t byte         = 0;
 751    uint32_t bit          = 0;
 752    uint8_t  msb          = 0;
 753    uint32_t temp         = 0;
 754    uint32_t shft         = 0;
 755    uint8_t  current_byte = 0;
 756    uint32_t crc32_result = crc32_seed;
 757    const uint32_t CRC32_POLY = 0x1edc6f41;
 758
 759    if ((crc32_packet == NULL) ||
 760        (crc32_length == 0) ||
 761        ((crc32_length % 8) != 0))
 762     {
 763         return (crc32_result);
 764     }
 765
 766     for (byte = 0; byte < crc32_length; byte = byte + 1)
 767     {
 768         current_byte = crc32_packet[byte];
 769         for (bit = 0; bit < 8; bit = bit + 1)
 770         {
 771             /* msb = crc32_result[31]; */
 772             msb = (uint8_t)(crc32_result >> 31);
 773
 774             crc32_result = crc32_result << 1;
 775
 776             /* it (msb != current_byte[bit]) */
 777             if (msb != (0x1 & (current_byte >> bit)))
 778             {
 779                 crc32_result = crc32_result ^ CRC32_POLY;
 780                 /* crc32_result[0] = 1 */
 781                 crc32_result |= 1;
 782             }
 783         }
 784     }
 785
 786     /* Last step is to:
 787      * 1. "mirror" every bit
 788      * 2. swap the 4 bytes
 789      * 3. complement each bit
 790      */
 791
 792     /* Mirror */
 793     temp = crc32_result;
 794     shft = sizeof(crc32_result) * 8 - 1;
 795
 796     for (crc32_result >>= 1; crc32_result; crc32_result >>= 1)
 797     {
 798         temp <<= 1;
 799         temp |= crc32_result & 1;
 800         shft-- ;
 801     }
 802
 803     /* temp[31-bit] = crc32_result[bit] */
 804     temp <<= shft;
 805
 806     /* Swap */
 807     /* crc32_result = {temp[7:0], temp[15:8], temp[23:16], temp[31:24]} */
 808     {
 809         uint32_t t0, t1, t2, t3;
 810         t0 = (0x000000ff & (temp >> 24));
 811         t1 = (0x0000ff00 & (temp >> 8));
 812         t2 = (0x00ff0000 & (temp << 8));
 813         t3 = (0xff000000 & (temp << 24));
 814         crc32_result = t0 | t1 | t2 | t3;
 815     }
 816
 817     /* Complement */
 818     if (complement)
 819     {
 820         crc32_result = ~crc32_result;
 821     }
 822
 823     return (crc32_result);
 824 }
 825
 826 int
 827 bxe_test_bit(int                    nr,
 828              volatile unsigned long *addr)
 829 {
 830     return ((atomic_load_acq_long(addr) & (1 << nr)) != 0);
 831 }
 832
 833 void
 834 bxe_set_bit(unsigned int           nr,
 835             volatile unsigned long *addr)
 836 {
 837     atomic_set_acq_long(addr, (1 << nr));
 838 }
 839
 840 void
 841 bxe_clear_bit(int                    nr,
 842               volatile unsigned long *addr)
 843 {
 844     atomic_clear_acq_long(addr, (1 << nr));
 845 }
 846
 847 int
 848 bxe_test_and_set_bit(int                    nr,
 849                        volatile unsigned long *addr)
 850 {
 851     unsigned long x;
 852     nr = (1 << nr);
 853     do {
 854         x = *addr;
 855     } while (atomic_cmpset_acq_long(addr, x, x | nr) == 0);
 856     // if (x & nr) bit_was_set; else bit_was_not_set;
 857     return (x & nr);
 858 }
 859
 860 int
 861 bxe_test_and_clear_bit(int                    nr,
 862                        volatile unsigned long *addr)
 863 {
 864     unsigned long x;
 865     nr = (1 << nr);
 866     do {
 867         x = *addr;
 868     } while (atomic_cmpset_acq_long(addr, x, x & ~nr) == 0);
 869     // if (x & nr) bit_was_set; else bit_was_not_set;
 870     return (x & nr);
 871 }
 872
 873 int
 874 bxe_cmpxchg(volatile int *addr,
 875             int          old,
 876             int          new)
 877 {
 878     int x;
 879     do {
 880         x = *addr;
 881     } while (atomic_cmpset_acq_int(addr, old, new) == 0);
 882     return (x);
 883 }
 884
 885 /*
 886  * Get DMA memory from the OS.
 887  *
 888  * Validates that the OS has provided DMA buffers in response to a
 889  * bus_dmamap_load call and saves the physical address of those buffers.
 890  * When the callback is used the OS will return 0 for the mapping function
 891  * (bus_dmamap_load) so we use the value of map_arg->maxsegs to pass any
 892  * failures back to the caller.
 893  *
 894  * Returns:
 895  *   Nothing.
 896  */
 897 static void
 898 bxe_dma_map_addr(void *arg, bus_dma_segment_t *segs, int nseg, int error)
 899 {
 900     struct bxe_dma *dma = arg;
 901
 902     if (error) {
 903         dma->paddr = 0;
 904         dma->nseg  = 0;
 905         BLOGE(dma->sc, "Failed DMA alloc '%s' (%d)!\n", dma->msg, error);
 906     } else {
 907         dma->paddr = segs->ds_addr;
 908         dma->nseg  = nseg;
 909 #if 0
 910         BLOGD(dma->sc, DBG_LOAD,
 911               "DMA alloc '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
 912               dma->msg, dma->vaddr, (void *)dma->paddr,
 913               dma->nseg, dma->size);
 914 #endif
 915     }
 916 }
 917
 918 /*
 919  * Allocate a block of memory and map it for DMA. No partial completions
 920  * allowed and release any resources acquired if we can't acquire all
 921  * resources.
 922  *
 923  * Returns:
 924  *   0 = Success, !0 = Failure
 925  */
 926 int
 927 bxe_dma_alloc(struct bxe_softc *sc,
 928               bus_size_t       size,
 929               struct bxe_dma   *dma,
 930               const char       *msg)
 931 {
 932     int rc;
 933
 934     if (dma->size > 0) {
 935         BLOGE(sc, "dma block '%s' already has size %lu\n", msg,
 936               (unsigned long)dma->size);
 937         return (1);
 938     }
 939
 940     memset(dma, 0, sizeof(*dma)); /* sanity */
 941     dma->sc   = sc;
 942     dma->size = size;
 943     snprintf(dma->msg, sizeof(dma->msg), "%s", msg);
 944
 945     rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
 946                             BCM_PAGE_SIZE,      /* alignment */
 947                             0,                  /* boundary limit */
 948                             BUS_SPACE_MAXADDR,  /* restricted low */
 949                             BUS_SPACE_MAXADDR,  /* restricted hi */
 950                             NULL,               /* addr filter() */
 951                             NULL,               /* addr filter() arg */
 952                             size,               /* max map size */
 953                             1,                  /* num discontinuous */
 954                             size,               /* max seg size */
 955                             BUS_DMA_ALLOCNOW,   /* flags */
 956                             NULL,               /* lock() */
 957                             NULL,               /* lock() arg */
 958                             &dma->tag);         /* returned dma tag */
 959     if (rc != 0) {
 960         BLOGE(sc, "Failed to create dma tag for '%s' (%d)\n", msg, rc);
 961         memset(dma, 0, sizeof(*dma));
 962         return (1);
 963     }
 964
 965     rc = bus_dmamem_alloc(dma->tag,
 966                           (void **)&dma->vaddr,
 967                           (BUS_DMA_NOWAIT | BUS_DMA_ZERO),
 968                           &dma->map);
 969     if (rc != 0) {
 970         BLOGE(sc, "Failed to alloc dma mem for '%s' (%d)\n", msg, rc);
 971         bus_dma_tag_destroy(dma->tag);
 972         memset(dma, 0, sizeof(*dma));
 973         return (1);
 974     }
 975
 976     rc = bus_dmamap_load(dma->tag,
 977                          dma->map,
 978                          dma->vaddr,
 979                          size,
 980                          bxe_dma_map_addr, /* BLOGD in here */
 981                          dma,
 982                          BUS_DMA_NOWAIT);
 983     if (rc != 0) {
 984         BLOGE(sc, "Failed to load dma map for '%s' (%d)\n", msg, rc);
 985         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
 986         bus_dma_tag_destroy(dma->tag);
 987         memset(dma, 0, sizeof(*dma));
 988         return (1);
 989     }
 990
 991     return (0);
 992 }
 993
 994 void
 995 bxe_dma_free(struct bxe_softc *sc,
 996              struct bxe_dma   *dma)
 997 {
 998     if (dma->size > 0) {
 999 #if 0
1000         BLOGD(sc, DBG_LOAD,
1001               "DMA free '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
1002               dma->msg, dma->vaddr, (void *)dma->paddr,
1003               dma->nseg, dma->size);
1004 #endif
1005
1006         DBASSERT(sc, (dma->tag != NULL), ("dma tag is NULL"));
1007
1008         bus_dmamap_sync(dma->tag, dma->map,
1009                         (BUS_DMASYNC_POSTREAD | BUS_DMASYNC_POSTWRITE));
1010         bus_dmamap_unload(dma->tag, dma->map);
1011         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
1012         bus_dma_tag_destroy(dma->tag);
1013     }
1014
1015     memset(dma, 0, sizeof(*dma));
1016 }
1017
1018 /*
1019  * These indirect read and write routines are only during init.
1020  * The locking is handled by the MCP.
1021  */
1022
1023 void
1024 bxe_reg_wr_ind(struct bxe_softc *sc,
1025                uint32_t         addr,
1026                uint32_t         val)
1027 {
1028     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1029     pci_write_config(sc->dev, PCICFG_GRC_DATA, val, 4);
1030     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1031 }
1032
1033 uint32_t
1034 bxe_reg_rd_ind(struct bxe_softc *sc,
1035                uint32_t         addr)
1036 {
1037     uint32_t val;
1038
1039     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1040     val = pci_read_config(sc->dev, PCICFG_GRC_DATA, 4);
1041     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1042
1043     return (val);
1044 }
1045
1046 #if 0
1047 void bxe_dp_dmae(struct bxe_softc *sc, struct dmae_command *dmae, int msglvl)
1048 {
1049     uint32_t src_type = dmae->opcode & DMAE_COMMAND_SRC;
1050
1051     switch (dmae->opcode & DMAE_COMMAND_DST) {
1052     case DMAE_CMD_DST_PCI:
1053         if (src_type == DMAE_CMD_SRC_PCI)
1054             DP(msglvl, "DMAE: opcode 0x%08x\n"
1055                "src [%x:%08x], len [%d*4], dst [%x:%08x]\n"
1056                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1057                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1058                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1059                dmae->comp_addr_hi, dmae->comp_addr_lo,
1060                dmae->comp_val);
1061         else
1062             DP(msglvl, "DMAE: opcode 0x%08x\n"
1063                "src [%08x], len [%d*4], dst [%x:%08x]\n"
1064                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1065                dmae->opcode, dmae->src_addr_lo >> 2,
1066                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1067                dmae->comp_addr_hi, dmae->comp_addr_lo,
1068                dmae->comp_val);
1069         break;
1070     case DMAE_CMD_DST_GRC:
1071         if (src_type == DMAE_CMD_SRC_PCI)
1072             DP(msglvl, "DMAE: opcode 0x%08x\n"
1073                "src [%x:%08x], len [%d*4], dst_addr [%08x]\n"
1074                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1075                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1076                dmae->len, dmae->dst_addr_lo >> 2,
1077                dmae->comp_addr_hi, dmae->comp_addr_lo,
1078                dmae->comp_val);
1079         else
1080             DP(msglvl, "DMAE: opcode 0x%08x\n"
1081                "src [%08x], len [%d*4], dst [%08x]\n"
1082                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1083                dmae->opcode, dmae->src_addr_lo >> 2,
1084                dmae->len, dmae->dst_addr_lo >> 2,
1085                dmae->comp_addr_hi, dmae->comp_addr_lo,
1086                dmae->comp_val);
1087         break;
1088     default:
1089         if (src_type == DMAE_CMD_SRC_PCI)
1090             DP(msglvl, "DMAE: opcode 0x%08x\n"
1091                "src_addr [%x:%08x]  len [%d * 4]  dst_addr [none]\n"
1092                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1093                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1094                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1095                dmae->comp_val);
1096         else
1097             DP(msglvl, "DMAE: opcode 0x%08x\n"
1098                "src_addr [%08x]  len [%d * 4]  dst_addr [none]\n"
1099                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1100                dmae->opcode, dmae->src_addr_lo >> 2,
1101                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1102                dmae->comp_val);
1103         break;
1104     }
1105
1106 }
1107 #endif
1108
1109 static int
1110 bxe_acquire_hw_lock(struct bxe_softc *sc,
1111                     uint32_t         resource)
1112 {
1113     uint32_t lock_status;
1114     uint32_t resource_bit = (1 << resource);
1115     int func = SC_FUNC(sc);
1116     uint32_t hw_lock_control_reg;
1117     int cnt;
1118
1119     /* validate the resource is within range */
1120     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1121         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1122         return (-1);
1123     }
1124
1125     if (func <= 5) {
1126         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1127     } else {
1128         hw_lock_control_reg =
1129                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1130     }
1131
1132     /* validate the resource is not already taken */
1133     lock_status = REG_RD(sc, hw_lock_control_reg);
1134     if (lock_status & resource_bit) {
1135         BLOGE(sc, "resource in use (status 0x%x bit 0x%x)\n",
1136               lock_status, resource_bit);
1137         return (-1);
1138     }
1139
1140     /* try every 5ms for 5 seconds */
1141     for (cnt = 0; cnt < 1000; cnt++) {
1142         REG_WR(sc, (hw_lock_control_reg + 4), resource_bit);
1143         lock_status = REG_RD(sc, hw_lock_control_reg);
1144         if (lock_status & resource_bit) {
1145             return (0);
1146         }
1147         DELAY(5000);
1148     }
1149
1150     BLOGE(sc, "Resource lock timeout!\n");
1151     return (-1);
1152 }
1153
1154 static int
1155 bxe_release_hw_lock(struct bxe_softc *sc,
1156                     uint32_t         resource)
1157 {
1158     uint32_t lock_status;
1159     uint32_t resource_bit = (1 << resource);
1160     int func = SC_FUNC(sc);
1161     uint32_t hw_lock_control_reg;
1162
1163     /* validate the resource is within range */
1164     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1165         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1166         return (-1);
1167     }
1168
1169     if (func <= 5) {
1170         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1171     } else {
1172         hw_lock_control_reg =
1173                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1174     }
1175
1176     /* validate the resource is currently taken */
1177     lock_status = REG_RD(sc, hw_lock_control_reg);
1178     if (!(lock_status & resource_bit)) {
1179         BLOGE(sc, "resource not in use (status 0x%x bit 0x%x)\n",
1180               lock_status, resource_bit);
1181         return (-1);
1182     }
1183
1184     REG_WR(sc, hw_lock_control_reg, resource_bit);
1185     return (0);
1186 }
1187 static void bxe_acquire_phy_lock(struct bxe_softc *sc)
1188 {
1189         BXE_PHY_LOCK(sc);
1190         bxe_acquire_hw_lock(sc,HW_LOCK_RESOURCE_MDIO);
1191 }
1192
1193 static void bxe_release_phy_lock(struct bxe_softc *sc)
1194 {
1195         bxe_release_hw_lock(sc,HW_LOCK_RESOURCE_MDIO);
1196         BXE_PHY_UNLOCK(sc);
1197 }
1198 /*
1199  * Per pf misc lock must be acquired before the per port mcp lock. Otherwise,
1200  * had we done things the other way around, if two pfs from the same port
1201  * would attempt to access nvram at the same time, we could run into a
1202  * scenario such as:
1203  * pf A takes the port lock.
1204  * pf B succeeds in taking the same lock since they are from the same port.
1205  * pf A takes the per pf misc lock. Performs eeprom access.
1206  * pf A finishes. Unlocks the per pf misc lock.
1207  * Pf B takes the lock and proceeds to perform it's own access.
1208  * pf A unlocks the per port lock, while pf B is still working (!).
1209  * mcp takes the per port lock and corrupts pf B's access (and/or has it's own
1210  * access corrupted by pf B).*
1211  */
1212 static int
1213 bxe_acquire_nvram_lock(struct bxe_softc *sc)
1214 {
1215     int port = SC_PORT(sc);
1216     int count, i;
1217     uint32_t val = 0;
1218
1219     /* acquire HW lock: protect against other PFs in PF Direct Assignment */
1220     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1221
1222     /* adjust timeout for emulation/FPGA */
1223     count = NVRAM_TIMEOUT_COUNT;
1224     if (CHIP_REV_IS_SLOW(sc)) {
1225         count *= 100;
1226     }
1227
1228     /* request access to nvram interface */
1229     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1230            (MCPR_NVM_SW_ARB_ARB_REQ_SET1 << port));
1231
1232     for (i = 0; i < count*10; i++) {
1233         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1234         if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1235             break;
1236         }
1237
1238         DELAY(5);
1239     }
1240
1241     if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1242         BLOGE(sc, "Cannot get access to nvram interface\n");
1243         return (-1);
1244     }
1245
1246     return (0);
1247 }
1248
1249 static int
1250 bxe_release_nvram_lock(struct bxe_softc *sc)
1251 {
1252     int port = SC_PORT(sc);
1253     int count, i;
1254     uint32_t val = 0;
1255
1256     /* adjust timeout for emulation/FPGA */
1257     count = NVRAM_TIMEOUT_COUNT;
1258     if (CHIP_REV_IS_SLOW(sc)) {
1259         count *= 100;
1260     }
1261
1262     /* relinquish nvram interface */
1263     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1264            (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << port));
1265
1266     for (i = 0; i < count*10; i++) {
1267         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1268         if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1269             break;
1270         }
1271
1272         DELAY(5);
1273     }
1274
1275     if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1276         BLOGE(sc, "Cannot free access to nvram interface\n");
1277         return (-1);
1278     }
1279
1280     /* release HW lock: protect against other PFs in PF Direct Assignment */
1281     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1282
1283     return (0);
1284 }
1285
1286 static void
1287 bxe_enable_nvram_access(struct bxe_softc *sc)
1288 {
1289     uint32_t val;
1290
1291     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1292
1293     /* enable both bits, even on read */
1294     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1295            (val | MCPR_NVM_ACCESS_ENABLE_EN | MCPR_NVM_ACCESS_ENABLE_WR_EN));
1296 }
1297
1298 static void
1299 bxe_disable_nvram_access(struct bxe_softc *sc)
1300 {
1301     uint32_t val;
1302
1303     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1304
1305     /* disable both bits, even after read */
1306     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1307            (val & ~(MCPR_NVM_ACCESS_ENABLE_EN |
1308                     MCPR_NVM_ACCESS_ENABLE_WR_EN)));
1309 }
1310
1311 static int
1312 bxe_nvram_read_dword(struct bxe_softc *sc,
1313                      uint32_t         offset,
1314                      uint32_t         *ret_val,
1315                      uint32_t         cmd_flags)
1316 {
1317     int count, i, rc;
1318     uint32_t val;
1319
1320     /* build the command word */
1321     cmd_flags |= MCPR_NVM_COMMAND_DOIT;
1322
1323     /* need to clear DONE bit separately */
1324     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1325
1326     /* address of the NVRAM to read from */
1327     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1328            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1329
1330     /* issue a read command */
1331     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1332
1333     /* adjust timeout for emulation/FPGA */
1334     count = NVRAM_TIMEOUT_COUNT;
1335     if (CHIP_REV_IS_SLOW(sc)) {
1336         count *= 100;
1337     }
1338
1339     /* wait for completion */
1340     *ret_val = 0;
1341     rc = -1;
1342     for (i = 0; i < count; i++) {
1343         DELAY(5);
1344         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1345
1346         if (val & MCPR_NVM_COMMAND_DONE) {
1347             val = REG_RD(sc, MCP_REG_MCPR_NVM_READ);
1348             /* we read nvram data in cpu order
1349              * but ethtool sees it as an array of bytes
1350              * converting to big-endian will do the work
1351              */
1352             *ret_val = htobe32(val);
1353             rc = 0;
1354             break;
1355         }
1356     }
1357
1358     if (rc == -1) {
1359         BLOGE(sc, "nvram read timeout expired\n");
1360     }
1361
1362     return (rc);
1363 }
1364
1365 static int
1366 bxe_nvram_read(struct bxe_softc *sc,
1367                uint32_t         offset,
1368                uint8_t          *ret_buf,
1369                int              buf_size)
1370 {
1371     uint32_t cmd_flags;
1372     uint32_t val;
1373     int rc;
1374
1375     if ((offset & 0x03) || (buf_size & 0x03) || (buf_size == 0)) {
1376         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1377               offset, buf_size);
1378         return (-1);
1379     }
1380
1381     if ((offset + buf_size) > sc->devinfo.flash_size) {
1382         BLOGE(sc, "Invalid parameter, "
1383                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1384               offset, buf_size, sc->devinfo.flash_size);
1385         return (-1);
1386     }
1387
1388     /* request access to nvram interface */
1389     rc = bxe_acquire_nvram_lock(sc);
1390     if (rc) {
1391         return (rc);
1392     }
1393
1394     /* enable access to nvram interface */
1395     bxe_enable_nvram_access(sc);
1396
1397     /* read the first word(s) */
1398     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1399     while ((buf_size > sizeof(uint32_t)) && (rc == 0)) {
1400         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1401         memcpy(ret_buf, &val, 4);
1402
1403         /* advance to the next dword */
1404         offset += sizeof(uint32_t);
1405         ret_buf += sizeof(uint32_t);
1406         buf_size -= sizeof(uint32_t);
1407         cmd_flags = 0;
1408     }
1409
1410     if (rc == 0) {
1411         cmd_flags |= MCPR_NVM_COMMAND_LAST;
1412         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1413         memcpy(ret_buf, &val, 4);
1414     }
1415
1416     /* disable access to nvram interface */
1417     bxe_disable_nvram_access(sc);
1418     bxe_release_nvram_lock(sc);
1419
1420     return (rc);
1421 }
1422
1423 static int
1424 bxe_nvram_write_dword(struct bxe_softc *sc,
1425                       uint32_t         offset,
1426                       uint32_t         val,
1427                       uint32_t         cmd_flags)
1428 {
1429     int count, i, rc;
1430
1431     /* build the command word */
1432     cmd_flags |= (MCPR_NVM_COMMAND_DOIT | MCPR_NVM_COMMAND_WR);
1433
1434     /* need to clear DONE bit separately */
1435     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1436
1437     /* write the data */
1438     REG_WR(sc, MCP_REG_MCPR_NVM_WRITE, val);
1439
1440     /* address of the NVRAM to write to */
1441     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1442            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1443
1444     /* issue the write command */
1445     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1446
1447     /* adjust timeout for emulation/FPGA */
1448     count = NVRAM_TIMEOUT_COUNT;
1449     if (CHIP_REV_IS_SLOW(sc)) {
1450         count *= 100;
1451     }
1452
1453     /* wait for completion */
1454     rc = -1;
1455     for (i = 0; i < count; i++) {
1456         DELAY(5);
1457         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1458         if (val & MCPR_NVM_COMMAND_DONE) {
1459             rc = 0;
1460             break;
1461         }
1462     }
1463
1464     if (rc == -1) {
1465         BLOGE(sc, "nvram write timeout expired\n");
1466     }
1467
1468     return (rc);
1469 }
1470
1471 #define BYTE_OFFSET(offset) (8 * (offset & 0x03))
1472
1473 static int
1474 bxe_nvram_write1(struct bxe_softc *sc,
1475                  uint32_t         offset,
1476                  uint8_t          *data_buf,
1477                  int              buf_size)
1478 {
1479     uint32_t cmd_flags;
1480     uint32_t align_offset;
1481     uint32_t val;
1482     int rc;
1483
1484     if ((offset + buf_size) > sc->devinfo.flash_size) {
1485         BLOGE(sc, "Invalid parameter, "
1486                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1487               offset, buf_size, sc->devinfo.flash_size);
1488         return (-1);
1489     }
1490
1491     /* request access to nvram interface */
1492     rc = bxe_acquire_nvram_lock(sc);
1493     if (rc) {
1494         return (rc);
1495     }
1496
1497     /* enable access to nvram interface */
1498     bxe_enable_nvram_access(sc);
1499
1500     cmd_flags = (MCPR_NVM_COMMAND_FIRST | MCPR_NVM_COMMAND_LAST);
1501     align_offset = (offset & ~0x03);
1502     rc = bxe_nvram_read_dword(sc, align_offset, &val, cmd_flags);
1503
1504     if (rc == 0) {
1505         val &= ~(0xff << BYTE_OFFSET(offset));
1506         val |= (*data_buf << BYTE_OFFSET(offset));
1507
1508         /* nvram data is returned as an array of bytes
1509          * convert it back to cpu order
1510          */
1511         val = be32toh(val);
1512
1513         rc = bxe_nvram_write_dword(sc, align_offset, val, cmd_flags);
1514     }
1515
1516     /* disable access to nvram interface */
1517     bxe_disable_nvram_access(sc);
1518     bxe_release_nvram_lock(sc);
1519
1520     return (rc);
1521 }
1522
1523 static int
1524 bxe_nvram_write(struct bxe_softc *sc,
1525                 uint32_t         offset,
1526                 uint8_t          *data_buf,
1527                 int              buf_size)
1528 {
1529     uint32_t cmd_flags;
1530     uint32_t val;
1531     uint32_t written_so_far;
1532     int rc;
1533
1534     if (buf_size == 1) {
1535         return (bxe_nvram_write1(sc, offset, data_buf, buf_size));
1536     }
1537
1538     if ((offset & 0x03) || (buf_size & 0x03) /* || (buf_size == 0) */) {
1539         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1540               offset, buf_size);
1541         return (-1);
1542     }
1543
1544     if (buf_size == 0) {
1545         return (0); /* nothing to do */
1546     }
1547
1548     if ((offset + buf_size) > sc->devinfo.flash_size) {
1549         BLOGE(sc, "Invalid parameter, "
1550                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1551               offset, buf_size, sc->devinfo.flash_size);
1552         return (-1);
1553     }
1554
1555     /* request access to nvram interface */
1556     rc = bxe_acquire_nvram_lock(sc);
1557     if (rc) {
1558         return (rc);
1559     }
1560
1561     /* enable access to nvram interface */
1562     bxe_enable_nvram_access(sc);
1563
1564     written_so_far = 0;
1565     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1566     while ((written_so_far < buf_size) && (rc == 0)) {
1567         if (written_so_far == (buf_size - sizeof(uint32_t))) {
1568             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1569         } else if (((offset + 4) % NVRAM_PAGE_SIZE) == 0) {
1570             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1571         } else if ((offset % NVRAM_PAGE_SIZE) == 0) {
1572             cmd_flags |= MCPR_NVM_COMMAND_FIRST;
1573         }
1574
1575         memcpy(&val, data_buf, 4);
1576
1577         rc = bxe_nvram_write_dword(sc, offset, val, cmd_flags);
1578
1579         /* advance to the next dword */
1580         offset += sizeof(uint32_t);
1581         data_buf += sizeof(uint32_t);
1582         written_so_far += sizeof(uint32_t);
1583         cmd_flags = 0;
1584     }
1585
1586     /* disable access to nvram interface */
1587     bxe_disable_nvram_access(sc);
1588     bxe_release_nvram_lock(sc);
1589
1590     return (rc);
1591 }
1592
1593 /* copy command into DMAE command memory and set DMAE command Go */
1594 void
1595 bxe_post_dmae(struct bxe_softc    *sc,
1596               struct dmae_command *dmae,
1597               int                 idx)
1598 {
1599     uint32_t cmd_offset;
1600     int i;
1601
1602     cmd_offset = (DMAE_REG_CMD_MEM + (sizeof(struct dmae_command) * idx));
1603     for (i = 0; i < ((sizeof(struct dmae_command) / 4)); i++) {
1604         REG_WR(sc, (cmd_offset + (i * 4)), *(((uint32_t *)dmae) + i));
1605     }
1606
1607     REG_WR(sc, dmae_reg_go_c[idx], 1);
1608 }
1609
1610 uint32_t
1611 bxe_dmae_opcode_add_comp(uint32_t opcode,
1612                          uint8_t  comp_type)
1613 {
1614     return (opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
1615                       DMAE_COMMAND_C_TYPE_ENABLE));
1616 }
1617
1618 uint32_t
1619 bxe_dmae_opcode_clr_src_reset(uint32_t opcode)
1620 {
1621     return (opcode & ~DMAE_COMMAND_SRC_RESET);
1622 }
1623
1624 uint32_t
1625 bxe_dmae_opcode(struct bxe_softc *sc,
1626                 uint8_t          src_type,
1627                 uint8_t          dst_type,
1628                 uint8_t          with_comp,
1629                 uint8_t          comp_type)
1630 {
1631     uint32_t opcode = 0;
1632
1633     opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
1634                (dst_type << DMAE_COMMAND_DST_SHIFT));
1635
1636     opcode |= (DMAE_COMMAND_SRC_RESET | DMAE_COMMAND_DST_RESET);
1637
1638     opcode |= (SC_PORT(sc) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
1639
1640     opcode |= ((SC_VN(sc) << DMAE_COMMAND_E1HVN_SHIFT) |
1641                (SC_VN(sc) << DMAE_COMMAND_DST_VN_SHIFT));
1642
1643     opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
1644
1645 #ifdef __BIG_ENDIAN
1646     opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
1647 #else
1648     opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
1649 #endif
1650
1651     if (with_comp) {
1652         opcode = bxe_dmae_opcode_add_comp(opcode, comp_type);
1653     }
1654
1655     return (opcode);
1656 }
1657
1658 static void
1659 bxe_prep_dmae_with_comp(struct bxe_softc    *sc,
1660                         struct dmae_command *dmae,
1661                         uint8_t             src_type,
1662                         uint8_t             dst_type)
1663 {
1664     memset(dmae, 0, sizeof(struct dmae_command));
1665
1666     /* set the opcode */
1667     dmae->opcode = bxe_dmae_opcode(sc, src_type, dst_type,
1668                                    TRUE, DMAE_COMP_PCI);
1669
1670     /* fill in the completion parameters */
1671     dmae->comp_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_comp));
1672     dmae->comp_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_comp));
1673     dmae->comp_val     = DMAE_COMP_VAL;
1674 }
1675
1676 /* issue a DMAE command over the init channel and wait for completion */
1677 static int
1678 bxe_issue_dmae_with_comp(struct bxe_softc    *sc,
1679                          struct dmae_command *dmae)
1680 {
1681     uint32_t *wb_comp = BXE_SP(sc, wb_comp);
1682     int timeout = CHIP_REV_IS_SLOW(sc) ? 400000 : 4000;
1683
1684     BXE_DMAE_LOCK(sc);
1685
1686     /* reset completion */
1687     *wb_comp = 0;
1688
1689     /* post the command on the channel used for initializations */
1690     bxe_post_dmae(sc, dmae, INIT_DMAE_C(sc));
1691
1692     /* wait for completion */
1693     DELAY(5);
1694
1695     while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
1696         if (!timeout ||
1697             (sc->recovery_state != BXE_RECOVERY_DONE &&
1698              sc->recovery_state != BXE_RECOVERY_NIC_LOADING)) {
1699             BLOGE(sc, "DMAE timeout!\n");
1700             BXE_DMAE_UNLOCK(sc);
1701             return (DMAE_TIMEOUT);
1702         }
1703
1704         timeout--;
1705         DELAY(50);
1706     }
1707
1708     if (*wb_comp & DMAE_PCI_ERR_FLAG) {
1709         BLOGE(sc, "DMAE PCI error!\n");
1710         BXE_DMAE_UNLOCK(sc);
1711         return (DMAE_PCI_ERROR);
1712     }
1713
1714     BXE_DMAE_UNLOCK(sc);
1715     return (0);
1716 }
1717
1718 void
1719 bxe_read_dmae(struct bxe_softc *sc,
1720               uint32_t         src_addr,
1721               uint32_t         len32)
1722 {
1723     struct dmae_command dmae;
1724     uint32_t *data;
1725     int i, rc;
1726
1727     DBASSERT(sc, (len32 <= 4), ("DMAE read length is %d", len32));
1728
1729     if (!sc->dmae_ready) {
1730         data = BXE_SP(sc, wb_data[0]);
1731
1732         for (i = 0; i < len32; i++) {
1733             data[i] = (CHIP_IS_E1(sc)) ?
1734                           bxe_reg_rd_ind(sc, (src_addr + (i * 4))) :
1735                           REG_RD(sc, (src_addr + (i * 4)));
1736         }
1737
1738         return;
1739     }
1740
1741     /* set opcode and fixed command fields */
1742     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
1743
1744     /* fill in addresses and len */
1745     dmae.src_addr_lo = (src_addr >> 2); /* GRC addr has dword resolution */
1746     dmae.src_addr_hi = 0;
1747     dmae.dst_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_data));
1748     dmae.dst_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_data));
1749     dmae.len         = len32;
1750
1751     /* issue the command and wait for completion */
1752     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1753         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1754     };
1755 }
1756
1757 void
1758 bxe_write_dmae(struct bxe_softc *sc,
1759                bus_addr_t       dma_addr,
1760                uint32_t         dst_addr,
1761                uint32_t         len32)
1762 {
1763     struct dmae_command dmae;
1764     int rc;
1765
1766     if (!sc->dmae_ready) {
1767         DBASSERT(sc, (len32 <= 4), ("DMAE not ready and length is %d", len32));
1768
1769         if (CHIP_IS_E1(sc)) {
1770             ecore_init_ind_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1771         } else {
1772             ecore_init_str_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1773         }
1774
1775         return;
1776     }
1777
1778     /* set opcode and fixed command fields */
1779     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
1780
1781     /* fill in addresses and len */
1782     dmae.src_addr_lo = U64_LO(dma_addr);
1783     dmae.src_addr_hi = U64_HI(dma_addr);
1784     dmae.dst_addr_lo = (dst_addr >> 2); /* GRC addr has dword resolution */
1785     dmae.dst_addr_hi = 0;
1786     dmae.len         = len32;
1787
1788     /* issue the command and wait for completion */
1789     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1790         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1791     }
1792 }
1793
1794 void
1795 bxe_write_dmae_phys_len(struct bxe_softc *sc,
1796                         bus_addr_t       phys_addr,
1797                         uint32_t         addr,
1798                         uint32_t         len)
1799 {
1800     int dmae_wr_max = DMAE_LEN32_WR_MAX(sc);
1801     int offset = 0;
1802
1803     while (len > dmae_wr_max) {
1804         bxe_write_dmae(sc,
1805                        (phys_addr + offset), /* src DMA address */
1806                        (addr + offset),      /* dst GRC address */
1807                        dmae_wr_max);
1808         offset += (dmae_wr_max * 4);
1809         len -= dmae_wr_max;
1810     }
1811
1812     bxe_write_dmae(sc,
1813                    (phys_addr + offset), /* src DMA address */
1814                    (addr + offset),      /* dst GRC address */
1815                    len);
1816 }
1817
1818 void
1819 bxe_set_ctx_validation(struct bxe_softc   *sc,
1820                        struct eth_context *cxt,
1821                        uint32_t           cid)
1822 {
1823     /* ustorm cxt validation */
1824     cxt->ustorm_ag_context.cdu_usage =
1825         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1826             CDU_REGION_NUMBER_UCM_AG, ETH_CONNECTION_TYPE);
1827     /* xcontext validation */
1828     cxt->xstorm_ag_context.cdu_reserved =
1829         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1830             CDU_REGION_NUMBER_XCM_AG, ETH_CONNECTION_TYPE);
1831 }
1832
1833 static void
1834 bxe_storm_memset_hc_timeout(struct bxe_softc *sc,
1835                             uint8_t          port,
1836                             uint8_t          fw_sb_id,
1837                             uint8_t          sb_index,
1838                             uint8_t          ticks)
1839 {
1840     uint32_t addr =
1841         (BAR_CSTRORM_INTMEM +
1842          CSTORM_STATUS_BLOCK_DATA_TIMEOUT_OFFSET(fw_sb_id, sb_index));
1843
1844     REG_WR8(sc, addr, ticks);
1845
1846     BLOGD(sc, DBG_LOAD,
1847           "port %d fw_sb_id %d sb_index %d ticks %d\n",
1848           port, fw_sb_id, sb_index, ticks);
1849 }
1850
1851 static void
1852 bxe_storm_memset_hc_disable(struct bxe_softc *sc,
1853                             uint8_t          port,
1854                             uint16_t         fw_sb_id,
1855                             uint8_t          sb_index,
1856                             uint8_t          disable)
1857 {
1858     uint32_t enable_flag =
1859         (disable) ? 0 : (1 << HC_INDEX_DATA_HC_ENABLED_SHIFT);
1860     uint32_t addr =
1861         (BAR_CSTRORM_INTMEM +
1862          CSTORM_STATUS_BLOCK_DATA_FLAGS_OFFSET(fw_sb_id, sb_index));
1863     uint8_t flags;
1864
1865     /* clear and set */
1866     flags = REG_RD8(sc, addr);
1867     flags &= ~HC_INDEX_DATA_HC_ENABLED;
1868     flags |= enable_flag;
1869     REG_WR8(sc, addr, flags);
1870
1871     BLOGD(sc, DBG_LOAD,
1872           "port %d fw_sb_id %d sb_index %d disable %d\n",
1873           port, fw_sb_id, sb_index, disable);
1874 }
1875
1876 void
1877 bxe_update_coalesce_sb_index(struct bxe_softc *sc,
1878                              uint8_t          fw_sb_id,
1879                              uint8_t          sb_index,
1880                              uint8_t          disable,
1881                              uint16_t         usec)
1882 {
1883     int port = SC_PORT(sc);
1884     uint8_t ticks = (usec / 4); /* XXX ??? */
1885
1886     bxe_storm_memset_hc_timeout(sc, port, fw_sb_id, sb_index, ticks);
1887
1888     disable = (disable) ? 1 : ((usec) ? 0 : 1);
1889     bxe_storm_memset_hc_disable(sc, port, fw_sb_id, sb_index, disable);
1890 }
1891
1892 void
1893 elink_cb_udelay(struct bxe_softc *sc,
1894                 uint32_t         usecs)
1895 {
1896     DELAY(usecs);
1897 }
1898
1899 uint32_t
1900 elink_cb_reg_read(struct bxe_softc *sc,
1901                   uint32_t         reg_addr)
1902 {
1903     return (REG_RD(sc, reg_addr));
1904 }
1905
1906 void
1907 elink_cb_reg_write(struct bxe_softc *sc,
1908                    uint32_t         reg_addr,
1909                    uint32_t         val)
1910 {
1911     REG_WR(sc, reg_addr, val);
1912 }
1913
1914 void
1915 elink_cb_reg_wb_write(struct bxe_softc *sc,
1916                       uint32_t         offset,
1917                       uint32_t         *wb_write,
1918                       uint16_t         len)
1919 {
1920     REG_WR_DMAE(sc, offset, wb_write, len);
1921 }
1922
1923 void
1924 elink_cb_reg_wb_read(struct bxe_softc *sc,
1925                      uint32_t         offset,
1926                      uint32_t         *wb_write,
1927                      uint16_t         len)
1928 {
1929     REG_RD_DMAE(sc, offset, wb_write, len);
1930 }
1931
1932 uint8_t
1933 elink_cb_path_id(struct bxe_softc *sc)
1934 {
1935     return (SC_PATH(sc));
1936 }
1937
1938 void
1939 elink_cb_event_log(struct bxe_softc     *sc,
1940                    const elink_log_id_t elink_log_id,
1941                    ...)
1942 {
1943     /* XXX */
1944 #if 0
1945     //va_list ap;
1946     va_start(ap, elink_log_id);
1947     _XXX_(sc, lm_log_id, ap);
1948     va_end(ap);
1949 #endif
1950     BLOGI(sc, "ELINK EVENT LOG (%d)\n", elink_log_id);
1951 }
1952
1953 static int
1954 bxe_set_spio(struct bxe_softc *sc,
1955              int              spio,
1956              uint32_t         mode)
1957 {
1958     uint32_t spio_reg;
1959
1960     /* Only 2 SPIOs are configurable */
1961     if ((spio != MISC_SPIO_SPIO4) && (spio != MISC_SPIO_SPIO5)) {
1962         BLOGE(sc, "Invalid SPIO 0x%x\n", spio);
1963         return (-1);
1964     }
1965
1966     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1967
1968     /* read SPIO and mask except the float bits */
1969     spio_reg = (REG_RD(sc, MISC_REG_SPIO) & MISC_SPIO_FLOAT);
1970
1971     switch (mode) {
1972     case MISC_SPIO_OUTPUT_LOW:
1973         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output low\n", spio);
1974         /* clear FLOAT and set CLR */
1975         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1976         spio_reg |=  (spio << MISC_SPIO_CLR_POS);
1977         break;
1978
1979     case MISC_SPIO_OUTPUT_HIGH:
1980         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output high\n", spio);
1981         /* clear FLOAT and set SET */
1982         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1983         spio_reg |=  (spio << MISC_SPIO_SET_POS);
1984         break;
1985
1986     case MISC_SPIO_INPUT_HI_Z:
1987         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> input\n", spio);
1988         /* set FLOAT */
1989         spio_reg |= (spio << MISC_SPIO_FLOAT_POS);
1990         break;
1991
1992     default:
1993         break;
1994     }
1995
1996     REG_WR(sc, MISC_REG_SPIO, spio_reg);
1997     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1998
1999     return (0);
2000 }
2001
2002 static int
2003 bxe_gpio_read(struct bxe_softc *sc,
2004               int              gpio_num,
2005               uint8_t          port)
2006 {
2007     /* The GPIO should be swapped if swap register is set and active */
2008     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2009                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2010     int gpio_shift = (gpio_num +
2011                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2012     uint32_t gpio_mask = (1 << gpio_shift);
2013     uint32_t gpio_reg;
2014
2015     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2016         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2017         return (-1);
2018     }
2019
2020     /* read GPIO value */
2021     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2022
2023     /* get the requested pin value */
2024     return ((gpio_reg & gpio_mask) == gpio_mask) ? 1 : 0;
2025 }
2026
2027 static int
2028 bxe_gpio_write(struct bxe_softc *sc,
2029                int              gpio_num,
2030                uint32_t         mode,
2031                uint8_t          port)
2032 {
2033     /* The GPIO should be swapped if swap register is set and active */
2034     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2035                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2036     int gpio_shift = (gpio_num +
2037                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2038     uint32_t gpio_mask = (1 << gpio_shift);
2039     uint32_t gpio_reg;
2040
2041     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2042         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2043         return (-1);
2044     }
2045
2046     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2047
2048     /* read GPIO and mask except the float bits */
2049     gpio_reg = (REG_RD(sc, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
2050
2051     switch (mode) {
2052     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2053         BLOGD(sc, DBG_PHY,
2054               "Set GPIO %d (shift %d) -> output low\n",
2055               gpio_num, gpio_shift);
2056         /* clear FLOAT and set CLR */
2057         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2058         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
2059         break;
2060
2061     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2062         BLOGD(sc, DBG_PHY,
2063               "Set GPIO %d (shift %d) -> output high\n",
2064               gpio_num, gpio_shift);
2065         /* clear FLOAT and set SET */
2066         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2067         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
2068         break;
2069
2070     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2071         BLOGD(sc, DBG_PHY,
2072               "Set GPIO %d (shift %d) -> input\n",
2073               gpio_num, gpio_shift);
2074         /* set FLOAT */
2075         gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2076         break;
2077
2078     default:
2079         break;
2080     }
2081
2082     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2083     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2084
2085     return (0);
2086 }
2087
2088 static int
2089 bxe_gpio_mult_write(struct bxe_softc *sc,
2090                     uint8_t          pins,
2091                     uint32_t         mode)
2092 {
2093     uint32_t gpio_reg;
2094
2095     /* any port swapping should be handled by caller */
2096
2097     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2098
2099     /* read GPIO and mask except the float bits */
2100     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2101     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2102     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
2103     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
2104
2105     switch (mode) {
2106     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2107         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output low\n", pins);
2108         /* set CLR */
2109         gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
2110         break;
2111
2112     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2113         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output high\n", pins);
2114         /* set SET */
2115         gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
2116         break;
2117
2118     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2119         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> input\n", pins);
2120         /* set FLOAT */
2121         gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2122         break;
2123
2124     default:
2125         BLOGE(sc, "Invalid GPIO mode assignment %d\n", mode);
2126         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2127         return (-1);
2128     }
2129
2130     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2131     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2132
2133     return (0);
2134 }
2135
2136 static int
2137 bxe_gpio_int_write(struct bxe_softc *sc,
2138                    int              gpio_num,
2139                    uint32_t         mode,
2140                    uint8_t          port)
2141 {
2142     /* The GPIO should be swapped if swap register is set and active */
2143     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2144                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2145     int gpio_shift = (gpio_num +
2146                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2147     uint32_t gpio_mask = (1 << gpio_shift);
2148     uint32_t gpio_reg;
2149
2150     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2151         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2152         return (-1);
2153     }
2154
2155     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2156
2157     /* read GPIO int */
2158     gpio_reg = REG_RD(sc, MISC_REG_GPIO_INT);
2159
2160     switch (mode) {
2161     case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2162         BLOGD(sc, DBG_PHY,
2163               "Clear GPIO INT %d (shift %d) -> output low\n",
2164               gpio_num, gpio_shift);
2165         /* clear SET and set CLR */
2166         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2167         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2168         break;
2169
2170     case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2171         BLOGD(sc, DBG_PHY,
2172               "Set GPIO INT %d (shift %d) -> output high\n",
2173               gpio_num, gpio_shift);
2174         /* clear CLR and set SET */
2175         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2176         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2177         break;
2178
2179     default:
2180         break;
2181     }
2182
2183     REG_WR(sc, MISC_REG_GPIO_INT, gpio_reg);
2184     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2185
2186     return (0);
2187 }
2188
2189 uint32_t
2190 elink_cb_gpio_read(struct bxe_softc *sc,
2191                    uint16_t         gpio_num,
2192                    uint8_t          port)
2193 {
2194     return (bxe_gpio_read(sc, gpio_num, port));
2195 }
2196
2197 uint8_t
2198 elink_cb_gpio_write(struct bxe_softc *sc,
2199                     uint16_t         gpio_num,
2200                     uint8_t          mode, /* 0=low 1=high */
2201                     uint8_t          port)
2202 {
2203     return (bxe_gpio_write(sc, gpio_num, mode, port));
2204 }
2205
2206 uint8_t
2207 elink_cb_gpio_mult_write(struct bxe_softc *sc,
2208                          uint8_t          pins,
2209                          uint8_t          mode) /* 0=low 1=high */
2210 {
2211     return (bxe_gpio_mult_write(sc, pins, mode));
2212 }
2213
2214 uint8_t
2215 elink_cb_gpio_int_write(struct bxe_softc *sc,
2216                         uint16_t         gpio_num,
2217                         uint8_t          mode, /* 0=low 1=high */
2218                         uint8_t          port)
2219 {
2220     return (bxe_gpio_int_write(sc, gpio_num, mode, port));
2221 }
2222
2223 void
2224 elink_cb_notify_link_changed(struct bxe_softc *sc)
2225 {
2226     REG_WR(sc, (MISC_REG_AEU_GENERAL_ATTN_12 +
2227                 (SC_FUNC(sc) * sizeof(uint32_t))), 1);
2228 }
2229
2230 /* send the MCP a request, block until there is a reply */
2231 uint32_t
2232 elink_cb_fw_command(struct bxe_softc *sc,
2233                     uint32_t         command,
2234                     uint32_t         param)
2235 {
2236     int mb_idx = SC_FW_MB_IDX(sc);
2237     uint32_t seq;
2238     uint32_t rc = 0;
2239     uint32_t cnt = 1;
2240     uint8_t delay = CHIP_REV_IS_SLOW(sc) ? 100 : 10;
2241
2242     BXE_FWMB_LOCK(sc);
2243
2244     seq = ++sc->fw_seq;
2245     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_param, param);
2246     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_header, (command | seq));
2247
2248     BLOGD(sc, DBG_PHY,
2249           "wrote command 0x%08x to FW MB param 0x%08x\n",
2250           (command | seq), param);
2251
2252     /* Let the FW do it's magic. GIve it up to 5 seconds... */
2253     do {
2254         DELAY(delay * 1000);
2255         rc = SHMEM_RD(sc, func_mb[mb_idx].fw_mb_header);
2256     } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2257
2258     BLOGD(sc, DBG_PHY,
2259           "[after %d ms] read 0x%x seq 0x%x from FW MB\n",
2260           cnt*delay, rc, seq);
2261
2262     /* is this a reply to our command? */
2263     if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK)) {
2264         rc &= FW_MSG_CODE_MASK;
2265     } else {
2266         /* Ruh-roh! */
2267         BLOGE(sc, "FW failed to respond!\n");
2268         // XXX bxe_fw_dump(sc);
2269         rc = 0;
2270     }
2271
2272     BXE_FWMB_UNLOCK(sc);
2273     return (rc);
2274 }
2275
2276 static uint32_t
2277 bxe_fw_command(struct bxe_softc *sc,
2278                uint32_t         command,
2279                uint32_t         param)
2280 {
2281     return (elink_cb_fw_command(sc, command, param));
2282 }
2283
2284 static void
2285 __storm_memset_dma_mapping(struct bxe_softc *sc,
2286                            uint32_t         addr,
2287                            bus_addr_t       mapping)
2288 {
2289     REG_WR(sc, addr, U64_LO(mapping));
2290     REG_WR(sc, (addr + 4), U64_HI(mapping));
2291 }
2292
2293 static void
2294 storm_memset_spq_addr(struct bxe_softc *sc,
2295                       bus_addr_t       mapping,
2296                       uint16_t         abs_fid)
2297 {
2298     uint32_t addr = (XSEM_REG_FAST_MEMORY +
2299                      XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid));
2300     __storm_memset_dma_mapping(sc, addr, mapping);
2301 }
2302
2303 static void
2304 storm_memset_vf_to_pf(struct bxe_softc *sc,
2305                       uint16_t         abs_fid,
2306                       uint16_t         pf_id)
2307 {
2308     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2309     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2310     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2311     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2312 }
2313
2314 static void
2315 storm_memset_func_en(struct bxe_softc *sc,
2316                      uint16_t         abs_fid,
2317                      uint8_t          enable)
2318 {
2319     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2320     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2321     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2322     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2323 }
2324
2325 static void
2326 storm_memset_eq_data(struct bxe_softc       *sc,
2327                      struct event_ring_data *eq_data,
2328                      uint16_t               pfid)
2329 {
2330     uint32_t addr;
2331     size_t size;
2332
2333     addr = (BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid));
2334     size = sizeof(struct event_ring_data);
2335     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)eq_data);
2336 }
2337
2338 static void
2339 storm_memset_eq_prod(struct bxe_softc *sc,
2340                      uint16_t         eq_prod,
2341                      uint16_t         pfid)
2342 {
2343     uint32_t addr = (BAR_CSTRORM_INTMEM +
2344                      CSTORM_EVENT_RING_PROD_OFFSET(pfid));
2345     REG_WR16(sc, addr, eq_prod);
2346 }
2347
2348 /*
2349  * Post a slowpath command.
2350  *
2351  * A slowpath command is used to propogate a configuration change through
2352  * the controller in a controlled manner, allowing each STORM processor and
2353  * other H/W blocks to phase in the change.  The commands sent on the
2354  * slowpath are referred to as ramrods.  Depending on the ramrod used the
2355  * completion of the ramrod will occur in different ways.  Here's a
2356  * breakdown of ramrods and how they complete:
2357  *
2358  * RAMROD_CMD_ID_ETH_PORT_SETUP
2359  *   Used to setup the leading connection on a port.  Completes on the
2360  *   Receive Completion Queue (RCQ) of that port (typically fp[0]).
2361  *
2362  * RAMROD_CMD_ID_ETH_CLIENT_SETUP
2363  *   Used to setup an additional connection on a port.  Completes on the
2364  *   RCQ of the multi-queue/RSS connection being initialized.
2365  *
2366  * RAMROD_CMD_ID_ETH_STAT_QUERY
2367  *   Used to force the storm processors to update the statistics database
2368  *   in host memory.  This ramrod is send on the leading connection CID and
2369  *   completes as an index increment of the CSTORM on the default status
2370  *   block.
2371  *
2372  * RAMROD_CMD_ID_ETH_UPDATE
2373  *   Used to update the state of the leading connection, usually to udpate
2374  *   the RSS indirection table.  Completes on the RCQ of the leading
2375  *   connection. (Not currently used under FreeBSD until OS support becomes
2376  *   available.)
2377  *
2378  * RAMROD_CMD_ID_ETH_HALT
2379  *   Used when tearing down a connection prior to driver unload.  Completes
2380  *   on the RCQ of the multi-queue/RSS connection being torn down.  Don't
2381  *   use this on the leading connection.
2382  *
2383  * RAMROD_CMD_ID_ETH_SET_MAC
2384  *   Sets the Unicast/Broadcast/Multicast used by the port.  Completes on
2385  *   the RCQ of the leading connection.
2386  *
2387  * RAMROD_CMD_ID_ETH_CFC_DEL
2388  *   Used when tearing down a conneciton prior to driver unload.  Completes
2389  *   on the RCQ of the leading connection (since the current connection
2390  *   has been completely removed from controller memory).
2391  *
2392  * RAMROD_CMD_ID_ETH_PORT_DEL
2393  *   Used to tear down the leading connection prior to driver unload,
2394  *   typically fp[0].  Completes as an index increment of the CSTORM on the
2395  *   default status block.
2396  *
2397  * RAMROD_CMD_ID_ETH_FORWARD_SETUP
2398  *   Used for connection offload.  Completes on the RCQ of the multi-queue
2399  *   RSS connection that is being offloaded.  (Not currently used under
2400  *   FreeBSD.)
2401  *
2402  * There can only be one command pending per function.
2403  *
2404  * Returns:
2405  *   0 = Success, !0 = Failure.
2406  */
2407
2408 /* must be called under the spq lock */
2409 static inline
2410 struct eth_spe *bxe_sp_get_next(struct bxe_softc *sc)
2411 {
2412     struct eth_spe *next_spe = sc->spq_prod_bd;
2413
2414     if (sc->spq_prod_bd == sc->spq_last_bd) {
2415         /* wrap back to the first eth_spq */
2416         sc->spq_prod_bd = sc->spq;
2417         sc->spq_prod_idx = 0;
2418     } else {
2419         sc->spq_prod_bd++;
2420         sc->spq_prod_idx++;
2421     }
2422
2423     return (next_spe);
2424 }
2425
2426 /* must be called under the spq lock */
2427 static inline
2428 void bxe_sp_prod_update(struct bxe_softc *sc)
2429 {
2430     int func = SC_FUNC(sc);
2431
2432     /*
2433      * Make sure that BD data is updated before writing the producer.
2434      * BD data is written to the memory, the producer is read from the
2435      * memory, thus we need a full memory barrier to ensure the ordering.
2436      */
2437     mb();
2438
2439     REG_WR16(sc, (BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func)),
2440              sc->spq_prod_idx);
2441
2442     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
2443                       BUS_SPACE_BARRIER_WRITE);
2444 }
2445
2446 /**
2447  * bxe_is_contextless_ramrod - check if the current command ends on EQ
2448  *
2449  * @cmd:      command to check
2450  * @cmd_type: command type
2451  */
2452 static inline
2453 int bxe_is_contextless_ramrod(int cmd,
2454                               int cmd_type)
2455 {
2456     if ((cmd_type == NONE_CONNECTION_TYPE) ||
2457         (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
2458         (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
2459         (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
2460         (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
2461         (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
2462         (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE)) {
2463         return (TRUE);
2464     } else {
2465         return (FALSE);
2466     }
2467 }
2468
2469 /**
2470  * bxe_sp_post - place a single command on an SP ring
2471  *
2472  * @sc:         driver handle
2473  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
2474  * @cid:        SW CID the command is related to
2475  * @data_hi:    command private data address (high 32 bits)
2476  * @data_lo:    command private data address (low 32 bits)
2477  * @cmd_type:   command type (e.g. NONE, ETH)
2478  *
2479  * SP data is handled as if it's always an address pair, thus data fields are
2480  * not swapped to little endian in upper functions. Instead this function swaps
2481  * data as if it's two uint32 fields.
2482  */
2483 int
2484 bxe_sp_post(struct bxe_softc *sc,
2485             int              command,
2486             int              cid,
2487             uint32_t         data_hi,
2488             uint32_t         data_lo,
2489             int              cmd_type)
2490 {
2491     struct eth_spe *spe;
2492     uint16_t type;
2493     int common;
2494
2495     common = bxe_is_contextless_ramrod(command, cmd_type);
2496
2497     BXE_SP_LOCK(sc);
2498
2499     if (common) {
2500         if (!atomic_load_acq_long(&sc->eq_spq_left)) {
2501             BLOGE(sc, "EQ ring is full!\n");
2502             BXE_SP_UNLOCK(sc);
2503             return (-1);
2504         }
2505     } else {
2506         if (!atomic_load_acq_long(&sc->cq_spq_left)) {
2507             BLOGE(sc, "SPQ ring is full!\n");
2508             BXE_SP_UNLOCK(sc);
2509             return (-1);
2510         }
2511     }
2512
2513     spe = bxe_sp_get_next(sc);
2514
2515     /* CID needs port number to be encoded int it */
2516     spe->hdr.conn_and_cmd_data =
2517         htole32((command << SPE_HDR_CMD_ID_SHIFT) | HW_CID(sc, cid));
2518
2519     type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
2520
2521     /* TBD: Check if it works for VFs */
2522     type |= ((SC_FUNC(sc) << SPE_HDR_FUNCTION_ID_SHIFT) &
2523              SPE_HDR_FUNCTION_ID);
2524
2525     spe->hdr.type = htole16(type);
2526
2527     spe->data.update_data_addr.hi = htole32(data_hi);
2528     spe->data.update_data_addr.lo = htole32(data_lo);
2529
2530     /*
2531      * It's ok if the actual decrement is issued towards the memory
2532      * somewhere between the lock and unlock. Thus no more explict
2533      * memory barrier is needed.
2534      */
2535     if (common) {
2536         atomic_subtract_acq_long(&sc->eq_spq_left, 1);
2537     } else {
2538         atomic_subtract_acq_long(&sc->cq_spq_left, 1);
2539     }
2540
2541     BLOGD(sc, DBG_SP, "SPQE -> %#jx\n", (uintmax_t)sc->spq_dma.paddr);
2542     BLOGD(sc, DBG_SP, "FUNC_RDATA -> %p / %#jx\n",
2543           BXE_SP(sc, func_rdata), (uintmax_t)BXE_SP_MAPPING(sc, func_rdata));
2544     BLOGD(sc, DBG_SP,
2545           "SPQE[%x] (%x:%x) (cmd, common?) (%d,%d) hw_cid %x data (%x:%x) type(0x%x) left (CQ, EQ) (%lx,%lx)\n",
2546           sc->spq_prod_idx,
2547           (uint32_t)U64_HI(sc->spq_dma.paddr),
2548           (uint32_t)(U64_LO(sc->spq_dma.paddr) + (uint8_t *)sc->spq_prod_bd - (uint8_t *)sc->spq),
2549           command,
2550           common,
2551           HW_CID(sc, cid),
2552           data_hi,
2553           data_lo,
2554           type,
2555           atomic_load_acq_long(&sc->cq_spq_left),
2556           atomic_load_acq_long(&sc->eq_spq_left));
2557
2558     bxe_sp_prod_update(sc);
2559
2560     BXE_SP_UNLOCK(sc);
2561     return (0);
2562 }
2563
2564 /**
2565  * bxe_debug_print_ind_table - prints the indirection table configuration.
2566  *
2567  * @sc: driver hanlde
2568  * @p:  pointer to rss configuration
2569  */
2570 #if 0
2571 static void
2572 bxe_debug_print_ind_table(struct bxe_softc               *sc,
2573                           struct ecore_config_rss_params *p)
2574 {
2575     int i;
2576
2577     BLOGD(sc, DBG_LOAD, "Setting indirection table to:\n");
2578     BLOGD(sc, DBG_LOAD, "    0x0000: ");
2579     for (i = 0; i < T_ETH_INDIRECTION_TABLE_SIZE; i++) {
2580         BLOGD(sc, DBG_LOAD, "0x%02x ", p->ind_table[i]);
2581
2582         /* Print 4 bytes in a line */
2583         if ((i + 1 < T_ETH_INDIRECTION_TABLE_SIZE) &&
2584             (((i + 1) & 0x3) == 0)) {
2585             BLOGD(sc, DBG_LOAD, "\n");
2586             BLOGD(sc, DBG_LOAD, "0x%04x: ", i + 1);
2587         }
2588     }
2589
2590     BLOGD(sc, DBG_LOAD, "\n");
2591 }
2592 #endif
2593
2594 /*
2595  * FreeBSD Device probe function.
2596  *
2597  * Compares the device found to the driver's list of supported devices and
2598  * reports back to the bsd loader whether this is the right driver for the device.
2599  * This is the driver entry function called from the "kldload" command.
2600  *
2601  * Returns:
2602  *   BUS_PROBE_DEFAULT on success, positive value on failure.
2603  */
2604 static int
2605 bxe_probe(device_t dev)
2606 {
2607     struct bxe_softc *sc;
2608     struct bxe_device_type *t;
2609     char *descbuf;
2610     uint16_t did, sdid, svid, vid;
2611
2612     /* Find our device structure */
2613     sc = device_get_softc(dev);
2614     sc->dev = dev;
2615     t = bxe_devs;
2616
2617     /* Get the data for the device to be probed. */
2618     vid  = pci_get_vendor(dev);
2619     did  = pci_get_device(dev);
2620     svid = pci_get_subvendor(dev);
2621     sdid = pci_get_subdevice(dev);
2622
2623     BLOGD(sc, DBG_LOAD,
2624           "%s(); VID = 0x%04X, DID = 0x%04X, SVID = 0x%04X, "
2625           "SDID = 0x%04X\n", __FUNCTION__, vid, did, svid, sdid);
2626
2627     /* Look through the list of known devices for a match. */
2628     while (t->bxe_name != NULL) {
2629         if ((vid == t->bxe_vid) && (did == t->bxe_did) &&
2630             ((svid == t->bxe_svid) || (t->bxe_svid == PCI_ANY_ID)) &&
2631             ((sdid == t->bxe_sdid) || (t->bxe_sdid == PCI_ANY_ID))) {
2632             descbuf = malloc(BXE_DEVDESC_MAX, M_TEMP, M_NOWAIT);
2633             if (descbuf == NULL)
2634                 return (ENOMEM);
2635
2636             /* Print out the device identity. */
2637             snprintf(descbuf, BXE_DEVDESC_MAX,
2638                      "%s (%c%d) BXE v:%s\n", t->bxe_name,
2639                      (((pci_read_config(dev, PCIR_REVID, 4) &
2640                         0xf0) >> 4) + 'A'),
2641                      (pci_read_config(dev, PCIR_REVID, 4) & 0xf),
2642                      BXE_DRIVER_VERSION);
2643
2644             device_set_desc_copy(dev, descbuf);
2645             free(descbuf, M_TEMP);
2646             return (BUS_PROBE_DEFAULT);
2647         }
2648         t++;
2649     }
2650
2651     return (ENXIO);
2652 }
2653
2654 static void
2655 bxe_init_mutexes(struct bxe_softc *sc)
2656 {
2657 #ifdef BXE_CORE_LOCK_SX
2658     snprintf(sc->core_sx_name, sizeof(sc->core_sx_name),
2659              "bxe%d_core_lock", sc->unit);
2660     sx_init(&sc->core_sx, sc->core_sx_name);
2661 #else
2662     snprintf(sc->core_mtx_name, sizeof(sc->core_mtx_name),
2663              "bxe%d_core_lock", sc->unit);
2664     mtx_init(&sc->core_mtx, sc->core_mtx_name, NULL, MTX_DEF);
2665 #endif
2666
2667     snprintf(sc->sp_mtx_name, sizeof(sc->sp_mtx_name),
2668              "bxe%d_sp_lock", sc->unit);
2669     mtx_init(&sc->sp_mtx, sc->sp_mtx_name, NULL, MTX_DEF);
2670
2671     snprintf(sc->dmae_mtx_name, sizeof(sc->dmae_mtx_name),
2672              "bxe%d_dmae_lock", sc->unit);
2673     mtx_init(&sc->dmae_mtx, sc->dmae_mtx_name, NULL, MTX_DEF);
2674
2675     snprintf(sc->port.phy_mtx_name, sizeof(sc->port.phy_mtx_name),
2676              "bxe%d_phy_lock", sc->unit);
2677     mtx_init(&sc->port.phy_mtx, sc->port.phy_mtx_name, NULL, MTX_DEF);
2678
2679     snprintf(sc->fwmb_mtx_name, sizeof(sc->fwmb_mtx_name),
2680              "bxe%d_fwmb_lock", sc->unit);
2681     mtx_init(&sc->fwmb_mtx, sc->fwmb_mtx_name, NULL, MTX_DEF);
2682
2683     snprintf(sc->print_mtx_name, sizeof(sc->print_mtx_name),
2684              "bxe%d_print_lock", sc->unit);
2685     mtx_init(&(sc->print_mtx), sc->print_mtx_name, NULL, MTX_DEF);
2686
2687     snprintf(sc->stats_mtx_name, sizeof(sc->stats_mtx_name),
2688              "bxe%d_stats_lock", sc->unit);
2689     mtx_init(&(sc->stats_mtx), sc->stats_mtx_name, NULL, MTX_DEF);
2690
2691     snprintf(sc->mcast_mtx_name, sizeof(sc->mcast_mtx_name),
2692              "bxe%d_mcast_lock", sc->unit);
2693     mtx_init(&(sc->mcast_mtx), sc->mcast_mtx_name, NULL, MTX_DEF);
2694 }
2695
2696 static void
2697 bxe_release_mutexes(struct bxe_softc *sc)
2698 {
2699 #ifdef BXE_CORE_LOCK_SX
2700     sx_destroy(&sc->core_sx);
2701 #else
2702     if (mtx_initialized(&sc->core_mtx)) {
2703         mtx_destroy(&sc->core_mtx);
2704     }
2705 #endif
2706
2707     if (mtx_initialized(&sc->sp_mtx)) {
2708         mtx_destroy(&sc->sp_mtx);
2709     }
2710
2711     if (mtx_initialized(&sc->dmae_mtx)) {
2712         mtx_destroy(&sc->dmae_mtx);
2713     }
2714
2715     if (mtx_initialized(&sc->port.phy_mtx)) {
2716         mtx_destroy(&sc->port.phy_mtx);
2717     }
2718
2719     if (mtx_initialized(&sc->fwmb_mtx)) {
2720         mtx_destroy(&sc->fwmb_mtx);
2721     }
2722
2723     if (mtx_initialized(&sc->print_mtx)) {
2724         mtx_destroy(&sc->print_mtx);
2725     }
2726
2727     if (mtx_initialized(&sc->stats_mtx)) {
2728         mtx_destroy(&sc->stats_mtx);
2729     }
2730
2731     if (mtx_initialized(&sc->mcast_mtx)) {
2732         mtx_destroy(&sc->mcast_mtx);
2733     }
2734 }
2735
2736 static void
2737 bxe_tx_disable(struct bxe_softc* sc)
2738 {
2739     struct ifnet *ifp = sc->ifnet;
2740
2741     /* tell the stack the driver is stopped and TX queue is full */
2742     if (ifp != NULL) {
2743         ifp->if_drv_flags = 0;
2744     }
2745 }
2746
2747 static void
2748 bxe_drv_pulse(struct bxe_softc *sc)
2749 {
2750     SHMEM_WR(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb,
2751              sc->fw_drv_pulse_wr_seq);
2752 }
2753
2754 static inline uint16_t
2755 bxe_tx_avail(struct bxe_softc *sc,
2756              struct bxe_fastpath *fp)
2757 {
2758     int16_t  used;
2759     uint16_t prod;
2760     uint16_t cons;
2761
2762     prod = fp->tx_bd_prod;
2763     cons = fp->tx_bd_cons;
2764
2765     used = SUB_S16(prod, cons);
2766
2767 #if 0
2768     KASSERT((used < 0), ("used tx bds < 0"));
2769     KASSERT((used > sc->tx_ring_size), ("used tx bds > tx_ring_size"));
2770     KASSERT(((sc->tx_ring_size - used) > MAX_TX_AVAIL),
2771             ("invalid number of tx bds used"));
2772 #endif
2773
2774     return (int16_t)(sc->tx_ring_size) - used;
2775 }
2776
2777 static inline int
2778 bxe_tx_queue_has_work(struct bxe_fastpath *fp)
2779 {
2780     uint16_t hw_cons;
2781
2782     mb(); /* status block fields can change */
2783     hw_cons = le16toh(*fp->tx_cons_sb);
2784     return (hw_cons != fp->tx_pkt_cons);
2785 }
2786
2787 static inline uint8_t
2788 bxe_has_tx_work(struct bxe_fastpath *fp)
2789 {
2790     /* expand this for multi-cos if ever supported */
2791     return (bxe_tx_queue_has_work(fp)) ? TRUE : FALSE;
2792 }
2793
2794 static inline int
2795 bxe_has_rx_work(struct bxe_fastpath *fp)
2796 {
2797     uint16_t rx_cq_cons_sb;
2798
2799     mb(); /* status block fields can change */
2800     rx_cq_cons_sb = le16toh(*fp->rx_cq_cons_sb);
2801     if ((rx_cq_cons_sb & RCQ_MAX) == RCQ_MAX)
2802         rx_cq_cons_sb++;
2803     return (fp->rx_cq_cons != rx_cq_cons_sb);
2804 }
2805
2806 static void
2807 bxe_sp_event(struct bxe_softc    *sc,
2808              struct bxe_fastpath *fp,
2809              union eth_rx_cqe    *rr_cqe)
2810 {
2811     int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2812     int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2813     enum ecore_queue_cmd drv_cmd = ECORE_Q_CMD_MAX;
2814     struct ecore_queue_sp_obj *q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
2815
2816     BLOGD(sc, DBG_SP, "fp=%d cid=%d got ramrod #%d state is %x type is %d\n",
2817           fp->index, cid, command, sc->state, rr_cqe->ramrod_cqe.ramrod_type);
2818
2819 #if 0
2820     /*
2821      * If cid is within VF range, replace the slowpath object with the
2822      * one corresponding to this VF
2823      */
2824     if ((cid >= BXE_FIRST_VF_CID) && (cid < BXE_FIRST_VF_CID + BXE_VF_CIDS)) {
2825         bxe_iov_set_queue_sp_obj(sc, cid, &q_obj);
2826     }
2827 #endif
2828
2829     switch (command) {
2830     case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
2831         BLOGD(sc, DBG_SP, "got UPDATE ramrod. CID %d\n", cid);
2832         drv_cmd = ECORE_Q_CMD_UPDATE;
2833         break;
2834
2835     case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
2836         BLOGD(sc, DBG_SP, "got MULTI[%d] setup ramrod\n", cid);
2837         drv_cmd = ECORE_Q_CMD_SETUP;
2838         break;
2839
2840     case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
2841         BLOGD(sc, DBG_SP, "got MULTI[%d] tx-only setup ramrod\n", cid);
2842         drv_cmd = ECORE_Q_CMD_SETUP_TX_ONLY;
2843         break;
2844
2845     case (RAMROD_CMD_ID_ETH_HALT):
2846         BLOGD(sc, DBG_SP, "got MULTI[%d] halt ramrod\n", cid);
2847         drv_cmd = ECORE_Q_CMD_HALT;
2848         break;
2849
2850     case (RAMROD_CMD_ID_ETH_TERMINATE):
2851         BLOGD(sc, DBG_SP, "got MULTI[%d] teminate ramrod\n", cid);
2852         drv_cmd = ECORE_Q_CMD_TERMINATE;
2853         break;
2854
2855     case (RAMROD_CMD_ID_ETH_EMPTY):
2856         BLOGD(sc, DBG_SP, "got MULTI[%d] empty ramrod\n", cid);
2857         drv_cmd = ECORE_Q_CMD_EMPTY;
2858         break;
2859
2860     default:
2861         BLOGD(sc, DBG_SP, "ERROR: unexpected MC reply (%d) on fp[%d]\n",
2862               command, fp->index);
2863         return;
2864     }
2865
2866     if ((drv_cmd != ECORE_Q_CMD_MAX) &&
2867         q_obj->complete_cmd(sc, q_obj, drv_cmd)) {
2868         /*
2869          * q_obj->complete_cmd() failure means that this was
2870          * an unexpected completion.
2871          *
2872          * In this case we don't want to increase the sc->spq_left
2873          * because apparently we haven't sent this command the first
2874          * place.
2875          */
2876         // bxe_panic(sc, ("Unexpected SP completion\n"));
2877         return;
2878     }
2879
2880 #if 0
2881     /* SRIOV: reschedule any 'in_progress' operations */
2882     bxe_iov_sp_event(sc, cid, TRUE);
2883 #endif
2884
2885     atomic_add_acq_long(&sc->cq_spq_left, 1);
2886
2887     BLOGD(sc, DBG_SP, "sc->cq_spq_left 0x%lx\n",
2888           atomic_load_acq_long(&sc->cq_spq_left));
2889
2890 #if 0
2891     if ((drv_cmd == ECORE_Q_CMD_UPDATE) && (IS_FCOE_FP(fp)) &&
2892         (!!bxe_test_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state))) {
2893         /*
2894          * If Queue update ramrod is completed for last Queue in AFEX VIF set
2895          * flow, then ACK MCP at the end. Mark pending ACK to MCP bit to
2896          * prevent case that both bits are cleared. At the end of load/unload
2897          * driver checks that sp_state is cleared and this order prevents
2898          * races.
2899          */
2900         bxe_set_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK, &sc->sp_state);
2901         wmb();
2902         bxe_clear_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state);
2903
2904         /* schedule the sp task as MCP ack is required */
2905         bxe_schedule_sp_task(sc);
2906     }
2907 #endif
2908 }
2909
2910 /*
2911  * The current mbuf is part of an aggregation. Move the mbuf into the TPA
2912  * aggregation queue, put an empty mbuf back onto the receive chain, and mark
2913  * the current aggregation queue as in-progress.
2914  */
2915 static void
2916 bxe_tpa_start(struct bxe_softc            *sc,
2917               struct bxe_fastpath         *fp,
2918               uint16_t                    queue,
2919               uint16_t                    cons,
2920               uint16_t                    prod,
2921               struct eth_fast_path_rx_cqe *cqe)
2922 {
2923     struct bxe_sw_rx_bd tmp_bd;
2924     struct bxe_sw_rx_bd *rx_buf;
2925     struct eth_rx_bd *rx_bd;
2926     int max_agg_queues;
2927     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
2928     uint16_t index;
2929
2930     BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA START "
2931                        "cons=%d prod=%d\n",
2932           fp->index, queue, cons, prod);
2933
2934     max_agg_queues = MAX_AGG_QS(sc);
2935
2936     KASSERT((queue < max_agg_queues),
2937             ("fp[%02d] invalid aggr queue (%d >= %d)!",
2938              fp->index, queue, max_agg_queues));
2939
2940     KASSERT((tpa_info->state == BXE_TPA_STATE_STOP),
2941             ("fp[%02d].tpa[%02d] starting aggr on queue not stopped!",
2942              fp->index, queue));
2943
2944     /* copy the existing mbuf and mapping from the TPA pool */
2945     tmp_bd = tpa_info->bd;
2946
2947     if (tmp_bd.m == NULL) {
2948         BLOGE(sc, "fp[%02d].tpa[%02d] mbuf not allocated!\n",
2949               fp->index, queue);
2950         /* XXX Error handling? */
2951         return;
2952     }
2953
2954     /* change the TPA queue to the start state */
2955     tpa_info->state            = BXE_TPA_STATE_START;
2956     tpa_info->placement_offset = cqe->placement_offset;
2957     tpa_info->parsing_flags    = le16toh(cqe->pars_flags.flags);
2958     tpa_info->vlan_tag         = le16toh(cqe->vlan_tag);
2959     tpa_info->len_on_bd        = le16toh(cqe->len_on_bd);
2960
2961     fp->rx_tpa_queue_used |= (1 << queue);
2962
2963     /*
2964      * If all the buffer descriptors are filled with mbufs then fill in
2965      * the current consumer index with a new BD. Else if a maximum Rx
2966      * buffer limit is imposed then fill in the next producer index.
2967      */
2968     index = (sc->max_rx_bufs != RX_BD_USABLE) ?
2969                 prod : cons;
2970
2971     /* move the received mbuf and mapping to TPA pool */
2972     tpa_info->bd = fp->rx_mbuf_chain[cons];
2973
2974     /* release any existing RX BD mbuf mappings */
2975     if (cons != index) {
2976         rx_buf = &fp->rx_mbuf_chain[cons];
2977
2978         if (rx_buf->m_map != NULL) {
2979             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
2980                             BUS_DMASYNC_POSTREAD);
2981             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
2982         }
2983
2984         /*
2985          * We get here when the maximum number of rx buffers is less than
2986          * RX_BD_USABLE. The mbuf is already saved above so it's OK to NULL
2987          * it out here without concern of a memory leak.
2988          */
2989         fp->rx_mbuf_chain[cons].m = NULL;
2990     }
2991
2992     /* update the Rx SW BD with the mbuf info from the TPA pool */
2993     fp->rx_mbuf_chain[index] = tmp_bd;
2994
2995     /* update the Rx BD with the empty mbuf phys address from the TPA pool */
2996     rx_bd = &fp->rx_chain[index];
2997     rx_bd->addr_hi = htole32(U64_HI(tpa_info->seg.ds_addr));
2998     rx_bd->addr_lo = htole32(U64_LO(tpa_info->seg.ds_addr));
2999 }
3000
3001 /*
3002  * When a TPA aggregation is completed, loop through the individual mbufs
3003  * of the aggregation, combining them into a single mbuf which will be sent
3004  * up the stack. Refill all freed SGEs with mbufs as we go along.
3005  */
3006 static int
3007 bxe_fill_frag_mbuf(struct bxe_softc          *sc,
3008                    struct bxe_fastpath       *fp,
3009                    struct bxe_sw_tpa_info    *tpa_info,
3010                    uint16_t                  queue,
3011                    uint16_t                  pages,
3012                    struct mbuf               *m,
3013                                struct eth_end_agg_rx_cqe *cqe,
3014                    uint16_t                  cqe_idx)
3015 {
3016     struct mbuf *m_frag;
3017     uint32_t frag_len, frag_size, i;
3018     uint16_t sge_idx;
3019     int rc = 0;
3020     int j;
3021
3022     frag_size = le16toh(cqe->pkt_len) - tpa_info->len_on_bd;
3023
3024     BLOGD(sc, DBG_LRO,
3025           "fp[%02d].tpa[%02d] TPA fill len_on_bd=%d frag_size=%d pages=%d\n",
3026           fp->index, queue, tpa_info->len_on_bd, frag_size, pages);
3027
3028     /* make sure the aggregated frame is not too big to handle */
3029     if (pages > 8 * PAGES_PER_SGE) {
3030         BLOGE(sc, "fp[%02d].sge[0x%04x] has too many pages (%d)! "
3031                   "pkt_len=%d len_on_bd=%d frag_size=%d\n",
3032               fp->index, cqe_idx, pages, le16toh(cqe->pkt_len),
3033               tpa_info->len_on_bd, frag_size);
3034         bxe_panic(sc, ("sge page count error\n"));
3035         return (EINVAL);
3036     }
3037
3038     /*
3039      * Scan through the scatter gather list pulling individual mbufs into a
3040      * single mbuf for the host stack.
3041      */
3042     for (i = 0, j = 0; i < pages; i += PAGES_PER_SGE, j++) {
3043         sge_idx = RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[j]));
3044
3045         /*
3046          * Firmware gives the indices of the SGE as if the ring is an array
3047          * (meaning that the "next" element will consume 2 indices).
3048          */
3049         frag_len = min(frag_size, (uint32_t)(SGE_PAGES));
3050
3051         BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA fill i=%d j=%d "
3052                            "sge_idx=%d frag_size=%d frag_len=%d\n",
3053               fp->index, queue, i, j, sge_idx, frag_size, frag_len);
3054
3055         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3056
3057         /* allocate a new mbuf for the SGE */
3058         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3059         if (rc) {
3060             /* Leave all remaining SGEs in the ring! */
3061             return (rc);
3062         }
3063
3064         /* update the fragment length */
3065         m_frag->m_len = frag_len;
3066
3067         /* concatenate the fragment to the head mbuf */
3068         m_cat(m, m_frag);
3069         fp->eth_q_stats.mbuf_alloc_sge--;
3070
3071         /* update the TPA mbuf size and remaining fragment size */
3072         m->m_pkthdr.len += frag_len;
3073         frag_size -= frag_len;
3074     }
3075
3076     BLOGD(sc, DBG_LRO,
3077           "fp[%02d].tpa[%02d] TPA fill done frag_size=%d\n",
3078           fp->index, queue, frag_size);
3079
3080     return (rc);
3081 }
3082
3083 static inline void
3084 bxe_clear_sge_mask_next_elems(struct bxe_fastpath *fp)
3085 {
3086     int i, j;
3087
3088     for (i = 1; i <= RX_SGE_NUM_PAGES; i++) {
3089         int idx = RX_SGE_TOTAL_PER_PAGE * i - 1;
3090
3091         for (j = 0; j < 2; j++) {
3092             BIT_VEC64_CLEAR_BIT(fp->sge_mask, idx);
3093             idx--;
3094         }
3095     }
3096 }
3097
3098 static inline void
3099 bxe_init_sge_ring_bit_mask(struct bxe_fastpath *fp)
3100 {
3101     /* set the mask to all 1's, it's faster to compare to 0 than to 0xf's */
3102     memset(fp->sge_mask, 0xff, sizeof(fp->sge_mask));
3103
3104     /*
3105      * Clear the two last indices in the page to 1. These are the indices that
3106      * correspond to the "next" element, hence will never be indicated and
3107      * should be removed from the calculations.
3108      */
3109     bxe_clear_sge_mask_next_elems(fp);
3110 }
3111
3112 static inline void
3113 bxe_update_last_max_sge(struct bxe_fastpath *fp,
3114                         uint16_t            idx)
3115 {
3116     uint16_t last_max = fp->last_max_sge;
3117
3118     if (SUB_S16(idx, last_max) > 0) {
3119         fp->last_max_sge = idx;
3120     }
3121 }
3122
3123 static inline void
3124 bxe_update_sge_prod(struct bxe_softc          *sc,
3125                     struct bxe_fastpath       *fp,
3126                     uint16_t                  sge_len,
3127                     union eth_sgl_or_raw_data *cqe)
3128 {
3129     uint16_t last_max, last_elem, first_elem;
3130     uint16_t delta = 0;
3131     uint16_t i;
3132
3133     if (!sge_len) {
3134         return;
3135     }
3136
3137     /* first mark all used pages */
3138     for (i = 0; i < sge_len; i++) {
3139         BIT_VEC64_CLEAR_BIT(fp->sge_mask,
3140                             RX_SGE(le16toh(cqe->sgl[i])));
3141     }
3142
3143     BLOGD(sc, DBG_LRO,
3144           "fp[%02d] fp_cqe->sgl[%d] = %d\n",
3145           fp->index, sge_len - 1,
3146           le16toh(cqe->sgl[sge_len - 1]));
3147
3148     /* assume that the last SGE index is the biggest */
3149     bxe_update_last_max_sge(fp,
3150                             le16toh(cqe->sgl[sge_len - 1]));
3151
3152     last_max = RX_SGE(fp->last_max_sge);
3153     last_elem = last_max >> BIT_VEC64_ELEM_SHIFT;
3154     first_elem = RX_SGE(fp->rx_sge_prod) >> BIT_VEC64_ELEM_SHIFT;
3155
3156     /* if ring is not full */
3157     if (last_elem + 1 != first_elem) {
3158         last_elem++;
3159     }
3160
3161     /* now update the prod */
3162     for (i = first_elem; i != last_elem; i = RX_SGE_NEXT_MASK_ELEM(i)) {
3163         if (__predict_true(fp->sge_mask[i])) {
3164             break;
3165         }
3166
3167         fp->sge_mask[i] = BIT_VEC64_ELEM_ONE_MASK;
3168         delta += BIT_VEC64_ELEM_SZ;
3169     }
3170
3171     if (delta > 0) {
3172         fp->rx_sge_prod += delta;
3173         /* clear page-end entries */
3174         bxe_clear_sge_mask_next_elems(fp);
3175     }
3176
3177     BLOGD(sc, DBG_LRO,
3178           "fp[%02d] fp->last_max_sge=%d fp->rx_sge_prod=%d\n",
3179           fp->index, fp->last_max_sge, fp->rx_sge_prod);
3180 }
3181
3182 /*
3183  * The aggregation on the current TPA queue has completed. Pull the individual
3184  * mbuf fragments together into a single mbuf, perform all necessary checksum
3185  * calculations, and send the resuting mbuf to the stack.
3186  */
3187 static void
3188 bxe_tpa_stop(struct bxe_softc          *sc,
3189              struct bxe_fastpath       *fp,
3190              struct bxe_sw_tpa_info    *tpa_info,
3191              uint16_t                  queue,
3192              uint16_t                  pages,
3193                          struct eth_end_agg_rx_cqe *cqe,
3194              uint16_t                  cqe_idx)
3195 {
3196     struct ifnet *ifp = sc->ifnet;
3197     struct mbuf *m;
3198     int rc = 0;
3199
3200     BLOGD(sc, DBG_LRO,
3201           "fp[%02d].tpa[%02d] pad=%d pkt_len=%d pages=%d vlan=%d\n",
3202           fp->index, queue, tpa_info->placement_offset,
3203           le16toh(cqe->pkt_len), pages, tpa_info->vlan_tag);
3204
3205     m = tpa_info->bd.m;
3206
3207     /* allocate a replacement before modifying existing mbuf */
3208     rc = bxe_alloc_rx_tpa_mbuf(fp, queue);
3209     if (rc) {
3210         /* drop the frame and log an error */
3211         fp->eth_q_stats.rx_soft_errors++;
3212         goto bxe_tpa_stop_exit;
3213     }
3214
3215     /* we have a replacement, fixup the current mbuf */
3216     m_adj(m, tpa_info->placement_offset);
3217     m->m_pkthdr.len = m->m_len = tpa_info->len_on_bd;
3218
3219     /* mark the checksums valid (taken care of by the firmware) */
3220     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3221     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3222     m->m_pkthdr.csum_data = 0xffff;
3223     m->m_pkthdr.csum_flags |= (CSUM_IP_CHECKED |
3224                                CSUM_IP_VALID   |
3225                                CSUM_DATA_VALID |
3226                                CSUM_PSEUDO_HDR);
3227
3228     /* aggregate all of the SGEs into a single mbuf */
3229     rc = bxe_fill_frag_mbuf(sc, fp, tpa_info, queue, pages, m, cqe, cqe_idx);
3230     if (rc) {
3231         /* drop the packet and log an error */
3232         fp->eth_q_stats.rx_soft_errors++;
3233         m_freem(m);
3234     } else {
3235         if (tpa_info->parsing_flags & PARSING_FLAGS_VLAN) {
3236             m->m_pkthdr.ether_vtag = tpa_info->vlan_tag;
3237             m->m_flags |= M_VLANTAG;
3238         }
3239
3240         /* assign packet to this interface interface */
3241         m->m_pkthdr.rcvif = ifp;
3242
3243 #if __FreeBSD_version >= 800000
3244         /* specify what RSS queue was used for this flow */
3245         m->m_pkthdr.flowid = fp->index;
3246         M_HASHTYPE_SET(m, M_HASHTYPE_OPAQUE);
3247 #endif
3248
3249         ifp->if_ipackets++;
3250         fp->eth_q_stats.rx_tpa_pkts++;
3251
3252         /* pass the frame to the stack */
3253         (*ifp->if_input)(ifp, m);
3254     }
3255
3256     /* we passed an mbuf up the stack or dropped the frame */
3257     fp->eth_q_stats.mbuf_alloc_tpa--;
3258
3259 bxe_tpa_stop_exit:
3260
3261     fp->rx_tpa_info[queue].state = BXE_TPA_STATE_STOP;
3262     fp->rx_tpa_queue_used &= ~(1 << queue);
3263 }
3264
3265 static uint8_t
3266 bxe_service_rxsgl(
3267                  struct bxe_fastpath *fp,
3268                  uint16_t len,
3269                  uint16_t lenonbd,
3270                  struct mbuf *m,
3271                  struct eth_fast_path_rx_cqe *cqe_fp)
3272 {
3273     struct mbuf *m_frag;
3274     uint16_t frags, frag_len;
3275     uint16_t sge_idx = 0;
3276     uint16_t j;
3277     uint8_t i, rc = 0;
3278     uint32_t frag_size;
3279
3280     /* adjust the mbuf */
3281     m->m_len = lenonbd;
3282
3283     frag_size =  len - lenonbd;
3284     frags = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3285
3286     for (i = 0, j = 0; i < frags; i += PAGES_PER_SGE, j++) {
3287         sge_idx = RX_SGE(le16toh(cqe_fp->sgl_or_raw_data.sgl[j]));
3288
3289         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3290         frag_len = min(frag_size, (uint32_t)(SGE_PAGE_SIZE));
3291         m_frag->m_len = frag_len;
3292
3293        /* allocate a new mbuf for the SGE */
3294         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3295         if (rc) {
3296             /* Leave all remaining SGEs in the ring! */
3297             return (rc);
3298         }
3299         fp->eth_q_stats.mbuf_alloc_sge--;
3300
3301         /* concatenate the fragment to the head mbuf */
3302         m_cat(m, m_frag);
3303
3304         frag_size -= frag_len;
3305     }
3306
3307     bxe_update_sge_prod(fp->sc, fp, frags, &cqe_fp->sgl_or_raw_data);
3308
3309     return rc;
3310 }
3311
3312 static uint8_t
3313 bxe_rxeof(struct bxe_softc    *sc,
3314           struct bxe_fastpath *fp)
3315 {
3316     struct ifnet *ifp = sc->ifnet;
3317     uint16_t bd_cons, bd_prod, bd_prod_fw, comp_ring_cons;
3318     uint16_t hw_cq_cons, sw_cq_cons, sw_cq_prod;
3319     int rx_pkts = 0;
3320     int rc = 0;
3321
3322     BXE_FP_RX_LOCK(fp);
3323
3324     /* CQ "next element" is of the size of the regular element */
3325     hw_cq_cons = le16toh(*fp->rx_cq_cons_sb);
3326     if ((hw_cq_cons & RCQ_USABLE_PER_PAGE) == RCQ_USABLE_PER_PAGE) {
3327         hw_cq_cons++;
3328     }
3329
3330     bd_cons = fp->rx_bd_cons;
3331     bd_prod = fp->rx_bd_prod;
3332     bd_prod_fw = bd_prod;
3333     sw_cq_cons = fp->rx_cq_cons;
3334     sw_cq_prod = fp->rx_cq_prod;
3335
3336     /*
3337      * Memory barrier necessary as speculative reads of the rx
3338      * buffer can be ahead of the index in the status block
3339      */
3340     rmb();
3341
3342     BLOGD(sc, DBG_RX,
3343           "fp[%02d] Rx START hw_cq_cons=%u sw_cq_cons=%u\n",
3344           fp->index, hw_cq_cons, sw_cq_cons);
3345
3346     while (sw_cq_cons != hw_cq_cons) {
3347         struct bxe_sw_rx_bd *rx_buf = NULL;
3348         union eth_rx_cqe *cqe;
3349         struct eth_fast_path_rx_cqe *cqe_fp;
3350         uint8_t cqe_fp_flags;
3351         enum eth_rx_cqe_type cqe_fp_type;
3352         uint16_t len, lenonbd,  pad;
3353         struct mbuf *m = NULL;
3354
3355         comp_ring_cons = RCQ(sw_cq_cons);
3356         bd_prod = RX_BD(bd_prod);
3357         bd_cons = RX_BD(bd_cons);
3358
3359         cqe          = &fp->rcq_chain[comp_ring_cons];
3360         cqe_fp       = &cqe->fast_path_cqe;
3361         cqe_fp_flags = cqe_fp->type_error_flags;
3362         cqe_fp_type  = cqe_fp_flags & ETH_FAST_PATH_RX_CQE_TYPE;
3363
3364         BLOGD(sc, DBG_RX,
3365               "fp[%02d] Rx hw_cq_cons=%d hw_sw_cons=%d "
3366               "BD prod=%d cons=%d CQE type=0x%x err=0x%x "
3367               "status=0x%x rss_hash=0x%x vlan=0x%x len=%u lenonbd=%u\n",
3368               fp->index,
3369               hw_cq_cons,
3370               sw_cq_cons,
3371               bd_prod,
3372               bd_cons,
3373               CQE_TYPE(cqe_fp_flags),
3374               cqe_fp_flags,
3375               cqe_fp->status_flags,
3376               le32toh(cqe_fp->rss_hash_result),
3377               le16toh(cqe_fp->vlan_tag),
3378               le16toh(cqe_fp->pkt_len_or_gro_seg_len),
3379               le16toh(cqe_fp->len_on_bd));
3380
3381         /* is this a slowpath msg? */
3382         if (__predict_false(CQE_TYPE_SLOW(cqe_fp_type))) {
3383             bxe_sp_event(sc, fp, cqe);
3384             goto next_cqe;
3385         }
3386
3387         rx_buf = &fp->rx_mbuf_chain[bd_cons];
3388
3389         if (!CQE_TYPE_FAST(cqe_fp_type)) {
3390             struct bxe_sw_tpa_info *tpa_info;
3391             uint16_t frag_size, pages;
3392             uint8_t queue;
3393
3394 #if 0
3395             /* sanity check */
3396             if (!fp->tpa_enable &&
3397                 (CQE_TYPE_START(cqe_fp_type) || CQE_TYPE_STOP(cqe_fp_type))) {
3398                 BLOGE(sc, "START/STOP packet while !tpa_enable type (0x%x)\n",
3399                       CQE_TYPE(cqe_fp_type));
3400             }
3401 #endif
3402
3403             if (CQE_TYPE_START(cqe_fp_type)) {
3404                 bxe_tpa_start(sc, fp, cqe_fp->queue_index,
3405                               bd_cons, bd_prod, cqe_fp);
3406                 m = NULL; /* packet not ready yet */
3407                 goto next_rx;
3408             }
3409
3410             KASSERT(CQE_TYPE_STOP(cqe_fp_type),
3411                     ("CQE type is not STOP! (0x%x)\n", cqe_fp_type));
3412
3413             queue = cqe->end_agg_cqe.queue_index;
3414             tpa_info = &fp->rx_tpa_info[queue];
3415
3416             BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA STOP\n",
3417                   fp->index, queue);
3418
3419             frag_size = (le16toh(cqe->end_agg_cqe.pkt_len) -
3420                          tpa_info->len_on_bd);
3421             pages = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3422
3423             bxe_tpa_stop(sc, fp, tpa_info, queue, pages,
3424                          &cqe->end_agg_cqe, comp_ring_cons);
3425
3426             bxe_update_sge_prod(sc, fp, pages, &cqe->end_agg_cqe.sgl_or_raw_data);
3427
3428             goto next_cqe;
3429         }
3430
3431         /* non TPA */
3432
3433         /* is this an error packet? */
3434         if (__predict_false(cqe_fp_flags &
3435                             ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG)) {
3436             BLOGE(sc, "flags 0x%x rx packet %u\n", cqe_fp_flags, sw_cq_cons);
3437             fp->eth_q_stats.rx_soft_errors++;
3438             goto next_rx;
3439         }
3440
3441         len = le16toh(cqe_fp->pkt_len_or_gro_seg_len);
3442         lenonbd = le16toh(cqe_fp->len_on_bd);
3443         pad = cqe_fp->placement_offset;
3444
3445         m = rx_buf->m;
3446
3447         if (__predict_false(m == NULL)) {
3448             BLOGE(sc, "No mbuf in rx chain descriptor %d for fp[%02d]\n",
3449                   bd_cons, fp->index);
3450             goto next_rx;
3451         }
3452
3453         /* XXX double copy if packet length under a threshold */
3454
3455         /*
3456          * If all the buffer descriptors are filled with mbufs then fill in
3457          * the current consumer index with a new BD. Else if a maximum Rx
3458          * buffer limit is imposed then fill in the next producer index.
3459          */
3460         rc = bxe_alloc_rx_bd_mbuf(fp, bd_cons,
3461                                   (sc->max_rx_bufs != RX_BD_USABLE) ?
3462                                       bd_prod : bd_cons);
3463         if (rc != 0) {
3464
3465             /* we simply reuse the received mbuf and don't post it to the stack */
3466             m = NULL;
3467
3468             BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
3469                   fp->index, rc);
3470             fp->eth_q_stats.rx_soft_errors++;
3471
3472             if (sc->max_rx_bufs != RX_BD_USABLE) {
3473                 /* copy this consumer index to the producer index */
3474                 memcpy(&fp->rx_mbuf_chain[bd_prod], rx_buf,
3475                        sizeof(struct bxe_sw_rx_bd));
3476                 memset(rx_buf, 0, sizeof(struct bxe_sw_rx_bd));
3477             }
3478
3479             goto next_rx;
3480         }
3481
3482         /* current mbuf was detached from the bd */
3483         fp->eth_q_stats.mbuf_alloc_rx--;
3484
3485         /* we allocated a replacement mbuf, fixup the current one */
3486         m_adj(m, pad);
3487         m->m_pkthdr.len = m->m_len = len;
3488
3489         if (len != lenonbd){
3490             rc = bxe_service_rxsgl(fp, len, lenonbd, m, cqe_fp);
3491             if (rc)
3492                 break;
3493             fp->eth_q_stats.rx_jumbo_sge_pkts++;
3494         }
3495
3496         /* assign packet to this interface interface */
3497         m->m_pkthdr.rcvif = ifp;
3498
3499         /* assume no hardware checksum has complated */
3500         m->m_pkthdr.csum_flags = 0;
3501
3502         /* validate checksum if offload enabled */
3503         if (ifp->if_capenable & IFCAP_RXCSUM) {
3504             /* check for a valid IP frame */
3505             if (!(cqe->fast_path_cqe.status_flags &
3506                   ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG)) {
3507                 m->m_pkthdr.csum_flags |= CSUM_IP_CHECKED;
3508                 if (__predict_false(cqe_fp_flags &
3509                                     ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG)) {
3510                     fp->eth_q_stats.rx_hw_csum_errors++;
3511                 } else {
3512                     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3513                     m->m_pkthdr.csum_flags |= CSUM_IP_VALID;
3514                 }
3515             }
3516
3517             /* check for a valid TCP/UDP frame */
3518             if (!(cqe->fast_path_cqe.status_flags &
3519                   ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG)) {
3520                 if (__predict_false(cqe_fp_flags &
3521                                     ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG)) {
3522                     fp->eth_q_stats.rx_hw_csum_errors++;
3523                 } else {
3524                     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3525                     m->m_pkthdr.csum_data = 0xFFFF;
3526                     m->m_pkthdr.csum_flags |= (CSUM_DATA_VALID |
3527                                                CSUM_PSEUDO_HDR);
3528                 }
3529             }
3530         }
3531
3532         /* if there is a VLAN tag then flag that info */
3533         if (cqe->fast_path_cqe.pars_flags.flags & PARSING_FLAGS_VLAN) {
3534             m->m_pkthdr.ether_vtag = cqe->fast_path_cqe.vlan_tag;
3535             m->m_flags |= M_VLANTAG;
3536         }
3537
3538 #if __FreeBSD_version >= 800000
3539         /* specify what RSS queue was used for this flow */
3540         m->m_pkthdr.flowid = fp->index;
3541         M_HASHTYPE_SET(m, M_HASHTYPE_OPAQUE);
3542 #endif
3543
3544 next_rx:
3545
3546         bd_cons    = RX_BD_NEXT(bd_cons);
3547         bd_prod    = RX_BD_NEXT(bd_prod);
3548         bd_prod_fw = RX_BD_NEXT(bd_prod_fw);
3549
3550         /* pass the frame to the stack */
3551         if (__predict_true(m != NULL)) {
3552             ifp->if_ipackets++;
3553             rx_pkts++;
3554             (*ifp->if_input)(ifp, m);
3555         }
3556
3557 next_cqe:
3558
3559         sw_cq_prod = RCQ_NEXT(sw_cq_prod);
3560         sw_cq_cons = RCQ_NEXT(sw_cq_cons);
3561
3562         /* limit spinning on the queue */
3563         if (rc != 0)
3564             break;
3565
3566         if (rx_pkts == sc->rx_budget) {
3567             fp->eth_q_stats.rx_budget_reached++;
3568             break;
3569         }
3570     } /* while work to do */
3571
3572     fp->rx_bd_cons = bd_cons;
3573     fp->rx_bd_prod = bd_prod_fw;
3574     fp->rx_cq_cons = sw_cq_cons;
3575     fp->rx_cq_prod = sw_cq_prod;
3576
3577     /* Update producers */
3578     bxe_update_rx_prod(sc, fp, bd_prod_fw, sw_cq_prod, fp->rx_sge_prod);
3579
3580     fp->eth_q_stats.rx_pkts += rx_pkts;
3581     fp->eth_q_stats.rx_calls++;
3582
3583     BXE_FP_RX_UNLOCK(fp);
3584
3585     return (sw_cq_cons != hw_cq_cons);
3586 }
3587
3588 static uint16_t
3589 bxe_free_tx_pkt(struct bxe_softc    *sc,
3590                 struct bxe_fastpath *fp,
3591                 uint16_t            idx)
3592 {
3593     struct bxe_sw_tx_bd *tx_buf = &fp->tx_mbuf_chain[idx];
3594     struct eth_tx_start_bd *tx_start_bd;
3595     uint16_t bd_idx = TX_BD(tx_buf->first_bd);
3596     uint16_t new_cons;
3597     int nbd;
3598
3599     /* unmap the mbuf from non-paged memory */
3600     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
3601
3602     tx_start_bd = &fp->tx_chain[bd_idx].start_bd;
3603     nbd = le16toh(tx_start_bd->nbd) - 1;
3604
3605 #if 0
3606     if ((nbd - 1) > (MAX_MBUF_FRAGS + 2)) {
3607         bxe_panic(sc, ("BAD nbd!\n"));
3608     }
3609 #endif
3610
3611     new_cons = (tx_buf->first_bd + nbd);
3612
3613 #if 0
3614     struct eth_tx_bd *tx_data_bd;
3615
3616     /*
3617      * The following code doesn't do anything but is left here
3618      * for clarity on what the new value of new_cons skipped.
3619      */
3620
3621     /* get the next bd */
3622     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3623
3624     /* skip the parse bd */
3625     --nbd;
3626     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3627
3628     /* skip the TSO split header bd since they have no mapping */
3629     if (tx_buf->flags & BXE_TSO_SPLIT_BD) {
3630         --nbd;
3631         bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3632     }
3633
3634     /* now free frags */
3635     while (nbd > 0) {
3636         tx_data_bd = &fp->tx_chain[bd_idx].reg_bd;
3637         if (--nbd) {
3638             bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3639         }
3640     }
3641 #endif
3642
3643     /* free the mbuf */
3644     if (__predict_true(tx_buf->m != NULL)) {
3645         m_freem(tx_buf->m);
3646         fp->eth_q_stats.mbuf_alloc_tx--;
3647     } else {
3648         fp->eth_q_stats.tx_chain_lost_mbuf++;
3649     }
3650
3651     tx_buf->m = NULL;
3652     tx_buf->first_bd = 0;
3653
3654     return (new_cons);
3655 }
3656
3657 /* transmit timeout watchdog */
3658 static int
3659 bxe_watchdog(struct bxe_softc    *sc,
3660              struct bxe_fastpath *fp)
3661 {
3662     BXE_FP_TX_LOCK(fp);
3663
3664     if ((fp->watchdog_timer == 0) || (--fp->watchdog_timer)) {
3665         BXE_FP_TX_UNLOCK(fp);
3666         return (0);
3667     }
3668
3669     BLOGE(sc, "TX watchdog timeout on fp[%02d], resetting!\n", fp->index);
3670
3671     BXE_FP_TX_UNLOCK(fp);
3672
3673     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
3674     taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
3675
3676     return (-1);
3677 }
3678
3679 /* processes transmit completions */
3680 static uint8_t
3681 bxe_txeof(struct bxe_softc    *sc,
3682           struct bxe_fastpath *fp)
3683 {
3684     struct ifnet *ifp = sc->ifnet;
3685     uint16_t bd_cons, hw_cons, sw_cons, pkt_cons;
3686     uint16_t tx_bd_avail;
3687
3688     BXE_FP_TX_LOCK_ASSERT(fp);
3689
3690     bd_cons = fp->tx_bd_cons;
3691     hw_cons = le16toh(*fp->tx_cons_sb);
3692     sw_cons = fp->tx_pkt_cons;
3693
3694     while (sw_cons != hw_cons) {
3695         pkt_cons = TX_BD(sw_cons);
3696
3697         BLOGD(sc, DBG_TX,
3698               "TX: fp[%d]: hw_cons=%u sw_cons=%u pkt_cons=%u\n",
3699               fp->index, hw_cons, sw_cons, pkt_cons);
3700
3701         bd_cons = bxe_free_tx_pkt(sc, fp, pkt_cons);
3702
3703         sw_cons++;
3704     }
3705
3706     fp->tx_pkt_cons = sw_cons;
3707     fp->tx_bd_cons  = bd_cons;
3708
3709     BLOGD(sc, DBG_TX,
3710           "TX done: fp[%d]: hw_cons=%u sw_cons=%u sw_prod=%u\n",
3711           fp->index, hw_cons, fp->tx_pkt_cons, fp->tx_pkt_prod);
3712
3713     mb();
3714
3715     tx_bd_avail = bxe_tx_avail(sc, fp);
3716
3717     if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
3718         ifp->if_drv_flags |= IFF_DRV_OACTIVE;
3719     } else {
3720         ifp->if_drv_flags &= ~IFF_DRV_OACTIVE;
3721     }
3722
3723     if (fp->tx_pkt_prod != fp->tx_pkt_cons) {
3724         /* reset the watchdog timer if there are pending transmits */
3725         fp->watchdog_timer = BXE_TX_TIMEOUT;
3726         return (TRUE);
3727     } else {
3728         /* clear watchdog when there are no pending transmits */
3729         fp->watchdog_timer = 0;
3730         return (FALSE);
3731     }
3732 }
3733
3734 static void
3735 bxe_drain_tx_queues(struct bxe_softc *sc)
3736 {
3737     struct bxe_fastpath *fp;
3738     int i, count;
3739
3740     /* wait until all TX fastpath tasks have completed */
3741     for (i = 0; i < sc->num_queues; i++) {
3742         fp = &sc->fp[i];
3743
3744         count = 1000;
3745
3746         while (bxe_has_tx_work(fp)) {
3747
3748             BXE_FP_TX_LOCK(fp);
3749             bxe_txeof(sc, fp);
3750             BXE_FP_TX_UNLOCK(fp);
3751
3752             if (count == 0) {
3753                 BLOGE(sc, "Timeout waiting for fp[%d] "
3754                           "transmits to complete!\n", i);
3755                 bxe_panic(sc, ("tx drain failure\n"));
3756                 return;
3757             }
3758
3759             count--;
3760             DELAY(1000);
3761             rmb();
3762         }
3763     }
3764
3765     return;
3766 }
3767
3768 static int
3769 bxe_del_all_macs(struct bxe_softc          *sc,
3770                  struct ecore_vlan_mac_obj *mac_obj,
3771                  int                       mac_type,
3772                  uint8_t                   wait_for_comp)
3773 {
3774     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
3775     int rc;
3776
3777     /* wait for completion of requested */
3778     if (wait_for_comp) {
3779         bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
3780     }
3781
3782     /* Set the mac type of addresses we want to clear */
3783     bxe_set_bit(mac_type, &vlan_mac_flags);
3784
3785     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags, &ramrod_flags);
3786     if (rc < 0) {
3787         BLOGE(sc, "Failed to delete MACs (%d)\n", rc);
3788     }
3789
3790     return (rc);
3791 }
3792
3793 static int
3794 bxe_fill_accept_flags(struct bxe_softc *sc,
3795                       uint32_t         rx_mode,
3796                       unsigned long    *rx_accept_flags,
3797                       unsigned long    *tx_accept_flags)
3798 {
3799     /* Clear the flags first */
3800     *rx_accept_flags = 0;
3801     *tx_accept_flags = 0;
3802
3803     switch (rx_mode) {
3804     case BXE_RX_MODE_NONE:
3805         /*
3806          * 'drop all' supersedes any accept flags that may have been
3807          * passed to the function.
3808          */
3809         break;
3810
3811     case BXE_RX_MODE_NORMAL:
3812         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3813         bxe_set_bit(ECORE_ACCEPT_MULTICAST, rx_accept_flags);
3814         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3815
3816         /* internal switching mode */
3817         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3818         bxe_set_bit(ECORE_ACCEPT_MULTICAST, tx_accept_flags);
3819         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3820
3821         break;
3822
3823     case BXE_RX_MODE_ALLMULTI:
3824         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3825         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3826         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3827
3828         /* internal switching mode */
3829         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3830         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3831         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3832
3833         break;
3834
3835     case BXE_RX_MODE_PROMISC:
3836         /*
3837          * According to deffinition of SI mode, iface in promisc mode
3838          * should receive matched and unmatched (in resolution of port)
3839          * unicast packets.
3840          */
3841         bxe_set_bit(ECORE_ACCEPT_UNMATCHED, rx_accept_flags);
3842         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3843         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3844         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3845
3846         /* internal switching mode */
3847         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3848         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3849
3850         if (IS_MF_SI(sc)) {
3851             bxe_set_bit(ECORE_ACCEPT_ALL_UNICAST, tx_accept_flags);
3852         } else {
3853             bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3854         }
3855
3856         break;
3857
3858     default:
3859         BLOGE(sc, "Unknown rx_mode (%d)\n", rx_mode);
3860         return (-1);
3861     }
3862
3863     /* Set ACCEPT_ANY_VLAN as we do not enable filtering by VLAN */
3864     if (rx_mode != BXE_RX_MODE_NONE) {
3865         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, rx_accept_flags);
3866         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, tx_accept_flags);
3867     }
3868
3869     return (0);
3870 }
3871
3872 static int
3873 bxe_set_q_rx_mode(struct bxe_softc *sc,
3874                   uint8_t          cl_id,
3875                   unsigned long    rx_mode_flags,
3876                   unsigned long    rx_accept_flags,
3877                   unsigned long    tx_accept_flags,
3878                   unsigned long    ramrod_flags)
3879 {
3880     struct ecore_rx_mode_ramrod_params ramrod_param;
3881     int rc;
3882
3883     memset(&ramrod_param, 0, sizeof(ramrod_param));
3884
3885     /* Prepare ramrod parameters */
3886     ramrod_param.cid = 0;
3887     ramrod_param.cl_id = cl_id;
3888     ramrod_param.rx_mode_obj = &sc->rx_mode_obj;
3889     ramrod_param.func_id = SC_FUNC(sc);
3890
3891     ramrod_param.pstate = &sc->sp_state;
3892     ramrod_param.state = ECORE_FILTER_RX_MODE_PENDING;
3893
3894     ramrod_param.rdata = BXE_SP(sc, rx_mode_rdata);
3895     ramrod_param.rdata_mapping = BXE_SP_MAPPING(sc, rx_mode_rdata);
3896
3897     bxe_set_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
3898
3899     ramrod_param.ramrod_flags = ramrod_flags;
3900     ramrod_param.rx_mode_flags = rx_mode_flags;
3901
3902     ramrod_param.rx_accept_flags = rx_accept_flags;
3903     ramrod_param.tx_accept_flags = tx_accept_flags;
3904
3905     rc = ecore_config_rx_mode(sc, &ramrod_param);
3906     if (rc < 0) {
3907         BLOGE(sc, "Set rx_mode %d failed\n", sc->rx_mode);
3908         return (rc);
3909     }
3910
3911     return (0);
3912 }
3913
3914 static int
3915 bxe_set_storm_rx_mode(struct bxe_softc *sc)
3916 {
3917     unsigned long rx_mode_flags = 0, ramrod_flags = 0;
3918     unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
3919     int rc;
3920
3921     rc = bxe_fill_accept_flags(sc, sc->rx_mode, &rx_accept_flags,
3922                                &tx_accept_flags);
3923     if (rc) {
3924         return (rc);
3925     }
3926
3927     bxe_set_bit(RAMROD_RX, &ramrod_flags);
3928     bxe_set_bit(RAMROD_TX, &ramrod_flags);
3929
3930     /* XXX ensure all fastpath have same cl_id and/or move it to bxe_softc */
3931     return (bxe_set_q_rx_mode(sc, sc->fp[0].cl_id, rx_mode_flags,
3932                               rx_accept_flags, tx_accept_flags,
3933                               ramrod_flags));
3934 }
3935
3936 /* returns the "mcp load_code" according to global load_count array */
3937 static int
3938 bxe_nic_load_no_mcp(struct bxe_softc *sc)
3939 {
3940     int path = SC_PATH(sc);
3941     int port = SC_PORT(sc);
3942
3943     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3944           path, load_count[path][0], load_count[path][1],
3945           load_count[path][2]);
3946     load_count[path][0]++;
3947     load_count[path][1 + port]++;
3948     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3949           path, load_count[path][0], load_count[path][1],
3950           load_count[path][2]);
3951     if (load_count[path][0] == 1) {
3952         return (FW_MSG_CODE_DRV_LOAD_COMMON);
3953     } else if (load_count[path][1 + port] == 1) {
3954         return (FW_MSG_CODE_DRV_LOAD_PORT);
3955     } else {
3956         return (FW_MSG_CODE_DRV_LOAD_FUNCTION);
3957     }
3958 }
3959
3960 /* returns the "mcp load_code" according to global load_count array */
3961 static int
3962 bxe_nic_unload_no_mcp(struct bxe_softc *sc)
3963 {
3964     int port = SC_PORT(sc);
3965     int path = SC_PATH(sc);
3966
3967     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3968           path, load_count[path][0], load_count[path][1],
3969           load_count[path][2]);
3970     load_count[path][0]--;
3971     load_count[path][1 + port]--;
3972     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3973           path, load_count[path][0], load_count[path][1],
3974           load_count[path][2]);
3975     if (load_count[path][0] == 0) {
3976         return (FW_MSG_CODE_DRV_UNLOAD_COMMON);
3977     } else if (load_count[path][1 + port] == 0) {
3978         return (FW_MSG_CODE_DRV_UNLOAD_PORT);
3979     } else {
3980         return (FW_MSG_CODE_DRV_UNLOAD_FUNCTION);
3981     }
3982 }
3983
3984 /* request unload mode from the MCP: COMMON, PORT or FUNCTION */
3985 static uint32_t
3986 bxe_send_unload_req(struct bxe_softc *sc,
3987                     int              unload_mode)
3988 {
3989     uint32_t reset_code = 0;
3990 #if 0
3991     int port = SC_PORT(sc);
3992     int path = SC_PATH(sc);
3993 #endif
3994
3995     /* Select the UNLOAD request mode */
3996     if (unload_mode == UNLOAD_NORMAL) {
3997         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
3998     }
3999 #if 0
4000     else if (sc->flags & BXE_NO_WOL_FLAG) {
4001         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP;
4002     } else if (sc->wol) {
4003         uint32_t emac_base = port ? GRCBASE_EMAC1 : GRCBASE_EMAC0;
4004         uint8_t *mac_addr = sc->dev->dev_addr;
4005         uint32_t val;
4006         uint16_t pmc;
4007
4008         /*
4009          * The mac address is written to entries 1-4 to
4010          * preserve entry 0 which is used by the PMF
4011          */
4012         uint8_t entry = (SC_VN(sc) + 1)*8;
4013
4014         val = (mac_addr[0] << 8) | mac_addr[1];
4015         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry, val);
4016
4017         val = (mac_addr[2] << 24) | (mac_addr[3] << 16) |
4018               (mac_addr[4] << 8) | mac_addr[5];
4019         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry + 4, val);
4020
4021         /* Enable the PME and clear the status */
4022         pmc = pci_read_config(sc->dev,
4023                               (sc->devinfo.pcie_pm_cap_reg +
4024                                PCIR_POWER_STATUS),
4025                               2);
4026         pmc |= PCIM_PSTAT_PMEENABLE | PCIM_PSTAT_PME;
4027         pci_write_config(sc->dev,
4028                          (sc->devinfo.pcie_pm_cap_reg +
4029                           PCIR_POWER_STATUS),
4030                          pmc, 4);
4031
4032         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_EN;
4033     }
4034 #endif
4035     else {
4036         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
4037     }
4038
4039     /* Send the request to the MCP */
4040     if (!BXE_NOMCP(sc)) {
4041         reset_code = bxe_fw_command(sc, reset_code, 0);
4042     } else {
4043         reset_code = bxe_nic_unload_no_mcp(sc);
4044     }
4045
4046     return (reset_code);
4047 }
4048
4049 /* send UNLOAD_DONE command to the MCP */
4050 static void
4051 bxe_send_unload_done(struct bxe_softc *sc,
4052                      uint8_t          keep_link)
4053 {
4054     uint32_t reset_param =
4055         keep_link ? DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET : 0;
4056
4057     /* Report UNLOAD_DONE to MCP */
4058     if (!BXE_NOMCP(sc)) {
4059         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, reset_param);
4060     }
4061 }
4062
4063 static int
4064 bxe_func_wait_started(struct bxe_softc *sc)
4065 {
4066     int tout = 50;
4067
4068     if (!sc->port.pmf) {
4069         return (0);
4070     }
4071
4072     /*
4073      * (assumption: No Attention from MCP at this stage)
4074      * PMF probably in the middle of TX disable/enable transaction
4075      * 1. Sync IRS for default SB
4076      * 2. Sync SP queue - this guarantees us that attention handling started
4077      * 3. Wait, that TX disable/enable transaction completes
4078      *
4079      * 1+2 guarantee that if DCBX attention was scheduled it already changed
4080      * pending bit of transaction from STARTED-->TX_STOPPED, if we already
4081      * received completion for the transaction the state is TX_STOPPED.
4082      * State will return to STARTED after completion of TX_STOPPED-->STARTED
4083      * transaction.
4084      */
4085
4086     /* XXX make sure default SB ISR is done */
4087     /* need a way to synchronize an irq (intr_mtx?) */
4088
4089     /* XXX flush any work queues */
4090
4091     while (ecore_func_get_state(sc, &sc->func_obj) !=
4092            ECORE_F_STATE_STARTED && tout--) {
4093         DELAY(20000);
4094     }
4095
4096     if (ecore_func_get_state(sc, &sc->func_obj) != ECORE_F_STATE_STARTED) {
4097         /*
4098          * Failed to complete the transaction in a "good way"
4099          * Force both transactions with CLR bit.
4100          */
4101         struct ecore_func_state_params func_params = { NULL };
4102
4103         BLOGE(sc, "Unexpected function state! "
4104                   "Forcing STARTED-->TX_STOPPED-->STARTED\n");
4105
4106         func_params.f_obj = &sc->func_obj;
4107         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4108
4109         /* STARTED-->TX_STOPPED */
4110         func_params.cmd = ECORE_F_CMD_TX_STOP;
4111         ecore_func_state_change(sc, &func_params);
4112
4113         /* TX_STOPPED-->STARTED */
4114         func_params.cmd = ECORE_F_CMD_TX_START;
4115         return (ecore_func_state_change(sc, &func_params));
4116     }
4117
4118     return (0);
4119 }
4120
4121 static int
4122 bxe_stop_queue(struct bxe_softc *sc,
4123                int              index)
4124 {
4125     struct bxe_fastpath *fp = &sc->fp[index];
4126     struct ecore_queue_state_params q_params = { NULL };
4127     int rc;
4128
4129     BLOGD(sc, DBG_LOAD, "stopping queue %d cid %d\n", index, fp->index);
4130
4131     q_params.q_obj = &sc->sp_objs[fp->index].q_obj;
4132     /* We want to wait for completion in this context */
4133     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
4134
4135     /* Stop the primary connection: */
4136
4137     /* ...halt the connection */
4138     q_params.cmd = ECORE_Q_CMD_HALT;
4139     rc = ecore_queue_state_change(sc, &q_params);
4140     if (rc) {
4141         return (rc);
4142     }
4143
4144     /* ...terminate the connection */
4145     q_params.cmd = ECORE_Q_CMD_TERMINATE;
4146     memset(&q_params.params.terminate, 0, sizeof(q_params.params.terminate));
4147     q_params.params.terminate.cid_index = FIRST_TX_COS_INDEX;
4148     rc = ecore_queue_state_change(sc, &q_params);
4149     if (rc) {
4150         return (rc);
4151     }
4152
4153     /* ...delete cfc entry */
4154     q_params.cmd = ECORE_Q_CMD_CFC_DEL;
4155     memset(&q_params.params.cfc_del, 0, sizeof(q_params.params.cfc_del));
4156     q_params.params.cfc_del.cid_index = FIRST_TX_COS_INDEX;
4157     return (ecore_queue_state_change(sc, &q_params));
4158 }
4159
4160 /* wait for the outstanding SP commands */
4161 static inline uint8_t
4162 bxe_wait_sp_comp(struct bxe_softc *sc,
4163                  unsigned long    mask)
4164 {
4165     unsigned long tmp;
4166     int tout = 5000; /* wait for 5 secs tops */
4167
4168     while (tout--) {
4169         mb();
4170         if (!(atomic_load_acq_long(&sc->sp_state) & mask)) {
4171             return (TRUE);
4172         }
4173
4174         DELAY(1000);
4175     }
4176
4177     mb();
4178
4179     tmp = atomic_load_acq_long(&sc->sp_state);
4180     if (tmp & mask) {
4181         BLOGE(sc, "Filtering completion timed out: "
4182                   "sp_state 0x%lx, mask 0x%lx\n",
4183               tmp, mask);
4184         return (FALSE);
4185     }
4186
4187     return (FALSE);
4188 }
4189
4190 static int
4191 bxe_func_stop(struct bxe_softc *sc)
4192 {
4193     struct ecore_func_state_params func_params = { NULL };
4194     int rc;
4195
4196     /* prepare parameters for function state transitions */
4197     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4198     func_params.f_obj = &sc->func_obj;
4199     func_params.cmd = ECORE_F_CMD_STOP;
4200
4201     /*
4202      * Try to stop the function the 'good way'. If it fails (in case
4203      * of a parity error during bxe_chip_cleanup()) and we are
4204      * not in a debug mode, perform a state transaction in order to
4205      * enable further HW_RESET transaction.
4206      */
4207     rc = ecore_func_state_change(sc, &func_params);
4208     if (rc) {
4209         BLOGE(sc, "FUNC_STOP ramrod failed. "
4210                   "Running a dry transaction\n");
4211         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4212         return (ecore_func_state_change(sc, &func_params));
4213     }
4214
4215     return (0);
4216 }
4217
4218 static int
4219 bxe_reset_hw(struct bxe_softc *sc,
4220              uint32_t         load_code)
4221 {
4222     struct ecore_func_state_params func_params = { NULL };
4223
4224     /* Prepare parameters for function state transitions */
4225     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4226
4227     func_params.f_obj = &sc->func_obj;
4228     func_params.cmd = ECORE_F_CMD_HW_RESET;
4229
4230     func_params.params.hw_init.load_phase = load_code;
4231
4232     return (ecore_func_state_change(sc, &func_params));
4233 }
4234
4235 static void
4236 bxe_int_disable_sync(struct bxe_softc *sc,
4237                      int              disable_hw)
4238 {
4239     if (disable_hw) {
4240         /* prevent the HW from sending interrupts */
4241         bxe_int_disable(sc);
4242     }
4243
4244     /* XXX need a way to synchronize ALL irqs (intr_mtx?) */
4245     /* make sure all ISRs are done */
4246
4247     /* XXX make sure sp_task is not running */
4248     /* cancel and flush work queues */
4249 }
4250
4251 static void
4252 bxe_chip_cleanup(struct bxe_softc *sc,
4253                  uint32_t         unload_mode,
4254                  uint8_t          keep_link)
4255 {
4256     int port = SC_PORT(sc);
4257     struct ecore_mcast_ramrod_params rparam = { NULL };
4258     uint32_t reset_code;
4259     int i, rc = 0;
4260
4261     bxe_drain_tx_queues(sc);
4262
4263     /* give HW time to discard old tx messages */
4264     DELAY(1000);
4265
4266     /* Clean all ETH MACs */
4267     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_ETH_MAC, FALSE);
4268     if (rc < 0) {
4269         BLOGE(sc, "Failed to delete all ETH MACs (%d)\n", rc);
4270     }
4271
4272     /* Clean up UC list  */
4273     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_UC_LIST_MAC, TRUE);
4274     if (rc < 0) {
4275         BLOGE(sc, "Failed to delete UC MACs list (%d)\n", rc);
4276     }
4277
4278     /* Disable LLH */
4279     if (!CHIP_IS_E1(sc)) {
4280         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
4281     }
4282
4283     /* Set "drop all" to stop Rx */
4284
4285     /*
4286      * We need to take the BXE_MCAST_LOCK() here in order to prevent
4287      * a race between the completion code and this code.
4288      */
4289     BXE_MCAST_LOCK(sc);
4290
4291     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
4292         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
4293     } else {
4294         bxe_set_storm_rx_mode(sc);
4295     }
4296
4297     /* Clean up multicast configuration */
4298     rparam.mcast_obj = &sc->mcast_obj;
4299     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4300     if (rc < 0) {
4301         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4302     }
4303
4304     BXE_MCAST_UNLOCK(sc);
4305
4306     // XXX bxe_iov_chip_cleanup(sc);
4307
4308     /*
4309      * Send the UNLOAD_REQUEST to the MCP. This will return if
4310      * this function should perform FUNCTION, PORT, or COMMON HW
4311      * reset.
4312      */
4313     reset_code = bxe_send_unload_req(sc, unload_mode);
4314
4315     /*
4316      * (assumption: No Attention from MCP at this stage)
4317      * PMF probably in the middle of TX disable/enable transaction
4318      */
4319     rc = bxe_func_wait_started(sc);
4320     if (rc) {
4321         BLOGE(sc, "bxe_func_wait_started failed\n");
4322     }
4323
4324     /*
4325      * Close multi and leading connections
4326      * Completions for ramrods are collected in a synchronous way
4327      */
4328     for (i = 0; i < sc->num_queues; i++) {
4329         if (bxe_stop_queue(sc, i)) {
4330             goto unload_error;
4331         }
4332     }
4333
4334     /*
4335      * If SP settings didn't get completed so far - something
4336      * very wrong has happen.
4337      */
4338     if (!bxe_wait_sp_comp(sc, ~0x0UL)) {
4339         BLOGE(sc, "Common slow path ramrods got stuck!\n");
4340     }
4341
4342 unload_error:
4343
4344     rc = bxe_func_stop(sc);
4345     if (rc) {
4346         BLOGE(sc, "Function stop failed!\n");
4347     }
4348
4349     /* disable HW interrupts */
4350     bxe_int_disable_sync(sc, TRUE);
4351
4352     /* detach interrupts */
4353     bxe_interrupt_detach(sc);
4354
4355     /* Reset the chip */
4356     rc = bxe_reset_hw(sc, reset_code);
4357     if (rc) {
4358         BLOGE(sc, "Hardware reset failed\n");
4359     }
4360
4361     /* Report UNLOAD_DONE to MCP */
4362     bxe_send_unload_done(sc, keep_link);
4363 }
4364
4365 static void
4366 bxe_disable_close_the_gate(struct bxe_softc *sc)
4367 {
4368     uint32_t val;
4369     int port = SC_PORT(sc);
4370
4371     BLOGD(sc, DBG_LOAD,
4372           "Disabling 'close the gates'\n");
4373
4374     if (CHIP_IS_E1(sc)) {
4375         uint32_t addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
4376                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
4377         val = REG_RD(sc, addr);
4378         val &= ~(0x300);
4379         REG_WR(sc, addr, val);
4380     } else {
4381         val = REG_RD(sc, MISC_REG_AEU_GENERAL_MASK);
4382         val &= ~(MISC_AEU_GENERAL_MASK_REG_AEU_PXP_CLOSE_MASK |
4383                  MISC_AEU_GENERAL_MASK_REG_AEU_NIG_CLOSE_MASK);
4384         REG_WR(sc, MISC_REG_AEU_GENERAL_MASK, val);
4385     }
4386 }
4387
4388 /*
4389  * Cleans the object that have internal lists without sending
4390  * ramrods. Should be run when interrutps are disabled.
4391  */
4392 static void
4393 bxe_squeeze_objects(struct bxe_softc *sc)
4394 {
4395     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
4396     struct ecore_mcast_ramrod_params rparam = { NULL };
4397     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
4398     int rc;
4399
4400     /* Cleanup MACs' object first... */
4401
4402     /* Wait for completion of requested */
4403     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
4404     /* Perform a dry cleanup */
4405     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &ramrod_flags);
4406
4407     /* Clean ETH primary MAC */
4408     bxe_set_bit(ECORE_ETH_MAC, &vlan_mac_flags);
4409     rc = mac_obj->delete_all(sc, &sc->sp_objs->mac_obj, &vlan_mac_flags,
4410                              &ramrod_flags);
4411     if (rc != 0) {
4412         BLOGE(sc, "Failed to clean ETH MACs (%d)\n", rc);
4413     }
4414
4415     /* Cleanup UC list */
4416     vlan_mac_flags = 0;
4417     bxe_set_bit(ECORE_UC_LIST_MAC, &vlan_mac_flags);
4418     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags,
4419                              &ramrod_flags);
4420     if (rc != 0) {
4421         BLOGE(sc, "Failed to clean UC list MACs (%d)\n", rc);
4422     }
4423
4424     /* Now clean mcast object... */
4425
4426     rparam.mcast_obj = &sc->mcast_obj;
4427     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &rparam.ramrod_flags);
4428
4429     /* Add a DEL command... */
4430     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4431     if (rc < 0) {
4432         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4433     }
4434
4435     /* now wait until all pending commands are cleared */
4436
4437     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4438     while (rc != 0) {
4439         if (rc < 0) {
4440             BLOGE(sc, "Failed to clean MCAST object (%d)\n", rc);
4441             return;
4442         }
4443
4444         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4445     }
4446 }
4447
4448 /* stop the controller */
4449 static __noinline int
4450 bxe_nic_unload(struct bxe_softc *sc,
4451                uint32_t         unload_mode,
4452                uint8_t          keep_link)
4453 {
4454     uint8_t global = FALSE;
4455     uint32_t val;
4456
4457     BXE_CORE_LOCK_ASSERT(sc);
4458
4459     BLOGD(sc, DBG_LOAD, "Starting NIC unload...\n");
4460
4461     /* mark driver as unloaded in shmem2 */
4462     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
4463         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
4464         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
4465                   val & ~DRV_FLAGS_CAPABILITIES_LOADED_L2);
4466     }
4467
4468     if (IS_PF(sc) && sc->recovery_state != BXE_RECOVERY_DONE &&
4469         (sc->state == BXE_STATE_CLOSED || sc->state == BXE_STATE_ERROR)) {
4470         /*
4471          * We can get here if the driver has been unloaded
4472          * during parity error recovery and is either waiting for a
4473          * leader to complete or for other functions to unload and
4474          * then ifconfig down has been issued. In this case we want to
4475          * unload and let other functions to complete a recovery
4476          * process.
4477          */
4478         sc->recovery_state = BXE_RECOVERY_DONE;
4479         sc->is_leader = 0;
4480         bxe_release_leader_lock(sc);
4481         mb();
4482
4483         BLOGD(sc, DBG_LOAD, "Releasing a leadership...\n");
4484         BLOGE(sc, "Can't unload in closed or error state\n");
4485         return (-1);
4486     }
4487
4488     /*
4489      * Nothing to do during unload if previous bxe_nic_load()
4490      * did not completed succesfully - all resourses are released.
4491      */
4492     if ((sc->state == BXE_STATE_CLOSED) ||
4493         (sc->state == BXE_STATE_ERROR)) {
4494         return (0);
4495     }
4496
4497     sc->state = BXE_STATE_CLOSING_WAITING_HALT;
4498     mb();
4499
4500     /* stop tx */
4501     bxe_tx_disable(sc);
4502
4503     sc->rx_mode = BXE_RX_MODE_NONE;
4504     /* XXX set rx mode ??? */
4505
4506     if (IS_PF(sc)) {
4507         /* set ALWAYS_ALIVE bit in shmem */
4508         sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
4509
4510         bxe_drv_pulse(sc);
4511
4512         bxe_stats_handle(sc, STATS_EVENT_STOP);
4513         bxe_save_statistics(sc);
4514     }
4515
4516     /* wait till consumers catch up with producers in all queues */
4517     bxe_drain_tx_queues(sc);
4518
4519     /* if VF indicate to PF this function is going down (PF will delete sp
4520      * elements and clear initializations
4521      */
4522     if (IS_VF(sc)) {
4523         ; /* bxe_vfpf_close_vf(sc); */
4524     } else if (unload_mode != UNLOAD_RECOVERY) {
4525         /* if this is a normal/close unload need to clean up chip */
4526         bxe_chip_cleanup(sc, unload_mode, keep_link);
4527     } else {
4528         /* Send the UNLOAD_REQUEST to the MCP */
4529         bxe_send_unload_req(sc, unload_mode);
4530
4531         /*
4532          * Prevent transactions to host from the functions on the
4533          * engine that doesn't reset global blocks in case of global
4534          * attention once gloabl blocks are reset and gates are opened
4535          * (the engine which leader will perform the recovery
4536          * last).
4537          */
4538         if (!CHIP_IS_E1x(sc)) {
4539             bxe_pf_disable(sc);
4540         }
4541
4542         /* disable HW interrupts */
4543         bxe_int_disable_sync(sc, TRUE);
4544
4545         /* detach interrupts */
4546         bxe_interrupt_detach(sc);
4547
4548         /* Report UNLOAD_DONE to MCP */
4549         bxe_send_unload_done(sc, FALSE);
4550     }
4551
4552     /*
4553      * At this stage no more interrupts will arrive so we may safely clean
4554      * the queue'able objects here in case they failed to get cleaned so far.
4555      */
4556     if (IS_PF(sc)) {
4557         bxe_squeeze_objects(sc);
4558     }
4559
4560     /* There should be no more pending SP commands at this stage */
4561     sc->sp_state = 0;
4562
4563     sc->port.pmf = 0;
4564
4565     bxe_free_fp_buffers(sc);
4566
4567     if (IS_PF(sc)) {
4568         bxe_free_mem(sc);
4569     }
4570
4571     bxe_free_fw_stats_mem(sc);
4572
4573     sc->state = BXE_STATE_CLOSED;
4574
4575     /*
4576      * Check if there are pending parity attentions. If there are - set
4577      * RECOVERY_IN_PROGRESS.
4578      */
4579     if (IS_PF(sc) && bxe_chk_parity_attn(sc, &global, FALSE)) {
4580         bxe_set_reset_in_progress(sc);
4581
4582         /* Set RESET_IS_GLOBAL if needed */
4583         if (global) {
4584             bxe_set_reset_global(sc);
4585         }
4586     }
4587
4588     /*
4589      * The last driver must disable a "close the gate" if there is no
4590      * parity attention or "process kill" pending.
4591      */
4592     if (IS_PF(sc) && !bxe_clear_pf_load(sc) &&
4593         bxe_reset_is_done(sc, SC_PATH(sc))) {
4594         bxe_disable_close_the_gate(sc);
4595     }
4596
4597     BLOGD(sc, DBG_LOAD, "Ended NIC unload\n");
4598
4599     return (0);
4600 }
4601
4602 /*
4603  * Called by the OS to set various media options (i.e. link, speed, etc.) when
4604  * the user runs "ifconfig bxe media ..." or "ifconfig bxe mediaopt ...".
4605  */
4606 static int
4607 bxe_ifmedia_update(struct ifnet *ifp)
4608 {
4609     struct bxe_softc *sc = (struct bxe_softc *)ifp->if_softc;
4610     struct ifmedia *ifm;
4611
4612     ifm = &sc->ifmedia;
4613
4614     /* We only support Ethernet media type. */
4615     if (IFM_TYPE(ifm->ifm_media) != IFM_ETHER) {
4616         return (EINVAL);
4617     }
4618
4619     switch (IFM_SUBTYPE(ifm->ifm_media)) {
4620     case IFM_AUTO:
4621          break;
4622     case IFM_10G_CX4:
4623     case IFM_10G_SR:
4624     case IFM_10G_T:
4625     case IFM_10G_TWINAX:
4626     default:
4627         /* We don't support changing the media type. */
4628         BLOGD(sc, DBG_LOAD, "Invalid media type (%d)\n",
4629               IFM_SUBTYPE(ifm->ifm_media));
4630         return (EINVAL);
4631     }
4632
4633     return (0);
4634 }
4635
4636 /*
4637  * Called by the OS to get the current media status (i.e. link, speed, etc.).
4638  */
4639 static void
4640 bxe_ifmedia_status(struct ifnet *ifp, struct ifmediareq *ifmr)
4641 {
4642     struct bxe_softc *sc = ifp->if_softc;
4643
4644     /* Report link down if the driver isn't running. */
4645     if ((ifp->if_drv_flags & IFF_DRV_RUNNING) == 0) {
4646         ifmr->ifm_active |= IFM_NONE;
4647         return;
4648     }
4649
4650     /* Setup the default interface info. */
4651     ifmr->ifm_status = IFM_AVALID;
4652     ifmr->ifm_active = IFM_ETHER;
4653
4654     if (sc->link_vars.link_up) {
4655         ifmr->ifm_status |= IFM_ACTIVE;
4656     } else {
4657         ifmr->ifm_active |= IFM_NONE;
4658         return;
4659     }
4660
4661     ifmr->ifm_active |= sc->media;
4662
4663     if (sc->link_vars.duplex == DUPLEX_FULL) {
4664         ifmr->ifm_active |= IFM_FDX;
4665     } else {
4666         ifmr->ifm_active |= IFM_HDX;
4667     }
4668 }
4669
4670 static int
4671 bxe_ioctl_nvram(struct bxe_softc *sc,
4672                 uint32_t         priv_op,
4673                 struct ifreq     *ifr)
4674 {
4675     struct bxe_nvram_data nvdata_base;
4676     struct bxe_nvram_data *nvdata;
4677     int len;
4678     int error = 0;
4679
4680     copyin(ifr->ifr_data, &nvdata_base, sizeof(nvdata_base));
4681
4682     len = (sizeof(struct bxe_nvram_data) +
4683            nvdata_base.len -
4684            sizeof(uint32_t));
4685
4686     if (len > sizeof(struct bxe_nvram_data)) {
4687         if ((nvdata = (struct bxe_nvram_data *)
4688                  malloc(len, M_DEVBUF,
4689                         (M_NOWAIT | M_ZERO))) == NULL) {
4690             BLOGE(sc, "BXE_IOC_RD_NVRAM malloc failed\n");
4691             return (1);
4692         }
4693         memcpy(nvdata, &nvdata_base, sizeof(struct bxe_nvram_data));
4694     } else {
4695         nvdata = &nvdata_base;
4696     }
4697
4698     if (priv_op == BXE_IOC_RD_NVRAM) {
4699         BLOGD(sc, DBG_IOCTL, "IOC_RD_NVRAM 0x%x %d\n",
4700               nvdata->offset, nvdata->len);
4701         error = bxe_nvram_read(sc,
4702                                nvdata->offset,
4703                                (uint8_t *)nvdata->value,
4704                                nvdata->len);
4705         copyout(nvdata, ifr->ifr_data, len);
4706     } else { /* BXE_IOC_WR_NVRAM */
4707         BLOGD(sc, DBG_IOCTL, "IOC_WR_NVRAM 0x%x %d\n",
4708               nvdata->offset, nvdata->len);
4709         copyin(ifr->ifr_data, nvdata, len);
4710         error = bxe_nvram_write(sc,
4711                                 nvdata->offset,
4712                                 (uint8_t *)nvdata->value,
4713                                 nvdata->len);
4714     }
4715
4716     if (len > sizeof(struct bxe_nvram_data)) {
4717         free(nvdata, M_DEVBUF);
4718     }
4719
4720     return (error);
4721 }
4722
4723 static int
4724 bxe_ioctl_stats_show(struct bxe_softc *sc,
4725                      uint32_t         priv_op,
4726                      struct ifreq     *ifr)
4727 {
4728     const size_t str_size   = (BXE_NUM_ETH_STATS * STAT_NAME_LEN);
4729     const size_t stats_size = (BXE_NUM_ETH_STATS * sizeof(uint64_t));
4730     caddr_t p_tmp;
4731     uint32_t *offset;
4732     int i;
4733
4734     switch (priv_op)
4735     {
4736     case BXE_IOC_STATS_SHOW_NUM:
4737         memset(ifr->ifr_data, 0, sizeof(union bxe_stats_show_data));
4738         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.num =
4739             BXE_NUM_ETH_STATS;
4740         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.len =
4741             STAT_NAME_LEN;
4742         return (0);
4743
4744     case BXE_IOC_STATS_SHOW_STR:
4745         memset(ifr->ifr_data, 0, str_size);
4746         p_tmp = ifr->ifr_data;
4747         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4748             strcpy(p_tmp, bxe_eth_stats_arr[i].string);
4749             p_tmp += STAT_NAME_LEN;
4750         }
4751         return (0);
4752
4753     case BXE_IOC_STATS_SHOW_CNT:
4754         memset(ifr->ifr_data, 0, stats_size);
4755         p_tmp = ifr->ifr_data;
4756         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4757             offset = ((uint32_t *)&sc->eth_stats +
4758                       bxe_eth_stats_arr[i].offset);
4759             switch (bxe_eth_stats_arr[i].size) {
4760             case 4:
4761                 *((uint64_t *)p_tmp) = (uint64_t)*offset;
4762                 break;
4763             case 8:
4764                 *((uint64_t *)p_tmp) = HILO_U64(*offset, *(offset + 1));
4765                 break;
4766             default:
4767                 *((uint64_t *)p_tmp) = 0;
4768             }
4769             p_tmp += sizeof(uint64_t);
4770         }
4771         return (0);
4772
4773     default:
4774         return (-1);
4775     }
4776 }
4777
4778 static void
4779 bxe_handle_chip_tq(void *context,
4780                    int  pending)
4781 {
4782     struct bxe_softc *sc = (struct bxe_softc *)context;
4783     long work = atomic_load_acq_long(&sc->chip_tq_flags);
4784
4785     switch (work)
4786     {
4787     case CHIP_TQ_REINIT:
4788         if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
4789             /* restart the interface */
4790             BLOGD(sc, DBG_LOAD, "Restarting the interface...\n");
4791             bxe_periodic_stop(sc);
4792             BXE_CORE_LOCK(sc);
4793             bxe_stop_locked(sc);
4794             bxe_init_locked(sc);
4795             BXE_CORE_UNLOCK(sc);
4796         }
4797         break;
4798
4799     default:
4800         break;
4801     }
4802 }
4803
4804 /*
4805  * Handles any IOCTL calls from the operating system.
4806  *
4807  * Returns:
4808  *   0 = Success, >0 Failure
4809  */
4810 static int
4811 bxe_ioctl(struct ifnet *ifp,
4812           u_long       command,
4813           caddr_t      data)
4814 {
4815     struct bxe_softc *sc = ifp->if_softc;
4816     struct ifreq *ifr = (struct ifreq *)data;
4817     struct bxe_nvram_data *nvdata;
4818     uint32_t priv_op;
4819     int mask = 0;
4820     int reinit = 0;
4821     int error = 0;
4822
4823     int mtu_min = (ETH_MIN_PACKET_SIZE - ETH_HLEN);
4824     int mtu_max = (MJUM9BYTES - ETH_OVERHEAD - IP_HEADER_ALIGNMENT_PADDING);
4825
4826     switch (command)
4827     {
4828     case SIOCSIFMTU:
4829         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFMTU ioctl (mtu=%d)\n",
4830               ifr->ifr_mtu);
4831
4832         if (sc->mtu == ifr->ifr_mtu) {
4833             /* nothing to change */
4834             break;
4835         }
4836
4837         if ((ifr->ifr_mtu < mtu_min) || (ifr->ifr_mtu > mtu_max)) {
4838             BLOGE(sc, "Unsupported MTU size %d (range is %d-%d)\n",
4839                   ifr->ifr_mtu, mtu_min, mtu_max);
4840             error = EINVAL;
4841             break;
4842         }
4843
4844         atomic_store_rel_int((volatile unsigned int *)&sc->mtu,
4845                              (unsigned long)ifr->ifr_mtu);
4846         atomic_store_rel_long((volatile unsigned long *)&ifp->if_mtu,
4847                               (unsigned long)ifr->ifr_mtu);
4848
4849         reinit = 1;
4850         break;
4851
4852     case SIOCSIFFLAGS:
4853         /* toggle the interface state up or down */
4854         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFFLAGS ioctl\n");
4855
4856         BXE_CORE_LOCK(sc);
4857         /* check if the interface is up */
4858         if (ifp->if_flags & IFF_UP) {
4859             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4860                 /* set the receive mode flags */
4861                 bxe_set_rx_mode(sc);
4862             } else {
4863                 bxe_init_locked(sc);
4864             }
4865         } else {
4866             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4867                 bxe_periodic_stop(sc);
4868                 bxe_stop_locked(sc);
4869             }
4870         }
4871         BXE_CORE_UNLOCK(sc);
4872
4873         break;
4874
4875     case SIOCADDMULTI:
4876     case SIOCDELMULTI:
4877         /* add/delete multicast addresses */
4878         BLOGD(sc, DBG_IOCTL, "Received SIOCADDMULTI/SIOCDELMULTI ioctl\n");
4879
4880         /* check if the interface is up */
4881         if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4882             /* set the receive mode flags */
4883             BXE_CORE_LOCK(sc);
4884             bxe_set_rx_mode(sc);
4885             BXE_CORE_UNLOCK(sc);
4886         }
4887
4888         break;
4889
4890     case SIOCSIFCAP:
4891         /* find out which capabilities have changed */
4892         mask = (ifr->ifr_reqcap ^ ifp->if_capenable);
4893
4894         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFCAP ioctl (mask=0x%08x)\n",
4895               mask);
4896
4897         /* toggle the LRO capabilites enable flag */
4898         if (mask & IFCAP_LRO) {
4899             ifp->if_capenable ^= IFCAP_LRO;
4900             BLOGD(sc, DBG_IOCTL, "Turning LRO %s\n",
4901                   (ifp->if_capenable & IFCAP_LRO) ? "ON" : "OFF");
4902             reinit = 1;
4903         }
4904
4905         /* toggle the TXCSUM checksum capabilites enable flag */
4906         if (mask & IFCAP_TXCSUM) {
4907             ifp->if_capenable ^= IFCAP_TXCSUM;
4908             BLOGD(sc, DBG_IOCTL, "Turning TXCSUM %s\n",
4909                   (ifp->if_capenable & IFCAP_TXCSUM) ? "ON" : "OFF");
4910             if (ifp->if_capenable & IFCAP_TXCSUM) {
4911                 ifp->if_hwassist = (CSUM_IP       |
4912                                     CSUM_TCP      |
4913                                     CSUM_UDP      |
4914                                     CSUM_TSO      |
4915                                     CSUM_TCP_IPV6 |
4916                                     CSUM_UDP_IPV6);
4917             } else {
4918                 ifp->if_hwassist = 0;
4919             }
4920         }
4921
4922         /* toggle the RXCSUM checksum capabilities enable flag */
4923         if (mask & IFCAP_RXCSUM) {
4924             ifp->if_capenable ^= IFCAP_RXCSUM;
4925             BLOGD(sc, DBG_IOCTL, "Turning RXCSUM %s\n",
4926                   (ifp->if_capenable & IFCAP_RXCSUM) ? "ON" : "OFF");
4927             if (ifp->if_capenable & IFCAP_RXCSUM) {
4928                 ifp->if_hwassist = (CSUM_IP       |
4929                                     CSUM_TCP      |
4930                                     CSUM_UDP      |
4931                                     CSUM_TSO      |
4932                                     CSUM_TCP_IPV6 |
4933                                     CSUM_UDP_IPV6);
4934             } else {
4935                 ifp->if_hwassist = 0;
4936             }
4937         }
4938
4939         /* toggle TSO4 capabilities enabled flag */
4940         if (mask & IFCAP_TSO4) {
4941             ifp->if_capenable ^= IFCAP_TSO4;
4942             BLOGD(sc, DBG_IOCTL, "Turning TSO4 %s\n",
4943                   (ifp->if_capenable & IFCAP_TSO4) ? "ON" : "OFF");
4944         }
4945
4946         /* toggle TSO6 capabilities enabled flag */
4947         if (mask & IFCAP_TSO6) {
4948             ifp->if_capenable ^= IFCAP_TSO6;
4949             BLOGD(sc, DBG_IOCTL, "Turning TSO6 %s\n",
4950                   (ifp->if_capenable & IFCAP_TSO6) ? "ON" : "OFF");
4951         }
4952
4953         /* toggle VLAN_HWTSO capabilities enabled flag */
4954         if (mask & IFCAP_VLAN_HWTSO) {
4955             ifp->if_capenable ^= IFCAP_VLAN_HWTSO;
4956             BLOGD(sc, DBG_IOCTL, "Turning VLAN_HWTSO %s\n",
4957                   (ifp->if_capenable & IFCAP_VLAN_HWTSO) ? "ON" : "OFF");
4958         }
4959
4960         /* toggle VLAN_HWCSUM capabilities enabled flag */
4961         if (mask & IFCAP_VLAN_HWCSUM) {
4962             /* XXX investigate this... */
4963             BLOGE(sc, "Changing VLAN_HWCSUM is not supported!\n");
4964             error = EINVAL;
4965         }
4966
4967         /* toggle VLAN_MTU capabilities enable flag */
4968         if (mask & IFCAP_VLAN_MTU) {
4969             /* XXX investigate this... */
4970             BLOGE(sc, "Changing VLAN_MTU is not supported!\n");
4971             error = EINVAL;
4972         }
4973
4974         /* toggle VLAN_HWTAGGING capabilities enabled flag */
4975         if (mask & IFCAP_VLAN_HWTAGGING) {
4976             /* XXX investigate this... */
4977             BLOGE(sc, "Changing VLAN_HWTAGGING is not supported!\n");
4978             error = EINVAL;
4979         }
4980
4981         /* toggle VLAN_HWFILTER capabilities enabled flag */
4982         if (mask & IFCAP_VLAN_HWFILTER) {
4983             /* XXX investigate this... */
4984             BLOGE(sc, "Changing VLAN_HWFILTER is not supported!\n");
4985             error = EINVAL;
4986         }
4987
4988         /* XXX not yet...
4989          * IFCAP_WOL_MAGIC
4990          */
4991
4992         break;
4993
4994     case SIOCSIFMEDIA:
4995     case SIOCGIFMEDIA:
4996         /* set/get interface media */
4997         BLOGD(sc, DBG_IOCTL,
4998               "Received SIOCSIFMEDIA/SIOCGIFMEDIA ioctl (cmd=%lu)\n",
4999               (command & 0xff));
5000         error = ifmedia_ioctl(ifp, ifr, &sc->ifmedia, command);
5001         break;
5002
5003     case SIOCGPRIVATE_0:
5004         copyin(ifr->ifr_data, &priv_op, sizeof(priv_op));
5005
5006         switch (priv_op)
5007         {
5008         case BXE_IOC_RD_NVRAM:
5009         case BXE_IOC_WR_NVRAM:
5010             nvdata = (struct bxe_nvram_data *)ifr->ifr_data;
5011             BLOGD(sc, DBG_IOCTL,
5012                   "Received Private NVRAM ioctl addr=0x%x size=%u\n",
5013                   nvdata->offset, nvdata->len);
5014             error = bxe_ioctl_nvram(sc, priv_op, ifr);
5015             break;
5016
5017         case BXE_IOC_STATS_SHOW_NUM:
5018         case BXE_IOC_STATS_SHOW_STR:
5019         case BXE_IOC_STATS_SHOW_CNT:
5020             BLOGD(sc, DBG_IOCTL, "Received Private Stats ioctl (%d)\n",
5021                   priv_op);
5022             error = bxe_ioctl_stats_show(sc, priv_op, ifr);
5023             break;
5024
5025         default:
5026             BLOGW(sc, "Received Private Unknown ioctl (%d)\n", priv_op);
5027             error = EINVAL;
5028             break;
5029         }
5030
5031         break;
5032
5033     default:
5034         BLOGD(sc, DBG_IOCTL, "Received Unknown Ioctl (cmd=%lu)\n",
5035               (command & 0xff));
5036         error = ether_ioctl(ifp, command, data);
5037         break;
5038     }
5039
5040     if (reinit && (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
5041         BLOGD(sc, DBG_LOAD | DBG_IOCTL,
5042               "Re-initializing hardware from IOCTL change\n");
5043         bxe_periodic_stop(sc);
5044         BXE_CORE_LOCK(sc);
5045         bxe_stop_locked(sc);
5046         bxe_init_locked(sc);
5047         BXE_CORE_UNLOCK(sc);
5048     }
5049
5050     return (error);
5051 }
5052
5053 static __noinline void
5054 bxe_dump_mbuf(struct bxe_softc *sc,
5055               struct mbuf      *m,
5056               uint8_t          contents)
5057 {
5058     char * type;
5059     int i = 0;
5060
5061     if (!(sc->debug & DBG_MBUF)) {
5062         return;
5063     }
5064
5065     if (m == NULL) {
5066         BLOGD(sc, DBG_MBUF, "mbuf: null pointer\n");
5067         return;
5068     }
5069
5070     while (m) {
5071         BLOGD(sc, DBG_MBUF,
5072               "%02d: mbuf=%p m_len=%d m_flags=0x%b m_data=%p\n",
5073               i, m, m->m_len, m->m_flags, M_FLAG_BITS, m->m_data);
5074
5075         if (m->m_flags & M_PKTHDR) {
5076              BLOGD(sc, DBG_MBUF,
5077                    "%02d: - m_pkthdr: tot_len=%d flags=0x%b csum_flags=%b\n",
5078                    i, m->m_pkthdr.len, m->m_flags, M_FLAG_BITS,
5079                    (int)m->m_pkthdr.csum_flags, CSUM_BITS);
5080         }
5081
5082         if (m->m_flags & M_EXT) {
5083             switch (m->m_ext.ext_type) {
5084             case EXT_CLUSTER:    type = "EXT_CLUSTER";    break;
5085             case EXT_SFBUF:      type = "EXT_SFBUF";      break;
5086             case EXT_JUMBOP:     type = "EXT_JUMBOP";     break;
5087             case EXT_JUMBO9:     type = "EXT_JUMBO9";     break;
5088             case EXT_JUMBO16:    type = "EXT_JUMBO16";    break;
5089             case EXT_PACKET:     type = "EXT_PACKET";     break;
5090             case EXT_MBUF:       type = "EXT_MBUF";       break;
5091             case EXT_NET_DRV:    type = "EXT_NET_DRV";    break;
5092             case EXT_MOD_TYPE:   type = "EXT_MOD_TYPE";   break;
5093             case EXT_DISPOSABLE: type = "EXT_DISPOSABLE"; break;
5094             case EXT_EXTREF:     type = "EXT_EXTREF";     break;
5095             default:             type = "UNKNOWN";        break;
5096             }
5097
5098             BLOGD(sc, DBG_MBUF,
5099                   "%02d: - m_ext: %p ext_size=%d type=%s\n",
5100                   i, m->m_ext.ext_buf, m->m_ext.ext_size, type);
5101         }
5102
5103         if (contents) {
5104             bxe_dump_mbuf_data(sc, "mbuf data", m, TRUE);
5105         }
5106
5107         m = m->m_next;
5108         i++;
5109     }
5110 }
5111
5112 /*
5113  * Checks to ensure the 13 bd sliding window is >= MSS for TSO.
5114  * Check that (13 total bds - 3 bds) = 10 bd window >= MSS.
5115  * The window: 3 bds are = 1 for headers BD + 2 for parse BD and last BD
5116  * The headers comes in a seperate bd in FreeBSD so 13-3=10.
5117  * Returns: 0 if OK to send, 1 if packet needs further defragmentation
5118  */
5119 static int
5120 bxe_chktso_window(struct bxe_softc  *sc,
5121                   int               nsegs,
5122                   bus_dma_segment_t *segs,
5123                   struct mbuf       *m)
5124 {
5125     uint32_t num_wnds, wnd_size, wnd_sum;
5126     int32_t frag_idx, wnd_idx;
5127     unsigned short lso_mss;
5128     int defrag;
5129
5130     defrag = 0;
5131     wnd_sum = 0;
5132     wnd_size = 10;
5133     num_wnds = nsegs - wnd_size;
5134     lso_mss = htole16(m->m_pkthdr.tso_segsz);
5135
5136     /*
5137      * Total header lengths Eth+IP+TCP in first FreeBSD mbuf so calculate the
5138      * first window sum of data while skipping the first assuming it is the
5139      * header in FreeBSD.
5140      */
5141     for (frag_idx = 1; (frag_idx <= wnd_size); frag_idx++) {
5142         wnd_sum += htole16(segs[frag_idx].ds_len);
5143     }
5144
5145     /* check the first 10 bd window size */
5146     if (wnd_sum < lso_mss) {
5147         return (1);
5148     }
5149
5150     /* run through the windows */
5151     for (wnd_idx = 0; wnd_idx < num_wnds; wnd_idx++, frag_idx++) {
5152         /* subtract the first mbuf->m_len of the last wndw(-header) */
5153         wnd_sum -= htole16(segs[wnd_idx+1].ds_len);
5154         /* add the next mbuf len to the len of our new window */
5155         wnd_sum += htole16(segs[frag_idx].ds_len);
5156         if (wnd_sum < lso_mss) {
5157             return (1);
5158         }
5159     }
5160
5161     return (0);
5162 }
5163
5164 static uint8_t
5165 bxe_set_pbd_csum_e2(struct bxe_fastpath *fp,
5166                     struct mbuf         *m,
5167                     uint32_t            *parsing_data)
5168 {
5169     struct ether_vlan_header *eh = NULL;
5170     struct ip *ip4 = NULL;
5171     struct ip6_hdr *ip6 = NULL;
5172     caddr_t ip = NULL;
5173     struct tcphdr *th = NULL;
5174     int e_hlen, ip_hlen, l4_off;
5175     uint16_t proto;
5176
5177     if (m->m_pkthdr.csum_flags == CSUM_IP) {
5178         /* no L4 checksum offload needed */
5179         return (0);
5180     }
5181
5182     /* get the Ethernet header */
5183     eh = mtod(m, struct ether_vlan_header *);
5184
5185     /* handle VLAN encapsulation if present */
5186     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5187         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5188         proto  = ntohs(eh->evl_proto);
5189     } else {
5190         e_hlen = ETHER_HDR_LEN;
5191         proto  = ntohs(eh->evl_encap_proto);
5192     }
5193
5194     switch (proto) {
5195     case ETHERTYPE_IP:
5196         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5197         ip4 = (m->m_len < sizeof(struct ip)) ?
5198                   (struct ip *)m->m_next->m_data :
5199                   (struct ip *)(m->m_data + e_hlen);
5200         /* ip_hl is number of 32-bit words */
5201         ip_hlen = (ip4->ip_hl << 2);
5202         ip = (caddr_t)ip4;
5203         break;
5204     case ETHERTYPE_IPV6:
5205         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5206         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5207                   (struct ip6_hdr *)m->m_next->m_data :
5208                   (struct ip6_hdr *)(m->m_data + e_hlen);
5209         /* XXX cannot support offload with IPv6 extensions */
5210         ip_hlen = sizeof(struct ip6_hdr);
5211         ip = (caddr_t)ip6;
5212         break;
5213     default:
5214         /* We can't offload in this case... */
5215         /* XXX error stat ??? */
5216         return (0);
5217     }
5218
5219     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5220     l4_off = (e_hlen + ip_hlen);
5221
5222     *parsing_data |=
5223         (((l4_off >> 1) << ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W_SHIFT) &
5224          ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W);
5225
5226     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5227                                   CSUM_TSO |
5228                                   CSUM_TCP_IPV6)) {
5229         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5230         th = (struct tcphdr *)(ip + ip_hlen);
5231         /* th_off is number of 32-bit words */
5232         *parsing_data |= ((th->th_off <<
5233                            ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW_SHIFT) &
5234                           ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW);
5235         return (l4_off + (th->th_off << 2)); /* entire header length */
5236     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5237                                          CSUM_UDP_IPV6)) {
5238         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5239         return (l4_off + sizeof(struct udphdr)); /* entire header length */
5240     } else {
5241         /* XXX error stat ??? */
5242         return (0);
5243     }
5244 }
5245
5246 static uint8_t
5247 bxe_set_pbd_csum(struct bxe_fastpath        *fp,
5248                  struct mbuf                *m,
5249                  struct eth_tx_parse_bd_e1x *pbd)
5250 {
5251     struct ether_vlan_header *eh = NULL;
5252     struct ip *ip4 = NULL;
5253     struct ip6_hdr *ip6 = NULL;
5254     caddr_t ip = NULL;
5255     struct tcphdr *th = NULL;
5256     struct udphdr *uh = NULL;
5257     int e_hlen, ip_hlen;
5258     uint16_t proto;
5259     uint8_t hlen;
5260     uint16_t tmp_csum;
5261     uint32_t *tmp_uh;
5262
5263     /* get the Ethernet header */
5264     eh = mtod(m, struct ether_vlan_header *);
5265
5266     /* handle VLAN encapsulation if present */
5267     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5268         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5269         proto  = ntohs(eh->evl_proto);
5270     } else {
5271         e_hlen = ETHER_HDR_LEN;
5272         proto  = ntohs(eh->evl_encap_proto);
5273     }
5274
5275     switch (proto) {
5276     case ETHERTYPE_IP:
5277         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5278         ip4 = (m->m_len < sizeof(struct ip)) ?
5279                   (struct ip *)m->m_next->m_data :
5280                   (struct ip *)(m->m_data + e_hlen);
5281         /* ip_hl is number of 32-bit words */
5282         ip_hlen = (ip4->ip_hl << 1);
5283         ip = (caddr_t)ip4;
5284         break;
5285     case ETHERTYPE_IPV6:
5286         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5287         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5288                   (struct ip6_hdr *)m->m_next->m_data :
5289                   (struct ip6_hdr *)(m->m_data + e_hlen);
5290         /* XXX cannot support offload with IPv6 extensions */
5291         ip_hlen = (sizeof(struct ip6_hdr) >> 1);
5292         ip = (caddr_t)ip6;
5293         break;
5294     default:
5295         /* We can't offload in this case... */
5296         /* XXX error stat ??? */
5297         return (0);
5298     }
5299
5300     hlen = (e_hlen >> 1);
5301
5302     /* note that rest of global_data is indirectly zeroed here */
5303     if (m->m_flags & M_VLANTAG) {
5304         pbd->global_data =
5305             htole16(hlen | (1 << ETH_TX_PARSE_BD_E1X_LLC_SNAP_EN_SHIFT));
5306     } else {
5307         pbd->global_data = htole16(hlen);
5308     }
5309
5310     pbd->ip_hlen_w = ip_hlen;
5311
5312     hlen += pbd->ip_hlen_w;
5313
5314     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5315
5316     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5317                                   CSUM_TSO |
5318                                   CSUM_TCP_IPV6)) {
5319         th = (struct tcphdr *)(ip + (ip_hlen << 1));
5320         /* th_off is number of 32-bit words */
5321         hlen += (uint16_t)(th->th_off << 1);
5322     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5323                                          CSUM_UDP_IPV6)) {
5324         uh = (struct udphdr *)(ip + (ip_hlen << 1));
5325         hlen += (sizeof(struct udphdr) / 2);
5326     } else {
5327         /* valid case as only CSUM_IP was set */
5328         return (0);
5329     }
5330
5331     pbd->total_hlen_w = htole16(hlen);
5332
5333     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5334                                   CSUM_TSO |
5335                                   CSUM_TCP_IPV6)) {
5336         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5337         pbd->tcp_pseudo_csum = ntohs(th->th_sum);
5338     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5339                                          CSUM_UDP_IPV6)) {
5340         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5341
5342         /*
5343          * Everest1 (i.e. 57710, 57711, 57711E) does not natively support UDP
5344          * checksums and does not know anything about the UDP header and where
5345          * the checksum field is located. It only knows about TCP. Therefore
5346          * we "lie" to the hardware for outgoing UDP packets w/ checksum
5347          * offload. Since the checksum field offset for TCP is 16 bytes and
5348          * for UDP it is 6 bytes we pass a pointer to the hardware that is 10
5349          * bytes less than the start of the UDP header. This allows the
5350          * hardware to write the checksum in the correct spot. But the
5351          * hardware will compute a checksum which includes the last 10 bytes
5352          * of the IP header. To correct this we tweak the stack computed
5353          * pseudo checksum by folding in the calculation of the inverse
5354          * checksum for those final 10 bytes of the IP header. This allows
5355          * the correct checksum to be computed by the hardware.
5356          */
5357
5358         /* set pointer 10 bytes before UDP header */
5359         tmp_uh = (uint32_t *)((uint8_t *)uh - 10);
5360
5361         /* calculate a pseudo header checksum over the first 10 bytes */
5362         tmp_csum = in_pseudo(*tmp_uh,
5363                              *(tmp_uh + 1),
5364                              *(uint16_t *)(tmp_uh + 2));
5365
5366         pbd->tcp_pseudo_csum = ntohs(in_addword(uh->uh_sum, ~tmp_csum));
5367     }
5368
5369     return (hlen * 2); /* entire header length, number of bytes */
5370 }
5371
5372 static void
5373 bxe_set_pbd_lso_e2(struct mbuf *m,
5374                    uint32_t    *parsing_data)
5375 {
5376     *parsing_data |= ((m->m_pkthdr.tso_segsz <<
5377                        ETH_TX_PARSE_BD_E2_LSO_MSS_SHIFT) &
5378                       ETH_TX_PARSE_BD_E2_LSO_MSS);
5379
5380     /* XXX test for IPv6 with extension header... */
5381 #if 0
5382     struct ip6_hdr *ip6;
5383     if (ip6 && ip6->ip6_nxt == 'some ipv6 extension header')
5384         *parsing_data |= ETH_TX_PARSE_BD_E2_IPV6_WITH_EXT_HDR;
5385 #endif
5386 }
5387
5388 static void
5389 bxe_set_pbd_lso(struct mbuf                *m,
5390                 struct eth_tx_parse_bd_e1x *pbd)
5391 {
5392     struct ether_vlan_header *eh = NULL;
5393     struct ip *ip = NULL;
5394     struct tcphdr *th = NULL;
5395     int e_hlen;
5396
5397     /* get the Ethernet header */
5398     eh = mtod(m, struct ether_vlan_header *);
5399
5400     /* handle VLAN encapsulation if present */
5401     e_hlen = (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) ?
5402                  (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN) : ETHER_HDR_LEN;
5403
5404     /* get the IP and TCP header, with LSO entire header in first mbuf */
5405     /* XXX assuming IPv4 */
5406     ip = (struct ip *)(m->m_data + e_hlen);
5407     th = (struct tcphdr *)((caddr_t)ip + (ip->ip_hl << 2));
5408
5409     pbd->lso_mss = htole16(m->m_pkthdr.tso_segsz);
5410     pbd->tcp_send_seq = ntohl(th->th_seq);
5411     pbd->tcp_flags = ((ntohl(((uint32_t *)th)[3]) >> 16) & 0xff);
5412
5413 #if 1
5414         /* XXX IPv4 */
5415         pbd->ip_id = ntohs(ip->ip_id);
5416         pbd->tcp_pseudo_csum =
5417             ntohs(in_pseudo(ip->ip_src.s_addr,
5418                             ip->ip_dst.s_addr,
5419                             htons(IPPROTO_TCP)));
5420 #else
5421         /* XXX IPv6 */
5422         pbd->tcp_pseudo_csum =
5423             ntohs(in_pseudo(&ip6->ip6_src,
5424                             &ip6->ip6_dst,
5425                             htons(IPPROTO_TCP)));
5426 #endif
5427
5428     pbd->global_data |=
5429         htole16(ETH_TX_PARSE_BD_E1X_PSEUDO_CS_WITHOUT_LEN);
5430 }
5431
5432 /*
5433  * Encapsulte an mbuf cluster into the tx bd chain and makes the memory
5434  * visible to the controller.
5435  *
5436  * If an mbuf is submitted to this routine and cannot be given to the
5437  * controller (e.g. it has too many fragments) then the function may free
5438  * the mbuf and return to the caller.
5439  *
5440  * Returns:
5441  *   0 = Success, !0 = Failure
5442  *   Note the side effect that an mbuf may be freed if it causes a problem.
5443  */
5444 static int
5445 bxe_tx_encap(struct bxe_fastpath *fp, struct mbuf **m_head)
5446 {
5447     bus_dma_segment_t segs[32];
5448     struct mbuf *m0;
5449     struct bxe_sw_tx_bd *tx_buf;
5450     struct eth_tx_parse_bd_e1x *pbd_e1x = NULL;
5451     struct eth_tx_parse_bd_e2 *pbd_e2 = NULL;
5452     /* struct eth_tx_parse_2nd_bd *pbd2 = NULL; */
5453     struct eth_tx_bd *tx_data_bd;
5454     struct eth_tx_bd *tx_total_pkt_size_bd;
5455     struct eth_tx_start_bd *tx_start_bd;
5456     uint16_t bd_prod, pkt_prod, total_pkt_size;
5457     uint8_t mac_type;
5458     int defragged, error, nsegs, rc, nbds, vlan_off, ovlan;
5459     struct bxe_softc *sc;
5460     uint16_t tx_bd_avail;
5461     struct ether_vlan_header *eh;
5462     uint32_t pbd_e2_parsing_data = 0;
5463     uint8_t hlen = 0;
5464     int tmp_bd;
5465     int i;
5466
5467     sc = fp->sc;
5468
5469     M_ASSERTPKTHDR(*m_head);
5470
5471     m0 = *m_head;
5472     rc = defragged = nbds = ovlan = vlan_off = total_pkt_size = 0;
5473     tx_start_bd = NULL;
5474     tx_data_bd = NULL;
5475     tx_total_pkt_size_bd = NULL;
5476
5477     /* get the H/W pointer for packets and BDs */
5478     pkt_prod = fp->tx_pkt_prod;
5479     bd_prod = fp->tx_bd_prod;
5480
5481     mac_type = UNICAST_ADDRESS;
5482
5483     /* map the mbuf into the next open DMAable memory */
5484     tx_buf = &fp->tx_mbuf_chain[TX_BD(pkt_prod)];
5485     error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5486                                     tx_buf->m_map, m0,
5487                                     segs, &nsegs, BUS_DMA_NOWAIT);
5488
5489     /* mapping errors */
5490     if(__predict_false(error != 0)) {
5491         fp->eth_q_stats.tx_dma_mapping_failure++;
5492         if (error == ENOMEM) {
5493             /* resource issue, try again later */
5494             rc = ENOMEM;
5495         } else if (error == EFBIG) {
5496             /* possibly recoverable with defragmentation */
5497             fp->eth_q_stats.mbuf_defrag_attempts++;
5498             m0 = m_defrag(*m_head, M_DONTWAIT);
5499             if (m0 == NULL) {
5500                 fp->eth_q_stats.mbuf_defrag_failures++;
5501                 rc = ENOBUFS;
5502             } else {
5503                 /* defrag successful, try mapping again */
5504                 *m_head = m0;
5505                 error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5506                                                 tx_buf->m_map, m0,
5507                                                 segs, &nsegs, BUS_DMA_NOWAIT);
5508                 if (error) {
5509                     fp->eth_q_stats.tx_dma_mapping_failure++;
5510                     rc = error;
5511                 }
5512             }
5513         } else {
5514             /* unknown, unrecoverable mapping error */
5515             BLOGE(sc, "Unknown TX mapping error rc=%d\n", error);
5516             bxe_dump_mbuf(sc, m0, FALSE);
5517             rc = error;
5518         }
5519
5520         goto bxe_tx_encap_continue;
5521     }
5522
5523     tx_bd_avail = bxe_tx_avail(sc, fp);
5524
5525     /* make sure there is enough room in the send queue */
5526     if (__predict_false(tx_bd_avail < (nsegs + 2))) {
5527         /* Recoverable, try again later. */
5528         fp->eth_q_stats.tx_hw_queue_full++;
5529         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5530         rc = ENOMEM;
5531         goto bxe_tx_encap_continue;
5532     }
5533
5534     /* capture the current H/W TX chain high watermark */
5535     if (__predict_false(fp->eth_q_stats.tx_hw_max_queue_depth <
5536                         (TX_BD_USABLE - tx_bd_avail))) {
5537         fp->eth_q_stats.tx_hw_max_queue_depth = (TX_BD_USABLE - tx_bd_avail);
5538     }
5539
5540     /* make sure it fits in the packet window */
5541     if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5542         /*
5543          * The mbuf may be to big for the controller to handle. If the frame
5544          * is a TSO frame we'll need to do an additional check.
5545          */
5546         if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5547             if (bxe_chktso_window(sc, nsegs, segs, m0) == 0) {
5548                 goto bxe_tx_encap_continue; /* OK to send */
5549             } else {
5550                 fp->eth_q_stats.tx_window_violation_tso++;
5551             }
5552         } else {
5553             fp->eth_q_stats.tx_window_violation_std++;
5554         }
5555
5556         /* lets try to defragment this mbuf and remap it */
5557         fp->eth_q_stats.mbuf_defrag_attempts++;
5558         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5559
5560         m0 = m_defrag(*m_head, M_DONTWAIT);
5561         if (m0 == NULL) {
5562             fp->eth_q_stats.mbuf_defrag_failures++;
5563             /* Ugh, just drop the frame... :( */
5564             rc = ENOBUFS;
5565         } else {
5566             /* defrag successful, try mapping again */
5567             *m_head = m0;
5568             error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5569                                             tx_buf->m_map, m0,
5570                                             segs, &nsegs, BUS_DMA_NOWAIT);
5571             if (error) {
5572                 fp->eth_q_stats.tx_dma_mapping_failure++;
5573                 /* No sense in trying to defrag/copy chain, drop it. :( */
5574                 rc = error;
5575             }
5576             else {
5577                 /* if the chain is still too long then drop it */
5578                 if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5579                     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5580                     rc = ENODEV;
5581                 }
5582             }
5583         }
5584     }
5585
5586 bxe_tx_encap_continue:
5587
5588     /* Check for errors */
5589     if (rc) {
5590         if (rc == ENOMEM) {
5591             /* recoverable try again later  */
5592         } else {
5593             fp->eth_q_stats.tx_soft_errors++;
5594             fp->eth_q_stats.mbuf_alloc_tx--;
5595             m_freem(*m_head);
5596             *m_head = NULL;
5597         }
5598
5599         return (rc);
5600     }
5601
5602     /* set flag according to packet type (UNICAST_ADDRESS is default) */
5603     if (m0->m_flags & M_BCAST) {
5604         mac_type = BROADCAST_ADDRESS;
5605     } else if (m0->m_flags & M_MCAST) {
5606         mac_type = MULTICAST_ADDRESS;
5607     }
5608
5609     /* store the mbuf into the mbuf ring */
5610     tx_buf->m        = m0;
5611     tx_buf->first_bd = fp->tx_bd_prod;
5612     tx_buf->flags    = 0;
5613
5614     /* prepare the first transmit (start) BD for the mbuf */
5615     tx_start_bd = &fp->tx_chain[TX_BD(bd_prod)].start_bd;
5616
5617     BLOGD(sc, DBG_TX,
5618           "sending pkt_prod=%u tx_buf=%p next_idx=%u bd=%u tx_start_bd=%p\n",
5619           pkt_prod, tx_buf, fp->tx_pkt_prod, bd_prod, tx_start_bd);
5620
5621     tx_start_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
5622     tx_start_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
5623     tx_start_bd->nbytes  = htole16(segs[0].ds_len);
5624     total_pkt_size += tx_start_bd->nbytes;
5625     tx_start_bd->bd_flags.as_bitfield = ETH_TX_BD_FLAGS_START_BD;
5626
5627     tx_start_bd->general_data = (1 << ETH_TX_START_BD_HDR_NBDS_SHIFT);
5628
5629     /* all frames have at least Start BD + Parsing BD */
5630     nbds = nsegs + 1;
5631     tx_start_bd->nbd = htole16(nbds);
5632
5633     if (m0->m_flags & M_VLANTAG) {
5634         tx_start_bd->vlan_or_ethertype = htole16(m0->m_pkthdr.ether_vtag);
5635         tx_start_bd->bd_flags.as_bitfield |=
5636             (X_ETH_OUTBAND_VLAN << ETH_TX_BD_FLAGS_VLAN_MODE_SHIFT);
5637     } else {
5638         /* vf tx, start bd must hold the ethertype for fw to enforce it */
5639         if (IS_VF(sc)) {
5640             /* map ethernet header to find type and header length */
5641             eh = mtod(m0, struct ether_vlan_header *);
5642             tx_start_bd->vlan_or_ethertype = eh->evl_encap_proto;
5643         } else {
5644             /* used by FW for packet accounting */
5645             tx_start_bd->vlan_or_ethertype = htole16(fp->tx_pkt_prod);
5646 #if 0
5647             /*
5648              * If NPAR-SD is active then FW should do the tagging regardless
5649              * of value of priority. Otherwise, if priority indicates this is
5650              * a control packet we need to indicate to FW to avoid tagging.
5651              */
5652             if (!IS_MF_AFEX(sc) && (mbuf priority == PRIO_CONTROL)) {
5653                 SET_FLAG(tx_start_bd->general_data,
5654                          ETH_TX_START_BD_FORCE_VLAN_MODE, 1);
5655             }
5656 #endif
5657         }
5658     }
5659
5660     /*
5661      * add a parsing BD from the chain. The parsing BD is always added
5662      * though it is only used for TSO and chksum
5663      */
5664     bd_prod = TX_BD_NEXT(bd_prod);
5665
5666     if (m0->m_pkthdr.csum_flags) {
5667         if (m0->m_pkthdr.csum_flags & CSUM_IP) {
5668             fp->eth_q_stats.tx_ofld_frames_csum_ip++;
5669             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_IP_CSUM;
5670         }
5671
5672         if (m0->m_pkthdr.csum_flags & CSUM_TCP_IPV6) {
5673             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6 |
5674                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5675         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP_IPV6) {
5676             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6   |
5677                                                   ETH_TX_BD_FLAGS_IS_UDP |
5678                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5679         } else if ((m0->m_pkthdr.csum_flags & CSUM_TCP) ||
5680                    (m0->m_pkthdr.csum_flags & CSUM_TSO)) {
5681             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_L4_CSUM;
5682         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP) {
5683             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_L4_CSUM |
5684                                                   ETH_TX_BD_FLAGS_IS_UDP);
5685         }
5686     }
5687
5688     if (!CHIP_IS_E1x(sc)) {
5689         pbd_e2 = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e2;
5690         memset(pbd_e2, 0, sizeof(struct eth_tx_parse_bd_e2));
5691
5692         if (m0->m_pkthdr.csum_flags) {
5693             hlen = bxe_set_pbd_csum_e2(fp, m0, &pbd_e2_parsing_data);
5694         }
5695
5696 #if 0
5697         /*
5698          * Add the MACs to the parsing BD if the module param was
5699          * explicitly set, if this is a vf, or in switch independent
5700          * mode.
5701          */
5702         if (sc->flags & BXE_TX_SWITCHING || IS_VF(sc) || IS_MF_SI(sc)) {
5703             eh = mtod(m0, struct ether_vlan_header *);
5704             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.src_hi,
5705                                 &pbd_e2->data.mac_addr.src_mid,
5706                                 &pbd_e2->data.mac_addr.src_lo,
5707                                 eh->evl_shost);
5708             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.dst_hi,
5709                                 &pbd_e2->data.mac_addr.dst_mid,
5710                                 &pbd_e2->data.mac_addr.dst_lo,
5711                                 eh->evl_dhost);
5712         }
5713 #endif
5714
5715         SET_FLAG(pbd_e2_parsing_data, ETH_TX_PARSE_BD_E2_ETH_ADDR_TYPE,
5716                  mac_type);
5717     } else {
5718         uint16_t global_data = 0;
5719
5720         pbd_e1x = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e1x;
5721         memset(pbd_e1x, 0, sizeof(struct eth_tx_parse_bd_e1x));
5722
5723         if (m0->m_pkthdr.csum_flags) {
5724             hlen = bxe_set_pbd_csum(fp, m0, pbd_e1x);
5725         }
5726
5727         SET_FLAG(global_data,
5728                  ETH_TX_PARSE_BD_E1X_ETH_ADDR_TYPE, mac_type);
5729         pbd_e1x->global_data |= htole16(global_data);
5730     }
5731
5732     /* setup the parsing BD with TSO specific info */
5733     if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5734         fp->eth_q_stats.tx_ofld_frames_lso++;
5735         tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_SW_LSO;
5736
5737         if (__predict_false(tx_start_bd->nbytes > hlen)) {
5738             fp->eth_q_stats.tx_ofld_frames_lso_hdr_splits++;
5739
5740             /* split the first BD into header/data making the fw job easy */
5741             nbds++;
5742             tx_start_bd->nbd = htole16(nbds);
5743             tx_start_bd->nbytes = htole16(hlen);
5744
5745             bd_prod = TX_BD_NEXT(bd_prod);
5746
5747             /* new transmit BD after the tx_parse_bd */
5748             tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5749             tx_data_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr + hlen));
5750             tx_data_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr + hlen));
5751             tx_data_bd->nbytes  = htole16(segs[0].ds_len - hlen);
5752             if (tx_total_pkt_size_bd == NULL) {
5753                 tx_total_pkt_size_bd = tx_data_bd;
5754             }
5755
5756             BLOGD(sc, DBG_TX,
5757                   "TSO split header size is %d (%x:%x) nbds %d\n",
5758                   le16toh(tx_start_bd->nbytes),
5759                   le32toh(tx_start_bd->addr_hi),
5760                   le32toh(tx_start_bd->addr_lo),
5761                   nbds);
5762         }
5763
5764         if (!CHIP_IS_E1x(sc)) {
5765             bxe_set_pbd_lso_e2(m0, &pbd_e2_parsing_data);
5766         } else {
5767             bxe_set_pbd_lso(m0, pbd_e1x);
5768         }
5769     }
5770
5771     if (pbd_e2_parsing_data) {
5772         pbd_e2->parsing_data = htole32(pbd_e2_parsing_data);
5773     }
5774
5775     /* prepare remaining BDs, start tx bd contains first seg/frag */
5776     for (i = 1; i < nsegs ; i++) {
5777         bd_prod = TX_BD_NEXT(bd_prod);
5778         tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5779         tx_data_bd->addr_lo = htole32(U64_LO(segs[i].ds_addr));
5780         tx_data_bd->addr_hi = htole32(U64_HI(segs[i].ds_addr));
5781         tx_data_bd->nbytes  = htole16(segs[i].ds_len);
5782         if (tx_total_pkt_size_bd == NULL) {
5783             tx_total_pkt_size_bd = tx_data_bd;
5784         }
5785         total_pkt_size += tx_data_bd->nbytes;
5786     }
5787
5788     BLOGD(sc, DBG_TX, "last bd %p\n", tx_data_bd);
5789
5790     if (tx_total_pkt_size_bd != NULL) {
5791         tx_total_pkt_size_bd->total_pkt_bytes = total_pkt_size;
5792     }
5793
5794     if (__predict_false(sc->debug & DBG_TX)) {
5795         tmp_bd = tx_buf->first_bd;
5796         for (i = 0; i < nbds; i++)
5797         {
5798             if (i == 0) {
5799                 BLOGD(sc, DBG_TX,
5800                       "TX Strt: %p bd=%d nbd=%d vlan=0x%x "
5801                       "bd_flags=0x%x hdr_nbds=%d\n",
5802                       tx_start_bd,
5803                       tmp_bd,
5804                       le16toh(tx_start_bd->nbd),
5805                       le16toh(tx_start_bd->vlan_or_ethertype),
5806                       tx_start_bd->bd_flags.as_bitfield,
5807                       (tx_start_bd->general_data & ETH_TX_START_BD_HDR_NBDS));
5808             } else if (i == 1) {
5809                 if (pbd_e1x) {
5810                     BLOGD(sc, DBG_TX,
5811                           "-> Prse: %p bd=%d global=0x%x ip_hlen_w=%u "
5812                           "ip_id=%u lso_mss=%u tcp_flags=0x%x csum=0x%x "
5813                           "tcp_seq=%u total_hlen_w=%u\n",
5814                           pbd_e1x,
5815                           tmp_bd,
5816                           pbd_e1x->global_data,
5817                           pbd_e1x->ip_hlen_w,
5818                           pbd_e1x->ip_id,
5819                           pbd_e1x->lso_mss,
5820                           pbd_e1x->tcp_flags,
5821                           pbd_e1x->tcp_pseudo_csum,
5822                           pbd_e1x->tcp_send_seq,
5823                           le16toh(pbd_e1x->total_hlen_w));
5824                 } else { /* if (pbd_e2) */
5825                     BLOGD(sc, DBG_TX,
5826                           "-> Parse: %p bd=%d dst=%02x:%02x:%02x "
5827                           "src=%02x:%02x:%02x parsing_data=0x%x\n",
5828                           pbd_e2,
5829                           tmp_bd,
5830                           pbd_e2->data.mac_addr.dst_hi,
5831                           pbd_e2->data.mac_addr.dst_mid,
5832                           pbd_e2->data.mac_addr.dst_lo,
5833                           pbd_e2->data.mac_addr.src_hi,
5834                           pbd_e2->data.mac_addr.src_mid,
5835                           pbd_e2->data.mac_addr.src_lo,
5836                           pbd_e2->parsing_data);
5837                 }
5838             }
5839
5840             if (i != 1) { /* skip parse db as it doesn't hold data */
5841                 tx_data_bd = &fp->tx_chain[TX_BD(tmp_bd)].reg_bd;
5842                 BLOGD(sc, DBG_TX,
5843                       "-> Frag: %p bd=%d nbytes=%d hi=0x%x lo: 0x%x\n",
5844                       tx_data_bd,
5845                       tmp_bd,
5846                       le16toh(tx_data_bd->nbytes),
5847                       le32toh(tx_data_bd->addr_hi),
5848                       le32toh(tx_data_bd->addr_lo));
5849             }
5850
5851             tmp_bd = TX_BD_NEXT(tmp_bd);
5852         }
5853     }
5854
5855     BLOGD(sc, DBG_TX, "doorbell: nbds=%d bd=%u\n", nbds, bd_prod);
5856
5857     /* update TX BD producer index value for next TX */
5858     bd_prod = TX_BD_NEXT(bd_prod);
5859
5860     /*
5861      * If the chain of tx_bd's describing this frame is adjacent to or spans
5862      * an eth_tx_next_bd element then we need to increment the nbds value.
5863      */
5864     if (TX_BD_IDX(bd_prod) < nbds) {
5865         nbds++;
5866     }
5867
5868     /* don't allow reordering of writes for nbd and packets */
5869     mb();
5870
5871     fp->tx_db.data.prod += nbds;
5872
5873     /* producer points to the next free tx_bd at this point */
5874     fp->tx_pkt_prod++;
5875     fp->tx_bd_prod = bd_prod;
5876
5877     DOORBELL(sc, fp->index, fp->tx_db.raw);
5878
5879     fp->eth_q_stats.tx_pkts++;
5880
5881     /* Prevent speculative reads from getting ahead of the status block. */
5882     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle,
5883                       0, 0, BUS_SPACE_BARRIER_READ);
5884
5885     /* Prevent speculative reads from getting ahead of the doorbell. */
5886     bus_space_barrier(sc->bar[BAR2].tag, sc->bar[BAR2].handle,
5887                       0, 0, BUS_SPACE_BARRIER_READ);
5888
5889     return (0);
5890 }
5891
5892 static void
5893 bxe_tx_start_locked(struct bxe_softc    *sc,
5894                     struct ifnet        *ifp,
5895                     struct bxe_fastpath *fp)
5896 {
5897     struct mbuf *m = NULL;
5898     int tx_count = 0;
5899     uint16_t tx_bd_avail;
5900
5901     BXE_FP_TX_LOCK_ASSERT(fp);
5902
5903     /* keep adding entries while there are frames to send */
5904     while (!IFQ_DRV_IS_EMPTY(&ifp->if_snd)) {
5905
5906         /*
5907          * check for any frames to send
5908          * dequeue can still be NULL even if queue is not empty
5909          */
5910         IFQ_DRV_DEQUEUE(&ifp->if_snd, m);
5911         if (__predict_false(m == NULL)) {
5912             break;
5913         }
5914
5915         /* the mbuf now belongs to us */
5916         fp->eth_q_stats.mbuf_alloc_tx++;
5917
5918         /*
5919          * Put the frame into the transmit ring. If we don't have room,
5920          * place the mbuf back at the head of the TX queue, set the
5921          * OACTIVE flag, and wait for the NIC to drain the chain.
5922          */
5923         if (__predict_false(bxe_tx_encap(fp, &m))) {
5924             fp->eth_q_stats.tx_encap_failures++;
5925             if (m != NULL) {
5926                 /* mark the TX queue as full and return the frame */
5927                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
5928                 IFQ_DRV_PREPEND(&ifp->if_snd, m);
5929                 fp->eth_q_stats.mbuf_alloc_tx--;
5930                 fp->eth_q_stats.tx_queue_xoff++;
5931             }
5932
5933             /* stop looking for more work */
5934             break;
5935         }
5936
5937         /* the frame was enqueued successfully */
5938         tx_count++;
5939
5940         /* send a copy of the frame to any BPF listeners. */
5941         BPF_MTAP(ifp, m);
5942
5943         tx_bd_avail = bxe_tx_avail(sc, fp);
5944
5945         /* handle any completions if we're running low */
5946         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
5947             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
5948             bxe_txeof(sc, fp);
5949             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5950                 break;
5951             }
5952         }
5953     }
5954
5955     /* all TX packets were dequeued and/or the tx ring is full */
5956     if (tx_count > 0) {
5957         /* reset the TX watchdog timeout timer */
5958         fp->watchdog_timer = BXE_TX_TIMEOUT;
5959     }
5960 }
5961
5962 /* Legacy (non-RSS) dispatch routine */
5963 static void
5964 bxe_tx_start(struct ifnet *ifp)
5965 {
5966     struct bxe_softc *sc;
5967     struct bxe_fastpath *fp;
5968
5969     sc = ifp->if_softc;
5970
5971     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
5972         BLOGW(sc, "Interface not running, ignoring transmit request\n");
5973         return;
5974     }
5975
5976     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5977         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
5978         return;
5979     }
5980
5981     if (!sc->link_vars.link_up) {
5982         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
5983         return;
5984     }
5985
5986     fp = &sc->fp[0];
5987
5988     BXE_FP_TX_LOCK(fp);
5989     bxe_tx_start_locked(sc, ifp, fp);
5990     BXE_FP_TX_UNLOCK(fp);
5991 }
5992
5993 #if __FreeBSD_version >= 800000
5994
5995 static int
5996 bxe_tx_mq_start_locked(struct bxe_softc    *sc,
5997                        struct ifnet        *ifp,
5998                        struct bxe_fastpath *fp,
5999                        struct mbuf         *m)
6000 {
6001     struct buf_ring *tx_br = fp->tx_br;
6002     struct mbuf *next;
6003     int depth, rc, tx_count;
6004     uint16_t tx_bd_avail;
6005
6006     rc = tx_count = 0;
6007
6008     if (!tx_br) {
6009         BLOGE(sc, "Multiqueue TX and no buf_ring!\n");
6010         return (EINVAL);
6011     }
6012
6013     /* fetch the depth of the driver queue */
6014     depth = drbr_inuse(ifp, tx_br);
6015     if (depth > fp->eth_q_stats.tx_max_drbr_queue_depth) {
6016         fp->eth_q_stats.tx_max_drbr_queue_depth = depth;
6017     }
6018
6019     BXE_FP_TX_LOCK_ASSERT(fp);
6020
6021     if (m == NULL) {
6022         /* no new work, check for pending frames */
6023         next = drbr_dequeue(ifp, tx_br);
6024     } else if (drbr_needs_enqueue(ifp, tx_br)) {
6025         /* have both new and pending work, maintain packet order */
6026         rc = drbr_enqueue(ifp, tx_br, m);
6027         if (rc != 0) {
6028             fp->eth_q_stats.tx_soft_errors++;
6029             goto bxe_tx_mq_start_locked_exit;
6030         }
6031         next = drbr_dequeue(ifp, tx_br);
6032     } else {
6033         /* new work only and nothing pending */
6034         next = m;
6035     }
6036
6037     /* keep adding entries while there are frames to send */
6038     while (next != NULL) {
6039
6040         /* the mbuf now belongs to us */
6041         fp->eth_q_stats.mbuf_alloc_tx++;
6042
6043         /*
6044          * Put the frame into the transmit ring. If we don't have room,
6045          * place the mbuf back at the head of the TX queue, set the
6046          * OACTIVE flag, and wait for the NIC to drain the chain.
6047          */
6048         rc = bxe_tx_encap(fp, &next);
6049         if (__predict_false(rc != 0)) {
6050             fp->eth_q_stats.tx_encap_failures++;
6051             if (next != NULL) {
6052                 /* mark the TX queue as full and save the frame */
6053                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
6054                 /* XXX this may reorder the frame */
6055                 rc = drbr_enqueue(ifp, tx_br, next);
6056                 fp->eth_q_stats.mbuf_alloc_tx--;
6057                 fp->eth_q_stats.tx_frames_deferred++;
6058             }
6059
6060             /* stop looking for more work */
6061             break;
6062         }
6063
6064         /* the transmit frame was enqueued successfully */
6065         tx_count++;
6066
6067         /* send a copy of the frame to any BPF listeners */
6068         BPF_MTAP(ifp, next);
6069
6070         tx_bd_avail = bxe_tx_avail(sc, fp);
6071
6072         /* handle any completions if we're running low */
6073         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
6074             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
6075             bxe_txeof(sc, fp);
6076             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
6077                 break;
6078             }
6079         }
6080
6081         next = drbr_dequeue(ifp, tx_br);
6082     }
6083
6084     /* all TX packets were dequeued and/or the tx ring is full */
6085     if (tx_count > 0) {
6086         /* reset the TX watchdog timeout timer */
6087         fp->watchdog_timer = BXE_TX_TIMEOUT;
6088     }
6089
6090 bxe_tx_mq_start_locked_exit:
6091
6092     return (rc);
6093 }
6094
6095 /* Multiqueue (TSS) dispatch routine. */
6096 static int
6097 bxe_tx_mq_start(struct ifnet *ifp,
6098                 struct mbuf  *m)
6099 {
6100     struct bxe_softc *sc = ifp->if_softc;
6101     struct bxe_fastpath *fp;
6102     int fp_index, rc;
6103
6104     fp_index = 0; /* default is the first queue */
6105
6106     /* check if flowid is set */
6107     if (M_HASHTYPE_GET(m) != M_HASHTYPE_NONE)
6108         fp_index = (m->m_pkthdr.flowid % sc->num_queues);
6109
6110     fp = &sc->fp[fp_index];
6111
6112     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
6113         BLOGW(sc, "Interface not running, ignoring transmit request\n");
6114         return (ENETDOWN);
6115     }
6116
6117     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
6118         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
6119         return (EBUSY);
6120     }
6121
6122     if (!sc->link_vars.link_up) {
6123         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
6124         return (ENETDOWN);
6125     }
6126
6127     /* XXX change to TRYLOCK here and if failed then schedule taskqueue */
6128
6129     BXE_FP_TX_LOCK(fp);
6130     rc = bxe_tx_mq_start_locked(sc, ifp, fp, m);
6131     BXE_FP_TX_UNLOCK(fp);
6132
6133     return (rc);
6134 }
6135
6136 static void
6137 bxe_mq_flush(struct ifnet *ifp)
6138 {
6139     struct bxe_softc *sc = ifp->if_softc;
6140     struct bxe_fastpath *fp;
6141     struct mbuf *m;
6142     int i;
6143
6144     for (i = 0; i < sc->num_queues; i++) {
6145         fp = &sc->fp[i];
6146
6147         if (fp->state != BXE_FP_STATE_OPEN) {
6148             BLOGD(sc, DBG_LOAD, "Not clearing fp[%02d] buf_ring (state=%d)\n",
6149                   fp->index, fp->state);
6150             continue;
6151         }
6152
6153         if (fp->tx_br != NULL) {
6154             BLOGD(sc, DBG_LOAD, "Clearing fp[%02d] buf_ring\n", fp->index);
6155             BXE_FP_TX_LOCK(fp);
6156             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6157                 m_freem(m);
6158             }
6159             BXE_FP_TX_UNLOCK(fp);
6160         }
6161     }
6162
6163     if_qflush(ifp);
6164 }
6165
6166 #endif /* FreeBSD_version >= 800000 */
6167
6168 static uint16_t
6169 bxe_cid_ilt_lines(struct bxe_softc *sc)
6170 {
6171     if (IS_SRIOV(sc)) {
6172         return ((BXE_FIRST_VF_CID + BXE_VF_CIDS) / ILT_PAGE_CIDS);
6173     }
6174     return (L2_ILT_LINES(sc));
6175 }
6176
6177 static void
6178 bxe_ilt_set_info(struct bxe_softc *sc)
6179 {
6180     struct ilt_client_info *ilt_client;
6181     struct ecore_ilt *ilt = sc->ilt;
6182     uint16_t line = 0;
6183
6184     ilt->start_line = FUNC_ILT_BASE(SC_FUNC(sc));
6185     BLOGD(sc, DBG_LOAD, "ilt starts at line %d\n", ilt->start_line);
6186
6187     /* CDU */
6188     ilt_client = &ilt->clients[ILT_CLIENT_CDU];
6189     ilt_client->client_num = ILT_CLIENT_CDU;
6190     ilt_client->page_size = CDU_ILT_PAGE_SZ;
6191     ilt_client->flags = ILT_CLIENT_SKIP_MEM;
6192     ilt_client->start = line;
6193     line += bxe_cid_ilt_lines(sc);
6194
6195     if (CNIC_SUPPORT(sc)) {
6196         line += CNIC_ILT_LINES;
6197     }
6198
6199     ilt_client->end = (line - 1);
6200
6201     BLOGD(sc, DBG_LOAD,
6202           "ilt client[CDU]: start %d, end %d, "
6203           "psz 0x%x, flags 0x%x, hw psz %d\n",
6204           ilt_client->start, ilt_client->end,
6205           ilt_client->page_size,
6206           ilt_client->flags,
6207           ilog2(ilt_client->page_size >> 12));
6208
6209     /* QM */
6210     if (QM_INIT(sc->qm_cid_count)) {
6211         ilt_client = &ilt->clients[ILT_CLIENT_QM];
6212         ilt_client->client_num = ILT_CLIENT_QM;
6213         ilt_client->page_size = QM_ILT_PAGE_SZ;
6214         ilt_client->flags = 0;
6215         ilt_client->start = line;
6216
6217         /* 4 bytes for each cid */
6218         line += DIV_ROUND_UP(sc->qm_cid_count * QM_QUEUES_PER_FUNC * 4,
6219                              QM_ILT_PAGE_SZ);
6220
6221         ilt_client->end = (line - 1);
6222
6223         BLOGD(sc, DBG_LOAD,
6224               "ilt client[QM]: start %d, end %d, "
6225               "psz 0x%x, flags 0x%x, hw psz %d\n",
6226               ilt_client->start, ilt_client->end,
6227               ilt_client->page_size, ilt_client->flags,
6228               ilog2(ilt_client->page_size >> 12));
6229     }
6230
6231     if (CNIC_SUPPORT(sc)) {
6232         /* SRC */
6233         ilt_client = &ilt->clients[ILT_CLIENT_SRC];
6234         ilt_client->client_num = ILT_CLIENT_SRC;
6235         ilt_client->page_size = SRC_ILT_PAGE_SZ;
6236         ilt_client->flags = 0;
6237         ilt_client->start = line;
6238         line += SRC_ILT_LINES;
6239         ilt_client->end = (line - 1);
6240
6241         BLOGD(sc, DBG_LOAD,
6242               "ilt client[SRC]: start %d, end %d, "
6243               "psz 0x%x, flags 0x%x, hw psz %d\n",
6244               ilt_client->start, ilt_client->end,
6245               ilt_client->page_size, ilt_client->flags,
6246               ilog2(ilt_client->page_size >> 12));
6247
6248         /* TM */
6249         ilt_client = &ilt->clients[ILT_CLIENT_TM];
6250         ilt_client->client_num = ILT_CLIENT_TM;
6251         ilt_client->page_size = TM_ILT_PAGE_SZ;
6252         ilt_client->flags = 0;
6253         ilt_client->start = line;
6254         line += TM_ILT_LINES;
6255         ilt_client->end = (line - 1);
6256
6257         BLOGD(sc, DBG_LOAD,
6258               "ilt client[TM]: start %d, end %d, "
6259               "psz 0x%x, flags 0x%x, hw psz %d\n",
6260               ilt_client->start, ilt_client->end,
6261               ilt_client->page_size, ilt_client->flags,
6262               ilog2(ilt_client->page_size >> 12));
6263     }
6264
6265     KASSERT((line <= ILT_MAX_LINES), ("Invalid number of ILT lines!"));
6266 }
6267
6268 static void
6269 bxe_set_fp_rx_buf_size(struct bxe_softc *sc)
6270 {
6271     int i;
6272     uint32_t rx_buf_size;
6273
6274     rx_buf_size = (IP_HEADER_ALIGNMENT_PADDING + ETH_OVERHEAD + sc->mtu);
6275
6276     for (i = 0; i < sc->num_queues; i++) {
6277         if(rx_buf_size <= MCLBYTES){
6278             sc->fp[i].rx_buf_size = rx_buf_size;
6279             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6280         }else if (rx_buf_size <= MJUMPAGESIZE){
6281             sc->fp[i].rx_buf_size = rx_buf_size;
6282             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6283         }else if (rx_buf_size <= (MJUMPAGESIZE + MCLBYTES)){
6284             sc->fp[i].rx_buf_size = MCLBYTES;
6285             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6286         }else if (rx_buf_size <= (2 * MJUMPAGESIZE)){
6287             sc->fp[i].rx_buf_size = MJUMPAGESIZE;
6288             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6289         }else {
6290             sc->fp[i].rx_buf_size = MCLBYTES;
6291             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6292         }
6293     }
6294 }
6295
6296 static int
6297 bxe_alloc_ilt_mem(struct bxe_softc *sc)
6298 {
6299     int rc = 0;
6300
6301     if ((sc->ilt =
6302          (struct ecore_ilt *)malloc(sizeof(struct ecore_ilt),
6303                                     M_BXE_ILT,
6304                                     (M_NOWAIT | M_ZERO))) == NULL) {
6305         rc = 1;
6306     }
6307
6308     return (rc);
6309 }
6310
6311 static int
6312 bxe_alloc_ilt_lines_mem(struct bxe_softc *sc)
6313 {
6314     int rc = 0;
6315
6316     if ((sc->ilt->lines =
6317          (struct ilt_line *)malloc((sizeof(struct ilt_line) * ILT_MAX_LINES),
6318                                     M_BXE_ILT,
6319                                     (M_NOWAIT | M_ZERO))) == NULL) {
6320         rc = 1;
6321     }
6322
6323     return (rc);
6324 }
6325
6326 static void
6327 bxe_free_ilt_mem(struct bxe_softc *sc)
6328 {
6329     if (sc->ilt != NULL) {
6330         free(sc->ilt, M_BXE_ILT);
6331         sc->ilt = NULL;
6332     }
6333 }
6334
6335 static void
6336 bxe_free_ilt_lines_mem(struct bxe_softc *sc)
6337 {
6338     if (sc->ilt->lines != NULL) {
6339         free(sc->ilt->lines, M_BXE_ILT);
6340         sc->ilt->lines = NULL;
6341     }
6342 }
6343
6344 static void
6345 bxe_free_mem(struct bxe_softc *sc)
6346 {
6347     int i;
6348
6349 #if 0
6350     if (!CONFIGURE_NIC_MODE(sc)) {
6351         /* free searcher T2 table */
6352         bxe_dma_free(sc, &sc->t2);
6353     }
6354 #endif
6355
6356     for (i = 0; i < L2_ILT_LINES(sc); i++) {
6357         bxe_dma_free(sc, &sc->context[i].vcxt_dma);
6358         sc->context[i].vcxt = NULL;
6359         sc->context[i].size = 0;
6360     }
6361
6362     ecore_ilt_mem_op(sc, ILT_MEMOP_FREE);
6363
6364     bxe_free_ilt_lines_mem(sc);
6365
6366 #if 0
6367     bxe_iov_free_mem(sc);
6368 #endif
6369 }
6370
6371 static int
6372 bxe_alloc_mem(struct bxe_softc *sc)
6373 {
6374     int context_size;
6375     int allocated;
6376     int i;
6377
6378 #if 0
6379     if (!CONFIGURE_NIC_MODE(sc)) {
6380         /* allocate searcher T2 table */
6381         if (bxe_dma_alloc(sc, SRC_T2_SZ,
6382                           &sc->t2, "searcher t2 table") != 0) {
6383             return (-1);
6384         }
6385     }
6386 #endif
6387
6388     /*
6389      * Allocate memory for CDU context:
6390      * This memory is allocated separately and not in the generic ILT
6391      * functions because CDU differs in few aspects:
6392      * 1. There can be multiple entities allocating memory for context -
6393      * regular L2, CNIC, and SRIOV drivers. Each separately controls
6394      * its own ILT lines.
6395      * 2. Since CDU page-size is not a single 4KB page (which is the case
6396      * for the other ILT clients), to be efficient we want to support
6397      * allocation of sub-page-size in the last entry.
6398      * 3. Context pointers are used by the driver to pass to FW / update
6399      * the context (for the other ILT clients the pointers are used just to
6400      * free the memory during unload).
6401      */
6402     context_size = (sizeof(union cdu_context) * BXE_L2_CID_COUNT(sc));
6403     for (i = 0, allocated = 0; allocated < context_size; i++) {
6404         sc->context[i].size = min(CDU_ILT_PAGE_SZ,
6405                                   (context_size - allocated));
6406
6407         if (bxe_dma_alloc(sc, sc->context[i].size,
6408                           &sc->context[i].vcxt_dma,
6409                           "cdu context") != 0) {
6410             bxe_free_mem(sc);
6411             return (-1);
6412         }
6413
6414         sc->context[i].vcxt =
6415             (union cdu_context *)sc->context[i].vcxt_dma.vaddr;
6416
6417         allocated += sc->context[i].size;
6418     }
6419
6420     bxe_alloc_ilt_lines_mem(sc);
6421
6422     BLOGD(sc, DBG_LOAD, "ilt=%p start_line=%u lines=%p\n",
6423           sc->ilt, sc->ilt->start_line, sc->ilt->lines);
6424     {
6425         for (i = 0; i < 4; i++) {
6426             BLOGD(sc, DBG_LOAD,
6427                   "c%d page_size=%u start=%u end=%u num=%u flags=0x%x\n",
6428                   i,
6429                   sc->ilt->clients[i].page_size,
6430                   sc->ilt->clients[i].start,
6431                   sc->ilt->clients[i].end,
6432                   sc->ilt->clients[i].client_num,
6433                   sc->ilt->clients[i].flags);
6434         }
6435     }
6436     if (ecore_ilt_mem_op(sc, ILT_MEMOP_ALLOC)) {
6437         BLOGE(sc, "ecore_ilt_mem_op ILT_MEMOP_ALLOC failed\n");
6438         bxe_free_mem(sc);
6439         return (-1);
6440     }
6441
6442 #if 0
6443     if (bxe_iov_alloc_mem(sc)) {
6444         BLOGE(sc, "Failed to allocate memory for SRIOV\n");
6445         bxe_free_mem(sc);
6446         return (-1);
6447     }
6448 #endif
6449
6450     return (0);
6451 }
6452
6453 static void
6454 bxe_free_rx_bd_chain(struct bxe_fastpath *fp)
6455 {
6456     struct bxe_softc *sc;
6457     int i;
6458
6459     sc = fp->sc;
6460
6461     if (fp->rx_mbuf_tag == NULL) {
6462         return;
6463     }
6464
6465     /* free all mbufs and unload all maps */
6466     for (i = 0; i < RX_BD_TOTAL; i++) {
6467         if (fp->rx_mbuf_chain[i].m_map != NULL) {
6468             bus_dmamap_sync(fp->rx_mbuf_tag,
6469                             fp->rx_mbuf_chain[i].m_map,
6470                             BUS_DMASYNC_POSTREAD);
6471             bus_dmamap_unload(fp->rx_mbuf_tag,
6472                               fp->rx_mbuf_chain[i].m_map);
6473         }
6474
6475         if (fp->rx_mbuf_chain[i].m != NULL) {
6476             m_freem(fp->rx_mbuf_chain[i].m);
6477             fp->rx_mbuf_chain[i].m = NULL;
6478             fp->eth_q_stats.mbuf_alloc_rx--;
6479         }
6480     }
6481 }
6482
6483 static void
6484 bxe_free_tpa_pool(struct bxe_fastpath *fp)
6485 {
6486     struct bxe_softc *sc;
6487     int i, max_agg_queues;
6488
6489     sc = fp->sc;
6490
6491     if (fp->rx_mbuf_tag == NULL) {
6492         return;
6493     }
6494
6495     max_agg_queues = MAX_AGG_QS(sc);
6496
6497     /* release all mbufs and unload all DMA maps in the TPA pool */
6498     for (i = 0; i < max_agg_queues; i++) {
6499         if (fp->rx_tpa_info[i].bd.m_map != NULL) {
6500             bus_dmamap_sync(fp->rx_mbuf_tag,
6501                             fp->rx_tpa_info[i].bd.m_map,
6502                             BUS_DMASYNC_POSTREAD);
6503             bus_dmamap_unload(fp->rx_mbuf_tag,
6504                               fp->rx_tpa_info[i].bd.m_map);
6505         }
6506
6507         if (fp->rx_tpa_info[i].bd.m != NULL) {
6508             m_freem(fp->rx_tpa_info[i].bd.m);
6509             fp->rx_tpa_info[i].bd.m = NULL;
6510             fp->eth_q_stats.mbuf_alloc_tpa--;
6511         }
6512     }
6513 }
6514
6515 static void
6516 bxe_free_sge_chain(struct bxe_fastpath *fp)
6517 {
6518     struct bxe_softc *sc;
6519     int i;
6520
6521     sc = fp->sc;
6522
6523     if (fp->rx_sge_mbuf_tag == NULL) {
6524         return;
6525     }
6526
6527     /* rree all mbufs and unload all maps */
6528     for (i = 0; i < RX_SGE_TOTAL; i++) {
6529         if (fp->rx_sge_mbuf_chain[i].m_map != NULL) {
6530             bus_dmamap_sync(fp->rx_sge_mbuf_tag,
6531                             fp->rx_sge_mbuf_chain[i].m_map,
6532                             BUS_DMASYNC_POSTREAD);
6533             bus_dmamap_unload(fp->rx_sge_mbuf_tag,
6534                               fp->rx_sge_mbuf_chain[i].m_map);
6535         }
6536
6537         if (fp->rx_sge_mbuf_chain[i].m != NULL) {
6538             m_freem(fp->rx_sge_mbuf_chain[i].m);
6539             fp->rx_sge_mbuf_chain[i].m = NULL;
6540             fp->eth_q_stats.mbuf_alloc_sge--;
6541         }
6542     }
6543 }
6544
6545 static void
6546 bxe_free_fp_buffers(struct bxe_softc *sc)
6547 {
6548     struct bxe_fastpath *fp;
6549     int i;
6550
6551     for (i = 0; i < sc->num_queues; i++) {
6552         fp = &sc->fp[i];
6553
6554 #if __FreeBSD_version >= 800000
6555         if (fp->tx_br != NULL) {
6556             struct mbuf *m;
6557             /* just in case bxe_mq_flush() wasn't called */
6558             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6559                 m_freem(m);
6560             }
6561             buf_ring_free(fp->tx_br, M_DEVBUF);
6562             fp->tx_br = NULL;
6563         }
6564 #endif
6565
6566         /* free all RX buffers */
6567         bxe_free_rx_bd_chain(fp);
6568         bxe_free_tpa_pool(fp);
6569         bxe_free_sge_chain(fp);
6570
6571         if (fp->eth_q_stats.mbuf_alloc_rx != 0) {
6572             BLOGE(sc, "failed to claim all rx mbufs (%d left)\n",
6573                   fp->eth_q_stats.mbuf_alloc_rx);
6574         }
6575
6576         if (fp->eth_q_stats.mbuf_alloc_sge != 0) {
6577             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6578                   fp->eth_q_stats.mbuf_alloc_sge);
6579         }
6580
6581         if (fp->eth_q_stats.mbuf_alloc_tpa != 0) {
6582             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6583                   fp->eth_q_stats.mbuf_alloc_tpa);
6584         }
6585
6586         if (fp->eth_q_stats.mbuf_alloc_tx != 0) {
6587             BLOGE(sc, "failed to release tx mbufs (%d left)\n",
6588                   fp->eth_q_stats.mbuf_alloc_tx);
6589         }
6590
6591         /* XXX verify all mbufs were reclaimed */
6592
6593         if (mtx_initialized(&fp->tx_mtx)) {
6594             mtx_destroy(&fp->tx_mtx);
6595         }
6596
6597         if (mtx_initialized(&fp->rx_mtx)) {
6598             mtx_destroy(&fp->rx_mtx);
6599         }
6600     }
6601 }
6602
6603 static int
6604 bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
6605                      uint16_t            prev_index,
6606                      uint16_t            index)
6607 {
6608     struct bxe_sw_rx_bd *rx_buf;
6609     struct eth_rx_bd *rx_bd;
6610     bus_dma_segment_t segs[1];
6611     bus_dmamap_t map;
6612     struct mbuf *m;
6613     int nsegs, rc;
6614
6615     rc = 0;
6616
6617     /* allocate the new RX BD mbuf */
6618     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6619     if (__predict_false(m == NULL)) {
6620         fp->eth_q_stats.mbuf_rx_bd_alloc_failed++;
6621         return (ENOBUFS);
6622     }
6623
6624     fp->eth_q_stats.mbuf_alloc_rx++;
6625
6626     /* initialize the mbuf buffer length */
6627     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6628
6629     /* map the mbuf into non-paged pool */
6630     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6631                                  fp->rx_mbuf_spare_map,
6632                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6633     if (__predict_false(rc != 0)) {
6634         fp->eth_q_stats.mbuf_rx_bd_mapping_failed++;
6635         m_freem(m);
6636         fp->eth_q_stats.mbuf_alloc_rx--;
6637         return (rc);
6638     }
6639
6640     /* all mbufs must map to a single segment */
6641     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6642
6643     /* release any existing RX BD mbuf mappings */
6644
6645     if (prev_index != index) {
6646         rx_buf = &fp->rx_mbuf_chain[prev_index];
6647
6648         if (rx_buf->m_map != NULL) {
6649             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6650                             BUS_DMASYNC_POSTREAD);
6651             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6652         }
6653
6654         /*
6655          * We only get here from bxe_rxeof() when the maximum number
6656          * of rx buffers is less than RX_BD_USABLE. bxe_rxeof() already
6657          * holds the mbuf in the prev_index so it's OK to NULL it out
6658          * here without concern of a memory leak.
6659          */
6660         fp->rx_mbuf_chain[prev_index].m = NULL;
6661     }
6662
6663     rx_buf = &fp->rx_mbuf_chain[index];
6664
6665     if (rx_buf->m_map != NULL) {
6666         bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6667                         BUS_DMASYNC_POSTREAD);
6668         bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6669     }
6670
6671     /* save the mbuf and mapping info for a future packet */
6672     map = (prev_index != index) ?
6673               fp->rx_mbuf_chain[prev_index].m_map : rx_buf->m_map;
6674     rx_buf->m_map = fp->rx_mbuf_spare_map;
6675     fp->rx_mbuf_spare_map = map;
6676     bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6677                     BUS_DMASYNC_PREREAD);
6678     rx_buf->m = m;
6679
6680     rx_bd = &fp->rx_chain[index];
6681     rx_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6682     rx_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6683
6684     return (rc);
6685 }
6686
6687 static int
6688 bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
6689                       int                 queue)
6690 {
6691     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
6692     bus_dma_segment_t segs[1];
6693     bus_dmamap_t map;
6694     struct mbuf *m;
6695     int nsegs;
6696     int rc = 0;
6697
6698     /* allocate the new TPA mbuf */
6699     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6700     if (__predict_false(m == NULL)) {
6701         fp->eth_q_stats.mbuf_rx_tpa_alloc_failed++;
6702         return (ENOBUFS);
6703     }
6704
6705     fp->eth_q_stats.mbuf_alloc_tpa++;
6706
6707     /* initialize the mbuf buffer length */
6708     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6709
6710     /* map the mbuf into non-paged pool */
6711     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6712                                  fp->rx_tpa_info_mbuf_spare_map,
6713                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6714     if (__predict_false(rc != 0)) {
6715         fp->eth_q_stats.mbuf_rx_tpa_mapping_failed++;
6716         m_free(m);
6717         fp->eth_q_stats.mbuf_alloc_tpa--;
6718         return (rc);
6719     }
6720
6721     /* all mbufs must map to a single segment */
6722     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6723
6724     /* release any existing TPA mbuf mapping */
6725     if (tpa_info->bd.m_map != NULL) {
6726         bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6727                         BUS_DMASYNC_POSTREAD);
6728         bus_dmamap_unload(fp->rx_mbuf_tag, tpa_info->bd.m_map);
6729     }
6730
6731     /* save the mbuf and mapping info for the TPA mbuf */
6732     map = tpa_info->bd.m_map;
6733     tpa_info->bd.m_map = fp->rx_tpa_info_mbuf_spare_map;
6734     fp->rx_tpa_info_mbuf_spare_map = map;
6735     bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6736                     BUS_DMASYNC_PREREAD);
6737     tpa_info->bd.m = m;
6738     tpa_info->seg = segs[0];
6739
6740     return (rc);
6741 }
6742
6743 /*
6744  * Allocate an mbuf and assign it to the receive scatter gather chain. The
6745  * caller must take care to save a copy of the existing mbuf in the SG mbuf
6746  * chain.
6747  */
6748 static int
6749 bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
6750                       uint16_t            index)
6751 {
6752     struct bxe_sw_rx_bd *sge_buf;
6753     struct eth_rx_sge *sge;
6754     bus_dma_segment_t segs[1];
6755     bus_dmamap_t map;
6756     struct mbuf *m;
6757     int nsegs;
6758     int rc = 0;
6759
6760     /* allocate a new SGE mbuf */
6761     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, SGE_PAGE_SIZE);
6762     if (__predict_false(m == NULL)) {
6763         fp->eth_q_stats.mbuf_rx_sge_alloc_failed++;
6764         return (ENOMEM);
6765     }
6766
6767     fp->eth_q_stats.mbuf_alloc_sge++;
6768
6769     /* initialize the mbuf buffer length */
6770     m->m_pkthdr.len = m->m_len = SGE_PAGE_SIZE;
6771
6772     /* map the SGE mbuf into non-paged pool */
6773     rc = bus_dmamap_load_mbuf_sg(fp->rx_sge_mbuf_tag,
6774                                  fp->rx_sge_mbuf_spare_map,
6775                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6776     if (__predict_false(rc != 0)) {
6777         fp->eth_q_stats.mbuf_rx_sge_mapping_failed++;
6778         m_freem(m);
6779         fp->eth_q_stats.mbuf_alloc_sge--;
6780         return (rc);
6781     }
6782
6783     /* all mbufs must map to a single segment */
6784     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6785
6786     sge_buf = &fp->rx_sge_mbuf_chain[index];
6787
6788     /* release any existing SGE mbuf mapping */
6789     if (sge_buf->m_map != NULL) {
6790         bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6791                         BUS_DMASYNC_POSTREAD);
6792         bus_dmamap_unload(fp->rx_sge_mbuf_tag, sge_buf->m_map);
6793     }
6794
6795     /* save the mbuf and mapping info for a future packet */
6796     map = sge_buf->m_map;
6797     sge_buf->m_map = fp->rx_sge_mbuf_spare_map;
6798     fp->rx_sge_mbuf_spare_map = map;
6799     bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6800                     BUS_DMASYNC_PREREAD);
6801     sge_buf->m = m;
6802
6803     sge = &fp->rx_sge_chain[index];
6804     sge->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6805     sge->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6806
6807     return (rc);
6808 }
6809
6810 static __noinline int
6811 bxe_alloc_fp_buffers(struct bxe_softc *sc)
6812 {
6813     struct bxe_fastpath *fp;
6814     int i, j, rc = 0;
6815     int ring_prod, cqe_ring_prod;
6816     int max_agg_queues;
6817
6818     for (i = 0; i < sc->num_queues; i++) {
6819         fp = &sc->fp[i];
6820
6821 #if __FreeBSD_version >= 800000
6822         fp->tx_br = buf_ring_alloc(BXE_BR_SIZE, M_DEVBUF,
6823                                    M_DONTWAIT, &fp->tx_mtx);
6824         if (fp->tx_br == NULL) {
6825             BLOGE(sc, "buf_ring alloc fail for fp[%02d]\n", i);
6826             goto bxe_alloc_fp_buffers_error;
6827         }
6828 #endif
6829
6830         ring_prod = cqe_ring_prod = 0;
6831         fp->rx_bd_cons = 0;
6832         fp->rx_cq_cons = 0;
6833
6834         /* allocate buffers for the RX BDs in RX BD chain */
6835         for (j = 0; j < sc->max_rx_bufs; j++) {
6836             rc = bxe_alloc_rx_bd_mbuf(fp, ring_prod, ring_prod);
6837             if (rc != 0) {
6838                 BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
6839                       i, rc);
6840                 goto bxe_alloc_fp_buffers_error;
6841             }
6842
6843             ring_prod     = RX_BD_NEXT(ring_prod);
6844             cqe_ring_prod = RCQ_NEXT(cqe_ring_prod);
6845         }
6846
6847         fp->rx_bd_prod = ring_prod;
6848         fp->rx_cq_prod = cqe_ring_prod;
6849         fp->eth_q_stats.rx_calls = fp->eth_q_stats.rx_pkts = 0;
6850
6851         max_agg_queues = MAX_AGG_QS(sc);
6852
6853         fp->tpa_enable = TRUE;
6854
6855         /* fill the TPA pool */
6856         for (j = 0; j < max_agg_queues; j++) {
6857             rc = bxe_alloc_rx_tpa_mbuf(fp, j);
6858             if (rc != 0) {
6859                 BLOGE(sc, "mbuf alloc fail for fp[%02d] TPA queue %d\n",
6860                           i, j);
6861                 fp->tpa_enable = FALSE;
6862                 goto bxe_alloc_fp_buffers_error;
6863             }
6864
6865             fp->rx_tpa_info[j].state = BXE_TPA_STATE_STOP;
6866         }
6867
6868         if (fp->tpa_enable) {
6869             /* fill the RX SGE chain */
6870             ring_prod = 0;
6871             for (j = 0; j < RX_SGE_USABLE; j++) {
6872                 rc = bxe_alloc_rx_sge_mbuf(fp, ring_prod);
6873                 if (rc != 0) {
6874                     BLOGE(sc, "mbuf alloc fail for fp[%02d] SGE %d\n",
6875                               i, ring_prod);
6876                     fp->tpa_enable = FALSE;
6877                     ring_prod = 0;
6878                     goto bxe_alloc_fp_buffers_error;
6879                 }
6880
6881                 ring_prod = RX_SGE_NEXT(ring_prod);
6882             }
6883
6884             fp->rx_sge_prod = ring_prod;
6885         }
6886     }
6887
6888     return (0);
6889
6890 bxe_alloc_fp_buffers_error:
6891
6892     /* unwind what was already allocated */
6893     bxe_free_rx_bd_chain(fp);
6894     bxe_free_tpa_pool(fp);
6895     bxe_free_sge_chain(fp);
6896
6897     return (ENOBUFS);
6898 }
6899
6900 static void
6901 bxe_free_fw_stats_mem(struct bxe_softc *sc)
6902 {
6903     bxe_dma_free(sc, &sc->fw_stats_dma);
6904
6905     sc->fw_stats_num = 0;
6906
6907     sc->fw_stats_req_size = 0;
6908     sc->fw_stats_req = NULL;
6909     sc->fw_stats_req_mapping = 0;
6910
6911     sc->fw_stats_data_size = 0;
6912     sc->fw_stats_data = NULL;
6913     sc->fw_stats_data_mapping = 0;
6914 }
6915
6916 static int
6917 bxe_alloc_fw_stats_mem(struct bxe_softc *sc)
6918 {
6919     uint8_t num_queue_stats;
6920     int num_groups;
6921
6922     /* number of queues for statistics is number of eth queues */
6923     num_queue_stats = BXE_NUM_ETH_QUEUES(sc);
6924
6925     /*
6926      * Total number of FW statistics requests =
6927      *   1 for port stats + 1 for PF stats + num of queues
6928      */
6929     sc->fw_stats_num = (2 + num_queue_stats);
6930
6931     /*
6932      * Request is built from stats_query_header and an array of
6933      * stats_query_cmd_group each of which contains STATS_QUERY_CMD_COUNT
6934      * rules. The real number or requests is configured in the
6935      * stats_query_header.
6936      */
6937     num_groups =
6938         ((sc->fw_stats_num / STATS_QUERY_CMD_COUNT) +
6939          ((sc->fw_stats_num % STATS_QUERY_CMD_COUNT) ? 1 : 0));
6940
6941     BLOGD(sc, DBG_LOAD, "stats fw_stats_num %d num_groups %d\n",
6942           sc->fw_stats_num, num_groups);
6943
6944     sc->fw_stats_req_size =
6945         (sizeof(struct stats_query_header) +
6946          (num_groups * sizeof(struct stats_query_cmd_group)));
6947
6948     /*
6949      * Data for statistics requests + stats_counter.
6950      * stats_counter holds per-STORM counters that are incremented when
6951      * STORM has finished with the current request. Memory for FCoE
6952      * offloaded statistics are counted anyway, even if they will not be sent.
6953      * VF stats are not accounted for here as the data of VF stats is stored
6954      * in memory allocated by the VF, not here.
6955      */
6956     sc->fw_stats_data_size =
6957         (sizeof(struct stats_counter) +
6958          sizeof(struct per_port_stats) +
6959          sizeof(struct per_pf_stats) +
6960          /* sizeof(struct fcoe_statistics_params) + */
6961          (sizeof(struct per_queue_stats) * num_queue_stats));
6962
6963     if (bxe_dma_alloc(sc, (sc->fw_stats_req_size + sc->fw_stats_data_size),
6964                       &sc->fw_stats_dma, "fw stats") != 0) {
6965         bxe_free_fw_stats_mem(sc);
6966         return (-1);
6967     }
6968
6969     /* set up the shortcuts */
6970
6971     sc->fw_stats_req =
6972         (struct bxe_fw_stats_req *)sc->fw_stats_dma.vaddr;
6973     sc->fw_stats_req_mapping = sc->fw_stats_dma.paddr;
6974
6975     sc->fw_stats_data =
6976         (struct bxe_fw_stats_data *)((uint8_t *)sc->fw_stats_dma.vaddr +
6977                                      sc->fw_stats_req_size);
6978     sc->fw_stats_data_mapping = (sc->fw_stats_dma.paddr +
6979                                  sc->fw_stats_req_size);
6980
6981     BLOGD(sc, DBG_LOAD, "statistics request base address set to %#jx\n",
6982           (uintmax_t)sc->fw_stats_req_mapping);
6983
6984     BLOGD(sc, DBG_LOAD, "statistics data base address set to %#jx\n",
6985           (uintmax_t)sc->fw_stats_data_mapping);
6986
6987     return (0);
6988 }
6989
6990 /*
6991  * Bits map:
6992  * 0-7  - Engine0 load counter.
6993  * 8-15 - Engine1 load counter.
6994  * 16   - Engine0 RESET_IN_PROGRESS bit.
6995  * 17   - Engine1 RESET_IN_PROGRESS bit.
6996  * 18   - Engine0 ONE_IS_LOADED. Set when there is at least one active
6997  *        function on the engine
6998  * 19   - Engine1 ONE_IS_LOADED.
6999  * 20   - Chip reset flow bit. When set none-leader must wait for both engines
7000  *        leader to complete (check for both RESET_IN_PROGRESS bits and not
7001  *        for just the one belonging to its engine).
7002  */
7003 #define BXE_RECOVERY_GLOB_REG     MISC_REG_GENERIC_POR_1
7004 #define BXE_PATH0_LOAD_CNT_MASK   0x000000ff
7005 #define BXE_PATH0_LOAD_CNT_SHIFT  0
7006 #define BXE_PATH1_LOAD_CNT_MASK   0x0000ff00
7007 #define BXE_PATH1_LOAD_CNT_SHIFT  8
7008 #define BXE_PATH0_RST_IN_PROG_BIT 0x00010000
7009 #define BXE_PATH1_RST_IN_PROG_BIT 0x00020000
7010 #define BXE_GLOBAL_RESET_BIT      0x00040000
7011
7012 /* set the GLOBAL_RESET bit, should be run under rtnl lock */
7013 static void
7014 bxe_set_reset_global(struct bxe_softc *sc)
7015 {
7016     uint32_t val;
7017     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7018     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7019     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val | BXE_GLOBAL_RESET_BIT);
7020     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7021 }
7022
7023 /* clear the GLOBAL_RESET bit, should be run under rtnl lock */
7024 static void
7025 bxe_clear_reset_global(struct bxe_softc *sc)
7026 {
7027     uint32_t val;
7028     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7029     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7030     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val & (~BXE_GLOBAL_RESET_BIT));
7031     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7032 }
7033
7034 /* checks the GLOBAL_RESET bit, should be run under rtnl lock */
7035 static uint8_t
7036 bxe_reset_is_global(struct bxe_softc *sc)
7037 {
7038     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7039     BLOGD(sc, DBG_LOAD, "GLOB_REG=0x%08x\n", val);
7040     return (val & BXE_GLOBAL_RESET_BIT) ? TRUE : FALSE;
7041 }
7042
7043 /* clear RESET_IN_PROGRESS bit for the engine, should be run under rtnl lock */
7044 static void
7045 bxe_set_reset_done(struct bxe_softc *sc)
7046 {
7047     uint32_t val;
7048     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7049                                  BXE_PATH0_RST_IN_PROG_BIT;
7050
7051     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7052
7053     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7054     /* Clear the bit */
7055     val &= ~bit;
7056     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7057
7058     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7059 }
7060
7061 /* set RESET_IN_PROGRESS for the engine, should be run under rtnl lock */
7062 static void
7063 bxe_set_reset_in_progress(struct bxe_softc *sc)
7064 {
7065     uint32_t val;
7066     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7067                                  BXE_PATH0_RST_IN_PROG_BIT;
7068
7069     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7070
7071     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7072     /* Set the bit */
7073     val |= bit;
7074     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7075
7076     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7077 }
7078
7079 /* check RESET_IN_PROGRESS bit for an engine, should be run under rtnl lock */
7080 static uint8_t
7081 bxe_reset_is_done(struct bxe_softc *sc,
7082                   int              engine)
7083 {
7084     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7085     uint32_t bit = engine ? BXE_PATH1_RST_IN_PROG_BIT :
7086                             BXE_PATH0_RST_IN_PROG_BIT;
7087
7088     /* return false if bit is set */
7089     return (val & bit) ? FALSE : TRUE;
7090 }
7091
7092 /* get the load status for an engine, should be run under rtnl lock */
7093 static uint8_t
7094 bxe_get_load_status(struct bxe_softc *sc,
7095                     int              engine)
7096 {
7097     uint32_t mask = engine ? BXE_PATH1_LOAD_CNT_MASK :
7098                              BXE_PATH0_LOAD_CNT_MASK;
7099     uint32_t shift = engine ? BXE_PATH1_LOAD_CNT_SHIFT :
7100                               BXE_PATH0_LOAD_CNT_SHIFT;
7101     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7102
7103     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7104
7105     val = ((val & mask) >> shift);
7106
7107     BLOGD(sc, DBG_LOAD, "Load mask engine %d = 0x%08x\n", engine, val);
7108
7109     return (val != 0);
7110 }
7111
7112 /* set pf load mark */
7113 /* XXX needs to be under rtnl lock */
7114 static void
7115 bxe_set_pf_load(struct bxe_softc *sc)
7116 {
7117     uint32_t val;
7118     uint32_t val1;
7119     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7120                                   BXE_PATH0_LOAD_CNT_MASK;
7121     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7122                                    BXE_PATH0_LOAD_CNT_SHIFT;
7123
7124     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7125
7126     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7127     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7128
7129     /* get the current counter value */
7130     val1 = ((val & mask) >> shift);
7131
7132     /* set bit of this PF */
7133     val1 |= (1 << SC_ABS_FUNC(sc));
7134
7135     /* clear the old value */
7136     val &= ~mask;
7137
7138     /* set the new one */
7139     val |= ((val1 << shift) & mask);
7140
7141     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7142
7143     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7144 }
7145
7146 /* clear pf load mark */
7147 /* XXX needs to be under rtnl lock */
7148 static uint8_t
7149 bxe_clear_pf_load(struct bxe_softc *sc)
7150 {
7151     uint32_t val1, val;
7152     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7153                                   BXE_PATH0_LOAD_CNT_MASK;
7154     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7155                                    BXE_PATH0_LOAD_CNT_SHIFT;
7156
7157     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7158     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7159     BLOGD(sc, DBG_LOAD, "Old GEN_REG_VAL=0x%08x\n", val);
7160
7161     /* get the current counter value */
7162     val1 = (val & mask) >> shift;
7163
7164     /* clear bit of that PF */
7165     val1 &= ~(1 << SC_ABS_FUNC(sc));
7166
7167     /* clear the old value */
7168     val &= ~mask;
7169
7170     /* set the new one */
7171     val |= ((val1 << shift) & mask);
7172
7173     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7174     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7175     return (val1 != 0);
7176 }
7177
7178 /* send load requrest to mcp and analyze response */
7179 static int
7180 bxe_nic_load_request(struct bxe_softc *sc,
7181                      uint32_t         *load_code)
7182 {
7183     /* init fw_seq */
7184     sc->fw_seq =
7185         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
7186          DRV_MSG_SEQ_NUMBER_MASK);
7187
7188     BLOGD(sc, DBG_LOAD, "initial fw_seq 0x%04x\n", sc->fw_seq);
7189
7190     /* get the current FW pulse sequence */
7191     sc->fw_drv_pulse_wr_seq =
7192         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb) &
7193          DRV_PULSE_SEQ_MASK);
7194
7195     BLOGD(sc, DBG_LOAD, "initial drv_pulse 0x%04x\n",
7196           sc->fw_drv_pulse_wr_seq);
7197
7198     /* load request */
7199     (*load_code) = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
7200                                   DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
7201
7202     /* if the MCP fails to respond we must abort */
7203     if (!(*load_code)) {
7204         BLOGE(sc, "MCP response failure!\n");
7205         return (-1);
7206     }
7207
7208     /* if MCP refused then must abort */
7209     if ((*load_code) == FW_MSG_CODE_DRV_LOAD_REFUSED) {
7210         BLOGE(sc, "MCP refused load request\n");
7211         return (-1);
7212     }
7213
7214     return (0);
7215 }
7216
7217 /*
7218  * Check whether another PF has already loaded FW to chip. In virtualized
7219  * environments a pf from anoth VM may have already initialized the device
7220  * including loading FW.
7221  */
7222 static int
7223 bxe_nic_load_analyze_req(struct bxe_softc *sc,
7224                          uint32_t         load_code)
7225 {
7226     uint32_t my_fw, loaded_fw;
7227
7228     /* is another pf loaded on this engine? */
7229     if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
7230         (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
7231         /* build my FW version dword */
7232         my_fw = (BCM_5710_FW_MAJOR_VERSION +
7233                  (BCM_5710_FW_MINOR_VERSION << 8 ) +
7234                  (BCM_5710_FW_REVISION_VERSION << 16) +
7235                  (BCM_5710_FW_ENGINEERING_VERSION << 24));
7236
7237         /* read loaded FW from chip */
7238         loaded_fw = REG_RD(sc, XSEM_REG_PRAM);
7239         BLOGD(sc, DBG_LOAD, "loaded FW 0x%08x / my FW 0x%08x\n",
7240               loaded_fw, my_fw);
7241
7242         /* abort nic load if version mismatch */
7243         if (my_fw != loaded_fw) {
7244             BLOGE(sc, "FW 0x%08x already loaded (mine is 0x%08x)",
7245                   loaded_fw, my_fw);
7246             return (-1);
7247         }
7248     }
7249
7250     return (0);
7251 }
7252
7253 /* mark PMF if applicable */
7254 static void
7255 bxe_nic_load_pmf(struct bxe_softc *sc,
7256                  uint32_t         load_code)
7257 {
7258     uint32_t ncsi_oem_data_addr;
7259
7260     if ((load_code == FW_MSG_CODE_DRV_LOAD_COMMON) ||
7261         (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) ||
7262         (load_code == FW_MSG_CODE_DRV_LOAD_PORT)) {
7263         /*
7264          * Barrier here for ordering between the writing to sc->port.pmf here
7265          * and reading it from the periodic task.
7266          */
7267         sc->port.pmf = 1;
7268         mb();
7269     } else {
7270         sc->port.pmf = 0;
7271     }
7272
7273     BLOGD(sc, DBG_LOAD, "pmf %d\n", sc->port.pmf);
7274
7275     /* XXX needed? */
7276     if (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) {
7277         if (SHMEM2_HAS(sc, ncsi_oem_data_addr)) {
7278             ncsi_oem_data_addr = SHMEM2_RD(sc, ncsi_oem_data_addr);
7279             if (ncsi_oem_data_addr) {
7280                 REG_WR(sc,
7281                        (ncsi_oem_data_addr +
7282                         offsetof(struct glob_ncsi_oem_data, driver_version)),
7283                        0);
7284             }
7285         }
7286     }
7287 }
7288
7289 static void
7290 bxe_read_mf_cfg(struct bxe_softc *sc)
7291 {
7292     int n = (CHIP_IS_MODE_4_PORT(sc) ? 2 : 1);
7293     int abs_func;
7294     int vn;
7295
7296     if (BXE_NOMCP(sc)) {
7297         return; /* what should be the default bvalue in this case */
7298     }
7299
7300     /*
7301      * The formula for computing the absolute function number is...
7302      * For 2 port configuration (4 functions per port):
7303      *   abs_func = 2 * vn + SC_PORT + SC_PATH
7304      * For 4 port configuration (2 functions per port):
7305      *   abs_func = 4 * vn + 2 * SC_PORT + SC_PATH
7306      */
7307     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
7308         abs_func = (n * (2 * vn + SC_PORT(sc)) + SC_PATH(sc));
7309         if (abs_func >= E1H_FUNC_MAX) {
7310             break;
7311         }
7312         sc->devinfo.mf_info.mf_config[vn] =
7313             MFCFG_RD(sc, func_mf_config[abs_func].config);
7314     }
7315
7316     if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] &
7317         FUNC_MF_CFG_FUNC_DISABLED) {
7318         BLOGD(sc, DBG_LOAD, "mf_cfg function disabled\n");
7319         sc->flags |= BXE_MF_FUNC_DIS;
7320     } else {
7321         BLOGD(sc, DBG_LOAD, "mf_cfg function enabled\n");
7322         sc->flags &= ~BXE_MF_FUNC_DIS;
7323     }
7324 }
7325
7326 /* acquire split MCP access lock register */
7327 static int bxe_acquire_alr(struct bxe_softc *sc)
7328 {
7329     uint32_t j, val;
7330
7331     for (j = 0; j < 1000; j++) {
7332         val = (1UL << 31);
7333         REG_WR(sc, GRCBASE_MCP + 0x9c, val);
7334         val = REG_RD(sc, GRCBASE_MCP + 0x9c);
7335         if (val & (1L << 31))
7336             break;
7337
7338         DELAY(5000);
7339     }
7340
7341     if (!(val & (1L << 31))) {
7342         BLOGE(sc, "Cannot acquire MCP access lock register\n");
7343         return (-1);
7344     }
7345
7346     return (0);
7347 }
7348
7349 /* release split MCP access lock register */
7350 static void bxe_release_alr(struct bxe_softc *sc)
7351 {
7352     REG_WR(sc, GRCBASE_MCP + 0x9c, 0);
7353 }
7354
7355 static void
7356 bxe_fan_failure(struct bxe_softc *sc)
7357 {
7358     int port = SC_PORT(sc);
7359     uint32_t ext_phy_config;
7360
7361     /* mark the failure */
7362     ext_phy_config =
7363         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
7364
7365     ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
7366     ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
7367     SHMEM_WR(sc, dev_info.port_hw_config[port].external_phy_config,
7368              ext_phy_config);
7369
7370     /* log the failure */
7371     BLOGW(sc, "Fan Failure has caused the driver to shutdown "
7372               "the card to prevent permanent damage. "
7373               "Please contact OEM Support for assistance\n");
7374
7375     /* XXX */
7376 #if 1
7377     bxe_panic(sc, ("Schedule task to handle fan failure\n"));
7378 #else
7379     /*
7380      * Schedule device reset (unload)
7381      * This is due to some boards consuming sufficient power when driver is
7382      * up to overheat if fan fails.
7383      */
7384     bxe_set_bit(BXE_SP_RTNL_FAN_FAILURE, &sc->sp_rtnl_state);
7385     schedule_delayed_work(&sc->sp_rtnl_task, 0);
7386 #endif
7387 }
7388
7389 /* this function is called upon a link interrupt */
7390 static void
7391 bxe_link_attn(struct bxe_softc *sc)
7392 {
7393     uint32_t pause_enabled = 0;
7394     struct host_port_stats *pstats;
7395     int cmng_fns;
7396
7397     /* Make sure that we are synced with the current statistics */
7398     bxe_stats_handle(sc, STATS_EVENT_STOP);
7399
7400     elink_link_update(&sc->link_params, &sc->link_vars);
7401
7402     if (sc->link_vars.link_up) {
7403
7404         /* dropless flow control */
7405         if (!CHIP_IS_E1(sc) && sc->dropless_fc) {
7406             pause_enabled = 0;
7407
7408             if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
7409                 pause_enabled = 1;
7410             }
7411
7412             REG_WR(sc,
7413                    (BAR_USTRORM_INTMEM +
7414                     USTORM_ETH_PAUSE_ENABLED_OFFSET(SC_PORT(sc))),
7415                    pause_enabled);
7416         }
7417
7418         if (sc->link_vars.mac_type != ELINK_MAC_TYPE_EMAC) {
7419             pstats = BXE_SP(sc, port_stats);
7420             /* reset old mac stats */
7421             memset(&(pstats->mac_stx[0]), 0, sizeof(struct mac_stx));
7422         }
7423
7424         if (sc->state == BXE_STATE_OPEN) {
7425             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
7426         }
7427     }
7428
7429     if (sc->link_vars.link_up && sc->link_vars.line_speed) {
7430         cmng_fns = bxe_get_cmng_fns_mode(sc);
7431
7432         if (cmng_fns != CMNG_FNS_NONE) {
7433             bxe_cmng_fns_init(sc, FALSE, cmng_fns);
7434             storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7435         } else {
7436             /* rate shaping and fairness are disabled */
7437             BLOGD(sc, DBG_LOAD, "single function mode without fairness\n");
7438         }
7439     }
7440
7441     bxe_link_report_locked(sc);
7442
7443     if (IS_MF(sc)) {
7444         ; // XXX bxe_link_sync_notify(sc);
7445     }
7446 }
7447
7448 static void
7449 bxe_attn_int_asserted(struct bxe_softc *sc,
7450                       uint32_t         asserted)
7451 {
7452     int port = SC_PORT(sc);
7453     uint32_t aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
7454                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
7455     uint32_t nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
7456                                         NIG_REG_MASK_INTERRUPT_PORT0;
7457     uint32_t aeu_mask;
7458     uint32_t nig_mask = 0;
7459     uint32_t reg_addr;
7460     uint32_t igu_acked;
7461     uint32_t cnt;
7462
7463     if (sc->attn_state & asserted) {
7464         BLOGE(sc, "IGU ERROR attn=0x%08x\n", asserted);
7465     }
7466
7467     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7468
7469     aeu_mask = REG_RD(sc, aeu_addr);
7470
7471     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly asserted 0x%08x\n",
7472           aeu_mask, asserted);
7473
7474     aeu_mask &= ~(asserted & 0x3ff);
7475
7476     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
7477
7478     REG_WR(sc, aeu_addr, aeu_mask);
7479
7480     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7481
7482     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
7483     sc->attn_state |= asserted;
7484     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
7485
7486     if (asserted & ATTN_HARD_WIRED_MASK) {
7487         if (asserted & ATTN_NIG_FOR_FUNC) {
7488
7489             bxe_acquire_phy_lock(sc);
7490             /* save nig interrupt mask */
7491             nig_mask = REG_RD(sc, nig_int_mask_addr);
7492
7493             /* If nig_mask is not set, no need to call the update function */
7494             if (nig_mask) {
7495                 REG_WR(sc, nig_int_mask_addr, 0);
7496
7497                 bxe_link_attn(sc);
7498             }
7499
7500             /* handle unicore attn? */
7501         }
7502
7503         if (asserted & ATTN_SW_TIMER_4_FUNC) {
7504             BLOGD(sc, DBG_INTR, "ATTN_SW_TIMER_4_FUNC!\n");
7505         }
7506
7507         if (asserted & GPIO_2_FUNC) {
7508             BLOGD(sc, DBG_INTR, "GPIO_2_FUNC!\n");
7509         }
7510
7511         if (asserted & GPIO_3_FUNC) {
7512             BLOGD(sc, DBG_INTR, "GPIO_3_FUNC!\n");
7513         }
7514
7515         if (asserted & GPIO_4_FUNC) {
7516             BLOGD(sc, DBG_INTR, "GPIO_4_FUNC!\n");
7517         }
7518
7519         if (port == 0) {
7520             if (asserted & ATTN_GENERAL_ATTN_1) {
7521                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_1!\n");
7522                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
7523             }
7524             if (asserted & ATTN_GENERAL_ATTN_2) {
7525                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_2!\n");
7526                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
7527             }
7528             if (asserted & ATTN_GENERAL_ATTN_3) {
7529                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_3!\n");
7530                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
7531             }
7532         } else {
7533             if (asserted & ATTN_GENERAL_ATTN_4) {
7534                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_4!\n");
7535                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
7536             }
7537             if (asserted & ATTN_GENERAL_ATTN_5) {
7538                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_5!\n");
7539                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
7540             }
7541             if (asserted & ATTN_GENERAL_ATTN_6) {
7542                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_6!\n");
7543                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
7544             }
7545         }
7546     } /* hardwired */
7547
7548     if (sc->devinfo.int_block == INT_BLOCK_HC) {
7549         reg_addr = (HC_REG_COMMAND_REG + port*32 + COMMAND_REG_ATTN_BITS_SET);
7550     } else {
7551         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
7552     }
7553
7554     BLOGD(sc, DBG_INTR, "about to mask 0x%08x at %s addr 0x%08x\n",
7555           asserted,
7556           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
7557     REG_WR(sc, reg_addr, asserted);
7558
7559     /* now set back the mask */
7560     if (asserted & ATTN_NIG_FOR_FUNC) {
7561         /*
7562          * Verify that IGU ack through BAR was written before restoring
7563          * NIG mask. This loop should exit after 2-3 iterations max.
7564          */
7565         if (sc->devinfo.int_block != INT_BLOCK_HC) {
7566             cnt = 0;
7567
7568             do {
7569                 igu_acked = REG_RD(sc, IGU_REG_ATTENTION_ACK_BITS);
7570             } while (((igu_acked & ATTN_NIG_FOR_FUNC) == 0) &&
7571                      (++cnt < MAX_IGU_ATTN_ACK_TO));
7572
7573             if (!igu_acked) {
7574                 BLOGE(sc, "Failed to verify IGU ack on time\n");
7575             }
7576
7577             mb();
7578         }
7579
7580         REG_WR(sc, nig_int_mask_addr, nig_mask);
7581
7582         bxe_release_phy_lock(sc);
7583     }
7584 }
7585
7586 static void
7587 bxe_print_next_block(struct bxe_softc *sc,
7588                      int              idx,
7589                      const char       *blk)
7590 {
7591     BLOGI(sc, "%s%s", idx ? ", " : "", blk);
7592 }
7593
7594 static int
7595 bxe_check_blocks_with_parity0(struct bxe_softc *sc,
7596                               uint32_t         sig,
7597                               int              par_num,
7598                               uint8_t          print)
7599 {
7600     uint32_t cur_bit = 0;
7601     int i = 0;
7602
7603     for (i = 0; sig; i++) {
7604         cur_bit = ((uint32_t)0x1 << i);
7605         if (sig & cur_bit) {
7606             switch (cur_bit) {
7607             case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
7608                 if (print)
7609                     bxe_print_next_block(sc, par_num++, "BRB");
7610                 break;
7611             case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
7612                 if (print)
7613                     bxe_print_next_block(sc, par_num++, "PARSER");
7614                 break;
7615             case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
7616                 if (print)
7617                     bxe_print_next_block(sc, par_num++, "TSDM");
7618                 break;
7619             case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
7620                 if (print)
7621                     bxe_print_next_block(sc, par_num++, "SEARCHER");
7622                 break;
7623             case AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR:
7624                 if (print)
7625                     bxe_print_next_block(sc, par_num++, "TCM");
7626                 break;
7627             case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
7628                 if (print)
7629                     bxe_print_next_block(sc, par_num++, "TSEMI");
7630                 break;
7631             case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
7632                 if (print)
7633                     bxe_print_next_block(sc, par_num++, "XPB");
7634                 break;
7635             }
7636
7637             /* Clear the bit */
7638             sig &= ~cur_bit;
7639         }
7640     }
7641
7642     return (par_num);
7643 }
7644
7645 static int
7646 bxe_check_blocks_with_parity1(struct bxe_softc *sc,
7647                               uint32_t         sig,
7648                               int              par_num,
7649                               uint8_t          *global,
7650                               uint8_t          print)
7651 {
7652     int i = 0;
7653     uint32_t cur_bit = 0;
7654     for (i = 0; sig; i++) {
7655         cur_bit = ((uint32_t)0x1 << i);
7656         if (sig & cur_bit) {
7657             switch (cur_bit) {
7658             case AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR:
7659                 if (print)
7660                     bxe_print_next_block(sc, par_num++, "PBF");
7661                 break;
7662             case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
7663                 if (print)
7664                     bxe_print_next_block(sc, par_num++, "QM");
7665                 break;
7666             case AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR:
7667                 if (print)
7668                     bxe_print_next_block(sc, par_num++, "TM");
7669                 break;
7670             case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
7671                 if (print)
7672                     bxe_print_next_block(sc, par_num++, "XSDM");
7673                 break;
7674             case AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR:
7675                 if (print)
7676                     bxe_print_next_block(sc, par_num++, "XCM");
7677                 break;
7678             case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
7679                 if (print)
7680                     bxe_print_next_block(sc, par_num++, "XSEMI");
7681                 break;
7682             case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
7683                 if (print)
7684                     bxe_print_next_block(sc, par_num++, "DOORBELLQ");
7685                 break;
7686             case AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR:
7687                 if (print)
7688                     bxe_print_next_block(sc, par_num++, "NIG");
7689                 break;
7690             case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
7691                 if (print)
7692                     bxe_print_next_block(sc, par_num++, "VAUX PCI CORE");
7693                 *global = TRUE;
7694                 break;
7695             case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
7696                 if (print)
7697                     bxe_print_next_block(sc, par_num++, "DEBUG");
7698                 break;
7699             case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
7700                 if (print)
7701                     bxe_print_next_block(sc, par_num++, "USDM");
7702                 break;
7703             case AEU_INPUTS_ATTN_BITS_UCM_PARITY_ERROR:
7704                 if (print)
7705                     bxe_print_next_block(sc, par_num++, "UCM");
7706                 break;
7707             case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
7708                 if (print)
7709                     bxe_print_next_block(sc, par_num++, "USEMI");
7710                 break;
7711             case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
7712                 if (print)
7713                     bxe_print_next_block(sc, par_num++, "UPB");
7714                 break;
7715             case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
7716                 if (print)
7717                     bxe_print_next_block(sc, par_num++, "CSDM");
7718                 break;
7719             case AEU_INPUTS_ATTN_BITS_CCM_PARITY_ERROR:
7720                 if (print)
7721                     bxe_print_next_block(sc, par_num++, "CCM");
7722                 break;
7723             }
7724
7725             /* Clear the bit */
7726             sig &= ~cur_bit;
7727         }
7728     }
7729
7730     return (par_num);
7731 }
7732
7733 static int
7734 bxe_check_blocks_with_parity2(struct bxe_softc *sc,
7735                               uint32_t         sig,
7736                               int              par_num,
7737                               uint8_t          print)
7738 {
7739     uint32_t cur_bit = 0;
7740     int i = 0;
7741
7742     for (i = 0; sig; i++) {
7743         cur_bit = ((uint32_t)0x1 << i);
7744         if (sig & cur_bit) {
7745             switch (cur_bit) {
7746             case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
7747                 if (print)
7748                     bxe_print_next_block(sc, par_num++, "CSEMI");
7749                 break;
7750             case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
7751                 if (print)
7752                     bxe_print_next_block(sc, par_num++, "PXP");
7753                 break;
7754             case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
7755                 if (print)
7756                     bxe_print_next_block(sc, par_num++, "PXPPCICLOCKCLIENT");
7757                 break;
7758             case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
7759                 if (print)
7760                     bxe_print_next_block(sc, par_num++, "CFC");
7761                 break;
7762             case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
7763                 if (print)
7764                     bxe_print_next_block(sc, par_num++, "CDU");
7765                 break;
7766             case AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR:
7767                 if (print)
7768                     bxe_print_next_block(sc, par_num++, "DMAE");
7769                 break;
7770             case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
7771                 if (print)
7772                     bxe_print_next_block(sc, par_num++, "IGU");
7773                 break;
7774             case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
7775                 if (print)
7776                     bxe_print_next_block(sc, par_num++, "MISC");
7777                 break;
7778             }
7779
7780             /* Clear the bit */
7781             sig &= ~cur_bit;
7782         }
7783     }
7784
7785     return (par_num);
7786 }
7787
7788 static int
7789 bxe_check_blocks_with_parity3(struct bxe_softc *sc,
7790                               uint32_t         sig,
7791                               int              par_num,
7792                               uint8_t          *global,
7793                               uint8_t          print)
7794 {
7795     uint32_t cur_bit = 0;
7796     int i = 0;
7797
7798     for (i = 0; sig; i++) {
7799         cur_bit = ((uint32_t)0x1 << i);
7800         if (sig & cur_bit) {
7801             switch (cur_bit) {
7802             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
7803                 if (print)
7804                     bxe_print_next_block(sc, par_num++, "MCP ROM");
7805                 *global = TRUE;
7806                 break;
7807             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
7808                 if (print)
7809                     bxe_print_next_block(sc, par_num++,
7810                               "MCP UMP RX");
7811                 *global = TRUE;
7812                 break;
7813             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
7814                 if (print)
7815                     bxe_print_next_block(sc, par_num++,
7816                               "MCP UMP TX");
7817                 *global = TRUE;
7818                 break;
7819             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
7820                 if (print)
7821                     bxe_print_next_block(sc, par_num++,
7822                               "MCP SCPAD");
7823                 *global = TRUE;
7824                 break;
7825             }
7826
7827             /* Clear the bit */
7828             sig &= ~cur_bit;
7829         }
7830     }
7831
7832     return (par_num);
7833 }
7834
7835 static int
7836 bxe_check_blocks_with_parity4(struct bxe_softc *sc,
7837                               uint32_t         sig,
7838                               int              par_num,
7839                               uint8_t          print)
7840 {
7841     uint32_t cur_bit = 0;
7842     int i = 0;
7843
7844     for (i = 0; sig; i++) {
7845         cur_bit = ((uint32_t)0x1 << i);
7846         if (sig & cur_bit) {
7847             switch (cur_bit) {
7848             case AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR:
7849                 if (print)
7850                     bxe_print_next_block(sc, par_num++, "PGLUE_B");
7851                 break;
7852             case AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR:
7853                 if (print)
7854                     bxe_print_next_block(sc, par_num++, "ATC");
7855                 break;
7856             }
7857
7858             /* Clear the bit */
7859             sig &= ~cur_bit;
7860         }
7861     }
7862
7863     return (par_num);
7864 }
7865
7866 static uint8_t
7867 bxe_parity_attn(struct bxe_softc *sc,
7868                 uint8_t          *global,
7869                 uint8_t          print,
7870                 uint32_t         *sig)
7871 {
7872     int par_num = 0;
7873
7874     if ((sig[0] & HW_PRTY_ASSERT_SET_0) ||
7875         (sig[1] & HW_PRTY_ASSERT_SET_1) ||
7876         (sig[2] & HW_PRTY_ASSERT_SET_2) ||
7877         (sig[3] & HW_PRTY_ASSERT_SET_3) ||
7878         (sig[4] & HW_PRTY_ASSERT_SET_4)) {
7879         BLOGE(sc, "Parity error: HW block parity attention:\n"
7880                   "[0]:0x%08x [1]:0x%08x [2]:0x%08x [3]:0x%08x [4]:0x%08x\n",
7881               (uint32_t)(sig[0] & HW_PRTY_ASSERT_SET_0),
7882               (uint32_t)(sig[1] & HW_PRTY_ASSERT_SET_1),
7883               (uint32_t)(sig[2] & HW_PRTY_ASSERT_SET_2),
7884               (uint32_t)(sig[3] & HW_PRTY_ASSERT_SET_3),
7885               (uint32_t)(sig[4] & HW_PRTY_ASSERT_SET_4));
7886
7887         if (print)
7888             BLOGI(sc, "Parity errors detected in blocks: ");
7889
7890         par_num =
7891             bxe_check_blocks_with_parity0(sc, sig[0] &
7892                                           HW_PRTY_ASSERT_SET_0,
7893                                           par_num, print);
7894         par_num =
7895             bxe_check_blocks_with_parity1(sc, sig[1] &
7896                                           HW_PRTY_ASSERT_SET_1,
7897                                           par_num, global, print);
7898         par_num =
7899             bxe_check_blocks_with_parity2(sc, sig[2] &
7900                                           HW_PRTY_ASSERT_SET_2,
7901                                           par_num, print);
7902         par_num =
7903             bxe_check_blocks_with_parity3(sc, sig[3] &
7904                                           HW_PRTY_ASSERT_SET_3,
7905                                           par_num, global, print);
7906         par_num =
7907             bxe_check_blocks_with_parity4(sc, sig[4] &
7908                                           HW_PRTY_ASSERT_SET_4,
7909                                           par_num, print);
7910
7911         if (print)
7912             BLOGI(sc, "\n");
7913
7914         return (TRUE);
7915     }
7916
7917     return (FALSE);
7918 }
7919
7920 static uint8_t
7921 bxe_chk_parity_attn(struct bxe_softc *sc,
7922                     uint8_t          *global,
7923                     uint8_t          print)
7924 {
7925     struct attn_route attn = { {0} };
7926     int port = SC_PORT(sc);
7927
7928     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
7929     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
7930     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
7931     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
7932
7933     if (!CHIP_IS_E1x(sc))
7934         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
7935
7936     return (bxe_parity_attn(sc, global, print, attn.sig));
7937 }
7938
7939 static void
7940 bxe_attn_int_deasserted4(struct bxe_softc *sc,
7941                          uint32_t         attn)
7942 {
7943     uint32_t val;
7944
7945     if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
7946         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
7947         BLOGE(sc, "PGLUE hw attention 0x%08x\n", val);
7948         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
7949             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR\n");
7950         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
7951             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR\n");
7952         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
7953             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN\n");
7954         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
7955             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN\n");
7956         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
7957             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN\n");
7958         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
7959             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN\n");
7960         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
7961             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN\n");
7962         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
7963             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN\n");
7964         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
7965             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW\n");
7966     }
7967
7968     if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
7969         val = REG_RD(sc, ATC_REG_ATC_INT_STS_CLR);
7970         BLOGE(sc, "ATC hw attention 0x%08x\n", val);
7971         if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
7972             BLOGE(sc, "ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
7973         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
7974             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND\n");
7975         if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
7976             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS\n");
7977         if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
7978             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT\n");
7979         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
7980             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
7981         if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
7982             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU\n");
7983     }
7984
7985     if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7986                 AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
7987         BLOGE(sc, "FATAL parity attention set4 0x%08x\n",
7988               (uint32_t)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7989                                  AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
7990     }
7991 }
7992
7993 static void
7994 bxe_e1h_disable(struct bxe_softc *sc)
7995 {
7996     int port = SC_PORT(sc);
7997
7998     bxe_tx_disable(sc);
7999
8000     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
8001 }
8002
8003 static void
8004 bxe_e1h_enable(struct bxe_softc *sc)
8005 {
8006     int port = SC_PORT(sc);
8007
8008     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
8009
8010     // XXX bxe_tx_enable(sc);
8011 }
8012
8013 /*
8014  * called due to MCP event (on pmf):
8015  *   reread new bandwidth configuration
8016  *   configure FW
8017  *   notify others function about the change
8018  */
8019 static void
8020 bxe_config_mf_bw(struct bxe_softc *sc)
8021 {
8022     if (sc->link_vars.link_up) {
8023         bxe_cmng_fns_init(sc, TRUE, CMNG_FNS_MINMAX);
8024         // XXX bxe_link_sync_notify(sc);
8025     }
8026
8027     storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
8028 }
8029
8030 static void
8031 bxe_set_mf_bw(struct bxe_softc *sc)
8032 {
8033     bxe_config_mf_bw(sc);
8034     bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
8035 }
8036
8037 static void
8038 bxe_handle_eee_event(struct bxe_softc *sc)
8039 {
8040     BLOGD(sc, DBG_INTR, "EEE - LLDP event\n");
8041     bxe_fw_command(sc, DRV_MSG_CODE_EEE_RESULTS_ACK, 0);
8042 }
8043
8044 #define DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED 3
8045
8046 static void
8047 bxe_drv_info_ether_stat(struct bxe_softc *sc)
8048 {
8049     struct eth_stats_info *ether_stat =
8050         &sc->sp->drv_info_to_mcp.ether_stat;
8051
8052     strlcpy(ether_stat->version, BXE_DRIVER_VERSION,
8053             ETH_STAT_INFO_VERSION_LEN);
8054
8055     /* XXX (+ MAC_PAD) taken from other driver... verify this is right */
8056     sc->sp_objs[0].mac_obj.get_n_elements(sc, &sc->sp_objs[0].mac_obj,
8057                                           DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED,
8058                                           ether_stat->mac_local + MAC_PAD,
8059                                           MAC_PAD, ETH_ALEN);
8060
8061     ether_stat->mtu_size = sc->mtu;
8062
8063     ether_stat->feature_flags |= FEATURE_ETH_CHKSUM_OFFLOAD_MASK;
8064     if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
8065         ether_stat->feature_flags |= FEATURE_ETH_LSO_MASK;
8066     }
8067
8068     // XXX ether_stat->feature_flags |= ???;
8069
8070     ether_stat->promiscuous_mode = 0; // (flags & PROMISC) ? 1 : 0;
8071
8072     ether_stat->txq_size = sc->tx_ring_size;
8073     ether_stat->rxq_size = sc->rx_ring_size;
8074 }
8075
8076 static void
8077 bxe_handle_drv_info_req(struct bxe_softc *sc)
8078 {
8079     enum drv_info_opcode op_code;
8080     uint32_t drv_info_ctl = SHMEM2_RD(sc, drv_info_control);
8081
8082     /* if drv_info version supported by MFW doesn't match - send NACK */
8083     if ((drv_info_ctl & DRV_INFO_CONTROL_VER_MASK) != DRV_INFO_CUR_VER) {
8084         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8085         return;
8086     }
8087
8088     op_code = ((drv_info_ctl & DRV_INFO_CONTROL_OP_CODE_MASK) >>
8089                DRV_INFO_CONTROL_OP_CODE_SHIFT);
8090
8091     memset(&sc->sp->drv_info_to_mcp, 0, sizeof(union drv_info_to_mcp));
8092
8093     switch (op_code) {
8094     case ETH_STATS_OPCODE:
8095         bxe_drv_info_ether_stat(sc);
8096         break;
8097     case FCOE_STATS_OPCODE:
8098     case ISCSI_STATS_OPCODE:
8099     default:
8100         /* if op code isn't supported - send NACK */
8101         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8102         return;
8103     }
8104
8105     /*
8106      * If we got drv_info attn from MFW then these fields are defined in
8107      * shmem2 for sure
8108      */
8109     SHMEM2_WR(sc, drv_info_host_addr_lo,
8110               U64_LO(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8111     SHMEM2_WR(sc, drv_info_host_addr_hi,
8112               U64_HI(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8113
8114     bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_ACK, 0);
8115 }
8116
8117 static void
8118 bxe_dcc_event(struct bxe_softc *sc,
8119               uint32_t         dcc_event)
8120 {
8121     BLOGD(sc, DBG_INTR, "dcc_event 0x%08x\n", dcc_event);
8122
8123     if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
8124         /*
8125          * This is the only place besides the function initialization
8126          * where the sc->flags can change so it is done without any
8127          * locks
8128          */
8129         if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_DISABLED) {
8130             BLOGD(sc, DBG_INTR, "mf_cfg function disabled\n");
8131             sc->flags |= BXE_MF_FUNC_DIS;
8132             bxe_e1h_disable(sc);
8133         } else {
8134             BLOGD(sc, DBG_INTR, "mf_cfg function enabled\n");
8135             sc->flags &= ~BXE_MF_FUNC_DIS;
8136             bxe_e1h_enable(sc);
8137         }
8138         dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
8139     }
8140
8141     if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
8142         bxe_config_mf_bw(sc);
8143         dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
8144     }
8145
8146     /* Report results to MCP */
8147     if (dcc_event)
8148         bxe_fw_command(sc, DRV_MSG_CODE_DCC_FAILURE, 0);
8149     else
8150         bxe_fw_command(sc, DRV_MSG_CODE_DCC_OK, 0);
8151 }
8152
8153 static void
8154 bxe_pmf_update(struct bxe_softc *sc)
8155 {
8156     int port = SC_PORT(sc);
8157     uint32_t val;
8158
8159     sc->port.pmf = 1;
8160     BLOGD(sc, DBG_INTR, "pmf %d\n", sc->port.pmf);
8161
8162     /*
8163      * We need the mb() to ensure the ordering between the writing to
8164      * sc->port.pmf here and reading it from the bxe_periodic_task().
8165      */
8166     mb();
8167
8168     /* queue a periodic task */
8169     // XXX schedule task...
8170
8171     // XXX bxe_dcbx_pmf_update(sc);
8172
8173     /* enable nig attention */
8174     val = (0xff0f | (1 << (SC_VN(sc) + 4)));
8175     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8176         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, val);
8177         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, val);
8178     } else if (!CHIP_IS_E1x(sc)) {
8179         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
8180         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
8181     }
8182
8183     bxe_stats_handle(sc, STATS_EVENT_PMF);
8184 }
8185
8186 static int
8187 bxe_mc_assert(struct bxe_softc *sc)
8188 {
8189     char last_idx;
8190     int i, rc = 0;
8191     uint32_t row0, row1, row2, row3;
8192
8193     /* XSTORM */
8194     last_idx = REG_RD8(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_INDEX_OFFSET);
8195     if (last_idx)
8196         BLOGE(sc, "XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8197
8198     /* print the asserts */
8199     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8200
8201         row0 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i));
8202         row1 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 4);
8203         row2 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 8);
8204         row3 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 12);
8205
8206         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8207             BLOGE(sc, "XSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8208                   i, row3, row2, row1, row0);
8209             rc++;
8210         } else {
8211             break;
8212         }
8213     }
8214
8215     /* TSTORM */
8216     last_idx = REG_RD8(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_INDEX_OFFSET);
8217     if (last_idx) {
8218         BLOGE(sc, "TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8219     }
8220
8221     /* print the asserts */
8222     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8223
8224         row0 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i));
8225         row1 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 4);
8226         row2 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 8);
8227         row3 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 12);
8228
8229         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8230             BLOGE(sc, "TSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8231                   i, row3, row2, row1, row0);
8232             rc++;
8233         } else {
8234             break;
8235         }
8236     }
8237
8238     /* CSTORM */
8239     last_idx = REG_RD8(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_INDEX_OFFSET);
8240     if (last_idx) {
8241         BLOGE(sc, "CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8242     }
8243
8244     /* print the asserts */
8245     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8246
8247         row0 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i));
8248         row1 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 4);
8249         row2 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 8);
8250         row3 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 12);
8251
8252         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8253             BLOGE(sc, "CSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8254                   i, row3, row2, row1, row0);
8255             rc++;
8256         } else {
8257             break;
8258         }
8259     }
8260
8261     /* USTORM */
8262     last_idx = REG_RD8(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_INDEX_OFFSET);
8263     if (last_idx) {
8264         BLOGE(sc, "USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8265     }
8266
8267     /* print the asserts */
8268     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8269
8270         row0 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i));
8271         row1 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 4);
8272         row2 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 8);
8273         row3 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 12);
8274
8275         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8276             BLOGE(sc, "USTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8277                   i, row3, row2, row1, row0);
8278             rc++;
8279         } else {
8280             break;
8281         }
8282     }
8283
8284     return (rc);
8285 }
8286
8287 static void
8288 bxe_attn_int_deasserted3(struct bxe_softc *sc,
8289                          uint32_t         attn)
8290 {
8291     int func = SC_FUNC(sc);
8292     uint32_t val;
8293
8294     if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
8295
8296         if (attn & BXE_PMF_LINK_ASSERT(sc)) {
8297
8298             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
8299             bxe_read_mf_cfg(sc);
8300             sc->devinfo.mf_info.mf_config[SC_VN(sc)] =
8301                 MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
8302             val = SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_status);
8303
8304             if (val & DRV_STATUS_DCC_EVENT_MASK)
8305                 bxe_dcc_event(sc, (val & DRV_STATUS_DCC_EVENT_MASK));
8306
8307             if (val & DRV_STATUS_SET_MF_BW)
8308                 bxe_set_mf_bw(sc);
8309
8310             if (val & DRV_STATUS_DRV_INFO_REQ)
8311                 bxe_handle_drv_info_req(sc);
8312
8313 #if 0
8314             if (val & DRV_STATUS_VF_DISABLED)
8315                 bxe_vf_handle_flr_event(sc);
8316 #endif
8317
8318             if ((sc->port.pmf == 0) && (val & DRV_STATUS_PMF))
8319                 bxe_pmf_update(sc);
8320
8321 #if 0
8322             if (sc->port.pmf &&
8323                 (val & DRV_STATUS_DCBX_NEGOTIATION_RESULTS) &&
8324                 (sc->dcbx_enabled > 0))
8325                 /* start dcbx state machine */
8326                 bxe_dcbx_set_params(sc, BXE_DCBX_STATE_NEG_RECEIVED);
8327 #endif
8328
8329 #if 0
8330             if (val & DRV_STATUS_AFEX_EVENT_MASK)
8331                 bxe_handle_afex_cmd(sc, val & DRV_STATUS_AFEX_EVENT_MASK);
8332 #endif
8333
8334             if (val & DRV_STATUS_EEE_NEGOTIATION_RESULTS)
8335                 bxe_handle_eee_event(sc);
8336
8337             if (sc->link_vars.periodic_flags &
8338                 ELINK_PERIODIC_FLAGS_LINK_EVENT) {
8339                 /* sync with link */
8340                 bxe_acquire_phy_lock(sc);
8341                 sc->link_vars.periodic_flags &=
8342                     ~ELINK_PERIODIC_FLAGS_LINK_EVENT;
8343                 bxe_release_phy_lock(sc);
8344                 if (IS_MF(sc))
8345                     ; // XXX bxe_link_sync_notify(sc);
8346                 bxe_link_report(sc);
8347             }
8348
8349             /*
8350              * Always call it here: bxe_link_report() will
8351              * prevent the link indication duplication.
8352              */
8353             bxe_link_status_update(sc);
8354
8355         } else if (attn & BXE_MC_ASSERT_BITS) {
8356
8357             BLOGE(sc, "MC assert!\n");
8358             bxe_mc_assert(sc);
8359             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_10, 0);
8360             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_9, 0);
8361             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_8, 0);
8362             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_7, 0);
8363             bxe_panic(sc, ("MC assert!\n"));
8364
8365         } else if (attn & BXE_MCP_ASSERT) {
8366
8367             BLOGE(sc, "MCP assert!\n");
8368             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_11, 0);
8369             // XXX bxe_fw_dump(sc);
8370
8371         } else {
8372             BLOGE(sc, "Unknown HW assert! (attn 0x%08x)\n", attn);
8373         }
8374     }
8375
8376     if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
8377         BLOGE(sc, "LATCHED attention 0x%08x (masked)\n", attn);
8378         if (attn & BXE_GRC_TIMEOUT) {
8379             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_TIMEOUT_ATTN);
8380             BLOGE(sc, "GRC time-out 0x%08x\n", val);
8381         }
8382         if (attn & BXE_GRC_RSV) {
8383             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_RSV_ATTN);
8384             BLOGE(sc, "GRC reserved 0x%08x\n", val);
8385         }
8386         REG_WR(sc, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
8387     }
8388 }
8389
8390 static void
8391 bxe_attn_int_deasserted2(struct bxe_softc *sc,
8392                          uint32_t         attn)
8393 {
8394     int port = SC_PORT(sc);
8395     int reg_offset;
8396     uint32_t val0, mask0, val1, mask1;
8397     uint32_t val;
8398
8399     if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
8400         val = REG_RD(sc, CFC_REG_CFC_INT_STS_CLR);
8401         BLOGE(sc, "CFC hw attention 0x%08x\n", val);
8402         /* CFC error attention */
8403         if (val & 0x2) {
8404             BLOGE(sc, "FATAL error from CFC\n");
8405         }
8406     }
8407
8408     if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
8409         val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_0);
8410         BLOGE(sc, "PXP hw attention-0 0x%08x\n", val);
8411         /* RQ_USDMDP_FIFO_OVERFLOW */
8412         if (val & 0x18000) {
8413             BLOGE(sc, "FATAL error from PXP\n");
8414         }
8415
8416         if (!CHIP_IS_E1x(sc)) {
8417             val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_1);
8418             BLOGE(sc, "PXP hw attention-1 0x%08x\n", val);
8419         }
8420     }
8421
8422 #define PXP2_EOP_ERROR_BIT  PXP2_PXP2_INT_STS_CLR_0_REG_WR_PGLUE_EOP_ERROR
8423 #define AEU_PXP2_HW_INT_BIT AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_HW_INTERRUPT
8424
8425     if (attn & AEU_PXP2_HW_INT_BIT) {
8426         /*  CQ47854 workaround do not panic on
8427          *  PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8428          */
8429         if (!CHIP_IS_E1x(sc)) {
8430             mask0 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_0);
8431             val1 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_1);
8432             mask1 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_1);
8433             val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_0);
8434             /*
8435              * If the olny PXP2_EOP_ERROR_BIT is set in
8436              * STS0 and STS1 - clear it
8437              *
8438              * probably we lose additional attentions between
8439              * STS0 and STS_CLR0, in this case user will not
8440              * be notified about them
8441              */
8442             if (val0 & mask0 & PXP2_EOP_ERROR_BIT &&
8443                 !(val1 & mask1))
8444                 val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
8445
8446             /* print the register, since no one can restore it */
8447             BLOGE(sc, "PXP2_REG_PXP2_INT_STS_CLR_0 0x%08x\n", val0);
8448
8449             /*
8450              * if PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8451              * then notify
8452              */
8453             if (val0 & PXP2_EOP_ERROR_BIT) {
8454                 BLOGE(sc, "PXP2_WR_PGLUE_EOP_ERROR\n");
8455
8456                 /*
8457                  * if only PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR is
8458                  * set then clear attention from PXP2 block without panic
8459                  */
8460                 if (((val0 & mask0) == PXP2_EOP_ERROR_BIT) &&
8461                     ((val1 & mask1) == 0))
8462                     attn &= ~AEU_PXP2_HW_INT_BIT;
8463             }
8464         }
8465     }
8466
8467     if (attn & HW_INTERRUT_ASSERT_SET_2) {
8468         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
8469                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
8470
8471         val = REG_RD(sc, reg_offset);
8472         val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
8473         REG_WR(sc, reg_offset, val);
8474
8475         BLOGE(sc, "FATAL HW block attention set2 0x%x\n",
8476               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_2));
8477         bxe_panic(sc, ("HW block attention set2\n"));
8478     }
8479 }
8480
8481 static void
8482 bxe_attn_int_deasserted1(struct bxe_softc *sc,
8483                          uint32_t         attn)
8484 {
8485     int port = SC_PORT(sc);
8486     int reg_offset;
8487     uint32_t val;
8488
8489     if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
8490         val = REG_RD(sc, DORQ_REG_DORQ_INT_STS_CLR);
8491         BLOGE(sc, "DB hw attention 0x%08x\n", val);
8492         /* DORQ discard attention */
8493         if (val & 0x2) {
8494             BLOGE(sc, "FATAL error from DORQ\n");
8495         }
8496     }
8497
8498     if (attn & HW_INTERRUT_ASSERT_SET_1) {
8499         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
8500                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
8501
8502         val = REG_RD(sc, reg_offset);
8503         val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
8504         REG_WR(sc, reg_offset, val);
8505
8506         BLOGE(sc, "FATAL HW block attention set1 0x%08x\n",
8507               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_1));
8508         bxe_panic(sc, ("HW block attention set1\n"));
8509     }
8510 }
8511
8512 static void
8513 bxe_attn_int_deasserted0(struct bxe_softc *sc,
8514                          uint32_t         attn)
8515 {
8516     int port = SC_PORT(sc);
8517     int reg_offset;
8518     uint32_t val;
8519
8520     reg_offset = (port) ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
8521                           MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
8522
8523     if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
8524         val = REG_RD(sc, reg_offset);
8525         val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
8526         REG_WR(sc, reg_offset, val);
8527
8528         BLOGW(sc, "SPIO5 hw attention\n");
8529
8530         /* Fan failure attention */
8531         elink_hw_reset_phy(&sc->link_params);
8532         bxe_fan_failure(sc);
8533     }
8534
8535     if ((attn & sc->link_vars.aeu_int_mask) && sc->port.pmf) {
8536         bxe_acquire_phy_lock(sc);
8537         elink_handle_module_detect_int(&sc->link_params);
8538         bxe_release_phy_lock(sc);
8539     }
8540
8541     if (attn & HW_INTERRUT_ASSERT_SET_0) {
8542         val = REG_RD(sc, reg_offset);
8543         val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
8544         REG_WR(sc, reg_offset, val);
8545
8546         bxe_panic(sc, ("FATAL HW block attention set0 0x%lx\n",
8547                        (attn & HW_INTERRUT_ASSERT_SET_0)));
8548     }
8549 }
8550
8551 static void
8552 bxe_attn_int_deasserted(struct bxe_softc *sc,
8553                         uint32_t         deasserted)
8554 {
8555     struct attn_route attn;
8556     struct attn_route *group_mask;
8557     int port = SC_PORT(sc);
8558     int index;
8559     uint32_t reg_addr;
8560     uint32_t val;
8561     uint32_t aeu_mask;
8562     uint8_t global = FALSE;
8563
8564     /*
8565      * Need to take HW lock because MCP or other port might also
8566      * try to handle this event.
8567      */
8568     bxe_acquire_alr(sc);
8569
8570     if (bxe_chk_parity_attn(sc, &global, TRUE)) {
8571         /* XXX
8572          * In case of parity errors don't handle attentions so that
8573          * other function would "see" parity errors.
8574          */
8575         sc->recovery_state = BXE_RECOVERY_INIT;
8576         // XXX schedule a recovery task...
8577         /* disable HW interrupts */
8578         bxe_int_disable(sc);
8579         bxe_release_alr(sc);
8580         return;
8581     }
8582
8583     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
8584     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
8585     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
8586     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
8587     if (!CHIP_IS_E1x(sc)) {
8588         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
8589     } else {
8590         attn.sig[4] = 0;
8591     }
8592
8593     BLOGD(sc, DBG_INTR, "attn: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n",
8594           attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
8595
8596     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
8597         if (deasserted & (1 << index)) {
8598             group_mask = &sc->attn_group[index];
8599
8600             BLOGD(sc, DBG_INTR,
8601                   "group[%d]: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n", index,
8602                   group_mask->sig[0], group_mask->sig[1],
8603                   group_mask->sig[2], group_mask->sig[3],
8604                   group_mask->sig[4]);
8605
8606             bxe_attn_int_deasserted4(sc, attn.sig[4] & group_mask->sig[4]);
8607             bxe_attn_int_deasserted3(sc, attn.sig[3] & group_mask->sig[3]);
8608             bxe_attn_int_deasserted1(sc, attn.sig[1] & group_mask->sig[1]);
8609             bxe_attn_int_deasserted2(sc, attn.sig[2] & group_mask->sig[2]);
8610             bxe_attn_int_deasserted0(sc, attn.sig[0] & group_mask->sig[0]);
8611         }
8612     }
8613
8614     bxe_release_alr(sc);
8615
8616     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8617         reg_addr = (HC_REG_COMMAND_REG + port*32 +
8618                     COMMAND_REG_ATTN_BITS_CLR);
8619     } else {
8620         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
8621     }
8622
8623     val = ~deasserted;
8624     BLOGD(sc, DBG_INTR,
8625           "about to mask 0x%08x at %s addr 0x%08x\n", val,
8626           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
8627     REG_WR(sc, reg_addr, val);
8628
8629     if (~sc->attn_state & deasserted) {
8630         BLOGE(sc, "IGU error\n");
8631     }
8632
8633     reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
8634                       MISC_REG_AEU_MASK_ATTN_FUNC_0;
8635
8636     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8637
8638     aeu_mask = REG_RD(sc, reg_addr);
8639
8640     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly deasserted 0x%08x\n",
8641           aeu_mask, deasserted);
8642     aeu_mask |= (deasserted & 0x3ff);
8643     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
8644
8645     REG_WR(sc, reg_addr, aeu_mask);
8646     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8647
8648     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
8649     sc->attn_state &= ~deasserted;
8650     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
8651 }
8652
8653 static void
8654 bxe_attn_int(struct bxe_softc *sc)
8655 {
8656     /* read local copy of bits */
8657     uint32_t attn_bits = le32toh(sc->def_sb->atten_status_block.attn_bits);
8658     uint32_t attn_ack = le32toh(sc->def_sb->atten_status_block.attn_bits_ack);
8659     uint32_t attn_state = sc->attn_state;
8660
8661     /* look for changed bits */
8662     uint32_t asserted   =  attn_bits & ~attn_ack & ~attn_state;
8663     uint32_t deasserted = ~attn_bits &  attn_ack &  attn_state;
8664
8665     BLOGD(sc, DBG_INTR,
8666           "attn_bits 0x%08x attn_ack 0x%08x asserted 0x%08x deasserted 0x%08x\n",
8667           attn_bits, attn_ack, asserted, deasserted);
8668
8669     if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state)) {
8670         BLOGE(sc, "BAD attention state\n");
8671     }
8672
8673     /* handle bits that were raised */
8674     if (asserted) {
8675         bxe_attn_int_asserted(sc, asserted);
8676     }
8677
8678     if (deasserted) {
8679         bxe_attn_int_deasserted(sc, deasserted);
8680     }
8681 }
8682
8683 static uint16_t
8684 bxe_update_dsb_idx(struct bxe_softc *sc)
8685 {
8686     struct host_sp_status_block *def_sb = sc->def_sb;
8687     uint16_t rc = 0;
8688
8689     mb(); /* status block is written to by the chip */
8690
8691     if (sc->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
8692         sc->def_att_idx = def_sb->atten_status_block.attn_bits_index;
8693         rc |= BXE_DEF_SB_ATT_IDX;
8694     }
8695
8696     if (sc->def_idx != def_sb->sp_sb.running_index) {
8697         sc->def_idx = def_sb->sp_sb.running_index;
8698         rc |= BXE_DEF_SB_IDX;
8699     }
8700
8701     mb();
8702
8703     return (rc);
8704 }
8705
8706 static inline struct ecore_queue_sp_obj *
8707 bxe_cid_to_q_obj(struct bxe_softc *sc,
8708                  uint32_t         cid)
8709 {
8710     BLOGD(sc, DBG_SP, "retrieving fp from cid %d\n", cid);
8711     return (&sc->sp_objs[CID_TO_FP(cid, sc)].q_obj);
8712 }
8713
8714 static void
8715 bxe_handle_mcast_eqe(struct bxe_softc *sc)
8716 {
8717     struct ecore_mcast_ramrod_params rparam;
8718     int rc;
8719
8720     memset(&rparam, 0, sizeof(rparam));
8721
8722     rparam.mcast_obj = &sc->mcast_obj;
8723
8724     BXE_MCAST_LOCK(sc);
8725
8726     /* clear pending state for the last command */
8727     sc->mcast_obj.raw.clear_pending(&sc->mcast_obj.raw);
8728
8729     /* if there are pending mcast commands - send them */
8730     if (sc->mcast_obj.check_pending(&sc->mcast_obj)) {
8731         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
8732         if (rc < 0) {
8733             BLOGD(sc, DBG_SP,
8734                   "ERROR: Failed to send pending mcast commands (%d)\n",
8735                   rc);
8736         }
8737     }
8738
8739     BXE_MCAST_UNLOCK(sc);
8740 }
8741
8742 static void
8743 bxe_handle_classification_eqe(struct bxe_softc      *sc,
8744                               union event_ring_elem *elem)
8745 {
8746     unsigned long ramrod_flags = 0;
8747     int rc = 0;
8748     uint32_t cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8749     struct ecore_vlan_mac_obj *vlan_mac_obj;
8750
8751     /* always push next commands out, don't wait here */
8752     bit_set(&ramrod_flags, RAMROD_CONT);
8753
8754     switch (le32toh(elem->message.data.eth_event.echo) >> BXE_SWCID_SHIFT) {
8755     case ECORE_FILTER_MAC_PENDING:
8756         BLOGD(sc, DBG_SP, "Got SETUP_MAC completions\n");
8757         vlan_mac_obj = &sc->sp_objs[cid].mac_obj;
8758         break;
8759
8760     case ECORE_FILTER_MCAST_PENDING:
8761         BLOGD(sc, DBG_SP, "Got SETUP_MCAST completions\n");
8762         /*
8763          * This is only relevant for 57710 where multicast MACs are
8764          * configured as unicast MACs using the same ramrod.
8765          */
8766         bxe_handle_mcast_eqe(sc);
8767         return;
8768
8769     default:
8770         BLOGE(sc, "Unsupported classification command: %d\n",
8771               elem->message.data.eth_event.echo);
8772         return;
8773     }
8774
8775     rc = vlan_mac_obj->complete(sc, vlan_mac_obj, elem, &ramrod_flags);
8776
8777     if (rc < 0) {
8778         BLOGE(sc, "Failed to schedule new commands (%d)\n", rc);
8779     } else if (rc > 0) {
8780         BLOGD(sc, DBG_SP, "Scheduled next pending commands...\n");
8781     }
8782 }
8783
8784 static void
8785 bxe_handle_rx_mode_eqe(struct bxe_softc      *sc,
8786                        union event_ring_elem *elem)
8787 {
8788     bxe_clear_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
8789
8790     /* send rx_mode command again if was requested */
8791     if (bxe_test_and_clear_bit(ECORE_FILTER_RX_MODE_SCHED,
8792                                &sc->sp_state)) {
8793         bxe_set_storm_rx_mode(sc);
8794     }
8795 #if 0
8796     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_START_SCHED,
8797                                     &sc->sp_state)) {
8798         bxe_set_iscsi_eth_rx_mode(sc, TRUE);
8799     }
8800     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_STOP_SCHED,
8801                                     &sc->sp_state)) {
8802         bxe_set_iscsi_eth_rx_mode(sc, FALSE);
8803     }
8804 #endif
8805 }
8806
8807 static void
8808 bxe_update_eq_prod(struct bxe_softc *sc,
8809                    uint16_t         prod)
8810 {
8811     storm_memset_eq_prod(sc, prod, SC_FUNC(sc));
8812     wmb(); /* keep prod updates ordered */
8813 }
8814
8815 static void
8816 bxe_eq_int(struct bxe_softc *sc)
8817 {
8818     uint16_t hw_cons, sw_cons, sw_prod;
8819     union event_ring_elem *elem;
8820     uint8_t echo;
8821     uint32_t cid;
8822     uint8_t opcode;
8823     int spqe_cnt = 0;
8824     struct ecore_queue_sp_obj *q_obj;
8825     struct ecore_func_sp_obj *f_obj = &sc->func_obj;
8826     struct ecore_raw_obj *rss_raw = &sc->rss_conf_obj.raw;
8827
8828     hw_cons = le16toh(*sc->eq_cons_sb);
8829
8830     /*
8831      * The hw_cons range is 1-255, 257 - the sw_cons range is 0-254, 256.
8832      * when we get to the next-page we need to adjust so the loop
8833      * condition below will be met. The next element is the size of a
8834      * regular element and hence incrementing by 1
8835      */
8836     if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE) {
8837         hw_cons++;
8838     }
8839
8840     /*
8841      * This function may never run in parallel with itself for a
8842      * specific sc and no need for a read memory barrier here.
8843      */
8844     sw_cons = sc->eq_cons;
8845     sw_prod = sc->eq_prod;
8846
8847     BLOGD(sc, DBG_SP,"EQ: hw_cons=%u sw_cons=%u eq_spq_left=0x%lx\n",
8848           hw_cons, sw_cons, atomic_load_acq_long(&sc->eq_spq_left));
8849
8850     for (;
8851          sw_cons != hw_cons;
8852          sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
8853
8854         elem = &sc->eq[EQ_DESC(sw_cons)];
8855
8856 #if 0
8857         int rc;
8858         rc = bxe_iov_eq_sp_event(sc, elem);
8859         if (!rc) {
8860             BLOGE(sc, "bxe_iov_eq_sp_event returned %d\n", rc);
8861             goto next_spqe;
8862         }
8863 #endif
8864
8865         /* elem CID originates from FW, actually LE */
8866         cid = SW_CID(elem->message.data.cfc_del_event.cid);
8867         opcode = elem->message.opcode;
8868
8869         /* handle eq element */
8870         switch (opcode) {
8871 #if 0
8872         case EVENT_RING_OPCODE_VF_PF_CHANNEL:
8873             BLOGD(sc, DBG_SP, "vf/pf channel element on eq\n");
8874             bxe_vf_mbx(sc, &elem->message.data.vf_pf_event);
8875             continue;
8876 #endif
8877
8878         case EVENT_RING_OPCODE_STAT_QUERY:
8879             BLOGD(sc, DBG_SP, "got statistics completion event %d\n",
8880                   sc->stats_comp++);
8881             /* nothing to do with stats comp */
8882             goto next_spqe;
8883
8884         case EVENT_RING_OPCODE_CFC_DEL:
8885             /* handle according to cid range */
8886             /* we may want to verify here that the sc state is HALTING */
8887             BLOGD(sc, DBG_SP, "got delete ramrod for MULTI[%d]\n", cid);
8888             q_obj = bxe_cid_to_q_obj(sc, cid);
8889             if (q_obj->complete_cmd(sc, q_obj, ECORE_Q_CMD_CFC_DEL)) {
8890                 break;
8891             }
8892             goto next_spqe;
8893
8894         case EVENT_RING_OPCODE_STOP_TRAFFIC:
8895             BLOGD(sc, DBG_SP, "got STOP TRAFFIC\n");
8896             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_STOP)) {
8897                 break;
8898             }
8899             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_PAUSED);
8900             goto next_spqe;
8901
8902         case EVENT_RING_OPCODE_START_TRAFFIC:
8903             BLOGD(sc, DBG_SP, "got START TRAFFIC\n");
8904             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_START)) {
8905                 break;
8906             }
8907             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_RELEASED);
8908             goto next_spqe;
8909
8910         case EVENT_RING_OPCODE_FUNCTION_UPDATE:
8911             echo = elem->message.data.function_update_event.echo;
8912             if (echo == SWITCH_UPDATE) {
8913                 BLOGD(sc, DBG_SP, "got FUNC_SWITCH_UPDATE ramrod\n");
8914                 if (f_obj->complete_cmd(sc, f_obj,
8915                                         ECORE_F_CMD_SWITCH_UPDATE)) {
8916                     break;
8917                 }
8918             }
8919             else {
8920                 BLOGD(sc, DBG_SP,
8921                       "AFEX: ramrod completed FUNCTION_UPDATE\n");
8922 #if 0
8923                 f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_UPDATE);
8924                 /*
8925                  * We will perform the queues update from the sp_core_task as
8926                  * all queue SP operations should run with CORE_LOCK.
8927                  */
8928                 bxe_set_bit(BXE_SP_CORE_AFEX_F_UPDATE, &sc->sp_core_state);
8929                 taskqueue_enqueue(sc->sp_tq, &sc->sp_tq_task);
8930 #endif
8931             }
8932             goto next_spqe;
8933
8934 #if 0
8935         case EVENT_RING_OPCODE_AFEX_VIF_LISTS:
8936             f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_VIFLISTS);
8937             bxe_after_afex_vif_lists(sc, elem);
8938             goto next_spqe;
8939 #endif
8940
8941         case EVENT_RING_OPCODE_FORWARD_SETUP:
8942             q_obj = &bxe_fwd_sp_obj(sc, q_obj);
8943             if (q_obj->complete_cmd(sc, q_obj,
8944                                     ECORE_Q_CMD_SETUP_TX_ONLY)) {
8945                 break;
8946             }
8947             goto next_spqe;
8948
8949         case EVENT_RING_OPCODE_FUNCTION_START:
8950             BLOGD(sc, DBG_SP, "got FUNC_START ramrod\n");
8951             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_START)) {
8952                 break;
8953             }
8954             goto next_spqe;
8955
8956         case EVENT_RING_OPCODE_FUNCTION_STOP:
8957             BLOGD(sc, DBG_SP, "got FUNC_STOP ramrod\n");
8958             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_STOP)) {
8959                 break;
8960             }
8961             goto next_spqe;
8962         }
8963
8964         switch (opcode | sc->state) {
8965         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPEN):
8966         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPENING_WAITING_PORT):
8967             cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8968             BLOGD(sc, DBG_SP, "got RSS_UPDATE ramrod. CID %d\n", cid);
8969             rss_raw->clear_pending(rss_raw);
8970             break;
8971
8972         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_OPEN):
8973         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_DIAG):
8974         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_CLOSING_WAITING_HALT):
8975         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_OPEN):
8976         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_DIAG):
8977         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8978             BLOGD(sc, DBG_SP, "got (un)set mac ramrod\n");
8979             bxe_handle_classification_eqe(sc, elem);
8980             break;
8981
8982         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_OPEN):
8983         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_DIAG):
8984         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8985             BLOGD(sc, DBG_SP, "got mcast ramrod\n");
8986             bxe_handle_mcast_eqe(sc);
8987             break;
8988
8989         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_OPEN):
8990         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_DIAG):
8991         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8992             BLOGD(sc, DBG_SP, "got rx_mode ramrod\n");
8993             bxe_handle_rx_mode_eqe(sc, elem);
8994             break;
8995
8996         default:
8997             /* unknown event log error and continue */
8998             BLOGE(sc, "Unknown EQ event %d, sc->state 0x%x\n",
8999                   elem->message.opcode, sc->state);
9000         }
9001
9002 next_spqe:
9003         spqe_cnt++;
9004     } /* for */
9005
9006     mb();
9007     atomic_add_acq_long(&sc->eq_spq_left, spqe_cnt);
9008
9009     sc->eq_cons = sw_cons;
9010     sc->eq_prod = sw_prod;
9011
9012     /* make sure that above mem writes were issued towards the memory */
9013     wmb();
9014
9015     /* update producer */
9016     bxe_update_eq_prod(sc, sc->eq_prod);
9017 }
9018
9019 static void
9020 bxe_handle_sp_tq(void *context,
9021                  int  pending)
9022 {
9023     struct bxe_softc *sc = (struct bxe_softc *)context;
9024     uint16_t status;
9025
9026     BLOGD(sc, DBG_SP, "---> SP TASK <---\n");
9027
9028     /* what work needs to be performed? */
9029     status = bxe_update_dsb_idx(sc);
9030
9031     BLOGD(sc, DBG_SP, "dsb status 0x%04x\n", status);
9032
9033     /* HW attentions */
9034     if (status & BXE_DEF_SB_ATT_IDX) {
9035         BLOGD(sc, DBG_SP, "---> ATTN INTR <---\n");
9036         bxe_attn_int(sc);
9037         status &= ~BXE_DEF_SB_ATT_IDX;
9038     }
9039
9040     /* SP events: STAT_QUERY and others */
9041     if (status & BXE_DEF_SB_IDX) {
9042         /* handle EQ completions */
9043         BLOGD(sc, DBG_SP, "---> EQ INTR <---\n");
9044         bxe_eq_int(sc);
9045         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID,
9046                    le16toh(sc->def_idx), IGU_INT_NOP, 1);
9047         status &= ~BXE_DEF_SB_IDX;
9048     }
9049
9050     /* if status is non zero then something went wrong */
9051     if (__predict_false(status)) {
9052         BLOGE(sc, "Got an unknown SP interrupt! (0x%04x)\n", status);
9053     }
9054
9055     /* ack status block only if something was actually handled */
9056     bxe_ack_sb(sc, sc->igu_dsb_id, ATTENTION_ID,
9057                le16toh(sc->def_att_idx), IGU_INT_ENABLE, 1);
9058
9059     /*
9060      * Must be called after the EQ processing (since eq leads to sriov
9061      * ramrod completion flows).
9062      * This flow may have been scheduled by the arrival of a ramrod
9063      * completion, or by the sriov code rescheduling itself.
9064      */
9065     // XXX bxe_iov_sp_task(sc);
9066
9067 #if 0
9068     /* AFEX - poll to check if VIFSET_ACK should be sent to MFW */
9069     if (bxe_test_and_clear_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK,
9070                                &sc->sp_state)) {
9071         bxe_link_report(sc);
9072         bxe_fw_command(sc, DRV_MSG_CODE_AFEX_VIFSET_ACK, 0);
9073     }
9074 #endif
9075 }
9076
9077 static void
9078 bxe_handle_fp_tq(void *context,
9079                  int  pending)
9080 {
9081     struct bxe_fastpath *fp = (struct bxe_fastpath *)context;
9082     struct bxe_softc *sc = fp->sc;
9083     uint8_t more_tx = FALSE;
9084     uint8_t more_rx = FALSE;
9085
9086     BLOGD(sc, DBG_INTR, "---> FP TASK QUEUE (%d) <---\n", fp->index);
9087
9088     /* XXX
9089      * IFF_DRV_RUNNING state can't be checked here since we process
9090      * slowpath events on a client queue during setup. Instead
9091      * we need to add a "process/continue" flag here that the driver
9092      * can use to tell the task here not to do anything.
9093      */
9094 #if 0
9095     if (!(sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
9096         return;
9097     }
9098 #endif
9099
9100     /* update the fastpath index */
9101     bxe_update_fp_sb_idx(fp);
9102
9103     /* XXX add loop here if ever support multiple tx CoS */
9104     /* fp->txdata[cos] */
9105     if (bxe_has_tx_work(fp)) {
9106         BXE_FP_TX_LOCK(fp);
9107         more_tx = bxe_txeof(sc, fp);
9108         BXE_FP_TX_UNLOCK(fp);
9109     }
9110
9111     if (bxe_has_rx_work(fp)) {
9112         more_rx = bxe_rxeof(sc, fp);
9113     }
9114
9115     if (more_rx /*|| more_tx*/) {
9116         /* still more work to do */
9117         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9118         return;
9119     }
9120
9121     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9122                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9123 }
9124
9125 static void
9126 bxe_task_fp(struct bxe_fastpath *fp)
9127 {
9128     struct bxe_softc *sc = fp->sc;
9129     uint8_t more_tx = FALSE;
9130     uint8_t more_rx = FALSE;
9131
9132     BLOGD(sc, DBG_INTR, "---> FP TASK ISR (%d) <---\n", fp->index);
9133
9134     /* update the fastpath index */
9135     bxe_update_fp_sb_idx(fp);
9136
9137     /* XXX add loop here if ever support multiple tx CoS */
9138     /* fp->txdata[cos] */
9139     if (bxe_has_tx_work(fp)) {
9140         BXE_FP_TX_LOCK(fp);
9141         more_tx = bxe_txeof(sc, fp);
9142         BXE_FP_TX_UNLOCK(fp);
9143     }
9144
9145     if (bxe_has_rx_work(fp)) {
9146         more_rx = bxe_rxeof(sc, fp);
9147     }
9148
9149     if (more_rx /*|| more_tx*/) {
9150         /* still more work to do, bail out if this ISR and process later */
9151         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9152         return;
9153     }
9154
9155     /*
9156      * Here we write the fastpath index taken before doing any tx or rx work.
9157      * It is very well possible other hw events occurred up to this point and
9158      * they were actually processed accordingly above. Since we're going to
9159      * write an older fastpath index, an interrupt is coming which we might
9160      * not do any work in.
9161      */
9162     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9163                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9164 }
9165
9166 /*
9167  * Legacy interrupt entry point.
9168  *
9169  * Verifies that the controller generated the interrupt and
9170  * then calls a separate routine to handle the various
9171  * interrupt causes: link, RX, and TX.
9172  */
9173 static void
9174 bxe_intr_legacy(void *xsc)
9175 {
9176     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9177     struct bxe_fastpath *fp;
9178     uint16_t status, mask;
9179     int i;
9180
9181     BLOGD(sc, DBG_INTR, "---> BXE INTx <---\n");
9182
9183 #if 0
9184     /* Don't handle any interrupts if we're not ready. */
9185     if (__predict_false(sc->intr_sem != 0)) {
9186         return;
9187     }
9188 #endif
9189
9190     /*
9191      * 0 for ustorm, 1 for cstorm
9192      * the bits returned from ack_int() are 0-15
9193      * bit 0 = attention status block
9194      * bit 1 = fast path status block
9195      * a mask of 0x2 or more = tx/rx event
9196      * a mask of 1 = slow path event
9197      */
9198
9199     status = bxe_ack_int(sc);
9200
9201     /* the interrupt is not for us */
9202     if (__predict_false(status == 0)) {
9203         BLOGD(sc, DBG_INTR, "Not our interrupt!\n");
9204         return;
9205     }
9206
9207     BLOGD(sc, DBG_INTR, "Interrupt status 0x%04x\n", status);
9208
9209     FOR_EACH_ETH_QUEUE(sc, i) {
9210         fp = &sc->fp[i];
9211         mask = (0x2 << (fp->index + CNIC_SUPPORT(sc)));
9212         if (status & mask) {
9213             /* acknowledge and disable further fastpath interrupts */
9214             bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9215             bxe_task_fp(fp);
9216             status &= ~mask;
9217         }
9218     }
9219
9220 #if 0
9221     if (CNIC_SUPPORT(sc)) {
9222         mask = 0x2;
9223         if (status & (mask | 0x1)) {
9224             ...
9225             status &= ~mask;
9226         }
9227     }
9228 #endif
9229
9230     if (__predict_false(status & 0x1)) {
9231         /* acknowledge and disable further slowpath interrupts */
9232         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9233
9234         /* schedule slowpath handler */
9235         taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9236
9237         status &= ~0x1;
9238     }
9239
9240     if (__predict_false(status)) {
9241         BLOGW(sc, "Unexpected fastpath status (0x%08x)!\n", status);
9242     }
9243 }
9244
9245 /* slowpath interrupt entry point */
9246 static void
9247 bxe_intr_sp(void *xsc)
9248 {
9249     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9250
9251     BLOGD(sc, (DBG_INTR | DBG_SP), "---> SP INTR <---\n");
9252
9253     /* acknowledge and disable further slowpath interrupts */
9254     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9255
9256     /* schedule slowpath handler */
9257     taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9258 }
9259
9260 /* fastpath interrupt entry point */
9261 static void
9262 bxe_intr_fp(void *xfp)
9263 {
9264     struct bxe_fastpath *fp = (struct bxe_fastpath *)xfp;
9265     struct bxe_softc *sc = fp->sc;
9266
9267     BLOGD(sc, DBG_INTR, "---> FP INTR %d <---\n", fp->index);
9268
9269     BLOGD(sc, DBG_INTR,
9270           "(cpu=%d) MSI-X fp=%d fw_sb=%d igu_sb=%d\n",
9271           curcpu, fp->index, fp->fw_sb_id, fp->igu_sb_id);
9272
9273 #if 0
9274     /* Don't handle any interrupts if we're not ready. */
9275     if (__predict_false(sc->intr_sem != 0)) {
9276         return;
9277     }
9278 #endif
9279
9280     /* acknowledge and disable further fastpath interrupts */
9281     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9282
9283     bxe_task_fp(fp);
9284 }
9285
9286 /* Release all interrupts allocated by the driver. */
9287 static void
9288 bxe_interrupt_free(struct bxe_softc *sc)
9289 {
9290     int i;
9291
9292     switch (sc->interrupt_mode) {
9293     case INTR_MODE_INTX:
9294         BLOGD(sc, DBG_LOAD, "Releasing legacy INTx vector\n");
9295         if (sc->intr[0].resource != NULL) {
9296             bus_release_resource(sc->dev,
9297                                  SYS_RES_IRQ,
9298                                  sc->intr[0].rid,
9299                                  sc->intr[0].resource);
9300         }
9301         break;
9302     case INTR_MODE_MSI:
9303         for (i = 0; i < sc->intr_count; i++) {
9304             BLOGD(sc, DBG_LOAD, "Releasing MSI vector %d\n", i);
9305             if (sc->intr[i].resource && sc->intr[i].rid) {
9306                 bus_release_resource(sc->dev,
9307                                      SYS_RES_IRQ,
9308                                      sc->intr[i].rid,
9309                                      sc->intr[i].resource);
9310             }
9311         }
9312         pci_release_msi(sc->dev);
9313         break;
9314     case INTR_MODE_MSIX:
9315         for (i = 0; i < sc->intr_count; i++) {
9316             BLOGD(sc, DBG_LOAD, "Releasing MSI-X vector %d\n", i);
9317             if (sc->intr[i].resource && sc->intr[i].rid) {
9318                 bus_release_resource(sc->dev,
9319                                      SYS_RES_IRQ,
9320                                      sc->intr[i].rid,
9321                                      sc->intr[i].resource);
9322             }
9323         }
9324         pci_release_msi(sc->dev);
9325         break;
9326     default:
9327         /* nothing to do as initial allocation failed */
9328         break;
9329     }
9330 }
9331
9332 /*
9333  * This function determines and allocates the appropriate
9334  * interrupt based on system capabilites and user request.
9335  *
9336  * The user may force a particular interrupt mode, specify
9337  * the number of receive queues, specify the method for
9338  * distribuitng received frames to receive queues, or use
9339  * the default settings which will automatically select the
9340  * best supported combination.  In addition, the OS may or
9341  * may not support certain combinations of these settings.
9342  * This routine attempts to reconcile the settings requested
9343  * by the user with the capabilites available from the system
9344  * to select the optimal combination of features.
9345  *
9346  * Returns:
9347  *   0 = Success, !0 = Failure.
9348  */
9349 static int
9350 bxe_interrupt_alloc(struct bxe_softc *sc)
9351 {
9352     int msix_count = 0;
9353     int msi_count = 0;
9354     int num_requested = 0;
9355     int num_allocated = 0;
9356     int rid, i, j;
9357     int rc;
9358
9359     /* get the number of available MSI/MSI-X interrupts from the OS */
9360     if (sc->interrupt_mode > 0) {
9361         if (sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) {
9362             msix_count = pci_msix_count(sc->dev);
9363         }
9364
9365         if (sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) {
9366             msi_count = pci_msi_count(sc->dev);
9367         }
9368
9369         BLOGD(sc, DBG_LOAD, "%d MSI and %d MSI-X vectors available\n",
9370               msi_count, msix_count);
9371     }
9372
9373     do { /* try allocating MSI-X interrupt resources (at least 2) */
9374         if (sc->interrupt_mode != INTR_MODE_MSIX) {
9375             break;
9376         }
9377
9378         if (((sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) == 0) ||
9379             (msix_count < 2)) {
9380             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9381             break;
9382         }
9383
9384         /* ask for the necessary number of MSI-X vectors */
9385         num_requested = min((sc->num_queues + 1), msix_count);
9386
9387         BLOGD(sc, DBG_LOAD, "Requesting %d MSI-X vectors\n", num_requested);
9388
9389         num_allocated = num_requested;
9390         if ((rc = pci_alloc_msix(sc->dev, &num_allocated)) != 0) {
9391             BLOGE(sc, "MSI-X alloc failed! (%d)\n", rc);
9392             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9393             break;
9394         }
9395
9396         if (num_allocated < 2) { /* possible? */
9397             BLOGE(sc, "MSI-X allocation less than 2!\n");
9398             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9399             pci_release_msi(sc->dev);
9400             break;
9401         }
9402
9403         BLOGI(sc, "MSI-X vectors Requested %d and Allocated %d\n",
9404               num_requested, num_allocated);
9405
9406         /* best effort so use the number of vectors allocated to us */
9407         sc->intr_count = num_allocated;
9408         sc->num_queues = num_allocated - 1;
9409
9410         rid = 1; /* initial resource identifier */
9411
9412         /* allocate the MSI-X vectors */
9413         for (i = 0; i < num_allocated; i++) {
9414             sc->intr[i].rid = (rid + i);
9415
9416             if ((sc->intr[i].resource =
9417                  bus_alloc_resource_any(sc->dev,
9418                                         SYS_RES_IRQ,
9419                                         &sc->intr[i].rid,
9420                                         RF_ACTIVE)) == NULL) {
9421                 BLOGE(sc, "Failed to map MSI-X[%d] (rid=%d)!\n",
9422                       i, (rid + i));
9423
9424                 for (j = (i - 1); j >= 0; j--) {
9425                     bus_release_resource(sc->dev,
9426                                          SYS_RES_IRQ,
9427                                          sc->intr[j].rid,
9428                                          sc->intr[j].resource);
9429                 }
9430
9431                 sc->intr_count = 0;
9432                 sc->num_queues = 0;
9433                 sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9434                 pci_release_msi(sc->dev);
9435                 break;
9436             }
9437
9438             BLOGD(sc, DBG_LOAD, "Mapped MSI-X[%d] (rid=%d)\n", i, (rid + i));
9439         }
9440     } while (0);
9441
9442     do { /* try allocating MSI vector resources (at least 2) */
9443         if (sc->interrupt_mode != INTR_MODE_MSI) {
9444             break;
9445         }
9446
9447         if (((sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) == 0) ||
9448             (msi_count < 1)) {
9449             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9450             break;
9451         }
9452
9453         /* ask for a single MSI vector */
9454         num_requested = 1;
9455
9456         BLOGD(sc, DBG_LOAD, "Requesting %d MSI vectors\n", num_requested);
9457
9458         num_allocated = num_requested;
9459         if ((rc = pci_alloc_msi(sc->dev, &num_allocated)) != 0) {
9460             BLOGE(sc, "MSI alloc failed (%d)!\n", rc);
9461             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9462             break;
9463         }
9464
9465         if (num_allocated != 1) { /* possible? */
9466             BLOGE(sc, "MSI allocation is not 1!\n");
9467             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9468             pci_release_msi(sc->dev);
9469             break;
9470         }
9471
9472         BLOGI(sc, "MSI vectors Requested %d and Allocated %d\n",
9473               num_requested, num_allocated);
9474
9475         /* best effort so use the number of vectors allocated to us */
9476         sc->intr_count = num_allocated;
9477         sc->num_queues = num_allocated;
9478
9479         rid = 1; /* initial resource identifier */
9480
9481         sc->intr[0].rid = rid;
9482
9483         if ((sc->intr[0].resource =
9484              bus_alloc_resource_any(sc->dev,
9485                                     SYS_RES_IRQ,
9486                                     &sc->intr[0].rid,
9487                                     RF_ACTIVE)) == NULL) {
9488             BLOGE(sc, "Failed to map MSI[0] (rid=%d)!\n", rid);
9489             sc->intr_count = 0;
9490             sc->num_queues = 0;
9491             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9492             pci_release_msi(sc->dev);
9493             break;
9494         }
9495
9496         BLOGD(sc, DBG_LOAD, "Mapped MSI[0] (rid=%d)\n", rid);
9497     } while (0);
9498
9499     do { /* try allocating INTx vector resources */
9500         if (sc->interrupt_mode != INTR_MODE_INTX) {
9501             break;
9502         }
9503
9504         BLOGD(sc, DBG_LOAD, "Requesting legacy INTx interrupt\n");
9505
9506         /* only one vector for INTx */
9507         sc->intr_count = 1;
9508         sc->num_queues = 1;
9509
9510         rid = 0; /* initial resource identifier */
9511
9512         sc->intr[0].rid = rid;
9513
9514         if ((sc->intr[0].resource =
9515              bus_alloc_resource_any(sc->dev,
9516                                     SYS_RES_IRQ,
9517                                     &sc->intr[0].rid,
9518                                     (RF_ACTIVE | RF_SHAREABLE))) == NULL) {
9519             BLOGE(sc, "Failed to map INTx (rid=%d)!\n", rid);
9520             sc->intr_count = 0;
9521             sc->num_queues = 0;
9522             sc->interrupt_mode = -1; /* Failed! */
9523             break;
9524         }
9525
9526         BLOGD(sc, DBG_LOAD, "Mapped INTx (rid=%d)\n", rid);
9527     } while (0);
9528
9529     if (sc->interrupt_mode == -1) {
9530         BLOGE(sc, "Interrupt Allocation: FAILED!!!\n");
9531         rc = 1;
9532     } else {
9533         BLOGD(sc, DBG_LOAD,
9534               "Interrupt Allocation: interrupt_mode=%d, num_queues=%d\n",
9535               sc->interrupt_mode, sc->num_queues);
9536         rc = 0;
9537     }
9538
9539     return (rc);
9540 }
9541
9542 static void
9543 bxe_interrupt_detach(struct bxe_softc *sc)
9544 {
9545     struct bxe_fastpath *fp;
9546     int i;
9547
9548     /* release interrupt resources */
9549     for (i = 0; i < sc->intr_count; i++) {
9550         if (sc->intr[i].resource && sc->intr[i].tag) {
9551             BLOGD(sc, DBG_LOAD, "Disabling interrupt vector %d\n", i);
9552             bus_teardown_intr(sc->dev, sc->intr[i].resource, sc->intr[i].tag);
9553         }
9554     }
9555
9556     for (i = 0; i < sc->num_queues; i++) {
9557         fp = &sc->fp[i];
9558         if (fp->tq) {
9559             taskqueue_drain(fp->tq, &fp->tq_task);
9560             taskqueue_free(fp->tq);
9561             fp->tq = NULL;
9562         }
9563     }
9564
9565
9566     if (sc->sp_tq) {
9567         taskqueue_drain(sc->sp_tq, &sc->sp_tq_task);
9568         taskqueue_free(sc->sp_tq);
9569         sc->sp_tq = NULL;
9570     }
9571 }
9572
9573 /*
9574  * Enables interrupts and attach to the ISR.
9575  *
9576  * When using multiple MSI/MSI-X vectors the first vector
9577  * is used for slowpath operations while all remaining
9578  * vectors are used for fastpath operations.  If only a
9579  * single MSI/MSI-X vector is used (SINGLE_ISR) then the
9580  * ISR must look for both slowpath and fastpath completions.
9581  */
9582 static int
9583 bxe_interrupt_attach(struct bxe_softc *sc)
9584 {
9585     struct bxe_fastpath *fp;
9586     int rc = 0;
9587     int i;
9588
9589     snprintf(sc->sp_tq_name, sizeof(sc->sp_tq_name),
9590              "bxe%d_sp_tq", sc->unit);
9591     TASK_INIT(&sc->sp_tq_task, 0, bxe_handle_sp_tq, sc);
9592     sc->sp_tq = taskqueue_create_fast(sc->sp_tq_name, M_NOWAIT,
9593                                       taskqueue_thread_enqueue,
9594                                       &sc->sp_tq);
9595     taskqueue_start_threads(&sc->sp_tq, 1, PWAIT, /* lower priority */
9596                             "%s", sc->sp_tq_name);
9597
9598
9599     for (i = 0; i < sc->num_queues; i++) {
9600         fp = &sc->fp[i];
9601         snprintf(fp->tq_name, sizeof(fp->tq_name),
9602                  "bxe%d_fp%d_tq", sc->unit, i);
9603         TASK_INIT(&fp->tq_task, 0, bxe_handle_fp_tq, fp);
9604         fp->tq = taskqueue_create_fast(fp->tq_name, M_NOWAIT,
9605                                        taskqueue_thread_enqueue,
9606                                        &fp->tq);
9607         taskqueue_start_threads(&fp->tq, 1, PI_NET, /* higher priority */
9608                                 "%s", fp->tq_name);
9609     }
9610
9611     /* setup interrupt handlers */
9612     if (sc->interrupt_mode == INTR_MODE_MSIX) {
9613         BLOGD(sc, DBG_LOAD, "Enabling slowpath MSI-X[0] vector\n");
9614
9615         /*
9616          * Setup the interrupt handler. Note that we pass the driver instance
9617          * to the interrupt handler for the slowpath.
9618          */
9619         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9620                                  (INTR_TYPE_NET | INTR_MPSAFE),
9621                                  NULL, bxe_intr_sp, sc,
9622                                  &sc->intr[0].tag)) != 0) {
9623             BLOGE(sc, "Failed to allocate MSI-X[0] vector (%d)\n", rc);
9624             goto bxe_interrupt_attach_exit;
9625         }
9626
9627         bus_describe_intr(sc->dev, sc->intr[0].resource,
9628                           sc->intr[0].tag, "sp");
9629
9630         /* bus_bind_intr(sc->dev, sc->intr[0].resource, 0); */
9631
9632         /* initialize the fastpath vectors (note the first was used for sp) */
9633         for (i = 0; i < sc->num_queues; i++) {
9634             fp = &sc->fp[i];
9635             BLOGD(sc, DBG_LOAD, "Enabling MSI-X[%d] vector\n", (i + 1));
9636
9637             /*
9638              * Setup the interrupt handler. Note that we pass the
9639              * fastpath context to the interrupt handler in this
9640              * case.
9641              */
9642             if ((rc = bus_setup_intr(sc->dev, sc->intr[i + 1].resource,
9643                                      (INTR_TYPE_NET | INTR_MPSAFE),
9644                                      NULL, bxe_intr_fp, fp,
9645                                      &sc->intr[i + 1].tag)) != 0) {
9646                 BLOGE(sc, "Failed to allocate MSI-X[%d] vector (%d)\n",
9647                       (i + 1), rc);
9648                 goto bxe_interrupt_attach_exit;
9649             }
9650
9651             bus_describe_intr(sc->dev, sc->intr[i + 1].resource,
9652                               sc->intr[i + 1].tag, "fp%02d", i);
9653
9654             /* bind the fastpath instance to a cpu */
9655             if (sc->num_queues > 1) {
9656                 bus_bind_intr(sc->dev, sc->intr[i + 1].resource, i);
9657             }
9658
9659             fp->state = BXE_FP_STATE_IRQ;
9660         }
9661     } else if (sc->interrupt_mode == INTR_MODE_MSI) {
9662         BLOGD(sc, DBG_LOAD, "Enabling MSI[0] vector\n");
9663
9664         /*
9665          * Setup the interrupt handler. Note that we pass the
9666          * driver instance to the interrupt handler which
9667          * will handle both the slowpath and fastpath.
9668          */
9669         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9670                                  (INTR_TYPE_NET | INTR_MPSAFE),
9671                                  NULL, bxe_intr_legacy, sc,
9672                                  &sc->intr[0].tag)) != 0) {
9673             BLOGE(sc, "Failed to allocate MSI[0] vector (%d)\n", rc);
9674             goto bxe_interrupt_attach_exit;
9675         }
9676
9677     } else { /* (sc->interrupt_mode == INTR_MODE_INTX) */
9678         BLOGD(sc, DBG_LOAD, "Enabling INTx interrupts\n");
9679
9680         /*
9681          * Setup the interrupt handler. Note that we pass the
9682          * driver instance to the interrupt handler which
9683          * will handle both the slowpath and fastpath.
9684          */
9685         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9686                                  (INTR_TYPE_NET | INTR_MPSAFE),
9687                                  NULL, bxe_intr_legacy, sc,
9688                                  &sc->intr[0].tag)) != 0) {
9689             BLOGE(sc, "Failed to allocate INTx interrupt (%d)\n", rc);
9690             goto bxe_interrupt_attach_exit;
9691         }
9692     }
9693
9694 bxe_interrupt_attach_exit:
9695
9696     return (rc);
9697 }
9698
9699 static int  bxe_init_hw_common_chip(struct bxe_softc *sc);
9700 static int  bxe_init_hw_common(struct bxe_softc *sc);
9701 static int  bxe_init_hw_port(struct bxe_softc *sc);
9702 static int  bxe_init_hw_func(struct bxe_softc *sc);
9703 static void bxe_reset_common(struct bxe_softc *sc);
9704 static void bxe_reset_port(struct bxe_softc *sc);
9705 static void bxe_reset_func(struct bxe_softc *sc);
9706 static int  bxe_gunzip_init(struct bxe_softc *sc);
9707 static void bxe_gunzip_end(struct bxe_softc *sc);
9708 static int  bxe_init_firmware(struct bxe_softc *sc);
9709 static void bxe_release_firmware(struct bxe_softc *sc);
9710
9711 static struct
9712 ecore_func_sp_drv_ops bxe_func_sp_drv = {
9713     .init_hw_cmn_chip = bxe_init_hw_common_chip,
9714     .init_hw_cmn      = bxe_init_hw_common,
9715     .init_hw_port     = bxe_init_hw_port,
9716     .init_hw_func     = bxe_init_hw_func,
9717
9718     .reset_hw_cmn     = bxe_reset_common,
9719     .reset_hw_port    = bxe_reset_port,
9720     .reset_hw_func    = bxe_reset_func,
9721
9722     .gunzip_init      = bxe_gunzip_init,
9723     .gunzip_end       = bxe_gunzip_end,
9724
9725     .init_fw          = bxe_init_firmware,
9726     .release_fw       = bxe_release_firmware,
9727 };
9728
9729 static void
9730 bxe_init_func_obj(struct bxe_softc *sc)
9731 {
9732     sc->dmae_ready = 0;
9733
9734     ecore_init_func_obj(sc,
9735                         &sc->func_obj,
9736                         BXE_SP(sc, func_rdata),
9737                         BXE_SP_MAPPING(sc, func_rdata),
9738                         BXE_SP(sc, func_afex_rdata),
9739                         BXE_SP_MAPPING(sc, func_afex_rdata),
9740                         &bxe_func_sp_drv);
9741 }
9742
9743 static int
9744 bxe_init_hw(struct bxe_softc *sc,
9745             uint32_t         load_code)
9746 {
9747     struct ecore_func_state_params func_params = { NULL };
9748     int rc;
9749
9750     /* prepare the parameters for function state transitions */
9751     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
9752
9753     func_params.f_obj = &sc->func_obj;
9754     func_params.cmd = ECORE_F_CMD_HW_INIT;
9755
9756     func_params.params.hw_init.load_phase = load_code;
9757
9758     /*
9759      * Via a plethora of function pointers, we will eventually reach
9760      * bxe_init_hw_common(), bxe_init_hw_port(), or bxe_init_hw_func().
9761      */
9762     rc = ecore_func_state_change(sc, &func_params);
9763
9764     return (rc);
9765 }
9766
9767 static void
9768 bxe_fill(struct bxe_softc *sc,
9769          uint32_t         addr,
9770          int              fill,
9771          uint32_t         len)
9772 {
9773     uint32_t i;
9774
9775     if (!(len % 4) && !(addr % 4)) {
9776         for (i = 0; i < len; i += 4) {
9777             REG_WR(sc, (addr + i), fill);
9778         }
9779     } else {
9780         for (i = 0; i < len; i++) {
9781             REG_WR8(sc, (addr + i), fill);
9782         }
9783     }
9784 }
9785
9786 /* writes FP SP data to FW - data_size in dwords */
9787 static void
9788 bxe_wr_fp_sb_data(struct bxe_softc *sc,
9789                   int              fw_sb_id,
9790                   uint32_t         *sb_data_p,
9791                   uint32_t         data_size)
9792 {
9793     int index;
9794
9795     for (index = 0; index < data_size; index++) {
9796         REG_WR(sc,
9797                (BAR_CSTRORM_INTMEM +
9798                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
9799                 (sizeof(uint32_t) * index)),
9800                *(sb_data_p + index));
9801     }
9802 }
9803
9804 static void
9805 bxe_zero_fp_sb(struct bxe_softc *sc,
9806                int              fw_sb_id)
9807 {
9808     struct hc_status_block_data_e2 sb_data_e2;
9809     struct hc_status_block_data_e1x sb_data_e1x;
9810     uint32_t *sb_data_p;
9811     uint32_t data_size = 0;
9812
9813     if (!CHIP_IS_E1x(sc)) {
9814         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9815         sb_data_e2.common.state = SB_DISABLED;
9816         sb_data_e2.common.p_func.vf_valid = FALSE;
9817         sb_data_p = (uint32_t *)&sb_data_e2;
9818         data_size = (sizeof(struct hc_status_block_data_e2) /
9819                      sizeof(uint32_t));
9820     } else {
9821         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9822         sb_data_e1x.common.state = SB_DISABLED;
9823         sb_data_e1x.common.p_func.vf_valid = FALSE;
9824         sb_data_p = (uint32_t *)&sb_data_e1x;
9825         data_size = (sizeof(struct hc_status_block_data_e1x) /
9826                      sizeof(uint32_t));
9827     }
9828
9829     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9830
9831     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id)),
9832              0, CSTORM_STATUS_BLOCK_SIZE);
9833     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id)),
9834              0, CSTORM_SYNC_BLOCK_SIZE);
9835 }
9836
9837 static void
9838 bxe_wr_sp_sb_data(struct bxe_softc               *sc,
9839                   struct hc_sp_status_block_data *sp_sb_data)
9840 {
9841     int i;
9842
9843     for (i = 0;
9844          i < (sizeof(struct hc_sp_status_block_data) / sizeof(uint32_t));
9845          i++) {
9846         REG_WR(sc,
9847                (BAR_CSTRORM_INTMEM +
9848                 CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(SC_FUNC(sc)) +
9849                 (i * sizeof(uint32_t))),
9850                *((uint32_t *)sp_sb_data + i));
9851     }
9852 }
9853
9854 static void
9855 bxe_zero_sp_sb(struct bxe_softc *sc)
9856 {
9857     struct hc_sp_status_block_data sp_sb_data;
9858
9859     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
9860
9861     sp_sb_data.state           = SB_DISABLED;
9862     sp_sb_data.p_func.vf_valid = FALSE;
9863
9864     bxe_wr_sp_sb_data(sc, &sp_sb_data);
9865
9866     bxe_fill(sc,
9867              (BAR_CSTRORM_INTMEM +
9868               CSTORM_SP_STATUS_BLOCK_OFFSET(SC_FUNC(sc))),
9869               0, CSTORM_SP_STATUS_BLOCK_SIZE);
9870     bxe_fill(sc,
9871              (BAR_CSTRORM_INTMEM +
9872               CSTORM_SP_SYNC_BLOCK_OFFSET(SC_FUNC(sc))),
9873               0, CSTORM_SP_SYNC_BLOCK_SIZE);
9874 }
9875
9876 static void
9877 bxe_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
9878                              int                       igu_sb_id,
9879                              int                       igu_seg_id)
9880 {
9881     hc_sm->igu_sb_id      = igu_sb_id;
9882     hc_sm->igu_seg_id     = igu_seg_id;
9883     hc_sm->timer_value    = 0xFF;
9884     hc_sm->time_to_expire = 0xFFFFFFFF;
9885 }
9886
9887 static void
9888 bxe_map_sb_state_machines(struct hc_index_data *index_data)
9889 {
9890     /* zero out state machine indices */
9891
9892     /* rx indices */
9893     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags &= ~HC_INDEX_DATA_SM_ID;
9894
9895     /* tx indices */
9896     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags      &= ~HC_INDEX_DATA_SM_ID;
9897     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags &= ~HC_INDEX_DATA_SM_ID;
9898     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags &= ~HC_INDEX_DATA_SM_ID;
9899     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags &= ~HC_INDEX_DATA_SM_ID;
9900
9901     /* map indices */
9902
9903     /* rx indices */
9904     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags |=
9905         (SM_RX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9906
9907     /* tx indices */
9908     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags |=
9909         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9910     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags |=
9911         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9912     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags |=
9913         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9914     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags |=
9915         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9916 }
9917
9918 static void
9919 bxe_init_sb(struct bxe_softc *sc,
9920             bus_addr_t       busaddr,
9921             int              vfid,
9922             uint8_t          vf_valid,
9923             int              fw_sb_id,
9924             int              igu_sb_id)
9925 {
9926     struct hc_status_block_data_e2  sb_data_e2;
9927     struct hc_status_block_data_e1x sb_data_e1x;
9928     struct hc_status_block_sm       *hc_sm_p;
9929     uint32_t *sb_data_p;
9930     int igu_seg_id;
9931     int data_size;
9932
9933     if (CHIP_INT_MODE_IS_BC(sc)) {
9934         igu_seg_id = HC_SEG_ACCESS_NORM;
9935     } else {
9936         igu_seg_id = IGU_SEG_ACCESS_NORM;
9937     }
9938
9939     bxe_zero_fp_sb(sc, fw_sb_id);
9940
9941     if (!CHIP_IS_E1x(sc)) {
9942         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9943         sb_data_e2.common.state = SB_ENABLED;
9944         sb_data_e2.common.p_func.pf_id = SC_FUNC(sc);
9945         sb_data_e2.common.p_func.vf_id = vfid;
9946         sb_data_e2.common.p_func.vf_valid = vf_valid;
9947         sb_data_e2.common.p_func.vnic_id = SC_VN(sc);
9948         sb_data_e2.common.same_igu_sb_1b = TRUE;
9949         sb_data_e2.common.host_sb_addr.hi = U64_HI(busaddr);
9950         sb_data_e2.common.host_sb_addr.lo = U64_LO(busaddr);
9951         hc_sm_p = sb_data_e2.common.state_machine;
9952         sb_data_p = (uint32_t *)&sb_data_e2;
9953         data_size = (sizeof(struct hc_status_block_data_e2) /
9954                      sizeof(uint32_t));
9955         bxe_map_sb_state_machines(sb_data_e2.index_data);
9956     } else {
9957         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9958         sb_data_e1x.common.state = SB_ENABLED;
9959         sb_data_e1x.common.p_func.pf_id = SC_FUNC(sc);
9960         sb_data_e1x.common.p_func.vf_id = 0xff;
9961         sb_data_e1x.common.p_func.vf_valid = FALSE;
9962         sb_data_e1x.common.p_func.vnic_id = SC_VN(sc);
9963         sb_data_e1x.common.same_igu_sb_1b = TRUE;
9964         sb_data_e1x.common.host_sb_addr.hi = U64_HI(busaddr);
9965         sb_data_e1x.common.host_sb_addr.lo = U64_LO(busaddr);
9966         hc_sm_p = sb_data_e1x.common.state_machine;
9967         sb_data_p = (uint32_t *)&sb_data_e1x;
9968         data_size = (sizeof(struct hc_status_block_data_e1x) /
9969                      sizeof(uint32_t));
9970         bxe_map_sb_state_machines(sb_data_e1x.index_data);
9971     }
9972
9973     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID], igu_sb_id, igu_seg_id);
9974     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID], igu_sb_id, igu_seg_id);
9975
9976     BLOGD(sc, DBG_LOAD, "Init FW SB %d\n", fw_sb_id);
9977
9978     /* write indices to HW - PCI guarantees endianity of regpairs */
9979     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9980 }
9981
9982 static inline uint8_t
9983 bxe_fp_qzone_id(struct bxe_fastpath *fp)
9984 {
9985     if (CHIP_IS_E1x(fp->sc)) {
9986         return (fp->cl_id + SC_PORT(fp->sc) * ETH_MAX_RX_CLIENTS_E1H);
9987     } else {
9988         return (fp->cl_id);
9989     }
9990 }
9991
9992 static inline uint32_t
9993 bxe_rx_ustorm_prods_offset(struct bxe_softc    *sc,
9994                            struct bxe_fastpath *fp)
9995 {
9996     uint32_t offset = BAR_USTRORM_INTMEM;
9997
9998 #if 0
9999     if (IS_VF(sc)) {
10000         return (PXP_VF_ADDR_USDM_QUEUES_START +
10001                 (sc->acquire_resp.resc.hw_qid[fp->index] *
10002                  sizeof(struct ustorm_queue_zone_data)));
10003     } else
10004 #endif
10005     if (!CHIP_IS_E1x(sc)) {
10006         offset += USTORM_RX_PRODS_E2_OFFSET(fp->cl_qzone_id);
10007     } else {
10008         offset += USTORM_RX_PRODS_E1X_OFFSET(SC_PORT(sc), fp->cl_id);
10009     }
10010
10011     return (offset);
10012 }
10013
10014 static void
10015 bxe_init_eth_fp(struct bxe_softc *sc,
10016                 int              idx)
10017 {
10018     struct bxe_fastpath *fp = &sc->fp[idx];
10019     uint32_t cids[ECORE_MULTI_TX_COS] = { 0 };
10020     unsigned long q_type = 0;
10021     int cos;
10022
10023     fp->sc    = sc;
10024     fp->index = idx;
10025
10026     snprintf(fp->tx_mtx_name, sizeof(fp->tx_mtx_name),
10027              "bxe%d_fp%d_tx_lock", sc->unit, idx);
10028     mtx_init(&fp->tx_mtx, fp->tx_mtx_name, NULL, MTX_DEF);
10029
10030     snprintf(fp->rx_mtx_name, sizeof(fp->rx_mtx_name),
10031              "bxe%d_fp%d_rx_lock", sc->unit, idx);
10032     mtx_init(&fp->rx_mtx, fp->rx_mtx_name, NULL, MTX_DEF);
10033
10034     fp->igu_sb_id = (sc->igu_base_sb + idx + CNIC_SUPPORT(sc));
10035     fp->fw_sb_id = (sc->base_fw_ndsb + idx + CNIC_SUPPORT(sc));
10036
10037     fp->cl_id = (CHIP_IS_E1x(sc)) ?
10038                     (SC_L_ID(sc) + idx) :
10039                     /* want client ID same as IGU SB ID for non-E1 */
10040                     fp->igu_sb_id;
10041     fp->cl_qzone_id = bxe_fp_qzone_id(fp);
10042
10043     /* setup sb indices */
10044     if (!CHIP_IS_E1x(sc)) {
10045         fp->sb_index_values  = fp->status_block.e2_sb->sb.index_values;
10046         fp->sb_running_index = fp->status_block.e2_sb->sb.running_index;
10047     } else {
10048         fp->sb_index_values  = fp->status_block.e1x_sb->sb.index_values;
10049         fp->sb_running_index = fp->status_block.e1x_sb->sb.running_index;
10050     }
10051
10052     /* init shortcut */
10053     fp->ustorm_rx_prods_offset = bxe_rx_ustorm_prods_offset(sc, fp);
10054
10055     fp->rx_cq_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_RX_CQ_CONS];
10056
10057     /*
10058      * XXX If multiple CoS is ever supported then each fastpath structure
10059      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
10060      */
10061     for (cos = 0; cos < sc->max_cos; cos++) {
10062         cids[cos] = idx;
10063     }
10064     fp->tx_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_TX_CQ_CONS_COS0];
10065
10066     /* nothing more for a VF to do */
10067     if (IS_VF(sc)) {
10068         return;
10069     }
10070
10071     bxe_init_sb(sc, fp->sb_dma.paddr, BXE_VF_ID_INVALID, FALSE,
10072                 fp->fw_sb_id, fp->igu_sb_id);
10073
10074     bxe_update_fp_sb_idx(fp);
10075
10076     /* Configure Queue State object */
10077     bit_set(&q_type, ECORE_Q_TYPE_HAS_RX);
10078     bit_set(&q_type, ECORE_Q_TYPE_HAS_TX);
10079
10080     ecore_init_queue_obj(sc,
10081                          &sc->sp_objs[idx].q_obj,
10082                          fp->cl_id,
10083                          cids,
10084                          sc->max_cos,
10085                          SC_FUNC(sc),
10086                          BXE_SP(sc, q_rdata),
10087                          BXE_SP_MAPPING(sc, q_rdata),
10088                          q_type);
10089
10090     /* configure classification DBs */
10091     ecore_init_mac_obj(sc,
10092                        &sc->sp_objs[idx].mac_obj,
10093                        fp->cl_id,
10094                        idx,
10095                        SC_FUNC(sc),
10096                        BXE_SP(sc, mac_rdata),
10097                        BXE_SP_MAPPING(sc, mac_rdata),
10098                        ECORE_FILTER_MAC_PENDING,
10099                        &sc->sp_state,
10100                        ECORE_OBJ_TYPE_RX_TX,
10101                        &sc->macs_pool);
10102
10103     BLOGD(sc, DBG_LOAD, "fp[%d]: sb=%p cl_id=%d fw_sb=%d igu_sb=%d\n",
10104           idx, fp->status_block.e2_sb, fp->cl_id, fp->fw_sb_id, fp->igu_sb_id);
10105 }
10106
10107 static inline void
10108 bxe_update_rx_prod(struct bxe_softc    *sc,
10109                    struct bxe_fastpath *fp,
10110                    uint16_t            rx_bd_prod,
10111                    uint16_t            rx_cq_prod,
10112                    uint16_t            rx_sge_prod)
10113 {
10114     struct ustorm_eth_rx_producers rx_prods = { 0 };
10115     uint32_t i;
10116
10117     /* update producers */
10118     rx_prods.bd_prod  = rx_bd_prod;
10119     rx_prods.cqe_prod = rx_cq_prod;
10120     rx_prods.sge_prod = rx_sge_prod;
10121
10122     /*
10123      * Make sure that the BD and SGE data is updated before updating the
10124      * producers since FW might read the BD/SGE right after the producer
10125      * is updated.
10126      * This is only applicable for weak-ordered memory model archs such
10127      * as IA-64. The following barrier is also mandatory since FW will
10128      * assumes BDs must have buffers.
10129      */
10130     wmb();
10131
10132     for (i = 0; i < (sizeof(rx_prods) / 4); i++) {
10133         REG_WR(sc,
10134                (fp->ustorm_rx_prods_offset + (i * 4)),
10135                ((uint32_t *)&rx_prods)[i]);
10136     }
10137
10138     wmb(); /* keep prod updates ordered */
10139
10140     BLOGD(sc, DBG_RX,
10141           "RX fp[%d]: wrote prods bd_prod=%u cqe_prod=%u sge_prod=%u\n",
10142           fp->index, rx_bd_prod, rx_cq_prod, rx_sge_prod);
10143 }
10144
10145 static void
10146 bxe_init_rx_rings(struct bxe_softc *sc)
10147 {
10148     struct bxe_fastpath *fp;
10149     int i;
10150
10151     for (i = 0; i < sc->num_queues; i++) {
10152         fp = &sc->fp[i];
10153
10154         fp->rx_bd_cons = 0;
10155
10156         /*
10157          * Activate the BD ring...
10158          * Warning, this will generate an interrupt (to the TSTORM)
10159          * so this can only be done after the chip is initialized
10160          */
10161         bxe_update_rx_prod(sc, fp,
10162                            fp->rx_bd_prod,
10163                            fp->rx_cq_prod,
10164                            fp->rx_sge_prod);
10165
10166         if (i != 0) {
10167             continue;
10168         }
10169
10170         if (CHIP_IS_E1(sc)) {
10171             REG_WR(sc,
10172                    (BAR_USTRORM_INTMEM +
10173                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc))),
10174                    U64_LO(fp->rcq_dma.paddr));
10175             REG_WR(sc,
10176                    (BAR_USTRORM_INTMEM +
10177                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc)) + 4),
10178                    U64_HI(fp->rcq_dma.paddr));
10179         }
10180     }
10181 }
10182
10183 static void
10184 bxe_init_tx_ring_one(struct bxe_fastpath *fp)
10185 {
10186     SET_FLAG(fp->tx_db.data.header.header, DOORBELL_HDR_DB_TYPE, 1);
10187     fp->tx_db.data.zero_fill1 = 0;
10188     fp->tx_db.data.prod = 0;
10189
10190     fp->tx_pkt_prod = 0;
10191     fp->tx_pkt_cons = 0;
10192     fp->tx_bd_prod = 0;
10193     fp->tx_bd_cons = 0;
10194     fp->eth_q_stats.tx_pkts = 0;
10195 }
10196
10197 static inline void
10198 bxe_init_tx_rings(struct bxe_softc *sc)
10199 {
10200     int i;
10201
10202     for (i = 0; i < sc->num_queues; i++) {
10203 #if 0
10204         uint8_t cos;
10205         for (cos = 0; cos < sc->max_cos; cos++) {
10206             bxe_init_tx_ring_one(&sc->fp[i].txdata[cos]);
10207         }
10208 #else
10209         bxe_init_tx_ring_one(&sc->fp[i]);
10210 #endif
10211     }
10212 }
10213
10214 static void
10215 bxe_init_def_sb(struct bxe_softc *sc)
10216 {
10217     struct host_sp_status_block *def_sb = sc->def_sb;
10218     bus_addr_t mapping = sc->def_sb_dma.paddr;
10219     int igu_sp_sb_index;
10220     int igu_seg_id;
10221     int port = SC_PORT(sc);
10222     int func = SC_FUNC(sc);
10223     int reg_offset, reg_offset_en5;
10224     uint64_t section;
10225     int index, sindex;
10226     struct hc_sp_status_block_data sp_sb_data;
10227
10228     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
10229
10230     if (CHIP_INT_MODE_IS_BC(sc)) {
10231         igu_sp_sb_index = DEF_SB_IGU_ID;
10232         igu_seg_id = HC_SEG_ACCESS_DEF;
10233     } else {
10234         igu_sp_sb_index = sc->igu_dsb_id;
10235         igu_seg_id = IGU_SEG_ACCESS_DEF;
10236     }
10237
10238     /* attentions */
10239     section = ((uint64_t)mapping +
10240                offsetof(struct host_sp_status_block, atten_status_block));
10241     def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
10242     sc->attn_state = 0;
10243
10244     reg_offset = (port) ?
10245                      MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
10246                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
10247     reg_offset_en5 = (port) ?
10248                          MISC_REG_AEU_ENABLE5_FUNC_1_OUT_0 :
10249                          MISC_REG_AEU_ENABLE5_FUNC_0_OUT_0;
10250
10251     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
10252         /* take care of sig[0]..sig[4] */
10253         for (sindex = 0; sindex < 4; sindex++) {
10254             sc->attn_group[index].sig[sindex] =
10255                 REG_RD(sc, (reg_offset + (sindex * 0x4) + (0x10 * index)));
10256         }
10257
10258         if (!CHIP_IS_E1x(sc)) {
10259             /*
10260              * enable5 is separate from the rest of the registers,
10261              * and the address skip is 4 and not 16 between the
10262              * different groups
10263              */
10264             sc->attn_group[index].sig[4] =
10265                 REG_RD(sc, (reg_offset_en5 + (0x4 * index)));
10266         } else {
10267             sc->attn_group[index].sig[4] = 0;
10268         }
10269     }
10270
10271     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10272         reg_offset = (port) ?
10273                          HC_REG_ATTN_MSG1_ADDR_L :
10274                          HC_REG_ATTN_MSG0_ADDR_L;
10275         REG_WR(sc, reg_offset, U64_LO(section));
10276         REG_WR(sc, (reg_offset + 4), U64_HI(section));
10277     } else if (!CHIP_IS_E1x(sc)) {
10278         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
10279         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
10280     }
10281
10282     section = ((uint64_t)mapping +
10283                offsetof(struct host_sp_status_block, sp_sb));
10284
10285     bxe_zero_sp_sb(sc);
10286
10287     /* PCI guarantees endianity of regpair */
10288     sp_sb_data.state           = SB_ENABLED;
10289     sp_sb_data.host_sb_addr.lo = U64_LO(section);
10290     sp_sb_data.host_sb_addr.hi = U64_HI(section);
10291     sp_sb_data.igu_sb_id       = igu_sp_sb_index;
10292     sp_sb_data.igu_seg_id      = igu_seg_id;
10293     sp_sb_data.p_func.pf_id    = func;
10294     sp_sb_data.p_func.vnic_id  = SC_VN(sc);
10295     sp_sb_data.p_func.vf_id    = 0xff;
10296
10297     bxe_wr_sp_sb_data(sc, &sp_sb_data);
10298
10299     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
10300 }
10301
10302 static void
10303 bxe_init_sp_ring(struct bxe_softc *sc)
10304 {
10305     atomic_store_rel_long(&sc->cq_spq_left, MAX_SPQ_PENDING);
10306     sc->spq_prod_idx = 0;
10307     sc->dsb_sp_prod = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_ETH_DEF_CONS];
10308     sc->spq_prod_bd = sc->spq;
10309     sc->spq_last_bd = (sc->spq_prod_bd + MAX_SP_DESC_CNT);
10310 }
10311
10312 static void
10313 bxe_init_eq_ring(struct bxe_softc *sc)
10314 {
10315     union event_ring_elem *elem;
10316     int i;
10317
10318     for (i = 1; i <= NUM_EQ_PAGES; i++) {
10319         elem = &sc->eq[EQ_DESC_CNT_PAGE * i - 1];
10320
10321         elem->next_page.addr.hi = htole32(U64_HI(sc->eq_dma.paddr +
10322                                                  BCM_PAGE_SIZE *
10323                                                  (i % NUM_EQ_PAGES)));
10324         elem->next_page.addr.lo = htole32(U64_LO(sc->eq_dma.paddr +
10325                                                  BCM_PAGE_SIZE *
10326                                                  (i % NUM_EQ_PAGES)));
10327     }
10328
10329     sc->eq_cons    = 0;
10330     sc->eq_prod    = NUM_EQ_DESC;
10331     sc->eq_cons_sb = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_EQ_CONS];
10332
10333     atomic_store_rel_long(&sc->eq_spq_left,
10334                           (min((MAX_SP_DESC_CNT - MAX_SPQ_PENDING),
10335                                NUM_EQ_DESC) - 1));
10336 }
10337
10338 static void
10339 bxe_init_internal_common(struct bxe_softc *sc)
10340 {
10341     int i;
10342
10343     if (IS_MF_SI(sc)) {
10344         /*
10345          * In switch independent mode, the TSTORM needs to accept
10346          * packets that failed classification, since approximate match
10347          * mac addresses aren't written to NIG LLH.
10348          */
10349         REG_WR8(sc,
10350                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10351                 2);
10352     } else if (!CHIP_IS_E1(sc)) { /* 57710 doesn't support MF */
10353         REG_WR8(sc,
10354                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10355                 0);
10356     }
10357
10358     /*
10359      * Zero this manually as its initialization is currently missing
10360      * in the initTool.
10361      */
10362     for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++) {
10363         REG_WR(sc,
10364                (BAR_USTRORM_INTMEM + USTORM_AGG_DATA_OFFSET + (i * 4)),
10365                0);
10366     }
10367
10368     if (!CHIP_IS_E1x(sc)) {
10369         REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET),
10370                 CHIP_INT_MODE_IS_BC(sc) ? HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
10371     }
10372 }
10373
10374 static void
10375 bxe_init_internal(struct bxe_softc *sc,
10376                   uint32_t         load_code)
10377 {
10378     switch (load_code) {
10379     case FW_MSG_CODE_DRV_LOAD_COMMON:
10380     case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
10381         bxe_init_internal_common(sc);
10382         /* no break */
10383
10384     case FW_MSG_CODE_DRV_LOAD_PORT:
10385         /* nothing to do */
10386         /* no break */
10387
10388     case FW_MSG_CODE_DRV_LOAD_FUNCTION:
10389         /* internal memory per function is initialized inside bxe_pf_init */
10390         break;
10391
10392     default:
10393         BLOGE(sc, "Unknown load_code (0x%x) from MCP\n", load_code);
10394         break;
10395     }
10396 }
10397
10398 static void
10399 storm_memset_func_cfg(struct bxe_softc                         *sc,
10400                       struct tstorm_eth_function_common_config *tcfg,
10401                       uint16_t                                  abs_fid)
10402 {
10403     uint32_t addr;
10404     size_t size;
10405
10406     addr = (BAR_TSTRORM_INTMEM +
10407             TSTORM_FUNCTION_COMMON_CONFIG_OFFSET(abs_fid));
10408     size = sizeof(struct tstorm_eth_function_common_config);
10409     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)tcfg);
10410 }
10411
10412 static void
10413 bxe_func_init(struct bxe_softc            *sc,
10414               struct bxe_func_init_params *p)
10415 {
10416     struct tstorm_eth_function_common_config tcfg = { 0 };
10417
10418     if (CHIP_IS_E1x(sc)) {
10419         storm_memset_func_cfg(sc, &tcfg, p->func_id);
10420     }
10421
10422     /* Enable the function in the FW */
10423     storm_memset_vf_to_pf(sc, p->func_id, p->pf_id);
10424     storm_memset_func_en(sc, p->func_id, 1);
10425
10426     /* spq */
10427     if (p->func_flgs & FUNC_FLG_SPQ) {
10428         storm_memset_spq_addr(sc, p->spq_map, p->func_id);
10429         REG_WR(sc,
10430                (XSEM_REG_FAST_MEMORY + XSTORM_SPQ_PROD_OFFSET(p->func_id)),
10431                p->spq_prod);
10432     }
10433 }
10434
10435 /*
10436  * Calculates the sum of vn_min_rates.
10437  * It's needed for further normalizing of the min_rates.
10438  * Returns:
10439  *   sum of vn_min_rates.
10440  *     or
10441  *   0 - if all the min_rates are 0.
10442  * In the later case fainess algorithm should be deactivated.
10443  * If all min rates are not zero then those that are zeroes will be set to 1.
10444  */
10445 static void
10446 bxe_calc_vn_min(struct bxe_softc       *sc,
10447                 struct cmng_init_input *input)
10448 {
10449     uint32_t vn_cfg;
10450     uint32_t vn_min_rate;
10451     int all_zero = 1;
10452     int vn;
10453
10454     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10455         vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10456         vn_min_rate = (((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
10457                         FUNC_MF_CFG_MIN_BW_SHIFT) * 100);
10458
10459         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10460             /* skip hidden VNs */
10461             vn_min_rate = 0;
10462         } else if (!vn_min_rate) {
10463             /* If min rate is zero - set it to 100 */
10464             vn_min_rate = DEF_MIN_RATE;
10465         } else {
10466             all_zero = 0;
10467         }
10468
10469         input->vnic_min_rate[vn] = vn_min_rate;
10470     }
10471
10472     /* if ETS or all min rates are zeros - disable fairness */
10473     if (BXE_IS_ETS_ENABLED(sc)) {
10474         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10475         BLOGD(sc, DBG_LOAD, "Fairness disabled (ETS)\n");
10476     } else if (all_zero) {
10477         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10478         BLOGD(sc, DBG_LOAD,
10479               "Fariness disabled (all MIN values are zeroes)\n");
10480     } else {
10481         input->flags.cmng_enables |= CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10482     }
10483 }
10484
10485 static inline uint16_t
10486 bxe_extract_max_cfg(struct bxe_softc *sc,
10487                     uint32_t         mf_cfg)
10488 {
10489     uint16_t max_cfg = ((mf_cfg & FUNC_MF_CFG_MAX_BW_MASK) >>
10490                         FUNC_MF_CFG_MAX_BW_SHIFT);
10491
10492     if (!max_cfg) {
10493         BLOGD(sc, DBG_LOAD, "Max BW configured to 0 - using 100 instead\n");
10494         max_cfg = 100;
10495     }
10496
10497     return (max_cfg);
10498 }
10499
10500 static void
10501 bxe_calc_vn_max(struct bxe_softc       *sc,
10502                 int                    vn,
10503                 struct cmng_init_input *input)
10504 {
10505     uint16_t vn_max_rate;
10506     uint32_t vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10507     uint32_t max_cfg;
10508
10509     if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10510         vn_max_rate = 0;
10511     } else {
10512         max_cfg = bxe_extract_max_cfg(sc, vn_cfg);
10513
10514         if (IS_MF_SI(sc)) {
10515             /* max_cfg in percents of linkspeed */
10516             vn_max_rate = ((sc->link_vars.line_speed * max_cfg) / 100);
10517         } else { /* SD modes */
10518             /* max_cfg is absolute in 100Mb units */
10519             vn_max_rate = (max_cfg * 100);
10520         }
10521     }
10522
10523     BLOGD(sc, DBG_LOAD, "vn %d: vn_max_rate %d\n", vn, vn_max_rate);
10524
10525     input->vnic_max_rate[vn] = vn_max_rate;
10526 }
10527
10528 static void
10529 bxe_cmng_fns_init(struct bxe_softc *sc,
10530                   uint8_t          read_cfg,
10531                   uint8_t          cmng_type)
10532 {
10533     struct cmng_init_input input;
10534     int vn;
10535
10536     memset(&input, 0, sizeof(struct cmng_init_input));
10537
10538     input.port_rate = sc->link_vars.line_speed;
10539
10540     if (cmng_type == CMNG_FNS_MINMAX) {
10541         /* read mf conf from shmem */
10542         if (read_cfg) {
10543             bxe_read_mf_cfg(sc);
10544         }
10545
10546         /* get VN min rate and enable fairness if not 0 */
10547         bxe_calc_vn_min(sc, &input);
10548
10549         /* get VN max rate */
10550         if (sc->port.pmf) {
10551             for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10552                 bxe_calc_vn_max(sc, vn, &input);
10553             }
10554         }
10555
10556         /* always enable rate shaping and fairness */
10557         input.flags.cmng_enables |= CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
10558
10559         ecore_init_cmng(&input, &sc->cmng);
10560         return;
10561     }
10562
10563     /* rate shaping and fairness are disabled */
10564     BLOGD(sc, DBG_LOAD, "rate shaping and fairness have been disabled\n");
10565 }
10566
10567 static int
10568 bxe_get_cmng_fns_mode(struct bxe_softc *sc)
10569 {
10570     if (CHIP_REV_IS_SLOW(sc)) {
10571         return (CMNG_FNS_NONE);
10572     }
10573
10574     if (IS_MF(sc)) {
10575         return (CMNG_FNS_MINMAX);
10576     }
10577
10578     return (CMNG_FNS_NONE);
10579 }
10580
10581 static void
10582 storm_memset_cmng(struct bxe_softc *sc,
10583                   struct cmng_init *cmng,
10584                   uint8_t          port)
10585 {
10586     int vn;
10587     int func;
10588     uint32_t addr;
10589     size_t size;
10590
10591     addr = (BAR_XSTRORM_INTMEM +
10592             XSTORM_CMNG_PER_PORT_VARS_OFFSET(port));
10593     size = sizeof(struct cmng_struct_per_port);
10594     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)&cmng->port);
10595
10596     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10597         func = func_by_vn(sc, vn);
10598
10599         addr = (BAR_XSTRORM_INTMEM +
10600                 XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func));
10601         size = sizeof(struct rate_shaping_vars_per_vn);
10602         ecore_storm_memset_struct(sc, addr, size,
10603                                   (uint32_t *)&cmng->vnic.vnic_max_rate[vn]);
10604
10605         addr = (BAR_XSTRORM_INTMEM +
10606                 XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func));
10607         size = sizeof(struct fairness_vars_per_vn);
10608         ecore_storm_memset_struct(sc, addr, size,
10609                                   (uint32_t *)&cmng->vnic.vnic_min_rate[vn]);
10610     }
10611 }
10612
10613 static void
10614 bxe_pf_init(struct bxe_softc *sc)
10615 {
10616     struct bxe_func_init_params func_init = { 0 };
10617     struct event_ring_data eq_data = { { 0 } };
10618     uint16_t flags;
10619
10620     if (!CHIP_IS_E1x(sc)) {
10621         /* reset IGU PF statistics: MSIX + ATTN */
10622         /* PF */
10623         REG_WR(sc,
10624                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10625                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10626                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10627                0);
10628         /* ATTN */
10629         REG_WR(sc,
10630                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10631                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10632                 (BXE_IGU_STAS_MSG_PF_CNT * 4) +
10633                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10634                0);
10635     }
10636
10637     /* function setup flags */
10638     flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
10639
10640     /*
10641      * This flag is relevant for E1x only.
10642      * E2 doesn't have a TPA configuration in a function level.
10643      */
10644     flags |= (sc->ifnet->if_capenable & IFCAP_LRO) ? FUNC_FLG_TPA : 0;
10645
10646     func_init.func_flgs = flags;
10647     func_init.pf_id     = SC_FUNC(sc);
10648     func_init.func_id   = SC_FUNC(sc);
10649     func_init.spq_map   = sc->spq_dma.paddr;
10650     func_init.spq_prod  = sc->spq_prod_idx;
10651
10652     bxe_func_init(sc, &func_init);
10653
10654     memset(&sc->cmng, 0, sizeof(struct cmng_struct_per_port));
10655
10656     /*
10657      * Congestion management values depend on the link rate.
10658      * There is no active link so initial link rate is set to 10Gbps.
10659      * When the link comes up the congestion management values are
10660      * re-calculated according to the actual link rate.
10661      */
10662     sc->link_vars.line_speed = SPEED_10000;
10663     bxe_cmng_fns_init(sc, TRUE, bxe_get_cmng_fns_mode(sc));
10664
10665     /* Only the PMF sets the HW */
10666     if (sc->port.pmf) {
10667         storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
10668     }
10669
10670     /* init Event Queue - PCI bus guarantees correct endainity */
10671     eq_data.base_addr.hi = U64_HI(sc->eq_dma.paddr);
10672     eq_data.base_addr.lo = U64_LO(sc->eq_dma.paddr);
10673     eq_data.producer     = sc->eq_prod;
10674     eq_data.index_id     = HC_SP_INDEX_EQ_CONS;
10675     eq_data.sb_id        = DEF_SB_ID;
10676     storm_memset_eq_data(sc, &eq_data, SC_FUNC(sc));
10677 }
10678
10679 static void
10680 bxe_hc_int_enable(struct bxe_softc *sc)
10681 {
10682     int port = SC_PORT(sc);
10683     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10684     uint32_t val = REG_RD(sc, addr);
10685     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10686     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10687                            (sc->intr_count == 1)) ? TRUE : FALSE;
10688     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10689
10690     if (msix) {
10691         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10692                  HC_CONFIG_0_REG_INT_LINE_EN_0);
10693         val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10694                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10695         if (single_msix) {
10696             val |= HC_CONFIG_0_REG_SINGLE_ISR_EN_0;
10697         }
10698     } else if (msi) {
10699         val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
10700         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10701                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10702                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10703     } else {
10704         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10705                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10706                 HC_CONFIG_0_REG_INT_LINE_EN_0 |
10707                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10708
10709         if (!CHIP_IS_E1(sc)) {
10710             BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n",
10711                   val, port, addr);
10712
10713             REG_WR(sc, addr, val);
10714
10715             val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
10716         }
10717     }
10718
10719     if (CHIP_IS_E1(sc)) {
10720         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0x1FFFF);
10721     }
10722
10723     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x) mode %s\n",
10724           val, port, addr, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10725
10726     REG_WR(sc, addr, val);
10727
10728     /* ensure that HC_CONFIG is written before leading/trailing edge config */
10729     mb();
10730
10731     if (!CHIP_IS_E1(sc)) {
10732         /* init leading/trailing edge */
10733         if (IS_MF(sc)) {
10734             val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10735             if (sc->port.pmf) {
10736                 /* enable nig and gpio3 attention */
10737                 val |= 0x1100;
10738             }
10739         } else {
10740             val = 0xffff;
10741         }
10742
10743         REG_WR(sc, (HC_REG_TRAILING_EDGE_0 + port*8), val);
10744         REG_WR(sc, (HC_REG_LEADING_EDGE_0 + port*8), val);
10745     }
10746
10747     /* make sure that interrupts are indeed enabled from here on */
10748     mb();
10749 }
10750
10751 static void
10752 bxe_igu_int_enable(struct bxe_softc *sc)
10753 {
10754     uint32_t val;
10755     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10756     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10757                            (sc->intr_count == 1)) ? TRUE : FALSE;
10758     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10759
10760     val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10761
10762     if (msix) {
10763         val &= ~(IGU_PF_CONF_INT_LINE_EN |
10764                  IGU_PF_CONF_SINGLE_ISR_EN);
10765         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10766                 IGU_PF_CONF_ATTN_BIT_EN);
10767         if (single_msix) {
10768             val |= IGU_PF_CONF_SINGLE_ISR_EN;
10769         }
10770     } else if (msi) {
10771         val &= ~IGU_PF_CONF_INT_LINE_EN;
10772         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10773                 IGU_PF_CONF_ATTN_BIT_EN |
10774                 IGU_PF_CONF_SINGLE_ISR_EN);
10775     } else {
10776         val &= ~IGU_PF_CONF_MSI_MSIX_EN;
10777         val |= (IGU_PF_CONF_INT_LINE_EN |
10778                 IGU_PF_CONF_ATTN_BIT_EN |
10779                 IGU_PF_CONF_SINGLE_ISR_EN);
10780     }
10781
10782     /* clean previous status - need to configure igu prior to ack*/
10783     if ((!msix) || single_msix) {
10784         REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10785         bxe_ack_int(sc);
10786     }
10787
10788     val |= IGU_PF_CONF_FUNC_EN;
10789
10790     BLOGD(sc, DBG_INTR, "write 0x%x to IGU mode %s\n",
10791           val, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10792
10793     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10794
10795     mb();
10796
10797     /* init leading/trailing edge */
10798     if (IS_MF(sc)) {
10799         val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10800         if (sc->port.pmf) {
10801             /* enable nig and gpio3 attention */
10802             val |= 0x1100;
10803         }
10804     } else {
10805         val = 0xffff;
10806     }
10807
10808     REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
10809     REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
10810
10811     /* make sure that interrupts are indeed enabled from here on */
10812     mb();
10813 }
10814
10815 static void
10816 bxe_int_enable(struct bxe_softc *sc)
10817 {
10818     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10819         bxe_hc_int_enable(sc);
10820     } else {
10821         bxe_igu_int_enable(sc);
10822     }
10823 }
10824
10825 static void
10826 bxe_hc_int_disable(struct bxe_softc *sc)
10827 {
10828     int port = SC_PORT(sc);
10829     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10830     uint32_t val = REG_RD(sc, addr);
10831
10832     /*
10833      * In E1 we must use only PCI configuration space to disable MSI/MSIX
10834      * capablility. It's forbidden to disable IGU_PF_CONF_MSI_MSIX_EN in HC
10835      * block
10836      */
10837     if (CHIP_IS_E1(sc)) {
10838         /*
10839          * Since IGU_PF_CONF_MSI_MSIX_EN still always on use mask register
10840          * to prevent from HC sending interrupts after we exit the function
10841          */
10842         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0);
10843
10844         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10845                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10846                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10847     } else {
10848         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10849                  HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10850                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10851                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10852     }
10853
10854     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n", val, port, addr);
10855
10856     /* flush all outstanding writes */
10857     mb();
10858
10859     REG_WR(sc, addr, val);
10860     if (REG_RD(sc, addr) != val) {
10861         BLOGE(sc, "proper val not read from HC IGU!\n");
10862     }
10863 }
10864
10865 static void
10866 bxe_igu_int_disable(struct bxe_softc *sc)
10867 {
10868     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10869
10870     val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
10871              IGU_PF_CONF_INT_LINE_EN |
10872              IGU_PF_CONF_ATTN_BIT_EN);
10873
10874     BLOGD(sc, DBG_INTR, "write %x to IGU\n", val);
10875
10876     /* flush all outstanding writes */
10877     mb();
10878
10879     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10880     if (REG_RD(sc, IGU_REG_PF_CONFIGURATION) != val) {
10881         BLOGE(sc, "proper val not read from IGU!\n");
10882     }
10883 }
10884
10885 static void
10886 bxe_int_disable(struct bxe_softc *sc)
10887 {
10888     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10889         bxe_hc_int_disable(sc);
10890     } else {
10891         bxe_igu_int_disable(sc);
10892     }
10893 }
10894
10895 static void
10896 bxe_nic_init(struct bxe_softc *sc,
10897              int              load_code)
10898 {
10899     int i;
10900
10901     for (i = 0; i < sc->num_queues; i++) {
10902         bxe_init_eth_fp(sc, i);
10903     }
10904
10905     rmb(); /* ensure status block indices were read */
10906
10907     bxe_init_rx_rings(sc);
10908     bxe_init_tx_rings(sc);
10909
10910     if (IS_VF(sc)) {
10911         return;
10912     }
10913
10914     /* initialize MOD_ABS interrupts */
10915     elink_init_mod_abs_int(sc, &sc->link_vars,
10916                            sc->devinfo.chip_id,
10917                            sc->devinfo.shmem_base,
10918                            sc->devinfo.shmem2_base,
10919                            SC_PORT(sc));
10920
10921     bxe_init_def_sb(sc);
10922     bxe_update_dsb_idx(sc);
10923     bxe_init_sp_ring(sc);
10924     bxe_init_eq_ring(sc);
10925     bxe_init_internal(sc, load_code);
10926     bxe_pf_init(sc);
10927     bxe_stats_init(sc);
10928
10929     /* flush all before enabling interrupts */
10930     mb();
10931
10932     bxe_int_enable(sc);
10933
10934     /* check for SPIO5 */
10935     bxe_attn_int_deasserted0(sc,
10936                              REG_RD(sc,
10937                                     (MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
10938                                      SC_PORT(sc)*4)) &
10939                              AEU_INPUTS_ATTN_BITS_SPIO5);
10940 }
10941
10942 static inline void
10943 bxe_init_objs(struct bxe_softc *sc)
10944 {
10945     /* mcast rules must be added to tx if tx switching is enabled */
10946     ecore_obj_type o_type =
10947         (sc->flags & BXE_TX_SWITCHING) ? ECORE_OBJ_TYPE_RX_TX :
10948                                          ECORE_OBJ_TYPE_RX;
10949
10950     /* RX_MODE controlling object */
10951     ecore_init_rx_mode_obj(sc, &sc->rx_mode_obj);
10952
10953     /* multicast configuration controlling object */
10954     ecore_init_mcast_obj(sc,
10955                          &sc->mcast_obj,
10956                          sc->fp[0].cl_id,
10957                          sc->fp[0].index,
10958                          SC_FUNC(sc),
10959                          SC_FUNC(sc),
10960                          BXE_SP(sc, mcast_rdata),
10961                          BXE_SP_MAPPING(sc, mcast_rdata),
10962                          ECORE_FILTER_MCAST_PENDING,
10963                          &sc->sp_state,
10964                          o_type);
10965
10966     /* Setup CAM credit pools */
10967     ecore_init_mac_credit_pool(sc,
10968                                &sc->macs_pool,
10969                                SC_FUNC(sc),
10970                                CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10971                                                  VNICS_PER_PATH(sc));
10972
10973     ecore_init_vlan_credit_pool(sc,
10974                                 &sc->vlans_pool,
10975                                 SC_ABS_FUNC(sc) >> 1,
10976                                 CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10977                                                   VNICS_PER_PATH(sc));
10978
10979     /* RSS configuration object */
10980     ecore_init_rss_config_obj(sc,
10981                               &sc->rss_conf_obj,
10982                               sc->fp[0].cl_id,
10983                               sc->fp[0].index,
10984                               SC_FUNC(sc),
10985                               SC_FUNC(sc),
10986                               BXE_SP(sc, rss_rdata),
10987                               BXE_SP_MAPPING(sc, rss_rdata),
10988                               ECORE_FILTER_RSS_CONF_PENDING,
10989                               &sc->sp_state, ECORE_OBJ_TYPE_RX);
10990 }
10991
10992 /*
10993  * Initialize the function. This must be called before sending CLIENT_SETUP
10994  * for the first client.
10995  */
10996 static inline int
10997 bxe_func_start(struct bxe_softc *sc)
10998 {
10999     struct ecore_func_state_params func_params = { NULL };
11000     struct ecore_func_start_params *start_params = &func_params.params.start;
11001
11002     /* Prepare parameters for function state transitions */
11003     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
11004
11005     func_params.f_obj = &sc->func_obj;
11006     func_params.cmd = ECORE_F_CMD_START;
11007
11008     /* Function parameters */
11009     start_params->mf_mode     = sc->devinfo.mf_info.mf_mode;
11010     start_params->sd_vlan_tag = OVLAN(sc);
11011
11012     if (CHIP_IS_E2(sc) || CHIP_IS_E3(sc)) {
11013         start_params->network_cos_mode = STATIC_COS;
11014     } else { /* CHIP_IS_E1X */
11015         start_params->network_cos_mode = FW_WRR;
11016     }
11017
11018     start_params->gre_tunnel_mode = 0;
11019     start_params->gre_tunnel_rss  = 0;
11020
11021     return (ecore_func_state_change(sc, &func_params));
11022 }
11023
11024 static int
11025 bxe_set_power_state(struct bxe_softc *sc,
11026                     uint8_t          state)
11027 {
11028     uint16_t pmcsr;
11029
11030     /* If there is no power capability, silently succeed */
11031     if (!(sc->devinfo.pcie_cap_flags & BXE_PM_CAPABLE_FLAG)) {
11032         BLOGW(sc, "No power capability\n");
11033         return (0);
11034     }
11035
11036     pmcsr = pci_read_config(sc->dev,
11037                             (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11038                             2);
11039
11040     switch (state) {
11041     case PCI_PM_D0:
11042         pci_write_config(sc->dev,
11043                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11044                          ((pmcsr & ~PCIM_PSTAT_DMASK) | PCIM_PSTAT_PME), 2);
11045
11046         if (pmcsr & PCIM_PSTAT_DMASK) {
11047             /* delay required during transition out of D3hot */
11048             DELAY(20000);
11049         }
11050
11051         break;
11052
11053     case PCI_PM_D3hot:
11054         /* XXX if there are other clients above don't shut down the power */
11055
11056         /* don't shut down the power for emulation and FPGA */
11057         if (CHIP_REV_IS_SLOW(sc)) {
11058             return (0);
11059         }
11060
11061         pmcsr &= ~PCIM_PSTAT_DMASK;
11062         pmcsr |= PCIM_PSTAT_D3;
11063
11064         if (sc->wol) {
11065             pmcsr |= PCIM_PSTAT_PMEENABLE;
11066         }
11067
11068         pci_write_config(sc->dev,
11069                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11070                          pmcsr, 4);
11071
11072         /*
11073          * No more memory access after this point until device is brought back
11074          * to D0 state.
11075          */
11076         break;
11077
11078     default:
11079         BLOGE(sc, "Can't support PCI power state = %d\n", state);
11080         return (-1);
11081     }
11082
11083     return (0);
11084 }
11085
11086
11087 /* return true if succeeded to acquire the lock */
11088 static uint8_t
11089 bxe_trylock_hw_lock(struct bxe_softc *sc,
11090                     uint32_t         resource)
11091 {
11092     uint32_t lock_status;
11093     uint32_t resource_bit = (1 << resource);
11094     int func = SC_FUNC(sc);
11095     uint32_t hw_lock_control_reg;
11096
11097     BLOGD(sc, DBG_LOAD, "Trying to take a resource lock 0x%x\n", resource);
11098
11099     /* Validating that the resource is within range */
11100     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
11101         BLOGD(sc, DBG_LOAD,
11102               "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
11103               resource, HW_LOCK_MAX_RESOURCE_VALUE);
11104         return (FALSE);
11105     }
11106
11107     if (func <= 5) {
11108         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
11109     } else {
11110         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
11111     }
11112
11113     /* try to acquire the lock */
11114     REG_WR(sc, hw_lock_control_reg + 4, resource_bit);
11115     lock_status = REG_RD(sc, hw_lock_control_reg);
11116     if (lock_status & resource_bit) {
11117         return (TRUE);
11118     }
11119
11120     BLOGE(sc, "Failed to get a resource lock 0x%x\n", resource);
11121
11122     return (FALSE);
11123 }
11124
11125 /*
11126  * Get the recovery leader resource id according to the engine this function
11127  * belongs to. Currently only only 2 engines is supported.
11128  */
11129 static int
11130 bxe_get_leader_lock_resource(struct bxe_softc *sc)
11131 {
11132     if (SC_PATH(sc)) {
11133         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_1);
11134     } else {
11135         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_0);
11136     }
11137 }
11138
11139 /* try to acquire a leader lock for current engine */
11140 static uint8_t
11141 bxe_trylock_leader_lock(struct bxe_softc *sc)
11142 {
11143     return (bxe_trylock_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11144 }
11145
11146 static int
11147 bxe_release_leader_lock(struct bxe_softc *sc)
11148 {
11149     return (bxe_release_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11150 }
11151
11152 /* close gates #2, #3 and #4 */
11153 static void
11154 bxe_set_234_gates(struct bxe_softc *sc,
11155                   uint8_t          close)
11156 {
11157     uint32_t val;
11158
11159     /* gates #2 and #4a are closed/opened for "not E1" only */
11160     if (!CHIP_IS_E1(sc)) {
11161         /* #4 */
11162         REG_WR(sc, PXP_REG_HST_DISCARD_DOORBELLS, !!close);
11163         /* #2 */
11164         REG_WR(sc, PXP_REG_HST_DISCARD_INTERNAL_WRITES, !!close);
11165     }
11166
11167     /* #3 */
11168     if (CHIP_IS_E1x(sc)) {
11169         /* prevent interrupts from HC on both ports */
11170         val = REG_RD(sc, HC_REG_CONFIG_1);
11171         REG_WR(sc, HC_REG_CONFIG_1,
11172                (!close) ? (val | HC_CONFIG_1_REG_BLOCK_DISABLE_1) :
11173                (val & ~(uint32_t)HC_CONFIG_1_REG_BLOCK_DISABLE_1));
11174
11175         val = REG_RD(sc, HC_REG_CONFIG_0);
11176         REG_WR(sc, HC_REG_CONFIG_0,
11177                (!close) ? (val | HC_CONFIG_0_REG_BLOCK_DISABLE_0) :
11178                (val & ~(uint32_t)HC_CONFIG_0_REG_BLOCK_DISABLE_0));
11179     } else {
11180         /* Prevent incomming interrupts in IGU */
11181         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
11182
11183         REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION,
11184                (!close) ?
11185                (val | IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE) :
11186                (val & ~(uint32_t)IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE));
11187     }
11188
11189     BLOGD(sc, DBG_LOAD, "%s gates #2, #3 and #4\n",
11190           close ? "closing" : "opening");
11191
11192     wmb();
11193 }
11194
11195 /* poll for pending writes bit, it should get cleared in no more than 1s */
11196 static int
11197 bxe_er_poll_igu_vq(struct bxe_softc *sc)
11198 {
11199     uint32_t cnt = 1000;
11200     uint32_t pend_bits = 0;
11201
11202     do {
11203         pend_bits = REG_RD(sc, IGU_REG_PENDING_BITS_STATUS);
11204
11205         if (pend_bits == 0) {
11206             break;
11207         }
11208
11209         DELAY(1000);
11210     } while (--cnt > 0);
11211
11212     if (cnt == 0) {
11213         BLOGE(sc, "Still pending IGU requests bits=0x%08x!\n", pend_bits);
11214         return (-1);
11215     }
11216
11217     return (0);
11218 }
11219
11220 #define SHARED_MF_CLP_MAGIC  0x80000000 /* 'magic' bit */
11221
11222 static void
11223 bxe_clp_reset_prep(struct bxe_softc *sc,
11224                    uint32_t         *magic_val)
11225 {
11226     /* Do some magic... */
11227     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11228     *magic_val = val & SHARED_MF_CLP_MAGIC;
11229     MFCFG_WR(sc, shared_mf_config.clp_mb, val | SHARED_MF_CLP_MAGIC);
11230 }
11231
11232 /* restore the value of the 'magic' bit */
11233 static void
11234 bxe_clp_reset_done(struct bxe_softc *sc,
11235                    uint32_t         magic_val)
11236 {
11237     /* Restore the 'magic' bit value... */
11238     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11239     MFCFG_WR(sc, shared_mf_config.clp_mb,
11240               (val & (~SHARED_MF_CLP_MAGIC)) | magic_val);
11241 }
11242
11243 /* prepare for MCP reset, takes care of CLP configurations */
11244 static void
11245 bxe_reset_mcp_prep(struct bxe_softc *sc,
11246                    uint32_t         *magic_val)
11247 {
11248     uint32_t shmem;
11249     uint32_t validity_offset;
11250
11251     /* set `magic' bit in order to save MF config */
11252     if (!CHIP_IS_E1(sc)) {
11253         bxe_clp_reset_prep(sc, magic_val);
11254     }
11255
11256     /* get shmem offset */
11257     shmem = REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11258     validity_offset =
11259         offsetof(struct shmem_region, validity_map[SC_PORT(sc)]);
11260
11261     /* Clear validity map flags */
11262     if (shmem > 0) {
11263         REG_WR(sc, shmem + validity_offset, 0);
11264     }
11265 }
11266
11267 #define MCP_TIMEOUT      5000   /* 5 seconds (in ms) */
11268 #define MCP_ONE_TIMEOUT  100    /* 100 ms */
11269
11270 static void
11271 bxe_mcp_wait_one(struct bxe_softc *sc)
11272 {
11273     /* special handling for emulation and FPGA (10 times longer) */
11274     if (CHIP_REV_IS_SLOW(sc)) {
11275         DELAY((MCP_ONE_TIMEOUT*10) * 1000);
11276     } else {
11277         DELAY((MCP_ONE_TIMEOUT) * 1000);
11278     }
11279 }
11280
11281 /* initialize shmem_base and waits for validity signature to appear */
11282 static int
11283 bxe_init_shmem(struct bxe_softc *sc)
11284 {
11285     int cnt = 0;
11286     uint32_t val = 0;
11287
11288     do {
11289         sc->devinfo.shmem_base     =
11290         sc->link_params.shmem_base =
11291             REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11292
11293         if (sc->devinfo.shmem_base) {
11294             val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
11295             if (val & SHR_MEM_VALIDITY_MB)
11296                 return (0);
11297         }
11298
11299         bxe_mcp_wait_one(sc);
11300
11301     } while (cnt++ < (MCP_TIMEOUT / MCP_ONE_TIMEOUT));
11302
11303     BLOGE(sc, "BAD MCP validity signature\n");
11304
11305     return (-1);
11306 }
11307
11308 static int
11309 bxe_reset_mcp_comp(struct bxe_softc *sc,
11310                    uint32_t         magic_val)
11311 {
11312     int rc = bxe_init_shmem(sc);
11313
11314     /* Restore the `magic' bit value */
11315     if (!CHIP_IS_E1(sc)) {
11316         bxe_clp_reset_done(sc, magic_val);
11317     }
11318
11319     return (rc);
11320 }
11321
11322 static void
11323 bxe_pxp_prep(struct bxe_softc *sc)
11324 {
11325     if (!CHIP_IS_E1(sc)) {
11326         REG_WR(sc, PXP2_REG_RD_START_INIT, 0);
11327         REG_WR(sc, PXP2_REG_RQ_RBC_DONE, 0);
11328         wmb();
11329     }
11330 }
11331
11332 /*
11333  * Reset the whole chip except for:
11334  *      - PCIE core
11335  *      - PCI Glue, PSWHST, PXP/PXP2 RF (all controlled by one reset bit)
11336  *      - IGU
11337  *      - MISC (including AEU)
11338  *      - GRC
11339  *      - RBCN, RBCP
11340  */
11341 static void
11342 bxe_process_kill_chip_reset(struct bxe_softc *sc,
11343                             uint8_t          global)
11344 {
11345     uint32_t not_reset_mask1, reset_mask1, not_reset_mask2, reset_mask2;
11346     uint32_t global_bits2, stay_reset2;
11347
11348     /*
11349      * Bits that have to be set in reset_mask2 if we want to reset 'global'
11350      * (per chip) blocks.
11351      */
11352     global_bits2 =
11353         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CPU |
11354         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CORE;
11355
11356     /*
11357      * Don't reset the following blocks.
11358      * Important: per port blocks (such as EMAC, BMAC, UMAC) can't be
11359      *            reset, as in 4 port device they might still be owned
11360      *            by the MCP (there is only one leader per path).
11361      */
11362     not_reset_mask1 =
11363         MISC_REGISTERS_RESET_REG_1_RST_HC |
11364         MISC_REGISTERS_RESET_REG_1_RST_PXPV |
11365         MISC_REGISTERS_RESET_REG_1_RST_PXP;
11366
11367     not_reset_mask2 =
11368         MISC_REGISTERS_RESET_REG_2_RST_PCI_MDIO |
11369         MISC_REGISTERS_RESET_REG_2_RST_EMAC0_HARD_CORE |
11370         MISC_REGISTERS_RESET_REG_2_RST_EMAC1_HARD_CORE |
11371         MISC_REGISTERS_RESET_REG_2_RST_MISC_CORE |
11372         MISC_REGISTERS_RESET_REG_2_RST_RBCN |
11373         MISC_REGISTERS_RESET_REG_2_RST_GRC  |
11374         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_REG_HARD_CORE |
11375         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_HARD_CORE_RST_B |
11376         MISC_REGISTERS_RESET_REG_2_RST_ATC |
11377         MISC_REGISTERS_RESET_REG_2_PGLC |
11378         MISC_REGISTERS_RESET_REG_2_RST_BMAC0 |
11379         MISC_REGISTERS_RESET_REG_2_RST_BMAC1 |
11380         MISC_REGISTERS_RESET_REG_2_RST_EMAC0 |
11381         MISC_REGISTERS_RESET_REG_2_RST_EMAC1 |
11382         MISC_REGISTERS_RESET_REG_2_UMAC0 |
11383         MISC_REGISTERS_RESET_REG_2_UMAC1;
11384
11385     /*
11386      * Keep the following blocks in reset:
11387      *  - all xxMACs are handled by the elink code.
11388      */
11389     stay_reset2 =
11390         MISC_REGISTERS_RESET_REG_2_XMAC |
11391         MISC_REGISTERS_RESET_REG_2_XMAC_SOFT;
11392
11393     /* Full reset masks according to the chip */
11394     reset_mask1 = 0xffffffff;
11395
11396     if (CHIP_IS_E1(sc))
11397         reset_mask2 = 0xffff;
11398     else if (CHIP_IS_E1H(sc))
11399         reset_mask2 = 0x1ffff;
11400     else if (CHIP_IS_E2(sc))
11401         reset_mask2 = 0xfffff;
11402     else /* CHIP_IS_E3 */
11403         reset_mask2 = 0x3ffffff;
11404
11405     /* Don't reset global blocks unless we need to */
11406     if (!global)
11407         reset_mask2 &= ~global_bits2;
11408
11409     /*
11410      * In case of attention in the QM, we need to reset PXP
11411      * (MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR) before QM
11412      * because otherwise QM reset would release 'close the gates' shortly
11413      * before resetting the PXP, then the PSWRQ would send a write
11414      * request to PGLUE. Then when PXP is reset, PGLUE would try to
11415      * read the payload data from PSWWR, but PSWWR would not
11416      * respond. The write queue in PGLUE would stuck, dmae commands
11417      * would not return. Therefore it's important to reset the second
11418      * reset register (containing the
11419      * MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR bit) before the
11420      * first one (containing the MISC_REGISTERS_RESET_REG_1_RST_QM
11421      * bit).
11422      */
11423     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR,
11424            reset_mask2 & (~not_reset_mask2));
11425
11426     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
11427            reset_mask1 & (~not_reset_mask1));
11428
11429     mb();
11430     wmb();
11431
11432     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET,
11433            reset_mask2 & (~stay_reset2));
11434
11435     mb();
11436     wmb();
11437
11438     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, reset_mask1);
11439     wmb();
11440 }
11441
11442 static int
11443 bxe_process_kill(struct bxe_softc *sc,
11444                  uint8_t          global)
11445 {
11446     int cnt = 1000;
11447     uint32_t val = 0;
11448     uint32_t sr_cnt, blk_cnt, port_is_idle_0, port_is_idle_1, pgl_exp_rom2;
11449     uint32_t tags_63_32 = 0;
11450
11451     /* Empty the Tetris buffer, wait for 1s */
11452     do {
11453         sr_cnt  = REG_RD(sc, PXP2_REG_RD_SR_CNT);
11454         blk_cnt = REG_RD(sc, PXP2_REG_RD_BLK_CNT);
11455         port_is_idle_0 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_0);
11456         port_is_idle_1 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_1);
11457         pgl_exp_rom2 = REG_RD(sc, PXP2_REG_PGL_EXP_ROM2);
11458         if (CHIP_IS_E3(sc)) {
11459             tags_63_32 = REG_RD(sc, PGLUE_B_REG_TAGS_63_32);
11460         }
11461
11462         if ((sr_cnt == 0x7e) && (blk_cnt == 0xa0) &&
11463             ((port_is_idle_0 & 0x1) == 0x1) &&
11464             ((port_is_idle_1 & 0x1) == 0x1) &&
11465             (pgl_exp_rom2 == 0xffffffff) &&
11466             (!CHIP_IS_E3(sc) || (tags_63_32 == 0xffffffff)))
11467             break;
11468         DELAY(1000);
11469     } while (cnt-- > 0);
11470
11471     if (cnt <= 0) {
11472         BLOGE(sc, "ERROR: Tetris buffer didn't get empty or there "
11473                   "are still outstanding read requests after 1s! "
11474                   "sr_cnt=0x%08x, blk_cnt=0x%08x, port_is_idle_0=0x%08x, "
11475                   "port_is_idle_1=0x%08x, pgl_exp_rom2=0x%08x\n",
11476               sr_cnt, blk_cnt, port_is_idle_0,
11477               port_is_idle_1, pgl_exp_rom2);
11478         return (-1);
11479     }
11480
11481     mb();
11482
11483     /* Close gates #2, #3 and #4 */
11484     bxe_set_234_gates(sc, TRUE);
11485
11486     /* Poll for IGU VQs for 57712 and newer chips */
11487     if (!CHIP_IS_E1x(sc) && bxe_er_poll_igu_vq(sc)) {
11488         return (-1);
11489     }
11490
11491     /* XXX indicate that "process kill" is in progress to MCP */
11492
11493     /* clear "unprepared" bit */
11494     REG_WR(sc, MISC_REG_UNPREPARED, 0);
11495     mb();
11496
11497     /* Make sure all is written to the chip before the reset */
11498     wmb();
11499
11500     /*
11501      * Wait for 1ms to empty GLUE and PCI-E core queues,
11502      * PSWHST, GRC and PSWRD Tetris buffer.
11503      */
11504     DELAY(1000);
11505
11506     /* Prepare to chip reset: */
11507     /* MCP */
11508     if (global) {
11509         bxe_reset_mcp_prep(sc, &val);
11510     }
11511
11512     /* PXP */
11513     bxe_pxp_prep(sc);
11514     mb();
11515
11516     /* reset the chip */
11517     bxe_process_kill_chip_reset(sc, global);
11518     mb();
11519
11520     /* clear errors in PGB */
11521     if (!CHIP_IS_E1(sc))
11522         REG_WR(sc, PGLUE_B_REG_LATCHED_ERRORS_CLR, 0x7f);
11523
11524     /* Recover after reset: */
11525     /* MCP */
11526     if (global && bxe_reset_mcp_comp(sc, val)) {
11527         return (-1);
11528     }
11529
11530     /* XXX add resetting the NO_MCP mode DB here */
11531
11532     /* Open the gates #2, #3 and #4 */
11533     bxe_set_234_gates(sc, FALSE);
11534
11535     /* XXX
11536      * IGU/AEU preparation bring back the AEU/IGU to a reset state
11537      * re-enable attentions
11538      */
11539
11540     return (0);
11541 }
11542
11543 static int
11544 bxe_leader_reset(struct bxe_softc *sc)
11545 {
11546     int rc = 0;
11547     uint8_t global = bxe_reset_is_global(sc);
11548     uint32_t load_code;
11549
11550     /*
11551      * If not going to reset MCP, load "fake" driver to reset HW while
11552      * driver is owner of the HW.
11553      */
11554     if (!global && !BXE_NOMCP(sc)) {
11555         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
11556                                    DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
11557         if (!load_code) {
11558             BLOGE(sc, "MCP response failure, aborting\n");
11559             rc = -1;
11560             goto exit_leader_reset;
11561         }
11562
11563         if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
11564             (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
11565             BLOGE(sc, "MCP unexpected response, aborting\n");
11566             rc = -1;
11567             goto exit_leader_reset2;
11568         }
11569
11570         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
11571         if (!load_code) {
11572             BLOGE(sc, "MCP response failure, aborting\n");
11573             rc = -1;
11574             goto exit_leader_reset2;
11575         }
11576     }
11577
11578     /* try to recover after the failure */
11579     if (bxe_process_kill(sc, global)) {
11580         BLOGE(sc, "Something bad occurred on engine %d!\n", SC_PATH(sc));
11581         rc = -1;
11582         goto exit_leader_reset2;
11583     }
11584
11585     /*
11586      * Clear the RESET_IN_PROGRESS and RESET_GLOBAL bits and update the driver
11587      * state.
11588      */
11589     bxe_set_reset_done(sc);
11590     if (global) {
11591         bxe_clear_reset_global(sc);
11592     }
11593
11594 exit_leader_reset2:
11595
11596     /* unload "fake driver" if it was loaded */
11597     if (!global && !BXE_NOMCP(sc)) {
11598         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
11599         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
11600     }
11601
11602 exit_leader_reset:
11603
11604     sc->is_leader = 0;
11605     bxe_release_leader_lock(sc);
11606
11607     mb();
11608     return (rc);
11609 }
11610
11611 /*
11612  * prepare INIT transition, parameters configured:
11613  *   - HC configuration
11614  *   - Queue's CDU context
11615  */
11616 static void
11617 bxe_pf_q_prep_init(struct bxe_softc               *sc,
11618                    struct bxe_fastpath            *fp,
11619                    struct ecore_queue_init_params *init_params)
11620 {
11621     uint8_t cos;
11622     int cxt_index, cxt_offset;
11623
11624     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->rx.flags);
11625     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->tx.flags);
11626
11627     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->rx.flags);
11628     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->tx.flags);
11629
11630     /* HC rate */
11631     init_params->rx.hc_rate =
11632         sc->hc_rx_ticks ? (1000000 / sc->hc_rx_ticks) : 0;
11633     init_params->tx.hc_rate =
11634         sc->hc_tx_ticks ? (1000000 / sc->hc_tx_ticks) : 0;
11635
11636     /* FW SB ID */
11637     init_params->rx.fw_sb_id = init_params->tx.fw_sb_id = fp->fw_sb_id;
11638
11639     /* CQ index among the SB indices */
11640     init_params->rx.sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11641     init_params->tx.sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS;
11642
11643     /* set maximum number of COSs supported by this queue */
11644     init_params->max_cos = sc->max_cos;
11645
11646     BLOGD(sc, DBG_LOAD, "fp %d setting queue params max cos to %d\n",
11647           fp->index, init_params->max_cos);
11648
11649     /* set the context pointers queue object */
11650     for (cos = FIRST_TX_COS_INDEX; cos < init_params->max_cos; cos++) {
11651         /* XXX change index/cid here if ever support multiple tx CoS */
11652         /* fp->txdata[cos]->cid */
11653         cxt_index = fp->index / ILT_PAGE_CIDS;
11654         cxt_offset = fp->index - (cxt_index * ILT_PAGE_CIDS);
11655         init_params->cxts[cos] = &sc->context[cxt_index].vcxt[cxt_offset].eth;
11656     }
11657 }
11658
11659 /* set flags that are common for the Tx-only and not normal connections */
11660 static unsigned long
11661 bxe_get_common_flags(struct bxe_softc    *sc,
11662                      struct bxe_fastpath *fp,
11663                      uint8_t             zero_stats)
11664 {
11665     unsigned long flags = 0;
11666
11667     /* PF driver will always initialize the Queue to an ACTIVE state */
11668     bxe_set_bit(ECORE_Q_FLG_ACTIVE, &flags);
11669
11670     /*
11671      * tx only connections collect statistics (on the same index as the
11672      * parent connection). The statistics are zeroed when the parent
11673      * connection is initialized.
11674      */
11675
11676     bxe_set_bit(ECORE_Q_FLG_STATS, &flags);
11677     if (zero_stats) {
11678         bxe_set_bit(ECORE_Q_FLG_ZERO_STATS, &flags);
11679     }
11680
11681     /*
11682      * tx only connections can support tx-switching, though their
11683      * CoS-ness doesn't survive the loopback
11684      */
11685     if (sc->flags & BXE_TX_SWITCHING) {
11686         bxe_set_bit(ECORE_Q_FLG_TX_SWITCH, &flags);
11687     }
11688
11689     bxe_set_bit(ECORE_Q_FLG_PCSUM_ON_PKT, &flags);
11690
11691     return (flags);
11692 }
11693
11694 static unsigned long
11695 bxe_get_q_flags(struct bxe_softc    *sc,
11696                 struct bxe_fastpath *fp,
11697                 uint8_t             leading)
11698 {
11699     unsigned long flags = 0;
11700
11701     if (IS_MF_SD(sc)) {
11702         bxe_set_bit(ECORE_Q_FLG_OV, &flags);
11703     }
11704
11705     if (sc->ifnet->if_capenable & IFCAP_LRO) {
11706         bxe_set_bit(ECORE_Q_FLG_TPA, &flags);
11707         bxe_set_bit(ECORE_Q_FLG_TPA_IPV6, &flags);
11708 #if 0
11709         if (fp->mode == TPA_MODE_GRO)
11710             __set_bit(ECORE_Q_FLG_TPA_GRO, &flags);
11711 #endif
11712     }
11713
11714     if (leading) {
11715         bxe_set_bit(ECORE_Q_FLG_LEADING_RSS, &flags);
11716         bxe_set_bit(ECORE_Q_FLG_MCAST, &flags);
11717     }
11718
11719     bxe_set_bit(ECORE_Q_FLG_VLAN, &flags);
11720
11721 #if 0
11722     /* configure silent vlan removal */
11723     if (IS_MF_AFEX(sc)) {
11724         bxe_set_bit(ECORE_Q_FLG_SILENT_VLAN_REM, &flags);
11725     }
11726 #endif
11727
11728     /* merge with common flags */
11729     return (flags | bxe_get_common_flags(sc, fp, TRUE));
11730 }
11731
11732 static void
11733 bxe_pf_q_prep_general(struct bxe_softc                  *sc,
11734                       struct bxe_fastpath               *fp,
11735                       struct ecore_general_setup_params *gen_init,
11736                       uint8_t                           cos)
11737 {
11738     gen_init->stat_id = bxe_stats_id(fp);
11739     gen_init->spcl_id = fp->cl_id;
11740     gen_init->mtu = sc->mtu;
11741     gen_init->cos = cos;
11742 }
11743
11744 static void
11745 bxe_pf_rx_q_prep(struct bxe_softc              *sc,
11746                  struct bxe_fastpath           *fp,
11747                  struct rxq_pause_params       *pause,
11748                  struct ecore_rxq_setup_params *rxq_init)
11749 {
11750     uint8_t max_sge = 0;
11751     uint16_t sge_sz = 0;
11752     uint16_t tpa_agg_size = 0;
11753
11754     pause->sge_th_lo = SGE_TH_LO(sc);
11755     pause->sge_th_hi = SGE_TH_HI(sc);
11756
11757     /* validate SGE ring has enough to cross high threshold */
11758     if (sc->dropless_fc &&
11759             (pause->sge_th_hi + FW_PREFETCH_CNT) >
11760             (RX_SGE_USABLE_PER_PAGE * RX_SGE_NUM_PAGES)) {
11761         BLOGW(sc, "sge ring threshold limit\n");
11762     }
11763
11764     /* minimum max_aggregation_size is 2*MTU (two full buffers) */
11765     tpa_agg_size = (2 * sc->mtu);
11766     if (tpa_agg_size < sc->max_aggregation_size) {
11767         tpa_agg_size = sc->max_aggregation_size;
11768     }
11769
11770     max_sge = SGE_PAGE_ALIGN(sc->mtu) >> SGE_PAGE_SHIFT;
11771     max_sge = ((max_sge + PAGES_PER_SGE - 1) &
11772                    (~(PAGES_PER_SGE - 1))) >> PAGES_PER_SGE_SHIFT;
11773     sge_sz = (uint16_t)min(SGE_PAGES, 0xffff);
11774
11775     /* pause - not for e1 */
11776     if (!CHIP_IS_E1(sc)) {
11777         pause->bd_th_lo = BD_TH_LO(sc);
11778         pause->bd_th_hi = BD_TH_HI(sc);
11779
11780         pause->rcq_th_lo = RCQ_TH_LO(sc);
11781         pause->rcq_th_hi = RCQ_TH_HI(sc);
11782
11783         /* validate rings have enough entries to cross high thresholds */
11784         if (sc->dropless_fc &&
11785             pause->bd_th_hi + FW_PREFETCH_CNT >
11786             sc->rx_ring_size) {
11787             BLOGW(sc, "rx bd ring threshold limit\n");
11788         }
11789
11790         if (sc->dropless_fc &&
11791             pause->rcq_th_hi + FW_PREFETCH_CNT >
11792             RCQ_NUM_PAGES * RCQ_USABLE_PER_PAGE) {
11793             BLOGW(sc, "rcq ring threshold limit\n");
11794         }
11795
11796         pause->pri_map = 1;
11797     }
11798
11799     /* rxq setup */
11800     rxq_init->dscr_map   = fp->rx_dma.paddr;
11801     rxq_init->sge_map    = fp->rx_sge_dma.paddr;
11802     rxq_init->rcq_map    = fp->rcq_dma.paddr;
11803     rxq_init->rcq_np_map = (fp->rcq_dma.paddr + BCM_PAGE_SIZE);
11804
11805     /*
11806      * This should be a maximum number of data bytes that may be
11807      * placed on the BD (not including paddings).
11808      */
11809     rxq_init->buf_sz = (fp->rx_buf_size -
11810                         IP_HEADER_ALIGNMENT_PADDING);
11811
11812     rxq_init->cl_qzone_id     = fp->cl_qzone_id;
11813     rxq_init->tpa_agg_sz      = tpa_agg_size;
11814     rxq_init->sge_buf_sz      = sge_sz;
11815     rxq_init->max_sges_pkt    = max_sge;
11816     rxq_init->rss_engine_id   = SC_FUNC(sc);
11817     rxq_init->mcast_engine_id = SC_FUNC(sc);
11818
11819     /*
11820      * Maximum number or simultaneous TPA aggregation for this Queue.
11821      * For PF Clients it should be the maximum available number.
11822      * VF driver(s) may want to define it to a smaller value.
11823      */
11824     rxq_init->max_tpa_queues = MAX_AGG_QS(sc);
11825
11826     rxq_init->cache_line_log = BXE_RX_ALIGN_SHIFT;
11827     rxq_init->fw_sb_id = fp->fw_sb_id;
11828
11829     rxq_init->sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11830
11831     /*
11832      * configure silent vlan removal
11833      * if multi function mode is afex, then mask default vlan
11834      */
11835     if (IS_MF_AFEX(sc)) {
11836         rxq_init->silent_removal_value =
11837             sc->devinfo.mf_info.afex_def_vlan_tag;
11838         rxq_init->silent_removal_mask = EVL_VLID_MASK;
11839     }
11840 }
11841
11842 static void
11843 bxe_pf_tx_q_prep(struct bxe_softc              *sc,
11844                  struct bxe_fastpath           *fp,
11845                  struct ecore_txq_setup_params *txq_init,
11846                  uint8_t                       cos)
11847 {
11848     /*
11849      * XXX If multiple CoS is ever supported then each fastpath structure
11850      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
11851      * fp->txdata[cos]->tx_dma.paddr;
11852      */
11853     txq_init->dscr_map     = fp->tx_dma.paddr;
11854     txq_init->sb_cq_index  = HC_INDEX_ETH_FIRST_TX_CQ_CONS + cos;
11855     txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
11856     txq_init->fw_sb_id     = fp->fw_sb_id;
11857
11858     /*
11859      * set the TSS leading client id for TX classfication to the
11860      * leading RSS client id
11861      */
11862     txq_init->tss_leading_cl_id = BXE_FP(sc, 0, cl_id);
11863 }
11864
11865 /*
11866  * This function performs 2 steps in a queue state machine:
11867  *   1) RESET->INIT
11868  *   2) INIT->SETUP
11869  */
11870 static int
11871 bxe_setup_queue(struct bxe_softc    *sc,
11872                 struct bxe_fastpath *fp,
11873                 uint8_t             leading)
11874 {
11875     struct ecore_queue_state_params q_params = { NULL };
11876     struct ecore_queue_setup_params *setup_params =
11877                         &q_params.params.setup;
11878 #if 0
11879     struct ecore_queue_setup_tx_only_params *tx_only_params =
11880                         &q_params.params.tx_only;
11881     uint8_t tx_index;
11882 #endif
11883     int rc;
11884
11885     BLOGD(sc, DBG_LOAD, "setting up queue %d\n", fp->index);
11886
11887     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
11888
11889     q_params.q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
11890
11891     /* we want to wait for completion in this context */
11892     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
11893
11894     /* prepare the INIT parameters */
11895     bxe_pf_q_prep_init(sc, fp, &q_params.params.init);
11896
11897     /* Set the command */
11898     q_params.cmd = ECORE_Q_CMD_INIT;
11899
11900     /* Change the state to INIT */
11901     rc = ecore_queue_state_change(sc, &q_params);
11902     if (rc) {
11903         BLOGE(sc, "Queue(%d) INIT failed\n", fp->index);
11904         return (rc);
11905     }
11906
11907     BLOGD(sc, DBG_LOAD, "init complete\n");
11908
11909     /* now move the Queue to the SETUP state */
11910     memset(setup_params, 0, sizeof(*setup_params));
11911
11912     /* set Queue flags */
11913     setup_params->flags = bxe_get_q_flags(sc, fp, leading);
11914
11915     /* set general SETUP parameters */
11916     bxe_pf_q_prep_general(sc, fp, &setup_params->gen_params,
11917                           FIRST_TX_COS_INDEX);
11918
11919     bxe_pf_rx_q_prep(sc, fp,
11920                      &setup_params->pause_params,
11921                      &setup_params->rxq_params);
11922
11923     bxe_pf_tx_q_prep(sc, fp,
11924                      &setup_params->txq_params,
11925                      FIRST_TX_COS_INDEX);
11926
11927     /* Set the command */
11928     q_params.cmd = ECORE_Q_CMD_SETUP;
11929
11930     /* change the state to SETUP */
11931     rc = ecore_queue_state_change(sc, &q_params);
11932     if (rc) {
11933         BLOGE(sc, "Queue(%d) SETUP failed\n", fp->index);
11934         return (rc);
11935     }
11936
11937 #if 0
11938     /* loop through the relevant tx-only indices */
11939     for (tx_index = FIRST_TX_ONLY_COS_INDEX;
11940          tx_index < sc->max_cos;
11941          tx_index++) {
11942         /* prepare and send tx-only ramrod*/
11943         rc = bxe_setup_tx_only(sc, fp, &q_params,
11944                                tx_only_params, tx_index, leading);
11945         if (rc) {
11946             BLOGE(sc, "Queue(%d.%d) TX_ONLY_SETUP failed\n",
11947                   fp->index, tx_index);
11948             return (rc);
11949         }
11950     }
11951 #endif
11952
11953     return (rc);
11954 }
11955
11956 static int
11957 bxe_setup_leading(struct bxe_softc *sc)
11958 {
11959     return (bxe_setup_queue(sc, &sc->fp[0], TRUE));
11960 }
11961
11962 static int
11963 bxe_config_rss_pf(struct bxe_softc            *sc,
11964                   struct ecore_rss_config_obj *rss_obj,
11965                   uint8_t                     config_hash)
11966 {
11967     struct ecore_config_rss_params params = { NULL };
11968     int i;
11969
11970     /*
11971      * Although RSS is meaningless when there is a single HW queue we
11972      * still need it enabled in order to have HW Rx hash generated.
11973      */
11974
11975     params.rss_obj = rss_obj;
11976
11977     bxe_set_bit(RAMROD_COMP_WAIT, &params.ramrod_flags);
11978
11979     bxe_set_bit(ECORE_RSS_MODE_REGULAR, &params.rss_flags);
11980
11981     /* RSS configuration */
11982     bxe_set_bit(ECORE_RSS_IPV4, &params.rss_flags);
11983     bxe_set_bit(ECORE_RSS_IPV4_TCP, &params.rss_flags);
11984     bxe_set_bit(ECORE_RSS_IPV6, &params.rss_flags);
11985     bxe_set_bit(ECORE_RSS_IPV6_TCP, &params.rss_flags);
11986     if (rss_obj->udp_rss_v4) {
11987         bxe_set_bit(ECORE_RSS_IPV4_UDP, &params.rss_flags);
11988     }
11989     if (rss_obj->udp_rss_v6) {
11990         bxe_set_bit(ECORE_RSS_IPV6_UDP, &params.rss_flags);
11991     }
11992
11993     /* Hash bits */
11994     params.rss_result_mask = MULTI_MASK;
11995
11996     memcpy(params.ind_table, rss_obj->ind_table, sizeof(params.ind_table));
11997
11998     if (config_hash) {
11999         /* RSS keys */
12000         for (i = 0; i < sizeof(params.rss_key) / 4; i++) {
12001             params.rss_key[i] = arc4random();
12002         }
12003
12004         bxe_set_bit(ECORE_RSS_SET_SRCH, &params.rss_flags);
12005     }
12006
12007     return (ecore_config_rss(sc, &params));
12008 }
12009
12010 static int
12011 bxe_config_rss_eth(struct bxe_softc *sc,
12012                    uint8_t          config_hash)
12013 {
12014     return (bxe_config_rss_pf(sc, &sc->rss_conf_obj, config_hash));
12015 }
12016
12017 static int
12018 bxe_init_rss_pf(struct bxe_softc *sc)
12019 {
12020     uint8_t num_eth_queues = BXE_NUM_ETH_QUEUES(sc);
12021     int i;
12022
12023     /*
12024      * Prepare the initial contents of the indirection table if
12025      * RSS is enabled
12026      */
12027     for (i = 0; i < sizeof(sc->rss_conf_obj.ind_table); i++) {
12028         sc->rss_conf_obj.ind_table[i] =
12029             (sc->fp->cl_id + (i % num_eth_queues));
12030     }
12031
12032     if (sc->udp_rss) {
12033         sc->rss_conf_obj.udp_rss_v4 = sc->rss_conf_obj.udp_rss_v6 = 1;
12034     }
12035
12036     /*
12037      * For 57710 and 57711 SEARCHER configuration (rss_keys) is
12038      * per-port, so if explicit configuration is needed, do it only
12039      * for a PMF.
12040      *
12041      * For 57712 and newer it's a per-function configuration.
12042      */
12043     return (bxe_config_rss_eth(sc, sc->port.pmf || !CHIP_IS_E1x(sc)));
12044 }
12045
12046 static int
12047 bxe_set_mac_one(struct bxe_softc          *sc,
12048                 uint8_t                   *mac,
12049                 struct ecore_vlan_mac_obj *obj,
12050                 uint8_t                   set,
12051                 int                       mac_type,
12052                 unsigned long             *ramrod_flags)
12053 {
12054     struct ecore_vlan_mac_ramrod_params ramrod_param;
12055     int rc;
12056
12057     memset(&ramrod_param, 0, sizeof(ramrod_param));
12058
12059     /* fill in general parameters */
12060     ramrod_param.vlan_mac_obj = obj;
12061     ramrod_param.ramrod_flags = *ramrod_flags;
12062
12063     /* fill a user request section if needed */
12064     if (!bxe_test_bit(RAMROD_CONT, ramrod_flags)) {
12065         memcpy(ramrod_param.user_req.u.mac.mac, mac, ETH_ALEN);
12066
12067         bxe_set_bit(mac_type, &ramrod_param.user_req.vlan_mac_flags);
12068
12069         /* Set the command: ADD or DEL */
12070         ramrod_param.user_req.cmd = (set) ? ECORE_VLAN_MAC_ADD :
12071                                             ECORE_VLAN_MAC_DEL;
12072     }
12073
12074     rc = ecore_config_vlan_mac(sc, &ramrod_param);
12075
12076     if (rc == ECORE_EXISTS) {
12077         BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12078         /* do not treat adding same MAC as error */
12079         rc = 0;
12080     } else if (rc < 0) {
12081         BLOGE(sc, "%s MAC failed (%d)\n", (set ? "Set" : "Delete"), rc);
12082     }
12083
12084     return (rc);
12085 }
12086
12087 static int
12088 bxe_set_eth_mac(struct bxe_softc *sc,
12089                 uint8_t          set)
12090 {
12091     unsigned long ramrod_flags = 0;
12092
12093     BLOGD(sc, DBG_LOAD, "Adding Ethernet MAC\n");
12094
12095     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
12096
12097     /* Eth MAC is set on RSS leading client (fp[0]) */
12098     return (bxe_set_mac_one(sc, sc->link_params.mac_addr,
12099                             &sc->sp_objs->mac_obj,
12100                             set, ECORE_ETH_MAC, &ramrod_flags));
12101 }
12102
12103 #if 0
12104 static void
12105 bxe_update_max_mf_config(struct bxe_softc *sc,
12106                          uint32_t         value)
12107 {
12108     /* load old values */
12109     uint32_t mf_cfg = sc->devinfo.mf_info.mf_config[SC_VN(sc)];
12110
12111     if (value != bxe_extract_max_cfg(sc, mf_cfg)) {
12112         /* leave all but MAX value */
12113         mf_cfg &= ~FUNC_MF_CFG_MAX_BW_MASK;
12114
12115         /* set new MAX value */
12116         mf_cfg |= ((value << FUNC_MF_CFG_MAX_BW_SHIFT) &
12117                    FUNC_MF_CFG_MAX_BW_MASK);
12118
12119         bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW, mf_cfg);
12120     }
12121 }
12122 #endif
12123
12124 static int
12125 bxe_get_cur_phy_idx(struct bxe_softc *sc)
12126 {
12127     uint32_t sel_phy_idx = 0;
12128
12129     if (sc->link_params.num_phys <= 1) {
12130         return (ELINK_INT_PHY);
12131     }
12132
12133     if (sc->link_vars.link_up) {
12134         sel_phy_idx = ELINK_EXT_PHY1;
12135         /* In case link is SERDES, check if the ELINK_EXT_PHY2 is the one */
12136         if ((sc->link_vars.link_status & LINK_STATUS_SERDES_LINK) &&
12137             (sc->link_params.phy[ELINK_EXT_PHY2].supported &
12138              ELINK_SUPPORTED_FIBRE))
12139             sel_phy_idx = ELINK_EXT_PHY2;
12140     } else {
12141         switch (elink_phy_selection(&sc->link_params)) {
12142         case PORT_HW_CFG_PHY_SELECTION_HARDWARE_DEFAULT:
12143         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY:
12144         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY_PRIORITY:
12145                sel_phy_idx = ELINK_EXT_PHY1;
12146                break;
12147         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY:
12148         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY_PRIORITY:
12149                sel_phy_idx = ELINK_EXT_PHY2;
12150                break;
12151         }
12152     }
12153
12154     return (sel_phy_idx);
12155 }
12156
12157 static int
12158 bxe_get_link_cfg_idx(struct bxe_softc *sc)
12159 {
12160     uint32_t sel_phy_idx = bxe_get_cur_phy_idx(sc);
12161
12162     /*
12163      * The selected activated PHY is always after swapping (in case PHY
12164      * swapping is enabled). So when swapping is enabled, we need to reverse
12165      * the configuration
12166      */
12167
12168     if (sc->link_params.multi_phy_config & PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
12169         if (sel_phy_idx == ELINK_EXT_PHY1)
12170             sel_phy_idx = ELINK_EXT_PHY2;
12171         else if (sel_phy_idx == ELINK_EXT_PHY2)
12172             sel_phy_idx = ELINK_EXT_PHY1;
12173     }
12174
12175     return (ELINK_LINK_CONFIG_IDX(sel_phy_idx));
12176 }
12177
12178 static void
12179 bxe_set_requested_fc(struct bxe_softc *sc)
12180 {
12181     /*
12182      * Initialize link parameters structure variables
12183      * It is recommended to turn off RX FC for jumbo frames
12184      * for better performance
12185      */
12186     if (CHIP_IS_E1x(sc) && (sc->mtu > 5000)) {
12187         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_TX;
12188     } else {
12189         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_BOTH;
12190     }
12191 }
12192
12193 static void
12194 bxe_calc_fc_adv(struct bxe_softc *sc)
12195 {
12196     uint8_t cfg_idx = bxe_get_link_cfg_idx(sc);
12197     switch (sc->link_vars.ieee_fc &
12198             MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
12199     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
12200     default:
12201         sc->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
12202                                            ADVERTISED_Pause);
12203         break;
12204
12205     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
12206         sc->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
12207                                           ADVERTISED_Pause);
12208         break;
12209
12210     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
12211         sc->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
12212         break;
12213     }
12214 }
12215
12216 static uint16_t
12217 bxe_get_mf_speed(struct bxe_softc *sc)
12218 {
12219     uint16_t line_speed = sc->link_vars.line_speed;
12220     if (IS_MF(sc)) {
12221         uint16_t maxCfg =
12222             bxe_extract_max_cfg(sc, sc->devinfo.mf_info.mf_config[SC_VN(sc)]);
12223
12224         /* calculate the current MAX line speed limit for the MF devices */
12225         if (IS_MF_SI(sc)) {
12226             line_speed = (line_speed * maxCfg) / 100;
12227         } else { /* SD mode */
12228             uint16_t vn_max_rate = maxCfg * 100;
12229
12230             if (vn_max_rate < line_speed) {
12231                 line_speed = vn_max_rate;
12232             }
12233         }
12234     }
12235
12236     return (line_speed);
12237 }
12238
12239 static void
12240 bxe_fill_report_data(struct bxe_softc            *sc,
12241                      struct bxe_link_report_data *data)
12242 {
12243     uint16_t line_speed = bxe_get_mf_speed(sc);
12244
12245     memset(data, 0, sizeof(*data));
12246
12247     /* fill the report data with the effective line speed */
12248     data->line_speed = line_speed;
12249
12250     /* Link is down */
12251     if (!sc->link_vars.link_up || (sc->flags & BXE_MF_FUNC_DIS)) {
12252         bxe_set_bit(BXE_LINK_REPORT_LINK_DOWN, &data->link_report_flags);
12253     }
12254
12255     /* Full DUPLEX */
12256     if (sc->link_vars.duplex == DUPLEX_FULL) {
12257         bxe_set_bit(BXE_LINK_REPORT_FULL_DUPLEX, &data->link_report_flags);
12258     }
12259
12260     /* Rx Flow Control is ON */
12261     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_RX) {
12262         bxe_set_bit(BXE_LINK_REPORT_RX_FC_ON, &data->link_report_flags);
12263     }
12264
12265     /* Tx Flow Control is ON */
12266     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
12267         bxe_set_bit(BXE_LINK_REPORT_TX_FC_ON, &data->link_report_flags);
12268     }
12269 }
12270
12271 /* report link status to OS, should be called under phy_lock */
12272 static void
12273 bxe_link_report_locked(struct bxe_softc *sc)
12274 {
12275     struct bxe_link_report_data cur_data;
12276
12277     /* reread mf_cfg */
12278     if (IS_PF(sc) && !CHIP_IS_E1(sc)) {
12279         bxe_read_mf_cfg(sc);
12280     }
12281
12282     /* Read the current link report info */
12283     bxe_fill_report_data(sc, &cur_data);
12284
12285     /* Don't report link down or exactly the same link status twice */
12286     if (!memcmp(&cur_data, &sc->last_reported_link, sizeof(cur_data)) ||
12287         (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12288                       &sc->last_reported_link.link_report_flags) &&
12289          bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12290                       &cur_data.link_report_flags))) {
12291         return;
12292     }
12293
12294     sc->link_cnt++;
12295
12296     /* report new link params and remember the state for the next time */
12297     memcpy(&sc->last_reported_link, &cur_data, sizeof(cur_data));
12298
12299     if (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12300                      &cur_data.link_report_flags)) {
12301         if_link_state_change(sc->ifnet, LINK_STATE_DOWN);
12302         BLOGI(sc, "NIC Link is Down\n");
12303     } else {
12304         const char *duplex;
12305         const char *flow;
12306
12307         if (bxe_test_and_clear_bit(BXE_LINK_REPORT_FULL_DUPLEX,
12308                                    &cur_data.link_report_flags)) {
12309             duplex = "full";
12310         } else {
12311             duplex = "half";
12312         }
12313
12314         /*
12315          * Handle the FC at the end so that only these flags would be
12316          * possibly set. This way we may easily check if there is no FC
12317          * enabled.
12318          */
12319         if (cur_data.link_report_flags) {
12320             if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12321                              &cur_data.link_report_flags) &&
12322                 bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12323                              &cur_data.link_report_flags)) {
12324                 flow = "ON - receive & transmit";
12325             } else if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12326                                     &cur_data.link_report_flags) &&
12327                        !bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12328                                      &cur_data.link_report_flags)) {
12329                 flow = "ON - receive";
12330             } else if (!bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12331                                      &cur_data.link_report_flags) &&
12332                        bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12333                                     &cur_data.link_report_flags)) {
12334                 flow = "ON - transmit";
12335             } else {
12336                 flow = "none"; /* possible? */
12337             }
12338         } else {
12339             flow = "none";
12340         }
12341
12342         if_link_state_change(sc->ifnet, LINK_STATE_UP);
12343         BLOGI(sc, "NIC Link is Up, %d Mbps %s duplex, Flow control: %s\n",
12344               cur_data.line_speed, duplex, flow);
12345     }
12346 }
12347
12348 static void
12349 bxe_link_report(struct bxe_softc *sc)
12350 {
12351     bxe_acquire_phy_lock(sc);
12352     bxe_link_report_locked(sc);
12353     bxe_release_phy_lock(sc);
12354 }
12355
12356 static void
12357 bxe_link_status_update(struct bxe_softc *sc)
12358 {
12359     if (sc->state != BXE_STATE_OPEN) {
12360         return;
12361     }
12362
12363 #if 0
12364     /* read updated dcb configuration */
12365     if (IS_PF(sc))
12366         bxe_dcbx_pmf_update(sc);
12367 #endif
12368
12369     if (IS_PF(sc) && !CHIP_REV_IS_SLOW(sc)) {
12370         elink_link_status_update(&sc->link_params, &sc->link_vars);
12371     } else {
12372         sc->port.supported[0] |= (ELINK_SUPPORTED_10baseT_Half |
12373                                   ELINK_SUPPORTED_10baseT_Full |
12374                                   ELINK_SUPPORTED_100baseT_Half |
12375                                   ELINK_SUPPORTED_100baseT_Full |
12376                                   ELINK_SUPPORTED_1000baseT_Full |
12377                                   ELINK_SUPPORTED_2500baseX_Full |
12378                                   ELINK_SUPPORTED_10000baseT_Full |
12379                                   ELINK_SUPPORTED_TP |
12380                                   ELINK_SUPPORTED_FIBRE |
12381                                   ELINK_SUPPORTED_Autoneg |
12382                                   ELINK_SUPPORTED_Pause |
12383                                   ELINK_SUPPORTED_Asym_Pause);
12384         sc->port.advertising[0] = sc->port.supported[0];
12385
12386         sc->link_params.sc                = sc;
12387         sc->link_params.port              = SC_PORT(sc);
12388         sc->link_params.req_duplex[0]     = DUPLEX_FULL;
12389         sc->link_params.req_flow_ctrl[0]  = ELINK_FLOW_CTRL_NONE;
12390         sc->link_params.req_line_speed[0] = SPEED_10000;
12391         sc->link_params.speed_cap_mask[0] = 0x7f0000;
12392         sc->link_params.switch_cfg        = ELINK_SWITCH_CFG_10G;
12393
12394         if (CHIP_REV_IS_FPGA(sc)) {
12395             sc->link_vars.mac_type    = ELINK_MAC_TYPE_EMAC;
12396             sc->link_vars.line_speed  = ELINK_SPEED_1000;
12397             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12398                                          LINK_STATUS_SPEED_AND_DUPLEX_1000TFD);
12399         } else {
12400             sc->link_vars.mac_type    = ELINK_MAC_TYPE_BMAC;
12401             sc->link_vars.line_speed  = ELINK_SPEED_10000;
12402             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12403                                          LINK_STATUS_SPEED_AND_DUPLEX_10GTFD);
12404         }
12405
12406         sc->link_vars.link_up = 1;
12407
12408         sc->link_vars.duplex    = DUPLEX_FULL;
12409         sc->link_vars.flow_ctrl = ELINK_FLOW_CTRL_NONE;
12410
12411         if (IS_PF(sc)) {
12412             REG_WR(sc, NIG_REG_EGRESS_DRAIN0_MODE + sc->link_params.port*4, 0);
12413             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12414             bxe_link_report(sc);
12415         }
12416     }
12417
12418     if (IS_PF(sc)) {
12419         if (sc->link_vars.link_up) {
12420             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12421         } else {
12422             bxe_stats_handle(sc, STATS_EVENT_STOP);
12423         }
12424         bxe_link_report(sc);
12425     } else {
12426         bxe_link_report(sc);
12427         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12428     }
12429 }
12430
12431 static int
12432 bxe_initial_phy_init(struct bxe_softc *sc,
12433                      int              load_mode)
12434 {
12435     int rc, cfg_idx = bxe_get_link_cfg_idx(sc);
12436     uint16_t req_line_speed = sc->link_params.req_line_speed[cfg_idx];
12437     struct elink_params *lp = &sc->link_params;
12438
12439     bxe_set_requested_fc(sc);
12440
12441     if (CHIP_REV_IS_SLOW(sc)) {
12442         uint32_t bond = CHIP_BOND_ID(sc);
12443         uint32_t feat = 0;
12444
12445         if (CHIP_IS_E2(sc) && CHIP_IS_MODE_4_PORT(sc)) {
12446             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12447         } else if (bond & 0x4) {
12448             if (CHIP_IS_E3(sc)) {
12449                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_XMAC;
12450             } else {
12451                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12452             }
12453         } else if (bond & 0x8) {
12454             if (CHIP_IS_E3(sc)) {
12455                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_UMAC;
12456             } else {
12457                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12458             }
12459         }
12460
12461         /* disable EMAC for E3 and above */
12462         if (bond & 0x2) {
12463             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12464         }
12465
12466         sc->link_params.feature_config_flags |= feat;
12467     }
12468
12469     bxe_acquire_phy_lock(sc);
12470
12471     if (load_mode == LOAD_DIAG) {
12472         lp->loopback_mode = ELINK_LOOPBACK_XGXS;
12473         /* Prefer doing PHY loopback at 10G speed, if possible */
12474         if (lp->req_line_speed[cfg_idx] < ELINK_SPEED_10000) {
12475             if (lp->speed_cap_mask[cfg_idx] &
12476                 PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
12477                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_10000;
12478             } else {
12479                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_1000;
12480             }
12481         }
12482     }
12483
12484     if (load_mode == LOAD_LOOPBACK_EXT) {
12485         lp->loopback_mode = ELINK_LOOPBACK_EXT;
12486     }
12487
12488     rc = elink_phy_init(&sc->link_params, &sc->link_vars);
12489
12490     bxe_release_phy_lock(sc);
12491
12492     bxe_calc_fc_adv(sc);
12493
12494     if (sc->link_vars.link_up) {
12495         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12496         bxe_link_report(sc);
12497     }
12498
12499     if (!CHIP_REV_IS_SLOW(sc)) {
12500         bxe_periodic_start(sc);
12501     }
12502
12503     sc->link_params.req_line_speed[cfg_idx] = req_line_speed;
12504     return (rc);
12505 }
12506
12507 /* must be called under IF_ADDR_LOCK */
12508 static int
12509 bxe_init_mcast_macs_list(struct bxe_softc                 *sc,
12510                          struct ecore_mcast_ramrod_params *p)
12511 {
12512     struct ifnet *ifp = sc->ifnet;
12513     int mc_count = 0;
12514     struct ifmultiaddr *ifma;
12515     struct ecore_mcast_list_elem *mc_mac;
12516
12517     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12518         if (ifma->ifma_addr->sa_family != AF_LINK) {
12519             continue;
12520         }
12521
12522         mc_count++;
12523     }
12524
12525     ECORE_LIST_INIT(&p->mcast_list);
12526     p->mcast_list_len = 0;
12527
12528     if (!mc_count) {
12529         return (0);
12530     }
12531
12532     mc_mac = malloc(sizeof(*mc_mac) * mc_count, M_DEVBUF,
12533                     (M_NOWAIT | M_ZERO));
12534     if (!mc_mac) {
12535         BLOGE(sc, "Failed to allocate temp mcast list\n");
12536         return (-1);
12537     }
12538     bzero(mc_mac, (sizeof(*mc_mac) * mc_count));
12539
12540     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12541         if (ifma->ifma_addr->sa_family != AF_LINK) {
12542             continue;
12543         }
12544
12545         mc_mac->mac = (uint8_t *)LLADDR((struct sockaddr_dl *)ifma->ifma_addr);
12546         ECORE_LIST_PUSH_TAIL(&mc_mac->link, &p->mcast_list);
12547
12548         BLOGD(sc, DBG_LOAD,
12549               "Setting MCAST %02X:%02X:%02X:%02X:%02X:%02X\n",
12550               mc_mac->mac[0], mc_mac->mac[1], mc_mac->mac[2],
12551               mc_mac->mac[3], mc_mac->mac[4], mc_mac->mac[5]);
12552
12553         mc_mac++;
12554     }
12555
12556     p->mcast_list_len = mc_count;
12557
12558     return (0);
12559 }
12560
12561 static void
12562 bxe_free_mcast_macs_list(struct ecore_mcast_ramrod_params *p)
12563 {
12564     struct ecore_mcast_list_elem *mc_mac =
12565         ECORE_LIST_FIRST_ENTRY(&p->mcast_list,
12566                                struct ecore_mcast_list_elem,
12567                                link);
12568
12569     if (mc_mac) {
12570         /* only a single free as all mc_macs are in the same heap array */
12571         free(mc_mac, M_DEVBUF);
12572     }
12573 }
12574
12575 static int
12576 bxe_set_mc_list(struct bxe_softc *sc)
12577 {
12578     struct ecore_mcast_ramrod_params rparam = { NULL };
12579     int rc = 0;
12580
12581     rparam.mcast_obj = &sc->mcast_obj;
12582
12583     BXE_MCAST_LOCK(sc);
12584
12585     /* first, clear all configured multicast MACs */
12586     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
12587     if (rc < 0) {
12588         BLOGE(sc, "Failed to clear multicast configuration: %d\n", rc);
12589         BXE_MCAST_UNLOCK(sc);
12590         return (rc);
12591     }
12592
12593     /* configure a new MACs list */
12594     rc = bxe_init_mcast_macs_list(sc, &rparam);
12595     if (rc) {
12596         BLOGE(sc, "Failed to create mcast MACs list (%d)\n", rc);
12597         BXE_MCAST_UNLOCK(sc);
12598         return (rc);
12599     }
12600
12601     /* Now add the new MACs */
12602     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_ADD);
12603     if (rc < 0) {
12604         BLOGE(sc, "Failed to set new mcast config (%d)\n", rc);
12605     }
12606
12607     bxe_free_mcast_macs_list(&rparam);
12608
12609     BXE_MCAST_UNLOCK(sc);
12610
12611     return (rc);
12612 }
12613
12614 static int
12615 bxe_set_uc_list(struct bxe_softc *sc)
12616 {
12617     struct ifnet *ifp = sc->ifnet;
12618     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
12619     struct ifaddr *ifa;
12620     unsigned long ramrod_flags = 0;
12621     int rc;
12622
12623 #if __FreeBSD_version < 800000
12624     IF_ADDR_LOCK(ifp);
12625 #else
12626     if_addr_rlock(ifp);
12627 #endif
12628
12629     /* first schedule a cleanup up of old configuration */
12630     rc = bxe_del_all_macs(sc, mac_obj, ECORE_UC_LIST_MAC, FALSE);
12631     if (rc < 0) {
12632         BLOGE(sc, "Failed to schedule delete of all ETH MACs (%d)\n", rc);
12633 #if __FreeBSD_version < 800000
12634         IF_ADDR_UNLOCK(ifp);
12635 #else
12636         if_addr_runlock(ifp);
12637 #endif
12638         return (rc);
12639     }
12640
12641     ifa = ifp->if_addr;
12642     while (ifa) {
12643         if (ifa->ifa_addr->sa_family != AF_LINK) {
12644             ifa = TAILQ_NEXT(ifa, ifa_link);
12645             continue;
12646         }
12647
12648         rc = bxe_set_mac_one(sc, (uint8_t *)LLADDR((struct sockaddr_dl *)ifa->ifa_addr),
12649                              mac_obj, TRUE, ECORE_UC_LIST_MAC, &ramrod_flags);
12650         if (rc == -EEXIST) {
12651             BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12652             /* do not treat adding same MAC as an error */
12653             rc = 0;
12654         } else if (rc < 0) {
12655             BLOGE(sc, "Failed to schedule ADD operations (%d)\n", rc);
12656 #if __FreeBSD_version < 800000
12657             IF_ADDR_UNLOCK(ifp);
12658 #else
12659             if_addr_runlock(ifp);
12660 #endif
12661             return (rc);
12662         }
12663
12664         ifa = TAILQ_NEXT(ifa, ifa_link);
12665     }
12666
12667 #if __FreeBSD_version < 800000
12668     IF_ADDR_UNLOCK(ifp);
12669 #else
12670     if_addr_runlock(ifp);
12671 #endif
12672
12673     /* Execute the pending commands */
12674     bit_set(&ramrod_flags, RAMROD_CONT);
12675     return (bxe_set_mac_one(sc, NULL, mac_obj, FALSE /* don't care */,
12676                             ECORE_UC_LIST_MAC, &ramrod_flags));
12677 }
12678
12679 static void
12680 bxe_set_rx_mode(struct bxe_softc *sc)
12681 {
12682     struct ifnet *ifp = sc->ifnet;
12683     uint32_t rx_mode = BXE_RX_MODE_NORMAL;
12684
12685     if (sc->state != BXE_STATE_OPEN) {
12686         BLOGD(sc, DBG_SP, "state is %x, returning\n", sc->state);
12687         return;
12688     }
12689
12690     BLOGD(sc, DBG_SP, "ifp->if_flags=0x%x\n", ifp->if_flags);
12691
12692     if (ifp->if_flags & IFF_PROMISC) {
12693         rx_mode = BXE_RX_MODE_PROMISC;
12694     } else if ((ifp->if_flags & IFF_ALLMULTI) ||
12695                ((ifp->if_amcount > BXE_MAX_MULTICAST) &&
12696                 CHIP_IS_E1(sc))) {
12697         rx_mode = BXE_RX_MODE_ALLMULTI;
12698     } else {
12699         if (IS_PF(sc)) {
12700             /* some multicasts */
12701             if (bxe_set_mc_list(sc) < 0) {
12702                 rx_mode = BXE_RX_MODE_ALLMULTI;
12703             }
12704             if (bxe_set_uc_list(sc) < 0) {
12705                 rx_mode = BXE_RX_MODE_PROMISC;
12706             }
12707         }
12708 #if 0
12709         else {
12710             /*
12711              * Configuring mcast to a VF involves sleeping (when we
12712              * wait for the PF's response). Since this function is
12713              * called from a non sleepable context we must schedule
12714              * a work item for this purpose
12715              */
12716             bxe_set_bit(BXE_SP_RTNL_VFPF_MCAST, &sc->sp_rtnl_state);
12717             schedule_delayed_work(&sc->sp_rtnl_task, 0);
12718         }
12719 #endif
12720     }
12721
12722     sc->rx_mode = rx_mode;
12723
12724     /* schedule the rx_mode command */
12725     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
12726         BLOGD(sc, DBG_LOAD, "Scheduled setting rx_mode with ECORE...\n");
12727         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
12728         return;
12729     }
12730
12731     if (IS_PF(sc)) {
12732         bxe_set_storm_rx_mode(sc);
12733     }
12734 #if 0
12735     else {
12736         /*
12737          * Configuring mcast to a VF involves sleeping (when we
12738          * wait for the PF's response). Since this function is
12739          * called from a non sleepable context we must schedule
12740          * a work item for this purpose
12741          */
12742         bxe_set_bit(BXE_SP_RTNL_VFPF_STORM_RX_MODE, &sc->sp_rtnl_state);
12743         schedule_delayed_work(&sc->sp_rtnl_task, 0);
12744     }
12745 #endif
12746
12747 }
12748
12749
12750 /* update flags in shmem */
12751 static void
12752 bxe_update_drv_flags(struct bxe_softc *sc,
12753                      uint32_t         flags,
12754                      uint32_t         set)
12755 {
12756     uint32_t drv_flags;
12757
12758     if (SHMEM2_HAS(sc, drv_flags)) {
12759         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12760         drv_flags = SHMEM2_RD(sc, drv_flags);
12761
12762         if (set) {
12763             SET_FLAGS(drv_flags, flags);
12764         } else {
12765             RESET_FLAGS(drv_flags, flags);
12766         }
12767
12768         SHMEM2_WR(sc, drv_flags, drv_flags);
12769         BLOGD(sc, DBG_LOAD, "drv_flags 0x%08x\n", drv_flags);
12770
12771         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12772     }
12773 }
12774
12775 /* periodic timer callout routine, only runs when the interface is up */
12776
12777 static void
12778 bxe_periodic_callout_func(void *xsc)
12779 {
12780     struct bxe_softc *sc = (struct bxe_softc *)xsc;
12781     int i;
12782
12783     if (!BXE_CORE_TRYLOCK(sc)) {
12784         /* just bail and try again next time */
12785
12786         if ((sc->state == BXE_STATE_OPEN) &&
12787             (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12788             /* schedule the next periodic callout */
12789             callout_reset(&sc->periodic_callout, hz,
12790                           bxe_periodic_callout_func, sc);
12791         }
12792
12793         return;
12794     }
12795
12796     if ((sc->state != BXE_STATE_OPEN) ||
12797         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_STOP)) {
12798         BLOGW(sc, "periodic callout exit (state=0x%x)\n", sc->state);
12799         BXE_CORE_UNLOCK(sc);
12800         return;
12801     }
12802
12803     /* Check for TX timeouts on any fastpath. */
12804     FOR_EACH_QUEUE(sc, i) {
12805         if (bxe_watchdog(sc, &sc->fp[i]) != 0) {
12806             /* Ruh-Roh, chip was reset! */
12807             break;
12808         }
12809     }
12810
12811     if (!CHIP_REV_IS_SLOW(sc)) {
12812         /*
12813          * This barrier is needed to ensure the ordering between the writing
12814          * to the sc->port.pmf in the bxe_nic_load() or bxe_pmf_update() and
12815          * the reading here.
12816          */
12817         mb();
12818         if (sc->port.pmf) {
12819             bxe_acquire_phy_lock(sc);
12820             elink_period_func(&sc->link_params, &sc->link_vars);
12821             bxe_release_phy_lock(sc);
12822         }
12823     }
12824
12825     if (IS_PF(sc) && !(sc->flags & BXE_NO_PULSE)) {
12826         int mb_idx = SC_FW_MB_IDX(sc);
12827         uint32_t drv_pulse;
12828         uint32_t mcp_pulse;
12829
12830         ++sc->fw_drv_pulse_wr_seq;
12831         sc->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
12832
12833         drv_pulse = sc->fw_drv_pulse_wr_seq;
12834         bxe_drv_pulse(sc);
12835
12836         mcp_pulse = (SHMEM_RD(sc, func_mb[mb_idx].mcp_pulse_mb) &
12837                      MCP_PULSE_SEQ_MASK);
12838
12839         /*
12840          * The delta between driver pulse and mcp response should
12841          * be 1 (before mcp response) or 0 (after mcp response).
12842          */
12843         if ((drv_pulse != mcp_pulse) &&
12844             (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
12845             /* someone lost a heartbeat... */
12846             BLOGE(sc, "drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
12847                   drv_pulse, mcp_pulse);
12848         }
12849     }
12850
12851     /* state is BXE_STATE_OPEN */
12852     bxe_stats_handle(sc, STATS_EVENT_UPDATE);
12853
12854 #if 0
12855     /* sample VF bulletin board for new posts from PF */
12856     if (IS_VF(sc)) {
12857         bxe_sample_bulletin(sc);
12858     }
12859 #endif
12860
12861     BXE_CORE_UNLOCK(sc);
12862
12863     if ((sc->state == BXE_STATE_OPEN) &&
12864         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12865         /* schedule the next periodic callout */
12866         callout_reset(&sc->periodic_callout, hz,
12867                       bxe_periodic_callout_func, sc);
12868     }
12869 }
12870
12871 static void
12872 bxe_periodic_start(struct bxe_softc *sc)
12873 {
12874     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_GO);
12875     callout_reset(&sc->periodic_callout, hz, bxe_periodic_callout_func, sc);
12876 }
12877
12878 static void
12879 bxe_periodic_stop(struct bxe_softc *sc)
12880 {
12881     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_STOP);
12882     callout_drain(&sc->periodic_callout);
12883 }
12884
12885 /* start the controller */
12886 static __noinline int
12887 bxe_nic_load(struct bxe_softc *sc,
12888              int              load_mode)
12889 {
12890     uint32_t val;
12891     int load_code = 0;
12892     int i, rc = 0;
12893
12894     BXE_CORE_LOCK_ASSERT(sc);
12895
12896     BLOGD(sc, DBG_LOAD, "Starting NIC load...\n");
12897
12898     sc->state = BXE_STATE_OPENING_WAITING_LOAD;
12899
12900     if (IS_PF(sc)) {
12901         /* must be called before memory allocation and HW init */
12902         bxe_ilt_set_info(sc);
12903     }
12904
12905     sc->last_reported_link_state = LINK_STATE_UNKNOWN;
12906
12907     bxe_set_fp_rx_buf_size(sc);
12908
12909     if (bxe_alloc_fp_buffers(sc) != 0) {
12910         BLOGE(sc, "Failed to allocate fastpath memory\n");
12911         sc->state = BXE_STATE_CLOSED;
12912         rc = ENOMEM;
12913         goto bxe_nic_load_error0;
12914     }
12915
12916     if (bxe_alloc_mem(sc) != 0) {
12917         sc->state = BXE_STATE_CLOSED;
12918         rc = ENOMEM;
12919         goto bxe_nic_load_error0;
12920     }
12921
12922     if (bxe_alloc_fw_stats_mem(sc) != 0) {
12923         sc->state = BXE_STATE_CLOSED;
12924         rc = ENOMEM;
12925         goto bxe_nic_load_error0;
12926     }
12927
12928     if (IS_PF(sc)) {
12929         /* set pf load just before approaching the MCP */
12930         bxe_set_pf_load(sc);
12931
12932         /* if MCP exists send load request and analyze response */
12933         if (!BXE_NOMCP(sc)) {
12934             /* attempt to load pf */
12935             if (bxe_nic_load_request(sc, &load_code) != 0) {
12936                 sc->state = BXE_STATE_CLOSED;
12937                 rc = ENXIO;
12938                 goto bxe_nic_load_error1;
12939             }
12940
12941             /* what did the MCP say? */
12942             if (bxe_nic_load_analyze_req(sc, load_code) != 0) {
12943                 bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12944                 sc->state = BXE_STATE_CLOSED;
12945                 rc = ENXIO;
12946                 goto bxe_nic_load_error2;
12947             }
12948         } else {
12949             BLOGI(sc, "Device has no MCP!\n");
12950             load_code = bxe_nic_load_no_mcp(sc);
12951         }
12952
12953         /* mark PMF if applicable */
12954         bxe_nic_load_pmf(sc, load_code);
12955
12956         /* Init Function state controlling object */
12957         bxe_init_func_obj(sc);
12958
12959         /* Initialize HW */
12960         if (bxe_init_hw(sc, load_code) != 0) {
12961             BLOGE(sc, "HW init failed\n");
12962             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12963             sc->state = BXE_STATE_CLOSED;
12964             rc = ENXIO;
12965             goto bxe_nic_load_error2;
12966         }
12967     }
12968
12969     /* set ALWAYS_ALIVE bit in shmem */
12970     sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
12971     bxe_drv_pulse(sc);
12972     sc->flags |= BXE_NO_PULSE;
12973
12974     /* attach interrupts */
12975     if (bxe_interrupt_attach(sc) != 0) {
12976         sc->state = BXE_STATE_CLOSED;
12977         rc = ENXIO;
12978         goto bxe_nic_load_error2;
12979     }
12980
12981     bxe_nic_init(sc, load_code);
12982
12983     /* Init per-function objects */
12984     if (IS_PF(sc)) {
12985         bxe_init_objs(sc);
12986         // XXX bxe_iov_nic_init(sc);
12987
12988         /* set AFEX default VLAN tag to an invalid value */
12989         sc->devinfo.mf_info.afex_def_vlan_tag = -1;
12990         // XXX bxe_nic_load_afex_dcc(sc, load_code);
12991
12992         sc->state = BXE_STATE_OPENING_WAITING_PORT;
12993         rc = bxe_func_start(sc);
12994         if (rc) {
12995             BLOGE(sc, "Function start failed!\n");
12996             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12997             sc->state = BXE_STATE_ERROR;
12998             goto bxe_nic_load_error3;
12999         }
13000
13001         /* send LOAD_DONE command to MCP */
13002         if (!BXE_NOMCP(sc)) {
13003             load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13004             if (!load_code) {
13005                 BLOGE(sc, "MCP response failure, aborting\n");
13006                 sc->state = BXE_STATE_ERROR;
13007                 rc = ENXIO;
13008                 goto bxe_nic_load_error3;
13009             }
13010         }
13011
13012         rc = bxe_setup_leading(sc);
13013         if (rc) {
13014             BLOGE(sc, "Setup leading failed!\n");
13015             sc->state = BXE_STATE_ERROR;
13016             goto bxe_nic_load_error3;
13017         }
13018
13019         FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, i) {
13020             rc = bxe_setup_queue(sc, &sc->fp[i], FALSE);
13021             if (rc) {
13022                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13023                 sc->state = BXE_STATE_ERROR;
13024                 goto bxe_nic_load_error3;
13025             }
13026         }
13027
13028         rc = bxe_init_rss_pf(sc);
13029         if (rc) {
13030             BLOGE(sc, "PF RSS init failed\n");
13031             sc->state = BXE_STATE_ERROR;
13032             goto bxe_nic_load_error3;
13033         }
13034     }
13035     /* XXX VF */
13036 #if 0
13037     else { /* VF */
13038         FOR_EACH_ETH_QUEUE(sc, i) {
13039             rc = bxe_vfpf_setup_q(sc, i);
13040             if (rc) {
13041                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13042                 sc->state = BXE_STATE_ERROR;
13043                 goto bxe_nic_load_error3;
13044             }
13045         }
13046     }
13047 #endif
13048
13049     /* now when Clients are configured we are ready to work */
13050     sc->state = BXE_STATE_OPEN;
13051
13052     /* Configure a ucast MAC */
13053     if (IS_PF(sc)) {
13054         rc = bxe_set_eth_mac(sc, TRUE);
13055     }
13056 #if 0
13057     else { /* IS_VF(sc) */
13058         rc = bxe_vfpf_set_mac(sc);
13059     }
13060 #endif
13061     if (rc) {
13062         BLOGE(sc, "Setting Ethernet MAC failed\n");
13063         sc->state = BXE_STATE_ERROR;
13064         goto bxe_nic_load_error3;
13065     }
13066
13067 #if 0
13068     if (IS_PF(sc) && sc->pending_max) {
13069         /* for AFEX */
13070         bxe_update_max_mf_config(sc, sc->pending_max);
13071         sc->pending_max = 0;
13072     }
13073 #endif
13074
13075     if (sc->port.pmf) {
13076         rc = bxe_initial_phy_init(sc, /* XXX load_mode */LOAD_OPEN);
13077         if (rc) {
13078             sc->state = BXE_STATE_ERROR;
13079             goto bxe_nic_load_error3;
13080         }
13081     }
13082
13083     sc->link_params.feature_config_flags &=
13084         ~ELINK_FEATURE_CONFIG_BOOT_FROM_SAN;
13085
13086     /* start fast path */
13087
13088     /* Initialize Rx filter */
13089     bxe_set_rx_mode(sc);
13090
13091     /* start the Tx */
13092     switch (/* XXX load_mode */LOAD_OPEN) {
13093     case LOAD_NORMAL:
13094     case LOAD_OPEN:
13095         break;
13096
13097     case LOAD_DIAG:
13098     case LOAD_LOOPBACK_EXT:
13099         sc->state = BXE_STATE_DIAG;
13100         break;
13101
13102     default:
13103         break;
13104     }
13105
13106     if (sc->port.pmf) {
13107         bxe_update_drv_flags(sc, 1 << DRV_FLAGS_PORT_MASK, 0);
13108     } else {
13109         bxe_link_status_update(sc);
13110     }
13111
13112     /* start the periodic timer callout */
13113     bxe_periodic_start(sc);
13114
13115     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
13116         /* mark driver is loaded in shmem2 */
13117         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
13118         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
13119                   (val |
13120                    DRV_FLAGS_CAPABILITIES_LOADED_SUPPORTED |
13121                    DRV_FLAGS_CAPABILITIES_LOADED_L2));
13122     }
13123
13124     /* wait for all pending SP commands to complete */
13125     if (IS_PF(sc) && !bxe_wait_sp_comp(sc, ~0x0UL)) {
13126         BLOGE(sc, "Timeout waiting for all SPs to complete!\n");
13127         bxe_periodic_stop(sc);
13128         bxe_nic_unload(sc, UNLOAD_CLOSE, FALSE);
13129         return (ENXIO);
13130     }
13131
13132 #if 0
13133     /* If PMF - send ADMIN DCBX msg to MFW to initiate DCBX FSM */
13134     if (sc->port.pmf && (sc->state != BXE_STATE_DIAG)) {
13135         bxe_dcbx_init(sc, FALSE);
13136     }
13137 #endif
13138
13139     /* Tell the stack the driver is running! */
13140     sc->ifnet->if_drv_flags = IFF_DRV_RUNNING;
13141
13142     BLOGD(sc, DBG_LOAD, "NIC successfully loaded\n");
13143
13144     return (0);
13145
13146 bxe_nic_load_error3:
13147
13148     if (IS_PF(sc)) {
13149         bxe_int_disable_sync(sc, 1);
13150
13151         /* clean out queued objects */
13152         bxe_squeeze_objects(sc);
13153     }
13154
13155     bxe_interrupt_detach(sc);
13156
13157 bxe_nic_load_error2:
13158
13159     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
13160         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
13161         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
13162     }
13163
13164     sc->port.pmf = 0;
13165
13166 bxe_nic_load_error1:
13167
13168     /* clear pf_load status, as it was already set */
13169     if (IS_PF(sc)) {
13170         bxe_clear_pf_load(sc);
13171     }
13172
13173 bxe_nic_load_error0:
13174
13175     bxe_free_fw_stats_mem(sc);
13176     bxe_free_fp_buffers(sc);
13177     bxe_free_mem(sc);
13178
13179     return (rc);
13180 }
13181
13182 static int
13183 bxe_init_locked(struct bxe_softc *sc)
13184 {
13185     int other_engine = SC_PATH(sc) ? 0 : 1;
13186     uint8_t other_load_status, load_status;
13187     uint8_t global = FALSE;
13188     int rc;
13189
13190     BXE_CORE_LOCK_ASSERT(sc);
13191
13192     /* check if the driver is already running */
13193     if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
13194         BLOGD(sc, DBG_LOAD, "Init called while driver is running!\n");
13195         return (0);
13196     }
13197
13198     bxe_set_power_state(sc, PCI_PM_D0);
13199
13200     /*
13201      * If parity occurred during the unload, then attentions and/or
13202      * RECOVERY_IN_PROGRES may still be set. If so we want the first function
13203      * loaded on the current engine to complete the recovery. Parity recovery
13204      * is only relevant for PF driver.
13205      */
13206     if (IS_PF(sc)) {
13207         other_load_status = bxe_get_load_status(sc, other_engine);
13208         load_status = bxe_get_load_status(sc, SC_PATH(sc));
13209
13210         if (!bxe_reset_is_done(sc, SC_PATH(sc)) ||
13211             bxe_chk_parity_attn(sc, &global, TRUE)) {
13212             do {
13213                 /*
13214                  * If there are attentions and they are in global blocks, set
13215                  * the GLOBAL_RESET bit regardless whether it will be this
13216                  * function that will complete the recovery or not.
13217                  */
13218                 if (global) {
13219                     bxe_set_reset_global(sc);
13220                 }
13221
13222                 /*
13223                  * Only the first function on the current engine should try
13224                  * to recover in open. In case of attentions in global blocks
13225                  * only the first in the chip should try to recover.
13226                  */
13227                 if ((!load_status && (!global || !other_load_status)) &&
13228                     bxe_trylock_leader_lock(sc) && !bxe_leader_reset(sc)) {
13229                     BLOGI(sc, "Recovered during init\n");
13230                     break;
13231                 }
13232
13233                 /* recovery has failed... */
13234                 bxe_set_power_state(sc, PCI_PM_D3hot);
13235                 sc->recovery_state = BXE_RECOVERY_FAILED;
13236
13237                 BLOGE(sc, "Recovery flow hasn't properly "
13238                           "completed yet, try again later. "
13239                           "If you still see this message after a "
13240                           "few retries then power cycle is required.\n");
13241
13242                 rc = ENXIO;
13243                 goto bxe_init_locked_done;
13244             } while (0);
13245         }
13246     }
13247
13248     sc->recovery_state = BXE_RECOVERY_DONE;
13249
13250     rc = bxe_nic_load(sc, LOAD_OPEN);
13251
13252 bxe_init_locked_done:
13253
13254     if (rc) {
13255         /* Tell the stack the driver is NOT running! */
13256         BLOGE(sc, "Initialization failed, "
13257                   "stack notified driver is NOT running!\n");
13258         sc->ifnet->if_drv_flags &= ~IFF_DRV_RUNNING;
13259     }
13260
13261     return (rc);
13262 }
13263
13264 static int
13265 bxe_stop_locked(struct bxe_softc *sc)
13266 {
13267     BXE_CORE_LOCK_ASSERT(sc);
13268     return (bxe_nic_unload(sc, UNLOAD_NORMAL, TRUE));
13269 }
13270
13271 /*
13272  * Handles controller initialization when called from an unlocked routine.
13273  * ifconfig calls this function.
13274  *
13275  * Returns:
13276  *   void
13277  */
13278 static void
13279 bxe_init(void *xsc)
13280 {
13281     struct bxe_softc *sc = (struct bxe_softc *)xsc;
13282
13283     BXE_CORE_LOCK(sc);
13284     bxe_init_locked(sc);
13285     BXE_CORE_UNLOCK(sc);
13286 }
13287
13288 static int
13289 bxe_init_ifnet(struct bxe_softc *sc)
13290 {
13291     struct ifnet *ifp;
13292
13293     /* ifconfig entrypoint for media type/status reporting */
13294     ifmedia_init(&sc->ifmedia, IFM_IMASK,
13295                  bxe_ifmedia_update,
13296                  bxe_ifmedia_status);
13297
13298     /* set the default interface values */
13299     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_FDX | sc->media), 0, NULL);
13300     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_AUTO), 0, NULL);
13301     ifmedia_set(&sc->ifmedia, (IFM_ETHER | IFM_AUTO));
13302
13303     sc->ifmedia.ifm_media = sc->ifmedia.ifm_cur->ifm_media; /* XXX ? */
13304
13305     /* allocate the ifnet structure */
13306     if ((ifp = if_alloc(IFT_ETHER)) == NULL) {
13307         BLOGE(sc, "Interface allocation failed!\n");
13308         return (ENXIO);
13309     }
13310
13311     ifp->if_softc = sc;
13312     if_initname(ifp, device_get_name(sc->dev), device_get_unit(sc->dev));
13313     ifp->if_flags = (IFF_BROADCAST | IFF_SIMPLEX | IFF_MULTICAST);
13314     ifp->if_ioctl = bxe_ioctl;
13315     ifp->if_start = bxe_tx_start;
13316 #if __FreeBSD_version >= 800000
13317     ifp->if_transmit = bxe_tx_mq_start;
13318     ifp->if_qflush = bxe_mq_flush;
13319 #endif
13320 #ifdef FreeBSD8_0
13321     ifp->if_timer = 0;
13322 #endif
13323     ifp->if_init = bxe_init;
13324     ifp->if_mtu = sc->mtu;
13325     ifp->if_hwassist = (CSUM_IP       |
13326                         CSUM_TCP      |
13327                         CSUM_UDP      |
13328                         CSUM_TSO      |
13329                         CSUM_TCP_IPV6 |
13330                         CSUM_UDP_IPV6);
13331     ifp->if_capabilities =
13332 #if __FreeBSD_version < 700000
13333         (IFCAP_VLAN_MTU       |
13334          IFCAP_VLAN_HWTAGGING |
13335          IFCAP_HWCSUM         |
13336          IFCAP_JUMBO_MTU      |
13337          IFCAP_LRO);
13338 #else
13339         (IFCAP_VLAN_MTU       |
13340          IFCAP_VLAN_HWTAGGING |
13341          IFCAP_VLAN_HWTSO     |
13342          IFCAP_VLAN_HWFILTER  |
13343          IFCAP_VLAN_HWCSUM    |
13344          IFCAP_HWCSUM         |
13345          IFCAP_JUMBO_MTU      |
13346          IFCAP_LRO            |
13347          IFCAP_TSO4           |
13348          IFCAP_TSO6           |
13349          IFCAP_WOL_MAGIC);
13350 #endif
13351     ifp->if_capenable = ifp->if_capabilities;
13352     ifp->if_capenable &= ~IFCAP_WOL_MAGIC; /* XXX not yet... */
13353 #if __FreeBSD_version < 1000025
13354     ifp->if_baudrate = 1000000000;
13355 #else
13356     if_initbaudrate(ifp, IF_Gbps(10));
13357 #endif
13358     ifp->if_snd.ifq_drv_maxlen = sc->tx_ring_size;
13359
13360     IFQ_SET_MAXLEN(&ifp->if_snd, ifp->if_snd.ifq_drv_maxlen);
13361     IFQ_SET_READY(&ifp->if_snd);
13362
13363     sc->ifnet = ifp;
13364
13365     /* attach to the Ethernet interface list */
13366     ether_ifattach(ifp, sc->link_params.mac_addr);
13367
13368     return (0);
13369 }
13370
13371 static void
13372 bxe_deallocate_bars(struct bxe_softc *sc)
13373 {
13374     int i;
13375
13376     for (i = 0; i < MAX_BARS; i++) {
13377         if (sc->bar[i].resource != NULL) {
13378             bus_release_resource(sc->dev,
13379                                  SYS_RES_MEMORY,
13380                                  sc->bar[i].rid,
13381                                  sc->bar[i].resource);
13382             BLOGD(sc, DBG_LOAD, "Released PCI BAR%d [%02x] memory\n",
13383                   i, PCIR_BAR(i));
13384         }
13385     }
13386 }
13387
13388 static int
13389 bxe_allocate_bars(struct bxe_softc *sc)
13390 {
13391     u_int flags;
13392     int i;
13393
13394     memset(sc->bar, 0, sizeof(sc->bar));
13395
13396     for (i = 0; i < MAX_BARS; i++) {
13397
13398         /* memory resources reside at BARs 0, 2, 4 */
13399         /* Run `pciconf -lb` to see mappings */
13400         if ((i != 0) && (i != 2) && (i != 4)) {
13401             continue;
13402         }
13403
13404         sc->bar[i].rid = PCIR_BAR(i);
13405
13406         flags = RF_ACTIVE;
13407         if (i == 0) {
13408             flags |= RF_SHAREABLE;
13409         }
13410
13411         if ((sc->bar[i].resource =
13412              bus_alloc_resource_any(sc->dev,
13413                                     SYS_RES_MEMORY,
13414                                     &sc->bar[i].rid,
13415                                     flags)) == NULL) {
13416 #if 0
13417             /* BAR4 doesn't exist for E1 */
13418             BLOGE(sc, "PCI BAR%d [%02x] memory allocation failed\n",
13419                   i, PCIR_BAR(i));
13420 #endif
13421             return (0);
13422         }
13423
13424         sc->bar[i].tag    = rman_get_bustag(sc->bar[i].resource);
13425         sc->bar[i].handle = rman_get_bushandle(sc->bar[i].resource);
13426         sc->bar[i].kva    = (vm_offset_t)rman_get_virtual(sc->bar[i].resource);
13427
13428         BLOGI(sc, "PCI BAR%d [%02x] memory allocated: %p-%p (%ld) -> %p\n",
13429               i, PCIR_BAR(i),
13430               (void *)rman_get_start(sc->bar[i].resource),
13431               (void *)rman_get_end(sc->bar[i].resource),
13432               rman_get_size(sc->bar[i].resource),
13433               (void *)sc->bar[i].kva);
13434     }
13435
13436     return (0);
13437 }
13438
13439 static void
13440 bxe_get_function_num(struct bxe_softc *sc)
13441 {
13442     uint32_t val = 0;
13443
13444     /*
13445      * Read the ME register to get the function number. The ME register
13446      * holds the relative-function number and absolute-function number. The
13447      * absolute-function number appears only in E2 and above. Before that
13448      * these bits always contained zero, therefore we cannot blindly use them.
13449      */
13450
13451     val = REG_RD(sc, BAR_ME_REGISTER);
13452
13453     sc->pfunc_rel =
13454         (uint8_t)((val & ME_REG_PF_NUM) >> ME_REG_PF_NUM_SHIFT);
13455     sc->path_id =
13456         (uint8_t)((val & ME_REG_ABS_PF_NUM) >> ME_REG_ABS_PF_NUM_SHIFT) & 1;
13457
13458     if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13459         sc->pfunc_abs = ((sc->pfunc_rel << 1) | sc->path_id);
13460     } else {
13461         sc->pfunc_abs = (sc->pfunc_rel | sc->path_id);
13462     }
13463
13464     BLOGD(sc, DBG_LOAD,
13465           "Relative function %d, Absolute function %d, Path %d\n",
13466           sc->pfunc_rel, sc->pfunc_abs, sc->path_id);
13467 }
13468
13469 static uint32_t
13470 bxe_get_shmem_mf_cfg_base(struct bxe_softc *sc)
13471 {
13472     uint32_t shmem2_size;
13473     uint32_t offset;
13474     uint32_t mf_cfg_offset_value;
13475
13476     /* Non 57712 */
13477     offset = (SHMEM_RD(sc, func_mb) +
13478               (MAX_FUNC_NUM * sizeof(struct drv_func_mb)));
13479
13480     /* 57712 plus */
13481     if (sc->devinfo.shmem2_base != 0) {
13482         shmem2_size = SHMEM2_RD(sc, size);
13483         if (shmem2_size > offsetof(struct shmem2_region, mf_cfg_addr)) {
13484             mf_cfg_offset_value = SHMEM2_RD(sc, mf_cfg_addr);
13485             if (SHMEM_MF_CFG_ADDR_NONE != mf_cfg_offset_value) {
13486                 offset = mf_cfg_offset_value;
13487             }
13488         }
13489     }
13490
13491     return (offset);
13492 }
13493
13494 static uint32_t
13495 bxe_pcie_capability_read(struct bxe_softc *sc,
13496                          int    reg,
13497                          int    width)
13498 {
13499     int pcie_reg;
13500
13501     /* ensure PCIe capability is enabled */
13502     if (pci_find_cap(sc->dev, PCIY_EXPRESS, &pcie_reg) == 0) {
13503         if (pcie_reg != 0) {
13504             BLOGD(sc, DBG_LOAD, "PCIe capability at 0x%04x\n", pcie_reg);
13505             return (pci_read_config(sc->dev, (pcie_reg + reg), width));
13506         }
13507     }
13508
13509     BLOGE(sc, "PCIe capability NOT FOUND!!!\n");
13510
13511     return (0);
13512 }
13513
13514 static uint8_t
13515 bxe_is_pcie_pending(struct bxe_softc *sc)
13516 {
13517     return (bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_STA, 2) &
13518             PCIM_EXP_STA_TRANSACTION_PND);
13519 }
13520
13521 /*
13522  * Walk the PCI capabiites list for the device to find what features are
13523  * supported. These capabilites may be enabled/disabled by firmware so it's
13524  * best to walk the list rather than make assumptions.
13525  */
13526 static void
13527 bxe_probe_pci_caps(struct bxe_softc *sc)
13528 {
13529     uint16_t link_status;
13530     int reg;
13531
13532     /* check if PCI Power Management is enabled */
13533     if (pci_find_cap(sc->dev, PCIY_PMG, &reg) == 0) {
13534         if (reg != 0) {
13535             BLOGD(sc, DBG_LOAD, "Found PM capability at 0x%04x\n", reg);
13536
13537             sc->devinfo.pcie_cap_flags |= BXE_PM_CAPABLE_FLAG;
13538             sc->devinfo.pcie_pm_cap_reg = (uint16_t)reg;
13539         }
13540     }
13541
13542     link_status = bxe_pcie_capability_read(sc, PCIR_EXPRESS_LINK_STA, 2);
13543
13544     /* handle PCIe 2.0 workarounds for 57710 */
13545     if (CHIP_IS_E1(sc)) {
13546         /* workaround for 57710 errata E4_57710_27462 */
13547         sc->devinfo.pcie_link_speed =
13548             (REG_RD(sc, 0x3d04) & (1 << 24)) ? 2 : 1;
13549
13550         /* workaround for 57710 errata E4_57710_27488 */
13551         sc->devinfo.pcie_link_width =
13552             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13553         if (sc->devinfo.pcie_link_speed > 1) {
13554             sc->devinfo.pcie_link_width =
13555                 ((link_status & PCIM_LINK_STA_WIDTH) >> 4) >> 1;
13556         }
13557     } else {
13558         sc->devinfo.pcie_link_speed =
13559             (link_status & PCIM_LINK_STA_SPEED);
13560         sc->devinfo.pcie_link_width =
13561             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13562     }
13563
13564     BLOGD(sc, DBG_LOAD, "PCIe link speed=%d width=%d\n",
13565           sc->devinfo.pcie_link_speed, sc->devinfo.pcie_link_width);
13566
13567     sc->devinfo.pcie_cap_flags |= BXE_PCIE_CAPABLE_FLAG;
13568     sc->devinfo.pcie_pcie_cap_reg = (uint16_t)reg;
13569
13570     /* check if MSI capability is enabled */
13571     if (pci_find_cap(sc->dev, PCIY_MSI, &reg) == 0) {
13572         if (reg != 0) {
13573             BLOGD(sc, DBG_LOAD, "Found MSI capability at 0x%04x\n", reg);
13574
13575             sc->devinfo.pcie_cap_flags |= BXE_MSI_CAPABLE_FLAG;
13576             sc->devinfo.pcie_msi_cap_reg = (uint16_t)reg;
13577         }
13578     }
13579
13580     /* check if MSI-X capability is enabled */
13581     if (pci_find_cap(sc->dev, PCIY_MSIX, &reg) == 0) {
13582         if (reg != 0) {
13583             BLOGD(sc, DBG_LOAD, "Found MSI-X capability at 0x%04x\n", reg);
13584
13585             sc->devinfo.pcie_cap_flags |= BXE_MSIX_CAPABLE_FLAG;
13586             sc->devinfo.pcie_msix_cap_reg = (uint16_t)reg;
13587         }
13588     }
13589 }
13590
13591 static int
13592 bxe_get_shmem_mf_cfg_info_sd(struct bxe_softc *sc)
13593 {
13594     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13595     uint32_t val;
13596
13597     /* get the outer vlan if we're in switch-dependent mode */
13598
13599     val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13600     mf_info->ext_id = (uint16_t)val;
13601
13602     mf_info->multi_vnics_mode = 1;
13603
13604     if (!VALID_OVLAN(mf_info->ext_id)) {
13605         BLOGE(sc, "Invalid VLAN (%d)\n", mf_info->ext_id);
13606         return (1);
13607     }
13608
13609     /* get the capabilities */
13610     if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13611         FUNC_MF_CFG_PROTOCOL_ISCSI) {
13612         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ISCSI;
13613     } else if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13614                FUNC_MF_CFG_PROTOCOL_FCOE) {
13615         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_FCOE;
13616     } else {
13617         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ETHERNET;
13618     }
13619
13620     mf_info->vnics_per_port =
13621         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13622
13623     return (0);
13624 }
13625
13626 static uint32_t
13627 bxe_get_shmem_ext_proto_support_flags(struct bxe_softc *sc)
13628 {
13629     uint32_t retval = 0;
13630     uint32_t val;
13631
13632     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13633
13634     if (val & MACP_FUNC_CFG_FLAGS_ENABLED) {
13635         if (val & MACP_FUNC_CFG_FLAGS_ETHERNET) {
13636             retval |= MF_PROTO_SUPPORT_ETHERNET;
13637         }
13638         if (val & MACP_FUNC_CFG_FLAGS_ISCSI_OFFLOAD) {
13639             retval |= MF_PROTO_SUPPORT_ISCSI;
13640         }
13641         if (val & MACP_FUNC_CFG_FLAGS_FCOE_OFFLOAD) {
13642             retval |= MF_PROTO_SUPPORT_FCOE;
13643         }
13644     }
13645
13646     return (retval);
13647 }
13648
13649 static int
13650 bxe_get_shmem_mf_cfg_info_si(struct bxe_softc *sc)
13651 {
13652     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13653     uint32_t val;
13654
13655     /*
13656      * There is no outer vlan if we're in switch-independent mode.
13657      * If the mac is valid then assume multi-function.
13658      */
13659
13660     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13661
13662     mf_info->multi_vnics_mode = ((val & MACP_FUNC_CFG_FLAGS_MASK) != 0);
13663
13664     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13665
13666     mf_info->vnics_per_port =
13667         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13668
13669     return (0);
13670 }
13671
13672 static int
13673 bxe_get_shmem_mf_cfg_info_niv(struct bxe_softc *sc)
13674 {
13675     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13676     uint32_t e1hov_tag;
13677     uint32_t func_config;
13678     uint32_t niv_config;
13679
13680     mf_info->multi_vnics_mode = 1;
13681
13682     e1hov_tag   = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13683     func_config = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13684     niv_config  = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].afex_config);
13685
13686     mf_info->ext_id =
13687         (uint16_t)((e1hov_tag & FUNC_MF_CFG_E1HOV_TAG_MASK) >>
13688                    FUNC_MF_CFG_E1HOV_TAG_SHIFT);
13689
13690     mf_info->default_vlan =
13691         (uint16_t)((e1hov_tag & FUNC_MF_CFG_AFEX_VLAN_MASK) >>
13692                    FUNC_MF_CFG_AFEX_VLAN_SHIFT);
13693
13694     mf_info->niv_allowed_priorities =
13695         (uint8_t)((niv_config & FUNC_MF_CFG_AFEX_COS_FILTER_MASK) >>
13696                   FUNC_MF_CFG_AFEX_COS_FILTER_SHIFT);
13697
13698     mf_info->niv_default_cos =
13699         (uint8_t)((func_config & FUNC_MF_CFG_TRANSMIT_PRIORITY_MASK) >>
13700                   FUNC_MF_CFG_TRANSMIT_PRIORITY_SHIFT);
13701
13702     mf_info->afex_vlan_mode =
13703         ((niv_config & FUNC_MF_CFG_AFEX_VLAN_MODE_MASK) >>
13704          FUNC_MF_CFG_AFEX_VLAN_MODE_SHIFT);
13705
13706     mf_info->niv_mba_enabled =
13707         ((niv_config & FUNC_MF_CFG_AFEX_MBA_ENABLED_MASK) >>
13708          FUNC_MF_CFG_AFEX_MBA_ENABLED_SHIFT);
13709
13710     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13711
13712     mf_info->vnics_per_port =
13713         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13714
13715     return (0);
13716 }
13717
13718 static int
13719 bxe_check_valid_mf_cfg(struct bxe_softc *sc)
13720 {
13721     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13722     uint32_t mf_cfg1;
13723     uint32_t mf_cfg2;
13724     uint32_t ovlan1;
13725     uint32_t ovlan2;
13726     uint8_t i, j;
13727
13728     BLOGD(sc, DBG_LOAD, "MF config parameters for function %d\n",
13729           SC_PORT(sc));
13730     BLOGD(sc, DBG_LOAD, "\tmf_config=0x%x\n",
13731           mf_info->mf_config[SC_VN(sc)]);
13732     BLOGD(sc, DBG_LOAD, "\tmulti_vnics_mode=%d\n",
13733           mf_info->multi_vnics_mode);
13734     BLOGD(sc, DBG_LOAD, "\tvnics_per_port=%d\n",
13735           mf_info->vnics_per_port);
13736     BLOGD(sc, DBG_LOAD, "\tovlan/vifid=%d\n",
13737           mf_info->ext_id);
13738     BLOGD(sc, DBG_LOAD, "\tmin_bw=%d/%d/%d/%d\n",
13739           mf_info->min_bw[0], mf_info->min_bw[1],
13740           mf_info->min_bw[2], mf_info->min_bw[3]);
13741     BLOGD(sc, DBG_LOAD, "\tmax_bw=%d/%d/%d/%d\n",
13742           mf_info->max_bw[0], mf_info->max_bw[1],
13743           mf_info->max_bw[2], mf_info->max_bw[3]);
13744     BLOGD(sc, DBG_LOAD, "\tmac_addr: %s\n",
13745           sc->mac_addr_str);
13746
13747     /* various MF mode sanity checks... */
13748
13749     if (mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_HIDE) {
13750         BLOGE(sc, "Enumerated function %d is marked as hidden\n",
13751               SC_PORT(sc));
13752         return (1);
13753     }
13754
13755     if ((mf_info->vnics_per_port > 1) && !mf_info->multi_vnics_mode) {
13756         BLOGE(sc, "vnics_per_port=%d multi_vnics_mode=%d\n",
13757               mf_info->vnics_per_port, mf_info->multi_vnics_mode);
13758         return (1);
13759     }
13760
13761     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13762         /* vnic id > 0 must have valid ovlan in switch-dependent mode */
13763         if ((SC_VN(sc) > 0) && !VALID_OVLAN(OVLAN(sc))) {
13764             BLOGE(sc, "mf_mode=SD vnic_id=%d ovlan=%d\n",
13765                   SC_VN(sc), OVLAN(sc));
13766             return (1);
13767         }
13768
13769         if (!VALID_OVLAN(OVLAN(sc)) && mf_info->multi_vnics_mode) {
13770             BLOGE(sc, "mf_mode=SD multi_vnics_mode=%d ovlan=%d\n",
13771                   mf_info->multi_vnics_mode, OVLAN(sc));
13772             return (1);
13773         }
13774
13775         /*
13776          * Verify all functions are either MF or SF mode. If MF, make sure
13777          * sure that all non-hidden functions have a valid ovlan. If SF,
13778          * make sure that all non-hidden functions have an invalid ovlan.
13779          */
13780         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13781             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13782             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13783             if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13784                 (((mf_info->multi_vnics_mode) && !VALID_OVLAN(ovlan1)) ||
13785                  ((!mf_info->multi_vnics_mode) && VALID_OVLAN(ovlan1)))) {
13786                 BLOGE(sc, "mf_mode=SD function %d MF config "
13787                           "mismatch, multi_vnics_mode=%d ovlan=%d\n",
13788                       i, mf_info->multi_vnics_mode, ovlan1);
13789                 return (1);
13790             }
13791         }
13792
13793         /* Verify all funcs on the same port each have a different ovlan. */
13794         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13795             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13796             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13797             /* iterate from the next function on the port to the max func */
13798             for (j = i + 2; j < MAX_FUNC_NUM; j += 2) {
13799                 mf_cfg2 = MFCFG_RD(sc, func_mf_config[j].config);
13800                 ovlan2  = MFCFG_RD(sc, func_mf_config[j].e1hov_tag);
13801                 if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13802                     VALID_OVLAN(ovlan1) &&
13803                     !(mf_cfg2 & FUNC_MF_CFG_FUNC_HIDE) &&
13804                     VALID_OVLAN(ovlan2) &&
13805                     (ovlan1 == ovlan2)) {
13806                     BLOGE(sc, "mf_mode=SD functions %d and %d "
13807                               "have the same ovlan (%d)\n",
13808                           i, j, ovlan1);
13809                     return (1);
13810                 }
13811             }
13812         }
13813     } /* MULTI_FUNCTION_SD */
13814
13815     return (0);
13816 }
13817
13818 static int
13819 bxe_get_mf_cfg_info(struct bxe_softc *sc)
13820 {
13821     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13822     uint32_t val, mac_upper;
13823     uint8_t i, vnic;
13824
13825     /* initialize mf_info defaults */
13826     mf_info->vnics_per_port   = 1;
13827     mf_info->multi_vnics_mode = FALSE;
13828     mf_info->path_has_ovlan   = FALSE;
13829     mf_info->mf_mode          = SINGLE_FUNCTION;
13830
13831     if (!CHIP_IS_MF_CAP(sc)) {
13832         return (0);
13833     }
13834
13835     if (sc->devinfo.mf_cfg_base == SHMEM_MF_CFG_ADDR_NONE) {
13836         BLOGE(sc, "Invalid mf_cfg_base!\n");
13837         return (1);
13838     }
13839
13840     /* get the MF mode (switch dependent / independent / single-function) */
13841
13842     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
13843
13844     switch (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK)
13845     {
13846     case SHARED_FEAT_CFG_FORCE_SF_MODE_SWITCH_INDEPT:
13847
13848         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13849
13850         /* check for legal upper mac bytes */
13851         if (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT) {
13852             mf_info->mf_mode = MULTI_FUNCTION_SI;
13853         } else {
13854             BLOGE(sc, "Invalid config for Switch Independent mode\n");
13855         }
13856
13857         break;
13858
13859     case SHARED_FEAT_CFG_FORCE_SF_MODE_MF_ALLOWED:
13860     case SHARED_FEAT_CFG_FORCE_SF_MODE_SPIO4:
13861
13862         /* get outer vlan configuration */
13863         val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13864
13865         if ((val & FUNC_MF_CFG_E1HOV_TAG_MASK) !=
13866             FUNC_MF_CFG_E1HOV_TAG_DEFAULT) {
13867             mf_info->mf_mode = MULTI_FUNCTION_SD;
13868         } else {
13869             BLOGE(sc, "Invalid config for Switch Dependent mode\n");
13870         }
13871
13872         break;
13873
13874     case SHARED_FEAT_CFG_FORCE_SF_MODE_FORCED_SF:
13875
13876         /* not in MF mode, vnics_per_port=1 and multi_vnics_mode=FALSE */
13877         return (0);
13878
13879     case SHARED_FEAT_CFG_FORCE_SF_MODE_AFEX_MODE:
13880
13881         /*
13882          * Mark MF mode as NIV if MCP version includes NPAR-SD support
13883          * and the MAC address is valid.
13884          */
13885         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13886
13887         if ((SHMEM2_HAS(sc, afex_driver_support)) &&
13888             (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT)) {
13889             mf_info->mf_mode = MULTI_FUNCTION_AFEX;
13890         } else {
13891             BLOGE(sc, "Invalid config for AFEX mode\n");
13892         }
13893
13894         break;
13895
13896     default:
13897
13898         BLOGE(sc, "Unknown MF mode (0x%08x)\n",
13899               (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK));
13900
13901         return (1);
13902     }
13903
13904     /* set path mf_mode (which could be different than function mf_mode) */
13905     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13906         mf_info->path_has_ovlan = TRUE;
13907     } else if (mf_info->mf_mode == SINGLE_FUNCTION) {
13908         /*
13909          * Decide on path multi vnics mode. If we're not in MF mode and in
13910          * 4-port mode, this is good enough to check vnic-0 of the other port
13911          * on the same path
13912          */
13913         if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13914             uint8_t other_port = !(PORT_ID(sc) & 1);
13915             uint8_t abs_func_other_port = (SC_PATH(sc) + (2 * other_port));
13916
13917             val = MFCFG_RD(sc, func_mf_config[abs_func_other_port].e1hov_tag);
13918
13919             mf_info->path_has_ovlan = VALID_OVLAN((uint16_t)val) ? 1 : 0;
13920         }
13921     }
13922
13923     if (mf_info->mf_mode == SINGLE_FUNCTION) {
13924         /* invalid MF config */
13925         if (SC_VN(sc) >= 1) {
13926             BLOGE(sc, "VNIC ID >= 1 in SF mode\n");
13927             return (1);
13928         }
13929
13930         return (0);
13931     }
13932
13933     /* get the MF configuration */
13934     mf_info->mf_config[SC_VN(sc)] =
13935         MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13936
13937     switch(mf_info->mf_mode)
13938     {
13939     case MULTI_FUNCTION_SD:
13940
13941         bxe_get_shmem_mf_cfg_info_sd(sc);
13942         break;
13943
13944     case MULTI_FUNCTION_SI:
13945
13946         bxe_get_shmem_mf_cfg_info_si(sc);
13947         break;
13948
13949     case MULTI_FUNCTION_AFEX:
13950
13951         bxe_get_shmem_mf_cfg_info_niv(sc);
13952         break;
13953
13954     default:
13955
13956         BLOGE(sc, "Get MF config failed (mf_mode=0x%08x)\n",
13957               mf_info->mf_mode);
13958         return (1);
13959     }
13960
13961     /* get the congestion management parameters */
13962
13963     vnic = 0;
13964     FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13965         /* get min/max bw */
13966         val = MFCFG_RD(sc, func_mf_config[i].config);
13967         mf_info->min_bw[vnic] =
13968             ((val & FUNC_MF_CFG_MIN_BW_MASK) >> FUNC_MF_CFG_MIN_BW_SHIFT);
13969         mf_info->max_bw[vnic] =
13970             ((val & FUNC_MF_CFG_MAX_BW_MASK) >> FUNC_MF_CFG_MAX_BW_SHIFT);
13971         vnic++;
13972     }
13973
13974     return (bxe_check_valid_mf_cfg(sc));
13975 }
13976
13977 static int
13978 bxe_get_shmem_info(struct bxe_softc *sc)
13979 {
13980     int port;
13981     uint32_t mac_hi, mac_lo, val;
13982
13983     port = SC_PORT(sc);
13984     mac_hi = mac_lo = 0;
13985
13986     sc->link_params.sc   = sc;
13987     sc->link_params.port = port;
13988
13989     /* get the hardware config info */
13990     sc->devinfo.hw_config =
13991         SHMEM_RD(sc, dev_info.shared_hw_config.config);
13992     sc->devinfo.hw_config2 =
13993         SHMEM_RD(sc, dev_info.shared_hw_config.config2);
13994
13995     sc->link_params.hw_led_mode =
13996         ((sc->devinfo.hw_config & SHARED_HW_CFG_LED_MODE_MASK) >>
13997          SHARED_HW_CFG_LED_MODE_SHIFT);
13998
13999     /* get the port feature config */
14000     sc->port.config =
14001         SHMEM_RD(sc, dev_info.port_feature_config[port].config),
14002
14003     /* get the link params */
14004     sc->link_params.speed_cap_mask[0] =
14005         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask);
14006     sc->link_params.speed_cap_mask[1] =
14007         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask2);
14008
14009     /* get the lane config */
14010     sc->link_params.lane_config =
14011         SHMEM_RD(sc, dev_info.port_hw_config[port].lane_config);
14012
14013     /* get the link config */
14014     val = SHMEM_RD(sc, dev_info.port_feature_config[port].link_config);
14015     sc->port.link_config[ELINK_INT_PHY] = val;
14016     sc->link_params.switch_cfg = (val & PORT_FEATURE_CONNECTED_SWITCH_MASK);
14017     sc->port.link_config[ELINK_EXT_PHY1] =
14018         SHMEM_RD(sc, dev_info.port_feature_config[port].link_config2);
14019
14020     /* get the override preemphasis flag and enable it or turn it off */
14021     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
14022     if (val & SHARED_FEAT_CFG_OVERRIDE_PREEMPHASIS_CFG_ENABLED) {
14023         sc->link_params.feature_config_flags |=
14024             ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14025     } else {
14026         sc->link_params.feature_config_flags &=
14027             ~ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14028     }
14029
14030     /* get the initial value of the link params */
14031     sc->link_params.multi_phy_config =
14032         SHMEM_RD(sc, dev_info.port_hw_config[port].multi_phy_config);
14033
14034     /* get external phy info */
14035     sc->port.ext_phy_config =
14036         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
14037
14038     /* get the multifunction configuration */
14039     bxe_get_mf_cfg_info(sc);
14040
14041     /* get the mac address */
14042     if (IS_MF(sc)) {
14043         mac_hi = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
14044         mac_lo = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_lower);
14045     } else {
14046         mac_hi = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_upper);
14047         mac_lo = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_lower);
14048     }
14049
14050     if ((mac_lo == 0) && (mac_hi == 0)) {
14051         *sc->mac_addr_str = 0;
14052         BLOGE(sc, "No Ethernet address programmed!\n");
14053     } else {
14054         sc->link_params.mac_addr[0] = (uint8_t)(mac_hi >> 8);
14055         sc->link_params.mac_addr[1] = (uint8_t)(mac_hi);
14056         sc->link_params.mac_addr[2] = (uint8_t)(mac_lo >> 24);
14057         sc->link_params.mac_addr[3] = (uint8_t)(mac_lo >> 16);
14058         sc->link_params.mac_addr[4] = (uint8_t)(mac_lo >> 8);
14059         sc->link_params.mac_addr[5] = (uint8_t)(mac_lo);
14060         snprintf(sc->mac_addr_str, sizeof(sc->mac_addr_str),
14061                  "%02x:%02x:%02x:%02x:%02x:%02x",
14062                  sc->link_params.mac_addr[0], sc->link_params.mac_addr[1],
14063                  sc->link_params.mac_addr[2], sc->link_params.mac_addr[3],
14064                  sc->link_params.mac_addr[4], sc->link_params.mac_addr[5]);
14065         BLOGD(sc, DBG_LOAD, "Ethernet address: %s\n", sc->mac_addr_str);
14066     }
14067
14068 #if 0
14069     if (!IS_MF(sc) &&
14070         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14071          PORT_FEAT_CFG_STORAGE_PERSONALITY_FCOE)) {
14072         sc->flags |= BXE_NO_ISCSI;
14073     }
14074     if (!IS_MF(sc) &&
14075         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14076          PORT_FEAT_CFG_STORAGE_PERSONALITY_ISCSI)) {
14077         sc->flags |= BXE_NO_FCOE_FLAG;
14078     }
14079 #endif
14080
14081     return (0);
14082 }
14083
14084 static void
14085 bxe_get_tunable_params(struct bxe_softc *sc)
14086 {
14087     /* sanity checks */
14088
14089     if ((bxe_interrupt_mode != INTR_MODE_INTX) &&
14090         (bxe_interrupt_mode != INTR_MODE_MSI)  &&
14091         (bxe_interrupt_mode != INTR_MODE_MSIX)) {
14092         BLOGW(sc, "invalid interrupt_mode value (%d)\n", bxe_interrupt_mode);
14093         bxe_interrupt_mode = INTR_MODE_MSIX;
14094     }
14095
14096     if ((bxe_queue_count < 0) || (bxe_queue_count > MAX_RSS_CHAINS)) {
14097         BLOGW(sc, "invalid queue_count value (%d)\n", bxe_queue_count);
14098         bxe_queue_count = 0;
14099     }
14100
14101     if ((bxe_max_rx_bufs < 1) || (bxe_max_rx_bufs > RX_BD_USABLE)) {
14102         if (bxe_max_rx_bufs == 0) {
14103             bxe_max_rx_bufs = RX_BD_USABLE;
14104         } else {
14105             BLOGW(sc, "invalid max_rx_bufs (%d)\n", bxe_max_rx_bufs);
14106             bxe_max_rx_bufs = 2048;
14107         }
14108     }
14109
14110     if ((bxe_hc_rx_ticks < 1) || (bxe_hc_rx_ticks > 100)) {
14111         BLOGW(sc, "invalid hc_rx_ticks (%d)\n", bxe_hc_rx_ticks);
14112         bxe_hc_rx_ticks = 25;
14113     }
14114
14115     if ((bxe_hc_tx_ticks < 1) || (bxe_hc_tx_ticks > 100)) {
14116         BLOGW(sc, "invalid hc_tx_ticks (%d)\n", bxe_hc_tx_ticks);
14117         bxe_hc_tx_ticks = 50;
14118     }
14119
14120     if (bxe_max_aggregation_size == 0) {
14121         bxe_max_aggregation_size = TPA_AGG_SIZE;
14122     }
14123
14124     if (bxe_max_aggregation_size > 0xffff) {
14125         BLOGW(sc, "invalid max_aggregation_size (%d)\n",
14126               bxe_max_aggregation_size);
14127         bxe_max_aggregation_size = TPA_AGG_SIZE;
14128     }
14129
14130     if ((bxe_mrrs < -1) || (bxe_mrrs > 3)) {
14131         BLOGW(sc, "invalid mrrs (%d)\n", bxe_mrrs);
14132         bxe_mrrs = -1;
14133     }
14134
14135     if ((bxe_autogreeen < 0) || (bxe_autogreeen > 2)) {
14136         BLOGW(sc, "invalid autogreeen (%d)\n", bxe_autogreeen);
14137         bxe_autogreeen = 0;
14138     }
14139
14140     if ((bxe_udp_rss < 0) || (bxe_udp_rss > 1)) {
14141         BLOGW(sc, "invalid udp_rss (%d)\n", bxe_udp_rss);
14142         bxe_udp_rss = 0;
14143     }
14144
14145     /* pull in user settings */
14146
14147     sc->interrupt_mode       = bxe_interrupt_mode;
14148     sc->max_rx_bufs          = bxe_max_rx_bufs;
14149     sc->hc_rx_ticks          = bxe_hc_rx_ticks;
14150     sc->hc_tx_ticks          = bxe_hc_tx_ticks;
14151     sc->max_aggregation_size = bxe_max_aggregation_size;
14152     sc->mrrs                 = bxe_mrrs;
14153     sc->autogreeen           = bxe_autogreeen;
14154     sc->udp_rss              = bxe_udp_rss;
14155
14156     if (bxe_interrupt_mode == INTR_MODE_INTX) {
14157         sc->num_queues = 1;
14158     } else { /* INTR_MODE_MSI or INTR_MODE_MSIX */
14159         sc->num_queues =
14160             min((bxe_queue_count ? bxe_queue_count : mp_ncpus),
14161                 MAX_RSS_CHAINS);
14162         if (sc->num_queues > mp_ncpus) {
14163             sc->num_queues = mp_ncpus;
14164         }
14165     }
14166
14167     BLOGD(sc, DBG_LOAD,
14168           "User Config: "
14169           "debug=0x%lx "
14170           "interrupt_mode=%d "
14171           "queue_count=%d "
14172           "hc_rx_ticks=%d "
14173           "hc_tx_ticks=%d "
14174           "rx_budget=%d "
14175           "max_aggregation_size=%d "
14176           "mrrs=%d "
14177           "autogreeen=%d "
14178           "udp_rss=%d\n",
14179           bxe_debug,
14180           sc->interrupt_mode,
14181           sc->num_queues,
14182           sc->hc_rx_ticks,
14183           sc->hc_tx_ticks,
14184           bxe_rx_budget,
14185           sc->max_aggregation_size,
14186           sc->mrrs,
14187           sc->autogreeen,
14188           sc->udp_rss);
14189 }
14190
14191 static void
14192 bxe_media_detect(struct bxe_softc *sc)
14193 {
14194     uint32_t phy_idx = bxe_get_cur_phy_idx(sc);
14195     switch (sc->link_params.phy[phy_idx].media_type) {
14196     case ELINK_ETH_PHY_SFPP_10G_FIBER:
14197     case ELINK_ETH_PHY_XFP_FIBER:
14198         BLOGI(sc, "Found 10Gb Fiber media.\n");
14199         sc->media = IFM_10G_SR;
14200         break;
14201     case ELINK_ETH_PHY_SFP_1G_FIBER:
14202         BLOGI(sc, "Found 1Gb Fiber media.\n");
14203         sc->media = IFM_1000_SX;
14204         break;
14205     case ELINK_ETH_PHY_KR:
14206     case ELINK_ETH_PHY_CX4:
14207         BLOGI(sc, "Found 10GBase-CX4 media.\n");
14208         sc->media = IFM_10G_CX4;
14209         break;
14210     case ELINK_ETH_PHY_DA_TWINAX:
14211         BLOGI(sc, "Found 10Gb Twinax media.\n");
14212         sc->media = IFM_10G_TWINAX;
14213         break;
14214     case ELINK_ETH_PHY_BASE_T:
14215         if (sc->link_params.speed_cap_mask[0] &
14216             PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
14217             BLOGI(sc, "Found 10GBase-T media.\n");
14218             sc->media = IFM_10G_T;
14219         } else {
14220             BLOGI(sc, "Found 1000Base-T media.\n");
14221             sc->media = IFM_1000_T;
14222         }
14223         break;
14224     case ELINK_ETH_PHY_NOT_PRESENT:
14225         BLOGI(sc, "Media not present.\n");
14226         sc->media = 0;
14227         break;
14228     case ELINK_ETH_PHY_UNSPECIFIED:
14229     default:
14230         BLOGI(sc, "Unknown media!\n");
14231         sc->media = 0;
14232         break;
14233     }
14234 }
14235
14236 #define GET_FIELD(value, fname)                     \
14237     (((value) & (fname##_MASK)) >> (fname##_SHIFT))
14238 #define IGU_FID(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_FID)
14239 #define IGU_VEC(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_VECTOR)
14240
14241 static int
14242 bxe_get_igu_cam_info(struct bxe_softc *sc)
14243 {
14244     int pfid = SC_FUNC(sc);
14245     int igu_sb_id;
14246     uint32_t val;
14247     uint8_t fid, igu_sb_cnt = 0;
14248
14249     sc->igu_base_sb = 0xff;
14250
14251     if (CHIP_INT_MODE_IS_BC(sc)) {
14252         int vn = SC_VN(sc);
14253         igu_sb_cnt = sc->igu_sb_cnt;
14254         sc->igu_base_sb = ((CHIP_IS_MODE_4_PORT(sc) ? pfid : vn) *
14255                            FP_SB_MAX_E1x);
14256         sc->igu_dsb_id = (E1HVN_MAX * FP_SB_MAX_E1x +
14257                           (CHIP_IS_MODE_4_PORT(sc) ? pfid : vn));
14258         return (0);
14259     }
14260
14261     /* IGU in normal mode - read CAM */
14262     for (igu_sb_id = 0;
14263          igu_sb_id < IGU_REG_MAPPING_MEMORY_SIZE;
14264          igu_sb_id++) {
14265         val = REG_RD(sc, IGU_REG_MAPPING_MEMORY + igu_sb_id * 4);
14266         if (!(val & IGU_REG_MAPPING_MEMORY_VALID)) {
14267             continue;
14268         }
14269         fid = IGU_FID(val);
14270         if ((fid & IGU_FID_ENCODE_IS_PF)) {
14271             if ((fid & IGU_FID_PF_NUM_MASK) != pfid) {
14272                 continue;
14273             }
14274             if (IGU_VEC(val) == 0) {
14275                 /* default status block */
14276                 sc->igu_dsb_id = igu_sb_id;
14277             } else {
14278                 if (sc->igu_base_sb == 0xff) {
14279                     sc->igu_base_sb = igu_sb_id;
14280                 }
14281                 igu_sb_cnt++;
14282             }
14283         }
14284     }
14285
14286     /*
14287      * Due to new PF resource allocation by MFW T7.4 and above, it's optional
14288      * that number of CAM entries will not be equal to the value advertised in
14289      * PCI. Driver should use the minimal value of both as the actual status
14290      * block count
14291      */
14292     sc->igu_sb_cnt = min(sc->igu_sb_cnt, igu_sb_cnt);
14293
14294     if (igu_sb_cnt == 0) {
14295         BLOGE(sc, "CAM configuration error\n");
14296         return (-1);
14297     }
14298
14299     return (0);
14300 }
14301
14302 /*
14303  * Gather various information from the device config space, the device itself,
14304  * shmem, and the user input.
14305  */
14306 static int
14307 bxe_get_device_info(struct bxe_softc *sc)
14308 {
14309     uint32_t val;
14310     int rc;
14311
14312     /* Get the data for the device */
14313     sc->devinfo.vendor_id    = pci_get_vendor(sc->dev);
14314     sc->devinfo.device_id    = pci_get_device(sc->dev);
14315     sc->devinfo.subvendor_id = pci_get_subvendor(sc->dev);
14316     sc->devinfo.subdevice_id = pci_get_subdevice(sc->dev);
14317
14318     /* get the chip revision (chip metal comes from pci config space) */
14319     sc->devinfo.chip_id     =
14320     sc->link_params.chip_id =
14321         (((REG_RD(sc, MISC_REG_CHIP_NUM)                   & 0xffff) << 16) |
14322          ((REG_RD(sc, MISC_REG_CHIP_REV)                   & 0xf)    << 12) |
14323          (((REG_RD(sc, PCICFG_OFFSET + PCI_ID_VAL3) >> 24) & 0xf)    << 4)  |
14324          ((REG_RD(sc, MISC_REG_BOND_ID)                    & 0xf)    << 0));
14325
14326     /* force 57811 according to MISC register */
14327     if (REG_RD(sc, MISC_REG_CHIP_TYPE) & MISC_REG_CHIP_TYPE_57811_MASK) {
14328         if (CHIP_IS_57810(sc)) {
14329             sc->devinfo.chip_id = ((CHIP_NUM_57811 << 16) |
14330                                    (sc->devinfo.chip_id & 0x0000ffff));
14331         } else if (CHIP_IS_57810_MF(sc)) {
14332             sc->devinfo.chip_id = ((CHIP_NUM_57811_MF << 16) |
14333                                    (sc->devinfo.chip_id & 0x0000ffff));
14334         }
14335         sc->devinfo.chip_id |= 0x1;
14336     }
14337
14338     BLOGD(sc, DBG_LOAD,
14339           "chip_id=0x%08x (num=0x%04x rev=0x%01x metal=0x%02x bond=0x%01x)\n",
14340           sc->devinfo.chip_id,
14341           ((sc->devinfo.chip_id >> 16) & 0xffff),
14342           ((sc->devinfo.chip_id >> 12) & 0xf),
14343           ((sc->devinfo.chip_id >>  4) & 0xff),
14344           ((sc->devinfo.chip_id >>  0) & 0xf));
14345
14346     val = (REG_RD(sc, 0x2874) & 0x55);
14347     if ((sc->devinfo.chip_id & 0x1) ||
14348         (CHIP_IS_E1(sc) && val) ||
14349         (CHIP_IS_E1H(sc) && (val == 0x55))) {
14350         sc->flags |= BXE_ONE_PORT_FLAG;
14351         BLOGD(sc, DBG_LOAD, "single port device\n");
14352     }
14353
14354     /* set the doorbell size */
14355     sc->doorbell_size = (1 << BXE_DB_SHIFT);
14356
14357     /* determine whether the device is in 2 port or 4 port mode */
14358     sc->devinfo.chip_port_mode = CHIP_PORT_MODE_NONE; /* E1 & E1h*/
14359     if (CHIP_IS_E2E3(sc)) {
14360         /*
14361          * Read port4mode_en_ovwr[0]:
14362          *   If 1, four port mode is in port4mode_en_ovwr[1].
14363          *   If 0, four port mode is in port4mode_en[0].
14364          */
14365         val = REG_RD(sc, MISC_REG_PORT4MODE_EN_OVWR);
14366         if (val & 1) {
14367             val = ((val >> 1) & 1);
14368         } else {
14369             val = REG_RD(sc, MISC_REG_PORT4MODE_EN);
14370         }
14371
14372         sc->devinfo.chip_port_mode =
14373             (val) ? CHIP_4_PORT_MODE : CHIP_2_PORT_MODE;
14374
14375         BLOGD(sc, DBG_LOAD, "Port mode = %s\n", (val) ? "4" : "2");
14376     }
14377
14378     /* get the function and path info for the device */
14379     bxe_get_function_num(sc);
14380
14381     /* get the shared memory base address */
14382     sc->devinfo.shmem_base     =
14383     sc->link_params.shmem_base =
14384         REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
14385     sc->devinfo.shmem2_base =
14386         REG_RD(sc, (SC_PATH(sc) ? MISC_REG_GENERIC_CR_1 :
14387                                   MISC_REG_GENERIC_CR_0));
14388
14389     BLOGD(sc, DBG_LOAD, "shmem_base=0x%08x, shmem2_base=0x%08x\n",
14390           sc->devinfo.shmem_base, sc->devinfo.shmem2_base);
14391
14392     if (!sc->devinfo.shmem_base) {
14393         /* this should ONLY prevent upcoming shmem reads */
14394         BLOGI(sc, "MCP not active\n");
14395         sc->flags |= BXE_NO_MCP_FLAG;
14396         return (0);
14397     }
14398
14399     /* make sure the shared memory contents are valid */
14400     val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
14401     if ((val & (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) !=
14402         (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) {
14403         BLOGE(sc, "Invalid SHMEM validity signature: 0x%08x\n", val);
14404         return (0);
14405     }
14406     BLOGD(sc, DBG_LOAD, "Valid SHMEM validity signature: 0x%08x\n", val);
14407
14408     /* get the bootcode version */
14409     sc->devinfo.bc_ver = SHMEM_RD(sc, dev_info.bc_rev);
14410     snprintf(sc->devinfo.bc_ver_str,
14411              sizeof(sc->devinfo.bc_ver_str),
14412              "%d.%d.%d",
14413              ((sc->devinfo.bc_ver >> 24) & 0xff),
14414              ((sc->devinfo.bc_ver >> 16) & 0xff),
14415              ((sc->devinfo.bc_ver >>  8) & 0xff));
14416     BLOGD(sc, DBG_LOAD, "Bootcode version: %s\n", sc->devinfo.bc_ver_str);
14417
14418     /* get the bootcode shmem address */
14419     sc->devinfo.mf_cfg_base = bxe_get_shmem_mf_cfg_base(sc);
14420     BLOGD(sc, DBG_LOAD, "mf_cfg_base=0x08%x \n", sc->devinfo.mf_cfg_base);
14421
14422     /* clean indirect addresses as they're not used */
14423     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
14424     if (IS_PF(sc)) {
14425         REG_WR(sc, PXP2_REG_PGL_ADDR_88_F0, 0);
14426         REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F0, 0);
14427         REG_WR(sc, PXP2_REG_PGL_ADDR_90_F0, 0);
14428         REG_WR(sc, PXP2_REG_PGL_ADDR_94_F0, 0);
14429         if (CHIP_IS_E1x(sc)) {
14430             REG_WR(sc, PXP2_REG_PGL_ADDR_88_F1, 0);
14431             REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F1, 0);
14432             REG_WR(sc, PXP2_REG_PGL_ADDR_90_F1, 0);
14433             REG_WR(sc, PXP2_REG_PGL_ADDR_94_F1, 0);
14434         }
14435
14436         /*
14437          * Enable internal target-read (in case we are probed after PF
14438          * FLR). Must be done prior to any BAR read access. Only for
14439          * 57712 and up
14440          */
14441         if (!CHIP_IS_E1x(sc)) {
14442             REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
14443         }
14444     }
14445
14446     /* get the nvram size */
14447     val = REG_RD(sc, MCP_REG_MCPR_NVM_CFG4);
14448     sc->devinfo.flash_size =
14449         (NVRAM_1MB_SIZE << (val & MCPR_NVM_CFG4_FLASH_SIZE));
14450     BLOGD(sc, DBG_LOAD, "nvram flash size: %d\n", sc->devinfo.flash_size);
14451
14452     /* get PCI capabilites */
14453     bxe_probe_pci_caps(sc);
14454
14455     bxe_set_power_state(sc, PCI_PM_D0);
14456
14457     /* get various configuration parameters from shmem */
14458     bxe_get_shmem_info(sc);
14459
14460     if (sc->devinfo.pcie_msix_cap_reg != 0) {
14461         val = pci_read_config(sc->dev,
14462                               (sc->devinfo.pcie_msix_cap_reg +
14463                                PCIR_MSIX_CTRL),
14464                               2);
14465         sc->igu_sb_cnt = (val & PCIM_MSIXCTRL_TABLE_SIZE);
14466     } else {
14467         sc->igu_sb_cnt = 1;
14468     }
14469
14470     sc->igu_base_addr = BAR_IGU_INTMEM;
14471
14472     /* initialize IGU parameters */
14473     if (CHIP_IS_E1x(sc)) {
14474         sc->devinfo.int_block = INT_BLOCK_HC;
14475         sc->igu_dsb_id = DEF_SB_IGU_ID;
14476         sc->igu_base_sb = 0;
14477     } else {
14478         sc->devinfo.int_block = INT_BLOCK_IGU;
14479
14480         /* do not allow device reset during IGU info preocessing */
14481         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14482
14483         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
14484
14485         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14486             int tout = 5000;
14487
14488             BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode\n");
14489
14490             val &= ~(IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN);
14491             REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION, val);
14492             REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x7f);
14493
14494             while (tout && REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14495                 tout--;
14496                 DELAY(1000);
14497             }
14498
14499             if (REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14500                 BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode failed!!!\n");
14501                 bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14502                 return (-1);
14503             }
14504         }
14505
14506         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14507             BLOGD(sc, DBG_LOAD, "IGU Backward Compatible Mode\n");
14508             sc->devinfo.int_block |= INT_BLOCK_MODE_BW_COMP;
14509         } else {
14510             BLOGD(sc, DBG_LOAD, "IGU Normal Mode\n");
14511         }
14512
14513         rc = bxe_get_igu_cam_info(sc);
14514
14515         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14516
14517         if (rc) {
14518             return (rc);
14519         }
14520     }
14521
14522     /*
14523      * Get base FW non-default (fast path) status block ID. This value is
14524      * used to initialize the fw_sb_id saved on the fp/queue structure to
14525      * determine the id used by the FW.
14526      */
14527     if (CHIP_IS_E1x(sc)) {
14528         sc->base_fw_ndsb = ((SC_PORT(sc) * FP_SB_MAX_E1x) + SC_L_ID(sc));
14529     } else {
14530         /*
14531          * 57712+ - We currently use one FW SB per IGU SB (Rx and Tx of
14532          * the same queue are indicated on the same IGU SB). So we prefer
14533          * FW and IGU SBs to be the same value.
14534          */
14535         sc->base_fw_ndsb = sc->igu_base_sb;
14536     }
14537
14538     BLOGD(sc, DBG_LOAD,
14539           "igu_dsb_id=%d igu_base_sb=%d igu_sb_cnt=%d base_fw_ndsb=%d\n",
14540           sc->igu_dsb_id, sc->igu_base_sb,
14541           sc->igu_sb_cnt, sc->base_fw_ndsb);
14542
14543     elink_phy_probe(&sc->link_params);
14544
14545     return (0);
14546 }
14547
14548 static void
14549 bxe_link_settings_supported(struct bxe_softc *sc,
14550                             uint32_t         switch_cfg)
14551 {
14552     uint32_t cfg_size = 0;
14553     uint32_t idx;
14554     uint8_t port = SC_PORT(sc);
14555
14556     /* aggregation of supported attributes of all external phys */
14557     sc->port.supported[0] = 0;
14558     sc->port.supported[1] = 0;
14559
14560     switch (sc->link_params.num_phys) {
14561     case 1:
14562         sc->port.supported[0] = sc->link_params.phy[ELINK_INT_PHY].supported;
14563         cfg_size = 1;
14564         break;
14565     case 2:
14566         sc->port.supported[0] = sc->link_params.phy[ELINK_EXT_PHY1].supported;
14567         cfg_size = 1;
14568         break;
14569     case 3:
14570         if (sc->link_params.multi_phy_config &
14571             PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
14572             sc->port.supported[1] =
14573                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14574             sc->port.supported[0] =
14575                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14576         } else {
14577             sc->port.supported[0] =
14578                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14579             sc->port.supported[1] =
14580                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14581         }
14582         cfg_size = 2;
14583         break;
14584     }
14585
14586     if (!(sc->port.supported[0] || sc->port.supported[1])) {
14587         BLOGE(sc, "Invalid phy config in NVRAM (PHY1=0x%08x PHY2=0x%08x)\n",
14588               SHMEM_RD(sc,
14589                        dev_info.port_hw_config[port].external_phy_config),
14590               SHMEM_RD(sc,
14591                        dev_info.port_hw_config[port].external_phy_config2));
14592         return;
14593     }
14594
14595     if (CHIP_IS_E3(sc))
14596         sc->port.phy_addr = REG_RD(sc, MISC_REG_WC0_CTRL_PHY_ADDR);
14597     else {
14598         switch (switch_cfg) {
14599         case ELINK_SWITCH_CFG_1G:
14600             sc->port.phy_addr =
14601                 REG_RD(sc, NIG_REG_SERDES0_CTRL_PHY_ADDR + port*0x10);
14602             break;
14603         case ELINK_SWITCH_CFG_10G:
14604             sc->port.phy_addr =
14605                 REG_RD(sc, NIG_REG_XGXS0_CTRL_PHY_ADDR + port*0x18);
14606             break;
14607         default:
14608             BLOGE(sc, "Invalid switch config in link_config=0x%08x\n",
14609                   sc->port.link_config[0]);
14610             return;
14611         }
14612     }
14613
14614     BLOGD(sc, DBG_LOAD, "PHY addr 0x%08x\n", sc->port.phy_addr);
14615
14616     /* mask what we support according to speed_cap_mask per configuration */
14617     for (idx = 0; idx < cfg_size; idx++) {
14618         if (!(sc->link_params.speed_cap_mask[idx] &
14619               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_HALF)) {
14620             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Half;
14621         }
14622
14623         if (!(sc->link_params.speed_cap_mask[idx] &
14624               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_FULL)) {
14625             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Full;
14626         }
14627
14628         if (!(sc->link_params.speed_cap_mask[idx] &
14629               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_HALF)) {
14630             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Half;
14631         }
14632
14633         if (!(sc->link_params.speed_cap_mask[idx] &
14634               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_FULL)) {
14635             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Full;
14636         }
14637
14638         if (!(sc->link_params.speed_cap_mask[idx] &
14639               PORT_HW_CFG_SPEED_CAPABILITY_D0_1G)) {
14640             sc->port.supported[idx] &= ~ELINK_SUPPORTED_1000baseT_Full;
14641         }
14642
14643         if (!(sc->link_params.speed_cap_mask[idx] &
14644               PORT_HW_CFG_SPEED_CAPABILITY_D0_2_5G)) {
14645             sc->port.supported[idx] &= ~ELINK_SUPPORTED_2500baseX_Full;
14646         }
14647
14648         if (!(sc->link_params.speed_cap_mask[idx] &
14649               PORT_HW_CFG_SPEED_CAPABILITY_D0_10G)) {
14650             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10000baseT_Full;
14651         }
14652
14653         if (!(sc->link_params.speed_cap_mask[idx] &
14654               PORT_HW_CFG_SPEED_CAPABILITY_D0_20G)) {
14655             sc->port.supported[idx] &= ~ELINK_SUPPORTED_20000baseKR2_Full;
14656         }
14657     }
14658
14659     BLOGD(sc, DBG_LOAD, "PHY supported 0=0x%08x 1=0x%08x\n",
14660           sc->port.supported[0], sc->port.supported[1]);
14661 }
14662
14663 static void
14664 bxe_link_settings_requested(struct bxe_softc *sc)
14665 {
14666     uint32_t link_config;
14667     uint32_t idx;
14668     uint32_t cfg_size = 0;
14669
14670     sc->port.advertising[0] = 0;
14671     sc->port.advertising[1] = 0;
14672
14673     switch (sc->link_params.num_phys) {
14674     case 1:
14675     case 2:
14676         cfg_size = 1;
14677         break;
14678     case 3:
14679         cfg_size = 2;
14680         break;
14681     }
14682
14683     for (idx = 0; idx < cfg_size; idx++) {
14684         sc->link_params.req_duplex[idx] = DUPLEX_FULL;
14685         link_config = sc->port.link_config[idx];
14686
14687         switch (link_config & PORT_FEATURE_LINK_SPEED_MASK) {
14688         case PORT_FEATURE_LINK_SPEED_AUTO:
14689             if (sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg) {
14690                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14691                 sc->port.advertising[idx] |= sc->port.supported[idx];
14692                 if (sc->link_params.phy[ELINK_EXT_PHY1].type ==
14693                     PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BCM84833)
14694                     sc->port.advertising[idx] |=
14695                         (ELINK_SUPPORTED_100baseT_Half |
14696                          ELINK_SUPPORTED_100baseT_Full);
14697             } else {
14698                 /* force 10G, no AN */
14699                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14700                 sc->port.advertising[idx] |=
14701                     (ADVERTISED_10000baseT_Full | ADVERTISED_FIBRE);
14702                 continue;
14703             }
14704             break;
14705
14706         case PORT_FEATURE_LINK_SPEED_10M_FULL:
14707             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Full) {
14708                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14709                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Full |
14710                                               ADVERTISED_TP);
14711             } else {
14712                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14713                           "speed_cap_mask=0x%08x\n",
14714                       link_config, sc->link_params.speed_cap_mask[idx]);
14715                 return;
14716             }
14717             break;
14718
14719         case PORT_FEATURE_LINK_SPEED_10M_HALF:
14720             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Half) {
14721                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14722                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14723                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Half |
14724                                               ADVERTISED_TP);
14725             } else {
14726                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14727                           "speed_cap_mask=0x%08x\n",
14728                       link_config, sc->link_params.speed_cap_mask[idx]);
14729                 return;
14730             }
14731             break;
14732
14733         case PORT_FEATURE_LINK_SPEED_100M_FULL:
14734             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Full) {
14735                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14736                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Full |
14737                                               ADVERTISED_TP);
14738             } else {
14739                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14740                           "speed_cap_mask=0x%08x\n",
14741                       link_config, sc->link_params.speed_cap_mask[idx]);
14742                 return;
14743             }
14744             break;
14745
14746         case PORT_FEATURE_LINK_SPEED_100M_HALF:
14747             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Half) {
14748                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14749                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14750                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Half |
14751                                               ADVERTISED_TP);
14752             } else {
14753                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14754                           "speed_cap_mask=0x%08x\n",
14755                       link_config, sc->link_params.speed_cap_mask[idx]);
14756                 return;
14757             }
14758             break;
14759
14760         case PORT_FEATURE_LINK_SPEED_1G:
14761             if (sc->port.supported[idx] & ELINK_SUPPORTED_1000baseT_Full) {
14762                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_1000;
14763                 sc->port.advertising[idx] |= (ADVERTISED_1000baseT_Full |
14764                                               ADVERTISED_TP);
14765             } else {
14766                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14767                           "speed_cap_mask=0x%08x\n",
14768                       link_config, sc->link_params.speed_cap_mask[idx]);
14769                 return;
14770             }
14771             break;
14772
14773         case PORT_FEATURE_LINK_SPEED_2_5G:
14774             if (sc->port.supported[idx] & ELINK_SUPPORTED_2500baseX_Full) {
14775                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_2500;
14776                 sc->port.advertising[idx] |= (ADVERTISED_2500baseX_Full |
14777                                               ADVERTISED_TP);
14778             } else {
14779                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14780                           "speed_cap_mask=0x%08x\n",
14781                       link_config, sc->link_params.speed_cap_mask[idx]);
14782                 return;
14783             }
14784             break;
14785
14786         case PORT_FEATURE_LINK_SPEED_10G_CX4:
14787             if (sc->port.supported[idx] & ELINK_SUPPORTED_10000baseT_Full) {
14788                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14789                 sc->port.advertising[idx] |= (ADVERTISED_10000baseT_Full |
14790                                               ADVERTISED_FIBRE);
14791             } else {
14792                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14793                           "speed_cap_mask=0x%08x\n",
14794                       link_config, sc->link_params.speed_cap_mask[idx]);
14795                 return;
14796             }
14797             break;
14798
14799         case PORT_FEATURE_LINK_SPEED_20G:
14800             sc->link_params.req_line_speed[idx] = ELINK_SPEED_20000;
14801             break;
14802
14803         default:
14804             BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14805                       "speed_cap_mask=0x%08x\n",
14806                   link_config, sc->link_params.speed_cap_mask[idx]);
14807             sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14808             sc->port.advertising[idx] = sc->port.supported[idx];
14809             break;
14810         }
14811
14812         sc->link_params.req_flow_ctrl[idx] =
14813             (link_config & PORT_FEATURE_FLOW_CONTROL_MASK);
14814
14815         if (sc->link_params.req_flow_ctrl[idx] == ELINK_FLOW_CTRL_AUTO) {
14816             if (!(sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg)) {
14817                 sc->link_params.req_flow_ctrl[idx] = ELINK_FLOW_CTRL_NONE;
14818             } else {
14819                 bxe_set_requested_fc(sc);
14820             }
14821         }
14822
14823         BLOGD(sc, DBG_LOAD, "req_line_speed=%d req_duplex=%d "
14824                             "req_flow_ctrl=0x%x advertising=0x%x\n",
14825               sc->link_params.req_line_speed[idx],
14826               sc->link_params.req_duplex[idx],
14827               sc->link_params.req_flow_ctrl[idx],
14828               sc->port.advertising[idx]);
14829     }
14830 }
14831
14832 static void
14833 bxe_get_phy_info(struct bxe_softc *sc)
14834 {
14835     uint8_t port = SC_PORT(sc);
14836     uint32_t config = sc->port.config;
14837     uint32_t eee_mode;
14838
14839     /* shmem data already read in bxe_get_shmem_info() */
14840
14841     BLOGD(sc, DBG_LOAD, "lane_config=0x%08x speed_cap_mask0=0x%08x "
14842                         "link_config0=0x%08x\n",
14843                sc->link_params.lane_config,
14844                sc->link_params.speed_cap_mask[0],
14845                sc->port.link_config[0]);
14846
14847     bxe_link_settings_supported(sc, sc->link_params.switch_cfg);
14848     bxe_link_settings_requested(sc);
14849
14850     if (sc->autogreeen == AUTO_GREEN_FORCE_ON) {
14851         sc->link_params.feature_config_flags |=
14852             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14853     } else if (sc->autogreeen == AUTO_GREEN_FORCE_OFF) {
14854         sc->link_params.feature_config_flags &=
14855             ~ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14856     } else if (config & PORT_FEAT_CFG_AUTOGREEEN_ENABLED) {
14857         sc->link_params.feature_config_flags |=
14858             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14859     }
14860
14861     /* configure link feature according to nvram value */
14862     eee_mode =
14863         (((SHMEM_RD(sc, dev_info.port_feature_config[port].eee_power_mode)) &
14864           PORT_FEAT_CFG_EEE_POWER_MODE_MASK) >>
14865          PORT_FEAT_CFG_EEE_POWER_MODE_SHIFT);
14866     if (eee_mode != PORT_FEAT_CFG_EEE_POWER_MODE_DISABLED) {
14867         sc->link_params.eee_mode = (ELINK_EEE_MODE_ADV_LPI |
14868                                     ELINK_EEE_MODE_ENABLE_LPI |
14869                                     ELINK_EEE_MODE_OUTPUT_TIME);
14870     } else {
14871         sc->link_params.eee_mode = 0;
14872     }
14873
14874     /* get the media type */
14875     bxe_media_detect(sc);
14876 }
14877
14878 static void
14879 bxe_get_params(struct bxe_softc *sc)
14880 {
14881     /* get user tunable params */
14882     bxe_get_tunable_params(sc);
14883
14884     /* select the RX and TX ring sizes */
14885     sc->tx_ring_size = TX_BD_USABLE;
14886     sc->rx_ring_size = RX_BD_USABLE;
14887
14888     /* XXX disable WoL */
14889     sc->wol = 0;
14890 }
14891
14892 static void
14893 bxe_set_modes_bitmap(struct bxe_softc *sc)
14894 {
14895     uint32_t flags = 0;
14896
14897     if (CHIP_REV_IS_FPGA(sc)) {
14898         SET_FLAGS(flags, MODE_FPGA);
14899     } else if (CHIP_REV_IS_EMUL(sc)) {
14900         SET_FLAGS(flags, MODE_EMUL);
14901     } else {
14902         SET_FLAGS(flags, MODE_ASIC);
14903     }
14904
14905     if (CHIP_IS_MODE_4_PORT(sc)) {
14906         SET_FLAGS(flags, MODE_PORT4);
14907     } else {
14908         SET_FLAGS(flags, MODE_PORT2);
14909     }
14910
14911     if (CHIP_IS_E2(sc)) {
14912         SET_FLAGS(flags, MODE_E2);
14913     } else if (CHIP_IS_E3(sc)) {
14914         SET_FLAGS(flags, MODE_E3);
14915         if (CHIP_REV(sc) == CHIP_REV_Ax) {
14916             SET_FLAGS(flags, MODE_E3_A0);
14917         } else /*if (CHIP_REV(sc) == CHIP_REV_Bx)*/ {
14918             SET_FLAGS(flags, MODE_E3_B0 | MODE_COS3);
14919         }
14920     }
14921
14922     if (IS_MF(sc)) {
14923         SET_FLAGS(flags, MODE_MF);
14924         switch (sc->devinfo.mf_info.mf_mode) {
14925         case MULTI_FUNCTION_SD:
14926             SET_FLAGS(flags, MODE_MF_SD);
14927             break;
14928         case MULTI_FUNCTION_SI:
14929             SET_FLAGS(flags, MODE_MF_SI);
14930             break;
14931         case MULTI_FUNCTION_AFEX:
14932             SET_FLAGS(flags, MODE_MF_AFEX);
14933             break;
14934         }
14935     } else {
14936         SET_FLAGS(flags, MODE_SF);
14937     }
14938
14939 #if defined(__LITTLE_ENDIAN)
14940     SET_FLAGS(flags, MODE_LITTLE_ENDIAN);
14941 #else /* __BIG_ENDIAN */
14942     SET_FLAGS(flags, MODE_BIG_ENDIAN);
14943 #endif
14944
14945     INIT_MODE_FLAGS(sc) = flags;
14946 }
14947
14948 static int
14949 bxe_alloc_hsi_mem(struct bxe_softc *sc)
14950 {
14951     struct bxe_fastpath *fp;
14952     bus_addr_t busaddr;
14953     int max_agg_queues;
14954     int max_segments;
14955     bus_size_t max_size;
14956     bus_size_t max_seg_size;
14957     char buf[32];
14958     int rc;
14959     int i, j;
14960
14961     /* XXX zero out all vars here and call bxe_alloc_hsi_mem on error */
14962
14963     /* allocate the parent bus DMA tag */
14964     rc = bus_dma_tag_create(bus_get_dma_tag(sc->dev), /* parent tag */
14965                             1,                        /* alignment */
14966                             0,                        /* boundary limit */
14967                             BUS_SPACE_MAXADDR,        /* restricted low */
14968                             BUS_SPACE_MAXADDR,        /* restricted hi */
14969                             NULL,                     /* addr filter() */
14970                             NULL,                     /* addr filter() arg */
14971                             BUS_SPACE_MAXSIZE_32BIT,  /* max map size */
14972                             BUS_SPACE_UNRESTRICTED,   /* num discontinuous */
14973                             BUS_SPACE_MAXSIZE_32BIT,  /* max seg size */
14974                             0,                        /* flags */
14975                             NULL,                     /* lock() */
14976                             NULL,                     /* lock() arg */
14977                             &sc->parent_dma_tag);     /* returned dma tag */
14978     if (rc != 0) {
14979         BLOGE(sc, "Failed to alloc parent DMA tag (%d)!\n", rc);
14980         return (1);
14981     }
14982
14983     /************************/
14984     /* DEFAULT STATUS BLOCK */
14985     /************************/
14986
14987     if (bxe_dma_alloc(sc, sizeof(struct host_sp_status_block),
14988                       &sc->def_sb_dma, "default status block") != 0) {
14989         /* XXX */
14990         bus_dma_tag_destroy(sc->parent_dma_tag);
14991         return (1);
14992     }
14993
14994     sc->def_sb = (struct host_sp_status_block *)sc->def_sb_dma.vaddr;
14995
14996     /***************/
14997     /* EVENT QUEUE */
14998     /***************/
14999
15000     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15001                       &sc->eq_dma, "event queue") != 0) {
15002         /* XXX */
15003         bxe_dma_free(sc, &sc->def_sb_dma);
15004         sc->def_sb = NULL;
15005         bus_dma_tag_destroy(sc->parent_dma_tag);
15006         return (1);
15007     }
15008
15009     sc->eq = (union event_ring_elem * )sc->eq_dma.vaddr;
15010
15011     /*************/
15012     /* SLOW PATH */
15013     /*************/
15014
15015     if (bxe_dma_alloc(sc, sizeof(struct bxe_slowpath),
15016                       &sc->sp_dma, "slow path") != 0) {
15017         /* XXX */
15018         bxe_dma_free(sc, &sc->eq_dma);
15019         sc->eq = NULL;
15020         bxe_dma_free(sc, &sc->def_sb_dma);
15021         sc->def_sb = NULL;
15022         bus_dma_tag_destroy(sc->parent_dma_tag);
15023         return (1);
15024     }
15025
15026     sc->sp = (struct bxe_slowpath *)sc->sp_dma.vaddr;
15027
15028     /*******************/
15029     /* SLOW PATH QUEUE */
15030     /*******************/
15031
15032     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15033                       &sc->spq_dma, "slow path queue") != 0) {
15034         /* XXX */
15035         bxe_dma_free(sc, &sc->sp_dma);
15036         sc->sp = NULL;
15037         bxe_dma_free(sc, &sc->eq_dma);
15038         sc->eq = NULL;
15039         bxe_dma_free(sc, &sc->def_sb_dma);
15040         sc->def_sb = NULL;
15041         bus_dma_tag_destroy(sc->parent_dma_tag);
15042         return (1);
15043     }
15044
15045     sc->spq = (struct eth_spe *)sc->spq_dma.vaddr;
15046
15047     /***************************/
15048     /* FW DECOMPRESSION BUFFER */
15049     /***************************/
15050
15051     if (bxe_dma_alloc(sc, FW_BUF_SIZE, &sc->gz_buf_dma,
15052                       "fw decompression buffer") != 0) {
15053         /* XXX */
15054         bxe_dma_free(sc, &sc->spq_dma);
15055         sc->spq = NULL;
15056         bxe_dma_free(sc, &sc->sp_dma);
15057         sc->sp = NULL;
15058         bxe_dma_free(sc, &sc->eq_dma);
15059         sc->eq = NULL;
15060         bxe_dma_free(sc, &sc->def_sb_dma);
15061         sc->def_sb = NULL;
15062         bus_dma_tag_destroy(sc->parent_dma_tag);
15063         return (1);
15064     }
15065
15066     sc->gz_buf = (void *)sc->gz_buf_dma.vaddr;
15067
15068     if ((sc->gz_strm =
15069          malloc(sizeof(*sc->gz_strm), M_DEVBUF, M_NOWAIT)) == NULL) {
15070         /* XXX */
15071         bxe_dma_free(sc, &sc->gz_buf_dma);
15072         sc->gz_buf = NULL;
15073         bxe_dma_free(sc, &sc->spq_dma);
15074         sc->spq = NULL;
15075         bxe_dma_free(sc, &sc->sp_dma);
15076         sc->sp = NULL;
15077         bxe_dma_free(sc, &sc->eq_dma);
15078         sc->eq = NULL;
15079         bxe_dma_free(sc, &sc->def_sb_dma);
15080         sc->def_sb = NULL;
15081         bus_dma_tag_destroy(sc->parent_dma_tag);
15082         return (1);
15083     }
15084
15085     /*************/
15086     /* FASTPATHS */
15087     /*************/
15088
15089     /* allocate DMA memory for each fastpath structure */
15090     for (i = 0; i < sc->num_queues; i++) {
15091         fp = &sc->fp[i];
15092         fp->sc    = sc;
15093         fp->index = i;
15094
15095         /*******************/
15096         /* FP STATUS BLOCK */
15097         /*******************/
15098
15099         snprintf(buf, sizeof(buf), "fp %d status block", i);
15100         if (bxe_dma_alloc(sc, sizeof(union bxe_host_hc_status_block),
15101                           &fp->sb_dma, buf) != 0) {
15102             /* XXX unwind and free previous fastpath allocations */
15103             BLOGE(sc, "Failed to alloc %s\n", buf);
15104             return (1);
15105         } else {
15106             if (CHIP_IS_E2E3(sc)) {
15107                 fp->status_block.e2_sb =
15108                     (struct host_hc_status_block_e2 *)fp->sb_dma.vaddr;
15109             } else {
15110                 fp->status_block.e1x_sb =
15111                     (struct host_hc_status_block_e1x *)fp->sb_dma.vaddr;
15112             }
15113         }
15114
15115         /******************/
15116         /* FP TX BD CHAIN */
15117         /******************/
15118
15119         snprintf(buf, sizeof(buf), "fp %d tx bd chain", i);
15120         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * TX_BD_NUM_PAGES),
15121                           &fp->tx_dma, buf) != 0) {
15122             /* XXX unwind and free previous fastpath allocations */
15123             BLOGE(sc, "Failed to alloc %s\n", buf);
15124             return (1);
15125         } else {
15126             fp->tx_chain = (union eth_tx_bd_types *)fp->tx_dma.vaddr;
15127         }
15128
15129         /* link together the tx bd chain pages */
15130         for (j = 1; j <= TX_BD_NUM_PAGES; j++) {
15131             /* index into the tx bd chain array to last entry per page */
15132             struct eth_tx_next_bd *tx_next_bd =
15133                 &fp->tx_chain[TX_BD_TOTAL_PER_PAGE * j - 1].next_bd;
15134             /* point to the next page and wrap from last page */
15135             busaddr = (fp->tx_dma.paddr +
15136                        (BCM_PAGE_SIZE * (j % TX_BD_NUM_PAGES)));
15137             tx_next_bd->addr_hi = htole32(U64_HI(busaddr));
15138             tx_next_bd->addr_lo = htole32(U64_LO(busaddr));
15139         }
15140
15141         /******************/
15142         /* FP RX BD CHAIN */
15143         /******************/
15144
15145         snprintf(buf, sizeof(buf), "fp %d rx bd chain", i);
15146         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_BD_NUM_PAGES),
15147                           &fp->rx_dma, buf) != 0) {
15148             /* XXX unwind and free previous fastpath allocations */
15149             BLOGE(sc, "Failed to alloc %s\n", buf);
15150             return (1);
15151         } else {
15152             fp->rx_chain = (struct eth_rx_bd *)fp->rx_dma.vaddr;
15153         }
15154
15155         /* link together the rx bd chain pages */
15156         for (j = 1; j <= RX_BD_NUM_PAGES; j++) {
15157             /* index into the rx bd chain array to last entry per page */
15158             struct eth_rx_bd *rx_bd =
15159                 &fp->rx_chain[RX_BD_TOTAL_PER_PAGE * j - 2];
15160             /* point to the next page and wrap from last page */
15161             busaddr = (fp->rx_dma.paddr +
15162                        (BCM_PAGE_SIZE * (j % RX_BD_NUM_PAGES)));
15163             rx_bd->addr_hi = htole32(U64_HI(busaddr));
15164             rx_bd->addr_lo = htole32(U64_LO(busaddr));
15165         }
15166
15167         /*******************/
15168         /* FP RX RCQ CHAIN */
15169         /*******************/
15170
15171         snprintf(buf, sizeof(buf), "fp %d rcq chain", i);
15172         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RCQ_NUM_PAGES),
15173                           &fp->rcq_dma, buf) != 0) {
15174             /* XXX unwind and free previous fastpath allocations */
15175             BLOGE(sc, "Failed to alloc %s\n", buf);
15176             return (1);
15177         } else {
15178             fp->rcq_chain = (union eth_rx_cqe *)fp->rcq_dma.vaddr;
15179         }
15180
15181         /* link together the rcq chain pages */
15182         for (j = 1; j <= RCQ_NUM_PAGES; j++) {
15183             /* index into the rcq chain array to last entry per page */
15184             struct eth_rx_cqe_next_page *rx_cqe_next =
15185                 (struct eth_rx_cqe_next_page *)
15186                 &fp->rcq_chain[RCQ_TOTAL_PER_PAGE * j - 1];
15187             /* point to the next page and wrap from last page */
15188             busaddr = (fp->rcq_dma.paddr +
15189                        (BCM_PAGE_SIZE * (j % RCQ_NUM_PAGES)));
15190             rx_cqe_next->addr_hi = htole32(U64_HI(busaddr));
15191             rx_cqe_next->addr_lo = htole32(U64_LO(busaddr));
15192         }
15193
15194         /*******************/
15195         /* FP RX SGE CHAIN */
15196         /*******************/
15197
15198         snprintf(buf, sizeof(buf), "fp %d sge chain", i);
15199         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_SGE_NUM_PAGES),
15200                           &fp->rx_sge_dma, buf) != 0) {
15201             /* XXX unwind and free previous fastpath allocations */
15202             BLOGE(sc, "Failed to alloc %s\n", buf);
15203             return (1);
15204         } else {
15205             fp->rx_sge_chain = (struct eth_rx_sge *)fp->rx_sge_dma.vaddr;
15206         }
15207
15208         /* link together the sge chain pages */
15209         for (j = 1; j <= RX_SGE_NUM_PAGES; j++) {
15210             /* index into the rcq chain array to last entry per page */
15211             struct eth_rx_sge *rx_sge =
15212                 &fp->rx_sge_chain[RX_SGE_TOTAL_PER_PAGE * j - 2];
15213             /* point to the next page and wrap from last page */
15214             busaddr = (fp->rx_sge_dma.paddr +
15215                        (BCM_PAGE_SIZE * (j % RX_SGE_NUM_PAGES)));
15216             rx_sge->addr_hi = htole32(U64_HI(busaddr));
15217             rx_sge->addr_lo = htole32(U64_LO(busaddr));
15218         }
15219
15220         /***********************/
15221         /* FP TX MBUF DMA MAPS */
15222         /***********************/
15223
15224         /* set required sizes before mapping to conserve resources */
15225         if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
15226             max_size     = BXE_TSO_MAX_SIZE;
15227             max_segments = BXE_TSO_MAX_SEGMENTS;
15228             max_seg_size = BXE_TSO_MAX_SEG_SIZE;
15229         } else {
15230             max_size     = (MCLBYTES * BXE_MAX_SEGMENTS);
15231             max_segments = BXE_MAX_SEGMENTS;
15232             max_seg_size = MCLBYTES;
15233         }
15234
15235         /* create a dma tag for the tx mbufs */
15236         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15237                                 1,                  /* alignment */
15238                                 0,                  /* boundary limit */
15239                                 BUS_SPACE_MAXADDR,  /* restricted low */
15240                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15241                                 NULL,               /* addr filter() */
15242                                 NULL,               /* addr filter() arg */
15243                                 max_size,           /* max map size */
15244                                 max_segments,       /* num discontinuous */
15245                                 max_seg_size,       /* max seg size */
15246                                 0,                  /* flags */
15247                                 NULL,               /* lock() */
15248                                 NULL,               /* lock() arg */
15249                                 &fp->tx_mbuf_tag);  /* returned dma tag */
15250         if (rc != 0) {
15251             /* XXX unwind and free previous fastpath allocations */
15252             BLOGE(sc, "Failed to create dma tag for "
15253                       "'fp %d tx mbufs' (%d)\n",
15254                   i, rc);
15255             return (1);
15256         }
15257
15258         /* create dma maps for each of the tx mbuf clusters */
15259         for (j = 0; j < TX_BD_TOTAL; j++) {
15260             if (bus_dmamap_create(fp->tx_mbuf_tag,
15261                                   BUS_DMA_NOWAIT,
15262                                   &fp->tx_mbuf_chain[j].m_map)) {
15263                 /* XXX unwind and free previous fastpath allocations */
15264                 BLOGE(sc, "Failed to create dma map for "
15265                           "'fp %d tx mbuf %d' (%d)\n",
15266                       i, j, rc);
15267                 return (1);
15268             }
15269         }
15270
15271         /***********************/
15272         /* FP RX MBUF DMA MAPS */
15273         /***********************/
15274
15275         /* create a dma tag for the rx mbufs */
15276         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15277                                 1,                  /* alignment */
15278                                 0,                  /* boundary limit */
15279                                 BUS_SPACE_MAXADDR,  /* restricted low */
15280                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15281                                 NULL,               /* addr filter() */
15282                                 NULL,               /* addr filter() arg */
15283                                 MJUM9BYTES,         /* max map size */
15284                                 1,                  /* num discontinuous */
15285                                 MJUM9BYTES,         /* max seg size */
15286                                 0,                  /* flags */
15287                                 NULL,               /* lock() */
15288                                 NULL,               /* lock() arg */
15289                                 &fp->rx_mbuf_tag);  /* returned dma tag */
15290         if (rc != 0) {
15291             /* XXX unwind and free previous fastpath allocations */
15292             BLOGE(sc, "Failed to create dma tag for "
15293                       "'fp %d rx mbufs' (%d)\n",
15294                   i, rc);
15295             return (1);
15296         }
15297
15298         /* create dma maps for each of the rx mbuf clusters */
15299         for (j = 0; j < RX_BD_TOTAL; j++) {
15300             if (bus_dmamap_create(fp->rx_mbuf_tag,
15301                                   BUS_DMA_NOWAIT,
15302                                   &fp->rx_mbuf_chain[j].m_map)) {
15303                 /* XXX unwind and free previous fastpath allocations */
15304                 BLOGE(sc, "Failed to create dma map for "
15305                           "'fp %d rx mbuf %d' (%d)\n",
15306                       i, j, rc);
15307                 return (1);
15308             }
15309         }
15310
15311         /* create dma map for the spare rx mbuf cluster */
15312         if (bus_dmamap_create(fp->rx_mbuf_tag,
15313                               BUS_DMA_NOWAIT,
15314                               &fp->rx_mbuf_spare_map)) {
15315             /* XXX unwind and free previous fastpath allocations */
15316             BLOGE(sc, "Failed to create dma map for "
15317                       "'fp %d spare rx mbuf' (%d)\n",
15318                   i, rc);
15319             return (1);
15320         }
15321
15322         /***************************/
15323         /* FP RX SGE MBUF DMA MAPS */
15324         /***************************/
15325
15326         /* create a dma tag for the rx sge mbufs */
15327         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15328                                 1,                  /* alignment */
15329                                 0,                  /* boundary limit */
15330                                 BUS_SPACE_MAXADDR,  /* restricted low */
15331                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15332                                 NULL,               /* addr filter() */
15333                                 NULL,               /* addr filter() arg */
15334                                 BCM_PAGE_SIZE,      /* max map size */
15335                                 1,                  /* num discontinuous */
15336                                 BCM_PAGE_SIZE,      /* max seg size */
15337                                 0,                  /* flags */
15338                                 NULL,               /* lock() */
15339                                 NULL,               /* lock() arg */
15340                                 &fp->rx_sge_mbuf_tag); /* returned dma tag */
15341         if (rc != 0) {
15342             /* XXX unwind and free previous fastpath allocations */
15343             BLOGE(sc, "Failed to create dma tag for "
15344                       "'fp %d rx sge mbufs' (%d)\n",
15345                   i, rc);
15346             return (1);
15347         }
15348
15349         /* create dma maps for the rx sge mbuf clusters */
15350         for (j = 0; j < RX_SGE_TOTAL; j++) {
15351             if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15352                                   BUS_DMA_NOWAIT,
15353                                   &fp->rx_sge_mbuf_chain[j].m_map)) {
15354                 /* XXX unwind and free previous fastpath allocations */
15355                 BLOGE(sc, "Failed to create dma map for "
15356                           "'fp %d rx sge mbuf %d' (%d)\n",
15357                       i, j, rc);
15358                 return (1);
15359             }
15360         }
15361
15362         /* create dma map for the spare rx sge mbuf cluster */
15363         if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15364                               BUS_DMA_NOWAIT,
15365                               &fp->rx_sge_mbuf_spare_map)) {
15366             /* XXX unwind and free previous fastpath allocations */
15367             BLOGE(sc, "Failed to create dma map for "
15368                       "'fp %d spare rx sge mbuf' (%d)\n",
15369                   i, rc);
15370             return (1);
15371         }
15372
15373         /***************************/
15374         /* FP RX TPA MBUF DMA MAPS */
15375         /***************************/
15376
15377         /* create dma maps for the rx tpa mbuf clusters */
15378         max_agg_queues = MAX_AGG_QS(sc);
15379
15380         for (j = 0; j < max_agg_queues; j++) {
15381             if (bus_dmamap_create(fp->rx_mbuf_tag,
15382                                   BUS_DMA_NOWAIT,
15383                                   &fp->rx_tpa_info[j].bd.m_map)) {
15384                 /* XXX unwind and free previous fastpath allocations */
15385                 BLOGE(sc, "Failed to create dma map for "
15386                           "'fp %d rx tpa mbuf %d' (%d)\n",
15387                       i, j, rc);
15388                 return (1);
15389             }
15390         }
15391
15392         /* create dma map for the spare rx tpa mbuf cluster */
15393         if (bus_dmamap_create(fp->rx_mbuf_tag,
15394                               BUS_DMA_NOWAIT,
15395                               &fp->rx_tpa_info_mbuf_spare_map)) {
15396             /* XXX unwind and free previous fastpath allocations */
15397             BLOGE(sc, "Failed to create dma map for "
15398                       "'fp %d spare rx tpa mbuf' (%d)\n",
15399                   i, rc);
15400             return (1);
15401         }
15402
15403         bxe_init_sge_ring_bit_mask(fp);
15404     }
15405
15406     return (0);
15407 }
15408
15409 static void
15410 bxe_free_hsi_mem(struct bxe_softc *sc)
15411 {
15412     struct bxe_fastpath *fp;
15413     int max_agg_queues;
15414     int i, j;
15415
15416     if (sc->parent_dma_tag == NULL) {
15417         return; /* assume nothing was allocated */
15418     }
15419
15420     for (i = 0; i < sc->num_queues; i++) {
15421         fp = &sc->fp[i];
15422
15423         /*******************/
15424         /* FP STATUS BLOCK */
15425         /*******************/
15426
15427         bxe_dma_free(sc, &fp->sb_dma);
15428         memset(&fp->status_block, 0, sizeof(fp->status_block));
15429
15430         /******************/
15431         /* FP TX BD CHAIN */
15432         /******************/
15433
15434         bxe_dma_free(sc, &fp->tx_dma);
15435         fp->tx_chain = NULL;
15436
15437         /******************/
15438         /* FP RX BD CHAIN */
15439         /******************/
15440
15441         bxe_dma_free(sc, &fp->rx_dma);
15442         fp->rx_chain = NULL;
15443
15444         /*******************/
15445         /* FP RX RCQ CHAIN */
15446         /*******************/
15447
15448         bxe_dma_free(sc, &fp->rcq_dma);
15449         fp->rcq_chain = NULL;
15450
15451         /*******************/
15452         /* FP RX SGE CHAIN */
15453         /*******************/
15454
15455         bxe_dma_free(sc, &fp->rx_sge_dma);
15456         fp->rx_sge_chain = NULL;
15457
15458         /***********************/
15459         /* FP TX MBUF DMA MAPS */
15460         /***********************/
15461
15462         if (fp->tx_mbuf_tag != NULL) {
15463             for (j = 0; j < TX_BD_TOTAL; j++) {
15464                 if (fp->tx_mbuf_chain[j].m_map != NULL) {
15465                     bus_dmamap_unload(fp->tx_mbuf_tag,
15466                                       fp->tx_mbuf_chain[j].m_map);
15467                     bus_dmamap_destroy(fp->tx_mbuf_tag,
15468                                        fp->tx_mbuf_chain[j].m_map);
15469                 }
15470             }
15471
15472             bus_dma_tag_destroy(fp->tx_mbuf_tag);
15473             fp->tx_mbuf_tag = NULL;
15474         }
15475
15476         /***********************/
15477         /* FP RX MBUF DMA MAPS */
15478         /***********************/
15479
15480         if (fp->rx_mbuf_tag != NULL) {
15481             for (j = 0; j < RX_BD_TOTAL; j++) {
15482                 if (fp->rx_mbuf_chain[j].m_map != NULL) {
15483                     bus_dmamap_unload(fp->rx_mbuf_tag,
15484                                       fp->rx_mbuf_chain[j].m_map);
15485                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15486                                        fp->rx_mbuf_chain[j].m_map);
15487                 }
15488             }
15489
15490             if (fp->rx_mbuf_spare_map != NULL) {
15491                 bus_dmamap_unload(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15492                 bus_dmamap_destroy(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15493             }
15494
15495             /***************************/
15496             /* FP RX TPA MBUF DMA MAPS */
15497             /***************************/
15498
15499             max_agg_queues = MAX_AGG_QS(sc);
15500
15501             for (j = 0; j < max_agg_queues; j++) {
15502                 if (fp->rx_tpa_info[j].bd.m_map != NULL) {
15503                     bus_dmamap_unload(fp->rx_mbuf_tag,
15504                                       fp->rx_tpa_info[j].bd.m_map);
15505                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15506                                        fp->rx_tpa_info[j].bd.m_map);
15507                 }
15508             }
15509
15510             if (fp->rx_tpa_info_mbuf_spare_map != NULL) {
15511                 bus_dmamap_unload(fp->rx_mbuf_tag,
15512                                   fp->rx_tpa_info_mbuf_spare_map);
15513                 bus_dmamap_destroy(fp->rx_mbuf_tag,
15514                                    fp->rx_tpa_info_mbuf_spare_map);
15515             }
15516
15517             bus_dma_tag_destroy(fp->rx_mbuf_tag);
15518             fp->rx_mbuf_tag = NULL;
15519         }
15520
15521         /***************************/
15522         /* FP RX SGE MBUF DMA MAPS */
15523         /***************************/
15524
15525         if (fp->rx_sge_mbuf_tag != NULL) {
15526             for (j = 0; j < RX_SGE_TOTAL; j++) {
15527                 if (fp->rx_sge_mbuf_chain[j].m_map != NULL) {
15528                     bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15529                                       fp->rx_sge_mbuf_chain[j].m_map);
15530                     bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15531                                        fp->rx_sge_mbuf_chain[j].m_map);
15532                 }
15533             }
15534
15535             if (fp->rx_sge_mbuf_spare_map != NULL) {
15536                 bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15537                                   fp->rx_sge_mbuf_spare_map);
15538                 bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15539                                    fp->rx_sge_mbuf_spare_map);
15540             }
15541
15542             bus_dma_tag_destroy(fp->rx_sge_mbuf_tag);
15543             fp->rx_sge_mbuf_tag = NULL;
15544         }
15545     }
15546
15547     /***************************/
15548     /* FW DECOMPRESSION BUFFER */
15549     /***************************/
15550
15551     bxe_dma_free(sc, &sc->gz_buf_dma);
15552     sc->gz_buf = NULL;
15553     free(sc->gz_strm, M_DEVBUF);
15554     sc->gz_strm = NULL;
15555
15556     /*******************/
15557     /* SLOW PATH QUEUE */
15558     /*******************/
15559
15560     bxe_dma_free(sc, &sc->spq_dma);
15561     sc->spq = NULL;
15562
15563     /*************/
15564     /* SLOW PATH */
15565     /*************/
15566
15567     bxe_dma_free(sc, &sc->sp_dma);
15568     sc->sp = NULL;
15569
15570     /***************/
15571     /* EVENT QUEUE */
15572     /***************/
15573
15574     bxe_dma_free(sc, &sc->eq_dma);
15575     sc->eq = NULL;
15576
15577     /************************/
15578     /* DEFAULT STATUS BLOCK */
15579     /************************/
15580
15581     bxe_dma_free(sc, &sc->def_sb_dma);
15582     sc->def_sb = NULL;
15583
15584     bus_dma_tag_destroy(sc->parent_dma_tag);
15585     sc->parent_dma_tag = NULL;
15586 }
15587
15588 /*
15589  * Previous driver DMAE transaction may have occurred when pre-boot stage
15590  * ended and boot began. This would invalidate the addresses of the
15591  * transaction, resulting in was-error bit set in the PCI causing all
15592  * hw-to-host PCIe transactions to timeout. If this happened we want to clear
15593  * the interrupt which detected this from the pglueb and the was-done bit
15594  */
15595 static void
15596 bxe_prev_interrupted_dmae(struct bxe_softc *sc)
15597 {
15598     uint32_t val;
15599
15600     if (!CHIP_IS_E1x(sc)) {
15601         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS);
15602         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN) {
15603             BLOGD(sc, DBG_LOAD,
15604                   "Clearing 'was-error' bit that was set in pglueb");
15605             REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, 1 << SC_FUNC(sc));
15606         }
15607     }
15608 }
15609
15610 static int
15611 bxe_prev_mcp_done(struct bxe_softc *sc)
15612 {
15613     uint32_t rc = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE,
15614                                  DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET);
15615     if (!rc) {
15616         BLOGE(sc, "MCP response failure, aborting\n");
15617         return (-1);
15618     }
15619
15620     return (0);
15621 }
15622
15623 static struct bxe_prev_list_node *
15624 bxe_prev_path_get_entry(struct bxe_softc *sc)
15625 {
15626     struct bxe_prev_list_node *tmp;
15627
15628     LIST_FOREACH(tmp, &bxe_prev_list, node) {
15629         if ((sc->pcie_bus == tmp->bus) &&
15630             (sc->pcie_device == tmp->slot) &&
15631             (SC_PATH(sc) == tmp->path)) {
15632             return (tmp);
15633         }
15634     }
15635
15636     return (NULL);
15637 }
15638
15639 static uint8_t
15640 bxe_prev_is_path_marked(struct bxe_softc *sc)
15641 {
15642     struct bxe_prev_list_node *tmp;
15643     int rc = FALSE;
15644
15645     mtx_lock(&bxe_prev_mtx);
15646
15647     tmp = bxe_prev_path_get_entry(sc);
15648     if (tmp) {
15649         if (tmp->aer) {
15650             BLOGD(sc, DBG_LOAD,
15651                   "Path %d/%d/%d was marked by AER\n",
15652                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15653         } else {
15654             rc = TRUE;
15655             BLOGD(sc, DBG_LOAD,
15656                   "Path %d/%d/%d was already cleaned from previous drivers\n",
15657                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15658         }
15659     }
15660
15661     mtx_unlock(&bxe_prev_mtx);
15662
15663     return (rc);
15664 }
15665
15666 static int
15667 bxe_prev_mark_path(struct bxe_softc *sc,
15668                    uint8_t          after_undi)
15669 {
15670     struct bxe_prev_list_node *tmp;
15671
15672     mtx_lock(&bxe_prev_mtx);
15673
15674     /* Check whether the entry for this path already exists */
15675     tmp = bxe_prev_path_get_entry(sc);
15676     if (tmp) {
15677         if (!tmp->aer) {
15678             BLOGD(sc, DBG_LOAD,
15679                   "Re-marking AER in path %d/%d/%d\n",
15680                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15681         } else {
15682             BLOGD(sc, DBG_LOAD,
15683                   "Removing AER indication from path %d/%d/%d\n",
15684                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15685             tmp->aer = 0;
15686         }
15687
15688         mtx_unlock(&bxe_prev_mtx);
15689         return (0);
15690     }
15691
15692     mtx_unlock(&bxe_prev_mtx);
15693
15694     /* Create an entry for this path and add it */
15695     tmp = malloc(sizeof(struct bxe_prev_list_node), M_DEVBUF,
15696                  (M_NOWAIT | M_ZERO));
15697     if (!tmp) {
15698         BLOGE(sc, "Failed to allocate 'bxe_prev_list_node'\n");
15699         return (-1);
15700     }
15701
15702     tmp->bus  = sc->pcie_bus;
15703     tmp->slot = sc->pcie_device;
15704     tmp->path = SC_PATH(sc);
15705     tmp->aer  = 0;
15706     tmp->undi = after_undi ? (1 << SC_PORT(sc)) : 0;
15707
15708     mtx_lock(&bxe_prev_mtx);
15709
15710     BLOGD(sc, DBG_LOAD,
15711           "Marked path %d/%d/%d - finished previous unload\n",
15712           sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15713     LIST_INSERT_HEAD(&bxe_prev_list, tmp, node);
15714
15715     mtx_unlock(&bxe_prev_mtx);
15716
15717     return (0);
15718 }
15719
15720 static int
15721 bxe_do_flr(struct bxe_softc *sc)
15722 {
15723     int i;
15724
15725     /* only E2 and onwards support FLR */
15726     if (CHIP_IS_E1x(sc)) {
15727         BLOGD(sc, DBG_LOAD, "FLR not supported in E1/E1H\n");
15728         return (-1);
15729     }
15730
15731     /* only bootcode REQ_BC_VER_4_INITIATE_FLR and onwards support flr */
15732     if (sc->devinfo.bc_ver < REQ_BC_VER_4_INITIATE_FLR) {
15733         BLOGD(sc, DBG_LOAD, "FLR not supported by BC_VER: 0x%08x\n",
15734               sc->devinfo.bc_ver);
15735         return (-1);
15736     }
15737
15738     /* Wait for Transaction Pending bit clean */
15739     for (i = 0; i < 4; i++) {
15740         if (i) {
15741             DELAY(((1 << (i - 1)) * 100) * 1000);
15742         }
15743
15744         if (!bxe_is_pcie_pending(sc)) {
15745             goto clear;
15746         }
15747     }
15748
15749     BLOGE(sc, "PCIE transaction is not cleared, "
15750               "proceeding with reset anyway\n");
15751
15752 clear:
15753
15754     BLOGD(sc, DBG_LOAD, "Initiating FLR\n");
15755     bxe_fw_command(sc, DRV_MSG_CODE_INITIATE_FLR, 0);
15756
15757     return (0);
15758 }
15759
15760 struct bxe_mac_vals {
15761     uint32_t xmac_addr;
15762     uint32_t xmac_val;
15763     uint32_t emac_addr;
15764     uint32_t emac_val;
15765     uint32_t umac_addr;
15766     uint32_t umac_val;
15767     uint32_t bmac_addr;
15768     uint32_t bmac_val[2];
15769 };
15770
15771 static void
15772 bxe_prev_unload_close_mac(struct bxe_softc *sc,
15773                           struct bxe_mac_vals *vals)
15774 {
15775     uint32_t val, base_addr, offset, mask, reset_reg;
15776     uint8_t mac_stopped = FALSE;
15777     uint8_t port = SC_PORT(sc);
15778     uint32_t wb_data[2];
15779
15780     /* reset addresses as they also mark which values were changed */
15781     vals->bmac_addr = 0;
15782     vals->umac_addr = 0;
15783     vals->xmac_addr = 0;
15784     vals->emac_addr = 0;
15785
15786     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_2);
15787
15788     if (!CHIP_IS_E3(sc)) {
15789         val = REG_RD(sc, NIG_REG_BMAC0_REGS_OUT_EN + port * 4);
15790         mask = MISC_REGISTERS_RESET_REG_2_RST_BMAC0 << port;
15791         if ((mask & reset_reg) && val) {
15792             BLOGD(sc, DBG_LOAD, "Disable BMAC Rx\n");
15793             base_addr = SC_PORT(sc) ? NIG_REG_INGRESS_BMAC1_MEM
15794                                     : NIG_REG_INGRESS_BMAC0_MEM;
15795             offset = CHIP_IS_E2(sc) ? BIGMAC2_REGISTER_BMAC_CONTROL
15796                                     : BIGMAC_REGISTER_BMAC_CONTROL;
15797
15798             /*
15799              * use rd/wr since we cannot use dmae. This is safe
15800              * since MCP won't access the bus due to the request
15801              * to unload, and no function on the path can be
15802              * loaded at this time.
15803              */
15804             wb_data[0] = REG_RD(sc, base_addr + offset);
15805             wb_data[1] = REG_RD(sc, base_addr + offset + 0x4);
15806             vals->bmac_addr = base_addr + offset;
15807             vals->bmac_val[0] = wb_data[0];
15808             vals->bmac_val[1] = wb_data[1];
15809             wb_data[0] &= ~ELINK_BMAC_CONTROL_RX_ENABLE;
15810             REG_WR(sc, vals->bmac_addr, wb_data[0]);
15811             REG_WR(sc, vals->bmac_addr + 0x4, wb_data[1]);
15812         }
15813
15814         BLOGD(sc, DBG_LOAD, "Disable EMAC Rx\n");
15815         vals->emac_addr = NIG_REG_NIG_EMAC0_EN + SC_PORT(sc)*4;
15816         vals->emac_val = REG_RD(sc, vals->emac_addr);
15817         REG_WR(sc, vals->emac_addr, 0);
15818         mac_stopped = TRUE;
15819     } else {
15820         if (reset_reg & MISC_REGISTERS_RESET_REG_2_XMAC) {
15821             BLOGD(sc, DBG_LOAD, "Disable XMAC Rx\n");
15822             base_addr = SC_PORT(sc) ? GRCBASE_XMAC1 : GRCBASE_XMAC0;
15823             val = REG_RD(sc, base_addr + XMAC_REG_PFC_CTRL_HI);
15824             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val & ~(1 << 1));
15825             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val | (1 << 1));
15826             vals->xmac_addr = base_addr + XMAC_REG_CTRL;
15827             vals->xmac_val = REG_RD(sc, vals->xmac_addr);
15828             REG_WR(sc, vals->xmac_addr, 0);
15829             mac_stopped = TRUE;
15830         }
15831
15832         mask = MISC_REGISTERS_RESET_REG_2_UMAC0 << port;
15833         if (mask & reset_reg) {
15834             BLOGD(sc, DBG_LOAD, "Disable UMAC Rx\n");
15835             base_addr = SC_PORT(sc) ? GRCBASE_UMAC1 : GRCBASE_UMAC0;
15836             vals->umac_addr = base_addr + UMAC_REG_COMMAND_CONFIG;
15837             vals->umac_val = REG_RD(sc, vals->umac_addr);
15838             REG_WR(sc, vals->umac_addr, 0);
15839             mac_stopped = TRUE;
15840         }
15841     }
15842
15843     if (mac_stopped) {
15844         DELAY(20000);
15845     }
15846 }
15847
15848 #define BXE_PREV_UNDI_PROD_ADDR(p)  (BAR_TSTRORM_INTMEM + 0x1508 + ((p) << 4))
15849 #define BXE_PREV_UNDI_RCQ(val)      ((val) & 0xffff)
15850 #define BXE_PREV_UNDI_BD(val)       ((val) >> 16 & 0xffff)
15851 #define BXE_PREV_UNDI_PROD(rcq, bd) ((bd) << 16 | (rcq))
15852
15853 static void
15854 bxe_prev_unload_undi_inc(struct bxe_softc *sc,
15855                          uint8_t          port,
15856                          uint8_t          inc)
15857 {
15858     uint16_t rcq, bd;
15859     uint32_t tmp_reg = REG_RD(sc, BXE_PREV_UNDI_PROD_ADDR(port));
15860
15861     rcq = BXE_PREV_UNDI_RCQ(tmp_reg) + inc;
15862     bd = BXE_PREV_UNDI_BD(tmp_reg) + inc;
15863
15864     tmp_reg = BXE_PREV_UNDI_PROD(rcq, bd);
15865     REG_WR(sc, BXE_PREV_UNDI_PROD_ADDR(port), tmp_reg);
15866
15867     BLOGD(sc, DBG_LOAD,
15868           "UNDI producer [%d] rings bd -> 0x%04x, rcq -> 0x%04x\n",
15869           port, bd, rcq);
15870 }
15871
15872 static int
15873 bxe_prev_unload_common(struct bxe_softc *sc)
15874 {
15875     uint32_t reset_reg, tmp_reg = 0, rc;
15876     uint8_t prev_undi = FALSE;
15877     struct bxe_mac_vals mac_vals;
15878     uint32_t timer_count = 1000;
15879     uint32_t prev_brb;
15880
15881     /*
15882      * It is possible a previous function received 'common' answer,
15883      * but hasn't loaded yet, therefore creating a scenario of
15884      * multiple functions receiving 'common' on the same path.
15885      */
15886     BLOGD(sc, DBG_LOAD, "Common unload Flow\n");
15887
15888     memset(&mac_vals, 0, sizeof(mac_vals));
15889
15890     if (bxe_prev_is_path_marked(sc)) {
15891         return (bxe_prev_mcp_done(sc));
15892     }
15893
15894     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_1);
15895
15896     /* Reset should be performed after BRB is emptied */
15897     if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_BRB1) {
15898         /* Close the MAC Rx to prevent BRB from filling up */
15899         bxe_prev_unload_close_mac(sc, &mac_vals);
15900
15901         /* close LLH filters towards the BRB */
15902         elink_set_rx_filter(&sc->link_params, 0);
15903
15904         /*
15905          * Check if the UNDI driver was previously loaded.
15906          * UNDI driver initializes CID offset for normal bell to 0x7
15907          */
15908         if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_DORQ) {
15909             tmp_reg = REG_RD(sc, DORQ_REG_NORM_CID_OFST);
15910             if (tmp_reg == 0x7) {
15911                 BLOGD(sc, DBG_LOAD, "UNDI previously loaded\n");
15912                 prev_undi = TRUE;
15913                 /* clear the UNDI indication */
15914                 REG_WR(sc, DORQ_REG_NORM_CID_OFST, 0);
15915                 /* clear possible idle check errors */
15916                 REG_RD(sc, NIG_REG_NIG_INT_STS_CLR_0);
15917             }
15918         }
15919
15920         /* wait until BRB is empty */
15921         tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15922         while (timer_count) {
15923             prev_brb = tmp_reg;
15924
15925             tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15926             if (!tmp_reg) {
15927                 break;
15928             }
15929
15930             BLOGD(sc, DBG_LOAD, "BRB still has 0x%08x\n", tmp_reg);
15931
15932             /* reset timer as long as BRB actually gets emptied */
15933             if (prev_brb > tmp_reg) {
15934                 timer_count = 1000;
15935             } else {
15936                 timer_count--;
15937             }
15938
15939             /* If UNDI resides in memory, manually increment it */
15940             if (prev_undi) {
15941                 bxe_prev_unload_undi_inc(sc, SC_PORT(sc), 1);
15942             }
15943
15944             DELAY(10);
15945         }
15946
15947         if (!timer_count) {
15948             BLOGE(sc, "Failed to empty BRB\n");
15949         }
15950     }
15951
15952     /* No packets are in the pipeline, path is ready for reset */
15953     bxe_reset_common(sc);
15954
15955     if (mac_vals.xmac_addr) {
15956         REG_WR(sc, mac_vals.xmac_addr, mac_vals.xmac_val);
15957     }
15958     if (mac_vals.umac_addr) {
15959         REG_WR(sc, mac_vals.umac_addr, mac_vals.umac_val);
15960     }
15961     if (mac_vals.emac_addr) {
15962         REG_WR(sc, mac_vals.emac_addr, mac_vals.emac_val);
15963     }
15964     if (mac_vals.bmac_addr) {
15965         REG_WR(sc, mac_vals.bmac_addr, mac_vals.bmac_val[0]);
15966         REG_WR(sc, mac_vals.bmac_addr + 4, mac_vals.bmac_val[1]);
15967     }
15968
15969     rc = bxe_prev_mark_path(sc, prev_undi);
15970     if (rc) {
15971         bxe_prev_mcp_done(sc);
15972         return (rc);
15973     }
15974
15975     return (bxe_prev_mcp_done(sc));
15976 }
15977
15978 static int
15979 bxe_prev_unload_uncommon(struct bxe_softc *sc)
15980 {
15981     int rc;
15982
15983     BLOGD(sc, DBG_LOAD, "Uncommon unload Flow\n");
15984
15985     /* Test if previous unload process was already finished for this path */
15986     if (bxe_prev_is_path_marked(sc)) {
15987         return (bxe_prev_mcp_done(sc));
15988     }
15989
15990     BLOGD(sc, DBG_LOAD, "Path is unmarked\n");
15991
15992     /*
15993      * If function has FLR capabilities, and existing FW version matches
15994      * the one required, then FLR will be sufficient to clean any residue
15995      * left by previous driver
15996      */
15997     rc = bxe_nic_load_analyze_req(sc, FW_MSG_CODE_DRV_LOAD_FUNCTION);
15998     if (!rc) {
15999         /* fw version is good */
16000         BLOGD(sc, DBG_LOAD, "FW version matches our own, attempting FLR\n");
16001         rc = bxe_do_flr(sc);
16002     }
16003
16004     if (!rc) {
16005         /* FLR was performed */
16006         BLOGD(sc, DBG_LOAD, "FLR successful\n");
16007         return (0);
16008     }
16009
16010     BLOGD(sc, DBG_LOAD, "Could not FLR\n");
16011
16012     /* Close the MCP request, return failure*/
16013     rc = bxe_prev_mcp_done(sc);
16014     if (!rc) {
16015         rc = BXE_PREV_WAIT_NEEDED;
16016     }
16017
16018     return (rc);
16019 }
16020
16021 static int
16022 bxe_prev_unload(struct bxe_softc *sc)
16023 {
16024     int time_counter = 10;
16025     uint32_t fw, hw_lock_reg, hw_lock_val;
16026     uint32_t rc = 0;
16027
16028     /*
16029      * Clear HW from errors which may have resulted from an interrupted
16030      * DMAE transaction.
16031      */
16032     bxe_prev_interrupted_dmae(sc);
16033
16034     /* Release previously held locks */
16035     hw_lock_reg =
16036         (SC_FUNC(sc) <= 5) ?
16037             (MISC_REG_DRIVER_CONTROL_1 + SC_FUNC(sc) * 8) :
16038             (MISC_REG_DRIVER_CONTROL_7 + (SC_FUNC(sc) - 6) * 8);
16039
16040     hw_lock_val = (REG_RD(sc, hw_lock_reg));
16041     if (hw_lock_val) {
16042         if (hw_lock_val & HW_LOCK_RESOURCE_NVRAM) {
16043             BLOGD(sc, DBG_LOAD, "Releasing previously held NVRAM lock\n");
16044             REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
16045                    (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << SC_PORT(sc)));
16046         }
16047         BLOGD(sc, DBG_LOAD, "Releasing previously held HW lock\n");
16048         REG_WR(sc, hw_lock_reg, 0xffffffff);
16049     } else {
16050         BLOGD(sc, DBG_LOAD, "No need to release HW/NVRAM locks\n");
16051     }
16052
16053     if (MCPR_ACCESS_LOCK_LOCK & REG_RD(sc, MCP_REG_MCPR_ACCESS_LOCK)) {
16054         BLOGD(sc, DBG_LOAD, "Releasing previously held ALR\n");
16055         REG_WR(sc, MCP_REG_MCPR_ACCESS_LOCK, 0);
16056     }
16057
16058     do {
16059         /* Lock MCP using an unload request */
16060         fw = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS, 0);
16061         if (!fw) {
16062             BLOGE(sc, "MCP response failure, aborting\n");
16063             rc = -1;
16064             break;
16065         }
16066
16067         if (fw == FW_MSG_CODE_DRV_UNLOAD_COMMON) {
16068             rc = bxe_prev_unload_common(sc);
16069             break;
16070         }
16071
16072         /* non-common reply from MCP night require looping */
16073         rc = bxe_prev_unload_uncommon(sc);
16074         if (rc != BXE_PREV_WAIT_NEEDED) {
16075             break;
16076         }
16077
16078         DELAY(20000);
16079     } while (--time_counter);
16080
16081     if (!time_counter || rc) {
16082         BLOGE(sc, "Failed to unload previous driver!\n");
16083         rc = -1;
16084     }
16085
16086     return (rc);
16087 }
16088
16089 void
16090 bxe_dcbx_set_state(struct bxe_softc *sc,
16091                    uint8_t          dcb_on,
16092                    uint32_t         dcbx_enabled)
16093 {
16094     if (!CHIP_IS_E1x(sc)) {
16095         sc->dcb_state = dcb_on;
16096         sc->dcbx_enabled = dcbx_enabled;
16097     } else {
16098         sc->dcb_state = FALSE;
16099         sc->dcbx_enabled = BXE_DCBX_ENABLED_INVALID;
16100     }
16101     BLOGD(sc, DBG_LOAD,
16102           "DCB state [%s:%s]\n",
16103           dcb_on ? "ON" : "OFF",
16104           (dcbx_enabled == BXE_DCBX_ENABLED_OFF) ? "user-mode" :
16105           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_OFF) ? "on-chip static" :
16106           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_ON) ?
16107           "on-chip with negotiation" : "invalid");
16108 }
16109
16110 /* must be called after sriov-enable */
16111 static int
16112 bxe_set_qm_cid_count(struct bxe_softc *sc)
16113 {
16114     int cid_count = BXE_L2_MAX_CID(sc);
16115
16116     if (IS_SRIOV(sc)) {
16117         cid_count += BXE_VF_CIDS;
16118     }
16119
16120     if (CNIC_SUPPORT(sc)) {
16121         cid_count += CNIC_CID_MAX;
16122     }
16123
16124     return (roundup(cid_count, QM_CID_ROUND));
16125 }
16126
16127 static void
16128 bxe_init_multi_cos(struct bxe_softc *sc)
16129 {
16130     int pri, cos;
16131
16132     uint32_t pri_map = 0; /* XXX change to user config */
16133
16134     for (pri = 0; pri < BXE_MAX_PRIORITY; pri++) {
16135         cos = ((pri_map & (0xf << (pri * 4))) >> (pri * 4));
16136         if (cos < sc->max_cos) {
16137             sc->prio_to_cos[pri] = cos;
16138         } else {
16139             BLOGW(sc, "Invalid COS %d for priority %d "
16140                       "(max COS is %d), setting to 0\n",
16141                   cos, pri, (sc->max_cos - 1));
16142             sc->prio_to_cos[pri] = 0;
16143         }
16144     }
16145 }
16146
16147 static int
16148 bxe_sysctl_state(SYSCTL_HANDLER_ARGS)
16149 {
16150     struct bxe_softc *sc;
16151     int error, result;
16152
16153     result = 0;
16154     error = sysctl_handle_int(oidp, &result, 0, req);
16155
16156     if (error || !req->newptr) {
16157         return (error);
16158     }
16159
16160     if (result == 1) {
16161         sc = (struct bxe_softc *)arg1;
16162         BLOGI(sc, "... dumping driver state ...\n");
16163         /* XXX */
16164     }
16165
16166     return (error);
16167 }
16168
16169 static int
16170 bxe_sysctl_eth_stat(SYSCTL_HANDLER_ARGS)
16171 {
16172     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16173     uint32_t *eth_stats = (uint32_t *)&sc->eth_stats;
16174     uint32_t *offset;
16175     uint64_t value = 0;
16176     int index = (int)arg2;
16177
16178     if (index >= BXE_NUM_ETH_STATS) {
16179         BLOGE(sc, "bxe_eth_stats index out of range (%d)\n", index);
16180         return (-1);
16181     }
16182
16183     offset = (eth_stats + bxe_eth_stats_arr[index].offset);
16184
16185     switch (bxe_eth_stats_arr[index].size) {
16186     case 4:
16187         value = (uint64_t)*offset;
16188         break;
16189     case 8:
16190         value = HILO_U64(*offset, *(offset + 1));
16191         break;
16192     default:
16193         BLOGE(sc, "Invalid bxe_eth_stats size (index=%d size=%d)\n",
16194               index, bxe_eth_stats_arr[index].size);
16195         return (-1);
16196     }
16197
16198     return (sysctl_handle_64(oidp, &value, 0, req));
16199 }
16200
16201 static int
16202 bxe_sysctl_eth_q_stat(SYSCTL_HANDLER_ARGS)
16203 {
16204     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16205     uint32_t *eth_stats;
16206     uint32_t *offset;
16207     uint64_t value = 0;
16208     uint32_t q_stat = (uint32_t)arg2;
16209     uint32_t fp_index = ((q_stat >> 16) & 0xffff);
16210     uint32_t index = (q_stat & 0xffff);
16211
16212     eth_stats = (uint32_t *)&sc->fp[fp_index].eth_q_stats;
16213
16214     if (index >= BXE_NUM_ETH_Q_STATS) {
16215         BLOGE(sc, "bxe_eth_q_stats index out of range (%d)\n", index);
16216         return (-1);
16217     }
16218
16219     offset = (eth_stats + bxe_eth_q_stats_arr[index].offset);
16220
16221     switch (bxe_eth_q_stats_arr[index].size) {
16222     case 4:
16223         value = (uint64_t)*offset;
16224         break;
16225     case 8:
16226         value = HILO_U64(*offset, *(offset + 1));
16227         break;
16228     default:
16229         BLOGE(sc, "Invalid bxe_eth_q_stats size (index=%d size=%d)\n",
16230               index, bxe_eth_q_stats_arr[index].size);
16231         return (-1);
16232     }
16233
16234     return (sysctl_handle_64(oidp, &value, 0, req));
16235 }
16236
16237 static void
16238 bxe_add_sysctls(struct bxe_softc *sc)
16239 {
16240     struct sysctl_ctx_list *ctx;
16241     struct sysctl_oid_list *children;
16242     struct sysctl_oid *queue_top, *queue;
16243     struct sysctl_oid_list *queue_top_children, *queue_children;
16244     char queue_num_buf[32];
16245     uint32_t q_stat;
16246     int i, j;
16247
16248     ctx = device_get_sysctl_ctx(sc->dev);
16249     children = SYSCTL_CHILDREN(device_get_sysctl_tree(sc->dev));
16250
16251     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "version",
16252                       CTLFLAG_RD, BXE_DRIVER_VERSION, 0,
16253                       "version");
16254
16255     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "bc_version",
16256                       CTLFLAG_RD, sc->devinfo.bc_ver_str, 0,
16257                       "bootcode version");
16258
16259     snprintf(sc->fw_ver_str, sizeof(sc->fw_ver_str), "%d.%d.%d.%d",
16260              BCM_5710_FW_MAJOR_VERSION,
16261              BCM_5710_FW_MINOR_VERSION,
16262              BCM_5710_FW_REVISION_VERSION,
16263              BCM_5710_FW_ENGINEERING_VERSION);
16264     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "fw_version",
16265                       CTLFLAG_RD, sc->fw_ver_str, 0,
16266                       "firmware version");
16267
16268     snprintf(sc->mf_mode_str, sizeof(sc->mf_mode_str), "%s",
16269         ((sc->devinfo.mf_info.mf_mode == SINGLE_FUNCTION)     ? "Single"  :
16270          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD)   ? "MF-SD"   :
16271          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI)   ? "MF-SI"   :
16272          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX) ? "MF-AFEX" :
16273                                                                 "Unknown"));
16274     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mf_mode",
16275                       CTLFLAG_RD, sc->mf_mode_str, 0,
16276                       "multifunction mode");
16277
16278     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "mf_vnics",
16279                     CTLFLAG_RD, &sc->devinfo.mf_info.vnics_per_port, 0,
16280                     "multifunction vnics per port");
16281
16282     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mac_addr",
16283                       CTLFLAG_RD, sc->mac_addr_str, 0,
16284                       "mac address");
16285
16286     snprintf(sc->pci_link_str, sizeof(sc->pci_link_str), "%s x%d",
16287         ((sc->devinfo.pcie_link_speed == 1) ? "2.5GT/s" :
16288          (sc->devinfo.pcie_link_speed == 2) ? "5.0GT/s" :
16289          (sc->devinfo.pcie_link_speed == 4) ? "8.0GT/s" :
16290                                               "???GT/s"),
16291         sc->devinfo.pcie_link_width);
16292     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "pci_link",
16293                       CTLFLAG_RD, sc->pci_link_str, 0,
16294                       "pci link status");
16295
16296     sc->debug = bxe_debug;
16297     SYSCTL_ADD_ULONG(ctx, children, OID_AUTO, "debug",
16298                     CTLFLAG_RW, &sc->debug,
16299                     "debug logging mode");
16300
16301     sc->rx_budget = bxe_rx_budget;
16302     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "rx_budget",
16303                     CTLFLAG_RW, &sc->rx_budget, 0,
16304                     "rx processing budget");
16305
16306     SYSCTL_ADD_PROC(ctx, children, OID_AUTO, "state",
16307                     CTLTYPE_UINT | CTLFLAG_RW, sc, 0,
16308                     bxe_sysctl_state, "IU", "dump driver state");
16309
16310     for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
16311         SYSCTL_ADD_PROC(ctx, children, OID_AUTO,
16312                         bxe_eth_stats_arr[i].string,
16313                         CTLTYPE_U64 | CTLFLAG_RD, sc, i,
16314                         bxe_sysctl_eth_stat, "LU",
16315                         bxe_eth_stats_arr[i].string);
16316     }
16317
16318     /* add a new parent node for all queues "dev.bxe.#.queue" */
16319     queue_top = SYSCTL_ADD_NODE(ctx, children, OID_AUTO, "queue",
16320                                 CTLFLAG_RD, NULL, "queue");
16321     queue_top_children = SYSCTL_CHILDREN(queue_top);
16322
16323     for (i = 0; i < sc->num_queues; i++) {
16324         /* add a new parent node for a single queue "dev.bxe.#.queue.#" */
16325         snprintf(queue_num_buf, sizeof(queue_num_buf), "%d", i);
16326         queue = SYSCTL_ADD_NODE(ctx, queue_top_children, OID_AUTO,
16327                                 queue_num_buf, CTLFLAG_RD, NULL,
16328                                 "single queue");
16329         queue_children = SYSCTL_CHILDREN(queue);
16330
16331         for (j = 0; j < BXE_NUM_ETH_Q_STATS; j++) {
16332             q_stat = ((i << 16) | j);
16333             SYSCTL_ADD_PROC(ctx, queue_children, OID_AUTO,
16334                             bxe_eth_q_stats_arr[j].string,
16335                             CTLTYPE_U64 | CTLFLAG_RD, sc, q_stat,
16336                             bxe_sysctl_eth_q_stat, "LU",
16337                             bxe_eth_q_stats_arr[j].string);
16338         }
16339     }
16340 }
16341
16342 /*
16343  * Device attach function.
16344  *
16345  * Allocates device resources, performs secondary chip identification, and
16346  * initializes driver instance variables. This function is called from driver
16347  * load after a successful probe.
16348  *
16349  * Returns:
16350  *   0 = Success, >0 = Failure
16351  */
16352 static int
16353 bxe_attach(device_t dev)
16354 {
16355     struct bxe_softc *sc;
16356
16357     sc = device_get_softc(dev);
16358
16359     BLOGD(sc, DBG_LOAD, "Starting attach...\n");
16360
16361     sc->state = BXE_STATE_CLOSED;
16362
16363     sc->dev  = dev;
16364     sc->unit = device_get_unit(dev);
16365
16366     BLOGD(sc, DBG_LOAD, "softc = %p\n", sc);
16367
16368     sc->pcie_bus    = pci_get_bus(dev);
16369     sc->pcie_device = pci_get_slot(dev);
16370     sc->pcie_func   = pci_get_function(dev);
16371
16372     /* enable bus master capability */
16373     pci_enable_busmaster(dev);
16374
16375     /* get the BARs */
16376     if (bxe_allocate_bars(sc) != 0) {
16377         return (ENXIO);
16378     }
16379
16380     /* initialize the mutexes */
16381     bxe_init_mutexes(sc);
16382
16383     /* prepare the periodic callout */
16384     callout_init(&sc->periodic_callout, 0);
16385
16386     /* prepare the chip taskqueue */
16387     sc->chip_tq_flags = CHIP_TQ_NONE;
16388     snprintf(sc->chip_tq_name, sizeof(sc->chip_tq_name),
16389              "bxe%d_chip_tq", sc->unit);
16390     TASK_INIT(&sc->chip_tq_task, 0, bxe_handle_chip_tq, sc);
16391     sc->chip_tq = taskqueue_create(sc->chip_tq_name, M_NOWAIT,
16392                                    taskqueue_thread_enqueue,
16393                                    &sc->chip_tq);
16394     taskqueue_start_threads(&sc->chip_tq, 1, PWAIT, /* lower priority */
16395                             "%s", sc->chip_tq_name);
16396
16397     /* get device info and set params */
16398     if (bxe_get_device_info(sc) != 0) {
16399         BLOGE(sc, "getting device info\n");
16400         bxe_deallocate_bars(sc);
16401         pci_disable_busmaster(dev);
16402         return (ENXIO);
16403     }
16404
16405     /* get final misc params */
16406     bxe_get_params(sc);
16407
16408     /* set the default MTU (changed via ifconfig) */
16409     sc->mtu = ETHERMTU;
16410
16411     bxe_set_modes_bitmap(sc);
16412
16413     /* XXX
16414      * If in AFEX mode and the function is configured for FCoE
16415      * then bail... no L2 allowed.
16416      */
16417
16418     /* get phy settings from shmem and 'and' against admin settings */
16419     bxe_get_phy_info(sc);
16420
16421     /* initialize the FreeBSD ifnet interface */
16422     if (bxe_init_ifnet(sc) != 0) {
16423         bxe_release_mutexes(sc);
16424         bxe_deallocate_bars(sc);
16425         pci_disable_busmaster(dev);
16426         return (ENXIO);
16427     }
16428
16429     /* allocate device interrupts */
16430     if (bxe_interrupt_alloc(sc) != 0) {
16431         if (sc->ifnet != NULL) {
16432             ether_ifdetach(sc->ifnet);
16433         }
16434         ifmedia_removeall(&sc->ifmedia);
16435         bxe_release_mutexes(sc);
16436         bxe_deallocate_bars(sc);
16437         pci_disable_busmaster(dev);
16438         return (ENXIO);
16439     }
16440
16441     /* allocate ilt */
16442     if (bxe_alloc_ilt_mem(sc) != 0) {
16443         bxe_interrupt_free(sc);
16444         if (sc->ifnet != NULL) {
16445             ether_ifdetach(sc->ifnet);
16446         }
16447         ifmedia_removeall(&sc->ifmedia);
16448         bxe_release_mutexes(sc);
16449         bxe_deallocate_bars(sc);
16450         pci_disable_busmaster(dev);
16451         return (ENXIO);
16452     }
16453
16454     /* allocate the host hardware/software hsi structures */
16455     if (bxe_alloc_hsi_mem(sc) != 0) {
16456         bxe_free_ilt_mem(sc);
16457         bxe_interrupt_free(sc);
16458         if (sc->ifnet != NULL) {
16459             ether_ifdetach(sc->ifnet);
16460         }
16461         ifmedia_removeall(&sc->ifmedia);
16462         bxe_release_mutexes(sc);
16463         bxe_deallocate_bars(sc);
16464         pci_disable_busmaster(dev);
16465         return (ENXIO);
16466     }
16467
16468     /* need to reset chip if UNDI was active */
16469     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
16470         /* init fw_seq */
16471         sc->fw_seq =
16472             (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
16473              DRV_MSG_SEQ_NUMBER_MASK);
16474         BLOGD(sc, DBG_LOAD, "prev unload fw_seq 0x%04x\n", sc->fw_seq);
16475         bxe_prev_unload(sc);
16476     }
16477
16478 #if 1
16479     /* XXX */
16480     bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16481 #else
16482     if (SHMEM2_HAS(sc, dcbx_lldp_params_offset) &&
16483         SHMEM2_HAS(sc, dcbx_lldp_dcbx_stat_offset) &&
16484         SHMEM2_RD(sc, dcbx_lldp_params_offset) &&
16485         SHMEM2_RD(sc, dcbx_lldp_dcbx_stat_offset)) {
16486         bxe_dcbx_set_state(sc, TRUE, BXE_DCBX_ENABLED_ON_NEG_ON);
16487         bxe_dcbx_init_params(sc);
16488     } else {
16489         bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16490     }
16491 #endif
16492
16493     /* calculate qm_cid_count */
16494     sc->qm_cid_count = bxe_set_qm_cid_count(sc);
16495     BLOGD(sc, DBG_LOAD, "qm_cid_count=%d\n", sc->qm_cid_count);
16496
16497     sc->max_cos = 1;
16498     bxe_init_multi_cos(sc);
16499
16500     bxe_add_sysctls(sc);
16501
16502     return (0);
16503 }
16504
16505 /*
16506  * Device detach function.
16507  *
16508  * Stops the controller, resets the controller, and releases resources.
16509  *
16510  * Returns:
16511  *   0 = Success, >0 = Failure
16512  */
16513 static int
16514 bxe_detach(device_t dev)
16515 {
16516     struct bxe_softc *sc;
16517     struct ifnet *ifp;
16518
16519     sc = device_get_softc(dev);
16520
16521     BLOGD(sc, DBG_LOAD, "Starting detach...\n");
16522
16523     ifp = sc->ifnet;
16524     if (ifp != NULL && ifp->if_vlantrunk != NULL) {
16525         BLOGE(sc, "Cannot detach while VLANs are in use.\n");
16526         return(EBUSY);
16527     }
16528
16529     /* stop the periodic callout */
16530     bxe_periodic_stop(sc);
16531
16532     /* stop the chip taskqueue */
16533     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_NONE);
16534     if (sc->chip_tq) {
16535         taskqueue_drain(sc->chip_tq, &sc->chip_tq_task);
16536         taskqueue_free(sc->chip_tq);
16537         sc->chip_tq = NULL;
16538     }
16539
16540     /* stop and reset the controller if it was open */
16541     if (sc->state != BXE_STATE_CLOSED) {
16542         BXE_CORE_LOCK(sc);
16543         bxe_nic_unload(sc, UNLOAD_CLOSE, TRUE);
16544         BXE_CORE_UNLOCK(sc);
16545     }
16546
16547     /* release the network interface */
16548     if (ifp != NULL) {
16549         ether_ifdetach(ifp);
16550     }
16551     ifmedia_removeall(&sc->ifmedia);
16552
16553     /* XXX do the following based on driver state... */
16554
16555     /* free the host hardware/software hsi structures */
16556     bxe_free_hsi_mem(sc);
16557
16558     /* free ilt */
16559     bxe_free_ilt_mem(sc);
16560
16561     /* release the interrupts */
16562     bxe_interrupt_free(sc);
16563
16564     /* Release the mutexes*/
16565     bxe_release_mutexes(sc);
16566
16567     /* Release the PCIe BAR mapped memory */
16568     bxe_deallocate_bars(sc);
16569
16570     /* Release the FreeBSD interface. */
16571     if (sc->ifnet != NULL) {
16572         if_free(sc->ifnet);
16573     }
16574
16575     pci_disable_busmaster(dev);
16576
16577     return (0);
16578 }
16579
16580 /*
16581  * Device shutdown function.
16582  *
16583  * Stops and resets the controller.
16584  *
16585  * Returns:
16586  *   Nothing
16587  */
16588 static int
16589 bxe_shutdown(device_t dev)
16590 {
16591     struct bxe_softc *sc;
16592
16593     sc = device_get_softc(dev);
16594
16595     BLOGD(sc, DBG_LOAD, "Starting shutdown...\n");
16596
16597     /* stop the periodic callout */
16598     bxe_periodic_stop(sc);
16599
16600     BXE_CORE_LOCK(sc);
16601     bxe_nic_unload(sc, UNLOAD_NORMAL, FALSE);
16602     BXE_CORE_UNLOCK(sc);
16603
16604     return (0);
16605 }
16606
16607 void
16608 bxe_igu_ack_sb(struct bxe_softc *sc,
16609                uint8_t          igu_sb_id,
16610                uint8_t          segment,
16611                uint16_t         index,
16612                uint8_t          op,
16613                uint8_t          update)
16614 {
16615     uint32_t igu_addr = sc->igu_base_addr;
16616     igu_addr += (IGU_CMD_INT_ACK_BASE + igu_sb_id)*8;
16617     bxe_igu_ack_sb_gen(sc, igu_sb_id, segment, index, op, update, igu_addr);
16618 }
16619
16620 static void
16621 bxe_igu_clear_sb_gen(struct bxe_softc *sc,
16622                      uint8_t          func,
16623                      uint8_t          idu_sb_id,
16624                      uint8_t          is_pf)
16625 {
16626     uint32_t data, ctl, cnt = 100;
16627     uint32_t igu_addr_data = IGU_REG_COMMAND_REG_32LSB_DATA;
16628     uint32_t igu_addr_ctl = IGU_REG_COMMAND_REG_CTRL;
16629     uint32_t igu_addr_ack = IGU_REG_CSTORM_TYPE_0_SB_CLEANUP + (idu_sb_id/32)*4;
16630     uint32_t sb_bit =  1 << (idu_sb_id%32);
16631     uint32_t func_encode = func | (is_pf ? 1 : 0) << IGU_FID_ENCODE_IS_PF_SHIFT;
16632     uint32_t addr_encode = IGU_CMD_E2_PROD_UPD_BASE + idu_sb_id;
16633
16634     /* Not supported in BC mode */
16635     if (CHIP_INT_MODE_IS_BC(sc)) {
16636         return;
16637     }
16638
16639     data = ((IGU_USE_REGISTER_cstorm_type_0_sb_cleanup <<
16640              IGU_REGULAR_CLEANUP_TYPE_SHIFT) |
16641             IGU_REGULAR_CLEANUP_SET |
16642             IGU_REGULAR_BCLEANUP);
16643
16644     ctl = ((addr_encode << IGU_CTRL_REG_ADDRESS_SHIFT) |
16645            (func_encode << IGU_CTRL_REG_FID_SHIFT) |
16646            (IGU_CTRL_CMD_TYPE_WR << IGU_CTRL_REG_TYPE_SHIFT));
16647
16648     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16649             data, igu_addr_data);
16650     REG_WR(sc, igu_addr_data, data);
16651
16652     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16653                       BUS_SPACE_BARRIER_WRITE);
16654     mb();
16655
16656     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16657             ctl, igu_addr_ctl);
16658     REG_WR(sc, igu_addr_ctl, ctl);
16659
16660     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16661                       BUS_SPACE_BARRIER_WRITE);
16662     mb();
16663
16664     /* wait for clean up to finish */
16665     while (!(REG_RD(sc, igu_addr_ack) & sb_bit) && --cnt) {
16666         DELAY(20000);
16667     }
16668
16669     if (!(REG_RD(sc, igu_addr_ack) & sb_bit)) {
16670         BLOGD(sc, DBG_LOAD,
16671               "Unable to finish IGU cleanup: "
16672               "idu_sb_id %d offset %d bit %d (cnt %d)\n",
16673               idu_sb_id, idu_sb_id/32, idu_sb_id%32, cnt);
16674     }
16675 }
16676
16677 static void
16678 bxe_igu_clear_sb(struct bxe_softc *sc,
16679                  uint8_t          idu_sb_id)
16680 {
16681     bxe_igu_clear_sb_gen(sc, SC_FUNC(sc), idu_sb_id, TRUE /*PF*/);
16682 }
16683
16684
16685
16686
16687
16688
16689
16690 /*******************/
16691 /* ECORE CALLBACKS */
16692 /*******************/
16693
16694 static void
16695 bxe_reset_common(struct bxe_softc *sc)
16696 {
16697     uint32_t val = 0x1400;
16698
16699     /* reset_common */
16700     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR), 0xd3ffff7f);
16701
16702     if (CHIP_IS_E3(sc)) {
16703         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
16704         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
16705     }
16706
16707     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR), val);
16708 }
16709
16710 static void
16711 bxe_common_init_phy(struct bxe_softc *sc)
16712 {
16713     uint32_t shmem_base[2];
16714     uint32_t shmem2_base[2];
16715
16716     /* Avoid common init in case MFW supports LFA */
16717     if (SHMEM2_RD(sc, size) >
16718         (uint32_t)offsetof(struct shmem2_region,
16719                            lfa_host_addr[SC_PORT(sc)])) {
16720         return;
16721     }
16722
16723     shmem_base[0]  = sc->devinfo.shmem_base;
16724     shmem2_base[0] = sc->devinfo.shmem2_base;
16725
16726     if (!CHIP_IS_E1x(sc)) {
16727         shmem_base[1]  = SHMEM2_RD(sc, other_shmem_base_addr);
16728         shmem2_base[1] = SHMEM2_RD(sc, other_shmem2_base_addr);
16729     }
16730
16731     bxe_acquire_phy_lock(sc);
16732     elink_common_init_phy(sc, shmem_base, shmem2_base,
16733                           sc->devinfo.chip_id, 0);
16734     bxe_release_phy_lock(sc);
16735 }
16736
16737 static void
16738 bxe_pf_disable(struct bxe_softc *sc)
16739 {
16740     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
16741
16742     val &= ~IGU_PF_CONF_FUNC_EN;
16743
16744     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
16745     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
16746     REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 0);
16747 }
16748
16749 static void
16750 bxe_init_pxp(struct bxe_softc *sc)
16751 {
16752     uint16_t devctl;
16753     int r_order, w_order;
16754
16755     devctl = bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_CTL, 2);
16756
16757     BLOGD(sc, DBG_LOAD, "read 0x%08x from devctl\n", devctl);
16758
16759     w_order = ((devctl & PCIM_EXP_CTL_MAX_PAYLOAD) >> 5);
16760
16761     if (sc->mrrs == -1) {
16762         r_order = ((devctl & PCIM_EXP_CTL_MAX_READ_REQUEST) >> 12);
16763     } else {
16764         BLOGD(sc, DBG_LOAD, "forcing read order to %d\n", sc->mrrs);
16765         r_order = sc->mrrs;
16766     }
16767
16768     ecore_init_pxp_arb(sc, r_order, w_order);
16769 }
16770
16771 static uint32_t
16772 bxe_get_pretend_reg(struct bxe_softc *sc)
16773 {
16774     uint32_t base = PXP2_REG_PGL_PRETEND_FUNC_F0;
16775     uint32_t stride = (PXP2_REG_PGL_PRETEND_FUNC_F1 - base);
16776     return (base + (SC_ABS_FUNC(sc)) * stride);
16777 }
16778
16779 /*
16780  * Called only on E1H or E2.
16781  * When pretending to be PF, the pretend value is the function number 0..7.
16782  * When pretending to be VF, the pretend val is the PF-num:VF-valid:ABS-VFID
16783  * combination.
16784  */
16785 static int
16786 bxe_pretend_func(struct bxe_softc *sc,
16787                  uint16_t         pretend_func_val)
16788 {
16789     uint32_t pretend_reg;
16790
16791     if (CHIP_IS_E1H(sc) && (pretend_func_val > E1H_FUNC_MAX)) {
16792         return (-1);
16793     }
16794
16795     /* get my own pretend register */
16796     pretend_reg = bxe_get_pretend_reg(sc);
16797     REG_WR(sc, pretend_reg, pretend_func_val);
16798     REG_RD(sc, pretend_reg);
16799     return (0);
16800 }
16801
16802 static void
16803 bxe_iov_init_dmae(struct bxe_softc *sc)
16804 {
16805     return;
16806 #if 0
16807     BLOGD(sc, DBG_LOAD, "SRIOV is %s\n", IS_SRIOV(sc) ? "ON" : "OFF");
16808
16809     if (!IS_SRIOV(sc)) {
16810         return;
16811     }
16812
16813     REG_WR(sc, DMAE_REG_BACKWARD_COMP_EN, 0);
16814 #endif
16815 }
16816
16817 #if 0
16818 static int
16819 bxe_iov_init_ilt(struct bxe_softc *sc,
16820                  uint16_t         line)
16821 {
16822     return (line);
16823 #if 0
16824     int i;
16825     struct ecore_ilt* ilt = sc->ilt;
16826
16827     if (!IS_SRIOV(sc)) {
16828         return (line);
16829     }
16830
16831     /* set vfs ilt lines */
16832     for (i = 0; i < BXE_VF_CIDS/ILT_PAGE_CIDS ; i++) {
16833         struct hw_dma *hw_cxt = SC_VF_CXT_PAGE(sc,i);
16834         ilt->lines[line+i].page = hw_cxt->addr;
16835         ilt->lines[line+i].page_mapping = hw_cxt->mapping;
16836         ilt->lines[line+i].size = hw_cxt->size; /* doesn't matter */
16837     }
16838     return (line+i);
16839 #endif
16840 }
16841 #endif
16842
16843 static void
16844 bxe_iov_init_dq(struct bxe_softc *sc)
16845 {
16846     return;
16847 #if 0
16848     if (!IS_SRIOV(sc)) {
16849         return;
16850     }
16851
16852     /* Set the DQ such that the CID reflect the abs_vfid */
16853     REG_WR(sc, DORQ_REG_VF_NORM_VF_BASE, 0);
16854     REG_WR(sc, DORQ_REG_MAX_RVFID_SIZE, ilog2(BNX2X_MAX_NUM_OF_VFS));
16855
16856     /*
16857      * Set VFs starting CID. If its > 0 the preceding CIDs are belong to
16858      * the PF L2 queues
16859      */
16860     REG_WR(sc, DORQ_REG_VF_NORM_CID_BASE, BNX2X_FIRST_VF_CID);
16861
16862     /* The VF window size is the log2 of the max number of CIDs per VF */
16863     REG_WR(sc, DORQ_REG_VF_NORM_CID_WND_SIZE, BNX2X_VF_CID_WND);
16864
16865     /*
16866      * The VF doorbell size  0 - *B, 4 - 128B. We set it here to match
16867      * the Pf doorbell size although the 2 are independent.
16868      */
16869     REG_WR(sc, DORQ_REG_VF_NORM_CID_OFST,
16870            BNX2X_DB_SHIFT - BNX2X_DB_MIN_SHIFT);
16871
16872     /*
16873      * No security checks for now -
16874      * configure single rule (out of 16) mask = 0x1, value = 0x0,
16875      * CID range 0 - 0x1ffff
16876      */
16877     REG_WR(sc, DORQ_REG_VF_TYPE_MASK_0, 1);
16878     REG_WR(sc, DORQ_REG_VF_TYPE_VALUE_0, 0);
16879     REG_WR(sc, DORQ_REG_VF_TYPE_MIN_MCID_0, 0);
16880     REG_WR(sc, DORQ_REG_VF_TYPE_MAX_MCID_0, 0x1ffff);
16881
16882     /* set the number of VF alllowed doorbells to the full DQ range */
16883     REG_WR(sc, DORQ_REG_VF_NORM_MAX_CID_COUNT, 0x20000);
16884
16885     /* set the VF doorbell threshold */
16886     REG_WR(sc, DORQ_REG_VF_USAGE_CT_LIMIT, 4);
16887 #endif
16888 }
16889
16890 /* send a NIG loopback debug packet */
16891 static void
16892 bxe_lb_pckt(struct bxe_softc *sc)
16893 {
16894     uint32_t wb_write[3];
16895
16896     /* Ethernet source and destination addresses */
16897     wb_write[0] = 0x55555555;
16898     wb_write[1] = 0x55555555;
16899     wb_write[2] = 0x20;     /* SOP */
16900     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16901
16902     /* NON-IP protocol */
16903     wb_write[0] = 0x09000000;
16904     wb_write[1] = 0x55555555;
16905     wb_write[2] = 0x10;     /* EOP, eop_bvalid = 0 */
16906     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16907 }
16908
16909 /*
16910  * Some of the internal memories are not directly readable from the driver.
16911  * To test them we send debug packets.
16912  */
16913 static int
16914 bxe_int_mem_test(struct bxe_softc *sc)
16915 {
16916     int factor;
16917     int count, i;
16918     uint32_t val = 0;
16919
16920     if (CHIP_REV_IS_FPGA(sc)) {
16921         factor = 120;
16922     } else if (CHIP_REV_IS_EMUL(sc)) {
16923         factor = 200;
16924     } else {
16925         factor = 1;
16926     }
16927
16928     /* disable inputs of parser neighbor blocks */
16929     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16930     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16931     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16932     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16933
16934     /*  write 0 to parser credits for CFC search request */
16935     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16936
16937     /* send Ethernet packet */
16938     bxe_lb_pckt(sc);
16939
16940     /* TODO do i reset NIG statistic? */
16941     /* Wait until NIG register shows 1 packet of size 0x10 */
16942     count = 1000 * factor;
16943     while (count) {
16944         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
16945         val = *BXE_SP(sc, wb_data[0]);
16946         if (val == 0x10) {
16947             break;
16948         }
16949
16950         DELAY(10000);
16951         count--;
16952     }
16953
16954     if (val != 0x10) {
16955         BLOGE(sc, "NIG timeout val=0x%x\n", val);
16956         return (-1);
16957     }
16958
16959     /* wait until PRS register shows 1 packet */
16960     count = (1000 * factor);
16961     while (count) {
16962         val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
16963         if (val == 1) {
16964             break;
16965         }
16966
16967         DELAY(10000);
16968         count--;
16969     }
16970
16971     if (val != 0x1) {
16972         BLOGE(sc, "PRS timeout val=0x%x\n", val);
16973         return (-2);
16974     }
16975
16976     /* Reset and init BRB, PRS */
16977     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
16978     DELAY(50000);
16979     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
16980     DELAY(50000);
16981     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
16982     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
16983
16984     /* Disable inputs of parser neighbor blocks */
16985     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16986     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16987     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16988     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16989
16990     /* Write 0 to parser credits for CFC search request */
16991     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16992
16993     /* send 10 Ethernet packets */
16994     for (i = 0; i < 10; i++) {
16995         bxe_lb_pckt(sc);
16996     }
16997
16998     /* Wait until NIG register shows 10+1 packets of size 11*0x10 = 0xb0 */
16999     count = (1000 * factor);
17000     while (count) {
17001         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17002         val = *BXE_SP(sc, wb_data[0]);
17003         if (val == 0xb0) {
17004             break;
17005         }
17006
17007         DELAY(10000);
17008         count--;
17009     }
17010
17011     if (val != 0xb0) {
17012         BLOGE(sc, "NIG timeout val=0x%x\n", val);
17013         return (-3);
17014     }
17015
17016     /* Wait until PRS register shows 2 packets */
17017     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17018     if (val != 2) {
17019         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17020     }
17021
17022     /* Write 1 to parser credits for CFC search request */
17023     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x1);
17024
17025     /* Wait until PRS register shows 3 packets */
17026     DELAY(10000 * factor);
17027
17028     /* Wait until NIG register shows 1 packet of size 0x10 */
17029     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17030     if (val != 3) {
17031         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17032     }
17033
17034     /* clear NIG EOP FIFO */
17035     for (i = 0; i < 11; i++) {
17036         REG_RD(sc, NIG_REG_INGRESS_EOP_LB_FIFO);
17037     }
17038
17039     val = REG_RD(sc, NIG_REG_INGRESS_EOP_LB_EMPTY);
17040     if (val != 1) {
17041         BLOGE(sc, "clear of NIG failed\n");
17042         return (-4);
17043     }
17044
17045     /* Reset and init BRB, PRS, NIG */
17046     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
17047     DELAY(50000);
17048     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
17049     DELAY(50000);
17050     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17051     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17052     if (!CNIC_SUPPORT(sc)) {
17053         /* set NIC mode */
17054         REG_WR(sc, PRS_REG_NIC_MODE, 1);
17055     }
17056
17057     /* Enable inputs of parser neighbor blocks */
17058     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x7fffffff);
17059     REG_WR(sc, TCM_REG_PRS_IFEN, 0x1);
17060     REG_WR(sc, CFC_REG_DEBUG0, 0x0);
17061     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x1);
17062
17063     return (0);
17064 }
17065
17066 static void
17067 bxe_setup_fan_failure_detection(struct bxe_softc *sc)
17068 {
17069     int is_required;
17070     uint32_t val;
17071     int port;
17072
17073     is_required = 0;
17074     val = (SHMEM_RD(sc, dev_info.shared_hw_config.config2) &
17075            SHARED_HW_CFG_FAN_FAILURE_MASK);
17076
17077     if (val == SHARED_HW_CFG_FAN_FAILURE_ENABLED) {
17078         is_required = 1;
17079     }
17080     /*
17081      * The fan failure mechanism is usually related to the PHY type since
17082      * the power consumption of the board is affected by the PHY. Currently,
17083      * fan is required for most designs with SFX7101, BCM8727 and BCM8481.
17084      */
17085     else if (val == SHARED_HW_CFG_FAN_FAILURE_PHY_TYPE) {
17086         for (port = PORT_0; port < PORT_MAX; port++) {
17087             is_required |= elink_fan_failure_det_req(sc,
17088                                                      sc->devinfo.shmem_base,
17089                                                      sc->devinfo.shmem2_base,
17090                                                      port);
17091         }
17092     }
17093
17094     BLOGD(sc, DBG_LOAD, "fan detection setting: %d\n", is_required);
17095
17096     if (is_required == 0) {
17097         return;
17098     }
17099
17100     /* Fan failure is indicated by SPIO 5 */
17101     bxe_set_spio(sc, MISC_SPIO_SPIO5, MISC_SPIO_INPUT_HI_Z);
17102
17103     /* set to active low mode */
17104     val = REG_RD(sc, MISC_REG_SPIO_INT);
17105     val |= (MISC_SPIO_SPIO5 << MISC_SPIO_INT_OLD_SET_POS);
17106     REG_WR(sc, MISC_REG_SPIO_INT, val);
17107
17108     /* enable interrupt to signal the IGU */
17109     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17110     val |= MISC_SPIO_SPIO5;
17111     REG_WR(sc, MISC_REG_SPIO_EVENT_EN, val);
17112 }
17113
17114 static void
17115 bxe_enable_blocks_attention(struct bxe_softc *sc)
17116 {
17117     uint32_t val;
17118
17119     REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17120     if (!CHIP_IS_E1x(sc)) {
17121         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0x40);
17122     } else {
17123         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0);
17124     }
17125     REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17126     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17127     /*
17128      * mask read length error interrupts in brb for parser
17129      * (parsing unit and 'checksum and crc' unit)
17130      * these errors are legal (PU reads fixed length and CAC can cause
17131      * read length error on truncated packets)
17132      */
17133     REG_WR(sc, BRB1_REG_BRB1_INT_MASK, 0xFC00);
17134     REG_WR(sc, QM_REG_QM_INT_MASK, 0);
17135     REG_WR(sc, TM_REG_TM_INT_MASK, 0);
17136     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_0, 0);
17137     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_1, 0);
17138     REG_WR(sc, XCM_REG_XCM_INT_MASK, 0);
17139 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_0, 0); */
17140 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_1, 0); */
17141     REG_WR(sc, USDM_REG_USDM_INT_MASK_0, 0);
17142     REG_WR(sc, USDM_REG_USDM_INT_MASK_1, 0);
17143     REG_WR(sc, UCM_REG_UCM_INT_MASK, 0);
17144 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_0, 0); */
17145 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_1, 0); */
17146     REG_WR(sc, GRCBASE_UPB + PB_REG_PB_INT_MASK, 0);
17147     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_0, 0);
17148     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_1, 0);
17149     REG_WR(sc, CCM_REG_CCM_INT_MASK, 0);
17150 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_0, 0); */
17151 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_1, 0); */
17152
17153     val = (PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_AFT |
17154            PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_OF |
17155            PXP2_PXP2_INT_MASK_0_REG_PGL_PCIE_ATTN);
17156     if (!CHIP_IS_E1x(sc)) {
17157         val |= (PXP2_PXP2_INT_MASK_0_REG_PGL_READ_BLOCKED |
17158                 PXP2_PXP2_INT_MASK_0_REG_PGL_WRITE_BLOCKED);
17159     }
17160     REG_WR(sc, PXP2_REG_PXP2_INT_MASK_0, val);
17161
17162     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_0, 0);
17163     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_1, 0);
17164     REG_WR(sc, TCM_REG_TCM_INT_MASK, 0);
17165 /*      REG_WR(sc, TSEM_REG_TSEM_INT_MASK_0, 0); */
17166
17167     if (!CHIP_IS_E1x(sc)) {
17168         /* enable VFC attentions: bits 11 and 12, bits 31:13 reserved */
17169         REG_WR(sc, TSEM_REG_TSEM_INT_MASK_1, 0x07ff);
17170     }
17171
17172     REG_WR(sc, CDU_REG_CDU_INT_MASK, 0);
17173     REG_WR(sc, DMAE_REG_DMAE_INT_MASK, 0);
17174 /*      REG_WR(sc, MISC_REG_MISC_INT_MASK, 0); */
17175     REG_WR(sc, PBF_REG_PBF_INT_MASK, 0x18);     /* bit 3,4 masked */
17176 }
17177
17178 /**
17179  * bxe_init_hw_common - initialize the HW at the COMMON phase.
17180  *
17181  * @sc:     driver handle
17182  */
17183 static int
17184 bxe_init_hw_common(struct bxe_softc *sc)
17185 {
17186     uint8_t abs_func_id;
17187     uint32_t val;
17188
17189     BLOGD(sc, DBG_LOAD, "starting common init for func %d\n",
17190           SC_ABS_FUNC(sc));
17191
17192     /*
17193      * take the RESET lock to protect undi_unload flow from accessing
17194      * registers while we are resetting the chip
17195      */
17196     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17197
17198     bxe_reset_common(sc);
17199
17200     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET), 0xffffffff);
17201
17202     val = 0xfffc;
17203     if (CHIP_IS_E3(sc)) {
17204         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
17205         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
17206     }
17207
17208     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET), val);
17209
17210     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17211
17212     ecore_init_block(sc, BLOCK_MISC, PHASE_COMMON);
17213     BLOGD(sc, DBG_LOAD, "after misc block init\n");
17214
17215     if (!CHIP_IS_E1x(sc)) {
17216         /*
17217          * 4-port mode or 2-port mode we need to turn off master-enable for
17218          * everyone. After that we turn it back on for self. So, we disregard
17219          * multi-function, and always disable all functions on the given path,
17220          * this means 0,2,4,6 for path 0 and 1,3,5,7 for path 1
17221          */
17222         for (abs_func_id = SC_PATH(sc);
17223              abs_func_id < (E2_FUNC_MAX * 2);
17224              abs_func_id += 2) {
17225             if (abs_func_id == SC_ABS_FUNC(sc)) {
17226                 REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17227                 continue;
17228             }
17229
17230             bxe_pretend_func(sc, abs_func_id);
17231
17232             /* clear pf enable */
17233             bxe_pf_disable(sc);
17234
17235             bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17236         }
17237     }
17238
17239     BLOGD(sc, DBG_LOAD, "after pf disable\n");
17240
17241     ecore_init_block(sc, BLOCK_PXP, PHASE_COMMON);
17242
17243     if (CHIP_IS_E1(sc)) {
17244         /*
17245          * enable HW interrupt from PXP on USDM overflow
17246          * bit 16 on INT_MASK_0
17247          */
17248         REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17249     }
17250
17251     ecore_init_block(sc, BLOCK_PXP2, PHASE_COMMON);
17252     bxe_init_pxp(sc);
17253
17254 #ifdef __BIG_ENDIAN
17255     REG_WR(sc, PXP2_REG_RQ_QM_ENDIAN_M, 1);
17256     REG_WR(sc, PXP2_REG_RQ_TM_ENDIAN_M, 1);
17257     REG_WR(sc, PXP2_REG_RQ_SRC_ENDIAN_M, 1);
17258     REG_WR(sc, PXP2_REG_RQ_CDU_ENDIAN_M, 1);
17259     REG_WR(sc, PXP2_REG_RQ_DBG_ENDIAN_M, 1);
17260     /* make sure this value is 0 */
17261     REG_WR(sc, PXP2_REG_RQ_HC_ENDIAN_M, 0);
17262
17263     //REG_WR(sc, PXP2_REG_RD_PBF_SWAP_MODE, 1);
17264     REG_WR(sc, PXP2_REG_RD_QM_SWAP_MODE, 1);
17265     REG_WR(sc, PXP2_REG_RD_TM_SWAP_MODE, 1);
17266     REG_WR(sc, PXP2_REG_RD_SRC_SWAP_MODE, 1);
17267     REG_WR(sc, PXP2_REG_RD_CDURD_SWAP_MODE, 1);
17268 #endif
17269
17270     ecore_ilt_init_page_size(sc, INITOP_SET);
17271
17272     if (CHIP_REV_IS_FPGA(sc) && CHIP_IS_E1H(sc)) {
17273         REG_WR(sc, PXP2_REG_PGL_TAGS_LIMIT, 0x1);
17274     }
17275
17276     /* let the HW do it's magic... */
17277     DELAY(100000);
17278
17279     /* finish PXP init */
17280     val = REG_RD(sc, PXP2_REG_RQ_CFG_DONE);
17281     if (val != 1) {
17282         BLOGE(sc, "PXP2 CFG failed\n");
17283         return (-1);
17284     }
17285     val = REG_RD(sc, PXP2_REG_RD_INIT_DONE);
17286     if (val != 1) {
17287         BLOGE(sc, "PXP2 RD_INIT failed\n");
17288         return (-1);
17289     }
17290
17291     BLOGD(sc, DBG_LOAD, "after pxp init\n");
17292
17293     /*
17294      * Timer bug workaround for E2 only. We need to set the entire ILT to have
17295      * entries with value "0" and valid bit on. This needs to be done by the
17296      * first PF that is loaded in a path (i.e. common phase)
17297      */
17298     if (!CHIP_IS_E1x(sc)) {
17299 /*
17300  * In E2 there is a bug in the timers block that can cause function 6 / 7
17301  * (i.e. vnic3) to start even if it is marked as "scan-off".
17302  * This occurs when a different function (func2,3) is being marked
17303  * as "scan-off". Real-life scenario for example: if a driver is being
17304  * load-unloaded while func6,7 are down. This will cause the timer to access
17305  * the ilt, translate to a logical address and send a request to read/write.
17306  * Since the ilt for the function that is down is not valid, this will cause
17307  * a translation error which is unrecoverable.
17308  * The Workaround is intended to make sure that when this happens nothing
17309  * fatal will occur. The workaround:
17310  *  1.  First PF driver which loads on a path will:
17311  *      a.  After taking the chip out of reset, by using pretend,
17312  *          it will write "0" to the following registers of
17313  *          the other vnics.
17314  *          REG_WR(pdev, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
17315  *          REG_WR(pdev, CFC_REG_WEAK_ENABLE_PF,0);
17316  *          REG_WR(pdev, CFC_REG_STRONG_ENABLE_PF,0);
17317  *          And for itself it will write '1' to
17318  *          PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER to enable
17319  *          dmae-operations (writing to pram for example.)
17320  *          note: can be done for only function 6,7 but cleaner this
17321  *            way.
17322  *      b.  Write zero+valid to the entire ILT.
17323  *      c.  Init the first_timers_ilt_entry, last_timers_ilt_entry of
17324  *          VNIC3 (of that port). The range allocated will be the
17325  *          entire ILT. This is needed to prevent  ILT range error.
17326  *  2.  Any PF driver load flow:
17327  *      a.  ILT update with the physical addresses of the allocated
17328  *          logical pages.
17329  *      b.  Wait 20msec. - note that this timeout is needed to make
17330  *          sure there are no requests in one of the PXP internal
17331  *          queues with "old" ILT addresses.
17332  *      c.  PF enable in the PGLC.
17333  *      d.  Clear the was_error of the PF in the PGLC. (could have
17334  *          occurred while driver was down)
17335  *      e.  PF enable in the CFC (WEAK + STRONG)
17336  *      f.  Timers scan enable
17337  *  3.  PF driver unload flow:
17338  *      a.  Clear the Timers scan_en.
17339  *      b.  Polling for scan_on=0 for that PF.
17340  *      c.  Clear the PF enable bit in the PXP.
17341  *      d.  Clear the PF enable in the CFC (WEAK + STRONG)
17342  *      e.  Write zero+valid to all ILT entries (The valid bit must
17343  *          stay set)
17344  *      f.  If this is VNIC 3 of a port then also init
17345  *          first_timers_ilt_entry to zero and last_timers_ilt_entry
17346  *          to the last enrty in the ILT.
17347  *
17348  *      Notes:
17349  *      Currently the PF error in the PGLC is non recoverable.
17350  *      In the future the there will be a recovery routine for this error.
17351  *      Currently attention is masked.
17352  *      Having an MCP lock on the load/unload process does not guarantee that
17353  *      there is no Timer disable during Func6/7 enable. This is because the
17354  *      Timers scan is currently being cleared by the MCP on FLR.
17355  *      Step 2.d can be done only for PF6/7 and the driver can also check if
17356  *      there is error before clearing it. But the flow above is simpler and
17357  *      more general.
17358  *      All ILT entries are written by zero+valid and not just PF6/7
17359  *      ILT entries since in the future the ILT entries allocation for
17360  *      PF-s might be dynamic.
17361  */
17362         struct ilt_client_info ilt_cli;
17363         struct ecore_ilt ilt;
17364
17365         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
17366         memset(&ilt, 0, sizeof(struct ecore_ilt));
17367
17368         /* initialize dummy TM client */
17369         ilt_cli.start      = 0;
17370         ilt_cli.end        = ILT_NUM_PAGE_ENTRIES - 1;
17371         ilt_cli.client_num = ILT_CLIENT_TM;
17372
17373         /*
17374          * Step 1: set zeroes to all ilt page entries with valid bit on
17375          * Step 2: set the timers first/last ilt entry to point
17376          * to the entire range to prevent ILT range error for 3rd/4th
17377          * vnic (this code assumes existence of the vnic)
17378          *
17379          * both steps performed by call to ecore_ilt_client_init_op()
17380          * with dummy TM client
17381          *
17382          * we must use pretend since PXP2_REG_RQ_##blk##_FIRST_ILT
17383          * and his brother are split registers
17384          */
17385
17386         bxe_pretend_func(sc, (SC_PATH(sc) + 6));
17387         ecore_ilt_client_init_op_ilt(sc, &ilt, &ilt_cli, INITOP_CLEAR);
17388         bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17389
17390         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN, BXE_PXP_DRAM_ALIGN);
17391         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_RD, BXE_PXP_DRAM_ALIGN);
17392         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_SEL, 1);
17393     }
17394
17395     REG_WR(sc, PXP2_REG_RQ_DISABLE_INPUTS, 0);
17396     REG_WR(sc, PXP2_REG_RD_DISABLE_INPUTS, 0);
17397
17398     if (!CHIP_IS_E1x(sc)) {
17399         int factor = CHIP_REV_IS_EMUL(sc) ? 1000 :
17400                      (CHIP_REV_IS_FPGA(sc) ? 400 : 0);
17401
17402         ecore_init_block(sc, BLOCK_PGLUE_B, PHASE_COMMON);
17403         ecore_init_block(sc, BLOCK_ATC, PHASE_COMMON);
17404
17405         /* let the HW do it's magic... */
17406         do {
17407             DELAY(200000);
17408             val = REG_RD(sc, ATC_REG_ATC_INIT_DONE);
17409         } while (factor-- && (val != 1));
17410
17411         if (val != 1) {
17412             BLOGE(sc, "ATC_INIT failed\n");
17413             return (-1);
17414         }
17415     }
17416
17417     BLOGD(sc, DBG_LOAD, "after pglue and atc init\n");
17418
17419     ecore_init_block(sc, BLOCK_DMAE, PHASE_COMMON);
17420
17421     bxe_iov_init_dmae(sc);
17422
17423     /* clean the DMAE memory */
17424     sc->dmae_ready = 1;
17425     ecore_init_fill(sc, TSEM_REG_PRAM, 0, 8, 1);
17426
17427     ecore_init_block(sc, BLOCK_TCM, PHASE_COMMON);
17428
17429     ecore_init_block(sc, BLOCK_UCM, PHASE_COMMON);
17430
17431     ecore_init_block(sc, BLOCK_CCM, PHASE_COMMON);
17432
17433     ecore_init_block(sc, BLOCK_XCM, PHASE_COMMON);
17434
17435     bxe_read_dmae(sc, XSEM_REG_PASSIVE_BUFFER, 3);
17436     bxe_read_dmae(sc, CSEM_REG_PASSIVE_BUFFER, 3);
17437     bxe_read_dmae(sc, TSEM_REG_PASSIVE_BUFFER, 3);
17438     bxe_read_dmae(sc, USEM_REG_PASSIVE_BUFFER, 3);
17439
17440     ecore_init_block(sc, BLOCK_QM, PHASE_COMMON);
17441
17442     /* QM queues pointers table */
17443     ecore_qm_init_ptr_table(sc, sc->qm_cid_count, INITOP_SET);
17444
17445     /* soft reset pulse */
17446     REG_WR(sc, QM_REG_SOFT_RESET, 1);
17447     REG_WR(sc, QM_REG_SOFT_RESET, 0);
17448
17449     if (CNIC_SUPPORT(sc))
17450         ecore_init_block(sc, BLOCK_TM, PHASE_COMMON);
17451
17452     ecore_init_block(sc, BLOCK_DORQ, PHASE_COMMON);
17453     REG_WR(sc, DORQ_REG_DPM_CID_OFST, BXE_DB_SHIFT);
17454     if (!CHIP_REV_IS_SLOW(sc)) {
17455         /* enable hw interrupt from doorbell Q */
17456         REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17457     }
17458
17459     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17460
17461     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17462     REG_WR(sc, PRS_REG_A_PRSU_20, 0xf);
17463
17464     if (!CHIP_IS_E1(sc)) {
17465         REG_WR(sc, PRS_REG_E1HOV_MODE, sc->devinfo.mf_info.path_has_ovlan);
17466     }
17467
17468     if (!CHIP_IS_E1x(sc) && !CHIP_IS_E3B0(sc)) {
17469         if (IS_MF_AFEX(sc)) {
17470             /*
17471              * configure that AFEX and VLAN headers must be
17472              * received in AFEX mode
17473              */
17474             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC, 0xE);
17475             REG_WR(sc, PRS_REG_MUST_HAVE_HDRS, 0xA);
17476             REG_WR(sc, PRS_REG_HDRS_AFTER_TAG_0, 0x6);
17477             REG_WR(sc, PRS_REG_TAG_ETHERTYPE_0, 0x8926);
17478             REG_WR(sc, PRS_REG_TAG_LEN_0, 0x4);
17479         } else {
17480             /*
17481              * Bit-map indicating which L2 hdrs may appear
17482              * after the basic Ethernet header
17483              */
17484             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC,
17485                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17486         }
17487     }
17488
17489     ecore_init_block(sc, BLOCK_TSDM, PHASE_COMMON);
17490     ecore_init_block(sc, BLOCK_CSDM, PHASE_COMMON);
17491     ecore_init_block(sc, BLOCK_USDM, PHASE_COMMON);
17492     ecore_init_block(sc, BLOCK_XSDM, PHASE_COMMON);
17493
17494     if (!CHIP_IS_E1x(sc)) {
17495         /* reset VFC memories */
17496         REG_WR(sc, TSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17497                VFC_MEMORIES_RST_REG_CAM_RST |
17498                VFC_MEMORIES_RST_REG_RAM_RST);
17499         REG_WR(sc, XSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17500                VFC_MEMORIES_RST_REG_CAM_RST |
17501                VFC_MEMORIES_RST_REG_RAM_RST);
17502
17503         DELAY(20000);
17504     }
17505
17506     ecore_init_block(sc, BLOCK_TSEM, PHASE_COMMON);
17507     ecore_init_block(sc, BLOCK_USEM, PHASE_COMMON);
17508     ecore_init_block(sc, BLOCK_CSEM, PHASE_COMMON);
17509     ecore_init_block(sc, BLOCK_XSEM, PHASE_COMMON);
17510
17511     /* sync semi rtc */
17512     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
17513            0x80000000);
17514     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET,
17515            0x80000000);
17516
17517     ecore_init_block(sc, BLOCK_UPB, PHASE_COMMON);
17518     ecore_init_block(sc, BLOCK_XPB, PHASE_COMMON);
17519     ecore_init_block(sc, BLOCK_PBF, PHASE_COMMON);
17520
17521     if (!CHIP_IS_E1x(sc)) {
17522         if (IS_MF_AFEX(sc)) {
17523             /*
17524              * configure that AFEX and VLAN headers must be
17525              * sent in AFEX mode
17526              */
17527             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC, 0xE);
17528             REG_WR(sc, PBF_REG_MUST_HAVE_HDRS, 0xA);
17529             REG_WR(sc, PBF_REG_HDRS_AFTER_TAG_0, 0x6);
17530             REG_WR(sc, PBF_REG_TAG_ETHERTYPE_0, 0x8926);
17531             REG_WR(sc, PBF_REG_TAG_LEN_0, 0x4);
17532         } else {
17533             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC,
17534                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17535         }
17536     }
17537
17538     REG_WR(sc, SRC_REG_SOFT_RST, 1);
17539
17540     ecore_init_block(sc, BLOCK_SRC, PHASE_COMMON);
17541
17542     if (CNIC_SUPPORT(sc)) {
17543         REG_WR(sc, SRC_REG_KEYSEARCH_0, 0x63285672);
17544         REG_WR(sc, SRC_REG_KEYSEARCH_1, 0x24b8f2cc);
17545         REG_WR(sc, SRC_REG_KEYSEARCH_2, 0x223aef9b);
17546         REG_WR(sc, SRC_REG_KEYSEARCH_3, 0x26001e3a);
17547         REG_WR(sc, SRC_REG_KEYSEARCH_4, 0x7ae91116);
17548         REG_WR(sc, SRC_REG_KEYSEARCH_5, 0x5ce5230b);
17549         REG_WR(sc, SRC_REG_KEYSEARCH_6, 0x298d8adf);
17550         REG_WR(sc, SRC_REG_KEYSEARCH_7, 0x6eb0ff09);
17551         REG_WR(sc, SRC_REG_KEYSEARCH_8, 0x1830f82f);
17552         REG_WR(sc, SRC_REG_KEYSEARCH_9, 0x01e46be7);
17553     }
17554     REG_WR(sc, SRC_REG_SOFT_RST, 0);
17555
17556     if (sizeof(union cdu_context) != 1024) {
17557         /* we currently assume that a context is 1024 bytes */
17558         BLOGE(sc, "please adjust the size of cdu_context(%ld)\n",
17559               (long)sizeof(union cdu_context));
17560     }
17561
17562     ecore_init_block(sc, BLOCK_CDU, PHASE_COMMON);
17563     val = (4 << 24) + (0 << 12) + 1024;
17564     REG_WR(sc, CDU_REG_CDU_GLOBAL_PARAMS, val);
17565
17566     ecore_init_block(sc, BLOCK_CFC, PHASE_COMMON);
17567
17568     REG_WR(sc, CFC_REG_INIT_REG, 0x7FF);
17569     /* enable context validation interrupt from CFC */
17570     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17571
17572     /* set the thresholds to prevent CFC/CDU race */
17573     REG_WR(sc, CFC_REG_DEBUG0, 0x20020000);
17574     ecore_init_block(sc, BLOCK_HC, PHASE_COMMON);
17575
17576     if (!CHIP_IS_E1x(sc) && BXE_NOMCP(sc)) {
17577         REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x36);
17578     }
17579
17580     ecore_init_block(sc, BLOCK_IGU, PHASE_COMMON);
17581     ecore_init_block(sc, BLOCK_MISC_AEU, PHASE_COMMON);
17582
17583     /* Reset PCIE errors for debug */
17584     REG_WR(sc, 0x2814, 0xffffffff);
17585     REG_WR(sc, 0x3820, 0xffffffff);
17586
17587     if (!CHIP_IS_E1x(sc)) {
17588         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_CONTROL_5,
17589                (PXPCS_TL_CONTROL_5_ERR_UNSPPORT1 |
17590                 PXPCS_TL_CONTROL_5_ERR_UNSPPORT));
17591         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC345_STAT,
17592                (PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT4 |
17593                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT3 |
17594                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT2));
17595         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC678_STAT,
17596                (PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT7 |
17597                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT6 |
17598                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT5));
17599     }
17600
17601     ecore_init_block(sc, BLOCK_NIG, PHASE_COMMON);
17602
17603     if (!CHIP_IS_E1(sc)) {
17604         /* in E3 this done in per-port section */
17605         if (!CHIP_IS_E3(sc))
17606             REG_WR(sc, NIG_REG_LLH_MF_MODE, IS_MF(sc));
17607     }
17608
17609     if (CHIP_IS_E1H(sc)) {
17610         /* not applicable for E2 (and above ...) */
17611         REG_WR(sc, NIG_REG_LLH_E1HOV_MODE, IS_MF_SD(sc));
17612     }
17613
17614     if (CHIP_REV_IS_SLOW(sc)) {
17615         DELAY(200000);
17616     }
17617
17618     /* finish CFC init */
17619     val = reg_poll(sc, CFC_REG_LL_INIT_DONE, 1, 100, 10);
17620     if (val != 1) {
17621         BLOGE(sc, "CFC LL_INIT failed\n");
17622         return (-1);
17623     }
17624     val = reg_poll(sc, CFC_REG_AC_INIT_DONE, 1, 100, 10);
17625     if (val != 1) {
17626         BLOGE(sc, "CFC AC_INIT failed\n");
17627         return (-1);
17628     }
17629     val = reg_poll(sc, CFC_REG_CAM_INIT_DONE, 1, 100, 10);
17630     if (val != 1) {
17631         BLOGE(sc, "CFC CAM_INIT failed\n");
17632         return (-1);
17633     }
17634     REG_WR(sc, CFC_REG_DEBUG0, 0);
17635
17636     if (CHIP_IS_E1(sc)) {
17637         /* read NIG statistic to see if this is our first up since powerup */
17638         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17639         val = *BXE_SP(sc, wb_data[0]);
17640
17641         /* do internal memory self test */
17642         if ((val == 0) && bxe_int_mem_test(sc)) {
17643             BLOGE(sc, "internal mem self test failed\n");
17644             return (-1);
17645         }
17646     }
17647
17648     bxe_setup_fan_failure_detection(sc);
17649
17650     /* clear PXP2 attentions */
17651     REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
17652
17653     bxe_enable_blocks_attention(sc);
17654
17655     if (!CHIP_REV_IS_SLOW(sc)) {
17656         ecore_enable_blocks_parity(sc);
17657     }
17658
17659     if (!BXE_NOMCP(sc)) {
17660         if (CHIP_IS_E1x(sc)) {
17661             bxe_common_init_phy(sc);
17662         }
17663     }
17664
17665     return (0);
17666 }
17667
17668 /**
17669  * bxe_init_hw_common_chip - init HW at the COMMON_CHIP phase.
17670  *
17671  * @sc:     driver handle
17672  */
17673 static int
17674 bxe_init_hw_common_chip(struct bxe_softc *sc)
17675 {
17676     int rc = bxe_init_hw_common(sc);
17677
17678     if (rc) {
17679         return (rc);
17680     }
17681
17682     /* In E2 2-PORT mode, same ext phy is used for the two paths */
17683     if (!BXE_NOMCP(sc)) {
17684         bxe_common_init_phy(sc);
17685     }
17686
17687     return (0);
17688 }
17689
17690 static int
17691 bxe_init_hw_port(struct bxe_softc *sc)
17692 {
17693     int port = SC_PORT(sc);
17694     int init_phase = port ? PHASE_PORT1 : PHASE_PORT0;
17695     uint32_t low, high;
17696     uint32_t val;
17697
17698     BLOGD(sc, DBG_LOAD, "starting port init for port %d\n", port);
17699
17700     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
17701
17702     ecore_init_block(sc, BLOCK_MISC, init_phase);
17703     ecore_init_block(sc, BLOCK_PXP, init_phase);
17704     ecore_init_block(sc, BLOCK_PXP2, init_phase);
17705
17706     /*
17707      * Timers bug workaround: disables the pf_master bit in pglue at
17708      * common phase, we need to enable it here before any dmae access are
17709      * attempted. Therefore we manually added the enable-master to the
17710      * port phase (it also happens in the function phase)
17711      */
17712     if (!CHIP_IS_E1x(sc)) {
17713         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17714     }
17715
17716     ecore_init_block(sc, BLOCK_ATC, init_phase);
17717     ecore_init_block(sc, BLOCK_DMAE, init_phase);
17718     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
17719     ecore_init_block(sc, BLOCK_QM, init_phase);
17720
17721     ecore_init_block(sc, BLOCK_TCM, init_phase);
17722     ecore_init_block(sc, BLOCK_UCM, init_phase);
17723     ecore_init_block(sc, BLOCK_CCM, init_phase);
17724     ecore_init_block(sc, BLOCK_XCM, init_phase);
17725
17726     /* QM cid (connection) count */
17727     ecore_qm_init_cid_count(sc, sc->qm_cid_count, INITOP_SET);
17728
17729     if (CNIC_SUPPORT(sc)) {
17730         ecore_init_block(sc, BLOCK_TM, init_phase);
17731         REG_WR(sc, TM_REG_LIN0_SCAN_TIME + port*4, 20);
17732         REG_WR(sc, TM_REG_LIN0_MAX_ACTIVE_CID + port*4, 31);
17733     }
17734
17735     ecore_init_block(sc, BLOCK_DORQ, init_phase);
17736
17737     ecore_init_block(sc, BLOCK_BRB1, init_phase);
17738
17739     if (CHIP_IS_E1(sc) || CHIP_IS_E1H(sc)) {
17740         if (IS_MF(sc)) {
17741             low = (BXE_ONE_PORT(sc) ? 160 : 246);
17742         } else if (sc->mtu > 4096) {
17743             if (BXE_ONE_PORT(sc)) {
17744                 low = 160;
17745             } else {
17746                 val = sc->mtu;
17747                 /* (24*1024 + val*4)/256 */
17748                 low = (96 + (val / 64) + ((val % 64) ? 1 : 0));
17749             }
17750         } else {
17751             low = (BXE_ONE_PORT(sc) ? 80 : 160);
17752         }
17753         high = (low + 56); /* 14*1024/256 */
17754         REG_WR(sc, BRB1_REG_PAUSE_LOW_THRESHOLD_0 + port*4, low);
17755         REG_WR(sc, BRB1_REG_PAUSE_HIGH_THRESHOLD_0 + port*4, high);
17756     }
17757
17758     if (CHIP_IS_MODE_4_PORT(sc)) {
17759         REG_WR(sc, SC_PORT(sc) ?
17760                BRB1_REG_MAC_GUARANTIED_1 :
17761                BRB1_REG_MAC_GUARANTIED_0, 40);
17762     }
17763
17764     ecore_init_block(sc, BLOCK_PRS, init_phase);
17765     if (CHIP_IS_E3B0(sc)) {
17766         if (IS_MF_AFEX(sc)) {
17767             /* configure headers for AFEX mode */
17768             REG_WR(sc, SC_PORT(sc) ?
17769                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17770                    PRS_REG_HDRS_AFTER_BASIC_PORT_0, 0xE);
17771             REG_WR(sc, SC_PORT(sc) ?
17772                    PRS_REG_HDRS_AFTER_TAG_0_PORT_1 :
17773                    PRS_REG_HDRS_AFTER_TAG_0_PORT_0, 0x6);
17774             REG_WR(sc, SC_PORT(sc) ?
17775                    PRS_REG_MUST_HAVE_HDRS_PORT_1 :
17776                    PRS_REG_MUST_HAVE_HDRS_PORT_0, 0xA);
17777         } else {
17778             /* Ovlan exists only if we are in multi-function +
17779              * switch-dependent mode, in switch-independent there
17780              * is no ovlan headers
17781              */
17782             REG_WR(sc, SC_PORT(sc) ?
17783                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17784                    PRS_REG_HDRS_AFTER_BASIC_PORT_0,
17785                    (sc->devinfo.mf_info.path_has_ovlan ? 7 : 6));
17786         }
17787     }
17788
17789     ecore_init_block(sc, BLOCK_TSDM, init_phase);
17790     ecore_init_block(sc, BLOCK_CSDM, init_phase);
17791     ecore_init_block(sc, BLOCK_USDM, init_phase);
17792     ecore_init_block(sc, BLOCK_XSDM, init_phase);
17793
17794     ecore_init_block(sc, BLOCK_TSEM, init_phase);
17795     ecore_init_block(sc, BLOCK_USEM, init_phase);
17796     ecore_init_block(sc, BLOCK_CSEM, init_phase);
17797     ecore_init_block(sc, BLOCK_XSEM, init_phase);
17798
17799     ecore_init_block(sc, BLOCK_UPB, init_phase);
17800     ecore_init_block(sc, BLOCK_XPB, init_phase);
17801
17802     ecore_init_block(sc, BLOCK_PBF, init_phase);
17803
17804     if (CHIP_IS_E1x(sc)) {
17805         /* configure PBF to work without PAUSE mtu 9000 */
17806         REG_WR(sc, PBF_REG_P0_PAUSE_ENABLE + port*4, 0);
17807
17808         /* update threshold */
17809         REG_WR(sc, PBF_REG_P0_ARB_THRSH + port*4, (9040/16));
17810         /* update init credit */
17811         REG_WR(sc, PBF_REG_P0_INIT_CRD + port*4, (9040/16) + 553 - 22);
17812
17813         /* probe changes */
17814         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 1);
17815         DELAY(50);
17816         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 0);
17817     }
17818
17819     if (CNIC_SUPPORT(sc)) {
17820         ecore_init_block(sc, BLOCK_SRC, init_phase);
17821     }
17822
17823     ecore_init_block(sc, BLOCK_CDU, init_phase);
17824     ecore_init_block(sc, BLOCK_CFC, init_phase);
17825
17826     if (CHIP_IS_E1(sc)) {
17827         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
17828         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
17829     }
17830     ecore_init_block(sc, BLOCK_HC, init_phase);
17831
17832     ecore_init_block(sc, BLOCK_IGU, init_phase);
17833
17834     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
17835     /* init aeu_mask_attn_func_0/1:
17836      *  - SF mode: bits 3-7 are masked. only bits 0-2 are in use
17837      *  - MF mode: bit 3 is masked. bits 0-2 are in use as in SF
17838      *             bits 4-7 are used for "per vn group attention" */
17839     val = IS_MF(sc) ? 0xF7 : 0x7;
17840     /* Enable DCBX attention for all but E1 */
17841     val |= CHIP_IS_E1(sc) ? 0 : 0x10;
17842     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, val);
17843
17844     ecore_init_block(sc, BLOCK_NIG, init_phase);
17845
17846     if (!CHIP_IS_E1x(sc)) {
17847         /* Bit-map indicating which L2 hdrs may appear after the
17848          * basic Ethernet header
17849          */
17850         if (IS_MF_AFEX(sc)) {
17851             REG_WR(sc, SC_PORT(sc) ?
17852                    NIG_REG_P1_HDRS_AFTER_BASIC :
17853                    NIG_REG_P0_HDRS_AFTER_BASIC, 0xE);
17854         } else {
17855             REG_WR(sc, SC_PORT(sc) ?
17856                    NIG_REG_P1_HDRS_AFTER_BASIC :
17857                    NIG_REG_P0_HDRS_AFTER_BASIC,
17858                    IS_MF_SD(sc) ? 7 : 6);
17859         }
17860
17861         if (CHIP_IS_E3(sc)) {
17862             REG_WR(sc, SC_PORT(sc) ?
17863                    NIG_REG_LLH1_MF_MODE :
17864                    NIG_REG_LLH_MF_MODE, IS_MF(sc));
17865         }
17866     }
17867     if (!CHIP_IS_E3(sc)) {
17868         REG_WR(sc, NIG_REG_XGXS_SERDES0_MODE_SEL + port*4, 1);
17869     }
17870
17871     if (!CHIP_IS_E1(sc)) {
17872         /* 0x2 disable mf_ov, 0x1 enable */
17873         REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK_MF + port*4,
17874                (IS_MF_SD(sc) ? 0x1 : 0x2));
17875
17876         if (!CHIP_IS_E1x(sc)) {
17877             val = 0;
17878             switch (sc->devinfo.mf_info.mf_mode) {
17879             case MULTI_FUNCTION_SD:
17880                 val = 1;
17881                 break;
17882             case MULTI_FUNCTION_SI:
17883             case MULTI_FUNCTION_AFEX:
17884                 val = 2;
17885                 break;
17886             }
17887
17888             REG_WR(sc, (SC_PORT(sc) ? NIG_REG_LLH1_CLS_TYPE :
17889                         NIG_REG_LLH0_CLS_TYPE), val);
17890         }
17891         REG_WR(sc, NIG_REG_LLFC_ENABLE_0 + port*4, 0);
17892         REG_WR(sc, NIG_REG_LLFC_OUT_EN_0 + port*4, 0);
17893         REG_WR(sc, NIG_REG_PAUSE_ENABLE_0 + port*4, 1);
17894     }
17895
17896     /* If SPIO5 is set to generate interrupts, enable it for this port */
17897     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17898     if (val & MISC_SPIO_SPIO5) {
17899         uint32_t reg_addr = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
17900                                     MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
17901         val = REG_RD(sc, reg_addr);
17902         val |= AEU_INPUTS_ATTN_BITS_SPIO5;
17903         REG_WR(sc, reg_addr, val);
17904     }
17905
17906     return (0);
17907 }
17908
17909 static uint32_t
17910 bxe_flr_clnup_reg_poll(struct bxe_softc *sc,
17911                        uint32_t         reg,
17912                        uint32_t         expected,
17913                        uint32_t         poll_count)
17914 {
17915     uint32_t cur_cnt = poll_count;
17916     uint32_t val;
17917
17918     while ((val = REG_RD(sc, reg)) != expected && cur_cnt--) {
17919         DELAY(FLR_WAIT_INTERVAL);
17920     }
17921
17922     return (val);
17923 }
17924
17925 static int
17926 bxe_flr_clnup_poll_hw_counter(struct bxe_softc *sc,
17927                               uint32_t         reg,
17928                               char             *msg,
17929                               uint32_t         poll_cnt)
17930 {
17931     uint32_t val = bxe_flr_clnup_reg_poll(sc, reg, 0, poll_cnt);
17932
17933     if (val != 0) {
17934         BLOGE(sc, "%s usage count=%d\n", msg, val);
17935         return (1);
17936     }
17937
17938     return (0);
17939 }
17940
17941 /* Common routines with VF FLR cleanup */
17942 static uint32_t
17943 bxe_flr_clnup_poll_count(struct bxe_softc *sc)
17944 {
17945     /* adjust polling timeout */
17946     if (CHIP_REV_IS_EMUL(sc)) {
17947         return (FLR_POLL_CNT * 2000);
17948     }
17949
17950     if (CHIP_REV_IS_FPGA(sc)) {
17951         return (FLR_POLL_CNT * 120);
17952     }
17953
17954     return (FLR_POLL_CNT);
17955 }
17956
17957 static int
17958 bxe_poll_hw_usage_counters(struct bxe_softc *sc,
17959                            uint32_t         poll_cnt)
17960 {
17961     /* wait for CFC PF usage-counter to zero (includes all the VFs) */
17962     if (bxe_flr_clnup_poll_hw_counter(sc,
17963                                       CFC_REG_NUM_LCIDS_INSIDE_PF,
17964                                       "CFC PF usage counter timed out",
17965                                       poll_cnt)) {
17966         return (1);
17967     }
17968
17969     /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
17970     if (bxe_flr_clnup_poll_hw_counter(sc,
17971                                       DORQ_REG_PF_USAGE_CNT,
17972                                       "DQ PF usage counter timed out",
17973                                       poll_cnt)) {
17974         return (1);
17975     }
17976
17977     /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
17978     if (bxe_flr_clnup_poll_hw_counter(sc,
17979                                       QM_REG_PF_USG_CNT_0 + 4*SC_FUNC(sc),
17980                                       "QM PF usage counter timed out",
17981                                       poll_cnt)) {
17982         return (1);
17983     }
17984
17985     /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
17986     if (bxe_flr_clnup_poll_hw_counter(sc,
17987                                       TM_REG_LIN0_VNIC_UC + 4*SC_PORT(sc),
17988                                       "Timers VNIC usage counter timed out",
17989                                       poll_cnt)) {
17990         return (1);
17991     }
17992
17993     if (bxe_flr_clnup_poll_hw_counter(sc,
17994                                       TM_REG_LIN0_NUM_SCANS + 4*SC_PORT(sc),
17995                                       "Timers NUM_SCANS usage counter timed out",
17996                                       poll_cnt)) {
17997         return (1);
17998     }
17999
18000     /* Wait DMAE PF usage counter to zero */
18001     if (bxe_flr_clnup_poll_hw_counter(sc,
18002                                       dmae_reg_go_c[INIT_DMAE_C(sc)],
18003                                       "DMAE dommand register timed out",
18004                                       poll_cnt)) {
18005         return (1);
18006     }
18007
18008     return (0);
18009 }
18010
18011 #define OP_GEN_PARAM(param)                                            \
18012     (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
18013 #define OP_GEN_TYPE(type)                                           \
18014     (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
18015 #define OP_GEN_AGG_VECT(index)                                             \
18016     (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
18017
18018 static int
18019 bxe_send_final_clnup(struct bxe_softc *sc,
18020                      uint8_t          clnup_func,
18021                      uint32_t         poll_cnt)
18022 {
18023     uint32_t op_gen_command = 0;
18024     uint32_t comp_addr = (BAR_CSTRORM_INTMEM +
18025                           CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func));
18026     int ret = 0;
18027
18028     if (REG_RD(sc, comp_addr)) {
18029         BLOGE(sc, "Cleanup complete was not 0 before sending\n");
18030         return (1);
18031     }
18032
18033     op_gen_command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
18034     op_gen_command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
18035     op_gen_command |= OP_GEN_AGG_VECT(clnup_func);
18036     op_gen_command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
18037
18038     BLOGD(sc, DBG_LOAD, "sending FW Final cleanup\n");
18039     REG_WR(sc, XSDM_REG_OPERATION_GEN, op_gen_command);
18040
18041     if (bxe_flr_clnup_reg_poll(sc, comp_addr, 1, poll_cnt) != 1) {
18042         BLOGE(sc, "FW final cleanup did not succeed\n");
18043         BLOGD(sc, DBG_LOAD, "At timeout completion address contained %x\n",
18044               (REG_RD(sc, comp_addr)));
18045         bxe_panic(sc, ("FLR cleanup failed\n"));
18046         return (1);
18047     }
18048
18049     /* Zero completion for nxt FLR */
18050     REG_WR(sc, comp_addr, 0);
18051
18052     return (ret);
18053 }
18054
18055 static void
18056 bxe_pbf_pN_buf_flushed(struct bxe_softc       *sc,
18057                        struct pbf_pN_buf_regs *regs,
18058                        uint32_t               poll_count)
18059 {
18060     uint32_t init_crd, crd, crd_start, crd_freed, crd_freed_start;
18061     uint32_t cur_cnt = poll_count;
18062
18063     crd_freed = crd_freed_start = REG_RD(sc, regs->crd_freed);
18064     crd = crd_start = REG_RD(sc, regs->crd);
18065     init_crd = REG_RD(sc, regs->init_crd);
18066
18067     BLOGD(sc, DBG_LOAD, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
18068     BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
18069     BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
18070
18071     while ((crd != init_crd) &&
18072            ((uint32_t)((int32_t)crd_freed - (int32_t)crd_freed_start) <
18073             (init_crd - crd_start))) {
18074         if (cur_cnt--) {
18075             DELAY(FLR_WAIT_INTERVAL);
18076             crd = REG_RD(sc, regs->crd);
18077             crd_freed = REG_RD(sc, regs->crd_freed);
18078         } else {
18079             BLOGD(sc, DBG_LOAD, "PBF tx buffer[%d] timed out\n", regs->pN);
18080             BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : c:%x\n", regs->pN, crd);
18081             BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: c:%x\n", regs->pN, crd_freed);
18082             break;
18083         }
18084     }
18085
18086     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF tx buffer[%d]\n",
18087           poll_count-cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18088 }
18089
18090 static void
18091 bxe_pbf_pN_cmd_flushed(struct bxe_softc       *sc,
18092                        struct pbf_pN_cmd_regs *regs,
18093                        uint32_t               poll_count)
18094 {
18095     uint32_t occup, to_free, freed, freed_start;
18096     uint32_t cur_cnt = poll_count;
18097
18098     occup = to_free = REG_RD(sc, regs->lines_occup);
18099     freed = freed_start = REG_RD(sc, regs->lines_freed);
18100
18101     BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18102     BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18103
18104     while (occup &&
18105            ((uint32_t)((int32_t)freed - (int32_t)freed_start) < to_free)) {
18106         if (cur_cnt--) {
18107             DELAY(FLR_WAIT_INTERVAL);
18108             occup = REG_RD(sc, regs->lines_occup);
18109             freed = REG_RD(sc, regs->lines_freed);
18110         } else {
18111             BLOGD(sc, DBG_LOAD, "PBF cmd queue[%d] timed out\n", regs->pN);
18112             BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18113             BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18114             break;
18115         }
18116     }
18117
18118     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF cmd queue[%d]\n",
18119           poll_count - cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18120 }
18121
18122 static void
18123 bxe_tx_hw_flushed(struct bxe_softc *sc, uint32_t poll_count)
18124 {
18125     struct pbf_pN_cmd_regs cmd_regs[] = {
18126         {0, (CHIP_IS_E3B0(sc)) ?
18127             PBF_REG_TQ_OCCUPANCY_Q0 :
18128             PBF_REG_P0_TQ_OCCUPANCY,
18129             (CHIP_IS_E3B0(sc)) ?
18130             PBF_REG_TQ_LINES_FREED_CNT_Q0 :
18131             PBF_REG_P0_TQ_LINES_FREED_CNT},
18132         {1, (CHIP_IS_E3B0(sc)) ?
18133             PBF_REG_TQ_OCCUPANCY_Q1 :
18134             PBF_REG_P1_TQ_OCCUPANCY,
18135             (CHIP_IS_E3B0(sc)) ?
18136             PBF_REG_TQ_LINES_FREED_CNT_Q1 :
18137             PBF_REG_P1_TQ_LINES_FREED_CNT},
18138         {4, (CHIP_IS_E3B0(sc)) ?
18139             PBF_REG_TQ_OCCUPANCY_LB_Q :
18140             PBF_REG_P4_TQ_OCCUPANCY,
18141             (CHIP_IS_E3B0(sc)) ?
18142             PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
18143             PBF_REG_P4_TQ_LINES_FREED_CNT}
18144     };
18145
18146     struct pbf_pN_buf_regs buf_regs[] = {
18147         {0, (CHIP_IS_E3B0(sc)) ?
18148             PBF_REG_INIT_CRD_Q0 :
18149             PBF_REG_P0_INIT_CRD ,
18150             (CHIP_IS_E3B0(sc)) ?
18151             PBF_REG_CREDIT_Q0 :
18152             PBF_REG_P0_CREDIT,
18153             (CHIP_IS_E3B0(sc)) ?
18154             PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
18155             PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
18156         {1, (CHIP_IS_E3B0(sc)) ?
18157             PBF_REG_INIT_CRD_Q1 :
18158             PBF_REG_P1_INIT_CRD,
18159             (CHIP_IS_E3B0(sc)) ?
18160             PBF_REG_CREDIT_Q1 :
18161             PBF_REG_P1_CREDIT,
18162             (CHIP_IS_E3B0(sc)) ?
18163             PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
18164             PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
18165         {4, (CHIP_IS_E3B0(sc)) ?
18166             PBF_REG_INIT_CRD_LB_Q :
18167             PBF_REG_P4_INIT_CRD,
18168             (CHIP_IS_E3B0(sc)) ?
18169             PBF_REG_CREDIT_LB_Q :
18170             PBF_REG_P4_CREDIT,
18171             (CHIP_IS_E3B0(sc)) ?
18172             PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
18173             PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
18174     };
18175
18176     int i;
18177
18178     /* Verify the command queues are flushed P0, P1, P4 */
18179     for (i = 0; i < ARRAY_SIZE(cmd_regs); i++) {
18180         bxe_pbf_pN_cmd_flushed(sc, &cmd_regs[i], poll_count);
18181     }
18182
18183     /* Verify the transmission buffers are flushed P0, P1, P4 */
18184     for (i = 0; i < ARRAY_SIZE(buf_regs); i++) {
18185         bxe_pbf_pN_buf_flushed(sc, &buf_regs[i], poll_count);
18186     }
18187 }
18188
18189 static void
18190 bxe_hw_enable_status(struct bxe_softc *sc)
18191 {
18192     uint32_t val;
18193
18194     val = REG_RD(sc, CFC_REG_WEAK_ENABLE_PF);
18195     BLOGD(sc, DBG_LOAD, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
18196
18197     val = REG_RD(sc, PBF_REG_DISABLE_PF);
18198     BLOGD(sc, DBG_LOAD, "PBF_REG_DISABLE_PF is 0x%x\n", val);
18199
18200     val = REG_RD(sc, IGU_REG_PCI_PF_MSI_EN);
18201     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
18202
18203     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_EN);
18204     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
18205
18206     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
18207     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
18208
18209     val = REG_RD(sc, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
18210     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
18211
18212     val = REG_RD(sc, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
18213     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
18214
18215     val = REG_RD(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
18216     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n", val);
18217 }
18218
18219 static int
18220 bxe_pf_flr_clnup(struct bxe_softc *sc)
18221 {
18222     uint32_t poll_cnt = bxe_flr_clnup_poll_count(sc);
18223
18224     BLOGD(sc, DBG_LOAD, "Cleanup after FLR PF[%d]\n", SC_ABS_FUNC(sc));
18225
18226     /* Re-enable PF target read access */
18227     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
18228
18229     /* Poll HW usage counters */
18230     BLOGD(sc, DBG_LOAD, "Polling usage counters\n");
18231     if (bxe_poll_hw_usage_counters(sc, poll_cnt)) {
18232         return (-1);
18233     }
18234
18235     /* Zero the igu 'trailing edge' and 'leading edge' */
18236
18237     /* Send the FW cleanup command */
18238     if (bxe_send_final_clnup(sc, (uint8_t)SC_FUNC(sc), poll_cnt)) {
18239         return (-1);
18240     }
18241
18242     /* ATC cleanup */
18243
18244     /* Verify TX hw is flushed */
18245     bxe_tx_hw_flushed(sc, poll_cnt);
18246
18247     /* Wait 100ms (not adjusted according to platform) */
18248     DELAY(100000);
18249
18250     /* Verify no pending pci transactions */
18251     if (bxe_is_pcie_pending(sc)) {
18252         BLOGE(sc, "PCIE Transactions still pending\n");
18253     }
18254
18255     /* Debug */
18256     bxe_hw_enable_status(sc);
18257
18258     /*
18259      * Master enable - Due to WB DMAE writes performed before this
18260      * register is re-initialized as part of the regular function init
18261      */
18262     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18263
18264     return (0);
18265 }
18266
18267 #if 0
18268 static void
18269 bxe_init_searcher(struct bxe_softc *sc)
18270 {
18271     int port = SC_PORT(sc);
18272     ecore_src_init_t2(sc, sc->t2, sc->t2_mapping, SRC_CONN_NUM);
18273     /* T1 hash bits value determines the T1 number of entries */
18274     REG_WR(sc, SRC_REG_NUMBER_HASH_BITS0 + port*4, SRC_HASH_BITS);
18275 }
18276 #endif
18277
18278 static int
18279 bxe_init_hw_func(struct bxe_softc *sc)
18280 {
18281     int port = SC_PORT(sc);
18282     int func = SC_FUNC(sc);
18283     int init_phase = PHASE_PF0 + func;
18284     struct ecore_ilt *ilt = sc->ilt;
18285     uint16_t cdu_ilt_start;
18286     uint32_t addr, val;
18287     uint32_t main_mem_base, main_mem_size, main_mem_prty_clr;
18288     int i, main_mem_width, rc;
18289
18290     BLOGD(sc, DBG_LOAD, "starting func init for func %d\n", func);
18291
18292     /* FLR cleanup */
18293     if (!CHIP_IS_E1x(sc)) {
18294         rc = bxe_pf_flr_clnup(sc);
18295         if (rc) {
18296             BLOGE(sc, "FLR cleanup failed!\n");
18297             // XXX bxe_fw_dump(sc);
18298             // XXX bxe_idle_chk(sc);
18299             return (rc);
18300         }
18301     }
18302
18303     /* set MSI reconfigure capability */
18304     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18305         addr = (port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0);
18306         val = REG_RD(sc, addr);
18307         val |= HC_CONFIG_0_REG_MSI_ATTN_EN_0;
18308         REG_WR(sc, addr, val);
18309     }
18310
18311     ecore_init_block(sc, BLOCK_PXP, init_phase);
18312     ecore_init_block(sc, BLOCK_PXP2, init_phase);
18313
18314     ilt = sc->ilt;
18315     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18316
18317 #if 0
18318     if (IS_SRIOV(sc)) {
18319         cdu_ilt_start += BXE_FIRST_VF_CID/ILT_PAGE_CIDS;
18320     }
18321     cdu_ilt_start = bxe_iov_init_ilt(sc, cdu_ilt_start);
18322
18323 #if (BXE_FIRST_VF_CID > 0)
18324     /*
18325      * If BXE_FIRST_VF_CID > 0 then the PF L2 cids precedes
18326      * those of the VFs, so start line should be reset
18327      */
18328     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18329 #endif
18330 #endif
18331
18332     for (i = 0; i < L2_ILT_LINES(sc); i++) {
18333         ilt->lines[cdu_ilt_start + i].page = sc->context[i].vcxt;
18334         ilt->lines[cdu_ilt_start + i].page_mapping =
18335             sc->context[i].vcxt_dma.paddr;
18336         ilt->lines[cdu_ilt_start + i].size = sc->context[i].size;
18337     }
18338     ecore_ilt_init_op(sc, INITOP_SET);
18339
18340 #if 0
18341     if (!CONFIGURE_NIC_MODE(sc)) {
18342         bxe_init_searcher(sc);
18343         REG_WR(sc, PRS_REG_NIC_MODE, 0);
18344         BLOGD(sc, DBG_LOAD, "NIC MODE disabled\n");
18345     } else
18346 #endif
18347     {
18348         /* Set NIC mode */
18349         REG_WR(sc, PRS_REG_NIC_MODE, 1);
18350         BLOGD(sc, DBG_LOAD, "NIC MODE configured\n");
18351     }
18352
18353     if (!CHIP_IS_E1x(sc)) {
18354         uint32_t pf_conf = IGU_PF_CONF_FUNC_EN;
18355
18356         /* Turn on a single ISR mode in IGU if driver is going to use
18357          * INT#x or MSI
18358          */
18359         if (sc->interrupt_mode != INTR_MODE_MSIX) {
18360             pf_conf |= IGU_PF_CONF_SINGLE_ISR_EN;
18361         }
18362
18363         /*
18364          * Timers workaround bug: function init part.
18365          * Need to wait 20msec after initializing ILT,
18366          * needed to make sure there are no requests in
18367          * one of the PXP internal queues with "old" ILT addresses
18368          */
18369         DELAY(20000);
18370
18371         /*
18372          * Master enable - Due to WB DMAE writes performed before this
18373          * register is re-initialized as part of the regular function
18374          * init
18375          */
18376         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18377         /* Enable the function in IGU */
18378         REG_WR(sc, IGU_REG_PF_CONFIGURATION, pf_conf);
18379     }
18380
18381     sc->dmae_ready = 1;
18382
18383     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
18384
18385     if (!CHIP_IS_E1x(sc))
18386         REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, func);
18387
18388     ecore_init_block(sc, BLOCK_ATC, init_phase);
18389     ecore_init_block(sc, BLOCK_DMAE, init_phase);
18390     ecore_init_block(sc, BLOCK_NIG, init_phase);
18391     ecore_init_block(sc, BLOCK_SRC, init_phase);
18392     ecore_init_block(sc, BLOCK_MISC, init_phase);
18393     ecore_init_block(sc, BLOCK_TCM, init_phase);
18394     ecore_init_block(sc, BLOCK_UCM, init_phase);
18395     ecore_init_block(sc, BLOCK_CCM, init_phase);
18396     ecore_init_block(sc, BLOCK_XCM, init_phase);
18397     ecore_init_block(sc, BLOCK_TSEM, init_phase);
18398     ecore_init_block(sc, BLOCK_USEM, init_phase);
18399     ecore_init_block(sc, BLOCK_CSEM, init_phase);
18400     ecore_init_block(sc, BLOCK_XSEM, init_phase);
18401
18402     if (!CHIP_IS_E1x(sc))
18403         REG_WR(sc, QM_REG_PF_EN, 1);
18404
18405     if (!CHIP_IS_E1x(sc)) {
18406         REG_WR(sc, TSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18407         REG_WR(sc, USEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18408         REG_WR(sc, CSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18409         REG_WR(sc, XSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18410     }
18411     ecore_init_block(sc, BLOCK_QM, init_phase);
18412
18413     ecore_init_block(sc, BLOCK_TM, init_phase);
18414     ecore_init_block(sc, BLOCK_DORQ, init_phase);
18415
18416     bxe_iov_init_dq(sc);
18417
18418     ecore_init_block(sc, BLOCK_BRB1, init_phase);
18419     ecore_init_block(sc, BLOCK_PRS, init_phase);
18420     ecore_init_block(sc, BLOCK_TSDM, init_phase);
18421     ecore_init_block(sc, BLOCK_CSDM, init_phase);
18422     ecore_init_block(sc, BLOCK_USDM, init_phase);
18423     ecore_init_block(sc, BLOCK_XSDM, init_phase);
18424     ecore_init_block(sc, BLOCK_UPB, init_phase);
18425     ecore_init_block(sc, BLOCK_XPB, init_phase);
18426     ecore_init_block(sc, BLOCK_PBF, init_phase);
18427     if (!CHIP_IS_E1x(sc))
18428         REG_WR(sc, PBF_REG_DISABLE_PF, 0);
18429
18430     ecore_init_block(sc, BLOCK_CDU, init_phase);
18431
18432     ecore_init_block(sc, BLOCK_CFC, init_phase);
18433
18434     if (!CHIP_IS_E1x(sc))
18435         REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 1);
18436
18437     if (IS_MF(sc)) {
18438         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
18439         REG_WR(sc, NIG_REG_LLH0_FUNC_VLAN_ID + port*8, OVLAN(sc));
18440     }
18441
18442     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
18443
18444     /* HC init per function */
18445     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18446         if (CHIP_IS_E1H(sc)) {
18447             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18448
18449             REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18450             REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18451         }
18452         ecore_init_block(sc, BLOCK_HC, init_phase);
18453
18454     } else {
18455         int num_segs, sb_idx, prod_offset;
18456
18457         REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18458
18459         if (!CHIP_IS_E1x(sc)) {
18460             REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18461             REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18462         }
18463
18464         ecore_init_block(sc, BLOCK_IGU, init_phase);
18465
18466         if (!CHIP_IS_E1x(sc)) {
18467             int dsb_idx = 0;
18468             /**
18469              * Producer memory:
18470              * E2 mode: address 0-135 match to the mapping memory;
18471              * 136 - PF0 default prod; 137 - PF1 default prod;
18472              * 138 - PF2 default prod; 139 - PF3 default prod;
18473              * 140 - PF0 attn prod;    141 - PF1 attn prod;
18474              * 142 - PF2 attn prod;    143 - PF3 attn prod;
18475              * 144-147 reserved.
18476              *
18477              * E1.5 mode - In backward compatible mode;
18478              * for non default SB; each even line in the memory
18479              * holds the U producer and each odd line hold
18480              * the C producer. The first 128 producers are for
18481              * NDSB (PF0 - 0-31; PF1 - 32-63 and so on). The last 20
18482              * producers are for the DSB for each PF.
18483              * Each PF has five segments: (the order inside each
18484              * segment is PF0; PF1; PF2; PF3) - 128-131 U prods;
18485              * 132-135 C prods; 136-139 X prods; 140-143 T prods;
18486              * 144-147 attn prods;
18487              */
18488             /* non-default-status-blocks */
18489             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18490                 IGU_BC_NDSB_NUM_SEGS : IGU_NORM_NDSB_NUM_SEGS;
18491             for (sb_idx = 0; sb_idx < sc->igu_sb_cnt; sb_idx++) {
18492                 prod_offset = (sc->igu_base_sb + sb_idx) *
18493                     num_segs;
18494
18495                 for (i = 0; i < num_segs; i++) {
18496                     addr = IGU_REG_PROD_CONS_MEMORY +
18497                             (prod_offset + i) * 4;
18498                     REG_WR(sc, addr, 0);
18499                 }
18500                 /* send consumer update with value 0 */
18501                 bxe_ack_sb(sc, sc->igu_base_sb + sb_idx,
18502                            USTORM_ID, 0, IGU_INT_NOP, 1);
18503                 bxe_igu_clear_sb(sc, sc->igu_base_sb + sb_idx);
18504             }
18505
18506             /* default-status-blocks */
18507             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18508                 IGU_BC_DSB_NUM_SEGS : IGU_NORM_DSB_NUM_SEGS;
18509
18510             if (CHIP_IS_MODE_4_PORT(sc))
18511                 dsb_idx = SC_FUNC(sc);
18512             else
18513                 dsb_idx = SC_VN(sc);
18514
18515             prod_offset = (CHIP_INT_MODE_IS_BC(sc) ?
18516                        IGU_BC_BASE_DSB_PROD + dsb_idx :
18517                        IGU_NORM_BASE_DSB_PROD + dsb_idx);
18518
18519             /*
18520              * igu prods come in chunks of E1HVN_MAX (4) -
18521              * does not matters what is the current chip mode
18522              */
18523             for (i = 0; i < (num_segs * E1HVN_MAX);
18524                  i += E1HVN_MAX) {
18525                 addr = IGU_REG_PROD_CONS_MEMORY +
18526                             (prod_offset + i)*4;
18527                 REG_WR(sc, addr, 0);
18528             }
18529             /* send consumer update with 0 */
18530             if (CHIP_INT_MODE_IS_BC(sc)) {
18531                 bxe_ack_sb(sc, sc->igu_dsb_id,
18532                            USTORM_ID, 0, IGU_INT_NOP, 1);
18533                 bxe_ack_sb(sc, sc->igu_dsb_id,
18534                            CSTORM_ID, 0, IGU_INT_NOP, 1);
18535                 bxe_ack_sb(sc, sc->igu_dsb_id,
18536                            XSTORM_ID, 0, IGU_INT_NOP, 1);
18537                 bxe_ack_sb(sc, sc->igu_dsb_id,
18538                            TSTORM_ID, 0, IGU_INT_NOP, 1);
18539                 bxe_ack_sb(sc, sc->igu_dsb_id,
18540                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18541             } else {
18542                 bxe_ack_sb(sc, sc->igu_dsb_id,
18543                            USTORM_ID, 0, IGU_INT_NOP, 1);
18544                 bxe_ack_sb(sc, sc->igu_dsb_id,
18545                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18546             }
18547             bxe_igu_clear_sb(sc, sc->igu_dsb_id);
18548
18549             /* !!! these should become driver const once
18550                rf-tool supports split-68 const */
18551             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_LSB, 0);
18552             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_MSB, 0);
18553             REG_WR(sc, IGU_REG_SB_MASK_LSB, 0);
18554             REG_WR(sc, IGU_REG_SB_MASK_MSB, 0);
18555             REG_WR(sc, IGU_REG_PBA_STATUS_LSB, 0);
18556             REG_WR(sc, IGU_REG_PBA_STATUS_MSB, 0);
18557         }
18558     }
18559
18560     /* Reset PCIE errors for debug */
18561     REG_WR(sc, 0x2114, 0xffffffff);
18562     REG_WR(sc, 0x2120, 0xffffffff);
18563
18564     if (CHIP_IS_E1x(sc)) {
18565         main_mem_size = HC_REG_MAIN_MEMORY_SIZE / 2; /*dwords*/
18566         main_mem_base = HC_REG_MAIN_MEMORY +
18567                 SC_PORT(sc) * (main_mem_size * 4);
18568         main_mem_prty_clr = HC_REG_HC_PRTY_STS_CLR;
18569         main_mem_width = 8;
18570
18571         val = REG_RD(sc, main_mem_prty_clr);
18572         if (val) {
18573             BLOGD(sc, DBG_LOAD,
18574                   "Parity errors in HC block during function init (0x%x)!\n",
18575                   val);
18576         }
18577
18578         /* Clear "false" parity errors in MSI-X table */
18579         for (i = main_mem_base;
18580              i < main_mem_base + main_mem_size * 4;
18581              i += main_mem_width) {
18582             bxe_read_dmae(sc, i, main_mem_width / 4);
18583             bxe_write_dmae(sc, BXE_SP_MAPPING(sc, wb_data),
18584                            i, main_mem_width / 4);
18585         }
18586         /* Clear HC parity attention */
18587         REG_RD(sc, main_mem_prty_clr);
18588     }
18589
18590 #if 1
18591     /* Enable STORMs SP logging */
18592     REG_WR8(sc, BAR_USTRORM_INTMEM +
18593            USTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18594     REG_WR8(sc, BAR_TSTRORM_INTMEM +
18595            TSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18596     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18597            CSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18598     REG_WR8(sc, BAR_XSTRORM_INTMEM +
18599            XSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18600 #endif
18601
18602     elink_phy_probe(&sc->link_params);
18603
18604     return (0);
18605 }
18606
18607 static void
18608 bxe_link_reset(struct bxe_softc *sc)
18609 {
18610     if (!BXE_NOMCP(sc)) {
18611         bxe_acquire_phy_lock(sc);
18612         elink_lfa_reset(&sc->link_params, &sc->link_vars);
18613         bxe_release_phy_lock(sc);
18614     } else {
18615         if (!CHIP_REV_IS_SLOW(sc)) {
18616             BLOGW(sc, "Bootcode is missing - cannot reset link\n");
18617         }
18618     }
18619 }
18620
18621 static void
18622 bxe_reset_port(struct bxe_softc *sc)
18623 {
18624     int port = SC_PORT(sc);
18625     uint32_t val;
18626
18627     /* reset physical Link */
18628     bxe_link_reset(sc);
18629
18630     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
18631
18632     /* Do not rcv packets to BRB */
18633     REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK + port*4, 0x0);
18634     /* Do not direct rcv packets that are not for MCP to the BRB */
18635     REG_WR(sc, (port ? NIG_REG_LLH1_BRB1_NOT_MCP :
18636                NIG_REG_LLH0_BRB1_NOT_MCP), 0x0);
18637
18638     /* Configure AEU */
18639     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, 0);
18640
18641     DELAY(100000);
18642
18643     /* Check for BRB port occupancy */
18644     val = REG_RD(sc, BRB1_REG_PORT_NUM_OCC_BLOCKS_0 + port*4);
18645     if (val) {
18646         BLOGD(sc, DBG_LOAD,
18647               "BRB1 is not empty, %d blocks are occupied\n", val);
18648     }
18649
18650     /* TODO: Close Doorbell port? */
18651 }
18652
18653 static void
18654 bxe_ilt_wr(struct bxe_softc *sc,
18655            uint32_t         index,
18656            bus_addr_t       addr)
18657 {
18658     int reg;
18659     uint32_t wb_write[2];
18660
18661     if (CHIP_IS_E1(sc)) {
18662         reg = PXP2_REG_RQ_ONCHIP_AT + index*8;
18663     } else {
18664         reg = PXP2_REG_RQ_ONCHIP_AT_B0 + index*8;
18665     }
18666
18667     wb_write[0] = ONCHIP_ADDR1(addr);
18668     wb_write[1] = ONCHIP_ADDR2(addr);
18669     REG_WR_DMAE(sc, reg, wb_write, 2);
18670 }
18671
18672 static void
18673 bxe_clear_func_ilt(struct bxe_softc *sc,
18674                    uint32_t         func)
18675 {
18676     uint32_t i, base = FUNC_ILT_BASE(func);
18677     for (i = base; i < base + ILT_PER_FUNC; i++) {
18678         bxe_ilt_wr(sc, i, 0);
18679     }
18680 }
18681
18682 static void
18683 bxe_reset_func(struct bxe_softc *sc)
18684 {
18685     struct bxe_fastpath *fp;
18686     int port = SC_PORT(sc);
18687     int func = SC_FUNC(sc);
18688     int i;
18689
18690     /* Disable the function in the FW */
18691     REG_WR8(sc, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(func), 0);
18692     REG_WR8(sc, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(func), 0);
18693     REG_WR8(sc, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(func), 0);
18694     REG_WR8(sc, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(func), 0);
18695
18696     /* FP SBs */
18697     FOR_EACH_ETH_QUEUE(sc, i) {
18698         fp = &sc->fp[i];
18699         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18700                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET(fp->fw_sb_id),
18701                 SB_DISABLED);
18702     }
18703
18704 #if 0
18705     if (CNIC_LOADED(sc)) {
18706         /* CNIC SB */
18707         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18708                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET
18709                 (bxe_cnic_fw_sb_id(sc)), SB_DISABLED);
18710     }
18711 #endif
18712
18713     /* SP SB */
18714     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18715             CSTORM_SP_STATUS_BLOCK_DATA_STATE_OFFSET(func),
18716             SB_DISABLED);
18717
18718     for (i = 0; i < XSTORM_SPQ_DATA_SIZE / 4; i++) {
18719         REG_WR(sc, BAR_XSTRORM_INTMEM + XSTORM_SPQ_DATA_OFFSET(func), 0);
18720     }
18721
18722     /* Configure IGU */
18723     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18724         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18725         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18726     } else {
18727         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18728         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18729     }
18730
18731     if (CNIC_LOADED(sc)) {
18732         /* Disable Timer scan */
18733         REG_WR(sc, TM_REG_EN_LINEAR0_TIMER + port*4, 0);
18734         /*
18735          * Wait for at least 10ms and up to 2 second for the timers
18736          * scan to complete
18737          */
18738         for (i = 0; i < 200; i++) {
18739             DELAY(10000);
18740             if (!REG_RD(sc, TM_REG_LIN0_SCAN_ON + port*4))
18741                 break;
18742         }
18743     }
18744
18745     /* Clear ILT */
18746     bxe_clear_func_ilt(sc, func);
18747
18748     /*
18749      * Timers workaround bug for E2: if this is vnic-3,
18750      * we need to set the entire ilt range for this timers.
18751      */
18752     if (!CHIP_IS_E1x(sc) && SC_VN(sc) == 3) {
18753         struct ilt_client_info ilt_cli;
18754         /* use dummy TM client */
18755         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
18756         ilt_cli.start = 0;
18757         ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
18758         ilt_cli.client_num = ILT_CLIENT_TM;
18759
18760         ecore_ilt_boundry_init_op(sc, &ilt_cli, 0, INITOP_CLEAR);
18761     }
18762
18763     /* this assumes that reset_port() called before reset_func()*/
18764     if (!CHIP_IS_E1x(sc)) {
18765         bxe_pf_disable(sc);
18766     }
18767
18768     sc->dmae_ready = 0;
18769 }
18770
18771 static int
18772 bxe_gunzip_init(struct bxe_softc *sc)
18773 {
18774     return (0);
18775 }
18776
18777 static void
18778 bxe_gunzip_end(struct bxe_softc *sc)
18779 {
18780     return;
18781 }
18782
18783 static int
18784 bxe_init_firmware(struct bxe_softc *sc)
18785 {
18786     if (CHIP_IS_E1(sc)) {
18787         ecore_init_e1_firmware(sc);
18788         sc->iro_array = e1_iro_arr;
18789     } else if (CHIP_IS_E1H(sc)) {
18790         ecore_init_e1h_firmware(sc);
18791         sc->iro_array = e1h_iro_arr;
18792     } else if (!CHIP_IS_E1x(sc)) {
18793         ecore_init_e2_firmware(sc);
18794         sc->iro_array = e2_iro_arr;
18795     } else {
18796         BLOGE(sc, "Unsupported chip revision\n");
18797         return (-1);
18798     }
18799
18800     return (0);
18801 }
18802
18803 static void
18804 bxe_release_firmware(struct bxe_softc *sc)
18805 {
18806     /* Do nothing */
18807     return;
18808 }
18809
18810 static int
18811 ecore_gunzip(struct bxe_softc *sc,
18812              const uint8_t    *zbuf,
18813              int              len)
18814 {
18815     /* XXX : Implement... */
18816     BLOGD(sc, DBG_LOAD, "ECORE_GUNZIP NOT IMPLEMENTED\n");
18817     return (FALSE);
18818 }
18819
18820 static void
18821 ecore_reg_wr_ind(struct bxe_softc *sc,
18822                  uint32_t         addr,
18823                  uint32_t         val)
18824 {
18825     bxe_reg_wr_ind(sc, addr, val);
18826 }
18827
18828 static void
18829 ecore_write_dmae_phys_len(struct bxe_softc *sc,
18830                           bus_addr_t       phys_addr,
18831                           uint32_t         addr,
18832                           uint32_t         len)
18833 {
18834     bxe_write_dmae_phys_len(sc, phys_addr, addr, len);
18835 }
18836
18837 void
18838 ecore_storm_memset_struct(struct bxe_softc *sc,
18839                           uint32_t         addr,
18840                           size_t           size,
18841                           uint32_t         *data)
18842 {
18843     uint8_t i;
18844     for (i = 0; i < size/4; i++) {
18845         REG_WR(sc, addr + (i * 4), data[i]);
18846     }
18847 }
18848