sys/dev/bxe/bxe.c

   1 /*-
   2  * Copyright (c) 2007-2013 Broadcom Corporation. All rights reserved.
   3  *
   4  * Eric Davis        <edavis@broadcom.com>
   5  * David Christensen <davidch@broadcom.com>
   6  * Gary Zambrano     <zambrano@broadcom.com>
   7  *
   8  * Redistribution and use in source and binary forms, with or without
   9  * modification, are permitted provided that the following conditions
  10  * are met:
  11  *
  12  * 1. Redistributions of source code must retain the above copyright
  13  *    notice, this list of conditions and the following disclaimer.
  14  * 2. Redistributions in binary form must reproduce the above copyright
  15  *    notice, this list of conditions and the following disclaimer in the
  16  *    documentation and/or other materials provided with the distribution.
  17  * 3. Neither the name of Broadcom Corporation nor the name of its contributors
  18  *    may be used to endorse or promote products derived from this software
  19  *    without specific prior written consent.
  20  *
  21  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS'
  22  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  23  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  24  * ARE DISCLAIMED.  IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS
  25  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  26  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  27  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  28  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  29  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  30  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  31  * THE POSSIBILITY OF SUCH DAMAGE.
  32  */
  33
  34 #include <sys/cdefs.h>
  35 __FBSDID("$FreeBSD$");
  36
  37 #define BXE_DRIVER_VERSION "1.78.76"
  38
  39 #include "bxe.h"
  40 #include "ecore_sp.h"
  41 #include "ecore_init.h"
  42 #include "ecore_init_ops.h"
  43
  44 #include "57710_int_offsets.h"
  45 #include "57711_int_offsets.h"
  46 #include "57712_int_offsets.h"
  47
  48 /*
  49  * CTLTYPE_U64 and sysctl_handle_64 were added in r217616. Define these
  50  * explicitly here for older kernels that don't include this changeset.
  51  */
  52 #ifndef CTLTYPE_U64
  53 #define CTLTYPE_U64      CTLTYPE_QUAD
  54 #define sysctl_handle_64 sysctl_handle_quad
  55 #endif
  56
  57 /*
  58  * CSUM_TCP_IPV6 and CSUM_UDP_IPV6 were added in r236170. Define these
  59  * here as zero(0) for older kernels that don't include this changeset
  60  * thereby masking the functionality.
  61  */
  62 #ifndef CSUM_TCP_IPV6
  63 #define CSUM_TCP_IPV6 0
  64 #define CSUM_UDP_IPV6 0
  65 #endif
  66
  67 /*
  68  * pci_find_cap was added in r219865. Re-define this at pci_find_extcap
  69  * for older kernels that don't include this changeset.
  70  */
  71 #if __FreeBSD_version < 900035
  72 #define pci_find_cap pci_find_extcap
  73 #endif
  74
  75 #define BXE_DEF_SB_ATT_IDX 0x0001
  76 #define BXE_DEF_SB_IDX     0x0002
  77
  78 /*
  79  * FLR Support - bxe_pf_flr_clnup() is called during nic_load in the per
  80  * function HW initialization.
  81  */
  82 #define FLR_WAIT_USEC     10000 /* 10 msecs */
  83 #define FLR_WAIT_INTERVAL 50    /* usecs */
  84 #define FLR_POLL_CNT      (FLR_WAIT_USEC / FLR_WAIT_INTERVAL) /* 200 */
  85
  86 struct pbf_pN_buf_regs {
  87     int pN;
  88     uint32_t init_crd;
  89     uint32_t crd;
  90     uint32_t crd_freed;
  91 };
  92
  93 struct pbf_pN_cmd_regs {
  94     int pN;
  95     uint32_t lines_occup;
  96     uint32_t lines_freed;
  97 };
  98
  99 /*
 100  * PCI Device ID Table used by bxe_probe().
 101  */
 102 #define BXE_DEVDESC_MAX 64
 103 static struct bxe_device_type bxe_devs[] = {
 104     {
 105         BRCM_VENDORID,
 106         CHIP_NUM_57710,
 107         PCI_ANY_ID, PCI_ANY_ID,
 108         "Broadcom NetXtreme II BCM57710 10GbE"
 109     },
 110     {
 111         BRCM_VENDORID,
 112         CHIP_NUM_57711,
 113         PCI_ANY_ID, PCI_ANY_ID,
 114         "Broadcom NetXtreme II BCM57711 10GbE"
 115     },
 116     {
 117         BRCM_VENDORID,
 118         CHIP_NUM_57711E,
 119         PCI_ANY_ID, PCI_ANY_ID,
 120         "Broadcom NetXtreme II BCM57711E 10GbE"
 121     },
 122     {
 123         BRCM_VENDORID,
 124         CHIP_NUM_57712,
 125         PCI_ANY_ID, PCI_ANY_ID,
 126         "Broadcom NetXtreme II BCM57712 10GbE"
 127     },
 128     {
 129         BRCM_VENDORID,
 130         CHIP_NUM_57712_MF,
 131         PCI_ANY_ID, PCI_ANY_ID,
 132         "Broadcom NetXtreme II BCM57712 MF 10GbE"
 133     },
 134 #if 0
 135     {
 136         BRCM_VENDORID,
 137         CHIP_NUM_57712_VF,
 138         PCI_ANY_ID, PCI_ANY_ID,
 139         "Broadcom NetXtreme II BCM57712 VF 10GbE"
 140     },
 141 #endif
 142     {
 143         BRCM_VENDORID,
 144         CHIP_NUM_57800,
 145         PCI_ANY_ID, PCI_ANY_ID,
 146         "Broadcom NetXtreme II BCM57800 10GbE"
 147     },
 148     {
 149         BRCM_VENDORID,
 150         CHIP_NUM_57800_MF,
 151         PCI_ANY_ID, PCI_ANY_ID,
 152         "Broadcom NetXtreme II BCM57800 MF 10GbE"
 153     },
 154 #if 0
 155     {
 156         BRCM_VENDORID,
 157         CHIP_NUM_57800_VF,
 158         PCI_ANY_ID, PCI_ANY_ID,
 159         "Broadcom NetXtreme II BCM57800 VF 10GbE"
 160     },
 161 #endif
 162     {
 163         BRCM_VENDORID,
 164         CHIP_NUM_57810,
 165         PCI_ANY_ID, PCI_ANY_ID,
 166         "Broadcom NetXtreme II BCM57810 10GbE"
 167     },
 168     {
 169         BRCM_VENDORID,
 170         CHIP_NUM_57810_MF,
 171         PCI_ANY_ID, PCI_ANY_ID,
 172         "Broadcom NetXtreme II BCM57810 MF 10GbE"
 173     },
 174 #if 0
 175     {
 176         BRCM_VENDORID,
 177         CHIP_NUM_57810_VF,
 178         PCI_ANY_ID, PCI_ANY_ID,
 179         "Broadcom NetXtreme II BCM57810 VF 10GbE"
 180     },
 181 #endif
 182     {
 183         BRCM_VENDORID,
 184         CHIP_NUM_57811,
 185         PCI_ANY_ID, PCI_ANY_ID,
 186         "Broadcom NetXtreme II BCM57811 10GbE"
 187     },
 188     {
 189         BRCM_VENDORID,
 190         CHIP_NUM_57811_MF,
 191         PCI_ANY_ID, PCI_ANY_ID,
 192         "Broadcom NetXtreme II BCM57811 MF 10GbE"
 193     },
 194 #if 0
 195     {
 196         BRCM_VENDORID,
 197         CHIP_NUM_57811_VF,
 198         PCI_ANY_ID, PCI_ANY_ID,
 199         "Broadcom NetXtreme II BCM57811 VF 10GbE"
 200     },
 201 #endif
 202     {
 203         BRCM_VENDORID,
 204         CHIP_NUM_57840_4_10,
 205         PCI_ANY_ID, PCI_ANY_ID,
 206         "Broadcom NetXtreme II BCM57840 4x10GbE"
 207     },
 208 #if 0
 209     {
 210         BRCM_VENDORID,
 211         CHIP_NUM_57840_2_20,
 212         PCI_ANY_ID, PCI_ANY_ID,
 213         "Broadcom NetXtreme II BCM57840 2x20GbE"
 214     },
 215 #endif
 216     {
 217         BRCM_VENDORID,
 218         CHIP_NUM_57840_MF,
 219         PCI_ANY_ID, PCI_ANY_ID,
 220         "Broadcom NetXtreme II BCM57840 MF 10GbE"
 221     },
 222 #if 0
 223     {
 224         BRCM_VENDORID,
 225         CHIP_NUM_57840_VF,
 226         PCI_ANY_ID, PCI_ANY_ID,
 227         "Broadcom NetXtreme II BCM57840 VF 10GbE"
 228     },
 229 #endif
 230     {
 231         0, 0, 0, 0, NULL
 232     }
 233 };
 234
 235 MALLOC_DECLARE(M_BXE_ILT);
 236 MALLOC_DEFINE(M_BXE_ILT, "bxe_ilt", "bxe ILT pointer");
 237
 238 /*
 239  * FreeBSD device entry points.
 240  */
 241 static int bxe_probe(device_t);
 242 static int bxe_attach(device_t);
 243 static int bxe_detach(device_t);
 244 static int bxe_shutdown(device_t);
 245
 246 /*
 247  * FreeBSD KLD module/device interface event handler method.
 248  */
 249 static device_method_t bxe_methods[] = {
 250     /* Device interface (device_if.h) */
 251     DEVMETHOD(device_probe,     bxe_probe),
 252     DEVMETHOD(device_attach,    bxe_attach),
 253     DEVMETHOD(device_detach,    bxe_detach),
 254     DEVMETHOD(device_shutdown,  bxe_shutdown),
 255 #if 0
 256     DEVMETHOD(device_suspend,   bxe_suspend),
 257     DEVMETHOD(device_resume,    bxe_resume),
 258 #endif
 259     /* Bus interface (bus_if.h) */
 260     DEVMETHOD(bus_print_child,  bus_generic_print_child),
 261     DEVMETHOD(bus_driver_added, bus_generic_driver_added),
 262     KOBJMETHOD_END
 263 };
 264
 265 /*
 266  * FreeBSD KLD Module data declaration
 267  */
 268 static driver_t bxe_driver = {
 269     "bxe",                   /* module name */
 270     bxe_methods,             /* event handler */
 271     sizeof(struct bxe_softc) /* extra data */
 272 };
 273
 274 /*
 275  * FreeBSD dev class is needed to manage dev instances and
 276  * to associate with a bus type
 277  */
 278 static devclass_t bxe_devclass;
 279
 280 MODULE_DEPEND(bxe, pci, 1, 1, 1);
 281 MODULE_DEPEND(bxe, ether, 1, 1, 1);
 282 DRIVER_MODULE(bxe, pci, bxe_driver, bxe_devclass, 0, 0);
 283
 284 /* resources needed for unloading a previously loaded device */
 285
 286 #define BXE_PREV_WAIT_NEEDED 1
 287 struct mtx bxe_prev_mtx;
 288 MTX_SYSINIT(bxe_prev_mtx, &bxe_prev_mtx, "bxe_prev_lock", MTX_DEF);
 289 struct bxe_prev_list_node {
 290     LIST_ENTRY(bxe_prev_list_node) node;
 291     uint8_t bus;
 292     uint8_t slot;
 293     uint8_t path;
 294     uint8_t aer; /* XXX automatic error recovery */
 295     uint8_t undi;
 296 };
 297 static LIST_HEAD(, bxe_prev_list_node) bxe_prev_list = LIST_HEAD_INITIALIZER(bxe_prev_list);
 298
 299 static int load_count[2][3] = { {0} }; /* per-path: 0-common, 1-port0, 2-port1 */
 300
 301 /* Tunable device values... */
 302
 303 SYSCTL_NODE(_hw, OID_AUTO, bxe, CTLFLAG_RD, 0, "bxe driver parameters");
 304
 305 /* Debug */
 306 unsigned long bxe_debug = 0;
 307 TUNABLE_ULONG("hw.bxe.debug", &bxe_debug);
 308 SYSCTL_ULONG(_hw_bxe, OID_AUTO, debug, (CTLFLAG_RDTUN),
 309              &bxe_debug, 0, "Debug logging mode");
 310
 311 /* Interrupt Mode: 0 (IRQ), 1 (MSI/IRQ), and 2 (MSI-X/MSI/IRQ) */
 312 static int bxe_interrupt_mode = INTR_MODE_MSIX;
 313 TUNABLE_INT("hw.bxe.interrupt_mode", &bxe_interrupt_mode);
 314 SYSCTL_INT(_hw_bxe, OID_AUTO, interrupt_mode, CTLFLAG_RDTUN,
 315            &bxe_interrupt_mode, 0, "Interrupt (MSI-X/MSI/INTx) mode");
 316
 317 /* Number of Queues: 0 (Auto) or 1 to 16 (fixed queue number) */
 318 static int bxe_queue_count = 4;
 319 TUNABLE_INT("hw.bxe.queue_count", &bxe_queue_count);
 320 SYSCTL_INT(_hw_bxe, OID_AUTO, queue_count, CTLFLAG_RDTUN,
 321            &bxe_queue_count, 0, "Multi-Queue queue count");
 322
 323 /* max number of buffers per queue (default RX_BD_USABLE) */
 324 static int bxe_max_rx_bufs = 0;
 325 TUNABLE_INT("hw.bxe.max_rx_bufs", &bxe_max_rx_bufs);
 326 SYSCTL_INT(_hw_bxe, OID_AUTO, max_rx_bufs, CTLFLAG_RDTUN,
 327            &bxe_max_rx_bufs, 0, "Maximum Number of Rx Buffers Per Queue");
 328
 329 /* Host interrupt coalescing RX tick timer (usecs) */
 330 static int bxe_hc_rx_ticks = 25;
 331 TUNABLE_INT("hw.bxe.hc_rx_ticks", &bxe_hc_rx_ticks);
 332 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_rx_ticks, CTLFLAG_RDTUN,
 333            &bxe_hc_rx_ticks, 0, "Host Coalescing Rx ticks");
 334
 335 /* Host interrupt coalescing TX tick timer (usecs) */
 336 static int bxe_hc_tx_ticks = 50;
 337 TUNABLE_INT("hw.bxe.hc_tx_ticks", &bxe_hc_tx_ticks);
 338 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_tx_ticks, CTLFLAG_RDTUN,
 339            &bxe_hc_tx_ticks, 0, "Host Coalescing Tx ticks");
 340
 341 /* Maximum number of Rx packets to process at a time */
 342 static int bxe_rx_budget = 0xffffffff;
 343 TUNABLE_INT("hw.bxe.rx_budget", &bxe_rx_budget);
 344 SYSCTL_INT(_hw_bxe, OID_AUTO, rx_budget, CTLFLAG_TUN,
 345            &bxe_rx_budget, 0, "Rx processing budget");
 346
 347 /* Maximum LRO aggregation size */
 348 static int bxe_max_aggregation_size = 0;
 349 TUNABLE_INT("hw.bxe.max_aggregation_size", &bxe_max_aggregation_size);
 350 SYSCTL_INT(_hw_bxe, OID_AUTO, max_aggregation_size, CTLFLAG_TUN,
 351            &bxe_max_aggregation_size, 0, "max aggregation size");
 352
 353 /* PCI MRRS: -1 (Auto), 0 (128B), 1 (256B), 2 (512B), 3 (1KB) */
 354 static int bxe_mrrs = -1;
 355 TUNABLE_INT("hw.bxe.mrrs", &bxe_mrrs);
 356 SYSCTL_INT(_hw_bxe, OID_AUTO, mrrs, CTLFLAG_RDTUN,
 357            &bxe_mrrs, 0, "PCIe maximum read request size");
 358
 359 /* AutoGrEEEn: 0 (hardware default), 1 (force on), 2 (force off) */
 360 static int bxe_autogreeen = 0;
 361 TUNABLE_INT("hw.bxe.autogreeen", &bxe_autogreeen);
 362 SYSCTL_INT(_hw_bxe, OID_AUTO, autogreeen, CTLFLAG_RDTUN,
 363            &bxe_autogreeen, 0, "AutoGrEEEn support");
 364
 365 /* 4-tuple RSS support for UDP: 0 (disabled), 1 (enabled) */
 366 static int bxe_udp_rss = 0;
 367 TUNABLE_INT("hw.bxe.udp_rss", &bxe_udp_rss);
 368 SYSCTL_INT(_hw_bxe, OID_AUTO, udp_rss, CTLFLAG_RDTUN,
 369            &bxe_udp_rss, 0, "UDP RSS support");
 370
 371
 372 #define STAT_NAME_LEN 32 /* no stat names below can be longer than this */
 373
 374 #define STATS_OFFSET32(stat_name)                   \
 375     (offsetof(struct bxe_eth_stats, stat_name) / 4)
 376
 377 #define Q_STATS_OFFSET32(stat_name)                   \
 378     (offsetof(struct bxe_eth_q_stats, stat_name) / 4)
 379
 380 static const struct {
 381     uint32_t offset;
 382     uint32_t size;
 383     uint32_t flags;
 384 #define STATS_FLAGS_PORT  1
 385 #define STATS_FLAGS_FUNC  2 /* MF only cares about function stats */
 386 #define STATS_FLAGS_BOTH  (STATS_FLAGS_FUNC | STATS_FLAGS_PORT)
 387     char string[STAT_NAME_LEN];
 388 } bxe_eth_stats_arr[] = {
 389     { STATS_OFFSET32(total_bytes_received_hi),
 390                 8, STATS_FLAGS_BOTH, "rx_bytes" },
 391     { STATS_OFFSET32(error_bytes_received_hi),
 392                 8, STATS_FLAGS_BOTH, "rx_error_bytes" },
 393     { STATS_OFFSET32(total_unicast_packets_received_hi),
 394                 8, STATS_FLAGS_BOTH, "rx_ucast_packets" },
 395     { STATS_OFFSET32(total_multicast_packets_received_hi),
 396                 8, STATS_FLAGS_BOTH, "rx_mcast_packets" },
 397     { STATS_OFFSET32(total_broadcast_packets_received_hi),
 398                 8, STATS_FLAGS_BOTH, "rx_bcast_packets" },
 399     { STATS_OFFSET32(rx_stat_dot3statsfcserrors_hi),
 400                 8, STATS_FLAGS_PORT, "rx_crc_errors" },
 401     { STATS_OFFSET32(rx_stat_dot3statsalignmenterrors_hi),
 402                 8, STATS_FLAGS_PORT, "rx_align_errors" },
 403     { STATS_OFFSET32(rx_stat_etherstatsundersizepkts_hi),
 404                 8, STATS_FLAGS_PORT, "rx_undersize_packets" },
 405     { STATS_OFFSET32(etherstatsoverrsizepkts_hi),
 406                 8, STATS_FLAGS_PORT, "rx_oversize_packets" },
 407     { STATS_OFFSET32(rx_stat_etherstatsfragments_hi),
 408                 8, STATS_FLAGS_PORT, "rx_fragments" },
 409     { STATS_OFFSET32(rx_stat_etherstatsjabbers_hi),
 410                 8, STATS_FLAGS_PORT, "rx_jabbers" },
 411     { STATS_OFFSET32(no_buff_discard_hi),
 412                 8, STATS_FLAGS_BOTH, "rx_discards" },
 413     { STATS_OFFSET32(mac_filter_discard),
 414                 4, STATS_FLAGS_PORT, "rx_filtered_packets" },
 415     { STATS_OFFSET32(mf_tag_discard),
 416                 4, STATS_FLAGS_PORT, "rx_mf_tag_discard" },
 417     { STATS_OFFSET32(pfc_frames_received_hi),
 418                 8, STATS_FLAGS_PORT, "pfc_frames_received" },
 419     { STATS_OFFSET32(pfc_frames_sent_hi),
 420                 8, STATS_FLAGS_PORT, "pfc_frames_sent" },
 421     { STATS_OFFSET32(brb_drop_hi),
 422                 8, STATS_FLAGS_PORT, "rx_brb_discard" },
 423     { STATS_OFFSET32(brb_truncate_hi),
 424                 8, STATS_FLAGS_PORT, "rx_brb_truncate" },
 425     { STATS_OFFSET32(pause_frames_received_hi),
 426                 8, STATS_FLAGS_PORT, "rx_pause_frames" },
 427     { STATS_OFFSET32(rx_stat_maccontrolframesreceived_hi),
 428                 8, STATS_FLAGS_PORT, "rx_mac_ctrl_frames" },
 429     { STATS_OFFSET32(nig_timer_max),
 430                 4, STATS_FLAGS_PORT, "rx_constant_pause_events" },
 431     { STATS_OFFSET32(total_bytes_transmitted_hi),
 432                 8, STATS_FLAGS_BOTH, "tx_bytes" },
 433     { STATS_OFFSET32(tx_stat_ifhcoutbadoctets_hi),
 434                 8, STATS_FLAGS_PORT, "tx_error_bytes" },
 435     { STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 436                 8, STATS_FLAGS_BOTH, "tx_ucast_packets" },
 437     { STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 438                 8, STATS_FLAGS_BOTH, "tx_mcast_packets" },
 439     { STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 440                 8, STATS_FLAGS_BOTH, "tx_bcast_packets" },
 441     { STATS_OFFSET32(tx_stat_dot3statsinternalmactransmiterrors_hi),
 442                 8, STATS_FLAGS_PORT, "tx_mac_errors" },
 443     { STATS_OFFSET32(rx_stat_dot3statscarriersenseerrors_hi),
 444                 8, STATS_FLAGS_PORT, "tx_carrier_errors" },
 445     { STATS_OFFSET32(tx_stat_dot3statssinglecollisionframes_hi),
 446                 8, STATS_FLAGS_PORT, "tx_single_collisions" },
 447     { STATS_OFFSET32(tx_stat_dot3statsmultiplecollisionframes_hi),
 448                 8, STATS_FLAGS_PORT, "tx_multi_collisions" },
 449     { STATS_OFFSET32(tx_stat_dot3statsdeferredtransmissions_hi),
 450                 8, STATS_FLAGS_PORT, "tx_deferred" },
 451     { STATS_OFFSET32(tx_stat_dot3statsexcessivecollisions_hi),
 452                 8, STATS_FLAGS_PORT, "tx_excess_collisions" },
 453     { STATS_OFFSET32(tx_stat_dot3statslatecollisions_hi),
 454                 8, STATS_FLAGS_PORT, "tx_late_collisions" },
 455     { STATS_OFFSET32(tx_stat_etherstatscollisions_hi),
 456                 8, STATS_FLAGS_PORT, "tx_total_collisions" },
 457     { STATS_OFFSET32(tx_stat_etherstatspkts64octets_hi),
 458                 8, STATS_FLAGS_PORT, "tx_64_byte_packets" },
 459     { STATS_OFFSET32(tx_stat_etherstatspkts65octetsto127octets_hi),
 460                 8, STATS_FLAGS_PORT, "tx_65_to_127_byte_packets" },
 461     { STATS_OFFSET32(tx_stat_etherstatspkts128octetsto255octets_hi),
 462                 8, STATS_FLAGS_PORT, "tx_128_to_255_byte_packets" },
 463     { STATS_OFFSET32(tx_stat_etherstatspkts256octetsto511octets_hi),
 464                 8, STATS_FLAGS_PORT, "tx_256_to_511_byte_packets" },
 465     { STATS_OFFSET32(tx_stat_etherstatspkts512octetsto1023octets_hi),
 466                 8, STATS_FLAGS_PORT, "tx_512_to_1023_byte_packets" },
 467     { STATS_OFFSET32(etherstatspkts1024octetsto1522octets_hi),
 468                 8, STATS_FLAGS_PORT, "tx_1024_to_1522_byte_packets" },
 469     { STATS_OFFSET32(etherstatspktsover1522octets_hi),
 470                 8, STATS_FLAGS_PORT, "tx_1523_to_9022_byte_packets" },
 471     { STATS_OFFSET32(pause_frames_sent_hi),
 472                 8, STATS_FLAGS_PORT, "tx_pause_frames" },
 473     { STATS_OFFSET32(total_tpa_aggregations_hi),
 474                 8, STATS_FLAGS_FUNC, "tpa_aggregations" },
 475     { STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 476                 8, STATS_FLAGS_FUNC, "tpa_aggregated_frames"},
 477     { STATS_OFFSET32(total_tpa_bytes_hi),
 478                 8, STATS_FLAGS_FUNC, "tpa_bytes"},
 479 #if 0
 480     { STATS_OFFSET32(recoverable_error),
 481                 4, STATS_FLAGS_FUNC, "recoverable_errors" },
 482     { STATS_OFFSET32(unrecoverable_error),
 483                 4, STATS_FLAGS_FUNC, "unrecoverable_errors" },
 484 #endif
 485     { STATS_OFFSET32(eee_tx_lpi),
 486                 4, STATS_FLAGS_PORT, "eee_tx_lpi"},
 487     { STATS_OFFSET32(rx_calls),
 488                 4, STATS_FLAGS_FUNC, "rx_calls"},
 489     { STATS_OFFSET32(rx_pkts),
 490                 4, STATS_FLAGS_FUNC, "rx_pkts"},
 491     { STATS_OFFSET32(rx_tpa_pkts),
 492                 4, STATS_FLAGS_FUNC, "rx_tpa_pkts"},
 493     { STATS_OFFSET32(rx_soft_errors),
 494                 4, STATS_FLAGS_FUNC, "rx_soft_errors"},
 495     { STATS_OFFSET32(rx_hw_csum_errors),
 496                 4, STATS_FLAGS_FUNC, "rx_hw_csum_errors"},
 497     { STATS_OFFSET32(rx_ofld_frames_csum_ip),
 498                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_ip"},
 499     { STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 500                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_tcp_udp"},
 501     { STATS_OFFSET32(rx_budget_reached),
 502                 4, STATS_FLAGS_FUNC, "rx_budget_reached"},
 503     { STATS_OFFSET32(tx_pkts),
 504                 4, STATS_FLAGS_FUNC, "tx_pkts"},
 505     { STATS_OFFSET32(tx_soft_errors),
 506                 4, STATS_FLAGS_FUNC, "tx_soft_errors"},
 507     { STATS_OFFSET32(tx_ofld_frames_csum_ip),
 508                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_ip"},
 509     { STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 510                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_tcp"},
 511     { STATS_OFFSET32(tx_ofld_frames_csum_udp),
 512                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_udp"},
 513     { STATS_OFFSET32(tx_ofld_frames_lso),
 514                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso"},
 515     { STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 516                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso_hdr_splits"},
 517     { STATS_OFFSET32(tx_encap_failures),
 518                 4, STATS_FLAGS_FUNC, "tx_encap_failures"},
 519     { STATS_OFFSET32(tx_hw_queue_full),
 520                 4, STATS_FLAGS_FUNC, "tx_hw_queue_full"},
 521     { STATS_OFFSET32(tx_hw_max_queue_depth),
 522                 4, STATS_FLAGS_FUNC, "tx_hw_max_queue_depth"},
 523     { STATS_OFFSET32(tx_dma_mapping_failure),
 524                 4, STATS_FLAGS_FUNC, "tx_dma_mapping_failure"},
 525     { STATS_OFFSET32(tx_max_drbr_queue_depth),
 526                 4, STATS_FLAGS_FUNC, "tx_max_drbr_queue_depth"},
 527     { STATS_OFFSET32(tx_window_violation_std),
 528                 4, STATS_FLAGS_FUNC, "tx_window_violation_std"},
 529     { STATS_OFFSET32(tx_window_violation_tso),
 530                 4, STATS_FLAGS_FUNC, "tx_window_violation_tso"},
 531 #if 0
 532     { STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 533                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_ipv6"},
 534     { STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 535                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_not_tcp"},
 536 #endif
 537     { STATS_OFFSET32(tx_chain_lost_mbuf),
 538                 4, STATS_FLAGS_FUNC, "tx_chain_lost_mbuf"},
 539     { STATS_OFFSET32(tx_frames_deferred),
 540                 4, STATS_FLAGS_FUNC, "tx_frames_deferred"},
 541     { STATS_OFFSET32(tx_queue_xoff),
 542                 4, STATS_FLAGS_FUNC, "tx_queue_xoff"},
 543     { STATS_OFFSET32(mbuf_defrag_attempts),
 544                 4, STATS_FLAGS_FUNC, "mbuf_defrag_attempts"},
 545     { STATS_OFFSET32(mbuf_defrag_failures),
 546                 4, STATS_FLAGS_FUNC, "mbuf_defrag_failures"},
 547     { STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 548                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_alloc_failed"},
 549     { STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 550                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_mapping_failed"},
 551     { STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 552                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_alloc_failed"},
 553     { STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 554                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_mapping_failed"},
 555     { STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 556                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_alloc_failed"},
 557     { STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 558                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_mapping_failed"},
 559     { STATS_OFFSET32(mbuf_alloc_tx),
 560                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tx"},
 561     { STATS_OFFSET32(mbuf_alloc_rx),
 562                 4, STATS_FLAGS_FUNC, "mbuf_alloc_rx"},
 563     { STATS_OFFSET32(mbuf_alloc_sge),
 564                 4, STATS_FLAGS_FUNC, "mbuf_alloc_sge"},
 565     { STATS_OFFSET32(mbuf_alloc_tpa),
 566                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tpa"}
 567 };
 568
 569 static const struct {
 570     uint32_t offset;
 571     uint32_t size;
 572     char string[STAT_NAME_LEN];
 573 } bxe_eth_q_stats_arr[] = {
 574     { Q_STATS_OFFSET32(total_bytes_received_hi),
 575                 8, "rx_bytes" },
 576     { Q_STATS_OFFSET32(total_unicast_packets_received_hi),
 577                 8, "rx_ucast_packets" },
 578     { Q_STATS_OFFSET32(total_multicast_packets_received_hi),
 579                 8, "rx_mcast_packets" },
 580     { Q_STATS_OFFSET32(total_broadcast_packets_received_hi),
 581                 8, "rx_bcast_packets" },
 582     { Q_STATS_OFFSET32(no_buff_discard_hi),
 583                 8, "rx_discards" },
 584     { Q_STATS_OFFSET32(total_bytes_transmitted_hi),
 585                 8, "tx_bytes" },
 586     { Q_STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 587                 8, "tx_ucast_packets" },
 588     { Q_STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 589                 8, "tx_mcast_packets" },
 590     { Q_STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 591                 8, "tx_bcast_packets" },
 592     { Q_STATS_OFFSET32(total_tpa_aggregations_hi),
 593                 8, "tpa_aggregations" },
 594     { Q_STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 595                 8, "tpa_aggregated_frames"},
 596     { Q_STATS_OFFSET32(total_tpa_bytes_hi),
 597                 8, "tpa_bytes"},
 598     { Q_STATS_OFFSET32(rx_calls),
 599                 4, "rx_calls"},
 600     { Q_STATS_OFFSET32(rx_pkts),
 601                 4, "rx_pkts"},
 602     { Q_STATS_OFFSET32(rx_tpa_pkts),
 603                 4, "rx_tpa_pkts"},
 604     { Q_STATS_OFFSET32(rx_soft_errors),
 605                 4, "rx_soft_errors"},
 606     { Q_STATS_OFFSET32(rx_hw_csum_errors),
 607                 4, "rx_hw_csum_errors"},
 608     { Q_STATS_OFFSET32(rx_ofld_frames_csum_ip),
 609                 4, "rx_ofld_frames_csum_ip"},
 610     { Q_STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 611                 4, "rx_ofld_frames_csum_tcp_udp"},
 612     { Q_STATS_OFFSET32(rx_budget_reached),
 613                 4, "rx_budget_reached"},
 614     { Q_STATS_OFFSET32(tx_pkts),
 615                 4, "tx_pkts"},
 616     { Q_STATS_OFFSET32(tx_soft_errors),
 617                 4, "tx_soft_errors"},
 618     { Q_STATS_OFFSET32(tx_ofld_frames_csum_ip),
 619                 4, "tx_ofld_frames_csum_ip"},
 620     { Q_STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 621                 4, "tx_ofld_frames_csum_tcp"},
 622     { Q_STATS_OFFSET32(tx_ofld_frames_csum_udp),
 623                 4, "tx_ofld_frames_csum_udp"},
 624     { Q_STATS_OFFSET32(tx_ofld_frames_lso),
 625                 4, "tx_ofld_frames_lso"},
 626     { Q_STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 627                 4, "tx_ofld_frames_lso_hdr_splits"},
 628     { Q_STATS_OFFSET32(tx_encap_failures),
 629                 4, "tx_encap_failures"},
 630     { Q_STATS_OFFSET32(tx_hw_queue_full),
 631                 4, "tx_hw_queue_full"},
 632     { Q_STATS_OFFSET32(tx_hw_max_queue_depth),
 633                 4, "tx_hw_max_queue_depth"},
 634     { Q_STATS_OFFSET32(tx_dma_mapping_failure),
 635                 4, "tx_dma_mapping_failure"},
 636     { Q_STATS_OFFSET32(tx_max_drbr_queue_depth),
 637                 4, "tx_max_drbr_queue_depth"},
 638     { Q_STATS_OFFSET32(tx_window_violation_std),
 639                 4, "tx_window_violation_std"},
 640     { Q_STATS_OFFSET32(tx_window_violation_tso),
 641                 4, "tx_window_violation_tso"},
 642 #if 0
 643     { Q_STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 644                 4, "tx_unsupported_tso_request_ipv6"},
 645     { Q_STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 646                 4, "tx_unsupported_tso_request_not_tcp"},
 647 #endif
 648     { Q_STATS_OFFSET32(tx_chain_lost_mbuf),
 649                 4, "tx_chain_lost_mbuf"},
 650     { Q_STATS_OFFSET32(tx_frames_deferred),
 651                 4, "tx_frames_deferred"},
 652     { Q_STATS_OFFSET32(tx_queue_xoff),
 653                 4, "tx_queue_xoff"},
 654     { Q_STATS_OFFSET32(mbuf_defrag_attempts),
 655                 4, "mbuf_defrag_attempts"},
 656     { Q_STATS_OFFSET32(mbuf_defrag_failures),
 657                 4, "mbuf_defrag_failures"},
 658     { Q_STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 659                 4, "mbuf_rx_bd_alloc_failed"},
 660     { Q_STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 661                 4, "mbuf_rx_bd_mapping_failed"},
 662     { Q_STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 663                 4, "mbuf_rx_tpa_alloc_failed"},
 664     { Q_STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 665                 4, "mbuf_rx_tpa_mapping_failed"},
 666     { Q_STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 667                 4, "mbuf_rx_sge_alloc_failed"},
 668     { Q_STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 669                 4, "mbuf_rx_sge_mapping_failed"},
 670     { Q_STATS_OFFSET32(mbuf_alloc_tx),
 671                 4, "mbuf_alloc_tx"},
 672     { Q_STATS_OFFSET32(mbuf_alloc_rx),
 673                 4, "mbuf_alloc_rx"},
 674     { Q_STATS_OFFSET32(mbuf_alloc_sge),
 675                 4, "mbuf_alloc_sge"},
 676     { Q_STATS_OFFSET32(mbuf_alloc_tpa),
 677                 4, "mbuf_alloc_tpa"}
 678 };
 679
 680 #define BXE_NUM_ETH_STATS   ARRAY_SIZE(bxe_eth_stats_arr)
 681 #define BXE_NUM_ETH_Q_STATS ARRAY_SIZE(bxe_eth_q_stats_arr)
 682
 683
 684 static void    bxe_cmng_fns_init(struct bxe_softc *sc,
 685                                  uint8_t          read_cfg,
 686                                  uint8_t          cmng_type);
 687 static int     bxe_get_cmng_fns_mode(struct bxe_softc *sc);
 688 static void    storm_memset_cmng(struct bxe_softc *sc,
 689                                  struct cmng_init *cmng,
 690                                  uint8_t          port);
 691 static void    bxe_set_reset_global(struct bxe_softc *sc);
 692 static void    bxe_set_reset_in_progress(struct bxe_softc *sc);
 693 static uint8_t bxe_reset_is_done(struct bxe_softc *sc,
 694                                  int              engine);
 695 static uint8_t bxe_clear_pf_load(struct bxe_softc *sc);
 696 static uint8_t bxe_chk_parity_attn(struct bxe_softc *sc,
 697                                    uint8_t          *global,
 698                                    uint8_t          print);
 699 static void    bxe_int_disable(struct bxe_softc *sc);
 700 static int     bxe_release_leader_lock(struct bxe_softc *sc);
 701 static void    bxe_pf_disable(struct bxe_softc *sc);
 702 static void    bxe_free_fp_buffers(struct bxe_softc *sc);
 703 static inline void bxe_update_rx_prod(struct bxe_softc    *sc,
 704                                       struct bxe_fastpath *fp,
 705                                       uint16_t            rx_bd_prod,
 706                                       uint16_t            rx_cq_prod,
 707                                       uint16_t            rx_sge_prod);
 708 static void    bxe_link_report_locked(struct bxe_softc *sc);
 709 static void    bxe_link_report(struct bxe_softc *sc);
 710 static void    bxe_link_status_update(struct bxe_softc *sc);
 711 static void    bxe_periodic_callout_func(void *xsc);
 712 static void    bxe_periodic_start(struct bxe_softc *sc);
 713 static void    bxe_periodic_stop(struct bxe_softc *sc);
 714 static int     bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
 715                                     uint16_t prev_index,
 716                                     uint16_t index);
 717 static int     bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
 718                                      int                 queue);
 719 static int     bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
 720                                      uint16_t            index);
 721 static uint8_t bxe_txeof(struct bxe_softc *sc,
 722                          struct bxe_fastpath *fp);
 723 static void    bxe_task_fp(struct bxe_fastpath *fp);
 724 static __noinline void bxe_dump_mbuf(struct bxe_softc *sc,
 725                                      struct mbuf      *m,
 726                                      uint8_t          contents);
 727 static int     bxe_alloc_mem(struct bxe_softc *sc);
 728 static void    bxe_free_mem(struct bxe_softc *sc);
 729 static int     bxe_alloc_fw_stats_mem(struct bxe_softc *sc);
 730 static void    bxe_free_fw_stats_mem(struct bxe_softc *sc);
 731 static int     bxe_interrupt_attach(struct bxe_softc *sc);
 732 static void    bxe_interrupt_detach(struct bxe_softc *sc);
 733 static void    bxe_set_rx_mode(struct bxe_softc *sc);
 734 static int     bxe_init_locked(struct bxe_softc *sc);
 735 static int     bxe_stop_locked(struct bxe_softc *sc);
 736 static __noinline int bxe_nic_load(struct bxe_softc *sc,
 737                                    int              load_mode);
 738 static __noinline int bxe_nic_unload(struct bxe_softc *sc,
 739                                      uint32_t         unload_mode,
 740                                      uint8_t          keep_link);
 741
 742 static void bxe_handle_sp_tq(void *context, int pending);
 743 static void bxe_handle_rx_mode_tq(void *context, int pending);
 744 static void bxe_handle_fp_tq(void *context, int pending);
 745
 746
 747 /* calculate crc32 on a buffer (NOTE: crc32_length MUST be aligned to 8) */
 748 uint32_t
 749 calc_crc32(uint8_t  *crc32_packet,
 750            uint32_t crc32_length,
 751            uint32_t crc32_seed,
 752            uint8_t  complement)
 753 {
 754    uint32_t byte         = 0;
 755    uint32_t bit          = 0;
 756    uint8_t  msb          = 0;
 757    uint32_t temp         = 0;
 758    uint32_t shft         = 0;
 759    uint8_t  current_byte = 0;
 760    uint32_t crc32_result = crc32_seed;
 761    const uint32_t CRC32_POLY = 0x1edc6f41;
 762
 763    if ((crc32_packet == NULL) ||
 764        (crc32_length == 0) ||
 765        ((crc32_length % 8) != 0))
 766     {
 767         return (crc32_result);
 768     }
 769
 770     for (byte = 0; byte < crc32_length; byte = byte + 1)
 771     {
 772         current_byte = crc32_packet[byte];
 773         for (bit = 0; bit < 8; bit = bit + 1)
 774         {
 775             /* msb = crc32_result[31]; */
 776             msb = (uint8_t)(crc32_result >> 31);
 777
 778             crc32_result = crc32_result << 1;
 779
 780             /* it (msb != current_byte[bit]) */
 781             if (msb != (0x1 & (current_byte >> bit)))
 782             {
 783                 crc32_result = crc32_result ^ CRC32_POLY;
 784                 /* crc32_result[0] = 1 */
 785                 crc32_result |= 1;
 786             }
 787         }
 788     }
 789
 790     /* Last step is to:
 791      * 1. "mirror" every bit
 792      * 2. swap the 4 bytes
 793      * 3. complement each bit
 794      */
 795
 796     /* Mirror */
 797     temp = crc32_result;
 798     shft = sizeof(crc32_result) * 8 - 1;
 799
 800     for (crc32_result >>= 1; crc32_result; crc32_result >>= 1)
 801     {
 802         temp <<= 1;
 803         temp |= crc32_result & 1;
 804         shft-- ;
 805     }
 806
 807     /* temp[31-bit] = crc32_result[bit] */
 808     temp <<= shft;
 809
 810     /* Swap */
 811     /* crc32_result = {temp[7:0], temp[15:8], temp[23:16], temp[31:24]} */
 812     {
 813         uint32_t t0, t1, t2, t3;
 814         t0 = (0x000000ff & (temp >> 24));
 815         t1 = (0x0000ff00 & (temp >> 8));
 816         t2 = (0x00ff0000 & (temp << 8));
 817         t3 = (0xff000000 & (temp << 24));
 818         crc32_result = t0 | t1 | t2 | t3;
 819     }
 820
 821     /* Complement */
 822     if (complement)
 823     {
 824         crc32_result = ~crc32_result;
 825     }
 826
 827     return (crc32_result);
 828 }
 829
 830 int
 831 bxe_test_bit(int                    nr,
 832              volatile unsigned long *addr)
 833 {
 834     return ((atomic_load_acq_long(addr) & (1 << nr)) != 0);
 835 }
 836
 837 void
 838 bxe_set_bit(unsigned int           nr,
 839             volatile unsigned long *addr)
 840 {
 841     atomic_set_acq_long(addr, (1 << nr));
 842 }
 843
 844 void
 845 bxe_clear_bit(int                    nr,
 846               volatile unsigned long *addr)
 847 {
 848     atomic_clear_acq_long(addr, (1 << nr));
 849 }
 850
 851 int
 852 bxe_test_and_set_bit(int                    nr,
 853                        volatile unsigned long *addr)
 854 {
 855     unsigned long x;
 856     nr = (1 << nr);
 857     do {
 858         x = *addr;
 859     } while (atomic_cmpset_acq_long(addr, x, x | nr) == 0);
 860     // if (x & nr) bit_was_set; else bit_was_not_set;
 861     return (x & nr);
 862 }
 863
 864 int
 865 bxe_test_and_clear_bit(int                    nr,
 866                        volatile unsigned long *addr)
 867 {
 868     unsigned long x;
 869     nr = (1 << nr);
 870     do {
 871         x = *addr;
 872     } while (atomic_cmpset_acq_long(addr, x, x & ~nr) == 0);
 873     // if (x & nr) bit_was_set; else bit_was_not_set;
 874     return (x & nr);
 875 }
 876
 877 int
 878 bxe_cmpxchg(volatile int *addr,
 879             int          old,
 880             int          new)
 881 {
 882     int x;
 883     do {
 884         x = *addr;
 885     } while (atomic_cmpset_acq_int(addr, old, new) == 0);
 886     return (x);
 887 }
 888
 889 /*
 890  * Get DMA memory from the OS.
 891  *
 892  * Validates that the OS has provided DMA buffers in response to a
 893  * bus_dmamap_load call and saves the physical address of those buffers.
 894  * When the callback is used the OS will return 0 for the mapping function
 895  * (bus_dmamap_load) so we use the value of map_arg->maxsegs to pass any
 896  * failures back to the caller.
 897  *
 898  * Returns:
 899  *   Nothing.
 900  */
 901 static void
 902 bxe_dma_map_addr(void *arg, bus_dma_segment_t *segs, int nseg, int error)
 903 {
 904     struct bxe_dma *dma = arg;
 905
 906     if (error) {
 907         dma->paddr = 0;
 908         dma->nseg  = 0;
 909         BLOGE(dma->sc, "Failed DMA alloc '%s' (%d)!\n", dma->msg, error);
 910     } else {
 911         dma->paddr = segs->ds_addr;
 912         dma->nseg  = nseg;
 913 #if 0
 914         BLOGD(dma->sc, DBG_LOAD,,
 915               "DMA alloc '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
 916               dma->msg, dma->vaddr, (void *)dma->paddr,
 917               dma->nseg, dma->size);
 918 #endif
 919     }
 920 }
 921
 922 /*
 923  * Allocate a block of memory and map it for DMA. No partial completions
 924  * allowed and release any resources acquired if we can't acquire all
 925  * resources.
 926  *
 927  * Returns:
 928  *   0 = Success, !0 = Failure
 929  */
 930 int
 931 bxe_dma_alloc(struct bxe_softc *sc,
 932               bus_size_t       size,
 933               struct bxe_dma   *dma,
 934               const char       *msg)
 935 {
 936     int rc;
 937
 938     if (dma->size > 0) {
 939         BLOGE(sc, "dma block '%s' already has size %lu\n", msg,
 940               (unsigned long)dma->size);
 941         return (1);
 942     }
 943
 944     memset(dma, 0, sizeof(*dma)); /* sanity */
 945     dma->sc   = sc;
 946     dma->size = size;
 947     snprintf(dma->msg, sizeof(dma->msg), "%s", msg);
 948
 949     rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
 950                             BCM_PAGE_SIZE,      /* alignment */
 951                             0,                  /* boundary limit */
 952                             BUS_SPACE_MAXADDR,  /* restricted low */
 953                             BUS_SPACE_MAXADDR,  /* restricted hi */
 954                             NULL,               /* addr filter() */
 955                             NULL,               /* addr filter() arg */
 956                             size,               /* max map size */
 957                             1,                  /* num discontinuous */
 958                             size,               /* max seg size */
 959                             BUS_DMA_ALLOCNOW,   /* flags */
 960                             NULL,               /* lock() */
 961                             NULL,               /* lock() arg */
 962                             &dma->tag);         /* returned dma tag */
 963     if (rc != 0) {
 964         BLOGE(sc, "Failed to create dma tag for '%s' (%d)\n", msg, rc);
 965         memset(dma, 0, sizeof(*dma));
 966         return (1);
 967     }
 968
 969     rc = bus_dmamem_alloc(dma->tag,
 970                           (void **)&dma->vaddr,
 971                           (BUS_DMA_NOWAIT | BUS_DMA_ZERO),
 972                           &dma->map);
 973     if (rc != 0) {
 974         BLOGE(sc, "Failed to alloc dma mem for '%s' (%d)\n", msg, rc);
 975         bus_dma_tag_destroy(dma->tag);
 976         memset(dma, 0, sizeof(*dma));
 977         return (1);
 978     }
 979
 980     rc = bus_dmamap_load(dma->tag,
 981                          dma->map,
 982                          dma->vaddr,
 983                          size,
 984                          bxe_dma_map_addr, /* BLOGD in here */
 985                          dma,
 986                          BUS_DMA_NOWAIT);
 987     if (rc != 0) {
 988         BLOGE(sc, "Failed to load dma map for '%s' (%d)\n", msg, rc);
 989         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
 990         bus_dma_tag_destroy(dma->tag);
 991         memset(dma, 0, sizeof(*dma));
 992         return (1);
 993     }
 994
 995     return (0);
 996 }
 997
 998 void
 999 bxe_dma_free(struct bxe_softc *sc,
1000              struct bxe_dma   *dma)
1001 {
1002     if (dma->size > 0) {
1003 #if 0
1004         BLOGD(sc, DBG_LOAD,
1005               "DMA free '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
1006               dma->msg, dma->vaddr, (void *)dma->paddr,
1007               dma->nseg, dma->size);
1008 #endif
1009
1010         DBASSERT(sc, (dma->tag != NULL), ("dma tag is NULL"));
1011
1012         bus_dmamap_sync(dma->tag, dma->map,
1013                         (BUS_DMASYNC_POSTREAD | BUS_DMASYNC_POSTWRITE));
1014         bus_dmamap_unload(dma->tag, dma->map);
1015         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
1016         bus_dma_tag_destroy(dma->tag);
1017     }
1018
1019     memset(dma, 0, sizeof(*dma));
1020 }
1021
1022 /*
1023  * These indirect read and write routines are only during init.
1024  * The locking is handled by the MCP.
1025  */
1026
1027 void
1028 bxe_reg_wr_ind(struct bxe_softc *sc,
1029                uint32_t         addr,
1030                uint32_t         val)
1031 {
1032     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1033     pci_write_config(sc->dev, PCICFG_GRC_DATA, val, 4);
1034     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1035 }
1036
1037 uint32_t
1038 bxe_reg_rd_ind(struct bxe_softc *sc,
1039                uint32_t         addr)
1040 {
1041     uint32_t val;
1042
1043     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1044     val = pci_read_config(sc->dev, PCICFG_GRC_DATA, 4);
1045     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1046
1047     return (val);
1048 }
1049
1050 #if 0
1051 void bxe_dp_dmae(struct bxe_softc *sc, struct dmae_command *dmae, int msglvl)
1052 {
1053     uint32_t src_type = dmae->opcode & DMAE_COMMAND_SRC;
1054
1055     switch (dmae->opcode & DMAE_COMMAND_DST) {
1056     case DMAE_CMD_DST_PCI:
1057         if (src_type == DMAE_CMD_SRC_PCI)
1058             DP(msglvl, "DMAE: opcode 0x%08x\n"
1059                "src [%x:%08x], len [%d*4], dst [%x:%08x]\n"
1060                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1061                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1062                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1063                dmae->comp_addr_hi, dmae->comp_addr_lo,
1064                dmae->comp_val);
1065         else
1066             DP(msglvl, "DMAE: opcode 0x%08x\n"
1067                "src [%08x], len [%d*4], dst [%x:%08x]\n"
1068                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1069                dmae->opcode, dmae->src_addr_lo >> 2,
1070                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1071                dmae->comp_addr_hi, dmae->comp_addr_lo,
1072                dmae->comp_val);
1073         break;
1074     case DMAE_CMD_DST_GRC:
1075         if (src_type == DMAE_CMD_SRC_PCI)
1076             DP(msglvl, "DMAE: opcode 0x%08x\n"
1077                "src [%x:%08x], len [%d*4], dst_addr [%08x]\n"
1078                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1079                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1080                dmae->len, dmae->dst_addr_lo >> 2,
1081                dmae->comp_addr_hi, dmae->comp_addr_lo,
1082                dmae->comp_val);
1083         else
1084             DP(msglvl, "DMAE: opcode 0x%08x\n"
1085                "src [%08x], len [%d*4], dst [%08x]\n"
1086                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1087                dmae->opcode, dmae->src_addr_lo >> 2,
1088                dmae->len, dmae->dst_addr_lo >> 2,
1089                dmae->comp_addr_hi, dmae->comp_addr_lo,
1090                dmae->comp_val);
1091         break;
1092     default:
1093         if (src_type == DMAE_CMD_SRC_PCI)
1094             DP(msglvl, "DMAE: opcode 0x%08x\n"
1095                "src_addr [%x:%08x]  len [%d * 4]  dst_addr [none]\n"
1096                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1097                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1098                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1099                dmae->comp_val);
1100         else
1101             DP(msglvl, "DMAE: opcode 0x%08x\n"
1102                "src_addr [%08x]  len [%d * 4]  dst_addr [none]\n"
1103                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1104                dmae->opcode, dmae->src_addr_lo >> 2,
1105                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1106                dmae->comp_val);
1107         break;
1108     }
1109
1110 }
1111 #endif
1112
1113 static int
1114 bxe_acquire_hw_lock(struct bxe_softc *sc,
1115                     uint32_t         resource)
1116 {
1117     uint32_t lock_status;
1118     uint32_t resource_bit = (1 << resource);
1119     int func = SC_FUNC(sc);
1120     uint32_t hw_lock_control_reg;
1121     int cnt;
1122
1123     /* validate the resource is within range */
1124     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1125         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1126         return (-1);
1127     }
1128
1129     if (func <= 5) {
1130         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1131     } else {
1132         hw_lock_control_reg =
1133                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1134     }
1135
1136     /* validate the resource is not already taken */
1137     lock_status = REG_RD(sc, hw_lock_control_reg);
1138     if (lock_status & resource_bit) {
1139         BLOGE(sc, "resource in use (status 0x%x bit 0x%x)\n",
1140               lock_status, resource_bit);
1141         return (-1);
1142     }
1143
1144     /* try every 5ms for 5 seconds */
1145     for (cnt = 0; cnt < 1000; cnt++) {
1146         REG_WR(sc, (hw_lock_control_reg + 4), resource_bit);
1147         lock_status = REG_RD(sc, hw_lock_control_reg);
1148         if (lock_status & resource_bit) {
1149             return (0);
1150         }
1151         DELAY(5000);
1152     }
1153
1154     BLOGE(sc, "Resource lock timeout!\n");
1155     return (-1);
1156 }
1157
1158 static int
1159 bxe_release_hw_lock(struct bxe_softc *sc,
1160                     uint32_t         resource)
1161 {
1162     uint32_t lock_status;
1163     uint32_t resource_bit = (1 << resource);
1164     int func = SC_FUNC(sc);
1165     uint32_t hw_lock_control_reg;
1166
1167     /* validate the resource is within range */
1168     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1169         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1170         return (-1);
1171     }
1172
1173     if (func <= 5) {
1174         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1175     } else {
1176         hw_lock_control_reg =
1177                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1178     }
1179
1180     /* validate the resource is currently taken */
1181     lock_status = REG_RD(sc, hw_lock_control_reg);
1182     if (!(lock_status & resource_bit)) {
1183         BLOGE(sc, "resource not in use (status 0x%x bit 0x%x)\n",
1184               lock_status, resource_bit);
1185         return (-1);
1186     }
1187
1188     REG_WR(sc, hw_lock_control_reg, resource_bit);
1189     return (0);
1190 }
1191
1192 /*
1193  * Per pf misc lock must be acquired before the per port mcp lock. Otherwise,
1194  * had we done things the other way around, if two pfs from the same port
1195  * would attempt to access nvram at the same time, we could run into a
1196  * scenario such as:
1197  * pf A takes the port lock.
1198  * pf B succeeds in taking the same lock since they are from the same port.
1199  * pf A takes the per pf misc lock. Performs eeprom access.
1200  * pf A finishes. Unlocks the per pf misc lock.
1201  * Pf B takes the lock and proceeds to perform it's own access.
1202  * pf A unlocks the per port lock, while pf B is still working (!).
1203  * mcp takes the per port lock and corrupts pf B's access (and/or has it's own
1204  * access corrupted by pf B).*
1205  */
1206 static int
1207 bxe_acquire_nvram_lock(struct bxe_softc *sc)
1208 {
1209     int port = SC_PORT(sc);
1210     int count, i;
1211     uint32_t val = 0;
1212
1213     /* acquire HW lock: protect against other PFs in PF Direct Assignment */
1214     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1215
1216     /* adjust timeout for emulation/FPGA */
1217     count = NVRAM_TIMEOUT_COUNT;
1218     if (CHIP_REV_IS_SLOW(sc)) {
1219         count *= 100;
1220     }
1221
1222     /* request access to nvram interface */
1223     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1224            (MCPR_NVM_SW_ARB_ARB_REQ_SET1 << port));
1225
1226     for (i = 0; i < count*10; i++) {
1227         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1228         if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1229             break;
1230         }
1231
1232         DELAY(5);
1233     }
1234
1235     if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1236         BLOGE(sc, "Cannot get access to nvram interface\n");
1237         return (-1);
1238     }
1239
1240     return (0);
1241 }
1242
1243 static int
1244 bxe_release_nvram_lock(struct bxe_softc *sc)
1245 {
1246     int port = SC_PORT(sc);
1247     int count, i;
1248     uint32_t val = 0;
1249
1250     /* adjust timeout for emulation/FPGA */
1251     count = NVRAM_TIMEOUT_COUNT;
1252     if (CHIP_REV_IS_SLOW(sc)) {
1253         count *= 100;
1254     }
1255
1256     /* relinquish nvram interface */
1257     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1258            (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << port));
1259
1260     for (i = 0; i < count*10; i++) {
1261         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1262         if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1263             break;
1264         }
1265
1266         DELAY(5);
1267     }
1268
1269     if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1270         BLOGE(sc, "Cannot free access to nvram interface\n");
1271         return (-1);
1272     }
1273
1274     /* release HW lock: protect against other PFs in PF Direct Assignment */
1275     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1276
1277     return (0);
1278 }
1279
1280 static void
1281 bxe_enable_nvram_access(struct bxe_softc *sc)
1282 {
1283     uint32_t val;
1284
1285     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1286
1287     /* enable both bits, even on read */
1288     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1289            (val | MCPR_NVM_ACCESS_ENABLE_EN | MCPR_NVM_ACCESS_ENABLE_WR_EN));
1290 }
1291
1292 static void
1293 bxe_disable_nvram_access(struct bxe_softc *sc)
1294 {
1295     uint32_t val;
1296
1297     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1298
1299     /* disable both bits, even after read */
1300     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1301            (val & ~(MCPR_NVM_ACCESS_ENABLE_EN |
1302                     MCPR_NVM_ACCESS_ENABLE_WR_EN)));
1303 }
1304
1305 static int
1306 bxe_nvram_read_dword(struct bxe_softc *sc,
1307                      uint32_t         offset,
1308                      uint32_t         *ret_val,
1309                      uint32_t         cmd_flags)
1310 {
1311     int count, i, rc;
1312     uint32_t val;
1313
1314     /* build the command word */
1315     cmd_flags |= MCPR_NVM_COMMAND_DOIT;
1316
1317     /* need to clear DONE bit separately */
1318     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1319
1320     /* address of the NVRAM to read from */
1321     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1322            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1323
1324     /* issue a read command */
1325     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1326
1327     /* adjust timeout for emulation/FPGA */
1328     count = NVRAM_TIMEOUT_COUNT;
1329     if (CHIP_REV_IS_SLOW(sc)) {
1330         count *= 100;
1331     }
1332
1333     /* wait for completion */
1334     *ret_val = 0;
1335     rc = -1;
1336     for (i = 0; i < count; i++) {
1337         DELAY(5);
1338         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1339
1340         if (val & MCPR_NVM_COMMAND_DONE) {
1341             val = REG_RD(sc, MCP_REG_MCPR_NVM_READ);
1342             /* we read nvram data in cpu order
1343              * but ethtool sees it as an array of bytes
1344              * converting to big-endian will do the work
1345              */
1346             *ret_val = htobe32(val);
1347             rc = 0;
1348             break;
1349         }
1350     }
1351
1352     if (rc == -1) {
1353         BLOGE(sc, "nvram read timeout expired\n");
1354     }
1355
1356     return (rc);
1357 }
1358
1359 static int
1360 bxe_nvram_read(struct bxe_softc *sc,
1361                uint32_t         offset,
1362                uint8_t          *ret_buf,
1363                int              buf_size)
1364 {
1365     uint32_t cmd_flags;
1366     uint32_t val;
1367     int rc;
1368
1369     if ((offset & 0x03) || (buf_size & 0x03) || (buf_size == 0)) {
1370         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1371               offset, buf_size);
1372         return (-1);
1373     }
1374
1375     if ((offset + buf_size) > sc->devinfo.flash_size) {
1376         BLOGE(sc, "Invalid parameter, "
1377                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1378               offset, buf_size, sc->devinfo.flash_size);
1379         return (-1);
1380     }
1381
1382     /* request access to nvram interface */
1383     rc = bxe_acquire_nvram_lock(sc);
1384     if (rc) {
1385         return (rc);
1386     }
1387
1388     /* enable access to nvram interface */
1389     bxe_enable_nvram_access(sc);
1390
1391     /* read the first word(s) */
1392     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1393     while ((buf_size > sizeof(uint32_t)) && (rc == 0)) {
1394         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1395         memcpy(ret_buf, &val, 4);
1396
1397         /* advance to the next dword */
1398         offset += sizeof(uint32_t);
1399         ret_buf += sizeof(uint32_t);
1400         buf_size -= sizeof(uint32_t);
1401         cmd_flags = 0;
1402     }
1403
1404     if (rc == 0) {
1405         cmd_flags |= MCPR_NVM_COMMAND_LAST;
1406         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1407         memcpy(ret_buf, &val, 4);
1408     }
1409
1410     /* disable access to nvram interface */
1411     bxe_disable_nvram_access(sc);
1412     bxe_release_nvram_lock(sc);
1413
1414     return (rc);
1415 }
1416
1417 static int
1418 bxe_nvram_write_dword(struct bxe_softc *sc,
1419                       uint32_t         offset,
1420                       uint32_t         val,
1421                       uint32_t         cmd_flags)
1422 {
1423     int count, i, rc;
1424
1425     /* build the command word */
1426     cmd_flags |= (MCPR_NVM_COMMAND_DOIT | MCPR_NVM_COMMAND_WR);
1427
1428     /* need to clear DONE bit separately */
1429     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1430
1431     /* write the data */
1432     REG_WR(sc, MCP_REG_MCPR_NVM_WRITE, val);
1433
1434     /* address of the NVRAM to write to */
1435     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1436            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1437
1438     /* issue the write command */
1439     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1440
1441     /* adjust timeout for emulation/FPGA */
1442     count = NVRAM_TIMEOUT_COUNT;
1443     if (CHIP_REV_IS_SLOW(sc)) {
1444         count *= 100;
1445     }
1446
1447     /* wait for completion */
1448     rc = -1;
1449     for (i = 0; i < count; i++) {
1450         DELAY(5);
1451         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1452         if (val & MCPR_NVM_COMMAND_DONE) {
1453             rc = 0;
1454             break;
1455         }
1456     }
1457
1458     if (rc == -1) {
1459         BLOGE(sc, "nvram write timeout expired\n");
1460     }
1461
1462     return (rc);
1463 }
1464
1465 #define BYTE_OFFSET(offset) (8 * (offset & 0x03))
1466
1467 static int
1468 bxe_nvram_write1(struct bxe_softc *sc,
1469                  uint32_t         offset,
1470                  uint8_t          *data_buf,
1471                  int              buf_size)
1472 {
1473     uint32_t cmd_flags;
1474     uint32_t align_offset;
1475     uint32_t val;
1476     int rc;
1477
1478     if ((offset + buf_size) > sc->devinfo.flash_size) {
1479         BLOGE(sc, "Invalid parameter, "
1480                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1481               offset, buf_size, sc->devinfo.flash_size);
1482         return (-1);
1483     }
1484
1485     /* request access to nvram interface */
1486     rc = bxe_acquire_nvram_lock(sc);
1487     if (rc) {
1488         return (rc);
1489     }
1490
1491     /* enable access to nvram interface */
1492     bxe_enable_nvram_access(sc);
1493
1494     cmd_flags = (MCPR_NVM_COMMAND_FIRST | MCPR_NVM_COMMAND_LAST);
1495     align_offset = (offset & ~0x03);
1496     rc = bxe_nvram_read_dword(sc, align_offset, &val, cmd_flags);
1497
1498     if (rc == 0) {
1499         val &= ~(0xff << BYTE_OFFSET(offset));
1500         val |= (*data_buf << BYTE_OFFSET(offset));
1501
1502         /* nvram data is returned as an array of bytes
1503          * convert it back to cpu order
1504          */
1505         val = be32toh(val);
1506
1507         rc = bxe_nvram_write_dword(sc, align_offset, val, cmd_flags);
1508     }
1509
1510     /* disable access to nvram interface */
1511     bxe_disable_nvram_access(sc);
1512     bxe_release_nvram_lock(sc);
1513
1514     return (rc);
1515 }
1516
1517 static int
1518 bxe_nvram_write(struct bxe_softc *sc,
1519                 uint32_t         offset,
1520                 uint8_t          *data_buf,
1521                 int              buf_size)
1522 {
1523     uint32_t cmd_flags;
1524     uint32_t val;
1525     uint32_t written_so_far;
1526     int rc;
1527
1528     if (buf_size == 1) {
1529         return (bxe_nvram_write1(sc, offset, data_buf, buf_size));
1530     }
1531
1532     if ((offset & 0x03) || (buf_size & 0x03) /* || (buf_size == 0) */) {
1533         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1534               offset, buf_size);
1535         return (-1);
1536     }
1537
1538     if (buf_size == 0) {
1539         return (0); /* nothing to do */
1540     }
1541
1542     if ((offset + buf_size) > sc->devinfo.flash_size) {
1543         BLOGE(sc, "Invalid parameter, "
1544                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1545               offset, buf_size, sc->devinfo.flash_size);
1546         return (-1);
1547     }
1548
1549     /* request access to nvram interface */
1550     rc = bxe_acquire_nvram_lock(sc);
1551     if (rc) {
1552         return (rc);
1553     }
1554
1555     /* enable access to nvram interface */
1556     bxe_enable_nvram_access(sc);
1557
1558     written_so_far = 0;
1559     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1560     while ((written_so_far < buf_size) && (rc == 0)) {
1561         if (written_so_far == (buf_size - sizeof(uint32_t))) {
1562             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1563         } else if (((offset + 4) % NVRAM_PAGE_SIZE) == 0) {
1564             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1565         } else if ((offset % NVRAM_PAGE_SIZE) == 0) {
1566             cmd_flags |= MCPR_NVM_COMMAND_FIRST;
1567         }
1568
1569         memcpy(&val, data_buf, 4);
1570
1571         rc = bxe_nvram_write_dword(sc, offset, val, cmd_flags);
1572
1573         /* advance to the next dword */
1574         offset += sizeof(uint32_t);
1575         data_buf += sizeof(uint32_t);
1576         written_so_far += sizeof(uint32_t);
1577         cmd_flags = 0;
1578     }
1579
1580     /* disable access to nvram interface */
1581     bxe_disable_nvram_access(sc);
1582     bxe_release_nvram_lock(sc);
1583
1584     return (rc);
1585 }
1586
1587 /* copy command into DMAE command memory and set DMAE command Go */
1588 void
1589 bxe_post_dmae(struct bxe_softc    *sc,
1590               struct dmae_command *dmae,
1591               int                 idx)
1592 {
1593     uint32_t cmd_offset;
1594     int i;
1595
1596     cmd_offset = (DMAE_REG_CMD_MEM + (sizeof(struct dmae_command) * idx));
1597     for (i = 0; i < ((sizeof(struct dmae_command) / 4)); i++) {
1598         REG_WR(sc, (cmd_offset + (i * 4)), *(((uint32_t *)dmae) + i));
1599     }
1600
1601     REG_WR(sc, dmae_reg_go_c[idx], 1);
1602 }
1603
1604 uint32_t
1605 bxe_dmae_opcode_add_comp(uint32_t opcode,
1606                          uint8_t  comp_type)
1607 {
1608     return (opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
1609                       DMAE_COMMAND_C_TYPE_ENABLE));
1610 }
1611
1612 uint32_t
1613 bxe_dmae_opcode_clr_src_reset(uint32_t opcode)
1614 {
1615     return (opcode & ~DMAE_COMMAND_SRC_RESET);
1616 }
1617
1618 uint32_t
1619 bxe_dmae_opcode(struct bxe_softc *sc,
1620                 uint8_t          src_type,
1621                 uint8_t          dst_type,
1622                 uint8_t          with_comp,
1623                 uint8_t          comp_type)
1624 {
1625     uint32_t opcode = 0;
1626
1627     opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
1628                (dst_type << DMAE_COMMAND_DST_SHIFT));
1629
1630     opcode |= (DMAE_COMMAND_SRC_RESET | DMAE_COMMAND_DST_RESET);
1631
1632     opcode |= (SC_PORT(sc) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
1633
1634     opcode |= ((SC_VN(sc) << DMAE_COMMAND_E1HVN_SHIFT) |
1635                (SC_VN(sc) << DMAE_COMMAND_DST_VN_SHIFT));
1636
1637     opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
1638
1639 #ifdef __BIG_ENDIAN
1640     opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
1641 #else
1642     opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
1643 #endif
1644
1645     if (with_comp) {
1646         opcode = bxe_dmae_opcode_add_comp(opcode, comp_type);
1647     }
1648
1649     return (opcode);
1650 }
1651
1652 static void
1653 bxe_prep_dmae_with_comp(struct bxe_softc    *sc,
1654                         struct dmae_command *dmae,
1655                         uint8_t             src_type,
1656                         uint8_t             dst_type)
1657 {
1658     memset(dmae, 0, sizeof(struct dmae_command));
1659
1660     /* set the opcode */
1661     dmae->opcode = bxe_dmae_opcode(sc, src_type, dst_type,
1662                                    TRUE, DMAE_COMP_PCI);
1663
1664     /* fill in the completion parameters */
1665     dmae->comp_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_comp));
1666     dmae->comp_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_comp));
1667     dmae->comp_val     = DMAE_COMP_VAL;
1668 }
1669
1670 /* issue a DMAE command over the init channel and wait for completion */
1671 static int
1672 bxe_issue_dmae_with_comp(struct bxe_softc    *sc,
1673                          struct dmae_command *dmae)
1674 {
1675     uint32_t *wb_comp = BXE_SP(sc, wb_comp);
1676     int timeout = CHIP_REV_IS_SLOW(sc) ? 400000 : 4000;
1677
1678     BXE_DMAE_LOCK(sc);
1679
1680     /* reset completion */
1681     *wb_comp = 0;
1682
1683     /* post the command on the channel used for initializations */
1684     bxe_post_dmae(sc, dmae, INIT_DMAE_C(sc));
1685
1686     /* wait for completion */
1687     DELAY(5);
1688
1689     while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
1690         if (!timeout ||
1691             (sc->recovery_state != BXE_RECOVERY_DONE &&
1692              sc->recovery_state != BXE_RECOVERY_NIC_LOADING)) {
1693             BLOGE(sc, "DMAE timeout!\n");
1694             BXE_DMAE_UNLOCK(sc);
1695             return (DMAE_TIMEOUT);
1696         }
1697
1698         timeout--;
1699         DELAY(50);
1700     }
1701
1702     if (*wb_comp & DMAE_PCI_ERR_FLAG) {
1703         BLOGE(sc, "DMAE PCI error!\n");
1704         BXE_DMAE_UNLOCK(sc);
1705         return (DMAE_PCI_ERROR);
1706     }
1707
1708     BXE_DMAE_UNLOCK(sc);
1709     return (0);
1710 }
1711
1712 void
1713 bxe_read_dmae(struct bxe_softc *sc,
1714               uint32_t         src_addr,
1715               uint32_t         len32)
1716 {
1717     struct dmae_command dmae;
1718     uint32_t *data;
1719     int i, rc;
1720
1721     DBASSERT(sc, (len32 <= 4), ("DMAE read length is %d", len32));
1722
1723     if (!sc->dmae_ready) {
1724         data = BXE_SP(sc, wb_data[0]);
1725
1726         for (i = 0; i < len32; i++) {
1727             data[i] = (CHIP_IS_E1(sc)) ?
1728                           bxe_reg_rd_ind(sc, (src_addr + (i * 4))) :
1729                           REG_RD(sc, (src_addr + (i * 4)));
1730         }
1731
1732         return;
1733     }
1734
1735     /* set opcode and fixed command fields */
1736     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
1737
1738     /* fill in addresses and len */
1739     dmae.src_addr_lo = (src_addr >> 2); /* GRC addr has dword resolution */
1740     dmae.src_addr_hi = 0;
1741     dmae.dst_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_data));
1742     dmae.dst_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_data));
1743     dmae.len         = len32;
1744
1745     /* issue the command and wait for completion */
1746     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1747         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1748     };
1749 }
1750
1751 void
1752 bxe_write_dmae(struct bxe_softc *sc,
1753                bus_addr_t       dma_addr,
1754                uint32_t         dst_addr,
1755                uint32_t         len32)
1756 {
1757     struct dmae_command dmae;
1758     int rc;
1759
1760     if (!sc->dmae_ready) {
1761         DBASSERT(sc, (len32 <= 4), ("DMAE not ready and length is %d", len32));
1762
1763         if (CHIP_IS_E1(sc)) {
1764             ecore_init_ind_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1765         } else {
1766             ecore_init_str_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1767         }
1768
1769         return;
1770     }
1771
1772     /* set opcode and fixed command fields */
1773     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
1774
1775     /* fill in addresses and len */
1776     dmae.src_addr_lo = U64_LO(dma_addr);
1777     dmae.src_addr_hi = U64_HI(dma_addr);
1778     dmae.dst_addr_lo = (dst_addr >> 2); /* GRC addr has dword resolution */
1779     dmae.dst_addr_hi = 0;
1780     dmae.len         = len32;
1781
1782     /* issue the command and wait for completion */
1783     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1784         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1785     }
1786 }
1787
1788 void
1789 bxe_write_dmae_phys_len(struct bxe_softc *sc,
1790                         bus_addr_t       phys_addr,
1791                         uint32_t         addr,
1792                         uint32_t         len)
1793 {
1794     int dmae_wr_max = DMAE_LEN32_WR_MAX(sc);
1795     int offset = 0;
1796
1797     while (len > dmae_wr_max) {
1798         bxe_write_dmae(sc,
1799                        (phys_addr + offset), /* src DMA address */
1800                        (addr + offset),      /* dst GRC address */
1801                        dmae_wr_max);
1802         offset += (dmae_wr_max * 4);
1803         len -= dmae_wr_max;
1804     }
1805
1806     bxe_write_dmae(sc,
1807                    (phys_addr + offset), /* src DMA address */
1808                    (addr + offset),      /* dst GRC address */
1809                    len);
1810 }
1811
1812 void
1813 bxe_set_ctx_validation(struct bxe_softc   *sc,
1814                        struct eth_context *cxt,
1815                        uint32_t           cid)
1816 {
1817     /* ustorm cxt validation */
1818     cxt->ustorm_ag_context.cdu_usage =
1819         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1820             CDU_REGION_NUMBER_UCM_AG, ETH_CONNECTION_TYPE);
1821     /* xcontext validation */
1822     cxt->xstorm_ag_context.cdu_reserved =
1823         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1824             CDU_REGION_NUMBER_XCM_AG, ETH_CONNECTION_TYPE);
1825 }
1826
1827 static void
1828 bxe_storm_memset_hc_timeout(struct bxe_softc *sc,
1829                             uint8_t          port,
1830                             uint8_t          fw_sb_id,
1831                             uint8_t          sb_index,
1832                             uint8_t          ticks)
1833 {
1834     uint32_t addr =
1835         (BAR_CSTRORM_INTMEM +
1836          CSTORM_STATUS_BLOCK_DATA_TIMEOUT_OFFSET(fw_sb_id, sb_index));
1837
1838     REG_WR8(sc, addr, ticks);
1839
1840     BLOGD(sc, DBG_LOAD,
1841           "port %d fw_sb_id %d sb_index %d ticks %d\n",
1842           port, fw_sb_id, sb_index, ticks);
1843 }
1844
1845 static void
1846 bxe_storm_memset_hc_disable(struct bxe_softc *sc,
1847                             uint8_t          port,
1848                             uint16_t         fw_sb_id,
1849                             uint8_t          sb_index,
1850                             uint8_t          disable)
1851 {
1852     uint32_t enable_flag =
1853         (disable) ? 0 : (1 << HC_INDEX_DATA_HC_ENABLED_SHIFT);
1854     uint32_t addr =
1855         (BAR_CSTRORM_INTMEM +
1856          CSTORM_STATUS_BLOCK_DATA_FLAGS_OFFSET(fw_sb_id, sb_index));
1857     uint8_t flags;
1858
1859     /* clear and set */
1860     flags = REG_RD8(sc, addr);
1861     flags &= ~HC_INDEX_DATA_HC_ENABLED;
1862     flags |= enable_flag;
1863     REG_WR8(sc, addr, flags);
1864
1865     BLOGD(sc, DBG_LOAD,
1866           "port %d fw_sb_id %d sb_index %d disable %d\n",
1867           port, fw_sb_id, sb_index, disable);
1868 }
1869
1870 void
1871 bxe_update_coalesce_sb_index(struct bxe_softc *sc,
1872                              uint8_t          fw_sb_id,
1873                              uint8_t          sb_index,
1874                              uint8_t          disable,
1875                              uint16_t         usec)
1876 {
1877     int port = SC_PORT(sc);
1878     uint8_t ticks = (usec / 4); /* XXX ??? */
1879
1880     bxe_storm_memset_hc_timeout(sc, port, fw_sb_id, sb_index, ticks);
1881
1882     disable = (disable) ? 1 : ((usec) ? 0 : 1);
1883     bxe_storm_memset_hc_disable(sc, port, fw_sb_id, sb_index, disable);
1884 }
1885
1886 void
1887 elink_cb_udelay(struct bxe_softc *sc,
1888                 uint32_t         usecs)
1889 {
1890     DELAY(usecs);
1891 }
1892
1893 uint32_t
1894 elink_cb_reg_read(struct bxe_softc *sc,
1895                   uint32_t         reg_addr)
1896 {
1897     return (REG_RD(sc, reg_addr));
1898 }
1899
1900 void
1901 elink_cb_reg_write(struct bxe_softc *sc,
1902                    uint32_t         reg_addr,
1903                    uint32_t         val)
1904 {
1905     REG_WR(sc, reg_addr, val);
1906 }
1907
1908 void
1909 elink_cb_reg_wb_write(struct bxe_softc *sc,
1910                       uint32_t         offset,
1911                       uint32_t         *wb_write,
1912                       uint16_t         len)
1913 {
1914     REG_WR_DMAE(sc, offset, wb_write, len);
1915 }
1916
1917 void
1918 elink_cb_reg_wb_read(struct bxe_softc *sc,
1919                      uint32_t         offset,
1920                      uint32_t         *wb_write,
1921                      uint16_t         len)
1922 {
1923     REG_RD_DMAE(sc, offset, wb_write, len);
1924 }
1925
1926 uint8_t
1927 elink_cb_path_id(struct bxe_softc *sc)
1928 {
1929     return (SC_PATH(sc));
1930 }
1931
1932 void
1933 elink_cb_event_log(struct bxe_softc     *sc,
1934                    const elink_log_id_t elink_log_id,
1935                    ...)
1936 {
1937     /* XXX */
1938 #if 0
1939     //va_list ap;
1940     va_start(ap, elink_log_id);
1941     _XXX_(sc, lm_log_id, ap);
1942     va_end(ap);
1943 #endif
1944     BLOGI(sc, "ELINK EVENT LOG (%d)\n", elink_log_id);
1945 }
1946
1947 static int
1948 bxe_set_spio(struct bxe_softc *sc,
1949              int              spio,
1950              uint32_t         mode)
1951 {
1952     uint32_t spio_reg;
1953
1954     /* Only 2 SPIOs are configurable */
1955     if ((spio != MISC_SPIO_SPIO4) && (spio != MISC_SPIO_SPIO5)) {
1956         BLOGE(sc, "Invalid SPIO 0x%x\n", spio);
1957         return (-1);
1958     }
1959
1960     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1961
1962     /* read SPIO and mask except the float bits */
1963     spio_reg = (REG_RD(sc, MISC_REG_SPIO) & MISC_SPIO_FLOAT);
1964
1965     switch (mode) {
1966     case MISC_SPIO_OUTPUT_LOW:
1967         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output low\n", spio);
1968         /* clear FLOAT and set CLR */
1969         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1970         spio_reg |=  (spio << MISC_SPIO_CLR_POS);
1971         break;
1972
1973     case MISC_SPIO_OUTPUT_HIGH:
1974         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output high\n", spio);
1975         /* clear FLOAT and set SET */
1976         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1977         spio_reg |=  (spio << MISC_SPIO_SET_POS);
1978         break;
1979
1980     case MISC_SPIO_INPUT_HI_Z:
1981         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> input\n", spio);
1982         /* set FLOAT */
1983         spio_reg |= (spio << MISC_SPIO_FLOAT_POS);
1984         break;
1985
1986     default:
1987         break;
1988     }
1989
1990     REG_WR(sc, MISC_REG_SPIO, spio_reg);
1991     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1992
1993     return (0);
1994 }
1995
1996 static int
1997 bxe_gpio_read(struct bxe_softc *sc,
1998               int              gpio_num,
1999               uint8_t          port)
2000 {
2001     /* The GPIO should be swapped if swap register is set and active */
2002     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2003                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2004     int gpio_shift = (gpio_num +
2005                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2006     uint32_t gpio_mask = (1 << gpio_shift);
2007     uint32_t gpio_reg;
2008
2009     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2010         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2011         return (-1);
2012     }
2013
2014     /* read GPIO value */
2015     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2016
2017     /* get the requested pin value */
2018     return ((gpio_reg & gpio_mask) == gpio_mask) ? 1 : 0;
2019 }
2020
2021 static int
2022 bxe_gpio_write(struct bxe_softc *sc,
2023                int              gpio_num,
2024                uint32_t         mode,
2025                uint8_t          port)
2026 {
2027     /* The GPIO should be swapped if swap register is set and active */
2028     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2029                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2030     int gpio_shift = (gpio_num +
2031                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2032     uint32_t gpio_mask = (1 << gpio_shift);
2033     uint32_t gpio_reg;
2034
2035     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2036         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2037         return (-1);
2038     }
2039
2040     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2041
2042     /* read GPIO and mask except the float bits */
2043     gpio_reg = (REG_RD(sc, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
2044
2045     switch (mode) {
2046     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2047         BLOGD(sc, DBG_PHY,
2048               "Set GPIO %d (shift %d) -> output low\n",
2049               gpio_num, gpio_shift);
2050         /* clear FLOAT and set CLR */
2051         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2052         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
2053         break;
2054
2055     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2056         BLOGD(sc, DBG_PHY,
2057               "Set GPIO %d (shift %d) -> output high\n",
2058               gpio_num, gpio_shift);
2059         /* clear FLOAT and set SET */
2060         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2061         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
2062         break;
2063
2064     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2065         BLOGD(sc, DBG_PHY,
2066               "Set GPIO %d (shift %d) -> input\n",
2067               gpio_num, gpio_shift);
2068         /* set FLOAT */
2069         gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2070         break;
2071
2072     default:
2073         break;
2074     }
2075
2076     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2077     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2078
2079     return (0);
2080 }
2081
2082 static int
2083 bxe_gpio_mult_write(struct bxe_softc *sc,
2084                     uint8_t          pins,
2085                     uint32_t         mode)
2086 {
2087     uint32_t gpio_reg;
2088
2089     /* any port swapping should be handled by caller */
2090
2091     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2092
2093     /* read GPIO and mask except the float bits */
2094     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2095     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2096     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
2097     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
2098
2099     switch (mode) {
2100     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2101         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output low\n", pins);
2102         /* set CLR */
2103         gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
2104         break;
2105
2106     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2107         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output high\n", pins);
2108         /* set SET */
2109         gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
2110         break;
2111
2112     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2113         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> input\n", pins);
2114         /* set FLOAT */
2115         gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2116         break;
2117
2118     default:
2119         BLOGE(sc, "Invalid GPIO mode assignment %d\n", mode);
2120         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2121         return (-1);
2122     }
2123
2124     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2125     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2126
2127     return (0);
2128 }
2129
2130 static int
2131 bxe_gpio_int_write(struct bxe_softc *sc,
2132                    int              gpio_num,
2133                    uint32_t         mode,
2134                    uint8_t          port)
2135 {
2136     /* The GPIO should be swapped if swap register is set and active */
2137     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2138                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2139     int gpio_shift = (gpio_num +
2140                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2141     uint32_t gpio_mask = (1 << gpio_shift);
2142     uint32_t gpio_reg;
2143
2144     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2145         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2146         return (-1);
2147     }
2148
2149     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2150
2151     /* read GPIO int */
2152     gpio_reg = REG_RD(sc, MISC_REG_GPIO_INT);
2153
2154     switch (mode) {
2155     case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2156         BLOGD(sc, DBG_PHY,
2157               "Clear GPIO INT %d (shift %d) -> output low\n",
2158               gpio_num, gpio_shift);
2159         /* clear SET and set CLR */
2160         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2161         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2162         break;
2163
2164     case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2165         BLOGD(sc, DBG_PHY,
2166               "Set GPIO INT %d (shift %d) -> output high\n",
2167               gpio_num, gpio_shift);
2168         /* clear CLR and set SET */
2169         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2170         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2171         break;
2172
2173     default:
2174         break;
2175     }
2176
2177     REG_WR(sc, MISC_REG_GPIO_INT, gpio_reg);
2178     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2179
2180     return (0);
2181 }
2182
2183 uint32_t
2184 elink_cb_gpio_read(struct bxe_softc *sc,
2185                    uint16_t         gpio_num,
2186                    uint8_t          port)
2187 {
2188     return (bxe_gpio_read(sc, gpio_num, port));
2189 }
2190
2191 uint8_t
2192 elink_cb_gpio_write(struct bxe_softc *sc,
2193                     uint16_t         gpio_num,
2194                     uint8_t          mode, /* 0=low 1=high */
2195                     uint8_t          port)
2196 {
2197     return (bxe_gpio_write(sc, gpio_num, mode, port));
2198 }
2199
2200 uint8_t
2201 elink_cb_gpio_mult_write(struct bxe_softc *sc,
2202                          uint8_t          pins,
2203                          uint8_t          mode) /* 0=low 1=high */
2204 {
2205     return (bxe_gpio_mult_write(sc, pins, mode));
2206 }
2207
2208 uint8_t
2209 elink_cb_gpio_int_write(struct bxe_softc *sc,
2210                         uint16_t         gpio_num,
2211                         uint8_t          mode, /* 0=low 1=high */
2212                         uint8_t          port)
2213 {
2214     return (bxe_gpio_int_write(sc, gpio_num, mode, port));
2215 }
2216
2217 void
2218 elink_cb_notify_link_changed(struct bxe_softc *sc)
2219 {
2220     REG_WR(sc, (MISC_REG_AEU_GENERAL_ATTN_12 +
2221                 (SC_FUNC(sc) * sizeof(uint32_t))), 1);
2222 }
2223
2224 /* send the MCP a request, block until there is a reply */
2225 uint32_t
2226 elink_cb_fw_command(struct bxe_softc *sc,
2227                     uint32_t         command,
2228                     uint32_t         param)
2229 {
2230     int mb_idx = SC_FW_MB_IDX(sc);
2231     uint32_t seq;
2232     uint32_t rc = 0;
2233     uint32_t cnt = 1;
2234     uint8_t delay = CHIP_REV_IS_SLOW(sc) ? 100 : 10;
2235
2236     BXE_FWMB_LOCK(sc);
2237
2238     seq = ++sc->fw_seq;
2239     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_param, param);
2240     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_header, (command | seq));
2241
2242     BLOGD(sc, DBG_PHY,
2243           "wrote command 0x%08x to FW MB param 0x%08x\n",
2244           (command | seq), param);
2245
2246     /* Let the FW do it's magic. GIve it up to 5 seconds... */
2247     do {
2248         DELAY(delay * 1000);
2249         rc = SHMEM_RD(sc, func_mb[mb_idx].fw_mb_header);
2250     } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2251
2252     BLOGD(sc, DBG_PHY,
2253           "[after %d ms] read 0x%x seq 0x%x from FW MB\n",
2254           cnt*delay, rc, seq);
2255
2256     /* is this a reply to our command? */
2257     if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK)) {
2258         rc &= FW_MSG_CODE_MASK;
2259     } else {
2260         /* Ruh-roh! */
2261         BLOGE(sc, "FW failed to respond!\n");
2262         // XXX bxe_fw_dump(sc);
2263         rc = 0;
2264     }
2265
2266     BXE_FWMB_UNLOCK(sc);
2267     return (rc);
2268 }
2269
2270 static uint32_t
2271 bxe_fw_command(struct bxe_softc *sc,
2272                uint32_t         command,
2273                uint32_t         param)
2274 {
2275     return (elink_cb_fw_command(sc, command, param));
2276 }
2277
2278 static void
2279 __storm_memset_dma_mapping(struct bxe_softc *sc,
2280                            uint32_t         addr,
2281                            bus_addr_t       mapping)
2282 {
2283     REG_WR(sc, addr, U64_LO(mapping));
2284     REG_WR(sc, (addr + 4), U64_HI(mapping));
2285 }
2286
2287 static void
2288 storm_memset_spq_addr(struct bxe_softc *sc,
2289                       bus_addr_t       mapping,
2290                       uint16_t         abs_fid)
2291 {
2292     uint32_t addr = (XSEM_REG_FAST_MEMORY +
2293                      XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid));
2294     __storm_memset_dma_mapping(sc, addr, mapping);
2295 }
2296
2297 static void
2298 storm_memset_vf_to_pf(struct bxe_softc *sc,
2299                       uint16_t         abs_fid,
2300                       uint16_t         pf_id)
2301 {
2302     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2303     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2304     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2305     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2306 }
2307
2308 static void
2309 storm_memset_func_en(struct bxe_softc *sc,
2310                      uint16_t         abs_fid,
2311                      uint8_t          enable)
2312 {
2313     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2314     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2315     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2316     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2317 }
2318
2319 static void
2320 storm_memset_eq_data(struct bxe_softc       *sc,
2321                      struct event_ring_data *eq_data,
2322                      uint16_t               pfid)
2323 {
2324     uint32_t addr;
2325     size_t size;
2326
2327     addr = (BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid));
2328     size = sizeof(struct event_ring_data);
2329     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)eq_data);
2330 }
2331
2332 static void
2333 storm_memset_eq_prod(struct bxe_softc *sc,
2334                      uint16_t         eq_prod,
2335                      uint16_t         pfid)
2336 {
2337     uint32_t addr = (BAR_CSTRORM_INTMEM +
2338                      CSTORM_EVENT_RING_PROD_OFFSET(pfid));
2339     REG_WR16(sc, addr, eq_prod);
2340 }
2341
2342 /*
2343  * Post a slowpath command.
2344  *
2345  * A slowpath command is used to propogate a configuration change through
2346  * the controller in a controlled manner, allowing each STORM processor and
2347  * other H/W blocks to phase in the change.  The commands sent on the
2348  * slowpath are referred to as ramrods.  Depending on the ramrod used the
2349  * completion of the ramrod will occur in different ways.  Here's a
2350  * breakdown of ramrods and how they complete:
2351  *
2352  * RAMROD_CMD_ID_ETH_PORT_SETUP
2353  *   Used to setup the leading connection on a port.  Completes on the
2354  *   Receive Completion Queue (RCQ) of that port (typically fp[0]).
2355  *
2356  * RAMROD_CMD_ID_ETH_CLIENT_SETUP
2357  *   Used to setup an additional connection on a port.  Completes on the
2358  *   RCQ of the multi-queue/RSS connection being initialized.
2359  *
2360  * RAMROD_CMD_ID_ETH_STAT_QUERY
2361  *   Used to force the storm processors to update the statistics database
2362  *   in host memory.  This ramrod is send on the leading connection CID and
2363  *   completes as an index increment of the CSTORM on the default status
2364  *   block.
2365  *
2366  * RAMROD_CMD_ID_ETH_UPDATE
2367  *   Used to update the state of the leading connection, usually to udpate
2368  *   the RSS indirection table.  Completes on the RCQ of the leading
2369  *   connection. (Not currently used under FreeBSD until OS support becomes
2370  *   available.)
2371  *
2372  * RAMROD_CMD_ID_ETH_HALT
2373  *   Used when tearing down a connection prior to driver unload.  Completes
2374  *   on the RCQ of the multi-queue/RSS connection being torn down.  Don't
2375  *   use this on the leading connection.
2376  *
2377  * RAMROD_CMD_ID_ETH_SET_MAC
2378  *   Sets the Unicast/Broadcast/Multicast used by the port.  Completes on
2379  *   the RCQ of the leading connection.
2380  *
2381  * RAMROD_CMD_ID_ETH_CFC_DEL
2382  *   Used when tearing down a conneciton prior to driver unload.  Completes
2383  *   on the RCQ of the leading connection (since the current connection
2384  *   has been completely removed from controller memory).
2385  *
2386  * RAMROD_CMD_ID_ETH_PORT_DEL
2387  *   Used to tear down the leading connection prior to driver unload,
2388  *   typically fp[0].  Completes as an index increment of the CSTORM on the
2389  *   default status block.
2390  *
2391  * RAMROD_CMD_ID_ETH_FORWARD_SETUP
2392  *   Used for connection offload.  Completes on the RCQ of the multi-queue
2393  *   RSS connection that is being offloaded.  (Not currently used under
2394  *   FreeBSD.)
2395  *
2396  * There can only be one command pending per function.
2397  *
2398  * Returns:
2399  *   0 = Success, !0 = Failure.
2400  */
2401
2402 /* must be called under the spq lock */
2403 static inline
2404 struct eth_spe *bxe_sp_get_next(struct bxe_softc *sc)
2405 {
2406     struct eth_spe *next_spe = sc->spq_prod_bd;
2407
2408     if (sc->spq_prod_bd == sc->spq_last_bd) {
2409         /* wrap back to the first eth_spq */
2410         sc->spq_prod_bd = sc->spq;
2411         sc->spq_prod_idx = 0;
2412     } else {
2413         sc->spq_prod_bd++;
2414         sc->spq_prod_idx++;
2415     }
2416
2417     return (next_spe);
2418 }
2419
2420 /* must be called under the spq lock */
2421 static inline
2422 void bxe_sp_prod_update(struct bxe_softc *sc)
2423 {
2424     int func = SC_FUNC(sc);
2425
2426     /*
2427      * Make sure that BD data is updated before writing the producer.
2428      * BD data is written to the memory, the producer is read from the
2429      * memory, thus we need a full memory barrier to ensure the ordering.
2430      */
2431     mb();
2432
2433     REG_WR16(sc, (BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func)),
2434              sc->spq_prod_idx);
2435
2436     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
2437                       BUS_SPACE_BARRIER_WRITE);
2438 }
2439
2440 /**
2441  * bxe_is_contextless_ramrod - check if the current command ends on EQ
2442  *
2443  * @cmd:      command to check
2444  * @cmd_type: command type
2445  */
2446 static inline
2447 int bxe_is_contextless_ramrod(int cmd,
2448                               int cmd_type)
2449 {
2450     if ((cmd_type == NONE_CONNECTION_TYPE) ||
2451         (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
2452         (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
2453         (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
2454         (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
2455         (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
2456         (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE)) {
2457         return (TRUE);
2458     } else {
2459         return (FALSE);
2460     }
2461 }
2462
2463 /**
2464  * bxe_sp_post - place a single command on an SP ring
2465  *
2466  * @sc:         driver handle
2467  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
2468  * @cid:        SW CID the command is related to
2469  * @data_hi:    command private data address (high 32 bits)
2470  * @data_lo:    command private data address (low 32 bits)
2471  * @cmd_type:   command type (e.g. NONE, ETH)
2472  *
2473  * SP data is handled as if it's always an address pair, thus data fields are
2474  * not swapped to little endian in upper functions. Instead this function swaps
2475  * data as if it's two uint32 fields.
2476  */
2477 int
2478 bxe_sp_post(struct bxe_softc *sc,
2479             int              command,
2480             int              cid,
2481             uint32_t         data_hi,
2482             uint32_t         data_lo,
2483             int              cmd_type)
2484 {
2485     struct eth_spe *spe;
2486     uint16_t type;
2487     int common;
2488
2489     common = bxe_is_contextless_ramrod(command, cmd_type);
2490
2491     BXE_SP_LOCK(sc);
2492
2493     if (common) {
2494         if (!atomic_load_acq_long(&sc->eq_spq_left)) {
2495             BLOGE(sc, "EQ ring is full!\n");
2496             BXE_SP_UNLOCK(sc);
2497             return (-1);
2498         }
2499     } else {
2500         if (!atomic_load_acq_long(&sc->cq_spq_left)) {
2501             BLOGE(sc, "SPQ ring is full!\n");
2502             BXE_SP_UNLOCK(sc);
2503             return (-1);
2504         }
2505     }
2506
2507     spe = bxe_sp_get_next(sc);
2508
2509     /* CID needs port number to be encoded int it */
2510     spe->hdr.conn_and_cmd_data =
2511         htole32((command << SPE_HDR_CMD_ID_SHIFT) | HW_CID(sc, cid));
2512
2513     type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
2514
2515     /* TBD: Check if it works for VFs */
2516     type |= ((SC_FUNC(sc) << SPE_HDR_FUNCTION_ID_SHIFT) &
2517              SPE_HDR_FUNCTION_ID);
2518
2519     spe->hdr.type = htole16(type);
2520
2521     spe->data.update_data_addr.hi = htole32(data_hi);
2522     spe->data.update_data_addr.lo = htole32(data_lo);
2523
2524     /*
2525      * It's ok if the actual decrement is issued towards the memory
2526      * somewhere between the lock and unlock. Thus no more explict
2527      * memory barrier is needed.
2528      */
2529     if (common) {
2530         atomic_subtract_acq_long(&sc->eq_spq_left, 1);
2531     } else {
2532         atomic_subtract_acq_long(&sc->cq_spq_left, 1);
2533     }
2534
2535     BLOGD(sc, DBG_SP, "SPQE -> %#jx\n", (uintmax_t)sc->spq_dma.paddr);
2536     BLOGD(sc, DBG_SP, "FUNC_RDATA -> %p / %#jx\n",
2537           BXE_SP(sc, func_rdata), (uintmax_t)BXE_SP_MAPPING(sc, func_rdata));
2538     BLOGD(sc, DBG_SP,
2539           "SPQE[%x] (%x:%x) (cmd, common?) (%d,%d) hw_cid %x data (%x:%x) type(0x%x) left (CQ, EQ) (%lx,%lx)\n",
2540           sc->spq_prod_idx,
2541           (uint32_t)U64_HI(sc->spq_dma.paddr),
2542           (uint32_t)(U64_LO(sc->spq_dma.paddr) + (uint8_t *)sc->spq_prod_bd - (uint8_t *)sc->spq),
2543           command,
2544           common,
2545           HW_CID(sc, cid),
2546           data_hi,
2547           data_lo,
2548           type,
2549           atomic_load_acq_long(&sc->cq_spq_left),
2550           atomic_load_acq_long(&sc->eq_spq_left));
2551
2552     bxe_sp_prod_update(sc);
2553
2554     BXE_SP_UNLOCK(sc);
2555     return (0);
2556 }
2557
2558 /**
2559  * bxe_debug_print_ind_table - prints the indirection table configuration.
2560  *
2561  * @sc: driver hanlde
2562  * @p:  pointer to rss configuration
2563  */
2564 #if 0
2565 static void
2566 bxe_debug_print_ind_table(struct bxe_softc               *sc,
2567                           struct ecore_config_rss_params *p)
2568 {
2569     int i;
2570
2571     BLOGD(sc, DBG_LOAD, "Setting indirection table to:\n");
2572     BLOGD(sc, DBG_LOAD, "    0x0000: ");
2573     for (i = 0; i < T_ETH_INDIRECTION_TABLE_SIZE; i++) {
2574         BLOGD(sc, DBG_LOAD, "0x%02x ", p->ind_table[i]);
2575
2576         /* Print 4 bytes in a line */
2577         if ((i + 1 < T_ETH_INDIRECTION_TABLE_SIZE) &&
2578             (((i + 1) & 0x3) == 0)) {
2579             BLOGD(sc, DBG_LOAD, "\n");
2580             BLOGD(sc, DBG_LOAD, "0x%04x: ", i + 1);
2581         }
2582     }
2583
2584     BLOGD(sc, DBG_LOAD, "\n");
2585 }
2586 #endif
2587
2588 /*
2589  * FreeBSD Device probe function.
2590  *
2591  * Compares the device found to the driver's list of supported devices and
2592  * reports back to the bsd loader whether this is the right driver for the device.
2593  * This is the driver entry function called from the "kldload" command.
2594  *
2595  * Returns:
2596  *   BUS_PROBE_DEFAULT on success, positive value on failure.
2597  */
2598 static int
2599 bxe_probe(device_t dev)
2600 {
2601     struct bxe_softc *sc;
2602     struct bxe_device_type *t;
2603     char *descbuf;
2604     uint16_t did, sdid, svid, vid;
2605
2606     /* Find our device structure */
2607     sc = device_get_softc(dev);
2608     sc->dev = dev;
2609     t = bxe_devs;
2610
2611     /* Get the data for the device to be probed. */
2612     vid  = pci_get_vendor(dev);
2613     did  = pci_get_device(dev);
2614     svid = pci_get_subvendor(dev);
2615     sdid = pci_get_subdevice(dev);
2616
2617     BLOGD(sc, DBG_LOAD,
2618           "%s(); VID = 0x%04X, DID = 0x%04X, SVID = 0x%04X, "
2619           "SDID = 0x%04X\n", __FUNCTION__, vid, did, svid, sdid);
2620
2621     /* Look through the list of known devices for a match. */
2622     while (t->bxe_name != NULL) {
2623         if ((vid == t->bxe_vid) && (did == t->bxe_did) &&
2624             ((svid == t->bxe_svid) || (t->bxe_svid == PCI_ANY_ID)) &&
2625             ((sdid == t->bxe_sdid) || (t->bxe_sdid == PCI_ANY_ID))) {
2626             descbuf = malloc(BXE_DEVDESC_MAX, M_TEMP, M_NOWAIT);
2627             if (descbuf == NULL)
2628                 return (ENOMEM);
2629
2630             /* Print out the device identity. */
2631             snprintf(descbuf, BXE_DEVDESC_MAX,
2632                      "%s (%c%d) BXE v:%s\n", t->bxe_name,
2633                      (((pci_read_config(dev, PCIR_REVID, 4) &
2634                         0xf0) >> 4) + 'A'),
2635                      (pci_read_config(dev, PCIR_REVID, 4) & 0xf),
2636                      BXE_DRIVER_VERSION);
2637
2638             device_set_desc_copy(dev, descbuf);
2639             free(descbuf, M_TEMP);
2640             return (BUS_PROBE_DEFAULT);
2641         }
2642         t++;
2643     }
2644
2645     return (ENXIO);
2646 }
2647
2648 static void
2649 bxe_init_mutexes(struct bxe_softc *sc)
2650 {
2651 #ifdef BXE_CORE_LOCK_SX
2652     snprintf(sc->core_sx_name, sizeof(sc->core_sx_name),
2653              "bxe%d_core_lock", sc->unit);
2654     sx_init(&sc->core_sx, sc->core_sx_name);
2655 #else
2656     snprintf(sc->core_mtx_name, sizeof(sc->core_mtx_name),
2657              "bxe%d_core_lock", sc->unit);
2658     mtx_init(&sc->core_mtx, sc->core_mtx_name, NULL, MTX_DEF);
2659 #endif
2660
2661     snprintf(sc->sp_mtx_name, sizeof(sc->sp_mtx_name),
2662              "bxe%d_sp_lock", sc->unit);
2663     mtx_init(&sc->sp_mtx, sc->sp_mtx_name, NULL, MTX_DEF);
2664
2665     snprintf(sc->dmae_mtx_name, sizeof(sc->dmae_mtx_name),
2666              "bxe%d_dmae_lock", sc->unit);
2667     mtx_init(&sc->dmae_mtx, sc->dmae_mtx_name, NULL, MTX_DEF);
2668
2669     snprintf(sc->port.phy_mtx_name, sizeof(sc->port.phy_mtx_name),
2670              "bxe%d_phy_lock", sc->unit);
2671     mtx_init(&sc->port.phy_mtx, sc->port.phy_mtx_name, NULL, MTX_DEF);
2672
2673     snprintf(sc->fwmb_mtx_name, sizeof(sc->fwmb_mtx_name),
2674              "bxe%d_fwmb_lock", sc->unit);
2675     mtx_init(&sc->fwmb_mtx, sc->fwmb_mtx_name, NULL, MTX_DEF);
2676
2677     snprintf(sc->print_mtx_name, sizeof(sc->print_mtx_name),
2678              "bxe%d_print_lock", sc->unit);
2679     mtx_init(&(sc->print_mtx), sc->print_mtx_name, NULL, MTX_DEF);
2680
2681     snprintf(sc->stats_mtx_name, sizeof(sc->stats_mtx_name),
2682              "bxe%d_stats_lock", sc->unit);
2683     mtx_init(&(sc->stats_mtx), sc->stats_mtx_name, NULL, MTX_DEF);
2684
2685     snprintf(sc->mcast_mtx_name, sizeof(sc->mcast_mtx_name),
2686              "bxe%d_mcast_lock", sc->unit);
2687     mtx_init(&(sc->mcast_mtx), sc->mcast_mtx_name, NULL, MTX_DEF);
2688 }
2689
2690 static void
2691 bxe_release_mutexes(struct bxe_softc *sc)
2692 {
2693 #ifdef BXE_CORE_LOCK_SX
2694     sx_destroy(&sc->core_sx);
2695 #else
2696     if (mtx_initialized(&sc->core_mtx)) {
2697         mtx_destroy(&sc->core_mtx);
2698     }
2699 #endif
2700
2701     if (mtx_initialized(&sc->sp_mtx)) {
2702         mtx_destroy(&sc->sp_mtx);
2703     }
2704
2705     if (mtx_initialized(&sc->dmae_mtx)) {
2706         mtx_destroy(&sc->dmae_mtx);
2707     }
2708
2709     if (mtx_initialized(&sc->port.phy_mtx)) {
2710         mtx_destroy(&sc->port.phy_mtx);
2711     }
2712
2713     if (mtx_initialized(&sc->fwmb_mtx)) {
2714         mtx_destroy(&sc->fwmb_mtx);
2715     }
2716
2717     if (mtx_initialized(&sc->print_mtx)) {
2718         mtx_destroy(&sc->print_mtx);
2719     }
2720
2721     if (mtx_initialized(&sc->stats_mtx)) {
2722         mtx_destroy(&sc->stats_mtx);
2723     }
2724
2725     if (mtx_initialized(&sc->mcast_mtx)) {
2726         mtx_destroy(&sc->mcast_mtx);
2727     }
2728 }
2729
2730 static void
2731 bxe_tx_disable(struct bxe_softc* sc)
2732 {
2733     struct ifnet *ifp = sc->ifnet;
2734
2735     /* tell the stack the driver is stopped and TX queue is full */
2736     if (ifp != NULL) {
2737         ifp->if_drv_flags = 0;
2738     }
2739 }
2740
2741 static void
2742 bxe_drv_pulse(struct bxe_softc *sc)
2743 {
2744     SHMEM_WR(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb,
2745              sc->fw_drv_pulse_wr_seq);
2746 }
2747
2748 static inline uint16_t
2749 bxe_tx_avail(struct bxe_softc *sc,
2750              struct bxe_fastpath *fp)
2751 {
2752     int16_t  used;
2753     uint16_t prod;
2754     uint16_t cons;
2755
2756     prod = fp->tx_bd_prod;
2757     cons = fp->tx_bd_cons;
2758
2759     used = SUB_S16(prod, cons);
2760
2761 #if 0
2762     KASSERT((used < 0), ("used tx bds < 0"));
2763     KASSERT((used > sc->tx_ring_size), ("used tx bds > tx_ring_size"));
2764     KASSERT(((sc->tx_ring_size - used) > MAX_TX_AVAIL),
2765             ("invalid number of tx bds used"));
2766 #endif
2767
2768     return (int16_t)(sc->tx_ring_size) - used;
2769 }
2770
2771 static inline int
2772 bxe_tx_queue_has_work(struct bxe_fastpath *fp)
2773 {
2774     uint16_t hw_cons;
2775
2776     mb(); /* status block fields can change */
2777     hw_cons = le16toh(*fp->tx_cons_sb);
2778     return (hw_cons != fp->tx_pkt_cons);
2779 }
2780
2781 static inline uint8_t
2782 bxe_has_tx_work(struct bxe_fastpath *fp)
2783 {
2784     /* expand this for multi-cos if ever supported */
2785     return (bxe_tx_queue_has_work(fp)) ? TRUE : FALSE;
2786 }
2787
2788 static inline int
2789 bxe_has_rx_work(struct bxe_fastpath *fp)
2790 {
2791     uint16_t rx_cq_cons_sb;
2792
2793     mb(); /* status block fields can change */
2794     rx_cq_cons_sb = le16toh(*fp->rx_cq_cons_sb);
2795     if ((rx_cq_cons_sb & RCQ_MAX) == RCQ_MAX)
2796         rx_cq_cons_sb++;
2797     return (fp->rx_cq_cons != rx_cq_cons_sb);
2798 }
2799
2800 static void
2801 bxe_sp_event(struct bxe_softc    *sc,
2802              struct bxe_fastpath *fp,
2803              union eth_rx_cqe    *rr_cqe)
2804 {
2805     int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2806     int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2807     enum ecore_queue_cmd drv_cmd = ECORE_Q_CMD_MAX;
2808     struct ecore_queue_sp_obj *q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
2809
2810     BLOGD(sc, DBG_SP, "fp=%d cid=%d got ramrod #%d state is %x type is %d\n",
2811           fp->index, cid, command, sc->state, rr_cqe->ramrod_cqe.ramrod_type);
2812
2813 #if 0
2814     /*
2815      * If cid is within VF range, replace the slowpath object with the
2816      * one corresponding to this VF
2817      */
2818     if ((cid >= BXE_FIRST_VF_CID) && (cid < BXE_FIRST_VF_CID + BXE_VF_CIDS)) {
2819         bxe_iov_set_queue_sp_obj(sc, cid, &q_obj);
2820     }
2821 #endif
2822
2823     switch (command) {
2824     case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
2825         BLOGD(sc, DBG_SP, "got UPDATE ramrod. CID %d\n", cid);
2826         drv_cmd = ECORE_Q_CMD_UPDATE;
2827         break;
2828
2829     case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
2830         BLOGD(sc, DBG_SP, "got MULTI[%d] setup ramrod\n", cid);
2831         drv_cmd = ECORE_Q_CMD_SETUP;
2832         break;
2833
2834     case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
2835         BLOGD(sc, DBG_SP, "got MULTI[%d] tx-only setup ramrod\n", cid);
2836         drv_cmd = ECORE_Q_CMD_SETUP_TX_ONLY;
2837         break;
2838
2839     case (RAMROD_CMD_ID_ETH_HALT):
2840         BLOGD(sc, DBG_SP, "got MULTI[%d] halt ramrod\n", cid);
2841         drv_cmd = ECORE_Q_CMD_HALT;
2842         break;
2843
2844     case (RAMROD_CMD_ID_ETH_TERMINATE):
2845         BLOGD(sc, DBG_SP, "got MULTI[%d] teminate ramrod\n", cid);
2846         drv_cmd = ECORE_Q_CMD_TERMINATE;
2847         break;
2848
2849     case (RAMROD_CMD_ID_ETH_EMPTY):
2850         BLOGD(sc, DBG_SP, "got MULTI[%d] empty ramrod\n", cid);
2851         drv_cmd = ECORE_Q_CMD_EMPTY;
2852         break;
2853
2854     default:
2855         BLOGD(sc, DBG_SP, "ERROR: unexpected MC reply (%d) on fp[%d]\n",
2856               command, fp->index);
2857         return;
2858     }
2859
2860     if ((drv_cmd != ECORE_Q_CMD_MAX) &&
2861         q_obj->complete_cmd(sc, q_obj, drv_cmd)) {
2862         /*
2863          * q_obj->complete_cmd() failure means that this was
2864          * an unexpected completion.
2865          *
2866          * In this case we don't want to increase the sc->spq_left
2867          * because apparently we haven't sent this command the first
2868          * place.
2869          */
2870         // bxe_panic(sc, ("Unexpected SP completion\n"));
2871         return;
2872     }
2873
2874 #if 0
2875     /* SRIOV: reschedule any 'in_progress' operations */
2876     bxe_iov_sp_event(sc, cid, TRUE);
2877 #endif
2878
2879     atomic_add_acq_long(&sc->cq_spq_left, 1);
2880
2881     BLOGD(sc, DBG_SP, "sc->cq_spq_left 0x%lx\n",
2882           atomic_load_acq_long(&sc->cq_spq_left));
2883
2884 #if 0
2885     if ((drv_cmd == ECORE_Q_CMD_UPDATE) && (IS_FCOE_FP(fp)) &&
2886         (!!bxe_test_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state))) {
2887         /*
2888          * If Queue update ramrod is completed for last Queue in AFEX VIF set
2889          * flow, then ACK MCP at the end. Mark pending ACK to MCP bit to
2890          * prevent case that both bits are cleared. At the end of load/unload
2891          * driver checks that sp_state is cleared and this order prevents
2892          * races.
2893          */
2894         bxe_set_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK, &sc->sp_state);
2895         wmb();
2896         bxe_clear_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state);
2897
2898         /* schedule the sp task as MCP ack is required */
2899         bxe_schedule_sp_task(sc);
2900     }
2901 #endif
2902 }
2903
2904 /*
2905  * The current mbuf is part of an aggregation. Move the mbuf into the TPA
2906  * aggregation queue, put an empty mbuf back onto the receive chain, and mark
2907  * the current aggregation queue as in-progress.
2908  */
2909 static void
2910 bxe_tpa_start(struct bxe_softc            *sc,
2911               struct bxe_fastpath         *fp,
2912               uint16_t                    queue,
2913               uint16_t                    cons,
2914               uint16_t                    prod,
2915               struct eth_fast_path_rx_cqe *cqe)
2916 {
2917     struct bxe_sw_rx_bd tmp_bd;
2918     struct bxe_sw_rx_bd *rx_buf;
2919     struct eth_rx_bd *rx_bd;
2920     int max_agg_queues;
2921     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
2922     uint16_t index;
2923
2924     BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA START "
2925                        "cons=%d prod=%d\n",
2926           fp->index, queue, cons, prod);
2927
2928     max_agg_queues = MAX_AGG_QS(sc);
2929
2930     KASSERT((queue < max_agg_queues),
2931             ("fp[%02d] invalid aggr queue (%d >= %d)!",
2932              fp->index, queue, max_agg_queues));
2933
2934     KASSERT((tpa_info->state == BXE_TPA_STATE_STOP),
2935             ("fp[%02d].tpa[%02d] starting aggr on queue not stopped!",
2936              fp->index, queue));
2937
2938     /* copy the existing mbuf and mapping from the TPA pool */
2939     tmp_bd = tpa_info->bd;
2940
2941     if (tmp_bd.m == NULL) {
2942         BLOGE(sc, "fp[%02d].tpa[%02d] mbuf not allocated!\n",
2943               fp->index, queue);
2944         /* XXX Error handling? */
2945         return;
2946     }
2947
2948     /* change the TPA queue to the start state */
2949     tpa_info->state            = BXE_TPA_STATE_START;
2950     tpa_info->placement_offset = cqe->placement_offset;
2951     tpa_info->parsing_flags    = le16toh(cqe->pars_flags.flags);
2952     tpa_info->vlan_tag         = le16toh(cqe->vlan_tag);
2953     tpa_info->len_on_bd        = le16toh(cqe->len_on_bd);
2954
2955     fp->rx_tpa_queue_used |= (1 << queue);
2956
2957     /*
2958      * If all the buffer descriptors are filled with mbufs then fill in
2959      * the current consumer index with a new BD. Else if a maximum Rx
2960      * buffer limit is imposed then fill in the next producer index.
2961      */
2962     index = (sc->max_rx_bufs != RX_BD_USABLE) ?
2963                 prod : cons;
2964
2965     /* move the received mbuf and mapping to TPA pool */
2966     tpa_info->bd = fp->rx_mbuf_chain[cons];
2967
2968     /* release any existing RX BD mbuf mappings */
2969     if (cons != index) {
2970         rx_buf = &fp->rx_mbuf_chain[cons];
2971
2972         if (rx_buf->m_map != NULL) {
2973             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
2974                             BUS_DMASYNC_POSTREAD);
2975             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
2976         }
2977
2978         /*
2979          * We get here when the maximum number of rx buffers is less than
2980          * RX_BD_USABLE. The mbuf is already saved above so it's OK to NULL
2981          * it out here without concern of a memory leak.
2982          */
2983         fp->rx_mbuf_chain[cons].m = NULL;
2984     }
2985
2986     /* update the Rx SW BD with the mbuf info from the TPA pool */
2987     fp->rx_mbuf_chain[index] = tmp_bd;
2988
2989     /* update the Rx BD with the empty mbuf phys address from the TPA pool */
2990     rx_bd = &fp->rx_chain[index];
2991     rx_bd->addr_hi = htole32(U64_HI(tpa_info->seg.ds_addr));
2992     rx_bd->addr_lo = htole32(U64_LO(tpa_info->seg.ds_addr));
2993 }
2994
2995 /*
2996  * When a TPA aggregation is completed, loop through the individual mbufs
2997  * of the aggregation, combining them into a single mbuf which will be sent
2998  * up the stack. Refill all freed SGEs with mbufs as we go along.
2999  */
3000 static int
3001 bxe_fill_frag_mbuf(struct bxe_softc          *sc,
3002                    struct bxe_fastpath       *fp,
3003                    struct bxe_sw_tpa_info    *tpa_info,
3004                    uint16_t                  queue,
3005                    uint16_t                  pages,
3006                    struct mbuf               *m,
3007                                struct eth_end_agg_rx_cqe *cqe,
3008                    uint16_t                  cqe_idx)
3009 {
3010     struct mbuf *m_frag;
3011     uint32_t frag_len, frag_size, i;
3012     uint16_t sge_idx;
3013     int rc = 0;
3014     int j;
3015
3016     frag_size = le16toh(cqe->pkt_len) - tpa_info->len_on_bd;
3017
3018     BLOGD(sc, DBG_LRO,
3019           "fp[%02d].tpa[%02d] TPA fill len_on_bd=%d frag_size=%d pages=%d\n",
3020           fp->index, queue, tpa_info->len_on_bd, frag_size, pages);
3021
3022     /* make sure the aggregated frame is not too big to handle */
3023     if (pages > 8 * PAGES_PER_SGE) {
3024         BLOGE(sc, "fp[%02d].sge[0x%04x] has too many pages (%d)! "
3025                   "pkt_len=%d len_on_bd=%d frag_size=%d\n",
3026               fp->index, cqe_idx, pages, le16toh(cqe->pkt_len),
3027               tpa_info->len_on_bd, frag_size);
3028         bxe_panic(sc, ("sge page count error\n"));
3029         return (EINVAL);
3030     }
3031
3032     /*
3033      * Scan through the scatter gather list pulling individual mbufs into a
3034      * single mbuf for the host stack.
3035      */
3036     for (i = 0, j = 0; i < pages; i += PAGES_PER_SGE, j++) {
3037         sge_idx = RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[j]));
3038
3039         /*
3040          * Firmware gives the indices of the SGE as if the ring is an array
3041          * (meaning that the "next" element will consume 2 indices).
3042          */
3043         frag_len = min(frag_size, (uint32_t)(SGE_PAGES));
3044
3045         BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA fill i=%d j=%d "
3046                            "sge_idx=%d frag_size=%d frag_len=%d\n",
3047               fp->index, queue, i, j, sge_idx, frag_size, frag_len);
3048
3049         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3050
3051         /* allocate a new mbuf for the SGE */
3052         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3053         if (rc) {
3054             /* Leave all remaining SGEs in the ring! */
3055             return (rc);
3056         }
3057
3058         /* update the fragment length */
3059         m_frag->m_len = frag_len;
3060
3061         /* concatenate the fragment to the head mbuf */
3062         m_cat(m, m_frag);
3063         fp->eth_q_stats.mbuf_alloc_sge--;
3064
3065         /* update the TPA mbuf size and remaining fragment size */
3066         m->m_pkthdr.len += frag_len;
3067         frag_size -= frag_len;
3068     }
3069
3070     BLOGD(sc, DBG_LRO,
3071           "fp[%02d].tpa[%02d] TPA fill done frag_size=%d\n",
3072           fp->index, queue, frag_size);
3073
3074     return (rc);
3075 }
3076
3077 static inline void
3078 bxe_clear_sge_mask_next_elems(struct bxe_fastpath *fp)
3079 {
3080     int i, j;
3081
3082     for (i = 1; i <= RX_SGE_NUM_PAGES; i++) {
3083         int idx = RX_SGE_TOTAL_PER_PAGE * i - 1;
3084
3085         for (j = 0; j < 2; j++) {
3086             BIT_VEC64_CLEAR_BIT(fp->sge_mask, idx);
3087             idx--;
3088         }
3089     }
3090 }
3091
3092 static inline void
3093 bxe_init_sge_ring_bit_mask(struct bxe_fastpath *fp)
3094 {
3095     /* set the mask to all 1's, it's faster to compare to 0 than to 0xf's */
3096     memset(fp->sge_mask, 0xff, sizeof(fp->sge_mask));
3097
3098     /*
3099      * Clear the two last indices in the page to 1. These are the indices that
3100      * correspond to the "next" element, hence will never be indicated and
3101      * should be removed from the calculations.
3102      */
3103     bxe_clear_sge_mask_next_elems(fp);
3104 }
3105
3106 static inline void
3107 bxe_update_last_max_sge(struct bxe_fastpath *fp,
3108                         uint16_t            idx)
3109 {
3110     uint16_t last_max = fp->last_max_sge;
3111
3112     if (SUB_S16(idx, last_max) > 0) {
3113         fp->last_max_sge = idx;
3114     }
3115 }
3116
3117 static inline void
3118 bxe_update_sge_prod(struct bxe_softc          *sc,
3119                     struct bxe_fastpath       *fp,
3120                     uint16_t                  sge_len,
3121                     struct eth_end_agg_rx_cqe *cqe)
3122 {
3123     uint16_t last_max, last_elem, first_elem;
3124     uint16_t delta = 0;
3125     uint16_t i;
3126
3127     if (!sge_len) {
3128         return;
3129     }
3130
3131     /* first mark all used pages */
3132     for (i = 0; i < sge_len; i++) {
3133         BIT_VEC64_CLEAR_BIT(fp->sge_mask,
3134                             RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[i])));
3135     }
3136
3137     BLOGD(sc, DBG_LRO,
3138           "fp[%02d] fp_cqe->sgl[%d] = %d\n",
3139           fp->index, sge_len - 1,
3140           le16toh(cqe->sgl_or_raw_data.sgl[sge_len - 1]));
3141
3142     /* assume that the last SGE index is the biggest */
3143     bxe_update_last_max_sge(fp,
3144                             le16toh(cqe->sgl_or_raw_data.sgl[sge_len - 1]));
3145
3146     last_max = RX_SGE(fp->last_max_sge);
3147     last_elem = last_max >> BIT_VEC64_ELEM_SHIFT;
3148     first_elem = RX_SGE(fp->rx_sge_prod) >> BIT_VEC64_ELEM_SHIFT;
3149
3150     /* if ring is not full */
3151     if (last_elem + 1 != first_elem) {
3152         last_elem++;
3153     }
3154
3155     /* now update the prod */
3156     for (i = first_elem; i != last_elem; i = RX_SGE_NEXT_MASK_ELEM(i)) {
3157         if (__predict_true(fp->sge_mask[i])) {
3158             break;
3159         }
3160
3161         fp->sge_mask[i] = BIT_VEC64_ELEM_ONE_MASK;
3162         delta += BIT_VEC64_ELEM_SZ;
3163     }
3164
3165     if (delta > 0) {
3166         fp->rx_sge_prod += delta;
3167         /* clear page-end entries */
3168         bxe_clear_sge_mask_next_elems(fp);
3169     }
3170
3171     BLOGD(sc, DBG_LRO,
3172           "fp[%02d] fp->last_max_sge=%d fp->rx_sge_prod=%d\n",
3173           fp->index, fp->last_max_sge, fp->rx_sge_prod);
3174 }
3175
3176 /*
3177  * The aggregation on the current TPA queue has completed. Pull the individual
3178  * mbuf fragments together into a single mbuf, perform all necessary checksum
3179  * calculations, and send the resuting mbuf to the stack.
3180  */
3181 static void
3182 bxe_tpa_stop(struct bxe_softc          *sc,
3183              struct bxe_fastpath       *fp,
3184              struct bxe_sw_tpa_info    *tpa_info,
3185              uint16_t                  queue,
3186              uint16_t                  pages,
3187                          struct eth_end_agg_rx_cqe *cqe,
3188              uint16_t                  cqe_idx)
3189 {
3190     struct ifnet *ifp = sc->ifnet;
3191     struct mbuf *m;
3192     int rc = 0;
3193
3194     BLOGD(sc, DBG_LRO,
3195           "fp[%02d].tpa[%02d] pad=%d pkt_len=%d pages=%d vlan=%d\n",
3196           fp->index, queue, tpa_info->placement_offset,
3197           le16toh(cqe->pkt_len), pages, tpa_info->vlan_tag);
3198
3199     m = tpa_info->bd.m;
3200
3201     /* allocate a replacement before modifying existing mbuf */
3202     rc = bxe_alloc_rx_tpa_mbuf(fp, queue);
3203     if (rc) {
3204         /* drop the frame and log an error */
3205         fp->eth_q_stats.rx_soft_errors++;
3206         goto bxe_tpa_stop_exit;
3207     }
3208
3209     /* we have a replacement, fixup the current mbuf */
3210     m_adj(m, tpa_info->placement_offset);
3211     m->m_pkthdr.len = m->m_len = tpa_info->len_on_bd;
3212
3213     /* mark the checksums valid (taken care of by the firmware) */
3214     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3215     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3216     m->m_pkthdr.csum_data = 0xffff;
3217     m->m_pkthdr.csum_flags |= (CSUM_IP_CHECKED |
3218                                CSUM_IP_VALID   |
3219                                CSUM_DATA_VALID |
3220                                CSUM_PSEUDO_HDR);
3221
3222     /* aggregate all of the SGEs into a single mbuf */
3223     rc = bxe_fill_frag_mbuf(sc, fp, tpa_info, queue, pages, m, cqe, cqe_idx);
3224     if (rc) {
3225         /* drop the packet and log an error */
3226         fp->eth_q_stats.rx_soft_errors++;
3227         m_freem(m);
3228     } else {
3229         if (tpa_info->parsing_flags & PARSING_FLAGS_VLAN) {
3230             m->m_pkthdr.ether_vtag = tpa_info->vlan_tag;
3231             m->m_flags |= M_VLANTAG;
3232         }
3233
3234         /* assign packet to this interface interface */
3235         m->m_pkthdr.rcvif = ifp;
3236
3237 #if __FreeBSD_version >= 800000
3238         /* specify what RSS queue was used for this flow */
3239         m->m_pkthdr.flowid = fp->index;
3240         m->m_flags |= M_FLOWID;
3241 #endif
3242
3243         ifp->if_ipackets++;
3244         fp->eth_q_stats.rx_tpa_pkts++;
3245
3246         /* pass the frame to the stack */
3247         (*ifp->if_input)(ifp, m);
3248     }
3249
3250     /* we passed an mbuf up the stack or dropped the frame */
3251     fp->eth_q_stats.mbuf_alloc_tpa--;
3252
3253 bxe_tpa_stop_exit:
3254
3255     fp->rx_tpa_info[queue].state = BXE_TPA_STATE_STOP;
3256     fp->rx_tpa_queue_used &= ~(1 << queue);
3257 }
3258
3259 static uint8_t
3260 bxe_rxeof(struct bxe_softc    *sc,
3261           struct bxe_fastpath *fp)
3262 {
3263     struct ifnet *ifp = sc->ifnet;
3264     uint16_t bd_cons, bd_prod, bd_prod_fw, comp_ring_cons;
3265     uint16_t hw_cq_cons, sw_cq_cons, sw_cq_prod;
3266     int rx_pkts = 0;
3267     int rc;
3268
3269     BXE_FP_RX_LOCK(fp);
3270
3271     /* CQ "next element" is of the size of the regular element */
3272     hw_cq_cons = le16toh(*fp->rx_cq_cons_sb);
3273     if ((hw_cq_cons & RCQ_USABLE_PER_PAGE) == RCQ_USABLE_PER_PAGE) {
3274         hw_cq_cons++;
3275     }
3276
3277     bd_cons = fp->rx_bd_cons;
3278     bd_prod = fp->rx_bd_prod;
3279     bd_prod_fw = bd_prod;
3280     sw_cq_cons = fp->rx_cq_cons;
3281     sw_cq_prod = fp->rx_cq_prod;
3282
3283     /*
3284      * Memory barrier necessary as speculative reads of the rx
3285      * buffer can be ahead of the index in the status block
3286      */
3287     rmb();
3288
3289     BLOGD(sc, DBG_RX,
3290           "fp[%02d] Rx START hw_cq_cons=%u sw_cq_cons=%u\n",
3291           fp->index, hw_cq_cons, sw_cq_cons);
3292
3293     while (sw_cq_cons != hw_cq_cons) {
3294         struct bxe_sw_rx_bd *rx_buf = NULL;
3295         union eth_rx_cqe *cqe;
3296         struct eth_fast_path_rx_cqe *cqe_fp;
3297         uint8_t cqe_fp_flags;
3298         enum eth_rx_cqe_type cqe_fp_type;
3299         uint16_t len, pad;
3300         struct mbuf *m = NULL;
3301
3302         comp_ring_cons = RCQ(sw_cq_cons);
3303         bd_prod = RX_BD(bd_prod);
3304         bd_cons = RX_BD(bd_cons);
3305
3306         cqe          = &fp->rcq_chain[comp_ring_cons];
3307         cqe_fp       = &cqe->fast_path_cqe;
3308         cqe_fp_flags = cqe_fp->type_error_flags;
3309         cqe_fp_type  = cqe_fp_flags & ETH_FAST_PATH_RX_CQE_TYPE;
3310
3311         BLOGD(sc, DBG_RX,
3312               "fp[%02d] Rx hw_cq_cons=%d hw_sw_cons=%d "
3313               "BD prod=%d cons=%d CQE type=0x%x err=0x%x "
3314               "status=0x%x rss_hash=0x%x vlan=0x%x len=%u\n",
3315               fp->index,
3316               hw_cq_cons,
3317               sw_cq_cons,
3318               bd_prod,
3319               bd_cons,
3320               CQE_TYPE(cqe_fp_flags),
3321               cqe_fp_flags,
3322               cqe_fp->status_flags,
3323               le32toh(cqe_fp->rss_hash_result),
3324               le16toh(cqe_fp->vlan_tag),
3325               le16toh(cqe_fp->pkt_len_or_gro_seg_len));
3326
3327         /* is this a slowpath msg? */
3328         if (__predict_false(CQE_TYPE_SLOW(cqe_fp_type))) {
3329             bxe_sp_event(sc, fp, cqe);
3330             goto next_cqe;
3331         }
3332
3333         rx_buf = &fp->rx_mbuf_chain[bd_cons];
3334
3335         if (!CQE_TYPE_FAST(cqe_fp_type)) {
3336             struct bxe_sw_tpa_info *tpa_info;
3337             uint16_t frag_size, pages;
3338             uint8_t queue;
3339
3340 #if 0
3341             /* sanity check */
3342             if (!fp->tpa_enable &&
3343                 (CQE_TYPE_START(cqe_fp_type) || CQE_TYPE_STOP(cqe_fp_type))) {
3344                 BLOGE(sc, "START/STOP packet while !tpa_enable type (0x%x)\n",
3345                       CQE_TYPE(cqe_fp_type));
3346             }
3347 #endif
3348
3349             if (CQE_TYPE_START(cqe_fp_type)) {
3350                 bxe_tpa_start(sc, fp, cqe_fp->queue_index,
3351                               bd_cons, bd_prod, cqe_fp);
3352                 m = NULL; /* packet not ready yet */
3353                 goto next_rx;
3354             }
3355
3356             KASSERT(CQE_TYPE_STOP(cqe_fp_type),
3357                     ("CQE type is not STOP! (0x%x)\n", cqe_fp_type));
3358
3359             queue = cqe->end_agg_cqe.queue_index;
3360             tpa_info = &fp->rx_tpa_info[queue];
3361
3362             BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA STOP\n",
3363                   fp->index, queue);
3364
3365             frag_size = (le16toh(cqe->end_agg_cqe.pkt_len) -
3366                          tpa_info->len_on_bd);
3367             pages = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3368
3369             bxe_tpa_stop(sc, fp, tpa_info, queue, pages,
3370                          &cqe->end_agg_cqe, comp_ring_cons);
3371
3372             bxe_update_sge_prod(sc, fp, pages, &cqe->end_agg_cqe);
3373
3374             goto next_cqe;
3375         }
3376
3377         /* non TPA */
3378
3379         /* is this an error packet? */
3380         if (__predict_false(cqe_fp_flags &
3381                             ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG)) {
3382             BLOGE(sc, "flags 0x%x rx packet %u\n", cqe_fp_flags, sw_cq_cons);
3383             fp->eth_q_stats.rx_soft_errors++;
3384             goto next_rx;
3385         }
3386
3387         len = le16toh(cqe_fp->pkt_len_or_gro_seg_len);
3388         pad = cqe_fp->placement_offset;
3389
3390         m = rx_buf->m;
3391
3392         if (__predict_false(m == NULL)) {
3393             BLOGE(sc, "No mbuf in rx chain descriptor %d for fp[%02d]\n",
3394                   bd_cons, fp->index);
3395             goto next_rx;
3396         }
3397
3398         /* XXX double copy if packet length under a threshold */
3399
3400         /*
3401          * If all the buffer descriptors are filled with mbufs then fill in
3402          * the current consumer index with a new BD. Else if a maximum Rx
3403          * buffer limit is imposed then fill in the next producer index.
3404          */
3405         rc = bxe_alloc_rx_bd_mbuf(fp, bd_cons,
3406                                   (sc->max_rx_bufs != RX_BD_USABLE) ?
3407                                       bd_prod : bd_cons);
3408         if (rc != 0) {
3409             BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
3410                   fp->index, rc);
3411             fp->eth_q_stats.rx_soft_errors++;
3412
3413             if (sc->max_rx_bufs != RX_BD_USABLE) {
3414                 /* copy this consumer index to the producer index */
3415                 memcpy(&fp->rx_mbuf_chain[bd_prod], rx_buf,
3416                        sizeof(struct bxe_sw_rx_bd));
3417                 memset(rx_buf, 0, sizeof(struct bxe_sw_rx_bd));
3418             }
3419
3420             goto next_rx;
3421         }
3422
3423         /* current mbuf was detached from the bd */
3424         fp->eth_q_stats.mbuf_alloc_rx--;
3425
3426         /* we allocated a replacement mbuf, fixup the current one */
3427         m_adj(m, pad);
3428         m->m_pkthdr.len = m->m_len = len;
3429
3430         /* assign packet to this interface interface */
3431         m->m_pkthdr.rcvif = ifp;
3432
3433         /* assume no hardware checksum has complated */
3434         m->m_pkthdr.csum_flags = 0;
3435
3436         /* validate checksum if offload enabled */
3437         if (ifp->if_capenable & IFCAP_RXCSUM) {
3438             /* check for a valid IP frame */
3439             if (!(cqe->fast_path_cqe.status_flags &
3440                   ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG)) {
3441                 m->m_pkthdr.csum_flags |= CSUM_IP_CHECKED;
3442                 if (__predict_false(cqe_fp_flags &
3443                                     ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG)) {
3444                     fp->eth_q_stats.rx_hw_csum_errors++;
3445                 } else {
3446                     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3447                     m->m_pkthdr.csum_flags |= CSUM_IP_VALID;
3448                 }
3449             }
3450
3451             /* check for a valid TCP/UDP frame */
3452             if (!(cqe->fast_path_cqe.status_flags &
3453                   ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG)) {
3454                 if (__predict_false(cqe_fp_flags &
3455                                     ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG)) {
3456                     fp->eth_q_stats.rx_hw_csum_errors++;
3457                 } else {
3458                     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3459                     m->m_pkthdr.csum_data = 0xFFFF;
3460                     m->m_pkthdr.csum_flags |= (CSUM_DATA_VALID |
3461                                                CSUM_PSEUDO_HDR);
3462                 }
3463             }
3464         }
3465
3466         /* if there is a VLAN tag then flag that info */
3467         if (cqe->fast_path_cqe.pars_flags.flags & PARSING_FLAGS_VLAN) {
3468             m->m_pkthdr.ether_vtag = cqe->fast_path_cqe.vlan_tag;
3469             m->m_flags |= M_VLANTAG;
3470         }
3471
3472 #if __FreeBSD_version >= 800000
3473         /* specify what RSS queue was used for this flow */
3474         m->m_pkthdr.flowid = fp->index;
3475         m->m_flags |= M_FLOWID;
3476 #endif
3477
3478 next_rx:
3479
3480         bd_cons    = RX_BD_NEXT(bd_cons);
3481         bd_prod    = RX_BD_NEXT(bd_prod);
3482         bd_prod_fw = RX_BD_NEXT(bd_prod_fw);
3483
3484         /* pass the frame to the stack */
3485         if (__predict_true(m != NULL)) {
3486             ifp->if_ipackets++;
3487             rx_pkts++;
3488             (*ifp->if_input)(ifp, m);
3489         }
3490
3491 next_cqe:
3492
3493         sw_cq_prod = RCQ_NEXT(sw_cq_prod);
3494         sw_cq_cons = RCQ_NEXT(sw_cq_cons);
3495
3496         /* limit spinning on the queue */
3497         if (rx_pkts == sc->rx_budget) {
3498             fp->eth_q_stats.rx_budget_reached++;
3499             break;
3500         }
3501     } /* while work to do */
3502
3503     fp->rx_bd_cons = bd_cons;
3504     fp->rx_bd_prod = bd_prod_fw;
3505     fp->rx_cq_cons = sw_cq_cons;
3506     fp->rx_cq_prod = sw_cq_prod;
3507
3508     /* Update producers */
3509     bxe_update_rx_prod(sc, fp, bd_prod_fw, sw_cq_prod, fp->rx_sge_prod);
3510
3511     fp->eth_q_stats.rx_pkts += rx_pkts;
3512     fp->eth_q_stats.rx_calls++;
3513
3514     BXE_FP_RX_UNLOCK(fp);
3515
3516     return (sw_cq_cons != hw_cq_cons);
3517 }
3518
3519 static uint16_t
3520 bxe_free_tx_pkt(struct bxe_softc    *sc,
3521                 struct bxe_fastpath *fp,
3522                 uint16_t            idx)
3523 {
3524     struct bxe_sw_tx_bd *tx_buf = &fp->tx_mbuf_chain[idx];
3525     struct eth_tx_start_bd *tx_start_bd;
3526     uint16_t bd_idx = TX_BD(tx_buf->first_bd);
3527     uint16_t new_cons;
3528     int nbd;
3529
3530     /* unmap the mbuf from non-paged memory */
3531     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
3532
3533     tx_start_bd = &fp->tx_chain[bd_idx].start_bd;
3534     nbd = le16toh(tx_start_bd->nbd) - 1;
3535
3536 #if 0
3537     if ((nbd - 1) > (MAX_MBUF_FRAGS + 2)) {
3538         bxe_panic(sc, ("BAD nbd!\n"));
3539     }
3540 #endif
3541
3542     new_cons = (tx_buf->first_bd + nbd);
3543
3544 #if 0
3545     struct eth_tx_bd *tx_data_bd;
3546
3547     /*
3548      * The following code doesn't do anything but is left here
3549      * for clarity on what the new value of new_cons skipped.
3550      */
3551
3552     /* get the next bd */
3553     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3554
3555     /* skip the parse bd */
3556     --nbd;
3557     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3558
3559     /* skip the TSO split header bd since they have no mapping */
3560     if (tx_buf->flags & BXE_TSO_SPLIT_BD) {
3561         --nbd;
3562         bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3563     }
3564
3565     /* now free frags */
3566     while (nbd > 0) {
3567         tx_data_bd = &fp->tx_chain[bd_idx].reg_bd;
3568         if (--nbd) {
3569             bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3570         }
3571     }
3572 #endif
3573
3574     /* free the mbuf */
3575     if (__predict_true(tx_buf->m != NULL)) {
3576         m_freem(tx_buf->m);
3577         fp->eth_q_stats.mbuf_alloc_tx--;
3578     } else {
3579         fp->eth_q_stats.tx_chain_lost_mbuf++;
3580     }
3581
3582     tx_buf->m = NULL;
3583     tx_buf->first_bd = 0;
3584
3585     return (new_cons);
3586 }
3587
3588 /* transmit timeout watchdog */
3589 static int
3590 bxe_watchdog(struct bxe_softc    *sc,
3591              struct bxe_fastpath *fp)
3592 {
3593     BXE_FP_TX_LOCK(fp);
3594
3595     if ((fp->watchdog_timer == 0) || (--fp->watchdog_timer)) {
3596         BXE_FP_TX_UNLOCK(fp);
3597         return (0);
3598     }
3599
3600     BLOGE(sc, "TX watchdog timeout on fp[%02d], resetting!\n", fp->index);
3601
3602     BXE_FP_TX_UNLOCK(fp);
3603
3604     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
3605     taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
3606
3607     return (-1);
3608 }
3609
3610 /* processes transmit completions */
3611 static uint8_t
3612 bxe_txeof(struct bxe_softc    *sc,
3613           struct bxe_fastpath *fp)
3614 {
3615     struct ifnet *ifp = sc->ifnet;
3616     uint16_t bd_cons, hw_cons, sw_cons, pkt_cons;
3617     uint16_t tx_bd_avail;
3618
3619     BXE_FP_TX_LOCK_ASSERT(fp);
3620
3621     bd_cons = fp->tx_bd_cons;
3622     hw_cons = le16toh(*fp->tx_cons_sb);
3623     sw_cons = fp->tx_pkt_cons;
3624
3625     while (sw_cons != hw_cons) {
3626         pkt_cons = TX_BD(sw_cons);
3627
3628         BLOGD(sc, DBG_TX,
3629               "TX: fp[%d]: hw_cons=%u sw_cons=%u pkt_cons=%u\n",
3630               fp->index, hw_cons, sw_cons, pkt_cons);
3631
3632         bd_cons = bxe_free_tx_pkt(sc, fp, pkt_cons);
3633
3634         sw_cons++;
3635     }
3636
3637     fp->tx_pkt_cons = sw_cons;
3638     fp->tx_bd_cons  = bd_cons;
3639
3640     BLOGD(sc, DBG_TX,
3641           "TX done: fp[%d]: hw_cons=%u sw_cons=%u sw_prod=%u\n",
3642           fp->index, hw_cons, fp->tx_pkt_cons, fp->tx_pkt_prod);
3643
3644     mb();
3645
3646     tx_bd_avail = bxe_tx_avail(sc, fp);
3647
3648     if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
3649         ifp->if_drv_flags |= IFF_DRV_OACTIVE;
3650     } else {
3651         ifp->if_drv_flags &= ~IFF_DRV_OACTIVE;
3652     }
3653
3654     if (fp->tx_pkt_prod != fp->tx_pkt_cons) {
3655         /* reset the watchdog timer if there are pending transmits */
3656         fp->watchdog_timer = BXE_TX_TIMEOUT;
3657         return (TRUE);
3658     } else {
3659         /* clear watchdog when there are no pending transmits */
3660         fp->watchdog_timer = 0;
3661         return (FALSE);
3662     }
3663 }
3664
3665 static void
3666 bxe_drain_tx_queues(struct bxe_softc *sc)
3667 {
3668     struct bxe_fastpath *fp;
3669     int i, count;
3670
3671     /* wait until all TX fastpath tasks have completed */
3672     for (i = 0; i < sc->num_queues; i++) {
3673         fp = &sc->fp[i];
3674
3675         count = 1000;
3676
3677         while (bxe_has_tx_work(fp)) {
3678
3679             BXE_FP_TX_LOCK(fp);
3680             bxe_txeof(sc, fp);
3681             BXE_FP_TX_UNLOCK(fp);
3682
3683             if (count == 0) {
3684                 BLOGE(sc, "Timeout waiting for fp[%d] "
3685                           "transmits to complete!\n", i);
3686                 bxe_panic(sc, ("tx drain failure\n"));
3687                 return;
3688             }
3689
3690             count--;
3691             DELAY(1000);
3692             rmb();
3693         }
3694     }
3695
3696     return;
3697 }
3698
3699 static int
3700 bxe_del_all_macs(struct bxe_softc          *sc,
3701                  struct ecore_vlan_mac_obj *mac_obj,
3702                  int                       mac_type,
3703                  uint8_t                   wait_for_comp)
3704 {
3705     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
3706     int rc;
3707
3708     /* wait for completion of requested */
3709     if (wait_for_comp) {
3710         bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
3711     }
3712
3713     /* Set the mac type of addresses we want to clear */
3714     bxe_set_bit(mac_type, &vlan_mac_flags);
3715
3716     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags, &ramrod_flags);
3717     if (rc < 0) {
3718         BLOGE(sc, "Failed to delete MACs (%d)\n", rc);
3719     }
3720
3721     return (rc);
3722 }
3723
3724 static int
3725 bxe_fill_accept_flags(struct bxe_softc *sc,
3726                       uint32_t         rx_mode,
3727                       unsigned long    *rx_accept_flags,
3728                       unsigned long    *tx_accept_flags)
3729 {
3730     /* Clear the flags first */
3731     *rx_accept_flags = 0;
3732     *tx_accept_flags = 0;
3733
3734     switch (rx_mode) {
3735     case BXE_RX_MODE_NONE:
3736         /*
3737          * 'drop all' supersedes any accept flags that may have been
3738          * passed to the function.
3739          */
3740         break;
3741
3742     case BXE_RX_MODE_NORMAL:
3743         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3744         bxe_set_bit(ECORE_ACCEPT_MULTICAST, rx_accept_flags);
3745         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3746
3747         /* internal switching mode */
3748         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3749         bxe_set_bit(ECORE_ACCEPT_MULTICAST, tx_accept_flags);
3750         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3751
3752         break;
3753
3754     case BXE_RX_MODE_ALLMULTI:
3755         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3756         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3757         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3758
3759         /* internal switching mode */
3760         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3761         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3762         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3763
3764         break;
3765
3766     case BXE_RX_MODE_PROMISC:
3767         /*
3768          * According to deffinition of SI mode, iface in promisc mode
3769          * should receive matched and unmatched (in resolution of port)
3770          * unicast packets.
3771          */
3772         bxe_set_bit(ECORE_ACCEPT_UNMATCHED, rx_accept_flags);
3773         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3774         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3775         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3776
3777         /* internal switching mode */
3778         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3779         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3780
3781         if (IS_MF_SI(sc)) {
3782             bxe_set_bit(ECORE_ACCEPT_ALL_UNICAST, tx_accept_flags);
3783         } else {
3784             bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3785         }
3786
3787         break;
3788
3789     default:
3790         BLOGE(sc, "Unknown rx_mode (%d)\n", rx_mode);
3791         return (-1);
3792     }
3793
3794     /* Set ACCEPT_ANY_VLAN as we do not enable filtering by VLAN */
3795     if (rx_mode != BXE_RX_MODE_NONE) {
3796         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, rx_accept_flags);
3797         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, tx_accept_flags);
3798     }
3799
3800     return (0);
3801 }
3802
3803 static int
3804 bxe_set_q_rx_mode(struct bxe_softc *sc,
3805                   uint8_t          cl_id,
3806                   unsigned long    rx_mode_flags,
3807                   unsigned long    rx_accept_flags,
3808                   unsigned long    tx_accept_flags,
3809                   unsigned long    ramrod_flags)
3810 {
3811     struct ecore_rx_mode_ramrod_params ramrod_param;
3812     int rc;
3813
3814     memset(&ramrod_param, 0, sizeof(ramrod_param));
3815
3816     /* Prepare ramrod parameters */
3817     ramrod_param.cid = 0;
3818     ramrod_param.cl_id = cl_id;
3819     ramrod_param.rx_mode_obj = &sc->rx_mode_obj;
3820     ramrod_param.func_id = SC_FUNC(sc);
3821
3822     ramrod_param.pstate = &sc->sp_state;
3823     ramrod_param.state = ECORE_FILTER_RX_MODE_PENDING;
3824
3825     ramrod_param.rdata = BXE_SP(sc, rx_mode_rdata);
3826     ramrod_param.rdata_mapping = BXE_SP_MAPPING(sc, rx_mode_rdata);
3827
3828     bxe_set_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
3829
3830     ramrod_param.ramrod_flags = ramrod_flags;
3831     ramrod_param.rx_mode_flags = rx_mode_flags;
3832
3833     ramrod_param.rx_accept_flags = rx_accept_flags;
3834     ramrod_param.tx_accept_flags = tx_accept_flags;
3835
3836     rc = ecore_config_rx_mode(sc, &ramrod_param);
3837     if (rc < 0) {
3838         BLOGE(sc, "Set rx_mode %d failed\n", sc->rx_mode);
3839         return (rc);
3840     }
3841
3842     return (0);
3843 }
3844
3845 static int
3846 bxe_set_storm_rx_mode(struct bxe_softc *sc)
3847 {
3848     unsigned long rx_mode_flags = 0, ramrod_flags = 0;
3849     unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
3850     int rc;
3851
3852     rc = bxe_fill_accept_flags(sc, sc->rx_mode, &rx_accept_flags,
3853                                &tx_accept_flags);
3854     if (rc) {
3855         return (rc);
3856     }
3857
3858     bxe_set_bit(RAMROD_RX, &ramrod_flags);
3859     bxe_set_bit(RAMROD_TX, &ramrod_flags);
3860
3861     /* XXX ensure all fastpath have same cl_id and/or move it to bxe_softc */
3862     return (bxe_set_q_rx_mode(sc, sc->fp[0].cl_id, rx_mode_flags,
3863                               rx_accept_flags, tx_accept_flags,
3864                               ramrod_flags));
3865 }
3866
3867 /* returns the "mcp load_code" according to global load_count array */
3868 static int
3869 bxe_nic_load_no_mcp(struct bxe_softc *sc)
3870 {
3871     int path = SC_PATH(sc);
3872     int port = SC_PORT(sc);
3873
3874     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3875           path, load_count[path][0], load_count[path][1],
3876           load_count[path][2]);
3877     load_count[path][0]++;
3878     load_count[path][1 + port]++;
3879     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3880           path, load_count[path][0], load_count[path][1],
3881           load_count[path][2]);
3882     if (load_count[path][0] == 1) {
3883         return (FW_MSG_CODE_DRV_LOAD_COMMON);
3884     } else if (load_count[path][1 + port] == 1) {
3885         return (FW_MSG_CODE_DRV_LOAD_PORT);
3886     } else {
3887         return (FW_MSG_CODE_DRV_LOAD_FUNCTION);
3888     }
3889 }
3890
3891 /* returns the "mcp load_code" according to global load_count array */
3892 static int
3893 bxe_nic_unload_no_mcp(struct bxe_softc *sc)
3894 {
3895     int port = SC_PORT(sc);
3896     int path = SC_PATH(sc);
3897
3898     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3899           path, load_count[path][0], load_count[path][1],
3900           load_count[path][2]);
3901     load_count[path][0]--;
3902     load_count[path][1 + port]--;
3903     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3904           path, load_count[path][0], load_count[path][1],
3905           load_count[path][2]);
3906     if (load_count[path][0] == 0) {
3907         return (FW_MSG_CODE_DRV_UNLOAD_COMMON);
3908     } else if (load_count[path][1 + port] == 0) {
3909         return (FW_MSG_CODE_DRV_UNLOAD_PORT);
3910     } else {
3911         return (FW_MSG_CODE_DRV_UNLOAD_FUNCTION);
3912     }
3913 }
3914
3915 /* request unload mode from the MCP: COMMON, PORT or FUNCTION */
3916 static uint32_t
3917 bxe_send_unload_req(struct bxe_softc *sc,
3918                     int              unload_mode)
3919 {
3920     uint32_t reset_code = 0;
3921 #if 0
3922     int port = SC_PORT(sc);
3923     int path = SC_PATH(sc);
3924 #endif
3925
3926     /* Select the UNLOAD request mode */
3927     if (unload_mode == UNLOAD_NORMAL) {
3928         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
3929     }
3930 #if 0
3931     else if (sc->flags & BXE_NO_WOL_FLAG) {
3932         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP;
3933     } else if (sc->wol) {
3934         uint32_t emac_base = port ? GRCBASE_EMAC1 : GRCBASE_EMAC0;
3935         uint8_t *mac_addr = sc->dev->dev_addr;
3936         uint32_t val;
3937         uint16_t pmc;
3938
3939         /*
3940          * The mac address is written to entries 1-4 to
3941          * preserve entry 0 which is used by the PMF
3942          */
3943         uint8_t entry = (SC_VN(sc) + 1)*8;
3944
3945         val = (mac_addr[0] << 8) | mac_addr[1];
3946         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry, val);
3947
3948         val = (mac_addr[2] << 24) | (mac_addr[3] << 16) |
3949               (mac_addr[4] << 8) | mac_addr[5];
3950         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry + 4, val);
3951
3952         /* Enable the PME and clear the status */
3953         pmc = pci_read_config(sc->dev,
3954                               (sc->devinfo.pcie_pm_cap_reg +
3955                                PCIR_POWER_STATUS),
3956                               2);
3957         pmc |= PCIM_PSTAT_PMEENABLE | PCIM_PSTAT_PME;
3958         pci_write_config(sc->dev,
3959                          (sc->devinfo.pcie_pm_cap_reg +
3960                           PCIR_POWER_STATUS),
3961                          pmc, 4);
3962
3963         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_EN;
3964     }
3965 #endif
3966     else {
3967         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
3968     }
3969
3970     /* Send the request to the MCP */
3971     if (!BXE_NOMCP(sc)) {
3972         reset_code = bxe_fw_command(sc, reset_code, 0);
3973     } else {
3974         reset_code = bxe_nic_unload_no_mcp(sc);
3975     }
3976
3977     return (reset_code);
3978 }
3979
3980 /* send UNLOAD_DONE command to the MCP */
3981 static void
3982 bxe_send_unload_done(struct bxe_softc *sc,
3983                      uint8_t          keep_link)
3984 {
3985     uint32_t reset_param =
3986         keep_link ? DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET : 0;
3987
3988     /* Report UNLOAD_DONE to MCP */
3989     if (!BXE_NOMCP(sc)) {
3990         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, reset_param);
3991     }
3992 }
3993
3994 static int
3995 bxe_func_wait_started(struct bxe_softc *sc)
3996 {
3997     int tout = 50;
3998
3999     if (!sc->port.pmf) {
4000         return (0);
4001     }
4002
4003     /*
4004      * (assumption: No Attention from MCP at this stage)
4005      * PMF probably in the middle of TX disable/enable transaction
4006      * 1. Sync IRS for default SB
4007      * 2. Sync SP queue - this guarantees us that attention handling started
4008      * 3. Wait, that TX disable/enable transaction completes
4009      *
4010      * 1+2 guarantee that if DCBX attention was scheduled it already changed
4011      * pending bit of transaction from STARTED-->TX_STOPPED, if we already
4012      * received completion for the transaction the state is TX_STOPPED.
4013      * State will return to STARTED after completion of TX_STOPPED-->STARTED
4014      * transaction.
4015      */
4016
4017     /* XXX make sure default SB ISR is done */
4018     /* need a way to synchronize an irq (intr_mtx?) */
4019
4020     /* XXX flush any work queues */
4021
4022     while (ecore_func_get_state(sc, &sc->func_obj) !=
4023            ECORE_F_STATE_STARTED && tout--) {
4024         DELAY(20000);
4025     }
4026
4027     if (ecore_func_get_state(sc, &sc->func_obj) != ECORE_F_STATE_STARTED) {
4028         /*
4029          * Failed to complete the transaction in a "good way"
4030          * Force both transactions with CLR bit.
4031          */
4032         struct ecore_func_state_params func_params = { NULL };
4033
4034         BLOGE(sc, "Unexpected function state! "
4035                   "Forcing STARTED-->TX_STOPPED-->STARTED\n");
4036
4037         func_params.f_obj = &sc->func_obj;
4038         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4039
4040         /* STARTED-->TX_STOPPED */
4041         func_params.cmd = ECORE_F_CMD_TX_STOP;
4042         ecore_func_state_change(sc, &func_params);
4043
4044         /* TX_STOPPED-->STARTED */
4045         func_params.cmd = ECORE_F_CMD_TX_START;
4046         return (ecore_func_state_change(sc, &func_params));
4047     }
4048
4049     return (0);
4050 }
4051
4052 static int
4053 bxe_stop_queue(struct bxe_softc *sc,
4054                int              index)
4055 {
4056     struct bxe_fastpath *fp = &sc->fp[index];
4057     struct ecore_queue_state_params q_params = { NULL };
4058     int rc;
4059
4060     BLOGD(sc, DBG_LOAD, "stopping queue %d cid %d\n", index, fp->index);
4061
4062     q_params.q_obj = &sc->sp_objs[fp->index].q_obj;
4063     /* We want to wait for completion in this context */
4064     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
4065
4066     /* Stop the primary connection: */
4067
4068     /* ...halt the connection */
4069     q_params.cmd = ECORE_Q_CMD_HALT;
4070     rc = ecore_queue_state_change(sc, &q_params);
4071     if (rc) {
4072         return (rc);
4073     }
4074
4075     /* ...terminate the connection */
4076     q_params.cmd = ECORE_Q_CMD_TERMINATE;
4077     memset(&q_params.params.terminate, 0, sizeof(q_params.params.terminate));
4078     q_params.params.terminate.cid_index = FIRST_TX_COS_INDEX;
4079     rc = ecore_queue_state_change(sc, &q_params);
4080     if (rc) {
4081         return (rc);
4082     }
4083
4084     /* ...delete cfc entry */
4085     q_params.cmd = ECORE_Q_CMD_CFC_DEL;
4086     memset(&q_params.params.cfc_del, 0, sizeof(q_params.params.cfc_del));
4087     q_params.params.cfc_del.cid_index = FIRST_TX_COS_INDEX;
4088     return (ecore_queue_state_change(sc, &q_params));
4089 }
4090
4091 /* wait for the outstanding SP commands */
4092 static inline uint8_t
4093 bxe_wait_sp_comp(struct bxe_softc *sc,
4094                  unsigned long    mask)
4095 {
4096     unsigned long tmp;
4097     int tout = 5000; /* wait for 5 secs tops */
4098
4099     while (tout--) {
4100         mb();
4101         if (!(atomic_load_acq_long(&sc->sp_state) & mask)) {
4102             return (TRUE);
4103         }
4104
4105         DELAY(1000);
4106     }
4107
4108     mb();
4109
4110     tmp = atomic_load_acq_long(&sc->sp_state);
4111     if (tmp & mask) {
4112         BLOGE(sc, "Filtering completion timed out: "
4113                   "sp_state 0x%lx, mask 0x%lx\n",
4114               tmp, mask);
4115         return (FALSE);
4116     }
4117
4118     return (FALSE);
4119 }
4120
4121 static int
4122 bxe_func_stop(struct bxe_softc *sc)
4123 {
4124     struct ecore_func_state_params func_params = { NULL };
4125     int rc;
4126
4127     /* prepare parameters for function state transitions */
4128     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4129     func_params.f_obj = &sc->func_obj;
4130     func_params.cmd = ECORE_F_CMD_STOP;
4131
4132     /*
4133      * Try to stop the function the 'good way'. If it fails (in case
4134      * of a parity error during bxe_chip_cleanup()) and we are
4135      * not in a debug mode, perform a state transaction in order to
4136      * enable further HW_RESET transaction.
4137      */
4138     rc = ecore_func_state_change(sc, &func_params);
4139     if (rc) {
4140         BLOGE(sc, "FUNC_STOP ramrod failed. "
4141                   "Running a dry transaction\n");
4142         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4143         return (ecore_func_state_change(sc, &func_params));
4144     }
4145
4146     return (0);
4147 }
4148
4149 static int
4150 bxe_reset_hw(struct bxe_softc *sc,
4151              uint32_t         load_code)
4152 {
4153     struct ecore_func_state_params func_params = { NULL };
4154
4155     /* Prepare parameters for function state transitions */
4156     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4157
4158     func_params.f_obj = &sc->func_obj;
4159     func_params.cmd = ECORE_F_CMD_HW_RESET;
4160
4161     func_params.params.hw_init.load_phase = load_code;
4162
4163     return (ecore_func_state_change(sc, &func_params));
4164 }
4165
4166 static void
4167 bxe_int_disable_sync(struct bxe_softc *sc,
4168                      int              disable_hw)
4169 {
4170     if (disable_hw) {
4171         /* prevent the HW from sending interrupts */
4172         bxe_int_disable(sc);
4173     }
4174
4175     /* XXX need a way to synchronize ALL irqs (intr_mtx?) */
4176     /* make sure all ISRs are done */
4177
4178     /* XXX make sure sp_task is not running */
4179     /* cancel and flush work queues */
4180 }
4181
4182 static void
4183 bxe_chip_cleanup(struct bxe_softc *sc,
4184                  uint32_t         unload_mode,
4185                  uint8_t          keep_link)
4186 {
4187     int port = SC_PORT(sc);
4188     struct ecore_mcast_ramrod_params rparam = { NULL };
4189     uint32_t reset_code;
4190     int i, rc = 0;
4191
4192     bxe_drain_tx_queues(sc);
4193
4194     /* give HW time to discard old tx messages */
4195     DELAY(1000);
4196
4197     /* Clean all ETH MACs */
4198     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_ETH_MAC, FALSE);
4199     if (rc < 0) {
4200         BLOGE(sc, "Failed to delete all ETH MACs (%d)\n", rc);
4201     }
4202
4203     /* Clean up UC list  */
4204     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_UC_LIST_MAC, TRUE);
4205     if (rc < 0) {
4206         BLOGE(sc, "Failed to delete UC MACs list (%d)\n", rc);
4207     }
4208
4209     /* Disable LLH */
4210     if (!CHIP_IS_E1(sc)) {
4211         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
4212     }
4213
4214     /* Set "drop all" to stop Rx */
4215
4216     /*
4217      * We need to take the BXE_MCAST_LOCK() here in order to prevent
4218      * a race between the completion code and this code.
4219      */
4220     BXE_MCAST_LOCK(sc);
4221
4222     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
4223         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
4224     } else {
4225         bxe_set_storm_rx_mode(sc);
4226     }
4227
4228     /* Clean up multicast configuration */
4229     rparam.mcast_obj = &sc->mcast_obj;
4230     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4231     if (rc < 0) {
4232         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4233     }
4234
4235     BXE_MCAST_UNLOCK(sc);
4236
4237     // XXX bxe_iov_chip_cleanup(sc);
4238
4239     /*
4240      * Send the UNLOAD_REQUEST to the MCP. This will return if
4241      * this function should perform FUNCTION, PORT, or COMMON HW
4242      * reset.
4243      */
4244     reset_code = bxe_send_unload_req(sc, unload_mode);
4245
4246     /*
4247      * (assumption: No Attention from MCP at this stage)
4248      * PMF probably in the middle of TX disable/enable transaction
4249      */
4250     rc = bxe_func_wait_started(sc);
4251     if (rc) {
4252         BLOGE(sc, "bxe_func_wait_started failed\n");
4253     }
4254
4255     /*
4256      * Close multi and leading connections
4257      * Completions for ramrods are collected in a synchronous way
4258      */
4259     for (i = 0; i < sc->num_queues; i++) {
4260         if (bxe_stop_queue(sc, i)) {
4261             goto unload_error;
4262         }
4263     }
4264
4265     /*
4266      * If SP settings didn't get completed so far - something
4267      * very wrong has happen.
4268      */
4269     if (!bxe_wait_sp_comp(sc, ~0x0UL)) {
4270         BLOGE(sc, "Common slow path ramrods got stuck!\n");
4271     }
4272
4273 unload_error:
4274
4275     rc = bxe_func_stop(sc);
4276     if (rc) {
4277         BLOGE(sc, "Function stop failed!\n");
4278     }
4279
4280     /* disable HW interrupts */
4281     bxe_int_disable_sync(sc, TRUE);
4282
4283     /* detach interrupts */
4284     bxe_interrupt_detach(sc);
4285
4286     /* Reset the chip */
4287     rc = bxe_reset_hw(sc, reset_code);
4288     if (rc) {
4289         BLOGE(sc, "Hardware reset failed\n");
4290     }
4291
4292     /* Report UNLOAD_DONE to MCP */
4293     bxe_send_unload_done(sc, keep_link);
4294 }
4295
4296 static void
4297 bxe_disable_close_the_gate(struct bxe_softc *sc)
4298 {
4299     uint32_t val;
4300     int port = SC_PORT(sc);
4301
4302     BLOGD(sc, DBG_LOAD,
4303           "Disabling 'close the gates'\n");
4304
4305     if (CHIP_IS_E1(sc)) {
4306         uint32_t addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
4307                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
4308         val = REG_RD(sc, addr);
4309         val &= ~(0x300);
4310         REG_WR(sc, addr, val);
4311     } else {
4312         val = REG_RD(sc, MISC_REG_AEU_GENERAL_MASK);
4313         val &= ~(MISC_AEU_GENERAL_MASK_REG_AEU_PXP_CLOSE_MASK |
4314                  MISC_AEU_GENERAL_MASK_REG_AEU_NIG_CLOSE_MASK);
4315         REG_WR(sc, MISC_REG_AEU_GENERAL_MASK, val);
4316     }
4317 }
4318
4319 /*
4320  * Cleans the object that have internal lists without sending
4321  * ramrods. Should be run when interrutps are disabled.
4322  */
4323 static void
4324 bxe_squeeze_objects(struct bxe_softc *sc)
4325 {
4326     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
4327     struct ecore_mcast_ramrod_params rparam = { NULL };
4328     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
4329     int rc;
4330
4331     /* Cleanup MACs' object first... */
4332
4333     /* Wait for completion of requested */
4334     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
4335     /* Perform a dry cleanup */
4336     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &ramrod_flags);
4337
4338     /* Clean ETH primary MAC */
4339     bxe_set_bit(ECORE_ETH_MAC, &vlan_mac_flags);
4340     rc = mac_obj->delete_all(sc, &sc->sp_objs->mac_obj, &vlan_mac_flags,
4341                              &ramrod_flags);
4342     if (rc != 0) {
4343         BLOGE(sc, "Failed to clean ETH MACs (%d)\n", rc);
4344     }
4345
4346     /* Cleanup UC list */
4347     vlan_mac_flags = 0;
4348     bxe_set_bit(ECORE_UC_LIST_MAC, &vlan_mac_flags);
4349     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags,
4350                              &ramrod_flags);
4351     if (rc != 0) {
4352         BLOGE(sc, "Failed to clean UC list MACs (%d)\n", rc);
4353     }
4354
4355     /* Now clean mcast object... */
4356
4357     rparam.mcast_obj = &sc->mcast_obj;
4358     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &rparam.ramrod_flags);
4359
4360     /* Add a DEL command... */
4361     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4362     if (rc < 0) {
4363         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4364     }
4365
4366     /* now wait until all pending commands are cleared */
4367
4368     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4369     while (rc != 0) {
4370         if (rc < 0) {
4371             BLOGE(sc, "Failed to clean MCAST object (%d)\n", rc);
4372             return;
4373         }
4374
4375         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4376     }
4377 }
4378
4379 /* stop the controller */
4380 static __noinline int
4381 bxe_nic_unload(struct bxe_softc *sc,
4382                uint32_t         unload_mode,
4383                uint8_t          keep_link)
4384 {
4385     uint8_t global = FALSE;
4386     uint32_t val;
4387
4388     BXE_CORE_LOCK_ASSERT(sc);
4389
4390     BLOGD(sc, DBG_LOAD, "Starting NIC unload...\n");
4391
4392     /* mark driver as unloaded in shmem2 */
4393     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
4394         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
4395         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
4396                   val & ~DRV_FLAGS_CAPABILITIES_LOADED_L2);
4397     }
4398
4399     if (IS_PF(sc) && sc->recovery_state != BXE_RECOVERY_DONE &&
4400         (sc->state == BXE_STATE_CLOSED || sc->state == BXE_STATE_ERROR)) {
4401         /*
4402          * We can get here if the driver has been unloaded
4403          * during parity error recovery and is either waiting for a
4404          * leader to complete or for other functions to unload and
4405          * then ifconfig down has been issued. In this case we want to
4406          * unload and let other functions to complete a recovery
4407          * process.
4408          */
4409         sc->recovery_state = BXE_RECOVERY_DONE;
4410         sc->is_leader = 0;
4411         bxe_release_leader_lock(sc);
4412         mb();
4413
4414         BLOGD(sc, DBG_LOAD, "Releasing a leadership...\n");
4415         BLOGE(sc, "Can't unload in closed or error state\n");
4416         return (-1);
4417     }
4418
4419     /*
4420      * Nothing to do during unload if previous bxe_nic_load()
4421      * did not completed succesfully - all resourses are released.
4422      */
4423     if ((sc->state == BXE_STATE_CLOSED) ||
4424         (sc->state == BXE_STATE_ERROR)) {
4425         return (0);
4426     }
4427
4428     sc->state = BXE_STATE_CLOSING_WAITING_HALT;
4429     mb();
4430
4431     /* stop tx */
4432     bxe_tx_disable(sc);
4433
4434     sc->rx_mode = BXE_RX_MODE_NONE;
4435     /* XXX set rx mode ??? */
4436
4437     if (IS_PF(sc)) {
4438         /* set ALWAYS_ALIVE bit in shmem */
4439         sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
4440
4441         bxe_drv_pulse(sc);
4442
4443         bxe_stats_handle(sc, STATS_EVENT_STOP);
4444         bxe_save_statistics(sc);
4445     }
4446
4447     /* wait till consumers catch up with producers in all queues */
4448     bxe_drain_tx_queues(sc);
4449
4450     /* if VF indicate to PF this function is going down (PF will delete sp
4451      * elements and clear initializations
4452      */
4453     if (IS_VF(sc)) {
4454         ; /* bxe_vfpf_close_vf(sc); */
4455     } else if (unload_mode != UNLOAD_RECOVERY) {
4456         /* if this is a normal/close unload need to clean up chip */
4457         bxe_chip_cleanup(sc, unload_mode, keep_link);
4458     } else {
4459         /* Send the UNLOAD_REQUEST to the MCP */
4460         bxe_send_unload_req(sc, unload_mode);
4461
4462         /*
4463          * Prevent transactions to host from the functions on the
4464          * engine that doesn't reset global blocks in case of global
4465          * attention once gloabl blocks are reset and gates are opened
4466          * (the engine which leader will perform the recovery
4467          * last).
4468          */
4469         if (!CHIP_IS_E1x(sc)) {
4470             bxe_pf_disable(sc);
4471         }
4472
4473         /* disable HW interrupts */
4474         bxe_int_disable_sync(sc, TRUE);
4475
4476         /* detach interrupts */
4477         bxe_interrupt_detach(sc);
4478
4479         /* Report UNLOAD_DONE to MCP */
4480         bxe_send_unload_done(sc, FALSE);
4481     }
4482
4483     /*
4484      * At this stage no more interrupts will arrive so we may safely clean
4485      * the queue'able objects here in case they failed to get cleaned so far.
4486      */
4487     if (IS_PF(sc)) {
4488         bxe_squeeze_objects(sc);
4489     }
4490
4491     /* There should be no more pending SP commands at this stage */
4492     sc->sp_state = 0;
4493
4494     sc->port.pmf = 0;
4495
4496     bxe_free_fp_buffers(sc);
4497
4498     if (IS_PF(sc)) {
4499         bxe_free_mem(sc);
4500     }
4501
4502     bxe_free_fw_stats_mem(sc);
4503
4504     sc->state = BXE_STATE_CLOSED;
4505
4506     /*
4507      * Check if there are pending parity attentions. If there are - set
4508      * RECOVERY_IN_PROGRESS.
4509      */
4510     if (IS_PF(sc) && bxe_chk_parity_attn(sc, &global, FALSE)) {
4511         bxe_set_reset_in_progress(sc);
4512
4513         /* Set RESET_IS_GLOBAL if needed */
4514         if (global) {
4515             bxe_set_reset_global(sc);
4516         }
4517     }
4518
4519     /*
4520      * The last driver must disable a "close the gate" if there is no
4521      * parity attention or "process kill" pending.
4522      */
4523     if (IS_PF(sc) && !bxe_clear_pf_load(sc) &&
4524         bxe_reset_is_done(sc, SC_PATH(sc))) {
4525         bxe_disable_close_the_gate(sc);
4526     }
4527
4528     BLOGD(sc, DBG_LOAD, "Ended NIC unload\n");
4529
4530     return (0);
4531 }
4532
4533 /*
4534  * Called by the OS to set various media options (i.e. link, speed, etc.) when
4535  * the user runs "ifconfig bxe media ..." or "ifconfig bxe mediaopt ...".
4536  */
4537 static int
4538 bxe_ifmedia_update(struct ifnet *ifp)
4539 {
4540     struct bxe_softc *sc = (struct bxe_softc *)ifp->if_softc;
4541     struct ifmedia *ifm;
4542
4543     ifm = &sc->ifmedia;
4544
4545     /* We only support Ethernet media type. */
4546     if (IFM_TYPE(ifm->ifm_media) != IFM_ETHER) {
4547         return (EINVAL);
4548     }
4549
4550     switch (IFM_SUBTYPE(ifm->ifm_media)) {
4551     case IFM_AUTO:
4552          break;
4553     case IFM_10G_CX4:
4554     case IFM_10G_SR:
4555     case IFM_10G_T:
4556     case IFM_10G_TWINAX:
4557     default:
4558         /* We don't support changing the media type. */
4559         BLOGD(sc, DBG_LOAD, "Invalid media type (%d)\n",
4560               IFM_SUBTYPE(ifm->ifm_media));
4561         return (EINVAL);
4562     }
4563
4564     return (0);
4565 }
4566
4567 /*
4568  * Called by the OS to get the current media status (i.e. link, speed, etc.).
4569  */
4570 static void
4571 bxe_ifmedia_status(struct ifnet *ifp, struct ifmediareq *ifmr)
4572 {
4573     struct bxe_softc *sc = ifp->if_softc;
4574
4575     /* Report link down if the driver isn't running. */
4576     if ((ifp->if_drv_flags & IFF_DRV_RUNNING) == 0) {
4577         ifmr->ifm_active |= IFM_NONE;
4578         return;
4579     }
4580
4581     /* Setup the default interface info. */
4582     ifmr->ifm_status = IFM_AVALID;
4583     ifmr->ifm_active = IFM_ETHER;
4584
4585     if (sc->link_vars.link_up) {
4586         ifmr->ifm_status |= IFM_ACTIVE;
4587     } else {
4588         ifmr->ifm_active |= IFM_NONE;
4589         return;
4590     }
4591
4592     ifmr->ifm_active |= sc->media;
4593
4594     if (sc->link_vars.duplex == DUPLEX_FULL) {
4595         ifmr->ifm_active |= IFM_FDX;
4596     } else {
4597         ifmr->ifm_active |= IFM_HDX;
4598     }
4599 }
4600
4601 static int
4602 bxe_ioctl_nvram(struct bxe_softc *sc,
4603                 uint32_t         priv_op,
4604                 struct ifreq     *ifr)
4605 {
4606     struct bxe_nvram_data nvdata_base;
4607     struct bxe_nvram_data *nvdata;
4608     int len;
4609     int error = 0;
4610
4611     copyin(ifr->ifr_data, &nvdata_base, sizeof(nvdata_base));
4612
4613     len = (sizeof(struct bxe_nvram_data) +
4614            nvdata_base.len -
4615            sizeof(uint32_t));
4616
4617     if (len > sizeof(struct bxe_nvram_data)) {
4618         if ((nvdata = (struct bxe_nvram_data *)
4619                  malloc(len, M_DEVBUF,
4620                         (M_NOWAIT | M_ZERO))) == NULL) {
4621             BLOGE(sc, "BXE_IOC_RD_NVRAM malloc failed\n");
4622             return (1);
4623         }
4624         memcpy(nvdata, &nvdata_base, sizeof(struct bxe_nvram_data));
4625     } else {
4626         nvdata = &nvdata_base;
4627     }
4628
4629     if (priv_op == BXE_IOC_RD_NVRAM) {
4630         BLOGD(sc, DBG_IOCTL, "IOC_RD_NVRAM 0x%x %d\n",
4631               nvdata->offset, nvdata->len);
4632         error = bxe_nvram_read(sc,
4633                                nvdata->offset,
4634                                (uint8_t *)nvdata->value,
4635                                nvdata->len);
4636         copyout(nvdata, ifr->ifr_data, len);
4637     } else { /* BXE_IOC_WR_NVRAM */
4638         BLOGD(sc, DBG_IOCTL, "IOC_WR_NVRAM 0x%x %d\n",
4639               nvdata->offset, nvdata->len);
4640         copyin(ifr->ifr_data, nvdata, len);
4641         error = bxe_nvram_write(sc,
4642                                 nvdata->offset,
4643                                 (uint8_t *)nvdata->value,
4644                                 nvdata->len);
4645     }
4646
4647     if (len > sizeof(struct bxe_nvram_data)) {
4648         free(nvdata, M_DEVBUF);
4649     }
4650
4651     return (error);
4652 }
4653
4654 static int
4655 bxe_ioctl_stats_show(struct bxe_softc *sc,
4656                      uint32_t         priv_op,
4657                      struct ifreq     *ifr)
4658 {
4659     const size_t str_size   = (BXE_NUM_ETH_STATS * STAT_NAME_LEN);
4660     const size_t stats_size = (BXE_NUM_ETH_STATS * sizeof(uint64_t));
4661     caddr_t p_tmp;
4662     uint32_t *offset;
4663     int i;
4664
4665     switch (priv_op)
4666     {
4667     case BXE_IOC_STATS_SHOW_NUM:
4668         memset(ifr->ifr_data, 0, sizeof(union bxe_stats_show_data));
4669         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.num =
4670             BXE_NUM_ETH_STATS;
4671         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.len =
4672             STAT_NAME_LEN;
4673         return (0);
4674
4675     case BXE_IOC_STATS_SHOW_STR:
4676         memset(ifr->ifr_data, 0, str_size);
4677         p_tmp = ifr->ifr_data;
4678         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4679             strcpy(p_tmp, bxe_eth_stats_arr[i].string);
4680             p_tmp += STAT_NAME_LEN;
4681         }
4682         return (0);
4683
4684     case BXE_IOC_STATS_SHOW_CNT:
4685         memset(ifr->ifr_data, 0, stats_size);
4686         p_tmp = ifr->ifr_data;
4687         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4688             offset = ((uint32_t *)&sc->eth_stats +
4689                       bxe_eth_stats_arr[i].offset);
4690             switch (bxe_eth_stats_arr[i].size) {
4691             case 4:
4692                 *((uint64_t *)p_tmp) = (uint64_t)*offset;
4693                 break;
4694             case 8:
4695                 *((uint64_t *)p_tmp) = HILO_U64(*offset, *(offset + 1));
4696                 break;
4697             default:
4698                 *((uint64_t *)p_tmp) = 0;
4699             }
4700             p_tmp += sizeof(uint64_t);
4701         }
4702         return (0);
4703
4704     default:
4705         return (-1);
4706     }
4707 }
4708
4709 static void
4710 bxe_handle_chip_tq(void *context,
4711                    int  pending)
4712 {
4713     struct bxe_softc *sc = (struct bxe_softc *)context;
4714     long work = atomic_load_acq_long(&sc->chip_tq_flags);
4715
4716     switch (work)
4717     {
4718     case CHIP_TQ_START:
4719         if ((sc->ifnet->if_flags & IFF_UP) &&
4720             !(sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
4721             /* start the interface */
4722             BLOGD(sc, DBG_LOAD, "Starting the interface...\n");
4723             BXE_CORE_LOCK(sc);
4724             bxe_init_locked(sc);
4725             BXE_CORE_UNLOCK(sc);
4726         }
4727         break;
4728
4729     case CHIP_TQ_STOP:
4730         if (!(sc->ifnet->if_flags & IFF_UP) &&
4731             (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
4732             /* bring down the interface */
4733             BLOGD(sc, DBG_LOAD, "Stopping the interface...\n");
4734             bxe_periodic_stop(sc);
4735             BXE_CORE_LOCK(sc);
4736             bxe_stop_locked(sc);
4737             BXE_CORE_UNLOCK(sc);
4738         }
4739         break;
4740
4741     case CHIP_TQ_REINIT:
4742         if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
4743             /* restart the interface */
4744             BLOGD(sc, DBG_LOAD, "Restarting the interface...\n");
4745             bxe_periodic_stop(sc);
4746             BXE_CORE_LOCK(sc);
4747             bxe_stop_locked(sc);
4748             bxe_init_locked(sc);
4749             BXE_CORE_UNLOCK(sc);
4750         }
4751         break;
4752
4753     default:
4754         break;
4755     }
4756 }
4757
4758 /*
4759  * Handles any IOCTL calls from the operating system.
4760  *
4761  * Returns:
4762  *   0 = Success, >0 Failure
4763  */
4764 static int
4765 bxe_ioctl(struct ifnet *ifp,
4766           u_long       command,
4767           caddr_t      data)
4768 {
4769     struct bxe_softc *sc = ifp->if_softc;
4770     struct ifreq *ifr = (struct ifreq *)data;
4771     struct bxe_nvram_data *nvdata;
4772     uint32_t priv_op;
4773     int mask = 0;
4774     int reinit = 0;
4775     int error = 0;
4776
4777     int mtu_min = (ETH_MIN_PACKET_SIZE - ETH_HLEN);
4778     int mtu_max = (MJUM9BYTES - ETH_OVERHEAD - IP_HEADER_ALIGNMENT_PADDING);
4779
4780     switch (command)
4781     {
4782     case SIOCSIFMTU:
4783         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFMTU ioctl (mtu=%d)\n",
4784               ifr->ifr_mtu);
4785
4786         if (sc->mtu == ifr->ifr_mtu) {
4787             /* nothing to change */
4788             break;
4789         }
4790
4791         if ((ifr->ifr_mtu < mtu_min) || (ifr->ifr_mtu > mtu_max)) {
4792             BLOGE(sc, "Unsupported MTU size %d (range is %d-%d)\n",
4793                   ifr->ifr_mtu, mtu_min, mtu_max);
4794             error = EINVAL;
4795             break;
4796         }
4797
4798         atomic_store_rel_int((volatile unsigned int *)&sc->mtu,
4799                              (unsigned long)ifr->ifr_mtu);
4800         atomic_store_rel_long((volatile unsigned long *)&ifp->if_mtu,
4801                               (unsigned long)ifr->ifr_mtu);
4802
4803         reinit = 1;
4804         break;
4805
4806     case SIOCSIFFLAGS:
4807         /* toggle the interface state up or down */
4808         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFFLAGS ioctl\n");
4809
4810         /* check if the interface is up */
4811         if (ifp->if_flags & IFF_UP) {
4812             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4813                 /* set the receive mode flags */
4814                 bxe_set_rx_mode(sc);
4815             } else {
4816                 atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_START);
4817                 taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
4818             }
4819         } else {
4820             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4821                 atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_STOP);
4822                 taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
4823             }
4824         }
4825
4826         break;
4827
4828     case SIOCADDMULTI:
4829     case SIOCDELMULTI:
4830         /* add/delete multicast addresses */
4831         BLOGD(sc, DBG_IOCTL, "Received SIOCADDMULTI/SIOCDELMULTI ioctl\n");
4832
4833         /* check if the interface is up */
4834         if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4835             /* set the receive mode flags */
4836             bxe_set_rx_mode(sc);
4837         }
4838
4839         break;
4840
4841     case SIOCSIFCAP:
4842         /* find out which capabilities have changed */
4843         mask = (ifr->ifr_reqcap ^ ifp->if_capenable);
4844
4845         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFCAP ioctl (mask=0x%08x)\n",
4846               mask);
4847
4848         /* toggle the LRO capabilites enable flag */
4849         if (mask & IFCAP_LRO) {
4850             ifp->if_capenable ^= IFCAP_LRO;
4851             BLOGD(sc, DBG_IOCTL, "Turning LRO %s\n",
4852                   (ifp->if_capenable & IFCAP_LRO) ? "ON" : "OFF");
4853             reinit = 1;
4854         }
4855
4856         /* toggle the TXCSUM checksum capabilites enable flag */
4857         if (mask & IFCAP_TXCSUM) {
4858             ifp->if_capenable ^= IFCAP_TXCSUM;
4859             BLOGD(sc, DBG_IOCTL, "Turning TXCSUM %s\n",
4860                   (ifp->if_capenable & IFCAP_TXCSUM) ? "ON" : "OFF");
4861             if (ifp->if_capenable & IFCAP_TXCSUM) {
4862                 ifp->if_hwassist = (CSUM_IP       |
4863                                     CSUM_TCP      |
4864                                     CSUM_UDP      |
4865                                     CSUM_TSO      |
4866                                     CSUM_TCP_IPV6 |
4867                                     CSUM_UDP_IPV6);
4868             } else {
4869                 ifp->if_hwassist = 0;
4870             }
4871         }
4872
4873         /* toggle the RXCSUM checksum capabilities enable flag */
4874         if (mask & IFCAP_RXCSUM) {
4875             ifp->if_capenable ^= IFCAP_RXCSUM;
4876             BLOGD(sc, DBG_IOCTL, "Turning RXCSUM %s\n",
4877                   (ifp->if_capenable & IFCAP_RXCSUM) ? "ON" : "OFF");
4878             if (ifp->if_capenable & IFCAP_RXCSUM) {
4879                 ifp->if_hwassist = (CSUM_IP       |
4880                                     CSUM_TCP      |
4881                                     CSUM_UDP      |
4882                                     CSUM_TSO      |
4883                                     CSUM_TCP_IPV6 |
4884                                     CSUM_UDP_IPV6);
4885             } else {
4886                 ifp->if_hwassist = 0;
4887             }
4888         }
4889
4890         /* toggle TSO4 capabilities enabled flag */
4891         if (mask & IFCAP_TSO4) {
4892             ifp->if_capenable ^= IFCAP_TSO4;
4893             BLOGD(sc, DBG_IOCTL, "Turning TSO4 %s\n",
4894                   (ifp->if_capenable & IFCAP_TSO4) ? "ON" : "OFF");
4895         }
4896
4897         /* toggle TSO6 capabilities enabled flag */
4898         if (mask & IFCAP_TSO6) {
4899             ifp->if_capenable ^= IFCAP_TSO6;
4900             BLOGD(sc, DBG_IOCTL, "Turning TSO6 %s\n",
4901                   (ifp->if_capenable & IFCAP_TSO6) ? "ON" : "OFF");
4902         }
4903
4904         /* toggle VLAN_HWTSO capabilities enabled flag */
4905         if (mask & IFCAP_VLAN_HWTSO) {
4906             ifp->if_capenable ^= IFCAP_VLAN_HWTSO;
4907             BLOGD(sc, DBG_IOCTL, "Turning VLAN_HWTSO %s\n",
4908                   (ifp->if_capenable & IFCAP_VLAN_HWTSO) ? "ON" : "OFF");
4909         }
4910
4911         /* toggle VLAN_HWCSUM capabilities enabled flag */
4912         if (mask & IFCAP_VLAN_HWCSUM) {
4913             /* XXX investigate this... */
4914             BLOGE(sc, "Changing VLAN_HWCSUM is not supported!\n");
4915             error = EINVAL;
4916         }
4917
4918         /* toggle VLAN_MTU capabilities enable flag */
4919         if (mask & IFCAP_VLAN_MTU) {
4920             /* XXX investigate this... */
4921             BLOGE(sc, "Changing VLAN_MTU is not supported!\n");
4922             error = EINVAL;
4923         }
4924
4925         /* toggle VLAN_HWTAGGING capabilities enabled flag */
4926         if (mask & IFCAP_VLAN_HWTAGGING) {
4927             /* XXX investigate this... */
4928             BLOGE(sc, "Changing VLAN_HWTAGGING is not supported!\n");
4929             error = EINVAL;
4930         }
4931
4932         /* toggle VLAN_HWFILTER capabilities enabled flag */
4933         if (mask & IFCAP_VLAN_HWFILTER) {
4934             /* XXX investigate this... */
4935             BLOGE(sc, "Changing VLAN_HWFILTER is not supported!\n");
4936             error = EINVAL;
4937         }
4938
4939         /* XXX not yet...
4940          * IFCAP_WOL_MAGIC
4941          */
4942
4943         break;
4944
4945     case SIOCSIFMEDIA:
4946     case SIOCGIFMEDIA:
4947         /* set/get interface media */
4948         BLOGD(sc, DBG_IOCTL,
4949               "Received SIOCSIFMEDIA/SIOCGIFMEDIA ioctl (cmd=%lu)\n",
4950               (command & 0xff));
4951         error = ifmedia_ioctl(ifp, ifr, &sc->ifmedia, command);
4952         break;
4953
4954     case SIOCGPRIVATE_0:
4955         copyin(ifr->ifr_data, &priv_op, sizeof(priv_op));
4956
4957         switch (priv_op)
4958         {
4959         case BXE_IOC_RD_NVRAM:
4960         case BXE_IOC_WR_NVRAM:
4961             nvdata = (struct bxe_nvram_data *)ifr->ifr_data;
4962             BLOGD(sc, DBG_IOCTL,
4963                   "Received Private NVRAM ioctl addr=0x%x size=%u\n",
4964                   nvdata->offset, nvdata->len);
4965             error = bxe_ioctl_nvram(sc, priv_op, ifr);
4966             break;
4967
4968         case BXE_IOC_STATS_SHOW_NUM:
4969         case BXE_IOC_STATS_SHOW_STR:
4970         case BXE_IOC_STATS_SHOW_CNT:
4971             BLOGD(sc, DBG_IOCTL, "Received Private Stats ioctl (%d)\n",
4972                   priv_op);
4973             error = bxe_ioctl_stats_show(sc, priv_op, ifr);
4974             break;
4975
4976         default:
4977             BLOGW(sc, "Received Private Unknown ioctl (%d)\n", priv_op);
4978             error = EINVAL;
4979             break;
4980         }
4981
4982         break;
4983
4984     default:
4985         BLOGD(sc, DBG_IOCTL, "Received Unknown Ioctl (cmd=%lu)\n",
4986               (command & 0xff));
4987         error = ether_ioctl(ifp, command, data);
4988         break;
4989     }
4990
4991     if (reinit && (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
4992         BLOGD(sc, DBG_LOAD | DBG_IOCTL,
4993               "Re-initializing hardware from IOCTL change\n");
4994         atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
4995         taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
4996     }
4997
4998     return (error);
4999 }
5000
5001 static __noinline void
5002 bxe_dump_mbuf(struct bxe_softc *sc,
5003               struct mbuf      *m,
5004               uint8_t          contents)
5005 {
5006     char * type;
5007     int i = 0;
5008
5009     if (!(sc->debug & DBG_MBUF)) {
5010         return;
5011     }
5012
5013     if (m == NULL) {
5014         BLOGD(sc, DBG_MBUF, "mbuf: null pointer\n");
5015         return;
5016     }
5017
5018     while (m) {
5019         BLOGD(sc, DBG_MBUF,
5020               "%02d: mbuf=%p m_len=%d m_flags=0x%b m_data=%p\n",
5021               i, m, m->m_len, m->m_flags,
5022               "\20\1M_EXT\2M_PKTHDR\3M_EOR\4M_RDONLY", m->m_data);
5023
5024         if (m->m_flags & M_PKTHDR) {
5025              BLOGD(sc, DBG_MBUF,
5026                    "%02d: - m_pkthdr: tot_len=%d flags=0x%b csum_flags=%b\n",
5027                    i, m->m_pkthdr.len, m->m_flags,
5028                    "\20\12M_BCAST\13M_MCAST\14M_FRAG"
5029                    "\15M_FIRSTFRAG\16M_LASTFRAG\21M_VLANTAG"
5030                    "\22M_PROMISC\23M_NOFREE",
5031                    (int)m->m_pkthdr.csum_flags,
5032                    "\20\1CSUM_IP\2CSUM_TCP\3CSUM_UDP\4CSUM_IP_FRAGS"
5033                    "\5CSUM_FRAGMENT\6CSUM_TSO\11CSUM_IP_CHECKED"
5034                    "\12CSUM_IP_VALID\13CSUM_DATA_VALID"
5035                    "\14CSUM_PSEUDO_HDR");
5036         }
5037
5038         if (m->m_flags & M_EXT) {
5039             switch (m->m_ext.ext_type) {
5040             case EXT_CLUSTER:    type = "EXT_CLUSTER";    break;
5041             case EXT_SFBUF:      type = "EXT_SFBUF";      break;
5042             case EXT_JUMBOP:     type = "EXT_JUMBOP";     break;
5043             case EXT_JUMBO9:     type = "EXT_JUMBO9";     break;
5044             case EXT_JUMBO16:    type = "EXT_JUMBO16";    break;
5045             case EXT_PACKET:     type = "EXT_PACKET";     break;
5046             case EXT_MBUF:       type = "EXT_MBUF";       break;
5047             case EXT_NET_DRV:    type = "EXT_NET_DRV";    break;
5048             case EXT_MOD_TYPE:   type = "EXT_MOD_TYPE";   break;
5049             case EXT_DISPOSABLE: type = "EXT_DISPOSABLE"; break;
5050             case EXT_EXTREF:     type = "EXT_EXTREF";     break;
5051             default:             type = "UNKNOWN";        break;
5052             }
5053
5054             BLOGD(sc, DBG_MBUF,
5055                   "%02d: - m_ext: %p ext_size=%d type=%s\n",
5056                   i, m->m_ext.ext_buf, m->m_ext.ext_size, type);
5057         }
5058
5059         if (contents) {
5060             bxe_dump_mbuf_data(sc, "mbuf data", m, TRUE);
5061         }
5062
5063         m = m->m_next;
5064         i++;
5065     }
5066 }
5067
5068 /*
5069  * Checks to ensure the 13 bd sliding window is >= MSS for TSO.
5070  * Check that (13 total bds - 3 bds) = 10 bd window >= MSS.
5071  * The window: 3 bds are = 1 for headers BD + 2 for parse BD and last BD
5072  * The headers comes in a seperate bd in FreeBSD so 13-3=10.
5073  * Returns: 0 if OK to send, 1 if packet needs further defragmentation
5074  */
5075 static int
5076 bxe_chktso_window(struct bxe_softc  *sc,
5077                   int               nsegs,
5078                   bus_dma_segment_t *segs,
5079                   struct mbuf       *m)
5080 {
5081     uint32_t num_wnds, wnd_size, wnd_sum;
5082     int32_t frag_idx, wnd_idx;
5083     unsigned short lso_mss;
5084     int defrag;
5085
5086     defrag = 0;
5087     wnd_sum = 0;
5088     wnd_size = 10;
5089     num_wnds = nsegs - wnd_size;
5090     lso_mss = htole16(m->m_pkthdr.tso_segsz);
5091
5092     /*
5093      * Total header lengths Eth+IP+TCP in first FreeBSD mbuf so calculate the
5094      * first window sum of data while skipping the first assuming it is the
5095      * header in FreeBSD.
5096      */
5097     for (frag_idx = 1; (frag_idx <= wnd_size); frag_idx++) {
5098         wnd_sum += htole16(segs[frag_idx].ds_len);
5099     }
5100
5101     /* check the first 10 bd window size */
5102     if (wnd_sum < lso_mss) {
5103         return (1);
5104     }
5105
5106     /* run through the windows */
5107     for (wnd_idx = 0; wnd_idx < num_wnds; wnd_idx++, frag_idx++) {
5108         /* subtract the first mbuf->m_len of the last wndw(-header) */
5109         wnd_sum -= htole16(segs[wnd_idx+1].ds_len);
5110         /* add the next mbuf len to the len of our new window */
5111         wnd_sum += htole16(segs[frag_idx].ds_len);
5112         if (wnd_sum < lso_mss) {
5113             return (1);
5114         }
5115     }
5116
5117     return (0);
5118 }
5119
5120 static uint8_t
5121 bxe_set_pbd_csum_e2(struct bxe_fastpath *fp,
5122                     struct mbuf         *m,
5123                     uint32_t            *parsing_data)
5124 {
5125     struct ether_vlan_header *eh = NULL;
5126     struct ip *ip4 = NULL;
5127     struct ip6_hdr *ip6 = NULL;
5128     caddr_t ip = NULL;
5129     struct tcphdr *th = NULL;
5130     int e_hlen, ip_hlen, l4_off;
5131     uint16_t proto;
5132
5133     if (m->m_pkthdr.csum_flags == CSUM_IP) {
5134         /* no L4 checksum offload needed */
5135         return (0);
5136     }
5137
5138     /* get the Ethernet header */
5139     eh = mtod(m, struct ether_vlan_header *);
5140
5141     /* handle VLAN encapsulation if present */
5142     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5143         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5144         proto  = ntohs(eh->evl_proto);
5145     } else {
5146         e_hlen = ETHER_HDR_LEN;
5147         proto  = ntohs(eh->evl_encap_proto);
5148     }
5149
5150     switch (proto) {
5151     case ETHERTYPE_IP:
5152         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5153         ip4 = (m->m_len < sizeof(struct ip)) ?
5154                   (struct ip *)m->m_next->m_data :
5155                   (struct ip *)(m->m_data + e_hlen);
5156         /* ip_hl is number of 32-bit words */
5157         ip_hlen = (ip4->ip_hl << 2);
5158         ip = (caddr_t)ip4;
5159         break;
5160     case ETHERTYPE_IPV6:
5161         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5162         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5163                   (struct ip6_hdr *)m->m_next->m_data :
5164                   (struct ip6_hdr *)(m->m_data + e_hlen);
5165         /* XXX cannot support offload with IPv6 extensions */
5166         ip_hlen = sizeof(struct ip6_hdr);
5167         ip = (caddr_t)ip6;
5168         break;
5169     default:
5170         /* We can't offload in this case... */
5171         /* XXX error stat ??? */
5172         return (0);
5173     }
5174
5175     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5176     l4_off = (e_hlen + ip_hlen);
5177
5178     *parsing_data |=
5179         (((l4_off >> 1) << ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W_SHIFT) &
5180          ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W);
5181
5182     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5183                                   CSUM_TSO |
5184                                   CSUM_TCP_IPV6)) {
5185         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5186         th = (struct tcphdr *)(ip + ip_hlen);
5187         /* th_off is number of 32-bit words */
5188         *parsing_data |= ((th->th_off <<
5189                            ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW_SHIFT) &
5190                           ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW);
5191         return (l4_off + (th->th_off << 2)); /* entire header length */
5192     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5193                                          CSUM_UDP_IPV6)) {
5194         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5195         return (l4_off + sizeof(struct udphdr)); /* entire header length */
5196     } else {
5197         /* XXX error stat ??? */
5198         return (0);
5199     }
5200 }
5201
5202 static uint8_t
5203 bxe_set_pbd_csum(struct bxe_fastpath        *fp,
5204                  struct mbuf                *m,
5205                  struct eth_tx_parse_bd_e1x *pbd)
5206 {
5207     struct ether_vlan_header *eh = NULL;
5208     struct ip *ip4 = NULL;
5209     struct ip6_hdr *ip6 = NULL;
5210     caddr_t ip = NULL;
5211     struct tcphdr *th = NULL;
5212     struct udphdr *uh = NULL;
5213     int e_hlen, ip_hlen;
5214     uint16_t proto;
5215     uint8_t hlen;
5216     uint16_t tmp_csum;
5217     uint32_t *tmp_uh;
5218
5219     /* get the Ethernet header */
5220     eh = mtod(m, struct ether_vlan_header *);
5221
5222     /* handle VLAN encapsulation if present */
5223     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5224         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5225         proto  = ntohs(eh->evl_proto);
5226     } else {
5227         e_hlen = ETHER_HDR_LEN;
5228         proto  = ntohs(eh->evl_encap_proto);
5229     }
5230
5231     switch (proto) {
5232     case ETHERTYPE_IP:
5233         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5234         ip4 = (m->m_len < sizeof(struct ip)) ?
5235                   (struct ip *)m->m_next->m_data :
5236                   (struct ip *)(m->m_data + e_hlen);
5237         /* ip_hl is number of 32-bit words */
5238         ip_hlen = (ip4->ip_hl << 1);
5239         ip = (caddr_t)ip4;
5240         break;
5241     case ETHERTYPE_IPV6:
5242         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5243         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5244                   (struct ip6_hdr *)m->m_next->m_data :
5245                   (struct ip6_hdr *)(m->m_data + e_hlen);
5246         /* XXX cannot support offload with IPv6 extensions */
5247         ip_hlen = (sizeof(struct ip6_hdr) >> 1);
5248         ip = (caddr_t)ip6;
5249         break;
5250     default:
5251         /* We can't offload in this case... */
5252         /* XXX error stat ??? */
5253         return (0);
5254     }
5255
5256     hlen = (e_hlen >> 1);
5257
5258     /* note that rest of global_data is indirectly zeroed here */
5259     if (m->m_flags & M_VLANTAG) {
5260         pbd->global_data =
5261             htole16(hlen | (1 << ETH_TX_PARSE_BD_E1X_LLC_SNAP_EN_SHIFT));
5262     } else {
5263         pbd->global_data = htole16(hlen);
5264     }
5265
5266     pbd->ip_hlen_w = ip_hlen;
5267
5268     hlen += pbd->ip_hlen_w;
5269
5270     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5271
5272     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5273                                   CSUM_TSO |
5274                                   CSUM_TCP_IPV6)) {
5275         th = (struct tcphdr *)(ip + (ip_hlen << 1));
5276         /* th_off is number of 32-bit words */
5277         hlen += (uint16_t)(th->th_off << 1);
5278     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5279                                          CSUM_UDP_IPV6)) {
5280         uh = (struct udphdr *)(ip + (ip_hlen << 1));
5281         hlen += (sizeof(struct udphdr) / 2);
5282     } else {
5283         /* valid case as only CSUM_IP was set */
5284         return (0);
5285     }
5286
5287     pbd->total_hlen_w = htole16(hlen);
5288
5289     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5290                                   CSUM_TSO |
5291                                   CSUM_TCP_IPV6)) {
5292         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5293         pbd->tcp_pseudo_csum = ntohs(th->th_sum);
5294     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5295                                          CSUM_UDP_IPV6)) {
5296         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5297
5298         /*
5299          * Everest1 (i.e. 57710, 57711, 57711E) does not natively support UDP
5300          * checksums and does not know anything about the UDP header and where
5301          * the checksum field is located. It only knows about TCP. Therefore
5302          * we "lie" to the hardware for outgoing UDP packets w/ checksum
5303          * offload. Since the checksum field offset for TCP is 16 bytes and
5304          * for UDP it is 6 bytes we pass a pointer to the hardware that is 10
5305          * bytes less than the start of the UDP header. This allows the
5306          * hardware to write the checksum in the correct spot. But the
5307          * hardware will compute a checksum which includes the last 10 bytes
5308          * of the IP header. To correct this we tweak the stack computed
5309          * pseudo checksum by folding in the calculation of the inverse
5310          * checksum for those final 10 bytes of the IP header. This allows
5311          * the correct checksum to be computed by the hardware.
5312          */
5313
5314         /* set pointer 10 bytes before UDP header */
5315         tmp_uh = (uint32_t *)((uint8_t *)uh - 10);
5316
5317         /* calculate a pseudo header checksum over the first 10 bytes */
5318         tmp_csum = in_pseudo(*tmp_uh,
5319                              *(tmp_uh + 1),
5320                              *(uint16_t *)(tmp_uh + 2));
5321
5322         pbd->tcp_pseudo_csum = ntohs(in_addword(uh->uh_sum, ~tmp_csum));
5323     }
5324
5325     return (hlen * 2); /* entire header length, number of bytes */
5326 }
5327
5328 static void
5329 bxe_set_pbd_lso_e2(struct mbuf *m,
5330                    uint32_t    *parsing_data)
5331 {
5332     *parsing_data |= ((m->m_pkthdr.tso_segsz <<
5333                        ETH_TX_PARSE_BD_E2_LSO_MSS_SHIFT) &
5334                       ETH_TX_PARSE_BD_E2_LSO_MSS);
5335
5336     /* XXX test for IPv6 with extension header... */
5337 #if 0
5338     struct ip6_hdr *ip6;
5339     if (ip6 && ip6->ip6_nxt == 'some ipv6 extension header')
5340         *parsing_data |= ETH_TX_PARSE_BD_E2_IPV6_WITH_EXT_HDR;
5341 #endif
5342 }
5343
5344 static void
5345 bxe_set_pbd_lso(struct mbuf                *m,
5346                 struct eth_tx_parse_bd_e1x *pbd)
5347 {
5348     struct ether_vlan_header *eh = NULL;
5349     struct ip *ip = NULL;
5350     struct tcphdr *th = NULL;
5351     int e_hlen;
5352
5353     /* get the Ethernet header */
5354     eh = mtod(m, struct ether_vlan_header *);
5355
5356     /* handle VLAN encapsulation if present */
5357     e_hlen = (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) ?
5358                  (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN) : ETHER_HDR_LEN;
5359
5360     /* get the IP and TCP header, with LSO entire header in first mbuf */
5361     /* XXX assuming IPv4 */
5362     ip = (struct ip *)(m->m_data + e_hlen);
5363     th = (struct tcphdr *)((caddr_t)ip + (ip->ip_hl << 2));
5364
5365     pbd->lso_mss = htole16(m->m_pkthdr.tso_segsz);
5366     pbd->tcp_send_seq = ntohl(th->th_seq);
5367     pbd->tcp_flags = ((ntohl(((uint32_t *)th)[3]) >> 16) & 0xff);
5368
5369 #if 1
5370         /* XXX IPv4 */
5371         pbd->ip_id = ntohs(ip->ip_id);
5372         pbd->tcp_pseudo_csum =
5373             ntohs(in_pseudo(ip->ip_src.s_addr,
5374                             ip->ip_dst.s_addr,
5375                             htons(IPPROTO_TCP)));
5376 #else
5377         /* XXX IPv6 */
5378         pbd->tcp_pseudo_csum =
5379             ntohs(in_pseudo(&ip6->ip6_src,
5380                             &ip6->ip6_dst,
5381                             htons(IPPROTO_TCP)));
5382 #endif
5383
5384     pbd->global_data |=
5385         htole16(ETH_TX_PARSE_BD_E1X_PSEUDO_CS_WITHOUT_LEN);
5386 }
5387
5388 /*
5389  * Encapsulte an mbuf cluster into the tx bd chain and makes the memory
5390  * visible to the controller.
5391  *
5392  * If an mbuf is submitted to this routine and cannot be given to the
5393  * controller (e.g. it has too many fragments) then the function may free
5394  * the mbuf and return to the caller.
5395  *
5396  * Returns:
5397  *   0 = Success, !0 = Failure
5398  *   Note the side effect that an mbuf may be freed if it causes a problem.
5399  */
5400 static int
5401 bxe_tx_encap(struct bxe_fastpath *fp, struct mbuf **m_head)
5402 {
5403     bus_dma_segment_t segs[32];
5404     struct mbuf *m0;
5405     struct bxe_sw_tx_bd *tx_buf;
5406     struct eth_tx_parse_bd_e1x *pbd_e1x = NULL;
5407     struct eth_tx_parse_bd_e2 *pbd_e2 = NULL;
5408     /* struct eth_tx_parse_2nd_bd *pbd2 = NULL; */
5409     struct eth_tx_bd *tx_data_bd;
5410     struct eth_tx_bd *tx_total_pkt_size_bd;
5411     struct eth_tx_start_bd *tx_start_bd;
5412     uint16_t bd_prod, pkt_prod, total_pkt_size;
5413     uint8_t mac_type;
5414     int defragged, error, nsegs, rc, nbds, vlan_off, ovlan;
5415     struct bxe_softc *sc;
5416     uint16_t tx_bd_avail;
5417     struct ether_vlan_header *eh;
5418     uint32_t pbd_e2_parsing_data = 0;
5419     uint8_t hlen = 0;
5420     int tmp_bd;
5421     int i;
5422
5423     sc = fp->sc;
5424
5425     M_ASSERTPKTHDR(*m_head);
5426
5427     m0 = *m_head;
5428     rc = defragged = nbds = ovlan = vlan_off = total_pkt_size = 0;
5429     tx_start_bd = NULL;
5430     tx_data_bd = NULL;
5431     tx_total_pkt_size_bd = NULL;
5432
5433     /* get the H/W pointer for packets and BDs */
5434     pkt_prod = fp->tx_pkt_prod;
5435     bd_prod = fp->tx_bd_prod;
5436
5437     mac_type = UNICAST_ADDRESS;
5438
5439     /* map the mbuf into the next open DMAable memory */
5440     tx_buf = &fp->tx_mbuf_chain[TX_BD(pkt_prod)];
5441     error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5442                                     tx_buf->m_map, m0,
5443                                     segs, &nsegs, BUS_DMA_NOWAIT);
5444
5445     /* mapping errors */
5446     if(__predict_false(error != 0)) {
5447         fp->eth_q_stats.tx_dma_mapping_failure++;
5448         if (error == ENOMEM) {
5449             /* resource issue, try again later */
5450             rc = ENOMEM;
5451         } else if (error == EFBIG) {
5452             /* possibly recoverable with defragmentation */
5453             fp->eth_q_stats.mbuf_defrag_attempts++;
5454             m0 = m_defrag(*m_head, M_DONTWAIT);
5455             if (m0 == NULL) {
5456                 fp->eth_q_stats.mbuf_defrag_failures++;
5457                 rc = ENOBUFS;
5458             } else {
5459                 /* defrag successful, try mapping again */
5460                 *m_head = m0;
5461                 error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5462                                                 tx_buf->m_map, m0,
5463                                                 segs, &nsegs, BUS_DMA_NOWAIT);
5464                 if (error) {
5465                     fp->eth_q_stats.tx_dma_mapping_failure++;
5466                     rc = error;
5467                 }
5468             }
5469         } else {
5470             /* unknown, unrecoverable mapping error */
5471             BLOGE(sc, "Unknown TX mapping error rc=%d\n", error);
5472             bxe_dump_mbuf(sc, m0, FALSE);
5473             rc = error;
5474         }
5475
5476         goto bxe_tx_encap_continue;
5477     }
5478
5479     tx_bd_avail = bxe_tx_avail(sc, fp);
5480
5481     /* make sure there is enough room in the send queue */
5482     if (__predict_false(tx_bd_avail < (nsegs + 2))) {
5483         /* Recoverable, try again later. */
5484         fp->eth_q_stats.tx_hw_queue_full++;
5485         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5486         rc = ENOMEM;
5487         goto bxe_tx_encap_continue;
5488     }
5489
5490     /* capture the current H/W TX chain high watermark */
5491     if (__predict_false(fp->eth_q_stats.tx_hw_max_queue_depth <
5492                         (TX_BD_USABLE - tx_bd_avail))) {
5493         fp->eth_q_stats.tx_hw_max_queue_depth = (TX_BD_USABLE - tx_bd_avail);
5494     }
5495
5496     /* make sure it fits in the packet window */
5497     if (__predict_false(nsegs > 12)) {
5498         /*
5499          * The mbuf may be to big for the controller to handle. If the frame
5500          * is a TSO frame we'll need to do an additional check.
5501          */
5502         if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5503             if (bxe_chktso_window(sc, nsegs, segs, m0) == 0) {
5504                 goto bxe_tx_encap_continue; /* OK to send */
5505             } else {
5506                 fp->eth_q_stats.tx_window_violation_tso++;
5507             }
5508         } else {
5509             fp->eth_q_stats.tx_window_violation_std++;
5510         }
5511
5512         /* XXX I don't like this, change to double copy packet */
5513
5514         /* no sense trying to defrag again, just drop the frame */
5515         rc = ENODEV;
5516     }
5517
5518 bxe_tx_encap_continue:
5519
5520     /* Check for errors */
5521     if (rc) {
5522         if (rc == ENOMEM) {
5523             /* recoverable try again later  */
5524         } else {
5525             fp->eth_q_stats.tx_soft_errors++;
5526             fp->eth_q_stats.mbuf_alloc_tx--;
5527             m_freem(*m_head);
5528             *m_head = NULL;
5529         }
5530
5531         return (rc);
5532     }
5533
5534     /* set flag according to packet type (UNICAST_ADDRESS is default) */
5535     if (m0->m_flags & M_BCAST) {
5536         mac_type = BROADCAST_ADDRESS;
5537     } else if (m0->m_flags & M_MCAST) {
5538         mac_type = MULTICAST_ADDRESS;
5539     }
5540
5541     /* store the mbuf into the mbuf ring */
5542     tx_buf->m        = m0;
5543     tx_buf->first_bd = fp->tx_bd_prod;
5544     tx_buf->flags    = 0;
5545
5546     /* prepare the first transmit (start) BD for the mbuf */
5547     tx_start_bd = &fp->tx_chain[TX_BD(bd_prod)].start_bd;
5548
5549     BLOGD(sc, DBG_TX,
5550           "sending pkt_prod=%u tx_buf=%p next_idx=%u bd=%u tx_start_bd=%p\n",
5551           pkt_prod, tx_buf, fp->tx_pkt_prod, bd_prod, tx_start_bd);
5552
5553     tx_start_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
5554     tx_start_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
5555     tx_start_bd->nbytes  = htole16(segs[0].ds_len);
5556     total_pkt_size += tx_start_bd->nbytes;
5557     tx_start_bd->bd_flags.as_bitfield = ETH_TX_BD_FLAGS_START_BD;
5558
5559     tx_start_bd->general_data = (1 << ETH_TX_START_BD_HDR_NBDS_SHIFT);
5560
5561     /* all frames have at least Start BD + Parsing BD */
5562     nbds = nsegs + 1;
5563     tx_start_bd->nbd = htole16(nbds);
5564
5565     if (m0->m_flags & M_VLANTAG) {
5566         tx_start_bd->vlan_or_ethertype = htole16(m0->m_pkthdr.ether_vtag);
5567         tx_start_bd->bd_flags.as_bitfield |=
5568             (X_ETH_OUTBAND_VLAN << ETH_TX_BD_FLAGS_VLAN_MODE_SHIFT);
5569     } else {
5570         /* vf tx, start bd must hold the ethertype for fw to enforce it */
5571         if (IS_VF(sc)) {
5572             /* map ethernet header to find type and header length */
5573             eh = mtod(m0, struct ether_vlan_header *);
5574             tx_start_bd->vlan_or_ethertype = eh->evl_encap_proto;
5575         } else {
5576             /* used by FW for packet accounting */
5577             tx_start_bd->vlan_or_ethertype = htole16(fp->tx_pkt_prod);
5578 #if 0
5579             /*
5580              * If NPAR-SD is active then FW should do the tagging regardless
5581              * of value of priority. Otherwise, if priority indicates this is
5582              * a control packet we need to indicate to FW to avoid tagging.
5583              */
5584             if (!IS_MF_AFEX(sc) && (mbuf priority == PRIO_CONTROL)) {
5585                 SET_FLAG(tx_start_bd->general_data,
5586                          ETH_TX_START_BD_FORCE_VLAN_MODE, 1);
5587             }
5588 #endif
5589         }
5590     }
5591
5592     /*
5593      * add a parsing BD from the chain. The parsing BD is always added
5594      * though it is only used for TSO and chksum
5595      */
5596     bd_prod = TX_BD_NEXT(bd_prod);
5597
5598     if (m0->m_pkthdr.csum_flags) {
5599         if (m0->m_pkthdr.csum_flags & CSUM_IP) {
5600             fp->eth_q_stats.tx_ofld_frames_csum_ip++;
5601             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_IP_CSUM;
5602         }
5603
5604         if (m0->m_pkthdr.csum_flags & CSUM_TCP_IPV6) {
5605             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6 |
5606                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5607         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP_IPV6) {
5608             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6   |
5609                                                   ETH_TX_BD_FLAGS_IS_UDP |
5610                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5611         } else if ((m0->m_pkthdr.csum_flags & CSUM_TCP) ||
5612                    (m0->m_pkthdr.csum_flags & CSUM_TSO)) {
5613             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_L4_CSUM;
5614         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP) {
5615             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_L4_CSUM |
5616                                                   ETH_TX_BD_FLAGS_IS_UDP);
5617         }
5618     }
5619
5620     if (!CHIP_IS_E1x(sc)) {
5621         pbd_e2 = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e2;
5622         memset(pbd_e2, 0, sizeof(struct eth_tx_parse_bd_e2));
5623
5624         if (m0->m_pkthdr.csum_flags) {
5625             hlen = bxe_set_pbd_csum_e2(fp, m0, &pbd_e2_parsing_data);
5626         }
5627
5628 #if 0
5629         /*
5630          * Add the MACs to the parsing BD if the module param was
5631          * explicitly set, if this is a vf, or in switch independent
5632          * mode.
5633          */
5634         if (sc->flags & BXE_TX_SWITCHING || IS_VF(sc) || IS_MF_SI(sc)) {
5635             eh = mtod(m0, struct ether_vlan_header *);
5636             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.src_hi,
5637                                 &pbd_e2->data.mac_addr.src_mid,
5638                                 &pbd_e2->data.mac_addr.src_lo,
5639                                 eh->evl_shost);
5640             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.dst_hi,
5641                                 &pbd_e2->data.mac_addr.dst_mid,
5642                                 &pbd_e2->data.mac_addr.dst_lo,
5643                                 eh->evl_dhost);
5644         }
5645 #endif
5646
5647         SET_FLAG(pbd_e2_parsing_data, ETH_TX_PARSE_BD_E2_ETH_ADDR_TYPE,
5648                  mac_type);
5649     } else {
5650         uint16_t global_data = 0;
5651
5652         pbd_e1x = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e1x;
5653         memset(pbd_e1x, 0, sizeof(struct eth_tx_parse_bd_e1x));
5654
5655         if (m0->m_pkthdr.csum_flags) {
5656             hlen = bxe_set_pbd_csum(fp, m0, pbd_e1x);
5657         }
5658
5659         SET_FLAG(global_data,
5660                  ETH_TX_PARSE_BD_E1X_ETH_ADDR_TYPE, mac_type);
5661         pbd_e1x->global_data |= htole16(global_data);
5662     }
5663
5664     /* setup the parsing BD with TSO specific info */
5665     if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5666         fp->eth_q_stats.tx_ofld_frames_lso++;
5667         tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_SW_LSO;
5668
5669         if (__predict_false(tx_start_bd->nbytes > hlen)) {
5670             fp->eth_q_stats.tx_ofld_frames_lso_hdr_splits++;
5671
5672             /* split the first BD into header/data making the fw job easy */
5673             nbds++;
5674             tx_start_bd->nbd = htole16(nbds);
5675             tx_start_bd->nbytes = htole16(hlen);
5676
5677             bd_prod = TX_BD_NEXT(bd_prod);
5678
5679             /* new transmit BD after the tx_parse_bd */
5680             tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5681             tx_data_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr + hlen));
5682             tx_data_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr + hlen));
5683             tx_data_bd->nbytes  = htole16(segs[0].ds_len - hlen);
5684             if (tx_total_pkt_size_bd == NULL) {
5685                 tx_total_pkt_size_bd = tx_data_bd;
5686             }
5687
5688             BLOGD(sc, DBG_TX,
5689                   "TSO split header size is %d (%x:%x) nbds %d\n",
5690                   le16toh(tx_start_bd->nbytes),
5691                   le32toh(tx_start_bd->addr_hi),
5692                   le32toh(tx_start_bd->addr_lo),
5693                   nbds);
5694         }
5695
5696         if (!CHIP_IS_E1x(sc)) {
5697             bxe_set_pbd_lso_e2(m0, &pbd_e2_parsing_data);
5698         } else {
5699             bxe_set_pbd_lso(m0, pbd_e1x);
5700         }
5701     }
5702
5703     if (pbd_e2_parsing_data) {
5704         pbd_e2->parsing_data = htole32(pbd_e2_parsing_data);
5705     }
5706
5707     /* prepare remaining BDs, start tx bd contains first seg/frag */
5708     for (i = 1; i < nsegs ; i++) {
5709         bd_prod = TX_BD_NEXT(bd_prod);
5710         tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5711         tx_data_bd->addr_lo = htole32(U64_LO(segs[i].ds_addr));
5712         tx_data_bd->addr_hi = htole32(U64_HI(segs[i].ds_addr));
5713         tx_data_bd->nbytes  = htole16(segs[i].ds_len);
5714         if (tx_total_pkt_size_bd == NULL) {
5715             tx_total_pkt_size_bd = tx_data_bd;
5716         }
5717         total_pkt_size += tx_data_bd->nbytes;
5718     }
5719
5720     BLOGD(sc, DBG_TX, "last bd %p\n", tx_data_bd);
5721
5722     if (tx_total_pkt_size_bd != NULL) {
5723         tx_total_pkt_size_bd->total_pkt_bytes = total_pkt_size;
5724     }
5725
5726     if (__predict_false(sc->debug & DBG_TX)) {
5727         tmp_bd = tx_buf->first_bd;
5728         for (i = 0; i < nbds; i++)
5729         {
5730             if (i == 0) {
5731                 BLOGD(sc, DBG_TX,
5732                       "TX Strt: %p bd=%d nbd=%d vlan=0x%x "
5733                       "bd_flags=0x%x hdr_nbds=%d\n",
5734                       tx_start_bd,
5735                       tmp_bd,
5736                       le16toh(tx_start_bd->nbd),
5737                       le16toh(tx_start_bd->vlan_or_ethertype),
5738                       tx_start_bd->bd_flags.as_bitfield,
5739                       (tx_start_bd->general_data & ETH_TX_START_BD_HDR_NBDS));
5740             } else if (i == 1) {
5741                 if (pbd_e1x) {
5742                     BLOGD(sc, DBG_TX,
5743                           "-> Prse: %p bd=%d global=0x%x ip_hlen_w=%u "
5744                           "ip_id=%u lso_mss=%u tcp_flags=0x%x csum=0x%x "
5745                           "tcp_seq=%u total_hlen_w=%u\n",
5746                           pbd_e1x,
5747                           tmp_bd,
5748                           pbd_e1x->global_data,
5749                           pbd_e1x->ip_hlen_w,
5750                           pbd_e1x->ip_id,
5751                           pbd_e1x->lso_mss,
5752                           pbd_e1x->tcp_flags,
5753                           pbd_e1x->tcp_pseudo_csum,
5754                           pbd_e1x->tcp_send_seq,
5755                           le16toh(pbd_e1x->total_hlen_w));
5756                 } else { /* if (pbd_e2) */
5757                     BLOGD(sc, DBG_TX,
5758                           "-> Parse: %p bd=%d dst=%02x:%02x:%02x "
5759                           "src=%02x:%02x:%02x parsing_data=0x%x\n",
5760                           pbd_e2,
5761                           tmp_bd,
5762                           pbd_e2->data.mac_addr.dst_hi,
5763                           pbd_e2->data.mac_addr.dst_mid,
5764                           pbd_e2->data.mac_addr.dst_lo,
5765                           pbd_e2->data.mac_addr.src_hi,
5766                           pbd_e2->data.mac_addr.src_mid,
5767                           pbd_e2->data.mac_addr.src_lo,
5768                           pbd_e2->parsing_data);
5769                 }
5770             }
5771
5772             if (i != 1) { /* skip parse db as it doesn't hold data */
5773                 tx_data_bd = &fp->tx_chain[TX_BD(tmp_bd)].reg_bd;
5774                 BLOGD(sc, DBG_TX,
5775                       "-> Frag: %p bd=%d nbytes=%d hi=0x%x lo: 0x%x\n",
5776                       tx_data_bd,
5777                       tmp_bd,
5778                       le16toh(tx_data_bd->nbytes),
5779                       le32toh(tx_data_bd->addr_hi),
5780                       le32toh(tx_data_bd->addr_lo));
5781             }
5782
5783             tmp_bd = TX_BD_NEXT(tmp_bd);
5784         }
5785     }
5786
5787     BLOGD(sc, DBG_TX, "doorbell: nbds=%d bd=%u\n", nbds, bd_prod);
5788
5789     /* update TX BD producer index value for next TX */
5790     bd_prod = TX_BD_NEXT(bd_prod);
5791
5792     /*
5793      * If the chain of tx_bd's describing this frame is adjacent to or spans
5794      * an eth_tx_next_bd element then we need to increment the nbds value.
5795      */
5796     if (TX_BD_IDX(bd_prod) < nbds) {
5797         nbds++;
5798     }
5799
5800     /* don't allow reordering of writes for nbd and packets */
5801     mb();
5802
5803     fp->tx_db.data.prod += nbds;
5804
5805     /* producer points to the next free tx_bd at this point */
5806     fp->tx_pkt_prod++;
5807     fp->tx_bd_prod = bd_prod;
5808
5809     DOORBELL(sc, fp->index, fp->tx_db.raw);
5810
5811     fp->eth_q_stats.tx_pkts++;
5812
5813     /* Prevent speculative reads from getting ahead of the status block. */
5814     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle,
5815                       0, 0, BUS_SPACE_BARRIER_READ);
5816
5817     /* Prevent speculative reads from getting ahead of the doorbell. */
5818     bus_space_barrier(sc->bar[BAR2].tag, sc->bar[BAR2].handle,
5819                       0, 0, BUS_SPACE_BARRIER_READ);
5820
5821     return (0);
5822 }
5823
5824 static void
5825 bxe_tx_start_locked(struct bxe_softc    *sc,
5826                     struct ifnet        *ifp,
5827                     struct bxe_fastpath *fp)
5828 {
5829     struct mbuf *m = NULL;
5830     int tx_count = 0;
5831     uint16_t tx_bd_avail;
5832
5833     BXE_FP_TX_LOCK_ASSERT(fp);
5834
5835     /* keep adding entries while there are frames to send */
5836     while (!IFQ_DRV_IS_EMPTY(&ifp->if_snd)) {
5837
5838         /*
5839          * check for any frames to send
5840          * dequeue can still be NULL even if queue is not empty
5841          */
5842         IFQ_DRV_DEQUEUE(&ifp->if_snd, m);
5843         if (__predict_false(m == NULL)) {
5844             break;
5845         }
5846
5847         /* the mbuf now belongs to us */
5848         fp->eth_q_stats.mbuf_alloc_tx++;
5849
5850         /*
5851          * Put the frame into the transmit ring. If we don't have room,
5852          * place the mbuf back at the head of the TX queue, set the
5853          * OACTIVE flag, and wait for the NIC to drain the chain.
5854          */
5855         if (__predict_false(bxe_tx_encap(fp, &m))) {
5856             fp->eth_q_stats.tx_encap_failures++;
5857             if (m != NULL) {
5858                 /* mark the TX queue as full and return the frame */
5859                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
5860                 IFQ_DRV_PREPEND(&ifp->if_snd, m);
5861                 fp->eth_q_stats.mbuf_alloc_tx--;
5862                 fp->eth_q_stats.tx_queue_xoff++;
5863             }
5864
5865             /* stop looking for more work */
5866             break;
5867         }
5868
5869         /* the frame was enqueued successfully */
5870         tx_count++;
5871
5872         /* send a copy of the frame to any BPF listeners. */
5873         BPF_MTAP(ifp, m);
5874
5875         tx_bd_avail = bxe_tx_avail(sc, fp);
5876
5877         /* handle any completions if we're running low */
5878         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
5879             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
5880             bxe_txeof(sc, fp);
5881             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5882                 break;
5883             }
5884         }
5885     }
5886
5887     /* all TX packets were dequeued and/or the tx ring is full */
5888     if (tx_count > 0) {
5889         /* reset the TX watchdog timeout timer */
5890         fp->watchdog_timer = BXE_TX_TIMEOUT;
5891     }
5892 }
5893
5894 /* Legacy (non-RSS) dispatch routine */
5895 static void
5896 bxe_tx_start(struct ifnet *ifp)
5897 {
5898     struct bxe_softc *sc;
5899     struct bxe_fastpath *fp;
5900
5901     sc = ifp->if_softc;
5902
5903     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
5904         BLOGW(sc, "Interface not running, ignoring transmit request\n");
5905         return;
5906     }
5907
5908     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5909         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
5910         return;
5911     }
5912
5913     if (!sc->link_vars.link_up) {
5914         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
5915         return;
5916     }
5917
5918     fp = &sc->fp[0];
5919
5920     BXE_FP_TX_LOCK(fp);
5921     bxe_tx_start_locked(sc, ifp, fp);
5922     BXE_FP_TX_UNLOCK(fp);
5923 }
5924
5925 #if __FreeBSD_version >= 800000
5926
5927 static int
5928 bxe_tx_mq_start_locked(struct bxe_softc    *sc,
5929                        struct ifnet        *ifp,
5930                        struct bxe_fastpath *fp,
5931                        struct mbuf         *m)
5932 {
5933     struct buf_ring *tx_br = fp->tx_br;
5934     struct mbuf *next;
5935     int depth, rc, tx_count;
5936     uint16_t tx_bd_avail;
5937
5938     rc = tx_count = 0;
5939
5940     if (!tx_br) {
5941         BLOGE(sc, "Multiqueue TX and no buf_ring!\n");
5942         return (EINVAL);
5943     }
5944
5945     /* fetch the depth of the driver queue */
5946     depth = drbr_inuse(ifp, tx_br);
5947     if (depth > fp->eth_q_stats.tx_max_drbr_queue_depth) {
5948         fp->eth_q_stats.tx_max_drbr_queue_depth = depth;
5949     }
5950
5951     BXE_FP_TX_LOCK_ASSERT(fp);
5952
5953     if (m == NULL) {
5954         /* no new work, check for pending frames */
5955         next = drbr_dequeue(ifp, tx_br);
5956     } else if (drbr_needs_enqueue(ifp, tx_br)) {
5957         /* have both new and pending work, maintain packet order */
5958         rc = drbr_enqueue(ifp, tx_br, m);
5959         if (rc != 0) {
5960             fp->eth_q_stats.tx_soft_errors++;
5961             goto bxe_tx_mq_start_locked_exit;
5962         }
5963         next = drbr_dequeue(ifp, tx_br);
5964     } else {
5965         /* new work only and nothing pending */
5966         next = m;
5967     }
5968
5969     /* keep adding entries while there are frames to send */
5970     while (next != NULL) {
5971
5972         /* the mbuf now belongs to us */
5973         fp->eth_q_stats.mbuf_alloc_tx++;
5974
5975         /*
5976          * Put the frame into the transmit ring. If we don't have room,
5977          * place the mbuf back at the head of the TX queue, set the
5978          * OACTIVE flag, and wait for the NIC to drain the chain.
5979          */
5980         rc = bxe_tx_encap(fp, &next);
5981         if (__predict_false(rc != 0)) {
5982             fp->eth_q_stats.tx_encap_failures++;
5983             if (next != NULL) {
5984                 /* mark the TX queue as full and save the frame */
5985                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
5986                 /* XXX this may reorder the frame */
5987                 rc = drbr_enqueue(ifp, tx_br, next);
5988                 fp->eth_q_stats.mbuf_alloc_tx--;
5989                 fp->eth_q_stats.tx_frames_deferred++;
5990             }
5991
5992             /* stop looking for more work */
5993             break;
5994         }
5995
5996         /* the transmit frame was enqueued successfully */
5997         tx_count++;
5998
5999         /* send a copy of the frame to any BPF listeners */
6000         BPF_MTAP(ifp, next);
6001
6002         tx_bd_avail = bxe_tx_avail(sc, fp);
6003
6004         /* handle any completions if we're running low */
6005         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
6006             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
6007             bxe_txeof(sc, fp);
6008             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
6009                 break;
6010             }
6011         }
6012
6013         next = drbr_dequeue(ifp, tx_br);
6014     }
6015
6016     /* all TX packets were dequeued and/or the tx ring is full */
6017     if (tx_count > 0) {
6018         /* reset the TX watchdog timeout timer */
6019         fp->watchdog_timer = BXE_TX_TIMEOUT;
6020     }
6021
6022 bxe_tx_mq_start_locked_exit:
6023
6024     return (rc);
6025 }
6026
6027 /* Multiqueue (TSS) dispatch routine. */
6028 static int
6029 bxe_tx_mq_start(struct ifnet *ifp,
6030                 struct mbuf  *m)
6031 {
6032     struct bxe_softc *sc = ifp->if_softc;
6033     struct bxe_fastpath *fp;
6034     int fp_index, rc;
6035
6036     fp_index = 0; /* default is the first queue */
6037
6038     /* change the queue if using flow ID */
6039     if ((m->m_flags & M_FLOWID) != 0) {
6040         fp_index = (m->m_pkthdr.flowid % sc->num_queues);
6041     }
6042
6043     fp = &sc->fp[fp_index];
6044
6045     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
6046         BLOGW(sc, "Interface not running, ignoring transmit request\n");
6047         return (ENETDOWN);
6048     }
6049
6050     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
6051         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
6052         return (EBUSY);
6053     }
6054
6055     if (!sc->link_vars.link_up) {
6056         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
6057         return (ENETDOWN);
6058     }
6059
6060     /* XXX change to TRYLOCK here and if failed then schedule taskqueue */
6061
6062     BXE_FP_TX_LOCK(fp);
6063     rc = bxe_tx_mq_start_locked(sc, ifp, fp, m);
6064     BXE_FP_TX_UNLOCK(fp);
6065
6066     return (rc);
6067 }
6068
6069 static void
6070 bxe_mq_flush(struct ifnet *ifp)
6071 {
6072     struct bxe_softc *sc = ifp->if_softc;
6073     struct bxe_fastpath *fp;
6074     struct mbuf *m;
6075     int i;
6076
6077     for (i = 0; i < sc->num_queues; i++) {
6078         fp = &sc->fp[i];
6079
6080         if (fp->state != BXE_FP_STATE_OPEN) {
6081             BLOGD(sc, DBG_LOAD, "Not clearing fp[%02d] buf_ring (state=%d)\n",
6082                   fp->index, fp->state);
6083             continue;
6084         }
6085
6086         if (fp->tx_br != NULL) {
6087             BLOGD(sc, DBG_LOAD, "Clearing fp[%02d] buf_ring\n", fp->index);
6088             BXE_FP_TX_LOCK(fp);
6089             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6090                 m_freem(m);
6091             }
6092             BXE_FP_TX_UNLOCK(fp);
6093         }
6094     }
6095
6096     if_qflush(ifp);
6097 }
6098
6099 #endif /* FreeBSD_version >= 800000 */
6100
6101 static uint16_t
6102 bxe_cid_ilt_lines(struct bxe_softc *sc)
6103 {
6104     if (IS_SRIOV(sc)) {
6105         return ((BXE_FIRST_VF_CID + BXE_VF_CIDS) / ILT_PAGE_CIDS);
6106     }
6107     return (L2_ILT_LINES(sc));
6108 }
6109
6110 static void
6111 bxe_ilt_set_info(struct bxe_softc *sc)
6112 {
6113     struct ilt_client_info *ilt_client;
6114     struct ecore_ilt *ilt = sc->ilt;
6115     uint16_t line = 0;
6116
6117     ilt->start_line = FUNC_ILT_BASE(SC_FUNC(sc));
6118     BLOGD(sc, DBG_LOAD, "ilt starts at line %d\n", ilt->start_line);
6119
6120     /* CDU */
6121     ilt_client = &ilt->clients[ILT_CLIENT_CDU];
6122     ilt_client->client_num = ILT_CLIENT_CDU;
6123     ilt_client->page_size = CDU_ILT_PAGE_SZ;
6124     ilt_client->flags = ILT_CLIENT_SKIP_MEM;
6125     ilt_client->start = line;
6126     line += bxe_cid_ilt_lines(sc);
6127
6128     if (CNIC_SUPPORT(sc)) {
6129         line += CNIC_ILT_LINES;
6130     }
6131
6132     ilt_client->end = (line - 1);
6133
6134     BLOGD(sc, DBG_LOAD,
6135           "ilt client[CDU]: start %d, end %d, "
6136           "psz 0x%x, flags 0x%x, hw psz %d\n",
6137           ilt_client->start, ilt_client->end,
6138           ilt_client->page_size,
6139           ilt_client->flags,
6140           ilog2(ilt_client->page_size >> 12));
6141
6142     /* QM */
6143     if (QM_INIT(sc->qm_cid_count)) {
6144         ilt_client = &ilt->clients[ILT_CLIENT_QM];
6145         ilt_client->client_num = ILT_CLIENT_QM;
6146         ilt_client->page_size = QM_ILT_PAGE_SZ;
6147         ilt_client->flags = 0;
6148         ilt_client->start = line;
6149
6150         /* 4 bytes for each cid */
6151         line += DIV_ROUND_UP(sc->qm_cid_count * QM_QUEUES_PER_FUNC * 4,
6152                              QM_ILT_PAGE_SZ);
6153
6154         ilt_client->end = (line - 1);
6155
6156         BLOGD(sc, DBG_LOAD,
6157               "ilt client[QM]: start %d, end %d, "
6158               "psz 0x%x, flags 0x%x, hw psz %d\n",
6159               ilt_client->start, ilt_client->end,
6160               ilt_client->page_size, ilt_client->flags,
6161               ilog2(ilt_client->page_size >> 12));
6162     }
6163
6164     if (CNIC_SUPPORT(sc)) {
6165         /* SRC */
6166         ilt_client = &ilt->clients[ILT_CLIENT_SRC];
6167         ilt_client->client_num = ILT_CLIENT_SRC;
6168         ilt_client->page_size = SRC_ILT_PAGE_SZ;
6169         ilt_client->flags = 0;
6170         ilt_client->start = line;
6171         line += SRC_ILT_LINES;
6172         ilt_client->end = (line - 1);
6173
6174         BLOGD(sc, DBG_LOAD,
6175               "ilt client[SRC]: start %d, end %d, "
6176               "psz 0x%x, flags 0x%x, hw psz %d\n",
6177               ilt_client->start, ilt_client->end,
6178               ilt_client->page_size, ilt_client->flags,
6179               ilog2(ilt_client->page_size >> 12));
6180
6181         /* TM */
6182         ilt_client = &ilt->clients[ILT_CLIENT_TM];
6183         ilt_client->client_num = ILT_CLIENT_TM;
6184         ilt_client->page_size = TM_ILT_PAGE_SZ;
6185         ilt_client->flags = 0;
6186         ilt_client->start = line;
6187         line += TM_ILT_LINES;
6188         ilt_client->end = (line - 1);
6189
6190         BLOGD(sc, DBG_LOAD,
6191               "ilt client[TM]: start %d, end %d, "
6192               "psz 0x%x, flags 0x%x, hw psz %d\n",
6193               ilt_client->start, ilt_client->end,
6194               ilt_client->page_size, ilt_client->flags,
6195               ilog2(ilt_client->page_size >> 12));
6196     }
6197
6198     KASSERT((line <= ILT_MAX_LINES), ("Invalid number of ILT lines!"));
6199 }
6200
6201 static void
6202 bxe_set_fp_rx_buf_size(struct bxe_softc *sc)
6203 {
6204     int i;
6205
6206     BLOGD(sc, DBG_LOAD, "mtu = %d\n", sc->mtu);
6207
6208     for (i = 0; i < sc->num_queues; i++) {
6209         /* get the Rx buffer size for RX frames */
6210         sc->fp[i].rx_buf_size =
6211             (IP_HEADER_ALIGNMENT_PADDING +
6212              ETH_OVERHEAD +
6213              sc->mtu);
6214
6215         BLOGD(sc, DBG_LOAD, "rx_buf_size for fp[%02d] = %d\n",
6216               i, sc->fp[i].rx_buf_size);
6217
6218         /* get the mbuf allocation size for RX frames */
6219         if (sc->fp[i].rx_buf_size <= MCLBYTES) {
6220             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6221         } else if (sc->fp[i].rx_buf_size <= BCM_PAGE_SIZE) {
6222             sc->fp[i].mbuf_alloc_size = PAGE_SIZE;
6223         } else {
6224             sc->fp[i].mbuf_alloc_size = MJUM9BYTES;
6225         }
6226
6227         BLOGD(sc, DBG_LOAD, "mbuf_alloc_size for fp[%02d] = %d\n",
6228               i, sc->fp[i].mbuf_alloc_size);
6229     }
6230 }
6231
6232 static int
6233 bxe_alloc_ilt_mem(struct bxe_softc *sc)
6234 {
6235     int rc = 0;
6236
6237     if ((sc->ilt =
6238          (struct ecore_ilt *)malloc(sizeof(struct ecore_ilt),
6239                                     M_BXE_ILT,
6240                                     (M_NOWAIT | M_ZERO))) == NULL) {
6241         rc = 1;
6242     }
6243
6244     return (rc);
6245 }
6246
6247 static int
6248 bxe_alloc_ilt_lines_mem(struct bxe_softc *sc)
6249 {
6250     int rc = 0;
6251
6252     if ((sc->ilt->lines =
6253          (struct ilt_line *)malloc((sizeof(struct ilt_line) * ILT_MAX_LINES),
6254                                     M_BXE_ILT,
6255                                     (M_NOWAIT | M_ZERO))) == NULL) {
6256         rc = 1;
6257     }
6258
6259     return (rc);
6260 }
6261
6262 static void
6263 bxe_free_ilt_mem(struct bxe_softc *sc)
6264 {
6265     if (sc->ilt != NULL) {
6266         free(sc->ilt, M_BXE_ILT);
6267         sc->ilt = NULL;
6268     }
6269 }
6270
6271 static void
6272 bxe_free_ilt_lines_mem(struct bxe_softc *sc)
6273 {
6274     if (sc->ilt->lines != NULL) {
6275         free(sc->ilt->lines, M_BXE_ILT);
6276         sc->ilt->lines = NULL;
6277     }
6278 }
6279
6280 static void
6281 bxe_free_mem(struct bxe_softc *sc)
6282 {
6283     int i;
6284
6285 #if 0
6286     if (!CONFIGURE_NIC_MODE(sc)) {
6287         /* free searcher T2 table */
6288         bxe_dma_free(sc, &sc->t2);
6289     }
6290 #endif
6291
6292     for (i = 0; i < L2_ILT_LINES(sc); i++) {
6293         bxe_dma_free(sc, &sc->context[i].vcxt_dma);
6294         sc->context[i].vcxt = NULL;
6295         sc->context[i].size = 0;
6296     }
6297
6298     ecore_ilt_mem_op(sc, ILT_MEMOP_FREE);
6299
6300     bxe_free_ilt_lines_mem(sc);
6301
6302 #if 0
6303     bxe_iov_free_mem(sc);
6304 #endif
6305 }
6306
6307 static int
6308 bxe_alloc_mem(struct bxe_softc *sc)
6309 {
6310     int context_size;
6311     int allocated;
6312     int i;
6313
6314 #if 0
6315     if (!CONFIGURE_NIC_MODE(sc)) {
6316         /* allocate searcher T2 table */
6317         if (bxe_dma_alloc(sc, SRC_T2_SZ,
6318                           &sc->t2, "searcher t2 table") != 0) {
6319             return (-1);
6320         }
6321     }
6322 #endif
6323
6324     /*
6325      * Allocate memory for CDU context:
6326      * This memory is allocated separately and not in the generic ILT
6327      * functions because CDU differs in few aspects:
6328      * 1. There can be multiple entities allocating memory for context -
6329      * regular L2, CNIC, and SRIOV drivers. Each separately controls
6330      * its own ILT lines.
6331      * 2. Since CDU page-size is not a single 4KB page (which is the case
6332      * for the other ILT clients), to be efficient we want to support
6333      * allocation of sub-page-size in the last entry.
6334      * 3. Context pointers are used by the driver to pass to FW / update
6335      * the context (for the other ILT clients the pointers are used just to
6336      * free the memory during unload).
6337      */
6338     context_size = (sizeof(union cdu_context) * BXE_L2_CID_COUNT(sc));
6339     for (i = 0, allocated = 0; allocated < context_size; i++) {
6340         sc->context[i].size = min(CDU_ILT_PAGE_SZ,
6341                                   (context_size - allocated));
6342
6343         if (bxe_dma_alloc(sc, sc->context[i].size,
6344                           &sc->context[i].vcxt_dma,
6345                           "cdu context") != 0) {
6346             bxe_free_mem(sc);
6347             return (-1);
6348         }
6349
6350         sc->context[i].vcxt =
6351             (union cdu_context *)sc->context[i].vcxt_dma.vaddr;
6352
6353         allocated += sc->context[i].size;
6354     }
6355
6356     bxe_alloc_ilt_lines_mem(sc);
6357
6358     BLOGD(sc, DBG_LOAD, "ilt=%p start_line=%u lines=%p\n",
6359           sc->ilt, sc->ilt->start_line, sc->ilt->lines);
6360     {
6361         for (i = 0; i < 4; i++) {
6362             BLOGD(sc, DBG_LOAD,
6363                   "c%d page_size=%u start=%u end=%u num=%u flags=0x%x\n",
6364                   i,
6365                   sc->ilt->clients[i].page_size,
6366                   sc->ilt->clients[i].start,
6367                   sc->ilt->clients[i].end,
6368                   sc->ilt->clients[i].client_num,
6369                   sc->ilt->clients[i].flags);
6370         }
6371     }
6372     if (ecore_ilt_mem_op(sc, ILT_MEMOP_ALLOC)) {
6373         BLOGE(sc, "ecore_ilt_mem_op ILT_MEMOP_ALLOC failed\n");
6374         bxe_free_mem(sc);
6375         return (-1);
6376     }
6377
6378 #if 0
6379     if (bxe_iov_alloc_mem(sc)) {
6380         BLOGE(sc, "Failed to allocate memory for SRIOV\n");
6381         bxe_free_mem(sc);
6382         return (-1);
6383     }
6384 #endif
6385
6386     return (0);
6387 }
6388
6389 static void
6390 bxe_free_rx_bd_chain(struct bxe_fastpath *fp)
6391 {
6392     struct bxe_softc *sc;
6393     int i;
6394
6395     sc = fp->sc;
6396
6397     if (fp->rx_mbuf_tag == NULL) {
6398         return;
6399     }
6400
6401     /* free all mbufs and unload all maps */
6402     for (i = 0; i < RX_BD_TOTAL; i++) {
6403         if (fp->rx_mbuf_chain[i].m_map != NULL) {
6404             bus_dmamap_sync(fp->rx_mbuf_tag,
6405                             fp->rx_mbuf_chain[i].m_map,
6406                             BUS_DMASYNC_POSTREAD);
6407             bus_dmamap_unload(fp->rx_mbuf_tag,
6408                               fp->rx_mbuf_chain[i].m_map);
6409         }
6410
6411         if (fp->rx_mbuf_chain[i].m != NULL) {
6412             m_freem(fp->rx_mbuf_chain[i].m);
6413             fp->rx_mbuf_chain[i].m = NULL;
6414             fp->eth_q_stats.mbuf_alloc_rx--;
6415         }
6416     }
6417 }
6418
6419 static void
6420 bxe_free_tpa_pool(struct bxe_fastpath *fp)
6421 {
6422     struct bxe_softc *sc;
6423     int i, max_agg_queues;
6424
6425     sc = fp->sc;
6426
6427     if (fp->rx_mbuf_tag == NULL) {
6428         return;
6429     }
6430
6431     max_agg_queues = MAX_AGG_QS(sc);
6432
6433     /* release all mbufs and unload all DMA maps in the TPA pool */
6434     for (i = 0; i < max_agg_queues; i++) {
6435         if (fp->rx_tpa_info[i].bd.m_map != NULL) {
6436             bus_dmamap_sync(fp->rx_mbuf_tag,
6437                             fp->rx_tpa_info[i].bd.m_map,
6438                             BUS_DMASYNC_POSTREAD);
6439             bus_dmamap_unload(fp->rx_mbuf_tag,
6440                               fp->rx_tpa_info[i].bd.m_map);
6441         }
6442
6443         if (fp->rx_tpa_info[i].bd.m != NULL) {
6444             m_freem(fp->rx_tpa_info[i].bd.m);
6445             fp->rx_tpa_info[i].bd.m = NULL;
6446             fp->eth_q_stats.mbuf_alloc_tpa--;
6447         }
6448     }
6449 }
6450
6451 static void
6452 bxe_free_sge_chain(struct bxe_fastpath *fp)
6453 {
6454     struct bxe_softc *sc;
6455     int i;
6456
6457     sc = fp->sc;
6458
6459     if (fp->rx_sge_mbuf_tag == NULL) {
6460         return;
6461     }
6462
6463     /* rree all mbufs and unload all maps */
6464     for (i = 0; i < RX_SGE_TOTAL; i++) {
6465         if (fp->rx_sge_mbuf_chain[i].m_map != NULL) {
6466             bus_dmamap_sync(fp->rx_sge_mbuf_tag,
6467                             fp->rx_sge_mbuf_chain[i].m_map,
6468                             BUS_DMASYNC_POSTREAD);
6469             bus_dmamap_unload(fp->rx_sge_mbuf_tag,
6470                               fp->rx_sge_mbuf_chain[i].m_map);
6471         }
6472
6473         if (fp->rx_sge_mbuf_chain[i].m != NULL) {
6474             m_freem(fp->rx_sge_mbuf_chain[i].m);
6475             fp->rx_sge_mbuf_chain[i].m = NULL;
6476             fp->eth_q_stats.mbuf_alloc_sge--;
6477         }
6478     }
6479 }
6480
6481 static void
6482 bxe_free_fp_buffers(struct bxe_softc *sc)
6483 {
6484     struct bxe_fastpath *fp;
6485     int i;
6486
6487     for (i = 0; i < sc->num_queues; i++) {
6488         fp = &sc->fp[i];
6489
6490 #if __FreeBSD_version >= 800000
6491         if (fp->tx_br != NULL) {
6492             struct mbuf *m;
6493             /* just in case bxe_mq_flush() wasn't called */
6494             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6495                 m_freem(m);
6496             }
6497             buf_ring_free(fp->tx_br, M_DEVBUF);
6498             fp->tx_br = NULL;
6499         }
6500 #endif
6501
6502         /* free all RX buffers */
6503         bxe_free_rx_bd_chain(fp);
6504         bxe_free_tpa_pool(fp);
6505         bxe_free_sge_chain(fp);
6506
6507         if (fp->eth_q_stats.mbuf_alloc_rx != 0) {
6508             BLOGE(sc, "failed to claim all rx mbufs (%d left)\n",
6509                   fp->eth_q_stats.mbuf_alloc_rx);
6510         }
6511
6512         if (fp->eth_q_stats.mbuf_alloc_sge != 0) {
6513             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6514                   fp->eth_q_stats.mbuf_alloc_sge);
6515         }
6516
6517         if (fp->eth_q_stats.mbuf_alloc_tpa != 0) {
6518             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6519                   fp->eth_q_stats.mbuf_alloc_tpa);
6520         }
6521
6522         if (fp->eth_q_stats.mbuf_alloc_tx != 0) {
6523             BLOGE(sc, "failed to release tx mbufs (%d left)\n",
6524                   fp->eth_q_stats.mbuf_alloc_tx);
6525         }
6526
6527         /* XXX verify all mbufs were reclaimed */
6528
6529         if (mtx_initialized(&fp->tx_mtx)) {
6530             mtx_destroy(&fp->tx_mtx);
6531         }
6532
6533         if (mtx_initialized(&fp->rx_mtx)) {
6534             mtx_destroy(&fp->rx_mtx);
6535         }
6536     }
6537 }
6538
6539 static int
6540 bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
6541                      uint16_t            prev_index,
6542                      uint16_t            index)
6543 {
6544     struct bxe_sw_rx_bd *rx_buf;
6545     struct eth_rx_bd *rx_bd;
6546     bus_dma_segment_t segs[1];
6547     bus_dmamap_t map;
6548     struct mbuf *m;
6549     int nsegs, rc;
6550
6551     rc = 0;
6552
6553     /* allocate the new RX BD mbuf */
6554     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6555     if (__predict_false(m == NULL)) {
6556         fp->eth_q_stats.mbuf_rx_bd_alloc_failed++;
6557         return (ENOBUFS);
6558     }
6559
6560     fp->eth_q_stats.mbuf_alloc_rx++;
6561
6562     /* initialize the mbuf buffer length */
6563     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6564
6565     /* map the mbuf into non-paged pool */
6566     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6567                                  fp->rx_mbuf_spare_map,
6568                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6569     if (__predict_false(rc != 0)) {
6570         fp->eth_q_stats.mbuf_rx_bd_mapping_failed++;
6571         m_freem(m);
6572         fp->eth_q_stats.mbuf_alloc_rx--;
6573         return (rc);
6574     }
6575
6576     /* all mbufs must map to a single segment */
6577     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6578
6579     /* release any existing RX BD mbuf mappings */
6580
6581     if (prev_index != index) {
6582         rx_buf = &fp->rx_mbuf_chain[prev_index];
6583
6584         if (rx_buf->m_map != NULL) {
6585             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6586                             BUS_DMASYNC_POSTREAD);
6587             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6588         }
6589
6590         /*
6591          * We only get here from bxe_rxeof() when the maximum number
6592          * of rx buffers is less than RX_BD_USABLE. bxe_rxeof() already
6593          * holds the mbuf in the prev_index so it's OK to NULL it out
6594          * here without concern of a memory leak.
6595          */
6596         fp->rx_mbuf_chain[prev_index].m = NULL;
6597     }
6598
6599     rx_buf = &fp->rx_mbuf_chain[index];
6600
6601     if (rx_buf->m_map != NULL) {
6602         bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6603                         BUS_DMASYNC_POSTREAD);
6604         bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6605     }
6606
6607     /* save the mbuf and mapping info for a future packet */
6608     map = (prev_index != index) ?
6609               fp->rx_mbuf_chain[prev_index].m_map : rx_buf->m_map;
6610     rx_buf->m_map = fp->rx_mbuf_spare_map;
6611     fp->rx_mbuf_spare_map = map;
6612     bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6613                     BUS_DMASYNC_PREREAD);
6614     rx_buf->m = m;
6615
6616     rx_bd = &fp->rx_chain[index];
6617     rx_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6618     rx_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6619
6620     return (rc);
6621 }
6622
6623 static int
6624 bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
6625                       int                 queue)
6626 {
6627     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
6628     bus_dma_segment_t segs[1];
6629     bus_dmamap_t map;
6630     struct mbuf *m;
6631     int nsegs;
6632     int rc = 0;
6633
6634     /* allocate the new TPA mbuf */
6635     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6636     if (__predict_false(m == NULL)) {
6637         fp->eth_q_stats.mbuf_rx_tpa_alloc_failed++;
6638         return (ENOBUFS);
6639     }
6640
6641     fp->eth_q_stats.mbuf_alloc_tpa++;
6642
6643     /* initialize the mbuf buffer length */
6644     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6645
6646     /* map the mbuf into non-paged pool */
6647     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6648                                  fp->rx_tpa_info_mbuf_spare_map,
6649                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6650     if (__predict_false(rc != 0)) {
6651         fp->eth_q_stats.mbuf_rx_tpa_mapping_failed++;
6652         m_free(m);
6653         fp->eth_q_stats.mbuf_alloc_tpa--;
6654         return (rc);
6655     }
6656
6657     /* all mbufs must map to a single segment */
6658     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6659
6660     /* release any existing TPA mbuf mapping */
6661     if (tpa_info->bd.m_map != NULL) {
6662         bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6663                         BUS_DMASYNC_POSTREAD);
6664         bus_dmamap_unload(fp->rx_mbuf_tag, tpa_info->bd.m_map);
6665     }
6666
6667     /* save the mbuf and mapping info for the TPA mbuf */
6668     map = tpa_info->bd.m_map;
6669     tpa_info->bd.m_map = fp->rx_tpa_info_mbuf_spare_map;
6670     fp->rx_tpa_info_mbuf_spare_map = map;
6671     bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6672                     BUS_DMASYNC_PREREAD);
6673     tpa_info->bd.m = m;
6674     tpa_info->seg = segs[0];
6675
6676     return (rc);
6677 }
6678
6679 /*
6680  * Allocate an mbuf and assign it to the receive scatter gather chain. The
6681  * caller must take care to save a copy of the existing mbuf in the SG mbuf
6682  * chain.
6683  */
6684 static int
6685 bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
6686                       uint16_t            index)
6687 {
6688     struct bxe_sw_rx_bd *sge_buf;
6689     struct eth_rx_sge *sge;
6690     bus_dma_segment_t segs[1];
6691     bus_dmamap_t map;
6692     struct mbuf *m;
6693     int nsegs;
6694     int rc = 0;
6695
6696     /* allocate a new SGE mbuf */
6697     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, SGE_PAGE_SIZE);
6698     if (__predict_false(m == NULL)) {
6699         fp->eth_q_stats.mbuf_rx_sge_alloc_failed++;
6700         return (ENOMEM);
6701     }
6702
6703     fp->eth_q_stats.mbuf_alloc_sge++;
6704
6705     /* initialize the mbuf buffer length */
6706     m->m_pkthdr.len = m->m_len = SGE_PAGE_SIZE;
6707
6708     /* map the SGE mbuf into non-paged pool */
6709     rc = bus_dmamap_load_mbuf_sg(fp->rx_sge_mbuf_tag,
6710                                  fp->rx_sge_mbuf_spare_map,
6711                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6712     if (__predict_false(rc != 0)) {
6713         fp->eth_q_stats.mbuf_rx_sge_mapping_failed++;
6714         m_freem(m);
6715         fp->eth_q_stats.mbuf_alloc_sge--;
6716         return (rc);
6717     }
6718
6719     /* all mbufs must map to a single segment */
6720     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6721
6722     sge_buf = &fp->rx_sge_mbuf_chain[index];
6723
6724     /* release any existing SGE mbuf mapping */
6725     if (sge_buf->m_map != NULL) {
6726         bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6727                         BUS_DMASYNC_POSTREAD);
6728         bus_dmamap_unload(fp->rx_sge_mbuf_tag, sge_buf->m_map);
6729     }
6730
6731     /* save the mbuf and mapping info for a future packet */
6732     map = sge_buf->m_map;
6733     sge_buf->m_map = fp->rx_sge_mbuf_spare_map;
6734     fp->rx_sge_mbuf_spare_map = map;
6735     bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6736                     BUS_DMASYNC_PREREAD);
6737     sge_buf->m = m;
6738
6739     sge = &fp->rx_sge_chain[index];
6740     sge->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6741     sge->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6742
6743     return (rc);
6744 }
6745
6746 static __noinline int
6747 bxe_alloc_fp_buffers(struct bxe_softc *sc)
6748 {
6749     struct bxe_fastpath *fp;
6750     int i, j, rc = 0;
6751     int ring_prod, cqe_ring_prod;
6752     int max_agg_queues;
6753
6754     for (i = 0; i < sc->num_queues; i++) {
6755         fp = &sc->fp[i];
6756
6757 #if __FreeBSD_version >= 800000
6758         fp->tx_br = buf_ring_alloc(BXE_BR_SIZE, M_DEVBUF,
6759                                    M_DONTWAIT, &fp->tx_mtx);
6760         if (fp->tx_br == NULL) {
6761             BLOGE(sc, "buf_ring alloc fail for fp[%02d]\n", i);
6762             goto bxe_alloc_fp_buffers_error;
6763         }
6764 #endif
6765
6766         ring_prod = cqe_ring_prod = 0;
6767         fp->rx_bd_cons = 0;
6768         fp->rx_cq_cons = 0;
6769
6770         /* allocate buffers for the RX BDs in RX BD chain */
6771         for (j = 0; j < sc->max_rx_bufs; j++) {
6772             rc = bxe_alloc_rx_bd_mbuf(fp, ring_prod, ring_prod);
6773             if (rc != 0) {
6774                 BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
6775                       i, rc);
6776                 goto bxe_alloc_fp_buffers_error;
6777             }
6778
6779             ring_prod     = RX_BD_NEXT(ring_prod);
6780             cqe_ring_prod = RCQ_NEXT(cqe_ring_prod);
6781         }
6782
6783         fp->rx_bd_prod = ring_prod;
6784         fp->rx_cq_prod = cqe_ring_prod;
6785         fp->eth_q_stats.rx_calls = fp->eth_q_stats.rx_pkts = 0;
6786
6787         if (sc->ifnet->if_capenable & IFCAP_LRO) {
6788             max_agg_queues = MAX_AGG_QS(sc);
6789
6790             fp->tpa_enable = TRUE;
6791
6792             /* fill the TPA pool */
6793             for (j = 0; j < max_agg_queues; j++) {
6794                 rc = bxe_alloc_rx_tpa_mbuf(fp, j);
6795                 if (rc != 0) {
6796                     BLOGE(sc, "mbuf alloc fail for fp[%02d] TPA queue %d\n",
6797                           i, j);
6798                     fp->tpa_enable = FALSE;
6799                     goto bxe_alloc_fp_buffers_error;
6800                 }
6801
6802                 fp->rx_tpa_info[j].state = BXE_TPA_STATE_STOP;
6803             }
6804
6805             if (fp->tpa_enable) {
6806                 /* fill the RX SGE chain */
6807                 ring_prod = 0;
6808                 for (j = 0; j < RX_SGE_USABLE; j++) {
6809                     rc = bxe_alloc_rx_sge_mbuf(fp, ring_prod);
6810                     if (rc != 0) {
6811                         BLOGE(sc, "mbuf alloc fail for fp[%02d] SGE %d\n",
6812                               i, ring_prod);
6813                         fp->tpa_enable = FALSE;
6814                         ring_prod = 0;
6815                         goto bxe_alloc_fp_buffers_error;
6816                     }
6817
6818                     ring_prod = RX_SGE_NEXT(ring_prod);
6819                 }
6820
6821                 fp->rx_sge_prod = ring_prod;
6822             }
6823         }
6824     }
6825
6826     return (0);
6827
6828 bxe_alloc_fp_buffers_error:
6829
6830     /* unwind what was already allocated */
6831     bxe_free_rx_bd_chain(fp);
6832     bxe_free_tpa_pool(fp);
6833     bxe_free_sge_chain(fp);
6834
6835     return (ENOBUFS);
6836 }
6837
6838 static void
6839 bxe_free_fw_stats_mem(struct bxe_softc *sc)
6840 {
6841     bxe_dma_free(sc, &sc->fw_stats_dma);
6842
6843     sc->fw_stats_num = 0;
6844
6845     sc->fw_stats_req_size = 0;
6846     sc->fw_stats_req = NULL;
6847     sc->fw_stats_req_mapping = 0;
6848
6849     sc->fw_stats_data_size = 0;
6850     sc->fw_stats_data = NULL;
6851     sc->fw_stats_data_mapping = 0;
6852 }
6853
6854 static int
6855 bxe_alloc_fw_stats_mem(struct bxe_softc *sc)
6856 {
6857     uint8_t num_queue_stats;
6858     int num_groups;
6859
6860     /* number of queues for statistics is number of eth queues */
6861     num_queue_stats = BXE_NUM_ETH_QUEUES(sc);
6862
6863     /*
6864      * Total number of FW statistics requests =
6865      *   1 for port stats + 1 for PF stats + num of queues
6866      */
6867     sc->fw_stats_num = (2 + num_queue_stats);
6868
6869     /*
6870      * Request is built from stats_query_header and an array of
6871      * stats_query_cmd_group each of which contains STATS_QUERY_CMD_COUNT
6872      * rules. The real number or requests is configured in the
6873      * stats_query_header.
6874      */
6875     num_groups =
6876         ((sc->fw_stats_num / STATS_QUERY_CMD_COUNT) +
6877          ((sc->fw_stats_num % STATS_QUERY_CMD_COUNT) ? 1 : 0));
6878
6879     BLOGD(sc, DBG_LOAD, "stats fw_stats_num %d num_groups %d\n",
6880           sc->fw_stats_num, num_groups);
6881
6882     sc->fw_stats_req_size =
6883         (sizeof(struct stats_query_header) +
6884          (num_groups * sizeof(struct stats_query_cmd_group)));
6885
6886     /*
6887      * Data for statistics requests + stats_counter.
6888      * stats_counter holds per-STORM counters that are incremented when
6889      * STORM has finished with the current request. Memory for FCoE
6890      * offloaded statistics are counted anyway, even if they will not be sent.
6891      * VF stats are not accounted for here as the data of VF stats is stored
6892      * in memory allocated by the VF, not here.
6893      */
6894     sc->fw_stats_data_size =
6895         (sizeof(struct stats_counter) +
6896          sizeof(struct per_port_stats) +
6897          sizeof(struct per_pf_stats) +
6898          /* sizeof(struct fcoe_statistics_params) + */
6899          (sizeof(struct per_queue_stats) * num_queue_stats));
6900
6901     if (bxe_dma_alloc(sc, (sc->fw_stats_req_size + sc->fw_stats_data_size),
6902                       &sc->fw_stats_dma, "fw stats") != 0) {
6903         bxe_free_fw_stats_mem(sc);
6904         return (-1);
6905     }
6906
6907     /* set up the shortcuts */
6908
6909     sc->fw_stats_req =
6910         (struct bxe_fw_stats_req *)sc->fw_stats_dma.vaddr;
6911     sc->fw_stats_req_mapping = sc->fw_stats_dma.paddr;
6912
6913     sc->fw_stats_data =
6914         (struct bxe_fw_stats_data *)((uint8_t *)sc->fw_stats_dma.vaddr +
6915                                      sc->fw_stats_req_size);
6916     sc->fw_stats_data_mapping = (sc->fw_stats_dma.paddr +
6917                                  sc->fw_stats_req_size);
6918
6919     BLOGD(sc, DBG_LOAD, "statistics request base address set to %#jx\n",
6920           (uintmax_t)sc->fw_stats_req_mapping);
6921
6922     BLOGD(sc, DBG_LOAD, "statistics data base address set to %#jx\n",
6923           (uintmax_t)sc->fw_stats_data_mapping);
6924
6925     return (0);
6926 }
6927
6928 /*
6929  * Bits map:
6930  * 0-7  - Engine0 load counter.
6931  * 8-15 - Engine1 load counter.
6932  * 16   - Engine0 RESET_IN_PROGRESS bit.
6933  * 17   - Engine1 RESET_IN_PROGRESS bit.
6934  * 18   - Engine0 ONE_IS_LOADED. Set when there is at least one active
6935  *        function on the engine
6936  * 19   - Engine1 ONE_IS_LOADED.
6937  * 20   - Chip reset flow bit. When set none-leader must wait for both engines
6938  *        leader to complete (check for both RESET_IN_PROGRESS bits and not
6939  *        for just the one belonging to its engine).
6940  */
6941 #define BXE_RECOVERY_GLOB_REG     MISC_REG_GENERIC_POR_1
6942 #define BXE_PATH0_LOAD_CNT_MASK   0x000000ff
6943 #define BXE_PATH0_LOAD_CNT_SHIFT  0
6944 #define BXE_PATH1_LOAD_CNT_MASK   0x0000ff00
6945 #define BXE_PATH1_LOAD_CNT_SHIFT  8
6946 #define BXE_PATH0_RST_IN_PROG_BIT 0x00010000
6947 #define BXE_PATH1_RST_IN_PROG_BIT 0x00020000
6948 #define BXE_GLOBAL_RESET_BIT      0x00040000
6949
6950 /* set the GLOBAL_RESET bit, should be run under rtnl lock */
6951 static void
6952 bxe_set_reset_global(struct bxe_softc *sc)
6953 {
6954     uint32_t val;
6955     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6956     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6957     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val | BXE_GLOBAL_RESET_BIT);
6958     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6959 }
6960
6961 /* clear the GLOBAL_RESET bit, should be run under rtnl lock */
6962 static void
6963 bxe_clear_reset_global(struct bxe_softc *sc)
6964 {
6965     uint32_t val;
6966     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6967     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6968     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val & (~BXE_GLOBAL_RESET_BIT));
6969     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6970 }
6971
6972 /* checks the GLOBAL_RESET bit, should be run under rtnl lock */
6973 static uint8_t
6974 bxe_reset_is_global(struct bxe_softc *sc)
6975 {
6976     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6977     BLOGD(sc, DBG_LOAD, "GLOB_REG=0x%08x\n", val);
6978     return (val & BXE_GLOBAL_RESET_BIT) ? TRUE : FALSE;
6979 }
6980
6981 /* clear RESET_IN_PROGRESS bit for the engine, should be run under rtnl lock */
6982 static void
6983 bxe_set_reset_done(struct bxe_softc *sc)
6984 {
6985     uint32_t val;
6986     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
6987                                  BXE_PATH0_RST_IN_PROG_BIT;
6988
6989     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6990
6991     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6992     /* Clear the bit */
6993     val &= ~bit;
6994     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
6995
6996     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6997 }
6998
6999 /* set RESET_IN_PROGRESS for the engine, should be run under rtnl lock */
7000 static void
7001 bxe_set_reset_in_progress(struct bxe_softc *sc)
7002 {
7003     uint32_t val;
7004     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7005                                  BXE_PATH0_RST_IN_PROG_BIT;
7006
7007     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7008
7009     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7010     /* Set the bit */
7011     val |= bit;
7012     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7013
7014     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7015 }
7016
7017 /* check RESET_IN_PROGRESS bit for an engine, should be run under rtnl lock */
7018 static uint8_t
7019 bxe_reset_is_done(struct bxe_softc *sc,
7020                   int              engine)
7021 {
7022     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7023     uint32_t bit = engine ? BXE_PATH1_RST_IN_PROG_BIT :
7024                             BXE_PATH0_RST_IN_PROG_BIT;
7025
7026     /* return false if bit is set */
7027     return (val & bit) ? FALSE : TRUE;
7028 }
7029
7030 /* get the load status for an engine, should be run under rtnl lock */
7031 static uint8_t
7032 bxe_get_load_status(struct bxe_softc *sc,
7033                     int              engine)
7034 {
7035     uint32_t mask = engine ? BXE_PATH1_LOAD_CNT_MASK :
7036                              BXE_PATH0_LOAD_CNT_MASK;
7037     uint32_t shift = engine ? BXE_PATH1_LOAD_CNT_SHIFT :
7038                               BXE_PATH0_LOAD_CNT_SHIFT;
7039     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7040
7041     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7042
7043     val = ((val & mask) >> shift);
7044
7045     BLOGD(sc, DBG_LOAD, "Load mask engine %d = 0x%08x\n", engine, val);
7046
7047     return (val != 0);
7048 }
7049
7050 /* set pf load mark */
7051 /* XXX needs to be under rtnl lock */
7052 static void
7053 bxe_set_pf_load(struct bxe_softc *sc)
7054 {
7055     uint32_t val;
7056     uint32_t val1;
7057     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7058                                   BXE_PATH0_LOAD_CNT_MASK;
7059     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7060                                    BXE_PATH0_LOAD_CNT_SHIFT;
7061
7062     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7063
7064     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7065     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7066
7067     /* get the current counter value */
7068     val1 = ((val & mask) >> shift);
7069
7070     /* set bit of this PF */
7071     val1 |= (1 << SC_ABS_FUNC(sc));
7072
7073     /* clear the old value */
7074     val &= ~mask;
7075
7076     /* set the new one */
7077     val |= ((val1 << shift) & mask);
7078
7079     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7080
7081     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7082 }
7083
7084 /* clear pf load mark */
7085 /* XXX needs to be under rtnl lock */
7086 static uint8_t
7087 bxe_clear_pf_load(struct bxe_softc *sc)
7088 {
7089     uint32_t val1, val;
7090     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7091                                   BXE_PATH0_LOAD_CNT_MASK;
7092     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7093                                    BXE_PATH0_LOAD_CNT_SHIFT;
7094
7095     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7096     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7097     BLOGD(sc, DBG_LOAD, "Old GEN_REG_VAL=0x%08x\n", val);
7098
7099     /* get the current counter value */
7100     val1 = (val & mask) >> shift;
7101
7102     /* clear bit of that PF */
7103     val1 &= ~(1 << SC_ABS_FUNC(sc));
7104
7105     /* clear the old value */
7106     val &= ~mask;
7107
7108     /* set the new one */
7109     val |= ((val1 << shift) & mask);
7110
7111     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7112     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7113     return (val1 != 0);
7114 }
7115
7116 /* send load requrest to mcp and analyze response */
7117 static int
7118 bxe_nic_load_request(struct bxe_softc *sc,
7119                      uint32_t         *load_code)
7120 {
7121     /* init fw_seq */
7122     sc->fw_seq =
7123         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
7124          DRV_MSG_SEQ_NUMBER_MASK);
7125
7126     BLOGD(sc, DBG_LOAD, "initial fw_seq 0x%04x\n", sc->fw_seq);
7127
7128     /* get the current FW pulse sequence */
7129     sc->fw_drv_pulse_wr_seq =
7130         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb) &
7131          DRV_PULSE_SEQ_MASK);
7132
7133     BLOGD(sc, DBG_LOAD, "initial drv_pulse 0x%04x\n",
7134           sc->fw_drv_pulse_wr_seq);
7135
7136     /* load request */
7137     (*load_code) = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
7138                                   DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
7139
7140     /* if the MCP fails to respond we must abort */
7141     if (!(*load_code)) {
7142         BLOGE(sc, "MCP response failure!\n");
7143         return (-1);
7144     }
7145
7146     /* if MCP refused then must abort */
7147     if ((*load_code) == FW_MSG_CODE_DRV_LOAD_REFUSED) {
7148         BLOGE(sc, "MCP refused load request\n");
7149         return (-1);
7150     }
7151
7152     return (0);
7153 }
7154
7155 /*
7156  * Check whether another PF has already loaded FW to chip. In virtualized
7157  * environments a pf from anoth VM may have already initialized the device
7158  * including loading FW.
7159  */
7160 static int
7161 bxe_nic_load_analyze_req(struct bxe_softc *sc,
7162                          uint32_t         load_code)
7163 {
7164     uint32_t my_fw, loaded_fw;
7165
7166     /* is another pf loaded on this engine? */
7167     if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
7168         (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
7169         /* build my FW version dword */
7170         my_fw = (BCM_5710_FW_MAJOR_VERSION +
7171                  (BCM_5710_FW_MINOR_VERSION << 8 ) +
7172                  (BCM_5710_FW_REVISION_VERSION << 16) +
7173                  (BCM_5710_FW_ENGINEERING_VERSION << 24));
7174
7175         /* read loaded FW from chip */
7176         loaded_fw = REG_RD(sc, XSEM_REG_PRAM);
7177         BLOGD(sc, DBG_LOAD, "loaded FW 0x%08x / my FW 0x%08x\n",
7178               loaded_fw, my_fw);
7179
7180         /* abort nic load if version mismatch */
7181         if (my_fw != loaded_fw) {
7182             BLOGE(sc, "FW 0x%08x already loaded (mine is 0x%08x)",
7183                   loaded_fw, my_fw);
7184             return (-1);
7185         }
7186     }
7187
7188     return (0);
7189 }
7190
7191 /* mark PMF if applicable */
7192 static void
7193 bxe_nic_load_pmf(struct bxe_softc *sc,
7194                  uint32_t         load_code)
7195 {
7196     uint32_t ncsi_oem_data_addr;
7197
7198     if ((load_code == FW_MSG_CODE_DRV_LOAD_COMMON) ||
7199         (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) ||
7200         (load_code == FW_MSG_CODE_DRV_LOAD_PORT)) {
7201         /*
7202          * Barrier here for ordering between the writing to sc->port.pmf here
7203          * and reading it from the periodic task.
7204          */
7205         sc->port.pmf = 1;
7206         mb();
7207     } else {
7208         sc->port.pmf = 0;
7209     }
7210
7211     BLOGD(sc, DBG_LOAD, "pmf %d\n", sc->port.pmf);
7212
7213     /* XXX needed? */
7214     if (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) {
7215         if (SHMEM2_HAS(sc, ncsi_oem_data_addr)) {
7216             ncsi_oem_data_addr = SHMEM2_RD(sc, ncsi_oem_data_addr);
7217             if (ncsi_oem_data_addr) {
7218                 REG_WR(sc,
7219                        (ncsi_oem_data_addr +
7220                         offsetof(struct glob_ncsi_oem_data, driver_version)),
7221                        0);
7222             }
7223         }
7224     }
7225 }
7226
7227 static void
7228 bxe_read_mf_cfg(struct bxe_softc *sc)
7229 {
7230     int n = (CHIP_IS_MODE_4_PORT(sc) ? 2 : 1);
7231     int abs_func;
7232     int vn;
7233
7234     if (BXE_NOMCP(sc)) {
7235         return; /* what should be the default bvalue in this case */
7236     }
7237
7238     /*
7239      * The formula for computing the absolute function number is...
7240      * For 2 port configuration (4 functions per port):
7241      *   abs_func = 2 * vn + SC_PORT + SC_PATH
7242      * For 4 port configuration (2 functions per port):
7243      *   abs_func = 4 * vn + 2 * SC_PORT + SC_PATH
7244      */
7245     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
7246         abs_func = (n * (2 * vn + SC_PORT(sc)) + SC_PATH(sc));
7247         if (abs_func >= E1H_FUNC_MAX) {
7248             break;
7249         }
7250         sc->devinfo.mf_info.mf_config[vn] =
7251             MFCFG_RD(sc, func_mf_config[abs_func].config);
7252     }
7253
7254     if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] &
7255         FUNC_MF_CFG_FUNC_DISABLED) {
7256         BLOGD(sc, DBG_LOAD, "mf_cfg function disabled\n");
7257         sc->flags |= BXE_MF_FUNC_DIS;
7258     } else {
7259         BLOGD(sc, DBG_LOAD, "mf_cfg function enabled\n");
7260         sc->flags &= ~BXE_MF_FUNC_DIS;
7261     }
7262 }
7263
7264 /* acquire split MCP access lock register */
7265 static int bxe_acquire_alr(struct bxe_softc *sc)
7266 {
7267     uint32_t j, val;
7268
7269     for (j = 0; j < 1000; j++) {
7270         val = (1UL << 31);
7271         REG_WR(sc, GRCBASE_MCP + 0x9c, val);
7272         val = REG_RD(sc, GRCBASE_MCP + 0x9c);
7273         if (val & (1L << 31))
7274             break;
7275
7276         DELAY(5000);
7277     }
7278
7279     if (!(val & (1L << 31))) {
7280         BLOGE(sc, "Cannot acquire MCP access lock register\n");
7281         return (-1);
7282     }
7283
7284     return (0);
7285 }
7286
7287 /* release split MCP access lock register */
7288 static void bxe_release_alr(struct bxe_softc *sc)
7289 {
7290     REG_WR(sc, GRCBASE_MCP + 0x9c, 0);
7291 }
7292
7293 static void
7294 bxe_fan_failure(struct bxe_softc *sc)
7295 {
7296     int port = SC_PORT(sc);
7297     uint32_t ext_phy_config;
7298
7299     /* mark the failure */
7300     ext_phy_config =
7301         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
7302
7303     ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
7304     ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
7305     SHMEM_WR(sc, dev_info.port_hw_config[port].external_phy_config,
7306              ext_phy_config);
7307
7308     /* log the failure */
7309     BLOGW(sc, "Fan Failure has caused the driver to shutdown "
7310               "the card to prevent permanent damage. "
7311               "Please contact OEM Support for assistance\n");
7312
7313     /* XXX */
7314 #if 1
7315     bxe_panic(sc, ("Schedule task to handle fan failure\n"));
7316 #else
7317     /*
7318      * Schedule device reset (unload)
7319      * This is due to some boards consuming sufficient power when driver is
7320      * up to overheat if fan fails.
7321      */
7322     bxe_set_bit(BXE_SP_RTNL_FAN_FAILURE, &sc->sp_rtnl_state);
7323     schedule_delayed_work(&sc->sp_rtnl_task, 0);
7324 #endif
7325 }
7326
7327 /* this function is called upon a link interrupt */
7328 static void
7329 bxe_link_attn(struct bxe_softc *sc)
7330 {
7331     uint32_t pause_enabled = 0;
7332     struct host_port_stats *pstats;
7333     int cmng_fns;
7334
7335     /* Make sure that we are synced with the current statistics */
7336     bxe_stats_handle(sc, STATS_EVENT_STOP);
7337
7338     elink_link_update(&sc->link_params, &sc->link_vars);
7339
7340     if (sc->link_vars.link_up) {
7341
7342         /* dropless flow control */
7343         if (!CHIP_IS_E1(sc) && sc->dropless_fc) {
7344             pause_enabled = 0;
7345
7346             if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
7347                 pause_enabled = 1;
7348             }
7349
7350             REG_WR(sc,
7351                    (BAR_USTRORM_INTMEM +
7352                     USTORM_ETH_PAUSE_ENABLED_OFFSET(SC_PORT(sc))),
7353                    pause_enabled);
7354         }
7355
7356         if (sc->link_vars.mac_type != ELINK_MAC_TYPE_EMAC) {
7357             pstats = BXE_SP(sc, port_stats);
7358             /* reset old mac stats */
7359             memset(&(pstats->mac_stx[0]), 0, sizeof(struct mac_stx));
7360         }
7361
7362         if (sc->state == BXE_STATE_OPEN) {
7363             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
7364         }
7365     }
7366
7367     if (sc->link_vars.link_up && sc->link_vars.line_speed) {
7368         cmng_fns = bxe_get_cmng_fns_mode(sc);
7369
7370         if (cmng_fns != CMNG_FNS_NONE) {
7371             bxe_cmng_fns_init(sc, FALSE, cmng_fns);
7372             storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7373         } else {
7374             /* rate shaping and fairness are disabled */
7375             BLOGD(sc, DBG_LOAD, "single function mode without fairness\n");
7376         }
7377     }
7378
7379     bxe_link_report_locked(sc);
7380
7381     if (IS_MF(sc)) {
7382         ; // XXX bxe_link_sync_notify(sc);
7383     }
7384 }
7385
7386 static void
7387 bxe_attn_int_asserted(struct bxe_softc *sc,
7388                       uint32_t         asserted)
7389 {
7390     int port = SC_PORT(sc);
7391     uint32_t aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
7392                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
7393     uint32_t nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
7394                                         NIG_REG_MASK_INTERRUPT_PORT0;
7395     uint32_t aeu_mask;
7396     uint32_t nig_mask = 0;
7397     uint32_t reg_addr;
7398     uint32_t igu_acked;
7399     uint32_t cnt;
7400
7401     if (sc->attn_state & asserted) {
7402         BLOGE(sc, "IGU ERROR attn=0x%08x\n", asserted);
7403     }
7404
7405     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7406
7407     aeu_mask = REG_RD(sc, aeu_addr);
7408
7409     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly asserted 0x%08x\n",
7410           aeu_mask, asserted);
7411
7412     aeu_mask &= ~(asserted & 0x3ff);
7413
7414     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
7415
7416     REG_WR(sc, aeu_addr, aeu_mask);
7417
7418     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7419
7420     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
7421     sc->attn_state |= asserted;
7422     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
7423
7424     if (asserted & ATTN_HARD_WIRED_MASK) {
7425         if (asserted & ATTN_NIG_FOR_FUNC) {
7426
7427             BXE_PHY_LOCK(sc);
7428
7429             /* save nig interrupt mask */
7430             nig_mask = REG_RD(sc, nig_int_mask_addr);
7431
7432             /* If nig_mask is not set, no need to call the update function */
7433             if (nig_mask) {
7434                 REG_WR(sc, nig_int_mask_addr, 0);
7435
7436                 bxe_link_attn(sc);
7437             }
7438
7439             /* handle unicore attn? */
7440         }
7441
7442         if (asserted & ATTN_SW_TIMER_4_FUNC) {
7443             BLOGD(sc, DBG_INTR, "ATTN_SW_TIMER_4_FUNC!\n");
7444         }
7445
7446         if (asserted & GPIO_2_FUNC) {
7447             BLOGD(sc, DBG_INTR, "GPIO_2_FUNC!\n");
7448         }
7449
7450         if (asserted & GPIO_3_FUNC) {
7451             BLOGD(sc, DBG_INTR, "GPIO_3_FUNC!\n");
7452         }
7453
7454         if (asserted & GPIO_4_FUNC) {
7455             BLOGD(sc, DBG_INTR, "GPIO_4_FUNC!\n");
7456         }
7457
7458         if (port == 0) {
7459             if (asserted & ATTN_GENERAL_ATTN_1) {
7460                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_1!\n");
7461                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
7462             }
7463             if (asserted & ATTN_GENERAL_ATTN_2) {
7464                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_2!\n");
7465                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
7466             }
7467             if (asserted & ATTN_GENERAL_ATTN_3) {
7468                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_3!\n");
7469                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
7470             }
7471         } else {
7472             if (asserted & ATTN_GENERAL_ATTN_4) {
7473                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_4!\n");
7474                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
7475             }
7476             if (asserted & ATTN_GENERAL_ATTN_5) {
7477                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_5!\n");
7478                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
7479             }
7480             if (asserted & ATTN_GENERAL_ATTN_6) {
7481                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_6!\n");
7482                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
7483             }
7484         }
7485     } /* hardwired */
7486
7487     if (sc->devinfo.int_block == INT_BLOCK_HC) {
7488         reg_addr = (HC_REG_COMMAND_REG + port*32 + COMMAND_REG_ATTN_BITS_SET);
7489     } else {
7490         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
7491     }
7492
7493     BLOGD(sc, DBG_INTR, "about to mask 0x%08x at %s addr 0x%08x\n",
7494           asserted,
7495           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
7496     REG_WR(sc, reg_addr, asserted);
7497
7498     /* now set back the mask */
7499     if (asserted & ATTN_NIG_FOR_FUNC) {
7500         /*
7501          * Verify that IGU ack through BAR was written before restoring
7502          * NIG mask. This loop should exit after 2-3 iterations max.
7503          */
7504         if (sc->devinfo.int_block != INT_BLOCK_HC) {
7505             cnt = 0;
7506
7507             do {
7508                 igu_acked = REG_RD(sc, IGU_REG_ATTENTION_ACK_BITS);
7509             } while (((igu_acked & ATTN_NIG_FOR_FUNC) == 0) &&
7510                      (++cnt < MAX_IGU_ATTN_ACK_TO));
7511
7512             if (!igu_acked) {
7513                 BLOGE(sc, "Failed to verify IGU ack on time\n");
7514             }
7515
7516             mb();
7517         }
7518
7519         REG_WR(sc, nig_int_mask_addr, nig_mask);
7520
7521         BXE_PHY_UNLOCK(sc);
7522     }
7523 }
7524
7525 static void
7526 bxe_print_next_block(struct bxe_softc *sc,
7527                      int              idx,
7528                      const char       *blk)
7529 {
7530     BLOGI(sc, "%s%s", idx ? ", " : "", blk);
7531 }
7532
7533 static int
7534 bxe_check_blocks_with_parity0(struct bxe_softc *sc,
7535                               uint32_t         sig,
7536                               int              par_num,
7537                               uint8_t          print)
7538 {
7539     uint32_t cur_bit = 0;
7540     int i = 0;
7541
7542     for (i = 0; sig; i++) {
7543         cur_bit = ((uint32_t)0x1 << i);
7544         if (sig & cur_bit) {
7545             switch (cur_bit) {
7546             case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
7547                 if (print)
7548                     bxe_print_next_block(sc, par_num++, "BRB");
7549                 break;
7550             case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
7551                 if (print)
7552                     bxe_print_next_block(sc, par_num++, "PARSER");
7553                 break;
7554             case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
7555                 if (print)
7556                     bxe_print_next_block(sc, par_num++, "TSDM");
7557                 break;
7558             case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
7559                 if (print)
7560                     bxe_print_next_block(sc, par_num++, "SEARCHER");
7561                 break;
7562             case AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR:
7563                 if (print)
7564                     bxe_print_next_block(sc, par_num++, "TCM");
7565                 break;
7566             case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
7567                 if (print)
7568                     bxe_print_next_block(sc, par_num++, "TSEMI");
7569                 break;
7570             case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
7571                 if (print)
7572                     bxe_print_next_block(sc, par_num++, "XPB");
7573                 break;
7574             }
7575
7576             /* Clear the bit */
7577             sig &= ~cur_bit;
7578         }
7579     }
7580
7581     return (par_num);
7582 }
7583
7584 static int
7585 bxe_check_blocks_with_parity1(struct bxe_softc *sc,
7586                               uint32_t         sig,
7587                               int              par_num,
7588                               uint8_t          *global,
7589                               uint8_t          print)
7590 {
7591     int i = 0;
7592     uint32_t cur_bit = 0;
7593     for (i = 0; sig; i++) {
7594         cur_bit = ((uint32_t)0x1 << i);
7595         if (sig & cur_bit) {
7596             switch (cur_bit) {
7597             case AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR:
7598                 if (print)
7599                     bxe_print_next_block(sc, par_num++, "PBF");
7600                 break;
7601             case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
7602                 if (print)
7603                     bxe_print_next_block(sc, par_num++, "QM");
7604                 break;
7605             case AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR:
7606                 if (print)
7607                     bxe_print_next_block(sc, par_num++, "TM");
7608                 break;
7609             case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
7610                 if (print)
7611                     bxe_print_next_block(sc, par_num++, "XSDM");
7612                 break;
7613             case AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR:
7614                 if (print)
7615                     bxe_print_next_block(sc, par_num++, "XCM");
7616                 break;
7617             case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
7618                 if (print)
7619                     bxe_print_next_block(sc, par_num++, "XSEMI");
7620                 break;
7621             case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
7622                 if (print)
7623                     bxe_print_next_block(sc, par_num++, "DOORBELLQ");
7624                 break;
7625             case AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR:
7626                 if (print)
7627                     bxe_print_next_block(sc, par_num++, "NIG");
7628                 break;
7629             case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
7630                 if (print)
7631                     bxe_print_next_block(sc, par_num++, "VAUX PCI CORE");
7632                 *global = TRUE;
7633                 break;
7634             case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
7635                 if (print)
7636                     bxe_print_next_block(sc, par_num++, "DEBUG");
7637                 break;
7638             case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
7639                 if (print)
7640                     bxe_print_next_block(sc, par_num++, "USDM");
7641                 break;
7642             case AEU_INPUTS_ATTN_BITS_UCM_PARITY_ERROR:
7643                 if (print)
7644                     bxe_print_next_block(sc, par_num++, "UCM");
7645                 break;
7646             case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
7647                 if (print)
7648                     bxe_print_next_block(sc, par_num++, "USEMI");
7649                 break;
7650             case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
7651                 if (print)
7652                     bxe_print_next_block(sc, par_num++, "UPB");
7653                 break;
7654             case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
7655                 if (print)
7656                     bxe_print_next_block(sc, par_num++, "CSDM");
7657                 break;
7658             case AEU_INPUTS_ATTN_BITS_CCM_PARITY_ERROR:
7659                 if (print)
7660                     bxe_print_next_block(sc, par_num++, "CCM");
7661                 break;
7662             }
7663
7664             /* Clear the bit */
7665             sig &= ~cur_bit;
7666         }
7667     }
7668
7669     return (par_num);
7670 }
7671
7672 static int
7673 bxe_check_blocks_with_parity2(struct bxe_softc *sc,
7674                               uint32_t         sig,
7675                               int              par_num,
7676                               uint8_t          print)
7677 {
7678     uint32_t cur_bit = 0;
7679     int i = 0;
7680
7681     for (i = 0; sig; i++) {
7682         cur_bit = ((uint32_t)0x1 << i);
7683         if (sig & cur_bit) {
7684             switch (cur_bit) {
7685             case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
7686                 if (print)
7687                     bxe_print_next_block(sc, par_num++, "CSEMI");
7688                 break;
7689             case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
7690                 if (print)
7691                     bxe_print_next_block(sc, par_num++, "PXP");
7692                 break;
7693             case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
7694                 if (print)
7695                     bxe_print_next_block(sc, par_num++, "PXPPCICLOCKCLIENT");
7696                 break;
7697             case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
7698                 if (print)
7699                     bxe_print_next_block(sc, par_num++, "CFC");
7700                 break;
7701             case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
7702                 if (print)
7703                     bxe_print_next_block(sc, par_num++, "CDU");
7704                 break;
7705             case AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR:
7706                 if (print)
7707                     bxe_print_next_block(sc, par_num++, "DMAE");
7708                 break;
7709             case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
7710                 if (print)
7711                     bxe_print_next_block(sc, par_num++, "IGU");
7712                 break;
7713             case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
7714                 if (print)
7715                     bxe_print_next_block(sc, par_num++, "MISC");
7716                 break;
7717             }
7718
7719             /* Clear the bit */
7720             sig &= ~cur_bit;
7721         }
7722     }
7723
7724     return (par_num);
7725 }
7726
7727 static int
7728 bxe_check_blocks_with_parity3(struct bxe_softc *sc,
7729                               uint32_t         sig,
7730                               int              par_num,
7731                               uint8_t          *global,
7732                               uint8_t          print)
7733 {
7734     uint32_t cur_bit = 0;
7735     int i = 0;
7736
7737     for (i = 0; sig; i++) {
7738         cur_bit = ((uint32_t)0x1 << i);
7739         if (sig & cur_bit) {
7740             switch (cur_bit) {
7741             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
7742                 if (print)
7743                     bxe_print_next_block(sc, par_num++, "MCP ROM");
7744                 *global = TRUE;
7745                 break;
7746             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
7747                 if (print)
7748                     bxe_print_next_block(sc, par_num++,
7749                               "MCP UMP RX");
7750                 *global = TRUE;
7751                 break;
7752             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
7753                 if (print)
7754                     bxe_print_next_block(sc, par_num++,
7755                               "MCP UMP TX");
7756                 *global = TRUE;
7757                 break;
7758             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
7759                 if (print)
7760                     bxe_print_next_block(sc, par_num++,
7761                               "MCP SCPAD");
7762                 *global = TRUE;
7763                 break;
7764             }
7765
7766             /* Clear the bit */
7767             sig &= ~cur_bit;
7768         }
7769     }
7770
7771     return (par_num);
7772 }
7773
7774 static int
7775 bxe_check_blocks_with_parity4(struct bxe_softc *sc,
7776                               uint32_t         sig,
7777                               int              par_num,
7778                               uint8_t          print)
7779 {
7780     uint32_t cur_bit = 0;
7781     int i = 0;
7782
7783     for (i = 0; sig; i++) {
7784         cur_bit = ((uint32_t)0x1 << i);
7785         if (sig & cur_bit) {
7786             switch (cur_bit) {
7787             case AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR:
7788                 if (print)
7789                     bxe_print_next_block(sc, par_num++, "PGLUE_B");
7790                 break;
7791             case AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR:
7792                 if (print)
7793                     bxe_print_next_block(sc, par_num++, "ATC");
7794                 break;
7795             }
7796
7797             /* Clear the bit */
7798             sig &= ~cur_bit;
7799         }
7800     }
7801
7802     return (par_num);
7803 }
7804
7805 static uint8_t
7806 bxe_parity_attn(struct bxe_softc *sc,
7807                 uint8_t          *global,
7808                 uint8_t          print,
7809                 uint32_t         *sig)
7810 {
7811     int par_num = 0;
7812
7813     if ((sig[0] & HW_PRTY_ASSERT_SET_0) ||
7814         (sig[1] & HW_PRTY_ASSERT_SET_1) ||
7815         (sig[2] & HW_PRTY_ASSERT_SET_2) ||
7816         (sig[3] & HW_PRTY_ASSERT_SET_3) ||
7817         (sig[4] & HW_PRTY_ASSERT_SET_4)) {
7818         BLOGE(sc, "Parity error: HW block parity attention:\n"
7819                   "[0]:0x%08x [1]:0x%08x [2]:0x%08x [3]:0x%08x [4]:0x%08x\n",
7820               (uint32_t)(sig[0] & HW_PRTY_ASSERT_SET_0),
7821               (uint32_t)(sig[1] & HW_PRTY_ASSERT_SET_1),
7822               (uint32_t)(sig[2] & HW_PRTY_ASSERT_SET_2),
7823               (uint32_t)(sig[3] & HW_PRTY_ASSERT_SET_3),
7824               (uint32_t)(sig[4] & HW_PRTY_ASSERT_SET_4));
7825
7826         if (print)
7827             BLOGI(sc, "Parity errors detected in blocks: ");
7828
7829         par_num =
7830             bxe_check_blocks_with_parity0(sc, sig[0] &
7831                                           HW_PRTY_ASSERT_SET_0,
7832                                           par_num, print);
7833         par_num =
7834             bxe_check_blocks_with_parity1(sc, sig[1] &
7835                                           HW_PRTY_ASSERT_SET_1,
7836                                           par_num, global, print);
7837         par_num =
7838             bxe_check_blocks_with_parity2(sc, sig[2] &
7839                                           HW_PRTY_ASSERT_SET_2,
7840                                           par_num, print);
7841         par_num =
7842             bxe_check_blocks_with_parity3(sc, sig[3] &
7843                                           HW_PRTY_ASSERT_SET_3,
7844                                           par_num, global, print);
7845         par_num =
7846             bxe_check_blocks_with_parity4(sc, sig[4] &
7847                                           HW_PRTY_ASSERT_SET_4,
7848                                           par_num, print);
7849
7850         if (print)
7851             BLOGI(sc, "\n");
7852
7853         return (TRUE);
7854     }
7855
7856     return (FALSE);
7857 }
7858
7859 static uint8_t
7860 bxe_chk_parity_attn(struct bxe_softc *sc,
7861                     uint8_t          *global,
7862                     uint8_t          print)
7863 {
7864     struct attn_route attn = { {0} };
7865     int port = SC_PORT(sc);
7866
7867     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
7868     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
7869     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
7870     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
7871
7872     if (!CHIP_IS_E1x(sc))
7873         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
7874
7875     return (bxe_parity_attn(sc, global, print, attn.sig));
7876 }
7877
7878 static void
7879 bxe_attn_int_deasserted4(struct bxe_softc *sc,
7880                          uint32_t         attn)
7881 {
7882     uint32_t val;
7883
7884     if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
7885         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
7886         BLOGE(sc, "PGLUE hw attention 0x%08x\n", val);
7887         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
7888             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR\n");
7889         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
7890             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR\n");
7891         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
7892             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN\n");
7893         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
7894             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN\n");
7895         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
7896             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN\n");
7897         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
7898             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN\n");
7899         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
7900             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN\n");
7901         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
7902             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN\n");
7903         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
7904             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW\n");
7905     }
7906
7907     if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
7908         val = REG_RD(sc, ATC_REG_ATC_INT_STS_CLR);
7909         BLOGE(sc, "ATC hw attention 0x%08x\n", val);
7910         if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
7911             BLOGE(sc, "ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
7912         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
7913             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND\n");
7914         if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
7915             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS\n");
7916         if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
7917             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT\n");
7918         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
7919             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
7920         if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
7921             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU\n");
7922     }
7923
7924     if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7925                 AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
7926         BLOGE(sc, "FATAL parity attention set4 0x%08x\n",
7927               (uint32_t)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7928                                  AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
7929     }
7930 }
7931
7932 static void
7933 bxe_e1h_disable(struct bxe_softc *sc)
7934 {
7935     int port = SC_PORT(sc);
7936
7937     bxe_tx_disable(sc);
7938
7939     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
7940 }
7941
7942 static void
7943 bxe_e1h_enable(struct bxe_softc *sc)
7944 {
7945     int port = SC_PORT(sc);
7946
7947     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
7948
7949     // XXX bxe_tx_enable(sc);
7950 }
7951
7952 /*
7953  * called due to MCP event (on pmf):
7954  *   reread new bandwidth configuration
7955  *   configure FW
7956  *   notify others function about the change
7957  */
7958 static void
7959 bxe_config_mf_bw(struct bxe_softc *sc)
7960 {
7961     if (sc->link_vars.link_up) {
7962         bxe_cmng_fns_init(sc, TRUE, CMNG_FNS_MINMAX);
7963         // XXX bxe_link_sync_notify(sc);
7964     }
7965
7966     storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7967 }
7968
7969 static void
7970 bxe_set_mf_bw(struct bxe_softc *sc)
7971 {
7972     bxe_config_mf_bw(sc);
7973     bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
7974 }
7975
7976 static void
7977 bxe_handle_eee_event(struct bxe_softc *sc)
7978 {
7979     BLOGD(sc, DBG_INTR, "EEE - LLDP event\n");
7980     bxe_fw_command(sc, DRV_MSG_CODE_EEE_RESULTS_ACK, 0);
7981 }
7982
7983 #define DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED 3
7984
7985 static void
7986 bxe_drv_info_ether_stat(struct bxe_softc *sc)
7987 {
7988     struct eth_stats_info *ether_stat =
7989         &sc->sp->drv_info_to_mcp.ether_stat;
7990
7991     strlcpy(ether_stat->version, BXE_DRIVER_VERSION,
7992             ETH_STAT_INFO_VERSION_LEN);
7993
7994     /* XXX (+ MAC_PAD) taken from other driver... verify this is right */
7995     sc->sp_objs[0].mac_obj.get_n_elements(sc, &sc->sp_objs[0].mac_obj,
7996                                           DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED,
7997                                           ether_stat->mac_local + MAC_PAD,
7998                                           MAC_PAD, ETH_ALEN);
7999
8000     ether_stat->mtu_size = sc->mtu;
8001
8002     ether_stat->feature_flags |= FEATURE_ETH_CHKSUM_OFFLOAD_MASK;
8003     if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
8004         ether_stat->feature_flags |= FEATURE_ETH_LSO_MASK;
8005     }
8006
8007     // XXX ether_stat->feature_flags |= ???;
8008
8009     ether_stat->promiscuous_mode = 0; // (flags & PROMISC) ? 1 : 0;
8010
8011     ether_stat->txq_size = sc->tx_ring_size;
8012     ether_stat->rxq_size = sc->rx_ring_size;
8013 }
8014
8015 static void
8016 bxe_handle_drv_info_req(struct bxe_softc *sc)
8017 {
8018     enum drv_info_opcode op_code;
8019     uint32_t drv_info_ctl = SHMEM2_RD(sc, drv_info_control);
8020
8021     /* if drv_info version supported by MFW doesn't match - send NACK */
8022     if ((drv_info_ctl & DRV_INFO_CONTROL_VER_MASK) != DRV_INFO_CUR_VER) {
8023         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8024         return;
8025     }
8026
8027     op_code = ((drv_info_ctl & DRV_INFO_CONTROL_OP_CODE_MASK) >>
8028                DRV_INFO_CONTROL_OP_CODE_SHIFT);
8029
8030     memset(&sc->sp->drv_info_to_mcp, 0, sizeof(union drv_info_to_mcp));
8031
8032     switch (op_code) {
8033     case ETH_STATS_OPCODE:
8034         bxe_drv_info_ether_stat(sc);
8035         break;
8036     case FCOE_STATS_OPCODE:
8037     case ISCSI_STATS_OPCODE:
8038     default:
8039         /* if op code isn't supported - send NACK */
8040         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8041         return;
8042     }
8043
8044     /*
8045      * If we got drv_info attn from MFW then these fields are defined in
8046      * shmem2 for sure
8047      */
8048     SHMEM2_WR(sc, drv_info_host_addr_lo,
8049               U64_LO(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8050     SHMEM2_WR(sc, drv_info_host_addr_hi,
8051               U64_HI(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8052
8053     bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_ACK, 0);
8054 }
8055
8056 static void
8057 bxe_dcc_event(struct bxe_softc *sc,
8058               uint32_t         dcc_event)
8059 {
8060     BLOGD(sc, DBG_INTR, "dcc_event 0x%08x\n", dcc_event);
8061
8062     if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
8063         /*
8064          * This is the only place besides the function initialization
8065          * where the sc->flags can change so it is done without any
8066          * locks
8067          */
8068         if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_DISABLED) {
8069             BLOGD(sc, DBG_INTR, "mf_cfg function disabled\n");
8070             sc->flags |= BXE_MF_FUNC_DIS;
8071             bxe_e1h_disable(sc);
8072         } else {
8073             BLOGD(sc, DBG_INTR, "mf_cfg function enabled\n");
8074             sc->flags &= ~BXE_MF_FUNC_DIS;
8075             bxe_e1h_enable(sc);
8076         }
8077         dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
8078     }
8079
8080     if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
8081         bxe_config_mf_bw(sc);
8082         dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
8083     }
8084
8085     /* Report results to MCP */
8086     if (dcc_event)
8087         bxe_fw_command(sc, DRV_MSG_CODE_DCC_FAILURE, 0);
8088     else
8089         bxe_fw_command(sc, DRV_MSG_CODE_DCC_OK, 0);
8090 }
8091
8092 static void
8093 bxe_pmf_update(struct bxe_softc *sc)
8094 {
8095     int port = SC_PORT(sc);
8096     uint32_t val;
8097
8098     sc->port.pmf = 1;
8099     BLOGD(sc, DBG_INTR, "pmf %d\n", sc->port.pmf);
8100
8101     /*
8102      * We need the mb() to ensure the ordering between the writing to
8103      * sc->port.pmf here and reading it from the bxe_periodic_task().
8104      */
8105     mb();
8106
8107     /* queue a periodic task */
8108     // XXX schedule task...
8109
8110     // XXX bxe_dcbx_pmf_update(sc);
8111
8112     /* enable nig attention */
8113     val = (0xff0f | (1 << (SC_VN(sc) + 4)));
8114     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8115         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, val);
8116         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, val);
8117     } else if (!CHIP_IS_E1x(sc)) {
8118         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
8119         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
8120     }
8121
8122     bxe_stats_handle(sc, STATS_EVENT_PMF);
8123 }
8124
8125 static int
8126 bxe_mc_assert(struct bxe_softc *sc)
8127 {
8128     char last_idx;
8129     int i, rc = 0;
8130     uint32_t row0, row1, row2, row3;
8131
8132     /* XSTORM */
8133     last_idx = REG_RD8(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_INDEX_OFFSET);
8134     if (last_idx)
8135         BLOGE(sc, "XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8136
8137     /* print the asserts */
8138     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8139
8140         row0 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i));
8141         row1 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 4);
8142         row2 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 8);
8143         row3 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 12);
8144
8145         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8146             BLOGE(sc, "XSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8147                   i, row3, row2, row1, row0);
8148             rc++;
8149         } else {
8150             break;
8151         }
8152     }
8153
8154     /* TSTORM */
8155     last_idx = REG_RD8(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_INDEX_OFFSET);
8156     if (last_idx) {
8157         BLOGE(sc, "TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8158     }
8159
8160     /* print the asserts */
8161     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8162
8163         row0 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i));
8164         row1 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 4);
8165         row2 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 8);
8166         row3 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 12);
8167
8168         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8169             BLOGE(sc, "TSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8170                   i, row3, row2, row1, row0);
8171             rc++;
8172         } else {
8173             break;
8174         }
8175     }
8176
8177     /* CSTORM */
8178     last_idx = REG_RD8(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_INDEX_OFFSET);
8179     if (last_idx) {
8180         BLOGE(sc, "CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8181     }
8182
8183     /* print the asserts */
8184     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8185
8186         row0 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i));
8187         row1 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 4);
8188         row2 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 8);
8189         row3 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 12);
8190
8191         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8192             BLOGE(sc, "CSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8193                   i, row3, row2, row1, row0);
8194             rc++;
8195         } else {
8196             break;
8197         }
8198     }
8199
8200     /* USTORM */
8201     last_idx = REG_RD8(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_INDEX_OFFSET);
8202     if (last_idx) {
8203         BLOGE(sc, "USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8204     }
8205
8206     /* print the asserts */
8207     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8208
8209         row0 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i));
8210         row1 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 4);
8211         row2 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 8);
8212         row3 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 12);
8213
8214         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8215             BLOGE(sc, "USTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8216                   i, row3, row2, row1, row0);
8217             rc++;
8218         } else {
8219             break;
8220         }
8221     }
8222
8223     return (rc);
8224 }
8225
8226 static void
8227 bxe_attn_int_deasserted3(struct bxe_softc *sc,
8228                          uint32_t         attn)
8229 {
8230     int func = SC_FUNC(sc);
8231     uint32_t val;
8232
8233     if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
8234
8235         if (attn & BXE_PMF_LINK_ASSERT(sc)) {
8236
8237             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
8238             bxe_read_mf_cfg(sc);
8239             sc->devinfo.mf_info.mf_config[SC_VN(sc)] =
8240                 MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
8241             val = SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_status);
8242
8243             if (val & DRV_STATUS_DCC_EVENT_MASK)
8244                 bxe_dcc_event(sc, (val & DRV_STATUS_DCC_EVENT_MASK));
8245
8246             if (val & DRV_STATUS_SET_MF_BW)
8247                 bxe_set_mf_bw(sc);
8248
8249             if (val & DRV_STATUS_DRV_INFO_REQ)
8250                 bxe_handle_drv_info_req(sc);
8251
8252 #if 0
8253             if (val & DRV_STATUS_VF_DISABLED)
8254                 bxe_vf_handle_flr_event(sc);
8255 #endif
8256
8257             if ((sc->port.pmf == 0) && (val & DRV_STATUS_PMF))
8258                 bxe_pmf_update(sc);
8259
8260 #if 0
8261             if (sc->port.pmf &&
8262                 (val & DRV_STATUS_DCBX_NEGOTIATION_RESULTS) &&
8263                 (sc->dcbx_enabled > 0))
8264                 /* start dcbx state machine */
8265                 bxe_dcbx_set_params(sc, BXE_DCBX_STATE_NEG_RECEIVED);
8266 #endif
8267
8268 #if 0
8269             if (val & DRV_STATUS_AFEX_EVENT_MASK)
8270                 bxe_handle_afex_cmd(sc, val & DRV_STATUS_AFEX_EVENT_MASK);
8271 #endif
8272
8273             if (val & DRV_STATUS_EEE_NEGOTIATION_RESULTS)
8274                 bxe_handle_eee_event(sc);
8275
8276             if (sc->link_vars.periodic_flags &
8277                 ELINK_PERIODIC_FLAGS_LINK_EVENT) {
8278                 /* sync with link */
8279                 BXE_PHY_LOCK(sc);
8280                 sc->link_vars.periodic_flags &=
8281                     ~ELINK_PERIODIC_FLAGS_LINK_EVENT;
8282                 BXE_PHY_UNLOCK(sc);
8283                 if (IS_MF(sc))
8284                     ; // XXX bxe_link_sync_notify(sc);
8285                 bxe_link_report(sc);
8286             }
8287
8288             /*
8289              * Always call it here: bxe_link_report() will
8290              * prevent the link indication duplication.
8291              */
8292             bxe_link_status_update(sc);
8293
8294         } else if (attn & BXE_MC_ASSERT_BITS) {
8295
8296             BLOGE(sc, "MC assert!\n");
8297             bxe_mc_assert(sc);
8298             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_10, 0);
8299             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_9, 0);
8300             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_8, 0);
8301             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_7, 0);
8302             bxe_panic(sc, ("MC assert!\n"));
8303
8304         } else if (attn & BXE_MCP_ASSERT) {
8305
8306             BLOGE(sc, "MCP assert!\n");
8307             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_11, 0);
8308             // XXX bxe_fw_dump(sc);
8309
8310         } else {
8311             BLOGE(sc, "Unknown HW assert! (attn 0x%08x)\n", attn);
8312         }
8313     }
8314
8315     if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
8316         BLOGE(sc, "LATCHED attention 0x%08x (masked)\n", attn);
8317         if (attn & BXE_GRC_TIMEOUT) {
8318             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_TIMEOUT_ATTN);
8319             BLOGE(sc, "GRC time-out 0x%08x\n", val);
8320         }
8321         if (attn & BXE_GRC_RSV) {
8322             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_RSV_ATTN);
8323             BLOGE(sc, "GRC reserved 0x%08x\n", val);
8324         }
8325         REG_WR(sc, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
8326     }
8327 }
8328
8329 static void
8330 bxe_attn_int_deasserted2(struct bxe_softc *sc,
8331                          uint32_t         attn)
8332 {
8333     int port = SC_PORT(sc);
8334     int reg_offset;
8335     uint32_t val0, mask0, val1, mask1;
8336     uint32_t val;
8337
8338     if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
8339         val = REG_RD(sc, CFC_REG_CFC_INT_STS_CLR);
8340         BLOGE(sc, "CFC hw attention 0x%08x\n", val);
8341         /* CFC error attention */
8342         if (val & 0x2) {
8343             BLOGE(sc, "FATAL error from CFC\n");
8344         }
8345     }
8346
8347     if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
8348         val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_0);
8349         BLOGE(sc, "PXP hw attention-0 0x%08x\n", val);
8350         /* RQ_USDMDP_FIFO_OVERFLOW */
8351         if (val & 0x18000) {
8352             BLOGE(sc, "FATAL error from PXP\n");
8353         }
8354
8355         if (!CHIP_IS_E1x(sc)) {
8356             val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_1);
8357             BLOGE(sc, "PXP hw attention-1 0x%08x\n", val);
8358         }
8359     }
8360
8361 #define PXP2_EOP_ERROR_BIT  PXP2_PXP2_INT_STS_CLR_0_REG_WR_PGLUE_EOP_ERROR
8362 #define AEU_PXP2_HW_INT_BIT AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_HW_INTERRUPT
8363
8364     if (attn & AEU_PXP2_HW_INT_BIT) {
8365         /*  CQ47854 workaround do not panic on
8366          *  PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8367          */
8368         if (!CHIP_IS_E1x(sc)) {
8369             mask0 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_0);
8370             val1 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_1);
8371             mask1 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_1);
8372             val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_0);
8373             /*
8374              * If the olny PXP2_EOP_ERROR_BIT is set in
8375              * STS0 and STS1 - clear it
8376              *
8377              * probably we lose additional attentions between
8378              * STS0 and STS_CLR0, in this case user will not
8379              * be notified about them
8380              */
8381             if (val0 & mask0 & PXP2_EOP_ERROR_BIT &&
8382                 !(val1 & mask1))
8383                 val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
8384
8385             /* print the register, since no one can restore it */
8386             BLOGE(sc, "PXP2_REG_PXP2_INT_STS_CLR_0 0x%08x\n", val0);
8387
8388             /*
8389              * if PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8390              * then notify
8391              */
8392             if (val0 & PXP2_EOP_ERROR_BIT) {
8393                 BLOGE(sc, "PXP2_WR_PGLUE_EOP_ERROR\n");
8394
8395                 /*
8396                  * if only PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR is
8397                  * set then clear attention from PXP2 block without panic
8398                  */
8399                 if (((val0 & mask0) == PXP2_EOP_ERROR_BIT) &&
8400                     ((val1 & mask1) == 0))
8401                     attn &= ~AEU_PXP2_HW_INT_BIT;
8402             }
8403         }
8404     }
8405
8406     if (attn & HW_INTERRUT_ASSERT_SET_2) {
8407         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
8408                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
8409
8410         val = REG_RD(sc, reg_offset);
8411         val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
8412         REG_WR(sc, reg_offset, val);
8413
8414         BLOGE(sc, "FATAL HW block attention set2 0x%x\n",
8415               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_2));
8416         bxe_panic(sc, ("HW block attention set2\n"));
8417     }
8418 }
8419
8420 static void
8421 bxe_attn_int_deasserted1(struct bxe_softc *sc,
8422                          uint32_t         attn)
8423 {
8424     int port = SC_PORT(sc);
8425     int reg_offset;
8426     uint32_t val;
8427
8428     if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
8429         val = REG_RD(sc, DORQ_REG_DORQ_INT_STS_CLR);
8430         BLOGE(sc, "DB hw attention 0x%08x\n", val);
8431         /* DORQ discard attention */
8432         if (val & 0x2) {
8433             BLOGE(sc, "FATAL error from DORQ\n");
8434         }
8435     }
8436
8437     if (attn & HW_INTERRUT_ASSERT_SET_1) {
8438         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
8439                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
8440
8441         val = REG_RD(sc, reg_offset);
8442         val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
8443         REG_WR(sc, reg_offset, val);
8444
8445         BLOGE(sc, "FATAL HW block attention set1 0x%08x\n",
8446               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_1));
8447         bxe_panic(sc, ("HW block attention set1\n"));
8448     }
8449 }
8450
8451 static void
8452 bxe_attn_int_deasserted0(struct bxe_softc *sc,
8453                          uint32_t         attn)
8454 {
8455     int port = SC_PORT(sc);
8456     int reg_offset;
8457     uint32_t val;
8458
8459     reg_offset = (port) ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
8460                           MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
8461
8462     if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
8463         val = REG_RD(sc, reg_offset);
8464         val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
8465         REG_WR(sc, reg_offset, val);
8466
8467         BLOGW(sc, "SPIO5 hw attention\n");
8468
8469         /* Fan failure attention */
8470         elink_hw_reset_phy(&sc->link_params);
8471         bxe_fan_failure(sc);
8472     }
8473
8474     if ((attn & sc->link_vars.aeu_int_mask) && sc->port.pmf) {
8475         BXE_PHY_LOCK(sc);
8476         elink_handle_module_detect_int(&sc->link_params);
8477         BXE_PHY_UNLOCK(sc);
8478     }
8479
8480     if (attn & HW_INTERRUT_ASSERT_SET_0) {
8481         val = REG_RD(sc, reg_offset);
8482         val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
8483         REG_WR(sc, reg_offset, val);
8484
8485         bxe_panic(sc, ("FATAL HW block attention set0 0x%lx\n",
8486                        (attn & HW_INTERRUT_ASSERT_SET_0)));
8487     }
8488 }
8489
8490 static void
8491 bxe_attn_int_deasserted(struct bxe_softc *sc,
8492                         uint32_t         deasserted)
8493 {
8494     struct attn_route attn;
8495     struct attn_route *group_mask;
8496     int port = SC_PORT(sc);
8497     int index;
8498     uint32_t reg_addr;
8499     uint32_t val;
8500     uint32_t aeu_mask;
8501     uint8_t global = FALSE;
8502
8503     /*
8504      * Need to take HW lock because MCP or other port might also
8505      * try to handle this event.
8506      */
8507     bxe_acquire_alr(sc);
8508
8509     if (bxe_chk_parity_attn(sc, &global, TRUE)) {
8510         /* XXX
8511          * In case of parity errors don't handle attentions so that
8512          * other function would "see" parity errors.
8513          */
8514         sc->recovery_state = BXE_RECOVERY_INIT;
8515         // XXX schedule a recovery task...
8516         /* disable HW interrupts */
8517         bxe_int_disable(sc);
8518         bxe_release_alr(sc);
8519         return;
8520     }
8521
8522     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
8523     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
8524     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
8525     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
8526     if (!CHIP_IS_E1x(sc)) {
8527         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
8528     } else {
8529         attn.sig[4] = 0;
8530     }
8531
8532     BLOGD(sc, DBG_INTR, "attn: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n",
8533           attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
8534
8535     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
8536         if (deasserted & (1 << index)) {
8537             group_mask = &sc->attn_group[index];
8538
8539             BLOGD(sc, DBG_INTR,
8540                   "group[%d]: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n", index,
8541                   group_mask->sig[0], group_mask->sig[1],
8542                   group_mask->sig[2], group_mask->sig[3],
8543                   group_mask->sig[4]);
8544
8545             bxe_attn_int_deasserted4(sc, attn.sig[4] & group_mask->sig[4]);
8546             bxe_attn_int_deasserted3(sc, attn.sig[3] & group_mask->sig[3]);
8547             bxe_attn_int_deasserted1(sc, attn.sig[1] & group_mask->sig[1]);
8548             bxe_attn_int_deasserted2(sc, attn.sig[2] & group_mask->sig[2]);
8549             bxe_attn_int_deasserted0(sc, attn.sig[0] & group_mask->sig[0]);
8550         }
8551     }
8552
8553     bxe_release_alr(sc);
8554
8555     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8556         reg_addr = (HC_REG_COMMAND_REG + port*32 +
8557                     COMMAND_REG_ATTN_BITS_CLR);
8558     } else {
8559         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
8560     }
8561
8562     val = ~deasserted;
8563     BLOGD(sc, DBG_INTR,
8564           "about to mask 0x%08x at %s addr 0x%08x\n", val,
8565           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
8566     REG_WR(sc, reg_addr, val);
8567
8568     if (~sc->attn_state & deasserted) {
8569         BLOGE(sc, "IGU error\n");
8570     }
8571
8572     reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
8573                       MISC_REG_AEU_MASK_ATTN_FUNC_0;
8574
8575     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8576
8577     aeu_mask = REG_RD(sc, reg_addr);
8578
8579     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly deasserted 0x%08x\n",
8580           aeu_mask, deasserted);
8581     aeu_mask |= (deasserted & 0x3ff);
8582     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
8583
8584     REG_WR(sc, reg_addr, aeu_mask);
8585     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8586
8587     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
8588     sc->attn_state &= ~deasserted;
8589     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
8590 }
8591
8592 static void
8593 bxe_attn_int(struct bxe_softc *sc)
8594 {
8595     /* read local copy of bits */
8596     uint32_t attn_bits = le32toh(sc->def_sb->atten_status_block.attn_bits);
8597     uint32_t attn_ack = le32toh(sc->def_sb->atten_status_block.attn_bits_ack);
8598     uint32_t attn_state = sc->attn_state;
8599
8600     /* look for changed bits */
8601     uint32_t asserted   =  attn_bits & ~attn_ack & ~attn_state;
8602     uint32_t deasserted = ~attn_bits &  attn_ack &  attn_state;
8603
8604     BLOGD(sc, DBG_INTR,
8605           "attn_bits 0x%08x attn_ack 0x%08x asserted 0x%08x deasserted 0x%08x\n",
8606           attn_bits, attn_ack, asserted, deasserted);
8607
8608     if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state)) {
8609         BLOGE(sc, "BAD attention state\n");
8610     }
8611
8612     /* handle bits that were raised */
8613     if (asserted) {
8614         bxe_attn_int_asserted(sc, asserted);
8615     }
8616
8617     if (deasserted) {
8618         bxe_attn_int_deasserted(sc, deasserted);
8619     }
8620 }
8621
8622 static uint16_t
8623 bxe_update_dsb_idx(struct bxe_softc *sc)
8624 {
8625     struct host_sp_status_block *def_sb = sc->def_sb;
8626     uint16_t rc = 0;
8627
8628     mb(); /* status block is written to by the chip */
8629
8630     if (sc->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
8631         sc->def_att_idx = def_sb->atten_status_block.attn_bits_index;
8632         rc |= BXE_DEF_SB_ATT_IDX;
8633     }
8634
8635     if (sc->def_idx != def_sb->sp_sb.running_index) {
8636         sc->def_idx = def_sb->sp_sb.running_index;
8637         rc |= BXE_DEF_SB_IDX;
8638     }
8639
8640     mb();
8641
8642     return (rc);
8643 }
8644
8645 static inline struct ecore_queue_sp_obj *
8646 bxe_cid_to_q_obj(struct bxe_softc *sc,
8647                  uint32_t         cid)
8648 {
8649     BLOGD(sc, DBG_SP, "retrieving fp from cid %d\n", cid);
8650     return (&sc->sp_objs[CID_TO_FP(cid, sc)].q_obj);
8651 }
8652
8653 static void
8654 bxe_handle_mcast_eqe(struct bxe_softc *sc)
8655 {
8656     struct ecore_mcast_ramrod_params rparam;
8657     int rc;
8658
8659     memset(&rparam, 0, sizeof(rparam));
8660
8661     rparam.mcast_obj = &sc->mcast_obj;
8662
8663     BXE_MCAST_LOCK(sc);
8664
8665     /* clear pending state for the last command */
8666     sc->mcast_obj.raw.clear_pending(&sc->mcast_obj.raw);
8667
8668     /* if there are pending mcast commands - send them */
8669     if (sc->mcast_obj.check_pending(&sc->mcast_obj)) {
8670         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
8671         if (rc < 0) {
8672             BLOGD(sc, DBG_SP,
8673                   "ERROR: Failed to send pending mcast commands (%d)\n",
8674                   rc);
8675         }
8676     }
8677
8678     BXE_MCAST_UNLOCK(sc);
8679 }
8680
8681 static void
8682 bxe_handle_classification_eqe(struct bxe_softc      *sc,
8683                               union event_ring_elem *elem)
8684 {
8685     unsigned long ramrod_flags = 0;
8686     int rc = 0;
8687     uint32_t cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8688     struct ecore_vlan_mac_obj *vlan_mac_obj;
8689
8690     /* always push next commands out, don't wait here */
8691     bit_set(&ramrod_flags, RAMROD_CONT);
8692
8693     switch (le32toh(elem->message.data.eth_event.echo) >> BXE_SWCID_SHIFT) {
8694     case ECORE_FILTER_MAC_PENDING:
8695         BLOGD(sc, DBG_SP, "Got SETUP_MAC completions\n");
8696         vlan_mac_obj = &sc->sp_objs[cid].mac_obj;
8697         break;
8698
8699     case ECORE_FILTER_MCAST_PENDING:
8700         BLOGD(sc, DBG_SP, "Got SETUP_MCAST completions\n");
8701         /*
8702          * This is only relevant for 57710 where multicast MACs are
8703          * configured as unicast MACs using the same ramrod.
8704          */
8705         bxe_handle_mcast_eqe(sc);
8706         return;
8707
8708     default:
8709         BLOGE(sc, "Unsupported classification command: %d\n",
8710               elem->message.data.eth_event.echo);
8711         return;
8712     }
8713
8714     rc = vlan_mac_obj->complete(sc, vlan_mac_obj, elem, &ramrod_flags);
8715
8716     if (rc < 0) {
8717         BLOGE(sc, "Failed to schedule new commands (%d)\n", rc);
8718     } else if (rc > 0) {
8719         BLOGD(sc, DBG_SP, "Scheduled next pending commands...\n");
8720     }
8721 }
8722
8723 static void
8724 bxe_handle_rx_mode_eqe(struct bxe_softc      *sc,
8725                        union event_ring_elem *elem)
8726 {
8727     bxe_clear_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
8728
8729     /* send rx_mode command again if was requested */
8730     if (bxe_test_and_clear_bit(ECORE_FILTER_RX_MODE_SCHED,
8731                                &sc->sp_state)) {
8732         bxe_set_storm_rx_mode(sc);
8733     }
8734 #if 0
8735     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_START_SCHED,
8736                                     &sc->sp_state)) {
8737         bxe_set_iscsi_eth_rx_mode(sc, TRUE);
8738     }
8739     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_STOP_SCHED,
8740                                     &sc->sp_state)) {
8741         bxe_set_iscsi_eth_rx_mode(sc, FALSE);
8742     }
8743 #endif
8744 }
8745
8746 static void
8747 bxe_update_eq_prod(struct bxe_softc *sc,
8748                    uint16_t         prod)
8749 {
8750     storm_memset_eq_prod(sc, prod, SC_FUNC(sc));
8751     wmb(); /* keep prod updates ordered */
8752 }
8753
8754 static void
8755 bxe_eq_int(struct bxe_softc *sc)
8756 {
8757     uint16_t hw_cons, sw_cons, sw_prod;
8758     union event_ring_elem *elem;
8759     uint8_t echo;
8760     uint32_t cid;
8761     uint8_t opcode;
8762     int spqe_cnt = 0;
8763     struct ecore_queue_sp_obj *q_obj;
8764     struct ecore_func_sp_obj *f_obj = &sc->func_obj;
8765     struct ecore_raw_obj *rss_raw = &sc->rss_conf_obj.raw;
8766
8767     hw_cons = le16toh(*sc->eq_cons_sb);
8768
8769     /*
8770      * The hw_cons range is 1-255, 257 - the sw_cons range is 0-254, 256.
8771      * when we get to the next-page we need to adjust so the loop
8772      * condition below will be met. The next element is the size of a
8773      * regular element and hence incrementing by 1
8774      */
8775     if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE) {
8776         hw_cons++;
8777     }
8778
8779     /*
8780      * This function may never run in parallel with itself for a
8781      * specific sc and no need for a read memory barrier here.
8782      */
8783     sw_cons = sc->eq_cons;
8784     sw_prod = sc->eq_prod;
8785
8786     BLOGD(sc, DBG_SP,"EQ: hw_cons=%u sw_cons=%u eq_spq_left=0x%lx\n",
8787           hw_cons, sw_cons, atomic_load_acq_long(&sc->eq_spq_left));
8788
8789     for (;
8790          sw_cons != hw_cons;
8791          sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
8792
8793         elem = &sc->eq[EQ_DESC(sw_cons)];
8794
8795 #if 0
8796         int rc;
8797         rc = bxe_iov_eq_sp_event(sc, elem);
8798         if (!rc) {
8799             BLOGE(sc, "bxe_iov_eq_sp_event returned %d\n", rc);
8800             goto next_spqe;
8801         }
8802 #endif
8803
8804         /* elem CID originates from FW, actually LE */
8805         cid = SW_CID(elem->message.data.cfc_del_event.cid);
8806         opcode = elem->message.opcode;
8807
8808         /* handle eq element */
8809         switch (opcode) {
8810 #if 0
8811         case EVENT_RING_OPCODE_VF_PF_CHANNEL:
8812             BLOGD(sc, DBG_SP, "vf/pf channel element on eq\n");
8813             bxe_vf_mbx(sc, &elem->message.data.vf_pf_event);
8814             continue;
8815 #endif
8816
8817         case EVENT_RING_OPCODE_STAT_QUERY:
8818             BLOGD(sc, DBG_SP, "got statistics completion event %d\n",
8819                   sc->stats_comp++);
8820             /* nothing to do with stats comp */
8821             goto next_spqe;
8822
8823         case EVENT_RING_OPCODE_CFC_DEL:
8824             /* handle according to cid range */
8825             /* we may want to verify here that the sc state is HALTING */
8826             BLOGD(sc, DBG_SP, "got delete ramrod for MULTI[%d]\n", cid);
8827             q_obj = bxe_cid_to_q_obj(sc, cid);
8828             if (q_obj->complete_cmd(sc, q_obj, ECORE_Q_CMD_CFC_DEL)) {
8829                 break;
8830             }
8831             goto next_spqe;
8832
8833         case EVENT_RING_OPCODE_STOP_TRAFFIC:
8834             BLOGD(sc, DBG_SP, "got STOP TRAFFIC\n");
8835             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_STOP)) {
8836                 break;
8837             }
8838             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_PAUSED);
8839             goto next_spqe;
8840
8841         case EVENT_RING_OPCODE_START_TRAFFIC:
8842             BLOGD(sc, DBG_SP, "got START TRAFFIC\n");
8843             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_START)) {
8844                 break;
8845             }
8846             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_RELEASED);
8847             goto next_spqe;
8848
8849         case EVENT_RING_OPCODE_FUNCTION_UPDATE:
8850             echo = elem->message.data.function_update_event.echo;
8851             if (echo == SWITCH_UPDATE) {
8852                 BLOGD(sc, DBG_SP, "got FUNC_SWITCH_UPDATE ramrod\n");
8853                 if (f_obj->complete_cmd(sc, f_obj,
8854                                         ECORE_F_CMD_SWITCH_UPDATE)) {
8855                     break;
8856                 }
8857             }
8858             else {
8859                 BLOGD(sc, DBG_SP,
8860                       "AFEX: ramrod completed FUNCTION_UPDATE\n");
8861 #if 0
8862                 f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_UPDATE);
8863                 /*
8864                  * We will perform the queues update from the sp_core_task as
8865                  * all queue SP operations should run with CORE_LOCK.
8866                  */
8867                 bxe_set_bit(BXE_SP_CORE_AFEX_F_UPDATE, &sc->sp_core_state);
8868                 taskqueue_enqueue(sc->sp_tq, &sc->sp_tq_task);
8869 #endif
8870             }
8871             goto next_spqe;
8872
8873 #if 0
8874         case EVENT_RING_OPCODE_AFEX_VIF_LISTS:
8875             f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_VIFLISTS);
8876             bxe_after_afex_vif_lists(sc, elem);
8877             goto next_spqe;
8878 #endif
8879
8880         case EVENT_RING_OPCODE_FORWARD_SETUP:
8881             q_obj = &bxe_fwd_sp_obj(sc, q_obj);
8882             if (q_obj->complete_cmd(sc, q_obj,
8883                                     ECORE_Q_CMD_SETUP_TX_ONLY)) {
8884                 break;
8885             }
8886             goto next_spqe;
8887
8888         case EVENT_RING_OPCODE_FUNCTION_START:
8889             BLOGD(sc, DBG_SP, "got FUNC_START ramrod\n");
8890             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_START)) {
8891                 break;
8892             }
8893             goto next_spqe;
8894
8895         case EVENT_RING_OPCODE_FUNCTION_STOP:
8896             BLOGD(sc, DBG_SP, "got FUNC_STOP ramrod\n");
8897             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_STOP)) {
8898                 break;
8899             }
8900             goto next_spqe;
8901         }
8902
8903         switch (opcode | sc->state) {
8904         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPEN):
8905         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPENING_WAITING_PORT):
8906             cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8907             BLOGD(sc, DBG_SP, "got RSS_UPDATE ramrod. CID %d\n", cid);
8908             rss_raw->clear_pending(rss_raw);
8909             break;
8910
8911         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_OPEN):
8912         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_DIAG):
8913         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_CLOSING_WAITING_HALT):
8914         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_OPEN):
8915         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_DIAG):
8916         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8917             BLOGD(sc, DBG_SP, "got (un)set mac ramrod\n");
8918             bxe_handle_classification_eqe(sc, elem);
8919             break;
8920
8921         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_OPEN):
8922         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_DIAG):
8923         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8924             BLOGD(sc, DBG_SP, "got mcast ramrod\n");
8925             bxe_handle_mcast_eqe(sc);
8926             break;
8927
8928         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_OPEN):
8929         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_DIAG):
8930         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8931             BLOGD(sc, DBG_SP, "got rx_mode ramrod\n");
8932             bxe_handle_rx_mode_eqe(sc, elem);
8933             break;
8934
8935         default:
8936             /* unknown event log error and continue */
8937             BLOGE(sc, "Unknown EQ event %d, sc->state 0x%x\n",
8938                   elem->message.opcode, sc->state);
8939         }
8940
8941 next_spqe:
8942         spqe_cnt++;
8943     } /* for */
8944
8945     mb();
8946     atomic_add_acq_long(&sc->eq_spq_left, spqe_cnt);
8947
8948     sc->eq_cons = sw_cons;
8949     sc->eq_prod = sw_prod;
8950
8951     /* make sure that above mem writes were issued towards the memory */
8952     wmb();
8953
8954     /* update producer */
8955     bxe_update_eq_prod(sc, sc->eq_prod);
8956 }
8957
8958 static void
8959 bxe_handle_sp_tq(void *context,
8960                  int  pending)
8961 {
8962     struct bxe_softc *sc = (struct bxe_softc *)context;
8963     uint16_t status;
8964
8965     BLOGD(sc, DBG_SP, "---> SP TASK <---\n");
8966
8967     /* what work needs to be performed? */
8968     status = bxe_update_dsb_idx(sc);
8969
8970     BLOGD(sc, DBG_SP, "dsb status 0x%04x\n", status);
8971
8972     /* HW attentions */
8973     if (status & BXE_DEF_SB_ATT_IDX) {
8974         BLOGD(sc, DBG_SP, "---> ATTN INTR <---\n");
8975         bxe_attn_int(sc);
8976         status &= ~BXE_DEF_SB_ATT_IDX;
8977     }
8978
8979     /* SP events: STAT_QUERY and others */
8980     if (status & BXE_DEF_SB_IDX) {
8981         /* handle EQ completions */
8982         BLOGD(sc, DBG_SP, "---> EQ INTR <---\n");
8983         bxe_eq_int(sc);
8984         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID,
8985                    le16toh(sc->def_idx), IGU_INT_NOP, 1);
8986         status &= ~BXE_DEF_SB_IDX;
8987     }
8988
8989     /* if status is non zero then something went wrong */
8990     if (__predict_false(status)) {
8991         BLOGE(sc, "Got an unknown SP interrupt! (0x%04x)\n", status);
8992     }
8993
8994     /* ack status block only if something was actually handled */
8995     bxe_ack_sb(sc, sc->igu_dsb_id, ATTENTION_ID,
8996                le16toh(sc->def_att_idx), IGU_INT_ENABLE, 1);
8997
8998     /*
8999      * Must be called after the EQ processing (since eq leads to sriov
9000      * ramrod completion flows).
9001      * This flow may have been scheduled by the arrival of a ramrod
9002      * completion, or by the sriov code rescheduling itself.
9003      */
9004     // XXX bxe_iov_sp_task(sc);
9005
9006 #if 0
9007     /* AFEX - poll to check if VIFSET_ACK should be sent to MFW */
9008     if (bxe_test_and_clear_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK,
9009                                &sc->sp_state)) {
9010         bxe_link_report(sc);
9011         bxe_fw_command(sc, DRV_MSG_CODE_AFEX_VIFSET_ACK, 0);
9012     }
9013 #endif
9014 }
9015
9016 static void
9017 bxe_handle_fp_tq(void *context,
9018                  int  pending)
9019 {
9020     struct bxe_fastpath *fp = (struct bxe_fastpath *)context;
9021     struct bxe_softc *sc = fp->sc;
9022     uint8_t more_tx = FALSE;
9023     uint8_t more_rx = FALSE;
9024
9025     BLOGD(sc, DBG_INTR, "---> FP TASK QUEUE (%d) <---\n", fp->index);
9026
9027     /* XXX
9028      * IFF_DRV_RUNNING state can't be checked here since we process
9029      * slowpath events on a client queue during setup. Instead
9030      * we need to add a "process/continue" flag here that the driver
9031      * can use to tell the task here not to do anything.
9032      */
9033 #if 0
9034     if (!(sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
9035         return;
9036     }
9037 #endif
9038
9039     /* update the fastpath index */
9040     bxe_update_fp_sb_idx(fp);
9041
9042     /* XXX add loop here if ever support multiple tx CoS */
9043     /* fp->txdata[cos] */
9044     if (bxe_has_tx_work(fp)) {
9045         BXE_FP_TX_LOCK(fp);
9046         more_tx = bxe_txeof(sc, fp);
9047         BXE_FP_TX_UNLOCK(fp);
9048     }
9049
9050     if (bxe_has_rx_work(fp)) {
9051         more_rx = bxe_rxeof(sc, fp);
9052     }
9053
9054     if (more_rx /*|| more_tx*/) {
9055         /* still more work to do */
9056         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9057         return;
9058     }
9059
9060     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9061                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9062 }
9063
9064 static void
9065 bxe_task_fp(struct bxe_fastpath *fp)
9066 {
9067     struct bxe_softc *sc = fp->sc;
9068     uint8_t more_tx = FALSE;
9069     uint8_t more_rx = FALSE;
9070
9071     BLOGD(sc, DBG_INTR, "---> FP TASK ISR (%d) <---\n", fp->index);
9072
9073     /* update the fastpath index */
9074     bxe_update_fp_sb_idx(fp);
9075
9076     /* XXX add loop here if ever support multiple tx CoS */
9077     /* fp->txdata[cos] */
9078     if (bxe_has_tx_work(fp)) {
9079         BXE_FP_TX_LOCK(fp);
9080         more_tx = bxe_txeof(sc, fp);
9081         BXE_FP_TX_UNLOCK(fp);
9082     }
9083
9084     if (bxe_has_rx_work(fp)) {
9085         more_rx = bxe_rxeof(sc, fp);
9086     }
9087
9088     if (more_rx /*|| more_tx*/) {
9089         /* still more work to do, bail out if this ISR and process later */
9090         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9091         return;
9092     }
9093
9094     /*
9095      * Here we write the fastpath index taken before doing any tx or rx work.
9096      * It is very well possible other hw events occurred up to this point and
9097      * they were actually processed accordingly above. Since we're going to
9098      * write an older fastpath index, an interrupt is coming which we might
9099      * not do any work in.
9100      */
9101     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9102                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9103 }
9104
9105 /*
9106  * Legacy interrupt entry point.
9107  *
9108  * Verifies that the controller generated the interrupt and
9109  * then calls a separate routine to handle the various
9110  * interrupt causes: link, RX, and TX.
9111  */
9112 static void
9113 bxe_intr_legacy(void *xsc)
9114 {
9115     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9116     struct bxe_fastpath *fp;
9117     uint16_t status, mask;
9118     int i;
9119
9120     BLOGD(sc, DBG_INTR, "---> BXE INTx <---\n");
9121
9122 #if 0
9123     /* Don't handle any interrupts if we're not ready. */
9124     if (__predict_false(sc->intr_sem != 0)) {
9125         return;
9126     }
9127 #endif
9128
9129     /*
9130      * 0 for ustorm, 1 for cstorm
9131      * the bits returned from ack_int() are 0-15
9132      * bit 0 = attention status block
9133      * bit 1 = fast path status block
9134      * a mask of 0x2 or more = tx/rx event
9135      * a mask of 1 = slow path event
9136      */
9137
9138     status = bxe_ack_int(sc);
9139
9140     /* the interrupt is not for us */
9141     if (__predict_false(status == 0)) {
9142         BLOGD(sc, DBG_INTR, "Not our interrupt!\n");
9143         return;
9144     }
9145
9146     BLOGD(sc, DBG_INTR, "Interrupt status 0x%04x\n", status);
9147
9148     FOR_EACH_ETH_QUEUE(sc, i) {
9149         fp = &sc->fp[i];
9150         mask = (0x2 << (fp->index + CNIC_SUPPORT(sc)));
9151         if (status & mask) {
9152             /* acknowledge and disable further fastpath interrupts */
9153             bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9154             bxe_task_fp(fp);
9155             status &= ~mask;
9156         }
9157     }
9158
9159 #if 0
9160     if (CNIC_SUPPORT(sc)) {
9161         mask = 0x2;
9162         if (status & (mask | 0x1)) {
9163             ...
9164             status &= ~mask;
9165         }
9166     }
9167 #endif
9168
9169     if (__predict_false(status & 0x1)) {
9170         /* acknowledge and disable further slowpath interrupts */
9171         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9172
9173         /* schedule slowpath handler */
9174         taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9175
9176         status &= ~0x1;
9177     }
9178
9179     if (__predict_false(status)) {
9180         BLOGW(sc, "Unexpected fastpath status (0x%08x)!\n", status);
9181     }
9182 }
9183
9184 /* slowpath interrupt entry point */
9185 static void
9186 bxe_intr_sp(void *xsc)
9187 {
9188     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9189
9190     BLOGD(sc, (DBG_INTR | DBG_SP), "---> SP INTR <---\n");
9191
9192     /* acknowledge and disable further slowpath interrupts */
9193     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9194
9195     /* schedule slowpath handler */
9196     taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9197 }
9198
9199 /* fastpath interrupt entry point */
9200 static void
9201 bxe_intr_fp(void *xfp)
9202 {
9203     struct bxe_fastpath *fp = (struct bxe_fastpath *)xfp;
9204     struct bxe_softc *sc = fp->sc;
9205
9206     BLOGD(sc, DBG_INTR, "---> FP INTR %d <---\n", fp->index);
9207
9208     BLOGD(sc, DBG_INTR,
9209           "(cpu=%d) MSI-X fp=%d fw_sb=%d igu_sb=%d\n",
9210           curcpu, fp->index, fp->fw_sb_id, fp->igu_sb_id);
9211
9212 #if 0
9213     /* Don't handle any interrupts if we're not ready. */
9214     if (__predict_false(sc->intr_sem != 0)) {
9215         return;
9216     }
9217 #endif
9218
9219     /* acknowledge and disable further fastpath interrupts */
9220     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9221
9222     bxe_task_fp(fp);
9223 }
9224
9225 /* Release all interrupts allocated by the driver. */
9226 static void
9227 bxe_interrupt_free(struct bxe_softc *sc)
9228 {
9229     int i;
9230
9231     switch (sc->interrupt_mode) {
9232     case INTR_MODE_INTX:
9233         BLOGD(sc, DBG_LOAD, "Releasing legacy INTx vector\n");
9234         if (sc->intr[0].resource != NULL) {
9235             bus_release_resource(sc->dev,
9236                                  SYS_RES_IRQ,
9237                                  sc->intr[0].rid,
9238                                  sc->intr[0].resource);
9239         }
9240         break;
9241     case INTR_MODE_MSI:
9242         for (i = 0; i < sc->intr_count; i++) {
9243             BLOGD(sc, DBG_LOAD, "Releasing MSI vector %d\n", i);
9244             if (sc->intr[i].resource && sc->intr[i].rid) {
9245                 bus_release_resource(sc->dev,
9246                                      SYS_RES_IRQ,
9247                                      sc->intr[i].rid,
9248                                      sc->intr[i].resource);
9249             }
9250         }
9251         pci_release_msi(sc->dev);
9252         break;
9253     case INTR_MODE_MSIX:
9254         for (i = 0; i < sc->intr_count; i++) {
9255             BLOGD(sc, DBG_LOAD, "Releasing MSI-X vector %d\n", i);
9256             if (sc->intr[i].resource && sc->intr[i].rid) {
9257                 bus_release_resource(sc->dev,
9258                                      SYS_RES_IRQ,
9259                                      sc->intr[i].rid,
9260                                      sc->intr[i].resource);
9261             }
9262         }
9263         pci_release_msi(sc->dev);
9264         break;
9265     default:
9266         /* nothing to do as initial allocation failed */
9267         break;
9268     }
9269 }
9270
9271 /*
9272  * This function determines and allocates the appropriate
9273  * interrupt based on system capabilites and user request.
9274  *
9275  * The user may force a particular interrupt mode, specify
9276  * the number of receive queues, specify the method for
9277  * distribuitng received frames to receive queues, or use
9278  * the default settings which will automatically select the
9279  * best supported combination.  In addition, the OS may or
9280  * may not support certain combinations of these settings.
9281  * This routine attempts to reconcile the settings requested
9282  * by the user with the capabilites available from the system
9283  * to select the optimal combination of features.
9284  *
9285  * Returns:
9286  *   0 = Success, !0 = Failure.
9287  */
9288 static int
9289 bxe_interrupt_alloc(struct bxe_softc *sc)
9290 {
9291     int msix_count = 0;
9292     int msi_count = 0;
9293     int num_requested = 0;
9294     int num_allocated = 0;
9295     int rid, i, j;
9296     int rc;
9297
9298     /* get the number of available MSI/MSI-X interrupts from the OS */
9299     if (sc->interrupt_mode > 0) {
9300         if (sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) {
9301             msix_count = pci_msix_count(sc->dev);
9302         }
9303
9304         if (sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) {
9305             msi_count = pci_msi_count(sc->dev);
9306         }
9307
9308         BLOGD(sc, DBG_LOAD, "%d MSI and %d MSI-X vectors available\n",
9309               msi_count, msix_count);
9310     }
9311
9312     do { /* try allocating MSI-X interrupt resources (at least 2) */
9313         if (sc->interrupt_mode != INTR_MODE_MSIX) {
9314             break;
9315         }
9316
9317         if (((sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) == 0) ||
9318             (msix_count < 2)) {
9319             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9320             break;
9321         }
9322
9323         /* ask for the necessary number of MSI-X vectors */
9324         num_requested = min((sc->num_queues + 1), msix_count);
9325
9326         BLOGD(sc, DBG_LOAD, "Requesting %d MSI-X vectors\n", num_requested);
9327
9328         num_allocated = num_requested;
9329         if ((rc = pci_alloc_msix(sc->dev, &num_allocated)) != 0) {
9330             BLOGE(sc, "MSI-X alloc failed! (%d)\n", rc);
9331             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9332             break;
9333         }
9334
9335         if (num_allocated < 2) { /* possible? */
9336             BLOGE(sc, "MSI-X allocation less than 2!\n");
9337             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9338             pci_release_msi(sc->dev);
9339             break;
9340         }
9341
9342         BLOGI(sc, "MSI-X vectors Requested %d and Allocated %d\n",
9343               num_requested, num_allocated);
9344
9345         /* best effort so use the number of vectors allocated to us */
9346         sc->intr_count = num_allocated;
9347         sc->num_queues = num_allocated - 1;
9348
9349         rid = 1; /* initial resource identifier */
9350
9351         /* allocate the MSI-X vectors */
9352         for (i = 0; i < num_allocated; i++) {
9353             sc->intr[i].rid = (rid + i);
9354
9355             if ((sc->intr[i].resource =
9356                  bus_alloc_resource_any(sc->dev,
9357                                         SYS_RES_IRQ,
9358                                         &sc->intr[i].rid,
9359                                         RF_ACTIVE)) == NULL) {
9360                 BLOGE(sc, "Failed to map MSI-X[%d] (rid=%d)!\n",
9361                       i, (rid + i));
9362
9363                 for (j = (i - 1); j >= 0; j--) {
9364                     bus_release_resource(sc->dev,
9365                                          SYS_RES_IRQ,
9366                                          sc->intr[j].rid,
9367                                          sc->intr[j].resource);
9368                 }
9369
9370                 sc->intr_count = 0;
9371                 sc->num_queues = 0;
9372                 sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9373                 pci_release_msi(sc->dev);
9374                 break;
9375             }
9376
9377             BLOGD(sc, DBG_LOAD, "Mapped MSI-X[%d] (rid=%d)\n", i, (rid + i));
9378         }
9379     } while (0);
9380
9381     do { /* try allocating MSI vector resources (at least 2) */
9382         if (sc->interrupt_mode != INTR_MODE_MSI) {
9383             break;
9384         }
9385
9386         if (((sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) == 0) ||
9387             (msi_count < 2)) {
9388             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9389             break;
9390         }
9391
9392         /* ask for the necessary number of MSI vectors */
9393         num_requested = min((sc->num_queues + 1), msi_count);
9394
9395         BLOGD(sc, DBG_LOAD, "Requesting %d MSI vectors\n", num_requested);
9396
9397         num_allocated = num_requested;
9398         if ((rc = pci_alloc_msi(sc->dev, &num_allocated)) != 0) {
9399             BLOGE(sc, "MSI alloc failed (%d)!\n", rc);
9400             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9401             break;
9402         }
9403
9404         if (num_allocated < 2) { /* possible? */
9405             BLOGE(sc, "MSI allocation less than 2!\n");
9406             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9407             pci_release_msi(sc->dev);
9408             break;
9409         }
9410
9411         BLOGI(sc, "MSI vectors Requested %d and Allocated %d\n",
9412               num_requested, num_allocated);
9413
9414         /* best effort so use the number of vectors allocated to us */
9415         sc->intr_count = num_allocated;
9416         sc->num_queues = num_allocated - 1;
9417
9418         rid = 1; /* initial resource identifier */
9419
9420         /* allocate the MSI vectors */
9421         for (i = 0; i < num_allocated; i++) {
9422             sc->intr[i].rid = (rid + i);
9423
9424             if ((sc->intr[i].resource =
9425                  bus_alloc_resource_any(sc->dev,
9426                                         SYS_RES_IRQ,
9427                                         &sc->intr[i].rid,
9428                                         RF_ACTIVE)) == NULL) {
9429                 BLOGE(sc, "Failed to map MSI[%d] (rid=%d)!\n",
9430                       i, (rid + i));
9431
9432                 for (j = (i - 1); j >= 0; j--) {
9433                     bus_release_resource(sc->dev,
9434                                          SYS_RES_IRQ,
9435                                          sc->intr[j].rid,
9436                                          sc->intr[j].resource);
9437                 }
9438
9439                 sc->intr_count = 0;
9440                 sc->num_queues = 0;
9441                 sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9442                 pci_release_msi(sc->dev);
9443                 break;
9444             }
9445
9446             BLOGD(sc, DBG_LOAD, "Mapped MSI[%d] (rid=%d)\n", i, (rid + i));
9447         }
9448     } while (0);
9449
9450     do { /* try allocating INTx vector resources */
9451         if (sc->interrupt_mode != INTR_MODE_INTX) {
9452             break;
9453         }
9454
9455         BLOGD(sc, DBG_LOAD, "Requesting legacy INTx interrupt\n");
9456
9457         /* only one vector for INTx */
9458         sc->intr_count = 1;
9459         sc->num_queues = 1;
9460
9461         rid = 0; /* initial resource identifier */
9462
9463         sc->intr[0].rid = rid;
9464
9465         if ((sc->intr[0].resource =
9466              bus_alloc_resource_any(sc->dev,
9467                                     SYS_RES_IRQ,
9468                                     &sc->intr[0].rid,
9469                                     (RF_ACTIVE | RF_SHAREABLE))) == NULL) {
9470             BLOGE(sc, "Failed to map INTx (rid=%d)!\n", rid);
9471             sc->intr_count = 0;
9472             sc->num_queues = 0;
9473             sc->interrupt_mode = -1; /* Failed! */
9474             break;
9475         }
9476
9477         BLOGD(sc, DBG_LOAD, "Mapped INTx (rid=%d)\n", rid);
9478     } while (0);
9479
9480     if (sc->interrupt_mode == -1) {
9481         BLOGE(sc, "Interrupt Allocation: FAILED!!!\n");
9482         rc = 1;
9483     } else {
9484         BLOGD(sc, DBG_LOAD,
9485               "Interrupt Allocation: interrupt_mode=%d, num_queues=%d\n",
9486               sc->interrupt_mode, sc->num_queues);
9487         rc = 0;
9488     }
9489
9490     return (rc);
9491 }
9492
9493 static void
9494 bxe_interrupt_detach(struct bxe_softc *sc)
9495 {
9496     struct bxe_fastpath *fp;
9497     int i;
9498
9499     /* release interrupt resources */
9500     for (i = 0; i < sc->intr_count; i++) {
9501         if (sc->intr[i].resource && sc->intr[i].tag) {
9502             BLOGD(sc, DBG_LOAD, "Disabling interrupt vector %d\n", i);
9503             bus_teardown_intr(sc->dev, sc->intr[i].resource, sc->intr[i].tag);
9504         }
9505     }
9506
9507     for (i = 0; i < sc->num_queues; i++) {
9508         fp = &sc->fp[i];
9509         if (fp->tq) {
9510             taskqueue_drain(fp->tq, &fp->tq_task);
9511             taskqueue_free(fp->tq);
9512             fp->tq = NULL;
9513         }
9514     }
9515
9516     if (sc->rx_mode_tq) {
9517         taskqueue_drain(sc->rx_mode_tq, &sc->rx_mode_tq_task);
9518         taskqueue_free(sc->rx_mode_tq);
9519         sc->rx_mode_tq = NULL;
9520     }
9521
9522     if (sc->sp_tq) {
9523         taskqueue_drain(sc->sp_tq, &sc->sp_tq_task);
9524         taskqueue_free(sc->sp_tq);
9525         sc->sp_tq = NULL;
9526     }
9527 }
9528
9529 /*
9530  * Enables interrupts and attach to the ISR.
9531  *
9532  * When using multiple MSI/MSI-X vectors the first vector
9533  * is used for slowpath operations while all remaining
9534  * vectors are used for fastpath operations.  If only a
9535  * single MSI/MSI-X vector is used (SINGLE_ISR) then the
9536  * ISR must look for both slowpath and fastpath completions.
9537  */
9538 static int
9539 bxe_interrupt_attach(struct bxe_softc *sc)
9540 {
9541     struct bxe_fastpath *fp;
9542     int rc = 0;
9543     int i;
9544
9545     snprintf(sc->sp_tq_name, sizeof(sc->sp_tq_name),
9546              "bxe%d_sp_tq", sc->unit);
9547     TASK_INIT(&sc->sp_tq_task, 0, bxe_handle_sp_tq, sc);
9548     sc->sp_tq = taskqueue_create_fast(sc->sp_tq_name, M_NOWAIT,
9549                                       taskqueue_thread_enqueue,
9550                                       &sc->sp_tq);
9551     taskqueue_start_threads(&sc->sp_tq, 1, PWAIT, /* lower priority */
9552                             "%s", sc->sp_tq_name);
9553
9554     snprintf(sc->rx_mode_tq_name, sizeof(sc->rx_mode_tq_name),
9555              "bxe%d_rx_mode_tq", sc->unit);
9556     TASK_INIT(&sc->rx_mode_tq_task, 0, bxe_handle_rx_mode_tq, sc);
9557     sc->rx_mode_tq = taskqueue_create_fast(sc->rx_mode_tq_name, M_NOWAIT,
9558                                            taskqueue_thread_enqueue,
9559                                            &sc->rx_mode_tq);
9560     taskqueue_start_threads(&sc->rx_mode_tq, 1, PWAIT, /* lower priority */
9561                             "%s", sc->rx_mode_tq_name);
9562
9563     for (i = 0; i < sc->num_queues; i++) {
9564         fp = &sc->fp[i];
9565         snprintf(fp->tq_name, sizeof(fp->tq_name),
9566                  "bxe%d_fp%d_tq", sc->unit, i);
9567         TASK_INIT(&fp->tq_task, 0, bxe_handle_fp_tq, fp);
9568         fp->tq = taskqueue_create_fast(fp->tq_name, M_NOWAIT,
9569                                        taskqueue_thread_enqueue,
9570                                        &fp->tq);
9571         taskqueue_start_threads(&fp->tq, 1, PI_NET, /* higher priority */
9572                                 "%s", fp->tq_name);
9573     }
9574
9575     /* setup interrupt handlers */
9576     if (sc->interrupt_mode == INTR_MODE_MSIX) {
9577         BLOGD(sc, DBG_LOAD, "Enabling slowpath MSI-X[0] vector\n");
9578
9579         /*
9580          * Setup the interrupt handler. Note that we pass the driver instance
9581          * to the interrupt handler for the slowpath.
9582          */
9583         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9584                                  (INTR_TYPE_NET | INTR_MPSAFE),
9585                                  NULL, bxe_intr_sp, sc,
9586                                  &sc->intr[0].tag)) != 0) {
9587             BLOGE(sc, "Failed to allocate MSI-X[0] vector (%d)\n", rc);
9588             goto bxe_interrupt_attach_exit;
9589         }
9590
9591         bus_describe_intr(sc->dev, sc->intr[0].resource,
9592                           sc->intr[0].tag, "sp");
9593
9594         /* bus_bind_intr(sc->dev, sc->intr[0].resource, 0); */
9595
9596         /* initialize the fastpath vectors (note the first was used for sp) */
9597         for (i = 0; i < sc->num_queues; i++) {
9598             fp = &sc->fp[i];
9599             BLOGD(sc, DBG_LOAD, "Enabling MSI-X[%d] vector\n", (i + 1));
9600
9601             /*
9602              * Setup the interrupt handler. Note that we pass the
9603              * fastpath context to the interrupt handler in this
9604              * case.
9605              */
9606             if ((rc = bus_setup_intr(sc->dev, sc->intr[i + 1].resource,
9607                                      (INTR_TYPE_NET | INTR_MPSAFE),
9608                                      NULL, bxe_intr_fp, fp,
9609                                      &sc->intr[i + 1].tag)) != 0) {
9610                 BLOGE(sc, "Failed to allocate MSI-X[%d] vector (%d)\n",
9611                       (i + 1), rc);
9612                 goto bxe_interrupt_attach_exit;
9613             }
9614
9615             bus_describe_intr(sc->dev, sc->intr[i + 1].resource,
9616                               sc->intr[i + 1].tag, "fp%02d", i);
9617
9618             /* bind the fastpath instance to a cpu */
9619             if (sc->num_queues > 1) {
9620                 bus_bind_intr(sc->dev, sc->intr[i + 1].resource, i);
9621             }
9622
9623             fp->state = BXE_FP_STATE_IRQ;
9624         }
9625     } else if (sc->interrupt_mode == INTR_MODE_MSI) {
9626         BLOGD(sc, DBG_LOAD, "Enabling slowpath MSI[0] vector.\n");
9627
9628         /*
9629          * Setup the interrupt handler. Note that we pass the driver instance
9630          * to the interrupt handler for the slowpath.
9631          */
9632         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9633                                  (INTR_TYPE_NET | INTR_MPSAFE),
9634                                  NULL, bxe_intr_sp, sc,
9635                                  &sc->intr[0].tag)) != 0) {
9636             BLOGE(sc, "Failed to allocate MSI[0] vector (%d)\n", rc);
9637             goto bxe_interrupt_attach_exit;
9638         }
9639
9640         bus_describe_intr(sc->dev, sc->intr[0].resource,
9641                           sc->intr[0].tag, "sp");
9642
9643         /* bus_bind_intr(sc->dev, sc->intr[0].resource, 0); */
9644
9645         /* initialize the fastpath vectors (note the first was used for sp) */
9646         for (i = 0; i < sc->num_queues; i++) {
9647             fp = &sc->fp[i];
9648             BLOGD(sc, DBG_LOAD, "Enabling MSI[%d] vector\n", (i + 1));
9649
9650             /*
9651              * Setup the interrupt handler. Note that we pass the
9652              * fastpath context to the interrupt handler in this
9653              * case.
9654              */
9655             if ((rc = bus_setup_intr(sc->dev, sc->intr[i + 1].resource,
9656                                      (INTR_TYPE_NET | INTR_MPSAFE),
9657                                      NULL, bxe_intr_fp, fp,
9658                                      &sc->intr[i + 1].tag)) != 0) {
9659                 BLOGE(sc, "Failed to allocate MSI[%d] vector (%d)\n",
9660                       (i + 1), rc);
9661                 goto bxe_interrupt_attach_exit;
9662             }
9663
9664             bus_describe_intr(sc->dev, sc->intr[i + 1].resource,
9665                               sc->intr[i + 1].tag, "fp%02d", i);
9666
9667             /* bind the fastpath instance to a cpu */
9668             if (sc->num_queues > 1) {
9669                 bus_bind_intr(sc->dev, sc->intr[i + 1].resource, i);
9670             }
9671
9672             fp->state = BXE_FP_STATE_IRQ;
9673         }
9674     } else { /* (sc->interrupt_mode == INTR_MODE_INTX) */
9675         BLOGD(sc, DBG_LOAD, "Enabling INTx interrupts\n");
9676
9677         /*
9678          * Setup the interrupt handler. Note that we pass the
9679          * driver instance to the interrupt handler which
9680          * will handle both the slowpath and fastpath.
9681          */
9682         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9683                                  (INTR_TYPE_NET | INTR_MPSAFE),
9684                                  NULL, bxe_intr_legacy, sc,
9685                                  &sc->intr[0].tag)) != 0) {
9686             BLOGE(sc, "Failed to allocate INTx interrupt (%d)\n", rc);
9687             goto bxe_interrupt_attach_exit;
9688         }
9689     }
9690
9691 bxe_interrupt_attach_exit:
9692
9693     return (rc);
9694 }
9695
9696 static int  bxe_init_hw_common_chip(struct bxe_softc *sc);
9697 static int  bxe_init_hw_common(struct bxe_softc *sc);
9698 static int  bxe_init_hw_port(struct bxe_softc *sc);
9699 static int  bxe_init_hw_func(struct bxe_softc *sc);
9700 static void bxe_reset_common(struct bxe_softc *sc);
9701 static void bxe_reset_port(struct bxe_softc *sc);
9702 static void bxe_reset_func(struct bxe_softc *sc);
9703 static int  bxe_gunzip_init(struct bxe_softc *sc);
9704 static void bxe_gunzip_end(struct bxe_softc *sc);
9705 static int  bxe_init_firmware(struct bxe_softc *sc);
9706 static void bxe_release_firmware(struct bxe_softc *sc);
9707
9708 static struct
9709 ecore_func_sp_drv_ops bxe_func_sp_drv = {
9710     .init_hw_cmn_chip = bxe_init_hw_common_chip,
9711     .init_hw_cmn      = bxe_init_hw_common,
9712     .init_hw_port     = bxe_init_hw_port,
9713     .init_hw_func     = bxe_init_hw_func,
9714
9715     .reset_hw_cmn     = bxe_reset_common,
9716     .reset_hw_port    = bxe_reset_port,
9717     .reset_hw_func    = bxe_reset_func,
9718
9719     .gunzip_init      = bxe_gunzip_init,
9720     .gunzip_end       = bxe_gunzip_end,
9721
9722     .init_fw          = bxe_init_firmware,
9723     .release_fw       = bxe_release_firmware,
9724 };
9725
9726 static void
9727 bxe_init_func_obj(struct bxe_softc *sc)
9728 {
9729     sc->dmae_ready = 0;
9730
9731     ecore_init_func_obj(sc,
9732                         &sc->func_obj,
9733                         BXE_SP(sc, func_rdata),
9734                         BXE_SP_MAPPING(sc, func_rdata),
9735                         BXE_SP(sc, func_afex_rdata),
9736                         BXE_SP_MAPPING(sc, func_afex_rdata),
9737                         &bxe_func_sp_drv);
9738 }
9739
9740 static int
9741 bxe_init_hw(struct bxe_softc *sc,
9742             uint32_t         load_code)
9743 {
9744     struct ecore_func_state_params func_params = { NULL };
9745     int rc;
9746
9747     /* prepare the parameters for function state transitions */
9748     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
9749
9750     func_params.f_obj = &sc->func_obj;
9751     func_params.cmd = ECORE_F_CMD_HW_INIT;
9752
9753     func_params.params.hw_init.load_phase = load_code;
9754
9755     /*
9756      * Via a plethora of function pointers, we will eventually reach
9757      * bxe_init_hw_common(), bxe_init_hw_port(), or bxe_init_hw_func().
9758      */
9759     rc = ecore_func_state_change(sc, &func_params);
9760
9761     return (rc);
9762 }
9763
9764 static void
9765 bxe_fill(struct bxe_softc *sc,
9766          uint32_t         addr,
9767          int              fill,
9768          uint32_t         len)
9769 {
9770     uint32_t i;
9771
9772     if (!(len % 4) && !(addr % 4)) {
9773         for (i = 0; i < len; i += 4) {
9774             REG_WR(sc, (addr + i), fill);
9775         }
9776     } else {
9777         for (i = 0; i < len; i++) {
9778             REG_WR8(sc, (addr + i), fill);
9779         }
9780     }
9781 }
9782
9783 /* writes FP SP data to FW - data_size in dwords */
9784 static void
9785 bxe_wr_fp_sb_data(struct bxe_softc *sc,
9786                   int              fw_sb_id,
9787                   uint32_t         *sb_data_p,
9788                   uint32_t         data_size)
9789 {
9790     int index;
9791
9792     for (index = 0; index < data_size; index++) {
9793         REG_WR(sc,
9794                (BAR_CSTRORM_INTMEM +
9795                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
9796                 (sizeof(uint32_t) * index)),
9797                *(sb_data_p + index));
9798     }
9799 }
9800
9801 static void
9802 bxe_zero_fp_sb(struct bxe_softc *sc,
9803                int              fw_sb_id)
9804 {
9805     struct hc_status_block_data_e2 sb_data_e2;
9806     struct hc_status_block_data_e1x sb_data_e1x;
9807     uint32_t *sb_data_p;
9808     uint32_t data_size = 0;
9809
9810     if (!CHIP_IS_E1x(sc)) {
9811         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9812         sb_data_e2.common.state = SB_DISABLED;
9813         sb_data_e2.common.p_func.vf_valid = FALSE;
9814         sb_data_p = (uint32_t *)&sb_data_e2;
9815         data_size = (sizeof(struct hc_status_block_data_e2) /
9816                      sizeof(uint32_t));
9817     } else {
9818         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9819         sb_data_e1x.common.state = SB_DISABLED;
9820         sb_data_e1x.common.p_func.vf_valid = FALSE;
9821         sb_data_p = (uint32_t *)&sb_data_e1x;
9822         data_size = (sizeof(struct hc_status_block_data_e1x) /
9823                      sizeof(uint32_t));
9824     }
9825
9826     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9827
9828     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id)),
9829              0, CSTORM_STATUS_BLOCK_SIZE);
9830     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id)),
9831              0, CSTORM_SYNC_BLOCK_SIZE);
9832 }
9833
9834 static void
9835 bxe_wr_sp_sb_data(struct bxe_softc               *sc,
9836                   struct hc_sp_status_block_data *sp_sb_data)
9837 {
9838     int i;
9839
9840     for (i = 0;
9841          i < (sizeof(struct hc_sp_status_block_data) / sizeof(uint32_t));
9842          i++) {
9843         REG_WR(sc,
9844                (BAR_CSTRORM_INTMEM +
9845                 CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(SC_FUNC(sc)) +
9846                 (i * sizeof(uint32_t))),
9847                *((uint32_t *)sp_sb_data + i));
9848     }
9849 }
9850
9851 static void
9852 bxe_zero_sp_sb(struct bxe_softc *sc)
9853 {
9854     struct hc_sp_status_block_data sp_sb_data;
9855
9856     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
9857
9858     sp_sb_data.state           = SB_DISABLED;
9859     sp_sb_data.p_func.vf_valid = FALSE;
9860
9861     bxe_wr_sp_sb_data(sc, &sp_sb_data);
9862
9863     bxe_fill(sc,
9864              (BAR_CSTRORM_INTMEM +
9865               CSTORM_SP_STATUS_BLOCK_OFFSET(SC_FUNC(sc))),
9866               0, CSTORM_SP_STATUS_BLOCK_SIZE);
9867     bxe_fill(sc,
9868              (BAR_CSTRORM_INTMEM +
9869               CSTORM_SP_SYNC_BLOCK_OFFSET(SC_FUNC(sc))),
9870               0, CSTORM_SP_SYNC_BLOCK_SIZE);
9871 }
9872
9873 static void
9874 bxe_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
9875                              int                       igu_sb_id,
9876                              int                       igu_seg_id)
9877 {
9878     hc_sm->igu_sb_id      = igu_sb_id;
9879     hc_sm->igu_seg_id     = igu_seg_id;
9880     hc_sm->timer_value    = 0xFF;
9881     hc_sm->time_to_expire = 0xFFFFFFFF;
9882 }
9883
9884 static void
9885 bxe_map_sb_state_machines(struct hc_index_data *index_data)
9886 {
9887     /* zero out state machine indices */
9888
9889     /* rx indices */
9890     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags &= ~HC_INDEX_DATA_SM_ID;
9891
9892     /* tx indices */
9893     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags      &= ~HC_INDEX_DATA_SM_ID;
9894     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags &= ~HC_INDEX_DATA_SM_ID;
9895     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags &= ~HC_INDEX_DATA_SM_ID;
9896     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags &= ~HC_INDEX_DATA_SM_ID;
9897
9898     /* map indices */
9899
9900     /* rx indices */
9901     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags |=
9902         (SM_RX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9903
9904     /* tx indices */
9905     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags |=
9906         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9907     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags |=
9908         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9909     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags |=
9910         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9911     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags |=
9912         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9913 }
9914
9915 static void
9916 bxe_init_sb(struct bxe_softc *sc,
9917             bus_addr_t       busaddr,
9918             int              vfid,
9919             uint8_t          vf_valid,
9920             int              fw_sb_id,
9921             int              igu_sb_id)
9922 {
9923     struct hc_status_block_data_e2  sb_data_e2;
9924     struct hc_status_block_data_e1x sb_data_e1x;
9925     struct hc_status_block_sm       *hc_sm_p;
9926     uint32_t *sb_data_p;
9927     int igu_seg_id;
9928     int data_size;
9929
9930     if (CHIP_INT_MODE_IS_BC(sc)) {
9931         igu_seg_id = HC_SEG_ACCESS_NORM;
9932     } else {
9933         igu_seg_id = IGU_SEG_ACCESS_NORM;
9934     }
9935
9936     bxe_zero_fp_sb(sc, fw_sb_id);
9937
9938     if (!CHIP_IS_E1x(sc)) {
9939         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9940         sb_data_e2.common.state = SB_ENABLED;
9941         sb_data_e2.common.p_func.pf_id = SC_FUNC(sc);
9942         sb_data_e2.common.p_func.vf_id = vfid;
9943         sb_data_e2.common.p_func.vf_valid = vf_valid;
9944         sb_data_e2.common.p_func.vnic_id = SC_VN(sc);
9945         sb_data_e2.common.same_igu_sb_1b = TRUE;
9946         sb_data_e2.common.host_sb_addr.hi = U64_HI(busaddr);
9947         sb_data_e2.common.host_sb_addr.lo = U64_LO(busaddr);
9948         hc_sm_p = sb_data_e2.common.state_machine;
9949         sb_data_p = (uint32_t *)&sb_data_e2;
9950         data_size = (sizeof(struct hc_status_block_data_e2) /
9951                      sizeof(uint32_t));
9952         bxe_map_sb_state_machines(sb_data_e2.index_data);
9953     } else {
9954         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9955         sb_data_e1x.common.state = SB_ENABLED;
9956         sb_data_e1x.common.p_func.pf_id = SC_FUNC(sc);
9957         sb_data_e1x.common.p_func.vf_id = 0xff;
9958         sb_data_e1x.common.p_func.vf_valid = FALSE;
9959         sb_data_e1x.common.p_func.vnic_id = SC_VN(sc);
9960         sb_data_e1x.common.same_igu_sb_1b = TRUE;
9961         sb_data_e1x.common.host_sb_addr.hi = U64_HI(busaddr);
9962         sb_data_e1x.common.host_sb_addr.lo = U64_LO(busaddr);
9963         hc_sm_p = sb_data_e1x.common.state_machine;
9964         sb_data_p = (uint32_t *)&sb_data_e1x;
9965         data_size = (sizeof(struct hc_status_block_data_e1x) /
9966                      sizeof(uint32_t));
9967         bxe_map_sb_state_machines(sb_data_e1x.index_data);
9968     }
9969
9970     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID], igu_sb_id, igu_seg_id);
9971     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID], igu_sb_id, igu_seg_id);
9972
9973     BLOGD(sc, DBG_LOAD, "Init FW SB %d\n", fw_sb_id);
9974
9975     /* write indices to HW - PCI guarantees endianity of regpairs */
9976     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9977 }
9978
9979 static inline uint8_t
9980 bxe_fp_qzone_id(struct bxe_fastpath *fp)
9981 {
9982     if (CHIP_IS_E1x(fp->sc)) {
9983         return (fp->cl_id + SC_PORT(fp->sc) * ETH_MAX_RX_CLIENTS_E1H);
9984     } else {
9985         return (fp->cl_id);
9986     }
9987 }
9988
9989 static inline uint32_t
9990 bxe_rx_ustorm_prods_offset(struct bxe_softc    *sc,
9991                            struct bxe_fastpath *fp)
9992 {
9993     uint32_t offset = BAR_USTRORM_INTMEM;
9994
9995 #if 0
9996     if (IS_VF(sc)) {
9997         return (PXP_VF_ADDR_USDM_QUEUES_START +
9998                 (sc->acquire_resp.resc.hw_qid[fp->index] *
9999                  sizeof(struct ustorm_queue_zone_data)));
10000     } else
10001 #endif
10002     if (!CHIP_IS_E1x(sc)) {
10003         offset += USTORM_RX_PRODS_E2_OFFSET(fp->cl_qzone_id);
10004     } else {
10005         offset += USTORM_RX_PRODS_E1X_OFFSET(SC_PORT(sc), fp->cl_id);
10006     }
10007
10008     return (offset);
10009 }
10010
10011 static void
10012 bxe_init_eth_fp(struct bxe_softc *sc,
10013                 int              idx)
10014 {
10015     struct bxe_fastpath *fp = &sc->fp[idx];
10016     uint32_t cids[ECORE_MULTI_TX_COS] = { 0 };
10017     unsigned long q_type = 0;
10018     int cos;
10019
10020     fp->sc    = sc;
10021     fp->index = idx;
10022
10023     snprintf(fp->tx_mtx_name, sizeof(fp->tx_mtx_name),
10024              "bxe%d_fp%d_tx_lock", sc->unit, idx);
10025     mtx_init(&fp->tx_mtx, fp->tx_mtx_name, NULL, MTX_DEF);
10026
10027     snprintf(fp->rx_mtx_name, sizeof(fp->rx_mtx_name),
10028              "bxe%d_fp%d_rx_lock", sc->unit, idx);
10029     mtx_init(&fp->rx_mtx, fp->rx_mtx_name, NULL, MTX_DEF);
10030
10031     fp->igu_sb_id = (sc->igu_base_sb + idx + CNIC_SUPPORT(sc));
10032     fp->fw_sb_id = (sc->base_fw_ndsb + idx + CNIC_SUPPORT(sc));
10033
10034     fp->cl_id = (CHIP_IS_E1x(sc)) ?
10035                     (SC_L_ID(sc) + idx) :
10036                     /* want client ID same as IGU SB ID for non-E1 */
10037                     fp->igu_sb_id;
10038     fp->cl_qzone_id = bxe_fp_qzone_id(fp);
10039
10040     /* setup sb indices */
10041     if (!CHIP_IS_E1x(sc)) {
10042         fp->sb_index_values  = fp->status_block.e2_sb->sb.index_values;
10043         fp->sb_running_index = fp->status_block.e2_sb->sb.running_index;
10044     } else {
10045         fp->sb_index_values  = fp->status_block.e1x_sb->sb.index_values;
10046         fp->sb_running_index = fp->status_block.e1x_sb->sb.running_index;
10047     }
10048
10049     /* init shortcut */
10050     fp->ustorm_rx_prods_offset = bxe_rx_ustorm_prods_offset(sc, fp);
10051
10052     fp->rx_cq_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_RX_CQ_CONS];
10053
10054     /*
10055      * XXX If multiple CoS is ever supported then each fastpath structure
10056      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
10057      */
10058     for (cos = 0; cos < sc->max_cos; cos++) {
10059         cids[cos] = idx;
10060     }
10061     fp->tx_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_TX_CQ_CONS_COS0];
10062
10063     /* nothing more for a VF to do */
10064     if (IS_VF(sc)) {
10065         return;
10066     }
10067
10068     bxe_init_sb(sc, fp->sb_dma.paddr, BXE_VF_ID_INVALID, FALSE,
10069                 fp->fw_sb_id, fp->igu_sb_id);
10070
10071     bxe_update_fp_sb_idx(fp);
10072
10073     /* Configure Queue State object */
10074     bit_set(&q_type, ECORE_Q_TYPE_HAS_RX);
10075     bit_set(&q_type, ECORE_Q_TYPE_HAS_TX);
10076
10077     ecore_init_queue_obj(sc,
10078                          &sc->sp_objs[idx].q_obj,
10079                          fp->cl_id,
10080                          cids,
10081                          sc->max_cos,
10082                          SC_FUNC(sc),
10083                          BXE_SP(sc, q_rdata),
10084                          BXE_SP_MAPPING(sc, q_rdata),
10085                          q_type);
10086
10087     /* configure classification DBs */
10088     ecore_init_mac_obj(sc,
10089                        &sc->sp_objs[idx].mac_obj,
10090                        fp->cl_id,
10091                        idx,
10092                        SC_FUNC(sc),
10093                        BXE_SP(sc, mac_rdata),
10094                        BXE_SP_MAPPING(sc, mac_rdata),
10095                        ECORE_FILTER_MAC_PENDING,
10096                        &sc->sp_state,
10097                        ECORE_OBJ_TYPE_RX_TX,
10098                        &sc->macs_pool);
10099
10100     BLOGD(sc, DBG_LOAD, "fp[%d]: sb=%p cl_id=%d fw_sb=%d igu_sb=%d\n",
10101           idx, fp->status_block.e2_sb, fp->cl_id, fp->fw_sb_id, fp->igu_sb_id);
10102 }
10103
10104 static inline void
10105 bxe_update_rx_prod(struct bxe_softc    *sc,
10106                    struct bxe_fastpath *fp,
10107                    uint16_t            rx_bd_prod,
10108                    uint16_t            rx_cq_prod,
10109                    uint16_t            rx_sge_prod)
10110 {
10111     struct ustorm_eth_rx_producers rx_prods = { 0 };
10112     uint32_t i;
10113
10114     /* update producers */
10115     rx_prods.bd_prod  = rx_bd_prod;
10116     rx_prods.cqe_prod = rx_cq_prod;
10117     rx_prods.sge_prod = rx_sge_prod;
10118
10119     /*
10120      * Make sure that the BD and SGE data is updated before updating the
10121      * producers since FW might read the BD/SGE right after the producer
10122      * is updated.
10123      * This is only applicable for weak-ordered memory model archs such
10124      * as IA-64. The following barrier is also mandatory since FW will
10125      * assumes BDs must have buffers.
10126      */
10127     wmb();
10128
10129     for (i = 0; i < (sizeof(rx_prods) / 4); i++) {
10130         REG_WR(sc,
10131                (fp->ustorm_rx_prods_offset + (i * 4)),
10132                ((uint32_t *)&rx_prods)[i]);
10133     }
10134
10135     wmb(); /* keep prod updates ordered */
10136
10137     BLOGD(sc, DBG_RX,
10138           "RX fp[%d]: wrote prods bd_prod=%u cqe_prod=%u sge_prod=%u\n",
10139           fp->index, rx_bd_prod, rx_cq_prod, rx_sge_prod);
10140 }
10141
10142 static void
10143 bxe_init_rx_rings(struct bxe_softc *sc)
10144 {
10145     struct bxe_fastpath *fp;
10146     int i;
10147
10148     for (i = 0; i < sc->num_queues; i++) {
10149         fp = &sc->fp[i];
10150
10151         fp->rx_bd_cons = 0;
10152
10153         /*
10154          * Activate the BD ring...
10155          * Warning, this will generate an interrupt (to the TSTORM)
10156          * so this can only be done after the chip is initialized
10157          */
10158         bxe_update_rx_prod(sc, fp,
10159                            fp->rx_bd_prod,
10160                            fp->rx_cq_prod,
10161                            fp->rx_sge_prod);
10162
10163         if (i != 0) {
10164             continue;
10165         }
10166
10167         if (CHIP_IS_E1(sc)) {
10168             REG_WR(sc,
10169                    (BAR_USTRORM_INTMEM +
10170                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc))),
10171                    U64_LO(fp->rcq_dma.paddr));
10172             REG_WR(sc,
10173                    (BAR_USTRORM_INTMEM +
10174                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc)) + 4),
10175                    U64_HI(fp->rcq_dma.paddr));
10176         }
10177     }
10178 }
10179
10180 static void
10181 bxe_init_tx_ring_one(struct bxe_fastpath *fp)
10182 {
10183     SET_FLAG(fp->tx_db.data.header.header, DOORBELL_HDR_DB_TYPE, 1);
10184     fp->tx_db.data.zero_fill1 = 0;
10185     fp->tx_db.data.prod = 0;
10186
10187     fp->tx_pkt_prod = 0;
10188     fp->tx_pkt_cons = 0;
10189     fp->tx_bd_prod = 0;
10190     fp->tx_bd_cons = 0;
10191     fp->eth_q_stats.tx_pkts = 0;
10192 }
10193
10194 static inline void
10195 bxe_init_tx_rings(struct bxe_softc *sc)
10196 {
10197     int i;
10198
10199     for (i = 0; i < sc->num_queues; i++) {
10200 #if 0
10201         uint8_t cos;
10202         for (cos = 0; cos < sc->max_cos; cos++) {
10203             bxe_init_tx_ring_one(&sc->fp[i].txdata[cos]);
10204         }
10205 #else
10206         bxe_init_tx_ring_one(&sc->fp[i]);
10207 #endif
10208     }
10209 }
10210
10211 static void
10212 bxe_init_def_sb(struct bxe_softc *sc)
10213 {
10214     struct host_sp_status_block *def_sb = sc->def_sb;
10215     bus_addr_t mapping = sc->def_sb_dma.paddr;
10216     int igu_sp_sb_index;
10217     int igu_seg_id;
10218     int port = SC_PORT(sc);
10219     int func = SC_FUNC(sc);
10220     int reg_offset, reg_offset_en5;
10221     uint64_t section;
10222     int index, sindex;
10223     struct hc_sp_status_block_data sp_sb_data;
10224
10225     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
10226
10227     if (CHIP_INT_MODE_IS_BC(sc)) {
10228         igu_sp_sb_index = DEF_SB_IGU_ID;
10229         igu_seg_id = HC_SEG_ACCESS_DEF;
10230     } else {
10231         igu_sp_sb_index = sc->igu_dsb_id;
10232         igu_seg_id = IGU_SEG_ACCESS_DEF;
10233     }
10234
10235     /* attentions */
10236     section = ((uint64_t)mapping +
10237                offsetof(struct host_sp_status_block, atten_status_block));
10238     def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
10239     sc->attn_state = 0;
10240
10241     reg_offset = (port) ?
10242                      MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
10243                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
10244     reg_offset_en5 = (port) ?
10245                          MISC_REG_AEU_ENABLE5_FUNC_1_OUT_0 :
10246                          MISC_REG_AEU_ENABLE5_FUNC_0_OUT_0;
10247
10248     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
10249         /* take care of sig[0]..sig[4] */
10250         for (sindex = 0; sindex < 4; sindex++) {
10251             sc->attn_group[index].sig[sindex] =
10252                 REG_RD(sc, (reg_offset + (sindex * 0x4) + (0x10 * index)));
10253         }
10254
10255         if (!CHIP_IS_E1x(sc)) {
10256             /*
10257              * enable5 is separate from the rest of the registers,
10258              * and the address skip is 4 and not 16 between the
10259              * different groups
10260              */
10261             sc->attn_group[index].sig[4] =
10262                 REG_RD(sc, (reg_offset_en5 + (0x4 * index)));
10263         } else {
10264             sc->attn_group[index].sig[4] = 0;
10265         }
10266     }
10267
10268     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10269         reg_offset = (port) ?
10270                          HC_REG_ATTN_MSG1_ADDR_L :
10271                          HC_REG_ATTN_MSG0_ADDR_L;
10272         REG_WR(sc, reg_offset, U64_LO(section));
10273         REG_WR(sc, (reg_offset + 4), U64_HI(section));
10274     } else if (!CHIP_IS_E1x(sc)) {
10275         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
10276         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
10277     }
10278
10279     section = ((uint64_t)mapping +
10280                offsetof(struct host_sp_status_block, sp_sb));
10281
10282     bxe_zero_sp_sb(sc);
10283
10284     /* PCI guarantees endianity of regpair */
10285     sp_sb_data.state           = SB_ENABLED;
10286     sp_sb_data.host_sb_addr.lo = U64_LO(section);
10287     sp_sb_data.host_sb_addr.hi = U64_HI(section);
10288     sp_sb_data.igu_sb_id       = igu_sp_sb_index;
10289     sp_sb_data.igu_seg_id      = igu_seg_id;
10290     sp_sb_data.p_func.pf_id    = func;
10291     sp_sb_data.p_func.vnic_id  = SC_VN(sc);
10292     sp_sb_data.p_func.vf_id    = 0xff;
10293
10294     bxe_wr_sp_sb_data(sc, &sp_sb_data);
10295
10296     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
10297 }
10298
10299 static void
10300 bxe_init_sp_ring(struct bxe_softc *sc)
10301 {
10302     atomic_store_rel_long(&sc->cq_spq_left, MAX_SPQ_PENDING);
10303     sc->spq_prod_idx = 0;
10304     sc->dsb_sp_prod = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_ETH_DEF_CONS];
10305     sc->spq_prod_bd = sc->spq;
10306     sc->spq_last_bd = (sc->spq_prod_bd + MAX_SP_DESC_CNT);
10307 }
10308
10309 static void
10310 bxe_init_eq_ring(struct bxe_softc *sc)
10311 {
10312     union event_ring_elem *elem;
10313     int i;
10314
10315     for (i = 1; i <= NUM_EQ_PAGES; i++) {
10316         elem = &sc->eq[EQ_DESC_CNT_PAGE * i - 1];
10317
10318         elem->next_page.addr.hi = htole32(U64_HI(sc->eq_dma.paddr +
10319                                                  BCM_PAGE_SIZE *
10320                                                  (i % NUM_EQ_PAGES)));
10321         elem->next_page.addr.lo = htole32(U64_LO(sc->eq_dma.paddr +
10322                                                  BCM_PAGE_SIZE *
10323                                                  (i % NUM_EQ_PAGES)));
10324     }
10325
10326     sc->eq_cons    = 0;
10327     sc->eq_prod    = NUM_EQ_DESC;
10328     sc->eq_cons_sb = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_EQ_CONS];
10329
10330     atomic_store_rel_long(&sc->eq_spq_left,
10331                           (min((MAX_SP_DESC_CNT - MAX_SPQ_PENDING),
10332                                NUM_EQ_DESC) - 1));
10333 }
10334
10335 static void
10336 bxe_init_internal_common(struct bxe_softc *sc)
10337 {
10338     int i;
10339
10340     if (IS_MF_SI(sc)) {
10341         /*
10342          * In switch independent mode, the TSTORM needs to accept
10343          * packets that failed classification, since approximate match
10344          * mac addresses aren't written to NIG LLH.
10345          */
10346         REG_WR8(sc,
10347                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10348                 2);
10349     } else if (!CHIP_IS_E1(sc)) { /* 57710 doesn't support MF */
10350         REG_WR8(sc,
10351                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10352                 0);
10353     }
10354
10355     /*
10356      * Zero this manually as its initialization is currently missing
10357      * in the initTool.
10358      */
10359     for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++) {
10360         REG_WR(sc,
10361                (BAR_USTRORM_INTMEM + USTORM_AGG_DATA_OFFSET + (i * 4)),
10362                0);
10363     }
10364
10365     if (!CHIP_IS_E1x(sc)) {
10366         REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET),
10367                 CHIP_INT_MODE_IS_BC(sc) ? HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
10368     }
10369 }
10370
10371 static void
10372 bxe_init_internal(struct bxe_softc *sc,
10373                   uint32_t         load_code)
10374 {
10375     switch (load_code) {
10376     case FW_MSG_CODE_DRV_LOAD_COMMON:
10377     case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
10378         bxe_init_internal_common(sc);
10379         /* no break */
10380
10381     case FW_MSG_CODE_DRV_LOAD_PORT:
10382         /* nothing to do */
10383         /* no break */
10384
10385     case FW_MSG_CODE_DRV_LOAD_FUNCTION:
10386         /* internal memory per function is initialized inside bxe_pf_init */
10387         break;
10388
10389     default:
10390         BLOGE(sc, "Unknown load_code (0x%x) from MCP\n", load_code);
10391         break;
10392     }
10393 }
10394
10395 static void
10396 storm_memset_func_cfg(struct bxe_softc                         *sc,
10397                       struct tstorm_eth_function_common_config *tcfg,
10398                       uint16_t                                  abs_fid)
10399 {
10400     uint32_t addr;
10401     size_t size;
10402
10403     addr = (BAR_TSTRORM_INTMEM +
10404             TSTORM_FUNCTION_COMMON_CONFIG_OFFSET(abs_fid));
10405     size = sizeof(struct tstorm_eth_function_common_config);
10406     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)tcfg);
10407 }
10408
10409 static void
10410 bxe_func_init(struct bxe_softc            *sc,
10411               struct bxe_func_init_params *p)
10412 {
10413     struct tstorm_eth_function_common_config tcfg = { 0 };
10414
10415     if (CHIP_IS_E1x(sc)) {
10416         storm_memset_func_cfg(sc, &tcfg, p->func_id);
10417     }
10418
10419     /* Enable the function in the FW */
10420     storm_memset_vf_to_pf(sc, p->func_id, p->pf_id);
10421     storm_memset_func_en(sc, p->func_id, 1);
10422
10423     /* spq */
10424     if (p->func_flgs & FUNC_FLG_SPQ) {
10425         storm_memset_spq_addr(sc, p->spq_map, p->func_id);
10426         REG_WR(sc,
10427                (XSEM_REG_FAST_MEMORY + XSTORM_SPQ_PROD_OFFSET(p->func_id)),
10428                p->spq_prod);
10429     }
10430 }
10431
10432 /*
10433  * Calculates the sum of vn_min_rates.
10434  * It's needed for further normalizing of the min_rates.
10435  * Returns:
10436  *   sum of vn_min_rates.
10437  *     or
10438  *   0 - if all the min_rates are 0.
10439  * In the later case fainess algorithm should be deactivated.
10440  * If all min rates are not zero then those that are zeroes will be set to 1.
10441  */
10442 static void
10443 bxe_calc_vn_min(struct bxe_softc       *sc,
10444                 struct cmng_init_input *input)
10445 {
10446     uint32_t vn_cfg;
10447     uint32_t vn_min_rate;
10448     int all_zero = 1;
10449     int vn;
10450
10451     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10452         vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10453         vn_min_rate = (((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
10454                         FUNC_MF_CFG_MIN_BW_SHIFT) * 100);
10455
10456         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10457             /* skip hidden VNs */
10458             vn_min_rate = 0;
10459         } else if (!vn_min_rate) {
10460             /* If min rate is zero - set it to 100 */
10461             vn_min_rate = DEF_MIN_RATE;
10462         } else {
10463             all_zero = 0;
10464         }
10465
10466         input->vnic_min_rate[vn] = vn_min_rate;
10467     }
10468
10469     /* if ETS or all min rates are zeros - disable fairness */
10470     if (BXE_IS_ETS_ENABLED(sc)) {
10471         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10472         BLOGD(sc, DBG_LOAD, "Fairness disabled (ETS)\n");
10473     } else if (all_zero) {
10474         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10475         BLOGD(sc, DBG_LOAD,
10476               "Fariness disabled (all MIN values are zeroes)\n");
10477     } else {
10478         input->flags.cmng_enables |= CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10479     }
10480 }
10481
10482 static inline uint16_t
10483 bxe_extract_max_cfg(struct bxe_softc *sc,
10484                     uint32_t         mf_cfg)
10485 {
10486     uint16_t max_cfg = ((mf_cfg & FUNC_MF_CFG_MAX_BW_MASK) >>
10487                         FUNC_MF_CFG_MAX_BW_SHIFT);
10488
10489     if (!max_cfg) {
10490         BLOGD(sc, DBG_LOAD, "Max BW configured to 0 - using 100 instead\n");
10491         max_cfg = 100;
10492     }
10493
10494     return (max_cfg);
10495 }
10496
10497 static void
10498 bxe_calc_vn_max(struct bxe_softc       *sc,
10499                 int                    vn,
10500                 struct cmng_init_input *input)
10501 {
10502     uint16_t vn_max_rate;
10503     uint32_t vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10504     uint32_t max_cfg;
10505
10506     if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10507         vn_max_rate = 0;
10508     } else {
10509         max_cfg = bxe_extract_max_cfg(sc, vn_cfg);
10510
10511         if (IS_MF_SI(sc)) {
10512             /* max_cfg in percents of linkspeed */
10513             vn_max_rate = ((sc->link_vars.line_speed * max_cfg) / 100);
10514         } else { /* SD modes */
10515             /* max_cfg is absolute in 100Mb units */
10516             vn_max_rate = (max_cfg * 100);
10517         }
10518     }
10519
10520     BLOGD(sc, DBG_LOAD, "vn %d: vn_max_rate %d\n", vn, vn_max_rate);
10521
10522     input->vnic_max_rate[vn] = vn_max_rate;
10523 }
10524
10525 static void
10526 bxe_cmng_fns_init(struct bxe_softc *sc,
10527                   uint8_t          read_cfg,
10528                   uint8_t          cmng_type)
10529 {
10530     struct cmng_init_input input;
10531     int vn;
10532
10533     memset(&input, 0, sizeof(struct cmng_init_input));
10534
10535     input.port_rate = sc->link_vars.line_speed;
10536
10537     if (cmng_type == CMNG_FNS_MINMAX) {
10538         /* read mf conf from shmem */
10539         if (read_cfg) {
10540             bxe_read_mf_cfg(sc);
10541         }
10542
10543         /* get VN min rate and enable fairness if not 0 */
10544         bxe_calc_vn_min(sc, &input);
10545
10546         /* get VN max rate */
10547         if (sc->port.pmf) {
10548             for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10549                 bxe_calc_vn_max(sc, vn, &input);
10550             }
10551         }
10552
10553         /* always enable rate shaping and fairness */
10554         input.flags.cmng_enables |= CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
10555
10556         ecore_init_cmng(&input, &sc->cmng);
10557         return;
10558     }
10559
10560     /* rate shaping and fairness are disabled */
10561     BLOGD(sc, DBG_LOAD, "rate shaping and fairness have been disabled\n");
10562 }
10563
10564 static int
10565 bxe_get_cmng_fns_mode(struct bxe_softc *sc)
10566 {
10567     if (CHIP_REV_IS_SLOW(sc)) {
10568         return (CMNG_FNS_NONE);
10569     }
10570
10571     if (IS_MF(sc)) {
10572         return (CMNG_FNS_MINMAX);
10573     }
10574
10575     return (CMNG_FNS_NONE);
10576 }
10577
10578 static void
10579 storm_memset_cmng(struct bxe_softc *sc,
10580                   struct cmng_init *cmng,
10581                   uint8_t          port)
10582 {
10583     int vn;
10584     int func;
10585     uint32_t addr;
10586     size_t size;
10587
10588     addr = (BAR_XSTRORM_INTMEM +
10589             XSTORM_CMNG_PER_PORT_VARS_OFFSET(port));
10590     size = sizeof(struct cmng_struct_per_port);
10591     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)&cmng->port);
10592
10593     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10594         func = func_by_vn(sc, vn);
10595
10596         addr = (BAR_XSTRORM_INTMEM +
10597                 XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func));
10598         size = sizeof(struct rate_shaping_vars_per_vn);
10599         ecore_storm_memset_struct(sc, addr, size,
10600                                   (uint32_t *)&cmng->vnic.vnic_max_rate[vn]);
10601
10602         addr = (BAR_XSTRORM_INTMEM +
10603                 XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func));
10604         size = sizeof(struct fairness_vars_per_vn);
10605         ecore_storm_memset_struct(sc, addr, size,
10606                                   (uint32_t *)&cmng->vnic.vnic_min_rate[vn]);
10607     }
10608 }
10609
10610 static void
10611 bxe_pf_init(struct bxe_softc *sc)
10612 {
10613     struct bxe_func_init_params func_init = { 0 };
10614     struct event_ring_data eq_data = { { 0 } };
10615     uint16_t flags;
10616
10617     if (!CHIP_IS_E1x(sc)) {
10618         /* reset IGU PF statistics: MSIX + ATTN */
10619         /* PF */
10620         REG_WR(sc,
10621                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10622                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10623                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10624                0);
10625         /* ATTN */
10626         REG_WR(sc,
10627                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10628                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10629                 (BXE_IGU_STAS_MSG_PF_CNT * 4) +
10630                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10631                0);
10632     }
10633
10634     /* function setup flags */
10635     flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
10636
10637     /*
10638      * This flag is relevant for E1x only.
10639      * E2 doesn't have a TPA configuration in a function level.
10640      */
10641     flags |= (sc->ifnet->if_capenable & IFCAP_LRO) ? FUNC_FLG_TPA : 0;
10642
10643     func_init.func_flgs = flags;
10644     func_init.pf_id     = SC_FUNC(sc);
10645     func_init.func_id   = SC_FUNC(sc);
10646     func_init.spq_map   = sc->spq_dma.paddr;
10647     func_init.spq_prod  = sc->spq_prod_idx;
10648
10649     bxe_func_init(sc, &func_init);
10650
10651     memset(&sc->cmng, 0, sizeof(struct cmng_struct_per_port));
10652
10653     /*
10654      * Congestion management values depend on the link rate.
10655      * There is no active link so initial link rate is set to 10Gbps.
10656      * When the link comes up the congestion management values are
10657      * re-calculated according to the actual link rate.
10658      */
10659     sc->link_vars.line_speed = SPEED_10000;
10660     bxe_cmng_fns_init(sc, TRUE, bxe_get_cmng_fns_mode(sc));
10661
10662     /* Only the PMF sets the HW */
10663     if (sc->port.pmf) {
10664         storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
10665     }
10666
10667     /* init Event Queue - PCI bus guarantees correct endainity */
10668     eq_data.base_addr.hi = U64_HI(sc->eq_dma.paddr);
10669     eq_data.base_addr.lo = U64_LO(sc->eq_dma.paddr);
10670     eq_data.producer     = sc->eq_prod;
10671     eq_data.index_id     = HC_SP_INDEX_EQ_CONS;
10672     eq_data.sb_id        = DEF_SB_ID;
10673     storm_memset_eq_data(sc, &eq_data, SC_FUNC(sc));
10674 }
10675
10676 static void
10677 bxe_hc_int_enable(struct bxe_softc *sc)
10678 {
10679     int port = SC_PORT(sc);
10680     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10681     uint32_t val = REG_RD(sc, addr);
10682     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10683     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10684                            (sc->intr_count == 1)) ? TRUE : FALSE;
10685     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10686
10687     if (msix) {
10688         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10689                  HC_CONFIG_0_REG_INT_LINE_EN_0);
10690         val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10691                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10692         if (single_msix) {
10693             val |= HC_CONFIG_0_REG_SINGLE_ISR_EN_0;
10694         }
10695     } else if (msi) {
10696         val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
10697         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10698                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10699                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10700     } else {
10701         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10702                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10703                 HC_CONFIG_0_REG_INT_LINE_EN_0 |
10704                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10705
10706         if (!CHIP_IS_E1(sc)) {
10707             BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n",
10708                   val, port, addr);
10709
10710             REG_WR(sc, addr, val);
10711
10712             val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
10713         }
10714     }
10715
10716     if (CHIP_IS_E1(sc)) {
10717         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0x1FFFF);
10718     }
10719
10720     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x) mode %s\n",
10721           val, port, addr, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10722
10723     REG_WR(sc, addr, val);
10724
10725     /* ensure that HC_CONFIG is written before leading/trailing edge config */
10726     mb();
10727
10728     if (!CHIP_IS_E1(sc)) {
10729         /* init leading/trailing edge */
10730         if (IS_MF(sc)) {
10731             val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10732             if (sc->port.pmf) {
10733                 /* enable nig and gpio3 attention */
10734                 val |= 0x1100;
10735             }
10736         } else {
10737             val = 0xffff;
10738         }
10739
10740         REG_WR(sc, (HC_REG_TRAILING_EDGE_0 + port*8), val);
10741         REG_WR(sc, (HC_REG_LEADING_EDGE_0 + port*8), val);
10742     }
10743
10744     /* make sure that interrupts are indeed enabled from here on */
10745     mb();
10746 }
10747
10748 static void
10749 bxe_igu_int_enable(struct bxe_softc *sc)
10750 {
10751     uint32_t val;
10752     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10753     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10754                            (sc->intr_count == 1)) ? TRUE : FALSE;
10755     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10756
10757     val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10758
10759     if (msix) {
10760         val &= ~(IGU_PF_CONF_INT_LINE_EN |
10761                  IGU_PF_CONF_SINGLE_ISR_EN);
10762         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10763                 IGU_PF_CONF_ATTN_BIT_EN);
10764         if (single_msix) {
10765             val |= IGU_PF_CONF_SINGLE_ISR_EN;
10766         }
10767     } else if (msi) {
10768         val &= ~IGU_PF_CONF_INT_LINE_EN;
10769         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10770                 IGU_PF_CONF_ATTN_BIT_EN |
10771                 IGU_PF_CONF_SINGLE_ISR_EN);
10772     } else {
10773         val &= ~IGU_PF_CONF_MSI_MSIX_EN;
10774         val |= (IGU_PF_CONF_INT_LINE_EN |
10775                 IGU_PF_CONF_ATTN_BIT_EN |
10776                 IGU_PF_CONF_SINGLE_ISR_EN);
10777     }
10778
10779     /* clean previous status - need to configure igu prior to ack*/
10780     if ((!msix) || single_msix) {
10781         REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10782         bxe_ack_int(sc);
10783     }
10784
10785     val |= IGU_PF_CONF_FUNC_EN;
10786
10787     BLOGD(sc, DBG_INTR, "write 0x%x to IGU mode %s\n",
10788           val, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10789
10790     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10791
10792     mb();
10793
10794     /* init leading/trailing edge */
10795     if (IS_MF(sc)) {
10796         val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10797         if (sc->port.pmf) {
10798             /* enable nig and gpio3 attention */
10799             val |= 0x1100;
10800         }
10801     } else {
10802         val = 0xffff;
10803     }
10804
10805     REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
10806     REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
10807
10808     /* make sure that interrupts are indeed enabled from here on */
10809     mb();
10810 }
10811
10812 static void
10813 bxe_int_enable(struct bxe_softc *sc)
10814 {
10815     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10816         bxe_hc_int_enable(sc);
10817     } else {
10818         bxe_igu_int_enable(sc);
10819     }
10820 }
10821
10822 static void
10823 bxe_hc_int_disable(struct bxe_softc *sc)
10824 {
10825     int port = SC_PORT(sc);
10826     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10827     uint32_t val = REG_RD(sc, addr);
10828
10829     /*
10830      * In E1 we must use only PCI configuration space to disable MSI/MSIX
10831      * capablility. It's forbidden to disable IGU_PF_CONF_MSI_MSIX_EN in HC
10832      * block
10833      */
10834     if (CHIP_IS_E1(sc)) {
10835         /*
10836          * Since IGU_PF_CONF_MSI_MSIX_EN still always on use mask register
10837          * to prevent from HC sending interrupts after we exit the function
10838          */
10839         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0);
10840
10841         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10842                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10843                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10844     } else {
10845         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10846                  HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10847                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10848                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10849     }
10850
10851     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n", val, port, addr);
10852
10853     /* flush all outstanding writes */
10854     mb();
10855
10856     REG_WR(sc, addr, val);
10857     if (REG_RD(sc, addr) != val) {
10858         BLOGE(sc, "proper val not read from HC IGU!\n");
10859     }
10860 }
10861
10862 static void
10863 bxe_igu_int_disable(struct bxe_softc *sc)
10864 {
10865     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10866
10867     val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
10868              IGU_PF_CONF_INT_LINE_EN |
10869              IGU_PF_CONF_ATTN_BIT_EN);
10870
10871     BLOGD(sc, DBG_INTR, "write %x to IGU\n", val);
10872
10873     /* flush all outstanding writes */
10874     mb();
10875
10876     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10877     if (REG_RD(sc, IGU_REG_PF_CONFIGURATION) != val) {
10878         BLOGE(sc, "proper val not read from IGU!\n");
10879     }
10880 }
10881
10882 static void
10883 bxe_int_disable(struct bxe_softc *sc)
10884 {
10885     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10886         bxe_hc_int_disable(sc);
10887     } else {
10888         bxe_igu_int_disable(sc);
10889     }
10890 }
10891
10892 static void
10893 bxe_nic_init(struct bxe_softc *sc,
10894              int              load_code)
10895 {
10896     int i;
10897
10898     for (i = 0; i < sc->num_queues; i++) {
10899         bxe_init_eth_fp(sc, i);
10900     }
10901
10902     rmb(); /* ensure status block indices were read */
10903
10904     bxe_init_rx_rings(sc);
10905     bxe_init_tx_rings(sc);
10906
10907     if (IS_VF(sc)) {
10908         return;
10909     }
10910
10911     /* initialize MOD_ABS interrupts */
10912     elink_init_mod_abs_int(sc, &sc->link_vars,
10913                            sc->devinfo.chip_id,
10914                            sc->devinfo.shmem_base,
10915                            sc->devinfo.shmem2_base,
10916                            SC_PORT(sc));
10917
10918     bxe_init_def_sb(sc);
10919     bxe_update_dsb_idx(sc);
10920     bxe_init_sp_ring(sc);
10921     bxe_init_eq_ring(sc);
10922     bxe_init_internal(sc, load_code);
10923     bxe_pf_init(sc);
10924     bxe_stats_init(sc);
10925
10926     /* flush all before enabling interrupts */
10927     mb();
10928
10929     bxe_int_enable(sc);
10930
10931     /* check for SPIO5 */
10932     bxe_attn_int_deasserted0(sc,
10933                              REG_RD(sc,
10934                                     (MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
10935                                      SC_PORT(sc)*4)) &
10936                              AEU_INPUTS_ATTN_BITS_SPIO5);
10937 }
10938
10939 static inline void
10940 bxe_init_objs(struct bxe_softc *sc)
10941 {
10942     /* mcast rules must be added to tx if tx switching is enabled */
10943     ecore_obj_type o_type =
10944         (sc->flags & BXE_TX_SWITCHING) ? ECORE_OBJ_TYPE_RX_TX :
10945                                          ECORE_OBJ_TYPE_RX;
10946
10947     /* RX_MODE controlling object */
10948     ecore_init_rx_mode_obj(sc, &sc->rx_mode_obj);
10949
10950     /* multicast configuration controlling object */
10951     ecore_init_mcast_obj(sc,
10952                          &sc->mcast_obj,
10953                          sc->fp[0].cl_id,
10954                          sc->fp[0].index,
10955                          SC_FUNC(sc),
10956                          SC_FUNC(sc),
10957                          BXE_SP(sc, mcast_rdata),
10958                          BXE_SP_MAPPING(sc, mcast_rdata),
10959                          ECORE_FILTER_MCAST_PENDING,
10960                          &sc->sp_state,
10961                          o_type);
10962
10963     /* Setup CAM credit pools */
10964     ecore_init_mac_credit_pool(sc,
10965                                &sc->macs_pool,
10966                                SC_FUNC(sc),
10967                                CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10968                                                  VNICS_PER_PATH(sc));
10969
10970     ecore_init_vlan_credit_pool(sc,
10971                                 &sc->vlans_pool,
10972                                 SC_ABS_FUNC(sc) >> 1,
10973                                 CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10974                                                   VNICS_PER_PATH(sc));
10975
10976     /* RSS configuration object */
10977     ecore_init_rss_config_obj(sc,
10978                               &sc->rss_conf_obj,
10979                               sc->fp[0].cl_id,
10980                               sc->fp[0].index,
10981                               SC_FUNC(sc),
10982                               SC_FUNC(sc),
10983                               BXE_SP(sc, rss_rdata),
10984                               BXE_SP_MAPPING(sc, rss_rdata),
10985                               ECORE_FILTER_RSS_CONF_PENDING,
10986                               &sc->sp_state, ECORE_OBJ_TYPE_RX);
10987 }
10988
10989 /*
10990  * Initialize the function. This must be called before sending CLIENT_SETUP
10991  * for the first client.
10992  */
10993 static inline int
10994 bxe_func_start(struct bxe_softc *sc)
10995 {
10996     struct ecore_func_state_params func_params = { NULL };
10997     struct ecore_func_start_params *start_params = &func_params.params.start;
10998
10999     /* Prepare parameters for function state transitions */
11000     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
11001
11002     func_params.f_obj = &sc->func_obj;
11003     func_params.cmd = ECORE_F_CMD_START;
11004
11005     /* Function parameters */
11006     start_params->mf_mode     = sc->devinfo.mf_info.mf_mode;
11007     start_params->sd_vlan_tag = OVLAN(sc);
11008
11009     if (CHIP_IS_E2(sc) || CHIP_IS_E3(sc)) {
11010         start_params->network_cos_mode = STATIC_COS;
11011     } else { /* CHIP_IS_E1X */
11012         start_params->network_cos_mode = FW_WRR;
11013     }
11014
11015     start_params->gre_tunnel_mode = 0;
11016     start_params->gre_tunnel_rss  = 0;
11017
11018     return (ecore_func_state_change(sc, &func_params));
11019 }
11020
11021 static int
11022 bxe_set_power_state(struct bxe_softc *sc,
11023                     uint8_t          state)
11024 {
11025     uint16_t pmcsr;
11026
11027     /* If there is no power capability, silently succeed */
11028     if (!(sc->devinfo.pcie_cap_flags & BXE_PM_CAPABLE_FLAG)) {
11029         BLOGW(sc, "No power capability\n");
11030         return (0);
11031     }
11032
11033     pmcsr = pci_read_config(sc->dev,
11034                             (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11035                             2);
11036
11037     switch (state) {
11038     case PCI_PM_D0:
11039         pci_write_config(sc->dev,
11040                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11041                          ((pmcsr & ~PCIM_PSTAT_DMASK) | PCIM_PSTAT_PME), 2);
11042
11043         if (pmcsr & PCIM_PSTAT_DMASK) {
11044             /* delay required during transition out of D3hot */
11045             DELAY(20000);
11046         }
11047
11048         break;
11049
11050     case PCI_PM_D3hot:
11051         /* XXX if there are other clients above don't shut down the power */
11052
11053         /* don't shut down the power for emulation and FPGA */
11054         if (CHIP_REV_IS_SLOW(sc)) {
11055             return (0);
11056         }
11057
11058         pmcsr &= ~PCIM_PSTAT_DMASK;
11059         pmcsr |= PCIM_PSTAT_D3;
11060
11061         if (sc->wol) {
11062             pmcsr |= PCIM_PSTAT_PMEENABLE;
11063         }
11064
11065         pci_write_config(sc->dev,
11066                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11067                          pmcsr, 4);
11068
11069         /*
11070          * No more memory access after this point until device is brought back
11071          * to D0 state.
11072          */
11073         break;
11074
11075     default:
11076         BLOGE(sc, "Can't support PCI power state = %d\n", state);
11077         return (-1);
11078     }
11079
11080     return (0);
11081 }
11082
11083
11084 /* return true if succeeded to acquire the lock */
11085 static uint8_t
11086 bxe_trylock_hw_lock(struct bxe_softc *sc,
11087                     uint32_t         resource)
11088 {
11089     uint32_t lock_status;
11090     uint32_t resource_bit = (1 << resource);
11091     int func = SC_FUNC(sc);
11092     uint32_t hw_lock_control_reg;
11093
11094     BLOGD(sc, DBG_LOAD, "Trying to take a resource lock 0x%x\n", resource);
11095
11096     /* Validating that the resource is within range */
11097     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
11098         BLOGD(sc, DBG_LOAD,
11099               "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
11100               resource, HW_LOCK_MAX_RESOURCE_VALUE);
11101         return (FALSE);
11102     }
11103
11104     if (func <= 5) {
11105         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
11106     } else {
11107         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
11108     }
11109
11110     /* try to acquire the lock */
11111     REG_WR(sc, hw_lock_control_reg + 4, resource_bit);
11112     lock_status = REG_RD(sc, hw_lock_control_reg);
11113     if (lock_status & resource_bit) {
11114         return (TRUE);
11115     }
11116
11117     BLOGE(sc, "Failed to get a resource lock 0x%x\n", resource);
11118
11119     return (FALSE);
11120 }
11121
11122 /*
11123  * Get the recovery leader resource id according to the engine this function
11124  * belongs to. Currently only only 2 engines is supported.
11125  */
11126 static int
11127 bxe_get_leader_lock_resource(struct bxe_softc *sc)
11128 {
11129     if (SC_PATH(sc)) {
11130         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_1);
11131     } else {
11132         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_0);
11133     }
11134 }
11135
11136 /* try to acquire a leader lock for current engine */
11137 static uint8_t
11138 bxe_trylock_leader_lock(struct bxe_softc *sc)
11139 {
11140     return (bxe_trylock_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11141 }
11142
11143 static int
11144 bxe_release_leader_lock(struct bxe_softc *sc)
11145 {
11146     return (bxe_release_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11147 }
11148
11149 /* close gates #2, #3 and #4 */
11150 static void
11151 bxe_set_234_gates(struct bxe_softc *sc,
11152                   uint8_t          close)
11153 {
11154     uint32_t val;
11155
11156     /* gates #2 and #4a are closed/opened for "not E1" only */
11157     if (!CHIP_IS_E1(sc)) {
11158         /* #4 */
11159         REG_WR(sc, PXP_REG_HST_DISCARD_DOORBELLS, !!close);
11160         /* #2 */
11161         REG_WR(sc, PXP_REG_HST_DISCARD_INTERNAL_WRITES, !!close);
11162     }
11163
11164     /* #3 */
11165     if (CHIP_IS_E1x(sc)) {
11166         /* prevent interrupts from HC on both ports */
11167         val = REG_RD(sc, HC_REG_CONFIG_1);
11168         REG_WR(sc, HC_REG_CONFIG_1,
11169                (!close) ? (val | HC_CONFIG_1_REG_BLOCK_DISABLE_1) :
11170                (val & ~(uint32_t)HC_CONFIG_1_REG_BLOCK_DISABLE_1));
11171
11172         val = REG_RD(sc, HC_REG_CONFIG_0);
11173         REG_WR(sc, HC_REG_CONFIG_0,
11174                (!close) ? (val | HC_CONFIG_0_REG_BLOCK_DISABLE_0) :
11175                (val & ~(uint32_t)HC_CONFIG_0_REG_BLOCK_DISABLE_0));
11176     } else {
11177         /* Prevent incomming interrupts in IGU */
11178         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
11179
11180         REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION,
11181                (!close) ?
11182                (val | IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE) :
11183                (val & ~(uint32_t)IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE));
11184     }
11185
11186     BLOGD(sc, DBG_LOAD, "%s gates #2, #3 and #4\n",
11187           close ? "closing" : "opening");
11188
11189     wmb();
11190 }
11191
11192 /* poll for pending writes bit, it should get cleared in no more than 1s */
11193 static int
11194 bxe_er_poll_igu_vq(struct bxe_softc *sc)
11195 {
11196     uint32_t cnt = 1000;
11197     uint32_t pend_bits = 0;
11198
11199     do {
11200         pend_bits = REG_RD(sc, IGU_REG_PENDING_BITS_STATUS);
11201
11202         if (pend_bits == 0) {
11203             break;
11204         }
11205
11206         DELAY(1000);
11207     } while (--cnt > 0);
11208
11209     if (cnt == 0) {
11210         BLOGE(sc, "Still pending IGU requests bits=0x%08x!\n", pend_bits);
11211         return (-1);
11212     }
11213
11214     return (0);
11215 }
11216
11217 #define SHARED_MF_CLP_MAGIC  0x80000000 /* 'magic' bit */
11218
11219 static void
11220 bxe_clp_reset_prep(struct bxe_softc *sc,
11221                    uint32_t         *magic_val)
11222 {
11223     /* Do some magic... */
11224     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11225     *magic_val = val & SHARED_MF_CLP_MAGIC;
11226     MFCFG_WR(sc, shared_mf_config.clp_mb, val | SHARED_MF_CLP_MAGIC);
11227 }
11228
11229 /* restore the value of the 'magic' bit */
11230 static void
11231 bxe_clp_reset_done(struct bxe_softc *sc,
11232                    uint32_t         magic_val)
11233 {
11234     /* Restore the 'magic' bit value... */
11235     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11236     MFCFG_WR(sc, shared_mf_config.clp_mb,
11237               (val & (~SHARED_MF_CLP_MAGIC)) | magic_val);
11238 }
11239
11240 /* prepare for MCP reset, takes care of CLP configurations */
11241 static void
11242 bxe_reset_mcp_prep(struct bxe_softc *sc,
11243                    uint32_t         *magic_val)
11244 {
11245     uint32_t shmem;
11246     uint32_t validity_offset;
11247
11248     /* set `magic' bit in order to save MF config */
11249     if (!CHIP_IS_E1(sc)) {
11250         bxe_clp_reset_prep(sc, magic_val);
11251     }
11252
11253     /* get shmem offset */
11254     shmem = REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11255     validity_offset =
11256         offsetof(struct shmem_region, validity_map[SC_PORT(sc)]);
11257
11258     /* Clear validity map flags */
11259     if (shmem > 0) {
11260         REG_WR(sc, shmem + validity_offset, 0);
11261     }
11262 }
11263
11264 #define MCP_TIMEOUT      5000   /* 5 seconds (in ms) */
11265 #define MCP_ONE_TIMEOUT  100    /* 100 ms */
11266
11267 static void
11268 bxe_mcp_wait_one(struct bxe_softc *sc)
11269 {
11270     /* special handling for emulation and FPGA (10 times longer) */
11271     if (CHIP_REV_IS_SLOW(sc)) {
11272         DELAY((MCP_ONE_TIMEOUT*10) * 1000);
11273     } else {
11274         DELAY((MCP_ONE_TIMEOUT) * 1000);
11275     }
11276 }
11277
11278 /* initialize shmem_base and waits for validity signature to appear */
11279 static int
11280 bxe_init_shmem(struct bxe_softc *sc)
11281 {
11282     int cnt = 0;
11283     uint32_t val = 0;
11284
11285     do {
11286         sc->devinfo.shmem_base     =
11287         sc->link_params.shmem_base =
11288             REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11289
11290         if (sc->devinfo.shmem_base) {
11291             val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
11292             if (val & SHR_MEM_VALIDITY_MB)
11293                 return (0);
11294         }
11295
11296         bxe_mcp_wait_one(sc);
11297
11298     } while (cnt++ < (MCP_TIMEOUT / MCP_ONE_TIMEOUT));
11299
11300     BLOGE(sc, "BAD MCP validity signature\n");
11301
11302     return (-1);
11303 }
11304
11305 static int
11306 bxe_reset_mcp_comp(struct bxe_softc *sc,
11307                    uint32_t         magic_val)
11308 {
11309     int rc = bxe_init_shmem(sc);
11310
11311     /* Restore the `magic' bit value */
11312     if (!CHIP_IS_E1(sc)) {
11313         bxe_clp_reset_done(sc, magic_val);
11314     }
11315
11316     return (rc);
11317 }
11318
11319 static void
11320 bxe_pxp_prep(struct bxe_softc *sc)
11321 {
11322     if (!CHIP_IS_E1(sc)) {
11323         REG_WR(sc, PXP2_REG_RD_START_INIT, 0);
11324         REG_WR(sc, PXP2_REG_RQ_RBC_DONE, 0);
11325         wmb();
11326     }
11327 }
11328
11329 /*
11330  * Reset the whole chip except for:
11331  *      - PCIE core
11332  *      - PCI Glue, PSWHST, PXP/PXP2 RF (all controlled by one reset bit)
11333  *      - IGU
11334  *      - MISC (including AEU)
11335  *      - GRC
11336  *      - RBCN, RBCP
11337  */
11338 static void
11339 bxe_process_kill_chip_reset(struct bxe_softc *sc,
11340                             uint8_t          global)
11341 {
11342     uint32_t not_reset_mask1, reset_mask1, not_reset_mask2, reset_mask2;
11343     uint32_t global_bits2, stay_reset2;
11344
11345     /*
11346      * Bits that have to be set in reset_mask2 if we want to reset 'global'
11347      * (per chip) blocks.
11348      */
11349     global_bits2 =
11350         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CPU |
11351         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CORE;
11352
11353     /*
11354      * Don't reset the following blocks.
11355      * Important: per port blocks (such as EMAC, BMAC, UMAC) can't be
11356      *            reset, as in 4 port device they might still be owned
11357      *            by the MCP (there is only one leader per path).
11358      */
11359     not_reset_mask1 =
11360         MISC_REGISTERS_RESET_REG_1_RST_HC |
11361         MISC_REGISTERS_RESET_REG_1_RST_PXPV |
11362         MISC_REGISTERS_RESET_REG_1_RST_PXP;
11363
11364     not_reset_mask2 =
11365         MISC_REGISTERS_RESET_REG_2_RST_PCI_MDIO |
11366         MISC_REGISTERS_RESET_REG_2_RST_EMAC0_HARD_CORE |
11367         MISC_REGISTERS_RESET_REG_2_RST_EMAC1_HARD_CORE |
11368         MISC_REGISTERS_RESET_REG_2_RST_MISC_CORE |
11369         MISC_REGISTERS_RESET_REG_2_RST_RBCN |
11370         MISC_REGISTERS_RESET_REG_2_RST_GRC  |
11371         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_REG_HARD_CORE |
11372         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_HARD_CORE_RST_B |
11373         MISC_REGISTERS_RESET_REG_2_RST_ATC |
11374         MISC_REGISTERS_RESET_REG_2_PGLC |
11375         MISC_REGISTERS_RESET_REG_2_RST_BMAC0 |
11376         MISC_REGISTERS_RESET_REG_2_RST_BMAC1 |
11377         MISC_REGISTERS_RESET_REG_2_RST_EMAC0 |
11378         MISC_REGISTERS_RESET_REG_2_RST_EMAC1 |
11379         MISC_REGISTERS_RESET_REG_2_UMAC0 |
11380         MISC_REGISTERS_RESET_REG_2_UMAC1;
11381
11382     /*
11383      * Keep the following blocks in reset:
11384      *  - all xxMACs are handled by the elink code.
11385      */
11386     stay_reset2 =
11387         MISC_REGISTERS_RESET_REG_2_XMAC |
11388         MISC_REGISTERS_RESET_REG_2_XMAC_SOFT;
11389
11390     /* Full reset masks according to the chip */
11391     reset_mask1 = 0xffffffff;
11392
11393     if (CHIP_IS_E1(sc))
11394         reset_mask2 = 0xffff;
11395     else if (CHIP_IS_E1H(sc))
11396         reset_mask2 = 0x1ffff;
11397     else if (CHIP_IS_E2(sc))
11398         reset_mask2 = 0xfffff;
11399     else /* CHIP_IS_E3 */
11400         reset_mask2 = 0x3ffffff;
11401
11402     /* Don't reset global blocks unless we need to */
11403     if (!global)
11404         reset_mask2 &= ~global_bits2;
11405
11406     /*
11407      * In case of attention in the QM, we need to reset PXP
11408      * (MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR) before QM
11409      * because otherwise QM reset would release 'close the gates' shortly
11410      * before resetting the PXP, then the PSWRQ would send a write
11411      * request to PGLUE. Then when PXP is reset, PGLUE would try to
11412      * read the payload data from PSWWR, but PSWWR would not
11413      * respond. The write queue in PGLUE would stuck, dmae commands
11414      * would not return. Therefore it's important to reset the second
11415      * reset register (containing the
11416      * MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR bit) before the
11417      * first one (containing the MISC_REGISTERS_RESET_REG_1_RST_QM
11418      * bit).
11419      */
11420     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR,
11421            reset_mask2 & (~not_reset_mask2));
11422
11423     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
11424            reset_mask1 & (~not_reset_mask1));
11425
11426     mb();
11427     wmb();
11428
11429     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET,
11430            reset_mask2 & (~stay_reset2));
11431
11432     mb();
11433     wmb();
11434
11435     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, reset_mask1);
11436     wmb();
11437 }
11438
11439 static int
11440 bxe_process_kill(struct bxe_softc *sc,
11441                  uint8_t          global)
11442 {
11443     int cnt = 1000;
11444     uint32_t val = 0;
11445     uint32_t sr_cnt, blk_cnt, port_is_idle_0, port_is_idle_1, pgl_exp_rom2;
11446     uint32_t tags_63_32 = 0;
11447
11448     /* Empty the Tetris buffer, wait for 1s */
11449     do {
11450         sr_cnt  = REG_RD(sc, PXP2_REG_RD_SR_CNT);
11451         blk_cnt = REG_RD(sc, PXP2_REG_RD_BLK_CNT);
11452         port_is_idle_0 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_0);
11453         port_is_idle_1 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_1);
11454         pgl_exp_rom2 = REG_RD(sc, PXP2_REG_PGL_EXP_ROM2);
11455         if (CHIP_IS_E3(sc)) {
11456             tags_63_32 = REG_RD(sc, PGLUE_B_REG_TAGS_63_32);
11457         }
11458
11459         if ((sr_cnt == 0x7e) && (blk_cnt == 0xa0) &&
11460             ((port_is_idle_0 & 0x1) == 0x1) &&
11461             ((port_is_idle_1 & 0x1) == 0x1) &&
11462             (pgl_exp_rom2 == 0xffffffff) &&
11463             (!CHIP_IS_E3(sc) || (tags_63_32 == 0xffffffff)))
11464             break;
11465         DELAY(1000);
11466     } while (cnt-- > 0);
11467
11468     if (cnt <= 0) {
11469         BLOGE(sc, "ERROR: Tetris buffer didn't get empty or there "
11470                   "are still outstanding read requests after 1s! "
11471                   "sr_cnt=0x%08x, blk_cnt=0x%08x, port_is_idle_0=0x%08x, "
11472                   "port_is_idle_1=0x%08x, pgl_exp_rom2=0x%08x\n",
11473               sr_cnt, blk_cnt, port_is_idle_0,
11474               port_is_idle_1, pgl_exp_rom2);
11475         return (-1);
11476     }
11477
11478     mb();
11479
11480     /* Close gates #2, #3 and #4 */
11481     bxe_set_234_gates(sc, TRUE);
11482
11483     /* Poll for IGU VQs for 57712 and newer chips */
11484     if (!CHIP_IS_E1x(sc) && bxe_er_poll_igu_vq(sc)) {
11485         return (-1);
11486     }
11487
11488     /* XXX indicate that "process kill" is in progress to MCP */
11489
11490     /* clear "unprepared" bit */
11491     REG_WR(sc, MISC_REG_UNPREPARED, 0);
11492     mb();
11493
11494     /* Make sure all is written to the chip before the reset */
11495     wmb();
11496
11497     /*
11498      * Wait for 1ms to empty GLUE and PCI-E core queues,
11499      * PSWHST, GRC and PSWRD Tetris buffer.
11500      */
11501     DELAY(1000);
11502
11503     /* Prepare to chip reset: */
11504     /* MCP */
11505     if (global) {
11506         bxe_reset_mcp_prep(sc, &val);
11507     }
11508
11509     /* PXP */
11510     bxe_pxp_prep(sc);
11511     mb();
11512
11513     /* reset the chip */
11514     bxe_process_kill_chip_reset(sc, global);
11515     mb();
11516
11517     /* Recover after reset: */
11518     /* MCP */
11519     if (global && bxe_reset_mcp_comp(sc, val)) {
11520         return (-1);
11521     }
11522
11523     /* XXX add resetting the NO_MCP mode DB here */
11524
11525     /* Open the gates #2, #3 and #4 */
11526     bxe_set_234_gates(sc, FALSE);
11527
11528     /* XXX
11529      * IGU/AEU preparation bring back the AEU/IGU to a reset state
11530      * re-enable attentions
11531      */
11532
11533     return (0);
11534 }
11535
11536 static int
11537 bxe_leader_reset(struct bxe_softc *sc)
11538 {
11539     int rc = 0;
11540     uint8_t global = bxe_reset_is_global(sc);
11541     uint32_t load_code;
11542
11543     /*
11544      * If not going to reset MCP, load "fake" driver to reset HW while
11545      * driver is owner of the HW.
11546      */
11547     if (!global && !BXE_NOMCP(sc)) {
11548         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
11549                                    DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
11550         if (!load_code) {
11551             BLOGE(sc, "MCP response failure, aborting\n");
11552             rc = -1;
11553             goto exit_leader_reset;
11554         }
11555
11556         if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
11557             (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
11558             BLOGE(sc, "MCP unexpected response, aborting\n");
11559             rc = -1;
11560             goto exit_leader_reset2;
11561         }
11562
11563         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
11564         if (!load_code) {
11565             BLOGE(sc, "MCP response failure, aborting\n");
11566             rc = -1;
11567             goto exit_leader_reset2;
11568         }
11569     }
11570
11571     /* try to recover after the failure */
11572     if (bxe_process_kill(sc, global)) {
11573         BLOGE(sc, "Something bad occurred on engine %d!\n", SC_PATH(sc));
11574         rc = -1;
11575         goto exit_leader_reset2;
11576     }
11577
11578     /*
11579      * Clear the RESET_IN_PROGRESS and RESET_GLOBAL bits and update the driver
11580      * state.
11581      */
11582     bxe_set_reset_done(sc);
11583     if (global) {
11584         bxe_clear_reset_global(sc);
11585     }
11586
11587 exit_leader_reset2:
11588
11589     /* unload "fake driver" if it was loaded */
11590     if (!global && !BXE_NOMCP(sc)) {
11591         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
11592         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
11593     }
11594
11595 exit_leader_reset:
11596
11597     sc->is_leader = 0;
11598     bxe_release_leader_lock(sc);
11599
11600     mb();
11601     return (rc);
11602 }
11603
11604 /*
11605  * prepare INIT transition, parameters configured:
11606  *   - HC configuration
11607  *   - Queue's CDU context
11608  */
11609 static void
11610 bxe_pf_q_prep_init(struct bxe_softc               *sc,
11611                    struct bxe_fastpath            *fp,
11612                    struct ecore_queue_init_params *init_params)
11613 {
11614     uint8_t cos;
11615     int cxt_index, cxt_offset;
11616
11617     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->rx.flags);
11618     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->tx.flags);
11619
11620     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->rx.flags);
11621     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->tx.flags);
11622
11623     /* HC rate */
11624     init_params->rx.hc_rate =
11625         sc->hc_rx_ticks ? (1000000 / sc->hc_rx_ticks) : 0;
11626     init_params->tx.hc_rate =
11627         sc->hc_tx_ticks ? (1000000 / sc->hc_tx_ticks) : 0;
11628
11629     /* FW SB ID */
11630     init_params->rx.fw_sb_id = init_params->tx.fw_sb_id = fp->fw_sb_id;
11631
11632     /* CQ index among the SB indices */
11633     init_params->rx.sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11634     init_params->tx.sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS;
11635
11636     /* set maximum number of COSs supported by this queue */
11637     init_params->max_cos = sc->max_cos;
11638
11639     BLOGD(sc, DBG_LOAD, "fp %d setting queue params max cos to %d\n",
11640           fp->index, init_params->max_cos);
11641
11642     /* set the context pointers queue object */
11643     for (cos = FIRST_TX_COS_INDEX; cos < init_params->max_cos; cos++) {
11644         /* XXX change index/cid here if ever support multiple tx CoS */
11645         /* fp->txdata[cos]->cid */
11646         cxt_index = fp->index / ILT_PAGE_CIDS;
11647         cxt_offset = fp->index - (cxt_index * ILT_PAGE_CIDS);
11648         init_params->cxts[cos] = &sc->context[cxt_index].vcxt[cxt_offset].eth;
11649     }
11650 }
11651
11652 /* set flags that are common for the Tx-only and not normal connections */
11653 static unsigned long
11654 bxe_get_common_flags(struct bxe_softc    *sc,
11655                      struct bxe_fastpath *fp,
11656                      uint8_t             zero_stats)
11657 {
11658     unsigned long flags = 0;
11659
11660     /* PF driver will always initialize the Queue to an ACTIVE state */
11661     bxe_set_bit(ECORE_Q_FLG_ACTIVE, &flags);
11662
11663     /*
11664      * tx only connections collect statistics (on the same index as the
11665      * parent connection). The statistics are zeroed when the parent
11666      * connection is initialized.
11667      */
11668
11669     bxe_set_bit(ECORE_Q_FLG_STATS, &flags);
11670     if (zero_stats) {
11671         bxe_set_bit(ECORE_Q_FLG_ZERO_STATS, &flags);
11672     }
11673
11674     /*
11675      * tx only connections can support tx-switching, though their
11676      * CoS-ness doesn't survive the loopback
11677      */
11678     if (sc->flags & BXE_TX_SWITCHING) {
11679         bxe_set_bit(ECORE_Q_FLG_TX_SWITCH, &flags);
11680     }
11681
11682     bxe_set_bit(ECORE_Q_FLG_PCSUM_ON_PKT, &flags);
11683
11684     return (flags);
11685 }
11686
11687 static unsigned long
11688 bxe_get_q_flags(struct bxe_softc    *sc,
11689                 struct bxe_fastpath *fp,
11690                 uint8_t             leading)
11691 {
11692     unsigned long flags = 0;
11693
11694     if (IS_MF_SD(sc)) {
11695         bxe_set_bit(ECORE_Q_FLG_OV, &flags);
11696     }
11697
11698     if (sc->ifnet->if_capenable & IFCAP_LRO) {
11699         bxe_set_bit(ECORE_Q_FLG_TPA, &flags);
11700         bxe_set_bit(ECORE_Q_FLG_TPA_IPV6, &flags);
11701 #if 0
11702         if (fp->mode == TPA_MODE_GRO)
11703             __set_bit(ECORE_Q_FLG_TPA_GRO, &flags);
11704 #endif
11705     }
11706
11707     if (leading) {
11708         bxe_set_bit(ECORE_Q_FLG_LEADING_RSS, &flags);
11709         bxe_set_bit(ECORE_Q_FLG_MCAST, &flags);
11710     }
11711
11712     bxe_set_bit(ECORE_Q_FLG_VLAN, &flags);
11713
11714 #if 0
11715     /* configure silent vlan removal */
11716     if (IS_MF_AFEX(sc)) {
11717         bxe_set_bit(ECORE_Q_FLG_SILENT_VLAN_REM, &flags);
11718     }
11719 #endif
11720
11721     /* merge with common flags */
11722     return (flags | bxe_get_common_flags(sc, fp, TRUE));
11723 }
11724
11725 static void
11726 bxe_pf_q_prep_general(struct bxe_softc                  *sc,
11727                       struct bxe_fastpath               *fp,
11728                       struct ecore_general_setup_params *gen_init,
11729                       uint8_t                           cos)
11730 {
11731     gen_init->stat_id = bxe_stats_id(fp);
11732     gen_init->spcl_id = fp->cl_id;
11733     gen_init->mtu = sc->mtu;
11734     gen_init->cos = cos;
11735 }
11736
11737 static void
11738 bxe_pf_rx_q_prep(struct bxe_softc              *sc,
11739                  struct bxe_fastpath           *fp,
11740                  struct rxq_pause_params       *pause,
11741                  struct ecore_rxq_setup_params *rxq_init)
11742 {
11743     uint8_t max_sge = 0;
11744     uint16_t sge_sz = 0;
11745     uint16_t tpa_agg_size = 0;
11746
11747     if (sc->ifnet->if_capenable & IFCAP_LRO) {
11748         pause->sge_th_lo = SGE_TH_LO(sc);
11749         pause->sge_th_hi = SGE_TH_HI(sc);
11750
11751         /* validate SGE ring has enough to cross high threshold */
11752         if (sc->dropless_fc &&
11753             (pause->sge_th_hi + FW_PREFETCH_CNT) >
11754             (RX_SGE_USABLE_PER_PAGE * RX_SGE_NUM_PAGES)) {
11755             BLOGW(sc, "sge ring threshold limit\n");
11756         }
11757
11758         /* minimum max_aggregation_size is 2*MTU (two full buffers) */
11759         tpa_agg_size = (2 * sc->mtu);
11760         if (tpa_agg_size < sc->max_aggregation_size) {
11761             tpa_agg_size = sc->max_aggregation_size;
11762         }
11763
11764         max_sge = SGE_PAGE_ALIGN(sc->mtu) >> SGE_PAGE_SHIFT;
11765         max_sge = ((max_sge + PAGES_PER_SGE - 1) &
11766                    (~(PAGES_PER_SGE - 1))) >> PAGES_PER_SGE_SHIFT;
11767         sge_sz = (uint16_t)min(SGE_PAGES, 0xffff);
11768     }
11769
11770     /* pause - not for e1 */
11771     if (!CHIP_IS_E1(sc)) {
11772         pause->bd_th_lo = BD_TH_LO(sc);
11773         pause->bd_th_hi = BD_TH_HI(sc);
11774
11775         pause->rcq_th_lo = RCQ_TH_LO(sc);
11776         pause->rcq_th_hi = RCQ_TH_HI(sc);
11777
11778         /* validate rings have enough entries to cross high thresholds */
11779         if (sc->dropless_fc &&
11780             pause->bd_th_hi + FW_PREFETCH_CNT >
11781             sc->rx_ring_size) {
11782             BLOGW(sc, "rx bd ring threshold limit\n");
11783         }
11784
11785         if (sc->dropless_fc &&
11786             pause->rcq_th_hi + FW_PREFETCH_CNT >
11787             RCQ_NUM_PAGES * RCQ_USABLE_PER_PAGE) {
11788             BLOGW(sc, "rcq ring threshold limit\n");
11789         }
11790
11791         pause->pri_map = 1;
11792     }
11793
11794     /* rxq setup */
11795     rxq_init->dscr_map   = fp->rx_dma.paddr;
11796     rxq_init->sge_map    = fp->rx_sge_dma.paddr;
11797     rxq_init->rcq_map    = fp->rcq_dma.paddr;
11798     rxq_init->rcq_np_map = (fp->rcq_dma.paddr + BCM_PAGE_SIZE);
11799
11800     /*
11801      * This should be a maximum number of data bytes that may be
11802      * placed on the BD (not including paddings).
11803      */
11804     rxq_init->buf_sz = (fp->rx_buf_size -
11805                         IP_HEADER_ALIGNMENT_PADDING);
11806
11807     rxq_init->cl_qzone_id     = fp->cl_qzone_id;
11808     rxq_init->tpa_agg_sz      = tpa_agg_size;
11809     rxq_init->sge_buf_sz      = sge_sz;
11810     rxq_init->max_sges_pkt    = max_sge;
11811     rxq_init->rss_engine_id   = SC_FUNC(sc);
11812     rxq_init->mcast_engine_id = SC_FUNC(sc);
11813
11814     /*
11815      * Maximum number or simultaneous TPA aggregation for this Queue.
11816      * For PF Clients it should be the maximum available number.
11817      * VF driver(s) may want to define it to a smaller value.
11818      */
11819     rxq_init->max_tpa_queues = MAX_AGG_QS(sc);
11820
11821     rxq_init->cache_line_log = BXE_RX_ALIGN_SHIFT;
11822     rxq_init->fw_sb_id = fp->fw_sb_id;
11823
11824     rxq_init->sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11825
11826     /*
11827      * configure silent vlan removal
11828      * if multi function mode is afex, then mask default vlan
11829      */
11830     if (IS_MF_AFEX(sc)) {
11831         rxq_init->silent_removal_value =
11832             sc->devinfo.mf_info.afex_def_vlan_tag;
11833         rxq_init->silent_removal_mask = EVL_VLID_MASK;
11834     }
11835 }
11836
11837 static void
11838 bxe_pf_tx_q_prep(struct bxe_softc              *sc,
11839                  struct bxe_fastpath           *fp,
11840                  struct ecore_txq_setup_params *txq_init,
11841                  uint8_t                       cos)
11842 {
11843     /*
11844      * XXX If multiple CoS is ever supported then each fastpath structure
11845      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
11846      * fp->txdata[cos]->tx_dma.paddr;
11847      */
11848     txq_init->dscr_map     = fp->tx_dma.paddr;
11849     txq_init->sb_cq_index  = HC_INDEX_ETH_FIRST_TX_CQ_CONS + cos;
11850     txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
11851     txq_init->fw_sb_id     = fp->fw_sb_id;
11852
11853     /*
11854      * set the TSS leading client id for TX classfication to the
11855      * leading RSS client id
11856      */
11857     txq_init->tss_leading_cl_id = BXE_FP(sc, 0, cl_id);
11858 }
11859
11860 /*
11861  * This function performs 2 steps in a queue state machine:
11862  *   1) RESET->INIT
11863  *   2) INIT->SETUP
11864  */
11865 static int
11866 bxe_setup_queue(struct bxe_softc    *sc,
11867                 struct bxe_fastpath *fp,
11868                 uint8_t             leading)
11869 {
11870     struct ecore_queue_state_params q_params = { NULL };
11871     struct ecore_queue_setup_params *setup_params =
11872                         &q_params.params.setup;
11873 #if 0
11874     struct ecore_queue_setup_tx_only_params *tx_only_params =
11875                         &q_params.params.tx_only;
11876     uint8_t tx_index;
11877 #endif
11878     int rc;
11879
11880     BLOGD(sc, DBG_LOAD, "setting up queue %d\n", fp->index);
11881
11882     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
11883
11884     q_params.q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
11885
11886     /* we want to wait for completion in this context */
11887     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
11888
11889     /* prepare the INIT parameters */
11890     bxe_pf_q_prep_init(sc, fp, &q_params.params.init);
11891
11892     /* Set the command */
11893     q_params.cmd = ECORE_Q_CMD_INIT;
11894
11895     /* Change the state to INIT */
11896     rc = ecore_queue_state_change(sc, &q_params);
11897     if (rc) {
11898         BLOGE(sc, "Queue(%d) INIT failed\n", fp->index);
11899         return (rc);
11900     }
11901
11902     BLOGD(sc, DBG_LOAD, "init complete\n");
11903
11904     /* now move the Queue to the SETUP state */
11905     memset(setup_params, 0, sizeof(*setup_params));
11906
11907     /* set Queue flags */
11908     setup_params->flags = bxe_get_q_flags(sc, fp, leading);
11909
11910     /* set general SETUP parameters */
11911     bxe_pf_q_prep_general(sc, fp, &setup_params->gen_params,
11912                           FIRST_TX_COS_INDEX);
11913
11914     bxe_pf_rx_q_prep(sc, fp,
11915                      &setup_params->pause_params,
11916                      &setup_params->rxq_params);
11917
11918     bxe_pf_tx_q_prep(sc, fp,
11919                      &setup_params->txq_params,
11920                      FIRST_TX_COS_INDEX);
11921
11922     /* Set the command */
11923     q_params.cmd = ECORE_Q_CMD_SETUP;
11924
11925     /* change the state to SETUP */
11926     rc = ecore_queue_state_change(sc, &q_params);
11927     if (rc) {
11928         BLOGE(sc, "Queue(%d) SETUP failed\n", fp->index);
11929         return (rc);
11930     }
11931
11932 #if 0
11933     /* loop through the relevant tx-only indices */
11934     for (tx_index = FIRST_TX_ONLY_COS_INDEX;
11935          tx_index < sc->max_cos;
11936          tx_index++) {
11937         /* prepare and send tx-only ramrod*/
11938         rc = bxe_setup_tx_only(sc, fp, &q_params,
11939                                tx_only_params, tx_index, leading);
11940         if (rc) {
11941             BLOGE(sc, "Queue(%d.%d) TX_ONLY_SETUP failed\n",
11942                   fp->index, tx_index);
11943             return (rc);
11944         }
11945     }
11946 #endif
11947
11948     return (rc);
11949 }
11950
11951 static int
11952 bxe_setup_leading(struct bxe_softc *sc)
11953 {
11954     return (bxe_setup_queue(sc, &sc->fp[0], TRUE));
11955 }
11956
11957 static int
11958 bxe_config_rss_pf(struct bxe_softc            *sc,
11959                   struct ecore_rss_config_obj *rss_obj,
11960                   uint8_t                     config_hash)
11961 {
11962     struct ecore_config_rss_params params = { NULL };
11963     int i;
11964
11965     /*
11966      * Although RSS is meaningless when there is a single HW queue we
11967      * still need it enabled in order to have HW Rx hash generated.
11968      */
11969
11970     params.rss_obj = rss_obj;
11971
11972     bxe_set_bit(RAMROD_COMP_WAIT, &params.ramrod_flags);
11973
11974     bxe_set_bit(ECORE_RSS_MODE_REGULAR, &params.rss_flags);
11975
11976     /* RSS configuration */
11977     bxe_set_bit(ECORE_RSS_IPV4, &params.rss_flags);
11978     bxe_set_bit(ECORE_RSS_IPV4_TCP, &params.rss_flags);
11979     bxe_set_bit(ECORE_RSS_IPV6, &params.rss_flags);
11980     bxe_set_bit(ECORE_RSS_IPV6_TCP, &params.rss_flags);
11981     if (rss_obj->udp_rss_v4) {
11982         bxe_set_bit(ECORE_RSS_IPV4_UDP, &params.rss_flags);
11983     }
11984     if (rss_obj->udp_rss_v6) {
11985         bxe_set_bit(ECORE_RSS_IPV6_UDP, &params.rss_flags);
11986     }
11987
11988     /* Hash bits */
11989     params.rss_result_mask = MULTI_MASK;
11990
11991     memcpy(params.ind_table, rss_obj->ind_table, sizeof(params.ind_table));
11992
11993     if (config_hash) {
11994         /* RSS keys */
11995         for (i = 0; i < sizeof(params.rss_key) / 4; i++) {
11996             params.rss_key[i] = arc4random();
11997         }
11998
11999         bxe_set_bit(ECORE_RSS_SET_SRCH, &params.rss_flags);
12000     }
12001
12002     return (ecore_config_rss(sc, &params));
12003 }
12004
12005 static int
12006 bxe_config_rss_eth(struct bxe_softc *sc,
12007                    uint8_t          config_hash)
12008 {
12009     return (bxe_config_rss_pf(sc, &sc->rss_conf_obj, config_hash));
12010 }
12011
12012 static int
12013 bxe_init_rss_pf(struct bxe_softc *sc)
12014 {
12015     uint8_t num_eth_queues = BXE_NUM_ETH_QUEUES(sc);
12016     int i;
12017
12018     /*
12019      * Prepare the initial contents of the indirection table if
12020      * RSS is enabled
12021      */
12022     for (i = 0; i < sizeof(sc->rss_conf_obj.ind_table); i++) {
12023         sc->rss_conf_obj.ind_table[i] =
12024             (sc->fp->cl_id + (i % num_eth_queues));
12025     }
12026
12027     if (sc->udp_rss) {
12028         sc->rss_conf_obj.udp_rss_v4 = sc->rss_conf_obj.udp_rss_v6 = 1;
12029     }
12030
12031     /*
12032      * For 57710 and 57711 SEARCHER configuration (rss_keys) is
12033      * per-port, so if explicit configuration is needed, do it only
12034      * for a PMF.
12035      *
12036      * For 57712 and newer it's a per-function configuration.
12037      */
12038     return (bxe_config_rss_eth(sc, sc->port.pmf || !CHIP_IS_E1x(sc)));
12039 }
12040
12041 static int
12042 bxe_set_mac_one(struct bxe_softc          *sc,
12043                 uint8_t                   *mac,
12044                 struct ecore_vlan_mac_obj *obj,
12045                 uint8_t                   set,
12046                 int                       mac_type,
12047                 unsigned long             *ramrod_flags)
12048 {
12049     struct ecore_vlan_mac_ramrod_params ramrod_param;
12050     int rc;
12051
12052     memset(&ramrod_param, 0, sizeof(ramrod_param));
12053
12054     /* fill in general parameters */
12055     ramrod_param.vlan_mac_obj = obj;
12056     ramrod_param.ramrod_flags = *ramrod_flags;
12057
12058     /* fill a user request section if needed */
12059     if (!bxe_test_bit(RAMROD_CONT, ramrod_flags)) {
12060         memcpy(ramrod_param.user_req.u.mac.mac, mac, ETH_ALEN);
12061
12062         bxe_set_bit(mac_type, &ramrod_param.user_req.vlan_mac_flags);
12063
12064         /* Set the command: ADD or DEL */
12065         ramrod_param.user_req.cmd = (set) ? ECORE_VLAN_MAC_ADD :
12066                                             ECORE_VLAN_MAC_DEL;
12067     }
12068
12069     rc = ecore_config_vlan_mac(sc, &ramrod_param);
12070
12071     if (rc == ECORE_EXISTS) {
12072         BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12073         /* do not treat adding same MAC as error */
12074         rc = 0;
12075     } else if (rc < 0) {
12076         BLOGE(sc, "%s MAC failed (%d)\n", (set ? "Set" : "Delete"), rc);
12077     }
12078
12079     return (rc);
12080 }
12081
12082 static int
12083 bxe_set_eth_mac(struct bxe_softc *sc,
12084                 uint8_t          set)
12085 {
12086     unsigned long ramrod_flags = 0;
12087
12088     BLOGD(sc, DBG_LOAD, "Adding Ethernet MAC\n");
12089
12090     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
12091
12092     /* Eth MAC is set on RSS leading client (fp[0]) */
12093     return (bxe_set_mac_one(sc, sc->link_params.mac_addr,
12094                             &sc->sp_objs->mac_obj,
12095                             set, ECORE_ETH_MAC, &ramrod_flags));
12096 }
12097
12098 #if 0
12099 static void
12100 bxe_update_max_mf_config(struct bxe_softc *sc,
12101                          uint32_t         value)
12102 {
12103     /* load old values */
12104     uint32_t mf_cfg = sc->devinfo.mf_info.mf_config[SC_VN(sc)];
12105
12106     if (value != bxe_extract_max_cfg(sc, mf_cfg)) {
12107         /* leave all but MAX value */
12108         mf_cfg &= ~FUNC_MF_CFG_MAX_BW_MASK;
12109
12110         /* set new MAX value */
12111         mf_cfg |= ((value << FUNC_MF_CFG_MAX_BW_SHIFT) &
12112                    FUNC_MF_CFG_MAX_BW_MASK);
12113
12114         bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW, mf_cfg);
12115     }
12116 }
12117 #endif
12118
12119 static int
12120 bxe_get_cur_phy_idx(struct bxe_softc *sc)
12121 {
12122     uint32_t sel_phy_idx = 0;
12123
12124     if (sc->link_params.num_phys <= 1) {
12125         return (ELINK_INT_PHY);
12126     }
12127
12128     if (sc->link_vars.link_up) {
12129         sel_phy_idx = ELINK_EXT_PHY1;
12130         /* In case link is SERDES, check if the ELINK_EXT_PHY2 is the one */
12131         if ((sc->link_vars.link_status & LINK_STATUS_SERDES_LINK) &&
12132             (sc->link_params.phy[ELINK_EXT_PHY2].supported &
12133              ELINK_SUPPORTED_FIBRE))
12134             sel_phy_idx = ELINK_EXT_PHY2;
12135     } else {
12136         switch (elink_phy_selection(&sc->link_params)) {
12137         case PORT_HW_CFG_PHY_SELECTION_HARDWARE_DEFAULT:
12138         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY:
12139         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY_PRIORITY:
12140                sel_phy_idx = ELINK_EXT_PHY1;
12141                break;
12142         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY:
12143         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY_PRIORITY:
12144                sel_phy_idx = ELINK_EXT_PHY2;
12145                break;
12146         }
12147     }
12148
12149     return (sel_phy_idx);
12150 }
12151
12152 static int
12153 bxe_get_link_cfg_idx(struct bxe_softc *sc)
12154 {
12155     uint32_t sel_phy_idx = bxe_get_cur_phy_idx(sc);
12156
12157     /*
12158      * The selected activated PHY is always after swapping (in case PHY
12159      * swapping is enabled). So when swapping is enabled, we need to reverse
12160      * the configuration
12161      */
12162
12163     if (sc->link_params.multi_phy_config & PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
12164         if (sel_phy_idx == ELINK_EXT_PHY1)
12165             sel_phy_idx = ELINK_EXT_PHY2;
12166         else if (sel_phy_idx == ELINK_EXT_PHY2)
12167             sel_phy_idx = ELINK_EXT_PHY1;
12168     }
12169
12170     return (ELINK_LINK_CONFIG_IDX(sel_phy_idx));
12171 }
12172
12173 static void
12174 bxe_set_requested_fc(struct bxe_softc *sc)
12175 {
12176     /*
12177      * Initialize link parameters structure variables
12178      * It is recommended to turn off RX FC for jumbo frames
12179      * for better performance
12180      */
12181     if (CHIP_IS_E1x(sc) && (sc->mtu > 5000)) {
12182         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_TX;
12183     } else {
12184         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_BOTH;
12185     }
12186 }
12187
12188 static void
12189 bxe_calc_fc_adv(struct bxe_softc *sc)
12190 {
12191     uint8_t cfg_idx = bxe_get_link_cfg_idx(sc);
12192     switch (sc->link_vars.ieee_fc &
12193             MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
12194     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
12195     default:
12196         sc->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
12197                                            ADVERTISED_Pause);
12198         break;
12199
12200     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
12201         sc->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
12202                                           ADVERTISED_Pause);
12203         break;
12204
12205     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
12206         sc->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
12207         break;
12208     }
12209 }
12210
12211 static uint16_t
12212 bxe_get_mf_speed(struct bxe_softc *sc)
12213 {
12214     uint16_t line_speed = sc->link_vars.line_speed;
12215     if (IS_MF(sc)) {
12216         uint16_t maxCfg =
12217             bxe_extract_max_cfg(sc, sc->devinfo.mf_info.mf_config[SC_VN(sc)]);
12218
12219         /* calculate the current MAX line speed limit for the MF devices */
12220         if (IS_MF_SI(sc)) {
12221             line_speed = (line_speed * maxCfg) / 100;
12222         } else { /* SD mode */
12223             uint16_t vn_max_rate = maxCfg * 100;
12224
12225             if (vn_max_rate < line_speed) {
12226                 line_speed = vn_max_rate;
12227             }
12228         }
12229     }
12230
12231     return (line_speed);
12232 }
12233
12234 static void
12235 bxe_fill_report_data(struct bxe_softc            *sc,
12236                      struct bxe_link_report_data *data)
12237 {
12238     uint16_t line_speed = bxe_get_mf_speed(sc);
12239
12240     memset(data, 0, sizeof(*data));
12241
12242     /* fill the report data with the effective line speed */
12243     data->line_speed = line_speed;
12244
12245     /* Link is down */
12246     if (!sc->link_vars.link_up || (sc->flags & BXE_MF_FUNC_DIS)) {
12247         bxe_set_bit(BXE_LINK_REPORT_LINK_DOWN, &data->link_report_flags);
12248     }
12249
12250     /* Full DUPLEX */
12251     if (sc->link_vars.duplex == DUPLEX_FULL) {
12252         bxe_set_bit(BXE_LINK_REPORT_FULL_DUPLEX, &data->link_report_flags);
12253     }
12254
12255     /* Rx Flow Control is ON */
12256     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_RX) {
12257         bxe_set_bit(BXE_LINK_REPORT_RX_FC_ON, &data->link_report_flags);
12258     }
12259
12260     /* Tx Flow Control is ON */
12261     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
12262         bxe_set_bit(BXE_LINK_REPORT_TX_FC_ON, &data->link_report_flags);
12263     }
12264 }
12265
12266 /* report link status to OS, should be called under phy_lock */
12267 static void
12268 bxe_link_report_locked(struct bxe_softc *sc)
12269 {
12270     struct bxe_link_report_data cur_data;
12271
12272     /* reread mf_cfg */
12273     if (IS_PF(sc) && !CHIP_IS_E1(sc)) {
12274         bxe_read_mf_cfg(sc);
12275     }
12276
12277     /* Read the current link report info */
12278     bxe_fill_report_data(sc, &cur_data);
12279
12280     /* Don't report link down or exactly the same link status twice */
12281     if (!memcmp(&cur_data, &sc->last_reported_link, sizeof(cur_data)) ||
12282         (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12283                       &sc->last_reported_link.link_report_flags) &&
12284          bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12285                       &cur_data.link_report_flags))) {
12286         return;
12287     }
12288
12289     sc->link_cnt++;
12290
12291     /* report new link params and remember the state for the next time */
12292     memcpy(&sc->last_reported_link, &cur_data, sizeof(cur_data));
12293
12294     if (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12295                      &cur_data.link_report_flags)) {
12296         if_link_state_change(sc->ifnet, LINK_STATE_DOWN);
12297         BLOGI(sc, "NIC Link is Down\n");
12298     } else {
12299         const char *duplex;
12300         const char *flow;
12301
12302         if (bxe_test_and_clear_bit(BXE_LINK_REPORT_FULL_DUPLEX,
12303                                    &cur_data.link_report_flags)) {
12304             duplex = "full";
12305         } else {
12306             duplex = "half";
12307         }
12308
12309         /*
12310          * Handle the FC at the end so that only these flags would be
12311          * possibly set. This way we may easily check if there is no FC
12312          * enabled.
12313          */
12314         if (cur_data.link_report_flags) {
12315             if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12316                              &cur_data.link_report_flags) &&
12317                 bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12318                              &cur_data.link_report_flags)) {
12319                 flow = "ON - receive & transmit";
12320             } else if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12321                                     &cur_data.link_report_flags) &&
12322                        !bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12323                                      &cur_data.link_report_flags)) {
12324                 flow = "ON - receive";
12325             } else if (!bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12326                                      &cur_data.link_report_flags) &&
12327                        bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12328                                     &cur_data.link_report_flags)) {
12329                 flow = "ON - transmit";
12330             } else {
12331                 flow = "none"; /* possible? */
12332             }
12333         } else {
12334             flow = "none";
12335         }
12336
12337         if_link_state_change(sc->ifnet, LINK_STATE_UP);
12338         BLOGI(sc, "NIC Link is Up, %d Mbps %s duplex, Flow control: %s\n",
12339               cur_data.line_speed, duplex, flow);
12340     }
12341 }
12342
12343 static void
12344 bxe_link_report(struct bxe_softc *sc)
12345 {
12346     BXE_PHY_LOCK(sc);
12347     bxe_link_report_locked(sc);
12348     BXE_PHY_UNLOCK(sc);
12349 }
12350
12351 static void
12352 bxe_link_status_update(struct bxe_softc *sc)
12353 {
12354     if (sc->state != BXE_STATE_OPEN) {
12355         return;
12356     }
12357
12358 #if 0
12359     /* read updated dcb configuration */
12360     if (IS_PF(sc))
12361         bxe_dcbx_pmf_update(sc);
12362 #endif
12363
12364     if (IS_PF(sc) && !CHIP_REV_IS_SLOW(sc)) {
12365         elink_link_status_update(&sc->link_params, &sc->link_vars);
12366     } else {
12367         sc->port.supported[0] |= (ELINK_SUPPORTED_10baseT_Half |
12368                                   ELINK_SUPPORTED_10baseT_Full |
12369                                   ELINK_SUPPORTED_100baseT_Half |
12370                                   ELINK_SUPPORTED_100baseT_Full |
12371                                   ELINK_SUPPORTED_1000baseT_Full |
12372                                   ELINK_SUPPORTED_2500baseX_Full |
12373                                   ELINK_SUPPORTED_10000baseT_Full |
12374                                   ELINK_SUPPORTED_TP |
12375                                   ELINK_SUPPORTED_FIBRE |
12376                                   ELINK_SUPPORTED_Autoneg |
12377                                   ELINK_SUPPORTED_Pause |
12378                                   ELINK_SUPPORTED_Asym_Pause);
12379         sc->port.advertising[0] = sc->port.supported[0];
12380
12381         sc->link_params.sc                = sc;
12382         sc->link_params.port              = SC_PORT(sc);
12383         sc->link_params.req_duplex[0]     = DUPLEX_FULL;
12384         sc->link_params.req_flow_ctrl[0]  = ELINK_FLOW_CTRL_NONE;
12385         sc->link_params.req_line_speed[0] = SPEED_10000;
12386         sc->link_params.speed_cap_mask[0] = 0x7f0000;
12387         sc->link_params.switch_cfg        = ELINK_SWITCH_CFG_10G;
12388
12389         if (CHIP_REV_IS_FPGA(sc)) {
12390             sc->link_vars.mac_type    = ELINK_MAC_TYPE_EMAC;
12391             sc->link_vars.line_speed  = ELINK_SPEED_1000;
12392             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12393                                          LINK_STATUS_SPEED_AND_DUPLEX_1000TFD);
12394         } else {
12395             sc->link_vars.mac_type    = ELINK_MAC_TYPE_BMAC;
12396             sc->link_vars.line_speed  = ELINK_SPEED_10000;
12397             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12398                                          LINK_STATUS_SPEED_AND_DUPLEX_10GTFD);
12399         }
12400
12401         sc->link_vars.link_up = 1;
12402
12403         sc->link_vars.duplex    = DUPLEX_FULL;
12404         sc->link_vars.flow_ctrl = ELINK_FLOW_CTRL_NONE;
12405
12406         if (IS_PF(sc)) {
12407             REG_WR(sc, NIG_REG_EGRESS_DRAIN0_MODE + sc->link_params.port*4, 0);
12408             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12409             bxe_link_report(sc);
12410         }
12411     }
12412
12413     if (IS_PF(sc)) {
12414         if (sc->link_vars.link_up) {
12415             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12416         } else {
12417             bxe_stats_handle(sc, STATS_EVENT_STOP);
12418         }
12419         bxe_link_report(sc);
12420     } else {
12421         bxe_link_report(sc);
12422         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12423     }
12424 }
12425
12426 static int
12427 bxe_initial_phy_init(struct bxe_softc *sc,
12428                      int              load_mode)
12429 {
12430     int rc, cfg_idx = bxe_get_link_cfg_idx(sc);
12431     uint16_t req_line_speed = sc->link_params.req_line_speed[cfg_idx];
12432     struct elink_params *lp = &sc->link_params;
12433
12434     bxe_set_requested_fc(sc);
12435
12436     if (CHIP_REV_IS_SLOW(sc)) {
12437         uint32_t bond = CHIP_BOND_ID(sc);
12438         uint32_t feat = 0;
12439
12440         if (CHIP_IS_E2(sc) && CHIP_IS_MODE_4_PORT(sc)) {
12441             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12442         } else if (bond & 0x4) {
12443             if (CHIP_IS_E3(sc)) {
12444                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_XMAC;
12445             } else {
12446                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12447             }
12448         } else if (bond & 0x8) {
12449             if (CHIP_IS_E3(sc)) {
12450                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_UMAC;
12451             } else {
12452                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12453             }
12454         }
12455
12456         /* disable EMAC for E3 and above */
12457         if (bond & 0x2) {
12458             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12459         }
12460
12461         sc->link_params.feature_config_flags |= feat;
12462     }
12463
12464     BXE_PHY_LOCK(sc);
12465
12466     if (load_mode == LOAD_DIAG) {
12467         lp->loopback_mode = ELINK_LOOPBACK_XGXS;
12468         /* Prefer doing PHY loopback at 10G speed, if possible */
12469         if (lp->req_line_speed[cfg_idx] < ELINK_SPEED_10000) {
12470             if (lp->speed_cap_mask[cfg_idx] &
12471                 PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
12472                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_10000;
12473             } else {
12474                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_1000;
12475             }
12476         }
12477     }
12478
12479     if (load_mode == LOAD_LOOPBACK_EXT) {
12480         lp->loopback_mode = ELINK_LOOPBACK_EXT;
12481     }
12482
12483     rc = elink_phy_init(&sc->link_params, &sc->link_vars);
12484
12485     BXE_PHY_UNLOCK(sc);
12486
12487     bxe_calc_fc_adv(sc);
12488
12489     if (sc->link_vars.link_up) {
12490         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12491         bxe_link_report(sc);
12492     }
12493
12494     if (!CHIP_REV_IS_SLOW(sc)) {
12495         bxe_periodic_start(sc);
12496     }
12497
12498     sc->link_params.req_line_speed[cfg_idx] = req_line_speed;
12499     return (rc);
12500 }
12501
12502 /* must be called under IF_ADDR_LOCK */
12503 static int
12504 bxe_init_mcast_macs_list(struct bxe_softc                 *sc,
12505                          struct ecore_mcast_ramrod_params *p)
12506 {
12507     struct ifnet *ifp = sc->ifnet;
12508     int mc_count = 0;
12509     struct ifmultiaddr *ifma;
12510     struct ecore_mcast_list_elem *mc_mac;
12511
12512     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12513         if (ifma->ifma_addr->sa_family != AF_LINK) {
12514             continue;
12515         }
12516
12517         mc_count++;
12518     }
12519
12520     ECORE_LIST_INIT(&p->mcast_list);
12521     p->mcast_list_len = 0;
12522
12523     if (!mc_count) {
12524         return (0);
12525     }
12526
12527     mc_mac = malloc(sizeof(*mc_mac) * mc_count, M_DEVBUF,
12528                     (M_NOWAIT | M_ZERO));
12529     if (!mc_mac) {
12530         BLOGE(sc, "Failed to allocate temp mcast list\n");
12531         return (-1);
12532     }
12533
12534     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12535         if (ifma->ifma_addr->sa_family != AF_LINK) {
12536             continue;
12537         }
12538
12539         mc_mac->mac = (uint8_t *)LLADDR((struct sockaddr_dl *)ifma->ifma_addr);
12540         ECORE_LIST_PUSH_TAIL(&mc_mac->link, &p->mcast_list);
12541
12542         BLOGD(sc, DBG_LOAD,
12543               "Setting MCAST %02X:%02X:%02X:%02X:%02X:%02X\n",
12544               mc_mac->mac[0], mc_mac->mac[1], mc_mac->mac[2],
12545               mc_mac->mac[3], mc_mac->mac[4], mc_mac->mac[5]);
12546
12547         mc_mac++;
12548     }
12549
12550     p->mcast_list_len = mc_count;
12551
12552     return (0);
12553 }
12554
12555 static void
12556 bxe_free_mcast_macs_list(struct ecore_mcast_ramrod_params *p)
12557 {
12558     struct ecore_mcast_list_elem *mc_mac =
12559         ECORE_LIST_FIRST_ENTRY(&p->mcast_list,
12560                                struct ecore_mcast_list_elem,
12561                                link);
12562
12563     if (mc_mac) {
12564         /* only a single free as all mc_macs are in the same heap array */
12565         free(mc_mac, M_DEVBUF);
12566     }
12567 }
12568
12569 static int
12570 bxe_set_mc_list(struct bxe_softc *sc)
12571 {
12572     struct ecore_mcast_ramrod_params rparam = { NULL };
12573     int rc = 0;
12574
12575     rparam.mcast_obj = &sc->mcast_obj;
12576
12577     BXE_MCAST_LOCK(sc);
12578
12579     /* first, clear all configured multicast MACs */
12580     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
12581     if (rc < 0) {
12582         BLOGE(sc, "Failed to clear multicast configuration: %d\n", rc);
12583         return (rc);
12584     }
12585
12586     /* configure a new MACs list */
12587     rc = bxe_init_mcast_macs_list(sc, &rparam);
12588     if (rc) {
12589         BLOGE(sc, "Failed to create mcast MACs list (%d)\n", rc);
12590         BXE_MCAST_UNLOCK(sc);
12591         return (rc);
12592     }
12593
12594     /* Now add the new MACs */
12595     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_ADD);
12596     if (rc < 0) {
12597         BLOGE(sc, "Failed to set new mcast config (%d)\n", rc);
12598     }
12599
12600     bxe_free_mcast_macs_list(&rparam);
12601
12602     BXE_MCAST_UNLOCK(sc);
12603
12604     return (rc);
12605 }
12606
12607 static int
12608 bxe_set_uc_list(struct bxe_softc *sc)
12609 {
12610     struct ifnet *ifp = sc->ifnet;
12611     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
12612     struct ifaddr *ifa;
12613     unsigned long ramrod_flags = 0;
12614     int rc;
12615
12616 #if __FreeBSD_version < 800000
12617     IF_ADDR_LOCK(ifp);
12618 #else
12619     if_addr_rlock(ifp);
12620 #endif
12621
12622     /* first schedule a cleanup up of old configuration */
12623     rc = bxe_del_all_macs(sc, mac_obj, ECORE_UC_LIST_MAC, FALSE);
12624     if (rc < 0) {
12625         BLOGE(sc, "Failed to schedule delete of all ETH MACs (%d)\n", rc);
12626 #if __FreeBSD_version < 800000
12627         IF_ADDR_UNLOCK(ifp);
12628 #else
12629         if_addr_runlock(ifp);
12630 #endif
12631         return (rc);
12632     }
12633
12634     ifa = ifp->if_addr;
12635     while (ifa) {
12636         if (ifa->ifa_addr->sa_family != AF_LINK) {
12637             ifa = TAILQ_NEXT(ifa, ifa_link);
12638             continue;
12639         }
12640
12641         rc = bxe_set_mac_one(sc, (uint8_t *)LLADDR((struct sockaddr_dl *)ifa->ifa_addr),
12642                              mac_obj, TRUE, ECORE_UC_LIST_MAC, &ramrod_flags);
12643         if (rc == -EEXIST) {
12644             BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12645             /* do not treat adding same MAC as an error */
12646             rc = 0;
12647         } else if (rc < 0) {
12648             BLOGE(sc, "Failed to schedule ADD operations (%d)\n", rc);
12649 #if __FreeBSD_version < 800000
12650             IF_ADDR_UNLOCK(ifp);
12651 #else
12652             if_addr_runlock(ifp);
12653 #endif
12654             return (rc);
12655         }
12656
12657         ifa = TAILQ_NEXT(ifa, ifa_link);
12658     }
12659
12660 #if __FreeBSD_version < 800000
12661     IF_ADDR_UNLOCK(ifp);
12662 #else
12663     if_addr_runlock(ifp);
12664 #endif
12665
12666     /* Execute the pending commands */
12667     bit_set(&ramrod_flags, RAMROD_CONT);
12668     return (bxe_set_mac_one(sc, NULL, mac_obj, FALSE /* don't care */,
12669                             ECORE_UC_LIST_MAC, &ramrod_flags));
12670 }
12671
12672 static void
12673 bxe_handle_rx_mode_tq(void *context,
12674                       int  pending)
12675 {
12676     struct bxe_softc *sc = (struct bxe_softc *)context;
12677     struct ifnet *ifp = sc->ifnet;
12678     uint32_t rx_mode = BXE_RX_MODE_NORMAL;
12679
12680     BXE_CORE_LOCK(sc);
12681
12682     if (sc->state != BXE_STATE_OPEN) {
12683         BLOGD(sc, DBG_SP, "state is %x, returning\n", sc->state);
12684         BXE_CORE_UNLOCK(sc);
12685         return;
12686     }
12687
12688     BLOGD(sc, DBG_SP, "ifp->if_flags=0x%x\n", ifp->if_flags);
12689
12690     if (ifp->if_flags & IFF_PROMISC) {
12691         rx_mode = BXE_RX_MODE_PROMISC;
12692     } else if ((ifp->if_flags & IFF_ALLMULTI) ||
12693                ((ifp->if_amcount > BXE_MAX_MULTICAST) &&
12694                 CHIP_IS_E1(sc))) {
12695         rx_mode = BXE_RX_MODE_ALLMULTI;
12696     } else {
12697         if (IS_PF(sc)) {
12698             /* some multicasts */
12699             if (bxe_set_mc_list(sc) < 0) {
12700                 rx_mode = BXE_RX_MODE_ALLMULTI;
12701             }
12702             if (bxe_set_uc_list(sc) < 0) {
12703                 rx_mode = BXE_RX_MODE_PROMISC;
12704             }
12705         }
12706 #if 0
12707         else {
12708             /*
12709              * Configuring mcast to a VF involves sleeping (when we
12710              * wait for the PF's response). Since this function is
12711              * called from a non sleepable context we must schedule
12712              * a work item for this purpose
12713              */
12714             bxe_set_bit(BXE_SP_RTNL_VFPF_MCAST, &sc->sp_rtnl_state);
12715             schedule_delayed_work(&sc->sp_rtnl_task, 0);
12716         }
12717 #endif
12718     }
12719
12720     sc->rx_mode = rx_mode;
12721
12722     /* schedule the rx_mode command */
12723     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
12724         BLOGD(sc, DBG_LOAD, "Scheduled setting rx_mode with ECORE...\n");
12725         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
12726         BXE_CORE_UNLOCK(sc);
12727         return;
12728     }
12729
12730     if (IS_PF(sc)) {
12731         bxe_set_storm_rx_mode(sc);
12732     }
12733 #if 0
12734     else {
12735         /*
12736          * Configuring mcast to a VF involves sleeping (when we
12737          * wait for the PF's response). Since this function is
12738          * called from a non sleepable context we must schedule
12739          * a work item for this purpose
12740          */
12741         bxe_set_bit(BXE_SP_RTNL_VFPF_STORM_RX_MODE, &sc->sp_rtnl_state);
12742         schedule_delayed_work(&sc->sp_rtnl_task, 0);
12743     }
12744 #endif
12745
12746     BXE_CORE_UNLOCK(sc);
12747 }
12748
12749 static void
12750 bxe_set_rx_mode(struct bxe_softc *sc)
12751 {
12752     taskqueue_enqueue(sc->rx_mode_tq, &sc->rx_mode_tq_task);
12753 }
12754
12755 /* update flags in shmem */
12756 static void
12757 bxe_update_drv_flags(struct bxe_softc *sc,
12758                      uint32_t         flags,
12759                      uint32_t         set)
12760 {
12761     uint32_t drv_flags;
12762
12763     if (SHMEM2_HAS(sc, drv_flags)) {
12764         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12765         drv_flags = SHMEM2_RD(sc, drv_flags);
12766
12767         if (set) {
12768             SET_FLAGS(drv_flags, flags);
12769         } else {
12770             RESET_FLAGS(drv_flags, flags);
12771         }
12772
12773         SHMEM2_WR(sc, drv_flags, drv_flags);
12774         BLOGD(sc, DBG_LOAD, "drv_flags 0x%08x\n", drv_flags);
12775
12776         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12777     }
12778 }
12779
12780 /* periodic timer callout routine, only runs when the interface is up */
12781
12782 static void
12783 bxe_periodic_callout_func(void *xsc)
12784 {
12785     struct bxe_softc *sc = (struct bxe_softc *)xsc;
12786     int i;
12787
12788     if (!BXE_CORE_TRYLOCK(sc)) {
12789         /* just bail and try again next time */
12790
12791         if ((sc->state == BXE_STATE_OPEN) &&
12792             (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12793             /* schedule the next periodic callout */
12794             callout_reset(&sc->periodic_callout, hz,
12795                           bxe_periodic_callout_func, sc);
12796         }
12797
12798         return;
12799     }
12800
12801     if ((sc->state != BXE_STATE_OPEN) ||
12802         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_STOP)) {
12803         BLOGW(sc, "periodic callout exit (state=0x%x)\n", sc->state);
12804         BXE_CORE_UNLOCK(sc);
12805         return;
12806     }
12807
12808     /* Check for TX timeouts on any fastpath. */
12809     FOR_EACH_QUEUE(sc, i) {
12810         if (bxe_watchdog(sc, &sc->fp[i]) != 0) {
12811             /* Ruh-Roh, chip was reset! */
12812             break;
12813         }
12814     }
12815
12816     if (!CHIP_REV_IS_SLOW(sc)) {
12817         /*
12818          * This barrier is needed to ensure the ordering between the writing
12819          * to the sc->port.pmf in the bxe_nic_load() or bxe_pmf_update() and
12820          * the reading here.
12821          */
12822         mb();
12823         if (sc->port.pmf) {
12824             BXE_PHY_LOCK(sc);
12825             elink_period_func(&sc->link_params, &sc->link_vars);
12826             BXE_PHY_UNLOCK(sc);
12827         }
12828     }
12829
12830     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
12831         int mb_idx = SC_FW_MB_IDX(sc);
12832         uint32_t drv_pulse;
12833         uint32_t mcp_pulse;
12834
12835         ++sc->fw_drv_pulse_wr_seq;
12836         sc->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
12837
12838         drv_pulse = sc->fw_drv_pulse_wr_seq;
12839         bxe_drv_pulse(sc);
12840
12841         mcp_pulse = (SHMEM_RD(sc, func_mb[mb_idx].mcp_pulse_mb) &
12842                      MCP_PULSE_SEQ_MASK);
12843
12844         /*
12845          * The delta between driver pulse and mcp response should
12846          * be 1 (before mcp response) or 0 (after mcp response).
12847          */
12848         if ((drv_pulse != mcp_pulse) &&
12849             (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
12850             /* someone lost a heartbeat... */
12851             BLOGE(sc, "drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
12852                   drv_pulse, mcp_pulse);
12853         }
12854     }
12855
12856     /* state is BXE_STATE_OPEN */
12857     bxe_stats_handle(sc, STATS_EVENT_UPDATE);
12858
12859 #if 0
12860     /* sample VF bulletin board for new posts from PF */
12861     if (IS_VF(sc)) {
12862         bxe_sample_bulletin(sc);
12863     }
12864 #endif
12865
12866     BXE_CORE_UNLOCK(sc);
12867
12868     if ((sc->state == BXE_STATE_OPEN) &&
12869         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12870         /* schedule the next periodic callout */
12871         callout_reset(&sc->periodic_callout, hz,
12872                       bxe_periodic_callout_func, sc);
12873     }
12874 }
12875
12876 static void
12877 bxe_periodic_start(struct bxe_softc *sc)
12878 {
12879     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_GO);
12880     callout_reset(&sc->periodic_callout, hz, bxe_periodic_callout_func, sc);
12881 }
12882
12883 static void
12884 bxe_periodic_stop(struct bxe_softc *sc)
12885 {
12886     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_STOP);
12887     callout_drain(&sc->periodic_callout);
12888 }
12889
12890 /* start the controller */
12891 static __noinline int
12892 bxe_nic_load(struct bxe_softc *sc,
12893              int              load_mode)
12894 {
12895     uint32_t val;
12896     int load_code = 0;
12897     int i, rc = 0;
12898
12899     BXE_CORE_LOCK_ASSERT(sc);
12900
12901     BLOGD(sc, DBG_LOAD, "Starting NIC load...\n");
12902
12903     sc->state = BXE_STATE_OPENING_WAITING_LOAD;
12904
12905     if (IS_PF(sc)) {
12906         /* must be called before memory allocation and HW init */
12907         bxe_ilt_set_info(sc);
12908     }
12909
12910     sc->last_reported_link_state = LINK_STATE_UNKNOWN;
12911
12912     bxe_set_fp_rx_buf_size(sc);
12913
12914     if (bxe_alloc_fp_buffers(sc) != 0) {
12915         BLOGE(sc, "Failed to allocate fastpath memory\n");
12916         sc->state = BXE_STATE_CLOSED;
12917         rc = ENOMEM;
12918         goto bxe_nic_load_error0;
12919     }
12920
12921     if (bxe_alloc_mem(sc) != 0) {
12922         sc->state = BXE_STATE_CLOSED;
12923         rc = ENOMEM;
12924         goto bxe_nic_load_error0;
12925     }
12926
12927     if (bxe_alloc_fw_stats_mem(sc) != 0) {
12928         sc->state = BXE_STATE_CLOSED;
12929         rc = ENOMEM;
12930         goto bxe_nic_load_error0;
12931     }
12932
12933     if (IS_PF(sc)) {
12934         /* set pf load just before approaching the MCP */
12935         bxe_set_pf_load(sc);
12936
12937         /* if MCP exists send load request and analyze response */
12938         if (!BXE_NOMCP(sc)) {
12939             /* attempt to load pf */
12940             if (bxe_nic_load_request(sc, &load_code) != 0) {
12941                 sc->state = BXE_STATE_CLOSED;
12942                 rc = ENXIO;
12943                 goto bxe_nic_load_error1;
12944             }
12945
12946             /* what did the MCP say? */
12947             if (bxe_nic_load_analyze_req(sc, load_code) != 0) {
12948                 bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12949                 sc->state = BXE_STATE_CLOSED;
12950                 rc = ENXIO;
12951                 goto bxe_nic_load_error2;
12952             }
12953         } else {
12954             BLOGI(sc, "Device has no MCP!\n");
12955             load_code = bxe_nic_load_no_mcp(sc);
12956         }
12957
12958         /* mark PMF if applicable */
12959         bxe_nic_load_pmf(sc, load_code);
12960
12961         /* Init Function state controlling object */
12962         bxe_init_func_obj(sc);
12963
12964         /* Initialize HW */
12965         if (bxe_init_hw(sc, load_code) != 0) {
12966             BLOGE(sc, "HW init failed\n");
12967             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12968             sc->state = BXE_STATE_CLOSED;
12969             rc = ENXIO;
12970             goto bxe_nic_load_error2;
12971         }
12972     }
12973
12974     /* attach interrupts */
12975     if (bxe_interrupt_attach(sc) != 0) {
12976         sc->state = BXE_STATE_CLOSED;
12977         rc = ENXIO;
12978         goto bxe_nic_load_error2;
12979     }
12980
12981     bxe_nic_init(sc, load_code);
12982
12983     /* Init per-function objects */
12984     if (IS_PF(sc)) {
12985         bxe_init_objs(sc);
12986         // XXX bxe_iov_nic_init(sc);
12987
12988         /* set AFEX default VLAN tag to an invalid value */
12989         sc->devinfo.mf_info.afex_def_vlan_tag = -1;
12990         // XXX bxe_nic_load_afex_dcc(sc, load_code);
12991
12992         sc->state = BXE_STATE_OPENING_WAITING_PORT;
12993         rc = bxe_func_start(sc);
12994         if (rc) {
12995             BLOGE(sc, "Function start failed!\n");
12996             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12997             sc->state = BXE_STATE_ERROR;
12998             goto bxe_nic_load_error3;
12999         }
13000
13001         /* send LOAD_DONE command to MCP */
13002         if (!BXE_NOMCP(sc)) {
13003             load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13004             if (!load_code) {
13005                 BLOGE(sc, "MCP response failure, aborting\n");
13006                 sc->state = BXE_STATE_ERROR;
13007                 rc = ENXIO;
13008                 goto bxe_nic_load_error3;
13009             }
13010         }
13011
13012         rc = bxe_setup_leading(sc);
13013         if (rc) {
13014             BLOGE(sc, "Setup leading failed!\n");
13015             sc->state = BXE_STATE_ERROR;
13016             goto bxe_nic_load_error3;
13017         }
13018
13019         FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, i) {
13020             rc = bxe_setup_queue(sc, &sc->fp[i], FALSE);
13021             if (rc) {
13022                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13023                 sc->state = BXE_STATE_ERROR;
13024                 goto bxe_nic_load_error3;
13025             }
13026         }
13027
13028         rc = bxe_init_rss_pf(sc);
13029         if (rc) {
13030             BLOGE(sc, "PF RSS init failed\n");
13031             sc->state = BXE_STATE_ERROR;
13032             goto bxe_nic_load_error3;
13033         }
13034     }
13035     /* XXX VF */
13036 #if 0
13037     else { /* VF */
13038         FOR_EACH_ETH_QUEUE(sc, i) {
13039             rc = bxe_vfpf_setup_q(sc, i);
13040             if (rc) {
13041                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13042                 sc->state = BXE_STATE_ERROR;
13043                 goto bxe_nic_load_error3;
13044             }
13045         }
13046     }
13047 #endif
13048
13049     /* now when Clients are configured we are ready to work */
13050     sc->state = BXE_STATE_OPEN;
13051
13052     /* Configure a ucast MAC */
13053     if (IS_PF(sc)) {
13054         rc = bxe_set_eth_mac(sc, TRUE);
13055     }
13056 #if 0
13057     else { /* IS_VF(sc) */
13058         rc = bxe_vfpf_set_mac(sc);
13059     }
13060 #endif
13061     if (rc) {
13062         BLOGE(sc, "Setting Ethernet MAC failed\n");
13063         sc->state = BXE_STATE_ERROR;
13064         goto bxe_nic_load_error3;
13065     }
13066
13067 #if 0
13068     if (IS_PF(sc) && sc->pending_max) {
13069         /* for AFEX */
13070         bxe_update_max_mf_config(sc, sc->pending_max);
13071         sc->pending_max = 0;
13072     }
13073 #endif
13074
13075     if (sc->port.pmf) {
13076         rc = bxe_initial_phy_init(sc, /* XXX load_mode */LOAD_OPEN);
13077         if (rc) {
13078             sc->state = BXE_STATE_ERROR;
13079             goto bxe_nic_load_error3;
13080         }
13081     }
13082
13083     sc->link_params.feature_config_flags &=
13084         ~ELINK_FEATURE_CONFIG_BOOT_FROM_SAN;
13085
13086     /* start fast path */
13087
13088     /* Initialize Rx filter */
13089     bxe_set_rx_mode(sc);
13090
13091     /* start the Tx */
13092     switch (/* XXX load_mode */LOAD_OPEN) {
13093     case LOAD_NORMAL:
13094     case LOAD_OPEN:
13095         break;
13096
13097     case LOAD_DIAG:
13098     case LOAD_LOOPBACK_EXT:
13099         sc->state = BXE_STATE_DIAG;
13100         break;
13101
13102     default:
13103         break;
13104     }
13105
13106     if (sc->port.pmf) {
13107         bxe_update_drv_flags(sc, 1 << DRV_FLAGS_PORT_MASK, 0);
13108     } else {
13109         bxe_link_status_update(sc);
13110     }
13111
13112     /* start the periodic timer callout */
13113     bxe_periodic_start(sc);
13114
13115     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
13116         /* mark driver is loaded in shmem2 */
13117         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
13118         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
13119                   (val |
13120                    DRV_FLAGS_CAPABILITIES_LOADED_SUPPORTED |
13121                    DRV_FLAGS_CAPABILITIES_LOADED_L2));
13122     }
13123
13124     /* wait for all pending SP commands to complete */
13125     if (IS_PF(sc) && !bxe_wait_sp_comp(sc, ~0x0UL)) {
13126         BLOGE(sc, "Timeout waiting for all SPs to complete!\n");
13127         bxe_periodic_stop(sc);
13128         bxe_nic_unload(sc, UNLOAD_CLOSE, FALSE);
13129         return (ENXIO);
13130     }
13131
13132 #if 0
13133     /* If PMF - send ADMIN DCBX msg to MFW to initiate DCBX FSM */
13134     if (sc->port.pmf && (sc->state != BXE_STATE_DIAG)) {
13135         bxe_dcbx_init(sc, FALSE);
13136     }
13137 #endif
13138
13139     /* Tell the stack the driver is running! */
13140     sc->ifnet->if_drv_flags = IFF_DRV_RUNNING;
13141
13142     BLOGD(sc, DBG_LOAD, "NIC successfully loaded\n");
13143
13144     return (0);
13145
13146 bxe_nic_load_error3:
13147
13148     if (IS_PF(sc)) {
13149         bxe_int_disable_sync(sc, 1);
13150
13151         /* clean out queued objects */
13152         bxe_squeeze_objects(sc);
13153     }
13154
13155     bxe_interrupt_detach(sc);
13156
13157 bxe_nic_load_error2:
13158
13159     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
13160         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
13161         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
13162     }
13163
13164     sc->port.pmf = 0;
13165
13166 bxe_nic_load_error1:
13167
13168     /* clear pf_load status, as it was already set */
13169     if (IS_PF(sc)) {
13170         bxe_clear_pf_load(sc);
13171     }
13172
13173 bxe_nic_load_error0:
13174
13175     bxe_free_fw_stats_mem(sc);
13176     bxe_free_fp_buffers(sc);
13177     bxe_free_mem(sc);
13178
13179     return (rc);
13180 }
13181
13182 static int
13183 bxe_init_locked(struct bxe_softc *sc)
13184 {
13185     int other_engine = SC_PATH(sc) ? 0 : 1;
13186     uint8_t other_load_status, load_status;
13187     uint8_t global = FALSE;
13188     int rc;
13189
13190     BXE_CORE_LOCK_ASSERT(sc);
13191
13192     /* check if the driver is already running */
13193     if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
13194         BLOGD(sc, DBG_LOAD, "Init called while driver is running!\n");
13195         return (0);
13196     }
13197
13198     bxe_set_power_state(sc, PCI_PM_D0);
13199
13200     /*
13201      * If parity occurred during the unload, then attentions and/or
13202      * RECOVERY_IN_PROGRES may still be set. If so we want the first function
13203      * loaded on the current engine to complete the recovery. Parity recovery
13204      * is only relevant for PF driver.
13205      */
13206     if (IS_PF(sc)) {
13207         other_load_status = bxe_get_load_status(sc, other_engine);
13208         load_status = bxe_get_load_status(sc, SC_PATH(sc));
13209
13210         if (!bxe_reset_is_done(sc, SC_PATH(sc)) ||
13211             bxe_chk_parity_attn(sc, &global, TRUE)) {
13212             do {
13213                 /*
13214                  * If there are attentions and they are in global blocks, set
13215                  * the GLOBAL_RESET bit regardless whether it will be this
13216                  * function that will complete the recovery or not.
13217                  */
13218                 if (global) {
13219                     bxe_set_reset_global(sc);
13220                 }
13221
13222                 /*
13223                  * Only the first function on the current engine should try
13224                  * to recover in open. In case of attentions in global blocks
13225                  * only the first in the chip should try to recover.
13226                  */
13227                 if ((!load_status && (!global || !other_load_status)) &&
13228                     bxe_trylock_leader_lock(sc) && !bxe_leader_reset(sc)) {
13229                     BLOGI(sc, "Recovered during init\n");
13230                     break;
13231                 }
13232
13233                 /* recovery has failed... */
13234                 bxe_set_power_state(sc, PCI_PM_D3hot);
13235                 sc->recovery_state = BXE_RECOVERY_FAILED;
13236
13237                 BLOGE(sc, "Recovery flow hasn't properly "
13238                           "completed yet, try again later. "
13239                           "If you still see this message after a "
13240                           "few retries then power cycle is required.\n");
13241
13242                 rc = ENXIO;
13243                 goto bxe_init_locked_done;
13244             } while (0);
13245         }
13246     }
13247
13248     sc->recovery_state = BXE_RECOVERY_DONE;
13249
13250     rc = bxe_nic_load(sc, LOAD_OPEN);
13251
13252 bxe_init_locked_done:
13253
13254     if (rc) {
13255         /* Tell the stack the driver is NOT running! */
13256         BLOGE(sc, "Initialization failed, "
13257                   "stack notified driver is NOT running!\n");
13258         sc->ifnet->if_drv_flags &= ~IFF_DRV_RUNNING;
13259     }
13260
13261     return (rc);
13262 }
13263
13264 static int
13265 bxe_stop_locked(struct bxe_softc *sc)
13266 {
13267     BXE_CORE_LOCK_ASSERT(sc);
13268     return (bxe_nic_unload(sc, UNLOAD_NORMAL, TRUE));
13269 }
13270
13271 /*
13272  * Handles controller initialization when called from an unlocked routine.
13273  * ifconfig calls this function.
13274  *
13275  * Returns:
13276  *   void
13277  */
13278 static void
13279 bxe_init(void *xsc)
13280 {
13281     struct bxe_softc *sc = (struct bxe_softc *)xsc;
13282
13283     BXE_CORE_LOCK(sc);
13284     bxe_init_locked(sc);
13285     BXE_CORE_UNLOCK(sc);
13286 }
13287
13288 static int
13289 bxe_init_ifnet(struct bxe_softc *sc)
13290 {
13291     struct ifnet *ifp;
13292
13293     /* ifconfig entrypoint for media type/status reporting */
13294     ifmedia_init(&sc->ifmedia, IFM_IMASK,
13295                  bxe_ifmedia_update,
13296                  bxe_ifmedia_status);
13297
13298     /* set the default interface values */
13299     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_FDX | sc->media), 0, NULL);
13300     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_AUTO), 0, NULL);
13301     ifmedia_set(&sc->ifmedia, (IFM_ETHER | IFM_AUTO));
13302
13303     sc->ifmedia.ifm_media = sc->ifmedia.ifm_cur->ifm_media; /* XXX ? */
13304
13305     /* allocate the ifnet structure */
13306     if ((ifp = if_alloc(IFT_ETHER)) == NULL) {
13307         BLOGE(sc, "Interface allocation failed!\n");
13308         return (ENXIO);
13309     }
13310
13311     ifp->if_softc = sc;
13312     if_initname(ifp, device_get_name(sc->dev), device_get_unit(sc->dev));
13313     ifp->if_flags = (IFF_BROADCAST | IFF_SIMPLEX | IFF_MULTICAST);
13314     ifp->if_ioctl = bxe_ioctl;
13315     ifp->if_start = bxe_tx_start;
13316 #if __FreeBSD_version >= 800000
13317     ifp->if_transmit = bxe_tx_mq_start;
13318     ifp->if_qflush = bxe_mq_flush;
13319 #endif
13320 #ifdef FreeBSD8_0
13321     ifp->if_timer = 0;
13322 #endif
13323     ifp->if_init = bxe_init;
13324     ifp->if_mtu = sc->mtu;
13325     ifp->if_hwassist = (CSUM_IP       |
13326                         CSUM_TCP      |
13327                         CSUM_UDP      |
13328                         CSUM_TSO      |
13329                         CSUM_TCP_IPV6 |
13330                         CSUM_UDP_IPV6);
13331     ifp->if_capabilities =
13332 #if __FreeBSD_version < 700000
13333         (IFCAP_VLAN_MTU       |
13334          IFCAP_VLAN_HWTAGGING |
13335          IFCAP_HWCSUM         |
13336          IFCAP_JUMBO_MTU      |
13337          IFCAP_LRO);
13338 #else
13339         (IFCAP_VLAN_MTU       |
13340          IFCAP_VLAN_HWTAGGING |
13341          IFCAP_VLAN_HWTSO     |
13342          IFCAP_VLAN_HWFILTER  |
13343          IFCAP_VLAN_HWCSUM    |
13344          IFCAP_HWCSUM         |
13345          IFCAP_JUMBO_MTU      |
13346          IFCAP_LRO            |
13347          IFCAP_TSO4           |
13348          IFCAP_TSO6           |
13349          IFCAP_WOL_MAGIC);
13350 #endif
13351     ifp->if_capenable = ifp->if_capabilities;
13352     ifp->if_capenable &= ~IFCAP_WOL_MAGIC; /* XXX not yet... */
13353 #if __FreeBSD_version < 1000025
13354     ifp->if_baudrate = 1000000000;
13355 #else
13356     if_initbaudrate(ifp, IF_Gbps(10));
13357 #endif
13358     ifp->if_snd.ifq_drv_maxlen = sc->tx_ring_size;
13359
13360     IFQ_SET_MAXLEN(&ifp->if_snd, ifp->if_snd.ifq_drv_maxlen);
13361     IFQ_SET_READY(&ifp->if_snd);
13362
13363     sc->ifnet = ifp;
13364
13365     /* attach to the Ethernet interface list */
13366     ether_ifattach(ifp, sc->link_params.mac_addr);
13367
13368     return (0);
13369 }
13370
13371 static void
13372 bxe_deallocate_bars(struct bxe_softc *sc)
13373 {
13374     int i;
13375
13376     for (i = 0; i < MAX_BARS; i++) {
13377         if (sc->bar[i].resource != NULL) {
13378             bus_release_resource(sc->dev,
13379                                  SYS_RES_MEMORY,
13380                                  sc->bar[i].rid,
13381                                  sc->bar[i].resource);
13382             BLOGD(sc, DBG_LOAD, "Released PCI BAR%d [%02x] memory\n",
13383                   i, PCIR_BAR(i));
13384         }
13385     }
13386 }
13387
13388 static int
13389 bxe_allocate_bars(struct bxe_softc *sc)
13390 {
13391     u_int flags;
13392     int i;
13393
13394     memset(sc->bar, 0, sizeof(sc->bar));
13395
13396     for (i = 0; i < MAX_BARS; i++) {
13397
13398         /* memory resources reside at BARs 0, 2, 4 */
13399         /* Run `pciconf -lb` to see mappings */
13400         if ((i != 0) && (i != 2) && (i != 4)) {
13401             continue;
13402         }
13403
13404         sc->bar[i].rid = PCIR_BAR(i);
13405
13406         flags = RF_ACTIVE;
13407         if (i == 0) {
13408             flags |= RF_SHAREABLE;
13409         }
13410
13411         if ((sc->bar[i].resource =
13412              bus_alloc_resource_any(sc->dev,
13413                                     SYS_RES_MEMORY,
13414                                     &sc->bar[i].rid,
13415                                     flags)) == NULL) {
13416 #if 0
13417             /* BAR4 doesn't exist for E1 */
13418             BLOGE(sc, "PCI BAR%d [%02x] memory allocation failed\n",
13419                   i, PCIR_BAR(i));
13420 #endif
13421             return (0);
13422         }
13423
13424         sc->bar[i].tag    = rman_get_bustag(sc->bar[i].resource);
13425         sc->bar[i].handle = rman_get_bushandle(sc->bar[i].resource);
13426         sc->bar[i].kva    = (vm_offset_t)rman_get_virtual(sc->bar[i].resource);
13427
13428         BLOGI(sc, "PCI BAR%d [%02x] memory allocated: %p-%p (%ld) -> %p\n",
13429               i, PCIR_BAR(i),
13430               (void *)rman_get_start(sc->bar[i].resource),
13431               (void *)rman_get_end(sc->bar[i].resource),
13432               rman_get_size(sc->bar[i].resource),
13433               (void *)sc->bar[i].kva);
13434     }
13435
13436     return (0);
13437 }
13438
13439 static void
13440 bxe_get_function_num(struct bxe_softc *sc)
13441 {
13442     uint32_t val = 0;
13443
13444     /*
13445      * Read the ME register to get the function number. The ME register
13446      * holds the relative-function number and absolute-function number. The
13447      * absolute-function number appears only in E2 and above. Before that
13448      * these bits always contained zero, therefore we cannot blindly use them.
13449      */
13450
13451     val = REG_RD(sc, BAR_ME_REGISTER);
13452
13453     sc->pfunc_rel =
13454         (uint8_t)((val & ME_REG_PF_NUM) >> ME_REG_PF_NUM_SHIFT);
13455     sc->path_id =
13456         (uint8_t)((val & ME_REG_ABS_PF_NUM) >> ME_REG_ABS_PF_NUM_SHIFT) & 1;
13457
13458     if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13459         sc->pfunc_abs = ((sc->pfunc_rel << 1) | sc->path_id);
13460     } else {
13461         sc->pfunc_abs = (sc->pfunc_rel | sc->path_id);
13462     }
13463
13464     BLOGD(sc, DBG_LOAD,
13465           "Relative function %d, Absolute function %d, Path %d\n",
13466           sc->pfunc_rel, sc->pfunc_abs, sc->path_id);
13467 }
13468
13469 static uint32_t
13470 bxe_get_shmem_mf_cfg_base(struct bxe_softc *sc)
13471 {
13472     uint32_t shmem2_size;
13473     uint32_t offset;
13474     uint32_t mf_cfg_offset_value;
13475
13476     /* Non 57712 */
13477     offset = (SHMEM_RD(sc, func_mb) +
13478               (MAX_FUNC_NUM * sizeof(struct drv_func_mb)));
13479
13480     /* 57712 plus */
13481     if (sc->devinfo.shmem2_base != 0) {
13482         shmem2_size = SHMEM2_RD(sc, size);
13483         if (shmem2_size > offsetof(struct shmem2_region, mf_cfg_addr)) {
13484             mf_cfg_offset_value = SHMEM2_RD(sc, mf_cfg_addr);
13485             if (SHMEM_MF_CFG_ADDR_NONE != mf_cfg_offset_value) {
13486                 offset = mf_cfg_offset_value;
13487             }
13488         }
13489     }
13490
13491     return (offset);
13492 }
13493
13494 static uint32_t
13495 bxe_pcie_capability_read(struct bxe_softc *sc,
13496                          int    reg,
13497                          int    width)
13498 {
13499     int pcie_reg;
13500
13501     /* ensure PCIe capability is enabled */
13502     if (pci_find_cap(sc->dev, PCIY_EXPRESS, &pcie_reg) == 0) {
13503         if (pcie_reg != 0) {
13504             BLOGD(sc, DBG_LOAD, "PCIe capability at 0x%04x\n", pcie_reg);
13505             return (pci_read_config(sc->dev, (pcie_reg + reg), width));
13506         }
13507     }
13508
13509     BLOGE(sc, "PCIe capability NOT FOUND!!!\n");
13510
13511     return (0);
13512 }
13513
13514 static uint8_t
13515 bxe_is_pcie_pending(struct bxe_softc *sc)
13516 {
13517     return (bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_STA, 2) &
13518             PCIM_EXP_STA_TRANSACTION_PND);
13519 }
13520
13521 /*
13522  * Walk the PCI capabiites list for the device to find what features are
13523  * supported. These capabilites may be enabled/disabled by firmware so it's
13524  * best to walk the list rather than make assumptions.
13525  */
13526 static void
13527 bxe_probe_pci_caps(struct bxe_softc *sc)
13528 {
13529     uint16_t link_status;
13530     int reg;
13531
13532     /* check if PCI Power Management is enabled */
13533     if (pci_find_cap(sc->dev, PCIY_PMG, &reg) == 0) {
13534         if (reg != 0) {
13535             BLOGD(sc, DBG_LOAD, "Found PM capability at 0x%04x\n", reg);
13536
13537             sc->devinfo.pcie_cap_flags |= BXE_PM_CAPABLE_FLAG;
13538             sc->devinfo.pcie_pm_cap_reg = (uint16_t)reg;
13539         }
13540     }
13541
13542     link_status = bxe_pcie_capability_read(sc, PCIR_EXPRESS_LINK_STA, 2);
13543
13544     /* handle PCIe 2.0 workarounds for 57710 */
13545     if (CHIP_IS_E1(sc)) {
13546         /* workaround for 57710 errata E4_57710_27462 */
13547         sc->devinfo.pcie_link_speed =
13548             (REG_RD(sc, 0x3d04) & (1 << 24)) ? 2 : 1;
13549
13550         /* workaround for 57710 errata E4_57710_27488 */
13551         sc->devinfo.pcie_link_width =
13552             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13553         if (sc->devinfo.pcie_link_speed > 1) {
13554             sc->devinfo.pcie_link_width =
13555                 ((link_status & PCIM_LINK_STA_WIDTH) >> 4) >> 1;
13556         }
13557     } else {
13558         sc->devinfo.pcie_link_speed =
13559             (link_status & PCIM_LINK_STA_SPEED);
13560         sc->devinfo.pcie_link_width =
13561             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13562     }
13563
13564     BLOGD(sc, DBG_LOAD, "PCIe link speed=%d width=%d\n",
13565           sc->devinfo.pcie_link_speed, sc->devinfo.pcie_link_width);
13566
13567     sc->devinfo.pcie_cap_flags |= BXE_PCIE_CAPABLE_FLAG;
13568     sc->devinfo.pcie_pcie_cap_reg = (uint16_t)reg;
13569
13570     /* check if MSI capability is enabled */
13571     if (pci_find_cap(sc->dev, PCIY_MSI, &reg) == 0) {
13572         if (reg != 0) {
13573             BLOGD(sc, DBG_LOAD, "Found MSI capability at 0x%04x\n", reg);
13574
13575             sc->devinfo.pcie_cap_flags |= BXE_MSI_CAPABLE_FLAG;
13576             sc->devinfo.pcie_msi_cap_reg = (uint16_t)reg;
13577         }
13578     }
13579
13580     /* check if MSI-X capability is enabled */
13581     if (pci_find_cap(sc->dev, PCIY_MSIX, &reg) == 0) {
13582         if (reg != 0) {
13583             BLOGD(sc, DBG_LOAD, "Found MSI-X capability at 0x%04x\n", reg);
13584
13585             sc->devinfo.pcie_cap_flags |= BXE_MSIX_CAPABLE_FLAG;
13586             sc->devinfo.pcie_msix_cap_reg = (uint16_t)reg;
13587         }
13588     }
13589 }
13590
13591 static int
13592 bxe_get_shmem_mf_cfg_info_sd(struct bxe_softc *sc)
13593 {
13594     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13595     uint32_t val;
13596
13597     /* get the outer vlan if we're in switch-dependent mode */
13598
13599     val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13600     mf_info->ext_id = (uint16_t)val;
13601
13602     mf_info->multi_vnics_mode = 1;
13603
13604     if (!VALID_OVLAN(mf_info->ext_id)) {
13605         BLOGE(sc, "Invalid VLAN (%d)\n", mf_info->ext_id);
13606         return (1);
13607     }
13608
13609     /* get the capabilities */
13610     if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13611         FUNC_MF_CFG_PROTOCOL_ISCSI) {
13612         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ISCSI;
13613     } else if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13614                FUNC_MF_CFG_PROTOCOL_FCOE) {
13615         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_FCOE;
13616     } else {
13617         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ETHERNET;
13618     }
13619
13620     mf_info->vnics_per_port =
13621         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13622
13623     return (0);
13624 }
13625
13626 static uint32_t
13627 bxe_get_shmem_ext_proto_support_flags(struct bxe_softc *sc)
13628 {
13629     uint32_t retval = 0;
13630     uint32_t val;
13631
13632     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13633
13634     if (val & MACP_FUNC_CFG_FLAGS_ENABLED) {
13635         if (val & MACP_FUNC_CFG_FLAGS_ETHERNET) {
13636             retval |= MF_PROTO_SUPPORT_ETHERNET;
13637         }
13638         if (val & MACP_FUNC_CFG_FLAGS_ISCSI_OFFLOAD) {
13639             retval |= MF_PROTO_SUPPORT_ISCSI;
13640         }
13641         if (val & MACP_FUNC_CFG_FLAGS_FCOE_OFFLOAD) {
13642             retval |= MF_PROTO_SUPPORT_FCOE;
13643         }
13644     }
13645
13646     return (retval);
13647 }
13648
13649 static int
13650 bxe_get_shmem_mf_cfg_info_si(struct bxe_softc *sc)
13651 {
13652     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13653     uint32_t val;
13654
13655     /*
13656      * There is no outer vlan if we're in switch-independent mode.
13657      * If the mac is valid then assume multi-function.
13658      */
13659
13660     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13661
13662     mf_info->multi_vnics_mode = ((val & MACP_FUNC_CFG_FLAGS_MASK) != 0);
13663
13664     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13665
13666     mf_info->vnics_per_port =
13667         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13668
13669     return (0);
13670 }
13671
13672 static int
13673 bxe_get_shmem_mf_cfg_info_niv(struct bxe_softc *sc)
13674 {
13675     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13676     uint32_t e1hov_tag;
13677     uint32_t func_config;
13678     uint32_t niv_config;
13679
13680     mf_info->multi_vnics_mode = 1;
13681
13682     e1hov_tag   = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13683     func_config = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13684     niv_config  = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].afex_config);
13685
13686     mf_info->ext_id =
13687         (uint16_t)((e1hov_tag & FUNC_MF_CFG_E1HOV_TAG_MASK) >>
13688                    FUNC_MF_CFG_E1HOV_TAG_SHIFT);
13689
13690     mf_info->default_vlan =
13691         (uint16_t)((e1hov_tag & FUNC_MF_CFG_AFEX_VLAN_MASK) >>
13692                    FUNC_MF_CFG_AFEX_VLAN_SHIFT);
13693
13694     mf_info->niv_allowed_priorities =
13695         (uint8_t)((niv_config & FUNC_MF_CFG_AFEX_COS_FILTER_MASK) >>
13696                   FUNC_MF_CFG_AFEX_COS_FILTER_SHIFT);
13697
13698     mf_info->niv_default_cos =
13699         (uint8_t)((func_config & FUNC_MF_CFG_TRANSMIT_PRIORITY_MASK) >>
13700                   FUNC_MF_CFG_TRANSMIT_PRIORITY_SHIFT);
13701
13702     mf_info->afex_vlan_mode =
13703         ((niv_config & FUNC_MF_CFG_AFEX_VLAN_MODE_MASK) >>
13704          FUNC_MF_CFG_AFEX_VLAN_MODE_SHIFT);
13705
13706     mf_info->niv_mba_enabled =
13707         ((niv_config & FUNC_MF_CFG_AFEX_MBA_ENABLED_MASK) >>
13708          FUNC_MF_CFG_AFEX_MBA_ENABLED_SHIFT);
13709
13710     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13711
13712     mf_info->vnics_per_port =
13713         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13714
13715     return (0);
13716 }
13717
13718 static int
13719 bxe_check_valid_mf_cfg(struct bxe_softc *sc)
13720 {
13721     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13722     uint32_t mf_cfg1;
13723     uint32_t mf_cfg2;
13724     uint32_t ovlan1;
13725     uint32_t ovlan2;
13726     uint8_t i, j;
13727
13728     BLOGD(sc, DBG_LOAD, "MF config parameters for function %d\n",
13729           SC_PORT(sc));
13730     BLOGD(sc, DBG_LOAD, "\tmf_config=0x%x\n",
13731           mf_info->mf_config[SC_VN(sc)]);
13732     BLOGD(sc, DBG_LOAD, "\tmulti_vnics_mode=%d\n",
13733           mf_info->multi_vnics_mode);
13734     BLOGD(sc, DBG_LOAD, "\tvnics_per_port=%d\n",
13735           mf_info->vnics_per_port);
13736     BLOGD(sc, DBG_LOAD, "\tovlan/vifid=%d\n",
13737           mf_info->ext_id);
13738     BLOGD(sc, DBG_LOAD, "\tmin_bw=%d/%d/%d/%d\n",
13739           mf_info->min_bw[0], mf_info->min_bw[1],
13740           mf_info->min_bw[2], mf_info->min_bw[3]);
13741     BLOGD(sc, DBG_LOAD, "\tmax_bw=%d/%d/%d/%d\n",
13742           mf_info->max_bw[0], mf_info->max_bw[1],
13743           mf_info->max_bw[2], mf_info->max_bw[3]);
13744     BLOGD(sc, DBG_LOAD, "\tmac_addr: %s\n",
13745           sc->mac_addr_str);
13746
13747     /* various MF mode sanity checks... */
13748
13749     if (mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_HIDE) {
13750         BLOGE(sc, "Enumerated function %d is marked as hidden\n",
13751               SC_PORT(sc));
13752         return (1);
13753     }
13754
13755     if ((mf_info->vnics_per_port > 1) && !mf_info->multi_vnics_mode) {
13756         BLOGE(sc, "vnics_per_port=%d multi_vnics_mode=%d\n",
13757               mf_info->vnics_per_port, mf_info->multi_vnics_mode);
13758         return (1);
13759     }
13760
13761     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13762         /* vnic id > 0 must have valid ovlan in switch-dependent mode */
13763         if ((SC_VN(sc) > 0) && !VALID_OVLAN(OVLAN(sc))) {
13764             BLOGE(sc, "mf_mode=SD vnic_id=%d ovlan=%d\n",
13765                   SC_VN(sc), OVLAN(sc));
13766             return (1);
13767         }
13768
13769         if (!VALID_OVLAN(OVLAN(sc)) && mf_info->multi_vnics_mode) {
13770             BLOGE(sc, "mf_mode=SD multi_vnics_mode=%d ovlan=%d\n",
13771                   mf_info->multi_vnics_mode, OVLAN(sc));
13772             return (1);
13773         }
13774
13775         /*
13776          * Verify all functions are either MF or SF mode. If MF, make sure
13777          * sure that all non-hidden functions have a valid ovlan. If SF,
13778          * make sure that all non-hidden functions have an invalid ovlan.
13779          */
13780         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13781             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13782             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13783             if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13784                 (((mf_info->multi_vnics_mode) && !VALID_OVLAN(ovlan1)) ||
13785                  ((!mf_info->multi_vnics_mode) && VALID_OVLAN(ovlan1)))) {
13786                 BLOGE(sc, "mf_mode=SD function %d MF config "
13787                           "mismatch, multi_vnics_mode=%d ovlan=%d\n",
13788                       i, mf_info->multi_vnics_mode, ovlan1);
13789                 return (1);
13790             }
13791         }
13792
13793         /* Verify all funcs on the same port each have a different ovlan. */
13794         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13795             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13796             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13797             /* iterate from the next function on the port to the max func */
13798             for (j = i + 2; j < MAX_FUNC_NUM; j += 2) {
13799                 mf_cfg2 = MFCFG_RD(sc, func_mf_config[j].config);
13800                 ovlan2  = MFCFG_RD(sc, func_mf_config[j].e1hov_tag);
13801                 if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13802                     VALID_OVLAN(ovlan1) &&
13803                     !(mf_cfg2 & FUNC_MF_CFG_FUNC_HIDE) &&
13804                     VALID_OVLAN(ovlan2) &&
13805                     (ovlan1 == ovlan2)) {
13806                     BLOGE(sc, "mf_mode=SD functions %d and %d "
13807                               "have the same ovlan (%d)\n",
13808                           i, j, ovlan1);
13809                     return (1);
13810                 }
13811             }
13812         }
13813     } /* MULTI_FUNCTION_SD */
13814
13815     return (0);
13816 }
13817
13818 static int
13819 bxe_get_mf_cfg_info(struct bxe_softc *sc)
13820 {
13821     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13822     uint32_t val, mac_upper;
13823     uint8_t i, vnic;
13824
13825     /* initialize mf_info defaults */
13826     mf_info->vnics_per_port   = 1;
13827     mf_info->multi_vnics_mode = FALSE;
13828     mf_info->path_has_ovlan   = FALSE;
13829     mf_info->mf_mode          = SINGLE_FUNCTION;
13830
13831     if (!CHIP_IS_MF_CAP(sc)) {
13832         return (0);
13833     }
13834
13835     if (sc->devinfo.mf_cfg_base == SHMEM_MF_CFG_ADDR_NONE) {
13836         BLOGE(sc, "Invalid mf_cfg_base!\n");
13837         return (1);
13838     }
13839
13840     /* get the MF mode (switch dependent / independent / single-function) */
13841
13842     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
13843
13844     switch (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK)
13845     {
13846     case SHARED_FEAT_CFG_FORCE_SF_MODE_SWITCH_INDEPT:
13847
13848         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13849
13850         /* check for legal upper mac bytes */
13851         if (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT) {
13852             mf_info->mf_mode = MULTI_FUNCTION_SI;
13853         } else {
13854             BLOGE(sc, "Invalid config for Switch Independent mode\n");
13855         }
13856
13857         break;
13858
13859     case SHARED_FEAT_CFG_FORCE_SF_MODE_MF_ALLOWED:
13860     case SHARED_FEAT_CFG_FORCE_SF_MODE_SPIO4:
13861
13862         /* get outer vlan configuration */
13863         val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13864
13865         if ((val & FUNC_MF_CFG_E1HOV_TAG_MASK) !=
13866             FUNC_MF_CFG_E1HOV_TAG_DEFAULT) {
13867             mf_info->mf_mode = MULTI_FUNCTION_SD;
13868         } else {
13869             BLOGE(sc, "Invalid config for Switch Dependent mode\n");
13870         }
13871
13872         break;
13873
13874     case SHARED_FEAT_CFG_FORCE_SF_MODE_FORCED_SF:
13875
13876         /* not in MF mode, vnics_per_port=1 and multi_vnics_mode=FALSE */
13877         return (0);
13878
13879     case SHARED_FEAT_CFG_FORCE_SF_MODE_AFEX_MODE:
13880
13881         /*
13882          * Mark MF mode as NIV if MCP version includes NPAR-SD support
13883          * and the MAC address is valid.
13884          */
13885         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13886
13887         if ((SHMEM2_HAS(sc, afex_driver_support)) &&
13888             (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT)) {
13889             mf_info->mf_mode = MULTI_FUNCTION_AFEX;
13890         } else {
13891             BLOGE(sc, "Invalid config for AFEX mode\n");
13892         }
13893
13894         break;
13895
13896     default:
13897
13898         BLOGE(sc, "Unknown MF mode (0x%08x)\n",
13899               (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK));
13900
13901         return (1);
13902     }
13903
13904     /* set path mf_mode (which could be different than function mf_mode) */
13905     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13906         mf_info->path_has_ovlan = TRUE;
13907     } else if (mf_info->mf_mode == SINGLE_FUNCTION) {
13908         /*
13909          * Decide on path multi vnics mode. If we're not in MF mode and in
13910          * 4-port mode, this is good enough to check vnic-0 of the other port
13911          * on the same path
13912          */
13913         if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13914             uint8_t other_port = !(PORT_ID(sc) & 1);
13915             uint8_t abs_func_other_port = (SC_PATH(sc) + (2 * other_port));
13916
13917             val = MFCFG_RD(sc, func_mf_config[abs_func_other_port].e1hov_tag);
13918
13919             mf_info->path_has_ovlan = VALID_OVLAN((uint16_t)val) ? 1 : 0;
13920         }
13921     }
13922
13923     if (mf_info->mf_mode == SINGLE_FUNCTION) {
13924         /* invalid MF config */
13925         if (SC_VN(sc) >= 1) {
13926             BLOGE(sc, "VNIC ID >= 1 in SF mode\n");
13927             return (1);
13928         }
13929
13930         return (0);
13931     }
13932
13933     /* get the MF configuration */
13934     mf_info->mf_config[SC_VN(sc)] =
13935         MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13936
13937     switch(mf_info->mf_mode)
13938     {
13939     case MULTI_FUNCTION_SD:
13940
13941         bxe_get_shmem_mf_cfg_info_sd(sc);
13942         break;
13943
13944     case MULTI_FUNCTION_SI:
13945
13946         bxe_get_shmem_mf_cfg_info_si(sc);
13947         break;
13948
13949     case MULTI_FUNCTION_AFEX:
13950
13951         bxe_get_shmem_mf_cfg_info_niv(sc);
13952         break;
13953
13954     default:
13955
13956         BLOGE(sc, "Get MF config failed (mf_mode=0x%08x)\n",
13957               mf_info->mf_mode);
13958         return (1);
13959     }
13960
13961     /* get the congestion management parameters */
13962
13963     vnic = 0;
13964     FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13965         /* get min/max bw */
13966         val = MFCFG_RD(sc, func_mf_config[i].config);
13967         mf_info->min_bw[vnic] =
13968             ((val & FUNC_MF_CFG_MIN_BW_MASK) >> FUNC_MF_CFG_MIN_BW_SHIFT);
13969         mf_info->max_bw[vnic] =
13970             ((val & FUNC_MF_CFG_MAX_BW_MASK) >> FUNC_MF_CFG_MAX_BW_SHIFT);
13971         vnic++;
13972     }
13973
13974     return (bxe_check_valid_mf_cfg(sc));
13975 }
13976
13977 static int
13978 bxe_get_shmem_info(struct bxe_softc *sc)
13979 {
13980     int port;
13981     uint32_t mac_hi, mac_lo, val;
13982
13983     port = SC_PORT(sc);
13984     mac_hi = mac_lo = 0;
13985
13986     sc->link_params.sc   = sc;
13987     sc->link_params.port = port;
13988
13989     /* get the hardware config info */
13990     sc->devinfo.hw_config =
13991         SHMEM_RD(sc, dev_info.shared_hw_config.config);
13992     sc->devinfo.hw_config2 =
13993         SHMEM_RD(sc, dev_info.shared_hw_config.config2);
13994
13995     sc->link_params.hw_led_mode =
13996         ((sc->devinfo.hw_config & SHARED_HW_CFG_LED_MODE_MASK) >>
13997          SHARED_HW_CFG_LED_MODE_SHIFT);
13998
13999     /* get the port feature config */
14000     sc->port.config =
14001         SHMEM_RD(sc, dev_info.port_feature_config[port].config),
14002
14003     /* get the link params */
14004     sc->link_params.speed_cap_mask[0] =
14005         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask);
14006     sc->link_params.speed_cap_mask[1] =
14007         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask2);
14008
14009     /* get the lane config */
14010     sc->link_params.lane_config =
14011         SHMEM_RD(sc, dev_info.port_hw_config[port].lane_config);
14012
14013     /* get the link config */
14014     val = SHMEM_RD(sc, dev_info.port_feature_config[port].link_config);
14015     sc->port.link_config[ELINK_INT_PHY] = val;
14016     sc->link_params.switch_cfg = (val & PORT_FEATURE_CONNECTED_SWITCH_MASK);
14017     sc->port.link_config[ELINK_EXT_PHY1] =
14018         SHMEM_RD(sc, dev_info.port_feature_config[port].link_config2);
14019
14020     /* get the override preemphasis flag and enable it or turn it off */
14021     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
14022     if (val & SHARED_FEAT_CFG_OVERRIDE_PREEMPHASIS_CFG_ENABLED) {
14023         sc->link_params.feature_config_flags |=
14024             ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14025     } else {
14026         sc->link_params.feature_config_flags &=
14027             ~ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14028     }
14029
14030     /* get the initial value of the link params */
14031     sc->link_params.multi_phy_config =
14032         SHMEM_RD(sc, dev_info.port_hw_config[port].multi_phy_config);
14033
14034     /* get external phy info */
14035     sc->port.ext_phy_config =
14036         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
14037
14038     /* get the multifunction configuration */
14039     bxe_get_mf_cfg_info(sc);
14040
14041     /* get the mac address */
14042     if (IS_MF(sc)) {
14043         mac_hi = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
14044         mac_lo = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_lower);
14045     } else {
14046         mac_hi = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_upper);
14047         mac_lo = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_lower);
14048     }
14049
14050     if ((mac_lo == 0) && (mac_hi == 0)) {
14051         *sc->mac_addr_str = 0;
14052         BLOGE(sc, "No Ethernet address programmed!\n");
14053     } else {
14054         sc->link_params.mac_addr[0] = (uint8_t)(mac_hi >> 8);
14055         sc->link_params.mac_addr[1] = (uint8_t)(mac_hi);
14056         sc->link_params.mac_addr[2] = (uint8_t)(mac_lo >> 24);
14057         sc->link_params.mac_addr[3] = (uint8_t)(mac_lo >> 16);
14058         sc->link_params.mac_addr[4] = (uint8_t)(mac_lo >> 8);
14059         sc->link_params.mac_addr[5] = (uint8_t)(mac_lo);
14060         snprintf(sc->mac_addr_str, sizeof(sc->mac_addr_str),
14061                  "%02x:%02x:%02x:%02x:%02x:%02x",
14062                  sc->link_params.mac_addr[0], sc->link_params.mac_addr[1],
14063                  sc->link_params.mac_addr[2], sc->link_params.mac_addr[3],
14064                  sc->link_params.mac_addr[4], sc->link_params.mac_addr[5]);
14065         BLOGD(sc, DBG_LOAD, "Ethernet address: %s\n", sc->mac_addr_str);
14066     }
14067
14068 #if 0
14069     if (!IS_MF(sc) &&
14070         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14071          PORT_FEAT_CFG_STORAGE_PERSONALITY_FCOE)) {
14072         sc->flags |= BXE_NO_ISCSI;
14073     }
14074     if (!IS_MF(sc) &&
14075         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14076          PORT_FEAT_CFG_STORAGE_PERSONALITY_ISCSI)) {
14077         sc->flags |= BXE_NO_FCOE_FLAG;
14078     }
14079 #endif
14080
14081     return (0);
14082 }
14083
14084 static void
14085 bxe_get_tunable_params(struct bxe_softc *sc)
14086 {
14087     /* sanity checks */
14088
14089     if ((bxe_interrupt_mode != INTR_MODE_INTX) &&
14090         (bxe_interrupt_mode != INTR_MODE_MSI)  &&
14091         (bxe_interrupt_mode != INTR_MODE_MSIX)) {
14092         BLOGW(sc, "invalid interrupt_mode value (%d)\n", bxe_interrupt_mode);
14093         bxe_interrupt_mode = INTR_MODE_MSIX;
14094     }
14095
14096     if ((bxe_queue_count < 0) || (bxe_queue_count > MAX_RSS_CHAINS)) {
14097         BLOGW(sc, "invalid queue_count value (%d)\n", bxe_queue_count);
14098         bxe_queue_count = 0;
14099     }
14100
14101     if ((bxe_max_rx_bufs < 1) || (bxe_max_rx_bufs > RX_BD_USABLE)) {
14102         if (bxe_max_rx_bufs == 0) {
14103             bxe_max_rx_bufs = RX_BD_USABLE;
14104         } else {
14105             BLOGW(sc, "invalid max_rx_bufs (%d)\n", bxe_max_rx_bufs);
14106             bxe_max_rx_bufs = 2048;
14107         }
14108     }
14109
14110     if ((bxe_hc_rx_ticks < 1) || (bxe_hc_rx_ticks > 100)) {
14111         BLOGW(sc, "invalid hc_rx_ticks (%d)\n", bxe_hc_rx_ticks);
14112         bxe_hc_rx_ticks = 25;
14113     }
14114
14115     if ((bxe_hc_tx_ticks < 1) || (bxe_hc_tx_ticks > 100)) {
14116         BLOGW(sc, "invalid hc_tx_ticks (%d)\n", bxe_hc_tx_ticks);
14117         bxe_hc_tx_ticks = 50;
14118     }
14119
14120     if (bxe_max_aggregation_size == 0) {
14121         bxe_max_aggregation_size = TPA_AGG_SIZE;
14122     }
14123
14124     if (bxe_max_aggregation_size > 0xffff) {
14125         BLOGW(sc, "invalid max_aggregation_size (%d)\n",
14126               bxe_max_aggregation_size);
14127         bxe_max_aggregation_size = TPA_AGG_SIZE;
14128     }
14129
14130     if ((bxe_mrrs < -1) || (bxe_mrrs > 3)) {
14131         BLOGW(sc, "invalid mrrs (%d)\n", bxe_mrrs);
14132         bxe_mrrs = -1;
14133     }
14134
14135     if ((bxe_autogreeen < 0) || (bxe_autogreeen > 2)) {
14136         BLOGW(sc, "invalid autogreeen (%d)\n", bxe_autogreeen);
14137         bxe_autogreeen = 0;
14138     }
14139
14140     if ((bxe_udp_rss < 0) || (bxe_udp_rss > 1)) {
14141         BLOGW(sc, "invalid udp_rss (%d)\n", bxe_udp_rss);
14142         bxe_udp_rss = 0;
14143     }
14144
14145     /* pull in user settings */
14146
14147     sc->interrupt_mode       = bxe_interrupt_mode;
14148     sc->max_rx_bufs          = bxe_max_rx_bufs;
14149     sc->hc_rx_ticks          = bxe_hc_rx_ticks;
14150     sc->hc_tx_ticks          = bxe_hc_tx_ticks;
14151     sc->max_aggregation_size = bxe_max_aggregation_size;
14152     sc->mrrs                 = bxe_mrrs;
14153     sc->autogreeen           = bxe_autogreeen;
14154     sc->udp_rss              = bxe_udp_rss;
14155
14156     if (bxe_interrupt_mode == INTR_MODE_INTX) {
14157         sc->num_queues = 1;
14158     } else { /* INTR_MODE_MSI or INTR_MODE_MSIX */
14159         sc->num_queues =
14160             min((bxe_queue_count ? bxe_queue_count : mp_ncpus),
14161                 MAX_RSS_CHAINS);
14162         if (sc->num_queues > mp_ncpus) {
14163             sc->num_queues = mp_ncpus;
14164         }
14165     }
14166
14167     BLOGD(sc, DBG_LOAD,
14168           "User Config: "
14169           "debug=0x%lx "
14170           "interrupt_mode=%d "
14171           "queue_count=%d "
14172           "hc_rx_ticks=%d "
14173           "hc_tx_ticks=%d "
14174           "rx_budget=%d "
14175           "max_aggregation_size=%d "
14176           "mrrs=%d "
14177           "autogreeen=%d "
14178           "udp_rss=%d\n",
14179           bxe_debug,
14180           sc->interrupt_mode,
14181           sc->num_queues,
14182           sc->hc_rx_ticks,
14183           sc->hc_tx_ticks,
14184           bxe_rx_budget,
14185           sc->max_aggregation_size,
14186           sc->mrrs,
14187           sc->autogreeen,
14188           sc->udp_rss);
14189 }
14190
14191 static void
14192 bxe_media_detect(struct bxe_softc *sc)
14193 {
14194     uint32_t phy_idx = bxe_get_cur_phy_idx(sc);
14195     switch (sc->link_params.phy[phy_idx].media_type) {
14196     case ELINK_ETH_PHY_SFPP_10G_FIBER:
14197     case ELINK_ETH_PHY_XFP_FIBER:
14198         BLOGI(sc, "Found 10Gb Fiber media.\n");
14199         sc->media = IFM_10G_SR;
14200         break;
14201     case ELINK_ETH_PHY_SFP_1G_FIBER:
14202         BLOGI(sc, "Found 1Gb Fiber media.\n");
14203         sc->media = IFM_1000_SX;
14204         break;
14205     case ELINK_ETH_PHY_KR:
14206     case ELINK_ETH_PHY_CX4:
14207         BLOGI(sc, "Found 10GBase-CX4 media.\n");
14208         sc->media = IFM_10G_CX4;
14209         break;
14210     case ELINK_ETH_PHY_DA_TWINAX:
14211         BLOGI(sc, "Found 10Gb Twinax media.\n");
14212         sc->media = IFM_10G_TWINAX;
14213         break;
14214     case ELINK_ETH_PHY_BASE_T:
14215         if (sc->link_params.speed_cap_mask[0] &
14216             PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
14217             BLOGI(sc, "Found 10GBase-T media.\n");
14218             sc->media = IFM_10G_T;
14219         } else {
14220             BLOGI(sc, "Found 1000Base-T media.\n");
14221             sc->media = IFM_1000_T;
14222         }
14223         break;
14224     case ELINK_ETH_PHY_NOT_PRESENT:
14225         BLOGI(sc, "Media not present.\n");
14226         sc->media = 0;
14227         break;
14228     case ELINK_ETH_PHY_UNSPECIFIED:
14229     default:
14230         BLOGI(sc, "Unknown media!\n");
14231         sc->media = 0;
14232         break;
14233     }
14234 }
14235
14236 #define GET_FIELD(value, fname)                     \
14237     (((value) & (fname##_MASK)) >> (fname##_SHIFT))
14238 #define IGU_FID(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_FID)
14239 #define IGU_VEC(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_VECTOR)
14240
14241 static int
14242 bxe_get_igu_cam_info(struct bxe_softc *sc)
14243 {
14244     int pfid = SC_FUNC(sc);
14245     int igu_sb_id;
14246     uint32_t val;
14247     uint8_t fid, igu_sb_cnt = 0;
14248
14249     sc->igu_base_sb = 0xff;
14250
14251     if (CHIP_INT_MODE_IS_BC(sc)) {
14252         int vn = SC_VN(sc);
14253         igu_sb_cnt = sc->igu_sb_cnt;
14254         sc->igu_base_sb = ((CHIP_IS_MODE_4_PORT(sc) ? pfid : vn) *
14255                            FP_SB_MAX_E1x);
14256         sc->igu_dsb_id = (E1HVN_MAX * FP_SB_MAX_E1x +
14257                           (CHIP_IS_MODE_4_PORT(sc) ? pfid : vn));
14258         return (0);
14259     }
14260
14261     /* IGU in normal mode - read CAM */
14262     for (igu_sb_id = 0;
14263          igu_sb_id < IGU_REG_MAPPING_MEMORY_SIZE;
14264          igu_sb_id++) {
14265         val = REG_RD(sc, IGU_REG_MAPPING_MEMORY + igu_sb_id * 4);
14266         if (!(val & IGU_REG_MAPPING_MEMORY_VALID)) {
14267             continue;
14268         }
14269         fid = IGU_FID(val);
14270         if ((fid & IGU_FID_ENCODE_IS_PF)) {
14271             if ((fid & IGU_FID_PF_NUM_MASK) != pfid) {
14272                 continue;
14273             }
14274             if (IGU_VEC(val) == 0) {
14275                 /* default status block */
14276                 sc->igu_dsb_id = igu_sb_id;
14277             } else {
14278                 if (sc->igu_base_sb == 0xff) {
14279                     sc->igu_base_sb = igu_sb_id;
14280                 }
14281                 igu_sb_cnt++;
14282             }
14283         }
14284     }
14285
14286     /*
14287      * Due to new PF resource allocation by MFW T7.4 and above, it's optional
14288      * that number of CAM entries will not be equal to the value advertised in
14289      * PCI. Driver should use the minimal value of both as the actual status
14290      * block count
14291      */
14292     sc->igu_sb_cnt = min(sc->igu_sb_cnt, igu_sb_cnt);
14293
14294     if (igu_sb_cnt == 0) {
14295         BLOGE(sc, "CAM configuration error\n");
14296         return (-1);
14297     }
14298
14299     return (0);
14300 }
14301
14302 /*
14303  * Gather various information from the device config space, the device itself,
14304  * shmem, and the user input.
14305  */
14306 static int
14307 bxe_get_device_info(struct bxe_softc *sc)
14308 {
14309     uint32_t val;
14310     int rc;
14311
14312     /* Get the data for the device */
14313     sc->devinfo.vendor_id    = pci_get_vendor(sc->dev);
14314     sc->devinfo.device_id    = pci_get_device(sc->dev);
14315     sc->devinfo.subvendor_id = pci_get_subvendor(sc->dev);
14316     sc->devinfo.subdevice_id = pci_get_subdevice(sc->dev);
14317
14318     /* get the chip revision (chip metal comes from pci config space) */
14319     sc->devinfo.chip_id     =
14320     sc->link_params.chip_id =
14321         (((REG_RD(sc, MISC_REG_CHIP_NUM)                   & 0xffff) << 16) |
14322          ((REG_RD(sc, MISC_REG_CHIP_REV)                   & 0xf)    << 12) |
14323          (((REG_RD(sc, PCICFG_OFFSET + PCI_ID_VAL3) >> 24) & 0xf)    << 4)  |
14324          ((REG_RD(sc, MISC_REG_BOND_ID)                    & 0xf)    << 0));
14325
14326     /* force 57811 according to MISC register */
14327     if (REG_RD(sc, MISC_REG_CHIP_TYPE) & MISC_REG_CHIP_TYPE_57811_MASK) {
14328         if (CHIP_IS_57810(sc)) {
14329             sc->devinfo.chip_id = ((CHIP_NUM_57811 << 16) |
14330                                    (sc->devinfo.chip_id & 0x0000ffff));
14331         } else if (CHIP_IS_57810_MF(sc)) {
14332             sc->devinfo.chip_id = ((CHIP_NUM_57811_MF << 16) |
14333                                    (sc->devinfo.chip_id & 0x0000ffff));
14334         }
14335         sc->devinfo.chip_id |= 0x1;
14336     }
14337
14338     BLOGD(sc, DBG_LOAD,
14339           "chip_id=0x%08x (num=0x%04x rev=0x%01x metal=0x%02x bond=0x%01x)\n",
14340           sc->devinfo.chip_id,
14341           ((sc->devinfo.chip_id >> 16) & 0xffff),
14342           ((sc->devinfo.chip_id >> 12) & 0xf),
14343           ((sc->devinfo.chip_id >>  4) & 0xff),
14344           ((sc->devinfo.chip_id >>  0) & 0xf));
14345
14346     val = (REG_RD(sc, 0x2874) & 0x55);
14347     if ((sc->devinfo.chip_id & 0x1) ||
14348         (CHIP_IS_E1(sc) && val) ||
14349         (CHIP_IS_E1H(sc) && (val == 0x55))) {
14350         sc->flags |= BXE_ONE_PORT_FLAG;
14351         BLOGD(sc, DBG_LOAD, "single port device\n");
14352     }
14353
14354     /* set the doorbell size */
14355     sc->doorbell_size = (1 << BXE_DB_SHIFT);
14356
14357     /* determine whether the device is in 2 port or 4 port mode */
14358     sc->devinfo.chip_port_mode = CHIP_PORT_MODE_NONE; /* E1 & E1h*/
14359     if (CHIP_IS_E2E3(sc)) {
14360         /*
14361          * Read port4mode_en_ovwr[0]:
14362          *   If 1, four port mode is in port4mode_en_ovwr[1].
14363          *   If 0, four port mode is in port4mode_en[0].
14364          */
14365         val = REG_RD(sc, MISC_REG_PORT4MODE_EN_OVWR);
14366         if (val & 1) {
14367             val = ((val >> 1) & 1);
14368         } else {
14369             val = REG_RD(sc, MISC_REG_PORT4MODE_EN);
14370         }
14371
14372         sc->devinfo.chip_port_mode =
14373             (val) ? CHIP_4_PORT_MODE : CHIP_2_PORT_MODE;
14374
14375         BLOGD(sc, DBG_LOAD, "Port mode = %s\n", (val) ? "4" : "2");
14376     }
14377
14378     /* get the function and path info for the device */
14379     bxe_get_function_num(sc);
14380
14381     /* get the shared memory base address */
14382     sc->devinfo.shmem_base     =
14383     sc->link_params.shmem_base =
14384         REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
14385     sc->devinfo.shmem2_base =
14386         REG_RD(sc, (SC_PATH(sc) ? MISC_REG_GENERIC_CR_1 :
14387                                   MISC_REG_GENERIC_CR_0));
14388
14389     BLOGD(sc, DBG_LOAD, "shmem_base=0x%08x, shmem2_base=0x%08x\n",
14390           sc->devinfo.shmem_base, sc->devinfo.shmem2_base);
14391
14392     if (!sc->devinfo.shmem_base) {
14393         /* this should ONLY prevent upcoming shmem reads */
14394         BLOGI(sc, "MCP not active\n");
14395         sc->flags |= BXE_NO_MCP_FLAG;
14396         return (0);
14397     }
14398
14399     /* make sure the shared memory contents are valid */
14400     val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
14401     if ((val & (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) !=
14402         (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) {
14403         BLOGE(sc, "Invalid SHMEM validity signature: 0x%08x\n", val);
14404         return (0);
14405     }
14406     BLOGD(sc, DBG_LOAD, "Valid SHMEM validity signature: 0x%08x\n", val);
14407
14408     /* get the bootcode version */
14409     sc->devinfo.bc_ver = SHMEM_RD(sc, dev_info.bc_rev);
14410     snprintf(sc->devinfo.bc_ver_str,
14411              sizeof(sc->devinfo.bc_ver_str),
14412              "%d.%d.%d",
14413              ((sc->devinfo.bc_ver >> 24) & 0xff),
14414              ((sc->devinfo.bc_ver >> 16) & 0xff),
14415              ((sc->devinfo.bc_ver >>  8) & 0xff));
14416     BLOGD(sc, DBG_LOAD, "Bootcode version: %s\n", sc->devinfo.bc_ver_str);
14417
14418     /* get the bootcode shmem address */
14419     sc->devinfo.mf_cfg_base = bxe_get_shmem_mf_cfg_base(sc);
14420     BLOGD(sc, DBG_LOAD, "mf_cfg_base=0x08%x \n", sc->devinfo.mf_cfg_base);
14421
14422     /* clean indirect addresses as they're not used */
14423     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
14424     if (IS_PF(sc)) {
14425         REG_WR(sc, PXP2_REG_PGL_ADDR_88_F0, 0);
14426         REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F0, 0);
14427         REG_WR(sc, PXP2_REG_PGL_ADDR_90_F0, 0);
14428         REG_WR(sc, PXP2_REG_PGL_ADDR_94_F0, 0);
14429         if (CHIP_IS_E1x(sc)) {
14430             REG_WR(sc, PXP2_REG_PGL_ADDR_88_F1, 0);
14431             REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F1, 0);
14432             REG_WR(sc, PXP2_REG_PGL_ADDR_90_F1, 0);
14433             REG_WR(sc, PXP2_REG_PGL_ADDR_94_F1, 0);
14434         }
14435
14436         /*
14437          * Enable internal target-read (in case we are probed after PF
14438          * FLR). Must be done prior to any BAR read access. Only for
14439          * 57712 and up
14440          */
14441         if (!CHIP_IS_E1x(sc)) {
14442             REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
14443         }
14444     }
14445
14446     /* get the nvram size */
14447     val = REG_RD(sc, MCP_REG_MCPR_NVM_CFG4);
14448     sc->devinfo.flash_size =
14449         (NVRAM_1MB_SIZE << (val & MCPR_NVM_CFG4_FLASH_SIZE));
14450     BLOGD(sc, DBG_LOAD, "nvram flash size: %d\n", sc->devinfo.flash_size);
14451
14452     /* get PCI capabilites */
14453     bxe_probe_pci_caps(sc);
14454
14455     bxe_set_power_state(sc, PCI_PM_D0);
14456
14457     /* get various configuration parameters from shmem */
14458     bxe_get_shmem_info(sc);
14459
14460     if (sc->devinfo.pcie_msix_cap_reg != 0) {
14461         val = pci_read_config(sc->dev,
14462                               (sc->devinfo.pcie_msix_cap_reg +
14463                                PCIR_MSIX_CTRL),
14464                               2);
14465         sc->igu_sb_cnt = (val & PCIM_MSIXCTRL_TABLE_SIZE);
14466     } else {
14467         sc->igu_sb_cnt = 1;
14468     }
14469
14470     sc->igu_base_addr = BAR_IGU_INTMEM;
14471
14472     /* initialize IGU parameters */
14473     if (CHIP_IS_E1x(sc)) {
14474         sc->devinfo.int_block = INT_BLOCK_HC;
14475         sc->igu_dsb_id = DEF_SB_IGU_ID;
14476         sc->igu_base_sb = 0;
14477     } else {
14478         sc->devinfo.int_block = INT_BLOCK_IGU;
14479
14480         /* do not allow device reset during IGU info preocessing */
14481         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14482
14483         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
14484
14485         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14486             int tout = 5000;
14487
14488             BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode\n");
14489
14490             val &= ~(IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN);
14491             REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION, val);
14492             REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x7f);
14493
14494             while (tout && REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14495                 tout--;
14496                 DELAY(1000);
14497             }
14498
14499             if (REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14500                 BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode failed!!!\n");
14501                 bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14502                 return (-1);
14503             }
14504         }
14505
14506         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14507             BLOGD(sc, DBG_LOAD, "IGU Backward Compatible Mode\n");
14508             sc->devinfo.int_block |= INT_BLOCK_MODE_BW_COMP;
14509         } else {
14510             BLOGD(sc, DBG_LOAD, "IGU Normal Mode\n");
14511         }
14512
14513         rc = bxe_get_igu_cam_info(sc);
14514
14515         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14516
14517         if (rc) {
14518             return (rc);
14519         }
14520     }
14521
14522     /*
14523      * Get base FW non-default (fast path) status block ID. This value is
14524      * used to initialize the fw_sb_id saved on the fp/queue structure to
14525      * determine the id used by the FW.
14526      */
14527     if (CHIP_IS_E1x(sc)) {
14528         sc->base_fw_ndsb = ((SC_PORT(sc) * FP_SB_MAX_E1x) + SC_L_ID(sc));
14529     } else {
14530         /*
14531          * 57712+ - We currently use one FW SB per IGU SB (Rx and Tx of
14532          * the same queue are indicated on the same IGU SB). So we prefer
14533          * FW and IGU SBs to be the same value.
14534          */
14535         sc->base_fw_ndsb = sc->igu_base_sb;
14536     }
14537
14538     BLOGD(sc, DBG_LOAD,
14539           "igu_dsb_id=%d igu_base_sb=%d igu_sb_cnt=%d base_fw_ndsb=%d\n",
14540           sc->igu_dsb_id, sc->igu_base_sb,
14541           sc->igu_sb_cnt, sc->base_fw_ndsb);
14542
14543     elink_phy_probe(&sc->link_params);
14544
14545     return (0);
14546 }
14547
14548 static void
14549 bxe_link_settings_supported(struct bxe_softc *sc,
14550                             uint32_t         switch_cfg)
14551 {
14552     uint32_t cfg_size = 0;
14553     uint32_t idx;
14554     uint8_t port = SC_PORT(sc);
14555
14556     /* aggregation of supported attributes of all external phys */
14557     sc->port.supported[0] = 0;
14558     sc->port.supported[1] = 0;
14559
14560     switch (sc->link_params.num_phys) {
14561     case 1:
14562         sc->port.supported[0] = sc->link_params.phy[ELINK_INT_PHY].supported;
14563         cfg_size = 1;
14564         break;
14565     case 2:
14566         sc->port.supported[0] = sc->link_params.phy[ELINK_EXT_PHY1].supported;
14567         cfg_size = 1;
14568         break;
14569     case 3:
14570         if (sc->link_params.multi_phy_config &
14571             PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
14572             sc->port.supported[1] =
14573                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14574             sc->port.supported[0] =
14575                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14576         } else {
14577             sc->port.supported[0] =
14578                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14579             sc->port.supported[1] =
14580                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14581         }
14582         cfg_size = 2;
14583         break;
14584     }
14585
14586     if (!(sc->port.supported[0] || sc->port.supported[1])) {
14587         BLOGE(sc, "Invalid phy config in NVRAM (PHY1=0x%08x PHY2=0x%08x)\n",
14588               SHMEM_RD(sc,
14589                        dev_info.port_hw_config[port].external_phy_config),
14590               SHMEM_RD(sc,
14591                        dev_info.port_hw_config[port].external_phy_config2));
14592         return;
14593     }
14594
14595     if (CHIP_IS_E3(sc))
14596         sc->port.phy_addr = REG_RD(sc, MISC_REG_WC0_CTRL_PHY_ADDR);
14597     else {
14598         switch (switch_cfg) {
14599         case ELINK_SWITCH_CFG_1G:
14600             sc->port.phy_addr =
14601                 REG_RD(sc, NIG_REG_SERDES0_CTRL_PHY_ADDR + port*0x10);
14602             break;
14603         case ELINK_SWITCH_CFG_10G:
14604             sc->port.phy_addr =
14605                 REG_RD(sc, NIG_REG_XGXS0_CTRL_PHY_ADDR + port*0x18);
14606             break;
14607         default:
14608             BLOGE(sc, "Invalid switch config in link_config=0x%08x\n",
14609                   sc->port.link_config[0]);
14610             return;
14611         }
14612     }
14613
14614     BLOGD(sc, DBG_LOAD, "PHY addr 0x%08x\n", sc->port.phy_addr);
14615
14616     /* mask what we support according to speed_cap_mask per configuration */
14617     for (idx = 0; idx < cfg_size; idx++) {
14618         if (!(sc->link_params.speed_cap_mask[idx] &
14619               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_HALF)) {
14620             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Half;
14621         }
14622
14623         if (!(sc->link_params.speed_cap_mask[idx] &
14624               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_FULL)) {
14625             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Full;
14626         }
14627
14628         if (!(sc->link_params.speed_cap_mask[idx] &
14629               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_HALF)) {
14630             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Half;
14631         }
14632
14633         if (!(sc->link_params.speed_cap_mask[idx] &
14634               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_FULL)) {
14635             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Full;
14636         }
14637
14638         if (!(sc->link_params.speed_cap_mask[idx] &
14639               PORT_HW_CFG_SPEED_CAPABILITY_D0_1G)) {
14640             sc->port.supported[idx] &= ~ELINK_SUPPORTED_1000baseT_Full;
14641         }
14642
14643         if (!(sc->link_params.speed_cap_mask[idx] &
14644               PORT_HW_CFG_SPEED_CAPABILITY_D0_2_5G)) {
14645             sc->port.supported[idx] &= ~ELINK_SUPPORTED_2500baseX_Full;
14646         }
14647
14648         if (!(sc->link_params.speed_cap_mask[idx] &
14649               PORT_HW_CFG_SPEED_CAPABILITY_D0_10G)) {
14650             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10000baseT_Full;
14651         }
14652
14653         if (!(sc->link_params.speed_cap_mask[idx] &
14654               PORT_HW_CFG_SPEED_CAPABILITY_D0_20G)) {
14655             sc->port.supported[idx] &= ~ELINK_SUPPORTED_20000baseKR2_Full;
14656         }
14657     }
14658
14659     BLOGD(sc, DBG_LOAD, "PHY supported 0=0x%08x 1=0x%08x\n",
14660           sc->port.supported[0], sc->port.supported[1]);
14661 }
14662
14663 static void
14664 bxe_link_settings_requested(struct bxe_softc *sc)
14665 {
14666     uint32_t link_config;
14667     uint32_t idx;
14668     uint32_t cfg_size = 0;
14669
14670     sc->port.advertising[0] = 0;
14671     sc->port.advertising[1] = 0;
14672
14673     switch (sc->link_params.num_phys) {
14674     case 1:
14675     case 2:
14676         cfg_size = 1;
14677         break;
14678     case 3:
14679         cfg_size = 2;
14680         break;
14681     }
14682
14683     for (idx = 0; idx < cfg_size; idx++) {
14684         sc->link_params.req_duplex[idx] = DUPLEX_FULL;
14685         link_config = sc->port.link_config[idx];
14686
14687         switch (link_config & PORT_FEATURE_LINK_SPEED_MASK) {
14688         case PORT_FEATURE_LINK_SPEED_AUTO:
14689             if (sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg) {
14690                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14691                 sc->port.advertising[idx] |= sc->port.supported[idx];
14692                 if (sc->link_params.phy[ELINK_EXT_PHY1].type ==
14693                     PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BCM84833)
14694                     sc->port.advertising[idx] |=
14695                         (ELINK_SUPPORTED_100baseT_Half |
14696                          ELINK_SUPPORTED_100baseT_Full);
14697             } else {
14698                 /* force 10G, no AN */
14699                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14700                 sc->port.advertising[idx] |=
14701                     (ADVERTISED_10000baseT_Full | ADVERTISED_FIBRE);
14702                 continue;
14703             }
14704             break;
14705
14706         case PORT_FEATURE_LINK_SPEED_10M_FULL:
14707             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Full) {
14708                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14709                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Full |
14710                                               ADVERTISED_TP);
14711             } else {
14712                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14713                           "speed_cap_mask=0x%08x\n",
14714                       link_config, sc->link_params.speed_cap_mask[idx]);
14715                 return;
14716             }
14717             break;
14718
14719         case PORT_FEATURE_LINK_SPEED_10M_HALF:
14720             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Half) {
14721                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14722                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14723                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Half |
14724                                               ADVERTISED_TP);
14725             } else {
14726                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14727                           "speed_cap_mask=0x%08x\n",
14728                       link_config, sc->link_params.speed_cap_mask[idx]);
14729                 return;
14730             }
14731             break;
14732
14733         case PORT_FEATURE_LINK_SPEED_100M_FULL:
14734             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Full) {
14735                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14736                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Full |
14737                                               ADVERTISED_TP);
14738             } else {
14739                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14740                           "speed_cap_mask=0x%08x\n",
14741                       link_config, sc->link_params.speed_cap_mask[idx]);
14742                 return;
14743             }
14744             break;
14745
14746         case PORT_FEATURE_LINK_SPEED_100M_HALF:
14747             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Half) {
14748                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14749                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14750                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Half |
14751                                               ADVERTISED_TP);
14752             } else {
14753                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14754                           "speed_cap_mask=0x%08x\n",
14755                       link_config, sc->link_params.speed_cap_mask[idx]);
14756                 return;
14757             }
14758             break;
14759
14760         case PORT_FEATURE_LINK_SPEED_1G:
14761             if (sc->port.supported[idx] & ELINK_SUPPORTED_1000baseT_Full) {
14762                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_1000;
14763                 sc->port.advertising[idx] |= (ADVERTISED_1000baseT_Full |
14764                                               ADVERTISED_TP);
14765             } else {
14766                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14767                           "speed_cap_mask=0x%08x\n",
14768                       link_config, sc->link_params.speed_cap_mask[idx]);
14769                 return;
14770             }
14771             break;
14772
14773         case PORT_FEATURE_LINK_SPEED_2_5G:
14774             if (sc->port.supported[idx] & ELINK_SUPPORTED_2500baseX_Full) {
14775                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_2500;
14776                 sc->port.advertising[idx] |= (ADVERTISED_2500baseX_Full |
14777                                               ADVERTISED_TP);
14778             } else {
14779                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14780                           "speed_cap_mask=0x%08x\n",
14781                       link_config, sc->link_params.speed_cap_mask[idx]);
14782                 return;
14783             }
14784             break;
14785
14786         case PORT_FEATURE_LINK_SPEED_10G_CX4:
14787             if (sc->port.supported[idx] & ELINK_SUPPORTED_10000baseT_Full) {
14788                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14789                 sc->port.advertising[idx] |= (ADVERTISED_10000baseT_Full |
14790                                               ADVERTISED_FIBRE);
14791             } else {
14792                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14793                           "speed_cap_mask=0x%08x\n",
14794                       link_config, sc->link_params.speed_cap_mask[idx]);
14795                 return;
14796             }
14797             break;
14798
14799         case PORT_FEATURE_LINK_SPEED_20G:
14800             sc->link_params.req_line_speed[idx] = ELINK_SPEED_20000;
14801             break;
14802
14803         default:
14804             BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14805                       "speed_cap_mask=0x%08x\n",
14806                   link_config, sc->link_params.speed_cap_mask[idx]);
14807             sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14808             sc->port.advertising[idx] = sc->port.supported[idx];
14809             break;
14810         }
14811
14812         sc->link_params.req_flow_ctrl[idx] =
14813             (link_config & PORT_FEATURE_FLOW_CONTROL_MASK);
14814
14815         if (sc->link_params.req_flow_ctrl[idx] == ELINK_FLOW_CTRL_AUTO) {
14816             if (!(sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg)) {
14817                 sc->link_params.req_flow_ctrl[idx] = ELINK_FLOW_CTRL_NONE;
14818             } else {
14819                 bxe_set_requested_fc(sc);
14820             }
14821         }
14822
14823         BLOGD(sc, DBG_LOAD, "req_line_speed=%d req_duplex=%d "
14824                             "req_flow_ctrl=0x%x advertising=0x%x\n",
14825               sc->link_params.req_line_speed[idx],
14826               sc->link_params.req_duplex[idx],
14827               sc->link_params.req_flow_ctrl[idx],
14828               sc->port.advertising[idx]);
14829     }
14830 }
14831
14832 static void
14833 bxe_get_phy_info(struct bxe_softc *sc)
14834 {
14835     uint8_t port = SC_PORT(sc);
14836     uint32_t config = sc->port.config;
14837     uint32_t eee_mode;
14838
14839     /* shmem data already read in bxe_get_shmem_info() */
14840
14841     BLOGD(sc, DBG_LOAD, "lane_config=0x%08x speed_cap_mask0=0x%08x "
14842                         "link_config0=0x%08x\n",
14843                sc->link_params.lane_config,
14844                sc->link_params.speed_cap_mask[0],
14845                sc->port.link_config[0]);
14846
14847     bxe_link_settings_supported(sc, sc->link_params.switch_cfg);
14848     bxe_link_settings_requested(sc);
14849
14850     if (sc->autogreeen == AUTO_GREEN_FORCE_ON) {
14851         sc->link_params.feature_config_flags |=
14852             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14853     } else if (sc->autogreeen == AUTO_GREEN_FORCE_OFF) {
14854         sc->link_params.feature_config_flags &=
14855             ~ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14856     } else if (config & PORT_FEAT_CFG_AUTOGREEEN_ENABLED) {
14857         sc->link_params.feature_config_flags |=
14858             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14859     }
14860
14861     /* configure link feature according to nvram value */
14862     eee_mode =
14863         (((SHMEM_RD(sc, dev_info.port_feature_config[port].eee_power_mode)) &
14864           PORT_FEAT_CFG_EEE_POWER_MODE_MASK) >>
14865          PORT_FEAT_CFG_EEE_POWER_MODE_SHIFT);
14866     if (eee_mode != PORT_FEAT_CFG_EEE_POWER_MODE_DISABLED) {
14867         sc->link_params.eee_mode = (ELINK_EEE_MODE_ADV_LPI |
14868                                     ELINK_EEE_MODE_ENABLE_LPI |
14869                                     ELINK_EEE_MODE_OUTPUT_TIME);
14870     } else {
14871         sc->link_params.eee_mode = 0;
14872     }
14873
14874     /* get the media type */
14875     bxe_media_detect(sc);
14876 }
14877
14878 static void
14879 bxe_get_params(struct bxe_softc *sc)
14880 {
14881     /* get user tunable params */
14882     bxe_get_tunable_params(sc);
14883
14884     /* select the RX and TX ring sizes */
14885     sc->tx_ring_size = TX_BD_USABLE;
14886     sc->rx_ring_size = RX_BD_USABLE;
14887
14888     /* XXX disable WoL */
14889     sc->wol = 0;
14890 }
14891
14892 static void
14893 bxe_set_modes_bitmap(struct bxe_softc *sc)
14894 {
14895     uint32_t flags = 0;
14896
14897     if (CHIP_REV_IS_FPGA(sc)) {
14898         SET_FLAGS(flags, MODE_FPGA);
14899     } else if (CHIP_REV_IS_EMUL(sc)) {
14900         SET_FLAGS(flags, MODE_EMUL);
14901     } else {
14902         SET_FLAGS(flags, MODE_ASIC);
14903     }
14904
14905     if (CHIP_IS_MODE_4_PORT(sc)) {
14906         SET_FLAGS(flags, MODE_PORT4);
14907     } else {
14908         SET_FLAGS(flags, MODE_PORT2);
14909     }
14910
14911     if (CHIP_IS_E2(sc)) {
14912         SET_FLAGS(flags, MODE_E2);
14913     } else if (CHIP_IS_E3(sc)) {
14914         SET_FLAGS(flags, MODE_E3);
14915         if (CHIP_REV(sc) == CHIP_REV_Ax) {
14916             SET_FLAGS(flags, MODE_E3_A0);
14917         } else /*if (CHIP_REV(sc) == CHIP_REV_Bx)*/ {
14918             SET_FLAGS(flags, MODE_E3_B0 | MODE_COS3);
14919         }
14920     }
14921
14922     if (IS_MF(sc)) {
14923         SET_FLAGS(flags, MODE_MF);
14924         switch (sc->devinfo.mf_info.mf_mode) {
14925         case MULTI_FUNCTION_SD:
14926             SET_FLAGS(flags, MODE_MF_SD);
14927             break;
14928         case MULTI_FUNCTION_SI:
14929             SET_FLAGS(flags, MODE_MF_SI);
14930             break;
14931         case MULTI_FUNCTION_AFEX:
14932             SET_FLAGS(flags, MODE_MF_AFEX);
14933             break;
14934         }
14935     } else {
14936         SET_FLAGS(flags, MODE_SF);
14937     }
14938
14939 #if defined(__LITTLE_ENDIAN)
14940     SET_FLAGS(flags, MODE_LITTLE_ENDIAN);
14941 #else /* __BIG_ENDIAN */
14942     SET_FLAGS(flags, MODE_BIG_ENDIAN);
14943 #endif
14944
14945     INIT_MODE_FLAGS(sc) = flags;
14946 }
14947
14948 static int
14949 bxe_alloc_hsi_mem(struct bxe_softc *sc)
14950 {
14951     struct bxe_fastpath *fp;
14952     bus_addr_t busaddr;
14953     int max_agg_queues;
14954     int max_segments;
14955     bus_size_t max_size;
14956     bus_size_t max_seg_size;
14957     char buf[32];
14958     int rc;
14959     int i, j;
14960
14961     /* XXX zero out all vars here and call bxe_alloc_hsi_mem on error */
14962
14963     /* allocate the parent bus DMA tag */
14964     rc = bus_dma_tag_create(bus_get_dma_tag(sc->dev), /* parent tag */
14965                             1,                        /* alignment */
14966                             0,                        /* boundary limit */
14967                             BUS_SPACE_MAXADDR,        /* restricted low */
14968                             BUS_SPACE_MAXADDR,        /* restricted hi */
14969                             NULL,                     /* addr filter() */
14970                             NULL,                     /* addr filter() arg */
14971                             BUS_SPACE_MAXSIZE_32BIT,  /* max map size */
14972                             BUS_SPACE_UNRESTRICTED,   /* num discontinuous */
14973                             BUS_SPACE_MAXSIZE_32BIT,  /* max seg size */
14974                             0,                        /* flags */
14975                             NULL,                     /* lock() */
14976                             NULL,                     /* lock() arg */
14977                             &sc->parent_dma_tag);     /* returned dma tag */
14978     if (rc != 0) {
14979         BLOGE(sc, "Failed to alloc parent DMA tag (%d)!\n", rc);
14980         return (1);
14981     }
14982
14983     /************************/
14984     /* DEFAULT STATUS BLOCK */
14985     /************************/
14986
14987     if (bxe_dma_alloc(sc, sizeof(struct host_sp_status_block),
14988                       &sc->def_sb_dma, "default status block") != 0) {
14989         /* XXX */
14990         bus_dma_tag_destroy(sc->parent_dma_tag);
14991         return (1);
14992     }
14993
14994     sc->def_sb = (struct host_sp_status_block *)sc->def_sb_dma.vaddr;
14995
14996     /***************/
14997     /* EVENT QUEUE */
14998     /***************/
14999
15000     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15001                       &sc->eq_dma, "event queue") != 0) {
15002         /* XXX */
15003         bxe_dma_free(sc, &sc->def_sb_dma);
15004         sc->def_sb = NULL;
15005         bus_dma_tag_destroy(sc->parent_dma_tag);
15006         return (1);
15007     }
15008
15009     sc->eq = (union event_ring_elem * )sc->eq_dma.vaddr;
15010
15011     /*************/
15012     /* SLOW PATH */
15013     /*************/
15014
15015     if (bxe_dma_alloc(sc, sizeof(struct bxe_slowpath),
15016                       &sc->sp_dma, "slow path") != 0) {
15017         /* XXX */
15018         bxe_dma_free(sc, &sc->eq_dma);
15019         sc->eq = NULL;
15020         bxe_dma_free(sc, &sc->def_sb_dma);
15021         sc->def_sb = NULL;
15022         bus_dma_tag_destroy(sc->parent_dma_tag);
15023         return (1);
15024     }
15025
15026     sc->sp = (struct bxe_slowpath *)sc->sp_dma.vaddr;
15027
15028     /*******************/
15029     /* SLOW PATH QUEUE */
15030     /*******************/
15031
15032     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15033                       &sc->spq_dma, "slow path queue") != 0) {
15034         /* XXX */
15035         bxe_dma_free(sc, &sc->sp_dma);
15036         sc->sp = NULL;
15037         bxe_dma_free(sc, &sc->eq_dma);
15038         sc->eq = NULL;
15039         bxe_dma_free(sc, &sc->def_sb_dma);
15040         sc->def_sb = NULL;
15041         bus_dma_tag_destroy(sc->parent_dma_tag);
15042         return (1);
15043     }
15044
15045     sc->spq = (struct eth_spe *)sc->spq_dma.vaddr;
15046
15047     /***************************/
15048     /* FW DECOMPRESSION BUFFER */
15049     /***************************/
15050
15051     if (bxe_dma_alloc(sc, FW_BUF_SIZE, &sc->gz_buf_dma,
15052                       "fw decompression buffer") != 0) {
15053         /* XXX */
15054         bxe_dma_free(sc, &sc->spq_dma);
15055         sc->spq = NULL;
15056         bxe_dma_free(sc, &sc->sp_dma);
15057         sc->sp = NULL;
15058         bxe_dma_free(sc, &sc->eq_dma);
15059         sc->eq = NULL;
15060         bxe_dma_free(sc, &sc->def_sb_dma);
15061         sc->def_sb = NULL;
15062         bus_dma_tag_destroy(sc->parent_dma_tag);
15063         return (1);
15064     }
15065
15066     sc->gz_buf = (void *)sc->gz_buf_dma.vaddr;
15067
15068     if ((sc->gz_strm =
15069          malloc(sizeof(*sc->gz_strm), M_DEVBUF, M_NOWAIT)) == NULL) {
15070         /* XXX */
15071         bxe_dma_free(sc, &sc->gz_buf_dma);
15072         sc->gz_buf = NULL;
15073         bxe_dma_free(sc, &sc->spq_dma);
15074         sc->spq = NULL;
15075         bxe_dma_free(sc, &sc->sp_dma);
15076         sc->sp = NULL;
15077         bxe_dma_free(sc, &sc->eq_dma);
15078         sc->eq = NULL;
15079         bxe_dma_free(sc, &sc->def_sb_dma);
15080         sc->def_sb = NULL;
15081         bus_dma_tag_destroy(sc->parent_dma_tag);
15082         return (1);
15083     }
15084
15085     /*************/
15086     /* FASTPATHS */
15087     /*************/
15088
15089     /* allocate DMA memory for each fastpath structure */
15090     for (i = 0; i < sc->num_queues; i++) {
15091         fp = &sc->fp[i];
15092         fp->sc    = sc;
15093         fp->index = i;
15094
15095         /*******************/
15096         /* FP STATUS BLOCK */
15097         /*******************/
15098
15099         snprintf(buf, sizeof(buf), "fp %d status block", i);
15100         if (bxe_dma_alloc(sc, sizeof(union bxe_host_hc_status_block),
15101                           &fp->sb_dma, buf) != 0) {
15102             /* XXX unwind and free previous fastpath allocations */
15103             BLOGE(sc, "Failed to alloc %s\n", buf);
15104             return (1);
15105         } else {
15106             if (CHIP_IS_E2E3(sc)) {
15107                 fp->status_block.e2_sb =
15108                     (struct host_hc_status_block_e2 *)fp->sb_dma.vaddr;
15109             } else {
15110                 fp->status_block.e1x_sb =
15111                     (struct host_hc_status_block_e1x *)fp->sb_dma.vaddr;
15112             }
15113         }
15114
15115         /******************/
15116         /* FP TX BD CHAIN */
15117         /******************/
15118
15119         snprintf(buf, sizeof(buf), "fp %d tx bd chain", i);
15120         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * TX_BD_NUM_PAGES),
15121                           &fp->tx_dma, buf) != 0) {
15122             /* XXX unwind and free previous fastpath allocations */
15123             BLOGE(sc, "Failed to alloc %s\n", buf);
15124             return (1);
15125         } else {
15126             fp->tx_chain = (union eth_tx_bd_types *)fp->tx_dma.vaddr;
15127         }
15128
15129         /* link together the tx bd chain pages */
15130         for (j = 1; j <= TX_BD_NUM_PAGES; j++) {
15131             /* index into the tx bd chain array to last entry per page */
15132             struct eth_tx_next_bd *tx_next_bd =
15133                 &fp->tx_chain[TX_BD_TOTAL_PER_PAGE * j - 1].next_bd;
15134             /* point to the next page and wrap from last page */
15135             busaddr = (fp->tx_dma.paddr +
15136                        (BCM_PAGE_SIZE * (j % TX_BD_NUM_PAGES)));
15137             tx_next_bd->addr_hi = htole32(U64_HI(busaddr));
15138             tx_next_bd->addr_lo = htole32(U64_LO(busaddr));
15139         }
15140
15141         /******************/
15142         /* FP RX BD CHAIN */
15143         /******************/
15144
15145         snprintf(buf, sizeof(buf), "fp %d rx bd chain", i);
15146         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_BD_NUM_PAGES),
15147                           &fp->rx_dma, buf) != 0) {
15148             /* XXX unwind and free previous fastpath allocations */
15149             BLOGE(sc, "Failed to alloc %s\n", buf);
15150             return (1);
15151         } else {
15152             fp->rx_chain = (struct eth_rx_bd *)fp->rx_dma.vaddr;
15153         }
15154
15155         /* link together the rx bd chain pages */
15156         for (j = 1; j <= RX_BD_NUM_PAGES; j++) {
15157             /* index into the rx bd chain array to last entry per page */
15158             struct eth_rx_bd *rx_bd =
15159                 &fp->rx_chain[RX_BD_TOTAL_PER_PAGE * j - 2];
15160             /* point to the next page and wrap from last page */
15161             busaddr = (fp->rx_dma.paddr +
15162                        (BCM_PAGE_SIZE * (j % RX_BD_NUM_PAGES)));
15163             rx_bd->addr_hi = htole32(U64_HI(busaddr));
15164             rx_bd->addr_lo = htole32(U64_LO(busaddr));
15165         }
15166
15167         /*******************/
15168         /* FP RX RCQ CHAIN */
15169         /*******************/
15170
15171         snprintf(buf, sizeof(buf), "fp %d rcq chain", i);
15172         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RCQ_NUM_PAGES),
15173                           &fp->rcq_dma, buf) != 0) {
15174             /* XXX unwind and free previous fastpath allocations */
15175             BLOGE(sc, "Failed to alloc %s\n", buf);
15176             return (1);
15177         } else {
15178             fp->rcq_chain = (union eth_rx_cqe *)fp->rcq_dma.vaddr;
15179         }
15180
15181         /* link together the rcq chain pages */
15182         for (j = 1; j <= RCQ_NUM_PAGES; j++) {
15183             /* index into the rcq chain array to last entry per page */
15184             struct eth_rx_cqe_next_page *rx_cqe_next =
15185                 (struct eth_rx_cqe_next_page *)
15186                 &fp->rcq_chain[RCQ_TOTAL_PER_PAGE * j - 1];
15187             /* point to the next page and wrap from last page */
15188             busaddr = (fp->rcq_dma.paddr +
15189                        (BCM_PAGE_SIZE * (j % RCQ_NUM_PAGES)));
15190             rx_cqe_next->addr_hi = htole32(U64_HI(busaddr));
15191             rx_cqe_next->addr_lo = htole32(U64_LO(busaddr));
15192         }
15193
15194         /*******************/
15195         /* FP RX SGE CHAIN */
15196         /*******************/
15197
15198         snprintf(buf, sizeof(buf), "fp %d sge chain", i);
15199         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_SGE_NUM_PAGES),
15200                           &fp->rx_sge_dma, buf) != 0) {
15201             /* XXX unwind and free previous fastpath allocations */
15202             BLOGE(sc, "Failed to alloc %s\n", buf);
15203             return (1);
15204         } else {
15205             fp->rx_sge_chain = (struct eth_rx_sge *)fp->rx_sge_dma.vaddr;
15206         }
15207
15208         /* link together the sge chain pages */
15209         for (j = 1; j <= RX_SGE_NUM_PAGES; j++) {
15210             /* index into the rcq chain array to last entry per page */
15211             struct eth_rx_sge *rx_sge =
15212                 &fp->rx_sge_chain[RX_SGE_TOTAL_PER_PAGE * j - 2];
15213             /* point to the next page and wrap from last page */
15214             busaddr = (fp->rx_sge_dma.paddr +
15215                        (BCM_PAGE_SIZE * (j % RX_SGE_NUM_PAGES)));
15216             rx_sge->addr_hi = htole32(U64_HI(busaddr));
15217             rx_sge->addr_lo = htole32(U64_LO(busaddr));
15218         }
15219
15220         /***********************/
15221         /* FP TX MBUF DMA MAPS */
15222         /***********************/
15223
15224         /* set required sizes before mapping to conserve resources */
15225         if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
15226             max_size     = BXE_TSO_MAX_SIZE;
15227             max_segments = BXE_TSO_MAX_SEGMENTS;
15228             max_seg_size = BXE_TSO_MAX_SEG_SIZE;
15229         } else {
15230             max_size     = (MCLBYTES * BXE_MAX_SEGMENTS);
15231             max_segments = BXE_MAX_SEGMENTS;
15232             max_seg_size = MCLBYTES;
15233         }
15234
15235         /* create a dma tag for the tx mbufs */
15236         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15237                                 1,                  /* alignment */
15238                                 0,                  /* boundary limit */
15239                                 BUS_SPACE_MAXADDR,  /* restricted low */
15240                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15241                                 NULL,               /* addr filter() */
15242                                 NULL,               /* addr filter() arg */
15243                                 max_size,           /* max map size */
15244                                 max_segments,       /* num discontinuous */
15245                                 max_seg_size,       /* max seg size */
15246                                 0,                  /* flags */
15247                                 NULL,               /* lock() */
15248                                 NULL,               /* lock() arg */
15249                                 &fp->tx_mbuf_tag);  /* returned dma tag */
15250         if (rc != 0) {
15251             /* XXX unwind and free previous fastpath allocations */
15252             BLOGE(sc, "Failed to create dma tag for "
15253                       "'fp %d tx mbufs' (%d)\n",
15254                   i, rc);
15255             return (1);
15256         }
15257
15258         /* create dma maps for each of the tx mbuf clusters */
15259         for (j = 0; j < TX_BD_TOTAL; j++) {
15260             if (bus_dmamap_create(fp->tx_mbuf_tag,
15261                                   BUS_DMA_NOWAIT,
15262                                   &fp->tx_mbuf_chain[j].m_map)) {
15263                 /* XXX unwind and free previous fastpath allocations */
15264                 BLOGE(sc, "Failed to create dma map for "
15265                           "'fp %d tx mbuf %d' (%d)\n",
15266                       i, j, rc);
15267                 return (1);
15268             }
15269         }
15270
15271         /***********************/
15272         /* FP RX MBUF DMA MAPS */
15273         /***********************/
15274
15275         /* create a dma tag for the rx mbufs */
15276         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15277                                 1,                  /* alignment */
15278                                 0,                  /* boundary limit */
15279                                 BUS_SPACE_MAXADDR,  /* restricted low */
15280                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15281                                 NULL,               /* addr filter() */
15282                                 NULL,               /* addr filter() arg */
15283                                 MJUM9BYTES,         /* max map size */
15284                                 1,                  /* num discontinuous */
15285                                 MJUM9BYTES,         /* max seg size */
15286                                 0,                  /* flags */
15287                                 NULL,               /* lock() */
15288                                 NULL,               /* lock() arg */
15289                                 &fp->rx_mbuf_tag);  /* returned dma tag */
15290         if (rc != 0) {
15291             /* XXX unwind and free previous fastpath allocations */
15292             BLOGE(sc, "Failed to create dma tag for "
15293                       "'fp %d rx mbufs' (%d)\n",
15294                   i, rc);
15295             return (1);
15296         }
15297
15298         /* create dma maps for each of the rx mbuf clusters */
15299         for (j = 0; j < RX_BD_TOTAL; j++) {
15300             if (bus_dmamap_create(fp->rx_mbuf_tag,
15301                                   BUS_DMA_NOWAIT,
15302                                   &fp->rx_mbuf_chain[j].m_map)) {
15303                 /* XXX unwind and free previous fastpath allocations */
15304                 BLOGE(sc, "Failed to create dma map for "
15305                           "'fp %d rx mbuf %d' (%d)\n",
15306                       i, j, rc);
15307                 return (1);
15308             }
15309         }
15310
15311         /* create dma map for the spare rx mbuf cluster */
15312         if (bus_dmamap_create(fp->rx_mbuf_tag,
15313                               BUS_DMA_NOWAIT,
15314                               &fp->rx_mbuf_spare_map)) {
15315             /* XXX unwind and free previous fastpath allocations */
15316             BLOGE(sc, "Failed to create dma map for "
15317                       "'fp %d spare rx mbuf' (%d)\n",
15318                   i, rc);
15319             return (1);
15320         }
15321
15322         /***************************/
15323         /* FP RX SGE MBUF DMA MAPS */
15324         /***************************/
15325
15326         /* create a dma tag for the rx sge mbufs */
15327         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15328                                 1,                  /* alignment */
15329                                 0,                  /* boundary limit */
15330                                 BUS_SPACE_MAXADDR,  /* restricted low */
15331                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15332                                 NULL,               /* addr filter() */
15333                                 NULL,               /* addr filter() arg */
15334                                 BCM_PAGE_SIZE,      /* max map size */
15335                                 1,                  /* num discontinuous */
15336                                 BCM_PAGE_SIZE,      /* max seg size */
15337                                 0,                  /* flags */
15338                                 NULL,               /* lock() */
15339                                 NULL,               /* lock() arg */
15340                                 &fp->rx_sge_mbuf_tag); /* returned dma tag */
15341         if (rc != 0) {
15342             /* XXX unwind and free previous fastpath allocations */
15343             BLOGE(sc, "Failed to create dma tag for "
15344                       "'fp %d rx sge mbufs' (%d)\n",
15345                   i, rc);
15346             return (1);
15347         }
15348
15349         /* create dma maps for the rx sge mbuf clusters */
15350         for (j = 0; j < RX_SGE_TOTAL; j++) {
15351             if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15352                                   BUS_DMA_NOWAIT,
15353                                   &fp->rx_sge_mbuf_chain[j].m_map)) {
15354                 /* XXX unwind and free previous fastpath allocations */
15355                 BLOGE(sc, "Failed to create dma map for "
15356                           "'fp %d rx sge mbuf %d' (%d)\n",
15357                       i, j, rc);
15358                 return (1);
15359             }
15360         }
15361
15362         /* create dma map for the spare rx sge mbuf cluster */
15363         if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15364                               BUS_DMA_NOWAIT,
15365                               &fp->rx_sge_mbuf_spare_map)) {
15366             /* XXX unwind and free previous fastpath allocations */
15367             BLOGE(sc, "Failed to create dma map for "
15368                       "'fp %d spare rx sge mbuf' (%d)\n",
15369                   i, rc);
15370             return (1);
15371         }
15372
15373         /***************************/
15374         /* FP RX TPA MBUF DMA MAPS */
15375         /***************************/
15376
15377         /* create dma maps for the rx tpa mbuf clusters */
15378         max_agg_queues = MAX_AGG_QS(sc);
15379
15380         for (j = 0; j < max_agg_queues; j++) {
15381             if (bus_dmamap_create(fp->rx_mbuf_tag,
15382                                   BUS_DMA_NOWAIT,
15383                                   &fp->rx_tpa_info[j].bd.m_map)) {
15384                 /* XXX unwind and free previous fastpath allocations */
15385                 BLOGE(sc, "Failed to create dma map for "
15386                           "'fp %d rx tpa mbuf %d' (%d)\n",
15387                       i, j, rc);
15388                 return (1);
15389             }
15390         }
15391
15392         /* create dma map for the spare rx tpa mbuf cluster */
15393         if (bus_dmamap_create(fp->rx_mbuf_tag,
15394                               BUS_DMA_NOWAIT,
15395                               &fp->rx_tpa_info_mbuf_spare_map)) {
15396             /* XXX unwind and free previous fastpath allocations */
15397             BLOGE(sc, "Failed to create dma map for "
15398                       "'fp %d spare rx tpa mbuf' (%d)\n",
15399                   i, rc);
15400             return (1);
15401         }
15402
15403         bxe_init_sge_ring_bit_mask(fp);
15404     }
15405
15406     return (0);
15407 }
15408
15409 static void
15410 bxe_free_hsi_mem(struct bxe_softc *sc)
15411 {
15412     struct bxe_fastpath *fp;
15413     int max_agg_queues;
15414     int i, j;
15415
15416     if (sc->parent_dma_tag == NULL) {
15417         return; /* assume nothing was allocated */
15418     }
15419
15420     for (i = 0; i < sc->num_queues; i++) {
15421         fp = &sc->fp[i];
15422
15423         /*******************/
15424         /* FP STATUS BLOCK */
15425         /*******************/
15426
15427         bxe_dma_free(sc, &fp->sb_dma);
15428         memset(&fp->status_block, 0, sizeof(fp->status_block));
15429
15430         /******************/
15431         /* FP TX BD CHAIN */
15432         /******************/
15433
15434         bxe_dma_free(sc, &fp->tx_dma);
15435         fp->tx_chain = NULL;
15436
15437         /******************/
15438         /* FP RX BD CHAIN */
15439         /******************/
15440
15441         bxe_dma_free(sc, &fp->rx_dma);
15442         fp->rx_chain = NULL;
15443
15444         /*******************/
15445         /* FP RX RCQ CHAIN */
15446         /*******************/
15447
15448         bxe_dma_free(sc, &fp->rcq_dma);
15449         fp->rcq_chain = NULL;
15450
15451         /*******************/
15452         /* FP RX SGE CHAIN */
15453         /*******************/
15454
15455         bxe_dma_free(sc, &fp->rx_sge_dma);
15456         fp->rx_sge_chain = NULL;
15457
15458         /***********************/
15459         /* FP TX MBUF DMA MAPS */
15460         /***********************/
15461
15462         if (fp->tx_mbuf_tag != NULL) {
15463             for (j = 0; j < TX_BD_TOTAL; j++) {
15464                 if (fp->tx_mbuf_chain[j].m_map != NULL) {
15465                     bus_dmamap_unload(fp->tx_mbuf_tag,
15466                                       fp->tx_mbuf_chain[j].m_map);
15467                     bus_dmamap_destroy(fp->tx_mbuf_tag,
15468                                        fp->tx_mbuf_chain[j].m_map);
15469                 }
15470             }
15471
15472             bus_dma_tag_destroy(fp->tx_mbuf_tag);
15473             fp->tx_mbuf_tag = NULL;
15474         }
15475
15476         /***********************/
15477         /* FP RX MBUF DMA MAPS */
15478         /***********************/
15479
15480         if (fp->rx_mbuf_tag != NULL) {
15481             for (j = 0; j < RX_BD_TOTAL; j++) {
15482                 if (fp->rx_mbuf_chain[j].m_map != NULL) {
15483                     bus_dmamap_unload(fp->rx_mbuf_tag,
15484                                       fp->rx_mbuf_chain[j].m_map);
15485                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15486                                        fp->rx_mbuf_chain[j].m_map);
15487                 }
15488             }
15489
15490             if (fp->rx_mbuf_spare_map != NULL) {
15491                 bus_dmamap_unload(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15492                 bus_dmamap_destroy(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15493             }
15494
15495             /***************************/
15496             /* FP RX TPA MBUF DMA MAPS */
15497             /***************************/
15498
15499             max_agg_queues = MAX_AGG_QS(sc);
15500
15501             for (j = 0; j < max_agg_queues; j++) {
15502                 if (fp->rx_tpa_info[j].bd.m_map != NULL) {
15503                     bus_dmamap_unload(fp->rx_mbuf_tag,
15504                                       fp->rx_tpa_info[j].bd.m_map);
15505                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15506                                        fp->rx_tpa_info[j].bd.m_map);
15507                 }
15508             }
15509
15510             if (fp->rx_tpa_info_mbuf_spare_map != NULL) {
15511                 bus_dmamap_unload(fp->rx_mbuf_tag,
15512                                   fp->rx_tpa_info_mbuf_spare_map);
15513                 bus_dmamap_destroy(fp->rx_mbuf_tag,
15514                                    fp->rx_tpa_info_mbuf_spare_map);
15515             }
15516
15517             bus_dma_tag_destroy(fp->rx_mbuf_tag);
15518             fp->rx_mbuf_tag = NULL;
15519         }
15520
15521         /***************************/
15522         /* FP RX SGE MBUF DMA MAPS */
15523         /***************************/
15524
15525         if (fp->rx_sge_mbuf_tag != NULL) {
15526             for (j = 0; j < RX_SGE_TOTAL; j++) {
15527                 if (fp->rx_sge_mbuf_chain[j].m_map != NULL) {
15528                     bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15529                                       fp->rx_sge_mbuf_chain[j].m_map);
15530                     bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15531                                        fp->rx_sge_mbuf_chain[j].m_map);
15532                 }
15533             }
15534
15535             if (fp->rx_sge_mbuf_spare_map != NULL) {
15536                 bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15537                                   fp->rx_sge_mbuf_spare_map);
15538                 bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15539                                    fp->rx_sge_mbuf_spare_map);
15540             }
15541
15542             bus_dma_tag_destroy(fp->rx_sge_mbuf_tag);
15543             fp->rx_sge_mbuf_tag = NULL;
15544         }
15545     }
15546
15547     /***************************/
15548     /* FW DECOMPRESSION BUFFER */
15549     /***************************/
15550
15551     bxe_dma_free(sc, &sc->gz_buf_dma);
15552     sc->gz_buf = NULL;
15553     free(sc->gz_strm, M_DEVBUF);
15554     sc->gz_strm = NULL;
15555
15556     /*******************/
15557     /* SLOW PATH QUEUE */
15558     /*******************/
15559
15560     bxe_dma_free(sc, &sc->spq_dma);
15561     sc->spq = NULL;
15562
15563     /*************/
15564     /* SLOW PATH */
15565     /*************/
15566
15567     bxe_dma_free(sc, &sc->sp_dma);
15568     sc->sp = NULL;
15569
15570     /***************/
15571     /* EVENT QUEUE */
15572     /***************/
15573
15574     bxe_dma_free(sc, &sc->eq_dma);
15575     sc->eq = NULL;
15576
15577     /************************/
15578     /* DEFAULT STATUS BLOCK */
15579     /************************/
15580
15581     bxe_dma_free(sc, &sc->def_sb_dma);
15582     sc->def_sb = NULL;
15583
15584     bus_dma_tag_destroy(sc->parent_dma_tag);
15585     sc->parent_dma_tag = NULL;
15586 }
15587
15588 /*
15589  * Previous driver DMAE transaction may have occurred when pre-boot stage
15590  * ended and boot began. This would invalidate the addresses of the
15591  * transaction, resulting in was-error bit set in the PCI causing all
15592  * hw-to-host PCIe transactions to timeout. If this happened we want to clear
15593  * the interrupt which detected this from the pglueb and the was-done bit
15594  */
15595 static void
15596 bxe_prev_interrupted_dmae(struct bxe_softc *sc)
15597 {
15598     uint32_t val;
15599
15600     if (!CHIP_IS_E1x(sc)) {
15601         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS);
15602         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN) {
15603             BLOGD(sc, DBG_LOAD,
15604                   "Clearing 'was-error' bit that was set in pglueb");
15605             REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, 1 << SC_FUNC(sc));
15606         }
15607     }
15608 }
15609
15610 static int
15611 bxe_prev_mcp_done(struct bxe_softc *sc)
15612 {
15613     uint32_t rc = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE,
15614                                  DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET);
15615     if (!rc) {
15616         BLOGE(sc, "MCP response failure, aborting\n");
15617         return (-1);
15618     }
15619
15620     return (0);
15621 }
15622
15623 static struct bxe_prev_list_node *
15624 bxe_prev_path_get_entry(struct bxe_softc *sc)
15625 {
15626     struct bxe_prev_list_node *tmp;
15627
15628     LIST_FOREACH(tmp, &bxe_prev_list, node) {
15629         if ((sc->pcie_bus == tmp->bus) &&
15630             (sc->pcie_device == tmp->slot) &&
15631             (SC_PATH(sc) == tmp->path)) {
15632             return (tmp);
15633         }
15634     }
15635
15636     return (NULL);
15637 }
15638
15639 static uint8_t
15640 bxe_prev_is_path_marked(struct bxe_softc *sc)
15641 {
15642     struct bxe_prev_list_node *tmp;
15643     int rc = FALSE;
15644
15645     mtx_lock(&bxe_prev_mtx);
15646
15647     tmp = bxe_prev_path_get_entry(sc);
15648     if (tmp) {
15649         if (tmp->aer) {
15650             BLOGD(sc, DBG_LOAD,
15651                   "Path %d/%d/%d was marked by AER\n",
15652                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15653         } else {
15654             rc = TRUE;
15655             BLOGD(sc, DBG_LOAD,
15656                   "Path %d/%d/%d was already cleaned from previous drivers\n",
15657                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15658         }
15659     }
15660
15661     mtx_unlock(&bxe_prev_mtx);
15662
15663     return (rc);
15664 }
15665
15666 static int
15667 bxe_prev_mark_path(struct bxe_softc *sc,
15668                    uint8_t          after_undi)
15669 {
15670     struct bxe_prev_list_node *tmp;
15671
15672     mtx_lock(&bxe_prev_mtx);
15673
15674     /* Check whether the entry for this path already exists */
15675     tmp = bxe_prev_path_get_entry(sc);
15676     if (tmp) {
15677         if (!tmp->aer) {
15678             BLOGD(sc, DBG_LOAD,
15679                   "Re-marking AER in path %d/%d/%d\n",
15680                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15681         } else {
15682             BLOGD(sc, DBG_LOAD,
15683                   "Removing AER indication from path %d/%d/%d\n",
15684                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15685             tmp->aer = 0;
15686         }
15687
15688         mtx_unlock(&bxe_prev_mtx);
15689         return (0);
15690     }
15691
15692     mtx_unlock(&bxe_prev_mtx);
15693
15694     /* Create an entry for this path and add it */
15695     tmp = malloc(sizeof(struct bxe_prev_list_node), M_DEVBUF,
15696                  (M_NOWAIT | M_ZERO));
15697     if (!tmp) {
15698         BLOGE(sc, "Failed to allocate 'bxe_prev_list_node'\n");
15699         return (-1);
15700     }
15701
15702     tmp->bus  = sc->pcie_bus;
15703     tmp->slot = sc->pcie_device;
15704     tmp->path = SC_PATH(sc);
15705     tmp->aer  = 0;
15706     tmp->undi = after_undi ? (1 << SC_PORT(sc)) : 0;
15707
15708     mtx_lock(&bxe_prev_mtx);
15709
15710     BLOGD(sc, DBG_LOAD,
15711           "Marked path %d/%d/%d - finished previous unload\n",
15712           sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15713     LIST_INSERT_HEAD(&bxe_prev_list, tmp, node);
15714
15715     mtx_unlock(&bxe_prev_mtx);
15716
15717     return (0);
15718 }
15719
15720 static int
15721 bxe_do_flr(struct bxe_softc *sc)
15722 {
15723     int i;
15724
15725     /* only E2 and onwards support FLR */
15726     if (CHIP_IS_E1x(sc)) {
15727         BLOGD(sc, DBG_LOAD, "FLR not supported in E1/E1H\n");
15728         return (-1);
15729     }
15730
15731     /* only bootcode REQ_BC_VER_4_INITIATE_FLR and onwards support flr */
15732     if (sc->devinfo.bc_ver < REQ_BC_VER_4_INITIATE_FLR) {
15733         BLOGD(sc, DBG_LOAD, "FLR not supported by BC_VER: 0x%08x\n",
15734               sc->devinfo.bc_ver);
15735         return (-1);
15736     }
15737
15738     /* Wait for Transaction Pending bit clean */
15739     for (i = 0; i < 4; i++) {
15740         if (i) {
15741             DELAY(((1 << (i - 1)) * 100) * 1000);
15742         }
15743
15744         if (!bxe_is_pcie_pending(sc)) {
15745             goto clear;
15746         }
15747     }
15748
15749     BLOGE(sc, "PCIE transaction is not cleared, "
15750               "proceeding with reset anyway\n");
15751
15752 clear:
15753
15754     BLOGD(sc, DBG_LOAD, "Initiating FLR\n");
15755     bxe_fw_command(sc, DRV_MSG_CODE_INITIATE_FLR, 0);
15756
15757     return (0);
15758 }
15759
15760 struct bxe_mac_vals {
15761     uint32_t xmac_addr;
15762     uint32_t xmac_val;
15763     uint32_t emac_addr;
15764     uint32_t emac_val;
15765     uint32_t umac_addr;
15766     uint32_t umac_val;
15767     uint32_t bmac_addr;
15768     uint32_t bmac_val[2];
15769 };
15770
15771 static void
15772 bxe_prev_unload_close_mac(struct bxe_softc *sc,
15773                           struct bxe_mac_vals *vals)
15774 {
15775     uint32_t val, base_addr, offset, mask, reset_reg;
15776     uint8_t mac_stopped = FALSE;
15777     uint8_t port = SC_PORT(sc);
15778     uint32_t wb_data[2];
15779
15780     /* reset addresses as they also mark which values were changed */
15781     vals->bmac_addr = 0;
15782     vals->umac_addr = 0;
15783     vals->xmac_addr = 0;
15784     vals->emac_addr = 0;
15785
15786     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_2);
15787
15788     if (!CHIP_IS_E3(sc)) {
15789         val = REG_RD(sc, NIG_REG_BMAC0_REGS_OUT_EN + port * 4);
15790         mask = MISC_REGISTERS_RESET_REG_2_RST_BMAC0 << port;
15791         if ((mask & reset_reg) && val) {
15792             BLOGD(sc, DBG_LOAD, "Disable BMAC Rx\n");
15793             base_addr = SC_PORT(sc) ? NIG_REG_INGRESS_BMAC1_MEM
15794                                     : NIG_REG_INGRESS_BMAC0_MEM;
15795             offset = CHIP_IS_E2(sc) ? BIGMAC2_REGISTER_BMAC_CONTROL
15796                                     : BIGMAC_REGISTER_BMAC_CONTROL;
15797
15798             /*
15799              * use rd/wr since we cannot use dmae. This is safe
15800              * since MCP won't access the bus due to the request
15801              * to unload, and no function on the path can be
15802              * loaded at this time.
15803              */
15804             wb_data[0] = REG_RD(sc, base_addr + offset);
15805             wb_data[1] = REG_RD(sc, base_addr + offset + 0x4);
15806             vals->bmac_addr = base_addr + offset;
15807             vals->bmac_val[0] = wb_data[0];
15808             vals->bmac_val[1] = wb_data[1];
15809             wb_data[0] &= ~ELINK_BMAC_CONTROL_RX_ENABLE;
15810             REG_WR(sc, vals->bmac_addr, wb_data[0]);
15811             REG_WR(sc, vals->bmac_addr + 0x4, wb_data[1]);
15812         }
15813
15814         BLOGD(sc, DBG_LOAD, "Disable EMAC Rx\n");
15815         vals->emac_addr = NIG_REG_NIG_EMAC0_EN + SC_PORT(sc)*4;
15816         vals->emac_val = REG_RD(sc, vals->emac_addr);
15817         REG_WR(sc, vals->emac_addr, 0);
15818         mac_stopped = TRUE;
15819     } else {
15820         if (reset_reg & MISC_REGISTERS_RESET_REG_2_XMAC) {
15821             BLOGD(sc, DBG_LOAD, "Disable XMAC Rx\n");
15822             base_addr = SC_PORT(sc) ? GRCBASE_XMAC1 : GRCBASE_XMAC0;
15823             val = REG_RD(sc, base_addr + XMAC_REG_PFC_CTRL_HI);
15824             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val & ~(1 << 1));
15825             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val | (1 << 1));
15826             vals->xmac_addr = base_addr + XMAC_REG_CTRL;
15827             vals->xmac_val = REG_RD(sc, vals->xmac_addr);
15828             REG_WR(sc, vals->xmac_addr, 0);
15829             mac_stopped = TRUE;
15830         }
15831
15832         mask = MISC_REGISTERS_RESET_REG_2_UMAC0 << port;
15833         if (mask & reset_reg) {
15834             BLOGD(sc, DBG_LOAD, "Disable UMAC Rx\n");
15835             base_addr = SC_PORT(sc) ? GRCBASE_UMAC1 : GRCBASE_UMAC0;
15836             vals->umac_addr = base_addr + UMAC_REG_COMMAND_CONFIG;
15837             vals->umac_val = REG_RD(sc, vals->umac_addr);
15838             REG_WR(sc, vals->umac_addr, 0);
15839             mac_stopped = TRUE;
15840         }
15841     }
15842
15843     if (mac_stopped) {
15844         DELAY(20000);
15845     }
15846 }
15847
15848 #define BXE_PREV_UNDI_PROD_ADDR(p)  (BAR_TSTRORM_INTMEM + 0x1508 + ((p) << 4))
15849 #define BXE_PREV_UNDI_RCQ(val)      ((val) & 0xffff)
15850 #define BXE_PREV_UNDI_BD(val)       ((val) >> 16 & 0xffff)
15851 #define BXE_PREV_UNDI_PROD(rcq, bd) ((bd) << 16 | (rcq))
15852
15853 static void
15854 bxe_prev_unload_undi_inc(struct bxe_softc *sc,
15855                          uint8_t          port,
15856                          uint8_t          inc)
15857 {
15858     uint16_t rcq, bd;
15859     uint32_t tmp_reg = REG_RD(sc, BXE_PREV_UNDI_PROD_ADDR(port));
15860
15861     rcq = BXE_PREV_UNDI_RCQ(tmp_reg) + inc;
15862     bd = BXE_PREV_UNDI_BD(tmp_reg) + inc;
15863
15864     tmp_reg = BXE_PREV_UNDI_PROD(rcq, bd);
15865     REG_WR(sc, BXE_PREV_UNDI_PROD_ADDR(port), tmp_reg);
15866
15867     BLOGD(sc, DBG_LOAD,
15868           "UNDI producer [%d] rings bd -> 0x%04x, rcq -> 0x%04x\n",
15869           port, bd, rcq);
15870 }
15871
15872 static int
15873 bxe_prev_unload_common(struct bxe_softc *sc)
15874 {
15875     uint32_t reset_reg, tmp_reg = 0, rc;
15876     uint8_t prev_undi = FALSE;
15877     struct bxe_mac_vals mac_vals;
15878     uint32_t timer_count = 1000;
15879     uint32_t prev_brb;
15880
15881     /*
15882      * It is possible a previous function received 'common' answer,
15883      * but hasn't loaded yet, therefore creating a scenario of
15884      * multiple functions receiving 'common' on the same path.
15885      */
15886     BLOGD(sc, DBG_LOAD, "Common unload Flow\n");
15887
15888     memset(&mac_vals, 0, sizeof(mac_vals));
15889
15890     if (bxe_prev_is_path_marked(sc)) {
15891         return (bxe_prev_mcp_done(sc));
15892     }
15893
15894     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_1);
15895
15896     /* Reset should be performed after BRB is emptied */
15897     if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_BRB1) {
15898         /* Close the MAC Rx to prevent BRB from filling up */
15899         bxe_prev_unload_close_mac(sc, &mac_vals);
15900
15901         /* close LLH filters towards the BRB */
15902         elink_set_rx_filter(&sc->link_params, 0);
15903
15904         /*
15905          * Check if the UNDI driver was previously loaded.
15906          * UNDI driver initializes CID offset for normal bell to 0x7
15907          */
15908         if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_DORQ) {
15909             tmp_reg = REG_RD(sc, DORQ_REG_NORM_CID_OFST);
15910             if (tmp_reg == 0x7) {
15911                 BLOGD(sc, DBG_LOAD, "UNDI previously loaded\n");
15912                 prev_undi = TRUE;
15913                 /* clear the UNDI indication */
15914                 REG_WR(sc, DORQ_REG_NORM_CID_OFST, 0);
15915                 /* clear possible idle check errors */
15916                 REG_RD(sc, NIG_REG_NIG_INT_STS_CLR_0);
15917             }
15918         }
15919
15920         /* wait until BRB is empty */
15921         tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15922         while (timer_count) {
15923             prev_brb = tmp_reg;
15924
15925             tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15926             if (!tmp_reg) {
15927                 break;
15928             }
15929
15930             BLOGD(sc, DBG_LOAD, "BRB still has 0x%08x\n", tmp_reg);
15931
15932             /* reset timer as long as BRB actually gets emptied */
15933             if (prev_brb > tmp_reg) {
15934                 timer_count = 1000;
15935             } else {
15936                 timer_count--;
15937             }
15938
15939             /* If UNDI resides in memory, manually increment it */
15940             if (prev_undi) {
15941                 bxe_prev_unload_undi_inc(sc, SC_PORT(sc), 1);
15942             }
15943
15944             DELAY(10);
15945         }
15946
15947         if (!timer_count) {
15948             BLOGE(sc, "Failed to empty BRB\n");
15949         }
15950     }
15951
15952     /* No packets are in the pipeline, path is ready for reset */
15953     bxe_reset_common(sc);
15954
15955     if (mac_vals.xmac_addr) {
15956         REG_WR(sc, mac_vals.xmac_addr, mac_vals.xmac_val);
15957     }
15958     if (mac_vals.umac_addr) {
15959         REG_WR(sc, mac_vals.umac_addr, mac_vals.umac_val);
15960     }
15961     if (mac_vals.emac_addr) {
15962         REG_WR(sc, mac_vals.emac_addr, mac_vals.emac_val);
15963     }
15964     if (mac_vals.bmac_addr) {
15965         REG_WR(sc, mac_vals.bmac_addr, mac_vals.bmac_val[0]);
15966         REG_WR(sc, mac_vals.bmac_addr + 4, mac_vals.bmac_val[1]);
15967     }
15968
15969     rc = bxe_prev_mark_path(sc, prev_undi);
15970     if (rc) {
15971         bxe_prev_mcp_done(sc);
15972         return (rc);
15973     }
15974
15975     return (bxe_prev_mcp_done(sc));
15976 }
15977
15978 static int
15979 bxe_prev_unload_uncommon(struct bxe_softc *sc)
15980 {
15981     int rc;
15982
15983     BLOGD(sc, DBG_LOAD, "Uncommon unload Flow\n");
15984
15985     /* Test if previous unload process was already finished for this path */
15986     if (bxe_prev_is_path_marked(sc)) {
15987         return (bxe_prev_mcp_done(sc));
15988     }
15989
15990     BLOGD(sc, DBG_LOAD, "Path is unmarked\n");
15991
15992     /*
15993      * If function has FLR capabilities, and existing FW version matches
15994      * the one required, then FLR will be sufficient to clean any residue
15995      * left by previous driver
15996      */
15997     rc = bxe_nic_load_analyze_req(sc, FW_MSG_CODE_DRV_LOAD_FUNCTION);
15998     if (!rc) {
15999         /* fw version is good */
16000         BLOGD(sc, DBG_LOAD, "FW version matches our own, attempting FLR\n");
16001         rc = bxe_do_flr(sc);
16002     }
16003
16004     if (!rc) {
16005         /* FLR was performed */
16006         BLOGD(sc, DBG_LOAD, "FLR successful\n");
16007         return (0);
16008     }
16009
16010     BLOGD(sc, DBG_LOAD, "Could not FLR\n");
16011
16012     /* Close the MCP request, return failure*/
16013     rc = bxe_prev_mcp_done(sc);
16014     if (!rc) {
16015         rc = BXE_PREV_WAIT_NEEDED;
16016     }
16017
16018     return (rc);
16019 }
16020
16021 static int
16022 bxe_prev_unload(struct bxe_softc *sc)
16023 {
16024     int time_counter = 10;
16025     uint32_t fw, hw_lock_reg, hw_lock_val;
16026     uint32_t rc = 0;
16027
16028     /*
16029      * Clear HW from errors which may have resulted from an interrupted
16030      * DMAE transaction.
16031      */
16032     bxe_prev_interrupted_dmae(sc);
16033
16034     /* Release previously held locks */
16035     hw_lock_reg =
16036         (SC_FUNC(sc) <= 5) ?
16037             (MISC_REG_DRIVER_CONTROL_1 + SC_FUNC(sc) * 8) :
16038             (MISC_REG_DRIVER_CONTROL_7 + (SC_FUNC(sc) - 6) * 8);
16039
16040     hw_lock_val = (REG_RD(sc, hw_lock_reg));
16041     if (hw_lock_val) {
16042         if (hw_lock_val & HW_LOCK_RESOURCE_NVRAM) {
16043             BLOGD(sc, DBG_LOAD, "Releasing previously held NVRAM lock\n");
16044             REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
16045                    (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << SC_PORT(sc)));
16046         }
16047         BLOGD(sc, DBG_LOAD, "Releasing previously held HW lock\n");
16048         REG_WR(sc, hw_lock_reg, 0xffffffff);
16049     } else {
16050         BLOGD(sc, DBG_LOAD, "No need to release HW/NVRAM locks\n");
16051     }
16052
16053     if (MCPR_ACCESS_LOCK_LOCK & REG_RD(sc, MCP_REG_MCPR_ACCESS_LOCK)) {
16054         BLOGD(sc, DBG_LOAD, "Releasing previously held ALR\n");
16055         REG_WR(sc, MCP_REG_MCPR_ACCESS_LOCK, 0);
16056     }
16057
16058     do {
16059         /* Lock MCP using an unload request */
16060         fw = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS, 0);
16061         if (!fw) {
16062             BLOGE(sc, "MCP response failure, aborting\n");
16063             rc = -1;
16064             break;
16065         }
16066
16067         if (fw == FW_MSG_CODE_DRV_UNLOAD_COMMON) {
16068             rc = bxe_prev_unload_common(sc);
16069             break;
16070         }
16071
16072         /* non-common reply from MCP night require looping */
16073         rc = bxe_prev_unload_uncommon(sc);
16074         if (rc != BXE_PREV_WAIT_NEEDED) {
16075             break;
16076         }
16077
16078         DELAY(20000);
16079     } while (--time_counter);
16080
16081     if (!time_counter || rc) {
16082         BLOGE(sc, "Failed to unload previous driver!\n");
16083         rc = -1;
16084     }
16085
16086     return (rc);
16087 }
16088
16089 void
16090 bxe_dcbx_set_state(struct bxe_softc *sc,
16091                    uint8_t          dcb_on,
16092                    uint32_t         dcbx_enabled)
16093 {
16094     if (!CHIP_IS_E1x(sc)) {
16095         sc->dcb_state = dcb_on;
16096         sc->dcbx_enabled = dcbx_enabled;
16097     } else {
16098         sc->dcb_state = FALSE;
16099         sc->dcbx_enabled = BXE_DCBX_ENABLED_INVALID;
16100     }
16101     BLOGD(sc, DBG_LOAD,
16102           "DCB state [%s:%s]\n",
16103           dcb_on ? "ON" : "OFF",
16104           (dcbx_enabled == BXE_DCBX_ENABLED_OFF) ? "user-mode" :
16105           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_OFF) ? "on-chip static" :
16106           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_ON) ?
16107           "on-chip with negotiation" : "invalid");
16108 }
16109
16110 /* must be called after sriov-enable */
16111 static int
16112 bxe_set_qm_cid_count(struct bxe_softc *sc)
16113 {
16114     int cid_count = BXE_L2_MAX_CID(sc);
16115
16116     if (IS_SRIOV(sc)) {
16117         cid_count += BXE_VF_CIDS;
16118     }
16119
16120     if (CNIC_SUPPORT(sc)) {
16121         cid_count += CNIC_CID_MAX;
16122     }
16123
16124     return (roundup(cid_count, QM_CID_ROUND));
16125 }
16126
16127 static void
16128 bxe_init_multi_cos(struct bxe_softc *sc)
16129 {
16130     int pri, cos;
16131
16132     uint32_t pri_map = 0; /* XXX change to user config */
16133
16134     for (pri = 0; pri < BXE_MAX_PRIORITY; pri++) {
16135         cos = ((pri_map & (0xf << (pri * 4))) >> (pri * 4));
16136         if (cos < sc->max_cos) {
16137             sc->prio_to_cos[pri] = cos;
16138         } else {
16139             BLOGW(sc, "Invalid COS %d for priority %d "
16140                       "(max COS is %d), setting to 0\n",
16141                   cos, pri, (sc->max_cos - 1));
16142             sc->prio_to_cos[pri] = 0;
16143         }
16144     }
16145 }
16146
16147 static int
16148 bxe_sysctl_state(SYSCTL_HANDLER_ARGS)
16149 {
16150     struct bxe_softc *sc;
16151     int error, result;
16152
16153     result = 0;
16154     error = sysctl_handle_int(oidp, &result, 0, req);
16155
16156     if (error || !req->newptr) {
16157         return (error);
16158     }
16159
16160     if (result == 1) {
16161         sc = (struct bxe_softc *)arg1;
16162         BLOGI(sc, "... dumping driver state ...\n");
16163         /* XXX */
16164     }
16165
16166     return (error);
16167 }
16168
16169 static int
16170 bxe_sysctl_eth_stat(SYSCTL_HANDLER_ARGS)
16171 {
16172     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16173     uint32_t *eth_stats = (uint32_t *)&sc->eth_stats;
16174     uint32_t *offset;
16175     uint64_t value = 0;
16176     int index = (int)arg2;
16177
16178     if (index >= BXE_NUM_ETH_STATS) {
16179         BLOGE(sc, "bxe_eth_stats index out of range (%d)\n", index);
16180         return (-1);
16181     }
16182
16183     offset = (eth_stats + bxe_eth_stats_arr[index].offset);
16184
16185     switch (bxe_eth_stats_arr[index].size) {
16186     case 4:
16187         value = (uint64_t)*offset;
16188         break;
16189     case 8:
16190         value = HILO_U64(*offset, *(offset + 1));
16191         break;
16192     default:
16193         BLOGE(sc, "Invalid bxe_eth_stats size (index=%d size=%d)\n",
16194               index, bxe_eth_stats_arr[index].size);
16195         return (-1);
16196     }
16197
16198     return (sysctl_handle_64(oidp, &value, 0, req));
16199 }
16200
16201 static int
16202 bxe_sysctl_eth_q_stat(SYSCTL_HANDLER_ARGS)
16203 {
16204     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16205     uint32_t *eth_stats;
16206     uint32_t *offset;
16207     uint64_t value = 0;
16208     uint32_t q_stat = (uint32_t)arg2;
16209     uint32_t fp_index = ((q_stat >> 16) & 0xffff);
16210     uint32_t index = (q_stat & 0xffff);
16211
16212     eth_stats = (uint32_t *)&sc->fp[fp_index].eth_q_stats;
16213
16214     if (index >= BXE_NUM_ETH_Q_STATS) {
16215         BLOGE(sc, "bxe_eth_q_stats index out of range (%d)\n", index);
16216         return (-1);
16217     }
16218
16219     offset = (eth_stats + bxe_eth_q_stats_arr[index].offset);
16220
16221     switch (bxe_eth_q_stats_arr[index].size) {
16222     case 4:
16223         value = (uint64_t)*offset;
16224         break;
16225     case 8:
16226         value = HILO_U64(*offset, *(offset + 1));
16227         break;
16228     default:
16229         BLOGE(sc, "Invalid bxe_eth_q_stats size (index=%d size=%d)\n",
16230               index, bxe_eth_q_stats_arr[index].size);
16231         return (-1);
16232     }
16233
16234     return (sysctl_handle_64(oidp, &value, 0, req));
16235 }
16236
16237 static void
16238 bxe_add_sysctls(struct bxe_softc *sc)
16239 {
16240     struct sysctl_ctx_list *ctx;
16241     struct sysctl_oid_list *children;
16242     struct sysctl_oid *queue_top, *queue;
16243     struct sysctl_oid_list *queue_top_children, *queue_children;
16244     char queue_num_buf[32];
16245     uint32_t q_stat;
16246     int i, j;
16247
16248     ctx = device_get_sysctl_ctx(sc->dev);
16249     children = SYSCTL_CHILDREN(device_get_sysctl_tree(sc->dev));
16250
16251     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "version",
16252                       CTLFLAG_RD, BXE_DRIVER_VERSION, 0,
16253                       "version");
16254
16255     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "bc_version",
16256                       CTLFLAG_RD, &sc->devinfo.bc_ver_str, 0,
16257                       "bootcode version");
16258
16259     snprintf(sc->fw_ver_str, sizeof(sc->fw_ver_str), "%d.%d.%d.%d",
16260              BCM_5710_FW_MAJOR_VERSION,
16261              BCM_5710_FW_MINOR_VERSION,
16262              BCM_5710_FW_REVISION_VERSION,
16263              BCM_5710_FW_ENGINEERING_VERSION);
16264     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "fw_version",
16265                       CTLFLAG_RD, &sc->fw_ver_str, 0,
16266                       "firmware version");
16267
16268     snprintf(sc->mf_mode_str, sizeof(sc->mf_mode_str), "%s",
16269         ((sc->devinfo.mf_info.mf_mode == SINGLE_FUNCTION)     ? "Single"  :
16270          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD)   ? "MF-SD"   :
16271          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI)   ? "MF-SI"   :
16272          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX) ? "MF-AFEX" :
16273                                                                 "Unknown"));
16274     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mf_mode",
16275                       CTLFLAG_RD, &sc->mf_mode_str, 0,
16276                       "multifunction mode");
16277
16278     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "mf_vnics",
16279                     CTLFLAG_RD, &sc->devinfo.mf_info.vnics_per_port, 0,
16280                     "multifunction vnics per port");
16281
16282     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mac_addr",
16283                       CTLFLAG_RD, &sc->mac_addr_str, 0,
16284                       "mac address");
16285
16286     snprintf(sc->pci_link_str, sizeof(sc->pci_link_str), "%s x%d",
16287         ((sc->devinfo.pcie_link_speed == 1) ? "2.5GT/s" :
16288          (sc->devinfo.pcie_link_speed == 2) ? "5.0GT/s" :
16289          (sc->devinfo.pcie_link_speed == 4) ? "8.0GT/s" :
16290                                               "???GT/s"),
16291         sc->devinfo.pcie_link_width);
16292     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "pci_link",
16293                       CTLFLAG_RD, &sc->pci_link_str, 0,
16294                       "pci link status");
16295
16296     sc->debug = bxe_debug;
16297     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "debug",
16298                     CTLFLAG_RW, &sc->debug, 0,
16299                     "debug logging mode");
16300
16301     sc->rx_budget = bxe_rx_budget;
16302     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "rx_budget",
16303                     CTLFLAG_RW, &sc->rx_budget, 0,
16304                     "rx processing budget");
16305
16306     SYSCTL_ADD_PROC(ctx, children, OID_AUTO, "state",
16307                     CTLTYPE_UINT | CTLFLAG_RW, sc, 0,
16308                     bxe_sysctl_state, "IU", "dump driver state");
16309
16310     for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
16311         SYSCTL_ADD_PROC(ctx, children, OID_AUTO,
16312                         bxe_eth_stats_arr[i].string,
16313                         CTLTYPE_U64 | CTLFLAG_RD, sc, i,
16314                         bxe_sysctl_eth_stat, "LU",
16315                         bxe_eth_stats_arr[i].string);
16316     }
16317
16318     /* add a new parent node for all queues "dev.bxe.#.queue" */
16319     queue_top = SYSCTL_ADD_NODE(ctx, children, OID_AUTO, "queue",
16320                                 CTLFLAG_RD, NULL, "queue");
16321     queue_top_children = SYSCTL_CHILDREN(queue_top);
16322
16323     for (i = 0; i < sc->num_queues; i++) {
16324         /* add a new parent node for a single queue "dev.bxe.#.queue.#" */
16325         snprintf(queue_num_buf, sizeof(queue_num_buf), "%d", i);
16326         queue = SYSCTL_ADD_NODE(ctx, queue_top_children, OID_AUTO,
16327                                 queue_num_buf, CTLFLAG_RD, NULL,
16328                                 "single queue");
16329         queue_children = SYSCTL_CHILDREN(queue);
16330
16331         for (j = 0; j < BXE_NUM_ETH_Q_STATS; j++) {
16332             q_stat = ((i << 16) | j);
16333             SYSCTL_ADD_PROC(ctx, queue_children, OID_AUTO,
16334                             bxe_eth_q_stats_arr[j].string,
16335                             CTLTYPE_U64 | CTLFLAG_RD, sc, q_stat,
16336                             bxe_sysctl_eth_q_stat, "LU",
16337                             bxe_eth_q_stats_arr[j].string);
16338         }
16339     }
16340 }
16341
16342 /*
16343  * Device attach function.
16344  *
16345  * Allocates device resources, performs secondary chip identification, and
16346  * initializes driver instance variables. This function is called from driver
16347  * load after a successful probe.
16348  *
16349  * Returns:
16350  *   0 = Success, >0 = Failure
16351  */
16352 static int
16353 bxe_attach(device_t dev)
16354 {
16355     struct bxe_softc *sc;
16356
16357     sc = device_get_softc(dev);
16358
16359     BLOGD(sc, DBG_LOAD, "Starting attach...\n");
16360
16361     sc->state = BXE_STATE_CLOSED;
16362
16363     sc->dev  = dev;
16364     sc->unit = device_get_unit(dev);
16365
16366     BLOGD(sc, DBG_LOAD, "softc = %p\n", sc);
16367
16368     sc->pcie_bus    = pci_get_bus(dev);
16369     sc->pcie_device = pci_get_slot(dev);
16370     sc->pcie_func   = pci_get_function(dev);
16371
16372     /* enable bus master capability */
16373     pci_enable_busmaster(dev);
16374
16375     /* get the BARs */
16376     if (bxe_allocate_bars(sc) != 0) {
16377         return (ENXIO);
16378     }
16379
16380     /* initialize the mutexes */
16381     bxe_init_mutexes(sc);
16382
16383     /* prepare the periodic callout */
16384     callout_init(&sc->periodic_callout, 0);
16385
16386     /* prepare the chip taskqueue */
16387     sc->chip_tq_flags = CHIP_TQ_NONE;
16388     snprintf(sc->chip_tq_name, sizeof(sc->chip_tq_name),
16389              "bxe%d_chip_tq", sc->unit);
16390     TASK_INIT(&sc->chip_tq_task, 0, bxe_handle_chip_tq, sc);
16391     sc->chip_tq = taskqueue_create(sc->chip_tq_name, M_NOWAIT,
16392                                    taskqueue_thread_enqueue,
16393                                    &sc->chip_tq);
16394     taskqueue_start_threads(&sc->chip_tq, 1, PWAIT, /* lower priority */
16395                             "%s", sc->chip_tq_name);
16396
16397     /* get device info and set params */
16398     if (bxe_get_device_info(sc) != 0) {
16399         BLOGE(sc, "getting device info\n");
16400         bxe_deallocate_bars(sc);
16401         pci_disable_busmaster(dev);
16402         return (ENXIO);
16403     }
16404
16405     /* get final misc params */
16406     bxe_get_params(sc);
16407
16408     /* set the default MTU (changed via ifconfig) */
16409     sc->mtu = ETHERMTU;
16410
16411     bxe_set_modes_bitmap(sc);
16412
16413     /* XXX
16414      * If in AFEX mode and the function is configured for FCoE
16415      * then bail... no L2 allowed.
16416      */
16417
16418     /* get phy settings from shmem and 'and' against admin settings */
16419     bxe_get_phy_info(sc);
16420
16421     /* initialize the FreeBSD ifnet interface */
16422     if (bxe_init_ifnet(sc) != 0) {
16423         bxe_release_mutexes(sc);
16424         bxe_deallocate_bars(sc);
16425         pci_disable_busmaster(dev);
16426         return (ENXIO);
16427     }
16428
16429     /* allocate device interrupts */
16430     if (bxe_interrupt_alloc(sc) != 0) {
16431         if (sc->ifnet != NULL) {
16432             ether_ifdetach(sc->ifnet);
16433         }
16434         ifmedia_removeall(&sc->ifmedia);
16435         bxe_release_mutexes(sc);
16436         bxe_deallocate_bars(sc);
16437         pci_disable_busmaster(dev);
16438         return (ENXIO);
16439     }
16440
16441     /* allocate ilt */
16442     if (bxe_alloc_ilt_mem(sc) != 0) {
16443         bxe_interrupt_free(sc);
16444         if (sc->ifnet != NULL) {
16445             ether_ifdetach(sc->ifnet);
16446         }
16447         ifmedia_removeall(&sc->ifmedia);
16448         bxe_release_mutexes(sc);
16449         bxe_deallocate_bars(sc);
16450         pci_disable_busmaster(dev);
16451         return (ENXIO);
16452     }
16453
16454     /* allocate the host hardware/software hsi structures */
16455     if (bxe_alloc_hsi_mem(sc) != 0) {
16456         bxe_free_ilt_mem(sc);
16457         bxe_interrupt_free(sc);
16458         if (sc->ifnet != NULL) {
16459             ether_ifdetach(sc->ifnet);
16460         }
16461         ifmedia_removeall(&sc->ifmedia);
16462         bxe_release_mutexes(sc);
16463         bxe_deallocate_bars(sc);
16464         pci_disable_busmaster(dev);
16465         return (ENXIO);
16466     }
16467
16468     /* need to reset chip if UNDI was active */
16469     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
16470         /* init fw_seq */
16471         sc->fw_seq =
16472             (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
16473              DRV_MSG_SEQ_NUMBER_MASK);
16474         BLOGD(sc, DBG_LOAD, "prev unload fw_seq 0x%04x\n", sc->fw_seq);
16475         bxe_prev_unload(sc);
16476     }
16477
16478 #if 1
16479     /* XXX */
16480     bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16481 #else
16482     if (SHMEM2_HAS(sc, dcbx_lldp_params_offset) &&
16483         SHMEM2_HAS(sc, dcbx_lldp_dcbx_stat_offset) &&
16484         SHMEM2_RD(sc, dcbx_lldp_params_offset) &&
16485         SHMEM2_RD(sc, dcbx_lldp_dcbx_stat_offset)) {
16486         bxe_dcbx_set_state(sc, TRUE, BXE_DCBX_ENABLED_ON_NEG_ON);
16487         bxe_dcbx_init_params(sc);
16488     } else {
16489         bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16490     }
16491 #endif
16492
16493     /* calculate qm_cid_count */
16494     sc->qm_cid_count = bxe_set_qm_cid_count(sc);
16495     BLOGD(sc, DBG_LOAD, "qm_cid_count=%d\n", sc->qm_cid_count);
16496
16497     sc->max_cos = 1;
16498     bxe_init_multi_cos(sc);
16499
16500     bxe_add_sysctls(sc);
16501
16502     return (0);
16503 }
16504
16505 /*
16506  * Device detach function.
16507  *
16508  * Stops the controller, resets the controller, and releases resources.
16509  *
16510  * Returns:
16511  *   0 = Success, >0 = Failure
16512  */
16513 static int
16514 bxe_detach(device_t dev)
16515 {
16516     struct bxe_softc *sc;
16517     struct ifnet *ifp;
16518
16519     sc = device_get_softc(dev);
16520
16521     BLOGD(sc, DBG_LOAD, "Starting detach...\n");
16522
16523     ifp = sc->ifnet;
16524     if (ifp != NULL && ifp->if_vlantrunk != NULL) {
16525         BLOGE(sc, "Cannot detach while VLANs are in use.\n");
16526         return(EBUSY);
16527     }
16528
16529     /* stop the periodic callout */
16530     bxe_periodic_stop(sc);
16531
16532     /* stop the chip taskqueue */
16533     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_NONE);
16534     if (sc->chip_tq) {
16535         taskqueue_drain(sc->chip_tq, &sc->chip_tq_task);
16536         taskqueue_free(sc->chip_tq);
16537         sc->chip_tq = NULL;
16538     }
16539
16540     /* stop and reset the controller if it was open */
16541     if (sc->state != BXE_STATE_CLOSED) {
16542         BXE_CORE_LOCK(sc);
16543         bxe_nic_unload(sc, UNLOAD_CLOSE, TRUE);
16544         BXE_CORE_UNLOCK(sc);
16545     }
16546
16547     /* release the network interface */
16548     if (ifp != NULL) {
16549         ether_ifdetach(ifp);
16550     }
16551     ifmedia_removeall(&sc->ifmedia);
16552
16553     /* XXX do the following based on driver state... */
16554
16555     /* free the host hardware/software hsi structures */
16556     bxe_free_hsi_mem(sc);
16557
16558     /* free ilt */
16559     bxe_free_ilt_mem(sc);
16560
16561     /* release the interrupts */
16562     bxe_interrupt_free(sc);
16563
16564     /* Release the mutexes*/
16565     bxe_release_mutexes(sc);
16566
16567     /* Release the PCIe BAR mapped memory */
16568     bxe_deallocate_bars(sc);
16569
16570     /* Release the FreeBSD interface. */
16571     if (sc->ifnet != NULL) {
16572         if_free(sc->ifnet);
16573     }
16574
16575     pci_disable_busmaster(dev);
16576
16577     return (0);
16578 }
16579
16580 /*
16581  * Device shutdown function.
16582  *
16583  * Stops and resets the controller.
16584  *
16585  * Returns:
16586  *   Nothing
16587  */
16588 static int
16589 bxe_shutdown(device_t dev)
16590 {
16591     struct bxe_softc *sc;
16592
16593     sc = device_get_softc(dev);
16594
16595     BLOGD(sc, DBG_LOAD, "Starting shutdown...\n");
16596
16597     /* stop the periodic callout */
16598     bxe_periodic_stop(sc);
16599
16600     BXE_CORE_LOCK(sc);
16601     bxe_nic_unload(sc, UNLOAD_NORMAL, FALSE);
16602     BXE_CORE_UNLOCK(sc);
16603
16604     return (0);
16605 }
16606
16607 void
16608 bxe_igu_ack_sb(struct bxe_softc *sc,
16609                uint8_t          igu_sb_id,
16610                uint8_t          segment,
16611                uint16_t         index,
16612                uint8_t          op,
16613                uint8_t          update)
16614 {
16615     uint32_t igu_addr = sc->igu_base_addr;
16616     igu_addr += (IGU_CMD_INT_ACK_BASE + igu_sb_id)*8;
16617     bxe_igu_ack_sb_gen(sc, igu_sb_id, segment, index, op, update, igu_addr);
16618 }
16619
16620 static void
16621 bxe_igu_clear_sb_gen(struct bxe_softc *sc,
16622                      uint8_t          func,
16623                      uint8_t          idu_sb_id,
16624                      uint8_t          is_pf)
16625 {
16626     uint32_t data, ctl, cnt = 100;
16627     uint32_t igu_addr_data = IGU_REG_COMMAND_REG_32LSB_DATA;
16628     uint32_t igu_addr_ctl = IGU_REG_COMMAND_REG_CTRL;
16629     uint32_t igu_addr_ack = IGU_REG_CSTORM_TYPE_0_SB_CLEANUP + (idu_sb_id/32)*4;
16630     uint32_t sb_bit =  1 << (idu_sb_id%32);
16631     uint32_t func_encode = func | (is_pf ? 1 : 0) << IGU_FID_ENCODE_IS_PF_SHIFT;
16632     uint32_t addr_encode = IGU_CMD_E2_PROD_UPD_BASE + idu_sb_id;
16633
16634     /* Not supported in BC mode */
16635     if (CHIP_INT_MODE_IS_BC(sc)) {
16636         return;
16637     }
16638
16639     data = ((IGU_USE_REGISTER_cstorm_type_0_sb_cleanup <<
16640              IGU_REGULAR_CLEANUP_TYPE_SHIFT) |
16641             IGU_REGULAR_CLEANUP_SET |
16642             IGU_REGULAR_BCLEANUP);
16643
16644     ctl = ((addr_encode << IGU_CTRL_REG_ADDRESS_SHIFT) |
16645            (func_encode << IGU_CTRL_REG_FID_SHIFT) |
16646            (IGU_CTRL_CMD_TYPE_WR << IGU_CTRL_REG_TYPE_SHIFT));
16647
16648     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16649             data, igu_addr_data);
16650     REG_WR(sc, igu_addr_data, data);
16651
16652     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16653                       BUS_SPACE_BARRIER_WRITE);
16654     mb();
16655
16656     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16657             ctl, igu_addr_ctl);
16658     REG_WR(sc, igu_addr_ctl, ctl);
16659
16660     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16661                       BUS_SPACE_BARRIER_WRITE);
16662     mb();
16663
16664     /* wait for clean up to finish */
16665     while (!(REG_RD(sc, igu_addr_ack) & sb_bit) && --cnt) {
16666         DELAY(20000);
16667     }
16668
16669     if (!(REG_RD(sc, igu_addr_ack) & sb_bit)) {
16670         BLOGD(sc, DBG_LOAD,
16671               "Unable to finish IGU cleanup: "
16672               "idu_sb_id %d offset %d bit %d (cnt %d)\n",
16673               idu_sb_id, idu_sb_id/32, idu_sb_id%32, cnt);
16674     }
16675 }
16676
16677 static void
16678 bxe_igu_clear_sb(struct bxe_softc *sc,
16679                  uint8_t          idu_sb_id)
16680 {
16681     bxe_igu_clear_sb_gen(sc, SC_FUNC(sc), idu_sb_id, TRUE /*PF*/);
16682 }
16683
16684
16685
16686
16687
16688
16689
16690 /*******************/
16691 /* ECORE CALLBACKS */
16692 /*******************/
16693
16694 static void
16695 bxe_reset_common(struct bxe_softc *sc)
16696 {
16697     uint32_t val = 0x1400;
16698
16699     /* reset_common */
16700     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR), 0xd3ffff7f);
16701
16702     if (CHIP_IS_E3(sc)) {
16703         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
16704         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
16705     }
16706
16707     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR), val);
16708 }
16709
16710 static void
16711 bxe_common_init_phy(struct bxe_softc *sc)
16712 {
16713     uint32_t shmem_base[2];
16714     uint32_t shmem2_base[2];
16715
16716     /* Avoid common init in case MFW supports LFA */
16717     if (SHMEM2_RD(sc, size) >
16718         (uint32_t)offsetof(struct shmem2_region,
16719                            lfa_host_addr[SC_PORT(sc)])) {
16720         return;
16721     }
16722
16723     shmem_base[0]  = sc->devinfo.shmem_base;
16724     shmem2_base[0] = sc->devinfo.shmem2_base;
16725
16726     if (!CHIP_IS_E1x(sc)) {
16727         shmem_base[1]  = SHMEM2_RD(sc, other_shmem_base_addr);
16728         shmem2_base[1] = SHMEM2_RD(sc, other_shmem2_base_addr);
16729     }
16730
16731     BXE_PHY_LOCK(sc);
16732     elink_common_init_phy(sc, shmem_base, shmem2_base,
16733                           sc->devinfo.chip_id, 0);
16734     BXE_PHY_UNLOCK(sc);
16735 }
16736
16737 static void
16738 bxe_pf_disable(struct bxe_softc *sc)
16739 {
16740     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
16741
16742     val &= ~IGU_PF_CONF_FUNC_EN;
16743
16744     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
16745     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
16746     REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 0);
16747 }
16748
16749 static void
16750 bxe_init_pxp(struct bxe_softc *sc)
16751 {
16752     uint16_t devctl;
16753     int r_order, w_order;
16754
16755     devctl = bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_CTL, 2);
16756
16757     BLOGD(sc, DBG_LOAD, "read 0x%08x from devctl\n", devctl);
16758
16759     w_order = ((devctl & PCIM_EXP_CTL_MAX_PAYLOAD) >> 5);
16760
16761     if (sc->mrrs == -1) {
16762         r_order = ((devctl & PCIM_EXP_CTL_MAX_READ_REQUEST) >> 12);
16763     } else {
16764         BLOGD(sc, DBG_LOAD, "forcing read order to %d\n", sc->mrrs);
16765         r_order = sc->mrrs;
16766     }
16767
16768     ecore_init_pxp_arb(sc, r_order, w_order);
16769 }
16770
16771 static uint32_t
16772 bxe_get_pretend_reg(struct bxe_softc *sc)
16773 {
16774     uint32_t base = PXP2_REG_PGL_PRETEND_FUNC_F0;
16775     uint32_t stride = (PXP2_REG_PGL_PRETEND_FUNC_F1 - base);
16776     return (base + (SC_ABS_FUNC(sc)) * stride);
16777 }
16778
16779 /*
16780  * Called only on E1H or E2.
16781  * When pretending to be PF, the pretend value is the function number 0..7.
16782  * When pretending to be VF, the pretend val is the PF-num:VF-valid:ABS-VFID
16783  * combination.
16784  */
16785 static int
16786 bxe_pretend_func(struct bxe_softc *sc,
16787                  uint16_t         pretend_func_val)
16788 {
16789     uint32_t pretend_reg;
16790
16791     if (CHIP_IS_E1H(sc) && (pretend_func_val > E1H_FUNC_MAX)) {
16792         return (-1);
16793     }
16794
16795     /* get my own pretend register */
16796     pretend_reg = bxe_get_pretend_reg(sc);
16797     REG_WR(sc, pretend_reg, pretend_func_val);
16798     REG_RD(sc, pretend_reg);
16799     return (0);
16800 }
16801
16802 static void
16803 bxe_iov_init_dmae(struct bxe_softc *sc)
16804 {
16805     return;
16806 #if 0
16807     BLOGD(sc, DBG_LOAD, "SRIOV is %s\n", IS_SRIOV(sc) ? "ON" : "OFF");
16808
16809     if (!IS_SRIOV(sc)) {
16810         return;
16811     }
16812
16813     REG_WR(sc, DMAE_REG_BACKWARD_COMP_EN, 0);
16814 #endif
16815 }
16816
16817 #if 0
16818 static int
16819 bxe_iov_init_ilt(struct bxe_softc *sc,
16820                  uint16_t         line)
16821 {
16822     return (line);
16823 #if 0
16824     int i;
16825     struct ecore_ilt* ilt = sc->ilt;
16826
16827     if (!IS_SRIOV(sc)) {
16828         return (line);
16829     }
16830
16831     /* set vfs ilt lines */
16832     for (i = 0; i < BXE_VF_CIDS/ILT_PAGE_CIDS ; i++) {
16833         struct hw_dma *hw_cxt = SC_VF_CXT_PAGE(sc,i);
16834         ilt->lines[line+i].page = hw_cxt->addr;
16835         ilt->lines[line+i].page_mapping = hw_cxt->mapping;
16836         ilt->lines[line+i].size = hw_cxt->size; /* doesn't matter */
16837     }
16838     return (line+i);
16839 #endif
16840 }
16841 #endif
16842
16843 static void
16844 bxe_iov_init_dq(struct bxe_softc *sc)
16845 {
16846     return;
16847 #if 0
16848     if (!IS_SRIOV(sc)) {
16849         return;
16850     }
16851
16852     /* Set the DQ such that the CID reflect the abs_vfid */
16853     REG_WR(sc, DORQ_REG_VF_NORM_VF_BASE, 0);
16854     REG_WR(sc, DORQ_REG_MAX_RVFID_SIZE, ilog2(BNX2X_MAX_NUM_OF_VFS));
16855
16856     /*
16857      * Set VFs starting CID. If its > 0 the preceding CIDs are belong to
16858      * the PF L2 queues
16859      */
16860     REG_WR(sc, DORQ_REG_VF_NORM_CID_BASE, BNX2X_FIRST_VF_CID);
16861
16862     /* The VF window size is the log2 of the max number of CIDs per VF */
16863     REG_WR(sc, DORQ_REG_VF_NORM_CID_WND_SIZE, BNX2X_VF_CID_WND);
16864
16865     /*
16866      * The VF doorbell size  0 - *B, 4 - 128B. We set it here to match
16867      * the Pf doorbell size although the 2 are independent.
16868      */
16869     REG_WR(sc, DORQ_REG_VF_NORM_CID_OFST,
16870            BNX2X_DB_SHIFT - BNX2X_DB_MIN_SHIFT);
16871
16872     /*
16873      * No security checks for now -
16874      * configure single rule (out of 16) mask = 0x1, value = 0x0,
16875      * CID range 0 - 0x1ffff
16876      */
16877     REG_WR(sc, DORQ_REG_VF_TYPE_MASK_0, 1);
16878     REG_WR(sc, DORQ_REG_VF_TYPE_VALUE_0, 0);
16879     REG_WR(sc, DORQ_REG_VF_TYPE_MIN_MCID_0, 0);
16880     REG_WR(sc, DORQ_REG_VF_TYPE_MAX_MCID_0, 0x1ffff);
16881
16882     /* set the number of VF alllowed doorbells to the full DQ range */
16883     REG_WR(sc, DORQ_REG_VF_NORM_MAX_CID_COUNT, 0x20000);
16884
16885     /* set the VF doorbell threshold */
16886     REG_WR(sc, DORQ_REG_VF_USAGE_CT_LIMIT, 4);
16887 #endif
16888 }
16889
16890 /* send a NIG loopback debug packet */
16891 static void
16892 bxe_lb_pckt(struct bxe_softc *sc)
16893 {
16894     uint32_t wb_write[3];
16895
16896     /* Ethernet source and destination addresses */
16897     wb_write[0] = 0x55555555;
16898     wb_write[1] = 0x55555555;
16899     wb_write[2] = 0x20;     /* SOP */
16900     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16901
16902     /* NON-IP protocol */
16903     wb_write[0] = 0x09000000;
16904     wb_write[1] = 0x55555555;
16905     wb_write[2] = 0x10;     /* EOP, eop_bvalid = 0 */
16906     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16907 }
16908
16909 /*
16910  * Some of the internal memories are not directly readable from the driver.
16911  * To test them we send debug packets.
16912  */
16913 static int
16914 bxe_int_mem_test(struct bxe_softc *sc)
16915 {
16916     int factor;
16917     int count, i;
16918     uint32_t val = 0;
16919
16920     if (CHIP_REV_IS_FPGA(sc)) {
16921         factor = 120;
16922     } else if (CHIP_REV_IS_EMUL(sc)) {
16923         factor = 200;
16924     } else {
16925         factor = 1;
16926     }
16927
16928     /* disable inputs of parser neighbor blocks */
16929     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16930     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16931     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16932     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16933
16934     /*  write 0 to parser credits for CFC search request */
16935     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16936
16937     /* send Ethernet packet */
16938     bxe_lb_pckt(sc);
16939
16940     /* TODO do i reset NIG statistic? */
16941     /* Wait until NIG register shows 1 packet of size 0x10 */
16942     count = 1000 * factor;
16943     while (count) {
16944         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
16945         val = *BXE_SP(sc, wb_data[0]);
16946         if (val == 0x10) {
16947             break;
16948         }
16949
16950         DELAY(10000);
16951         count--;
16952     }
16953
16954     if (val != 0x10) {
16955         BLOGE(sc, "NIG timeout val=0x%x\n", val);
16956         return (-1);
16957     }
16958
16959     /* wait until PRS register shows 1 packet */
16960     count = (1000 * factor);
16961     while (count) {
16962         val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
16963         if (val == 1) {
16964             break;
16965         }
16966
16967         DELAY(10000);
16968         count--;
16969     }
16970
16971     if (val != 0x1) {
16972         BLOGE(sc, "PRS timeout val=0x%x\n", val);
16973         return (-2);
16974     }
16975
16976     /* Reset and init BRB, PRS */
16977     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
16978     DELAY(50000);
16979     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
16980     DELAY(50000);
16981     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
16982     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
16983
16984     /* Disable inputs of parser neighbor blocks */
16985     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16986     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16987     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16988     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16989
16990     /* Write 0 to parser credits for CFC search request */
16991     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16992
16993     /* send 10 Ethernet packets */
16994     for (i = 0; i < 10; i++) {
16995         bxe_lb_pckt(sc);
16996     }
16997
16998     /* Wait until NIG register shows 10+1 packets of size 11*0x10 = 0xb0 */
16999     count = (1000 * factor);
17000     while (count) {
17001         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17002         val = *BXE_SP(sc, wb_data[0]);
17003         if (val == 0xb0) {
17004             break;
17005         }
17006
17007         DELAY(10000);
17008         count--;
17009     }
17010
17011     if (val != 0xb0) {
17012         BLOGE(sc, "NIG timeout val=0x%x\n", val);
17013         return (-3);
17014     }
17015
17016     /* Wait until PRS register shows 2 packets */
17017     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17018     if (val != 2) {
17019         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17020     }
17021
17022     /* Write 1 to parser credits for CFC search request */
17023     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x1);
17024
17025     /* Wait until PRS register shows 3 packets */
17026     DELAY(10000 * factor);
17027
17028     /* Wait until NIG register shows 1 packet of size 0x10 */
17029     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17030     if (val != 3) {
17031         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17032     }
17033
17034     /* clear NIG EOP FIFO */
17035     for (i = 0; i < 11; i++) {
17036         REG_RD(sc, NIG_REG_INGRESS_EOP_LB_FIFO);
17037     }
17038
17039     val = REG_RD(sc, NIG_REG_INGRESS_EOP_LB_EMPTY);
17040     if (val != 1) {
17041         BLOGE(sc, "clear of NIG failed\n");
17042         return (-4);
17043     }
17044
17045     /* Reset and init BRB, PRS, NIG */
17046     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
17047     DELAY(50000);
17048     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
17049     DELAY(50000);
17050     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17051     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17052     if (!CNIC_SUPPORT(sc)) {
17053         /* set NIC mode */
17054         REG_WR(sc, PRS_REG_NIC_MODE, 1);
17055     }
17056
17057     /* Enable inputs of parser neighbor blocks */
17058     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x7fffffff);
17059     REG_WR(sc, TCM_REG_PRS_IFEN, 0x1);
17060     REG_WR(sc, CFC_REG_DEBUG0, 0x0);
17061     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x1);
17062
17063     return (0);
17064 }
17065
17066 static void
17067 bxe_setup_fan_failure_detection(struct bxe_softc *sc)
17068 {
17069     int is_required;
17070     uint32_t val;
17071     int port;
17072
17073     is_required = 0;
17074     val = (SHMEM_RD(sc, dev_info.shared_hw_config.config2) &
17075            SHARED_HW_CFG_FAN_FAILURE_MASK);
17076
17077     if (val == SHARED_HW_CFG_FAN_FAILURE_ENABLED) {
17078         is_required = 1;
17079     }
17080     /*
17081      * The fan failure mechanism is usually related to the PHY type since
17082      * the power consumption of the board is affected by the PHY. Currently,
17083      * fan is required for most designs with SFX7101, BCM8727 and BCM8481.
17084      */
17085     else if (val == SHARED_HW_CFG_FAN_FAILURE_PHY_TYPE) {
17086         for (port = PORT_0; port < PORT_MAX; port++) {
17087             is_required |= elink_fan_failure_det_req(sc,
17088                                                      sc->devinfo.shmem_base,
17089                                                      sc->devinfo.shmem2_base,
17090                                                      port);
17091         }
17092     }
17093
17094     BLOGD(sc, DBG_LOAD, "fan detection setting: %d\n", is_required);
17095
17096     if (is_required == 0) {
17097         return;
17098     }
17099
17100     /* Fan failure is indicated by SPIO 5 */
17101     bxe_set_spio(sc, MISC_SPIO_SPIO5, MISC_SPIO_INPUT_HI_Z);
17102
17103     /* set to active low mode */
17104     val = REG_RD(sc, MISC_REG_SPIO_INT);
17105     val |= (MISC_SPIO_SPIO5 << MISC_SPIO_INT_OLD_SET_POS);
17106     REG_WR(sc, MISC_REG_SPIO_INT, val);
17107
17108     /* enable interrupt to signal the IGU */
17109     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17110     val |= MISC_SPIO_SPIO5;
17111     REG_WR(sc, MISC_REG_SPIO_EVENT_EN, val);
17112 }
17113
17114 static void
17115 bxe_enable_blocks_attention(struct bxe_softc *sc)
17116 {
17117     uint32_t val;
17118
17119     REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17120     if (!CHIP_IS_E1x(sc)) {
17121         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0x40);
17122     } else {
17123         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0);
17124     }
17125     REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17126     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17127     /*
17128      * mask read length error interrupts in brb for parser
17129      * (parsing unit and 'checksum and crc' unit)
17130      * these errors are legal (PU reads fixed length and CAC can cause
17131      * read length error on truncated packets)
17132      */
17133     REG_WR(sc, BRB1_REG_BRB1_INT_MASK, 0xFC00);
17134     REG_WR(sc, QM_REG_QM_INT_MASK, 0);
17135     REG_WR(sc, TM_REG_TM_INT_MASK, 0);
17136     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_0, 0);
17137     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_1, 0);
17138     REG_WR(sc, XCM_REG_XCM_INT_MASK, 0);
17139 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_0, 0); */
17140 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_1, 0); */
17141     REG_WR(sc, USDM_REG_USDM_INT_MASK_0, 0);
17142     REG_WR(sc, USDM_REG_USDM_INT_MASK_1, 0);
17143     REG_WR(sc, UCM_REG_UCM_INT_MASK, 0);
17144 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_0, 0); */
17145 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_1, 0); */
17146     REG_WR(sc, GRCBASE_UPB + PB_REG_PB_INT_MASK, 0);
17147     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_0, 0);
17148     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_1, 0);
17149     REG_WR(sc, CCM_REG_CCM_INT_MASK, 0);
17150 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_0, 0); */
17151 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_1, 0); */
17152
17153     val = (PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_AFT |
17154            PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_OF |
17155            PXP2_PXP2_INT_MASK_0_REG_PGL_PCIE_ATTN);
17156     if (!CHIP_IS_E1x(sc)) {
17157         val |= (PXP2_PXP2_INT_MASK_0_REG_PGL_READ_BLOCKED |
17158                 PXP2_PXP2_INT_MASK_0_REG_PGL_WRITE_BLOCKED);
17159     }
17160     REG_WR(sc, PXP2_REG_PXP2_INT_MASK_0, val);
17161
17162     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_0, 0);
17163     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_1, 0);
17164     REG_WR(sc, TCM_REG_TCM_INT_MASK, 0);
17165 /*      REG_WR(sc, TSEM_REG_TSEM_INT_MASK_0, 0); */
17166
17167     if (!CHIP_IS_E1x(sc)) {
17168         /* enable VFC attentions: bits 11 and 12, bits 31:13 reserved */
17169         REG_WR(sc, TSEM_REG_TSEM_INT_MASK_1, 0x07ff);
17170     }
17171
17172     REG_WR(sc, CDU_REG_CDU_INT_MASK, 0);
17173     REG_WR(sc, DMAE_REG_DMAE_INT_MASK, 0);
17174 /*      REG_WR(sc, MISC_REG_MISC_INT_MASK, 0); */
17175     REG_WR(sc, PBF_REG_PBF_INT_MASK, 0x18);     /* bit 3,4 masked */
17176 }
17177
17178 /**
17179  * bxe_init_hw_common - initialize the HW at the COMMON phase.
17180  *
17181  * @sc:     driver handle
17182  */
17183 static int
17184 bxe_init_hw_common(struct bxe_softc *sc)
17185 {
17186     uint8_t abs_func_id;
17187     uint32_t val;
17188
17189     BLOGD(sc, DBG_LOAD, "starting common init for func %d\n",
17190           SC_ABS_FUNC(sc));
17191
17192     /*
17193      * take the RESET lock to protect undi_unload flow from accessing
17194      * registers while we are resetting the chip
17195      */
17196     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17197
17198     bxe_reset_common(sc);
17199
17200     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET), 0xffffffff);
17201
17202     val = 0xfffc;
17203     if (CHIP_IS_E3(sc)) {
17204         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
17205         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
17206     }
17207
17208     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET), val);
17209
17210     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17211
17212     ecore_init_block(sc, BLOCK_MISC, PHASE_COMMON);
17213     BLOGD(sc, DBG_LOAD, "after misc block init\n");
17214
17215     if (!CHIP_IS_E1x(sc)) {
17216         /*
17217          * 4-port mode or 2-port mode we need to turn off master-enable for
17218          * everyone. After that we turn it back on for self. So, we disregard
17219          * multi-function, and always disable all functions on the given path,
17220          * this means 0,2,4,6 for path 0 and 1,3,5,7 for path 1
17221          */
17222         for (abs_func_id = SC_PATH(sc);
17223              abs_func_id < (E2_FUNC_MAX * 2);
17224              abs_func_id += 2) {
17225             if (abs_func_id == SC_ABS_FUNC(sc)) {
17226                 REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17227                 continue;
17228             }
17229
17230             bxe_pretend_func(sc, abs_func_id);
17231
17232             /* clear pf enable */
17233             bxe_pf_disable(sc);
17234
17235             bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17236         }
17237     }
17238
17239     BLOGD(sc, DBG_LOAD, "after pf disable\n");
17240
17241     ecore_init_block(sc, BLOCK_PXP, PHASE_COMMON);
17242
17243     if (CHIP_IS_E1(sc)) {
17244         /*
17245          * enable HW interrupt from PXP on USDM overflow
17246          * bit 16 on INT_MASK_0
17247          */
17248         REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17249     }
17250
17251     ecore_init_block(sc, BLOCK_PXP2, PHASE_COMMON);
17252     bxe_init_pxp(sc);
17253
17254 #ifdef __BIG_ENDIAN
17255     REG_WR(sc, PXP2_REG_RQ_QM_ENDIAN_M, 1);
17256     REG_WR(sc, PXP2_REG_RQ_TM_ENDIAN_M, 1);
17257     REG_WR(sc, PXP2_REG_RQ_SRC_ENDIAN_M, 1);
17258     REG_WR(sc, PXP2_REG_RQ_CDU_ENDIAN_M, 1);
17259     REG_WR(sc, PXP2_REG_RQ_DBG_ENDIAN_M, 1);
17260     /* make sure this value is 0 */
17261     REG_WR(sc, PXP2_REG_RQ_HC_ENDIAN_M, 0);
17262
17263     //REG_WR(sc, PXP2_REG_RD_PBF_SWAP_MODE, 1);
17264     REG_WR(sc, PXP2_REG_RD_QM_SWAP_MODE, 1);
17265     REG_WR(sc, PXP2_REG_RD_TM_SWAP_MODE, 1);
17266     REG_WR(sc, PXP2_REG_RD_SRC_SWAP_MODE, 1);
17267     REG_WR(sc, PXP2_REG_RD_CDURD_SWAP_MODE, 1);
17268 #endif
17269
17270     ecore_ilt_init_page_size(sc, INITOP_SET);
17271
17272     if (CHIP_REV_IS_FPGA(sc) && CHIP_IS_E1H(sc)) {
17273         REG_WR(sc, PXP2_REG_PGL_TAGS_LIMIT, 0x1);
17274     }
17275
17276     /* let the HW do it's magic... */
17277     DELAY(100000);
17278
17279     /* finish PXP init */
17280     val = REG_RD(sc, PXP2_REG_RQ_CFG_DONE);
17281     if (val != 1) {
17282         BLOGE(sc, "PXP2 CFG failed\n");
17283         return (-1);
17284     }
17285     val = REG_RD(sc, PXP2_REG_RD_INIT_DONE);
17286     if (val != 1) {
17287         BLOGE(sc, "PXP2 RD_INIT failed\n");
17288         return (-1);
17289     }
17290
17291     BLOGD(sc, DBG_LOAD, "after pxp init\n");
17292
17293     /*
17294      * Timer bug workaround for E2 only. We need to set the entire ILT to have
17295      * entries with value "0" and valid bit on. This needs to be done by the
17296      * first PF that is loaded in a path (i.e. common phase)
17297      */
17298     if (!CHIP_IS_E1x(sc)) {
17299 /*
17300  * In E2 there is a bug in the timers block that can cause function 6 / 7
17301  * (i.e. vnic3) to start even if it is marked as "scan-off".
17302  * This occurs when a different function (func2,3) is being marked
17303  * as "scan-off". Real-life scenario for example: if a driver is being
17304  * load-unloaded while func6,7 are down. This will cause the timer to access
17305  * the ilt, translate to a logical address and send a request to read/write.
17306  * Since the ilt for the function that is down is not valid, this will cause
17307  * a translation error which is unrecoverable.
17308  * The Workaround is intended to make sure that when this happens nothing
17309  * fatal will occur. The workaround:
17310  *  1.  First PF driver which loads on a path will:
17311  *      a.  After taking the chip out of reset, by using pretend,
17312  *          it will write "0" to the following registers of
17313  *          the other vnics.
17314  *          REG_WR(pdev, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
17315  *          REG_WR(pdev, CFC_REG_WEAK_ENABLE_PF,0);
17316  *          REG_WR(pdev, CFC_REG_STRONG_ENABLE_PF,0);
17317  *          And for itself it will write '1' to
17318  *          PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER to enable
17319  *          dmae-operations (writing to pram for example.)
17320  *          note: can be done for only function 6,7 but cleaner this
17321  *            way.
17322  *      b.  Write zero+valid to the entire ILT.
17323  *      c.  Init the first_timers_ilt_entry, last_timers_ilt_entry of
17324  *          VNIC3 (of that port). The range allocated will be the
17325  *          entire ILT. This is needed to prevent  ILT range error.
17326  *  2.  Any PF driver load flow:
17327  *      a.  ILT update with the physical addresses of the allocated
17328  *          logical pages.
17329  *      b.  Wait 20msec. - note that this timeout is needed to make
17330  *          sure there are no requests in one of the PXP internal
17331  *          queues with "old" ILT addresses.
17332  *      c.  PF enable in the PGLC.
17333  *      d.  Clear the was_error of the PF in the PGLC. (could have
17334  *          occurred while driver was down)
17335  *      e.  PF enable in the CFC (WEAK + STRONG)
17336  *      f.  Timers scan enable
17337  *  3.  PF driver unload flow:
17338  *      a.  Clear the Timers scan_en.
17339  *      b.  Polling for scan_on=0 for that PF.
17340  *      c.  Clear the PF enable bit in the PXP.
17341  *      d.  Clear the PF enable in the CFC (WEAK + STRONG)
17342  *      e.  Write zero+valid to all ILT entries (The valid bit must
17343  *          stay set)
17344  *      f.  If this is VNIC 3 of a port then also init
17345  *          first_timers_ilt_entry to zero and last_timers_ilt_entry
17346  *          to the last enrty in the ILT.
17347  *
17348  *      Notes:
17349  *      Currently the PF error in the PGLC is non recoverable.
17350  *      In the future the there will be a recovery routine for this error.
17351  *      Currently attention is masked.
17352  *      Having an MCP lock on the load/unload process does not guarantee that
17353  *      there is no Timer disable during Func6/7 enable. This is because the
17354  *      Timers scan is currently being cleared by the MCP on FLR.
17355  *      Step 2.d can be done only for PF6/7 and the driver can also check if
17356  *      there is error before clearing it. But the flow above is simpler and
17357  *      more general.
17358  *      All ILT entries are written by zero+valid and not just PF6/7
17359  *      ILT entries since in the future the ILT entries allocation for
17360  *      PF-s might be dynamic.
17361  */
17362         struct ilt_client_info ilt_cli;
17363         struct ecore_ilt ilt;
17364
17365         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
17366         memset(&ilt, 0, sizeof(struct ecore_ilt));
17367
17368         /* initialize dummy TM client */
17369         ilt_cli.start      = 0;
17370         ilt_cli.end        = ILT_NUM_PAGE_ENTRIES - 1;
17371         ilt_cli.client_num = ILT_CLIENT_TM;
17372
17373         /*
17374          * Step 1: set zeroes to all ilt page entries with valid bit on
17375          * Step 2: set the timers first/last ilt entry to point
17376          * to the entire range to prevent ILT range error for 3rd/4th
17377          * vnic (this code assumes existence of the vnic)
17378          *
17379          * both steps performed by call to ecore_ilt_client_init_op()
17380          * with dummy TM client
17381          *
17382          * we must use pretend since PXP2_REG_RQ_##blk##_FIRST_ILT
17383          * and his brother are split registers
17384          */
17385
17386         bxe_pretend_func(sc, (SC_PATH(sc) + 6));
17387         ecore_ilt_client_init_op_ilt(sc, &ilt, &ilt_cli, INITOP_CLEAR);
17388         bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17389
17390         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN, BXE_PXP_DRAM_ALIGN);
17391         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_RD, BXE_PXP_DRAM_ALIGN);
17392         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_SEL, 1);
17393     }
17394
17395     REG_WR(sc, PXP2_REG_RQ_DISABLE_INPUTS, 0);
17396     REG_WR(sc, PXP2_REG_RD_DISABLE_INPUTS, 0);
17397
17398     if (!CHIP_IS_E1x(sc)) {
17399         int factor = CHIP_REV_IS_EMUL(sc) ? 1000 :
17400                      (CHIP_REV_IS_FPGA(sc) ? 400 : 0);
17401
17402         ecore_init_block(sc, BLOCK_PGLUE_B, PHASE_COMMON);
17403         ecore_init_block(sc, BLOCK_ATC, PHASE_COMMON);
17404
17405         /* let the HW do it's magic... */
17406         do {
17407             DELAY(200000);
17408             val = REG_RD(sc, ATC_REG_ATC_INIT_DONE);
17409         } while (factor-- && (val != 1));
17410
17411         if (val != 1) {
17412             BLOGE(sc, "ATC_INIT failed\n");
17413             return (-1);
17414         }
17415     }
17416
17417     BLOGD(sc, DBG_LOAD, "after pglue and atc init\n");
17418
17419     ecore_init_block(sc, BLOCK_DMAE, PHASE_COMMON);
17420
17421     bxe_iov_init_dmae(sc);
17422
17423     /* clean the DMAE memory */
17424     sc->dmae_ready = 1;
17425     ecore_init_fill(sc, TSEM_REG_PRAM, 0, 8, 1);
17426
17427     ecore_init_block(sc, BLOCK_TCM, PHASE_COMMON);
17428
17429     ecore_init_block(sc, BLOCK_UCM, PHASE_COMMON);
17430
17431     ecore_init_block(sc, BLOCK_CCM, PHASE_COMMON);
17432
17433     ecore_init_block(sc, BLOCK_XCM, PHASE_COMMON);
17434
17435     bxe_read_dmae(sc, XSEM_REG_PASSIVE_BUFFER, 3);
17436     bxe_read_dmae(sc, CSEM_REG_PASSIVE_BUFFER, 3);
17437     bxe_read_dmae(sc, TSEM_REG_PASSIVE_BUFFER, 3);
17438     bxe_read_dmae(sc, USEM_REG_PASSIVE_BUFFER, 3);
17439
17440     ecore_init_block(sc, BLOCK_QM, PHASE_COMMON);
17441
17442     /* QM queues pointers table */
17443     ecore_qm_init_ptr_table(sc, sc->qm_cid_count, INITOP_SET);
17444
17445     /* soft reset pulse */
17446     REG_WR(sc, QM_REG_SOFT_RESET, 1);
17447     REG_WR(sc, QM_REG_SOFT_RESET, 0);
17448
17449     if (CNIC_SUPPORT(sc))
17450         ecore_init_block(sc, BLOCK_TM, PHASE_COMMON);
17451
17452     ecore_init_block(sc, BLOCK_DORQ, PHASE_COMMON);
17453     REG_WR(sc, DORQ_REG_DPM_CID_OFST, BXE_DB_SHIFT);
17454     if (!CHIP_REV_IS_SLOW(sc)) {
17455         /* enable hw interrupt from doorbell Q */
17456         REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17457     }
17458
17459     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17460
17461     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17462     REG_WR(sc, PRS_REG_A_PRSU_20, 0xf);
17463
17464     if (!CHIP_IS_E1(sc)) {
17465         REG_WR(sc, PRS_REG_E1HOV_MODE, sc->devinfo.mf_info.path_has_ovlan);
17466     }
17467
17468     if (!CHIP_IS_E1x(sc) && !CHIP_IS_E3B0(sc)) {
17469         if (IS_MF_AFEX(sc)) {
17470             /*
17471              * configure that AFEX and VLAN headers must be
17472              * received in AFEX mode
17473              */
17474             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC, 0xE);
17475             REG_WR(sc, PRS_REG_MUST_HAVE_HDRS, 0xA);
17476             REG_WR(sc, PRS_REG_HDRS_AFTER_TAG_0, 0x6);
17477             REG_WR(sc, PRS_REG_TAG_ETHERTYPE_0, 0x8926);
17478             REG_WR(sc, PRS_REG_TAG_LEN_0, 0x4);
17479         } else {
17480             /*
17481              * Bit-map indicating which L2 hdrs may appear
17482              * after the basic Ethernet header
17483              */
17484             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC,
17485                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17486         }
17487     }
17488
17489     ecore_init_block(sc, BLOCK_TSDM, PHASE_COMMON);
17490     ecore_init_block(sc, BLOCK_CSDM, PHASE_COMMON);
17491     ecore_init_block(sc, BLOCK_USDM, PHASE_COMMON);
17492     ecore_init_block(sc, BLOCK_XSDM, PHASE_COMMON);
17493
17494     if (!CHIP_IS_E1x(sc)) {
17495         /* reset VFC memories */
17496         REG_WR(sc, TSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17497                VFC_MEMORIES_RST_REG_CAM_RST |
17498                VFC_MEMORIES_RST_REG_RAM_RST);
17499         REG_WR(sc, XSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17500                VFC_MEMORIES_RST_REG_CAM_RST |
17501                VFC_MEMORIES_RST_REG_RAM_RST);
17502
17503         DELAY(20000);
17504     }
17505
17506     ecore_init_block(sc, BLOCK_TSEM, PHASE_COMMON);
17507     ecore_init_block(sc, BLOCK_USEM, PHASE_COMMON);
17508     ecore_init_block(sc, BLOCK_CSEM, PHASE_COMMON);
17509     ecore_init_block(sc, BLOCK_XSEM, PHASE_COMMON);
17510
17511     /* sync semi rtc */
17512     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
17513            0x80000000);
17514     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET,
17515            0x80000000);
17516
17517     ecore_init_block(sc, BLOCK_UPB, PHASE_COMMON);
17518     ecore_init_block(sc, BLOCK_XPB, PHASE_COMMON);
17519     ecore_init_block(sc, BLOCK_PBF, PHASE_COMMON);
17520
17521     if (!CHIP_IS_E1x(sc)) {
17522         if (IS_MF_AFEX(sc)) {
17523             /*
17524              * configure that AFEX and VLAN headers must be
17525              * sent in AFEX mode
17526              */
17527             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC, 0xE);
17528             REG_WR(sc, PBF_REG_MUST_HAVE_HDRS, 0xA);
17529             REG_WR(sc, PBF_REG_HDRS_AFTER_TAG_0, 0x6);
17530             REG_WR(sc, PBF_REG_TAG_ETHERTYPE_0, 0x8926);
17531             REG_WR(sc, PBF_REG_TAG_LEN_0, 0x4);
17532         } else {
17533             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC,
17534                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17535         }
17536     }
17537
17538     REG_WR(sc, SRC_REG_SOFT_RST, 1);
17539
17540     ecore_init_block(sc, BLOCK_SRC, PHASE_COMMON);
17541
17542     if (CNIC_SUPPORT(sc)) {
17543         REG_WR(sc, SRC_REG_KEYSEARCH_0, 0x63285672);
17544         REG_WR(sc, SRC_REG_KEYSEARCH_1, 0x24b8f2cc);
17545         REG_WR(sc, SRC_REG_KEYSEARCH_2, 0x223aef9b);
17546         REG_WR(sc, SRC_REG_KEYSEARCH_3, 0x26001e3a);
17547         REG_WR(sc, SRC_REG_KEYSEARCH_4, 0x7ae91116);
17548         REG_WR(sc, SRC_REG_KEYSEARCH_5, 0x5ce5230b);
17549         REG_WR(sc, SRC_REG_KEYSEARCH_6, 0x298d8adf);
17550         REG_WR(sc, SRC_REG_KEYSEARCH_7, 0x6eb0ff09);
17551         REG_WR(sc, SRC_REG_KEYSEARCH_8, 0x1830f82f);
17552         REG_WR(sc, SRC_REG_KEYSEARCH_9, 0x01e46be7);
17553     }
17554     REG_WR(sc, SRC_REG_SOFT_RST, 0);
17555
17556     if (sizeof(union cdu_context) != 1024) {
17557         /* we currently assume that a context is 1024 bytes */
17558         BLOGE(sc, "please adjust the size of cdu_context(%ld)\n",
17559               (long)sizeof(union cdu_context));
17560     }
17561
17562     ecore_init_block(sc, BLOCK_CDU, PHASE_COMMON);
17563     val = (4 << 24) + (0 << 12) + 1024;
17564     REG_WR(sc, CDU_REG_CDU_GLOBAL_PARAMS, val);
17565
17566     ecore_init_block(sc, BLOCK_CFC, PHASE_COMMON);
17567
17568     REG_WR(sc, CFC_REG_INIT_REG, 0x7FF);
17569     /* enable context validation interrupt from CFC */
17570     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17571
17572     /* set the thresholds to prevent CFC/CDU race */
17573     REG_WR(sc, CFC_REG_DEBUG0, 0x20020000);
17574     ecore_init_block(sc, BLOCK_HC, PHASE_COMMON);
17575
17576     if (!CHIP_IS_E1x(sc) && BXE_NOMCP(sc)) {
17577         REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x36);
17578     }
17579
17580     ecore_init_block(sc, BLOCK_IGU, PHASE_COMMON);
17581     ecore_init_block(sc, BLOCK_MISC_AEU, PHASE_COMMON);
17582
17583     /* Reset PCIE errors for debug */
17584     REG_WR(sc, 0x2814, 0xffffffff);
17585     REG_WR(sc, 0x3820, 0xffffffff);
17586
17587     if (!CHIP_IS_E1x(sc)) {
17588         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_CONTROL_5,
17589                (PXPCS_TL_CONTROL_5_ERR_UNSPPORT1 |
17590                 PXPCS_TL_CONTROL_5_ERR_UNSPPORT));
17591         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC345_STAT,
17592                (PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT4 |
17593                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT3 |
17594                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT2));
17595         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC678_STAT,
17596                (PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT7 |
17597                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT6 |
17598                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT5));
17599     }
17600
17601     ecore_init_block(sc, BLOCK_NIG, PHASE_COMMON);
17602
17603     if (!CHIP_IS_E1(sc)) {
17604         /* in E3 this done in per-port section */
17605         if (!CHIP_IS_E3(sc))
17606             REG_WR(sc, NIG_REG_LLH_MF_MODE, IS_MF(sc));
17607     }
17608
17609     if (CHIP_IS_E1H(sc)) {
17610         /* not applicable for E2 (and above ...) */
17611         REG_WR(sc, NIG_REG_LLH_E1HOV_MODE, IS_MF_SD(sc));
17612     }
17613
17614     if (CHIP_REV_IS_SLOW(sc)) {
17615         DELAY(200000);
17616     }
17617
17618     /* finish CFC init */
17619     val = reg_poll(sc, CFC_REG_LL_INIT_DONE, 1, 100, 10);
17620     if (val != 1) {
17621         BLOGE(sc, "CFC LL_INIT failed\n");
17622         return (-1);
17623     }
17624     val = reg_poll(sc, CFC_REG_AC_INIT_DONE, 1, 100, 10);
17625     if (val != 1) {
17626         BLOGE(sc, "CFC AC_INIT failed\n");
17627         return (-1);
17628     }
17629     val = reg_poll(sc, CFC_REG_CAM_INIT_DONE, 1, 100, 10);
17630     if (val != 1) {
17631         BLOGE(sc, "CFC CAM_INIT failed\n");
17632         return (-1);
17633     }
17634     REG_WR(sc, CFC_REG_DEBUG0, 0);
17635
17636     if (CHIP_IS_E1(sc)) {
17637         /* read NIG statistic to see if this is our first up since powerup */
17638         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17639         val = *BXE_SP(sc, wb_data[0]);
17640
17641         /* do internal memory self test */
17642         if ((val == 0) && bxe_int_mem_test(sc)) {
17643             BLOGE(sc, "internal mem self test failed\n");
17644             return (-1);
17645         }
17646     }
17647
17648     bxe_setup_fan_failure_detection(sc);
17649
17650     /* clear PXP2 attentions */
17651     REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
17652
17653     bxe_enable_blocks_attention(sc);
17654
17655     if (!CHIP_REV_IS_SLOW(sc)) {
17656         ecore_enable_blocks_parity(sc);
17657     }
17658
17659     if (!BXE_NOMCP(sc)) {
17660         if (CHIP_IS_E1x(sc)) {
17661             bxe_common_init_phy(sc);
17662         }
17663     }
17664
17665     return (0);
17666 }
17667
17668 /**
17669  * bxe_init_hw_common_chip - init HW at the COMMON_CHIP phase.
17670  *
17671  * @sc:     driver handle
17672  */
17673 static int
17674 bxe_init_hw_common_chip(struct bxe_softc *sc)
17675 {
17676     int rc = bxe_init_hw_common(sc);
17677
17678     if (rc) {
17679         return (rc);
17680     }
17681
17682     /* In E2 2-PORT mode, same ext phy is used for the two paths */
17683     if (!BXE_NOMCP(sc)) {
17684         bxe_common_init_phy(sc);
17685     }
17686
17687     return (0);
17688 }
17689
17690 static int
17691 bxe_init_hw_port(struct bxe_softc *sc)
17692 {
17693     int port = SC_PORT(sc);
17694     int init_phase = port ? PHASE_PORT1 : PHASE_PORT0;
17695     uint32_t low, high;
17696     uint32_t val;
17697
17698     BLOGD(sc, DBG_LOAD, "starting port init for port %d\n", port);
17699
17700     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
17701
17702     ecore_init_block(sc, BLOCK_MISC, init_phase);
17703     ecore_init_block(sc, BLOCK_PXP, init_phase);
17704     ecore_init_block(sc, BLOCK_PXP2, init_phase);
17705
17706     /*
17707      * Timers bug workaround: disables the pf_master bit in pglue at
17708      * common phase, we need to enable it here before any dmae access are
17709      * attempted. Therefore we manually added the enable-master to the
17710      * port phase (it also happens in the function phase)
17711      */
17712     if (!CHIP_IS_E1x(sc)) {
17713         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17714     }
17715
17716     ecore_init_block(sc, BLOCK_ATC, init_phase);
17717     ecore_init_block(sc, BLOCK_DMAE, init_phase);
17718     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
17719     ecore_init_block(sc, BLOCK_QM, init_phase);
17720
17721     ecore_init_block(sc, BLOCK_TCM, init_phase);
17722     ecore_init_block(sc, BLOCK_UCM, init_phase);
17723     ecore_init_block(sc, BLOCK_CCM, init_phase);
17724     ecore_init_block(sc, BLOCK_XCM, init_phase);
17725
17726     /* QM cid (connection) count */
17727     ecore_qm_init_cid_count(sc, sc->qm_cid_count, INITOP_SET);
17728
17729     if (CNIC_SUPPORT(sc)) {
17730         ecore_init_block(sc, BLOCK_TM, init_phase);
17731         REG_WR(sc, TM_REG_LIN0_SCAN_TIME + port*4, 20);
17732         REG_WR(sc, TM_REG_LIN0_MAX_ACTIVE_CID + port*4, 31);
17733     }
17734
17735     ecore_init_block(sc, BLOCK_DORQ, init_phase);
17736
17737     ecore_init_block(sc, BLOCK_BRB1, init_phase);
17738
17739     if (CHIP_IS_E1(sc) || CHIP_IS_E1H(sc)) {
17740         if (IS_MF(sc)) {
17741             low = (BXE_ONE_PORT(sc) ? 160 : 246);
17742         } else if (sc->mtu > 4096) {
17743             if (BXE_ONE_PORT(sc)) {
17744                 low = 160;
17745             } else {
17746                 val = sc->mtu;
17747                 /* (24*1024 + val*4)/256 */
17748                 low = (96 + (val / 64) + ((val % 64) ? 1 : 0));
17749             }
17750         } else {
17751             low = (BXE_ONE_PORT(sc) ? 80 : 160);
17752         }
17753         high = (low + 56); /* 14*1024/256 */
17754         REG_WR(sc, BRB1_REG_PAUSE_LOW_THRESHOLD_0 + port*4, low);
17755         REG_WR(sc, BRB1_REG_PAUSE_HIGH_THRESHOLD_0 + port*4, high);
17756     }
17757
17758     if (CHIP_IS_MODE_4_PORT(sc)) {
17759         REG_WR(sc, SC_PORT(sc) ?
17760                BRB1_REG_MAC_GUARANTIED_1 :
17761                BRB1_REG_MAC_GUARANTIED_0, 40);
17762     }
17763
17764     ecore_init_block(sc, BLOCK_PRS, init_phase);
17765     if (CHIP_IS_E3B0(sc)) {
17766         if (IS_MF_AFEX(sc)) {
17767             /* configure headers for AFEX mode */
17768             REG_WR(sc, SC_PORT(sc) ?
17769                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17770                    PRS_REG_HDRS_AFTER_BASIC_PORT_0, 0xE);
17771             REG_WR(sc, SC_PORT(sc) ?
17772                    PRS_REG_HDRS_AFTER_TAG_0_PORT_1 :
17773                    PRS_REG_HDRS_AFTER_TAG_0_PORT_0, 0x6);
17774             REG_WR(sc, SC_PORT(sc) ?
17775                    PRS_REG_MUST_HAVE_HDRS_PORT_1 :
17776                    PRS_REG_MUST_HAVE_HDRS_PORT_0, 0xA);
17777         } else {
17778             /* Ovlan exists only if we are in multi-function +
17779              * switch-dependent mode, in switch-independent there
17780              * is no ovlan headers
17781              */
17782             REG_WR(sc, SC_PORT(sc) ?
17783                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17784                    PRS_REG_HDRS_AFTER_BASIC_PORT_0,
17785                    (sc->devinfo.mf_info.path_has_ovlan ? 7 : 6));
17786         }
17787     }
17788
17789     ecore_init_block(sc, BLOCK_TSDM, init_phase);
17790     ecore_init_block(sc, BLOCK_CSDM, init_phase);
17791     ecore_init_block(sc, BLOCK_USDM, init_phase);
17792     ecore_init_block(sc, BLOCK_XSDM, init_phase);
17793
17794     ecore_init_block(sc, BLOCK_TSEM, init_phase);
17795     ecore_init_block(sc, BLOCK_USEM, init_phase);
17796     ecore_init_block(sc, BLOCK_CSEM, init_phase);
17797     ecore_init_block(sc, BLOCK_XSEM, init_phase);
17798
17799     ecore_init_block(sc, BLOCK_UPB, init_phase);
17800     ecore_init_block(sc, BLOCK_XPB, init_phase);
17801
17802     ecore_init_block(sc, BLOCK_PBF, init_phase);
17803
17804     if (CHIP_IS_E1x(sc)) {
17805         /* configure PBF to work without PAUSE mtu 9000 */
17806         REG_WR(sc, PBF_REG_P0_PAUSE_ENABLE + port*4, 0);
17807
17808         /* update threshold */
17809         REG_WR(sc, PBF_REG_P0_ARB_THRSH + port*4, (9040/16));
17810         /* update init credit */
17811         REG_WR(sc, PBF_REG_P0_INIT_CRD + port*4, (9040/16) + 553 - 22);
17812
17813         /* probe changes */
17814         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 1);
17815         DELAY(50);
17816         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 0);
17817     }
17818
17819     if (CNIC_SUPPORT(sc)) {
17820         ecore_init_block(sc, BLOCK_SRC, init_phase);
17821     }
17822
17823     ecore_init_block(sc, BLOCK_CDU, init_phase);
17824     ecore_init_block(sc, BLOCK_CFC, init_phase);
17825
17826     if (CHIP_IS_E1(sc)) {
17827         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
17828         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
17829     }
17830     ecore_init_block(sc, BLOCK_HC, init_phase);
17831
17832     ecore_init_block(sc, BLOCK_IGU, init_phase);
17833
17834     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
17835     /* init aeu_mask_attn_func_0/1:
17836      *  - SF mode: bits 3-7 are masked. only bits 0-2 are in use
17837      *  - MF mode: bit 3 is masked. bits 0-2 are in use as in SF
17838      *             bits 4-7 are used for "per vn group attention" */
17839     val = IS_MF(sc) ? 0xF7 : 0x7;
17840     /* Enable DCBX attention for all but E1 */
17841     val |= CHIP_IS_E1(sc) ? 0 : 0x10;
17842     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, val);
17843
17844     ecore_init_block(sc, BLOCK_NIG, init_phase);
17845
17846     if (!CHIP_IS_E1x(sc)) {
17847         /* Bit-map indicating which L2 hdrs may appear after the
17848          * basic Ethernet header
17849          */
17850         if (IS_MF_AFEX(sc)) {
17851             REG_WR(sc, SC_PORT(sc) ?
17852                    NIG_REG_P1_HDRS_AFTER_BASIC :
17853                    NIG_REG_P0_HDRS_AFTER_BASIC, 0xE);
17854         } else {
17855             REG_WR(sc, SC_PORT(sc) ?
17856                    NIG_REG_P1_HDRS_AFTER_BASIC :
17857                    NIG_REG_P0_HDRS_AFTER_BASIC,
17858                    IS_MF_SD(sc) ? 7 : 6);
17859         }
17860
17861         if (CHIP_IS_E3(sc)) {
17862             REG_WR(sc, SC_PORT(sc) ?
17863                    NIG_REG_LLH1_MF_MODE :
17864                    NIG_REG_LLH_MF_MODE, IS_MF(sc));
17865         }
17866     }
17867     if (!CHIP_IS_E3(sc)) {
17868         REG_WR(sc, NIG_REG_XGXS_SERDES0_MODE_SEL + port*4, 1);
17869     }
17870
17871     if (!CHIP_IS_E1(sc)) {
17872         /* 0x2 disable mf_ov, 0x1 enable */
17873         REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK_MF + port*4,
17874                (IS_MF_SD(sc) ? 0x1 : 0x2));
17875
17876         if (!CHIP_IS_E1x(sc)) {
17877             val = 0;
17878             switch (sc->devinfo.mf_info.mf_mode) {
17879             case MULTI_FUNCTION_SD:
17880                 val = 1;
17881                 break;
17882             case MULTI_FUNCTION_SI:
17883             case MULTI_FUNCTION_AFEX:
17884                 val = 2;
17885                 break;
17886             }
17887
17888             REG_WR(sc, (SC_PORT(sc) ? NIG_REG_LLH1_CLS_TYPE :
17889                         NIG_REG_LLH0_CLS_TYPE), val);
17890         }
17891         REG_WR(sc, NIG_REG_LLFC_ENABLE_0 + port*4, 0);
17892         REG_WR(sc, NIG_REG_LLFC_OUT_EN_0 + port*4, 0);
17893         REG_WR(sc, NIG_REG_PAUSE_ENABLE_0 + port*4, 1);
17894     }
17895
17896     /* If SPIO5 is set to generate interrupts, enable it for this port */
17897     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17898     if (val & MISC_SPIO_SPIO5) {
17899         uint32_t reg_addr = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
17900                                     MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
17901         val = REG_RD(sc, reg_addr);
17902         val |= AEU_INPUTS_ATTN_BITS_SPIO5;
17903         REG_WR(sc, reg_addr, val);
17904     }
17905
17906     return (0);
17907 }
17908
17909 static uint32_t
17910 bxe_flr_clnup_reg_poll(struct bxe_softc *sc,
17911                        uint32_t         reg,
17912                        uint32_t         expected,
17913                        uint32_t         poll_count)
17914 {
17915     uint32_t cur_cnt = poll_count;
17916     uint32_t val;
17917
17918     while ((val = REG_RD(sc, reg)) != expected && cur_cnt--) {
17919         DELAY(FLR_WAIT_INTERVAL);
17920     }
17921
17922     return (val);
17923 }
17924
17925 static int
17926 bxe_flr_clnup_poll_hw_counter(struct bxe_softc *sc,
17927                               uint32_t         reg,
17928                               char             *msg,
17929                               uint32_t         poll_cnt)
17930 {
17931     uint32_t val = bxe_flr_clnup_reg_poll(sc, reg, 0, poll_cnt);
17932
17933     if (val != 0) {
17934         BLOGE(sc, "%s usage count=%d\n", msg, val);
17935         return (1);
17936     }
17937
17938     return (0);
17939 }
17940
17941 /* Common routines with VF FLR cleanup */
17942 static uint32_t
17943 bxe_flr_clnup_poll_count(struct bxe_softc *sc)
17944 {
17945     /* adjust polling timeout */
17946     if (CHIP_REV_IS_EMUL(sc)) {
17947         return (FLR_POLL_CNT * 2000);
17948     }
17949
17950     if (CHIP_REV_IS_FPGA(sc)) {
17951         return (FLR_POLL_CNT * 120);
17952     }
17953
17954     return (FLR_POLL_CNT);
17955 }
17956
17957 static int
17958 bxe_poll_hw_usage_counters(struct bxe_softc *sc,
17959                            uint32_t         poll_cnt)
17960 {
17961     /* wait for CFC PF usage-counter to zero (includes all the VFs) */
17962     if (bxe_flr_clnup_poll_hw_counter(sc,
17963                                       CFC_REG_NUM_LCIDS_INSIDE_PF,
17964                                       "CFC PF usage counter timed out",
17965                                       poll_cnt)) {
17966         return (1);
17967     }
17968
17969     /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
17970     if (bxe_flr_clnup_poll_hw_counter(sc,
17971                                       DORQ_REG_PF_USAGE_CNT,
17972                                       "DQ PF usage counter timed out",
17973                                       poll_cnt)) {
17974         return (1);
17975     }
17976
17977     /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
17978     if (bxe_flr_clnup_poll_hw_counter(sc,
17979                                       QM_REG_PF_USG_CNT_0 + 4*SC_FUNC(sc),
17980                                       "QM PF usage counter timed out",
17981                                       poll_cnt)) {
17982         return (1);
17983     }
17984
17985     /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
17986     if (bxe_flr_clnup_poll_hw_counter(sc,
17987                                       TM_REG_LIN0_VNIC_UC + 4*SC_PORT(sc),
17988                                       "Timers VNIC usage counter timed out",
17989                                       poll_cnt)) {
17990         return (1);
17991     }
17992
17993     if (bxe_flr_clnup_poll_hw_counter(sc,
17994                                       TM_REG_LIN0_NUM_SCANS + 4*SC_PORT(sc),
17995                                       "Timers NUM_SCANS usage counter timed out",
17996                                       poll_cnt)) {
17997         return (1);
17998     }
17999
18000     /* Wait DMAE PF usage counter to zero */
18001     if (bxe_flr_clnup_poll_hw_counter(sc,
18002                                       dmae_reg_go_c[INIT_DMAE_C(sc)],
18003                                       "DMAE dommand register timed out",
18004                                       poll_cnt)) {
18005         return (1);
18006     }
18007
18008     return (0);
18009 }
18010
18011 #define OP_GEN_PARAM(param)                                            \
18012     (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
18013 #define OP_GEN_TYPE(type)                                           \
18014     (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
18015 #define OP_GEN_AGG_VECT(index)                                             \
18016     (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
18017
18018 static int
18019 bxe_send_final_clnup(struct bxe_softc *sc,
18020                      uint8_t          clnup_func,
18021                      uint32_t         poll_cnt)
18022 {
18023     uint32_t op_gen_command = 0;
18024     uint32_t comp_addr = (BAR_CSTRORM_INTMEM +
18025                           CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func));
18026     int ret = 0;
18027
18028     if (REG_RD(sc, comp_addr)) {
18029         BLOGE(sc, "Cleanup complete was not 0 before sending\n");
18030         return (1);
18031     }
18032
18033     op_gen_command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
18034     op_gen_command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
18035     op_gen_command |= OP_GEN_AGG_VECT(clnup_func);
18036     op_gen_command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
18037
18038     BLOGD(sc, DBG_LOAD, "sending FW Final cleanup\n");
18039     REG_WR(sc, XSDM_REG_OPERATION_GEN, op_gen_command);
18040
18041     if (bxe_flr_clnup_reg_poll(sc, comp_addr, 1, poll_cnt) != 1) {
18042         BLOGE(sc, "FW final cleanup did not succeed\n");
18043         BLOGD(sc, DBG_LOAD, "At timeout completion address contained %x\n",
18044               (REG_RD(sc, comp_addr)));
18045         bxe_panic(sc, ("FLR cleanup failed\n"));
18046         return (1);
18047     }
18048
18049     /* Zero completion for nxt FLR */
18050     REG_WR(sc, comp_addr, 0);
18051
18052     return (ret);
18053 }
18054
18055 static void
18056 bxe_pbf_pN_buf_flushed(struct bxe_softc       *sc,
18057                        struct pbf_pN_buf_regs *regs,
18058                        uint32_t               poll_count)
18059 {
18060     uint32_t init_crd, crd, crd_start, crd_freed, crd_freed_start;
18061     uint32_t cur_cnt = poll_count;
18062
18063     crd_freed = crd_freed_start = REG_RD(sc, regs->crd_freed);
18064     crd = crd_start = REG_RD(sc, regs->crd);
18065     init_crd = REG_RD(sc, regs->init_crd);
18066
18067     BLOGD(sc, DBG_LOAD, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
18068     BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
18069     BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
18070
18071     while ((crd != init_crd) &&
18072            ((uint32_t)((int32_t)crd_freed - (int32_t)crd_freed_start) <
18073             (init_crd - crd_start))) {
18074         if (cur_cnt--) {
18075             DELAY(FLR_WAIT_INTERVAL);
18076             crd = REG_RD(sc, regs->crd);
18077             crd_freed = REG_RD(sc, regs->crd_freed);
18078         } else {
18079             BLOGD(sc, DBG_LOAD, "PBF tx buffer[%d] timed out\n", regs->pN);
18080             BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : c:%x\n", regs->pN, crd);
18081             BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: c:%x\n", regs->pN, crd_freed);
18082             break;
18083         }
18084     }
18085
18086     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF tx buffer[%d]\n",
18087           poll_count-cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18088 }
18089
18090 static void
18091 bxe_pbf_pN_cmd_flushed(struct bxe_softc       *sc,
18092                        struct pbf_pN_cmd_regs *regs,
18093                        uint32_t               poll_count)
18094 {
18095     uint32_t occup, to_free, freed, freed_start;
18096     uint32_t cur_cnt = poll_count;
18097
18098     occup = to_free = REG_RD(sc, regs->lines_occup);
18099     freed = freed_start = REG_RD(sc, regs->lines_freed);
18100
18101     BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18102     BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18103
18104     while (occup &&
18105            ((uint32_t)((int32_t)freed - (int32_t)freed_start) < to_free)) {
18106         if (cur_cnt--) {
18107             DELAY(FLR_WAIT_INTERVAL);
18108             occup = REG_RD(sc, regs->lines_occup);
18109             freed = REG_RD(sc, regs->lines_freed);
18110         } else {
18111             BLOGD(sc, DBG_LOAD, "PBF cmd queue[%d] timed out\n", regs->pN);
18112             BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18113             BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18114             break;
18115         }
18116     }
18117
18118     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF cmd queue[%d]\n",
18119           poll_count - cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18120 }
18121
18122 static void
18123 bxe_tx_hw_flushed(struct bxe_softc *sc, uint32_t poll_count)
18124 {
18125     struct pbf_pN_cmd_regs cmd_regs[] = {
18126         {0, (CHIP_IS_E3B0(sc)) ?
18127             PBF_REG_TQ_OCCUPANCY_Q0 :
18128             PBF_REG_P0_TQ_OCCUPANCY,
18129             (CHIP_IS_E3B0(sc)) ?
18130             PBF_REG_TQ_LINES_FREED_CNT_Q0 :
18131             PBF_REG_P0_TQ_LINES_FREED_CNT},
18132         {1, (CHIP_IS_E3B0(sc)) ?
18133             PBF_REG_TQ_OCCUPANCY_Q1 :
18134             PBF_REG_P1_TQ_OCCUPANCY,
18135             (CHIP_IS_E3B0(sc)) ?
18136             PBF_REG_TQ_LINES_FREED_CNT_Q1 :
18137             PBF_REG_P1_TQ_LINES_FREED_CNT},
18138         {4, (CHIP_IS_E3B0(sc)) ?
18139             PBF_REG_TQ_OCCUPANCY_LB_Q :
18140             PBF_REG_P4_TQ_OCCUPANCY,
18141             (CHIP_IS_E3B0(sc)) ?
18142             PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
18143             PBF_REG_P4_TQ_LINES_FREED_CNT}
18144     };
18145
18146     struct pbf_pN_buf_regs buf_regs[] = {
18147         {0, (CHIP_IS_E3B0(sc)) ?
18148             PBF_REG_INIT_CRD_Q0 :
18149             PBF_REG_P0_INIT_CRD ,
18150             (CHIP_IS_E3B0(sc)) ?
18151             PBF_REG_CREDIT_Q0 :
18152             PBF_REG_P0_CREDIT,
18153             (CHIP_IS_E3B0(sc)) ?
18154             PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
18155             PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
18156         {1, (CHIP_IS_E3B0(sc)) ?
18157             PBF_REG_INIT_CRD_Q1 :
18158             PBF_REG_P1_INIT_CRD,
18159             (CHIP_IS_E3B0(sc)) ?
18160             PBF_REG_CREDIT_Q1 :
18161             PBF_REG_P1_CREDIT,
18162             (CHIP_IS_E3B0(sc)) ?
18163             PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
18164             PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
18165         {4, (CHIP_IS_E3B0(sc)) ?
18166             PBF_REG_INIT_CRD_LB_Q :
18167             PBF_REG_P4_INIT_CRD,
18168             (CHIP_IS_E3B0(sc)) ?
18169             PBF_REG_CREDIT_LB_Q :
18170             PBF_REG_P4_CREDIT,
18171             (CHIP_IS_E3B0(sc)) ?
18172             PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
18173             PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
18174     };
18175
18176     int i;
18177
18178     /* Verify the command queues are flushed P0, P1, P4 */
18179     for (i = 0; i < ARRAY_SIZE(cmd_regs); i++) {
18180         bxe_pbf_pN_cmd_flushed(sc, &cmd_regs[i], poll_count);
18181     }
18182
18183     /* Verify the transmission buffers are flushed P0, P1, P4 */
18184     for (i = 0; i < ARRAY_SIZE(buf_regs); i++) {
18185         bxe_pbf_pN_buf_flushed(sc, &buf_regs[i], poll_count);
18186     }
18187 }
18188
18189 static void
18190 bxe_hw_enable_status(struct bxe_softc *sc)
18191 {
18192     uint32_t val;
18193
18194     val = REG_RD(sc, CFC_REG_WEAK_ENABLE_PF);
18195     BLOGD(sc, DBG_LOAD, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
18196
18197     val = REG_RD(sc, PBF_REG_DISABLE_PF);
18198     BLOGD(sc, DBG_LOAD, "PBF_REG_DISABLE_PF is 0x%x\n", val);
18199
18200     val = REG_RD(sc, IGU_REG_PCI_PF_MSI_EN);
18201     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
18202
18203     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_EN);
18204     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
18205
18206     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
18207     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
18208
18209     val = REG_RD(sc, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
18210     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
18211
18212     val = REG_RD(sc, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
18213     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
18214
18215     val = REG_RD(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
18216     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n", val);
18217 }
18218
18219 static int
18220 bxe_pf_flr_clnup(struct bxe_softc *sc)
18221 {
18222     uint32_t poll_cnt = bxe_flr_clnup_poll_count(sc);
18223
18224     BLOGD(sc, DBG_LOAD, "Cleanup after FLR PF[%d]\n", SC_ABS_FUNC(sc));
18225
18226     /* Re-enable PF target read access */
18227     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
18228
18229     /* Poll HW usage counters */
18230     BLOGD(sc, DBG_LOAD, "Polling usage counters\n");
18231     if (bxe_poll_hw_usage_counters(sc, poll_cnt)) {
18232         return (-1);
18233     }
18234
18235     /* Zero the igu 'trailing edge' and 'leading edge' */
18236
18237     /* Send the FW cleanup command */
18238     if (bxe_send_final_clnup(sc, (uint8_t)SC_FUNC(sc), poll_cnt)) {
18239         return (-1);
18240     }
18241
18242     /* ATC cleanup */
18243
18244     /* Verify TX hw is flushed */
18245     bxe_tx_hw_flushed(sc, poll_cnt);
18246
18247     /* Wait 100ms (not adjusted according to platform) */
18248     DELAY(100000);
18249
18250     /* Verify no pending pci transactions */
18251     if (bxe_is_pcie_pending(sc)) {
18252         BLOGE(sc, "PCIE Transactions still pending\n");
18253     }
18254
18255     /* Debug */
18256     bxe_hw_enable_status(sc);
18257
18258     /*
18259      * Master enable - Due to WB DMAE writes performed before this
18260      * register is re-initialized as part of the regular function init
18261      */
18262     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18263
18264     return (0);
18265 }
18266
18267 #if 0
18268 static void
18269 bxe_init_searcher(struct bxe_softc *sc)
18270 {
18271     int port = SC_PORT(sc);
18272     ecore_src_init_t2(sc, sc->t2, sc->t2_mapping, SRC_CONN_NUM);
18273     /* T1 hash bits value determines the T1 number of entries */
18274     REG_WR(sc, SRC_REG_NUMBER_HASH_BITS0 + port*4, SRC_HASH_BITS);
18275 }
18276 #endif
18277
18278 static int
18279 bxe_init_hw_func(struct bxe_softc *sc)
18280 {
18281     int port = SC_PORT(sc);
18282     int func = SC_FUNC(sc);
18283     int init_phase = PHASE_PF0 + func;
18284     struct ecore_ilt *ilt = sc->ilt;
18285     uint16_t cdu_ilt_start;
18286     uint32_t addr, val;
18287     uint32_t main_mem_base, main_mem_size, main_mem_prty_clr;
18288     int i, main_mem_width, rc;
18289
18290     BLOGD(sc, DBG_LOAD, "starting func init for func %d\n", func);
18291
18292     /* FLR cleanup */
18293     if (!CHIP_IS_E1x(sc)) {
18294         rc = bxe_pf_flr_clnup(sc);
18295         if (rc) {
18296             BLOGE(sc, "FLR cleanup failed!\n");
18297             // XXX bxe_fw_dump(sc);
18298             // XXX bxe_idle_chk(sc);
18299             return (rc);
18300         }
18301     }
18302
18303     /* set MSI reconfigure capability */
18304     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18305         addr = (port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0);
18306         val = REG_RD(sc, addr);
18307         val |= HC_CONFIG_0_REG_MSI_ATTN_EN_0;
18308         REG_WR(sc, addr, val);
18309     }
18310
18311     ecore_init_block(sc, BLOCK_PXP, init_phase);
18312     ecore_init_block(sc, BLOCK_PXP2, init_phase);
18313
18314     ilt = sc->ilt;
18315     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18316
18317 #if 0
18318     if (IS_SRIOV(sc)) {
18319         cdu_ilt_start += BXE_FIRST_VF_CID/ILT_PAGE_CIDS;
18320     }
18321     cdu_ilt_start = bxe_iov_init_ilt(sc, cdu_ilt_start);
18322
18323 #if (BXE_FIRST_VF_CID > 0)
18324     /*
18325      * If BXE_FIRST_VF_CID > 0 then the PF L2 cids precedes
18326      * those of the VFs, so start line should be reset
18327      */
18328     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18329 #endif
18330 #endif
18331
18332     for (i = 0; i < L2_ILT_LINES(sc); i++) {
18333         ilt->lines[cdu_ilt_start + i].page = sc->context[i].vcxt;
18334         ilt->lines[cdu_ilt_start + i].page_mapping =
18335             sc->context[i].vcxt_dma.paddr;
18336         ilt->lines[cdu_ilt_start + i].size = sc->context[i].size;
18337     }
18338     ecore_ilt_init_op(sc, INITOP_SET);
18339
18340 #if 0
18341     if (!CONFIGURE_NIC_MODE(sc)) {
18342         bxe_init_searcher(sc);
18343         REG_WR(sc, PRS_REG_NIC_MODE, 0);
18344         BLOGD(sc, DBG_LOAD, "NIC MODE disabled\n");
18345     } else
18346 #endif
18347     {
18348         /* Set NIC mode */
18349         REG_WR(sc, PRS_REG_NIC_MODE, 1);
18350         BLOGD(sc, DBG_LOAD, "NIC MODE configured\n");
18351     }
18352
18353     if (!CHIP_IS_E1x(sc)) {
18354         uint32_t pf_conf = IGU_PF_CONF_FUNC_EN;
18355
18356         /* Turn on a single ISR mode in IGU if driver is going to use
18357          * INT#x or MSI
18358          */
18359         if (sc->interrupt_mode != INTR_MODE_MSIX) {
18360             pf_conf |= IGU_PF_CONF_SINGLE_ISR_EN;
18361         }
18362
18363         /*
18364          * Timers workaround bug: function init part.
18365          * Need to wait 20msec after initializing ILT,
18366          * needed to make sure there are no requests in
18367          * one of the PXP internal queues with "old" ILT addresses
18368          */
18369         DELAY(20000);
18370
18371         /*
18372          * Master enable - Due to WB DMAE writes performed before this
18373          * register is re-initialized as part of the regular function
18374          * init
18375          */
18376         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18377         /* Enable the function in IGU */
18378         REG_WR(sc, IGU_REG_PF_CONFIGURATION, pf_conf);
18379     }
18380
18381     sc->dmae_ready = 1;
18382
18383     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
18384
18385     if (!CHIP_IS_E1x(sc))
18386         REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, func);
18387
18388     ecore_init_block(sc, BLOCK_ATC, init_phase);
18389     ecore_init_block(sc, BLOCK_DMAE, init_phase);
18390     ecore_init_block(sc, BLOCK_NIG, init_phase);
18391     ecore_init_block(sc, BLOCK_SRC, init_phase);
18392     ecore_init_block(sc, BLOCK_MISC, init_phase);
18393     ecore_init_block(sc, BLOCK_TCM, init_phase);
18394     ecore_init_block(sc, BLOCK_UCM, init_phase);
18395     ecore_init_block(sc, BLOCK_CCM, init_phase);
18396     ecore_init_block(sc, BLOCK_XCM, init_phase);
18397     ecore_init_block(sc, BLOCK_TSEM, init_phase);
18398     ecore_init_block(sc, BLOCK_USEM, init_phase);
18399     ecore_init_block(sc, BLOCK_CSEM, init_phase);
18400     ecore_init_block(sc, BLOCK_XSEM, init_phase);
18401
18402     if (!CHIP_IS_E1x(sc))
18403         REG_WR(sc, QM_REG_PF_EN, 1);
18404
18405     if (!CHIP_IS_E1x(sc)) {
18406         REG_WR(sc, TSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18407         REG_WR(sc, USEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18408         REG_WR(sc, CSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18409         REG_WR(sc, XSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18410     }
18411     ecore_init_block(sc, BLOCK_QM, init_phase);
18412
18413     ecore_init_block(sc, BLOCK_TM, init_phase);
18414     ecore_init_block(sc, BLOCK_DORQ, init_phase);
18415
18416     bxe_iov_init_dq(sc);
18417
18418     ecore_init_block(sc, BLOCK_BRB1, init_phase);
18419     ecore_init_block(sc, BLOCK_PRS, init_phase);
18420     ecore_init_block(sc, BLOCK_TSDM, init_phase);
18421     ecore_init_block(sc, BLOCK_CSDM, init_phase);
18422     ecore_init_block(sc, BLOCK_USDM, init_phase);
18423     ecore_init_block(sc, BLOCK_XSDM, init_phase);
18424     ecore_init_block(sc, BLOCK_UPB, init_phase);
18425     ecore_init_block(sc, BLOCK_XPB, init_phase);
18426     ecore_init_block(sc, BLOCK_PBF, init_phase);
18427     if (!CHIP_IS_E1x(sc))
18428         REG_WR(sc, PBF_REG_DISABLE_PF, 0);
18429
18430     ecore_init_block(sc, BLOCK_CDU, init_phase);
18431
18432     ecore_init_block(sc, BLOCK_CFC, init_phase);
18433
18434     if (!CHIP_IS_E1x(sc))
18435         REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 1);
18436
18437     if (IS_MF(sc)) {
18438         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
18439         REG_WR(sc, NIG_REG_LLH0_FUNC_VLAN_ID + port*8, OVLAN(sc));
18440     }
18441
18442     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
18443
18444     /* HC init per function */
18445     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18446         if (CHIP_IS_E1H(sc)) {
18447             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18448
18449             REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18450             REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18451         }
18452         ecore_init_block(sc, BLOCK_HC, init_phase);
18453
18454     } else {
18455         int num_segs, sb_idx, prod_offset;
18456
18457         REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18458
18459         if (!CHIP_IS_E1x(sc)) {
18460             REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18461             REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18462         }
18463
18464         ecore_init_block(sc, BLOCK_IGU, init_phase);
18465
18466         if (!CHIP_IS_E1x(sc)) {
18467             int dsb_idx = 0;
18468             /**
18469              * Producer memory:
18470              * E2 mode: address 0-135 match to the mapping memory;
18471              * 136 - PF0 default prod; 137 - PF1 default prod;
18472              * 138 - PF2 default prod; 139 - PF3 default prod;
18473              * 140 - PF0 attn prod;    141 - PF1 attn prod;
18474              * 142 - PF2 attn prod;    143 - PF3 attn prod;
18475              * 144-147 reserved.
18476              *
18477              * E1.5 mode - In backward compatible mode;
18478              * for non default SB; each even line in the memory
18479              * holds the U producer and each odd line hold
18480              * the C producer. The first 128 producers are for
18481              * NDSB (PF0 - 0-31; PF1 - 32-63 and so on). The last 20
18482              * producers are for the DSB for each PF.
18483              * Each PF has five segments: (the order inside each
18484              * segment is PF0; PF1; PF2; PF3) - 128-131 U prods;
18485              * 132-135 C prods; 136-139 X prods; 140-143 T prods;
18486              * 144-147 attn prods;
18487              */
18488             /* non-default-status-blocks */
18489             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18490                 IGU_BC_NDSB_NUM_SEGS : IGU_NORM_NDSB_NUM_SEGS;
18491             for (sb_idx = 0; sb_idx < sc->igu_sb_cnt; sb_idx++) {
18492                 prod_offset = (sc->igu_base_sb + sb_idx) *
18493                     num_segs;
18494
18495                 for (i = 0; i < num_segs; i++) {
18496                     addr = IGU_REG_PROD_CONS_MEMORY +
18497                             (prod_offset + i) * 4;
18498                     REG_WR(sc, addr, 0);
18499                 }
18500                 /* send consumer update with value 0 */
18501                 bxe_ack_sb(sc, sc->igu_base_sb + sb_idx,
18502                            USTORM_ID, 0, IGU_INT_NOP, 1);
18503                 bxe_igu_clear_sb(sc, sc->igu_base_sb + sb_idx);
18504             }
18505
18506             /* default-status-blocks */
18507             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18508                 IGU_BC_DSB_NUM_SEGS : IGU_NORM_DSB_NUM_SEGS;
18509
18510             if (CHIP_IS_MODE_4_PORT(sc))
18511                 dsb_idx = SC_FUNC(sc);
18512             else
18513                 dsb_idx = SC_VN(sc);
18514
18515             prod_offset = (CHIP_INT_MODE_IS_BC(sc) ?
18516                        IGU_BC_BASE_DSB_PROD + dsb_idx :
18517                        IGU_NORM_BASE_DSB_PROD + dsb_idx);
18518
18519             /*
18520              * igu prods come in chunks of E1HVN_MAX (4) -
18521              * does not matters what is the current chip mode
18522              */
18523             for (i = 0; i < (num_segs * E1HVN_MAX);
18524                  i += E1HVN_MAX) {
18525                 addr = IGU_REG_PROD_CONS_MEMORY +
18526                             (prod_offset + i)*4;
18527                 REG_WR(sc, addr, 0);
18528             }
18529             /* send consumer update with 0 */
18530             if (CHIP_INT_MODE_IS_BC(sc)) {
18531                 bxe_ack_sb(sc, sc->igu_dsb_id,
18532                            USTORM_ID, 0, IGU_INT_NOP, 1);
18533                 bxe_ack_sb(sc, sc->igu_dsb_id,
18534                            CSTORM_ID, 0, IGU_INT_NOP, 1);
18535                 bxe_ack_sb(sc, sc->igu_dsb_id,
18536                            XSTORM_ID, 0, IGU_INT_NOP, 1);
18537                 bxe_ack_sb(sc, sc->igu_dsb_id,
18538                            TSTORM_ID, 0, IGU_INT_NOP, 1);
18539                 bxe_ack_sb(sc, sc->igu_dsb_id,
18540                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18541             } else {
18542                 bxe_ack_sb(sc, sc->igu_dsb_id,
18543                            USTORM_ID, 0, IGU_INT_NOP, 1);
18544                 bxe_ack_sb(sc, sc->igu_dsb_id,
18545                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18546             }
18547             bxe_igu_clear_sb(sc, sc->igu_dsb_id);
18548
18549             /* !!! these should become driver const once
18550                rf-tool supports split-68 const */
18551             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_LSB, 0);
18552             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_MSB, 0);
18553             REG_WR(sc, IGU_REG_SB_MASK_LSB, 0);
18554             REG_WR(sc, IGU_REG_SB_MASK_MSB, 0);
18555             REG_WR(sc, IGU_REG_PBA_STATUS_LSB, 0);
18556             REG_WR(sc, IGU_REG_PBA_STATUS_MSB, 0);
18557         }
18558     }
18559
18560     /* Reset PCIE errors for debug */
18561     REG_WR(sc, 0x2114, 0xffffffff);
18562     REG_WR(sc, 0x2120, 0xffffffff);
18563
18564     if (CHIP_IS_E1x(sc)) {
18565         main_mem_size = HC_REG_MAIN_MEMORY_SIZE / 2; /*dwords*/
18566         main_mem_base = HC_REG_MAIN_MEMORY +
18567                 SC_PORT(sc) * (main_mem_size * 4);
18568         main_mem_prty_clr = HC_REG_HC_PRTY_STS_CLR;
18569         main_mem_width = 8;
18570
18571         val = REG_RD(sc, main_mem_prty_clr);
18572         if (val) {
18573             BLOGD(sc, DBG_LOAD,
18574                   "Parity errors in HC block during function init (0x%x)!\n",
18575                   val);
18576         }
18577
18578         /* Clear "false" parity errors in MSI-X table */
18579         for (i = main_mem_base;
18580              i < main_mem_base + main_mem_size * 4;
18581              i += main_mem_width) {
18582             bxe_read_dmae(sc, i, main_mem_width / 4);
18583             bxe_write_dmae(sc, BXE_SP_MAPPING(sc, wb_data),
18584                            i, main_mem_width / 4);
18585         }
18586         /* Clear HC parity attention */
18587         REG_RD(sc, main_mem_prty_clr);
18588     }
18589
18590 #if 1
18591     /* Enable STORMs SP logging */
18592     REG_WR8(sc, BAR_USTRORM_INTMEM +
18593            USTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18594     REG_WR8(sc, BAR_TSTRORM_INTMEM +
18595            TSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18596     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18597            CSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18598     REG_WR8(sc, BAR_XSTRORM_INTMEM +
18599            XSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18600 #endif
18601
18602     elink_phy_probe(&sc->link_params);
18603
18604     return (0);
18605 }
18606
18607 static void
18608 bxe_link_reset(struct bxe_softc *sc)
18609 {
18610     if (!BXE_NOMCP(sc)) {
18611         BXE_PHY_LOCK(sc);
18612         elink_lfa_reset(&sc->link_params, &sc->link_vars);
18613         BXE_PHY_UNLOCK(sc);
18614     } else {
18615         if (!CHIP_REV_IS_SLOW(sc)) {
18616             BLOGW(sc, "Bootcode is missing - cannot reset link\n");
18617         }
18618     }
18619 }
18620
18621 static void
18622 bxe_reset_port(struct bxe_softc *sc)
18623 {
18624     int port = SC_PORT(sc);
18625     uint32_t val;
18626
18627     /* reset physical Link */
18628     bxe_link_reset(sc);
18629
18630     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
18631
18632     /* Do not rcv packets to BRB */
18633     REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK + port*4, 0x0);
18634     /* Do not direct rcv packets that are not for MCP to the BRB */
18635     REG_WR(sc, (port ? NIG_REG_LLH1_BRB1_NOT_MCP :
18636                NIG_REG_LLH0_BRB1_NOT_MCP), 0x0);
18637
18638     /* Configure AEU */
18639     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, 0);
18640
18641     DELAY(100000);
18642
18643     /* Check for BRB port occupancy */
18644     val = REG_RD(sc, BRB1_REG_PORT_NUM_OCC_BLOCKS_0 + port*4);
18645     if (val) {
18646         BLOGD(sc, DBG_LOAD,
18647               "BRB1 is not empty, %d blocks are occupied\n", val);
18648     }
18649
18650     /* TODO: Close Doorbell port? */
18651 }
18652
18653 static void
18654 bxe_ilt_wr(struct bxe_softc *sc,
18655            uint32_t         index,
18656            bus_addr_t       addr)
18657 {
18658     int reg;
18659     uint32_t wb_write[2];
18660
18661     if (CHIP_IS_E1(sc)) {
18662         reg = PXP2_REG_RQ_ONCHIP_AT + index*8;
18663     } else {
18664         reg = PXP2_REG_RQ_ONCHIP_AT_B0 + index*8;
18665     }
18666
18667     wb_write[0] = ONCHIP_ADDR1(addr);
18668     wb_write[1] = ONCHIP_ADDR2(addr);
18669     REG_WR_DMAE(sc, reg, wb_write, 2);
18670 }
18671
18672 static void
18673 bxe_clear_func_ilt(struct bxe_softc *sc,
18674                    uint32_t         func)
18675 {
18676     uint32_t i, base = FUNC_ILT_BASE(func);
18677     for (i = base; i < base + ILT_PER_FUNC; i++) {
18678         bxe_ilt_wr(sc, i, 0);
18679     }
18680 }
18681
18682 static void
18683 bxe_reset_func(struct bxe_softc *sc)
18684 {
18685     struct bxe_fastpath *fp;
18686     int port = SC_PORT(sc);
18687     int func = SC_FUNC(sc);
18688     int i;
18689
18690     /* Disable the function in the FW */
18691     REG_WR8(sc, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(func), 0);
18692     REG_WR8(sc, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(func), 0);
18693     REG_WR8(sc, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(func), 0);
18694     REG_WR8(sc, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(func), 0);
18695
18696     /* FP SBs */
18697     FOR_EACH_ETH_QUEUE(sc, i) {
18698         fp = &sc->fp[i];
18699         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18700                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET(fp->fw_sb_id),
18701                 SB_DISABLED);
18702     }
18703
18704 #if 0
18705     if (CNIC_LOADED(sc)) {
18706         /* CNIC SB */
18707         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18708                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET
18709                 (bxe_cnic_fw_sb_id(sc)), SB_DISABLED);
18710     }
18711 #endif
18712
18713     /* SP SB */
18714     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18715             CSTORM_SP_STATUS_BLOCK_DATA_STATE_OFFSET(func),
18716             SB_DISABLED);
18717
18718     for (i = 0; i < XSTORM_SPQ_DATA_SIZE / 4; i++) {
18719         REG_WR(sc, BAR_XSTRORM_INTMEM + XSTORM_SPQ_DATA_OFFSET(func), 0);
18720     }
18721
18722     /* Configure IGU */
18723     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18724         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18725         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18726     } else {
18727         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18728         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18729     }
18730
18731     if (CNIC_LOADED(sc)) {
18732         /* Disable Timer scan */
18733         REG_WR(sc, TM_REG_EN_LINEAR0_TIMER + port*4, 0);
18734         /*
18735          * Wait for at least 10ms and up to 2 second for the timers
18736          * scan to complete
18737          */
18738         for (i = 0; i < 200; i++) {
18739             DELAY(10000);
18740             if (!REG_RD(sc, TM_REG_LIN0_SCAN_ON + port*4))
18741                 break;
18742         }
18743     }
18744
18745     /* Clear ILT */
18746     bxe_clear_func_ilt(sc, func);
18747
18748     /*
18749      * Timers workaround bug for E2: if this is vnic-3,
18750      * we need to set the entire ilt range for this timers.
18751      */
18752     if (!CHIP_IS_E1x(sc) && SC_VN(sc) == 3) {
18753         struct ilt_client_info ilt_cli;
18754         /* use dummy TM client */
18755         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
18756         ilt_cli.start = 0;
18757         ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
18758         ilt_cli.client_num = ILT_CLIENT_TM;
18759
18760         ecore_ilt_boundry_init_op(sc, &ilt_cli, 0, INITOP_CLEAR);
18761     }
18762
18763     /* this assumes that reset_port() called before reset_func()*/
18764     if (!CHIP_IS_E1x(sc)) {
18765         bxe_pf_disable(sc);
18766     }
18767
18768     sc->dmae_ready = 0;
18769 }
18770
18771 static int
18772 bxe_gunzip_init(struct bxe_softc *sc)
18773 {
18774     return (0);
18775 }
18776
18777 static void
18778 bxe_gunzip_end(struct bxe_softc *sc)
18779 {
18780     return;
18781 }
18782
18783 static int
18784 bxe_init_firmware(struct bxe_softc *sc)
18785 {
18786     if (CHIP_IS_E1(sc)) {
18787         ecore_init_e1_firmware(sc);
18788         sc->iro_array = e1_iro_arr;
18789     } else if (CHIP_IS_E1H(sc)) {
18790         ecore_init_e1h_firmware(sc);
18791         sc->iro_array = e1h_iro_arr;
18792     } else if (!CHIP_IS_E1x(sc)) {
18793         ecore_init_e2_firmware(sc);
18794         sc->iro_array = e2_iro_arr;
18795     } else {
18796         BLOGE(sc, "Unsupported chip revision\n");
18797         return (-1);
18798     }
18799
18800     return (0);
18801 }
18802
18803 static void
18804 bxe_release_firmware(struct bxe_softc *sc)
18805 {
18806     /* Do nothing */
18807     return;
18808 }
18809
18810 static int
18811 ecore_gunzip(struct bxe_softc *sc,
18812              const uint8_t    *zbuf,
18813              int              len)
18814 {
18815     /* XXX : Implement... */
18816     BLOGD(sc, DBG_LOAD, "ECORE_GUNZIP NOT IMPLEMENTED\n");
18817     return (FALSE);
18818 }
18819
18820 static void
18821 ecore_reg_wr_ind(struct bxe_softc *sc,
18822                  uint32_t         addr,
18823                  uint32_t         val)
18824 {
18825     bxe_reg_wr_ind(sc, addr, val);
18826 }
18827
18828 static void
18829 ecore_write_dmae_phys_len(struct bxe_softc *sc,
18830                           bus_addr_t       phys_addr,
18831                           uint32_t         addr,
18832                           uint32_t         len)
18833 {
18834     bxe_write_dmae_phys_len(sc, phys_addr, addr, len);
18835 }
18836
18837 void
18838 ecore_storm_memset_struct(struct bxe_softc *sc,
18839                           uint32_t         addr,
18840                           size_t           size,
18841                           uint32_t         *data)
18842 {
18843     uint8_t i;
18844     for (i = 0; i < size/4; i++) {
18845         REG_WR(sc, addr + (i * 4), data[i]);
18846     }
18847 }
18848