sys/dev/cxgbe/adapter.h

   1 /*-
   2  * Copyright (c) 2011 Chelsio Communications, Inc.
   3  * All rights reserved.
   4  * Written by: Navdeep Parhar <np@FreeBSD.org>
   5  *
   6  * Redistribution and use in source and binary forms, with or without
   7  * modification, are permitted provided that the following conditions
   8  * are met:
   9  * 1. Redistributions of source code must retain the above copyright
  10  *    notice, this list of conditions and the following disclaimer.
  11  * 2. Redistributions in binary form must reproduce the above copyright
  12  *    notice, this list of conditions and the following disclaimer in the
  13  *    documentation and/or other materials provided with the distribution.
  14  *
  15  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  16  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  17  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  18  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  19  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  20  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  21  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  22  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  23  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  24  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  25  * SUCH DAMAGE.
  26  *
  27  * $FreeBSD$
  28  *
  29  */
  30
  31 #ifndef __T4_ADAPTER_H__
  32 #define __T4_ADAPTER_H__
  33
  34 #include <sys/kernel.h>
  35 #include <sys/bus.h>
  36 #include <sys/rman.h>
  37 #include <sys/types.h>
  38 #include <sys/malloc.h>
  39 #include <dev/pci/pcivar.h>
  40 #include <dev/pci/pcireg.h>
  41 #include <machine/bus.h>
  42 #include <sys/socket.h>
  43 #include <sys/sysctl.h>
  44 #include <net/ethernet.h>
  45 #include <net/if.h>
  46 #include <net/if_media.h>
  47 #include <netinet/in.h>
  48 #include <netinet/tcp_lro.h>
  49
  50 #include "offload.h"
  51 #include "t4_ioctl.h"
  52 #include "common/t4_msg.h"
  53 #include "firmware/t4fw_interface.h"
  54
  55 #define KTR_CXGBE       KTR_SPARE3
  56 MALLOC_DECLARE(M_CXGBE);
  57 #define CXGBE_UNIMPLEMENTED(s) \
  58     panic("%s (%s, line %d) not implemented yet.", s, __FILE__, __LINE__)
  59
  60 #if defined(__i386__) || defined(__amd64__)
  61 static __inline void
  62 prefetch(void *x)
  63 {
  64         __asm volatile("prefetcht0 %0" :: "m" (*(unsigned long *)x));
  65 }
  66 #else
  67 #define prefetch(x)
  68 #endif
  69
  70 #ifndef SYSCTL_ADD_UQUAD
  71 #define SYSCTL_ADD_UQUAD SYSCTL_ADD_QUAD
  72 #define sysctl_handle_64 sysctl_handle_quad
  73 #define CTLTYPE_U64 CTLTYPE_QUAD
  74 #endif
  75
  76 #if (__FreeBSD_version >= 900030) || \
  77     ((__FreeBSD_version >= 802507) && (__FreeBSD_version < 900000))
  78 #define SBUF_DRAIN 1
  79 #endif
  80
  81 struct adapter;
  82 typedef struct adapter adapter_t;
  83
  84 enum {
  85         /*
  86          * All ingress queues use this entry size.  Note that the firmware event
  87          * queue and any iq expecting CPL_RX_PKT in the descriptor needs this to
  88          * be at least 64.
  89          */
  90         IQ_ESIZE = 64,
  91
  92         /* Default queue sizes for all kinds of ingress queues */
  93         FW_IQ_QSIZE = 256,
  94         RX_IQ_QSIZE = 1024,
  95
  96         /* All egress queues use this entry size */
  97         EQ_ESIZE = 64,
  98
  99         /* Default queue sizes for all kinds of egress queues */
 100         CTRL_EQ_QSIZE = 128,
 101         TX_EQ_QSIZE = 1024,
 102
 103 #if MJUMPAGESIZE != MCLBYTES
 104         SW_ZONE_SIZES = 4,      /* cluster, jumbop, jumbo9k, jumbo16k */
 105 #else
 106         SW_ZONE_SIZES = 3,      /* cluster, jumbo9k, jumbo16k */
 107 #endif
 108         CL_METADATA_SIZE = CACHE_LINE_SIZE,
 109
 110         SGE_MAX_WR_NDESC = SGE_MAX_WR_LEN / EQ_ESIZE, /* max WR size in desc */
 111         TX_SGL_SEGS = 39,
 112         TX_SGL_SEGS_TSO = 38,
 113         TX_WR_FLITS = SGE_MAX_WR_LEN / 8
 114 };
 115
 116 enum {
 117         /* adapter intr_type */
 118         INTR_INTX       = (1 << 0),
 119         INTR_MSI        = (1 << 1),
 120         INTR_MSIX       = (1 << 2)
 121 };
 122
 123 enum {
 124         XGMAC_MTU       = (1 << 0),
 125         XGMAC_PROMISC   = (1 << 1),
 126         XGMAC_ALLMULTI  = (1 << 2),
 127         XGMAC_VLANEX    = (1 << 3),
 128         XGMAC_UCADDR    = (1 << 4),
 129         XGMAC_MCADDRS   = (1 << 5),
 130
 131         XGMAC_ALL       = 0xffff
 132 };
 133
 134 enum {
 135         /* flags understood by begin_synchronized_op */
 136         HOLD_LOCK       = (1 << 0),
 137         SLEEP_OK        = (1 << 1),
 138         INTR_OK         = (1 << 2),
 139
 140         /* flags understood by end_synchronized_op */
 141         LOCK_HELD       = HOLD_LOCK,
 142 };
 143
 144 enum {
 145         /* adapter flags */
 146         FULL_INIT_DONE  = (1 << 0),
 147         FW_OK           = (1 << 1),
 148         /* INTR_DIRECT  = (1 << 2),     No longer used. */
 149         MASTER_PF       = (1 << 3),
 150         ADAP_SYSCTL_CTX = (1 << 4),
 151         /* TOM_INIT_DONE= (1 << 5),     No longer used */
 152         BUF_PACKING_OK  = (1 << 6),
 153         IS_VF           = (1 << 7),
 154
 155         CXGBE_BUSY      = (1 << 9),
 156
 157         /* port flags */
 158         HAS_TRACEQ      = (1 << 3),
 159
 160         /* VI flags */
 161         DOOMED          = (1 << 0),
 162         VI_INIT_DONE    = (1 << 1),
 163         VI_SYSCTL_CTX   = (1 << 2),
 164         INTR_RXQ        = (1 << 4),     /* All NIC rxq's take interrupts */
 165         INTR_OFLD_RXQ   = (1 << 5),     /* All TOE rxq's take interrupts */
 166         INTR_ALL        = (INTR_RXQ | INTR_OFLD_RXQ),
 167
 168         /* adapter debug_flags */
 169         DF_DUMP_MBOX    = (1 << 0),
 170 };
 171
 172 #define IS_DOOMED(vi)   ((vi)->flags & DOOMED)
 173 #define SET_DOOMED(vi)  do {(vi)->flags |= DOOMED;} while (0)
 174 #define IS_BUSY(sc)     ((sc)->flags & CXGBE_BUSY)
 175 #define SET_BUSY(sc)    do {(sc)->flags |= CXGBE_BUSY;} while (0)
 176 #define CLR_BUSY(sc)    do {(sc)->flags &= ~CXGBE_BUSY;} while (0)
 177
 178 struct vi_info {
 179         device_t dev;
 180         struct port_info *pi;
 181
 182         struct ifnet *ifp;
 183         struct ifmedia media;
 184
 185         unsigned long flags;
 186         int if_flags;
 187
 188         uint16_t *rss, *nm_rss;
 189         int smt_idx;            /* for convenience */
 190         uint16_t viid;
 191         int16_t  xact_addr_filt;/* index of exact MAC address filter */
 192         uint16_t rss_size;      /* size of VI's RSS table slice */
 193         uint16_t rss_base;      /* start of VI's RSS table slice */
 194
 195         eventhandler_tag vlan_c;
 196
 197         int nintr;
 198         int first_intr;
 199
 200         /* These need to be int as they are used in sysctl */
 201         int ntxq;               /* # of tx queues */
 202         int first_txq;          /* index of first tx queue */
 203         int rsrv_noflowq;       /* Reserve queue 0 for non-flowid packets */
 204         int nrxq;               /* # of rx queues */
 205         int first_rxq;          /* index of first rx queue */
 206         int nofldtxq;           /* # of offload tx queues */
 207         int first_ofld_txq;     /* index of first offload tx queue */
 208         int nofldrxq;           /* # of offload rx queues */
 209         int first_ofld_rxq;     /* index of first offload rx queue */
 210         int nnmtxq;
 211         int first_nm_txq;
 212         int nnmrxq;
 213         int first_nm_rxq;
 214         int tmr_idx;
 215         int pktc_idx;
 216         int qsize_rxq;
 217         int qsize_txq;
 218
 219         struct timeval last_refreshed;
 220         struct fw_vi_stats_vf stats;
 221
 222         struct callout tick;
 223         struct sysctl_ctx_list ctx;     /* from ifconfig up to driver detach */
 224
 225         uint8_t hw_addr[ETHER_ADDR_LEN]; /* factory MAC address, won't change */
 226 };
 227
 228 struct tx_ch_rl_params {
 229         enum fw_sched_params_rate ratemode;     /* %port (REL) or kbps (ABS) */
 230         uint32_t maxrate;
 231 };
 232
 233 enum {
 234         TX_CLRL_REFRESH = (1 << 0),     /* Need to update hardware state. */
 235         TX_CLRL_ERROR   = (1 << 1),     /* Error, hardware state unknown. */
 236 };
 237
 238 struct tx_cl_rl_params {
 239         int refcount;
 240         u_int flags;
 241         enum fw_sched_params_rate ratemode;     /* %port REL or ABS value */
 242         enum fw_sched_params_unit rateunit;     /* kbps or pps (when ABS) */
 243         enum fw_sched_params_mode mode;         /* aggr or per-flow */
 244         uint32_t maxrate;
 245         uint16_t pktsize;
 246 };
 247
 248 /* Tx scheduler parameters for a channel/port */
 249 struct tx_sched_params {
 250         /* Channel Rate Limiter */
 251         struct tx_ch_rl_params ch_rl;
 252
 253         /* Class WRR */
 254         /* XXX */
 255
 256         /* Class Rate Limiter */
 257         struct tx_cl_rl_params cl_rl[];
 258 };
 259
 260 struct port_info {
 261         device_t dev;
 262         struct adapter *adapter;
 263
 264         struct vi_info *vi;
 265         int nvi;
 266         int up_vis;
 267         int uld_vis;
 268
 269         struct tx_sched_params *sched_params;
 270
 271         struct mtx pi_lock;
 272         char lockname[16];
 273         unsigned long flags;
 274
 275         uint8_t  lport;         /* associated offload logical port */
 276         int8_t   mdio_addr;
 277         uint8_t  port_type;
 278         uint8_t  mod_type;
 279         uint8_t  port_id;
 280         uint8_t  tx_chan;
 281         uint8_t  rx_chan_map;   /* rx MPS channel bitmap */
 282
 283         struct link_config link_cfg;
 284
 285         struct timeval last_refreshed;
 286         struct port_stats stats;
 287         u_int tx_parse_error;
 288
 289         struct callout tick;
 290 };
 291
 292 #define IS_MAIN_VI(vi)          ((vi) == &((vi)->pi->vi[0]))
 293
 294 /* Where the cluster came from, how it has been carved up. */
 295 struct cluster_layout {
 296         int8_t zidx;
 297         int8_t hwidx;
 298         uint16_t region1;       /* mbufs laid out within this region */
 299                                 /* region2 is the DMA region */
 300         uint16_t region3;       /* cluster_metadata within this region */
 301 };
 302
 303 struct cluster_metadata {
 304         u_int refcount;
 305         struct fl_sdesc *sd;    /* For debug only.  Could easily be stale */
 306 };
 307
 308 struct fl_sdesc {
 309         caddr_t cl;
 310         uint16_t nmbuf; /* # of driver originated mbufs with ref on cluster */
 311         struct cluster_layout cll;
 312 };
 313
 314 struct tx_desc {
 315         __be64 flit[8];
 316 };
 317
 318 struct tx_sdesc {
 319         struct mbuf *m;         /* m_nextpkt linked chain of frames */
 320         uint8_t desc_used;      /* # of hardware descriptors used by the WR */
 321 };
 322
 323
 324 #define IQ_PAD (IQ_ESIZE - sizeof(struct rsp_ctrl) - sizeof(struct rss_header))
 325 struct iq_desc {
 326         struct rss_header rss;
 327         uint8_t cpl[IQ_PAD];
 328         struct rsp_ctrl rsp;
 329 };
 330 #undef IQ_PAD
 331 CTASSERT(sizeof(struct iq_desc) == IQ_ESIZE);
 332
 333 enum {
 334         /* iq flags */
 335         IQ_ALLOCATED    = (1 << 0),     /* firmware resources allocated */
 336         IQ_HAS_FL       = (1 << 1),     /* iq associated with a freelist */
 337         IQ_INTR         = (1 << 2),     /* iq takes direct interrupt */
 338         IQ_LRO_ENABLED  = (1 << 3),     /* iq is an eth rxq with LRO enabled */
 339
 340         /* iq state */
 341         IQS_DISABLED    = 0,
 342         IQS_BUSY        = 1,
 343         IQS_IDLE        = 2,
 344
 345         /* netmap related flags */
 346         NM_OFF  = 0,
 347         NM_ON   = 1,
 348         NM_BUSY = 2,
 349 };
 350
 351 struct sge_iq;
 352 struct rss_header;
 353 typedef int (*cpl_handler_t)(struct sge_iq *, const struct rss_header *,
 354     struct mbuf *);
 355 typedef int (*an_handler_t)(struct sge_iq *, const struct rsp_ctrl *);
 356 typedef int (*fw_msg_handler_t)(struct adapter *, const __be64 *);
 357
 358 /*
 359  * Ingress Queue: T4 is producer, driver is consumer.
 360  */
 361 struct sge_iq {
 362         uint32_t flags;
 363         volatile int state;
 364         struct adapter *adapter;
 365         cpl_handler_t set_tcb_rpl;
 366         cpl_handler_t l2t_write_rpl;
 367         struct iq_desc  *desc;  /* KVA of descriptor ring */
 368         int8_t   intr_pktc_idx; /* packet count threshold index */
 369         uint8_t  gen;           /* generation bit */
 370         uint8_t  intr_params;   /* interrupt holdoff parameters */
 371         uint8_t  intr_next;     /* XXX: holdoff for next interrupt */
 372         uint16_t qsize;         /* size (# of entries) of the queue */
 373         uint16_t sidx;          /* index of the entry with the status page */
 374         uint16_t cidx;          /* consumer index */
 375         uint16_t cntxt_id;      /* SGE context id for the iq */
 376         uint16_t abs_id;        /* absolute SGE id for the iq */
 377
 378         STAILQ_ENTRY(sge_iq) link;
 379
 380         bus_dma_tag_t desc_tag;
 381         bus_dmamap_t desc_map;
 382         bus_addr_t ba;          /* bus address of descriptor ring */
 383 };
 384
 385 enum {
 386         EQ_CTRL         = 1,
 387         EQ_ETH          = 2,
 388         EQ_OFLD         = 3,
 389
 390         /* eq flags */
 391         EQ_TYPEMASK     = 0x3,          /* 2 lsbits hold the type (see above) */
 392         EQ_ALLOCATED    = (1 << 2),     /* firmware resources allocated */
 393         EQ_ENABLED      = (1 << 3),     /* open for business */
 394         EQ_QFLUSH       = (1 << 4),     /* if_qflush in progress */
 395 };
 396
 397 /* Listed in order of preference.  Update t4_sysctls too if you change these */
 398 enum {DOORBELL_UDB, DOORBELL_WCWR, DOORBELL_UDBWC, DOORBELL_KDB};
 399
 400 /*
 401  * Egress Queue: driver is producer, T4 is consumer.
 402  *
 403  * Note: A free list is an egress queue (driver produces the buffers and T4
 404  * consumes them) but it's special enough to have its own struct (see sge_fl).
 405  */
 406 struct sge_eq {
 407         unsigned int flags;     /* MUST be first */
 408         unsigned int cntxt_id;  /* SGE context id for the eq */
 409         unsigned int abs_id;    /* absolute SGE id for the eq */
 410         struct mtx eq_lock;
 411
 412         struct tx_desc *desc;   /* KVA of descriptor ring */
 413         uint16_t doorbells;
 414         volatile uint32_t *udb; /* KVA of doorbell (lies within BAR2) */
 415         u_int udb_qid;          /* relative qid within the doorbell page */
 416         uint16_t sidx;          /* index of the entry with the status page */
 417         uint16_t cidx;          /* consumer idx (desc idx) */
 418         uint16_t pidx;          /* producer idx (desc idx) */
 419         uint16_t equeqidx;      /* EQUEQ last requested at this pidx */
 420         uint16_t dbidx;         /* pidx of the most recent doorbell */
 421         uint16_t iqid;          /* iq that gets egr_update for the eq */
 422         uint8_t tx_chan;        /* tx channel used by the eq */
 423         volatile u_int equiq;   /* EQUIQ outstanding */
 424
 425         bus_dma_tag_t desc_tag;
 426         bus_dmamap_t desc_map;
 427         bus_addr_t ba;          /* bus address of descriptor ring */
 428         char lockname[16];
 429 };
 430
 431 struct sw_zone_info {
 432         uma_zone_t zone;        /* zone that this cluster comes from */
 433         int size;               /* size of cluster: 2K, 4K, 9K, 16K, etc. */
 434         int type;               /* EXT_xxx type of the cluster */
 435         int8_t head_hwidx;
 436         int8_t tail_hwidx;
 437 };
 438
 439 struct hw_buf_info {
 440         int8_t zidx;            /* backpointer to zone; -ve means unused */
 441         int8_t next;            /* next hwidx for this zone; -1 means no more */
 442         int size;
 443 };
 444
 445 enum {
 446         NUM_MEMWIN = 3,
 447
 448         MEMWIN0_APERTURE = 2048,
 449         MEMWIN0_BASE     = 0x1b800,
 450
 451         MEMWIN1_APERTURE = 32768,
 452         MEMWIN1_BASE     = 0x28000,
 453
 454         MEMWIN2_APERTURE_T4 = 65536,
 455         MEMWIN2_BASE_T4     = 0x30000,
 456
 457         MEMWIN2_APERTURE_T5 = 128 * 1024,
 458         MEMWIN2_BASE_T5     = 0x60000,
 459 };
 460
 461 struct memwin {
 462         struct rwlock mw_lock __aligned(CACHE_LINE_SIZE);
 463         uint32_t mw_base;       /* constant after setup_memwin */
 464         uint32_t mw_aperture;   /* ditto */
 465         uint32_t mw_curpos;     /* protected by mw_lock */
 466 };
 467
 468 enum {
 469         FL_STARVING     = (1 << 0), /* on the adapter's list of starving fl's */
 470         FL_DOOMED       = (1 << 1), /* about to be destroyed */
 471         FL_BUF_PACKING  = (1 << 2), /* buffer packing enabled */
 472         FL_BUF_RESUME   = (1 << 3), /* resume from the middle of the frame */
 473 };
 474
 475 #define FL_RUNNING_LOW(fl) \
 476     (IDXDIFF(fl->dbidx * 8, fl->cidx, fl->sidx * 8) <= fl->lowat)
 477 #define FL_NOT_RUNNING_LOW(fl) \
 478     (IDXDIFF(fl->dbidx * 8, fl->cidx, fl->sidx * 8) >= 2 * fl->lowat)
 479
 480 struct sge_fl {
 481         struct mtx fl_lock;
 482         __be64 *desc;           /* KVA of descriptor ring, ptr to addresses */
 483         struct fl_sdesc *sdesc; /* KVA of software descriptor ring */
 484         struct cluster_layout cll_def;  /* default refill zone, layout */
 485         uint16_t lowat;         /* # of buffers <= this means fl needs help */
 486         int flags;
 487         uint16_t buf_boundary;
 488
 489         /* The 16b idx all deal with hw descriptors */
 490         uint16_t dbidx;         /* hw pidx after last doorbell */
 491         uint16_t sidx;          /* index of status page */
 492         volatile uint16_t hw_cidx;
 493
 494         /* The 32b idx are all buffer idx, not hardware descriptor idx */
 495         uint32_t cidx;          /* consumer index */
 496         uint32_t pidx;          /* producer index */
 497
 498         uint32_t dbval;
 499         u_int rx_offset;        /* offset in fl buf (when buffer packing) */
 500         volatile uint32_t *udb;
 501
 502         uint64_t mbuf_allocated;/* # of mbuf allocated from zone_mbuf */
 503         uint64_t mbuf_inlined;  /* # of mbuf created within clusters */
 504         uint64_t cl_allocated;  /* # of clusters allocated */
 505         uint64_t cl_recycled;   /* # of clusters recycled */
 506         uint64_t cl_fast_recycled; /* # of clusters recycled (fast) */
 507
 508         /* These 3 are valid when FL_BUF_RESUME is set, stale otherwise. */
 509         struct mbuf *m0;
 510         struct mbuf **pnext;
 511         u_int remaining;
 512
 513         uint16_t qsize;         /* # of hw descriptors (status page included) */
 514         uint16_t cntxt_id;      /* SGE context id for the freelist */
 515         TAILQ_ENTRY(sge_fl) link; /* All starving freelists */
 516         bus_dma_tag_t desc_tag;
 517         bus_dmamap_t desc_map;
 518         char lockname[16];
 519         bus_addr_t ba;          /* bus address of descriptor ring */
 520         struct cluster_layout cll_alt;  /* alternate refill zone, layout */
 521 };
 522
 523 struct mp_ring;
 524
 525 /* txq: SGE egress queue + what's needed for Ethernet NIC */
 526 struct sge_txq {
 527         struct sge_eq eq;       /* MUST be first */
 528
 529         struct ifnet *ifp;      /* the interface this txq belongs to */
 530         struct mp_ring *r;      /* tx software ring */
 531         struct tx_sdesc *sdesc; /* KVA of software descriptor ring */
 532         struct sglist *gl;
 533         __be32 cpl_ctrl0;       /* for convenience */
 534         int tc_idx;             /* traffic class */
 535
 536         struct task tx_reclaim_task;
 537         /* stats for common events first */
 538
 539         uint64_t txcsum;        /* # of times hardware assisted with checksum */
 540         uint64_t tso_wrs;       /* # of TSO work requests */
 541         uint64_t vlan_insertion;/* # of times VLAN tag was inserted */
 542         uint64_t imm_wrs;       /* # of work requests with immediate data */
 543         uint64_t sgl_wrs;       /* # of work requests with direct SGL */
 544         uint64_t txpkt_wrs;     /* # of txpkt work requests (not coalesced) */
 545         uint64_t txpkts0_wrs;   /* # of type0 coalesced tx work requests */
 546         uint64_t txpkts1_wrs;   /* # of type1 coalesced tx work requests */
 547         uint64_t txpkts0_pkts;  /* # of frames in type0 coalesced tx WRs */
 548         uint64_t txpkts1_pkts;  /* # of frames in type1 coalesced tx WRs */
 549
 550         /* stats for not-that-common events */
 551 } __aligned(CACHE_LINE_SIZE);
 552
 553 /* rxq: SGE ingress queue + SGE free list + miscellaneous items */
 554 struct sge_rxq {
 555         struct sge_iq iq;       /* MUST be first */
 556         struct sge_fl fl;       /* MUST follow iq */
 557
 558         struct ifnet *ifp;      /* the interface this rxq belongs to */
 559 #if defined(INET) || defined(INET6)
 560         struct lro_ctrl lro;    /* LRO state */
 561 #endif
 562
 563         /* stats for common events first */
 564
 565         uint64_t rxcsum;        /* # of times hardware assisted with checksum */
 566         uint64_t vlan_extraction;/* # of times VLAN tag was extracted */
 567
 568         /* stats for not-that-common events */
 569
 570 } __aligned(CACHE_LINE_SIZE);
 571
 572 static inline struct sge_rxq *
 573 iq_to_rxq(struct sge_iq *iq)
 574 {
 575
 576         return (__containerof(iq, struct sge_rxq, iq));
 577 }
 578
 579
 580 /* ofld_rxq: SGE ingress queue + SGE free list + miscellaneous items */
 581 struct sge_ofld_rxq {
 582         struct sge_iq iq;       /* MUST be first */
 583         struct sge_fl fl;       /* MUST follow iq */
 584 } __aligned(CACHE_LINE_SIZE);
 585
 586 static inline struct sge_ofld_rxq *
 587 iq_to_ofld_rxq(struct sge_iq *iq)
 588 {
 589
 590         return (__containerof(iq, struct sge_ofld_rxq, iq));
 591 }
 592
 593 struct wrqe {
 594         STAILQ_ENTRY(wrqe) link;
 595         struct sge_wrq *wrq;
 596         int wr_len;
 597         char wr[] __aligned(16);
 598 };
 599
 600 struct wrq_cookie {
 601         TAILQ_ENTRY(wrq_cookie) link;
 602         int ndesc;
 603         int pidx;
 604 };
 605
 606 /*
 607  * wrq: SGE egress queue that is given prebuilt work requests.  Both the control
 608  * and offload tx queues are of this type.
 609  */
 610 struct sge_wrq {
 611         struct sge_eq eq;       /* MUST be first */
 612
 613         struct adapter *adapter;
 614         struct task wrq_tx_task;
 615
 616         /* Tx desc reserved but WR not "committed" yet. */
 617         TAILQ_HEAD(wrq_incomplete_wrs , wrq_cookie) incomplete_wrs;
 618
 619         /* List of WRs ready to go out as soon as descriptors are available. */
 620         STAILQ_HEAD(, wrqe) wr_list;
 621         u_int nwr_pending;
 622         u_int ndesc_needed;
 623
 624         /* stats for common events first */
 625
 626         uint64_t tx_wrs_direct; /* # of WRs written directly to desc ring. */
 627         uint64_t tx_wrs_ss;     /* # of WRs copied from scratch space. */
 628         uint64_t tx_wrs_copied; /* # of WRs queued and copied to desc ring. */
 629
 630         /* stats for not-that-common events */
 631
 632         /*
 633          * Scratch space for work requests that wrap around after reaching the
 634          * status page, and some infomation about the last WR that used it.
 635          */
 636         uint16_t ss_pidx;
 637         uint16_t ss_len;
 638         uint8_t ss[SGE_MAX_WR_LEN];
 639
 640 } __aligned(CACHE_LINE_SIZE);
 641
 642
 643 struct sge_nm_rxq {
 644         struct vi_info *vi;
 645
 646         struct iq_desc *iq_desc;
 647         uint16_t iq_abs_id;
 648         uint16_t iq_cntxt_id;
 649         uint16_t iq_cidx;
 650         uint16_t iq_sidx;
 651         uint8_t iq_gen;
 652
 653         __be64  *fl_desc;
 654         uint16_t fl_cntxt_id;
 655         uint32_t fl_cidx;
 656         uint32_t fl_pidx;
 657         uint32_t fl_sidx;
 658         uint32_t fl_db_val;
 659         u_int fl_hwidx:4;
 660
 661         u_int nid;              /* netmap ring # for this queue */
 662
 663         /* infrequently used items after this */
 664
 665         bus_dma_tag_t iq_desc_tag;
 666         bus_dmamap_t iq_desc_map;
 667         bus_addr_t iq_ba;
 668         int intr_idx;
 669
 670         bus_dma_tag_t fl_desc_tag;
 671         bus_dmamap_t fl_desc_map;
 672         bus_addr_t fl_ba;
 673 } __aligned(CACHE_LINE_SIZE);
 674
 675 struct sge_nm_txq {
 676         struct tx_desc *desc;
 677         uint16_t cidx;
 678         uint16_t pidx;
 679         uint16_t sidx;
 680         uint16_t equiqidx;      /* EQUIQ last requested at this pidx */
 681         uint16_t equeqidx;      /* EQUEQ last requested at this pidx */
 682         uint16_t dbidx;         /* pidx of the most recent doorbell */
 683         uint16_t doorbells;
 684         volatile uint32_t *udb;
 685         u_int udb_qid;
 686         u_int cntxt_id;
 687         __be32 cpl_ctrl0;       /* for convenience */
 688         u_int nid;              /* netmap ring # for this queue */
 689
 690         /* infrequently used items after this */
 691
 692         bus_dma_tag_t desc_tag;
 693         bus_dmamap_t desc_map;
 694         bus_addr_t ba;
 695         int iqidx;
 696 } __aligned(CACHE_LINE_SIZE);
 697
 698 struct sge {
 699         int nrxq;       /* total # of Ethernet rx queues */
 700         int ntxq;       /* total # of Ethernet tx queues */
 701         int nofldrxq;   /* total # of TOE rx queues */
 702         int nofldtxq;   /* total # of TOE tx queues */
 703         int nnmrxq;     /* total # of netmap rx queues */
 704         int nnmtxq;     /* total # of netmap tx queues */
 705         int niq;        /* total # of ingress queues */
 706         int neq;        /* total # of egress queues */
 707
 708         struct sge_iq fwq;      /* Firmware event queue */
 709         struct sge_wrq mgmtq;   /* Management queue (control queue) */
 710         struct sge_wrq *ctrlq;  /* Control queues */
 711         struct sge_txq *txq;    /* NIC tx queues */
 712         struct sge_rxq *rxq;    /* NIC rx queues */
 713         struct sge_wrq *ofld_txq;       /* TOE tx queues */
 714         struct sge_ofld_rxq *ofld_rxq;  /* TOE rx queues */
 715         struct sge_nm_txq *nm_txq;      /* netmap tx queues */
 716         struct sge_nm_rxq *nm_rxq;      /* netmap rx queues */
 717
 718         uint16_t iq_start;      /* first cntxt_id */
 719         uint16_t iq_base;       /* first abs_id */
 720         int eq_start;           /* first cntxt_id */
 721         int eq_base;            /* first abs_id */
 722         struct sge_iq **iqmap;  /* iq->cntxt_id to iq mapping */
 723         struct sge_eq **eqmap;  /* eq->cntxt_id to eq mapping */
 724
 725         int8_t safe_hwidx1;     /* may not have room for metadata */
 726         int8_t safe_hwidx2;     /* with room for metadata and maybe more */
 727         struct sw_zone_info sw_zone_info[SW_ZONE_SIZES];
 728         struct hw_buf_info hw_buf_info[SGE_FLBUF_SIZES];
 729 };
 730
 731 struct devnames {
 732         const char *nexus_name;
 733         const char *ifnet_name;
 734         const char *vi_ifnet_name;
 735         const char *pf03_drv_name;
 736         const char *vf_nexus_name;
 737         const char *vf_ifnet_name;
 738 };
 739
 740 struct adapter {
 741         SLIST_ENTRY(adapter) link;
 742         device_t dev;
 743         struct cdev *cdev;
 744         const struct devnames *names;
 745
 746         /* PCIe register resources */
 747         int regs_rid;
 748         struct resource *regs_res;
 749         int msix_rid;
 750         struct resource *msix_res;
 751         bus_space_handle_t bh;
 752         bus_space_tag_t bt;
 753         bus_size_t mmio_len;
 754         int udbs_rid;
 755         struct resource *udbs_res;
 756         volatile uint8_t *udbs_base;
 757
 758         unsigned int pf;
 759         unsigned int mbox;
 760         unsigned int vpd_busy;
 761         unsigned int vpd_flag;
 762
 763         /* Interrupt information */
 764         int intr_type;
 765         int intr_count;
 766         struct irq {
 767                 struct resource *res;
 768                 int rid;
 769                 volatile int nm_state;  /* NM_OFF, NM_ON, or NM_BUSY */
 770                 void *tag;
 771                 struct sge_rxq *rxq;
 772                 struct sge_nm_rxq *nm_rxq;
 773         } __aligned(CACHE_LINE_SIZE) *irq;
 774         int sge_gts_reg;
 775         int sge_kdoorbell_reg;
 776
 777         bus_dma_tag_t dmat;     /* Parent DMA tag */
 778
 779         struct sge sge;
 780         int lro_timeout;
 781         int sc_do_rxcopy;
 782
 783         struct taskqueue *tq[MAX_NCHAN];        /* General purpose taskqueues */
 784         struct port_info *port[MAX_NPORTS];
 785         uint8_t chan_map[MAX_NCHAN];
 786
 787         void *tom_softc;        /* (struct tom_data *) */
 788         struct tom_tunables tt;
 789         void *iwarp_softc;      /* (struct c4iw_dev *) */
 790         void *iscsi_ulp_softc;  /* (struct cxgbei_data *) */
 791         struct l2t_data *l2t;   /* L2 table */
 792         struct tid_info tids;
 793
 794         uint16_t doorbells;
 795         int offload_map;        /* ports with IFCAP_TOE enabled */
 796         int active_ulds;        /* ULDs activated on this adapter */
 797         int flags;
 798         int debug_flags;
 799
 800         char ifp_lockname[16];
 801         struct mtx ifp_lock;
 802         struct ifnet *ifp;      /* tracer ifp */
 803         struct ifmedia media;
 804         int traceq;             /* iq used by all tracers, -1 if none */
 805         int tracer_valid;       /* bitmap of valid tracers */
 806         int tracer_enabled;     /* bitmap of enabled tracers */
 807
 808         char fw_version[16];
 809         char tp_version[16];
 810         char er_version[16];
 811         char bs_version[16];
 812         char cfg_file[32];
 813         u_int cfcsum;
 814         struct adapter_params params;
 815         const struct chip_params *chip_params;
 816         struct t4_virt_res vres;
 817
 818         uint16_t nbmcaps;
 819         uint16_t linkcaps;
 820         uint16_t switchcaps;
 821         uint16_t niccaps;
 822         uint16_t toecaps;
 823         uint16_t rdmacaps;
 824         uint16_t cryptocaps;
 825         uint16_t iscsicaps;
 826         uint16_t fcoecaps;
 827
 828         struct sysctl_ctx_list ctx; /* from adapter_full_init to full_uninit */
 829
 830         struct mtx sc_lock;
 831         char lockname[16];
 832
 833         /* Starving free lists */
 834         struct mtx sfl_lock;    /* same cache-line as sc_lock? but that's ok */
 835         TAILQ_HEAD(, sge_fl) sfl;
 836         struct callout sfl_callout;
 837
 838         struct mtx reg_lock;    /* for indirect register access */
 839
 840         struct memwin memwin[NUM_MEMWIN];       /* memory windows */
 841
 842         struct mtx tc_lock;
 843         struct task tc_task;
 844
 845         const char *last_op;
 846         const void *last_op_thr;
 847         int last_op_flags;
 848 };
 849
 850 #define ADAPTER_LOCK(sc)                mtx_lock(&(sc)->sc_lock)
 851 #define ADAPTER_UNLOCK(sc)              mtx_unlock(&(sc)->sc_lock)
 852 #define ADAPTER_LOCK_ASSERT_OWNED(sc)   mtx_assert(&(sc)->sc_lock, MA_OWNED)
 853 #define ADAPTER_LOCK_ASSERT_NOTOWNED(sc) mtx_assert(&(sc)->sc_lock, MA_NOTOWNED)
 854
 855 #define ASSERT_SYNCHRONIZED_OP(sc)      \
 856     KASSERT(IS_BUSY(sc) && \
 857         (mtx_owned(&(sc)->sc_lock) || sc->last_op_thr == curthread), \
 858         ("%s: operation not synchronized.", __func__))
 859
 860 #define PORT_LOCK(pi)                   mtx_lock(&(pi)->pi_lock)
 861 #define PORT_UNLOCK(pi)                 mtx_unlock(&(pi)->pi_lock)
 862 #define PORT_LOCK_ASSERT_OWNED(pi)      mtx_assert(&(pi)->pi_lock, MA_OWNED)
 863 #define PORT_LOCK_ASSERT_NOTOWNED(pi)   mtx_assert(&(pi)->pi_lock, MA_NOTOWNED)
 864
 865 #define FL_LOCK(fl)                     mtx_lock(&(fl)->fl_lock)
 866 #define FL_TRYLOCK(fl)                  mtx_trylock(&(fl)->fl_lock)
 867 #define FL_UNLOCK(fl)                   mtx_unlock(&(fl)->fl_lock)
 868 #define FL_LOCK_ASSERT_OWNED(fl)        mtx_assert(&(fl)->fl_lock, MA_OWNED)
 869 #define FL_LOCK_ASSERT_NOTOWNED(fl)     mtx_assert(&(fl)->fl_lock, MA_NOTOWNED)
 870
 871 #define RXQ_FL_LOCK(rxq)                FL_LOCK(&(rxq)->fl)
 872 #define RXQ_FL_UNLOCK(rxq)              FL_UNLOCK(&(rxq)->fl)
 873 #define RXQ_FL_LOCK_ASSERT_OWNED(rxq)   FL_LOCK_ASSERT_OWNED(&(rxq)->fl)
 874 #define RXQ_FL_LOCK_ASSERT_NOTOWNED(rxq) FL_LOCK_ASSERT_NOTOWNED(&(rxq)->fl)
 875
 876 #define EQ_LOCK(eq)                     mtx_lock(&(eq)->eq_lock)
 877 #define EQ_TRYLOCK(eq)                  mtx_trylock(&(eq)->eq_lock)
 878 #define EQ_UNLOCK(eq)                   mtx_unlock(&(eq)->eq_lock)
 879 #define EQ_LOCK_ASSERT_OWNED(eq)        mtx_assert(&(eq)->eq_lock, MA_OWNED)
 880 #define EQ_LOCK_ASSERT_NOTOWNED(eq)     mtx_assert(&(eq)->eq_lock, MA_NOTOWNED)
 881
 882 #define TXQ_LOCK(txq)                   EQ_LOCK(&(txq)->eq)
 883 #define TXQ_TRYLOCK(txq)                EQ_TRYLOCK(&(txq)->eq)
 884 #define TXQ_UNLOCK(txq)                 EQ_UNLOCK(&(txq)->eq)
 885 #define TXQ_LOCK_ASSERT_OWNED(txq)      EQ_LOCK_ASSERT_OWNED(&(txq)->eq)
 886 #define TXQ_LOCK_ASSERT_NOTOWNED(txq)   EQ_LOCK_ASSERT_NOTOWNED(&(txq)->eq)
 887
 888 #define CH_DUMP_MBOX(sc, mbox, data_reg) \
 889         do { \
 890                 if (sc->debug_flags & DF_DUMP_MBOX) { \
 891                         log(LOG_NOTICE, \
 892                             "%s mbox %u: %016llx %016llx %016llx %016llx " \
 893                             "%016llx %016llx %016llx %016llx\n", \
 894                             device_get_nameunit(sc->dev), mbox, \
 895                             (unsigned long long)t4_read_reg64(sc, data_reg), \
 896                             (unsigned long long)t4_read_reg64(sc, data_reg + 8), \
 897                             (unsigned long long)t4_read_reg64(sc, data_reg + 16), \
 898                             (unsigned long long)t4_read_reg64(sc, data_reg + 24), \
 899                             (unsigned long long)t4_read_reg64(sc, data_reg + 32), \
 900                             (unsigned long long)t4_read_reg64(sc, data_reg + 40), \
 901                             (unsigned long long)t4_read_reg64(sc, data_reg + 48), \
 902                             (unsigned long long)t4_read_reg64(sc, data_reg + 56)); \
 903                 } \
 904         } while (0)
 905
 906 #define for_each_txq(vi, iter, q) \
 907         for (q = &vi->pi->adapter->sge.txq[vi->first_txq], iter = 0; \
 908             iter < vi->ntxq; ++iter, ++q)
 909 #define for_each_rxq(vi, iter, q) \
 910         for (q = &vi->pi->adapter->sge.rxq[vi->first_rxq], iter = 0; \
 911             iter < vi->nrxq; ++iter, ++q)
 912 #define for_each_ofld_txq(vi, iter, q) \
 913         for (q = &vi->pi->adapter->sge.ofld_txq[vi->first_ofld_txq], iter = 0; \
 914             iter < vi->nofldtxq; ++iter, ++q)
 915 #define for_each_ofld_rxq(vi, iter, q) \
 916         for (q = &vi->pi->adapter->sge.ofld_rxq[vi->first_ofld_rxq], iter = 0; \
 917             iter < vi->nofldrxq; ++iter, ++q)
 918 #define for_each_nm_txq(vi, iter, q) \
 919         for (q = &vi->pi->adapter->sge.nm_txq[vi->first_nm_txq], iter = 0; \
 920             iter < vi->nnmtxq; ++iter, ++q)
 921 #define for_each_nm_rxq(vi, iter, q) \
 922         for (q = &vi->pi->adapter->sge.nm_rxq[vi->first_nm_rxq], iter = 0; \
 923             iter < vi->nnmrxq; ++iter, ++q)
 924 #define for_each_vi(_pi, _iter, _vi) \
 925         for ((_vi) = (_pi)->vi, (_iter) = 0; (_iter) < (_pi)->nvi; \
 926              ++(_iter), ++(_vi))
 927
 928 #define IDXINCR(idx, incr, wrap) do { \
 929         idx = wrap - idx > incr ? idx + incr : incr - (wrap - idx); \
 930 } while (0)
 931 #define IDXDIFF(head, tail, wrap) \
 932         ((head) >= (tail) ? (head) - (tail) : (wrap) - (tail) + (head))
 933
 934 /* One for errors, one for firmware events */
 935 #define T4_EXTRA_INTR 2
 936
 937 /* One for firmware events */
 938 #define T4VF_EXTRA_INTR 1
 939
 940 static inline uint32_t
 941 t4_read_reg(struct adapter *sc, uint32_t reg)
 942 {
 943
 944         return bus_space_read_4(sc->bt, sc->bh, reg);
 945 }
 946
 947 static inline void
 948 t4_write_reg(struct adapter *sc, uint32_t reg, uint32_t val)
 949 {
 950
 951         bus_space_write_4(sc->bt, sc->bh, reg, val);
 952 }
 953
 954 static inline uint64_t
 955 t4_read_reg64(struct adapter *sc, uint32_t reg)
 956 {
 957
 958 #if defined(__LP64__) && !defined(__ia64__)
 959         return bus_space_read_8(sc->bt, sc->bh, reg);
 960 #else
 961         return (uint64_t)bus_space_read_4(sc->bt, sc->bh, reg) +
 962             ((uint64_t)bus_space_read_4(sc->bt, sc->bh, reg + 4) << 32);
 963
 964 #endif
 965 }
 966
 967 static inline void
 968 t4_write_reg64(struct adapter *sc, uint32_t reg, uint64_t val)
 969 {
 970
 971 #if defined(__LP64__) && !defined(__ia64__)
 972         bus_space_write_8(sc->bt, sc->bh, reg, val);
 973 #else
 974         bus_space_write_4(sc->bt, sc->bh, reg, val);
 975         bus_space_write_4(sc->bt, sc->bh, reg + 4, val>> 32);
 976 #endif
 977 }
 978
 979 static inline void
 980 t4_os_pci_read_cfg1(struct adapter *sc, int reg, uint8_t *val)
 981 {
 982
 983         *val = pci_read_config(sc->dev, reg, 1);
 984 }
 985
 986 static inline void
 987 t4_os_pci_write_cfg1(struct adapter *sc, int reg, uint8_t val)
 988 {
 989
 990         pci_write_config(sc->dev, reg, val, 1);
 991 }
 992
 993 static inline void
 994 t4_os_pci_read_cfg2(struct adapter *sc, int reg, uint16_t *val)
 995 {
 996
 997         *val = pci_read_config(sc->dev, reg, 2);
 998 }
 999
1000 static inline void
1001 t4_os_pci_write_cfg2(struct adapter *sc, int reg, uint16_t val)
1002 {
1003
1004         pci_write_config(sc->dev, reg, val, 2);
1005 }
1006
1007 static inline void
1008 t4_os_pci_read_cfg4(struct adapter *sc, int reg, uint32_t *val)
1009 {
1010
1011         *val = pci_read_config(sc->dev, reg, 4);
1012 }
1013
1014 static inline void
1015 t4_os_pci_write_cfg4(struct adapter *sc, int reg, uint32_t val)
1016 {
1017
1018         pci_write_config(sc->dev, reg, val, 4);
1019 }
1020
1021 static inline struct port_info *
1022 adap2pinfo(struct adapter *sc, int idx)
1023 {
1024
1025         return (sc->port[idx]);
1026 }
1027
1028 static inline void
1029 t4_os_set_hw_addr(struct adapter *sc, int idx, uint8_t hw_addr[])
1030 {
1031
1032         bcopy(hw_addr, sc->port[idx]->vi[0].hw_addr, ETHER_ADDR_LEN);
1033 }
1034
1035 static inline bool
1036 is_10G_port(const struct port_info *pi)
1037 {
1038
1039         return ((pi->link_cfg.supported & FW_PORT_CAP_SPEED_10G) != 0);
1040 }
1041
1042 static inline bool
1043 is_25G_port(const struct port_info *pi)
1044 {
1045
1046         return ((pi->link_cfg.supported & FW_PORT_CAP_SPEED_25G) != 0);
1047 }
1048
1049 static inline bool
1050 is_40G_port(const struct port_info *pi)
1051 {
1052
1053         return ((pi->link_cfg.supported & FW_PORT_CAP_SPEED_40G) != 0);
1054 }
1055
1056 static inline bool
1057 is_100G_port(const struct port_info *pi)
1058 {
1059
1060         return ((pi->link_cfg.supported & FW_PORT_CAP_SPEED_100G) != 0);
1061 }
1062
1063 static inline int
1064 port_top_speed(const struct port_info *pi)
1065 {
1066
1067         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_100G)
1068                 return (100);
1069         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_40G)
1070                 return (40);
1071         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_25G)
1072                 return (25);
1073         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_10G)
1074                 return (10);
1075         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_1G)
1076                 return (1);
1077
1078         return (0);
1079 }
1080
1081 static inline int
1082 port_top_speed_raw(const struct port_info *pi)
1083 {
1084
1085         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_100G)
1086                 return (FW_PORT_CAP_SPEED_100G);
1087         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_40G)
1088                 return (FW_PORT_CAP_SPEED_40G);
1089         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_25G)
1090                 return (FW_PORT_CAP_SPEED_25G);
1091         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_10G)
1092                 return (FW_PORT_CAP_SPEED_10G);
1093         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_1G)
1094                 return (FW_PORT_CAP_SPEED_1G);
1095
1096         return (0);
1097 }
1098
1099 static inline int
1100 tx_resume_threshold(struct sge_eq *eq)
1101 {
1102
1103         /* not quite the same as qsize / 4, but this will do. */
1104         return (eq->sidx / 4);
1105 }
1106
1107 static inline int
1108 t4_use_ldst(struct adapter *sc)
1109 {
1110
1111 #ifdef notyet
1112         return (sc->flags & FW_OK || !sc->use_bd);
1113 #else
1114         return (0);
1115 #endif
1116 }
1117
1118 /* t4_main.c */
1119 extern int t4_ntxq10g;
1120 extern int t4_nrxq10g;
1121 extern int t4_ntxq1g;
1122 extern int t4_nrxq1g;
1123 extern int t4_intr_types;
1124 extern int t4_tmr_idx_10g;
1125 extern int t4_pktc_idx_10g;
1126 extern int t4_tmr_idx_1g;
1127 extern int t4_pktc_idx_1g;
1128 extern unsigned int t4_qsize_rxq;
1129 extern unsigned int t4_qsize_txq;
1130 extern device_method_t cxgbe_methods[];
1131
1132 int t4_os_find_pci_capability(struct adapter *, int);
1133 int t4_os_pci_save_state(struct adapter *);
1134 int t4_os_pci_restore_state(struct adapter *);
1135 void t4_os_portmod_changed(const struct adapter *, int);
1136 void t4_os_link_changed(struct adapter *, int, int);
1137 void t4_iterate(void (*)(struct adapter *, void *), void *);
1138 void t4_init_devnames(struct adapter *);
1139 void t4_add_adapter(struct adapter *);
1140 int t4_detach_common(device_t);
1141 int t4_filter_rpl(struct sge_iq *, const struct rss_header *, struct mbuf *);
1142 int t4_map_bars_0_and_4(struct adapter *);
1143 int t4_map_bar_2(struct adapter *);
1144 int t4_setup_intr_handlers(struct adapter *);
1145 void t4_sysctls(struct adapter *);
1146 int begin_synchronized_op(struct adapter *, struct vi_info *, int, char *);
1147 void doom_vi(struct adapter *, struct vi_info *);
1148 void end_synchronized_op(struct adapter *, int);
1149 int update_mac_settings(struct ifnet *, int);
1150 int adapter_full_init(struct adapter *);
1151 int adapter_full_uninit(struct adapter *);
1152 uint64_t cxgbe_get_counter(struct ifnet *, ift_counter);
1153 int vi_full_init(struct vi_info *);
1154 int vi_full_uninit(struct vi_info *);
1155 void vi_sysctls(struct vi_info *);
1156 void vi_tick(void *);
1157
1158 #ifdef DEV_NETMAP
1159 /* t4_netmap.c */
1160 void cxgbe_nm_attach(struct vi_info *);
1161 void cxgbe_nm_detach(struct vi_info *);
1162 void t4_nm_intr(void *);
1163 #endif
1164
1165 /* t4_sge.c */
1166 void t4_sge_modload(void);
1167 void t4_sge_modunload(void);
1168 uint64_t t4_sge_extfree_refs(void);
1169 void t4_tweak_chip_settings(struct adapter *);
1170 int t4_read_chip_settings(struct adapter *);
1171 int t4_create_dma_tag(struct adapter *);
1172 void t4_sge_sysctls(struct adapter *, struct sysctl_ctx_list *,
1173     struct sysctl_oid_list *);
1174 int t4_destroy_dma_tag(struct adapter *);
1175 int t4_setup_adapter_queues(struct adapter *);
1176 int t4_teardown_adapter_queues(struct adapter *);
1177 int t4_setup_vi_queues(struct vi_info *);
1178 int t4_teardown_vi_queues(struct vi_info *);
1179 void t4_intr_all(void *);
1180 void t4_intr(void *);
1181 void t4_vi_intr(void *);
1182 void t4_intr_err(void *);
1183 void t4_intr_evt(void *);
1184 void t4_wrq_tx_locked(struct adapter *, struct sge_wrq *, struct wrqe *);
1185 void t4_update_fl_bufsize(struct ifnet *);
1186 int parse_pkt(struct adapter *, struct mbuf **);
1187 void *start_wrq_wr(struct sge_wrq *, int, struct wrq_cookie *);
1188 void commit_wrq_wr(struct sge_wrq *, void *, struct wrq_cookie *);
1189 int tnl_cong(struct port_info *, int);
1190 int t4_register_an_handler(an_handler_t);
1191 int t4_register_fw_msg_handler(int, fw_msg_handler_t);
1192 int t4_register_cpl_handler(int, cpl_handler_t);
1193
1194 /* t4_tracer.c */
1195 struct t4_tracer;
1196 void t4_tracer_modload(void);
1197 void t4_tracer_modunload(void);
1198 void t4_tracer_port_detach(struct adapter *);
1199 int t4_get_tracer(struct adapter *, struct t4_tracer *);
1200 int t4_set_tracer(struct adapter *, struct t4_tracer *);
1201 int t4_trace_pkt(struct sge_iq *, const struct rss_header *, struct mbuf *);
1202 int t5_trace_pkt(struct sge_iq *, const struct rss_header *, struct mbuf *);
1203
1204 /* t4_sched.c */
1205 int t4_set_sched_class(struct adapter *, struct t4_sched_params *);
1206 int t4_set_sched_queue(struct adapter *, struct t4_sched_queue *);
1207 int t4_init_tx_sched(struct adapter *);
1208 int t4_free_tx_sched(struct adapter *);
1209 void t4_update_tx_sched(struct adapter *);
1210 int t4_reserve_cl_rl_kbps(struct adapter *, int, u_int, int *);
1211 void t4_release_cl_rl_kbps(struct adapter *, int, int);
1212
1213 static inline struct wrqe *
1214 alloc_wrqe(int wr_len, struct sge_wrq *wrq)
1215 {
1216         int len = offsetof(struct wrqe, wr) + wr_len;
1217         struct wrqe *wr;
1218
1219         wr = malloc(len, M_CXGBE, M_NOWAIT);
1220         if (__predict_false(wr == NULL))
1221                 return (NULL);
1222         wr->wr_len = wr_len;
1223         wr->wrq = wrq;
1224         return (wr);
1225 }
1226
1227 static inline void *
1228 wrtod(struct wrqe *wr)
1229 {
1230         return (&wr->wr[0]);
1231 }
1232
1233 static inline void
1234 free_wrqe(struct wrqe *wr)
1235 {
1236         free(wr, M_CXGBE);
1237 }
1238
1239 static inline void
1240 t4_wrq_tx(struct adapter *sc, struct wrqe *wr)
1241 {
1242         struct sge_wrq *wrq = wr->wrq;
1243
1244         TXQ_LOCK(wrq);
1245         t4_wrq_tx_locked(sc, wrq, wr);
1246         TXQ_UNLOCK(wrq);
1247 }
1248
1249 #endif