]> CyberLeo.Net >> Repos - FreeBSD/stable/10.git/blob - sys/dev/cxgbe/adapter.h
MFC 302339:
[FreeBSD/stable/10.git] / sys / dev / cxgbe / adapter.h
1 /*-
2  * Copyright (c) 2011 Chelsio Communications, Inc.
3  * All rights reserved.
4  * Written by: Navdeep Parhar <np@FreeBSD.org>
5  *
6  * Redistribution and use in source and binary forms, with or without
7  * modification, are permitted provided that the following conditions
8  * are met:
9  * 1. Redistributions of source code must retain the above copyright
10  *    notice, this list of conditions and the following disclaimer.
11  * 2. Redistributions in binary form must reproduce the above copyright
12  *    notice, this list of conditions and the following disclaimer in the
13  *    documentation and/or other materials provided with the distribution.
14  *
15  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
16  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
17  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
18  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
19  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
20  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
21  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
22  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
23  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
24  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
25  * SUCH DAMAGE.
26  *
27  * $FreeBSD$
28  *
29  */
30
31 #ifndef __T4_ADAPTER_H__
32 #define __T4_ADAPTER_H__
33
34 #include <sys/kernel.h>
35 #include <sys/bus.h>
36 #include <sys/rman.h>
37 #include <sys/types.h>
38 #include <sys/malloc.h>
39 #include <dev/pci/pcivar.h>
40 #include <dev/pci/pcireg.h>
41 #include <machine/bus.h>
42 #include <sys/socket.h>
43 #include <sys/sysctl.h>
44 #include <net/ethernet.h>
45 #include <net/if.h>
46 #include <net/if_media.h>
47 #include <netinet/in.h>
48 #include <netinet/tcp_lro.h>
49
50 #include "offload.h"
51 #include "t4_ioctl.h"
52 #include "common/t4_msg.h"
53 #include "firmware/t4fw_interface.h"
54
55 #define KTR_CXGBE       KTR_SPARE3
56 MALLOC_DECLARE(M_CXGBE);
57 #define CXGBE_UNIMPLEMENTED(s) \
58     panic("%s (%s, line %d) not implemented yet.", s, __FILE__, __LINE__)
59
60 #if defined(__i386__) || defined(__amd64__)
61 static __inline void
62 prefetch(void *x)
63 {
64         __asm volatile("prefetcht0 %0" :: "m" (*(unsigned long *)x));
65 }
66 #else
67 #define prefetch(x)
68 #endif
69
70 #ifndef SYSCTL_ADD_UQUAD
71 #define SYSCTL_ADD_UQUAD SYSCTL_ADD_QUAD
72 #define sysctl_handle_64 sysctl_handle_quad
73 #define CTLTYPE_U64 CTLTYPE_QUAD
74 #endif
75
76 #if (__FreeBSD_version >= 900030) || \
77     ((__FreeBSD_version >= 802507) && (__FreeBSD_version < 900000))
78 #define SBUF_DRAIN 1
79 #endif
80
81 #ifdef __amd64__
82 /* XXX: need systemwide bus_space_read_8/bus_space_write_8 */
83 static __inline uint64_t
84 t4_bus_space_read_8(bus_space_tag_t tag, bus_space_handle_t handle,
85     bus_size_t offset)
86 {
87         KASSERT(tag == X86_BUS_SPACE_MEM,
88             ("%s: can only handle mem space", __func__));
89
90         return (*(volatile uint64_t *)(handle + offset));
91 }
92
93 static __inline void
94 t4_bus_space_write_8(bus_space_tag_t tag, bus_space_handle_t bsh,
95     bus_size_t offset, uint64_t value)
96 {
97         KASSERT(tag == X86_BUS_SPACE_MEM,
98             ("%s: can only handle mem space", __func__));
99
100         *(volatile uint64_t *)(bsh + offset) = value;
101 }
102 #else
103 static __inline uint64_t
104 t4_bus_space_read_8(bus_space_tag_t tag, bus_space_handle_t handle,
105     bus_size_t offset)
106 {
107         return (uint64_t)bus_space_read_4(tag, handle, offset) +
108             ((uint64_t)bus_space_read_4(tag, handle, offset + 4) << 32);
109 }
110
111 static __inline void
112 t4_bus_space_write_8(bus_space_tag_t tag, bus_space_handle_t bsh,
113     bus_size_t offset, uint64_t value)
114 {
115         bus_space_write_4(tag, bsh, offset, value);
116         bus_space_write_4(tag, bsh, offset + 4, value >> 32);
117 }
118 #endif
119
120 struct adapter;
121 typedef struct adapter adapter_t;
122
123 enum {
124         /*
125          * All ingress queues use this entry size.  Note that the firmware event
126          * queue and any iq expecting CPL_RX_PKT in the descriptor needs this to
127          * be at least 64.
128          */
129         IQ_ESIZE = 64,
130
131         /* Default queue sizes for all kinds of ingress queues */
132         FW_IQ_QSIZE = 256,
133         RX_IQ_QSIZE = 1024,
134
135         /* All egress queues use this entry size */
136         EQ_ESIZE = 64,
137
138         /* Default queue sizes for all kinds of egress queues */
139         CTRL_EQ_QSIZE = 128,
140         TX_EQ_QSIZE = 1024,
141
142 #if MJUMPAGESIZE != MCLBYTES
143         SW_ZONE_SIZES = 4,      /* cluster, jumbop, jumbo9k, jumbo16k */
144 #else
145         SW_ZONE_SIZES = 3,      /* cluster, jumbo9k, jumbo16k */
146 #endif
147         CL_METADATA_SIZE = CACHE_LINE_SIZE,
148
149         SGE_MAX_WR_NDESC = SGE_MAX_WR_LEN / EQ_ESIZE, /* max WR size in desc */
150         TX_SGL_SEGS = 39,
151         TX_SGL_SEGS_TSO = 38,
152         TX_WR_FLITS = SGE_MAX_WR_LEN / 8
153 };
154
155 enum {
156         /* adapter intr_type */
157         INTR_INTX       = (1 << 0),
158         INTR_MSI        = (1 << 1),
159         INTR_MSIX       = (1 << 2)
160 };
161
162 enum {
163         XGMAC_MTU       = (1 << 0),
164         XGMAC_PROMISC   = (1 << 1),
165         XGMAC_ALLMULTI  = (1 << 2),
166         XGMAC_VLANEX    = (1 << 3),
167         XGMAC_UCADDR    = (1 << 4),
168         XGMAC_MCADDRS   = (1 << 5),
169
170         XGMAC_ALL       = 0xffff
171 };
172
173 enum {
174         /* flags understood by begin_synchronized_op */
175         HOLD_LOCK       = (1 << 0),
176         SLEEP_OK        = (1 << 1),
177         INTR_OK         = (1 << 2),
178
179         /* flags understood by end_synchronized_op */
180         LOCK_HELD       = HOLD_LOCK,
181 };
182
183 enum {
184         /* adapter flags */
185         FULL_INIT_DONE  = (1 << 0),
186         FW_OK           = (1 << 1),
187         /* INTR_DIRECT  = (1 << 2),     No longer used. */
188         MASTER_PF       = (1 << 3),
189         ADAP_SYSCTL_CTX = (1 << 4),
190         /* TOM_INIT_DONE= (1 << 5),     No longer used */
191         BUF_PACKING_OK  = (1 << 6),
192
193         CXGBE_BUSY      = (1 << 9),
194
195         /* port flags */
196         HAS_TRACEQ      = (1 << 3),
197
198         /* VI flags */
199         DOOMED          = (1 << 0),
200         VI_INIT_DONE    = (1 << 1),
201         VI_SYSCTL_CTX   = (1 << 2),
202         INTR_RXQ        = (1 << 4),     /* All NIC rxq's take interrupts */
203         INTR_OFLD_RXQ   = (1 << 5),     /* All TOE rxq's take interrupts */
204         INTR_ALL        = (INTR_RXQ | INTR_OFLD_RXQ),
205
206         /* adapter debug_flags */
207         DF_DUMP_MBOX    = (1 << 0),
208 };
209
210 #define IS_DOOMED(vi)   ((vi)->flags & DOOMED)
211 #define SET_DOOMED(vi)  do {(vi)->flags |= DOOMED;} while (0)
212 #define IS_BUSY(sc)     ((sc)->flags & CXGBE_BUSY)
213 #define SET_BUSY(sc)    do {(sc)->flags |= CXGBE_BUSY;} while (0)
214 #define CLR_BUSY(sc)    do {(sc)->flags &= ~CXGBE_BUSY;} while (0)
215
216 struct vi_info {
217         device_t dev;
218         struct port_info *pi;
219
220         struct ifnet *ifp;
221         struct ifmedia media;
222
223         unsigned long flags;
224         int if_flags;
225
226         uint16_t *rss, *nm_rss;
227         uint16_t viid;
228         int16_t  xact_addr_filt;/* index of exact MAC address filter */
229         uint16_t rss_size;      /* size of VI's RSS table slice */
230         uint16_t rss_base;      /* start of VI's RSS table slice */
231
232         eventhandler_tag vlan_c;
233
234         int nintr;
235         int first_intr;
236
237         /* These need to be int as they are used in sysctl */
238         int ntxq;       /* # of tx queues */
239         int first_txq;  /* index of first tx queue */
240         int rsrv_noflowq; /* Reserve queue 0 for non-flowid packets */
241         int nrxq;       /* # of rx queues */
242         int first_rxq;  /* index of first rx queue */
243         int nofldtxq;           /* # of offload tx queues */
244         int first_ofld_txq;     /* index of first offload tx queue */
245         int nofldrxq;           /* # of offload rx queues */
246         int first_ofld_rxq;     /* index of first offload rx queue */
247         int nnmtxq;
248         int first_nm_txq;
249         int nnmrxq;
250         int first_nm_rxq;
251         int tmr_idx;
252         int pktc_idx;
253         int qsize_rxq;
254         int qsize_txq;
255
256         struct timeval last_refreshed;
257         struct fw_vi_stats_vf stats;
258
259         struct callout tick;
260         struct sysctl_ctx_list ctx;     /* from ifconfig up to driver detach */
261
262         uint8_t hw_addr[ETHER_ADDR_LEN]; /* factory MAC address, won't change */
263 };
264
265 enum {
266         /* tx_sched_class flags */
267         TX_SC_OK        = (1 << 0),     /* Set up in hardware, active. */
268 };
269
270 struct tx_sched_class {
271         int refcount;
272         int flags;
273         struct t4_sched_class_params params;
274 };
275
276 struct port_info {
277         device_t dev;
278         struct adapter *adapter;
279
280         struct vi_info *vi;
281         int nvi;
282         int up_vis;
283         int uld_vis;
284
285         struct tx_sched_class *tc;      /* traffic classes for this channel */
286
287         struct mtx pi_lock;
288         char lockname[16];
289         unsigned long flags;
290
291         uint8_t  lport;         /* associated offload logical port */
292         int8_t   mdio_addr;
293         uint8_t  port_type;
294         uint8_t  mod_type;
295         uint8_t  port_id;
296         uint8_t  tx_chan;
297         uint8_t  rx_chan_map;   /* rx MPS channel bitmap */
298
299         int linkdnrc;
300         struct link_config link_cfg;
301
302         struct timeval last_refreshed;
303         struct port_stats stats;
304         u_int tx_parse_error;
305
306         struct callout tick;
307 };
308
309 #define IS_MAIN_VI(vi)          ((vi) == &((vi)->pi->vi[0]))
310
311 /* Where the cluster came from, how it has been carved up. */
312 struct cluster_layout {
313         int8_t zidx;
314         int8_t hwidx;
315         uint16_t region1;       /* mbufs laid out within this region */
316                                 /* region2 is the DMA region */
317         uint16_t region3;       /* cluster_metadata within this region */
318 };
319
320 struct cluster_metadata {
321         u_int refcount;
322         struct fl_sdesc *sd;    /* For debug only.  Could easily be stale */
323 };
324
325 struct fl_sdesc {
326         caddr_t cl;
327         uint16_t nmbuf; /* # of driver originated mbufs with ref on cluster */
328         struct cluster_layout cll;
329 };
330
331 struct tx_desc {
332         __be64 flit[8];
333 };
334
335 struct tx_sdesc {
336         struct mbuf *m;         /* m_nextpkt linked chain of frames */
337         uint8_t desc_used;      /* # of hardware descriptors used by the WR */
338 };
339
340
341 #define IQ_PAD (IQ_ESIZE - sizeof(struct rsp_ctrl) - sizeof(struct rss_header))
342 struct iq_desc {
343         struct rss_header rss;
344         uint8_t cpl[IQ_PAD];
345         struct rsp_ctrl rsp;
346 };
347 #undef IQ_PAD
348 CTASSERT(sizeof(struct iq_desc) == IQ_ESIZE);
349
350 enum {
351         /* iq flags */
352         IQ_ALLOCATED    = (1 << 0),     /* firmware resources allocated */
353         IQ_HAS_FL       = (1 << 1),     /* iq associated with a freelist */
354         IQ_INTR         = (1 << 2),     /* iq takes direct interrupt */
355         IQ_LRO_ENABLED  = (1 << 3),     /* iq is an eth rxq with LRO enabled */
356
357         /* iq state */
358         IQS_DISABLED    = 0,
359         IQS_BUSY        = 1,
360         IQS_IDLE        = 2,
361
362         /* netmap related flags */
363         NM_OFF  = 0,
364         NM_ON   = 1,
365         NM_BUSY = 2,
366 };
367
368 struct sge_iq;
369 struct rss_header;
370 typedef int (*cpl_handler_t)(struct sge_iq *, const struct rss_header *,
371     struct mbuf *);
372 typedef int (*an_handler_t)(struct sge_iq *, const struct rsp_ctrl *);
373 typedef int (*fw_msg_handler_t)(struct adapter *, const __be64 *);
374
375 /*
376  * Ingress Queue: T4 is producer, driver is consumer.
377  */
378 struct sge_iq {
379         uint32_t flags;
380         volatile int state;
381         struct adapter *adapter;
382         cpl_handler_t set_tcb_rpl;
383         cpl_handler_t l2t_write_rpl;
384         struct iq_desc  *desc;  /* KVA of descriptor ring */
385         int8_t   intr_pktc_idx; /* packet count threshold index */
386         uint8_t  gen;           /* generation bit */
387         uint8_t  intr_params;   /* interrupt holdoff parameters */
388         uint8_t  intr_next;     /* XXX: holdoff for next interrupt */
389         uint16_t qsize;         /* size (# of entries) of the queue */
390         uint16_t sidx;          /* index of the entry with the status page */
391         uint16_t cidx;          /* consumer index */
392         uint16_t cntxt_id;      /* SGE context id for the iq */
393         uint16_t abs_id;        /* absolute SGE id for the iq */
394
395         STAILQ_ENTRY(sge_iq) link;
396
397         bus_dma_tag_t desc_tag;
398         bus_dmamap_t desc_map;
399         bus_addr_t ba;          /* bus address of descriptor ring */
400 };
401
402 enum {
403         EQ_CTRL         = 1,
404         EQ_ETH          = 2,
405         EQ_OFLD         = 3,
406
407         /* eq flags */
408         EQ_TYPEMASK     = 0x3,          /* 2 lsbits hold the type (see above) */
409         EQ_ALLOCATED    = (1 << 2),     /* firmware resources allocated */
410         EQ_ENABLED      = (1 << 3),     /* open for business */
411 };
412
413 /* Listed in order of preference.  Update t4_sysctls too if you change these */
414 enum {DOORBELL_UDB, DOORBELL_WCWR, DOORBELL_UDBWC, DOORBELL_KDB};
415
416 /*
417  * Egress Queue: driver is producer, T4 is consumer.
418  *
419  * Note: A free list is an egress queue (driver produces the buffers and T4
420  * consumes them) but it's special enough to have its own struct (see sge_fl).
421  */
422 struct sge_eq {
423         unsigned int flags;     /* MUST be first */
424         unsigned int cntxt_id;  /* SGE context id for the eq */
425         struct mtx eq_lock;
426
427         struct tx_desc *desc;   /* KVA of descriptor ring */
428         uint16_t doorbells;
429         volatile uint32_t *udb; /* KVA of doorbell (lies within BAR2) */
430         u_int udb_qid;          /* relative qid within the doorbell page */
431         uint16_t sidx;          /* index of the entry with the status page */
432         uint16_t cidx;          /* consumer idx (desc idx) */
433         uint16_t pidx;          /* producer idx (desc idx) */
434         uint16_t equeqidx;      /* EQUEQ last requested at this pidx */
435         uint16_t dbidx;         /* pidx of the most recent doorbell */
436         uint16_t iqid;          /* iq that gets egr_update for the eq */
437         uint8_t tx_chan;        /* tx channel used by the eq */
438         volatile u_int equiq;   /* EQUIQ outstanding */
439
440         bus_dma_tag_t desc_tag;
441         bus_dmamap_t desc_map;
442         bus_addr_t ba;          /* bus address of descriptor ring */
443         char lockname[16];
444 };
445
446 struct sw_zone_info {
447         uma_zone_t zone;        /* zone that this cluster comes from */
448         int size;               /* size of cluster: 2K, 4K, 9K, 16K, etc. */
449         int type;               /* EXT_xxx type of the cluster */
450         int8_t head_hwidx;
451         int8_t tail_hwidx;
452 };
453
454 struct hw_buf_info {
455         int8_t zidx;            /* backpointer to zone; -ve means unused */
456         int8_t next;            /* next hwidx for this zone; -1 means no more */
457         int size;
458 };
459
460 enum {
461         NUM_MEMWIN = 3,
462
463         MEMWIN0_APERTURE = 2048,
464         MEMWIN0_BASE     = 0x1b800,
465
466         MEMWIN1_APERTURE = 32768,
467         MEMWIN1_BASE     = 0x28000,
468
469         MEMWIN2_APERTURE_T4 = 65536,
470         MEMWIN2_BASE_T4     = 0x30000,
471
472         MEMWIN2_APERTURE_T5 = 128 * 1024,
473         MEMWIN2_BASE_T5     = 0x60000,
474 };
475
476 struct memwin {
477         struct rwlock mw_lock __aligned(CACHE_LINE_SIZE);
478         uint32_t mw_base;       /* constant after setup_memwin */
479         uint32_t mw_aperture;   /* ditto */
480         uint32_t mw_curpos;     /* protected by mw_lock */
481 };
482
483 enum {
484         FL_STARVING     = (1 << 0), /* on the adapter's list of starving fl's */
485         FL_DOOMED       = (1 << 1), /* about to be destroyed */
486         FL_BUF_PACKING  = (1 << 2), /* buffer packing enabled */
487         FL_BUF_RESUME   = (1 << 3), /* resume from the middle of the frame */
488 };
489
490 #define FL_RUNNING_LOW(fl) \
491     (IDXDIFF(fl->dbidx * 8, fl->cidx, fl->sidx * 8) <= fl->lowat)
492 #define FL_NOT_RUNNING_LOW(fl) \
493     (IDXDIFF(fl->dbidx * 8, fl->cidx, fl->sidx * 8) >= 2 * fl->lowat)
494
495 struct sge_fl {
496         struct mtx fl_lock;
497         __be64 *desc;           /* KVA of descriptor ring, ptr to addresses */
498         struct fl_sdesc *sdesc; /* KVA of software descriptor ring */
499         struct cluster_layout cll_def;  /* default refill zone, layout */
500         uint16_t lowat;         /* # of buffers <= this means fl needs help */
501         int flags;
502         uint16_t buf_boundary;
503
504         /* The 16b idx all deal with hw descriptors */
505         uint16_t dbidx;         /* hw pidx after last doorbell */
506         uint16_t sidx;          /* index of status page */
507         volatile uint16_t hw_cidx;
508
509         /* The 32b idx are all buffer idx, not hardware descriptor idx */
510         uint32_t cidx;          /* consumer index */
511         uint32_t pidx;          /* producer index */
512
513         uint32_t dbval;
514         u_int rx_offset;        /* offset in fl buf (when buffer packing) */
515         volatile uint32_t *udb;
516
517         uint64_t mbuf_allocated;/* # of mbuf allocated from zone_mbuf */
518         uint64_t mbuf_inlined;  /* # of mbuf created within clusters */
519         uint64_t cl_allocated;  /* # of clusters allocated */
520         uint64_t cl_recycled;   /* # of clusters recycled */
521         uint64_t cl_fast_recycled; /* # of clusters recycled (fast) */
522
523         /* These 3 are valid when FL_BUF_RESUME is set, stale otherwise. */
524         struct mbuf *m0;
525         struct mbuf **pnext;
526         u_int remaining;
527
528         uint16_t qsize;         /* # of hw descriptors (status page included) */
529         uint16_t cntxt_id;      /* SGE context id for the freelist */
530         TAILQ_ENTRY(sge_fl) link; /* All starving freelists */
531         bus_dma_tag_t desc_tag;
532         bus_dmamap_t desc_map;
533         char lockname[16];
534         bus_addr_t ba;          /* bus address of descriptor ring */
535         struct cluster_layout cll_alt;  /* alternate refill zone, layout */
536 };
537
538 struct mp_ring;
539
540 /* txq: SGE egress queue + what's needed for Ethernet NIC */
541 struct sge_txq {
542         struct sge_eq eq;       /* MUST be first */
543
544         struct ifnet *ifp;      /* the interface this txq belongs to */
545         struct mp_ring *r;      /* tx software ring */
546         struct tx_sdesc *sdesc; /* KVA of software descriptor ring */
547         struct sglist *gl;
548         __be32 cpl_ctrl0;       /* for convenience */
549         int tc_idx;             /* traffic class */
550
551         struct task tx_reclaim_task;
552         /* stats for common events first */
553
554         uint64_t txcsum;        /* # of times hardware assisted with checksum */
555         uint64_t tso_wrs;       /* # of TSO work requests */
556         uint64_t vlan_insertion;/* # of times VLAN tag was inserted */
557         uint64_t imm_wrs;       /* # of work requests with immediate data */
558         uint64_t sgl_wrs;       /* # of work requests with direct SGL */
559         uint64_t txpkt_wrs;     /* # of txpkt work requests (not coalesced) */
560         uint64_t txpkts0_wrs;   /* # of type0 coalesced tx work requests */
561         uint64_t txpkts1_wrs;   /* # of type1 coalesced tx work requests */
562         uint64_t txpkts0_pkts;  /* # of frames in type0 coalesced tx WRs */
563         uint64_t txpkts1_pkts;  /* # of frames in type1 coalesced tx WRs */
564
565         /* stats for not-that-common events */
566 } __aligned(CACHE_LINE_SIZE);
567
568 /* rxq: SGE ingress queue + SGE free list + miscellaneous items */
569 struct sge_rxq {
570         struct sge_iq iq;       /* MUST be first */
571         struct sge_fl fl;       /* MUST follow iq */
572
573         struct ifnet *ifp;      /* the interface this rxq belongs to */
574 #if defined(INET) || defined(INET6)
575         struct lro_ctrl lro;    /* LRO state */
576 #endif
577
578         /* stats for common events first */
579
580         uint64_t rxcsum;        /* # of times hardware assisted with checksum */
581         uint64_t vlan_extraction;/* # of times VLAN tag was extracted */
582
583         /* stats for not-that-common events */
584
585 } __aligned(CACHE_LINE_SIZE);
586
587 static inline struct sge_rxq *
588 iq_to_rxq(struct sge_iq *iq)
589 {
590
591         return (__containerof(iq, struct sge_rxq, iq));
592 }
593
594
595 /* ofld_rxq: SGE ingress queue + SGE free list + miscellaneous items */
596 struct sge_ofld_rxq {
597         struct sge_iq iq;       /* MUST be first */
598         struct sge_fl fl;       /* MUST follow iq */
599 } __aligned(CACHE_LINE_SIZE);
600
601 static inline struct sge_ofld_rxq *
602 iq_to_ofld_rxq(struct sge_iq *iq)
603 {
604
605         return (__containerof(iq, struct sge_ofld_rxq, iq));
606 }
607
608 struct wrqe {
609         STAILQ_ENTRY(wrqe) link;
610         struct sge_wrq *wrq;
611         int wr_len;
612         char wr[] __aligned(16);
613 };
614
615 struct wrq_cookie {
616         TAILQ_ENTRY(wrq_cookie) link;
617         int ndesc;
618         int pidx;
619 };
620
621 /*
622  * wrq: SGE egress queue that is given prebuilt work requests.  Both the control
623  * and offload tx queues are of this type.
624  */
625 struct sge_wrq {
626         struct sge_eq eq;       /* MUST be first */
627
628         struct adapter *adapter;
629         struct task wrq_tx_task;
630
631         /* Tx desc reserved but WR not "committed" yet. */
632         TAILQ_HEAD(wrq_incomplete_wrs , wrq_cookie) incomplete_wrs;
633
634         /* List of WRs ready to go out as soon as descriptors are available. */
635         STAILQ_HEAD(, wrqe) wr_list;
636         u_int nwr_pending;
637         u_int ndesc_needed;
638
639         /* stats for common events first */
640
641         uint64_t tx_wrs_direct; /* # of WRs written directly to desc ring. */
642         uint64_t tx_wrs_ss;     /* # of WRs copied from scratch space. */
643         uint64_t tx_wrs_copied; /* # of WRs queued and copied to desc ring. */
644
645         /* stats for not-that-common events */
646
647         /*
648          * Scratch space for work requests that wrap around after reaching the
649          * status page, and some infomation about the last WR that used it.
650          */
651         uint16_t ss_pidx;
652         uint16_t ss_len;
653         uint8_t ss[SGE_MAX_WR_LEN];
654
655 } __aligned(CACHE_LINE_SIZE);
656
657
658 struct sge_nm_rxq {
659         struct vi_info *vi;
660
661         struct iq_desc *iq_desc;
662         uint16_t iq_abs_id;
663         uint16_t iq_cntxt_id;
664         uint16_t iq_cidx;
665         uint16_t iq_sidx;
666         uint8_t iq_gen;
667
668         __be64  *fl_desc;
669         uint16_t fl_cntxt_id;
670         uint32_t fl_cidx;
671         uint32_t fl_pidx;
672         uint32_t fl_sidx;
673         uint32_t fl_db_val;
674         u_int fl_hwidx:4;
675
676         u_int nid;              /* netmap ring # for this queue */
677
678         /* infrequently used items after this */
679
680         bus_dma_tag_t iq_desc_tag;
681         bus_dmamap_t iq_desc_map;
682         bus_addr_t iq_ba;
683         int intr_idx;
684
685         bus_dma_tag_t fl_desc_tag;
686         bus_dmamap_t fl_desc_map;
687         bus_addr_t fl_ba;
688 } __aligned(CACHE_LINE_SIZE);
689
690 struct sge_nm_txq {
691         struct tx_desc *desc;
692         uint16_t cidx;
693         uint16_t pidx;
694         uint16_t sidx;
695         uint16_t equiqidx;      /* EQUIQ last requested at this pidx */
696         uint16_t equeqidx;      /* EQUEQ last requested at this pidx */
697         uint16_t dbidx;         /* pidx of the most recent doorbell */
698         uint16_t doorbells;
699         volatile uint32_t *udb;
700         u_int udb_qid;
701         u_int cntxt_id;
702         __be32 cpl_ctrl0;       /* for convenience */
703         u_int nid;              /* netmap ring # for this queue */
704
705         /* infrequently used items after this */
706
707         bus_dma_tag_t desc_tag;
708         bus_dmamap_t desc_map;
709         bus_addr_t ba;
710         int iqidx;
711 } __aligned(CACHE_LINE_SIZE);
712
713 struct sge {
714         int nrxq;       /* total # of Ethernet rx queues */
715         int ntxq;       /* total # of Ethernet tx tx queues */
716         int nofldrxq;   /* total # of TOE rx queues */
717         int nofldtxq;   /* total # of TOE tx queues */
718         int nnmrxq;     /* total # of netmap rx queues */
719         int nnmtxq;     /* total # of netmap tx queues */
720         int niq;        /* total # of ingress queues */
721         int neq;        /* total # of egress queues */
722
723         struct sge_iq fwq;      /* Firmware event queue */
724         struct sge_wrq mgmtq;   /* Management queue (control queue) */
725         struct sge_wrq *ctrlq;  /* Control queues */
726         struct sge_txq *txq;    /* NIC tx queues */
727         struct sge_rxq *rxq;    /* NIC rx queues */
728         struct sge_wrq *ofld_txq;       /* TOE tx queues */
729         struct sge_ofld_rxq *ofld_rxq;  /* TOE rx queues */
730         struct sge_nm_txq *nm_txq;      /* netmap tx queues */
731         struct sge_nm_rxq *nm_rxq;      /* netmap rx queues */
732
733         uint16_t iq_start;
734         int eq_start;
735         struct sge_iq **iqmap;  /* iq->cntxt_id to iq mapping */
736         struct sge_eq **eqmap;  /* eq->cntxt_id to eq mapping */
737
738         int8_t safe_hwidx1;     /* may not have room for metadata */
739         int8_t safe_hwidx2;     /* with room for metadata and maybe more */
740         struct sw_zone_info sw_zone_info[SW_ZONE_SIZES];
741         struct hw_buf_info hw_buf_info[SGE_FLBUF_SIZES];
742 };
743
744 struct adapter {
745         SLIST_ENTRY(adapter) link;
746         device_t dev;
747         struct cdev *cdev;
748
749         /* PCIe register resources */
750         int regs_rid;
751         struct resource *regs_res;
752         int msix_rid;
753         struct resource *msix_res;
754         bus_space_handle_t bh;
755         bus_space_tag_t bt;
756         bus_size_t mmio_len;
757         int udbs_rid;
758         struct resource *udbs_res;
759         volatile uint8_t *udbs_base;
760
761         unsigned int pf;
762         unsigned int mbox;
763         unsigned int vpd_busy;
764         unsigned int vpd_flag;
765
766         /* Interrupt information */
767         int intr_type;
768         int intr_count;
769         struct irq {
770                 struct resource *res;
771                 int rid;
772                 volatile int nm_state;  /* NM_OFF, NM_ON, or NM_BUSY */
773                 void *tag;
774                 struct sge_rxq *rxq;
775                 struct sge_nm_rxq *nm_rxq;
776         } __aligned(CACHE_LINE_SIZE) *irq;
777
778         bus_dma_tag_t dmat;     /* Parent DMA tag */
779
780         struct sge sge;
781         int lro_timeout;
782         int sc_do_rxcopy;
783
784         struct taskqueue *tq[MAX_NCHAN];        /* General purpose taskqueues */
785         struct port_info *port[MAX_NPORTS];
786         uint8_t chan_map[MAX_NCHAN];
787
788         void *tom_softc;        /* (struct tom_data *) */
789         struct tom_tunables tt;
790         void *iwarp_softc;      /* (struct c4iw_dev *) */
791         void *iscsi_ulp_softc;  /* (struct cxgbei_data *) */
792         struct l2t_data *l2t;   /* L2 table */
793         struct tid_info tids;
794
795         uint16_t doorbells;
796         int offload_map;        /* ports with IFCAP_TOE enabled */
797         int active_ulds;        /* ULDs activated on this adapter */
798         int flags;
799         int debug_flags;
800
801         char ifp_lockname[16];
802         struct mtx ifp_lock;
803         struct ifnet *ifp;      /* tracer ifp */
804         struct ifmedia media;
805         int traceq;             /* iq used by all tracers, -1 if none */
806         int tracer_valid;       /* bitmap of valid tracers */
807         int tracer_enabled;     /* bitmap of enabled tracers */
808
809         char fw_version[16];
810         char tp_version[16];
811         char exprom_version[16];
812         char cfg_file[32];
813         u_int cfcsum;
814         struct adapter_params params;
815         const struct chip_params *chip_params;
816         struct t4_virt_res vres;
817
818         uint16_t nbmcaps;
819         uint16_t linkcaps;
820         uint16_t switchcaps;
821         uint16_t niccaps;
822         uint16_t toecaps;
823         uint16_t rdmacaps;
824         uint16_t tlscaps;
825         uint16_t iscsicaps;
826         uint16_t fcoecaps;
827
828         struct sysctl_ctx_list ctx; /* from adapter_full_init to full_uninit */
829
830         struct mtx sc_lock;
831         char lockname[16];
832
833         /* Starving free lists */
834         struct mtx sfl_lock;    /* same cache-line as sc_lock? but that's ok */
835         TAILQ_HEAD(, sge_fl) sfl;
836         struct callout sfl_callout;
837
838         struct mtx reg_lock;    /* for indirect register access */
839
840         struct memwin memwin[NUM_MEMWIN];       /* memory windows */
841
842         const char *last_op;
843         const void *last_op_thr;
844         int last_op_flags;
845 };
846
847 #define ADAPTER_LOCK(sc)                mtx_lock(&(sc)->sc_lock)
848 #define ADAPTER_UNLOCK(sc)              mtx_unlock(&(sc)->sc_lock)
849 #define ADAPTER_LOCK_ASSERT_OWNED(sc)   mtx_assert(&(sc)->sc_lock, MA_OWNED)
850 #define ADAPTER_LOCK_ASSERT_NOTOWNED(sc) mtx_assert(&(sc)->sc_lock, MA_NOTOWNED)
851
852 #define ASSERT_SYNCHRONIZED_OP(sc)      \
853     KASSERT(IS_BUSY(sc) && \
854         (mtx_owned(&(sc)->sc_lock) || sc->last_op_thr == curthread), \
855         ("%s: operation not synchronized.", __func__))
856
857 #define PORT_LOCK(pi)                   mtx_lock(&(pi)->pi_lock)
858 #define PORT_UNLOCK(pi)                 mtx_unlock(&(pi)->pi_lock)
859 #define PORT_LOCK_ASSERT_OWNED(pi)      mtx_assert(&(pi)->pi_lock, MA_OWNED)
860 #define PORT_LOCK_ASSERT_NOTOWNED(pi)   mtx_assert(&(pi)->pi_lock, MA_NOTOWNED)
861
862 #define FL_LOCK(fl)                     mtx_lock(&(fl)->fl_lock)
863 #define FL_TRYLOCK(fl)                  mtx_trylock(&(fl)->fl_lock)
864 #define FL_UNLOCK(fl)                   mtx_unlock(&(fl)->fl_lock)
865 #define FL_LOCK_ASSERT_OWNED(fl)        mtx_assert(&(fl)->fl_lock, MA_OWNED)
866 #define FL_LOCK_ASSERT_NOTOWNED(fl)     mtx_assert(&(fl)->fl_lock, MA_NOTOWNED)
867
868 #define RXQ_FL_LOCK(rxq)                FL_LOCK(&(rxq)->fl)
869 #define RXQ_FL_UNLOCK(rxq)              FL_UNLOCK(&(rxq)->fl)
870 #define RXQ_FL_LOCK_ASSERT_OWNED(rxq)   FL_LOCK_ASSERT_OWNED(&(rxq)->fl)
871 #define RXQ_FL_LOCK_ASSERT_NOTOWNED(rxq) FL_LOCK_ASSERT_NOTOWNED(&(rxq)->fl)
872
873 #define EQ_LOCK(eq)                     mtx_lock(&(eq)->eq_lock)
874 #define EQ_TRYLOCK(eq)                  mtx_trylock(&(eq)->eq_lock)
875 #define EQ_UNLOCK(eq)                   mtx_unlock(&(eq)->eq_lock)
876 #define EQ_LOCK_ASSERT_OWNED(eq)        mtx_assert(&(eq)->eq_lock, MA_OWNED)
877 #define EQ_LOCK_ASSERT_NOTOWNED(eq)     mtx_assert(&(eq)->eq_lock, MA_NOTOWNED)
878
879 #define TXQ_LOCK(txq)                   EQ_LOCK(&(txq)->eq)
880 #define TXQ_TRYLOCK(txq)                EQ_TRYLOCK(&(txq)->eq)
881 #define TXQ_UNLOCK(txq)                 EQ_UNLOCK(&(txq)->eq)
882 #define TXQ_LOCK_ASSERT_OWNED(txq)      EQ_LOCK_ASSERT_OWNED(&(txq)->eq)
883 #define TXQ_LOCK_ASSERT_NOTOWNED(txq)   EQ_LOCK_ASSERT_NOTOWNED(&(txq)->eq)
884
885 #define CH_DUMP_MBOX(sc, mbox, data_reg) \
886         do { \
887                 if (sc->debug_flags & DF_DUMP_MBOX) { \
888                         log(LOG_NOTICE, \
889                             "%s mbox %u: %016llx %016llx %016llx %016llx " \
890                             "%016llx %016llx %016llx %016llx\n", \
891                             device_get_nameunit(sc->dev), mbox, \
892                             (unsigned long long)t4_read_reg64(sc, data_reg), \
893                             (unsigned long long)t4_read_reg64(sc, data_reg + 8), \
894                             (unsigned long long)t4_read_reg64(sc, data_reg + 16), \
895                             (unsigned long long)t4_read_reg64(sc, data_reg + 24), \
896                             (unsigned long long)t4_read_reg64(sc, data_reg + 32), \
897                             (unsigned long long)t4_read_reg64(sc, data_reg + 40), \
898                             (unsigned long long)t4_read_reg64(sc, data_reg + 48), \
899                             (unsigned long long)t4_read_reg64(sc, data_reg + 56)); \
900                 } \
901         } while (0)
902
903 #define for_each_txq(vi, iter, q) \
904         for (q = &vi->pi->adapter->sge.txq[vi->first_txq], iter = 0; \
905             iter < vi->ntxq; ++iter, ++q)
906 #define for_each_rxq(vi, iter, q) \
907         for (q = &vi->pi->adapter->sge.rxq[vi->first_rxq], iter = 0; \
908             iter < vi->nrxq; ++iter, ++q)
909 #define for_each_ofld_txq(vi, iter, q) \
910         for (q = &vi->pi->adapter->sge.ofld_txq[vi->first_ofld_txq], iter = 0; \
911             iter < vi->nofldtxq; ++iter, ++q)
912 #define for_each_ofld_rxq(vi, iter, q) \
913         for (q = &vi->pi->adapter->sge.ofld_rxq[vi->first_ofld_rxq], iter = 0; \
914             iter < vi->nofldrxq; ++iter, ++q)
915 #define for_each_nm_txq(vi, iter, q) \
916         for (q = &vi->pi->adapter->sge.nm_txq[vi->first_nm_txq], iter = 0; \
917             iter < vi->nnmtxq; ++iter, ++q)
918 #define for_each_nm_rxq(vi, iter, q) \
919         for (q = &vi->pi->adapter->sge.nm_rxq[vi->first_nm_rxq], iter = 0; \
920             iter < vi->nnmrxq; ++iter, ++q)
921 #define for_each_vi(_pi, _iter, _vi) \
922         for ((_vi) = (_pi)->vi, (_iter) = 0; (_iter) < (_pi)->nvi; \
923              ++(_iter), ++(_vi))
924
925 #define IDXINCR(idx, incr, wrap) do { \
926         idx = wrap - idx > incr ? idx + incr : incr - (wrap - idx); \
927 } while (0)
928 #define IDXDIFF(head, tail, wrap) \
929         ((head) >= (tail) ? (head) - (tail) : (wrap) - (tail) + (head))
930
931 /* One for errors, one for firmware events */
932 #define T4_EXTRA_INTR 2
933
934 static inline uint32_t
935 t4_read_reg(struct adapter *sc, uint32_t reg)
936 {
937
938         return bus_space_read_4(sc->bt, sc->bh, reg);
939 }
940
941 static inline void
942 t4_write_reg(struct adapter *sc, uint32_t reg, uint32_t val)
943 {
944
945         bus_space_write_4(sc->bt, sc->bh, reg, val);
946 }
947
948 static inline uint64_t
949 t4_read_reg64(struct adapter *sc, uint32_t reg)
950 {
951
952         return t4_bus_space_read_8(sc->bt, sc->bh, reg);
953 }
954
955 static inline void
956 t4_write_reg64(struct adapter *sc, uint32_t reg, uint64_t val)
957 {
958
959         t4_bus_space_write_8(sc->bt, sc->bh, reg, val);
960 }
961
962 static inline void
963 t4_os_pci_read_cfg1(struct adapter *sc, int reg, uint8_t *val)
964 {
965
966         *val = pci_read_config(sc->dev, reg, 1);
967 }
968
969 static inline void
970 t4_os_pci_write_cfg1(struct adapter *sc, int reg, uint8_t val)
971 {
972
973         pci_write_config(sc->dev, reg, val, 1);
974 }
975
976 static inline void
977 t4_os_pci_read_cfg2(struct adapter *sc, int reg, uint16_t *val)
978 {
979
980         *val = pci_read_config(sc->dev, reg, 2);
981 }
982
983 static inline void
984 t4_os_pci_write_cfg2(struct adapter *sc, int reg, uint16_t val)
985 {
986
987         pci_write_config(sc->dev, reg, val, 2);
988 }
989
990 static inline void
991 t4_os_pci_read_cfg4(struct adapter *sc, int reg, uint32_t *val)
992 {
993
994         *val = pci_read_config(sc->dev, reg, 4);
995 }
996
997 static inline void
998 t4_os_pci_write_cfg4(struct adapter *sc, int reg, uint32_t val)
999 {
1000
1001         pci_write_config(sc->dev, reg, val, 4);
1002 }
1003
1004 static inline struct port_info *
1005 adap2pinfo(struct adapter *sc, int idx)
1006 {
1007
1008         return (sc->port[idx]);
1009 }
1010
1011 static inline void
1012 t4_os_set_hw_addr(struct adapter *sc, int idx, uint8_t hw_addr[])
1013 {
1014
1015         bcopy(hw_addr, sc->port[idx]->vi[0].hw_addr, ETHER_ADDR_LEN);
1016 }
1017
1018 static inline bool
1019 is_10G_port(const struct port_info *pi)
1020 {
1021
1022         return ((pi->link_cfg.supported & FW_PORT_CAP_SPEED_10G) != 0);
1023 }
1024
1025 static inline bool
1026 is_40G_port(const struct port_info *pi)
1027 {
1028
1029         return ((pi->link_cfg.supported & FW_PORT_CAP_SPEED_40G) != 0);
1030 }
1031
1032 static inline int
1033 port_top_speed(const struct port_info *pi)
1034 {
1035
1036         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_100G)
1037                 return (100);
1038         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_40G)
1039                 return (40);
1040         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_10G)
1041                 return (10);
1042         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_1G)
1043                 return (1);
1044
1045         return (0);
1046 }
1047
1048 static inline int
1049 tx_resume_threshold(struct sge_eq *eq)
1050 {
1051
1052         /* not quite the same as qsize / 4, but this will do. */
1053         return (eq->sidx / 4);
1054 }
1055
1056 static inline int
1057 t4_use_ldst(struct adapter *sc)
1058 {
1059
1060 #ifdef notyet
1061         return (sc->flags & FW_OK || !sc->use_bd);
1062 #else
1063         return (0);
1064 #endif
1065 }
1066
1067 /* t4_main.c */
1068 int t4_os_find_pci_capability(struct adapter *, int);
1069 int t4_os_pci_save_state(struct adapter *);
1070 int t4_os_pci_restore_state(struct adapter *);
1071 void t4_os_portmod_changed(const struct adapter *, int);
1072 void t4_os_link_changed(struct adapter *, int, int, int);
1073 void t4_iterate(void (*)(struct adapter *, void *), void *);
1074 int t4_filter_rpl(struct sge_iq *, const struct rss_header *, struct mbuf *);
1075 int begin_synchronized_op(struct adapter *, struct vi_info *, int, char *);
1076 void doom_vi(struct adapter *, struct vi_info *);
1077 void end_synchronized_op(struct adapter *, int);
1078 int update_mac_settings(struct ifnet *, int);
1079 int adapter_full_init(struct adapter *);
1080 int adapter_full_uninit(struct adapter *);
1081 uint64_t cxgbe_get_counter(struct ifnet *, ift_counter);
1082 int vi_full_init(struct vi_info *);
1083 int vi_full_uninit(struct vi_info *);
1084 void vi_sysctls(struct vi_info *);
1085 void vi_tick(void *);
1086
1087 #ifdef DEV_NETMAP
1088 /* t4_netmap.c */
1089 void cxgbe_nm_attach(struct vi_info *);
1090 void cxgbe_nm_detach(struct vi_info *);
1091 void t4_nm_intr(void *);
1092 #endif
1093
1094 /* t4_sge.c */
1095 void t4_sge_modload(void);
1096 void t4_sge_modunload(void);
1097 uint64_t t4_sge_extfree_refs(void);
1098 void t4_tweak_chip_settings(struct adapter *);
1099 int t4_read_chip_settings(struct adapter *);
1100 int t4_create_dma_tag(struct adapter *);
1101 void t4_sge_sysctls(struct adapter *, struct sysctl_ctx_list *,
1102     struct sysctl_oid_list *);
1103 int t4_destroy_dma_tag(struct adapter *);
1104 int t4_setup_adapter_queues(struct adapter *);
1105 int t4_teardown_adapter_queues(struct adapter *);
1106 int t4_setup_vi_queues(struct vi_info *);
1107 int t4_teardown_vi_queues(struct vi_info *);
1108 void t4_intr_all(void *);
1109 void t4_intr(void *);
1110 void t4_vi_intr(void *);
1111 void t4_intr_err(void *);
1112 void t4_intr_evt(void *);
1113 void t4_wrq_tx_locked(struct adapter *, struct sge_wrq *, struct wrqe *);
1114 void t4_update_fl_bufsize(struct ifnet *);
1115 int parse_pkt(struct mbuf **);
1116 void *start_wrq_wr(struct sge_wrq *, int, struct wrq_cookie *);
1117 void commit_wrq_wr(struct sge_wrq *, void *, struct wrq_cookie *);
1118 int tnl_cong(struct port_info *, int);
1119 int t4_register_an_handler(an_handler_t);
1120 int t4_register_fw_msg_handler(int, fw_msg_handler_t);
1121 int t4_register_cpl_handler(int, cpl_handler_t);
1122
1123 /* t4_tracer.c */
1124 struct t4_tracer;
1125 void t4_tracer_modload(void);
1126 void t4_tracer_modunload(void);
1127 void t4_tracer_port_detach(struct adapter *);
1128 int t4_get_tracer(struct adapter *, struct t4_tracer *);
1129 int t4_set_tracer(struct adapter *, struct t4_tracer *);
1130 int t4_trace_pkt(struct sge_iq *, const struct rss_header *, struct mbuf *);
1131 int t5_trace_pkt(struct sge_iq *, const struct rss_header *, struct mbuf *);
1132
1133 static inline struct wrqe *
1134 alloc_wrqe(int wr_len, struct sge_wrq *wrq)
1135 {
1136         int len = offsetof(struct wrqe, wr) + wr_len;
1137         struct wrqe *wr;
1138
1139         wr = malloc(len, M_CXGBE, M_NOWAIT);
1140         if (__predict_false(wr == NULL))
1141                 return (NULL);
1142         wr->wr_len = wr_len;
1143         wr->wrq = wrq;
1144         return (wr);
1145 }
1146
1147 static inline void *
1148 wrtod(struct wrqe *wr)
1149 {
1150         return (&wr->wr[0]);
1151 }
1152
1153 static inline void
1154 free_wrqe(struct wrqe *wr)
1155 {
1156         free(wr, M_CXGBE);
1157 }
1158
1159 static inline void
1160 t4_wrq_tx(struct adapter *sc, struct wrqe *wr)
1161 {
1162         struct sge_wrq *wrq = wr->wrq;
1163
1164         TXQ_LOCK(wrq);
1165         t4_wrq_tx_locked(sc, wrq, wr);
1166         TXQ_UNLOCK(wrq);
1167 }
1168
1169 #endif