sys/dev/msk/if_msk.c

   1 /******************************************************************************
   2  *
   3  * Name   : sky2.c
   4  * Project: Gigabit Ethernet Driver for FreeBSD 5.x/6.x
   5  * Version: $Revision: 1.23 $
   6  * Date   : $Date: 2005/12/22 09:04:11 $
   7  * Purpose: Main driver source file
   8  *
   9  *****************************************************************************/
  10
  11 /******************************************************************************
  12  *
  13  *      LICENSE:
  14  *      Copyright (C) Marvell International Ltd. and/or its affiliates
  15  *
  16  *      The computer program files contained in this folder ("Files")
  17  *      are provided to you under the BSD-type license terms provided
  18  *      below, and any use of such Files and any derivative works
  19  *      thereof created by you shall be governed by the following terms
  20  *      and conditions:
  21  *
  22  *      - Redistributions of source code must retain the above copyright
  23  *        notice, this list of conditions and the following disclaimer.
  24  *      - Redistributions in binary form must reproduce the above
  25  *        copyright notice, this list of conditions and the following
  26  *        disclaimer in the documentation and/or other materials provided
  27  *        with the distribution.
  28  *      - Neither the name of Marvell nor the names of its contributors
  29  *        may be used to endorse or promote products derived from this
  30  *        software without specific prior written permission.
  31  *
  32  *      THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  33  *      "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  34  *      LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS
  35  *      FOR A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE
  36  *      COPYRIGHT OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT,
  37  *      INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING,
  38  *      BUT NOT LIMITED TO, PROCUREMENT OF  SUBSTITUTE GOODS OR SERVICES;
  39  *      LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  40  *      HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT,
  41  *      STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  42  *      ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED
  43  *      OF THE POSSIBILITY OF SUCH DAMAGE.
  44  *      /LICENSE
  45  *
  46  *****************************************************************************/
  47
  48 /*-
  49  * Copyright (c) 1997, 1998, 1999, 2000
  50  *      Bill Paul <wpaul@ctr.columbia.edu>.  All rights reserved.
  51  *
  52  * Redistribution and use in source and binary forms, with or without
  53  * modification, are permitted provided that the following conditions
  54  * are met:
  55  * 1. Redistributions of source code must retain the above copyright
  56  *    notice, this list of conditions and the following disclaimer.
  57  * 2. Redistributions in binary form must reproduce the above copyright
  58  *    notice, this list of conditions and the following disclaimer in the
  59  *    documentation and/or other materials provided with the distribution.
  60  * 3. All advertising materials mentioning features or use of this software
  61  *    must display the following acknowledgement:
  62  *      This product includes software developed by Bill Paul.
  63  * 4. Neither the name of the author nor the names of any co-contributors
  64  *    may be used to endorse or promote products derived from this software
  65  *    without specific prior written permission.
  66  *
  67  * THIS SOFTWARE IS PROVIDED BY Bill Paul AND CONTRIBUTORS ``AS IS'' AND
  68  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  69  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  70  * ARE DISCLAIMED.  IN NO EVENT SHALL Bill Paul OR THE VOICES IN HIS HEAD
  71  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  72  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  73  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  74  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  75  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  76  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  77  * THE POSSIBILITY OF SUCH DAMAGE.
  78  */
  79 /*-
  80  * Copyright (c) 2003 Nathan L. Binkert <binkertn@umich.edu>
  81  *
  82  * Permission to use, copy, modify, and distribute this software for any
  83  * purpose with or without fee is hereby granted, provided that the above
  84  * copyright notice and this permission notice appear in all copies.
  85  *
  86  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
  87  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  88  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  89  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  90  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  91  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  92  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  93  */
  94
  95 /*
  96  * Device driver for the Marvell Yukon II Ethernet controller.
  97  * Due to lack of documentation, this driver is based on the code from
  98  * sk(4) and Marvell's myk(4) driver for FreeBSD 5.x.
  99  */
 100
 101 #include <sys/cdefs.h>
 102 __FBSDID("$FreeBSD$");
 103
 104 #include <sys/param.h>
 105 #include <sys/systm.h>
 106 #include <sys/bus.h>
 107 #include <sys/endian.h>
 108 #include <sys/mbuf.h>
 109 #include <sys/malloc.h>
 110 #include <sys/kernel.h>
 111 #include <sys/module.h>
 112 #include <sys/socket.h>
 113 #include <sys/sockio.h>
 114 #include <sys/queue.h>
 115 #include <sys/sysctl.h>
 116
 117 #include <net/bpf.h>
 118 #include <net/ethernet.h>
 119 #include <net/if.h>
 120 #include <net/if_arp.h>
 121 #include <net/if_dl.h>
 122 #include <net/if_media.h>
 123 #include <net/if_types.h>
 124 #include <net/if_vlan_var.h>
 125
 126 #include <netinet/in.h>
 127 #include <netinet/in_systm.h>
 128 #include <netinet/ip.h>
 129 #include <netinet/tcp.h>
 130 #include <netinet/udp.h>
 131
 132 #include <machine/bus.h>
 133 #include <machine/in_cksum.h>
 134 #include <machine/resource.h>
 135 #include <sys/rman.h>
 136
 137 #include <dev/mii/mii.h>
 138 #include <dev/mii/miivar.h>
 139
 140 #include <dev/pci/pcireg.h>
 141 #include <dev/pci/pcivar.h>
 142
 143 #include <dev/msk/if_mskreg.h>
 144
 145 MODULE_DEPEND(msk, pci, 1, 1, 1);
 146 MODULE_DEPEND(msk, ether, 1, 1, 1);
 147 MODULE_DEPEND(msk, miibus, 1, 1, 1);
 148
 149 /* "device miibus" required.  See GENERIC if you get errors here. */
 150 #include "miibus_if.h"
 151
 152 /* Tunables. */
 153 static int msi_disable = 0;
 154 TUNABLE_INT("hw.msk.msi_disable", &msi_disable);
 155 static int legacy_intr = 0;
 156 TUNABLE_INT("hw.msk.legacy_intr", &legacy_intr);
 157 static int jumbo_disable = 0;
 158 TUNABLE_INT("hw.msk.jumbo_disable", &jumbo_disable);
 159
 160 #define MSK_CSUM_FEATURES       (CSUM_TCP | CSUM_UDP)
 161
 162 /*
 163  * Devices supported by this driver.
 164  */
 165 static struct msk_product {
 166         uint16_t        msk_vendorid;
 167         uint16_t        msk_deviceid;
 168         const char      *msk_name;
 169 } msk_products[] = {
 170         { VENDORID_SK, DEVICEID_SK_YUKON2,
 171             "SK-9Sxx Gigabit Ethernet" },
 172         { VENDORID_SK, DEVICEID_SK_YUKON2_EXPR,
 173             "SK-9Exx Gigabit Ethernet"},
 174         { VENDORID_MARVELL, DEVICEID_MRVL_8021CU,
 175             "Marvell Yukon 88E8021CU Gigabit Ethernet" },
 176         { VENDORID_MARVELL, DEVICEID_MRVL_8021X,
 177             "Marvell Yukon 88E8021 SX/LX Gigabit Ethernet" },
 178         { VENDORID_MARVELL, DEVICEID_MRVL_8022CU,
 179             "Marvell Yukon 88E8022CU Gigabit Ethernet" },
 180         { VENDORID_MARVELL, DEVICEID_MRVL_8022X,
 181             "Marvell Yukon 88E8022 SX/LX Gigabit Ethernet" },
 182         { VENDORID_MARVELL, DEVICEID_MRVL_8061CU,
 183             "Marvell Yukon 88E8061CU Gigabit Ethernet" },
 184         { VENDORID_MARVELL, DEVICEID_MRVL_8061X,
 185             "Marvell Yukon 88E8061 SX/LX Gigabit Ethernet" },
 186         { VENDORID_MARVELL, DEVICEID_MRVL_8062CU,
 187             "Marvell Yukon 88E8062CU Gigabit Ethernet" },
 188         { VENDORID_MARVELL, DEVICEID_MRVL_8062X,
 189             "Marvell Yukon 88E8062 SX/LX Gigabit Ethernet" },
 190         { VENDORID_MARVELL, DEVICEID_MRVL_8035,
 191             "Marvell Yukon 88E8035 Fast Ethernet" },
 192         { VENDORID_MARVELL, DEVICEID_MRVL_8036,
 193             "Marvell Yukon 88E8036 Fast Ethernet" },
 194         { VENDORID_MARVELL, DEVICEID_MRVL_8038,
 195             "Marvell Yukon 88E8038 Fast Ethernet" },
 196         { VENDORID_MARVELL, DEVICEID_MRVL_8039,
 197             "Marvell Yukon 88E8039 Fast Ethernet" },
 198         { VENDORID_MARVELL, DEVICEID_MRVL_8040,
 199             "Marvell Yukon 88E8040 Fast Ethernet" },
 200         { VENDORID_MARVELL, DEVICEID_MRVL_8040T,
 201             "Marvell Yukon 88E8040T Fast Ethernet" },
 202         { VENDORID_MARVELL, DEVICEID_MRVL_8042,
 203             "Marvell Yukon 88E8042 Fast Ethernet" },
 204         { VENDORID_MARVELL, DEVICEID_MRVL_8048,
 205             "Marvell Yukon 88E8048 Fast Ethernet" },
 206         { VENDORID_MARVELL, DEVICEID_MRVL_4361,
 207             "Marvell Yukon 88E8050 Gigabit Ethernet" },
 208         { VENDORID_MARVELL, DEVICEID_MRVL_4360,
 209             "Marvell Yukon 88E8052 Gigabit Ethernet" },
 210         { VENDORID_MARVELL, DEVICEID_MRVL_4362,
 211             "Marvell Yukon 88E8053 Gigabit Ethernet" },
 212         { VENDORID_MARVELL, DEVICEID_MRVL_4363,
 213             "Marvell Yukon 88E8055 Gigabit Ethernet" },
 214         { VENDORID_MARVELL, DEVICEID_MRVL_4364,
 215             "Marvell Yukon 88E8056 Gigabit Ethernet" },
 216         { VENDORID_MARVELL, DEVICEID_MRVL_4365,
 217             "Marvell Yukon 88E8070 Gigabit Ethernet" },
 218         { VENDORID_MARVELL, DEVICEID_MRVL_436A,
 219             "Marvell Yukon 88E8058 Gigabit Ethernet" },
 220         { VENDORID_MARVELL, DEVICEID_MRVL_436B,
 221             "Marvell Yukon 88E8071 Gigabit Ethernet" },
 222         { VENDORID_MARVELL, DEVICEID_MRVL_436C,
 223             "Marvell Yukon 88E8072 Gigabit Ethernet" },
 224         { VENDORID_MARVELL, DEVICEID_MRVL_436D,
 225             "Marvell Yukon 88E8055 Gigabit Ethernet" },
 226         { VENDORID_MARVELL, DEVICEID_MRVL_4370,
 227             "Marvell Yukon 88E8075 Gigabit Ethernet" },
 228         { VENDORID_MARVELL, DEVICEID_MRVL_4380,
 229             "Marvell Yukon 88E8057 Gigabit Ethernet" },
 230         { VENDORID_MARVELL, DEVICEID_MRVL_4381,
 231             "Marvell Yukon 88E8059 Gigabit Ethernet" },
 232         { VENDORID_DLINK, DEVICEID_DLINK_DGE550SX,
 233             "D-Link 550SX Gigabit Ethernet" },
 234         { VENDORID_DLINK, DEVICEID_DLINK_DGE560SX,
 235             "D-Link 560SX Gigabit Ethernet" },
 236         { VENDORID_DLINK, DEVICEID_DLINK_DGE560T,
 237             "D-Link 560T Gigabit Ethernet" }
 238 };
 239
 240 static const char *model_name[] = {
 241         "Yukon XL",
 242         "Yukon EC Ultra",
 243         "Yukon EX",
 244         "Yukon EC",
 245         "Yukon FE",
 246         "Yukon FE+",
 247         "Yukon Supreme",
 248         "Yukon Ultra 2",
 249         "Yukon Unknown",
 250         "Yukon Optima",
 251 };
 252
 253 static int mskc_probe(device_t);
 254 static int mskc_attach(device_t);
 255 static int mskc_detach(device_t);
 256 static int mskc_shutdown(device_t);
 257 static int mskc_setup_rambuffer(struct msk_softc *);
 258 static int mskc_suspend(device_t);
 259 static int mskc_resume(device_t);
 260 static void mskc_reset(struct msk_softc *);
 261
 262 static int msk_probe(device_t);
 263 static int msk_attach(device_t);
 264 static int msk_detach(device_t);
 265
 266 static void msk_tick(void *);
 267 static void msk_intr(void *);
 268 static void msk_intr_phy(struct msk_if_softc *);
 269 static void msk_intr_gmac(struct msk_if_softc *);
 270 static __inline void msk_rxput(struct msk_if_softc *);
 271 static int msk_handle_events(struct msk_softc *);
 272 static void msk_handle_hwerr(struct msk_if_softc *, uint32_t);
 273 static void msk_intr_hwerr(struct msk_softc *);
 274 #ifndef __NO_STRICT_ALIGNMENT
 275 static __inline void msk_fixup_rx(struct mbuf *);
 276 #endif
 277 static __inline void msk_rxcsum(struct msk_if_softc *, uint32_t, struct mbuf *);
 278 static void msk_rxeof(struct msk_if_softc *, uint32_t, uint32_t, int);
 279 static void msk_jumbo_rxeof(struct msk_if_softc *, uint32_t, uint32_t, int);
 280 static void msk_txeof(struct msk_if_softc *, int);
 281 static int msk_encap(struct msk_if_softc *, struct mbuf **);
 282 static void msk_start(struct ifnet *);
 283 static void msk_start_locked(struct ifnet *);
 284 static int msk_ioctl(struct ifnet *, u_long, caddr_t);
 285 static void msk_set_prefetch(struct msk_softc *, int, bus_addr_t, uint32_t);
 286 static void msk_set_rambuffer(struct msk_if_softc *);
 287 static void msk_set_tx_stfwd(struct msk_if_softc *);
 288 static void msk_init(void *);
 289 static void msk_init_locked(struct msk_if_softc *);
 290 static void msk_stop(struct msk_if_softc *);
 291 static void msk_watchdog(struct msk_if_softc *);
 292 static int msk_mediachange(struct ifnet *);
 293 static void msk_mediastatus(struct ifnet *, struct ifmediareq *);
 294 static void msk_phy_power(struct msk_softc *, int);
 295 static void msk_dmamap_cb(void *, bus_dma_segment_t *, int, int);
 296 static int msk_status_dma_alloc(struct msk_softc *);
 297 static void msk_status_dma_free(struct msk_softc *);
 298 static int msk_txrx_dma_alloc(struct msk_if_softc *);
 299 static int msk_rx_dma_jalloc(struct msk_if_softc *);
 300 static void msk_txrx_dma_free(struct msk_if_softc *);
 301 static void msk_rx_dma_jfree(struct msk_if_softc *);
 302 static int msk_rx_fill(struct msk_if_softc *, int);
 303 static int msk_init_rx_ring(struct msk_if_softc *);
 304 static int msk_init_jumbo_rx_ring(struct msk_if_softc *);
 305 static void msk_init_tx_ring(struct msk_if_softc *);
 306 static __inline void msk_discard_rxbuf(struct msk_if_softc *, int);
 307 static __inline void msk_discard_jumbo_rxbuf(struct msk_if_softc *, int);
 308 static int msk_newbuf(struct msk_if_softc *, int);
 309 static int msk_jumbo_newbuf(struct msk_if_softc *, int);
 310
 311 static int msk_phy_readreg(struct msk_if_softc *, int, int);
 312 static int msk_phy_writereg(struct msk_if_softc *, int, int, int);
 313 static int msk_miibus_readreg(device_t, int, int);
 314 static int msk_miibus_writereg(device_t, int, int, int);
 315 static void msk_miibus_statchg(device_t);
 316
 317 static void msk_rxfilter(struct msk_if_softc *);
 318 static void msk_setvlan(struct msk_if_softc *, struct ifnet *);
 319
 320 static void msk_stats_clear(struct msk_if_softc *);
 321 static void msk_stats_update(struct msk_if_softc *);
 322 static int msk_sysctl_stat32(SYSCTL_HANDLER_ARGS);
 323 static int msk_sysctl_stat64(SYSCTL_HANDLER_ARGS);
 324 static void msk_sysctl_node(struct msk_if_softc *);
 325 static int sysctl_int_range(SYSCTL_HANDLER_ARGS, int, int);
 326 static int sysctl_hw_msk_proc_limit(SYSCTL_HANDLER_ARGS);
 327
 328 static device_method_t mskc_methods[] = {
 329         /* Device interface */
 330         DEVMETHOD(device_probe,         mskc_probe),
 331         DEVMETHOD(device_attach,        mskc_attach),
 332         DEVMETHOD(device_detach,        mskc_detach),
 333         DEVMETHOD(device_suspend,       mskc_suspend),
 334         DEVMETHOD(device_resume,        mskc_resume),
 335         DEVMETHOD(device_shutdown,      mskc_shutdown),
 336
 337         /* bus interface */
 338         DEVMETHOD(bus_print_child,      bus_generic_print_child),
 339         DEVMETHOD(bus_driver_added,     bus_generic_driver_added),
 340
 341         { NULL, NULL }
 342 };
 343
 344 static driver_t mskc_driver = {
 345         "mskc",
 346         mskc_methods,
 347         sizeof(struct msk_softc)
 348 };
 349
 350 static devclass_t mskc_devclass;
 351
 352 static device_method_t msk_methods[] = {
 353         /* Device interface */
 354         DEVMETHOD(device_probe,         msk_probe),
 355         DEVMETHOD(device_attach,        msk_attach),
 356         DEVMETHOD(device_detach,        msk_detach),
 357         DEVMETHOD(device_shutdown,      bus_generic_shutdown),
 358
 359         /* bus interface */
 360         DEVMETHOD(bus_print_child,      bus_generic_print_child),
 361         DEVMETHOD(bus_driver_added,     bus_generic_driver_added),
 362
 363         /* MII interface */
 364         DEVMETHOD(miibus_readreg,       msk_miibus_readreg),
 365         DEVMETHOD(miibus_writereg,      msk_miibus_writereg),
 366         DEVMETHOD(miibus_statchg,       msk_miibus_statchg),
 367
 368         { NULL, NULL }
 369 };
 370
 371 static driver_t msk_driver = {
 372         "msk",
 373         msk_methods,
 374         sizeof(struct msk_if_softc)
 375 };
 376
 377 static devclass_t msk_devclass;
 378
 379 DRIVER_MODULE(mskc, pci, mskc_driver, mskc_devclass, 0, 0);
 380 DRIVER_MODULE(msk, mskc, msk_driver, msk_devclass, 0, 0);
 381 DRIVER_MODULE(miibus, msk, miibus_driver, miibus_devclass, 0, 0);
 382
 383 static struct resource_spec msk_res_spec_io[] = {
 384         { SYS_RES_IOPORT,       PCIR_BAR(1),    RF_ACTIVE },
 385         { -1,                   0,              0 }
 386 };
 387
 388 static struct resource_spec msk_res_spec_mem[] = {
 389         { SYS_RES_MEMORY,       PCIR_BAR(0),    RF_ACTIVE },
 390         { -1,                   0,              0 }
 391 };
 392
 393 static struct resource_spec msk_irq_spec_legacy[] = {
 394         { SYS_RES_IRQ,          0,              RF_ACTIVE | RF_SHAREABLE },
 395         { -1,                   0,              0 }
 396 };
 397
 398 static struct resource_spec msk_irq_spec_msi[] = {
 399         { SYS_RES_IRQ,          1,              RF_ACTIVE },
 400         { -1,                   0,              0 }
 401 };
 402
 403 static int
 404 msk_miibus_readreg(device_t dev, int phy, int reg)
 405 {
 406         struct msk_if_softc *sc_if;
 407
 408         sc_if = device_get_softc(dev);
 409
 410         return (msk_phy_readreg(sc_if, phy, reg));
 411 }
 412
 413 static int
 414 msk_phy_readreg(struct msk_if_softc *sc_if, int phy, int reg)
 415 {
 416         struct msk_softc *sc;
 417         int i, val;
 418
 419         sc = sc_if->msk_softc;
 420
 421         GMAC_WRITE_2(sc, sc_if->msk_port, GM_SMI_CTRL,
 422             GM_SMI_CT_PHY_AD(phy) | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 423
 424         for (i = 0; i < MSK_TIMEOUT; i++) {
 425                 DELAY(1);
 426                 val = GMAC_READ_2(sc, sc_if->msk_port, GM_SMI_CTRL);
 427                 if ((val & GM_SMI_CT_RD_VAL) != 0) {
 428                         val = GMAC_READ_2(sc, sc_if->msk_port, GM_SMI_DATA);
 429                         break;
 430                 }
 431         }
 432
 433         if (i == MSK_TIMEOUT) {
 434                 if_printf(sc_if->msk_ifp, "phy failed to come ready\n");
 435                 val = 0;
 436         }
 437
 438         return (val);
 439 }
 440
 441 static int
 442 msk_miibus_writereg(device_t dev, int phy, int reg, int val)
 443 {
 444         struct msk_if_softc *sc_if;
 445
 446         sc_if = device_get_softc(dev);
 447
 448         return (msk_phy_writereg(sc_if, phy, reg, val));
 449 }
 450
 451 static int
 452 msk_phy_writereg(struct msk_if_softc *sc_if, int phy, int reg, int val)
 453 {
 454         struct msk_softc *sc;
 455         int i;
 456
 457         sc = sc_if->msk_softc;
 458
 459         GMAC_WRITE_2(sc, sc_if->msk_port, GM_SMI_DATA, val);
 460         GMAC_WRITE_2(sc, sc_if->msk_port, GM_SMI_CTRL,
 461             GM_SMI_CT_PHY_AD(phy) | GM_SMI_CT_REG_AD(reg));
 462         for (i = 0; i < MSK_TIMEOUT; i++) {
 463                 DELAY(1);
 464                 if ((GMAC_READ_2(sc, sc_if->msk_port, GM_SMI_CTRL) &
 465                     GM_SMI_CT_BUSY) == 0)
 466                         break;
 467         }
 468         if (i == MSK_TIMEOUT)
 469                 if_printf(sc_if->msk_ifp, "phy write timeout\n");
 470
 471         return (0);
 472 }
 473
 474 static void
 475 msk_miibus_statchg(device_t dev)
 476 {
 477         struct msk_softc *sc;
 478         struct msk_if_softc *sc_if;
 479         struct mii_data *mii;
 480         struct ifnet *ifp;
 481         uint32_t gmac;
 482
 483         sc_if = device_get_softc(dev);
 484         sc = sc_if->msk_softc;
 485
 486         MSK_IF_LOCK_ASSERT(sc_if);
 487
 488         mii = device_get_softc(sc_if->msk_miibus);
 489         ifp = sc_if->msk_ifp;
 490         if (mii == NULL || ifp == NULL ||
 491             (ifp->if_drv_flags & IFF_DRV_RUNNING) == 0)
 492                 return;
 493
 494         sc_if->msk_flags &= ~MSK_FLAG_LINK;
 495         if ((mii->mii_media_status & (IFM_AVALID | IFM_ACTIVE)) ==
 496             (IFM_AVALID | IFM_ACTIVE)) {
 497                 switch (IFM_SUBTYPE(mii->mii_media_active)) {
 498                 case IFM_10_T:
 499                 case IFM_100_TX:
 500                         sc_if->msk_flags |= MSK_FLAG_LINK;
 501                         break;
 502                 case IFM_1000_T:
 503                 case IFM_1000_SX:
 504                 case IFM_1000_LX:
 505                 case IFM_1000_CX:
 506                         if ((sc_if->msk_flags & MSK_FLAG_FASTETHER) == 0)
 507                                 sc_if->msk_flags |= MSK_FLAG_LINK;
 508                         break;
 509                 default:
 510                         break;
 511                 }
 512         }
 513
 514         if ((sc_if->msk_flags & MSK_FLAG_LINK) != 0) {
 515                 /* Enable Tx FIFO Underrun. */
 516                 CSR_WRITE_1(sc, MR_ADDR(sc_if->msk_port, GMAC_IRQ_MSK),
 517                     GM_IS_TX_FF_UR | GM_IS_RX_FF_OR);
 518                 /*
 519                  * Because mii(4) notify msk(4) that it detected link status
 520                  * change, there is no need to enable automatic
 521                  * speed/flow-control/duplex updates.
 522                  */
 523                 gmac = GM_GPCR_AU_ALL_DIS;
 524                 switch (IFM_SUBTYPE(mii->mii_media_active)) {
 525                 case IFM_1000_SX:
 526                 case IFM_1000_T:
 527                         gmac |= GM_GPCR_SPEED_1000;
 528                         break;
 529                 case IFM_100_TX:
 530                         gmac |= GM_GPCR_SPEED_100;
 531                         break;
 532                 case IFM_10_T:
 533                         break;
 534                 }
 535
 536                 if ((IFM_OPTIONS(mii->mii_media_active) &
 537                     IFM_ETH_RXPAUSE) == 0)
 538                         gmac |= GM_GPCR_FC_RX_DIS;
 539                 if ((IFM_OPTIONS(mii->mii_media_active) &
 540                      IFM_ETH_TXPAUSE) == 0)
 541                         gmac |= GM_GPCR_FC_TX_DIS;
 542                 if ((IFM_OPTIONS(mii->mii_media_active) & IFM_FDX) != 0)
 543                         gmac |= GM_GPCR_DUP_FULL;
 544                 else
 545                         gmac |= GM_GPCR_FC_RX_DIS | GM_GPCR_FC_TX_DIS;
 546                 gmac |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
 547                 GMAC_WRITE_2(sc, sc_if->msk_port, GM_GP_CTRL, gmac);
 548                 /* Read again to ensure writing. */
 549                 GMAC_READ_2(sc, sc_if->msk_port, GM_GP_CTRL);
 550                 gmac = GMC_PAUSE_OFF;
 551                 if ((IFM_OPTIONS(mii->mii_media_active) & IFM_FDX) != 0) {
 552                         if ((IFM_OPTIONS(mii->mii_media_active) &
 553                             IFM_ETH_RXPAUSE) != 0)
 554                                 gmac = GMC_PAUSE_ON;
 555                 }
 556                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, GMAC_CTRL), gmac);
 557
 558                 /* Enable PHY interrupt for FIFO underrun/overflow. */
 559                 msk_phy_writereg(sc_if, PHY_ADDR_MARV,
 560                     PHY_MARV_INT_MASK, PHY_M_IS_FIFO_ERROR);
 561         } else {
 562                 /*
 563                  * Link state changed to down.
 564                  * Disable PHY interrupts.
 565                  */
 566                 msk_phy_writereg(sc_if, PHY_ADDR_MARV, PHY_MARV_INT_MASK, 0);
 567                 /* Disable Rx/Tx MAC. */
 568                 gmac = GMAC_READ_2(sc, sc_if->msk_port, GM_GP_CTRL);
 569                 if ((gmac & (GM_GPCR_RX_ENA | GM_GPCR_TX_ENA)) != 0) {
 570                         gmac &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
 571                         GMAC_WRITE_2(sc, sc_if->msk_port, GM_GP_CTRL, gmac);
 572                         /* Read again to ensure writing. */
 573                         GMAC_READ_2(sc, sc_if->msk_port, GM_GP_CTRL);
 574                 }
 575         }
 576 }
 577
 578 static void
 579 msk_rxfilter(struct msk_if_softc *sc_if)
 580 {
 581         struct msk_softc *sc;
 582         struct ifnet *ifp;
 583         struct ifmultiaddr *ifma;
 584         uint32_t mchash[2];
 585         uint32_t crc;
 586         uint16_t mode;
 587
 588         sc = sc_if->msk_softc;
 589
 590         MSK_IF_LOCK_ASSERT(sc_if);
 591
 592         ifp = sc_if->msk_ifp;
 593
 594         bzero(mchash, sizeof(mchash));
 595         mode = GMAC_READ_2(sc, sc_if->msk_port, GM_RX_CTRL);
 596         if ((ifp->if_flags & IFF_PROMISC) != 0)
 597                 mode &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
 598         else if ((ifp->if_flags & IFF_ALLMULTI) != 0) {
 599                 mode |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 600                 mchash[0] = 0xffff;
 601                 mchash[1] = 0xffff;
 602         } else {
 603                 mode |= GM_RXCR_UCF_ENA;
 604                 if_maddr_rlock(ifp);
 605                 TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
 606                         if (ifma->ifma_addr->sa_family != AF_LINK)
 607                                 continue;
 608                         crc = ether_crc32_be(LLADDR((struct sockaddr_dl *)
 609                             ifma->ifma_addr), ETHER_ADDR_LEN);
 610                         /* Just want the 6 least significant bits. */
 611                         crc &= 0x3f;
 612                         /* Set the corresponding bit in the hash table. */
 613                         mchash[crc >> 5] |= 1 << (crc & 0x1f);
 614                 }
 615                 if_maddr_runlock(ifp);
 616                 if (mchash[0] != 0 || mchash[1] != 0)
 617                         mode |= GM_RXCR_MCF_ENA;
 618         }
 619
 620         GMAC_WRITE_2(sc, sc_if->msk_port, GM_MC_ADDR_H1,
 621             mchash[0] & 0xffff);
 622         GMAC_WRITE_2(sc, sc_if->msk_port, GM_MC_ADDR_H2,
 623             (mchash[0] >> 16) & 0xffff);
 624         GMAC_WRITE_2(sc, sc_if->msk_port, GM_MC_ADDR_H3,
 625             mchash[1] & 0xffff);
 626         GMAC_WRITE_2(sc, sc_if->msk_port, GM_MC_ADDR_H4,
 627             (mchash[1] >> 16) & 0xffff);
 628         GMAC_WRITE_2(sc, sc_if->msk_port, GM_RX_CTRL, mode);
 629 }
 630
 631 static void
 632 msk_setvlan(struct msk_if_softc *sc_if, struct ifnet *ifp)
 633 {
 634         struct msk_softc *sc;
 635
 636         sc = sc_if->msk_softc;
 637         if ((ifp->if_capenable & IFCAP_VLAN_HWTAGGING) != 0) {
 638                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_CTRL_T),
 639                     RX_VLAN_STRIP_ON);
 640                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T),
 641                     TX_VLAN_TAG_ON);
 642         } else {
 643                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_CTRL_T),
 644                     RX_VLAN_STRIP_OFF);
 645                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T),
 646                     TX_VLAN_TAG_OFF);
 647         }
 648 }
 649
 650 static int
 651 msk_rx_fill(struct msk_if_softc *sc_if, int jumbo)
 652 {
 653         uint16_t idx;
 654         int i;
 655
 656         if ((sc_if->msk_flags & MSK_FLAG_DESCV2) == 0 &&
 657             (sc_if->msk_ifp->if_capenable & IFCAP_RXCSUM) != 0) {
 658                 /* Wait until controller executes OP_TCPSTART command. */
 659                 for (i = 100; i > 0; i--) {
 660                         DELAY(100);
 661                         idx = CSR_READ_2(sc_if->msk_softc,
 662                             Y2_PREF_Q_ADDR(sc_if->msk_rxq,
 663                             PREF_UNIT_GET_IDX_REG));
 664                         if (idx != 0)
 665                                 break;
 666                 }
 667                 if (i == 0) {
 668                         device_printf(sc_if->msk_if_dev,
 669                             "prefetch unit stuck?\n");
 670                         return (ETIMEDOUT);
 671                 }
 672                 /*
 673                  * Fill consumed LE with free buffer. This can be done
 674                  * in Rx handler but we don't want to add special code
 675                  * in fast handler.
 676                  */
 677                 if (jumbo > 0) {
 678                         if (msk_jumbo_newbuf(sc_if, 0) != 0)
 679                                 return (ENOBUFS);
 680                         bus_dmamap_sync(sc_if->msk_cdata.msk_jumbo_rx_ring_tag,
 681                             sc_if->msk_cdata.msk_jumbo_rx_ring_map,
 682                             BUS_DMASYNC_PREREAD | BUS_DMASYNC_PREWRITE);
 683                 } else {
 684                         if (msk_newbuf(sc_if, 0) != 0)
 685                                 return (ENOBUFS);
 686                         bus_dmamap_sync(sc_if->msk_cdata.msk_rx_ring_tag,
 687                             sc_if->msk_cdata.msk_rx_ring_map,
 688                             BUS_DMASYNC_PREREAD | BUS_DMASYNC_PREWRITE);
 689                 }
 690                 sc_if->msk_cdata.msk_rx_prod = 0;
 691                 CSR_WRITE_2(sc_if->msk_softc,
 692                     Y2_PREF_Q_ADDR(sc_if->msk_rxq, PREF_UNIT_PUT_IDX_REG),
 693                     sc_if->msk_cdata.msk_rx_prod);
 694         }
 695         return (0);
 696 }
 697
 698 static int
 699 msk_init_rx_ring(struct msk_if_softc *sc_if)
 700 {
 701         struct msk_ring_data *rd;
 702         struct msk_rxdesc *rxd;
 703         int i, nbuf, prod;
 704
 705         MSK_IF_LOCK_ASSERT(sc_if);
 706
 707         sc_if->msk_cdata.msk_rx_cons = 0;
 708         sc_if->msk_cdata.msk_rx_prod = 0;
 709         sc_if->msk_cdata.msk_rx_putwm = MSK_PUT_WM;
 710
 711         rd = &sc_if->msk_rdata;
 712         bzero(rd->msk_rx_ring, sizeof(struct msk_rx_desc) * MSK_RX_RING_CNT);
 713         for (i = prod = 0; i < MSK_RX_RING_CNT; i++) {
 714                 rxd = &sc_if->msk_cdata.msk_rxdesc[prod];
 715                 rxd->rx_m = NULL;
 716                 rxd->rx_le = &rd->msk_rx_ring[prod];
 717                 MSK_INC(prod, MSK_RX_RING_CNT);
 718         }
 719         nbuf = MSK_RX_BUF_CNT;
 720         prod = 0;
 721         /* Have controller know how to compute Rx checksum. */
 722         if ((sc_if->msk_flags & MSK_FLAG_DESCV2) == 0 &&
 723             (sc_if->msk_ifp->if_capenable & IFCAP_RXCSUM) != 0) {
 724 #ifdef MSK_64BIT_DMA
 725                 rxd = &sc_if->msk_cdata.msk_rxdesc[prod];
 726                 rxd->rx_m = NULL;
 727                 rxd->rx_le = &rd->msk_rx_ring[prod];
 728                 rxd->rx_le->msk_addr = htole32(ETHER_HDR_LEN << 16 |
 729                     ETHER_HDR_LEN);
 730                 rxd->rx_le->msk_control = htole32(OP_TCPSTART | HW_OWNER);
 731                 MSK_INC(prod, MSK_RX_RING_CNT);
 732                 MSK_INC(sc_if->msk_cdata.msk_rx_cons, MSK_RX_RING_CNT);
 733 #endif
 734                 rxd = &sc_if->msk_cdata.msk_rxdesc[prod];
 735                 rxd->rx_m = NULL;
 736                 rxd->rx_le = &rd->msk_rx_ring[prod];
 737                 rxd->rx_le->msk_addr = htole32(ETHER_HDR_LEN << 16 |
 738                     ETHER_HDR_LEN);
 739                 rxd->rx_le->msk_control = htole32(OP_TCPSTART | HW_OWNER);
 740                 MSK_INC(prod, MSK_RX_RING_CNT);
 741                 MSK_INC(sc_if->msk_cdata.msk_rx_cons, MSK_RX_RING_CNT);
 742                 nbuf--;
 743         }
 744         for (i = 0; i < nbuf; i++) {
 745                 if (msk_newbuf(sc_if, prod) != 0)
 746                         return (ENOBUFS);
 747                 MSK_RX_INC(prod, MSK_RX_RING_CNT);
 748         }
 749
 750         bus_dmamap_sync(sc_if->msk_cdata.msk_rx_ring_tag,
 751             sc_if->msk_cdata.msk_rx_ring_map,
 752             BUS_DMASYNC_PREREAD | BUS_DMASYNC_PREWRITE);
 753
 754         /* Update prefetch unit. */
 755         sc_if->msk_cdata.msk_rx_prod = prod;
 756         CSR_WRITE_2(sc_if->msk_softc,
 757             Y2_PREF_Q_ADDR(sc_if->msk_rxq, PREF_UNIT_PUT_IDX_REG),
 758             (sc_if->msk_cdata.msk_rx_prod + MSK_RX_RING_CNT - 1) %
 759             MSK_RX_RING_CNT);
 760         if (msk_rx_fill(sc_if, 0) != 0)
 761                 return (ENOBUFS);
 762         return (0);
 763 }
 764
 765 static int
 766 msk_init_jumbo_rx_ring(struct msk_if_softc *sc_if)
 767 {
 768         struct msk_ring_data *rd;
 769         struct msk_rxdesc *rxd;
 770         int i, nbuf, prod;
 771
 772         MSK_IF_LOCK_ASSERT(sc_if);
 773
 774         sc_if->msk_cdata.msk_rx_cons = 0;
 775         sc_if->msk_cdata.msk_rx_prod = 0;
 776         sc_if->msk_cdata.msk_rx_putwm = MSK_PUT_WM;
 777
 778         rd = &sc_if->msk_rdata;
 779         bzero(rd->msk_jumbo_rx_ring,
 780             sizeof(struct msk_rx_desc) * MSK_JUMBO_RX_RING_CNT);
 781         for (i = prod = 0; i < MSK_JUMBO_RX_RING_CNT; i++) {
 782                 rxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[prod];
 783                 rxd->rx_m = NULL;
 784                 rxd->rx_le = &rd->msk_jumbo_rx_ring[prod];
 785                 MSK_INC(prod, MSK_JUMBO_RX_RING_CNT);
 786         }
 787         nbuf = MSK_RX_BUF_CNT;
 788         prod = 0;
 789         /* Have controller know how to compute Rx checksum. */
 790         if ((sc_if->msk_flags & MSK_FLAG_DESCV2) == 0 &&
 791             (sc_if->msk_ifp->if_capenable & IFCAP_RXCSUM) != 0) {
 792 #ifdef MSK_64BIT_DMA
 793                 rxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[prod];
 794                 rxd->rx_m = NULL;
 795                 rxd->rx_le = &rd->msk_jumbo_rx_ring[prod];
 796                 rxd->rx_le->msk_addr = htole32(ETHER_HDR_LEN << 16 |
 797                     ETHER_HDR_LEN);
 798                 rxd->rx_le->msk_control = htole32(OP_TCPSTART | HW_OWNER);
 799                 MSK_INC(prod, MSK_JUMBO_RX_RING_CNT);
 800                 MSK_INC(sc_if->msk_cdata.msk_rx_cons, MSK_JUMBO_RX_RING_CNT);
 801 #endif
 802                 rxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[prod];
 803                 rxd->rx_m = NULL;
 804                 rxd->rx_le = &rd->msk_jumbo_rx_ring[prod];
 805                 rxd->rx_le->msk_addr = htole32(ETHER_HDR_LEN << 16 |
 806                     ETHER_HDR_LEN);
 807                 rxd->rx_le->msk_control = htole32(OP_TCPSTART | HW_OWNER);
 808                 MSK_INC(prod, MSK_JUMBO_RX_RING_CNT);
 809                 MSK_INC(sc_if->msk_cdata.msk_rx_cons, MSK_JUMBO_RX_RING_CNT);
 810                 nbuf--;
 811         }
 812         for (i = 0; i < nbuf; i++) {
 813                 if (msk_jumbo_newbuf(sc_if, prod) != 0)
 814                         return (ENOBUFS);
 815                 MSK_RX_INC(prod, MSK_JUMBO_RX_RING_CNT);
 816         }
 817
 818         bus_dmamap_sync(sc_if->msk_cdata.msk_jumbo_rx_ring_tag,
 819             sc_if->msk_cdata.msk_jumbo_rx_ring_map,
 820             BUS_DMASYNC_PREREAD | BUS_DMASYNC_PREWRITE);
 821
 822         /* Update prefetch unit. */
 823         sc_if->msk_cdata.msk_rx_prod = prod;
 824         CSR_WRITE_2(sc_if->msk_softc,
 825             Y2_PREF_Q_ADDR(sc_if->msk_rxq, PREF_UNIT_PUT_IDX_REG),
 826             (sc_if->msk_cdata.msk_rx_prod + MSK_JUMBO_RX_RING_CNT - 1) %
 827             MSK_JUMBO_RX_RING_CNT);
 828         if (msk_rx_fill(sc_if, 1) != 0)
 829                 return (ENOBUFS);
 830         return (0);
 831 }
 832
 833 static void
 834 msk_init_tx_ring(struct msk_if_softc *sc_if)
 835 {
 836         struct msk_ring_data *rd;
 837         struct msk_txdesc *txd;
 838         int i;
 839
 840         sc_if->msk_cdata.msk_tso_mtu = 0;
 841         sc_if->msk_cdata.msk_last_csum = 0;
 842         sc_if->msk_cdata.msk_tx_prod = 0;
 843         sc_if->msk_cdata.msk_tx_cons = 0;
 844         sc_if->msk_cdata.msk_tx_cnt = 0;
 845         sc_if->msk_cdata.msk_tx_high_addr = 0;
 846
 847         rd = &sc_if->msk_rdata;
 848         bzero(rd->msk_tx_ring, sizeof(struct msk_tx_desc) * MSK_TX_RING_CNT);
 849         for (i = 0; i < MSK_TX_RING_CNT; i++) {
 850                 txd = &sc_if->msk_cdata.msk_txdesc[i];
 851                 txd->tx_m = NULL;
 852                 txd->tx_le = &rd->msk_tx_ring[i];
 853         }
 854
 855         bus_dmamap_sync(sc_if->msk_cdata.msk_tx_ring_tag,
 856             sc_if->msk_cdata.msk_tx_ring_map,
 857             BUS_DMASYNC_PREREAD | BUS_DMASYNC_PREWRITE);
 858 }
 859
 860 static __inline void
 861 msk_discard_rxbuf(struct msk_if_softc *sc_if, int idx)
 862 {
 863         struct msk_rx_desc *rx_le;
 864         struct msk_rxdesc *rxd;
 865         struct mbuf *m;
 866
 867 #ifdef MSK_64BIT_DMA
 868         rxd = &sc_if->msk_cdata.msk_rxdesc[idx];
 869         rx_le = rxd->rx_le;
 870         rx_le->msk_control = htole32(OP_ADDR64 | HW_OWNER);
 871         MSK_INC(idx, MSK_RX_RING_CNT);
 872 #endif
 873         rxd = &sc_if->msk_cdata.msk_rxdesc[idx];
 874         m = rxd->rx_m;
 875         rx_le = rxd->rx_le;
 876         rx_le->msk_control = htole32(m->m_len | OP_PACKET | HW_OWNER);
 877 }
 878
 879 static __inline void
 880 msk_discard_jumbo_rxbuf(struct msk_if_softc *sc_if, int idx)
 881 {
 882         struct msk_rx_desc *rx_le;
 883         struct msk_rxdesc *rxd;
 884         struct mbuf *m;
 885
 886 #ifdef MSK_64BIT_DMA
 887         rxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[idx];
 888         rx_le = rxd->rx_le;
 889         rx_le->msk_control = htole32(OP_ADDR64 | HW_OWNER);
 890         MSK_INC(idx, MSK_JUMBO_RX_RING_CNT);
 891 #endif
 892         rxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[idx];
 893         m = rxd->rx_m;
 894         rx_le = rxd->rx_le;
 895         rx_le->msk_control = htole32(m->m_len | OP_PACKET | HW_OWNER);
 896 }
 897
 898 static int
 899 msk_newbuf(struct msk_if_softc *sc_if, int idx)
 900 {
 901         struct msk_rx_desc *rx_le;
 902         struct msk_rxdesc *rxd;
 903         struct mbuf *m;
 904         bus_dma_segment_t segs[1];
 905         bus_dmamap_t map;
 906         int nsegs;
 907
 908         m = m_getcl(M_DONTWAIT, MT_DATA, M_PKTHDR);
 909         if (m == NULL)
 910                 return (ENOBUFS);
 911
 912         m->m_len = m->m_pkthdr.len = MCLBYTES;
 913         if ((sc_if->msk_flags & MSK_FLAG_RAMBUF) == 0)
 914                 m_adj(m, ETHER_ALIGN);
 915 #ifndef __NO_STRICT_ALIGNMENT
 916         else
 917                 m_adj(m, MSK_RX_BUF_ALIGN);
 918 #endif
 919
 920         if (bus_dmamap_load_mbuf_sg(sc_if->msk_cdata.msk_rx_tag,
 921             sc_if->msk_cdata.msk_rx_sparemap, m, segs, &nsegs,
 922             BUS_DMA_NOWAIT) != 0) {
 923                 m_freem(m);
 924                 return (ENOBUFS);
 925         }
 926         KASSERT(nsegs == 1, ("%s: %d segments returned!", __func__, nsegs));
 927
 928         rxd = &sc_if->msk_cdata.msk_rxdesc[idx];
 929 #ifdef MSK_64BIT_DMA
 930         rx_le = rxd->rx_le;
 931         rx_le->msk_addr = htole32(MSK_ADDR_HI(segs[0].ds_addr));
 932         rx_le->msk_control = htole32(OP_ADDR64 | HW_OWNER);
 933         MSK_INC(idx, MSK_RX_RING_CNT);
 934         rxd = &sc_if->msk_cdata.msk_rxdesc[idx];
 935 #endif
 936         if (rxd->rx_m != NULL) {
 937                 bus_dmamap_sync(sc_if->msk_cdata.msk_rx_tag, rxd->rx_dmamap,
 938                     BUS_DMASYNC_POSTREAD);
 939                 bus_dmamap_unload(sc_if->msk_cdata.msk_rx_tag, rxd->rx_dmamap);
 940                 rxd->rx_m = NULL;
 941         }
 942         map = rxd->rx_dmamap;
 943         rxd->rx_dmamap = sc_if->msk_cdata.msk_rx_sparemap;
 944         sc_if->msk_cdata.msk_rx_sparemap = map;
 945         bus_dmamap_sync(sc_if->msk_cdata.msk_rx_tag, rxd->rx_dmamap,
 946             BUS_DMASYNC_PREREAD);
 947         rxd->rx_m = m;
 948         rx_le = rxd->rx_le;
 949         rx_le->msk_addr = htole32(MSK_ADDR_LO(segs[0].ds_addr));
 950         rx_le->msk_control =
 951             htole32(segs[0].ds_len | OP_PACKET | HW_OWNER);
 952
 953         return (0);
 954 }
 955
 956 static int
 957 msk_jumbo_newbuf(struct msk_if_softc *sc_if, int idx)
 958 {
 959         struct msk_rx_desc *rx_le;
 960         struct msk_rxdesc *rxd;
 961         struct mbuf *m;
 962         bus_dma_segment_t segs[1];
 963         bus_dmamap_t map;
 964         int nsegs;
 965
 966         m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, MJUM9BYTES);
 967         if (m == NULL)
 968                 return (ENOBUFS);
 969         if ((m->m_flags & M_EXT) == 0) {
 970                 m_freem(m);
 971                 return (ENOBUFS);
 972         }
 973         m->m_len = m->m_pkthdr.len = MJUM9BYTES;
 974         if ((sc_if->msk_flags & MSK_FLAG_RAMBUF) == 0)
 975                 m_adj(m, ETHER_ALIGN);
 976 #ifndef __NO_STRICT_ALIGNMENT
 977         else
 978                 m_adj(m, MSK_RX_BUF_ALIGN);
 979 #endif
 980
 981         if (bus_dmamap_load_mbuf_sg(sc_if->msk_cdata.msk_jumbo_rx_tag,
 982             sc_if->msk_cdata.msk_jumbo_rx_sparemap, m, segs, &nsegs,
 983             BUS_DMA_NOWAIT) != 0) {
 984                 m_freem(m);
 985                 return (ENOBUFS);
 986         }
 987         KASSERT(nsegs == 1, ("%s: %d segments returned!", __func__, nsegs));
 988
 989         rxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[idx];
 990 #ifdef MSK_64BIT_DMA
 991         rx_le = rxd->rx_le;
 992         rx_le->msk_addr = htole32(MSK_ADDR_HI(segs[0].ds_addr));
 993         rx_le->msk_control = htole32(OP_ADDR64 | HW_OWNER);
 994         MSK_INC(idx, MSK_JUMBO_RX_RING_CNT);
 995         rxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[idx];
 996 #endif
 997         if (rxd->rx_m != NULL) {
 998                 bus_dmamap_sync(sc_if->msk_cdata.msk_jumbo_rx_tag,
 999                     rxd->rx_dmamap, BUS_DMASYNC_POSTREAD);
1000                 bus_dmamap_unload(sc_if->msk_cdata.msk_jumbo_rx_tag,
1001                     rxd->rx_dmamap);
1002                 rxd->rx_m = NULL;
1003         }
1004         map = rxd->rx_dmamap;
1005         rxd->rx_dmamap = sc_if->msk_cdata.msk_jumbo_rx_sparemap;
1006         sc_if->msk_cdata.msk_jumbo_rx_sparemap = map;
1007         bus_dmamap_sync(sc_if->msk_cdata.msk_jumbo_rx_tag, rxd->rx_dmamap,
1008             BUS_DMASYNC_PREREAD);
1009         rxd->rx_m = m;
1010         rx_le = rxd->rx_le;
1011         rx_le->msk_addr = htole32(MSK_ADDR_LO(segs[0].ds_addr));
1012         rx_le->msk_control =
1013             htole32(segs[0].ds_len | OP_PACKET | HW_OWNER);
1014
1015         return (0);
1016 }
1017
1018 /*
1019  * Set media options.
1020  */
1021 static int
1022 msk_mediachange(struct ifnet *ifp)
1023 {
1024         struct msk_if_softc *sc_if;
1025         struct mii_data *mii;
1026         int error;
1027
1028         sc_if = ifp->if_softc;
1029
1030         MSK_IF_LOCK(sc_if);
1031         mii = device_get_softc(sc_if->msk_miibus);
1032         error = mii_mediachg(mii);
1033         MSK_IF_UNLOCK(sc_if);
1034
1035         return (error);
1036 }
1037
1038 /*
1039  * Report current media status.
1040  */
1041 static void
1042 msk_mediastatus(struct ifnet *ifp, struct ifmediareq *ifmr)
1043 {
1044         struct msk_if_softc *sc_if;
1045         struct mii_data *mii;
1046
1047         sc_if = ifp->if_softc;
1048         MSK_IF_LOCK(sc_if);
1049         if ((ifp->if_flags & IFF_UP) == 0) {
1050                 MSK_IF_UNLOCK(sc_if);
1051                 return;
1052         }
1053         mii = device_get_softc(sc_if->msk_miibus);
1054
1055         mii_pollstat(mii);
1056         ifmr->ifm_active = mii->mii_media_active;
1057         ifmr->ifm_status = mii->mii_media_status;
1058         MSK_IF_UNLOCK(sc_if);
1059 }
1060
1061 static int
1062 msk_ioctl(struct ifnet *ifp, u_long command, caddr_t data)
1063 {
1064         struct msk_if_softc *sc_if;
1065         struct ifreq *ifr;
1066         struct mii_data *mii;
1067         int error, mask, reinit;
1068
1069         sc_if = ifp->if_softc;
1070         ifr = (struct ifreq *)data;
1071         error = 0;
1072
1073         switch(command) {
1074         case SIOCSIFMTU:
1075                 MSK_IF_LOCK(sc_if);
1076                 if (ifr->ifr_mtu > MSK_JUMBO_MTU || ifr->ifr_mtu < ETHERMIN)
1077                         error = EINVAL;
1078                 else if (ifp->if_mtu != ifr->ifr_mtu) {
1079                         if (ifr->ifr_mtu > ETHERMTU) {
1080                                 if ((sc_if->msk_flags & MSK_FLAG_JUMBO) == 0) {
1081                                         error = EINVAL;
1082                                         MSK_IF_UNLOCK(sc_if);
1083                                         break;
1084                                 }
1085                                 if ((sc_if->msk_flags &
1086                                     MSK_FLAG_JUMBO_NOCSUM) != 0) {
1087                                         ifp->if_hwassist &=
1088                                             ~(MSK_CSUM_FEATURES | CSUM_TSO);
1089                                         ifp->if_capenable &=
1090                                             ~(IFCAP_TSO4 | IFCAP_TXCSUM);
1091                                         VLAN_CAPABILITIES(ifp);
1092                                 }
1093                         }
1094                         ifp->if_mtu = ifr->ifr_mtu;
1095                         if ((ifp->if_drv_flags & IFF_DRV_RUNNING) != 0) {
1096                                 ifp->if_drv_flags &= ~IFF_DRV_RUNNING;
1097                                 msk_init_locked(sc_if);
1098                         }
1099                 }
1100                 MSK_IF_UNLOCK(sc_if);
1101                 break;
1102         case SIOCSIFFLAGS:
1103                 MSK_IF_LOCK(sc_if);
1104                 if ((ifp->if_flags & IFF_UP) != 0) {
1105                         if ((ifp->if_drv_flags & IFF_DRV_RUNNING) != 0 &&
1106                             ((ifp->if_flags ^ sc_if->msk_if_flags) &
1107                             (IFF_PROMISC | IFF_ALLMULTI)) != 0)
1108                                 msk_rxfilter(sc_if);
1109                         else if ((sc_if->msk_flags & MSK_FLAG_DETACH) == 0)
1110                                 msk_init_locked(sc_if);
1111                 } else if ((ifp->if_drv_flags & IFF_DRV_RUNNING) != 0)
1112                         msk_stop(sc_if);
1113                 sc_if->msk_if_flags = ifp->if_flags;
1114                 MSK_IF_UNLOCK(sc_if);
1115                 break;
1116         case SIOCADDMULTI:
1117         case SIOCDELMULTI:
1118                 MSK_IF_LOCK(sc_if);
1119                 if ((ifp->if_drv_flags & IFF_DRV_RUNNING) != 0)
1120                         msk_rxfilter(sc_if);
1121                 MSK_IF_UNLOCK(sc_if);
1122                 break;
1123         case SIOCGIFMEDIA:
1124         case SIOCSIFMEDIA:
1125                 mii = device_get_softc(sc_if->msk_miibus);
1126                 error = ifmedia_ioctl(ifp, ifr, &mii->mii_media, command);
1127                 break;
1128         case SIOCSIFCAP:
1129                 reinit = 0;
1130                 MSK_IF_LOCK(sc_if);
1131                 mask = ifr->ifr_reqcap ^ ifp->if_capenable;
1132                 if ((mask & IFCAP_TXCSUM) != 0 &&
1133                     (IFCAP_TXCSUM & ifp->if_capabilities) != 0) {
1134                         ifp->if_capenable ^= IFCAP_TXCSUM;
1135                         if ((IFCAP_TXCSUM & ifp->if_capenable) != 0)
1136                                 ifp->if_hwassist |= MSK_CSUM_FEATURES;
1137                         else
1138                                 ifp->if_hwassist &= ~MSK_CSUM_FEATURES;
1139                 }
1140                 if ((mask & IFCAP_RXCSUM) != 0 &&
1141                     (IFCAP_RXCSUM & ifp->if_capabilities) != 0) {
1142                         ifp->if_capenable ^= IFCAP_RXCSUM;
1143                         if ((sc_if->msk_flags & MSK_FLAG_DESCV2) == 0)
1144                                 reinit = 1;
1145                 }
1146                 if ((mask & IFCAP_VLAN_HWCSUM) != 0 &&
1147                     (IFCAP_VLAN_HWCSUM & ifp->if_capabilities) != 0)
1148                         ifp->if_capenable ^= IFCAP_VLAN_HWCSUM;
1149                 if ((mask & IFCAP_TSO4) != 0 &&
1150                     (IFCAP_TSO4 & ifp->if_capabilities) != 0) {
1151                         ifp->if_capenable ^= IFCAP_TSO4;
1152                         if ((IFCAP_TSO4 & ifp->if_capenable) != 0)
1153                                 ifp->if_hwassist |= CSUM_TSO;
1154                         else
1155                                 ifp->if_hwassist &= ~CSUM_TSO;
1156                 }
1157                 if ((mask & IFCAP_VLAN_HWTSO) != 0 &&
1158                     (IFCAP_VLAN_HWTSO & ifp->if_capabilities) != 0)
1159                         ifp->if_capenable ^= IFCAP_VLAN_HWTSO;
1160                 if ((mask & IFCAP_VLAN_HWTAGGING) != 0 &&
1161                     (IFCAP_VLAN_HWTAGGING & ifp->if_capabilities) != 0) {
1162                         ifp->if_capenable ^= IFCAP_VLAN_HWTAGGING;
1163                         if ((IFCAP_VLAN_HWTAGGING & ifp->if_capenable) == 0)
1164                                 ifp->if_capenable &=
1165                                     ~(IFCAP_VLAN_HWTSO | IFCAP_VLAN_HWCSUM);
1166                         msk_setvlan(sc_if, ifp);
1167                 }
1168                 if (ifp->if_mtu > ETHERMTU &&
1169                     (sc_if->msk_flags & MSK_FLAG_JUMBO_NOCSUM) != 0) {
1170                         ifp->if_hwassist &= ~(MSK_CSUM_FEATURES | CSUM_TSO);
1171                         ifp->if_capenable &= ~(IFCAP_TSO4 | IFCAP_TXCSUM);
1172                 }
1173                 VLAN_CAPABILITIES(ifp);
1174                 if (reinit > 0 && (ifp->if_drv_flags & IFF_DRV_RUNNING) != 0) {
1175                         ifp->if_drv_flags &= ~IFF_DRV_RUNNING;
1176                         msk_init_locked(sc_if);
1177                 }
1178                 MSK_IF_UNLOCK(sc_if);
1179                 break;
1180         default:
1181                 error = ether_ioctl(ifp, command, data);
1182                 break;
1183         }
1184
1185         return (error);
1186 }
1187
1188 static int
1189 mskc_probe(device_t dev)
1190 {
1191         struct msk_product *mp;
1192         uint16_t vendor, devid;
1193         int i;
1194
1195         vendor = pci_get_vendor(dev);
1196         devid = pci_get_device(dev);
1197         mp = msk_products;
1198         for (i = 0; i < sizeof(msk_products)/sizeof(msk_products[0]);
1199             i++, mp++) {
1200                 if (vendor == mp->msk_vendorid && devid == mp->msk_deviceid) {
1201                         device_set_desc(dev, mp->msk_name);
1202                         return (BUS_PROBE_DEFAULT);
1203                 }
1204         }
1205
1206         return (ENXIO);
1207 }
1208
1209 static int
1210 mskc_setup_rambuffer(struct msk_softc *sc)
1211 {
1212         int next;
1213         int i;
1214
1215         /* Get adapter SRAM size. */
1216         sc->msk_ramsize = CSR_READ_1(sc, B2_E_0) * 4;
1217         if (bootverbose)
1218                 device_printf(sc->msk_dev,
1219                     "RAM buffer size : %dKB\n", sc->msk_ramsize);
1220         if (sc->msk_ramsize == 0)
1221                 return (0);
1222
1223         sc->msk_pflags |= MSK_FLAG_RAMBUF;
1224         /*
1225          * Give receiver 2/3 of memory and round down to the multiple
1226          * of 1024. Tx/Rx RAM buffer size of Yukon II should be multiple
1227          * of 1024.
1228          */
1229         sc->msk_rxqsize = rounddown((sc->msk_ramsize * 1024 * 2) / 3, 1024);
1230         sc->msk_txqsize = (sc->msk_ramsize * 1024) - sc->msk_rxqsize;
1231         for (i = 0, next = 0; i < sc->msk_num_port; i++) {
1232                 sc->msk_rxqstart[i] = next;
1233                 sc->msk_rxqend[i] = next + sc->msk_rxqsize - 1;
1234                 next = sc->msk_rxqend[i] + 1;
1235                 sc->msk_txqstart[i] = next;
1236                 sc->msk_txqend[i] = next + sc->msk_txqsize - 1;
1237                 next = sc->msk_txqend[i] + 1;
1238                 if (bootverbose) {
1239                         device_printf(sc->msk_dev,
1240                             "Port %d : Rx Queue %dKB(0x%08x:0x%08x)\n", i,
1241                             sc->msk_rxqsize / 1024, sc->msk_rxqstart[i],
1242                             sc->msk_rxqend[i]);
1243                         device_printf(sc->msk_dev,
1244                             "Port %d : Tx Queue %dKB(0x%08x:0x%08x)\n", i,
1245                             sc->msk_txqsize / 1024, sc->msk_txqstart[i],
1246                             sc->msk_txqend[i]);
1247                 }
1248         }
1249
1250         return (0);
1251 }
1252
1253 static void
1254 msk_phy_power(struct msk_softc *sc, int mode)
1255 {
1256         uint32_t our, val;
1257         int i;
1258
1259         switch (mode) {
1260         case MSK_PHY_POWERUP:
1261                 /* Switch power to VCC (WA for VAUX problem). */
1262                 CSR_WRITE_1(sc, B0_POWER_CTRL,
1263                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
1264                 /* Disable Core Clock Division, set Clock Select to 0. */
1265                 CSR_WRITE_4(sc, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
1266
1267                 val = 0;
1268                 if (sc->msk_hw_id == CHIP_ID_YUKON_XL &&
1269                     sc->msk_hw_rev > CHIP_REV_YU_XL_A1) {
1270                         /* Enable bits are inverted. */
1271                         val = Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
1272                               Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
1273                               Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS;
1274                 }
1275                 /*
1276                  * Enable PCI & Core Clock, enable clock gating for both Links.
1277                  */
1278                 CSR_WRITE_1(sc, B2_Y2_CLK_GATE, val);
1279
1280                 our = CSR_PCI_READ_4(sc, PCI_OUR_REG_1);
1281                 our &= ~(PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
1282                 if (sc->msk_hw_id == CHIP_ID_YUKON_XL) {
1283                         if (sc->msk_hw_rev > CHIP_REV_YU_XL_A1) {
1284                                 /* Deassert Low Power for 1st PHY. */
1285                                 our |= PCI_Y2_PHY1_COMA;
1286                                 if (sc->msk_num_port > 1)
1287                                         our |= PCI_Y2_PHY2_COMA;
1288                         }
1289                 }
1290                 if (sc->msk_hw_id == CHIP_ID_YUKON_EC_U ||
1291                     sc->msk_hw_id == CHIP_ID_YUKON_EX ||
1292                     sc->msk_hw_id >= CHIP_ID_YUKON_FE_P) {
1293                         val = CSR_PCI_READ_4(sc, PCI_OUR_REG_4);
1294                         val &= (PCI_FORCE_ASPM_REQUEST |
1295                             PCI_ASPM_GPHY_LINK_DOWN | PCI_ASPM_INT_FIFO_EMPTY |
1296                             PCI_ASPM_CLKRUN_REQUEST);
1297                         /* Set all bits to 0 except bits 15..12. */
1298                         CSR_PCI_WRITE_4(sc, PCI_OUR_REG_4, val);
1299                         val = CSR_PCI_READ_4(sc, PCI_OUR_REG_5);
1300                         val &= PCI_CTL_TIM_VMAIN_AV_MSK;
1301                         CSR_PCI_WRITE_4(sc, PCI_OUR_REG_5, val);
1302                         CSR_PCI_WRITE_4(sc, PCI_CFG_REG_1, 0);
1303                         CSR_WRITE_2(sc, B0_CTST, Y2_HW_WOL_ON);
1304                         /*
1305                          * Disable status race, workaround for
1306                          * Yukon EC Ultra & Yukon EX.
1307                          */
1308                         val = CSR_READ_4(sc, B2_GP_IO);
1309                         val |= GLB_GPIO_STAT_RACE_DIS;
1310                         CSR_WRITE_4(sc, B2_GP_IO, val);
1311                         CSR_READ_4(sc, B2_GP_IO);
1312                 }
1313                 /* Release PHY from PowerDown/COMA mode. */
1314                 CSR_PCI_WRITE_4(sc, PCI_OUR_REG_1, our);
1315
1316                 for (i = 0; i < sc->msk_num_port; i++) {
1317                         CSR_WRITE_2(sc, MR_ADDR(i, GMAC_LINK_CTRL),
1318                             GMLC_RST_SET);
1319                         CSR_WRITE_2(sc, MR_ADDR(i, GMAC_LINK_CTRL),
1320                             GMLC_RST_CLR);
1321                 }
1322                 break;
1323         case MSK_PHY_POWERDOWN:
1324                 val = CSR_PCI_READ_4(sc, PCI_OUR_REG_1);
1325                 val |= PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD;
1326                 if (sc->msk_hw_id == CHIP_ID_YUKON_XL &&
1327                     sc->msk_hw_rev > CHIP_REV_YU_XL_A1) {
1328                         val &= ~PCI_Y2_PHY1_COMA;
1329                         if (sc->msk_num_port > 1)
1330                                 val &= ~PCI_Y2_PHY2_COMA;
1331                 }
1332                 CSR_PCI_WRITE_4(sc, PCI_OUR_REG_1, val);
1333
1334                 val = Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
1335                       Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
1336                       Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS;
1337                 if (sc->msk_hw_id == CHIP_ID_YUKON_XL &&
1338                     sc->msk_hw_rev > CHIP_REV_YU_XL_A1) {
1339                         /* Enable bits are inverted. */
1340                         val = 0;
1341                 }
1342                 /*
1343                  * Disable PCI & Core Clock, disable clock gating for
1344                  * both Links.
1345                  */
1346                 CSR_WRITE_1(sc, B2_Y2_CLK_GATE, val);
1347                 CSR_WRITE_1(sc, B0_POWER_CTRL,
1348                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_ON | PC_VCC_OFF);
1349                 break;
1350         default:
1351                 break;
1352         }
1353 }
1354
1355 static void
1356 mskc_reset(struct msk_softc *sc)
1357 {
1358         bus_addr_t addr;
1359         uint16_t status;
1360         uint32_t val;
1361         int i, initram;
1362
1363         /* Disable ASF. */
1364         if (sc->msk_hw_id >= CHIP_ID_YUKON_XL &&
1365             sc->msk_hw_id <= CHIP_ID_YUKON_SUPR) {
1366                 if (sc->msk_hw_id == CHIP_ID_YUKON_EX ||
1367                     sc->msk_hw_id == CHIP_ID_YUKON_SUPR) {
1368                         CSR_WRITE_4(sc, B28_Y2_CPU_WDOG, 0);
1369                         status = CSR_READ_2(sc, B28_Y2_ASF_HCU_CCSR);
1370                         /* Clear AHB bridge & microcontroller reset. */
1371                         status &= ~(Y2_ASF_HCU_CCSR_AHB_RST |
1372                             Y2_ASF_HCU_CCSR_CPU_RST_MODE);
1373                         /* Clear ASF microcontroller state. */
1374                         status &= ~Y2_ASF_HCU_CCSR_UC_STATE_MSK;
1375                         status &= ~Y2_ASF_HCU_CCSR_CPU_CLK_DIVIDE_MSK;
1376                         CSR_WRITE_2(sc, B28_Y2_ASF_HCU_CCSR, status);
1377                         CSR_WRITE_4(sc, B28_Y2_CPU_WDOG, 0);
1378                 } else
1379                         CSR_WRITE_1(sc, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
1380                 CSR_WRITE_2(sc, B0_CTST, Y2_ASF_DISABLE);
1381                 /*
1382                  * Since we disabled ASF, S/W reset is required for
1383                  * Power Management.
1384                  */
1385                 CSR_WRITE_2(sc, B0_CTST, CS_RST_SET);
1386                 CSR_WRITE_2(sc, B0_CTST, CS_RST_CLR);
1387         }
1388
1389         /* Clear all error bits in the PCI status register. */
1390         status = pci_read_config(sc->msk_dev, PCIR_STATUS, 2);
1391         CSR_WRITE_1(sc, B2_TST_CTRL1, TST_CFG_WRITE_ON);
1392
1393         pci_write_config(sc->msk_dev, PCIR_STATUS, status |
1394             PCIM_STATUS_PERR | PCIM_STATUS_SERR | PCIM_STATUS_RMABORT |
1395             PCIM_STATUS_RTABORT | PCIM_STATUS_MDPERR, 2);
1396         CSR_WRITE_2(sc, B0_CTST, CS_MRST_CLR);
1397
1398         switch (sc->msk_bustype) {
1399         case MSK_PEX_BUS:
1400                 /* Clear all PEX errors. */
1401                 CSR_PCI_WRITE_4(sc, PEX_UNC_ERR_STAT, 0xffffffff);
1402                 val = CSR_PCI_READ_4(sc, PEX_UNC_ERR_STAT);
1403                 if ((val & PEX_RX_OV) != 0) {
1404                         sc->msk_intrmask &= ~Y2_IS_HW_ERR;
1405                         sc->msk_intrhwemask &= ~Y2_IS_PCI_EXP;
1406                 }
1407                 break;
1408         case MSK_PCI_BUS:
1409         case MSK_PCIX_BUS:
1410                 /* Set Cache Line Size to 2(8bytes) if configured to 0. */
1411                 val = pci_read_config(sc->msk_dev, PCIR_CACHELNSZ, 1);
1412                 if (val == 0)
1413                         pci_write_config(sc->msk_dev, PCIR_CACHELNSZ, 2, 1);
1414                 if (sc->msk_bustype == MSK_PCIX_BUS) {
1415                         /* Set Cache Line Size opt. */
1416                         val = pci_read_config(sc->msk_dev, PCI_OUR_REG_1, 4);
1417                         val |= PCI_CLS_OPT;
1418                         pci_write_config(sc->msk_dev, PCI_OUR_REG_1, val, 4);
1419                 }
1420                 break;
1421         }
1422         /* Set PHY power state. */
1423         msk_phy_power(sc, MSK_PHY_POWERUP);
1424
1425         /* Reset GPHY/GMAC Control */
1426         for (i = 0; i < sc->msk_num_port; i++) {
1427                 /* GPHY Control reset. */
1428                 CSR_WRITE_1(sc, MR_ADDR(i, GPHY_CTRL), GPC_RST_SET);
1429                 CSR_WRITE_1(sc, MR_ADDR(i, GPHY_CTRL), GPC_RST_CLR);
1430                 /* GMAC Control reset. */
1431                 CSR_WRITE_4(sc, MR_ADDR(i, GMAC_CTRL), GMC_RST_SET);
1432                 CSR_WRITE_4(sc, MR_ADDR(i, GMAC_CTRL), GMC_RST_CLR);
1433                 CSR_WRITE_4(sc, MR_ADDR(i, GMAC_CTRL), GMC_F_LOOPB_OFF);
1434                 if (sc->msk_hw_id == CHIP_ID_YUKON_EX ||
1435                     sc->msk_hw_id == CHIP_ID_YUKON_SUPR)
1436                         CSR_WRITE_4(sc, MR_ADDR(i, GMAC_CTRL),
1437                             GMC_BYP_MACSECRX_ON | GMC_BYP_MACSECTX_ON |
1438                             GMC_BYP_RETR_ON);
1439         }
1440
1441         if (sc->msk_hw_id == CHIP_ID_YUKON_SUPR &&
1442             sc->msk_hw_rev > CHIP_REV_YU_SU_B0)
1443                 CSR_PCI_WRITE_4(sc, PCI_OUR_REG_3, PCI_CLK_MACSEC_DIS);
1444         if (sc->msk_hw_id == CHIP_ID_YUKON_OPT && sc->msk_hw_rev == 0) {
1445                 /* Disable PCIe PHY powerdown(reg 0x80, bit7). */
1446                 CSR_WRITE_4(sc, Y2_PEX_PHY_DATA, (0x0080 << 16) | 0x0080);
1447         }
1448         CSR_WRITE_1(sc, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
1449
1450         /* LED On. */
1451         CSR_WRITE_2(sc, B0_CTST, Y2_LED_STAT_ON);
1452
1453         /* Clear TWSI IRQ. */
1454         CSR_WRITE_4(sc, B2_I2C_IRQ, I2C_CLR_IRQ);
1455
1456         /* Turn off hardware timer. */
1457         CSR_WRITE_1(sc, B2_TI_CTRL, TIM_STOP);
1458         CSR_WRITE_1(sc, B2_TI_CTRL, TIM_CLR_IRQ);
1459
1460         /* Turn off descriptor polling. */
1461         CSR_WRITE_1(sc, B28_DPT_CTRL, DPT_STOP);
1462
1463         /* Turn off time stamps. */
1464         CSR_WRITE_1(sc, GMAC_TI_ST_CTRL, GMT_ST_STOP);
1465         CSR_WRITE_1(sc, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
1466
1467         initram = 0;
1468         if (sc->msk_hw_id == CHIP_ID_YUKON_XL ||
1469             sc->msk_hw_id == CHIP_ID_YUKON_EC ||
1470             sc->msk_hw_id == CHIP_ID_YUKON_FE)
1471                 initram++;
1472
1473         /* Configure timeout values. */
1474         for (i = 0; initram > 0 && i < sc->msk_num_port; i++) {
1475                 CSR_WRITE_2(sc, SELECT_RAM_BUFFER(i, B3_RI_CTRL), RI_RST_SET);
1476                 CSR_WRITE_2(sc, SELECT_RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
1477                 CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_WTO_R1),
1478                     MSK_RI_TO_53);
1479                 CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_WTO_XA1),
1480                     MSK_RI_TO_53);
1481                 CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_WTO_XS1),
1482                     MSK_RI_TO_53);
1483                 CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_RTO_R1),
1484                     MSK_RI_TO_53);
1485                 CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_RTO_XA1),
1486                     MSK_RI_TO_53);
1487                 CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_RTO_XS1),
1488                     MSK_RI_TO_53);
1489                 CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_WTO_R2),
1490                     MSK_RI_TO_53);
1491                 CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_WTO_XA2),
1492                     MSK_RI_TO_53);
1493                 CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_WTO_XS2),
1494                     MSK_RI_TO_53);
1495                 CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_RTO_R2),
1496                     MSK_RI_TO_53);
1497                 CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_RTO_XA2),
1498                     MSK_RI_TO_53);
1499                 CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_RTO_XS2),
1500                     MSK_RI_TO_53);
1501         }
1502
1503         /* Disable all interrupts. */
1504         CSR_WRITE_4(sc, B0_HWE_IMSK, 0);
1505         CSR_READ_4(sc, B0_HWE_IMSK);
1506         CSR_WRITE_4(sc, B0_IMSK, 0);
1507         CSR_READ_4(sc, B0_IMSK);
1508
1509         /*
1510          * On dual port PCI-X card, there is an problem where status
1511          * can be received out of order due to split transactions.
1512          */
1513         if (sc->msk_pcixcap != 0 && sc->msk_num_port > 1) {
1514                 uint16_t pcix_cmd;
1515
1516                 pcix_cmd = pci_read_config(sc->msk_dev,
1517                     sc->msk_pcixcap + PCIXR_COMMAND, 2);
1518                 /* Clear Max Outstanding Split Transactions. */
1519                 pcix_cmd &= ~PCIXM_COMMAND_MAX_SPLITS;
1520                 CSR_WRITE_1(sc, B2_TST_CTRL1, TST_CFG_WRITE_ON);
1521                 pci_write_config(sc->msk_dev,
1522                     sc->msk_pcixcap + PCIXR_COMMAND, pcix_cmd, 2);
1523                 CSR_WRITE_1(sc, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
1524         }
1525         if (sc->msk_expcap != 0) {
1526                 /* Change Max. Read Request Size to 2048 bytes. */
1527                 if (pci_get_max_read_req(sc->msk_dev) == 512)
1528                         pci_set_max_read_req(sc->msk_dev, 2048);
1529         }
1530
1531         /* Clear status list. */
1532         bzero(sc->msk_stat_ring,
1533             sizeof(struct msk_stat_desc) * sc->msk_stat_count);
1534         sc->msk_stat_cons = 0;
1535         bus_dmamap_sync(sc->msk_stat_tag, sc->msk_stat_map,
1536             BUS_DMASYNC_PREREAD | BUS_DMASYNC_PREWRITE);
1537         CSR_WRITE_4(sc, STAT_CTRL, SC_STAT_RST_SET);
1538         CSR_WRITE_4(sc, STAT_CTRL, SC_STAT_RST_CLR);
1539         /* Set the status list base address. */
1540         addr = sc->msk_stat_ring_paddr;
1541         CSR_WRITE_4(sc, STAT_LIST_ADDR_LO, MSK_ADDR_LO(addr));
1542         CSR_WRITE_4(sc, STAT_LIST_ADDR_HI, MSK_ADDR_HI(addr));
1543         /* Set the status list last index. */
1544         CSR_WRITE_2(sc, STAT_LAST_IDX, sc->msk_stat_count - 1);
1545         if (sc->msk_hw_id == CHIP_ID_YUKON_EC &&
1546             sc->msk_hw_rev == CHIP_REV_YU_EC_A1) {
1547                 /* WA for dev. #4.3 */
1548                 CSR_WRITE_2(sc, STAT_TX_IDX_TH, ST_TXTH_IDX_MASK);
1549                 /* WA for dev. #4.18 */
1550                 CSR_WRITE_1(sc, STAT_FIFO_WM, 0x21);
1551                 CSR_WRITE_1(sc, STAT_FIFO_ISR_WM, 0x07);
1552         } else {
1553                 CSR_WRITE_2(sc, STAT_TX_IDX_TH, 0x0a);
1554                 CSR_WRITE_1(sc, STAT_FIFO_WM, 0x10);
1555                 if (sc->msk_hw_id == CHIP_ID_YUKON_XL &&
1556                     sc->msk_hw_rev == CHIP_REV_YU_XL_A0)
1557                         CSR_WRITE_1(sc, STAT_FIFO_ISR_WM, 0x04);
1558                 else
1559                         CSR_WRITE_1(sc, STAT_FIFO_ISR_WM, 0x10);
1560                 CSR_WRITE_4(sc, STAT_ISR_TIMER_INI, 0x0190);
1561         }
1562         /*
1563          * Use default value for STAT_ISR_TIMER_INI, STAT_LEV_TIMER_INI.
1564          */
1565         CSR_WRITE_4(sc, STAT_TX_TIMER_INI, MSK_USECS(sc, 1000));
1566
1567         /* Enable status unit. */
1568         CSR_WRITE_4(sc, STAT_CTRL, SC_STAT_OP_ON);
1569
1570         CSR_WRITE_1(sc, STAT_TX_TIMER_CTRL, TIM_START);
1571         CSR_WRITE_1(sc, STAT_LEV_TIMER_CTRL, TIM_START);
1572         CSR_WRITE_1(sc, STAT_ISR_TIMER_CTRL, TIM_START);
1573 }
1574
1575 static int
1576 msk_probe(device_t dev)
1577 {
1578         struct msk_softc *sc;
1579         char desc[100];
1580
1581         sc = device_get_softc(device_get_parent(dev));
1582         /*
1583          * Not much to do here. We always know there will be
1584          * at least one GMAC present, and if there are two,
1585          * mskc_attach() will create a second device instance
1586          * for us.
1587          */
1588         snprintf(desc, sizeof(desc),
1589             "Marvell Technology Group Ltd. %s Id 0x%02x Rev 0x%02x",
1590             model_name[sc->msk_hw_id - CHIP_ID_YUKON_XL], sc->msk_hw_id,
1591             sc->msk_hw_rev);
1592         device_set_desc_copy(dev, desc);
1593
1594         return (BUS_PROBE_DEFAULT);
1595 }
1596
1597 static int
1598 msk_attach(device_t dev)
1599 {
1600         struct msk_softc *sc;
1601         struct msk_if_softc *sc_if;
1602         struct ifnet *ifp;
1603         struct msk_mii_data *mmd;
1604         int i, port, error;
1605         uint8_t eaddr[6];
1606
1607         if (dev == NULL)
1608                 return (EINVAL);
1609
1610         error = 0;
1611         sc_if = device_get_softc(dev);
1612         sc = device_get_softc(device_get_parent(dev));
1613         mmd = device_get_ivars(dev);
1614         port = mmd->port;
1615
1616         sc_if->msk_if_dev = dev;
1617         sc_if->msk_port = port;
1618         sc_if->msk_softc = sc;
1619         sc_if->msk_flags = sc->msk_pflags;
1620         sc->msk_if[port] = sc_if;
1621         /* Setup Tx/Rx queue register offsets. */
1622         if (port == MSK_PORT_A) {
1623                 sc_if->msk_txq = Q_XA1;
1624                 sc_if->msk_txsq = Q_XS1;
1625                 sc_if->msk_rxq = Q_R1;
1626         } else {
1627                 sc_if->msk_txq = Q_XA2;
1628                 sc_if->msk_txsq = Q_XS2;
1629                 sc_if->msk_rxq = Q_R2;
1630         }
1631
1632         callout_init_mtx(&sc_if->msk_tick_ch, &sc_if->msk_softc->msk_mtx, 0);
1633         msk_sysctl_node(sc_if);
1634
1635         if ((error = msk_txrx_dma_alloc(sc_if) != 0))
1636                 goto fail;
1637         msk_rx_dma_jalloc(sc_if);
1638
1639         ifp = sc_if->msk_ifp = if_alloc(IFT_ETHER);
1640         if (ifp == NULL) {
1641                 device_printf(sc_if->msk_if_dev, "can not if_alloc()\n");
1642                 error = ENOSPC;
1643                 goto fail;
1644         }
1645         ifp->if_softc = sc_if;
1646         if_initname(ifp, device_get_name(dev), device_get_unit(dev));
1647         ifp->if_mtu = ETHERMTU;
1648         ifp->if_flags = IFF_BROADCAST | IFF_SIMPLEX | IFF_MULTICAST;
1649         ifp->if_capabilities = IFCAP_TXCSUM | IFCAP_TSO4;
1650         /*
1651          * Enable Rx checksum offloading if controller supports
1652          * new descriptor formant and controller is not Yukon XL.
1653          */
1654         if ((sc_if->msk_flags & MSK_FLAG_DESCV2) == 0 &&
1655             sc->msk_hw_id != CHIP_ID_YUKON_XL)
1656                 ifp->if_capabilities |= IFCAP_RXCSUM;
1657         if ((sc_if->msk_flags & MSK_FLAG_DESCV2) != 0 &&
1658             (sc_if->msk_flags & MSK_FLAG_NORX_CSUM) == 0)
1659                 ifp->if_capabilities |= IFCAP_RXCSUM;
1660         ifp->if_hwassist = MSK_CSUM_FEATURES | CSUM_TSO;
1661         ifp->if_capenable = ifp->if_capabilities;
1662         ifp->if_ioctl = msk_ioctl;
1663         ifp->if_start = msk_start;
1664         ifp->if_timer = 0;
1665         ifp->if_watchdog = NULL;
1666         ifp->if_init = msk_init;
1667         IFQ_SET_MAXLEN(&ifp->if_snd, MSK_TX_RING_CNT - 1);
1668         ifp->if_snd.ifq_drv_maxlen = MSK_TX_RING_CNT - 1;
1669         IFQ_SET_READY(&ifp->if_snd);
1670         /*
1671          * Get station address for this interface. Note that
1672          * dual port cards actually come with three station
1673          * addresses: one for each port, plus an extra. The
1674          * extra one is used by the SysKonnect driver software
1675          * as a 'virtual' station address for when both ports
1676          * are operating in failover mode. Currently we don't
1677          * use this extra address.
1678          */
1679         MSK_IF_LOCK(sc_if);
1680         for (i = 0; i < ETHER_ADDR_LEN; i++)
1681                 eaddr[i] = CSR_READ_1(sc, B2_MAC_1 + (port * 8) + i);
1682
1683         /*
1684          * Call MI attach routine.  Can't hold locks when calling into ether_*.
1685          */
1686         MSK_IF_UNLOCK(sc_if);
1687         ether_ifattach(ifp, eaddr);
1688         MSK_IF_LOCK(sc_if);
1689
1690         /* VLAN capability setup */
1691         ifp->if_capabilities |= IFCAP_VLAN_MTU;
1692         if ((sc_if->msk_flags & MSK_FLAG_NOHWVLAN) == 0) {
1693                 /*
1694                  * Due to Tx checksum offload hardware bugs, msk(4) manually
1695                  * computes checksum for short frames. For VLAN tagged frames
1696                  * this workaround does not work so disable checksum offload
1697                  * for VLAN interface.
1698                  */
1699                 ifp->if_capabilities |= IFCAP_VLAN_HWTAGGING | IFCAP_VLAN_HWTSO;
1700                 /*
1701                  * Enable Rx checksum offloading for VLAN tagged frames
1702                  * if controller support new descriptor format.
1703                  */
1704                 if ((sc_if->msk_flags & MSK_FLAG_DESCV2) != 0 &&
1705                     (sc_if->msk_flags & MSK_FLAG_NORX_CSUM) == 0)
1706                         ifp->if_capabilities |= IFCAP_VLAN_HWCSUM;
1707         }
1708         ifp->if_capenable = ifp->if_capabilities;
1709
1710         /*
1711          * Tell the upper layer(s) we support long frames.
1712          * Must appear after the call to ether_ifattach() because
1713          * ether_ifattach() sets ifi_hdrlen to the default value.
1714          */
1715         ifp->if_data.ifi_hdrlen = sizeof(struct ether_vlan_header);
1716
1717         /*
1718          * Do miibus setup.
1719          */
1720         MSK_IF_UNLOCK(sc_if);
1721         error = mii_attach(dev, &sc_if->msk_miibus, ifp, msk_mediachange,
1722             msk_mediastatus, BMSR_DEFCAPMASK, PHY_ADDR_MARV, MII_OFFSET_ANY,
1723             mmd->mii_flags);
1724         if (error != 0) {
1725                 device_printf(sc_if->msk_if_dev, "attaching PHYs failed\n");
1726                 ether_ifdetach(ifp);
1727                 error = ENXIO;
1728                 goto fail;
1729         }
1730
1731 fail:
1732         if (error != 0) {
1733                 /* Access should be ok even though lock has been dropped */
1734                 sc->msk_if[port] = NULL;
1735                 msk_detach(dev);
1736         }
1737
1738         return (error);
1739 }
1740
1741 /*
1742  * Attach the interface. Allocate softc structures, do ifmedia
1743  * setup and ethernet/BPF attach.
1744  */
1745 static int
1746 mskc_attach(device_t dev)
1747 {
1748         struct msk_softc *sc;
1749         struct msk_mii_data *mmd;
1750         int error, msic, msir, reg;
1751
1752         sc = device_get_softc(dev);
1753         sc->msk_dev = dev;
1754         mtx_init(&sc->msk_mtx, device_get_nameunit(dev), MTX_NETWORK_LOCK,
1755             MTX_DEF);
1756
1757         /*
1758          * Map control/status registers.
1759          */
1760         pci_enable_busmaster(dev);
1761
1762         /* Allocate I/O resource */
1763 #ifdef MSK_USEIOSPACE
1764         sc->msk_res_spec = msk_res_spec_io;
1765 #else
1766         sc->msk_res_spec = msk_res_spec_mem;
1767 #endif
1768         sc->msk_irq_spec = msk_irq_spec_legacy;
1769         error = bus_alloc_resources(dev, sc->msk_res_spec, sc->msk_res);
1770         if (error) {
1771                 if (sc->msk_res_spec == msk_res_spec_mem)
1772                         sc->msk_res_spec = msk_res_spec_io;
1773                 else
1774                         sc->msk_res_spec = msk_res_spec_mem;
1775                 error = bus_alloc_resources(dev, sc->msk_res_spec, sc->msk_res);
1776                 if (error) {
1777                         device_printf(dev, "couldn't allocate %s resources\n",
1778                             sc->msk_res_spec == msk_res_spec_mem ? "memory" :
1779                             "I/O");
1780                         mtx_destroy(&sc->msk_mtx);
1781                         return (ENXIO);
1782                 }
1783         }
1784
1785         /* Enable all clocks before accessing any registers. */
1786         CSR_PCI_WRITE_4(sc, PCI_OUR_REG_3, 0);
1787
1788         CSR_WRITE_2(sc, B0_CTST, CS_RST_CLR);
1789         sc->msk_hw_id = CSR_READ_1(sc, B2_CHIP_ID);
1790         sc->msk_hw_rev = (CSR_READ_1(sc, B2_MAC_CFG) >> 4) & 0x0f;
1791         /* Bail out if chip is not recognized. */
1792         if (sc->msk_hw_id < CHIP_ID_YUKON_XL ||
1793             sc->msk_hw_id > CHIP_ID_YUKON_OPT ||
1794             sc->msk_hw_id == CHIP_ID_YUKON_UNKNOWN) {
1795                 device_printf(dev, "unknown device: id=0x%02x, rev=0x%02x\n",
1796                     sc->msk_hw_id, sc->msk_hw_rev);
1797                 mtx_destroy(&sc->msk_mtx);
1798                 return (ENXIO);
1799         }
1800
1801         SYSCTL_ADD_PROC(device_get_sysctl_ctx(dev),
1802             SYSCTL_CHILDREN(device_get_sysctl_tree(dev)),
1803             OID_AUTO, "process_limit", CTLTYPE_INT | CTLFLAG_RW,
1804             &sc->msk_process_limit, 0, sysctl_hw_msk_proc_limit, "I",
1805             "max number of Rx events to process");
1806
1807         sc->msk_process_limit = MSK_PROC_DEFAULT;
1808         error = resource_int_value(device_get_name(dev), device_get_unit(dev),
1809             "process_limit", &sc->msk_process_limit);
1810         if (error == 0) {
1811                 if (sc->msk_process_limit < MSK_PROC_MIN ||
1812                     sc->msk_process_limit > MSK_PROC_MAX) {
1813                         device_printf(dev, "process_limit value out of range; "
1814                             "using default: %d\n", MSK_PROC_DEFAULT);
1815                         sc->msk_process_limit = MSK_PROC_DEFAULT;
1816                 }
1817         }
1818
1819         sc->msk_int_holdoff = MSK_INT_HOLDOFF_DEFAULT;
1820         SYSCTL_ADD_INT(device_get_sysctl_ctx(dev),
1821             SYSCTL_CHILDREN(device_get_sysctl_tree(dev)), OID_AUTO,
1822             "int_holdoff", CTLFLAG_RW, &sc->msk_int_holdoff, 0,
1823             "Maximum number of time to delay interrupts");
1824         resource_int_value(device_get_name(dev), device_get_unit(dev),
1825             "int_holdoff", &sc->msk_int_holdoff);
1826
1827         sc->msk_pmd = CSR_READ_1(sc, B2_PMD_TYP);
1828         /* Check number of MACs. */
1829         sc->msk_num_port = 1;
1830         if ((CSR_READ_1(sc, B2_Y2_HW_RES) & CFG_DUAL_MAC_MSK) ==
1831             CFG_DUAL_MAC_MSK) {
1832                 if (!(CSR_READ_1(sc, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
1833                         sc->msk_num_port++;
1834         }
1835
1836         /* Check bus type. */
1837         if (pci_find_extcap(sc->msk_dev, PCIY_EXPRESS, &reg) == 0) {
1838                 sc->msk_bustype = MSK_PEX_BUS;
1839                 sc->msk_expcap = reg;
1840         } else if (pci_find_extcap(sc->msk_dev, PCIY_PCIX, &reg) == 0) {
1841                 sc->msk_bustype = MSK_PCIX_BUS;
1842                 sc->msk_pcixcap = reg;
1843         } else
1844                 sc->msk_bustype = MSK_PCI_BUS;
1845
1846         switch (sc->msk_hw_id) {
1847         case CHIP_ID_YUKON_EC:
1848                 sc->msk_clock = 125;    /* 125 MHz */
1849                 sc->msk_pflags |= MSK_FLAG_JUMBO;
1850                 break;
1851         case CHIP_ID_YUKON_EC_U:
1852                 sc->msk_clock = 125;    /* 125 MHz */
1853                 sc->msk_pflags |= MSK_FLAG_JUMBO | MSK_FLAG_JUMBO_NOCSUM;
1854                 break;
1855         case CHIP_ID_YUKON_EX:
1856                 sc->msk_clock = 125;    /* 125 MHz */
1857                 sc->msk_pflags |= MSK_FLAG_JUMBO | MSK_FLAG_DESCV2 |
1858                     MSK_FLAG_AUTOTX_CSUM;
1859                 /*
1860                  * Yukon Extreme seems to have silicon bug for
1861                  * automatic Tx checksum calculation capability.
1862                  */
1863                 if (sc->msk_hw_rev == CHIP_REV_YU_EX_B0)
1864                         sc->msk_pflags &= ~MSK_FLAG_AUTOTX_CSUM;
1865                 /*
1866                  * Yukon Extreme A0 could not use store-and-forward
1867                  * for jumbo frames, so disable Tx checksum
1868                  * offloading for jumbo frames.
1869                  */
1870                 if (sc->msk_hw_rev == CHIP_REV_YU_EX_A0)
1871                         sc->msk_pflags |= MSK_FLAG_JUMBO_NOCSUM;
1872                 break;
1873         case CHIP_ID_YUKON_FE:
1874                 sc->msk_clock = 100;    /* 100 MHz */
1875                 sc->msk_pflags |= MSK_FLAG_FASTETHER;
1876                 break;
1877         case CHIP_ID_YUKON_FE_P:
1878                 sc->msk_clock = 50;     /* 50 MHz */
1879                 sc->msk_pflags |= MSK_FLAG_FASTETHER | MSK_FLAG_DESCV2 |
1880                     MSK_FLAG_AUTOTX_CSUM;
1881                 if (sc->msk_hw_rev == CHIP_REV_YU_FE_P_A0) {
1882                         /*
1883                          * XXX
1884                          * FE+ A0 has status LE writeback bug so msk(4)
1885                          * does not rely on status word of received frame
1886                          * in msk_rxeof() which in turn disables all
1887                          * hardware assistance bits reported by the status
1888                          * word as well as validity of the received frame.
1889                          * Just pass received frames to upper stack with
1890                          * minimal test and let upper stack handle them.
1891                          */
1892                         sc->msk_pflags |= MSK_FLAG_NOHWVLAN |
1893                             MSK_FLAG_NORXCHK | MSK_FLAG_NORX_CSUM;
1894                 }
1895                 break;
1896         case CHIP_ID_YUKON_XL:
1897                 sc->msk_clock = 156;    /* 156 MHz */
1898                 sc->msk_pflags |= MSK_FLAG_JUMBO;
1899                 break;
1900         case CHIP_ID_YUKON_SUPR:
1901                 sc->msk_clock = 125;    /* 125 MHz */
1902                 sc->msk_pflags |= MSK_FLAG_JUMBO | MSK_FLAG_DESCV2 |
1903                     MSK_FLAG_AUTOTX_CSUM;
1904                 break;
1905         case CHIP_ID_YUKON_UL_2:
1906                 sc->msk_clock = 125;    /* 125 MHz */
1907                 sc->msk_pflags |= MSK_FLAG_JUMBO;
1908                 break;
1909         case CHIP_ID_YUKON_OPT:
1910                 sc->msk_clock = 125;    /* 125 MHz */
1911                 sc->msk_pflags |= MSK_FLAG_JUMBO | MSK_FLAG_DESCV2;
1912                 break;
1913         default:
1914                 sc->msk_clock = 156;    /* 156 MHz */
1915                 break;
1916         }
1917
1918         /* Allocate IRQ resources. */
1919         msic = pci_msi_count(dev);
1920         if (bootverbose)
1921                 device_printf(dev, "MSI count : %d\n", msic);
1922         if (legacy_intr != 0)
1923                 msi_disable = 1;
1924         if (msi_disable == 0 && msic > 0) {
1925                 msir = 1;
1926                 if (pci_alloc_msi(dev, &msir) == 0) {
1927                         if (msir == 1) {
1928                                 sc->msk_pflags |= MSK_FLAG_MSI;
1929                                 sc->msk_irq_spec = msk_irq_spec_msi;
1930                         } else
1931                                 pci_release_msi(dev);
1932                 }
1933         }
1934
1935         error = bus_alloc_resources(dev, sc->msk_irq_spec, sc->msk_irq);
1936         if (error) {
1937                 device_printf(dev, "couldn't allocate IRQ resources\n");
1938                 goto fail;
1939         }
1940
1941         if ((error = msk_status_dma_alloc(sc)) != 0)
1942                 goto fail;
1943
1944         /* Set base interrupt mask. */
1945         sc->msk_intrmask = Y2_IS_HW_ERR | Y2_IS_STAT_BMU;
1946         sc->msk_intrhwemask = Y2_IS_TIST_OV | Y2_IS_MST_ERR |
1947             Y2_IS_IRQ_STAT | Y2_IS_PCI_EXP | Y2_IS_PCI_NEXP;
1948
1949         /* Reset the adapter. */
1950         mskc_reset(sc);
1951
1952         if ((error = mskc_setup_rambuffer(sc)) != 0)
1953                 goto fail;
1954
1955         sc->msk_devs[MSK_PORT_A] = device_add_child(dev, "msk", -1);
1956         if (sc->msk_devs[MSK_PORT_A] == NULL) {
1957                 device_printf(dev, "failed to add child for PORT_A\n");
1958                 error = ENXIO;
1959                 goto fail;
1960         }
1961         mmd = malloc(sizeof(struct msk_mii_data), M_DEVBUF, M_WAITOK | M_ZERO);
1962         if (mmd == NULL) {
1963                 device_printf(dev, "failed to allocate memory for "
1964                     "ivars of PORT_A\n");
1965                 error = ENXIO;
1966                 goto fail;
1967         }
1968         mmd->port = MSK_PORT_A;
1969         mmd->pmd = sc->msk_pmd;
1970         mmd->mii_flags |= MIIF_DOPAUSE | MIIF_FORCEPAUSE;
1971         if (sc->msk_pmd == 'L' || sc->msk_pmd == 'S')
1972                 mmd->mii_flags |= MIIF_HAVEFIBER;
1973         if (sc->msk_pmd == 'P')
1974                 mmd->mii_flags |= MIIF_HAVEFIBER | MIIF_MACPRIV0;
1975         device_set_ivars(sc->msk_devs[MSK_PORT_A], mmd);
1976
1977         if (sc->msk_num_port > 1) {
1978                 sc->msk_devs[MSK_PORT_B] = device_add_child(dev, "msk", -1);
1979                 if (sc->msk_devs[MSK_PORT_B] == NULL) {
1980                         device_printf(dev, "failed to add child for PORT_B\n");
1981                         error = ENXIO;
1982                         goto fail;
1983                 }
1984                 mmd = malloc(sizeof(struct msk_mii_data), M_DEVBUF, M_WAITOK |
1985                     M_ZERO);
1986                 if (mmd == NULL) {
1987                         device_printf(dev, "failed to allocate memory for "
1988                             "ivars of PORT_B\n");
1989                         error = ENXIO;
1990                         goto fail;
1991                 }
1992                 mmd->port = MSK_PORT_B;
1993                 mmd->pmd = sc->msk_pmd;
1994                 if (sc->msk_pmd == 'L' || sc->msk_pmd == 'S')
1995                         mmd->mii_flags |= MIIF_HAVEFIBER;
1996                 if (sc->msk_pmd == 'P')
1997                         mmd->mii_flags |= MIIF_HAVEFIBER | MIIF_MACPRIV0;
1998                 device_set_ivars(sc->msk_devs[MSK_PORT_B], mmd);
1999         }
2000
2001         error = bus_generic_attach(dev);
2002         if (error) {
2003                 device_printf(dev, "failed to attach port(s)\n");
2004                 goto fail;
2005         }
2006
2007         /* Hook interrupt last to avoid having to lock softc. */
2008         error = bus_setup_intr(dev, sc->msk_irq[0], INTR_TYPE_NET |
2009             INTR_MPSAFE, NULL, msk_intr, sc, &sc->msk_intrhand);
2010         if (error != 0) {
2011                 device_printf(dev, "couldn't set up interrupt handler\n");
2012                 goto fail;
2013         }
2014 fail:
2015         if (error != 0)
2016                 mskc_detach(dev);
2017
2018         return (error);
2019 }
2020
2021 /*
2022  * Shutdown hardware and free up resources. This can be called any
2023  * time after the mutex has been initialized. It is called in both
2024  * the error case in attach and the normal detach case so it needs
2025  * to be careful about only freeing resources that have actually been
2026  * allocated.
2027  */
2028 static int
2029 msk_detach(device_t dev)
2030 {
2031         struct msk_softc *sc;
2032         struct msk_if_softc *sc_if;
2033         struct ifnet *ifp;
2034
2035         sc_if = device_get_softc(dev);
2036         KASSERT(mtx_initialized(&sc_if->msk_softc->msk_mtx),
2037             ("msk mutex not initialized in msk_detach"));
2038         MSK_IF_LOCK(sc_if);
2039
2040         ifp = sc_if->msk_ifp;
2041         if (device_is_attached(dev)) {
2042                 /* XXX */
2043                 sc_if->msk_flags |= MSK_FLAG_DETACH;
2044                 msk_stop(sc_if);
2045                 /* Can't hold locks while calling detach. */
2046                 MSK_IF_UNLOCK(sc_if);
2047                 callout_drain(&sc_if->msk_tick_ch);
2048                 ether_ifdetach(ifp);
2049                 MSK_IF_LOCK(sc_if);
2050         }
2051
2052         /*
2053          * We're generally called from mskc_detach() which is using
2054          * device_delete_child() to get to here. It's already trashed
2055          * miibus for us, so don't do it here or we'll panic.
2056          *
2057          * if (sc_if->msk_miibus != NULL) {
2058          *      device_delete_child(dev, sc_if->msk_miibus);
2059          *      sc_if->msk_miibus = NULL;
2060          * }
2061          */
2062
2063         msk_rx_dma_jfree(sc_if);
2064         msk_txrx_dma_free(sc_if);
2065         bus_generic_detach(dev);
2066
2067         if (ifp)
2068                 if_free(ifp);
2069         sc = sc_if->msk_softc;
2070         sc->msk_if[sc_if->msk_port] = NULL;
2071         MSK_IF_UNLOCK(sc_if);
2072
2073         return (0);
2074 }
2075
2076 static int
2077 mskc_detach(device_t dev)
2078 {
2079         struct msk_softc *sc;
2080
2081         sc = device_get_softc(dev);
2082         KASSERT(mtx_initialized(&sc->msk_mtx), ("msk mutex not initialized"));
2083
2084         if (device_is_alive(dev)) {
2085                 if (sc->msk_devs[MSK_PORT_A] != NULL) {
2086                         free(device_get_ivars(sc->msk_devs[MSK_PORT_A]),
2087                             M_DEVBUF);
2088                         device_delete_child(dev, sc->msk_devs[MSK_PORT_A]);
2089                 }
2090                 if (sc->msk_devs[MSK_PORT_B] != NULL) {
2091                         free(device_get_ivars(sc->msk_devs[MSK_PORT_B]),
2092                             M_DEVBUF);
2093                         device_delete_child(dev, sc->msk_devs[MSK_PORT_B]);
2094                 }
2095                 bus_generic_detach(dev);
2096         }
2097
2098         /* Disable all interrupts. */
2099         CSR_WRITE_4(sc, B0_IMSK, 0);
2100         CSR_READ_4(sc, B0_IMSK);
2101         CSR_WRITE_4(sc, B0_HWE_IMSK, 0);
2102         CSR_READ_4(sc, B0_HWE_IMSK);
2103
2104         /* LED Off. */
2105         CSR_WRITE_2(sc, B0_CTST, Y2_LED_STAT_OFF);
2106
2107         /* Put hardware reset. */
2108         CSR_WRITE_2(sc, B0_CTST, CS_RST_SET);
2109
2110         msk_status_dma_free(sc);
2111
2112         if (sc->msk_intrhand) {
2113                 bus_teardown_intr(dev, sc->msk_irq[0], sc->msk_intrhand);
2114                 sc->msk_intrhand = NULL;
2115         }
2116         bus_release_resources(dev, sc->msk_irq_spec, sc->msk_irq);
2117         if ((sc->msk_pflags & MSK_FLAG_MSI) != 0)
2118                 pci_release_msi(dev);
2119         bus_release_resources(dev, sc->msk_res_spec, sc->msk_res);
2120         mtx_destroy(&sc->msk_mtx);
2121
2122         return (0);
2123 }
2124
2125 struct msk_dmamap_arg {
2126         bus_addr_t      msk_busaddr;
2127 };
2128
2129 static void
2130 msk_dmamap_cb(void *arg, bus_dma_segment_t *segs, int nseg, int error)
2131 {
2132         struct msk_dmamap_arg *ctx;
2133
2134         if (error != 0)
2135                 return;
2136         ctx = arg;
2137         ctx->msk_busaddr = segs[0].ds_addr;
2138 }
2139
2140 /* Create status DMA region. */
2141 static int
2142 msk_status_dma_alloc(struct msk_softc *sc)
2143 {
2144         struct msk_dmamap_arg ctx;
2145         bus_size_t stat_sz;
2146         int count, error;
2147
2148         /*
2149          * It seems controller requires number of status LE entries
2150          * is power of 2 and the maximum number of status LE entries
2151          * is 4096.  For dual-port controllers, the number of status
2152          * LE entries should be large enough to hold both port's
2153          * status updates.
2154          */
2155         count = 3 * MSK_RX_RING_CNT + MSK_TX_RING_CNT;
2156         count = imin(4096, roundup2(count, 1024));
2157         sc->msk_stat_count = count;
2158         stat_sz = count * sizeof(struct msk_stat_desc);
2159         error = bus_dma_tag_create(
2160                     bus_get_dma_tag(sc->msk_dev),       /* parent */
2161                     MSK_STAT_ALIGN, 0,          /* alignment, boundary */
2162                     BUS_SPACE_MAXADDR,          /* lowaddr */
2163                     BUS_SPACE_MAXADDR,          /* highaddr */
2164                     NULL, NULL,                 /* filter, filterarg */
2165                     stat_sz,                    /* maxsize */
2166                     1,                          /* nsegments */
2167                     stat_sz,                    /* maxsegsize */
2168                     0,                          /* flags */
2169                     NULL, NULL,                 /* lockfunc, lockarg */
2170                     &sc->msk_stat_tag);
2171         if (error != 0) {
2172                 device_printf(sc->msk_dev,
2173                     "failed to create status DMA tag\n");
2174                 return (error);
2175         }
2176
2177         /* Allocate DMA'able memory and load the DMA map for status ring. */
2178         error = bus_dmamem_alloc(sc->msk_stat_tag,
2179             (void **)&sc->msk_stat_ring, BUS_DMA_WAITOK | BUS_DMA_COHERENT |
2180             BUS_DMA_ZERO, &sc->msk_stat_map);
2181         if (error != 0) {
2182                 device_printf(sc->msk_dev,
2183                     "failed to allocate DMA'able memory for status ring\n");
2184                 return (error);
2185         }
2186
2187         ctx.msk_busaddr = 0;
2188         error = bus_dmamap_load(sc->msk_stat_tag, sc->msk_stat_map,
2189             sc->msk_stat_ring, stat_sz, msk_dmamap_cb, &ctx, BUS_DMA_NOWAIT);
2190         if (error != 0) {
2191                 device_printf(sc->msk_dev,
2192                     "failed to load DMA'able memory for status ring\n");
2193                 return (error);
2194         }
2195         sc->msk_stat_ring_paddr = ctx.msk_busaddr;
2196
2197         return (0);
2198 }
2199
2200 static void
2201 msk_status_dma_free(struct msk_softc *sc)
2202 {
2203
2204         /* Destroy status block. */
2205         if (sc->msk_stat_tag) {
2206                 if (sc->msk_stat_map) {
2207                         bus_dmamap_unload(sc->msk_stat_tag, sc->msk_stat_map);
2208                         if (sc->msk_stat_ring) {
2209                                 bus_dmamem_free(sc->msk_stat_tag,
2210                                     sc->msk_stat_ring, sc->msk_stat_map);
2211                                 sc->msk_stat_ring = NULL;
2212                         }
2213                         sc->msk_stat_map = NULL;
2214                 }
2215                 bus_dma_tag_destroy(sc->msk_stat_tag);
2216                 sc->msk_stat_tag = NULL;
2217         }
2218 }
2219
2220 static int
2221 msk_txrx_dma_alloc(struct msk_if_softc *sc_if)
2222 {
2223         struct msk_dmamap_arg ctx;
2224         struct msk_txdesc *txd;
2225         struct msk_rxdesc *rxd;
2226         bus_size_t rxalign;
2227         int error, i;
2228
2229         /* Create parent DMA tag. */
2230         error = bus_dma_tag_create(
2231                     bus_get_dma_tag(sc_if->msk_if_dev), /* parent */
2232                     1, 0,                       /* alignment, boundary */
2233                     BUS_SPACE_MAXADDR,          /* lowaddr */
2234                     BUS_SPACE_MAXADDR,          /* highaddr */
2235                     NULL, NULL,                 /* filter, filterarg */
2236                     BUS_SPACE_MAXSIZE_32BIT,    /* maxsize */
2237                     0,                          /* nsegments */
2238                     BUS_SPACE_MAXSIZE_32BIT,    /* maxsegsize */
2239                     0,                          /* flags */
2240                     NULL, NULL,                 /* lockfunc, lockarg */
2241                     &sc_if->msk_cdata.msk_parent_tag);
2242         if (error != 0) {
2243                 device_printf(sc_if->msk_if_dev,
2244                     "failed to create parent DMA tag\n");
2245                 goto fail;
2246         }
2247         /* Create tag for Tx ring. */
2248         error = bus_dma_tag_create(sc_if->msk_cdata.msk_parent_tag,/* parent */
2249                     MSK_RING_ALIGN, 0,          /* alignment, boundary */
2250                     BUS_SPACE_MAXADDR,          /* lowaddr */
2251                     BUS_SPACE_MAXADDR,          /* highaddr */
2252                     NULL, NULL,                 /* filter, filterarg */
2253                     MSK_TX_RING_SZ,             /* maxsize */
2254                     1,                          /* nsegments */
2255                     MSK_TX_RING_SZ,             /* maxsegsize */
2256                     0,                          /* flags */
2257                     NULL, NULL,                 /* lockfunc, lockarg */
2258                     &sc_if->msk_cdata.msk_tx_ring_tag);
2259         if (error != 0) {
2260                 device_printf(sc_if->msk_if_dev,
2261                     "failed to create Tx ring DMA tag\n");
2262                 goto fail;
2263         }
2264
2265         /* Create tag for Rx ring. */
2266         error = bus_dma_tag_create(sc_if->msk_cdata.msk_parent_tag,/* parent */
2267                     MSK_RING_ALIGN, 0,          /* alignment, boundary */
2268                     BUS_SPACE_MAXADDR,          /* lowaddr */
2269                     BUS_SPACE_MAXADDR,          /* highaddr */
2270                     NULL, NULL,                 /* filter, filterarg */
2271                     MSK_RX_RING_SZ,             /* maxsize */
2272                     1,                          /* nsegments */
2273                     MSK_RX_RING_SZ,             /* maxsegsize */
2274                     0,                          /* flags */
2275                     NULL, NULL,                 /* lockfunc, lockarg */
2276                     &sc_if->msk_cdata.msk_rx_ring_tag);
2277         if (error != 0) {
2278                 device_printf(sc_if->msk_if_dev,
2279                     "failed to create Rx ring DMA tag\n");
2280                 goto fail;
2281         }
2282
2283         /* Create tag for Tx buffers. */
2284         error = bus_dma_tag_create(sc_if->msk_cdata.msk_parent_tag,/* parent */
2285                     1, 0,                       /* alignment, boundary */
2286                     BUS_SPACE_MAXADDR,          /* lowaddr */
2287                     BUS_SPACE_MAXADDR,          /* highaddr */
2288                     NULL, NULL,                 /* filter, filterarg */
2289                     MSK_TSO_MAXSIZE,            /* maxsize */
2290                     MSK_MAXTXSEGS,              /* nsegments */
2291                     MSK_TSO_MAXSGSIZE,          /* maxsegsize */
2292                     0,                          /* flags */
2293                     NULL, NULL,                 /* lockfunc, lockarg */
2294                     &sc_if->msk_cdata.msk_tx_tag);
2295         if (error != 0) {
2296                 device_printf(sc_if->msk_if_dev,
2297                     "failed to create Tx DMA tag\n");
2298                 goto fail;
2299         }
2300
2301         rxalign = 1;
2302         /*
2303          * Workaround hardware hang which seems to happen when Rx buffer
2304          * is not aligned on multiple of FIFO word(8 bytes).
2305          */
2306         if ((sc_if->msk_flags & MSK_FLAG_RAMBUF) != 0)
2307                 rxalign = MSK_RX_BUF_ALIGN;
2308         /* Create tag for Rx buffers. */
2309         error = bus_dma_tag_create(sc_if->msk_cdata.msk_parent_tag,/* parent */
2310                     rxalign, 0,                 /* alignment, boundary */
2311                     BUS_SPACE_MAXADDR,          /* lowaddr */
2312                     BUS_SPACE_MAXADDR,          /* highaddr */
2313                     NULL, NULL,                 /* filter, filterarg */
2314                     MCLBYTES,                   /* maxsize */
2315                     1,                          /* nsegments */
2316                     MCLBYTES,                   /* maxsegsize */
2317                     0,                          /* flags */
2318                     NULL, NULL,                 /* lockfunc, lockarg */
2319                     &sc_if->msk_cdata.msk_rx_tag);
2320         if (error != 0) {
2321                 device_printf(sc_if->msk_if_dev,
2322                     "failed to create Rx DMA tag\n");
2323                 goto fail;
2324         }
2325
2326         /* Allocate DMA'able memory and load the DMA map for Tx ring. */
2327         error = bus_dmamem_alloc(sc_if->msk_cdata.msk_tx_ring_tag,
2328             (void **)&sc_if->msk_rdata.msk_tx_ring, BUS_DMA_WAITOK |
2329             BUS_DMA_COHERENT | BUS_DMA_ZERO, &sc_if->msk_cdata.msk_tx_ring_map);
2330         if (error != 0) {
2331                 device_printf(sc_if->msk_if_dev,
2332                     "failed to allocate DMA'able memory for Tx ring\n");
2333                 goto fail;
2334         }
2335
2336         ctx.msk_busaddr = 0;
2337         error = bus_dmamap_load(sc_if->msk_cdata.msk_tx_ring_tag,
2338             sc_if->msk_cdata.msk_tx_ring_map, sc_if->msk_rdata.msk_tx_ring,
2339             MSK_TX_RING_SZ, msk_dmamap_cb, &ctx, BUS_DMA_NOWAIT);
2340         if (error != 0) {
2341                 device_printf(sc_if->msk_if_dev,
2342                     "failed to load DMA'able memory for Tx ring\n");
2343                 goto fail;
2344         }
2345         sc_if->msk_rdata.msk_tx_ring_paddr = ctx.msk_busaddr;
2346
2347         /* Allocate DMA'able memory and load the DMA map for Rx ring. */
2348         error = bus_dmamem_alloc(sc_if->msk_cdata.msk_rx_ring_tag,
2349             (void **)&sc_if->msk_rdata.msk_rx_ring, BUS_DMA_WAITOK |
2350             BUS_DMA_COHERENT | BUS_DMA_ZERO, &sc_if->msk_cdata.msk_rx_ring_map);
2351         if (error != 0) {
2352                 device_printf(sc_if->msk_if_dev,
2353                     "failed to allocate DMA'able memory for Rx ring\n");
2354                 goto fail;
2355         }
2356
2357         ctx.msk_busaddr = 0;
2358         error = bus_dmamap_load(sc_if->msk_cdata.msk_rx_ring_tag,
2359             sc_if->msk_cdata.msk_rx_ring_map, sc_if->msk_rdata.msk_rx_ring,
2360             MSK_RX_RING_SZ, msk_dmamap_cb, &ctx, BUS_DMA_NOWAIT);
2361         if (error != 0) {
2362                 device_printf(sc_if->msk_if_dev,
2363                     "failed to load DMA'able memory for Rx ring\n");
2364                 goto fail;
2365         }
2366         sc_if->msk_rdata.msk_rx_ring_paddr = ctx.msk_busaddr;
2367
2368         /* Create DMA maps for Tx buffers. */
2369         for (i = 0; i < MSK_TX_RING_CNT; i++) {
2370                 txd = &sc_if->msk_cdata.msk_txdesc[i];
2371                 txd->tx_m = NULL;
2372                 txd->tx_dmamap = NULL;
2373                 error = bus_dmamap_create(sc_if->msk_cdata.msk_tx_tag, 0,
2374                     &txd->tx_dmamap);
2375                 if (error != 0) {
2376                         device_printf(sc_if->msk_if_dev,
2377                             "failed to create Tx dmamap\n");
2378                         goto fail;
2379                 }
2380         }
2381         /* Create DMA maps for Rx buffers. */
2382         if ((error = bus_dmamap_create(sc_if->msk_cdata.msk_rx_tag, 0,
2383             &sc_if->msk_cdata.msk_rx_sparemap)) != 0) {
2384                 device_printf(sc_if->msk_if_dev,
2385                     "failed to create spare Rx dmamap\n");
2386                 goto fail;
2387         }
2388         for (i = 0; i < MSK_RX_RING_CNT; i++) {
2389                 rxd = &sc_if->msk_cdata.msk_rxdesc[i];
2390                 rxd->rx_m = NULL;
2391                 rxd->rx_dmamap = NULL;
2392                 error = bus_dmamap_create(sc_if->msk_cdata.msk_rx_tag, 0,
2393                     &rxd->rx_dmamap);
2394                 if (error != 0) {
2395                         device_printf(sc_if->msk_if_dev,
2396                             "failed to create Rx dmamap\n");
2397                         goto fail;
2398                 }
2399         }
2400
2401 fail:
2402         return (error);
2403 }
2404
2405 static int
2406 msk_rx_dma_jalloc(struct msk_if_softc *sc_if)
2407 {
2408         struct msk_dmamap_arg ctx;
2409         struct msk_rxdesc *jrxd;
2410         bus_size_t rxalign;
2411         int error, i;
2412
2413         if (jumbo_disable != 0 || (sc_if->msk_flags & MSK_FLAG_JUMBO) == 0) {
2414                 sc_if->msk_flags &= ~MSK_FLAG_JUMBO;
2415                 device_printf(sc_if->msk_if_dev,
2416                     "disabling jumbo frame support\n");
2417                 return (0);
2418         }
2419         /* Create tag for jumbo Rx ring. */
2420         error = bus_dma_tag_create(sc_if->msk_cdata.msk_parent_tag,/* parent */
2421                     MSK_RING_ALIGN, 0,          /* alignment, boundary */
2422                     BUS_SPACE_MAXADDR,          /* lowaddr */
2423                     BUS_SPACE_MAXADDR,          /* highaddr */
2424                     NULL, NULL,                 /* filter, filterarg */
2425                     MSK_JUMBO_RX_RING_SZ,       /* maxsize */
2426                     1,                          /* nsegments */
2427                     MSK_JUMBO_RX_RING_SZ,       /* maxsegsize */
2428                     0,                          /* flags */
2429                     NULL, NULL,                 /* lockfunc, lockarg */
2430                     &sc_if->msk_cdata.msk_jumbo_rx_ring_tag);
2431         if (error != 0) {
2432                 device_printf(sc_if->msk_if_dev,
2433                     "failed to create jumbo Rx ring DMA tag\n");
2434                 goto jumbo_fail;
2435         }
2436
2437         rxalign = 1;
2438         /*
2439          * Workaround hardware hang which seems to happen when Rx buffer
2440          * is not aligned on multiple of FIFO word(8 bytes).
2441          */
2442         if ((sc_if->msk_flags & MSK_FLAG_RAMBUF) != 0)
2443                 rxalign = MSK_RX_BUF_ALIGN;
2444         /* Create tag for jumbo Rx buffers. */
2445         error = bus_dma_tag_create(sc_if->msk_cdata.msk_parent_tag,/* parent */
2446                     rxalign, 0,                 /* alignment, boundary */
2447                     BUS_SPACE_MAXADDR,          /* lowaddr */
2448                     BUS_SPACE_MAXADDR,          /* highaddr */
2449                     NULL, NULL,                 /* filter, filterarg */
2450                     MJUM9BYTES,                 /* maxsize */
2451                     1,                          /* nsegments */
2452                     MJUM9BYTES,                 /* maxsegsize */
2453                     0,                          /* flags */
2454                     NULL, NULL,                 /* lockfunc, lockarg */
2455                     &sc_if->msk_cdata.msk_jumbo_rx_tag);
2456         if (error != 0) {
2457                 device_printf(sc_if->msk_if_dev,
2458                     "failed to create jumbo Rx DMA tag\n");
2459                 goto jumbo_fail;
2460         }
2461
2462         /* Allocate DMA'able memory and load the DMA map for jumbo Rx ring. */
2463         error = bus_dmamem_alloc(sc_if->msk_cdata.msk_jumbo_rx_ring_tag,
2464             (void **)&sc_if->msk_rdata.msk_jumbo_rx_ring,
2465             BUS_DMA_WAITOK | BUS_DMA_COHERENT | BUS_DMA_ZERO,
2466             &sc_if->msk_cdata.msk_jumbo_rx_ring_map);
2467         if (error != 0) {
2468                 device_printf(sc_if->msk_if_dev,
2469                     "failed to allocate DMA'able memory for jumbo Rx ring\n");
2470                 goto jumbo_fail;
2471         }
2472
2473         ctx.msk_busaddr = 0;
2474         error = bus_dmamap_load(sc_if->msk_cdata.msk_jumbo_rx_ring_tag,
2475             sc_if->msk_cdata.msk_jumbo_rx_ring_map,
2476             sc_if->msk_rdata.msk_jumbo_rx_ring, MSK_JUMBO_RX_RING_SZ,
2477             msk_dmamap_cb, &ctx, BUS_DMA_NOWAIT);
2478         if (error != 0) {
2479                 device_printf(sc_if->msk_if_dev,
2480                     "failed to load DMA'able memory for jumbo Rx ring\n");
2481                 goto jumbo_fail;
2482         }
2483         sc_if->msk_rdata.msk_jumbo_rx_ring_paddr = ctx.msk_busaddr;
2484
2485         /* Create DMA maps for jumbo Rx buffers. */
2486         if ((error = bus_dmamap_create(sc_if->msk_cdata.msk_jumbo_rx_tag, 0,
2487             &sc_if->msk_cdata.msk_jumbo_rx_sparemap)) != 0) {
2488                 device_printf(sc_if->msk_if_dev,
2489                     "failed to create spare jumbo Rx dmamap\n");
2490                 goto jumbo_fail;
2491         }
2492         for (i = 0; i < MSK_JUMBO_RX_RING_CNT; i++) {
2493                 jrxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[i];
2494                 jrxd->rx_m = NULL;
2495                 jrxd->rx_dmamap = NULL;
2496                 error = bus_dmamap_create(sc_if->msk_cdata.msk_jumbo_rx_tag, 0,
2497                     &jrxd->rx_dmamap);
2498                 if (error != 0) {
2499                         device_printf(sc_if->msk_if_dev,
2500                             "failed to create jumbo Rx dmamap\n");
2501                         goto jumbo_fail;
2502                 }
2503         }
2504
2505         return (0);
2506
2507 jumbo_fail:
2508         msk_rx_dma_jfree(sc_if);
2509         device_printf(sc_if->msk_if_dev, "disabling jumbo frame support "
2510             "due to resource shortage\n");
2511         sc_if->msk_flags &= ~MSK_FLAG_JUMBO;
2512         return (error);
2513 }
2514
2515 static void
2516 msk_txrx_dma_free(struct msk_if_softc *sc_if)
2517 {
2518         struct msk_txdesc *txd;
2519         struct msk_rxdesc *rxd;
2520         int i;
2521
2522         /* Tx ring. */
2523         if (sc_if->msk_cdata.msk_tx_ring_tag) {
2524                 if (sc_if->msk_cdata.msk_tx_ring_map)
2525                         bus_dmamap_unload(sc_if->msk_cdata.msk_tx_ring_tag,
2526                             sc_if->msk_cdata.msk_tx_ring_map);
2527                 if (sc_if->msk_cdata.msk_tx_ring_map &&
2528                     sc_if->msk_rdata.msk_tx_ring)
2529                         bus_dmamem_free(sc_if->msk_cdata.msk_tx_ring_tag,
2530                             sc_if->msk_rdata.msk_tx_ring,
2531                             sc_if->msk_cdata.msk_tx_ring_map);
2532                 sc_if->msk_rdata.msk_tx_ring = NULL;
2533                 sc_if->msk_cdata.msk_tx_ring_map = NULL;
2534                 bus_dma_tag_destroy(sc_if->msk_cdata.msk_tx_ring_tag);
2535                 sc_if->msk_cdata.msk_tx_ring_tag = NULL;
2536         }
2537         /* Rx ring. */
2538         if (sc_if->msk_cdata.msk_rx_ring_tag) {
2539                 if (sc_if->msk_cdata.msk_rx_ring_map)
2540                         bus_dmamap_unload(sc_if->msk_cdata.msk_rx_ring_tag,
2541                             sc_if->msk_cdata.msk_rx_ring_map);
2542                 if (sc_if->msk_cdata.msk_rx_ring_map &&
2543                     sc_if->msk_rdata.msk_rx_ring)
2544                         bus_dmamem_free(sc_if->msk_cdata.msk_rx_ring_tag,
2545                             sc_if->msk_rdata.msk_rx_ring,
2546                             sc_if->msk_cdata.msk_rx_ring_map);
2547                 sc_if->msk_rdata.msk_rx_ring = NULL;
2548                 sc_if->msk_cdata.msk_rx_ring_map = NULL;
2549                 bus_dma_tag_destroy(sc_if->msk_cdata.msk_rx_ring_tag);
2550                 sc_if->msk_cdata.msk_rx_ring_tag = NULL;
2551         }
2552         /* Tx buffers. */
2553         if (sc_if->msk_cdata.msk_tx_tag) {
2554                 for (i = 0; i < MSK_TX_RING_CNT; i++) {
2555                         txd = &sc_if->msk_cdata.msk_txdesc[i];
2556                         if (txd->tx_dmamap) {
2557                                 bus_dmamap_destroy(sc_if->msk_cdata.msk_tx_tag,
2558                                     txd->tx_dmamap);
2559                                 txd->tx_dmamap = NULL;
2560                         }
2561                 }
2562                 bus_dma_tag_destroy(sc_if->msk_cdata.msk_tx_tag);
2563                 sc_if->msk_cdata.msk_tx_tag = NULL;
2564         }
2565         /* Rx buffers. */
2566         if (sc_if->msk_cdata.msk_rx_tag) {
2567                 for (i = 0; i < MSK_RX_RING_CNT; i++) {
2568                         rxd = &sc_if->msk_cdata.msk_rxdesc[i];
2569                         if (rxd->rx_dmamap) {
2570                                 bus_dmamap_destroy(sc_if->msk_cdata.msk_rx_tag,
2571                                     rxd->rx_dmamap);
2572                                 rxd->rx_dmamap = NULL;
2573                         }
2574                 }
2575                 if (sc_if->msk_cdata.msk_rx_sparemap) {
2576                         bus_dmamap_destroy(sc_if->msk_cdata.msk_rx_tag,
2577                             sc_if->msk_cdata.msk_rx_sparemap);
2578                         sc_if->msk_cdata.msk_rx_sparemap = 0;
2579                 }
2580                 bus_dma_tag_destroy(sc_if->msk_cdata.msk_rx_tag);
2581                 sc_if->msk_cdata.msk_rx_tag = NULL;
2582         }
2583         if (sc_if->msk_cdata.msk_parent_tag) {
2584                 bus_dma_tag_destroy(sc_if->msk_cdata.msk_parent_tag);
2585                 sc_if->msk_cdata.msk_parent_tag = NULL;
2586         }
2587 }
2588
2589 static void
2590 msk_rx_dma_jfree(struct msk_if_softc *sc_if)
2591 {
2592         struct msk_rxdesc *jrxd;
2593         int i;
2594
2595         /* Jumbo Rx ring. */
2596         if (sc_if->msk_cdata.msk_jumbo_rx_ring_tag) {
2597                 if (sc_if->msk_cdata.msk_jumbo_rx_ring_map)
2598                         bus_dmamap_unload(sc_if->msk_cdata.msk_jumbo_rx_ring_tag,
2599                             sc_if->msk_cdata.msk_jumbo_rx_ring_map);
2600                 if (sc_if->msk_cdata.msk_jumbo_rx_ring_map &&
2601                     sc_if->msk_rdata.msk_jumbo_rx_ring)
2602                         bus_dmamem_free(sc_if->msk_cdata.msk_jumbo_rx_ring_tag,
2603                             sc_if->msk_rdata.msk_jumbo_rx_ring,
2604                             sc_if->msk_cdata.msk_jumbo_rx_ring_map);
2605                 sc_if->msk_rdata.msk_jumbo_rx_ring = NULL;
2606                 sc_if->msk_cdata.msk_jumbo_rx_ring_map = NULL;
2607                 bus_dma_tag_destroy(sc_if->msk_cdata.msk_jumbo_rx_ring_tag);
2608                 sc_if->msk_cdata.msk_jumbo_rx_ring_tag = NULL;
2609         }
2610         /* Jumbo Rx buffers. */
2611         if (sc_if->msk_cdata.msk_jumbo_rx_tag) {
2612                 for (i = 0; i < MSK_JUMBO_RX_RING_CNT; i++) {
2613                         jrxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[i];
2614                         if (jrxd->rx_dmamap) {
2615                                 bus_dmamap_destroy(
2616                                     sc_if->msk_cdata.msk_jumbo_rx_tag,
2617                                     jrxd->rx_dmamap);
2618                                 jrxd->rx_dmamap = NULL;
2619                         }
2620                 }
2621                 if (sc_if->msk_cdata.msk_jumbo_rx_sparemap) {
2622                         bus_dmamap_destroy(sc_if->msk_cdata.msk_jumbo_rx_tag,
2623                             sc_if->msk_cdata.msk_jumbo_rx_sparemap);
2624                         sc_if->msk_cdata.msk_jumbo_rx_sparemap = 0;
2625                 }
2626                 bus_dma_tag_destroy(sc_if->msk_cdata.msk_jumbo_rx_tag);
2627                 sc_if->msk_cdata.msk_jumbo_rx_tag = NULL;
2628         }
2629 }
2630
2631 static int
2632 msk_encap(struct msk_if_softc *sc_if, struct mbuf **m_head)
2633 {
2634         struct msk_txdesc *txd, *txd_last;
2635         struct msk_tx_desc *tx_le;
2636         struct mbuf *m;
2637         bus_dmamap_t map;
2638         bus_dma_segment_t txsegs[MSK_MAXTXSEGS];
2639         uint32_t control, csum, prod, si;
2640         uint16_t offset, tcp_offset, tso_mtu;
2641         int error, i, nseg, tso;
2642
2643         MSK_IF_LOCK_ASSERT(sc_if);
2644
2645         tcp_offset = offset = 0;
2646         m = *m_head;
2647         if (((sc_if->msk_flags & MSK_FLAG_AUTOTX_CSUM) == 0 &&
2648             (m->m_pkthdr.csum_flags & MSK_CSUM_FEATURES) != 0) ||
2649             ((sc_if->msk_flags & MSK_FLAG_DESCV2) == 0 &&
2650             (m->m_pkthdr.csum_flags & CSUM_TSO) != 0)) {
2651                 /*
2652                  * Since mbuf has no protocol specific structure information
2653                  * in it we have to inspect protocol information here to
2654                  * setup TSO and checksum offload. I don't know why Marvell
2655                  * made a such decision in chip design because other GigE
2656                  * hardwares normally takes care of all these chores in
2657                  * hardware. However, TSO performance of Yukon II is very
2658                  * good such that it's worth to implement it.
2659                  */
2660                 struct ether_header *eh;
2661                 struct ip *ip;
2662                 struct tcphdr *tcp;
2663
2664                 if (M_WRITABLE(m) == 0) {
2665                         /* Get a writable copy. */
2666                         m = m_dup(*m_head, M_DONTWAIT);
2667                         m_freem(*m_head);
2668                         if (m == NULL) {
2669                                 *m_head = NULL;
2670                                 return (ENOBUFS);
2671                         }
2672                         *m_head = m;
2673                 }
2674
2675                 offset = sizeof(struct ether_header);
2676                 m = m_pullup(m, offset);
2677                 if (m == NULL) {
2678                         *m_head = NULL;
2679                         return (ENOBUFS);
2680                 }
2681                 eh = mtod(m, struct ether_header *);
2682                 /* Check if hardware VLAN insertion is off. */
2683                 if (eh->ether_type == htons(ETHERTYPE_VLAN)) {
2684                         offset = sizeof(struct ether_vlan_header);
2685                         m = m_pullup(m, offset);
2686                         if (m == NULL) {
2687                                 *m_head = NULL;
2688                                 return (ENOBUFS);
2689                         }
2690                 }
2691                 m = m_pullup(m, offset + sizeof(struct ip));
2692                 if (m == NULL) {
2693                         *m_head = NULL;
2694                         return (ENOBUFS);
2695                 }
2696                 ip = (struct ip *)(mtod(m, char *) + offset);
2697                 offset += (ip->ip_hl << 2);
2698                 tcp_offset = offset;
2699                 if ((m->m_pkthdr.csum_flags & CSUM_TSO) != 0) {
2700                         m = m_pullup(m, offset + sizeof(struct tcphdr));
2701                         if (m == NULL) {
2702                                 *m_head = NULL;
2703                                 return (ENOBUFS);
2704                         }
2705                         tcp = (struct tcphdr *)(mtod(m, char *) + offset);
2706                         offset += (tcp->th_off << 2);
2707                 } else if ((sc_if->msk_flags & MSK_FLAG_AUTOTX_CSUM) == 0 &&
2708                     (m->m_pkthdr.len < MSK_MIN_FRAMELEN) &&
2709                     (m->m_pkthdr.csum_flags & CSUM_TCP) != 0) {
2710                         /*
2711                          * It seems that Yukon II has Tx checksum offload bug
2712                          * for small TCP packets that's less than 60 bytes in
2713                          * size (e.g. TCP window probe packet, pure ACK packet).
2714                          * Common work around like padding with zeros to make
2715                          * the frame minimum ethernet frame size didn't work at
2716                          * all.
2717                          * Instead of disabling checksum offload completely we
2718                          * resort to S/W checksum routine when we encounter
2719                          * short TCP frames.
2720                          * Short UDP packets appear to be handled correctly by
2721                          * Yukon II. Also I assume this bug does not happen on
2722                          * controllers that use newer descriptor format or
2723                          * automatic Tx checksum calculation.
2724                          */
2725                         m = m_pullup(m, offset + sizeof(struct tcphdr));
2726                         if (m == NULL) {
2727                                 *m_head = NULL;
2728                                 return (ENOBUFS);
2729                         }
2730                         *(uint16_t *)(m->m_data + offset +
2731                             m->m_pkthdr.csum_data) = in_cksum_skip(m,
2732                             m->m_pkthdr.len, offset);
2733                         m->m_pkthdr.csum_flags &= ~CSUM_TCP;
2734                 }
2735                 *m_head = m;
2736         }
2737
2738         prod = sc_if->msk_cdata.msk_tx_prod;
2739         txd = &sc_if->msk_cdata.msk_txdesc[prod];
2740         txd_last = txd;
2741         map = txd->tx_dmamap;
2742         error = bus_dmamap_load_mbuf_sg(sc_if->msk_cdata.msk_tx_tag, map,
2743             *m_head, txsegs, &nseg, BUS_DMA_NOWAIT);
2744         if (error == EFBIG) {
2745                 m = m_collapse(*m_head, M_DONTWAIT, MSK_MAXTXSEGS);
2746                 if (m == NULL) {
2747                         m_freem(*m_head);
2748                         *m_head = NULL;
2749                         return (ENOBUFS);
2750                 }
2751                 *m_head = m;
2752                 error = bus_dmamap_load_mbuf_sg(sc_if->msk_cdata.msk_tx_tag,
2753                     map, *m_head, txsegs, &nseg, BUS_DMA_NOWAIT);
2754                 if (error != 0) {
2755                         m_freem(*m_head);
2756                         *m_head = NULL;
2757                         return (error);
2758                 }
2759         } else if (error != 0)
2760                 return (error);
2761         if (nseg == 0) {
2762                 m_freem(*m_head);
2763                 *m_head = NULL;
2764                 return (EIO);
2765         }
2766
2767         /* Check number of available descriptors. */
2768         if (sc_if->msk_cdata.msk_tx_cnt + nseg >=
2769             (MSK_TX_RING_CNT - MSK_RESERVED_TX_DESC_CNT)) {
2770                 bus_dmamap_unload(sc_if->msk_cdata.msk_tx_tag, map);
2771                 return (ENOBUFS);
2772         }
2773
2774         control = 0;
2775         tso = 0;
2776         tx_le = NULL;
2777
2778         /* Check TSO support. */
2779         if ((m->m_pkthdr.csum_flags & CSUM_TSO) != 0) {
2780                 if ((sc_if->msk_flags & MSK_FLAG_DESCV2) != 0)
2781                         tso_mtu = m->m_pkthdr.tso_segsz;
2782                 else
2783                         tso_mtu = offset + m->m_pkthdr.tso_segsz;
2784                 if (tso_mtu != sc_if->msk_cdata.msk_tso_mtu) {
2785                         tx_le = &sc_if->msk_rdata.msk_tx_ring[prod];
2786                         tx_le->msk_addr = htole32(tso_mtu);
2787                         if ((sc_if->msk_flags & MSK_FLAG_DESCV2) != 0)
2788                                 tx_le->msk_control = htole32(OP_MSS | HW_OWNER);
2789                         else
2790                                 tx_le->msk_control =
2791                                     htole32(OP_LRGLEN | HW_OWNER);
2792                         sc_if->msk_cdata.msk_tx_cnt++;
2793                         MSK_INC(prod, MSK_TX_RING_CNT);
2794                         sc_if->msk_cdata.msk_tso_mtu = tso_mtu;
2795                 }
2796                 tso++;
2797         }
2798         /* Check if we have a VLAN tag to insert. */
2799         if ((m->m_flags & M_VLANTAG) != 0) {
2800                 if (tx_le == NULL) {
2801                         tx_le = &sc_if->msk_rdata.msk_tx_ring[prod];
2802                         tx_le->msk_addr = htole32(0);
2803                         tx_le->msk_control = htole32(OP_VLAN | HW_OWNER |
2804                             htons(m->m_pkthdr.ether_vtag));
2805                         sc_if->msk_cdata.msk_tx_cnt++;
2806                         MSK_INC(prod, MSK_TX_RING_CNT);
2807                 } else {
2808                         tx_le->msk_control |= htole32(OP_VLAN |
2809                             htons(m->m_pkthdr.ether_vtag));
2810                 }
2811                 control |= INS_VLAN;
2812         }
2813         /* Check if we have to handle checksum offload. */
2814         if (tso == 0 && (m->m_pkthdr.csum_flags & MSK_CSUM_FEATURES) != 0) {
2815                 if ((sc_if->msk_flags & MSK_FLAG_AUTOTX_CSUM) != 0)
2816                         control |= CALSUM;
2817                 else {
2818                         control |= CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
2819                         if ((m->m_pkthdr.csum_flags & CSUM_UDP) != 0)
2820                                 control |= UDPTCP;
2821                         /* Checksum write position. */
2822                         csum = (tcp_offset + m->m_pkthdr.csum_data) & 0xffff;
2823                         /* Checksum start position. */
2824                         csum |= (uint32_t)tcp_offset << 16;
2825                         if (csum != sc_if->msk_cdata.msk_last_csum) {
2826                                 tx_le = &sc_if->msk_rdata.msk_tx_ring[prod];
2827                                 tx_le->msk_addr = htole32(csum);
2828                                 tx_le->msk_control = htole32(1 << 16 |
2829                                     (OP_TCPLISW | HW_OWNER));
2830                                 sc_if->msk_cdata.msk_tx_cnt++;
2831                                 MSK_INC(prod, MSK_TX_RING_CNT);
2832                                 sc_if->msk_cdata.msk_last_csum = csum;
2833                         }
2834                 }
2835         }
2836
2837 #ifdef MSK_64BIT_DMA
2838         if (MSK_ADDR_HI(txsegs[0].ds_addr) !=
2839             sc_if->msk_cdata.msk_tx_high_addr) {
2840                 sc_if->msk_cdata.msk_tx_high_addr =
2841                     MSK_ADDR_HI(txsegs[0].ds_addr);
2842                 tx_le = &sc_if->msk_rdata.msk_tx_ring[prod];
2843                 tx_le->msk_addr = htole32(MSK_ADDR_HI(txsegs[0].ds_addr));
2844                 tx_le->msk_control = htole32(OP_ADDR64 | HW_OWNER);
2845                 sc_if->msk_cdata.msk_tx_cnt++;
2846                 MSK_INC(prod, MSK_TX_RING_CNT);
2847         }
2848 #endif
2849         si = prod;
2850         tx_le = &sc_if->msk_rdata.msk_tx_ring[prod];
2851         tx_le->msk_addr = htole32(MSK_ADDR_LO(txsegs[0].ds_addr));
2852         if (tso == 0)
2853                 tx_le->msk_control = htole32(txsegs[0].ds_len | control |
2854                     OP_PACKET);
2855         else
2856                 tx_le->msk_control = htole32(txsegs[0].ds_len | control |
2857                     OP_LARGESEND);
2858         sc_if->msk_cdata.msk_tx_cnt++;
2859         MSK_INC(prod, MSK_TX_RING_CNT);
2860
2861         for (i = 1; i < nseg; i++) {
2862                 tx_le = &sc_if->msk_rdata.msk_tx_ring[prod];
2863 #ifdef MSK_64BIT_DMA
2864                 if (MSK_ADDR_HI(txsegs[i].ds_addr) !=
2865                     sc_if->msk_cdata.msk_tx_high_addr) {
2866                         sc_if->msk_cdata.msk_tx_high_addr =
2867                             MSK_ADDR_HI(txsegs[i].ds_addr);
2868                         tx_le = &sc_if->msk_rdata.msk_tx_ring[prod];
2869                         tx_le->msk_addr =
2870                             htole32(MSK_ADDR_HI(txsegs[i].ds_addr));
2871                         tx_le->msk_control = htole32(OP_ADDR64 | HW_OWNER);
2872                         sc_if->msk_cdata.msk_tx_cnt++;
2873                         MSK_INC(prod, MSK_TX_RING_CNT);
2874                         tx_le = &sc_if->msk_rdata.msk_tx_ring[prod];
2875                 }
2876 #endif
2877                 tx_le->msk_addr = htole32(MSK_ADDR_LO(txsegs[i].ds_addr));
2878                 tx_le->msk_control = htole32(txsegs[i].ds_len | control |
2879                     OP_BUFFER | HW_OWNER);
2880                 sc_if->msk_cdata.msk_tx_cnt++;
2881                 MSK_INC(prod, MSK_TX_RING_CNT);
2882         }
2883         /* Update producer index. */
2884         sc_if->msk_cdata.msk_tx_prod = prod;
2885
2886         /* Set EOP on the last descriptor. */
2887         prod = (prod + MSK_TX_RING_CNT - 1) % MSK_TX_RING_CNT;
2888         tx_le = &sc_if->msk_rdata.msk_tx_ring[prod];
2889         tx_le->msk_control |= htole32(EOP);
2890
2891         /* Turn the first descriptor ownership to hardware. */
2892         tx_le = &sc_if->msk_rdata.msk_tx_ring[si];
2893         tx_le->msk_control |= htole32(HW_OWNER);
2894
2895         txd = &sc_if->msk_cdata.msk_txdesc[prod];
2896         map = txd_last->tx_dmamap;
2897         txd_last->tx_dmamap = txd->tx_dmamap;
2898         txd->tx_dmamap = map;
2899         txd->tx_m = m;
2900
2901         /* Sync descriptors. */
2902         bus_dmamap_sync(sc_if->msk_cdata.msk_tx_tag, map, BUS_DMASYNC_PREWRITE);
2903         bus_dmamap_sync(sc_if->msk_cdata.msk_tx_ring_tag,
2904             sc_if->msk_cdata.msk_tx_ring_map,
2905             BUS_DMASYNC_PREREAD | BUS_DMASYNC_PREWRITE);
2906
2907         return (0);
2908 }
2909
2910 static void
2911 msk_start(struct ifnet *ifp)
2912 {
2913         struct msk_if_softc *sc_if;
2914
2915         sc_if = ifp->if_softc;
2916         MSK_IF_LOCK(sc_if);
2917         msk_start_locked(ifp);
2918         MSK_IF_UNLOCK(sc_if);
2919 }
2920
2921 static void
2922 msk_start_locked(struct ifnet *ifp)
2923 {
2924         struct msk_if_softc *sc_if;
2925         struct mbuf *m_head;
2926         int enq;
2927
2928         sc_if = ifp->if_softc;
2929         MSK_IF_LOCK_ASSERT(sc_if);
2930
2931         if ((ifp->if_drv_flags & (IFF_DRV_RUNNING | IFF_DRV_OACTIVE)) !=
2932             IFF_DRV_RUNNING || (sc_if->msk_flags & MSK_FLAG_LINK) == 0)
2933                 return;
2934
2935         for (enq = 0; !IFQ_DRV_IS_EMPTY(&ifp->if_snd) &&
2936             sc_if->msk_cdata.msk_tx_cnt <
2937             (MSK_TX_RING_CNT - MSK_RESERVED_TX_DESC_CNT); ) {
2938                 IFQ_DRV_DEQUEUE(&ifp->if_snd, m_head);
2939                 if (m_head == NULL)
2940                         break;
2941                 /*
2942                  * Pack the data into the transmit ring. If we
2943                  * don't have room, set the OACTIVE flag and wait
2944                  * for the NIC to drain the ring.
2945                  */
2946                 if (msk_encap(sc_if, &m_head) != 0) {
2947                         if (m_head == NULL)
2948                                 break;
2949                         IFQ_DRV_PREPEND(&ifp->if_snd, m_head);
2950                         ifp->if_drv_flags |= IFF_DRV_OACTIVE;
2951                         break;
2952                 }
2953
2954                 enq++;
2955                 /*
2956                  * If there's a BPF listener, bounce a copy of this frame
2957                  * to him.
2958                  */
2959                 ETHER_BPF_MTAP(ifp, m_head);
2960         }
2961
2962         if (enq > 0) {
2963                 /* Transmit */
2964                 CSR_WRITE_2(sc_if->msk_softc,
2965                     Y2_PREF_Q_ADDR(sc_if->msk_txq, PREF_UNIT_PUT_IDX_REG),
2966                     sc_if->msk_cdata.msk_tx_prod);
2967
2968                 /* Set a timeout in case the chip goes out to lunch. */
2969                 sc_if->msk_watchdog_timer = MSK_TX_TIMEOUT;
2970         }
2971 }
2972
2973 static void
2974 msk_watchdog(struct msk_if_softc *sc_if)
2975 {
2976         struct ifnet *ifp;
2977
2978         MSK_IF_LOCK_ASSERT(sc_if);
2979
2980         if (sc_if->msk_watchdog_timer == 0 || --sc_if->msk_watchdog_timer)
2981                 return;
2982         ifp = sc_if->msk_ifp;
2983         if ((sc_if->msk_flags & MSK_FLAG_LINK) == 0) {
2984                 if (bootverbose)
2985                         if_printf(sc_if->msk_ifp, "watchdog timeout "
2986                            "(missed link)\n");
2987                 ifp->if_oerrors++;
2988                 ifp->if_drv_flags &= ~IFF_DRV_RUNNING;
2989                 msk_init_locked(sc_if);
2990                 return;
2991         }
2992
2993         if_printf(ifp, "watchdog timeout\n");
2994         ifp->if_oerrors++;
2995         ifp->if_drv_flags &= ~IFF_DRV_RUNNING;
2996         msk_init_locked(sc_if);
2997         if (!IFQ_DRV_IS_EMPTY(&ifp->if_snd))
2998                 msk_start_locked(ifp);
2999 }
3000
3001 static int
3002 mskc_shutdown(device_t dev)
3003 {
3004         struct msk_softc *sc;
3005         int i;
3006
3007         sc = device_get_softc(dev);
3008         MSK_LOCK(sc);
3009         for (i = 0; i < sc->msk_num_port; i++) {
3010                 if (sc->msk_if[i] != NULL && sc->msk_if[i]->msk_ifp != NULL &&
3011                     ((sc->msk_if[i]->msk_ifp->if_drv_flags &
3012                     IFF_DRV_RUNNING) != 0))
3013                         msk_stop(sc->msk_if[i]);
3014         }
3015         MSK_UNLOCK(sc);
3016
3017         /* Put hardware reset. */
3018         CSR_WRITE_2(sc, B0_CTST, CS_RST_SET);
3019         return (0);
3020 }
3021
3022 static int
3023 mskc_suspend(device_t dev)
3024 {
3025         struct msk_softc *sc;
3026         int i;
3027
3028         sc = device_get_softc(dev);
3029
3030         MSK_LOCK(sc);
3031
3032         for (i = 0; i < sc->msk_num_port; i++) {
3033                 if (sc->msk_if[i] != NULL && sc->msk_if[i]->msk_ifp != NULL &&
3034                     ((sc->msk_if[i]->msk_ifp->if_drv_flags &
3035                     IFF_DRV_RUNNING) != 0))
3036                         msk_stop(sc->msk_if[i]);
3037         }
3038
3039         /* Disable all interrupts. */
3040         CSR_WRITE_4(sc, B0_IMSK, 0);
3041         CSR_READ_4(sc, B0_IMSK);
3042         CSR_WRITE_4(sc, B0_HWE_IMSK, 0);
3043         CSR_READ_4(sc, B0_HWE_IMSK);
3044
3045         msk_phy_power(sc, MSK_PHY_POWERDOWN);
3046
3047         /* Put hardware reset. */
3048         CSR_WRITE_2(sc, B0_CTST, CS_RST_SET);
3049         sc->msk_pflags |= MSK_FLAG_SUSPEND;
3050
3051         MSK_UNLOCK(sc);
3052
3053         return (0);
3054 }
3055
3056 static int
3057 mskc_resume(device_t dev)
3058 {
3059         struct msk_softc *sc;
3060         int i;
3061
3062         sc = device_get_softc(dev);
3063
3064         MSK_LOCK(sc);
3065
3066         CSR_PCI_WRITE_4(sc, PCI_OUR_REG_3, 0);
3067         mskc_reset(sc);
3068         for (i = 0; i < sc->msk_num_port; i++) {
3069                 if (sc->msk_if[i] != NULL && sc->msk_if[i]->msk_ifp != NULL &&
3070                     ((sc->msk_if[i]->msk_ifp->if_flags & IFF_UP) != 0)) {
3071                         sc->msk_if[i]->msk_ifp->if_drv_flags &=
3072                             ~IFF_DRV_RUNNING;
3073                         msk_init_locked(sc->msk_if[i]);
3074                 }
3075         }
3076         sc->msk_pflags &= ~MSK_FLAG_SUSPEND;
3077
3078         MSK_UNLOCK(sc);
3079
3080         return (0);
3081 }
3082
3083 #ifndef __NO_STRICT_ALIGNMENT
3084 static __inline void
3085 msk_fixup_rx(struct mbuf *m)
3086 {
3087         int i;
3088         uint16_t *src, *dst;
3089
3090         src = mtod(m, uint16_t *);
3091         dst = src - 3;
3092
3093         for (i = 0; i < (m->m_len / sizeof(uint16_t) + 1); i++)
3094                 *dst++ = *src++;
3095
3096         m->m_data -= (MSK_RX_BUF_ALIGN - ETHER_ALIGN);
3097 }
3098 #endif
3099
3100 static __inline void
3101 msk_rxcsum(struct msk_if_softc *sc_if, uint32_t control, struct mbuf *m)
3102 {
3103         struct ether_header *eh;
3104         struct ip *ip;
3105         struct udphdr *uh;
3106         int32_t hlen, len, pktlen, temp32;
3107         uint16_t csum, *opts;
3108
3109         if ((sc_if->msk_flags & MSK_FLAG_DESCV2) != 0) {
3110                 if ((control & (CSS_IPV4 | CSS_IPFRAG)) == CSS_IPV4) {
3111                         m->m_pkthdr.csum_flags |= CSUM_IP_CHECKED;
3112                         if ((control & CSS_IPV4_CSUM_OK) != 0)
3113                                 m->m_pkthdr.csum_flags |= CSUM_IP_VALID;
3114                         if ((control & (CSS_TCP | CSS_UDP)) != 0 &&
3115                             (control & (CSS_TCPUDP_CSUM_OK)) != 0) {
3116                                 m->m_pkthdr.csum_flags |= CSUM_DATA_VALID |
3117                                     CSUM_PSEUDO_HDR;
3118                                 m->m_pkthdr.csum_data = 0xffff;
3119                         }
3120                 }
3121                 return;
3122         }
3123         /*
3124          * Marvell Yukon controllers that support OP_RXCHKS has known
3125          * to have various Rx checksum offloading bugs. These
3126          * controllers can be configured to compute simple checksum
3127          * at two different positions. So we can compute IP and TCP/UDP
3128          * checksum at the same time. We intentionally have controller
3129          * compute TCP/UDP checksum twice by specifying the same
3130          * checksum start position and compare the result. If the value
3131          * is different it would indicate the hardware logic was wrong.
3132          */
3133         if ((sc_if->msk_csum & 0xFFFF) != (sc_if->msk_csum >> 16)) {
3134                 if (bootverbose)
3135                         device_printf(sc_if->msk_if_dev,
3136                             "Rx checksum value mismatch!\n");
3137                 return;
3138         }
3139         pktlen = m->m_pkthdr.len;
3140         if (pktlen < sizeof(struct ether_header) + sizeof(struct ip))
3141                 return;
3142         eh = mtod(m, struct ether_header *);
3143         if (eh->ether_type != htons(ETHERTYPE_IP))
3144                 return;
3145         ip = (struct ip *)(eh + 1);
3146         if (ip->ip_v != IPVERSION)
3147                 return;
3148
3149         hlen = ip->ip_hl << 2;
3150         pktlen -= sizeof(struct ether_header);
3151         if (hlen < sizeof(struct ip))
3152                 return;
3153         if (ntohs(ip->ip_len) < hlen)
3154                 return;
3155         if (ntohs(ip->ip_len) != pktlen)
3156                 return;
3157         if (ip->ip_off & htons(IP_MF | IP_OFFMASK))
3158                 return; /* can't handle fragmented packet. */
3159
3160         switch (ip->ip_p) {
3161         case IPPROTO_TCP:
3162                 if (pktlen < (hlen + sizeof(struct tcphdr)))
3163                         return;
3164                 break;
3165         case IPPROTO_UDP:
3166                 if (pktlen < (hlen + sizeof(struct udphdr)))
3167                         return;
3168                 uh = (struct udphdr *)((caddr_t)ip + hlen);
3169                 if (uh->uh_sum == 0)
3170                         return; /* no checksum */
3171                 break;
3172         default:
3173                 return;
3174         }
3175         csum = bswap16(sc_if->msk_csum & 0xFFFF);
3176         /* Checksum fixup for IP options. */
3177         len = hlen - sizeof(struct ip);
3178         if (len > 0) {
3179                 opts = (uint16_t *)(ip + 1);
3180                 for (; len > 0; len -= sizeof(uint16_t), opts++) {
3181                         temp32 = csum - *opts;
3182                         temp32 = (temp32 >> 16) + (temp32 & 65535);
3183                         csum = temp32 & 65535;
3184                 }
3185         }
3186         m->m_pkthdr.csum_flags |= CSUM_DATA_VALID;
3187         m->m_pkthdr.csum_data = csum;
3188 }
3189
3190 static void
3191 msk_rxeof(struct msk_if_softc *sc_if, uint32_t status, uint32_t control,
3192     int len)
3193 {
3194         struct mbuf *m;
3195         struct ifnet *ifp;
3196         struct msk_rxdesc *rxd;
3197         int cons, rxlen;
3198
3199         ifp = sc_if->msk_ifp;
3200
3201         MSK_IF_LOCK_ASSERT(sc_if);
3202
3203         cons = sc_if->msk_cdata.msk_rx_cons;
3204         do {
3205                 rxlen = status >> 16;
3206                 if ((status & GMR_FS_VLAN) != 0 &&
3207                     (ifp->if_capenable & IFCAP_VLAN_HWTAGGING) != 0)
3208                         rxlen -= ETHER_VLAN_ENCAP_LEN;
3209                 if ((sc_if->msk_flags & MSK_FLAG_NORXCHK) != 0) {
3210                         /*
3211                          * For controllers that returns bogus status code
3212                          * just do minimal check and let upper stack
3213                          * handle this frame.
3214                          */
3215                         if (len > MSK_MAX_FRAMELEN || len < ETHER_HDR_LEN) {
3216                                 ifp->if_ierrors++;
3217                                 msk_discard_rxbuf(sc_if, cons);
3218                                 break;
3219                         }
3220                 } else if (len > sc_if->msk_framesize ||
3221                     ((status & GMR_FS_ANY_ERR) != 0) ||
3222                     ((status & GMR_FS_RX_OK) == 0) || (rxlen != len)) {
3223                         /* Don't count flow-control packet as errors. */
3224                         if ((status & GMR_FS_GOOD_FC) == 0)
3225                                 ifp->if_ierrors++;
3226                         msk_discard_rxbuf(sc_if, cons);
3227                         break;
3228                 }
3229 #ifdef MSK_64BIT_DMA
3230                 rxd = &sc_if->msk_cdata.msk_rxdesc[(cons + 1) %
3231                     MSK_RX_RING_CNT];
3232 #else
3233                 rxd = &sc_if->msk_cdata.msk_rxdesc[cons];
3234 #endif
3235                 m = rxd->rx_m;
3236                 if (msk_newbuf(sc_if, cons) != 0) {
3237                         ifp->if_iqdrops++;
3238                         /* Reuse old buffer. */
3239                         msk_discard_rxbuf(sc_if, cons);
3240                         break;
3241                 }
3242                 m->m_pkthdr.rcvif = ifp;
3243                 m->m_pkthdr.len = m->m_len = len;
3244 #ifndef __NO_STRICT_ALIGNMENT
3245                 if ((sc_if->msk_flags & MSK_FLAG_RAMBUF) != 0)
3246                         msk_fixup_rx(m);
3247 #endif
3248                 ifp->if_ipackets++;
3249                 if ((ifp->if_capenable & IFCAP_RXCSUM) != 0)
3250                         msk_rxcsum(sc_if, control, m);
3251                 /* Check for VLAN tagged packets. */
3252                 if ((status & GMR_FS_VLAN) != 0 &&
3253                     (ifp->if_capenable & IFCAP_VLAN_HWTAGGING) != 0) {
3254                         m->m_pkthdr.ether_vtag = sc_if->msk_vtag;
3255                         m->m_flags |= M_VLANTAG;
3256                 }
3257                 MSK_IF_UNLOCK(sc_if);
3258                 (*ifp->if_input)(ifp, m);
3259                 MSK_IF_LOCK(sc_if);
3260         } while (0);
3261
3262         MSK_RX_INC(sc_if->msk_cdata.msk_rx_cons, MSK_RX_RING_CNT);
3263         MSK_RX_INC(sc_if->msk_cdata.msk_rx_prod, MSK_RX_RING_CNT);
3264 }
3265
3266 static void
3267 msk_jumbo_rxeof(struct msk_if_softc *sc_if, uint32_t status, uint32_t control,
3268     int len)
3269 {
3270         struct mbuf *m;
3271         struct ifnet *ifp;
3272         struct msk_rxdesc *jrxd;
3273         int cons, rxlen;
3274
3275         ifp = sc_if->msk_ifp;
3276
3277         MSK_IF_LOCK_ASSERT(sc_if);
3278
3279         cons = sc_if->msk_cdata.msk_rx_cons;
3280         do {
3281                 rxlen = status >> 16;
3282                 if ((status & GMR_FS_VLAN) != 0 &&
3283                     (ifp->if_capenable & IFCAP_VLAN_HWTAGGING) != 0)
3284                         rxlen -= ETHER_VLAN_ENCAP_LEN;
3285                 if (len > sc_if->msk_framesize ||
3286                     ((status & GMR_FS_ANY_ERR) != 0) ||
3287                     ((status & GMR_FS_RX_OK) == 0) || (rxlen != len)) {
3288                         /* Don't count flow-control packet as errors. */
3289                         if ((status & GMR_FS_GOOD_FC) == 0)
3290                                 ifp->if_ierrors++;
3291                         msk_discard_jumbo_rxbuf(sc_if, cons);
3292                         break;
3293                 }
3294 #ifdef MSK_64BIT_DMA
3295                 jrxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[(cons + 1) %
3296                     MSK_JUMBO_RX_RING_CNT];
3297 #else
3298                 jrxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[cons];
3299 #endif
3300                 m = jrxd->rx_m;
3301                 if (msk_jumbo_newbuf(sc_if, cons) != 0) {
3302                         ifp->if_iqdrops++;
3303                         /* Reuse old buffer. */
3304                         msk_discard_jumbo_rxbuf(sc_if, cons);
3305                         break;
3306                 }
3307                 m->m_pkthdr.rcvif = ifp;
3308                 m->m_pkthdr.len = m->m_len = len;
3309 #ifndef __NO_STRICT_ALIGNMENT
3310                 if ((sc_if->msk_flags & MSK_FLAG_RAMBUF) != 0)
3311                         msk_fixup_rx(m);
3312 #endif
3313                 ifp->if_ipackets++;
3314                 if ((ifp->if_capenable & IFCAP_RXCSUM) != 0)
3315                         msk_rxcsum(sc_if, control, m);
3316                 /* Check for VLAN tagged packets. */
3317                 if ((status & GMR_FS_VLAN) != 0 &&
3318                     (ifp->if_capenable & IFCAP_VLAN_HWTAGGING) != 0) {
3319                         m->m_pkthdr.ether_vtag = sc_if->msk_vtag;
3320                         m->m_flags |= M_VLANTAG;
3321                 }
3322                 MSK_IF_UNLOCK(sc_if);
3323                 (*ifp->if_input)(ifp, m);
3324                 MSK_IF_LOCK(sc_if);
3325         } while (0);
3326
3327         MSK_RX_INC(sc_if->msk_cdata.msk_rx_cons, MSK_JUMBO_RX_RING_CNT);
3328         MSK_RX_INC(sc_if->msk_cdata.msk_rx_prod, MSK_JUMBO_RX_RING_CNT);
3329 }
3330
3331 static void
3332 msk_txeof(struct msk_if_softc *sc_if, int idx)
3333 {
3334         struct msk_txdesc *txd;
3335         struct msk_tx_desc *cur_tx;
3336         struct ifnet *ifp;
3337         uint32_t control;
3338         int cons, prog;
3339
3340         MSK_IF_LOCK_ASSERT(sc_if);
3341
3342         ifp = sc_if->msk_ifp;
3343
3344         bus_dmamap_sync(sc_if->msk_cdata.msk_tx_ring_tag,
3345             sc_if->msk_cdata.msk_tx_ring_map,
3346             BUS_DMASYNC_POSTREAD | BUS_DMASYNC_POSTWRITE);
3347         /*
3348          * Go through our tx ring and free mbufs for those
3349          * frames that have been sent.
3350          */
3351         cons = sc_if->msk_cdata.msk_tx_cons;
3352         prog = 0;
3353         for (; cons != idx; MSK_INC(cons, MSK_TX_RING_CNT)) {
3354                 if (sc_if->msk_cdata.msk_tx_cnt <= 0)
3355                         break;
3356                 prog++;
3357                 cur_tx = &sc_if->msk_rdata.msk_tx_ring[cons];
3358                 control = le32toh(cur_tx->msk_control);
3359                 sc_if->msk_cdata.msk_tx_cnt--;
3360                 ifp->if_drv_flags &= ~IFF_DRV_OACTIVE;
3361                 if ((control & EOP) == 0)
3362                         continue;
3363                 txd = &sc_if->msk_cdata.msk_txdesc[cons];
3364                 bus_dmamap_sync(sc_if->msk_cdata.msk_tx_tag, txd->tx_dmamap,
3365                     BUS_DMASYNC_POSTWRITE);
3366                 bus_dmamap_unload(sc_if->msk_cdata.msk_tx_tag, txd->tx_dmamap);
3367
3368                 ifp->if_opackets++;
3369                 KASSERT(txd->tx_m != NULL, ("%s: freeing NULL mbuf!",
3370                     __func__));
3371                 m_freem(txd->tx_m);
3372                 txd->tx_m = NULL;
3373         }
3374
3375         if (prog > 0) {
3376                 sc_if->msk_cdata.msk_tx_cons = cons;
3377                 if (sc_if->msk_cdata.msk_tx_cnt == 0)
3378                         sc_if->msk_watchdog_timer = 0;
3379                 /* No need to sync LEs as we didn't update LEs. */
3380         }
3381 }
3382
3383 static void
3384 msk_tick(void *xsc_if)
3385 {
3386         struct msk_if_softc *sc_if;
3387         struct mii_data *mii;
3388
3389         sc_if = xsc_if;
3390
3391         MSK_IF_LOCK_ASSERT(sc_if);
3392
3393         mii = device_get_softc(sc_if->msk_miibus);
3394
3395         mii_tick(mii);
3396         if ((sc_if->msk_flags & MSK_FLAG_LINK) == 0)
3397                 msk_miibus_statchg(sc_if->msk_if_dev);
3398         msk_handle_events(sc_if->msk_softc);
3399         msk_watchdog(sc_if);
3400         callout_reset(&sc_if->msk_tick_ch, hz, msk_tick, sc_if);
3401 }
3402
3403 static void
3404 msk_intr_phy(struct msk_if_softc *sc_if)
3405 {
3406         uint16_t status;
3407
3408         msk_phy_readreg(sc_if, PHY_ADDR_MARV, PHY_MARV_INT_STAT);
3409         status = msk_phy_readreg(sc_if, PHY_ADDR_MARV, PHY_MARV_INT_STAT);
3410         /* Handle FIFO Underrun/Overflow? */
3411         if ((status & PHY_M_IS_FIFO_ERROR))
3412                 device_printf(sc_if->msk_if_dev,
3413                     "PHY FIFO underrun/overflow.\n");
3414 }
3415
3416 static void
3417 msk_intr_gmac(struct msk_if_softc *sc_if)
3418 {
3419         struct msk_softc *sc;
3420         uint8_t status;
3421
3422         sc = sc_if->msk_softc;
3423         status = CSR_READ_1(sc, MR_ADDR(sc_if->msk_port, GMAC_IRQ_SRC));
3424
3425         /* GMAC Rx FIFO overrun. */
3426         if ((status & GM_IS_RX_FF_OR) != 0)
3427                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_CTRL_T),
3428                     GMF_CLI_RX_FO);
3429         /* GMAC Tx FIFO underrun. */
3430         if ((status & GM_IS_TX_FF_UR) != 0) {
3431                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T),
3432                     GMF_CLI_TX_FU);
3433                 device_printf(sc_if->msk_if_dev, "Tx FIFO underrun!\n");
3434                 /*
3435                  * XXX
3436                  * In case of Tx underrun, we may need to flush/reset
3437                  * Tx MAC but that would also require resynchronization
3438                  * with status LEs. Reinitializing status LEs would
3439                  * affect other port in dual MAC configuration so it
3440                  * should be avoided as possible as we can.
3441                  * Due to lack of documentation it's all vague guess but
3442                  * it needs more investigation.
3443                  */
3444         }
3445 }
3446
3447 static void
3448 msk_handle_hwerr(struct msk_if_softc *sc_if, uint32_t status)
3449 {
3450         struct msk_softc *sc;
3451
3452         sc = sc_if->msk_softc;
3453         if ((status & Y2_IS_PAR_RD1) != 0) {
3454                 device_printf(sc_if->msk_if_dev,
3455                     "RAM buffer read parity error\n");
3456                 /* Clear IRQ. */
3457                 CSR_WRITE_2(sc, SELECT_RAM_BUFFER(sc_if->msk_port, B3_RI_CTRL),
3458                     RI_CLR_RD_PERR);
3459         }
3460         if ((status & Y2_IS_PAR_WR1) != 0) {
3461                 device_printf(sc_if->msk_if_dev,
3462                     "RAM buffer write parity error\n");
3463                 /* Clear IRQ. */
3464                 CSR_WRITE_2(sc, SELECT_RAM_BUFFER(sc_if->msk_port, B3_RI_CTRL),
3465                     RI_CLR_WR_PERR);
3466         }
3467         if ((status & Y2_IS_PAR_MAC1) != 0) {
3468                 device_printf(sc_if->msk_if_dev, "Tx MAC parity error\n");
3469                 /* Clear IRQ. */
3470                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T),
3471                     GMF_CLI_TX_PE);
3472         }
3473         if ((status & Y2_IS_PAR_RX1) != 0) {
3474                 device_printf(sc_if->msk_if_dev, "Rx parity error\n");
3475                 /* Clear IRQ. */
3476                 CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_rxq, Q_CSR), BMU_CLR_IRQ_PAR);
3477         }
3478         if ((status & (Y2_IS_TCP_TXS1 | Y2_IS_TCP_TXA1)) != 0) {
3479                 device_printf(sc_if->msk_if_dev, "TCP segmentation error\n");
3480                 /* Clear IRQ. */
3481                 CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR), BMU_CLR_IRQ_TCP);
3482         }
3483 }
3484
3485 static void
3486 msk_intr_hwerr(struct msk_softc *sc)
3487 {
3488         uint32_t status;
3489         uint32_t tlphead[4];
3490
3491         status = CSR_READ_4(sc, B0_HWE_ISRC);
3492         /* Time Stamp timer overflow. */
3493         if ((status & Y2_IS_TIST_OV) != 0)
3494                 CSR_WRITE_1(sc, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
3495         if ((status & Y2_IS_PCI_NEXP) != 0) {
3496                 /*
3497                  * PCI Express Error occured which is not described in PEX
3498                  * spec.
3499                  * This error is also mapped either to Master Abort(
3500                  * Y2_IS_MST_ERR) or Target Abort (Y2_IS_IRQ_STAT) bit and
3501                  * can only be cleared there.
3502                  */
3503                 device_printf(sc->msk_dev,
3504                     "PCI Express protocol violation error\n");
3505         }
3506
3507         if ((status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) != 0) {
3508                 uint16_t v16;
3509
3510                 if ((status & Y2_IS_MST_ERR) != 0)
3511                         device_printf(sc->msk_dev,
3512                             "unexpected IRQ Status error\n");
3513                 else
3514                         device_printf(sc->msk_dev,
3515                             "unexpected IRQ Master error\n");
3516                 /* Reset all bits in the PCI status register. */
3517                 v16 = pci_read_config(sc->msk_dev, PCIR_STATUS, 2);
3518                 CSR_WRITE_1(sc, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3519                 pci_write_config(sc->msk_dev, PCIR_STATUS, v16 |
3520                     PCIM_STATUS_PERR | PCIM_STATUS_SERR | PCIM_STATUS_RMABORT |
3521                     PCIM_STATUS_RTABORT | PCIM_STATUS_MDPERR, 2);
3522                 CSR_WRITE_1(sc, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3523         }
3524
3525         /* Check for PCI Express Uncorrectable Error. */
3526         if ((status & Y2_IS_PCI_EXP) != 0) {
3527                 uint32_t v32;
3528
3529                 /*
3530                  * On PCI Express bus bridges are called root complexes (RC).
3531                  * PCI Express errors are recognized by the root complex too,
3532                  * which requests the system to handle the problem. After
3533                  * error occurence it may be that no access to the adapter
3534                  * may be performed any longer.
3535                  */
3536
3537                 v32 = CSR_PCI_READ_4(sc, PEX_UNC_ERR_STAT);
3538                 if ((v32 & PEX_UNSUP_REQ) != 0) {
3539                         /* Ignore unsupported request error. */
3540                         device_printf(sc->msk_dev,
3541                             "Uncorrectable PCI Express error\n");
3542                 }
3543                 if ((v32 & (PEX_FATAL_ERRORS | PEX_POIS_TLP)) != 0) {
3544                         int i;
3545
3546                         /* Get TLP header form Log Registers. */
3547                         for (i = 0; i < 4; i++)
3548                                 tlphead[i] = CSR_PCI_READ_4(sc,
3549                                     PEX_HEADER_LOG + i * 4);
3550                         /* Check for vendor defined broadcast message. */
3551                         if (!(tlphead[0] == 0x73004001 && tlphead[1] == 0x7f)) {
3552                                 sc->msk_intrhwemask &= ~Y2_IS_PCI_EXP;
3553                                 CSR_WRITE_4(sc, B0_HWE_IMSK,
3554                                     sc->msk_intrhwemask);
3555                                 CSR_READ_4(sc, B0_HWE_IMSK);
3556                         }
3557                 }
3558                 /* Clear the interrupt. */
3559                 CSR_WRITE_1(sc, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3560                 CSR_PCI_WRITE_4(sc, PEX_UNC_ERR_STAT, 0xffffffff);
3561                 CSR_WRITE_1(sc, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3562         }
3563
3564         if ((status & Y2_HWE_L1_MASK) != 0 && sc->msk_if[MSK_PORT_A] != NULL)
3565                 msk_handle_hwerr(sc->msk_if[MSK_PORT_A], status);
3566         if ((status & Y2_HWE_L2_MASK) != 0 && sc->msk_if[MSK_PORT_B] != NULL)
3567                 msk_handle_hwerr(sc->msk_if[MSK_PORT_B], status >> 8);
3568 }
3569
3570 static __inline void
3571 msk_rxput(struct msk_if_softc *sc_if)
3572 {
3573         struct msk_softc *sc;
3574
3575         sc = sc_if->msk_softc;
3576         if (sc_if->msk_framesize > (MCLBYTES - MSK_RX_BUF_ALIGN))
3577                 bus_dmamap_sync(
3578                     sc_if->msk_cdata.msk_jumbo_rx_ring_tag,
3579                     sc_if->msk_cdata.msk_jumbo_rx_ring_map,
3580                     BUS_DMASYNC_PREREAD | BUS_DMASYNC_PREWRITE);
3581         else
3582                 bus_dmamap_sync(
3583                     sc_if->msk_cdata.msk_rx_ring_tag,
3584                     sc_if->msk_cdata.msk_rx_ring_map,
3585                     BUS_DMASYNC_PREREAD | BUS_DMASYNC_PREWRITE);
3586         CSR_WRITE_2(sc, Y2_PREF_Q_ADDR(sc_if->msk_rxq,
3587             PREF_UNIT_PUT_IDX_REG), sc_if->msk_cdata.msk_rx_prod);
3588 }
3589
3590 static int
3591 msk_handle_events(struct msk_softc *sc)
3592 {
3593         struct msk_if_softc *sc_if;
3594         int rxput[2];
3595         struct msk_stat_desc *sd;
3596         uint32_t control, status;
3597         int cons, len, port, rxprog;
3598
3599         if (sc->msk_stat_cons == CSR_READ_2(sc, STAT_PUT_IDX))
3600                 return (0);
3601
3602         /* Sync status LEs. */
3603         bus_dmamap_sync(sc->msk_stat_tag, sc->msk_stat_map,
3604             BUS_DMASYNC_POSTREAD | BUS_DMASYNC_POSTWRITE);
3605
3606         rxput[MSK_PORT_A] = rxput[MSK_PORT_B] = 0;
3607         rxprog = 0;
3608         cons = sc->msk_stat_cons;
3609         for (;;) {
3610                 sd = &sc->msk_stat_ring[cons];
3611                 control = le32toh(sd->msk_control);
3612                 if ((control & HW_OWNER) == 0)
3613                         break;
3614                 control &= ~HW_OWNER;
3615                 sd->msk_control = htole32(control);
3616                 status = le32toh(sd->msk_status);
3617                 len = control & STLE_LEN_MASK;
3618                 port = (control >> 16) & 0x01;
3619                 sc_if = sc->msk_if[port];
3620                 if (sc_if == NULL) {
3621                         device_printf(sc->msk_dev, "invalid port opcode "
3622                             "0x%08x\n", control & STLE_OP_MASK);
3623                         continue;
3624                 }
3625
3626                 switch (control & STLE_OP_MASK) {
3627                 case OP_RXVLAN:
3628                         sc_if->msk_vtag = ntohs(len);
3629                         break;
3630                 case OP_RXCHKSVLAN:
3631                         sc_if->msk_vtag = ntohs(len);
3632                         /* FALLTHROUGH */
3633                 case OP_RXCHKS:
3634                         sc_if->msk_csum = status;
3635                         break;
3636                 case OP_RXSTAT:
3637                         if (!(sc_if->msk_ifp->if_drv_flags & IFF_DRV_RUNNING))
3638                                 break;
3639                         if (sc_if->msk_framesize >
3640                             (MCLBYTES - MSK_RX_BUF_ALIGN))
3641                                 msk_jumbo_rxeof(sc_if, status, control, len);
3642                         else
3643                                 msk_rxeof(sc_if, status, control, len);
3644                         rxprog++;
3645                         /*
3646                          * Because there is no way to sync single Rx LE
3647                          * put the DMA sync operation off until the end of
3648                          * event processing.
3649                          */
3650                         rxput[port]++;
3651                         /* Update prefetch unit if we've passed water mark. */
3652                         if (rxput[port] >= sc_if->msk_cdata.msk_rx_putwm) {
3653                                 msk_rxput(sc_if);
3654                                 rxput[port] = 0;
3655                         }
3656                         break;
3657                 case OP_TXINDEXLE:
3658                         if (sc->msk_if[MSK_PORT_A] != NULL)
3659                                 msk_txeof(sc->msk_if[MSK_PORT_A],
3660                                     status & STLE_TXA1_MSKL);
3661                         if (sc->msk_if[MSK_PORT_B] != NULL)
3662                                 msk_txeof(sc->msk_if[MSK_PORT_B],
3663                                     ((status & STLE_TXA2_MSKL) >>
3664                                     STLE_TXA2_SHIFTL) |
3665                                     ((len & STLE_TXA2_MSKH) <<
3666                                     STLE_TXA2_SHIFTH));
3667                         break;
3668                 default:
3669                         device_printf(sc->msk_dev, "unhandled opcode 0x%08x\n",
3670                             control & STLE_OP_MASK);
3671                         break;
3672                 }
3673                 MSK_INC(cons, sc->msk_stat_count);
3674                 if (rxprog > sc->msk_process_limit)
3675                         break;
3676         }
3677
3678         sc->msk_stat_cons = cons;
3679         bus_dmamap_sync(sc->msk_stat_tag, sc->msk_stat_map,
3680             BUS_DMASYNC_PREREAD | BUS_DMASYNC_PREWRITE);
3681
3682         if (rxput[MSK_PORT_A] > 0)
3683                 msk_rxput(sc->msk_if[MSK_PORT_A]);
3684         if (rxput[MSK_PORT_B] > 0)
3685                 msk_rxput(sc->msk_if[MSK_PORT_B]);
3686
3687         return (sc->msk_stat_cons != CSR_READ_2(sc, STAT_PUT_IDX));
3688 }
3689
3690 static void
3691 msk_intr(void *xsc)
3692 {
3693         struct msk_softc *sc;
3694         struct msk_if_softc *sc_if0, *sc_if1;
3695         struct ifnet *ifp0, *ifp1;
3696         uint32_t status;
3697         int domore;
3698
3699         sc = xsc;
3700         MSK_LOCK(sc);
3701
3702         /* Reading B0_Y2_SP_ISRC2 masks further interrupts. */
3703         status = CSR_READ_4(sc, B0_Y2_SP_ISRC2);
3704         if (status == 0 || status == 0xffffffff ||
3705             (sc->msk_pflags & MSK_FLAG_SUSPEND) != 0 ||
3706             (status & sc->msk_intrmask) == 0) {
3707                 CSR_WRITE_4(sc, B0_Y2_SP_ICR, 2);
3708                 MSK_UNLOCK(sc);
3709                 return;
3710         }
3711
3712         sc_if0 = sc->msk_if[MSK_PORT_A];
3713         sc_if1 = sc->msk_if[MSK_PORT_B];
3714         ifp0 = ifp1 = NULL;
3715         if (sc_if0 != NULL)
3716                 ifp0 = sc_if0->msk_ifp;
3717         if (sc_if1 != NULL)
3718                 ifp1 = sc_if1->msk_ifp;
3719
3720         if ((status & Y2_IS_IRQ_PHY1) != 0 && sc_if0 != NULL)
3721                 msk_intr_phy(sc_if0);
3722         if ((status & Y2_IS_IRQ_PHY2) != 0 && sc_if1 != NULL)
3723                 msk_intr_phy(sc_if1);
3724         if ((status & Y2_IS_IRQ_MAC1) != 0 && sc_if0 != NULL)
3725                 msk_intr_gmac(sc_if0);
3726         if ((status & Y2_IS_IRQ_MAC2) != 0 && sc_if1 != NULL)
3727                 msk_intr_gmac(sc_if1);
3728         if ((status & (Y2_IS_CHK_RX1 | Y2_IS_CHK_RX2)) != 0) {
3729                 device_printf(sc->msk_dev, "Rx descriptor error\n");
3730                 sc->msk_intrmask &= ~(Y2_IS_CHK_RX1 | Y2_IS_CHK_RX2);
3731                 CSR_WRITE_4(sc, B0_IMSK, sc->msk_intrmask);
3732                 CSR_READ_4(sc, B0_IMSK);
3733         }
3734         if ((status & (Y2_IS_CHK_TXA1 | Y2_IS_CHK_TXA2)) != 0) {
3735                 device_printf(sc->msk_dev, "Tx descriptor error\n");
3736                 sc->msk_intrmask &= ~(Y2_IS_CHK_TXA1 | Y2_IS_CHK_TXA2);
3737                 CSR_WRITE_4(sc, B0_IMSK, sc->msk_intrmask);
3738                 CSR_READ_4(sc, B0_IMSK);
3739         }
3740         if ((status & Y2_IS_HW_ERR) != 0)
3741                 msk_intr_hwerr(sc);
3742
3743         domore = msk_handle_events(sc);
3744         if ((status & Y2_IS_STAT_BMU) != 0 && domore == 0)
3745                 CSR_WRITE_4(sc, STAT_CTRL, SC_STAT_CLR_IRQ);
3746
3747         /* Reenable interrupts. */
3748         CSR_WRITE_4(sc, B0_Y2_SP_ICR, 2);
3749
3750         if (ifp0 != NULL && (ifp0->if_drv_flags & IFF_DRV_RUNNING) != 0 &&
3751             !IFQ_DRV_IS_EMPTY(&ifp0->if_snd))
3752                 msk_start_locked(ifp0);
3753         if (ifp1 != NULL && (ifp1->if_drv_flags & IFF_DRV_RUNNING) != 0 &&
3754             !IFQ_DRV_IS_EMPTY(&ifp1->if_snd))
3755                 msk_start_locked(ifp1);
3756
3757         MSK_UNLOCK(sc);
3758 }
3759
3760 static void
3761 msk_set_tx_stfwd(struct msk_if_softc *sc_if)
3762 {
3763         struct msk_softc *sc;
3764         struct ifnet *ifp;
3765
3766         ifp = sc_if->msk_ifp;
3767         sc = sc_if->msk_softc;
3768         if ((sc->msk_hw_id == CHIP_ID_YUKON_EX &&
3769             sc->msk_hw_rev != CHIP_REV_YU_EX_A0) ||
3770             sc->msk_hw_id >= CHIP_ID_YUKON_SUPR) {
3771                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T),
3772                     TX_STFW_ENA);
3773         } else {
3774                 if (ifp->if_mtu > ETHERMTU) {
3775                         /* Set Tx GMAC FIFO Almost Empty Threshold. */
3776                         CSR_WRITE_4(sc,
3777                             MR_ADDR(sc_if->msk_port, TX_GMF_AE_THR),
3778                             MSK_ECU_JUMBO_WM << 16 | MSK_ECU_AE_THR);
3779                         /* Disable Store & Forward mode for Tx. */
3780                         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T),
3781                             TX_STFW_DIS);
3782                 } else {
3783                         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T),
3784                             TX_STFW_ENA);
3785                 }
3786         }
3787 }
3788
3789 static void
3790 msk_init(void *xsc)
3791 {
3792         struct msk_if_softc *sc_if = xsc;
3793
3794         MSK_IF_LOCK(sc_if);
3795         msk_init_locked(sc_if);
3796         MSK_IF_UNLOCK(sc_if);
3797 }
3798
3799 static void
3800 msk_init_locked(struct msk_if_softc *sc_if)
3801 {
3802         struct msk_softc *sc;
3803         struct ifnet *ifp;
3804         struct mii_data  *mii;
3805         uint8_t *eaddr;
3806         uint16_t gmac;
3807         uint32_t reg;
3808         int error;
3809
3810         MSK_IF_LOCK_ASSERT(sc_if);
3811
3812         ifp = sc_if->msk_ifp;
3813         sc = sc_if->msk_softc;
3814         mii = device_get_softc(sc_if->msk_miibus);
3815
3816         if ((ifp->if_drv_flags & IFF_DRV_RUNNING) != 0)
3817                 return;
3818
3819         error = 0;
3820         /* Cancel pending I/O and free all Rx/Tx buffers. */
3821         msk_stop(sc_if);
3822
3823         if (ifp->if_mtu < ETHERMTU)
3824                 sc_if->msk_framesize = ETHERMTU;
3825         else
3826                 sc_if->msk_framesize = ifp->if_mtu;
3827         sc_if->msk_framesize += ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN;
3828         if (ifp->if_mtu > ETHERMTU &&
3829             (sc_if->msk_flags & MSK_FLAG_JUMBO_NOCSUM) != 0) {
3830                 ifp->if_hwassist &= ~(MSK_CSUM_FEATURES | CSUM_TSO);
3831                 ifp->if_capenable &= ~(IFCAP_TSO4 | IFCAP_TXCSUM);
3832         }
3833
3834         /* GMAC Control reset. */
3835         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, GMAC_CTRL), GMC_RST_SET);
3836         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, GMAC_CTRL), GMC_RST_CLR);
3837         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, GMAC_CTRL), GMC_F_LOOPB_OFF);
3838         if (sc->msk_hw_id == CHIP_ID_YUKON_EX ||
3839             sc->msk_hw_id == CHIP_ID_YUKON_SUPR)
3840                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, GMAC_CTRL),
3841                     GMC_BYP_MACSECRX_ON | GMC_BYP_MACSECTX_ON |
3842                     GMC_BYP_RETR_ON);
3843
3844         /*
3845          * Initialize GMAC first such that speed/duplex/flow-control
3846          * parameters are renegotiated when interface is brought up.
3847          */
3848         GMAC_WRITE_2(sc, sc_if->msk_port, GM_GP_CTRL, 0);
3849
3850         /* Dummy read the Interrupt Source Register. */
3851         CSR_READ_1(sc, MR_ADDR(sc_if->msk_port, GMAC_IRQ_SRC));
3852
3853         /* Clear MIB stats. */
3854         msk_stats_clear(sc_if);
3855
3856         /* Disable FCS. */
3857         GMAC_WRITE_2(sc, sc_if->msk_port, GM_RX_CTRL, GM_RXCR_CRC_DIS);
3858
3859         /* Setup Transmit Control Register. */
3860         GMAC_WRITE_2(sc, sc_if->msk_port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
3861
3862         /* Setup Transmit Flow Control Register. */
3863         GMAC_WRITE_2(sc, sc_if->msk_port, GM_TX_FLOW_CTRL, 0xffff);
3864
3865         /* Setup Transmit Parameter Register. */
3866         GMAC_WRITE_2(sc, sc_if->msk_port, GM_TX_PARAM,
3867             TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) | TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
3868             TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) | TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
3869
3870         gmac = DATA_BLIND_VAL(DATA_BLIND_DEF) |
3871             GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
3872
3873         if (ifp->if_mtu > ETHERMTU)
3874                 gmac |= GM_SMOD_JUMBO_ENA;
3875         GMAC_WRITE_2(sc, sc_if->msk_port, GM_SERIAL_MODE, gmac);
3876
3877         /* Set station address. */
3878         eaddr = IF_LLADDR(ifp);
3879         GMAC_WRITE_2(sc, sc_if->msk_port, GM_SRC_ADDR_1L,
3880             eaddr[0] | (eaddr[1] << 8));
3881         GMAC_WRITE_2(sc, sc_if->msk_port, GM_SRC_ADDR_1M,
3882             eaddr[2] | (eaddr[3] << 8));
3883         GMAC_WRITE_2(sc, sc_if->msk_port, GM_SRC_ADDR_1H,
3884             eaddr[4] | (eaddr[5] << 8));
3885         GMAC_WRITE_2(sc, sc_if->msk_port, GM_SRC_ADDR_2L,
3886             eaddr[0] | (eaddr[1] << 8));
3887         GMAC_WRITE_2(sc, sc_if->msk_port, GM_SRC_ADDR_2M,
3888             eaddr[2] | (eaddr[3] << 8));
3889         GMAC_WRITE_2(sc, sc_if->msk_port, GM_SRC_ADDR_2H,
3890             eaddr[4] | (eaddr[5] << 8));
3891
3892         /* Disable interrupts for counter overflows. */
3893         GMAC_WRITE_2(sc, sc_if->msk_port, GM_TX_IRQ_MSK, 0);
3894         GMAC_WRITE_2(sc, sc_if->msk_port, GM_RX_IRQ_MSK, 0);
3895         GMAC_WRITE_2(sc, sc_if->msk_port, GM_TR_IRQ_MSK, 0);
3896
3897         /* Configure Rx MAC FIFO. */
3898         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_CTRL_T), GMF_RST_SET);
3899         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_CTRL_T), GMF_RST_CLR);
3900         reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
3901         if (sc->msk_hw_id == CHIP_ID_YUKON_FE_P ||
3902             sc->msk_hw_id == CHIP_ID_YUKON_EX)
3903                 reg |= GMF_RX_OVER_ON;
3904         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_CTRL_T), reg);
3905
3906         /* Set receive filter. */
3907         msk_rxfilter(sc_if);
3908
3909         if (sc->msk_hw_id == CHIP_ID_YUKON_XL) {
3910                 /* Clear flush mask - HW bug. */
3911                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_FL_MSK), 0);
3912         } else {
3913                 /* Flush Rx MAC FIFO on any flow control or error. */
3914                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_FL_MSK),
3915                     GMR_FS_ANY_ERR);
3916         }
3917
3918         /*
3919          * Set Rx FIFO flush threshold to 64 bytes + 1 FIFO word
3920          * due to hardware hang on receipt of pause frames.
3921          */
3922         reg = RX_GMF_FL_THR_DEF + 1;
3923         /* Another magic for Yukon FE+ - From Linux. */
3924         if (sc->msk_hw_id == CHIP_ID_YUKON_FE_P &&
3925             sc->msk_hw_rev == CHIP_REV_YU_FE_P_A0)
3926                 reg = 0x178;
3927         CSR_WRITE_2(sc, MR_ADDR(sc_if->msk_port, RX_GMF_FL_THR), reg);
3928
3929         /* Configure Tx MAC FIFO. */
3930         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T), GMF_RST_SET);
3931         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T), GMF_RST_CLR);
3932         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T), GMF_OPER_ON);
3933
3934         /* Configure hardware VLAN tag insertion/stripping. */
3935         msk_setvlan(sc_if, ifp);
3936
3937         if ((sc_if->msk_flags & MSK_FLAG_RAMBUF) == 0) {
3938                 /* Set Rx Pause threshold. */
3939                 CSR_WRITE_2(sc, MR_ADDR(sc_if->msk_port, RX_GMF_LP_THR),
3940                     MSK_ECU_LLPP);
3941                 CSR_WRITE_2(sc, MR_ADDR(sc_if->msk_port, RX_GMF_UP_THR),
3942                     MSK_ECU_ULPP);
3943                 /* Configure store-and-forward for Tx. */
3944                 msk_set_tx_stfwd(sc_if);
3945         }
3946
3947         if (sc->msk_hw_id == CHIP_ID_YUKON_FE_P &&
3948             sc->msk_hw_rev == CHIP_REV_YU_FE_P_A0) {
3949                 /* Disable dynamic watermark - from Linux. */
3950                 reg = CSR_READ_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_EA));
3951                 reg &= ~0x03;
3952                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_EA), reg);
3953         }
3954
3955         /*
3956          * Disable Force Sync bit and Alloc bit in Tx RAM interface
3957          * arbiter as we don't use Sync Tx queue.
3958          */
3959         CSR_WRITE_1(sc, MR_ADDR(sc_if->msk_port, TXA_CTRL),
3960             TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
3961         /* Enable the RAM Interface Arbiter. */
3962         CSR_WRITE_1(sc, MR_ADDR(sc_if->msk_port, TXA_CTRL), TXA_ENA_ARB);
3963
3964         /* Setup RAM buffer. */
3965         msk_set_rambuffer(sc_if);
3966
3967         /* Disable Tx sync Queue. */
3968         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_txsq, RB_CTRL), RB_RST_SET);
3969
3970         /* Setup Tx Queue Bus Memory Interface. */
3971         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR), BMU_CLR_RESET);
3972         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR), BMU_OPER_INIT);
3973         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR), BMU_FIFO_OP_ON);
3974         CSR_WRITE_2(sc, Q_ADDR(sc_if->msk_txq, Q_WM), MSK_BMU_TX_WM);
3975         switch (sc->msk_hw_id) {
3976         case CHIP_ID_YUKON_EC_U:
3977                 if (sc->msk_hw_rev == CHIP_REV_YU_EC_U_A0) {
3978                         /* Fix for Yukon-EC Ultra: set BMU FIFO level */
3979                         CSR_WRITE_2(sc, Q_ADDR(sc_if->msk_txq, Q_AL),
3980                             MSK_ECU_TXFF_LEV);
3981                 }
3982                 break;
3983         case CHIP_ID_YUKON_EX:
3984                 /*
3985                  * Yukon Extreme seems to have silicon bug for
3986                  * automatic Tx checksum calculation capability.
3987                  */
3988                 if (sc->msk_hw_rev == CHIP_REV_YU_EX_B0)
3989                         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_txq, Q_F),
3990                             F_TX_CHK_AUTO_OFF);
3991                 break;
3992         }
3993
3994         /* Setup Rx Queue Bus Memory Interface. */
3995         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_rxq, Q_CSR), BMU_CLR_RESET);
3996         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_rxq, Q_CSR), BMU_OPER_INIT);
3997         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_rxq, Q_CSR), BMU_FIFO_OP_ON);
3998         CSR_WRITE_2(sc, Q_ADDR(sc_if->msk_rxq, Q_WM), MSK_BMU_RX_WM);
3999         if (sc->msk_hw_id == CHIP_ID_YUKON_EC_U &&
4000             sc->msk_hw_rev >= CHIP_REV_YU_EC_U_A1) {
4001                 /* MAC Rx RAM Read is controlled by hardware. */
4002                 CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_rxq, Q_F), F_M_RX_RAM_DIS);
4003         }
4004
4005         msk_set_prefetch(sc, sc_if->msk_txq,
4006             sc_if->msk_rdata.msk_tx_ring_paddr, MSK_TX_RING_CNT - 1);
4007         msk_init_tx_ring(sc_if);
4008
4009         /* Disable Rx checksum offload and RSS hash. */
4010         reg = BMU_DIS_RX_RSS_HASH;
4011         if ((sc_if->msk_flags & MSK_FLAG_DESCV2) == 0 &&
4012             (ifp->if_capenable & IFCAP_RXCSUM) != 0)
4013                 reg |= BMU_ENA_RX_CHKSUM;
4014         else
4015                 reg |= BMU_DIS_RX_CHKSUM;
4016         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_rxq, Q_CSR), reg);
4017         if (sc_if->msk_framesize > (MCLBYTES - MSK_RX_BUF_ALIGN)) {
4018                 msk_set_prefetch(sc, sc_if->msk_rxq,
4019                     sc_if->msk_rdata.msk_jumbo_rx_ring_paddr,
4020                     MSK_JUMBO_RX_RING_CNT - 1);
4021                 error = msk_init_jumbo_rx_ring(sc_if);
4022          } else {
4023                 msk_set_prefetch(sc, sc_if->msk_rxq,
4024                     sc_if->msk_rdata.msk_rx_ring_paddr,
4025                     MSK_RX_RING_CNT - 1);
4026                 error = msk_init_rx_ring(sc_if);
4027         }
4028         if (error != 0) {
4029                 device_printf(sc_if->msk_if_dev,
4030                     "initialization failed: no memory for Rx buffers\n");
4031                 msk_stop(sc_if);
4032                 return;
4033         }
4034         if (sc->msk_hw_id == CHIP_ID_YUKON_EX ||
4035             sc->msk_hw_id == CHIP_ID_YUKON_SUPR) {
4036                 /* Disable flushing of non-ASF packets. */
4037                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_CTRL_T),
4038                     GMF_RX_MACSEC_FLUSH_OFF);
4039         }
4040
4041         /* Configure interrupt handling. */
4042         if (sc_if->msk_port == MSK_PORT_A) {
4043                 sc->msk_intrmask |= Y2_IS_PORT_A;
4044                 sc->msk_intrhwemask |= Y2_HWE_L1_MASK;
4045         } else {
4046                 sc->msk_intrmask |= Y2_IS_PORT_B;
4047                 sc->msk_intrhwemask |= Y2_HWE_L2_MASK;
4048         }
4049         /* Configure IRQ moderation mask. */
4050         CSR_WRITE_4(sc, B2_IRQM_MSK, sc->msk_intrmask);
4051         if (sc->msk_int_holdoff > 0) {
4052                 /* Configure initial IRQ moderation timer value. */
4053                 CSR_WRITE_4(sc, B2_IRQM_INI,
4054                     MSK_USECS(sc, sc->msk_int_holdoff));
4055                 CSR_WRITE_4(sc, B2_IRQM_VAL,
4056                     MSK_USECS(sc, sc->msk_int_holdoff));
4057                 /* Start IRQ moderation. */
4058                 CSR_WRITE_1(sc, B2_IRQM_CTRL, TIM_START);
4059         }
4060         CSR_WRITE_4(sc, B0_HWE_IMSK, sc->msk_intrhwemask);
4061         CSR_READ_4(sc, B0_HWE_IMSK);
4062         CSR_WRITE_4(sc, B0_IMSK, sc->msk_intrmask);
4063         CSR_READ_4(sc, B0_IMSK);
4064
4065         sc_if->msk_flags &= ~MSK_FLAG_LINK;
4066         mii_mediachg(mii);
4067
4068         ifp->if_drv_flags |= IFF_DRV_RUNNING;
4069         ifp->if_drv_flags &= ~IFF_DRV_OACTIVE;
4070
4071         callout_reset(&sc_if->msk_tick_ch, hz, msk_tick, sc_if);
4072 }
4073
4074 static void
4075 msk_set_rambuffer(struct msk_if_softc *sc_if)
4076 {
4077         struct msk_softc *sc;
4078         int ltpp, utpp;
4079
4080         sc = sc_if->msk_softc;
4081         if ((sc_if->msk_flags & MSK_FLAG_RAMBUF) == 0)
4082                 return;
4083
4084         /* Setup Rx Queue. */
4085         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_rxq, RB_CTRL), RB_RST_CLR);
4086         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_rxq, RB_START),
4087             sc->msk_rxqstart[sc_if->msk_port] / 8);
4088         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_rxq, RB_END),
4089             sc->msk_rxqend[sc_if->msk_port] / 8);
4090         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_rxq, RB_WP),
4091             sc->msk_rxqstart[sc_if->msk_port] / 8);
4092         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_rxq, RB_RP),
4093             sc->msk_rxqstart[sc_if->msk_port] / 8);
4094
4095         utpp = (sc->msk_rxqend[sc_if->msk_port] + 1 -
4096             sc->msk_rxqstart[sc_if->msk_port] - MSK_RB_ULPP) / 8;
4097         ltpp = (sc->msk_rxqend[sc_if->msk_port] + 1 -
4098             sc->msk_rxqstart[sc_if->msk_port] - MSK_RB_LLPP_B) / 8;
4099         if (sc->msk_rxqsize < MSK_MIN_RXQ_SIZE)
4100                 ltpp += (MSK_RB_LLPP_B - MSK_RB_LLPP_S) / 8;
4101         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_rxq, RB_RX_UTPP), utpp);
4102         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_rxq, RB_RX_LTPP), ltpp);
4103         /* Set Rx priority(RB_RX_UTHP/RB_RX_LTHP) thresholds? */
4104
4105         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_rxq, RB_CTRL), RB_ENA_OP_MD);
4106         CSR_READ_1(sc, RB_ADDR(sc_if->msk_rxq, RB_CTRL));
4107
4108         /* Setup Tx Queue. */
4109         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_txq, RB_CTRL), RB_RST_CLR);
4110         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_txq, RB_START),
4111             sc->msk_txqstart[sc_if->msk_port] / 8);
4112         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_txq, RB_END),
4113             sc->msk_txqend[sc_if->msk_port] / 8);
4114         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_txq, RB_WP),
4115             sc->msk_txqstart[sc_if->msk_port] / 8);
4116         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_txq, RB_RP),
4117             sc->msk_txqstart[sc_if->msk_port] / 8);
4118         /* Enable Store & Forward for Tx side. */
4119         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_txq, RB_CTRL), RB_ENA_STFWD);
4120         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_txq, RB_CTRL), RB_ENA_OP_MD);
4121         CSR_READ_1(sc, RB_ADDR(sc_if->msk_txq, RB_CTRL));
4122 }
4123
4124 static void
4125 msk_set_prefetch(struct msk_softc *sc, int qaddr, bus_addr_t addr,
4126     uint32_t count)
4127 {
4128
4129         /* Reset the prefetch unit. */
4130         CSR_WRITE_4(sc, Y2_PREF_Q_ADDR(qaddr, PREF_UNIT_CTRL_REG),
4131             PREF_UNIT_RST_SET);
4132         CSR_WRITE_4(sc, Y2_PREF_Q_ADDR(qaddr, PREF_UNIT_CTRL_REG),
4133             PREF_UNIT_RST_CLR);
4134         /* Set LE base address. */
4135         CSR_WRITE_4(sc, Y2_PREF_Q_ADDR(qaddr, PREF_UNIT_ADDR_LOW_REG),
4136             MSK_ADDR_LO(addr));
4137         CSR_WRITE_4(sc, Y2_PREF_Q_ADDR(qaddr, PREF_UNIT_ADDR_HI_REG),
4138             MSK_ADDR_HI(addr));
4139         /* Set the list last index. */
4140         CSR_WRITE_2(sc, Y2_PREF_Q_ADDR(qaddr, PREF_UNIT_LAST_IDX_REG),
4141             count);
4142         /* Turn on prefetch unit. */
4143         CSR_WRITE_4(sc, Y2_PREF_Q_ADDR(qaddr, PREF_UNIT_CTRL_REG),
4144             PREF_UNIT_OP_ON);
4145         /* Dummy read to ensure write. */
4146         CSR_READ_4(sc, Y2_PREF_Q_ADDR(qaddr, PREF_UNIT_CTRL_REG));
4147 }
4148
4149 static void
4150 msk_stop(struct msk_if_softc *sc_if)
4151 {
4152         struct msk_softc *sc;
4153         struct msk_txdesc *txd;
4154         struct msk_rxdesc *rxd;
4155         struct msk_rxdesc *jrxd;
4156         struct ifnet *ifp;
4157         uint32_t val;
4158         int i;
4159
4160         MSK_IF_LOCK_ASSERT(sc_if);
4161         sc = sc_if->msk_softc;
4162         ifp = sc_if->msk_ifp;
4163
4164         callout_stop(&sc_if->msk_tick_ch);
4165         sc_if->msk_watchdog_timer = 0;
4166
4167         /* Disable interrupts. */
4168         if (sc_if->msk_port == MSK_PORT_A) {
4169                 sc->msk_intrmask &= ~Y2_IS_PORT_A;
4170                 sc->msk_intrhwemask &= ~Y2_HWE_L1_MASK;
4171         } else {
4172                 sc->msk_intrmask &= ~Y2_IS_PORT_B;
4173                 sc->msk_intrhwemask &= ~Y2_HWE_L2_MASK;
4174         }
4175         CSR_WRITE_4(sc, B0_HWE_IMSK, sc->msk_intrhwemask);
4176         CSR_READ_4(sc, B0_HWE_IMSK);
4177         CSR_WRITE_4(sc, B0_IMSK, sc->msk_intrmask);
4178         CSR_READ_4(sc, B0_IMSK);
4179
4180         /* Disable Tx/Rx MAC. */
4181         val = GMAC_READ_2(sc, sc_if->msk_port, GM_GP_CTRL);
4182         val &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
4183         GMAC_WRITE_2(sc, sc_if->msk_port, GM_GP_CTRL, val);
4184         /* Read again to ensure writing. */
4185         GMAC_READ_2(sc, sc_if->msk_port, GM_GP_CTRL);
4186         /* Update stats and clear counters. */
4187         msk_stats_update(sc_if);
4188
4189         /* Stop Tx BMU. */
4190         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR), BMU_STOP);
4191         val = CSR_READ_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR));
4192         for (i = 0; i < MSK_TIMEOUT; i++) {
4193                 if ((val & (BMU_STOP | BMU_IDLE)) == 0) {
4194                         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR),
4195                             BMU_STOP);
4196                         val = CSR_READ_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR));
4197                 } else
4198                         break;
4199                 DELAY(1);
4200         }
4201         if (i == MSK_TIMEOUT)
4202                 device_printf(sc_if->msk_if_dev, "Tx BMU stop failed\n");
4203         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_txq, RB_CTRL),
4204             RB_RST_SET | RB_DIS_OP_MD);
4205
4206         /* Disable all GMAC interrupt. */
4207         CSR_WRITE_1(sc, MR_ADDR(sc_if->msk_port, GMAC_IRQ_MSK), 0);
4208         /* Disable PHY interrupt. */
4209         msk_phy_writereg(sc_if, PHY_ADDR_MARV, PHY_MARV_INT_MASK, 0);
4210
4211         /* Disable the RAM Interface Arbiter. */
4212         CSR_WRITE_1(sc, MR_ADDR(sc_if->msk_port, TXA_CTRL), TXA_DIS_ARB);
4213
4214         /* Reset the PCI FIFO of the async Tx queue */
4215         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR),
4216             BMU_RST_SET | BMU_FIFO_RST);
4217
4218         /* Reset the Tx prefetch units. */
4219         CSR_WRITE_4(sc, Y2_PREF_Q_ADDR(sc_if->msk_txq, PREF_UNIT_CTRL_REG),
4220             PREF_UNIT_RST_SET);
4221
4222         /* Reset the RAM Buffer async Tx queue. */
4223         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_txq, RB_CTRL), RB_RST_SET);
4224
4225         /* Reset Tx MAC FIFO. */
4226         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T), GMF_RST_SET);
4227         /* Set Pause Off. */
4228         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, GMAC_CTRL), GMC_PAUSE_OFF);
4229
4230         /*
4231          * The Rx Stop command will not work for Yukon-2 if the BMU does not
4232          * reach the end of packet and since we can't make sure that we have
4233          * incoming data, we must reset the BMU while it is not during a DMA
4234          * transfer. Since it is possible that the Rx path is still active,
4235          * the Rx RAM buffer will be stopped first, so any possible incoming
4236          * data will not trigger a DMA. After the RAM buffer is stopped, the
4237          * BMU is polled until any DMA in progress is ended and only then it
4238          * will be reset.
4239          */
4240
4241         /* Disable the RAM Buffer receive queue. */
4242         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_rxq, RB_CTRL), RB_DIS_OP_MD);
4243         for (i = 0; i < MSK_TIMEOUT; i++) {
4244                 if (CSR_READ_1(sc, RB_ADDR(sc_if->msk_rxq, Q_RSL)) ==
4245                     CSR_READ_1(sc, RB_ADDR(sc_if->msk_rxq, Q_RL)))
4246                         break;
4247                 DELAY(1);
4248         }
4249         if (i == MSK_TIMEOUT)
4250                 device_printf(sc_if->msk_if_dev, "Rx BMU stop failed\n");
4251         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_rxq, Q_CSR),
4252             BMU_RST_SET | BMU_FIFO_RST);
4253         /* Reset the Rx prefetch unit. */
4254         CSR_WRITE_4(sc, Y2_PREF_Q_ADDR(sc_if->msk_rxq, PREF_UNIT_CTRL_REG),
4255             PREF_UNIT_RST_SET);
4256         /* Reset the RAM Buffer receive queue. */
4257         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_rxq, RB_CTRL), RB_RST_SET);
4258         /* Reset Rx MAC FIFO. */
4259         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_CTRL_T), GMF_RST_SET);
4260
4261         /* Free Rx and Tx mbufs still in the queues. */
4262         for (i = 0; i < MSK_RX_RING_CNT; i++) {
4263                 rxd = &sc_if->msk_cdata.msk_rxdesc[i];
4264                 if (rxd->rx_m != NULL) {
4265                         bus_dmamap_sync(sc_if->msk_cdata.msk_rx_tag,
4266                             rxd->rx_dmamap, BUS_DMASYNC_POSTREAD);
4267                         bus_dmamap_unload(sc_if->msk_cdata.msk_rx_tag,
4268                             rxd->rx_dmamap);
4269                         m_freem(rxd->rx_m);
4270                         rxd->rx_m = NULL;
4271                 }
4272         }
4273         for (i = 0; i < MSK_JUMBO_RX_RING_CNT; i++) {
4274                 jrxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[i];
4275                 if (jrxd->rx_m != NULL) {
4276                         bus_dmamap_sync(sc_if->msk_cdata.msk_jumbo_rx_tag,
4277                             jrxd->rx_dmamap, BUS_DMASYNC_POSTREAD);
4278                         bus_dmamap_unload(sc_if->msk_cdata.msk_jumbo_rx_tag,
4279                             jrxd->rx_dmamap);
4280                         m_freem(jrxd->rx_m);
4281                         jrxd->rx_m = NULL;
4282                 }
4283         }
4284         for (i = 0; i < MSK_TX_RING_CNT; i++) {
4285                 txd = &sc_if->msk_cdata.msk_txdesc[i];
4286                 if (txd->tx_m != NULL) {
4287                         bus_dmamap_sync(sc_if->msk_cdata.msk_tx_tag,
4288                             txd->tx_dmamap, BUS_DMASYNC_POSTWRITE);
4289                         bus_dmamap_unload(sc_if->msk_cdata.msk_tx_tag,
4290                             txd->tx_dmamap);
4291                         m_freem(txd->tx_m);
4292                         txd->tx_m = NULL;
4293                 }
4294         }
4295
4296         /*
4297          * Mark the interface down.
4298          */
4299         ifp->if_drv_flags &= ~(IFF_DRV_RUNNING | IFF_DRV_OACTIVE);
4300         sc_if->msk_flags &= ~MSK_FLAG_LINK;
4301 }
4302
4303 /*
4304  * When GM_PAR_MIB_CLR bit of GM_PHY_ADDR is set, reading lower
4305  * counter clears high 16 bits of the counter such that accessing
4306  * lower 16 bits should be the last operation.
4307  */
4308 #define MSK_READ_MIB32(x, y)                                    \
4309         (((uint32_t)GMAC_READ_2(sc, x, (y) + 4)) << 16) +       \
4310         (uint32_t)GMAC_READ_2(sc, x, y)
4311 #define MSK_READ_MIB64(x, y)                                    \
4312         (((uint64_t)MSK_READ_MIB32(x, (y) + 8)) << 32) +        \
4313         (uint64_t)MSK_READ_MIB32(x, y)
4314
4315 static void
4316 msk_stats_clear(struct msk_if_softc *sc_if)
4317 {
4318         struct msk_softc *sc;
4319         uint32_t reg;
4320         uint16_t gmac;
4321         int i;
4322
4323         MSK_IF_LOCK_ASSERT(sc_if);
4324
4325         sc = sc_if->msk_softc;
4326         /* Set MIB Clear Counter Mode. */
4327         gmac = GMAC_READ_2(sc, sc_if->msk_port, GM_PHY_ADDR);
4328         GMAC_WRITE_2(sc, sc_if->msk_port, GM_PHY_ADDR, gmac | GM_PAR_MIB_CLR);
4329         /* Read all MIB Counters with Clear Mode set. */
4330         for (i = GM_RXF_UC_OK; i <= GM_TXE_FIFO_UR; i += sizeof(uint32_t))
4331                 reg = MSK_READ_MIB32(sc_if->msk_port, i);
4332         /* Clear MIB Clear Counter Mode. */
4333         gmac &= ~GM_PAR_MIB_CLR;
4334         GMAC_WRITE_2(sc, sc_if->msk_port, GM_PHY_ADDR, gmac);
4335 }
4336
4337 static void
4338 msk_stats_update(struct msk_if_softc *sc_if)
4339 {
4340         struct msk_softc *sc;
4341         struct ifnet *ifp;
4342         struct msk_hw_stats *stats;
4343         uint16_t gmac;
4344         uint32_t reg;
4345
4346         MSK_IF_LOCK_ASSERT(sc_if);
4347
4348         ifp = sc_if->msk_ifp;
4349         if ((ifp->if_drv_flags & IFF_DRV_RUNNING) == 0)
4350                 return;
4351         sc = sc_if->msk_softc;
4352         stats = &sc_if->msk_stats;
4353         /* Set MIB Clear Counter Mode. */
4354         gmac = GMAC_READ_2(sc, sc_if->msk_port, GM_PHY_ADDR);
4355         GMAC_WRITE_2(sc, sc_if->msk_port, GM_PHY_ADDR, gmac | GM_PAR_MIB_CLR);
4356
4357         /* Rx stats. */
4358         stats->rx_ucast_frames +=
4359             MSK_READ_MIB32(sc_if->msk_port, GM_RXF_UC_OK);
4360         stats->rx_bcast_frames +=
4361             MSK_READ_MIB32(sc_if->msk_port, GM_RXF_BC_OK);
4362         stats->rx_pause_frames +=
4363             MSK_READ_MIB32(sc_if->msk_port, GM_RXF_MPAUSE);
4364         stats->rx_mcast_frames +=
4365             MSK_READ_MIB32(sc_if->msk_port, GM_RXF_MC_OK);
4366         stats->rx_crc_errs +=
4367             MSK_READ_MIB32(sc_if->msk_port, GM_RXF_FCS_ERR);
4368         reg = MSK_READ_MIB32(sc_if->msk_port, GM_RXF_SPARE1);
4369         stats->rx_good_octets +=
4370             MSK_READ_MIB64(sc_if->msk_port, GM_RXO_OK_LO);
4371         stats->rx_bad_octets +=
4372             MSK_READ_MIB64(sc_if->msk_port, GM_RXO_ERR_LO);
4373         stats->rx_runts +=
4374             MSK_READ_MIB32(sc_if->msk_port, GM_RXF_SHT);
4375         stats->rx_runt_errs +=
4376             MSK_READ_MIB32(sc_if->msk_port, GM_RXE_FRAG);
4377         stats->rx_pkts_64 +=
4378             MSK_READ_MIB32(sc_if->msk_port, GM_RXF_64B);
4379         stats->rx_pkts_65_127 +=
4380             MSK_READ_MIB32(sc_if->msk_port, GM_RXF_127B);
4381         stats->rx_pkts_128_255 +=
4382             MSK_READ_MIB32(sc_if->msk_port, GM_RXF_255B);
4383         stats->rx_pkts_256_511 +=
4384             MSK_READ_MIB32(sc_if->msk_port, GM_RXF_511B);
4385         stats->rx_pkts_512_1023 +=
4386             MSK_READ_MIB32(sc_if->msk_port, GM_RXF_1023B);
4387         stats->rx_pkts_1024_1518 +=
4388             MSK_READ_MIB32(sc_if->msk_port, GM_RXF_1518B);
4389         stats->rx_pkts_1519_max +=
4390             MSK_READ_MIB32(sc_if->msk_port, GM_RXF_MAX_SZ);
4391         stats->rx_pkts_too_long +=
4392             MSK_READ_MIB32(sc_if->msk_port, GM_RXF_LNG_ERR);
4393         stats->rx_pkts_jabbers +=
4394             MSK_READ_MIB32(sc_if->msk_port, GM_RXF_JAB_PKT);
4395         reg = MSK_READ_MIB32(sc_if->msk_port, GM_RXF_SPARE2);
4396         stats->rx_fifo_oflows +=
4397             MSK_READ_MIB32(sc_if->msk_port, GM_RXE_FIFO_OV);
4398         reg = MSK_READ_MIB32(sc_if->msk_port, GM_RXF_SPARE3);
4399
4400         /* Tx stats. */
4401         stats->tx_ucast_frames +=
4402             MSK_READ_MIB32(sc_if->msk_port, GM_TXF_UC_OK);
4403         stats->tx_bcast_frames +=
4404             MSK_READ_MIB32(sc_if->msk_port, GM_TXF_BC_OK);
4405         stats->tx_pause_frames +=
4406             MSK_READ_MIB32(sc_if->msk_port, GM_TXF_MPAUSE);
4407         stats->tx_mcast_frames +=
4408             MSK_READ_MIB32(sc_if->msk_port, GM_TXF_MC_OK);
4409         stats->tx_octets +=
4410             MSK_READ_MIB64(sc_if->msk_port, GM_TXO_OK_LO);
4411         stats->tx_pkts_64 +=
4412             MSK_READ_MIB32(sc_if->msk_port, GM_TXF_64B);
4413         stats->tx_pkts_65_127 +=
4414             MSK_READ_MIB32(sc_if->msk_port, GM_TXF_127B);
4415         stats->tx_pkts_128_255 +=
4416             MSK_READ_MIB32(sc_if->msk_port, GM_TXF_255B);
4417         stats->tx_pkts_256_511 +=
4418             MSK_READ_MIB32(sc_if->msk_port, GM_TXF_511B);
4419         stats->tx_pkts_512_1023 +=
4420             MSK_READ_MIB32(sc_if->msk_port, GM_TXF_1023B);
4421         stats->tx_pkts_1024_1518 +=
4422             MSK_READ_MIB32(sc_if->msk_port, GM_TXF_1518B);
4423         stats->tx_pkts_1519_max +=
4424             MSK_READ_MIB32(sc_if->msk_port, GM_TXF_MAX_SZ);
4425         reg = MSK_READ_MIB32(sc_if->msk_port, GM_TXF_SPARE1);
4426         stats->tx_colls +=
4427             MSK_READ_MIB32(sc_if->msk_port, GM_TXF_COL);
4428         stats->tx_late_colls +=
4429             MSK_READ_MIB32(sc_if->msk_port, GM_TXF_LAT_COL);
4430         stats->tx_excess_colls +=
4431             MSK_READ_MIB32(sc_if->msk_port, GM_TXF_ABO_COL);
4432         stats->tx_multi_colls +=
4433             MSK_READ_MIB32(sc_if->msk_port, GM_TXF_MUL_COL);
4434         stats->tx_single_colls +=
4435             MSK_READ_MIB32(sc_if->msk_port, GM_TXF_SNG_COL);
4436         stats->tx_underflows +=
4437             MSK_READ_MIB32(sc_if->msk_port, GM_TXE_FIFO_UR);
4438         /* Clear MIB Clear Counter Mode. */
4439         gmac &= ~GM_PAR_MIB_CLR;
4440         GMAC_WRITE_2(sc, sc_if->msk_port, GM_PHY_ADDR, gmac);
4441 }
4442
4443 static int
4444 msk_sysctl_stat32(SYSCTL_HANDLER_ARGS)
4445 {
4446         struct msk_softc *sc;
4447         struct msk_if_softc *sc_if;
4448         uint32_t result, *stat;
4449         int off;
4450
4451         sc_if = (struct msk_if_softc *)arg1;
4452         sc = sc_if->msk_softc;
4453         off = arg2;
4454         stat = (uint32_t *)((uint8_t *)&sc_if->msk_stats + off);
4455
4456         MSK_IF_LOCK(sc_if);
4457         result = MSK_READ_MIB32(sc_if->msk_port, GM_MIB_CNT_BASE + off * 2);
4458         result += *stat;
4459         MSK_IF_UNLOCK(sc_if);
4460
4461         return (sysctl_handle_int(oidp, &result, 0, req));
4462 }
4463
4464 static int
4465 msk_sysctl_stat64(SYSCTL_HANDLER_ARGS)
4466 {
4467         struct msk_softc *sc;
4468         struct msk_if_softc *sc_if;
4469         uint64_t result, *stat;
4470         int off;
4471
4472         sc_if = (struct msk_if_softc *)arg1;
4473         sc = sc_if->msk_softc;
4474         off = arg2;
4475         stat = (uint64_t *)((uint8_t *)&sc_if->msk_stats + off);
4476
4477         MSK_IF_LOCK(sc_if);
4478         result = MSK_READ_MIB64(sc_if->msk_port, GM_MIB_CNT_BASE + off * 2);
4479         result += *stat;
4480         MSK_IF_UNLOCK(sc_if);
4481
4482         return (sysctl_handle_quad(oidp, &result, 0, req));
4483 }
4484
4485 #undef MSK_READ_MIB32
4486 #undef MSK_READ_MIB64
4487
4488 #define MSK_SYSCTL_STAT32(sc, c, o, p, n, d)                            \
4489         SYSCTL_ADD_PROC(c, p, OID_AUTO, o, CTLTYPE_UINT | CTLFLAG_RD,   \
4490             sc, offsetof(struct msk_hw_stats, n), msk_sysctl_stat32,    \
4491             "IU", d)
4492 #define MSK_SYSCTL_STAT64(sc, c, o, p, n, d)                            \
4493         SYSCTL_ADD_PROC(c, p, OID_AUTO, o, CTLTYPE_UINT | CTLFLAG_RD,   \
4494             sc, offsetof(struct msk_hw_stats, n), msk_sysctl_stat64,    \
4495             "Q", d)
4496
4497 static void
4498 msk_sysctl_node(struct msk_if_softc *sc_if)
4499 {
4500         struct sysctl_ctx_list *ctx;
4501         struct sysctl_oid_list *child, *schild;
4502         struct sysctl_oid *tree;
4503
4504         ctx = device_get_sysctl_ctx(sc_if->msk_if_dev);
4505         child = SYSCTL_CHILDREN(device_get_sysctl_tree(sc_if->msk_if_dev));
4506
4507         tree = SYSCTL_ADD_NODE(ctx, child, OID_AUTO, "stats", CTLFLAG_RD,
4508             NULL, "MSK Statistics");
4509         schild = child = SYSCTL_CHILDREN(tree);
4510         tree = SYSCTL_ADD_NODE(ctx, schild, OID_AUTO, "rx", CTLFLAG_RD,
4511             NULL, "MSK RX Statistics");
4512         child = SYSCTL_CHILDREN(tree);
4513         MSK_SYSCTL_STAT32(sc_if, ctx, "ucast_frames",
4514             child, rx_ucast_frames, "Good unicast frames");
4515         MSK_SYSCTL_STAT32(sc_if, ctx, "bcast_frames",
4516             child, rx_bcast_frames, "Good broadcast frames");
4517         MSK_SYSCTL_STAT32(sc_if, ctx, "pause_frames",
4518             child, rx_pause_frames, "Pause frames");
4519         MSK_SYSCTL_STAT32(sc_if, ctx, "mcast_frames",
4520             child, rx_mcast_frames, "Multicast frames");
4521         MSK_SYSCTL_STAT32(sc_if, ctx, "crc_errs",
4522             child, rx_crc_errs, "CRC errors");
4523         MSK_SYSCTL_STAT64(sc_if, ctx, "good_octets",
4524             child, rx_good_octets, "Good octets");
4525         MSK_SYSCTL_STAT64(sc_if, ctx, "bad_octets",
4526             child, rx_bad_octets, "Bad octets");
4527         MSK_SYSCTL_STAT32(sc_if, ctx, "frames_64",
4528             child, rx_pkts_64, "64 bytes frames");
4529         MSK_SYSCTL_STAT32(sc_if, ctx, "frames_65_127",
4530             child, rx_pkts_65_127, "65 to 127 bytes frames");
4531         MSK_SYSCTL_STAT32(sc_if, ctx, "frames_128_255",
4532             child, rx_pkts_128_255, "128 to 255 bytes frames");
4533         MSK_SYSCTL_STAT32(sc_if, ctx, "frames_256_511",
4534             child, rx_pkts_256_511, "256 to 511 bytes frames");
4535         MSK_SYSCTL_STAT32(sc_if, ctx, "frames_512_1023",
4536             child, rx_pkts_512_1023, "512 to 1023 bytes frames");
4537         MSK_SYSCTL_STAT32(sc_if, ctx, "frames_1024_1518",
4538             child, rx_pkts_1024_1518, "1024 to 1518 bytes frames");
4539         MSK_SYSCTL_STAT32(sc_if, ctx, "frames_1519_max",
4540             child, rx_pkts_1519_max, "1519 to max frames");
4541         MSK_SYSCTL_STAT32(sc_if, ctx, "frames_too_long",
4542             child, rx_pkts_too_long, "frames too long");
4543         MSK_SYSCTL_STAT32(sc_if, ctx, "jabbers",
4544             child, rx_pkts_jabbers, "Jabber errors");
4545         MSK_SYSCTL_STAT32(sc_if, ctx, "overflows",
4546             child, rx_fifo_oflows, "FIFO overflows");
4547
4548         tree = SYSCTL_ADD_NODE(ctx, schild, OID_AUTO, "tx", CTLFLAG_RD,
4549             NULL, "MSK TX Statistics");
4550         child = SYSCTL_CHILDREN(tree);
4551         MSK_SYSCTL_STAT32(sc_if, ctx, "ucast_frames",
4552             child, tx_ucast_frames, "Unicast frames");
4553         MSK_SYSCTL_STAT32(sc_if, ctx, "bcast_frames",
4554             child, tx_bcast_frames, "Broadcast frames");
4555         MSK_SYSCTL_STAT32(sc_if, ctx, "pause_frames",
4556             child, tx_pause_frames, "Pause frames");
4557         MSK_SYSCTL_STAT32(sc_if, ctx, "mcast_frames",
4558             child, tx_mcast_frames, "Multicast frames");
4559         MSK_SYSCTL_STAT64(sc_if, ctx, "octets",
4560             child, tx_octets, "Octets");
4561         MSK_SYSCTL_STAT32(sc_if, ctx, "frames_64",
4562             child, tx_pkts_64, "64 bytes frames");
4563         MSK_SYSCTL_STAT32(sc_if, ctx, "frames_65_127",
4564             child, tx_pkts_65_127, "65 to 127 bytes frames");
4565         MSK_SYSCTL_STAT32(sc_if, ctx, "frames_128_255",
4566             child, tx_pkts_128_255, "128 to 255 bytes frames");
4567         MSK_SYSCTL_STAT32(sc_if, ctx, "frames_256_511",
4568             child, tx_pkts_256_511, "256 to 511 bytes frames");
4569         MSK_SYSCTL_STAT32(sc_if, ctx, "frames_512_1023",
4570             child, tx_pkts_512_1023, "512 to 1023 bytes frames");
4571         MSK_SYSCTL_STAT32(sc_if, ctx, "frames_1024_1518",
4572             child, tx_pkts_1024_1518, "1024 to 1518 bytes frames");
4573         MSK_SYSCTL_STAT32(sc_if, ctx, "frames_1519_max",
4574             child, tx_pkts_1519_max, "1519 to max frames");
4575         MSK_SYSCTL_STAT32(sc_if, ctx, "colls",
4576             child, tx_colls, "Collisions");
4577         MSK_SYSCTL_STAT32(sc_if, ctx, "late_colls",
4578             child, tx_late_colls, "Late collisions");
4579         MSK_SYSCTL_STAT32(sc_if, ctx, "excess_colls",
4580             child, tx_excess_colls, "Excessive collisions");
4581         MSK_SYSCTL_STAT32(sc_if, ctx, "multi_colls",
4582             child, tx_multi_colls, "Multiple collisions");
4583         MSK_SYSCTL_STAT32(sc_if, ctx, "single_colls",
4584             child, tx_single_colls, "Single collisions");
4585         MSK_SYSCTL_STAT32(sc_if, ctx, "underflows",
4586             child, tx_underflows, "FIFO underflows");
4587 }
4588
4589 #undef MSK_SYSCTL_STAT32
4590 #undef MSK_SYSCTL_STAT64
4591
4592 static int
4593 sysctl_int_range(SYSCTL_HANDLER_ARGS, int low, int high)
4594 {
4595         int error, value;
4596
4597         if (!arg1)
4598                 return (EINVAL);
4599         value = *(int *)arg1;
4600         error = sysctl_handle_int(oidp, &value, 0, req);
4601         if (error || !req->newptr)
4602                 return (error);
4603         if (value < low || value > high)
4604                 return (EINVAL);
4605         *(int *)arg1 = value;
4606
4607         return (0);
4608 }
4609
4610 static int
4611 sysctl_hw_msk_proc_limit(SYSCTL_HANDLER_ARGS)
4612 {
4613
4614         return (sysctl_int_range(oidp, arg1, arg2, req, MSK_PROC_MIN,
4615             MSK_PROC_MAX));
4616 }