6/sys/dev/pci/pcivar.h

   1 /*-
   2  * Copyright (c) 1997, Stefan Esser <se@freebsd.org>
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice unmodified, this list of conditions, and the following
  10  *    disclaimer.
  11  * 2. Redistributions in binary form must reproduce the above copyright
  12  *    notice, this list of conditions and the following disclaimer in the
  13  *    documentation and/or other materials provided with the distribution.
  14  *
  15  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR ``AS IS'' AND ANY EXPRESS OR
  16  * IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES
  17  * OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED.
  18  * IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR ANY DIRECT, INDIRECT,
  19  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT
  20  * NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  21  * DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  22  * THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  23  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF
  24  * THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  25  *
  26  * $FreeBSD$
  27  *
  28  */
  29
  30 #ifndef _PCIVAR_H_
  31 #define _PCIVAR_H_
  32
  33 #include <sys/queue.h>
  34
  35 /* some PCI bus constants */
  36
  37 #define PCI_BUSMAX      255     /* highest supported bus number */
  38 #define PCI_SLOTMAX     31      /* highest supported slot number */
  39 #define PCI_FUNCMAX     7       /* highest supported function number */
  40 #define PCI_REGMAX      255     /* highest supported config register addr. */
  41
  42 #define PCI_MAXMAPS_0   6       /* max. no. of memory/port maps */
  43 #define PCI_MAXMAPS_1   2       /* max. no. of maps for PCI to PCI bridge */
  44 #define PCI_MAXMAPS_2   1       /* max. no. of maps for CardBus bridge */
  45
  46 /* pci_addr_t covers this system's PCI bus address space: 32 or 64 bit */
  47
  48 #ifdef PCI_A64
  49 typedef uint64_t pci_addr_t;    /* uint64_t for system with 64bit addresses */
  50 #else
  51 typedef uint32_t pci_addr_t;    /* uint64_t for system with 64bit addresses */
  52 #endif
  53
  54 /* Interesting values for PCI power management */
  55 struct pcicfg_pp {
  56     uint16_t    pp_cap;         /* PCI power management capabilities */
  57     uint8_t     pp_status;      /* config space address of PCI power status reg */
  58     uint8_t     pp_pmcsr;       /* config space address of PMCSR reg */
  59     uint8_t     pp_data;        /* config space address of PCI power data reg */
  60 };
  61
  62 /* Interesting values for PCI MSI */
  63 struct pcicfg_msi {
  64     uint16_t    msi_ctrl;       /* Message Control */
  65     uint8_t     msi_location;   /* Offset of MSI capability registers. */
  66     uint8_t     msi_msgnum;     /* Number of messages */
  67     int         msi_alloc;      /* Number of allocated messages. */
  68     uint64_t    msi_addr;       /* Contents of address register. */
  69     uint16_t    msi_data;       /* Contents of data register. */
  70     u_int       msi_handlers;
  71 };
  72
  73 /* Interesting values for PCI MSI-X */
  74 struct msix_vector {
  75     uint64_t    mv_address;     /* Contents of address register. */
  76     uint32_t    mv_data;        /* Contents of data register. */
  77     int         mv_irq;
  78 };
  79
  80 struct msix_table_entry {
  81     u_int       mte_vector;     /* 1-based index into msix_vectors array. */
  82     u_int       mte_handlers;
  83 };
  84
  85 struct pcicfg_msix {
  86     uint16_t    msix_ctrl;      /* Message Control */
  87     uint16_t    msix_msgnum;    /* Number of messages */
  88     uint8_t     msix_location;  /* Offset of MSI-X capability registers. */
  89     uint8_t     msix_table_bar; /* BAR containing vector table. */
  90     uint8_t     msix_pba_bar;   /* BAR containing PBA. */
  91     uint32_t    msix_table_offset;
  92     uint32_t    msix_pba_offset;
  93     int         msix_alloc;     /* Number of allocated vectors. */
  94     int         msix_table_len; /* Length of virtual table. */
  95     struct msix_table_entry *msix_table; /* Virtual table. */
  96     struct msix_vector *msix_vectors;   /* Array of allocated vectors. */
  97     struct resource *msix_table_res;    /* Resource containing vector table. */
  98     struct resource *msix_pba_res;      /* Resource containing PBA. */
  99 };
 100
 101 /* Interesting values for HyperTransport */
 102 struct pcicfg_ht {
 103     uint8_t     ht_msimap;      /* Offset of MSI mapping cap registers. */
 104     uint16_t    ht_msictrl;     /* MSI mapping control */
 105     uint64_t    ht_msiaddr;     /* MSI mapping base address */
 106 };
 107
 108 /* config header information common to all header types */
 109 typedef struct pcicfg {
 110     struct device *dev;         /* device which owns this */
 111
 112     uint32_t    bar[PCI_MAXMAPS_0]; /* BARs */
 113     uint32_t    bios;           /* BIOS mapping */
 114
 115     uint16_t    subvendor;      /* card vendor ID */
 116     uint16_t    subdevice;      /* card device ID, assigned by card vendor */
 117     uint16_t    vendor;         /* chip vendor ID */
 118     uint16_t    device;         /* chip device ID, assigned by chip vendor */
 119
 120     uint16_t    cmdreg;         /* disable/enable chip and PCI options */
 121     uint16_t    statreg;        /* supported PCI features and error state */
 122
 123     uint8_t     baseclass;      /* chip PCI class */
 124     uint8_t     subclass;       /* chip PCI subclass */
 125     uint8_t     progif;         /* chip PCI programming interface */
 126     uint8_t     revid;          /* chip revision ID */
 127
 128     uint8_t     hdrtype;        /* chip config header type */
 129     uint8_t     cachelnsz;      /* cache line size in 4byte units */
 130     uint8_t     intpin;         /* PCI interrupt pin */
 131     uint8_t     intline;        /* interrupt line (IRQ for PC arch) */
 132
 133     uint8_t     mingnt;         /* min. useful bus grant time in 250ns units */
 134     uint8_t     maxlat;         /* max. tolerated bus grant latency in 250ns */
 135     uint8_t     lattimer;       /* latency timer in units of 30ns bus cycles */
 136
 137     uint8_t     mfdev;          /* multi-function device (from hdrtype reg) */
 138     uint8_t     nummaps;        /* actual number of PCI maps used */
 139
 140     uint8_t     bus;            /* config space bus address */
 141     uint8_t     slot;           /* config space slot address */
 142     uint8_t     func;           /* config space function number */
 143
 144     struct pcicfg_pp pp;        /* pci power management */
 145     struct pcicfg_msi msi;      /* pci msi */
 146     struct pcicfg_msix msix;    /* pci msi-x */
 147     struct pcicfg_ht ht;        /* HyperTransport */
 148 } pcicfgregs;
 149
 150 /* additional type 1 device config header information (PCI to PCI bridge) */
 151
 152 #ifdef PCI_A64
 153 #define PCI_PPBMEMBASE(h,l)  ((((pci_addr_t)(h) << 32) + ((l)<<16)) & ~0xfffff)
 154 #define PCI_PPBMEMLIMIT(h,l) ((((pci_addr_t)(h) << 32) + ((l)<<16)) | 0xfffff)
 155 #else
 156 #define PCI_PPBMEMBASE(h,l)  (((l)<<16) & ~0xfffff)
 157 #define PCI_PPBMEMLIMIT(h,l) (((l)<<16) | 0xfffff)
 158 #endif /* PCI_A64 */
 159
 160 #define PCI_PPBIOBASE(h,l)   ((((h)<<16) + ((l)<<8)) & ~0xfff)
 161 #define PCI_PPBIOLIMIT(h,l)  ((((h)<<16) + ((l)<<8)) | 0xfff)
 162
 163 typedef struct {
 164     pci_addr_t  pmembase;       /* base address of prefetchable memory */
 165     pci_addr_t  pmemlimit;      /* topmost address of prefetchable memory */
 166     uint32_t    membase;        /* base address of memory window */
 167     uint32_t    memlimit;       /* topmost address of memory window */
 168     uint32_t    iobase;         /* base address of port window */
 169     uint32_t    iolimit;        /* topmost address of port window */
 170     uint16_t    secstat;        /* secondary bus status register */
 171     uint16_t    bridgectl;      /* bridge control register */
 172     uint8_t     seclat;         /* CardBus latency timer */
 173 } pcih1cfgregs;
 174
 175 /* additional type 2 device config header information (CardBus bridge) */
 176
 177 typedef struct {
 178     uint32_t    membase0;       /* base address of memory window */
 179     uint32_t    memlimit0;      /* topmost address of memory window */
 180     uint32_t    membase1;       /* base address of memory window */
 181     uint32_t    memlimit1;      /* topmost address of memory window */
 182     uint32_t    iobase0;        /* base address of port window */
 183     uint32_t    iolimit0;       /* topmost address of port window */
 184     uint32_t    iobase1;        /* base address of port window */
 185     uint32_t    iolimit1;       /* topmost address of port window */
 186     uint32_t    pccardif;       /* PC Card 16bit IF legacy more base addr. */
 187     uint16_t    secstat;        /* secondary bus status register */
 188     uint16_t    bridgectl;      /* bridge control register */
 189     uint8_t     seclat;         /* CardBus latency timer */
 190 } pcih2cfgregs;
 191
 192 extern uint32_t pci_numdevs;
 193
 194 /* Only if the prerequisites are present */
 195 #if defined(_SYS_BUS_H_) && defined(_SYS_PCIIO_H_)
 196 struct pci_devinfo {
 197         STAILQ_ENTRY(pci_devinfo) pci_links;
 198         struct resource_list resources;
 199         pcicfgregs              cfg;
 200         struct pci_conf         conf;
 201 };
 202 #endif
 203
 204 #ifdef _SYS_BUS_H_
 205
 206 #include "pci_if.h"
 207
 208 /*
 209  * Define pci-specific resource flags for accessing memory via dense
 210  * or bwx memory spaces. These flags are ignored on i386.
 211  */
 212 #define PCI_RF_DENSE    0x10000
 213 #define PCI_RF_BWX      0x20000
 214
 215 enum pci_device_ivars {
 216     PCI_IVAR_SUBVENDOR,
 217     PCI_IVAR_SUBDEVICE,
 218     PCI_IVAR_VENDOR,
 219     PCI_IVAR_DEVICE,
 220     PCI_IVAR_DEVID,
 221     PCI_IVAR_CLASS,
 222     PCI_IVAR_SUBCLASS,
 223     PCI_IVAR_PROGIF,
 224     PCI_IVAR_REVID,
 225     PCI_IVAR_INTPIN,
 226     PCI_IVAR_IRQ,
 227     PCI_IVAR_BUS,
 228     PCI_IVAR_SLOT,
 229     PCI_IVAR_FUNCTION,
 230     PCI_IVAR_ETHADDR,
 231     PCI_IVAR_CMDREG,
 232     PCI_IVAR_CACHELNSZ,
 233     PCI_IVAR_MINGNT,
 234     PCI_IVAR_MAXLAT,
 235     PCI_IVAR_LATTIMER,
 236 };
 237
 238 /*
 239  * Simplified accessors for pci devices
 240  */
 241 #define PCI_ACCESSOR(var, ivar, type)                                   \
 242         __BUS_ACCESSOR(pci, var, PCI, ivar, type)
 243
 244 PCI_ACCESSOR(subvendor,         SUBVENDOR,      uint16_t)
 245 PCI_ACCESSOR(subdevice,         SUBDEVICE,      uint16_t)
 246 PCI_ACCESSOR(vendor,            VENDOR,         uint16_t)
 247 PCI_ACCESSOR(device,            DEVICE,         uint16_t)
 248 PCI_ACCESSOR(devid,             DEVID,          uint32_t)
 249 PCI_ACCESSOR(class,             CLASS,          uint8_t)
 250 PCI_ACCESSOR(subclass,          SUBCLASS,       uint8_t)
 251 PCI_ACCESSOR(progif,            PROGIF,         uint8_t)
 252 PCI_ACCESSOR(revid,             REVID,          uint8_t)
 253 PCI_ACCESSOR(intpin,            INTPIN,         uint8_t)
 254 PCI_ACCESSOR(irq,               IRQ,            uint8_t)
 255 PCI_ACCESSOR(bus,               BUS,            uint8_t)
 256 PCI_ACCESSOR(slot,              SLOT,           uint8_t)
 257 PCI_ACCESSOR(function,          FUNCTION,       uint8_t)
 258 PCI_ACCESSOR(ether,             ETHADDR,        uint8_t *)
 259 PCI_ACCESSOR(cmdreg,            CMDREG,         uint8_t)
 260 PCI_ACCESSOR(cachelnsz,         CACHELNSZ,      uint8_t)
 261 PCI_ACCESSOR(mingnt,            MINGNT,         uint8_t)
 262 PCI_ACCESSOR(maxlat,            MAXLAT,         uint8_t)
 263 PCI_ACCESSOR(lattimer,          LATTIMER,       uint8_t)
 264
 265 #undef PCI_ACCESSOR
 266
 267 /*
 268  * Operations on configuration space.
 269  */
 270 static __inline uint32_t
 271 pci_read_config(device_t dev, int reg, int width)
 272 {
 273     return PCI_READ_CONFIG(device_get_parent(dev), dev, reg, width);
 274 }
 275
 276 static __inline void
 277 pci_write_config(device_t dev, int reg, uint32_t val, int width)
 278 {
 279     PCI_WRITE_CONFIG(device_get_parent(dev), dev, reg, val, width);
 280 }
 281
 282 /*
 283  * Ivars for pci bridges.
 284  */
 285
 286 /*typedef enum pci_device_ivars pcib_device_ivars;*/
 287 enum pcib_device_ivars {
 288         PCIB_IVAR_BUS
 289 };
 290
 291 #define PCIB_ACCESSOR(var, ivar, type)                                   \
 292     __BUS_ACCESSOR(pcib, var, PCIB, ivar, type)
 293
 294 PCIB_ACCESSOR(bus,              BUS,            uint32_t)
 295
 296 #undef PCIB_ACCESSOR
 297
 298 /*
 299  * PCI interrupt validation.  Invalid interrupt values such as 0 or 128
 300  * on i386 or other platforms should be mapped out in the MD pcireadconf
 301  * code and not here, since the only MI invalid IRQ is 255.
 302  */
 303 #define PCI_INVALID_IRQ         255
 304 #define PCI_INTERRUPT_VALID(x)  ((x) != PCI_INVALID_IRQ)
 305
 306 /*
 307  * Convenience functions.
 308  *
 309  * These should be used in preference to manually manipulating
 310  * configuration space.
 311  */
 312 static __inline int
 313 pci_enable_busmaster(device_t dev)
 314 {
 315     return(PCI_ENABLE_BUSMASTER(device_get_parent(dev), dev));
 316 }
 317
 318 static __inline int
 319 pci_disable_busmaster(device_t dev)
 320 {
 321     return(PCI_DISABLE_BUSMASTER(device_get_parent(dev), dev));
 322 }
 323
 324 static __inline int
 325 pci_enable_io(device_t dev, int space)
 326 {
 327     return(PCI_ENABLE_IO(device_get_parent(dev), dev, space));
 328 }
 329
 330 static __inline int
 331 pci_disable_io(device_t dev, int space)
 332 {
 333     return(PCI_DISABLE_IO(device_get_parent(dev), dev, space));
 334 }
 335
 336 /*
 337  * Check if the address range falls within the VGA defined address range(s)
 338  */
 339 static __inline int
 340 pci_is_vga_ioport_range(u_long start, u_long end)
 341 {
 342
 343         return (((start >= 0x3b0 && end <= 0x3bb) ||
 344             (start >= 0x3c0 && end <= 0x3df)) ? 1 : 0);
 345 }
 346
 347 static __inline int
 348 pci_is_vga_memory_range(u_long start, u_long end)
 349 {
 350
 351         return ((start >= 0xa0000 && end <= 0xbffff) ? 1 : 0);
 352 }
 353
 354 /*
 355  * PCI power states are as defined by ACPI:
 356  *
 357  * D0   State in which device is on and running.  It is receiving full
 358  *      power from the system and delivering full functionality to the user.
 359  * D1   Class-specific low-power state in which device context may or may not
 360  *      be lost.  Buses in D1 cannot do anything to the bus that would force
 361  *      devices on that bus to loose context.
 362  * D2   Class-specific low-power state in which device context may or may
 363  *      not be lost.  Attains greater power savings than D1.  Buses in D2
 364  *      can cause devices on that bus to loose some context.  Devices in D2
 365  *      must be prepared for the bus to be in D2 or higher.
 366  * D3   State in which the device is off and not running.  Device context is
 367  *      lost.  Power can be removed from the device.
 368  */
 369 #define PCI_POWERSTATE_D0       0
 370 #define PCI_POWERSTATE_D1       1
 371 #define PCI_POWERSTATE_D2       2
 372 #define PCI_POWERSTATE_D3       3
 373 #define PCI_POWERSTATE_UNKNOWN  -1
 374
 375 static __inline int
 376 pci_set_powerstate(device_t dev, int state)
 377 {
 378     return PCI_SET_POWERSTATE(device_get_parent(dev), dev, state);
 379 }
 380
 381 static __inline int
 382 pci_get_powerstate(device_t dev)
 383 {
 384     return PCI_GET_POWERSTATE(device_get_parent(dev), dev);
 385 }
 386
 387 static __inline int
 388 pci_find_extcap(device_t dev, int capability, int *capreg)
 389 {
 390     return PCI_FIND_EXTCAP(device_get_parent(dev), dev, capability, capreg);
 391 }
 392
 393 static __inline int
 394 pci_alloc_msi(device_t dev, int *count)
 395 {
 396     return (PCI_ALLOC_MSI(device_get_parent(dev), dev, count));
 397 }
 398
 399 static __inline int
 400 pci_alloc_msix(device_t dev, int *count)
 401 {
 402     return (PCI_ALLOC_MSIX(device_get_parent(dev), dev, count));
 403 }
 404
 405 static __inline int
 406 pci_release_msi(device_t dev)
 407 {
 408     return (PCI_RELEASE_MSI(device_get_parent(dev), dev));
 409 }
 410
 411 static __inline int
 412 pci_msi_count(device_t dev)
 413 {
 414     return (PCI_MSI_COUNT(device_get_parent(dev), dev));
 415 }
 416
 417 static __inline int
 418 pci_msix_count(device_t dev)
 419 {
 420     return (PCI_MSIX_COUNT(device_get_parent(dev), dev));
 421 }
 422
 423 device_t pci_find_bsf(uint8_t, uint8_t, uint8_t);
 424 device_t pci_find_device(uint16_t, uint16_t);
 425
 426 /*
 427  * Can be used by MD code to request the PCI bus to re-map an MSI or
 428  * MSI-X message.
 429  */
 430 int     pci_remap_msi_irq(device_t dev, u_int irq);
 431
 432 /* Can be used by drivers to manage the MSI-X table. */
 433 int     pci_pending_msix(device_t dev, u_int index);
 434
 435 int     pci_msi_device_blacklisted(device_t dev);
 436
 437 void    pci_ht_map_msi(device_t dev, uint64_t addr);
 438
 439 #endif  /* _SYS_BUS_H_ */
 440
 441 /*
 442  * cdev switch for control device, initialised in generic PCI code
 443  */
 444 extern struct cdevsw pcicdev;
 445
 446 /*
 447  * List of all PCI devices, generation count for the list.
 448  */
 449 STAILQ_HEAD(devlist, pci_devinfo);
 450
 451 extern struct devlist   pci_devq;
 452 extern uint32_t pci_generation;
 453
 454 #endif /* _PCIVAR_H_ */