contrib/llvm/include/llvm/CodeGen/SelectionDAGISel.h

   1 //===-- llvm/CodeGen/SelectionDAGISel.h - Common Base Class------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the SelectionDAGISel class, which is used as the common
  11 // base class for SelectionDAG-based instruction selectors.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_CODEGEN_SELECTIONDAGISEL_H
  16 #define LLVM_CODEGEN_SELECTIONDAGISEL_H
  17
  18 #include "llvm/CodeGen/MachineFunctionPass.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/CodeGen/TargetSubtargetInfo.h"
  21 #include "llvm/IR/BasicBlock.h"
  22 #include "llvm/Pass.h"
  23 #include <memory>
  24
  25 namespace llvm {
  26   class FastISel;
  27   class SelectionDAGBuilder;
  28   class SDValue;
  29   class MachineRegisterInfo;
  30   class MachineBasicBlock;
  31   class MachineFunction;
  32   class MachineInstr;
  33   class OptimizationRemarkEmitter;
  34   class TargetLowering;
  35   class TargetLibraryInfo;
  36   class FunctionLoweringInfo;
  37   class ScheduleHazardRecognizer;
  38   class GCFunctionInfo;
  39   class ScheduleDAGSDNodes;
  40   class LoadInst;
  41
  42 /// SelectionDAGISel - This is the common base class used for SelectionDAG-based
  43 /// pattern-matching instruction selectors.
  44 class SelectionDAGISel : public MachineFunctionPass {
  45 public:
  46   TargetMachine &TM;
  47   const TargetLibraryInfo *LibInfo;
  48   FunctionLoweringInfo *FuncInfo;
  49   MachineFunction *MF;
  50   MachineRegisterInfo *RegInfo;
  51   SelectionDAG *CurDAG;
  52   SelectionDAGBuilder *SDB;
  53   AliasAnalysis *AA;
  54   GCFunctionInfo *GFI;
  55   CodeGenOpt::Level OptLevel;
  56   const TargetInstrInfo *TII;
  57   const TargetLowering *TLI;
  58   bool FastISelFailed;
  59   SmallPtrSet<const Instruction *, 4> ElidedArgCopyInstrs;
  60
  61   /// Current optimization remark emitter.
  62   /// Used to report things like combines and FastISel failures.
  63   std::unique_ptr<OptimizationRemarkEmitter> ORE;
  64
  65   static char ID;
  66
  67   explicit SelectionDAGISel(TargetMachine &tm,
  68                             CodeGenOpt::Level OL = CodeGenOpt::Default);
  69   ~SelectionDAGISel() override;
  70
  71   const TargetLowering *getTargetLowering() const { return TLI; }
  72
  73   void getAnalysisUsage(AnalysisUsage &AU) const override;
  74
  75   bool runOnMachineFunction(MachineFunction &MF) override;
  76
  77   virtual void EmitFunctionEntryCode() {}
  78
  79   /// PreprocessISelDAG - This hook allows targets to hack on the graph before
  80   /// instruction selection starts.
  81   virtual void PreprocessISelDAG() {}
  82
  83   /// PostprocessISelDAG() - This hook allows the target to hack on the graph
  84   /// right after selection.
  85   virtual void PostprocessISelDAG() {}
  86
  87   /// Main hook for targets to transform nodes into machine nodes.
  88   virtual void Select(SDNode *N) = 0;
  89
  90   /// SelectInlineAsmMemoryOperand - Select the specified address as a target
  91   /// addressing mode, according to the specified constraint.  If this does
  92   /// not match or is not implemented, return true.  The resultant operands
  93   /// (which will appear in the machine instruction) should be added to the
  94   /// OutOps vector.
  95   virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
  96                                             unsigned ConstraintID,
  97                                             std::vector<SDValue> &OutOps) {
  98     return true;
  99   }
 100
 101   /// IsProfitableToFold - Returns true if it's profitable to fold the specific
 102   /// operand node N of U during instruction selection that starts at Root.
 103   virtual bool IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const;
 104
 105   /// IsLegalToFold - Returns true if the specific operand node N of
 106   /// U can be folded during instruction selection that starts at Root.
 107   /// FIXME: This is a static member function because the MSP430/X86
 108   /// targets, which uses it during isel.  This could become a proper member.
 109   static bool IsLegalToFold(SDValue N, SDNode *U, SDNode *Root,
 110                             CodeGenOpt::Level OptLevel,
 111                             bool IgnoreChains = false);
 112
 113   // Opcodes used by the DAG state machine:
 114   enum BuiltinOpcodes {
 115     OPC_Scope,
 116     OPC_RecordNode,
 117     OPC_RecordChild0, OPC_RecordChild1, OPC_RecordChild2, OPC_RecordChild3,
 118     OPC_RecordChild4, OPC_RecordChild5, OPC_RecordChild6, OPC_RecordChild7,
 119     OPC_RecordMemRef,
 120     OPC_CaptureGlueInput,
 121     OPC_MoveChild,
 122     OPC_MoveChild0, OPC_MoveChild1, OPC_MoveChild2, OPC_MoveChild3,
 123     OPC_MoveChild4, OPC_MoveChild5, OPC_MoveChild6, OPC_MoveChild7,
 124     OPC_MoveParent,
 125     OPC_CheckSame,
 126     OPC_CheckChild0Same, OPC_CheckChild1Same,
 127     OPC_CheckChild2Same, OPC_CheckChild3Same,
 128     OPC_CheckPatternPredicate,
 129     OPC_CheckPredicate,
 130     OPC_CheckOpcode,
 131     OPC_SwitchOpcode,
 132     OPC_CheckType,
 133     OPC_CheckTypeRes,
 134     OPC_SwitchType,
 135     OPC_CheckChild0Type, OPC_CheckChild1Type, OPC_CheckChild2Type,
 136     OPC_CheckChild3Type, OPC_CheckChild4Type, OPC_CheckChild5Type,
 137     OPC_CheckChild6Type, OPC_CheckChild7Type,
 138     OPC_CheckInteger,
 139     OPC_CheckChild0Integer, OPC_CheckChild1Integer, OPC_CheckChild2Integer,
 140     OPC_CheckChild3Integer, OPC_CheckChild4Integer,
 141     OPC_CheckCondCode,
 142     OPC_CheckValueType,
 143     OPC_CheckComplexPat,
 144     OPC_CheckAndImm, OPC_CheckOrImm,
 145     OPC_CheckFoldableChainNode,
 146
 147     OPC_EmitInteger,
 148     OPC_EmitRegister,
 149     OPC_EmitRegister2,
 150     OPC_EmitConvertToTarget,
 151     OPC_EmitMergeInputChains,
 152     OPC_EmitMergeInputChains1_0,
 153     OPC_EmitMergeInputChains1_1,
 154     OPC_EmitMergeInputChains1_2,
 155     OPC_EmitCopyToReg,
 156     OPC_EmitNodeXForm,
 157     OPC_EmitNode,
 158     // Space-optimized forms that implicitly encode number of result VTs.
 159     OPC_EmitNode0, OPC_EmitNode1, OPC_EmitNode2,
 160     OPC_MorphNodeTo,
 161     // Space-optimized forms that implicitly encode number of result VTs.
 162     OPC_MorphNodeTo0, OPC_MorphNodeTo1, OPC_MorphNodeTo2,
 163     OPC_CompleteMatch,
 164     // Contains offset in table for pattern being selected
 165     OPC_Coverage
 166   };
 167
 168   enum {
 169     OPFL_None       = 0,  // Node has no chain or glue input and isn't variadic.
 170     OPFL_Chain      = 1,     // Node has a chain input.
 171     OPFL_GlueInput  = 2,     // Node has a glue input.
 172     OPFL_GlueOutput = 4,     // Node has a glue output.
 173     OPFL_MemRefs    = 8,     // Node gets accumulated MemRefs.
 174     OPFL_Variadic0  = 1<<4,  // Node is variadic, root has 0 fixed inputs.
 175     OPFL_Variadic1  = 2<<4,  // Node is variadic, root has 1 fixed inputs.
 176     OPFL_Variadic2  = 3<<4,  // Node is variadic, root has 2 fixed inputs.
 177     OPFL_Variadic3  = 4<<4,  // Node is variadic, root has 3 fixed inputs.
 178     OPFL_Variadic4  = 5<<4,  // Node is variadic, root has 4 fixed inputs.
 179     OPFL_Variadic5  = 6<<4,  // Node is variadic, root has 5 fixed inputs.
 180     OPFL_Variadic6  = 7<<4,  // Node is variadic, root has 6 fixed inputs.
 181
 182     OPFL_VariadicInfo = OPFL_Variadic6
 183   };
 184
 185   /// getNumFixedFromVariadicInfo - Transform an EmitNode flags word into the
 186   /// number of fixed arity values that should be skipped when copying from the
 187   /// root.
 188   static inline int getNumFixedFromVariadicInfo(unsigned Flags) {
 189     return ((Flags&OPFL_VariadicInfo) >> 4)-1;
 190   }
 191
 192
 193 protected:
 194   /// DAGSize - Size of DAG being instruction selected.
 195   ///
 196   unsigned DAGSize;
 197
 198   /// ReplaceUses - replace all uses of the old node F with the use
 199   /// of the new node T.
 200   void ReplaceUses(SDValue F, SDValue T) {
 201     CurDAG->ReplaceAllUsesOfValueWith(F, T);
 202   }
 203
 204   /// ReplaceUses - replace all uses of the old nodes F with the use
 205   /// of the new nodes T.
 206   void ReplaceUses(const SDValue *F, const SDValue *T, unsigned Num) {
 207     CurDAG->ReplaceAllUsesOfValuesWith(F, T, Num);
 208   }
 209
 210   /// ReplaceUses - replace all uses of the old node F with the use
 211   /// of the new node T.
 212   void ReplaceUses(SDNode *F, SDNode *T) {
 213     CurDAG->ReplaceAllUsesWith(F, T);
 214   }
 215
 216   /// Replace all uses of \c F with \c T, then remove \c F from the DAG.
 217   void ReplaceNode(SDNode *F, SDNode *T) {
 218     CurDAG->ReplaceAllUsesWith(F, T);
 219     CurDAG->RemoveDeadNode(F);
 220   }
 221
 222   /// SelectInlineAsmMemoryOperands - Calls to this are automatically generated
 223   /// by tblgen.  Others should not call it.
 224   void SelectInlineAsmMemoryOperands(std::vector<SDValue> &Ops,
 225                                      const SDLoc &DL);
 226
 227   /// getPatternForIndex - Patterns selected by tablegen during ISEL
 228   virtual StringRef getPatternForIndex(unsigned index) {
 229     llvm_unreachable("Tblgen should generate the implementation of this!");
 230   }
 231
 232   /// getIncludePathForIndex - get the td source location of pattern instantiation
 233   virtual StringRef getIncludePathForIndex(unsigned index) {
 234     llvm_unreachable("Tblgen should generate the implementation of this!");
 235   }
 236 public:
 237   // Calls to these predicates are generated by tblgen.
 238   bool CheckAndMask(SDValue LHS, ConstantSDNode *RHS,
 239                     int64_t DesiredMaskS) const;
 240   bool CheckOrMask(SDValue LHS, ConstantSDNode *RHS,
 241                     int64_t DesiredMaskS) const;
 242
 243
 244   /// CheckPatternPredicate - This function is generated by tblgen in the
 245   /// target.  It runs the specified pattern predicate and returns true if it
 246   /// succeeds or false if it fails.  The number is a private implementation
 247   /// detail to the code tblgen produces.
 248   virtual bool CheckPatternPredicate(unsigned PredNo) const {
 249     llvm_unreachable("Tblgen should generate the implementation of this!");
 250   }
 251
 252   /// CheckNodePredicate - This function is generated by tblgen in the target.
 253   /// It runs node predicate number PredNo and returns true if it succeeds or
 254   /// false if it fails.  The number is a private implementation
 255   /// detail to the code tblgen produces.
 256   virtual bool CheckNodePredicate(SDNode *N, unsigned PredNo) const {
 257     llvm_unreachable("Tblgen should generate the implementation of this!");
 258   }
 259
 260   virtual bool CheckComplexPattern(SDNode *Root, SDNode *Parent, SDValue N,
 261                                    unsigned PatternNo,
 262                         SmallVectorImpl<std::pair<SDValue, SDNode*> > &Result) {
 263     llvm_unreachable("Tblgen should generate the implementation of this!");
 264   }
 265
 266   virtual SDValue RunSDNodeXForm(SDValue V, unsigned XFormNo) {
 267     llvm_unreachable("Tblgen should generate this!");
 268   }
 269
 270   void SelectCodeCommon(SDNode *NodeToMatch, const unsigned char *MatcherTable,
 271                         unsigned TableSize);
 272
 273   /// \brief Return true if complex patterns for this target can mutate the
 274   /// DAG.
 275   virtual bool ComplexPatternFuncMutatesDAG() const {
 276     return false;
 277   }
 278
 279   bool isOrEquivalentToAdd(const SDNode *N) const;
 280
 281 private:
 282
 283   // Calls to these functions are generated by tblgen.
 284   void Select_INLINEASM(SDNode *N);
 285   void Select_READ_REGISTER(SDNode *N);
 286   void Select_WRITE_REGISTER(SDNode *N);
 287   void Select_UNDEF(SDNode *N);
 288   void CannotYetSelect(SDNode *N);
 289
 290 private:
 291   void DoInstructionSelection();
 292   SDNode *MorphNode(SDNode *Node, unsigned TargetOpc, SDVTList VTs,
 293                     ArrayRef<SDValue> Ops, unsigned EmitNodeInfo);
 294
 295   SDNode *MutateStrictFPToFP(SDNode *Node, unsigned NewOpc);
 296
 297   /// Prepares the landing pad to take incoming values or do other EH
 298   /// personality specific tasks. Returns true if the block should be
 299   /// instruction selected, false if no code should be emitted for it.
 300   bool PrepareEHLandingPad();
 301
 302   /// \brief Perform instruction selection on all basic blocks in the function.
 303   void SelectAllBasicBlocks(const Function &Fn);
 304
 305   /// \brief Perform instruction selection on a single basic block, for
 306   /// instructions between \p Begin and \p End.  \p HadTailCall will be set
 307   /// to true if a call in the block was translated as a tail call.
 308   void SelectBasicBlock(BasicBlock::const_iterator Begin,
 309                         BasicBlock::const_iterator End,
 310                         bool &HadTailCall);
 311   void FinishBasicBlock();
 312
 313   void CodeGenAndEmitDAG();
 314
 315   /// \brief Generate instructions for lowering the incoming arguments of the
 316   /// given function.
 317   void LowerArguments(const Function &F);
 318
 319   void ComputeLiveOutVRegInfo();
 320
 321   /// Create the scheduler. If a specific scheduler was specified
 322   /// via the SchedulerRegistry, use it, otherwise select the
 323   /// one preferred by the target.
 324   ///
 325   ScheduleDAGSDNodes *CreateScheduler();
 326
 327   /// OpcodeOffset - This is a cache used to dispatch efficiently into isel
 328   /// state machines that start with a OPC_SwitchOpcode node.
 329   std::vector<unsigned> OpcodeOffset;
 330
 331   void UpdateChains(SDNode *NodeToMatch, SDValue InputChain,
 332                     SmallVectorImpl<SDNode *> &ChainNodesMatched,
 333                     bool isMorphNodeTo);
 334 };
 335
 336 }
 337
 338 #endif /* LLVM_CODEGEN_SELECTIONDAGISEL_H */