contrib/llvm/lib/CodeGen/MachineVerifier.cpp

   1 //===-- MachineVerifier.cpp - Machine Code Verifier -----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // Pass to verify generated machine code. The following is checked:
  11 //
  12 // Operand counts: All explicit operands must be present.
  13 //
  14 // Register classes: All physical and virtual register operands must be
  15 // compatible with the register class required by the instruction descriptor.
  16 //
  17 // Register live intervals: Registers must be defined only once, and must be
  18 // defined before use.
  19 //
  20 // The machine code verifier is enabled from LLVMTargetMachine.cpp with the
  21 // command-line option -verify-machineinstrs, or by defining the environment
  22 // variable LLVM_VERIFY_MACHINEINSTRS to the name of a file that will receive
  23 // the verifier errors.
  24 //===----------------------------------------------------------------------===//
  25
  26 #include "llvm/ADT/DenseSet.h"
  27 #include "llvm/ADT/DepthFirstIterator.h"
  28 #include "llvm/ADT/SetOperations.h"
  29 #include "llvm/ADT/SmallVector.h"
  30 #include "llvm/Analysis/EHPersonalities.h"
  31 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  32 #include "llvm/CodeGen/LiveStackAnalysis.h"
  33 #include "llvm/CodeGen/LiveVariables.h"
  34 #include "llvm/CodeGen/MachineFrameInfo.h"
  35 #include "llvm/CodeGen/MachineFunctionPass.h"
  36 #include "llvm/CodeGen/MachineMemOperand.h"
  37 #include "llvm/CodeGen/MachineRegisterInfo.h"
  38 #include "llvm/CodeGen/Passes.h"
  39 #include "llvm/CodeGen/StackMaps.h"
  40 #include "llvm/IR/BasicBlock.h"
  41 #include "llvm/IR/InlineAsm.h"
  42 #include "llvm/IR/Instructions.h"
  43 #include "llvm/MC/MCAsmInfo.h"
  44 #include "llvm/Support/Debug.h"
  45 #include "llvm/Support/ErrorHandling.h"
  46 #include "llvm/Support/FileSystem.h"
  47 #include "llvm/Support/raw_ostream.h"
  48 #include "llvm/Target/TargetInstrInfo.h"
  49 #include "llvm/Target/TargetMachine.h"
  50 #include "llvm/Target/TargetRegisterInfo.h"
  51 #include "llvm/Target/TargetSubtargetInfo.h"
  52 using namespace llvm;
  53
  54 namespace {
  55   struct MachineVerifier {
  56
  57     MachineVerifier(Pass *pass, const char *b) :
  58       PASS(pass),
  59       Banner(b)
  60       {}
  61
  62     unsigned verify(MachineFunction &MF);
  63
  64     Pass *const PASS;
  65     const char *Banner;
  66     const MachineFunction *MF;
  67     const TargetMachine *TM;
  68     const TargetInstrInfo *TII;
  69     const TargetRegisterInfo *TRI;
  70     const MachineRegisterInfo *MRI;
  71
  72     unsigned foundErrors;
  73
  74     // Avoid querying the MachineFunctionProperties for each operand.
  75     bool isFunctionRegBankSelected;
  76     bool isFunctionSelected;
  77
  78     typedef SmallVector<unsigned, 16> RegVector;
  79     typedef SmallVector<const uint32_t*, 4> RegMaskVector;
  80     typedef DenseSet<unsigned> RegSet;
  81     typedef DenseMap<unsigned, const MachineInstr*> RegMap;
  82     typedef SmallPtrSet<const MachineBasicBlock*, 8> BlockSet;
  83
  84     const MachineInstr *FirstTerminator;
  85     BlockSet FunctionBlocks;
  86
  87     BitVector regsReserved;
  88     RegSet regsLive;
  89     RegVector regsDefined, regsDead, regsKilled;
  90     RegMaskVector regMasks;
  91
  92     SlotIndex lastIndex;
  93
  94     // Add Reg and any sub-registers to RV
  95     void addRegWithSubRegs(RegVector &RV, unsigned Reg) {
  96       RV.push_back(Reg);
  97       if (TargetRegisterInfo::isPhysicalRegister(Reg))
  98         for (MCSubRegIterator SubRegs(Reg, TRI); SubRegs.isValid(); ++SubRegs)
  99           RV.push_back(*SubRegs);
 100     }
 101
 102     struct BBInfo {
 103       // Is this MBB reachable from the MF entry point?
 104       bool reachable;
 105
 106       // Vregs that must be live in because they are used without being
 107       // defined. Map value is the user.
 108       RegMap vregsLiveIn;
 109
 110       // Regs killed in MBB. They may be defined again, and will then be in both
 111       // regsKilled and regsLiveOut.
 112       RegSet regsKilled;
 113
 114       // Regs defined in MBB and live out. Note that vregs passing through may
 115       // be live out without being mentioned here.
 116       RegSet regsLiveOut;
 117
 118       // Vregs that pass through MBB untouched. This set is disjoint from
 119       // regsKilled and regsLiveOut.
 120       RegSet vregsPassed;
 121
 122       // Vregs that must pass through MBB because they are needed by a successor
 123       // block. This set is disjoint from regsLiveOut.
 124       RegSet vregsRequired;
 125
 126       // Set versions of block's predecessor and successor lists.
 127       BlockSet Preds, Succs;
 128
 129       BBInfo() : reachable(false) {}
 130
 131       // Add register to vregsPassed if it belongs there. Return true if
 132       // anything changed.
 133       bool addPassed(unsigned Reg) {
 134         if (!TargetRegisterInfo::isVirtualRegister(Reg))
 135           return false;
 136         if (regsKilled.count(Reg) || regsLiveOut.count(Reg))
 137           return false;
 138         return vregsPassed.insert(Reg).second;
 139       }
 140
 141       // Same for a full set.
 142       bool addPassed(const RegSet &RS) {
 143         bool changed = false;
 144         for (RegSet::const_iterator I = RS.begin(), E = RS.end(); I != E; ++I)
 145           if (addPassed(*I))
 146             changed = true;
 147         return changed;
 148       }
 149
 150       // Add register to vregsRequired if it belongs there. Return true if
 151       // anything changed.
 152       bool addRequired(unsigned Reg) {
 153         if (!TargetRegisterInfo::isVirtualRegister(Reg))
 154           return false;
 155         if (regsLiveOut.count(Reg))
 156           return false;
 157         return vregsRequired.insert(Reg).second;
 158       }
 159
 160       // Same for a full set.
 161       bool addRequired(const RegSet &RS) {
 162         bool changed = false;
 163         for (RegSet::const_iterator I = RS.begin(), E = RS.end(); I != E; ++I)
 164           if (addRequired(*I))
 165             changed = true;
 166         return changed;
 167       }
 168
 169       // Same for a full map.
 170       bool addRequired(const RegMap &RM) {
 171         bool changed = false;
 172         for (RegMap::const_iterator I = RM.begin(), E = RM.end(); I != E; ++I)
 173           if (addRequired(I->first))
 174             changed = true;
 175         return changed;
 176       }
 177
 178       // Live-out registers are either in regsLiveOut or vregsPassed.
 179       bool isLiveOut(unsigned Reg) const {
 180         return regsLiveOut.count(Reg) || vregsPassed.count(Reg);
 181       }
 182     };
 183
 184     // Extra register info per MBB.
 185     DenseMap<const MachineBasicBlock*, BBInfo> MBBInfoMap;
 186
 187     bool isReserved(unsigned Reg) {
 188       return Reg < regsReserved.size() && regsReserved.test(Reg);
 189     }
 190
 191     bool isAllocatable(unsigned Reg) const {
 192       return Reg < TRI->getNumRegs() && TRI->isInAllocatableClass(Reg) &&
 193         !regsReserved.test(Reg);
 194     }
 195
 196     // Analysis information if available
 197     LiveVariables *LiveVars;
 198     LiveIntervals *LiveInts;
 199     LiveStacks *LiveStks;
 200     SlotIndexes *Indexes;
 201
 202     void visitMachineFunctionBefore();
 203     void visitMachineBasicBlockBefore(const MachineBasicBlock *MBB);
 204     void visitMachineBundleBefore(const MachineInstr *MI);
 205     void visitMachineInstrBefore(const MachineInstr *MI);
 206     void visitMachineOperand(const MachineOperand *MO, unsigned MONum);
 207     void visitMachineInstrAfter(const MachineInstr *MI);
 208     void visitMachineBundleAfter(const MachineInstr *MI);
 209     void visitMachineBasicBlockAfter(const MachineBasicBlock *MBB);
 210     void visitMachineFunctionAfter();
 211
 212     void report(const char *msg, const MachineFunction *MF);
 213     void report(const char *msg, const MachineBasicBlock *MBB);
 214     void report(const char *msg, const MachineInstr *MI);
 215     void report(const char *msg, const MachineOperand *MO, unsigned MONum);
 216
 217     void report_context(const LiveInterval &LI) const;
 218     void report_context(const LiveRange &LR, unsigned VRegUnit,
 219                         LaneBitmask LaneMask) const;
 220     void report_context(const LiveRange::Segment &S) const;
 221     void report_context(const VNInfo &VNI) const;
 222     void report_context(SlotIndex Pos) const;
 223     void report_context_liverange(const LiveRange &LR) const;
 224     void report_context_lanemask(LaneBitmask LaneMask) const;
 225     void report_context_vreg(unsigned VReg) const;
 226     void report_context_vreg_regunit(unsigned VRegOrRegUnit) const;
 227
 228     void verifyInlineAsm(const MachineInstr *MI);
 229
 230     void checkLiveness(const MachineOperand *MO, unsigned MONum);
 231     void checkLivenessAtUse(const MachineOperand *MO, unsigned MONum,
 232                             SlotIndex UseIdx, const LiveRange &LR, unsigned Reg,
 233                             LaneBitmask LaneMask = LaneBitmask::getNone());
 234     void checkLivenessAtDef(const MachineOperand *MO, unsigned MONum,
 235                             SlotIndex DefIdx, const LiveRange &LR, unsigned Reg,
 236                             LaneBitmask LaneMask = LaneBitmask::getNone());
 237
 238     void markReachable(const MachineBasicBlock *MBB);
 239     void calcRegsPassed();
 240     void checkPHIOps(const MachineBasicBlock *MBB);
 241
 242     void calcRegsRequired();
 243     void verifyLiveVariables();
 244     void verifyLiveIntervals();
 245     void verifyLiveInterval(const LiveInterval&);
 246     void verifyLiveRangeValue(const LiveRange&, const VNInfo*, unsigned,
 247                               LaneBitmask);
 248     void verifyLiveRangeSegment(const LiveRange&,
 249                                 const LiveRange::const_iterator I, unsigned,
 250                                 LaneBitmask);
 251     void verifyLiveRange(const LiveRange&, unsigned,
 252                          LaneBitmask LaneMask = LaneBitmask::getNone());
 253
 254     void verifyStackFrame();
 255
 256     void verifySlotIndexes() const;
 257     void verifyProperties(const MachineFunction &MF);
 258   };
 259
 260   struct MachineVerifierPass : public MachineFunctionPass {
 261     static char ID; // Pass ID, replacement for typeid
 262     const std::string Banner;
 263
 264     MachineVerifierPass(std::string banner = std::string())
 265       : MachineFunctionPass(ID), Banner(std::move(banner)) {
 266         initializeMachineVerifierPassPass(*PassRegistry::getPassRegistry());
 267       }
 268
 269     void getAnalysisUsage(AnalysisUsage &AU) const override {
 270       AU.setPreservesAll();
 271       MachineFunctionPass::getAnalysisUsage(AU);
 272     }
 273
 274     bool runOnMachineFunction(MachineFunction &MF) override {
 275       unsigned FoundErrors = MachineVerifier(this, Banner.c_str()).verify(MF);
 276       if (FoundErrors)
 277         report_fatal_error("Found "+Twine(FoundErrors)+" machine code errors.");
 278       return false;
 279     }
 280   };
 281
 282 }
 283
 284 char MachineVerifierPass::ID = 0;
 285 INITIALIZE_PASS(MachineVerifierPass, "machineverifier",
 286                 "Verify generated machine code", false, false)
 287
 288 FunctionPass *llvm::createMachineVerifierPass(const std::string &Banner) {
 289   return new MachineVerifierPass(Banner);
 290 }
 291
 292 bool MachineFunction::verify(Pass *p, const char *Banner, bool AbortOnErrors)
 293     const {
 294   MachineFunction &MF = const_cast<MachineFunction&>(*this);
 295   unsigned FoundErrors = MachineVerifier(p, Banner).verify(MF);
 296   if (AbortOnErrors && FoundErrors)
 297     report_fatal_error("Found "+Twine(FoundErrors)+" machine code errors.");
 298   return FoundErrors == 0;
 299 }
 300
 301 void MachineVerifier::verifySlotIndexes() const {
 302   if (Indexes == nullptr)
 303     return;
 304
 305   // Ensure the IdxMBB list is sorted by slot indexes.
 306   SlotIndex Last;
 307   for (SlotIndexes::MBBIndexIterator I = Indexes->MBBIndexBegin(),
 308        E = Indexes->MBBIndexEnd(); I != E; ++I) {
 309     assert(!Last.isValid() || I->first > Last);
 310     Last = I->first;
 311   }
 312 }
 313
 314 void MachineVerifier::verifyProperties(const MachineFunction &MF) {
 315   // If a pass has introduced virtual registers without clearing the
 316   // NoVRegs property (or set it without allocating the vregs)
 317   // then report an error.
 318   if (MF.getProperties().hasProperty(
 319           MachineFunctionProperties::Property::NoVRegs) &&
 320       MRI->getNumVirtRegs())
 321     report("Function has NoVRegs property but there are VReg operands", &MF);
 322 }
 323
 324 unsigned MachineVerifier::verify(MachineFunction &MF) {
 325   foundErrors = 0;
 326
 327   this->MF = &MF;
 328   TM = &MF.getTarget();
 329   TII = MF.getSubtarget().getInstrInfo();
 330   TRI = MF.getSubtarget().getRegisterInfo();
 331   MRI = &MF.getRegInfo();
 332
 333   isFunctionRegBankSelected = MF.getProperties().hasProperty(
 334       MachineFunctionProperties::Property::RegBankSelected);
 335   isFunctionSelected = MF.getProperties().hasProperty(
 336       MachineFunctionProperties::Property::Selected);
 337
 338   LiveVars = nullptr;
 339   LiveInts = nullptr;
 340   LiveStks = nullptr;
 341   Indexes = nullptr;
 342   if (PASS) {
 343     LiveInts = PASS->getAnalysisIfAvailable<LiveIntervals>();
 344     // We don't want to verify LiveVariables if LiveIntervals is available.
 345     if (!LiveInts)
 346       LiveVars = PASS->getAnalysisIfAvailable<LiveVariables>();
 347     LiveStks = PASS->getAnalysisIfAvailable<LiveStacks>();
 348     Indexes = PASS->getAnalysisIfAvailable<SlotIndexes>();
 349   }
 350
 351   verifySlotIndexes();
 352
 353   verifyProperties(MF);
 354
 355   visitMachineFunctionBefore();
 356   for (MachineFunction::const_iterator MFI = MF.begin(), MFE = MF.end();
 357        MFI!=MFE; ++MFI) {
 358     visitMachineBasicBlockBefore(&*MFI);
 359     // Keep track of the current bundle header.
 360     const MachineInstr *CurBundle = nullptr;
 361     // Do we expect the next instruction to be part of the same bundle?
 362     bool InBundle = false;
 363
 364     for (MachineBasicBlock::const_instr_iterator MBBI = MFI->instr_begin(),
 365            MBBE = MFI->instr_end(); MBBI != MBBE; ++MBBI) {
 366       if (MBBI->getParent() != &*MFI) {
 367         report("Bad instruction parent pointer", &*MFI);
 368         errs() << "Instruction: " << *MBBI;
 369         continue;
 370       }
 371
 372       // Check for consistent bundle flags.
 373       if (InBundle && !MBBI->isBundledWithPred())
 374         report("Missing BundledPred flag, "
 375                "BundledSucc was set on predecessor",
 376                &*MBBI);
 377       if (!InBundle && MBBI->isBundledWithPred())
 378         report("BundledPred flag is set, "
 379                "but BundledSucc not set on predecessor",
 380                &*MBBI);
 381
 382       // Is this a bundle header?
 383       if (!MBBI->isInsideBundle()) {
 384         if (CurBundle)
 385           visitMachineBundleAfter(CurBundle);
 386         CurBundle = &*MBBI;
 387         visitMachineBundleBefore(CurBundle);
 388       } else if (!CurBundle)
 389         report("No bundle header", &*MBBI);
 390       visitMachineInstrBefore(&*MBBI);
 391       for (unsigned I = 0, E = MBBI->getNumOperands(); I != E; ++I) {
 392         const MachineInstr &MI = *MBBI;
 393         const MachineOperand &Op = MI.getOperand(I);
 394         if (Op.getParent() != &MI) {
 395           // Make sure to use correct addOperand / RemoveOperand / ChangeTo
 396           // functions when replacing operands of a MachineInstr.
 397           report("Instruction has operand with wrong parent set", &MI);
 398         }
 399
 400         visitMachineOperand(&Op, I);
 401       }
 402
 403       visitMachineInstrAfter(&*MBBI);
 404
 405       // Was this the last bundled instruction?
 406       InBundle = MBBI->isBundledWithSucc();
 407     }
 408     if (CurBundle)
 409       visitMachineBundleAfter(CurBundle);
 410     if (InBundle)
 411       report("BundledSucc flag set on last instruction in block", &MFI->back());
 412     visitMachineBasicBlockAfter(&*MFI);
 413   }
 414   visitMachineFunctionAfter();
 415
 416   // Clean up.
 417   regsLive.clear();
 418   regsDefined.clear();
 419   regsDead.clear();
 420   regsKilled.clear();
 421   regMasks.clear();
 422   MBBInfoMap.clear();
 423
 424   return foundErrors;
 425 }
 426
 427 void MachineVerifier::report(const char *msg, const MachineFunction *MF) {
 428   assert(MF);
 429   errs() << '\n';
 430   if (!foundErrors++) {
 431     if (Banner)
 432       errs() << "# " << Banner << '\n';
 433     if (LiveInts != nullptr)
 434       LiveInts->print(errs());
 435     else
 436       MF->print(errs(), Indexes);
 437   }
 438   errs() << "*** Bad machine code: " << msg << " ***\n"
 439       << "- function:    " << MF->getName() << "\n";
 440 }
 441
 442 void MachineVerifier::report(const char *msg, const MachineBasicBlock *MBB) {
 443   assert(MBB);
 444   report(msg, MBB->getParent());
 445   errs() << "- basic block: BB#" << MBB->getNumber()
 446       << ' ' << MBB->getName()
 447       << " (" << (const void*)MBB << ')';
 448   if (Indexes)
 449     errs() << " [" << Indexes->getMBBStartIdx(MBB)
 450         << ';' <<  Indexes->getMBBEndIdx(MBB) << ')';
 451   errs() << '\n';
 452 }
 453
 454 void MachineVerifier::report(const char *msg, const MachineInstr *MI) {
 455   assert(MI);
 456   report(msg, MI->getParent());
 457   errs() << "- instruction: ";
 458   if (Indexes && Indexes->hasIndex(*MI))
 459     errs() << Indexes->getInstructionIndex(*MI) << '\t';
 460   MI->print(errs(), /*SkipOpers=*/true);
 461   errs() << '\n';
 462 }
 463
 464 void MachineVerifier::report(const char *msg,
 465                              const MachineOperand *MO, unsigned MONum) {
 466   assert(MO);
 467   report(msg, MO->getParent());
 468   errs() << "- operand " << MONum << ":   ";
 469   MO->print(errs(), TRI);
 470   errs() << "\n";
 471 }
 472
 473 void MachineVerifier::report_context(SlotIndex Pos) const {
 474   errs() << "- at:          " << Pos << '\n';
 475 }
 476
 477 void MachineVerifier::report_context(const LiveInterval &LI) const {
 478   errs() << "- interval:    " << LI << '\n';
 479 }
 480
 481 void MachineVerifier::report_context(const LiveRange &LR, unsigned VRegUnit,
 482                                      LaneBitmask LaneMask) const {
 483   report_context_liverange(LR);
 484   report_context_vreg_regunit(VRegUnit);
 485   if (LaneMask.any())
 486     report_context_lanemask(LaneMask);
 487 }
 488
 489 void MachineVerifier::report_context(const LiveRange::Segment &S) const {
 490   errs() << "- segment:     " << S << '\n';
 491 }
 492
 493 void MachineVerifier::report_context(const VNInfo &VNI) const {
 494   errs() << "- ValNo:       " << VNI.id << " (def " << VNI.def << ")\n";
 495 }
 496
 497 void MachineVerifier::report_context_liverange(const LiveRange &LR) const {
 498   errs() << "- liverange:   " << LR << '\n';
 499 }
 500
 501 void MachineVerifier::report_context_vreg(unsigned VReg) const {
 502   errs() << "- v. register: " << PrintReg(VReg, TRI) << '\n';
 503 }
 504
 505 void MachineVerifier::report_context_vreg_regunit(unsigned VRegOrUnit) const {
 506   if (TargetRegisterInfo::isVirtualRegister(VRegOrUnit)) {
 507     report_context_vreg(VRegOrUnit);
 508   } else {
 509     errs() << "- regunit:     " << PrintRegUnit(VRegOrUnit, TRI) << '\n';
 510   }
 511 }
 512
 513 void MachineVerifier::report_context_lanemask(LaneBitmask LaneMask) const {
 514   errs() << "- lanemask:    " << PrintLaneMask(LaneMask) << '\n';
 515 }
 516
 517 void MachineVerifier::markReachable(const MachineBasicBlock *MBB) {
 518   BBInfo &MInfo = MBBInfoMap[MBB];
 519   if (!MInfo.reachable) {
 520     MInfo.reachable = true;
 521     for (MachineBasicBlock::const_succ_iterator SuI = MBB->succ_begin(),
 522            SuE = MBB->succ_end(); SuI != SuE; ++SuI)
 523       markReachable(*SuI);
 524   }
 525 }
 526
 527 void MachineVerifier::visitMachineFunctionBefore() {
 528   lastIndex = SlotIndex();
 529   regsReserved = MRI->reservedRegsFrozen() ? MRI->getReservedRegs()
 530                                            : TRI->getReservedRegs(*MF);
 531
 532   if (!MF->empty())
 533     markReachable(&MF->front());
 534
 535   // Build a set of the basic blocks in the function.
 536   FunctionBlocks.clear();
 537   for (const auto &MBB : *MF) {
 538     FunctionBlocks.insert(&MBB);
 539     BBInfo &MInfo = MBBInfoMap[&MBB];
 540
 541     MInfo.Preds.insert(MBB.pred_begin(), MBB.pred_end());
 542     if (MInfo.Preds.size() != MBB.pred_size())
 543       report("MBB has duplicate entries in its predecessor list.", &MBB);
 544
 545     MInfo.Succs.insert(MBB.succ_begin(), MBB.succ_end());
 546     if (MInfo.Succs.size() != MBB.succ_size())
 547       report("MBB has duplicate entries in its successor list.", &MBB);
 548   }
 549
 550   // Check that the register use lists are sane.
 551   MRI->verifyUseLists();
 552
 553   if (!MF->empty())
 554     verifyStackFrame();
 555 }
 556
 557 // Does iterator point to a and b as the first two elements?
 558 static bool matchPair(MachineBasicBlock::const_succ_iterator i,
 559                       const MachineBasicBlock *a, const MachineBasicBlock *b) {
 560   if (*i == a)
 561     return *++i == b;
 562   if (*i == b)
 563     return *++i == a;
 564   return false;
 565 }
 566
 567 void
 568 MachineVerifier::visitMachineBasicBlockBefore(const MachineBasicBlock *MBB) {
 569   FirstTerminator = nullptr;
 570
 571   if (!MF->getProperties().hasProperty(
 572       MachineFunctionProperties::Property::NoPHIs) && MRI->tracksLiveness()) {
 573     // If this block has allocatable physical registers live-in, check that
 574     // it is an entry block or landing pad.
 575     for (const auto &LI : MBB->liveins()) {
 576       if (isAllocatable(LI.PhysReg) && !MBB->isEHPad() &&
 577           MBB->getIterator() != MBB->getParent()->begin()) {
 578         report("MBB has allocatable live-in, but isn't entry or landing-pad.", MBB);
 579       }
 580     }
 581   }
 582
 583   // Count the number of landing pad successors.
 584   SmallPtrSet<MachineBasicBlock*, 4> LandingPadSuccs;
 585   for (MachineBasicBlock::const_succ_iterator I = MBB->succ_begin(),
 586        E = MBB->succ_end(); I != E; ++I) {
 587     if ((*I)->isEHPad())
 588       LandingPadSuccs.insert(*I);
 589     if (!FunctionBlocks.count(*I))
 590       report("MBB has successor that isn't part of the function.", MBB);
 591     if (!MBBInfoMap[*I].Preds.count(MBB)) {
 592       report("Inconsistent CFG", MBB);
 593       errs() << "MBB is not in the predecessor list of the successor BB#"
 594           << (*I)->getNumber() << ".\n";
 595     }
 596   }
 597
 598   // Check the predecessor list.
 599   for (MachineBasicBlock::const_pred_iterator I = MBB->pred_begin(),
 600        E = MBB->pred_end(); I != E; ++I) {
 601     if (!FunctionBlocks.count(*I))
 602       report("MBB has predecessor that isn't part of the function.", MBB);
 603     if (!MBBInfoMap[*I].Succs.count(MBB)) {
 604       report("Inconsistent CFG", MBB);
 605       errs() << "MBB is not in the successor list of the predecessor BB#"
 606           << (*I)->getNumber() << ".\n";
 607     }
 608   }
 609
 610   const MCAsmInfo *AsmInfo = TM->getMCAsmInfo();
 611   const BasicBlock *BB = MBB->getBasicBlock();
 612   const Function *Fn = MF->getFunction();
 613   if (LandingPadSuccs.size() > 1 &&
 614       !(AsmInfo &&
 615         AsmInfo->getExceptionHandlingType() == ExceptionHandling::SjLj &&
 616         BB && isa<SwitchInst>(BB->getTerminator())) &&
 617       !isFuncletEHPersonality(classifyEHPersonality(Fn->getPersonalityFn())))
 618     report("MBB has more than one landing pad successor", MBB);
 619
 620   // Call AnalyzeBranch. If it succeeds, there several more conditions to check.
 621   MachineBasicBlock *TBB = nullptr, *FBB = nullptr;
 622   SmallVector<MachineOperand, 4> Cond;
 623   if (!TII->analyzeBranch(*const_cast<MachineBasicBlock *>(MBB), TBB, FBB,
 624                           Cond)) {
 625     // Ok, AnalyzeBranch thinks it knows what's going on with this block. Let's
 626     // check whether its answers match up with reality.
 627     if (!TBB && !FBB) {
 628       // Block falls through to its successor.
 629       MachineFunction::const_iterator MBBI = MBB->getIterator();
 630       ++MBBI;
 631       if (MBBI == MF->end()) {
 632         // It's possible that the block legitimately ends with a noreturn
 633         // call or an unreachable, in which case it won't actually fall
 634         // out the bottom of the function.
 635       } else if (MBB->succ_size() == LandingPadSuccs.size()) {
 636         // It's possible that the block legitimately ends with a noreturn
 637         // call or an unreachable, in which case it won't actuall fall
 638         // out of the block.
 639       } else if (MBB->succ_size() != 1+LandingPadSuccs.size()) {
 640         report("MBB exits via unconditional fall-through but doesn't have "
 641                "exactly one CFG successor!", MBB);
 642       } else if (!MBB->isSuccessor(&*MBBI)) {
 643         report("MBB exits via unconditional fall-through but its successor "
 644                "differs from its CFG successor!", MBB);
 645       }
 646       if (!MBB->empty() && MBB->back().isBarrier() &&
 647           !TII->isPredicated(MBB->back())) {
 648         report("MBB exits via unconditional fall-through but ends with a "
 649                "barrier instruction!", MBB);
 650       }
 651       if (!Cond.empty()) {
 652         report("MBB exits via unconditional fall-through but has a condition!",
 653                MBB);
 654       }
 655     } else if (TBB && !FBB && Cond.empty()) {
 656       // Block unconditionally branches somewhere.
 657       // If the block has exactly one successor, that happens to be a
 658       // landingpad, accept it as valid control flow.
 659       if (MBB->succ_size() != 1+LandingPadSuccs.size() &&
 660           (MBB->succ_size() != 1 || LandingPadSuccs.size() != 1 ||
 661            *MBB->succ_begin() != *LandingPadSuccs.begin())) {
 662         report("MBB exits via unconditional branch but doesn't have "
 663                "exactly one CFG successor!", MBB);
 664       } else if (!MBB->isSuccessor(TBB)) {
 665         report("MBB exits via unconditional branch but the CFG "
 666                "successor doesn't match the actual successor!", MBB);
 667       }
 668       if (MBB->empty()) {
 669         report("MBB exits via unconditional branch but doesn't contain "
 670                "any instructions!", MBB);
 671       } else if (!MBB->back().isBarrier()) {
 672         report("MBB exits via unconditional branch but doesn't end with a "
 673                "barrier instruction!", MBB);
 674       } else if (!MBB->back().isTerminator()) {
 675         report("MBB exits via unconditional branch but the branch isn't a "
 676                "terminator instruction!", MBB);
 677       }
 678     } else if (TBB && !FBB && !Cond.empty()) {
 679       // Block conditionally branches somewhere, otherwise falls through.
 680       MachineFunction::const_iterator MBBI = MBB->getIterator();
 681       ++MBBI;
 682       if (MBBI == MF->end()) {
 683         report("MBB conditionally falls through out of function!", MBB);
 684       } else if (MBB->succ_size() == 1) {
 685         // A conditional branch with only one successor is weird, but allowed.
 686         if (&*MBBI != TBB)
 687           report("MBB exits via conditional branch/fall-through but only has "
 688                  "one CFG successor!", MBB);
 689         else if (TBB != *MBB->succ_begin())
 690           report("MBB exits via conditional branch/fall-through but the CFG "
 691                  "successor don't match the actual successor!", MBB);
 692       } else if (MBB->succ_size() != 2) {
 693         report("MBB exits via conditional branch/fall-through but doesn't have "
 694                "exactly two CFG successors!", MBB);
 695       } else if (!matchPair(MBB->succ_begin(), TBB, &*MBBI)) {
 696         report("MBB exits via conditional branch/fall-through but the CFG "
 697                "successors don't match the actual successors!", MBB);
 698       }
 699       if (MBB->empty()) {
 700         report("MBB exits via conditional branch/fall-through but doesn't "
 701                "contain any instructions!", MBB);
 702       } else if (MBB->back().isBarrier()) {
 703         report("MBB exits via conditional branch/fall-through but ends with a "
 704                "barrier instruction!", MBB);
 705       } else if (!MBB->back().isTerminator()) {
 706         report("MBB exits via conditional branch/fall-through but the branch "
 707                "isn't a terminator instruction!", MBB);
 708       }
 709     } else if (TBB && FBB) {
 710       // Block conditionally branches somewhere, otherwise branches
 711       // somewhere else.
 712       if (MBB->succ_size() == 1) {
 713         // A conditional branch with only one successor is weird, but allowed.
 714         if (FBB != TBB)
 715           report("MBB exits via conditional branch/branch through but only has "
 716                  "one CFG successor!", MBB);
 717         else if (TBB != *MBB->succ_begin())
 718           report("MBB exits via conditional branch/branch through but the CFG "
 719                  "successor don't match the actual successor!", MBB);
 720       } else if (MBB->succ_size() != 2) {
 721         report("MBB exits via conditional branch/branch but doesn't have "
 722                "exactly two CFG successors!", MBB);
 723       } else if (!matchPair(MBB->succ_begin(), TBB, FBB)) {
 724         report("MBB exits via conditional branch/branch but the CFG "
 725                "successors don't match the actual successors!", MBB);
 726       }
 727       if (MBB->empty()) {
 728         report("MBB exits via conditional branch/branch but doesn't "
 729                "contain any instructions!", MBB);
 730       } else if (!MBB->back().isBarrier()) {
 731         report("MBB exits via conditional branch/branch but doesn't end with a "
 732                "barrier instruction!", MBB);
 733       } else if (!MBB->back().isTerminator()) {
 734         report("MBB exits via conditional branch/branch but the branch "
 735                "isn't a terminator instruction!", MBB);
 736       }
 737       if (Cond.empty()) {
 738         report("MBB exits via conditinal branch/branch but there's no "
 739                "condition!", MBB);
 740       }
 741     } else {
 742       report("AnalyzeBranch returned invalid data!", MBB);
 743     }
 744   }
 745
 746   regsLive.clear();
 747   if (MRI->tracksLiveness()) {
 748     for (const auto &LI : MBB->liveins()) {
 749       if (!TargetRegisterInfo::isPhysicalRegister(LI.PhysReg)) {
 750         report("MBB live-in list contains non-physical register", MBB);
 751         continue;
 752       }
 753       for (MCSubRegIterator SubRegs(LI.PhysReg, TRI, /*IncludeSelf=*/true);
 754            SubRegs.isValid(); ++SubRegs)
 755         regsLive.insert(*SubRegs);
 756     }
 757   }
 758
 759   const MachineFrameInfo &MFI = MF->getFrameInfo();
 760   BitVector PR = MFI.getPristineRegs(*MF);
 761   for (unsigned I : PR.set_bits()) {
 762     for (MCSubRegIterator SubRegs(I, TRI, /*IncludeSelf=*/true);
 763          SubRegs.isValid(); ++SubRegs)
 764       regsLive.insert(*SubRegs);
 765   }
 766
 767   regsKilled.clear();
 768   regsDefined.clear();
 769
 770   if (Indexes)
 771     lastIndex = Indexes->getMBBStartIdx(MBB);
 772 }
 773
 774 // This function gets called for all bundle headers, including normal
 775 // stand-alone unbundled instructions.
 776 void MachineVerifier::visitMachineBundleBefore(const MachineInstr *MI) {
 777   if (Indexes && Indexes->hasIndex(*MI)) {
 778     SlotIndex idx = Indexes->getInstructionIndex(*MI);
 779     if (!(idx > lastIndex)) {
 780       report("Instruction index out of order", MI);
 781       errs() << "Last instruction was at " << lastIndex << '\n';
 782     }
 783     lastIndex = idx;
 784   }
 785
 786   // Ensure non-terminators don't follow terminators.
 787   // Ignore predicated terminators formed by if conversion.
 788   // FIXME: If conversion shouldn't need to violate this rule.
 789   if (MI->isTerminator() && !TII->isPredicated(*MI)) {
 790     if (!FirstTerminator)
 791       FirstTerminator = MI;
 792   } else if (FirstTerminator) {
 793     report("Non-terminator instruction after the first terminator", MI);
 794     errs() << "First terminator was:\t" << *FirstTerminator;
 795   }
 796 }
 797
 798 // The operands on an INLINEASM instruction must follow a template.
 799 // Verify that the flag operands make sense.
 800 void MachineVerifier::verifyInlineAsm(const MachineInstr *MI) {
 801   // The first two operands on INLINEASM are the asm string and global flags.
 802   if (MI->getNumOperands() < 2) {
 803     report("Too few operands on inline asm", MI);
 804     return;
 805   }
 806   if (!MI->getOperand(0).isSymbol())
 807     report("Asm string must be an external symbol", MI);
 808   if (!MI->getOperand(1).isImm())
 809     report("Asm flags must be an immediate", MI);
 810   // Allowed flags are Extra_HasSideEffects = 1, Extra_IsAlignStack = 2,
 811   // Extra_AsmDialect = 4, Extra_MayLoad = 8, and Extra_MayStore = 16,
 812   // and Extra_IsConvergent = 32.
 813   if (!isUInt<6>(MI->getOperand(1).getImm()))
 814     report("Unknown asm flags", &MI->getOperand(1), 1);
 815
 816   static_assert(InlineAsm::MIOp_FirstOperand == 2, "Asm format changed");
 817
 818   unsigned OpNo = InlineAsm::MIOp_FirstOperand;
 819   unsigned NumOps;
 820   for (unsigned e = MI->getNumOperands(); OpNo < e; OpNo += NumOps) {
 821     const MachineOperand &MO = MI->getOperand(OpNo);
 822     // There may be implicit ops after the fixed operands.
 823     if (!MO.isImm())
 824       break;
 825     NumOps = 1 + InlineAsm::getNumOperandRegisters(MO.getImm());
 826   }
 827
 828   if (OpNo > MI->getNumOperands())
 829     report("Missing operands in last group", MI);
 830
 831   // An optional MDNode follows the groups.
 832   if (OpNo < MI->getNumOperands() && MI->getOperand(OpNo).isMetadata())
 833     ++OpNo;
 834
 835   // All trailing operands must be implicit registers.
 836   for (unsigned e = MI->getNumOperands(); OpNo < e; ++OpNo) {
 837     const MachineOperand &MO = MI->getOperand(OpNo);
 838     if (!MO.isReg() || !MO.isImplicit())
 839       report("Expected implicit register after groups", &MO, OpNo);
 840   }
 841 }
 842
 843 void MachineVerifier::visitMachineInstrBefore(const MachineInstr *MI) {
 844   const MCInstrDesc &MCID = MI->getDesc();
 845   if (MI->getNumOperands() < MCID.getNumOperands()) {
 846     report("Too few operands", MI);
 847     errs() << MCID.getNumOperands() << " operands expected, but "
 848         << MI->getNumOperands() << " given.\n";
 849   }
 850
 851   if (MI->isPHI() && MF->getProperties().hasProperty(
 852           MachineFunctionProperties::Property::NoPHIs))
 853     report("Found PHI instruction with NoPHIs property set", MI);
 854
 855   // Check the tied operands.
 856   if (MI->isInlineAsm())
 857     verifyInlineAsm(MI);
 858
 859   // Check the MachineMemOperands for basic consistency.
 860   for (MachineInstr::mmo_iterator I = MI->memoperands_begin(),
 861        E = MI->memoperands_end(); I != E; ++I) {
 862     if ((*I)->isLoad() && !MI->mayLoad())
 863       report("Missing mayLoad flag", MI);
 864     if ((*I)->isStore() && !MI->mayStore())
 865       report("Missing mayStore flag", MI);
 866   }
 867
 868   // Debug values must not have a slot index.
 869   // Other instructions must have one, unless they are inside a bundle.
 870   if (LiveInts) {
 871     bool mapped = !LiveInts->isNotInMIMap(*MI);
 872     if (MI->isDebugValue()) {
 873       if (mapped)
 874         report("Debug instruction has a slot index", MI);
 875     } else if (MI->isInsideBundle()) {
 876       if (mapped)
 877         report("Instruction inside bundle has a slot index", MI);
 878     } else {
 879       if (!mapped)
 880         report("Missing slot index", MI);
 881     }
 882   }
 883
 884   // Check types.
 885   if (isPreISelGenericOpcode(MCID.getOpcode())) {
 886     if (isFunctionSelected)
 887       report("Unexpected generic instruction in a Selected function", MI);
 888
 889     // Generic instructions specify equality constraints between some
 890     // of their operands. Make sure these are consistent.
 891     SmallVector<LLT, 4> Types;
 892     for (unsigned i = 0; i < MCID.getNumOperands(); ++i) {
 893       if (!MCID.OpInfo[i].isGenericType())
 894         continue;
 895       size_t TypeIdx = MCID.OpInfo[i].getGenericTypeIndex();
 896       Types.resize(std::max(TypeIdx + 1, Types.size()));
 897
 898       LLT OpTy = MRI->getType(MI->getOperand(i).getReg());
 899       if (Types[TypeIdx].isValid() && Types[TypeIdx] != OpTy)
 900         report("type mismatch in generic instruction", MI);
 901       Types[TypeIdx] = OpTy;
 902     }
 903   }
 904
 905   // Generic opcodes must not have physical register operands.
 906   if (isPreISelGenericOpcode(MCID.getOpcode())) {
 907     for (auto &Op : MI->operands()) {
 908       if (Op.isReg() && TargetRegisterInfo::isPhysicalRegister(Op.getReg()))
 909         report("Generic instruction cannot have physical register", MI);
 910     }
 911   }
 912
 913   StringRef ErrorInfo;
 914   if (!TII->verifyInstruction(*MI, ErrorInfo))
 915     report(ErrorInfo.data(), MI);
 916
 917   // Verify properties of various specific instruction types
 918   switch(MI->getOpcode()) {
 919   default:
 920     break;
 921   case TargetOpcode::G_LOAD:
 922   case TargetOpcode::G_STORE:
 923     // Generic loads and stores must have a single MachineMemOperand
 924     // describing that access.
 925     if (!MI->hasOneMemOperand())
 926       report("Generic instruction accessing memory must have one mem operand",
 927              MI);
 928     break;
 929   case TargetOpcode::STATEPOINT:
 930     if (!MI->getOperand(StatepointOpers::IDPos).isImm() ||
 931         !MI->getOperand(StatepointOpers::NBytesPos).isImm() ||
 932         !MI->getOperand(StatepointOpers::NCallArgsPos).isImm())
 933       report("meta operands to STATEPOINT not constant!", MI);
 934     break;
 935
 936     auto VerifyStackMapConstant = [&](unsigned Offset) {
 937       if (!MI->getOperand(Offset).isImm() ||
 938           MI->getOperand(Offset).getImm() != StackMaps::ConstantOp ||
 939           !MI->getOperand(Offset + 1).isImm())
 940         report("stack map constant to STATEPOINT not well formed!", MI);
 941     };
 942     const unsigned VarStart = StatepointOpers(MI).getVarIdx();
 943     VerifyStackMapConstant(VarStart + StatepointOpers::CCOffset);
 944     VerifyStackMapConstant(VarStart + StatepointOpers::FlagsOffset);
 945     VerifyStackMapConstant(VarStart + StatepointOpers::NumDeoptOperandsOffset);
 946
 947     // TODO: verify we have properly encoded deopt arguments
 948   };
 949 }
 950
 951 void
 952 MachineVerifier::visitMachineOperand(const MachineOperand *MO, unsigned MONum) {
 953   const MachineInstr *MI = MO->getParent();
 954   const MCInstrDesc &MCID = MI->getDesc();
 955   unsigned NumDefs = MCID.getNumDefs();
 956   if (MCID.getOpcode() == TargetOpcode::PATCHPOINT)
 957     NumDefs = (MONum == 0 && MO->isReg()) ? NumDefs : 0;
 958
 959   // The first MCID.NumDefs operands must be explicit register defines
 960   if (MONum < NumDefs) {
 961     const MCOperandInfo &MCOI = MCID.OpInfo[MONum];
 962     if (!MO->isReg())
 963       report("Explicit definition must be a register", MO, MONum);
 964     else if (!MO->isDef() && !MCOI.isOptionalDef())
 965       report("Explicit definition marked as use", MO, MONum);
 966     else if (MO->isImplicit())
 967       report("Explicit definition marked as implicit", MO, MONum);
 968   } else if (MONum < MCID.getNumOperands()) {
 969     const MCOperandInfo &MCOI = MCID.OpInfo[MONum];
 970     // Don't check if it's the last operand in a variadic instruction. See,
 971     // e.g., LDM_RET in the arm back end.
 972     if (MO->isReg() &&
 973         !(MI->isVariadic() && MONum == MCID.getNumOperands()-1)) {
 974       if (MO->isDef() && !MCOI.isOptionalDef())
 975         report("Explicit operand marked as def", MO, MONum);
 976       if (MO->isImplicit())
 977         report("Explicit operand marked as implicit", MO, MONum);
 978     }
 979
 980     int TiedTo = MCID.getOperandConstraint(MONum, MCOI::TIED_TO);
 981     if (TiedTo != -1) {
 982       if (!MO->isReg())
 983         report("Tied use must be a register", MO, MONum);
 984       else if (!MO->isTied())
 985         report("Operand should be tied", MO, MONum);
 986       else if (unsigned(TiedTo) != MI->findTiedOperandIdx(MONum))
 987         report("Tied def doesn't match MCInstrDesc", MO, MONum);
 988       else if (TargetRegisterInfo::isPhysicalRegister(MO->getReg())) {
 989         const MachineOperand &MOTied = MI->getOperand(TiedTo);
 990         if (!MOTied.isReg())
 991           report("Tied counterpart must be a register", &MOTied, TiedTo);
 992         else if (TargetRegisterInfo::isPhysicalRegister(MOTied.getReg()) &&
 993                  MO->getReg() != MOTied.getReg())
 994           report("Tied physical registers must match.", &MOTied, TiedTo);
 995       }
 996     } else if (MO->isReg() && MO->isTied())
 997       report("Explicit operand should not be tied", MO, MONum);
 998   } else {
 999     // ARM adds %reg0 operands to indicate predicates. We'll allow that.
1000     if (MO->isReg() && !MO->isImplicit() && !MI->isVariadic() && MO->getReg())
1001       report("Extra explicit operand on non-variadic instruction", MO, MONum);
1002   }
1003
1004   switch (MO->getType()) {
1005   case MachineOperand::MO_Register: {
1006     const unsigned Reg = MO->getReg();
1007     if (!Reg)
1008       return;
1009     if (MRI->tracksLiveness() && !MI->isDebugValue())
1010       checkLiveness(MO, MONum);
1011
1012     // Verify the consistency of tied operands.
1013     if (MO->isTied()) {
1014       unsigned OtherIdx = MI->findTiedOperandIdx(MONum);
1015       const MachineOperand &OtherMO = MI->getOperand(OtherIdx);
1016       if (!OtherMO.isReg())
1017         report("Must be tied to a register", MO, MONum);
1018       if (!OtherMO.isTied())
1019         report("Missing tie flags on tied operand", MO, MONum);
1020       if (MI->findTiedOperandIdx(OtherIdx) != MONum)
1021         report("Inconsistent tie links", MO, MONum);
1022       if (MONum < MCID.getNumDefs()) {
1023         if (OtherIdx < MCID.getNumOperands()) {
1024           if (-1 == MCID.getOperandConstraint(OtherIdx, MCOI::TIED_TO))
1025             report("Explicit def tied to explicit use without tie constraint",
1026                    MO, MONum);
1027         } else {
1028           if (!OtherMO.isImplicit())
1029             report("Explicit def should be tied to implicit use", MO, MONum);
1030         }
1031       }
1032     }
1033
1034     // Verify two-address constraints after leaving SSA form.
1035     unsigned DefIdx;
1036     if (!MRI->isSSA() && MO->isUse() &&
1037         MI->isRegTiedToDefOperand(MONum, &DefIdx) &&
1038         Reg != MI->getOperand(DefIdx).getReg())
1039       report("Two-address instruction operands must be identical", MO, MONum);
1040
1041     // Check register classes.
1042     if (MONum < MCID.getNumOperands() && !MO->isImplicit()) {
1043       unsigned SubIdx = MO->getSubReg();
1044
1045       if (TargetRegisterInfo::isPhysicalRegister(Reg)) {
1046         if (SubIdx) {
1047           report("Illegal subregister index for physical register", MO, MONum);
1048           return;
1049         }
1050         if (const TargetRegisterClass *DRC =
1051               TII->getRegClass(MCID, MONum, TRI, *MF)) {
1052           if (!DRC->contains(Reg)) {
1053             report("Illegal physical register for instruction", MO, MONum);
1054             errs() << TRI->getName(Reg) << " is not a "
1055                 << TRI->getRegClassName(DRC) << " register.\n";
1056           }
1057         }
1058       } else {
1059         // Virtual register.
1060         const TargetRegisterClass *RC = MRI->getRegClassOrNull(Reg);
1061         if (!RC) {
1062           // This is a generic virtual register.
1063
1064           // If we're post-Select, we can't have gvregs anymore.
1065           if (isFunctionSelected) {
1066             report("Generic virtual register invalid in a Selected function",
1067                    MO, MONum);
1068             return;
1069           }
1070
1071           // The gvreg must have a type and it must not have a SubIdx.
1072           LLT Ty = MRI->getType(Reg);
1073           if (!Ty.isValid()) {
1074             report("Generic virtual register must have a valid type", MO,
1075                    MONum);
1076             return;
1077           }
1078
1079           const RegisterBank *RegBank = MRI->getRegBankOrNull(Reg);
1080
1081           // If we're post-RegBankSelect, the gvreg must have a bank.
1082           if (!RegBank && isFunctionRegBankSelected) {
1083             report("Generic virtual register must have a bank in a "
1084                    "RegBankSelected function",
1085                    MO, MONum);
1086             return;
1087           }
1088
1089           // Make sure the register fits into its register bank if any.
1090           if (RegBank && Ty.isValid() &&
1091               RegBank->getSize() < Ty.getSizeInBits()) {
1092             report("Register bank is too small for virtual register", MO,
1093                    MONum);
1094             errs() << "Register bank " << RegBank->getName() << " too small("
1095                    << RegBank->getSize() << ") to fit " << Ty.getSizeInBits()
1096                    << "-bits\n";
1097             return;
1098           }
1099           if (SubIdx)  {
1100             report("Generic virtual register does not subregister index", MO,
1101                    MONum);
1102             return;
1103           }
1104
1105           // If this is a target specific instruction and this operand
1106           // has register class constraint, the virtual register must
1107           // comply to it.
1108           if (!isPreISelGenericOpcode(MCID.getOpcode()) &&
1109               TII->getRegClass(MCID, MONum, TRI, *MF)) {
1110             report("Virtual register does not match instruction constraint", MO,
1111                    MONum);
1112             errs() << "Expect register class "
1113                    << TRI->getRegClassName(
1114                           TII->getRegClass(MCID, MONum, TRI, *MF))
1115                    << " but got nothing\n";
1116             return;
1117           }
1118
1119           break;
1120         }
1121         if (SubIdx) {
1122           const TargetRegisterClass *SRC =
1123             TRI->getSubClassWithSubReg(RC, SubIdx);
1124           if (!SRC) {
1125             report("Invalid subregister index for virtual register", MO, MONum);
1126             errs() << "Register class " << TRI->getRegClassName(RC)
1127                 << " does not support subreg index " << SubIdx << "\n";
1128             return;
1129           }
1130           if (RC != SRC) {
1131             report("Invalid register class for subregister index", MO, MONum);
1132             errs() << "Register class " << TRI->getRegClassName(RC)
1133                 << " does not fully support subreg index " << SubIdx << "\n";
1134             return;
1135           }
1136         }
1137         if (const TargetRegisterClass *DRC =
1138               TII->getRegClass(MCID, MONum, TRI, *MF)) {
1139           if (SubIdx) {
1140             const TargetRegisterClass *SuperRC =
1141                 TRI->getLargestLegalSuperClass(RC, *MF);
1142             if (!SuperRC) {
1143               report("No largest legal super class exists.", MO, MONum);
1144               return;
1145             }
1146             DRC = TRI->getMatchingSuperRegClass(SuperRC, DRC, SubIdx);
1147             if (!DRC) {
1148               report("No matching super-reg register class.", MO, MONum);
1149               return;
1150             }
1151           }
1152           if (!RC->hasSuperClassEq(DRC)) {
1153             report("Illegal virtual register for instruction", MO, MONum);
1154             errs() << "Expected a " << TRI->getRegClassName(DRC)
1155                 << " register, but got a " << TRI->getRegClassName(RC)
1156                 << " register\n";
1157           }
1158         }
1159       }
1160     }
1161     break;
1162   }
1163
1164   case MachineOperand::MO_RegisterMask:
1165     regMasks.push_back(MO->getRegMask());
1166     break;
1167
1168   case MachineOperand::MO_MachineBasicBlock:
1169     if (MI->isPHI() && !MO->getMBB()->isSuccessor(MI->getParent()))
1170       report("PHI operand is not in the CFG", MO, MONum);
1171     break;
1172
1173   case MachineOperand::MO_FrameIndex:
1174     if (LiveStks && LiveStks->hasInterval(MO->getIndex()) &&
1175         LiveInts && !LiveInts->isNotInMIMap(*MI)) {
1176       int FI = MO->getIndex();
1177       LiveInterval &LI = LiveStks->getInterval(FI);
1178       SlotIndex Idx = LiveInts->getInstructionIndex(*MI);
1179
1180       bool stores = MI->mayStore();
1181       bool loads = MI->mayLoad();
1182       // For a memory-to-memory move, we need to check if the frame
1183       // index is used for storing or loading, by inspecting the
1184       // memory operands.
1185       if (stores && loads) {
1186         for (auto *MMO : MI->memoperands()) {
1187           const PseudoSourceValue *PSV = MMO->getPseudoValue();
1188           if (PSV == nullptr) continue;
1189           const FixedStackPseudoSourceValue *Value =
1190             dyn_cast<FixedStackPseudoSourceValue>(PSV);
1191           if (Value == nullptr) continue;
1192           if (Value->getFrameIndex() != FI) continue;
1193
1194           if (MMO->isStore())
1195             loads = false;
1196           else
1197             stores = false;
1198           break;
1199         }
1200         if (loads == stores)
1201           report("Missing fixed stack memoperand.", MI);
1202       }
1203       if (loads && !LI.liveAt(Idx.getRegSlot(true))) {
1204         report("Instruction loads from dead spill slot", MO, MONum);
1205         errs() << "Live stack: " << LI << '\n';
1206       }
1207       if (stores && !LI.liveAt(Idx.getRegSlot())) {
1208         report("Instruction stores to dead spill slot", MO, MONum);
1209         errs() << "Live stack: " << LI << '\n';
1210       }
1211     }
1212     break;
1213
1214   default:
1215     break;
1216   }
1217 }
1218
1219 void MachineVerifier::checkLivenessAtUse(const MachineOperand *MO,
1220     unsigned MONum, SlotIndex UseIdx, const LiveRange &LR, unsigned VRegOrUnit,
1221     LaneBitmask LaneMask) {
1222   LiveQueryResult LRQ = LR.Query(UseIdx);
1223   // Check if we have a segment at the use, note however that we only need one
1224   // live subregister range, the others may be dead.
1225   if (!LRQ.valueIn() && LaneMask.none()) {
1226     report("No live segment at use", MO, MONum);
1227     report_context_liverange(LR);
1228     report_context_vreg_regunit(VRegOrUnit);
1229     report_context(UseIdx);
1230   }
1231   if (MO->isKill() && !LRQ.isKill()) {
1232     report("Live range continues after kill flag", MO, MONum);
1233     report_context_liverange(LR);
1234     report_context_vreg_regunit(VRegOrUnit);
1235     if (LaneMask.any())
1236       report_context_lanemask(LaneMask);
1237     report_context(UseIdx);
1238   }
1239 }
1240
1241 void MachineVerifier::checkLivenessAtDef(const MachineOperand *MO,
1242     unsigned MONum, SlotIndex DefIdx, const LiveRange &LR, unsigned VRegOrUnit,
1243     LaneBitmask LaneMask) {
1244   if (const VNInfo *VNI = LR.getVNInfoAt(DefIdx)) {
1245     assert(VNI && "NULL valno is not allowed");
1246     if (VNI->def != DefIdx) {
1247       report("Inconsistent valno->def", MO, MONum);
1248       report_context_liverange(LR);
1249       report_context_vreg_regunit(VRegOrUnit);
1250       if (LaneMask.any())
1251         report_context_lanemask(LaneMask);
1252       report_context(*VNI);
1253       report_context(DefIdx);
1254     }
1255   } else {
1256     report("No live segment at def", MO, MONum);
1257     report_context_liverange(LR);
1258     report_context_vreg_regunit(VRegOrUnit);
1259     if (LaneMask.any())
1260       report_context_lanemask(LaneMask);
1261     report_context(DefIdx);
1262   }
1263   // Check that, if the dead def flag is present, LiveInts agree.
1264   if (MO->isDead()) {
1265     LiveQueryResult LRQ = LR.Query(DefIdx);
1266     if (!LRQ.isDeadDef()) {
1267       // In case of physregs we can have a non-dead definition on another
1268       // operand.
1269       bool otherDef = false;
1270       if (!TargetRegisterInfo::isVirtualRegister(VRegOrUnit)) {
1271         const MachineInstr &MI = *MO->getParent();
1272         for (const MachineOperand &MO : MI.operands()) {
1273           if (!MO.isReg() || !MO.isDef() || MO.isDead())
1274             continue;
1275           unsigned Reg = MO.getReg();
1276           for (MCRegUnitIterator Units(Reg, TRI); Units.isValid(); ++Units) {
1277             if (*Units == VRegOrUnit) {
1278               otherDef = true;
1279               break;
1280             }
1281           }
1282         }
1283       }
1284
1285       if (!otherDef) {
1286         report("Live range continues after dead def flag", MO, MONum);
1287         report_context_liverange(LR);
1288         report_context_vreg_regunit(VRegOrUnit);
1289         if (LaneMask.any())
1290           report_context_lanemask(LaneMask);
1291       }
1292     }
1293   }
1294 }
1295
1296 void MachineVerifier::checkLiveness(const MachineOperand *MO, unsigned MONum) {
1297   const MachineInstr *MI = MO->getParent();
1298   const unsigned Reg = MO->getReg();
1299
1300   // Both use and def operands can read a register.
1301   if (MO->readsReg()) {
1302     if (MO->isKill())
1303       addRegWithSubRegs(regsKilled, Reg);
1304
1305     // Check that LiveVars knows this kill.
1306     if (LiveVars && TargetRegisterInfo::isVirtualRegister(Reg) &&
1307         MO->isKill()) {
1308       LiveVariables::VarInfo &VI = LiveVars->getVarInfo(Reg);
1309       if (!is_contained(VI.Kills, MI))
1310         report("Kill missing from LiveVariables", MO, MONum);
1311     }
1312
1313     // Check LiveInts liveness and kill.
1314     if (LiveInts && !LiveInts->isNotInMIMap(*MI)) {
1315       SlotIndex UseIdx = LiveInts->getInstructionIndex(*MI);
1316       // Check the cached regunit intervals.
1317       if (TargetRegisterInfo::isPhysicalRegister(Reg) && !isReserved(Reg)) {
1318         for (MCRegUnitIterator Units(Reg, TRI); Units.isValid(); ++Units) {
1319           if (const LiveRange *LR = LiveInts->getCachedRegUnit(*Units))
1320             checkLivenessAtUse(MO, MONum, UseIdx, *LR, *Units);
1321         }
1322       }
1323
1324       if (TargetRegisterInfo::isVirtualRegister(Reg)) {
1325         if (LiveInts->hasInterval(Reg)) {
1326           // This is a virtual register interval.
1327           const LiveInterval &LI = LiveInts->getInterval(Reg);
1328           checkLivenessAtUse(MO, MONum, UseIdx, LI, Reg);
1329
1330           if (LI.hasSubRanges() && !MO->isDef()) {
1331             unsigned SubRegIdx = MO->getSubReg();
1332             LaneBitmask MOMask = SubRegIdx != 0
1333                                ? TRI->getSubRegIndexLaneMask(SubRegIdx)
1334                                : MRI->getMaxLaneMaskForVReg(Reg);
1335             LaneBitmask LiveInMask;
1336             for (const LiveInterval::SubRange &SR : LI.subranges()) {
1337               if ((MOMask & SR.LaneMask).none())
1338                 continue;
1339               checkLivenessAtUse(MO, MONum, UseIdx, SR, Reg, SR.LaneMask);
1340               LiveQueryResult LRQ = SR.Query(UseIdx);
1341               if (LRQ.valueIn())
1342                 LiveInMask |= SR.LaneMask;
1343             }
1344             // At least parts of the register has to be live at the use.
1345             if ((LiveInMask & MOMask).none()) {
1346               report("No live subrange at use", MO, MONum);
1347               report_context(LI);
1348               report_context(UseIdx);
1349             }
1350           }
1351         } else {
1352           report("Virtual register has no live interval", MO, MONum);
1353         }
1354       }
1355     }
1356
1357     // Use of a dead register.
1358     if (!regsLive.count(Reg)) {
1359       if (TargetRegisterInfo::isPhysicalRegister(Reg)) {
1360         // Reserved registers may be used even when 'dead'.
1361         bool Bad = !isReserved(Reg);
1362         // We are fine if just any subregister has a defined value.
1363         if (Bad) {
1364           for (MCSubRegIterator SubRegs(Reg, TRI); SubRegs.isValid();
1365                ++SubRegs) {
1366             if (regsLive.count(*SubRegs)) {
1367               Bad = false;
1368               break;
1369             }
1370           }
1371         }
1372         // If there is an additional implicit-use of a super register we stop
1373         // here. By definition we are fine if the super register is not
1374         // (completely) dead, if the complete super register is dead we will
1375         // get a report for its operand.
1376         if (Bad) {
1377           for (const MachineOperand &MOP : MI->uses()) {
1378             if (!MOP.isReg())
1379               continue;
1380             if (!MOP.isImplicit())
1381               continue;
1382             for (MCSubRegIterator SubRegs(MOP.getReg(), TRI); SubRegs.isValid();
1383                  ++SubRegs) {
1384               if (*SubRegs == Reg) {
1385                 Bad = false;
1386                 break;
1387               }
1388             }
1389           }
1390         }
1391         if (Bad)
1392           report("Using an undefined physical register", MO, MONum);
1393       } else if (MRI->def_empty(Reg)) {
1394         report("Reading virtual register without a def", MO, MONum);
1395       } else {
1396         BBInfo &MInfo = MBBInfoMap[MI->getParent()];
1397         // We don't know which virtual registers are live in, so only complain
1398         // if vreg was killed in this MBB. Otherwise keep track of vregs that
1399         // must be live in. PHI instructions are handled separately.
1400         if (MInfo.regsKilled.count(Reg))
1401           report("Using a killed virtual register", MO, MONum);
1402         else if (!MI->isPHI())
1403           MInfo.vregsLiveIn.insert(std::make_pair(Reg, MI));
1404       }
1405     }
1406   }
1407
1408   if (MO->isDef()) {
1409     // Register defined.
1410     // TODO: verify that earlyclobber ops are not used.
1411     if (MO->isDead())
1412       addRegWithSubRegs(regsDead, Reg);
1413     else
1414       addRegWithSubRegs(regsDefined, Reg);
1415
1416     // Verify SSA form.
1417     if (MRI->isSSA() && TargetRegisterInfo::isVirtualRegister(Reg) &&
1418         std::next(MRI->def_begin(Reg)) != MRI->def_end())
1419       report("Multiple virtual register defs in SSA form", MO, MONum);
1420
1421     // Check LiveInts for a live segment, but only for virtual registers.
1422     if (LiveInts && !LiveInts->isNotInMIMap(*MI)) {
1423       SlotIndex DefIdx = LiveInts->getInstructionIndex(*MI);
1424       DefIdx = DefIdx.getRegSlot(MO->isEarlyClobber());
1425
1426       if (TargetRegisterInfo::isVirtualRegister(Reg)) {
1427         if (LiveInts->hasInterval(Reg)) {
1428           const LiveInterval &LI = LiveInts->getInterval(Reg);
1429           checkLivenessAtDef(MO, MONum, DefIdx, LI, Reg);
1430
1431           if (LI.hasSubRanges()) {
1432             unsigned SubRegIdx = MO->getSubReg();
1433             LaneBitmask MOMask = SubRegIdx != 0
1434               ? TRI->getSubRegIndexLaneMask(SubRegIdx)
1435               : MRI->getMaxLaneMaskForVReg(Reg);
1436             for (const LiveInterval::SubRange &SR : LI.subranges()) {
1437               if ((SR.LaneMask & MOMask).none())
1438                 continue;
1439               checkLivenessAtDef(MO, MONum, DefIdx, SR, Reg, SR.LaneMask);
1440             }
1441           }
1442         } else {
1443           report("Virtual register has no Live interval", MO, MONum);
1444         }
1445       }
1446     }
1447   }
1448 }
1449
1450 void MachineVerifier::visitMachineInstrAfter(const MachineInstr *MI) {
1451 }
1452
1453 // This function gets called after visiting all instructions in a bundle. The
1454 // argument points to the bundle header.
1455 // Normal stand-alone instructions are also considered 'bundles', and this
1456 // function is called for all of them.
1457 void MachineVerifier::visitMachineBundleAfter(const MachineInstr *MI) {
1458   BBInfo &MInfo = MBBInfoMap[MI->getParent()];
1459   set_union(MInfo.regsKilled, regsKilled);
1460   set_subtract(regsLive, regsKilled); regsKilled.clear();
1461   // Kill any masked registers.
1462   while (!regMasks.empty()) {
1463     const uint32_t *Mask = regMasks.pop_back_val();
1464     for (RegSet::iterator I = regsLive.begin(), E = regsLive.end(); I != E; ++I)
1465       if (TargetRegisterInfo::isPhysicalRegister(*I) &&
1466           MachineOperand::clobbersPhysReg(Mask, *I))
1467         regsDead.push_back(*I);
1468   }
1469   set_subtract(regsLive, regsDead);   regsDead.clear();
1470   set_union(regsLive, regsDefined);   regsDefined.clear();
1471 }
1472
1473 void
1474 MachineVerifier::visitMachineBasicBlockAfter(const MachineBasicBlock *MBB) {
1475   MBBInfoMap[MBB].regsLiveOut = regsLive;
1476   regsLive.clear();
1477
1478   if (Indexes) {
1479     SlotIndex stop = Indexes->getMBBEndIdx(MBB);
1480     if (!(stop > lastIndex)) {
1481       report("Block ends before last instruction index", MBB);
1482       errs() << "Block ends at " << stop
1483           << " last instruction was at " << lastIndex << '\n';
1484     }
1485     lastIndex = stop;
1486   }
1487 }
1488
1489 // Calculate the largest possible vregsPassed sets. These are the registers that
1490 // can pass through an MBB live, but may not be live every time. It is assumed
1491 // that all vregsPassed sets are empty before the call.
1492 void MachineVerifier::calcRegsPassed() {
1493   // First push live-out regs to successors' vregsPassed. Remember the MBBs that
1494   // have any vregsPassed.
1495   SmallPtrSet<const MachineBasicBlock*, 8> todo;
1496   for (const auto &MBB : *MF) {
1497     BBInfo &MInfo = MBBInfoMap[&MBB];
1498     if (!MInfo.reachable)
1499       continue;
1500     for (MachineBasicBlock::const_succ_iterator SuI = MBB.succ_begin(),
1501            SuE = MBB.succ_end(); SuI != SuE; ++SuI) {
1502       BBInfo &SInfo = MBBInfoMap[*SuI];
1503       if (SInfo.addPassed(MInfo.regsLiveOut))
1504         todo.insert(*SuI);
1505     }
1506   }
1507
1508   // Iteratively push vregsPassed to successors. This will converge to the same
1509   // final state regardless of DenseSet iteration order.
1510   while (!todo.empty()) {
1511     const MachineBasicBlock *MBB = *todo.begin();
1512     todo.erase(MBB);
1513     BBInfo &MInfo = MBBInfoMap[MBB];
1514     for (MachineBasicBlock::const_succ_iterator SuI = MBB->succ_begin(),
1515            SuE = MBB->succ_end(); SuI != SuE; ++SuI) {
1516       if (*SuI == MBB)
1517         continue;
1518       BBInfo &SInfo = MBBInfoMap[*SuI];
1519       if (SInfo.addPassed(MInfo.vregsPassed))
1520         todo.insert(*SuI);
1521     }
1522   }
1523 }
1524
1525 // Calculate the set of virtual registers that must be passed through each basic
1526 // block in order to satisfy the requirements of successor blocks. This is very
1527 // similar to calcRegsPassed, only backwards.
1528 void MachineVerifier::calcRegsRequired() {
1529   // First push live-in regs to predecessors' vregsRequired.
1530   SmallPtrSet<const MachineBasicBlock*, 8> todo;
1531   for (const auto &MBB : *MF) {
1532     BBInfo &MInfo = MBBInfoMap[&MBB];
1533     for (MachineBasicBlock::const_pred_iterator PrI = MBB.pred_begin(),
1534            PrE = MBB.pred_end(); PrI != PrE; ++PrI) {
1535       BBInfo &PInfo = MBBInfoMap[*PrI];
1536       if (PInfo.addRequired(MInfo.vregsLiveIn))
1537         todo.insert(*PrI);
1538     }
1539   }
1540
1541   // Iteratively push vregsRequired to predecessors. This will converge to the
1542   // same final state regardless of DenseSet iteration order.
1543   while (!todo.empty()) {
1544     const MachineBasicBlock *MBB = *todo.begin();
1545     todo.erase(MBB);
1546     BBInfo &MInfo = MBBInfoMap[MBB];
1547     for (MachineBasicBlock::const_pred_iterator PrI = MBB->pred_begin(),
1548            PrE = MBB->pred_end(); PrI != PrE; ++PrI) {
1549       if (*PrI == MBB)
1550         continue;
1551       BBInfo &SInfo = MBBInfoMap[*PrI];
1552       if (SInfo.addRequired(MInfo.vregsRequired))
1553         todo.insert(*PrI);
1554     }
1555   }
1556 }
1557
1558 // Check PHI instructions at the beginning of MBB. It is assumed that
1559 // calcRegsPassed has been run so BBInfo::isLiveOut is valid.
1560 void MachineVerifier::checkPHIOps(const MachineBasicBlock *MBB) {
1561   SmallPtrSet<const MachineBasicBlock*, 8> seen;
1562   for (const auto &BBI : *MBB) {
1563     if (!BBI.isPHI())
1564       break;
1565     seen.clear();
1566
1567     for (unsigned i = 1, e = BBI.getNumOperands(); i != e; i += 2) {
1568       unsigned Reg = BBI.getOperand(i).getReg();
1569       const MachineBasicBlock *Pre = BBI.getOperand(i + 1).getMBB();
1570       if (!Pre->isSuccessor(MBB))
1571         continue;
1572       seen.insert(Pre);
1573       BBInfo &PrInfo = MBBInfoMap[Pre];
1574       if (PrInfo.reachable && !PrInfo.isLiveOut(Reg))
1575         report("PHI operand is not live-out from predecessor",
1576                &BBI.getOperand(i), i);
1577     }
1578
1579     // Did we see all predecessors?
1580     for (MachineBasicBlock::const_pred_iterator PrI = MBB->pred_begin(),
1581            PrE = MBB->pred_end(); PrI != PrE; ++PrI) {
1582       if (!seen.count(*PrI)) {
1583         report("Missing PHI operand", &BBI);
1584         errs() << "BB#" << (*PrI)->getNumber()
1585             << " is a predecessor according to the CFG.\n";
1586       }
1587     }
1588   }
1589 }
1590
1591 void MachineVerifier::visitMachineFunctionAfter() {
1592   calcRegsPassed();
1593
1594   for (const auto &MBB : *MF) {
1595     BBInfo &MInfo = MBBInfoMap[&MBB];
1596
1597     // Skip unreachable MBBs.
1598     if (!MInfo.reachable)
1599       continue;
1600
1601     checkPHIOps(&MBB);
1602   }
1603
1604   // Now check liveness info if available
1605   calcRegsRequired();
1606
1607   // Check for killed virtual registers that should be live out.
1608   for (const auto &MBB : *MF) {
1609     BBInfo &MInfo = MBBInfoMap[&MBB];
1610     for (RegSet::iterator
1611          I = MInfo.vregsRequired.begin(), E = MInfo.vregsRequired.end(); I != E;
1612          ++I)
1613       if (MInfo.regsKilled.count(*I)) {
1614         report("Virtual register killed in block, but needed live out.", &MBB);
1615         errs() << "Virtual register " << PrintReg(*I)
1616             << " is used after the block.\n";
1617       }
1618   }
1619
1620   if (!MF->empty()) {
1621     BBInfo &MInfo = MBBInfoMap[&MF->front()];
1622     for (RegSet::iterator
1623          I = MInfo.vregsRequired.begin(), E = MInfo.vregsRequired.end(); I != E;
1624          ++I) {
1625       report("Virtual register defs don't dominate all uses.", MF);
1626       report_context_vreg(*I);
1627     }
1628   }
1629
1630   if (LiveVars)
1631     verifyLiveVariables();
1632   if (LiveInts)
1633     verifyLiveIntervals();
1634 }
1635
1636 void MachineVerifier::verifyLiveVariables() {
1637   assert(LiveVars && "Don't call verifyLiveVariables without LiveVars");
1638   for (unsigned i = 0, e = MRI->getNumVirtRegs(); i != e; ++i) {
1639     unsigned Reg = TargetRegisterInfo::index2VirtReg(i);
1640     LiveVariables::VarInfo &VI = LiveVars->getVarInfo(Reg);
1641     for (const auto &MBB : *MF) {
1642       BBInfo &MInfo = MBBInfoMap[&MBB];
1643
1644       // Our vregsRequired should be identical to LiveVariables' AliveBlocks
1645       if (MInfo.vregsRequired.count(Reg)) {
1646         if (!VI.AliveBlocks.test(MBB.getNumber())) {
1647           report("LiveVariables: Block missing from AliveBlocks", &MBB);
1648           errs() << "Virtual register " << PrintReg(Reg)
1649               << " must be live through the block.\n";
1650         }
1651       } else {
1652         if (VI.AliveBlocks.test(MBB.getNumber())) {
1653           report("LiveVariables: Block should not be in AliveBlocks", &MBB);
1654           errs() << "Virtual register " << PrintReg(Reg)
1655               << " is not needed live through the block.\n";
1656         }
1657       }
1658     }
1659   }
1660 }
1661
1662 void MachineVerifier::verifyLiveIntervals() {
1663   assert(LiveInts && "Don't call verifyLiveIntervals without LiveInts");
1664   for (unsigned i = 0, e = MRI->getNumVirtRegs(); i != e; ++i) {
1665     unsigned Reg = TargetRegisterInfo::index2VirtReg(i);
1666
1667     // Spilling and splitting may leave unused registers around. Skip them.
1668     if (MRI->reg_nodbg_empty(Reg))
1669       continue;
1670
1671     if (!LiveInts->hasInterval(Reg)) {
1672       report("Missing live interval for virtual register", MF);
1673       errs() << PrintReg(Reg, TRI) << " still has defs or uses\n";
1674       continue;
1675     }
1676
1677     const LiveInterval &LI = LiveInts->getInterval(Reg);
1678     assert(Reg == LI.reg && "Invalid reg to interval mapping");
1679     verifyLiveInterval(LI);
1680   }
1681
1682   // Verify all the cached regunit intervals.
1683   for (unsigned i = 0, e = TRI->getNumRegUnits(); i != e; ++i)
1684     if (const LiveRange *LR = LiveInts->getCachedRegUnit(i))
1685       verifyLiveRange(*LR, i);
1686 }
1687
1688 void MachineVerifier::verifyLiveRangeValue(const LiveRange &LR,
1689                                            const VNInfo *VNI, unsigned Reg,
1690                                            LaneBitmask LaneMask) {
1691   if (VNI->isUnused())
1692     return;
1693
1694   const VNInfo *DefVNI = LR.getVNInfoAt(VNI->def);
1695
1696   if (!DefVNI) {
1697     report("Value not live at VNInfo def and not marked unused", MF);
1698     report_context(LR, Reg, LaneMask);
1699     report_context(*VNI);
1700     return;
1701   }
1702
1703   if (DefVNI != VNI) {
1704     report("Live segment at def has different VNInfo", MF);
1705     report_context(LR, Reg, LaneMask);
1706     report_context(*VNI);
1707     return;
1708   }
1709
1710   const MachineBasicBlock *MBB = LiveInts->getMBBFromIndex(VNI->def);
1711   if (!MBB) {
1712     report("Invalid VNInfo definition index", MF);
1713     report_context(LR, Reg, LaneMask);
1714     report_context(*VNI);
1715     return;
1716   }
1717
1718   if (VNI->isPHIDef()) {
1719     if (VNI->def != LiveInts->getMBBStartIdx(MBB)) {
1720       report("PHIDef VNInfo is not defined at MBB start", MBB);
1721       report_context(LR, Reg, LaneMask);
1722       report_context(*VNI);
1723     }
1724     return;
1725   }
1726
1727   // Non-PHI def.
1728   const MachineInstr *MI = LiveInts->getInstructionFromIndex(VNI->def);
1729   if (!MI) {
1730     report("No instruction at VNInfo def index", MBB);
1731     report_context(LR, Reg, LaneMask);
1732     report_context(*VNI);
1733     return;
1734   }
1735
1736   if (Reg != 0) {
1737     bool hasDef = false;
1738     bool isEarlyClobber = false;
1739     for (ConstMIBundleOperands MOI(*MI); MOI.isValid(); ++MOI) {
1740       if (!MOI->isReg() || !MOI->isDef())
1741         continue;
1742       if (TargetRegisterInfo::isVirtualRegister(Reg)) {
1743         if (MOI->getReg() != Reg)
1744           continue;
1745       } else {
1746         if (!TargetRegisterInfo::isPhysicalRegister(MOI->getReg()) ||
1747             !TRI->hasRegUnit(MOI->getReg(), Reg))
1748           continue;
1749       }
1750       if (LaneMask.any() &&
1751           (TRI->getSubRegIndexLaneMask(MOI->getSubReg()) & LaneMask).none())
1752         continue;
1753       hasDef = true;
1754       if (MOI->isEarlyClobber())
1755         isEarlyClobber = true;
1756     }
1757
1758     if (!hasDef) {
1759       report("Defining instruction does not modify register", MI);
1760       report_context(LR, Reg, LaneMask);
1761       report_context(*VNI);
1762     }
1763
1764     // Early clobber defs begin at USE slots, but other defs must begin at
1765     // DEF slots.
1766     if (isEarlyClobber) {
1767       if (!VNI->def.isEarlyClobber()) {
1768         report("Early clobber def must be at an early-clobber slot", MBB);
1769         report_context(LR, Reg, LaneMask);
1770         report_context(*VNI);
1771       }
1772     } else if (!VNI->def.isRegister()) {
1773       report("Non-PHI, non-early clobber def must be at a register slot", MBB);
1774       report_context(LR, Reg, LaneMask);
1775       report_context(*VNI);
1776     }
1777   }
1778 }
1779
1780 void MachineVerifier::verifyLiveRangeSegment(const LiveRange &LR,
1781                                              const LiveRange::const_iterator I,
1782                                              unsigned Reg, LaneBitmask LaneMask)
1783 {
1784   const LiveRange::Segment &S = *I;
1785   const VNInfo *VNI = S.valno;
1786   assert(VNI && "Live segment has no valno");
1787
1788   if (VNI->id >= LR.getNumValNums() || VNI != LR.getValNumInfo(VNI->id)) {
1789     report("Foreign valno in live segment", MF);
1790     report_context(LR, Reg, LaneMask);
1791     report_context(S);
1792     report_context(*VNI);
1793   }
1794
1795   if (VNI->isUnused()) {
1796     report("Live segment valno is marked unused", MF);
1797     report_context(LR, Reg, LaneMask);
1798     report_context(S);
1799   }
1800
1801   const MachineBasicBlock *MBB = LiveInts->getMBBFromIndex(S.start);
1802   if (!MBB) {
1803     report("Bad start of live segment, no basic block", MF);
1804     report_context(LR, Reg, LaneMask);
1805     report_context(S);
1806     return;
1807   }
1808   SlotIndex MBBStartIdx = LiveInts->getMBBStartIdx(MBB);
1809   if (S.start != MBBStartIdx && S.start != VNI->def) {
1810     report("Live segment must begin at MBB entry or valno def", MBB);
1811     report_context(LR, Reg, LaneMask);
1812     report_context(S);
1813   }
1814
1815   const MachineBasicBlock *EndMBB =
1816     LiveInts->getMBBFromIndex(S.end.getPrevSlot());
1817   if (!EndMBB) {
1818     report("Bad end of live segment, no basic block", MF);
1819     report_context(LR, Reg, LaneMask);
1820     report_context(S);
1821     return;
1822   }
1823
1824   // No more checks for live-out segments.
1825   if (S.end == LiveInts->getMBBEndIdx(EndMBB))
1826     return;
1827
1828   // RegUnit intervals are allowed dead phis.
1829   if (!TargetRegisterInfo::isVirtualRegister(Reg) && VNI->isPHIDef() &&
1830       S.start == VNI->def && S.end == VNI->def.getDeadSlot())
1831     return;
1832
1833   // The live segment is ending inside EndMBB
1834   const MachineInstr *MI =
1835     LiveInts->getInstructionFromIndex(S.end.getPrevSlot());
1836   if (!MI) {
1837     report("Live segment doesn't end at a valid instruction", EndMBB);
1838     report_context(LR, Reg, LaneMask);
1839     report_context(S);
1840     return;
1841   }
1842
1843   // The block slot must refer to a basic block boundary.
1844   if (S.end.isBlock()) {
1845     report("Live segment ends at B slot of an instruction", EndMBB);
1846     report_context(LR, Reg, LaneMask);
1847     report_context(S);
1848   }
1849
1850   if (S.end.isDead()) {
1851     // Segment ends on the dead slot.
1852     // That means there must be a dead def.
1853     if (!SlotIndex::isSameInstr(S.start, S.end)) {
1854       report("Live segment ending at dead slot spans instructions", EndMBB);
1855       report_context(LR, Reg, LaneMask);
1856       report_context(S);
1857     }
1858   }
1859
1860   // A live segment can only end at an early-clobber slot if it is being
1861   // redefined by an early-clobber def.
1862   if (S.end.isEarlyClobber()) {
1863     if (I+1 == LR.end() || (I+1)->start != S.end) {
1864       report("Live segment ending at early clobber slot must be "
1865              "redefined by an EC def in the same instruction", EndMBB);
1866       report_context(LR, Reg, LaneMask);
1867       report_context(S);
1868     }
1869   }
1870
1871   // The following checks only apply to virtual registers. Physreg liveness
1872   // is too weird to check.
1873   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
1874     // A live segment can end with either a redefinition, a kill flag on a
1875     // use, or a dead flag on a def.
1876     bool hasRead = false;
1877     bool hasSubRegDef = false;
1878     bool hasDeadDef = false;
1879     for (ConstMIBundleOperands MOI(*MI); MOI.isValid(); ++MOI) {
1880       if (!MOI->isReg() || MOI->getReg() != Reg)
1881         continue;
1882       unsigned Sub = MOI->getSubReg();
1883       LaneBitmask SLM = Sub != 0 ? TRI->getSubRegIndexLaneMask(Sub)
1884                                  : LaneBitmask::getAll();
1885       if (MOI->isDef()) {
1886         if (Sub != 0) {
1887           hasSubRegDef = true;
1888           // An operand vreg0:sub0<def> reads vreg0:sub1..n. Invert the lane
1889           // mask for subregister defs. Read-undef defs will be handled by
1890           // readsReg below.
1891           SLM = ~SLM;
1892         }
1893         if (MOI->isDead())
1894           hasDeadDef = true;
1895       }
1896       if (LaneMask.any() && (LaneMask & SLM).none())
1897         continue;
1898       if (MOI->readsReg())
1899         hasRead = true;
1900     }
1901     if (S.end.isDead()) {
1902       // Make sure that the corresponding machine operand for a "dead" live
1903       // range has the dead flag. We cannot perform this check for subregister
1904       // liveranges as partially dead values are allowed.
1905       if (LaneMask.none() && !hasDeadDef) {
1906         report("Instruction ending live segment on dead slot has no dead flag",
1907                MI);
1908         report_context(LR, Reg, LaneMask);
1909         report_context(S);
1910       }
1911     } else {
1912       if (!hasRead) {
1913         // When tracking subregister liveness, the main range must start new
1914         // values on partial register writes, even if there is no read.
1915         if (!MRI->shouldTrackSubRegLiveness(Reg) || LaneMask.any() ||
1916             !hasSubRegDef) {
1917           report("Instruction ending live segment doesn't read the register",
1918                  MI);
1919           report_context(LR, Reg, LaneMask);
1920           report_context(S);
1921         }
1922       }
1923     }
1924   }
1925
1926   // Now check all the basic blocks in this live segment.
1927   MachineFunction::const_iterator MFI = MBB->getIterator();
1928   // Is this live segment the beginning of a non-PHIDef VN?
1929   if (S.start == VNI->def && !VNI->isPHIDef()) {
1930     // Not live-in to any blocks.
1931     if (MBB == EndMBB)
1932       return;
1933     // Skip this block.
1934     ++MFI;
1935   }
1936   for (;;) {
1937     assert(LiveInts->isLiveInToMBB(LR, &*MFI));
1938     // We don't know how to track physregs into a landing pad.
1939     if (!TargetRegisterInfo::isVirtualRegister(Reg) &&
1940         MFI->isEHPad()) {
1941       if (&*MFI == EndMBB)
1942         break;
1943       ++MFI;
1944       continue;
1945     }
1946
1947     // Is VNI a PHI-def in the current block?
1948     bool IsPHI = VNI->isPHIDef() &&
1949       VNI->def == LiveInts->getMBBStartIdx(&*MFI);
1950
1951     // Check that VNI is live-out of all predecessors.
1952     for (MachineBasicBlock::const_pred_iterator PI = MFI->pred_begin(),
1953          PE = MFI->pred_end(); PI != PE; ++PI) {
1954       SlotIndex PEnd = LiveInts->getMBBEndIdx(*PI);
1955       const VNInfo *PVNI = LR.getVNInfoBefore(PEnd);
1956
1957       // All predecessors must have a live-out value. However for a phi
1958       // instruction with subregister intervals
1959       // only one of the subregisters (not necessarily the current one) needs to
1960       // be defined.
1961       if (!PVNI && (LaneMask.none() || !IsPHI) ) {
1962         report("Register not marked live out of predecessor", *PI);
1963         report_context(LR, Reg, LaneMask);
1964         report_context(*VNI);
1965         errs() << " live into BB#" << MFI->getNumber()
1966                << '@' << LiveInts->getMBBStartIdx(&*MFI) << ", not live before "
1967                << PEnd << '\n';
1968         continue;
1969       }
1970
1971       // Only PHI-defs can take different predecessor values.
1972       if (!IsPHI && PVNI != VNI) {
1973         report("Different value live out of predecessor", *PI);
1974         report_context(LR, Reg, LaneMask);
1975         errs() << "Valno #" << PVNI->id << " live out of BB#"
1976                << (*PI)->getNumber() << '@' << PEnd << "\nValno #" << VNI->id
1977                << " live into BB#" << MFI->getNumber() << '@'
1978                << LiveInts->getMBBStartIdx(&*MFI) << '\n';
1979       }
1980     }
1981     if (&*MFI == EndMBB)
1982       break;
1983     ++MFI;
1984   }
1985 }
1986
1987 void MachineVerifier::verifyLiveRange(const LiveRange &LR, unsigned Reg,
1988                                       LaneBitmask LaneMask) {
1989   for (const VNInfo *VNI : LR.valnos)
1990     verifyLiveRangeValue(LR, VNI, Reg, LaneMask);
1991
1992   for (LiveRange::const_iterator I = LR.begin(), E = LR.end(); I != E; ++I)
1993     verifyLiveRangeSegment(LR, I, Reg, LaneMask);
1994 }
1995
1996 void MachineVerifier::verifyLiveInterval(const LiveInterval &LI) {
1997   unsigned Reg = LI.reg;
1998   assert(TargetRegisterInfo::isVirtualRegister(Reg));
1999   verifyLiveRange(LI, Reg);
2000
2001   LaneBitmask Mask;
2002   LaneBitmask MaxMask = MRI->getMaxLaneMaskForVReg(Reg);
2003   for (const LiveInterval::SubRange &SR : LI.subranges()) {
2004     if ((Mask & SR.LaneMask).any()) {
2005       report("Lane masks of sub ranges overlap in live interval", MF);
2006       report_context(LI);
2007     }
2008     if ((SR.LaneMask & ~MaxMask).any()) {
2009       report("Subrange lanemask is invalid", MF);
2010       report_context(LI);
2011     }
2012     if (SR.empty()) {
2013       report("Subrange must not be empty", MF);
2014       report_context(SR, LI.reg, SR.LaneMask);
2015     }
2016     Mask |= SR.LaneMask;
2017     verifyLiveRange(SR, LI.reg, SR.LaneMask);
2018     if (!LI.covers(SR)) {
2019       report("A Subrange is not covered by the main range", MF);
2020       report_context(LI);
2021     }
2022   }
2023
2024   // Check the LI only has one connected component.
2025   ConnectedVNInfoEqClasses ConEQ(*LiveInts);
2026   unsigned NumComp = ConEQ.Classify(LI);
2027   if (NumComp > 1) {
2028     report("Multiple connected components in live interval", MF);
2029     report_context(LI);
2030     for (unsigned comp = 0; comp != NumComp; ++comp) {
2031       errs() << comp << ": valnos";
2032       for (LiveInterval::const_vni_iterator I = LI.vni_begin(),
2033            E = LI.vni_end(); I!=E; ++I)
2034         if (comp == ConEQ.getEqClass(*I))
2035           errs() << ' ' << (*I)->id;
2036       errs() << '\n';
2037     }
2038   }
2039 }
2040
2041 namespace {
2042   // FrameSetup and FrameDestroy can have zero adjustment, so using a single
2043   // integer, we can't tell whether it is a FrameSetup or FrameDestroy if the
2044   // value is zero.
2045   // We use a bool plus an integer to capture the stack state.
2046   struct StackStateOfBB {
2047     StackStateOfBB() : EntryValue(0), ExitValue(0), EntryIsSetup(false),
2048       ExitIsSetup(false) { }
2049     StackStateOfBB(int EntryVal, int ExitVal, bool EntrySetup, bool ExitSetup) :
2050       EntryValue(EntryVal), ExitValue(ExitVal), EntryIsSetup(EntrySetup),
2051       ExitIsSetup(ExitSetup) { }
2052     // Can be negative, which means we are setting up a frame.
2053     int EntryValue;
2054     int ExitValue;
2055     bool EntryIsSetup;
2056     bool ExitIsSetup;
2057   };
2058 }
2059
2060 /// Make sure on every path through the CFG, a FrameSetup <n> is always followed
2061 /// by a FrameDestroy <n>, stack adjustments are identical on all
2062 /// CFG edges to a merge point, and frame is destroyed at end of a return block.
2063 void MachineVerifier::verifyStackFrame() {
2064   unsigned FrameSetupOpcode   = TII->getCallFrameSetupOpcode();
2065   unsigned FrameDestroyOpcode = TII->getCallFrameDestroyOpcode();
2066   if (FrameSetupOpcode == ~0u && FrameDestroyOpcode == ~0u)
2067     return;
2068
2069   SmallVector<StackStateOfBB, 8> SPState;
2070   SPState.resize(MF->getNumBlockIDs());
2071   df_iterator_default_set<const MachineBasicBlock*> Reachable;
2072
2073   // Visit the MBBs in DFS order.
2074   for (df_ext_iterator<const MachineFunction*,
2075                        df_iterator_default_set<const MachineBasicBlock*> >
2076        DFI = df_ext_begin(MF, Reachable), DFE = df_ext_end(MF, Reachable);
2077        DFI != DFE; ++DFI) {
2078     const MachineBasicBlock *MBB = *DFI;
2079
2080     StackStateOfBB BBState;
2081     // Check the exit state of the DFS stack predecessor.
2082     if (DFI.getPathLength() >= 2) {
2083       const MachineBasicBlock *StackPred = DFI.getPath(DFI.getPathLength() - 2);
2084       assert(Reachable.count(StackPred) &&
2085              "DFS stack predecessor is already visited.\n");
2086       BBState.EntryValue = SPState[StackPred->getNumber()].ExitValue;
2087       BBState.EntryIsSetup = SPState[StackPred->getNumber()].ExitIsSetup;
2088       BBState.ExitValue = BBState.EntryValue;
2089       BBState.ExitIsSetup = BBState.EntryIsSetup;
2090     }
2091
2092     // Update stack state by checking contents of MBB.
2093     for (const auto &I : *MBB) {
2094       if (I.getOpcode() == FrameSetupOpcode) {
2095         if (BBState.ExitIsSetup)
2096           report("FrameSetup is after another FrameSetup", &I);
2097         BBState.ExitValue -= TII->getFrameTotalSize(I);
2098         BBState.ExitIsSetup = true;
2099       }
2100
2101       if (I.getOpcode() == FrameDestroyOpcode) {
2102         int Size = TII->getFrameTotalSize(I);
2103         if (!BBState.ExitIsSetup)
2104           report("FrameDestroy is not after a FrameSetup", &I);
2105         int AbsSPAdj = BBState.ExitValue < 0 ? -BBState.ExitValue :
2106                                                BBState.ExitValue;
2107         if (BBState.ExitIsSetup && AbsSPAdj != Size) {
2108           report("FrameDestroy <n> is after FrameSetup <m>", &I);
2109           errs() << "FrameDestroy <" << Size << "> is after FrameSetup <"
2110               << AbsSPAdj << ">.\n";
2111         }
2112         BBState.ExitValue += Size;
2113         BBState.ExitIsSetup = false;
2114       }
2115     }
2116     SPState[MBB->getNumber()] = BBState;
2117
2118     // Make sure the exit state of any predecessor is consistent with the entry
2119     // state.
2120     for (MachineBasicBlock::const_pred_iterator I = MBB->pred_begin(),
2121          E = MBB->pred_end(); I != E; ++I) {
2122       if (Reachable.count(*I) &&
2123           (SPState[(*I)->getNumber()].ExitValue != BBState.EntryValue ||
2124            SPState[(*I)->getNumber()].ExitIsSetup != BBState.EntryIsSetup)) {
2125         report("The exit stack state of a predecessor is inconsistent.", MBB);
2126         errs() << "Predecessor BB#" << (*I)->getNumber() << " has exit state ("
2127             << SPState[(*I)->getNumber()].ExitValue << ", "
2128             << SPState[(*I)->getNumber()].ExitIsSetup
2129             << "), while BB#" << MBB->getNumber() << " has entry state ("
2130             << BBState.EntryValue << ", " << BBState.EntryIsSetup << ").\n";
2131       }
2132     }
2133
2134     // Make sure the entry state of any successor is consistent with the exit
2135     // state.
2136     for (MachineBasicBlock::const_succ_iterator I = MBB->succ_begin(),
2137          E = MBB->succ_end(); I != E; ++I) {
2138       if (Reachable.count(*I) &&
2139           (SPState[(*I)->getNumber()].EntryValue != BBState.ExitValue ||
2140            SPState[(*I)->getNumber()].EntryIsSetup != BBState.ExitIsSetup)) {
2141         report("The entry stack state of a successor is inconsistent.", MBB);
2142         errs() << "Successor BB#" << (*I)->getNumber() << " has entry state ("
2143             << SPState[(*I)->getNumber()].EntryValue << ", "
2144             << SPState[(*I)->getNumber()].EntryIsSetup
2145             << "), while BB#" << MBB->getNumber() << " has exit state ("
2146             << BBState.ExitValue << ", " << BBState.ExitIsSetup << ").\n";
2147       }
2148     }
2149
2150     // Make sure a basic block with return ends with zero stack adjustment.
2151     if (!MBB->empty() && MBB->back().isReturn()) {
2152       if (BBState.ExitIsSetup)
2153         report("A return block ends with a FrameSetup.", MBB);
2154       if (BBState.ExitValue)
2155         report("A return block ends with a nonzero stack adjustment.", MBB);
2156     }
2157   }
2158 }