contrib/llvm/lib/CodeGen/RegAllocBasic.cpp

   1 //===-- RegAllocBasic.cpp - Basic Register Allocator ----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the RABasic function pass, which provides a minimal
  11 // implementation of the basic register allocator.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "AllocationOrder.h"
  16 #include "LiveDebugVariables.h"
  17 #include "RegAllocBase.h"
  18 #include "Spiller.h"
  19 #include "llvm/Analysis/AliasAnalysis.h"
  20 #include "llvm/CodeGen/CalcSpillWeights.h"
  21 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  22 #include "llvm/CodeGen/LiveRangeEdit.h"
  23 #include "llvm/CodeGen/LiveRegMatrix.h"
  24 #include "llvm/CodeGen/LiveStackAnalysis.h"
  25 #include "llvm/CodeGen/MachineBlockFrequencyInfo.h"
  26 #include "llvm/CodeGen/MachineFunctionPass.h"
  27 #include "llvm/CodeGen/MachineInstr.h"
  28 #include "llvm/CodeGen/MachineLoopInfo.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/Passes.h"
  31 #include "llvm/CodeGen/RegAllocRegistry.h"
  32 #include "llvm/CodeGen/VirtRegMap.h"
  33 #include "llvm/PassAnalysisSupport.h"
  34 #include "llvm/Support/Debug.h"
  35 #include "llvm/Support/raw_ostream.h"
  36 #include "llvm/Target/TargetRegisterInfo.h"
  37 #include <cstdlib>
  38 #include <queue>
  39
  40 using namespace llvm;
  41
  42 #define DEBUG_TYPE "regalloc"
  43
  44 static RegisterRegAlloc basicRegAlloc("basic", "basic register allocator",
  45                                       createBasicRegisterAllocator);
  46
  47 namespace {
  48   struct CompSpillWeight {
  49     bool operator()(LiveInterval *A, LiveInterval *B) const {
  50       return A->weight < B->weight;
  51     }
  52   };
  53 }
  54
  55 namespace {
  56 /// RABasic provides a minimal implementation of the basic register allocation
  57 /// algorithm. It prioritizes live virtual registers by spill weight and spills
  58 /// whenever a register is unavailable. This is not practical in production but
  59 /// provides a useful baseline both for measuring other allocators and comparing
  60 /// the speed of the basic algorithm against other styles of allocators.
  61 class RABasic : public MachineFunctionPass,
  62                 public RegAllocBase,
  63                 private LiveRangeEdit::Delegate {
  64   // context
  65   MachineFunction *MF;
  66
  67   // state
  68   std::unique_ptr<Spiller> SpillerInstance;
  69   std::priority_queue<LiveInterval*, std::vector<LiveInterval*>,
  70                       CompSpillWeight> Queue;
  71
  72   // Scratch space.  Allocated here to avoid repeated malloc calls in
  73   // selectOrSplit().
  74   BitVector UsableRegs;
  75
  76   bool LRE_CanEraseVirtReg(unsigned) override;
  77   void LRE_WillShrinkVirtReg(unsigned) override;
  78
  79 public:
  80   RABasic();
  81
  82   /// Return the pass name.
  83   StringRef getPassName() const override { return "Basic Register Allocator"; }
  84
  85   /// RABasic analysis usage.
  86   void getAnalysisUsage(AnalysisUsage &AU) const override;
  87
  88   void releaseMemory() override;
  89
  90   Spiller &spiller() override { return *SpillerInstance; }
  91
  92   void enqueue(LiveInterval *LI) override {
  93     Queue.push(LI);
  94   }
  95
  96   LiveInterval *dequeue() override {
  97     if (Queue.empty())
  98       return nullptr;
  99     LiveInterval *LI = Queue.top();
 100     Queue.pop();
 101     return LI;
 102   }
 103
 104   unsigned selectOrSplit(LiveInterval &VirtReg,
 105                          SmallVectorImpl<unsigned> &SplitVRegs) override;
 106
 107   /// Perform register allocation.
 108   bool runOnMachineFunction(MachineFunction &mf) override;
 109
 110   MachineFunctionProperties getRequiredProperties() const override {
 111     return MachineFunctionProperties().set(
 112         MachineFunctionProperties::Property::NoPHIs);
 113   }
 114
 115   // Helper for spilling all live virtual registers currently unified under preg
 116   // that interfere with the most recently queried lvr.  Return true if spilling
 117   // was successful, and append any new spilled/split intervals to splitLVRs.
 118   bool spillInterferences(LiveInterval &VirtReg, unsigned PhysReg,
 119                           SmallVectorImpl<unsigned> &SplitVRegs);
 120
 121   static char ID;
 122 };
 123
 124 char RABasic::ID = 0;
 125
 126 } // end anonymous namespace
 127
 128 char &llvm::RABasicID = RABasic::ID;
 129
 130 INITIALIZE_PASS_BEGIN(RABasic, "regallocbasic", "Basic Register Allocator",
 131                       false, false)
 132 INITIALIZE_PASS_DEPENDENCY(LiveDebugVariables)
 133 INITIALIZE_PASS_DEPENDENCY(SlotIndexes)
 134 INITIALIZE_PASS_DEPENDENCY(LiveIntervals)
 135 INITIALIZE_PASS_DEPENDENCY(RegisterCoalescer)
 136 INITIALIZE_PASS_DEPENDENCY(MachineScheduler)
 137 INITIALIZE_PASS_DEPENDENCY(LiveStacks)
 138 INITIALIZE_PASS_DEPENDENCY(MachineDominatorTree)
 139 INITIALIZE_PASS_DEPENDENCY(MachineLoopInfo)
 140 INITIALIZE_PASS_DEPENDENCY(VirtRegMap)
 141 INITIALIZE_PASS_DEPENDENCY(LiveRegMatrix)
 142 INITIALIZE_PASS_END(RABasic, "regallocbasic", "Basic Register Allocator", false,
 143                     false)
 144
 145 bool RABasic::LRE_CanEraseVirtReg(unsigned VirtReg) {
 146   if (VRM->hasPhys(VirtReg)) {
 147     LiveInterval &LI = LIS->getInterval(VirtReg);
 148     Matrix->unassign(LI);
 149     aboutToRemoveInterval(LI);
 150     return true;
 151   }
 152   // Unassigned virtreg is probably in the priority queue.
 153   // RegAllocBase will erase it after dequeueing.
 154   return false;
 155 }
 156
 157 void RABasic::LRE_WillShrinkVirtReg(unsigned VirtReg) {
 158   if (!VRM->hasPhys(VirtReg))
 159     return;
 160
 161   // Register is assigned, put it back on the queue for reassignment.
 162   LiveInterval &LI = LIS->getInterval(VirtReg);
 163   Matrix->unassign(LI);
 164   enqueue(&LI);
 165 }
 166
 167 RABasic::RABasic(): MachineFunctionPass(ID) {
 168 }
 169
 170 void RABasic::getAnalysisUsage(AnalysisUsage &AU) const {
 171   AU.setPreservesCFG();
 172   AU.addRequired<AAResultsWrapperPass>();
 173   AU.addPreserved<AAResultsWrapperPass>();
 174   AU.addRequired<LiveIntervals>();
 175   AU.addPreserved<LiveIntervals>();
 176   AU.addPreserved<SlotIndexes>();
 177   AU.addRequired<LiveDebugVariables>();
 178   AU.addPreserved<LiveDebugVariables>();
 179   AU.addRequired<LiveStacks>();
 180   AU.addPreserved<LiveStacks>();
 181   AU.addRequired<MachineBlockFrequencyInfo>();
 182   AU.addPreserved<MachineBlockFrequencyInfo>();
 183   AU.addRequiredID(MachineDominatorsID);
 184   AU.addPreservedID(MachineDominatorsID);
 185   AU.addRequired<MachineLoopInfo>();
 186   AU.addPreserved<MachineLoopInfo>();
 187   AU.addRequired<VirtRegMap>();
 188   AU.addPreserved<VirtRegMap>();
 189   AU.addRequired<LiveRegMatrix>();
 190   AU.addPreserved<LiveRegMatrix>();
 191   MachineFunctionPass::getAnalysisUsage(AU);
 192 }
 193
 194 void RABasic::releaseMemory() {
 195   SpillerInstance.reset();
 196 }
 197
 198
 199 // Spill or split all live virtual registers currently unified under PhysReg
 200 // that interfere with VirtReg. The newly spilled or split live intervals are
 201 // returned by appending them to SplitVRegs.
 202 bool RABasic::spillInterferences(LiveInterval &VirtReg, unsigned PhysReg,
 203                                  SmallVectorImpl<unsigned> &SplitVRegs) {
 204   // Record each interference and determine if all are spillable before mutating
 205   // either the union or live intervals.
 206   SmallVector<LiveInterval*, 8> Intfs;
 207
 208   // Collect interferences assigned to any alias of the physical register.
 209   for (MCRegUnitIterator Units(PhysReg, TRI); Units.isValid(); ++Units) {
 210     LiveIntervalUnion::Query &Q = Matrix->query(VirtReg, *Units);
 211     Q.collectInterferingVRegs();
 212     for (unsigned i = Q.interferingVRegs().size(); i; --i) {
 213       LiveInterval *Intf = Q.interferingVRegs()[i - 1];
 214       if (!Intf->isSpillable() || Intf->weight > VirtReg.weight)
 215         return false;
 216       Intfs.push_back(Intf);
 217     }
 218   }
 219   DEBUG(dbgs() << "spilling " << TRI->getName(PhysReg) <<
 220         " interferences with " << VirtReg << "\n");
 221   assert(!Intfs.empty() && "expected interference");
 222
 223   // Spill each interfering vreg allocated to PhysReg or an alias.
 224   for (unsigned i = 0, e = Intfs.size(); i != e; ++i) {
 225     LiveInterval &Spill = *Intfs[i];
 226
 227     // Skip duplicates.
 228     if (!VRM->hasPhys(Spill.reg))
 229       continue;
 230
 231     // Deallocate the interfering vreg by removing it from the union.
 232     // A LiveInterval instance may not be in a union during modification!
 233     Matrix->unassign(Spill);
 234
 235     // Spill the extracted interval.
 236     LiveRangeEdit LRE(&Spill, SplitVRegs, *MF, *LIS, VRM, this, &DeadRemats);
 237     spiller().spill(LRE);
 238   }
 239   return true;
 240 }
 241
 242 // Driver for the register assignment and splitting heuristics.
 243 // Manages iteration over the LiveIntervalUnions.
 244 //
 245 // This is a minimal implementation of register assignment and splitting that
 246 // spills whenever we run out of registers.
 247 //
 248 // selectOrSplit can only be called once per live virtual register. We then do a
 249 // single interference test for each register the correct class until we find an
 250 // available register. So, the number of interference tests in the worst case is
 251 // |vregs| * |machineregs|. And since the number of interference tests is
 252 // minimal, there is no value in caching them outside the scope of
 253 // selectOrSplit().
 254 unsigned RABasic::selectOrSplit(LiveInterval &VirtReg,
 255                                 SmallVectorImpl<unsigned> &SplitVRegs) {
 256   // Populate a list of physical register spill candidates.
 257   SmallVector<unsigned, 8> PhysRegSpillCands;
 258
 259   // Check for an available register in this class.
 260   AllocationOrder Order(VirtReg.reg, *VRM, RegClassInfo, Matrix);
 261   while (unsigned PhysReg = Order.next()) {
 262     // Check for interference in PhysReg
 263     switch (Matrix->checkInterference(VirtReg, PhysReg)) {
 264     case LiveRegMatrix::IK_Free:
 265       // PhysReg is available, allocate it.
 266       return PhysReg;
 267
 268     case LiveRegMatrix::IK_VirtReg:
 269       // Only virtual registers in the way, we may be able to spill them.
 270       PhysRegSpillCands.push_back(PhysReg);
 271       continue;
 272
 273     default:
 274       // RegMask or RegUnit interference.
 275       continue;
 276     }
 277   }
 278
 279   // Try to spill another interfering reg with less spill weight.
 280   for (SmallVectorImpl<unsigned>::iterator PhysRegI = PhysRegSpillCands.begin(),
 281        PhysRegE = PhysRegSpillCands.end(); PhysRegI != PhysRegE; ++PhysRegI) {
 282     if (!spillInterferences(VirtReg, *PhysRegI, SplitVRegs))
 283       continue;
 284
 285     assert(!Matrix->checkInterference(VirtReg, *PhysRegI) &&
 286            "Interference after spill.");
 287     // Tell the caller to allocate to this newly freed physical register.
 288     return *PhysRegI;
 289   }
 290
 291   // No other spill candidates were found, so spill the current VirtReg.
 292   DEBUG(dbgs() << "spilling: " << VirtReg << '\n');
 293   if (!VirtReg.isSpillable())
 294     return ~0u;
 295   LiveRangeEdit LRE(&VirtReg, SplitVRegs, *MF, *LIS, VRM, this, &DeadRemats);
 296   spiller().spill(LRE);
 297
 298   // The live virtual register requesting allocation was spilled, so tell
 299   // the caller not to allocate anything during this round.
 300   return 0;
 301 }
 302
 303 bool RABasic::runOnMachineFunction(MachineFunction &mf) {
 304   DEBUG(dbgs() << "********** BASIC REGISTER ALLOCATION **********\n"
 305                << "********** Function: "
 306                << mf.getName() << '\n');
 307
 308   MF = &mf;
 309   RegAllocBase::init(getAnalysis<VirtRegMap>(),
 310                      getAnalysis<LiveIntervals>(),
 311                      getAnalysis<LiveRegMatrix>());
 312
 313   calculateSpillWeightsAndHints(*LIS, *MF, VRM,
 314                                 getAnalysis<MachineLoopInfo>(),
 315                                 getAnalysis<MachineBlockFrequencyInfo>());
 316
 317   SpillerInstance.reset(createInlineSpiller(*this, *MF, *VRM));
 318
 319   allocatePhysRegs();
 320   postOptimization();
 321
 322   // Diagnostic output before rewriting
 323   DEBUG(dbgs() << "Post alloc VirtRegMap:\n" << *VRM << "\n");
 324
 325   releaseMemory();
 326   return true;
 327 }
 328
 329 FunctionPass* llvm::createBasicRegisterAllocator()
 330 {
 331   return new RABasic();
 332 }