contrib/llvm/lib/CodeGen/TargetInstrInfo.cpp

   1 //===-- TargetInstrInfo.cpp - Target Instruction Information --------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetInstrInfo.h"
  15 #include "llvm/CodeGen/MachineFrameInfo.h"
  16 #include "llvm/CodeGen/MachineInstrBuilder.h"
  17 #include "llvm/CodeGen/MachineMemOperand.h"
  18 #include "llvm/CodeGen/MachineRegisterInfo.h"
  19 #include "llvm/CodeGen/PseudoSourceValue.h"
  20 #include "llvm/CodeGen/ScoreboardHazardRecognizer.h"
  21 #include "llvm/CodeGen/StackMaps.h"
  22 #include "llvm/CodeGen/TargetSchedule.h"
  23 #include "llvm/IR/DataLayout.h"
  24 #include "llvm/MC/MCAsmInfo.h"
  25 #include "llvm/MC/MCInstrItineraries.h"
  26 #include "llvm/Support/CommandLine.h"
  27 #include "llvm/Support/ErrorHandling.h"
  28 #include "llvm/Support/raw_ostream.h"
  29 #include "llvm/Target/TargetFrameLowering.h"
  30 #include "llvm/Target/TargetLowering.h"
  31 #include "llvm/Target/TargetMachine.h"
  32 #include "llvm/Target/TargetRegisterInfo.h"
  33 #include <cctype>
  34
  35 using namespace llvm;
  36
  37 static cl::opt<bool> DisableHazardRecognizer(
  38   "disable-sched-hazard", cl::Hidden, cl::init(false),
  39   cl::desc("Disable hazard detection during preRA scheduling"));
  40
  41 TargetInstrInfo::~TargetInstrInfo() {
  42 }
  43
  44 const TargetRegisterClass*
  45 TargetInstrInfo::getRegClass(const MCInstrDesc &MCID, unsigned OpNum,
  46                              const TargetRegisterInfo *TRI,
  47                              const MachineFunction &MF) const {
  48   if (OpNum >= MCID.getNumOperands())
  49     return nullptr;
  50
  51   short RegClass = MCID.OpInfo[OpNum].RegClass;
  52   if (MCID.OpInfo[OpNum].isLookupPtrRegClass())
  53     return TRI->getPointerRegClass(MF, RegClass);
  54
  55   // Instructions like INSERT_SUBREG do not have fixed register classes.
  56   if (RegClass < 0)
  57     return nullptr;
  58
  59   // Otherwise just look it up normally.
  60   return TRI->getRegClass(RegClass);
  61 }
  62
  63 /// insertNoop - Insert a noop into the instruction stream at the specified
  64 /// point.
  65 void TargetInstrInfo::insertNoop(MachineBasicBlock &MBB,
  66                                  MachineBasicBlock::iterator MI) const {
  67   llvm_unreachable("Target didn't implement insertNoop!");
  68 }
  69
  70 /// Measure the specified inline asm to determine an approximation of its
  71 /// length.
  72 /// Comments (which run till the next SeparatorString or newline) do not
  73 /// count as an instruction.
  74 /// Any other non-whitespace text is considered an instruction, with
  75 /// multiple instructions separated by SeparatorString or newlines.
  76 /// Variable-length instructions are not handled here; this function
  77 /// may be overloaded in the target code to do that.
  78 unsigned TargetInstrInfo::getInlineAsmLength(const char *Str,
  79                                              const MCAsmInfo &MAI) const {
  80   // Count the number of instructions in the asm.
  81   bool atInsnStart = true;
  82   unsigned InstCount = 0;
  83   for (; *Str; ++Str) {
  84     if (*Str == '\n' || strncmp(Str, MAI.getSeparatorString(),
  85                                 strlen(MAI.getSeparatorString())) == 0) {
  86       atInsnStart = true;
  87     } else if (strncmp(Str, MAI.getCommentString().data(),
  88                        MAI.getCommentString().size()) == 0) {
  89       // Stop counting as an instruction after a comment until the next
  90       // separator.
  91       atInsnStart = false;
  92     }
  93
  94     if (atInsnStart && !std::isspace(static_cast<unsigned char>(*Str))) {
  95       ++InstCount;
  96       atInsnStart = false;
  97     }
  98   }
  99
 100   return InstCount * MAI.getMaxInstLength();
 101 }
 102
 103 /// ReplaceTailWithBranchTo - Delete the instruction OldInst and everything
 104 /// after it, replacing it with an unconditional branch to NewDest.
 105 void
 106 TargetInstrInfo::ReplaceTailWithBranchTo(MachineBasicBlock::iterator Tail,
 107                                          MachineBasicBlock *NewDest) const {
 108   MachineBasicBlock *MBB = Tail->getParent();
 109
 110   // Remove all the old successors of MBB from the CFG.
 111   while (!MBB->succ_empty())
 112     MBB->removeSuccessor(MBB->succ_begin());
 113
 114   // Save off the debug loc before erasing the instruction.
 115   DebugLoc DL = Tail->getDebugLoc();
 116
 117   // Remove all the dead instructions from the end of MBB.
 118   MBB->erase(Tail, MBB->end());
 119
 120   // If MBB isn't immediately before MBB, insert a branch to it.
 121   if (++MachineFunction::iterator(MBB) != MachineFunction::iterator(NewDest))
 122     insertBranch(*MBB, NewDest, nullptr, SmallVector<MachineOperand, 0>(), DL);
 123   MBB->addSuccessor(NewDest);
 124 }
 125
 126 MachineInstr *TargetInstrInfo::commuteInstructionImpl(MachineInstr &MI,
 127                                                       bool NewMI, unsigned Idx1,
 128                                                       unsigned Idx2) const {
 129   const MCInstrDesc &MCID = MI.getDesc();
 130   bool HasDef = MCID.getNumDefs();
 131   if (HasDef && !MI.getOperand(0).isReg())
 132     // No idea how to commute this instruction. Target should implement its own.
 133     return nullptr;
 134
 135   unsigned CommutableOpIdx1 = Idx1; (void)CommutableOpIdx1;
 136   unsigned CommutableOpIdx2 = Idx2; (void)CommutableOpIdx2;
 137   assert(findCommutedOpIndices(MI, CommutableOpIdx1, CommutableOpIdx2) &&
 138          CommutableOpIdx1 == Idx1 && CommutableOpIdx2 == Idx2 &&
 139          "TargetInstrInfo::CommuteInstructionImpl(): not commutable operands.");
 140   assert(MI.getOperand(Idx1).isReg() && MI.getOperand(Idx2).isReg() &&
 141          "This only knows how to commute register operands so far");
 142
 143   unsigned Reg0 = HasDef ? MI.getOperand(0).getReg() : 0;
 144   unsigned Reg1 = MI.getOperand(Idx1).getReg();
 145   unsigned Reg2 = MI.getOperand(Idx2).getReg();
 146   unsigned SubReg0 = HasDef ? MI.getOperand(0).getSubReg() : 0;
 147   unsigned SubReg1 = MI.getOperand(Idx1).getSubReg();
 148   unsigned SubReg2 = MI.getOperand(Idx2).getSubReg();
 149   bool Reg1IsKill = MI.getOperand(Idx1).isKill();
 150   bool Reg2IsKill = MI.getOperand(Idx2).isKill();
 151   bool Reg1IsUndef = MI.getOperand(Idx1).isUndef();
 152   bool Reg2IsUndef = MI.getOperand(Idx2).isUndef();
 153   bool Reg1IsInternal = MI.getOperand(Idx1).isInternalRead();
 154   bool Reg2IsInternal = MI.getOperand(Idx2).isInternalRead();
 155   // If destination is tied to either of the commuted source register, then
 156   // it must be updated.
 157   if (HasDef && Reg0 == Reg1 &&
 158       MI.getDesc().getOperandConstraint(Idx1, MCOI::TIED_TO) == 0) {
 159     Reg2IsKill = false;
 160     Reg0 = Reg2;
 161     SubReg0 = SubReg2;
 162   } else if (HasDef && Reg0 == Reg2 &&
 163              MI.getDesc().getOperandConstraint(Idx2, MCOI::TIED_TO) == 0) {
 164     Reg1IsKill = false;
 165     Reg0 = Reg1;
 166     SubReg0 = SubReg1;
 167   }
 168
 169   MachineInstr *CommutedMI = nullptr;
 170   if (NewMI) {
 171     // Create a new instruction.
 172     MachineFunction &MF = *MI.getParent()->getParent();
 173     CommutedMI = MF.CloneMachineInstr(&MI);
 174   } else {
 175     CommutedMI = &MI;
 176   }
 177
 178   if (HasDef) {
 179     CommutedMI->getOperand(0).setReg(Reg0);
 180     CommutedMI->getOperand(0).setSubReg(SubReg0);
 181   }
 182   CommutedMI->getOperand(Idx2).setReg(Reg1);
 183   CommutedMI->getOperand(Idx1).setReg(Reg2);
 184   CommutedMI->getOperand(Idx2).setSubReg(SubReg1);
 185   CommutedMI->getOperand(Idx1).setSubReg(SubReg2);
 186   CommutedMI->getOperand(Idx2).setIsKill(Reg1IsKill);
 187   CommutedMI->getOperand(Idx1).setIsKill(Reg2IsKill);
 188   CommutedMI->getOperand(Idx2).setIsUndef(Reg1IsUndef);
 189   CommutedMI->getOperand(Idx1).setIsUndef(Reg2IsUndef);
 190   CommutedMI->getOperand(Idx2).setIsInternalRead(Reg1IsInternal);
 191   CommutedMI->getOperand(Idx1).setIsInternalRead(Reg2IsInternal);
 192   return CommutedMI;
 193 }
 194
 195 MachineInstr *TargetInstrInfo::commuteInstruction(MachineInstr &MI, bool NewMI,
 196                                                   unsigned OpIdx1,
 197                                                   unsigned OpIdx2) const {
 198   // If OpIdx1 or OpIdx2 is not specified, then this method is free to choose
 199   // any commutable operand, which is done in findCommutedOpIndices() method
 200   // called below.
 201   if ((OpIdx1 == CommuteAnyOperandIndex || OpIdx2 == CommuteAnyOperandIndex) &&
 202       !findCommutedOpIndices(MI, OpIdx1, OpIdx2)) {
 203     assert(MI.isCommutable() &&
 204            "Precondition violation: MI must be commutable.");
 205     return nullptr;
 206   }
 207   return commuteInstructionImpl(MI, NewMI, OpIdx1, OpIdx2);
 208 }
 209
 210 bool TargetInstrInfo::fixCommutedOpIndices(unsigned &ResultIdx1,
 211                                            unsigned &ResultIdx2,
 212                                            unsigned CommutableOpIdx1,
 213                                            unsigned CommutableOpIdx2) {
 214   if (ResultIdx1 == CommuteAnyOperandIndex &&
 215       ResultIdx2 == CommuteAnyOperandIndex) {
 216     ResultIdx1 = CommutableOpIdx1;
 217     ResultIdx2 = CommutableOpIdx2;
 218   } else if (ResultIdx1 == CommuteAnyOperandIndex) {
 219     if (ResultIdx2 == CommutableOpIdx1)
 220       ResultIdx1 = CommutableOpIdx2;
 221     else if (ResultIdx2 == CommutableOpIdx2)
 222       ResultIdx1 = CommutableOpIdx1;
 223     else
 224       return false;
 225   } else if (ResultIdx2 == CommuteAnyOperandIndex) {
 226     if (ResultIdx1 == CommutableOpIdx1)
 227       ResultIdx2 = CommutableOpIdx2;
 228     else if (ResultIdx1 == CommutableOpIdx2)
 229       ResultIdx2 = CommutableOpIdx1;
 230     else
 231       return false;
 232   } else
 233     // Check that the result operand indices match the given commutable
 234     // operand indices.
 235     return (ResultIdx1 == CommutableOpIdx1 && ResultIdx2 == CommutableOpIdx2) ||
 236            (ResultIdx1 == CommutableOpIdx2 && ResultIdx2 == CommutableOpIdx1);
 237
 238   return true;
 239 }
 240
 241 bool TargetInstrInfo::findCommutedOpIndices(MachineInstr &MI,
 242                                             unsigned &SrcOpIdx1,
 243                                             unsigned &SrcOpIdx2) const {
 244   assert(!MI.isBundle() &&
 245          "TargetInstrInfo::findCommutedOpIndices() can't handle bundles");
 246
 247   const MCInstrDesc &MCID = MI.getDesc();
 248   if (!MCID.isCommutable())
 249     return false;
 250
 251   // This assumes v0 = op v1, v2 and commuting would swap v1 and v2. If this
 252   // is not true, then the target must implement this.
 253   unsigned CommutableOpIdx1 = MCID.getNumDefs();
 254   unsigned CommutableOpIdx2 = CommutableOpIdx1 + 1;
 255   if (!fixCommutedOpIndices(SrcOpIdx1, SrcOpIdx2,
 256                             CommutableOpIdx1, CommutableOpIdx2))
 257     return false;
 258
 259   if (!MI.getOperand(SrcOpIdx1).isReg() || !MI.getOperand(SrcOpIdx2).isReg())
 260     // No idea.
 261     return false;
 262   return true;
 263 }
 264
 265 bool TargetInstrInfo::isUnpredicatedTerminator(const MachineInstr &MI) const {
 266   if (!MI.isTerminator()) return false;
 267
 268   // Conditional branch is a special case.
 269   if (MI.isBranch() && !MI.isBarrier())
 270     return true;
 271   if (!MI.isPredicable())
 272     return true;
 273   return !isPredicated(MI);
 274 }
 275
 276 bool TargetInstrInfo::PredicateInstruction(
 277     MachineInstr &MI, ArrayRef<MachineOperand> Pred) const {
 278   bool MadeChange = false;
 279
 280   assert(!MI.isBundle() &&
 281          "TargetInstrInfo::PredicateInstruction() can't handle bundles");
 282
 283   const MCInstrDesc &MCID = MI.getDesc();
 284   if (!MI.isPredicable())
 285     return false;
 286
 287   for (unsigned j = 0, i = 0, e = MI.getNumOperands(); i != e; ++i) {
 288     if (MCID.OpInfo[i].isPredicate()) {
 289       MachineOperand &MO = MI.getOperand(i);
 290       if (MO.isReg()) {
 291         MO.setReg(Pred[j].getReg());
 292         MadeChange = true;
 293       } else if (MO.isImm()) {
 294         MO.setImm(Pred[j].getImm());
 295         MadeChange = true;
 296       } else if (MO.isMBB()) {
 297         MO.setMBB(Pred[j].getMBB());
 298         MadeChange = true;
 299       }
 300       ++j;
 301     }
 302   }
 303   return MadeChange;
 304 }
 305
 306 bool TargetInstrInfo::hasLoadFromStackSlot(const MachineInstr &MI,
 307                                            const MachineMemOperand *&MMO,
 308                                            int &FrameIndex) const {
 309   for (MachineInstr::mmo_iterator o = MI.memoperands_begin(),
 310                                   oe = MI.memoperands_end();
 311        o != oe; ++o) {
 312     if ((*o)->isLoad()) {
 313       if (const FixedStackPseudoSourceValue *Value =
 314           dyn_cast_or_null<FixedStackPseudoSourceValue>(
 315               (*o)->getPseudoValue())) {
 316         FrameIndex = Value->getFrameIndex();
 317         MMO = *o;
 318         return true;
 319       }
 320     }
 321   }
 322   return false;
 323 }
 324
 325 bool TargetInstrInfo::hasStoreToStackSlot(const MachineInstr &MI,
 326                                           const MachineMemOperand *&MMO,
 327                                           int &FrameIndex) const {
 328   for (MachineInstr::mmo_iterator o = MI.memoperands_begin(),
 329                                   oe = MI.memoperands_end();
 330        o != oe; ++o) {
 331     if ((*o)->isStore()) {
 332       if (const FixedStackPseudoSourceValue *Value =
 333           dyn_cast_or_null<FixedStackPseudoSourceValue>(
 334               (*o)->getPseudoValue())) {
 335         FrameIndex = Value->getFrameIndex();
 336         MMO = *o;
 337         return true;
 338       }
 339     }
 340   }
 341   return false;
 342 }
 343
 344 bool TargetInstrInfo::getStackSlotRange(const TargetRegisterClass *RC,
 345                                         unsigned SubIdx, unsigned &Size,
 346                                         unsigned &Offset,
 347                                         const MachineFunction &MF) const {
 348   const TargetRegisterInfo *TRI = MF.getSubtarget().getRegisterInfo();
 349   if (!SubIdx) {
 350     Size = TRI->getSpillSize(*RC);
 351     Offset = 0;
 352     return true;
 353   }
 354   unsigned BitSize = TRI->getSubRegIdxSize(SubIdx);
 355   // Convert bit size to byte size to be consistent with
 356   // MCRegisterClass::getSize().
 357   if (BitSize % 8)
 358     return false;
 359
 360   int BitOffset = TRI->getSubRegIdxOffset(SubIdx);
 361   if (BitOffset < 0 || BitOffset % 8)
 362     return false;
 363
 364   Size = BitSize /= 8;
 365   Offset = (unsigned)BitOffset / 8;
 366
 367   assert(TRI->getSpillSize(*RC) >= (Offset + Size) && "bad subregister range");
 368
 369   if (!MF.getDataLayout().isLittleEndian()) {
 370     Offset = TRI->getSpillSize(*RC) - (Offset + Size);
 371   }
 372   return true;
 373 }
 374
 375 void TargetInstrInfo::reMaterialize(MachineBasicBlock &MBB,
 376                                     MachineBasicBlock::iterator I,
 377                                     unsigned DestReg, unsigned SubIdx,
 378                                     const MachineInstr &Orig,
 379                                     const TargetRegisterInfo &TRI) const {
 380   MachineInstr *MI = MBB.getParent()->CloneMachineInstr(&Orig);
 381   MI->substituteRegister(MI->getOperand(0).getReg(), DestReg, SubIdx, TRI);
 382   MBB.insert(I, MI);
 383 }
 384
 385 bool TargetInstrInfo::produceSameValue(const MachineInstr &MI0,
 386                                        const MachineInstr &MI1,
 387                                        const MachineRegisterInfo *MRI) const {
 388   return MI0.isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
 389 }
 390
 391 MachineInstr *TargetInstrInfo::duplicate(MachineInstr &Orig,
 392                                          MachineFunction &MF) const {
 393   assert(!Orig.isNotDuplicable() && "Instruction cannot be duplicated");
 394   return MF.CloneMachineInstr(&Orig);
 395 }
 396
 397 // If the COPY instruction in MI can be folded to a stack operation, return
 398 // the register class to use.
 399 static const TargetRegisterClass *canFoldCopy(const MachineInstr &MI,
 400                                               unsigned FoldIdx) {
 401   assert(MI.isCopy() && "MI must be a COPY instruction");
 402   if (MI.getNumOperands() != 2)
 403     return nullptr;
 404   assert(FoldIdx<2 && "FoldIdx refers no nonexistent operand");
 405
 406   const MachineOperand &FoldOp = MI.getOperand(FoldIdx);
 407   const MachineOperand &LiveOp = MI.getOperand(1 - FoldIdx);
 408
 409   if (FoldOp.getSubReg() || LiveOp.getSubReg())
 410     return nullptr;
 411
 412   unsigned FoldReg = FoldOp.getReg();
 413   unsigned LiveReg = LiveOp.getReg();
 414
 415   assert(TargetRegisterInfo::isVirtualRegister(FoldReg) &&
 416          "Cannot fold physregs");
 417
 418   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
 419   const TargetRegisterClass *RC = MRI.getRegClass(FoldReg);
 420
 421   if (TargetRegisterInfo::isPhysicalRegister(LiveOp.getReg()))
 422     return RC->contains(LiveOp.getReg()) ? RC : nullptr;
 423
 424   if (RC->hasSubClassEq(MRI.getRegClass(LiveReg)))
 425     return RC;
 426
 427   // FIXME: Allow folding when register classes are memory compatible.
 428   return nullptr;
 429 }
 430
 431 void TargetInstrInfo::getNoop(MCInst &NopInst) const {
 432   llvm_unreachable("Not implemented");
 433 }
 434
 435 static MachineInstr *foldPatchpoint(MachineFunction &MF, MachineInstr &MI,
 436                                     ArrayRef<unsigned> Ops, int FrameIndex,
 437                                     const TargetInstrInfo &TII) {
 438   unsigned StartIdx = 0;
 439   switch (MI.getOpcode()) {
 440   case TargetOpcode::STACKMAP: {
 441     // StackMapLiveValues are foldable
 442     StartIdx = StackMapOpers(&MI).getVarIdx();
 443     break;
 444   }
 445   case TargetOpcode::PATCHPOINT: {
 446     // For PatchPoint, the call args are not foldable (even if reported in the
 447     // stackmap e.g. via anyregcc).
 448     StartIdx = PatchPointOpers(&MI).getVarIdx();
 449     break;
 450   }
 451   case TargetOpcode::STATEPOINT: {
 452     // For statepoints, fold deopt and gc arguments, but not call arguments.
 453     StartIdx = StatepointOpers(&MI).getVarIdx();
 454     break;
 455   }
 456   default:
 457     llvm_unreachable("unexpected stackmap opcode");
 458   }
 459
 460   // Return false if any operands requested for folding are not foldable (not
 461   // part of the stackmap's live values).
 462   for (unsigned Op : Ops) {
 463     if (Op < StartIdx)
 464       return nullptr;
 465   }
 466
 467   MachineInstr *NewMI =
 468       MF.CreateMachineInstr(TII.get(MI.getOpcode()), MI.getDebugLoc(), true);
 469   MachineInstrBuilder MIB(MF, NewMI);
 470
 471   // No need to fold return, the meta data, and function arguments
 472   for (unsigned i = 0; i < StartIdx; ++i)
 473     MIB.add(MI.getOperand(i));
 474
 475   for (unsigned i = StartIdx; i < MI.getNumOperands(); ++i) {
 476     MachineOperand &MO = MI.getOperand(i);
 477     if (is_contained(Ops, i)) {
 478       unsigned SpillSize;
 479       unsigned SpillOffset;
 480       // Compute the spill slot size and offset.
 481       const TargetRegisterClass *RC =
 482         MF.getRegInfo().getRegClass(MO.getReg());
 483       bool Valid =
 484           TII.getStackSlotRange(RC, MO.getSubReg(), SpillSize, SpillOffset, MF);
 485       if (!Valid)
 486         report_fatal_error("cannot spill patchpoint subregister operand");
 487       MIB.addImm(StackMaps::IndirectMemRefOp);
 488       MIB.addImm(SpillSize);
 489       MIB.addFrameIndex(FrameIndex);
 490       MIB.addImm(SpillOffset);
 491     }
 492     else
 493       MIB.add(MO);
 494   }
 495   return NewMI;
 496 }
 497
 498 /// foldMemoryOperand - Attempt to fold a load or store of the specified stack
 499 /// slot into the specified machine instruction for the specified operand(s).
 500 /// If this is possible, a new instruction is returned with the specified
 501 /// operand folded, otherwise NULL is returned. The client is responsible for
 502 /// removing the old instruction and adding the new one in the instruction
 503 /// stream.
 504 MachineInstr *TargetInstrInfo::foldMemoryOperand(MachineInstr &MI,
 505                                                  ArrayRef<unsigned> Ops, int FI,
 506                                                  LiveIntervals *LIS) const {
 507   auto Flags = MachineMemOperand::MONone;
 508   for (unsigned i = 0, e = Ops.size(); i != e; ++i)
 509     if (MI.getOperand(Ops[i]).isDef())
 510       Flags |= MachineMemOperand::MOStore;
 511     else
 512       Flags |= MachineMemOperand::MOLoad;
 513
 514   MachineBasicBlock *MBB = MI.getParent();
 515   assert(MBB && "foldMemoryOperand needs an inserted instruction");
 516   MachineFunction &MF = *MBB->getParent();
 517
 518   // If we're not folding a load into a subreg, the size of the load is the
 519   // size of the spill slot. But if we are, we need to figure out what the
 520   // actual load size is.
 521   int64_t MemSize = 0;
 522   const MachineFrameInfo &MFI = MF.getFrameInfo();
 523   const TargetRegisterInfo *TRI = MF.getSubtarget().getRegisterInfo();
 524
 525   if (Flags & MachineMemOperand::MOStore) {
 526     MemSize = MFI.getObjectSize(FI);
 527   } else {
 528     for (unsigned Idx : Ops) {
 529       int64_t OpSize = MFI.getObjectSize(FI);
 530
 531       if (auto SubReg = MI.getOperand(Idx).getSubReg()) {
 532         unsigned SubRegSize = TRI->getSubRegIdxSize(SubReg);
 533         if (SubRegSize > 0 && !(SubRegSize % 8))
 534           OpSize = SubRegSize / 8;
 535       }
 536
 537       MemSize = std::max(MemSize, OpSize);
 538     }
 539   }
 540
 541   assert(MemSize && "Did not expect a zero-sized stack slot");
 542
 543   MachineInstr *NewMI = nullptr;
 544
 545   if (MI.getOpcode() == TargetOpcode::STACKMAP ||
 546       MI.getOpcode() == TargetOpcode::PATCHPOINT ||
 547       MI.getOpcode() == TargetOpcode::STATEPOINT) {
 548     // Fold stackmap/patchpoint.
 549     NewMI = foldPatchpoint(MF, MI, Ops, FI, *this);
 550     if (NewMI)
 551       MBB->insert(MI, NewMI);
 552   } else {
 553     // Ask the target to do the actual folding.
 554     NewMI = foldMemoryOperandImpl(MF, MI, Ops, MI, FI, LIS);
 555   }
 556
 557   if (NewMI) {
 558     NewMI->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 559     // Add a memory operand, foldMemoryOperandImpl doesn't do that.
 560     assert((!(Flags & MachineMemOperand::MOStore) ||
 561             NewMI->mayStore()) &&
 562            "Folded a def to a non-store!");
 563     assert((!(Flags & MachineMemOperand::MOLoad) ||
 564             NewMI->mayLoad()) &&
 565            "Folded a use to a non-load!");
 566     assert(MFI.getObjectOffset(FI) != -1);
 567     MachineMemOperand *MMO = MF.getMachineMemOperand(
 568         MachinePointerInfo::getFixedStack(MF, FI), Flags, MemSize,
 569         MFI.getObjectAlignment(FI));
 570     NewMI->addMemOperand(MF, MMO);
 571
 572     return NewMI;
 573   }
 574
 575   // Straight COPY may fold as load/store.
 576   if (!MI.isCopy() || Ops.size() != 1)
 577     return nullptr;
 578
 579   const TargetRegisterClass *RC = canFoldCopy(MI, Ops[0]);
 580   if (!RC)
 581     return nullptr;
 582
 583   const MachineOperand &MO = MI.getOperand(1 - Ops[0]);
 584   MachineBasicBlock::iterator Pos = MI;
 585
 586   if (Flags == MachineMemOperand::MOStore)
 587     storeRegToStackSlot(*MBB, Pos, MO.getReg(), MO.isKill(), FI, RC, TRI);
 588   else
 589     loadRegFromStackSlot(*MBB, Pos, MO.getReg(), FI, RC, TRI);
 590   return &*--Pos;
 591 }
 592
 593 bool TargetInstrInfo::hasReassociableOperands(
 594     const MachineInstr &Inst, const MachineBasicBlock *MBB) const {
 595   const MachineOperand &Op1 = Inst.getOperand(1);
 596   const MachineOperand &Op2 = Inst.getOperand(2);
 597   const MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
 598
 599   // We need virtual register definitions for the operands that we will
 600   // reassociate.
 601   MachineInstr *MI1 = nullptr;
 602   MachineInstr *MI2 = nullptr;
 603   if (Op1.isReg() && TargetRegisterInfo::isVirtualRegister(Op1.getReg()))
 604     MI1 = MRI.getUniqueVRegDef(Op1.getReg());
 605   if (Op2.isReg() && TargetRegisterInfo::isVirtualRegister(Op2.getReg()))
 606     MI2 = MRI.getUniqueVRegDef(Op2.getReg());
 607
 608   // And they need to be in the trace (otherwise, they won't have a depth).
 609   return MI1 && MI2 && MI1->getParent() == MBB && MI2->getParent() == MBB;
 610 }
 611
 612 bool TargetInstrInfo::hasReassociableSibling(const MachineInstr &Inst,
 613                                              bool &Commuted) const {
 614   const MachineBasicBlock *MBB = Inst.getParent();
 615   const MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
 616   MachineInstr *MI1 = MRI.getUniqueVRegDef(Inst.getOperand(1).getReg());
 617   MachineInstr *MI2 = MRI.getUniqueVRegDef(Inst.getOperand(2).getReg());
 618   unsigned AssocOpcode = Inst.getOpcode();
 619
 620   // If only one operand has the same opcode and it's the second source operand,
 621   // the operands must be commuted.
 622   Commuted = MI1->getOpcode() != AssocOpcode && MI2->getOpcode() == AssocOpcode;
 623   if (Commuted)
 624     std::swap(MI1, MI2);
 625
 626   // 1. The previous instruction must be the same type as Inst.
 627   // 2. The previous instruction must have virtual register definitions for its
 628   //    operands in the same basic block as Inst.
 629   // 3. The previous instruction's result must only be used by Inst.
 630   return MI1->getOpcode() == AssocOpcode &&
 631          hasReassociableOperands(*MI1, MBB) &&
 632          MRI.hasOneNonDBGUse(MI1->getOperand(0).getReg());
 633 }
 634
 635 // 1. The operation must be associative and commutative.
 636 // 2. The instruction must have virtual register definitions for its
 637 //    operands in the same basic block.
 638 // 3. The instruction must have a reassociable sibling.
 639 bool TargetInstrInfo::isReassociationCandidate(const MachineInstr &Inst,
 640                                                bool &Commuted) const {
 641   return isAssociativeAndCommutative(Inst) &&
 642          hasReassociableOperands(Inst, Inst.getParent()) &&
 643          hasReassociableSibling(Inst, Commuted);
 644 }
 645
 646 // The concept of the reassociation pass is that these operations can benefit
 647 // from this kind of transformation:
 648 //
 649 // A = ? op ?
 650 // B = A op X (Prev)
 651 // C = B op Y (Root)
 652 // -->
 653 // A = ? op ?
 654 // B = X op Y
 655 // C = A op B
 656 //
 657 // breaking the dependency between A and B, allowing them to be executed in
 658 // parallel (or back-to-back in a pipeline) instead of depending on each other.
 659
 660 // FIXME: This has the potential to be expensive (compile time) while not
 661 // improving the code at all. Some ways to limit the overhead:
 662 // 1. Track successful transforms; bail out if hit rate gets too low.
 663 // 2. Only enable at -O3 or some other non-default optimization level.
 664 // 3. Pre-screen pattern candidates here: if an operand of the previous
 665 //    instruction is known to not increase the critical path, then don't match
 666 //    that pattern.
 667 bool TargetInstrInfo::getMachineCombinerPatterns(
 668     MachineInstr &Root,
 669     SmallVectorImpl<MachineCombinerPattern> &Patterns) const {
 670   bool Commute;
 671   if (isReassociationCandidate(Root, Commute)) {
 672     // We found a sequence of instructions that may be suitable for a
 673     // reassociation of operands to increase ILP. Specify each commutation
 674     // possibility for the Prev instruction in the sequence and let the
 675     // machine combiner decide if changing the operands is worthwhile.
 676     if (Commute) {
 677       Patterns.push_back(MachineCombinerPattern::REASSOC_AX_YB);
 678       Patterns.push_back(MachineCombinerPattern::REASSOC_XA_YB);
 679     } else {
 680       Patterns.push_back(MachineCombinerPattern::REASSOC_AX_BY);
 681       Patterns.push_back(MachineCombinerPattern::REASSOC_XA_BY);
 682     }
 683     return true;
 684   }
 685
 686   return false;
 687 }
 688 /// Return true when a code sequence can improve loop throughput.
 689 bool
 690 TargetInstrInfo::isThroughputPattern(MachineCombinerPattern Pattern) const {
 691   return false;
 692 }
 693 /// Attempt the reassociation transformation to reduce critical path length.
 694 /// See the above comments before getMachineCombinerPatterns().
 695 void TargetInstrInfo::reassociateOps(
 696     MachineInstr &Root, MachineInstr &Prev,
 697     MachineCombinerPattern Pattern,
 698     SmallVectorImpl<MachineInstr *> &InsInstrs,
 699     SmallVectorImpl<MachineInstr *> &DelInstrs,
 700     DenseMap<unsigned, unsigned> &InstrIdxForVirtReg) const {
 701   MachineFunction *MF = Root.getParent()->getParent();
 702   MachineRegisterInfo &MRI = MF->getRegInfo();
 703   const TargetInstrInfo *TII = MF->getSubtarget().getInstrInfo();
 704   const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 705   const TargetRegisterClass *RC = Root.getRegClassConstraint(0, TII, TRI);
 706
 707   // This array encodes the operand index for each parameter because the
 708   // operands may be commuted. Each row corresponds to a pattern value,
 709   // and each column specifies the index of A, B, X, Y.
 710   unsigned OpIdx[4][4] = {
 711     { 1, 1, 2, 2 },
 712     { 1, 2, 2, 1 },
 713     { 2, 1, 1, 2 },
 714     { 2, 2, 1, 1 }
 715   };
 716
 717   int Row;
 718   switch (Pattern) {
 719   case MachineCombinerPattern::REASSOC_AX_BY: Row = 0; break;
 720   case MachineCombinerPattern::REASSOC_AX_YB: Row = 1; break;
 721   case MachineCombinerPattern::REASSOC_XA_BY: Row = 2; break;
 722   case MachineCombinerPattern::REASSOC_XA_YB: Row = 3; break;
 723   default: llvm_unreachable("unexpected MachineCombinerPattern");
 724   }
 725
 726   MachineOperand &OpA = Prev.getOperand(OpIdx[Row][0]);
 727   MachineOperand &OpB = Root.getOperand(OpIdx[Row][1]);
 728   MachineOperand &OpX = Prev.getOperand(OpIdx[Row][2]);
 729   MachineOperand &OpY = Root.getOperand(OpIdx[Row][3]);
 730   MachineOperand &OpC = Root.getOperand(0);
 731
 732   unsigned RegA = OpA.getReg();
 733   unsigned RegB = OpB.getReg();
 734   unsigned RegX = OpX.getReg();
 735   unsigned RegY = OpY.getReg();
 736   unsigned RegC = OpC.getReg();
 737
 738   if (TargetRegisterInfo::isVirtualRegister(RegA))
 739     MRI.constrainRegClass(RegA, RC);
 740   if (TargetRegisterInfo::isVirtualRegister(RegB))
 741     MRI.constrainRegClass(RegB, RC);
 742   if (TargetRegisterInfo::isVirtualRegister(RegX))
 743     MRI.constrainRegClass(RegX, RC);
 744   if (TargetRegisterInfo::isVirtualRegister(RegY))
 745     MRI.constrainRegClass(RegY, RC);
 746   if (TargetRegisterInfo::isVirtualRegister(RegC))
 747     MRI.constrainRegClass(RegC, RC);
 748
 749   // Create a new virtual register for the result of (X op Y) instead of
 750   // recycling RegB because the MachineCombiner's computation of the critical
 751   // path requires a new register definition rather than an existing one.
 752   unsigned NewVR = MRI.createVirtualRegister(RC);
 753   InstrIdxForVirtReg.insert(std::make_pair(NewVR, 0));
 754
 755   unsigned Opcode = Root.getOpcode();
 756   bool KillA = OpA.isKill();
 757   bool KillX = OpX.isKill();
 758   bool KillY = OpY.isKill();
 759
 760   // Create new instructions for insertion.
 761   MachineInstrBuilder MIB1 =
 762       BuildMI(*MF, Prev.getDebugLoc(), TII->get(Opcode), NewVR)
 763           .addReg(RegX, getKillRegState(KillX))
 764           .addReg(RegY, getKillRegState(KillY));
 765   MachineInstrBuilder MIB2 =
 766       BuildMI(*MF, Root.getDebugLoc(), TII->get(Opcode), RegC)
 767           .addReg(RegA, getKillRegState(KillA))
 768           .addReg(NewVR, getKillRegState(true));
 769
 770   setSpecialOperandAttr(Root, Prev, *MIB1, *MIB2);
 771
 772   // Record new instructions for insertion and old instructions for deletion.
 773   InsInstrs.push_back(MIB1);
 774   InsInstrs.push_back(MIB2);
 775   DelInstrs.push_back(&Prev);
 776   DelInstrs.push_back(&Root);
 777 }
 778
 779 void TargetInstrInfo::genAlternativeCodeSequence(
 780     MachineInstr &Root, MachineCombinerPattern Pattern,
 781     SmallVectorImpl<MachineInstr *> &InsInstrs,
 782     SmallVectorImpl<MachineInstr *> &DelInstrs,
 783     DenseMap<unsigned, unsigned> &InstIdxForVirtReg) const {
 784   MachineRegisterInfo &MRI = Root.getParent()->getParent()->getRegInfo();
 785
 786   // Select the previous instruction in the sequence based on the input pattern.
 787   MachineInstr *Prev = nullptr;
 788   switch (Pattern) {
 789   case MachineCombinerPattern::REASSOC_AX_BY:
 790   case MachineCombinerPattern::REASSOC_XA_BY:
 791     Prev = MRI.getUniqueVRegDef(Root.getOperand(1).getReg());
 792     break;
 793   case MachineCombinerPattern::REASSOC_AX_YB:
 794   case MachineCombinerPattern::REASSOC_XA_YB:
 795     Prev = MRI.getUniqueVRegDef(Root.getOperand(2).getReg());
 796     break;
 797   default:
 798     break;
 799   }
 800
 801   assert(Prev && "Unknown pattern for machine combiner");
 802
 803   reassociateOps(Root, *Prev, Pattern, InsInstrs, DelInstrs, InstIdxForVirtReg);
 804 }
 805
 806 /// foldMemoryOperand - Same as the previous version except it allows folding
 807 /// of any load and store from / to any address, not just from a specific
 808 /// stack slot.
 809 MachineInstr *TargetInstrInfo::foldMemoryOperand(MachineInstr &MI,
 810                                                  ArrayRef<unsigned> Ops,
 811                                                  MachineInstr &LoadMI,
 812                                                  LiveIntervals *LIS) const {
 813   assert(LoadMI.canFoldAsLoad() && "LoadMI isn't foldable!");
 814 #ifndef NDEBUG
 815   for (unsigned i = 0, e = Ops.size(); i != e; ++i)
 816     assert(MI.getOperand(Ops[i]).isUse() && "Folding load into def!");
 817 #endif
 818   MachineBasicBlock &MBB = *MI.getParent();
 819   MachineFunction &MF = *MBB.getParent();
 820
 821   // Ask the target to do the actual folding.
 822   MachineInstr *NewMI = nullptr;
 823   int FrameIndex = 0;
 824
 825   if ((MI.getOpcode() == TargetOpcode::STACKMAP ||
 826        MI.getOpcode() == TargetOpcode::PATCHPOINT ||
 827        MI.getOpcode() == TargetOpcode::STATEPOINT) &&
 828       isLoadFromStackSlot(LoadMI, FrameIndex)) {
 829     // Fold stackmap/patchpoint.
 830     NewMI = foldPatchpoint(MF, MI, Ops, FrameIndex, *this);
 831     if (NewMI)
 832       NewMI = &*MBB.insert(MI, NewMI);
 833   } else {
 834     // Ask the target to do the actual folding.
 835     NewMI = foldMemoryOperandImpl(MF, MI, Ops, MI, LoadMI, LIS);
 836   }
 837
 838   if (!NewMI) return nullptr;
 839
 840   // Copy the memoperands from the load to the folded instruction.
 841   if (MI.memoperands_empty()) {
 842     NewMI->setMemRefs(LoadMI.memoperands_begin(), LoadMI.memoperands_end());
 843   }
 844   else {
 845     // Handle the rare case of folding multiple loads.
 846     NewMI->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 847     for (MachineInstr::mmo_iterator I = LoadMI.memoperands_begin(),
 848                                     E = LoadMI.memoperands_end();
 849          I != E; ++I) {
 850       NewMI->addMemOperand(MF, *I);
 851     }
 852   }
 853   return NewMI;
 854 }
 855
 856 bool TargetInstrInfo::isReallyTriviallyReMaterializableGeneric(
 857     const MachineInstr &MI, AliasAnalysis *AA) const {
 858   const MachineFunction &MF = *MI.getParent()->getParent();
 859   const MachineRegisterInfo &MRI = MF.getRegInfo();
 860
 861   // Remat clients assume operand 0 is the defined register.
 862   if (!MI.getNumOperands() || !MI.getOperand(0).isReg())
 863     return false;
 864   unsigned DefReg = MI.getOperand(0).getReg();
 865
 866   // A sub-register definition can only be rematerialized if the instruction
 867   // doesn't read the other parts of the register.  Otherwise it is really a
 868   // read-modify-write operation on the full virtual register which cannot be
 869   // moved safely.
 870   if (TargetRegisterInfo::isVirtualRegister(DefReg) &&
 871       MI.getOperand(0).getSubReg() && MI.readsVirtualRegister(DefReg))
 872     return false;
 873
 874   // A load from a fixed stack slot can be rematerialized. This may be
 875   // redundant with subsequent checks, but it's target-independent,
 876   // simple, and a common case.
 877   int FrameIdx = 0;
 878   if (isLoadFromStackSlot(MI, FrameIdx) &&
 879       MF.getFrameInfo().isImmutableObjectIndex(FrameIdx))
 880     return true;
 881
 882   // Avoid instructions obviously unsafe for remat.
 883   if (MI.isNotDuplicable() || MI.mayStore() || MI.hasUnmodeledSideEffects())
 884     return false;
 885
 886   // Don't remat inline asm. We have no idea how expensive it is
 887   // even if it's side effect free.
 888   if (MI.isInlineAsm())
 889     return false;
 890
 891   // Avoid instructions which load from potentially varying memory.
 892   if (MI.mayLoad() && !MI.isDereferenceableInvariantLoad(AA))
 893     return false;
 894
 895   // If any of the registers accessed are non-constant, conservatively assume
 896   // the instruction is not rematerializable.
 897   for (unsigned i = 0, e = MI.getNumOperands(); i != e; ++i) {
 898     const MachineOperand &MO = MI.getOperand(i);
 899     if (!MO.isReg()) continue;
 900     unsigned Reg = MO.getReg();
 901     if (Reg == 0)
 902       continue;
 903
 904     // Check for a well-behaved physical register.
 905     if (TargetRegisterInfo::isPhysicalRegister(Reg)) {
 906       if (MO.isUse()) {
 907         // If the physreg has no defs anywhere, it's just an ambient register
 908         // and we can freely move its uses. Alternatively, if it's allocatable,
 909         // it could get allocated to something with a def during allocation.
 910         if (!MRI.isConstantPhysReg(Reg))
 911           return false;
 912       } else {
 913         // A physreg def. We can't remat it.
 914         return false;
 915       }
 916       continue;
 917     }
 918
 919     // Only allow one virtual-register def.  There may be multiple defs of the
 920     // same virtual register, though.
 921     if (MO.isDef() && Reg != DefReg)
 922       return false;
 923
 924     // Don't allow any virtual-register uses. Rematting an instruction with
 925     // virtual register uses would length the live ranges of the uses, which
 926     // is not necessarily a good idea, certainly not "trivial".
 927     if (MO.isUse())
 928       return false;
 929   }
 930
 931   // Everything checked out.
 932   return true;
 933 }
 934
 935 int TargetInstrInfo::getSPAdjust(const MachineInstr &MI) const {
 936   const MachineFunction *MF = MI.getParent()->getParent();
 937   const TargetFrameLowering *TFI = MF->getSubtarget().getFrameLowering();
 938   bool StackGrowsDown =
 939     TFI->getStackGrowthDirection() == TargetFrameLowering::StackGrowsDown;
 940
 941   unsigned FrameSetupOpcode = getCallFrameSetupOpcode();
 942   unsigned FrameDestroyOpcode = getCallFrameDestroyOpcode();
 943
 944   if (!isFrameInstr(MI))
 945     return 0;
 946
 947   int SPAdj = TFI->alignSPAdjust(getFrameSize(MI));
 948
 949   if ((!StackGrowsDown && MI.getOpcode() == FrameSetupOpcode) ||
 950       (StackGrowsDown && MI.getOpcode() == FrameDestroyOpcode))
 951     SPAdj = -SPAdj;
 952
 953   return SPAdj;
 954 }
 955
 956 /// isSchedulingBoundary - Test if the given instruction should be
 957 /// considered a scheduling boundary. This primarily includes labels
 958 /// and terminators.
 959 bool TargetInstrInfo::isSchedulingBoundary(const MachineInstr &MI,
 960                                            const MachineBasicBlock *MBB,
 961                                            const MachineFunction &MF) const {
 962   // Terminators and labels can't be scheduled around.
 963   if (MI.isTerminator() || MI.isPosition())
 964     return true;
 965
 966   // Don't attempt to schedule around any instruction that defines
 967   // a stack-oriented pointer, as it's unlikely to be profitable. This
 968   // saves compile time, because it doesn't require every single
 969   // stack slot reference to depend on the instruction that does the
 970   // modification.
 971   const TargetLowering &TLI = *MF.getSubtarget().getTargetLowering();
 972   const TargetRegisterInfo *TRI = MF.getSubtarget().getRegisterInfo();
 973   return MI.modifiesRegister(TLI.getStackPointerRegisterToSaveRestore(), TRI);
 974 }
 975
 976 // Provide a global flag for disabling the PreRA hazard recognizer that targets
 977 // may choose to honor.
 978 bool TargetInstrInfo::usePreRAHazardRecognizer() const {
 979   return !DisableHazardRecognizer;
 980 }
 981
 982 // Default implementation of CreateTargetRAHazardRecognizer.
 983 ScheduleHazardRecognizer *TargetInstrInfo::
 984 CreateTargetHazardRecognizer(const TargetSubtargetInfo *STI,
 985                              const ScheduleDAG *DAG) const {
 986   // Dummy hazard recognizer allows all instructions to issue.
 987   return new ScheduleHazardRecognizer();
 988 }
 989
 990 // Default implementation of CreateTargetMIHazardRecognizer.
 991 ScheduleHazardRecognizer *TargetInstrInfo::
 992 CreateTargetMIHazardRecognizer(const InstrItineraryData *II,
 993                                const ScheduleDAG *DAG) const {
 994   return (ScheduleHazardRecognizer *)
 995     new ScoreboardHazardRecognizer(II, DAG, "misched");
 996 }
 997
 998 // Default implementation of CreateTargetPostRAHazardRecognizer.
 999 ScheduleHazardRecognizer *TargetInstrInfo::
1000 CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
1001                                    const ScheduleDAG *DAG) const {
1002   return (ScheduleHazardRecognizer *)
1003     new ScoreboardHazardRecognizer(II, DAG, "post-RA-sched");
1004 }
1005
1006 //===----------------------------------------------------------------------===//
1007 //  SelectionDAG latency interface.
1008 //===----------------------------------------------------------------------===//
1009
1010 int
1011 TargetInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
1012                                    SDNode *DefNode, unsigned DefIdx,
1013                                    SDNode *UseNode, unsigned UseIdx) const {
1014   if (!ItinData || ItinData->isEmpty())
1015     return -1;
1016
1017   if (!DefNode->isMachineOpcode())
1018     return -1;
1019
1020   unsigned DefClass = get(DefNode->getMachineOpcode()).getSchedClass();
1021   if (!UseNode->isMachineOpcode())
1022     return ItinData->getOperandCycle(DefClass, DefIdx);
1023   unsigned UseClass = get(UseNode->getMachineOpcode()).getSchedClass();
1024   return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
1025 }
1026
1027 int TargetInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
1028                                      SDNode *N) const {
1029   if (!ItinData || ItinData->isEmpty())
1030     return 1;
1031
1032   if (!N->isMachineOpcode())
1033     return 1;
1034
1035   return ItinData->getStageLatency(get(N->getMachineOpcode()).getSchedClass());
1036 }
1037
1038 //===----------------------------------------------------------------------===//
1039 //  MachineInstr latency interface.
1040 //===----------------------------------------------------------------------===//
1041
1042 unsigned TargetInstrInfo::getNumMicroOps(const InstrItineraryData *ItinData,
1043                                          const MachineInstr &MI) const {
1044   if (!ItinData || ItinData->isEmpty())
1045     return 1;
1046
1047   unsigned Class = MI.getDesc().getSchedClass();
1048   int UOps = ItinData->Itineraries[Class].NumMicroOps;
1049   if (UOps >= 0)
1050     return UOps;
1051
1052   // The # of u-ops is dynamically determined. The specific target should
1053   // override this function to return the right number.
1054   return 1;
1055 }
1056
1057 /// Return the default expected latency for a def based on it's opcode.
1058 unsigned TargetInstrInfo::defaultDefLatency(const MCSchedModel &SchedModel,
1059                                             const MachineInstr &DefMI) const {
1060   if (DefMI.isTransient())
1061     return 0;
1062   if (DefMI.mayLoad())
1063     return SchedModel.LoadLatency;
1064   if (isHighLatencyDef(DefMI.getOpcode()))
1065     return SchedModel.HighLatency;
1066   return 1;
1067 }
1068
1069 unsigned TargetInstrInfo::getPredicationCost(const MachineInstr &) const {
1070   return 0;
1071 }
1072
1073 unsigned TargetInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
1074                                           const MachineInstr &MI,
1075                                           unsigned *PredCost) const {
1076   // Default to one cycle for no itinerary. However, an "empty" itinerary may
1077   // still have a MinLatency property, which getStageLatency checks.
1078   if (!ItinData)
1079     return MI.mayLoad() ? 2 : 1;
1080
1081   return ItinData->getStageLatency(MI.getDesc().getSchedClass());
1082 }
1083
1084 bool TargetInstrInfo::hasLowDefLatency(const TargetSchedModel &SchedModel,
1085                                        const MachineInstr &DefMI,
1086                                        unsigned DefIdx) const {
1087   const InstrItineraryData *ItinData = SchedModel.getInstrItineraries();
1088   if (!ItinData || ItinData->isEmpty())
1089     return false;
1090
1091   unsigned DefClass = DefMI.getDesc().getSchedClass();
1092   int DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
1093   return (DefCycle != -1 && DefCycle <= 1);
1094 }
1095
1096 /// Both DefMI and UseMI must be valid.  By default, call directly to the
1097 /// itinerary. This may be overriden by the target.
1098 int TargetInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
1099                                        const MachineInstr &DefMI,
1100                                        unsigned DefIdx,
1101                                        const MachineInstr &UseMI,
1102                                        unsigned UseIdx) const {
1103   unsigned DefClass = DefMI.getDesc().getSchedClass();
1104   unsigned UseClass = UseMI.getDesc().getSchedClass();
1105   return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
1106 }
1107
1108 /// If we can determine the operand latency from the def only, without itinerary
1109 /// lookup, do so. Otherwise return -1.
1110 int TargetInstrInfo::computeDefOperandLatency(
1111     const InstrItineraryData *ItinData, const MachineInstr &DefMI) const {
1112
1113   // Let the target hook getInstrLatency handle missing itineraries.
1114   if (!ItinData)
1115     return getInstrLatency(ItinData, DefMI);
1116
1117   if(ItinData->isEmpty())
1118     return defaultDefLatency(ItinData->SchedModel, DefMI);
1119
1120   // ...operand lookup required
1121   return -1;
1122 }
1123
1124 bool TargetInstrInfo::getRegSequenceInputs(
1125     const MachineInstr &MI, unsigned DefIdx,
1126     SmallVectorImpl<RegSubRegPairAndIdx> &InputRegs) const {
1127   assert((MI.isRegSequence() ||
1128           MI.isRegSequenceLike()) && "Instruction do not have the proper type");
1129
1130   if (!MI.isRegSequence())
1131     return getRegSequenceLikeInputs(MI, DefIdx, InputRegs);
1132
1133   // We are looking at:
1134   // Def = REG_SEQUENCE v0, sub0, v1, sub1, ...
1135   assert(DefIdx == 0 && "REG_SEQUENCE only has one def");
1136   for (unsigned OpIdx = 1, EndOpIdx = MI.getNumOperands(); OpIdx != EndOpIdx;
1137        OpIdx += 2) {
1138     const MachineOperand &MOReg = MI.getOperand(OpIdx);
1139     const MachineOperand &MOSubIdx = MI.getOperand(OpIdx + 1);
1140     assert(MOSubIdx.isImm() &&
1141            "One of the subindex of the reg_sequence is not an immediate");
1142     // Record Reg:SubReg, SubIdx.
1143     InputRegs.push_back(RegSubRegPairAndIdx(MOReg.getReg(), MOReg.getSubReg(),
1144                                             (unsigned)MOSubIdx.getImm()));
1145   }
1146   return true;
1147 }
1148
1149 bool TargetInstrInfo::getExtractSubregInputs(
1150     const MachineInstr &MI, unsigned DefIdx,
1151     RegSubRegPairAndIdx &InputReg) const {
1152   assert((MI.isExtractSubreg() ||
1153       MI.isExtractSubregLike()) && "Instruction do not have the proper type");
1154
1155   if (!MI.isExtractSubreg())
1156     return getExtractSubregLikeInputs(MI, DefIdx, InputReg);
1157
1158   // We are looking at:
1159   // Def = EXTRACT_SUBREG v0.sub1, sub0.
1160   assert(DefIdx == 0 && "EXTRACT_SUBREG only has one def");
1161   const MachineOperand &MOReg = MI.getOperand(1);
1162   const MachineOperand &MOSubIdx = MI.getOperand(2);
1163   assert(MOSubIdx.isImm() &&
1164          "The subindex of the extract_subreg is not an immediate");
1165
1166   InputReg.Reg = MOReg.getReg();
1167   InputReg.SubReg = MOReg.getSubReg();
1168   InputReg.SubIdx = (unsigned)MOSubIdx.getImm();
1169   return true;
1170 }
1171
1172 bool TargetInstrInfo::getInsertSubregInputs(
1173     const MachineInstr &MI, unsigned DefIdx,
1174     RegSubRegPair &BaseReg, RegSubRegPairAndIdx &InsertedReg) const {
1175   assert((MI.isInsertSubreg() ||
1176       MI.isInsertSubregLike()) && "Instruction do not have the proper type");
1177
1178   if (!MI.isInsertSubreg())
1179     return getInsertSubregLikeInputs(MI, DefIdx, BaseReg, InsertedReg);
1180
1181   // We are looking at:
1182   // Def = INSERT_SEQUENCE v0, v1, sub0.
1183   assert(DefIdx == 0 && "INSERT_SUBREG only has one def");
1184   const MachineOperand &MOBaseReg = MI.getOperand(1);
1185   const MachineOperand &MOInsertedReg = MI.getOperand(2);
1186   const MachineOperand &MOSubIdx = MI.getOperand(3);
1187   assert(MOSubIdx.isImm() &&
1188          "One of the subindex of the reg_sequence is not an immediate");
1189   BaseReg.Reg = MOBaseReg.getReg();
1190   BaseReg.SubReg = MOBaseReg.getSubReg();
1191
1192   InsertedReg.Reg = MOInsertedReg.getReg();
1193   InsertedReg.SubReg = MOInsertedReg.getSubReg();
1194   InsertedReg.SubIdx = (unsigned)MOSubIdx.getImm();
1195   return true;
1196 }