contrib/llvm/lib/CodeGen/TargetPassConfig.cpp

   1 //===- TargetPassConfig.cpp - Target independent code generation passes ---===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines interfaces to access the target independent code
  11 // generation passes provided by the LLVM backend.
  12 //
  13 //===---------------------------------------------------------------------===//
  14
  15 #include "llvm/CodeGen/TargetPassConfig.h"
  16 #include "llvm/ADT/DenseMap.h"
  17 #include "llvm/ADT/SmallVector.h"
  18 #include "llvm/ADT/StringRef.h"
  19 #include "llvm/Analysis/BasicAliasAnalysis.h"
  20 #include "llvm/Analysis/CFLAndersAliasAnalysis.h"
  21 #include "llvm/Analysis/CFLSteensAliasAnalysis.h"
  22 #include "llvm/Analysis/CallGraphSCCPass.h"
  23 #include "llvm/Analysis/ScopedNoAliasAA.h"
  24 #include "llvm/Analysis/TargetTransformInfo.h"
  25 #include "llvm/Analysis/TypeBasedAliasAnalysis.h"
  26 #include "llvm/CodeGen/MachineFunctionPass.h"
  27 #include "llvm/CodeGen/MachinePassRegistry.h"
  28 #include "llvm/CodeGen/Passes.h"
  29 #include "llvm/CodeGen/RegAllocRegistry.h"
  30 #include "llvm/IR/IRPrintingPasses.h"
  31 #include "llvm/IR/LegacyPassManager.h"
  32 #include "llvm/IR/Verifier.h"
  33 #include "llvm/MC/MCAsmInfo.h"
  34 #include "llvm/MC/MCTargetOptions.h"
  35 #include "llvm/Pass.h"
  36 #include "llvm/Support/CodeGen.h"
  37 #include "llvm/Support/CommandLine.h"
  38 #include "llvm/Support/Compiler.h"
  39 #include "llvm/Support/Debug.h"
  40 #include "llvm/Support/ErrorHandling.h"
  41 #include "llvm/Support/Threading.h"
  42 #include "llvm/Target/TargetMachine.h"
  43 #include "llvm/Transforms/Scalar.h"
  44 #include "llvm/Transforms/Utils/SymbolRewriter.h"
  45 #include <cassert>
  46 #include <string>
  47
  48 using namespace llvm;
  49
  50 static cl::opt<bool> DisablePostRASched("disable-post-ra", cl::Hidden,
  51     cl::desc("Disable Post Regalloc Scheduler"));
  52 static cl::opt<bool> DisableBranchFold("disable-branch-fold", cl::Hidden,
  53     cl::desc("Disable branch folding"));
  54 static cl::opt<bool> DisableTailDuplicate("disable-tail-duplicate", cl::Hidden,
  55     cl::desc("Disable tail duplication"));
  56 static cl::opt<bool> DisableEarlyTailDup("disable-early-taildup", cl::Hidden,
  57     cl::desc("Disable pre-register allocation tail duplication"));
  58 static cl::opt<bool> DisableBlockPlacement("disable-block-placement",
  59     cl::Hidden, cl::desc("Disable probability-driven block placement"));
  60 static cl::opt<bool> EnableBlockPlacementStats("enable-block-placement-stats",
  61     cl::Hidden, cl::desc("Collect probability-driven block placement stats"));
  62 static cl::opt<bool> DisableSSC("disable-ssc", cl::Hidden,
  63     cl::desc("Disable Stack Slot Coloring"));
  64 static cl::opt<bool> DisableMachineDCE("disable-machine-dce", cl::Hidden,
  65     cl::desc("Disable Machine Dead Code Elimination"));
  66 static cl::opt<bool> DisableEarlyIfConversion("disable-early-ifcvt", cl::Hidden,
  67     cl::desc("Disable Early If-conversion"));
  68 static cl::opt<bool> DisableMachineLICM("disable-machine-licm", cl::Hidden,
  69     cl::desc("Disable Machine LICM"));
  70 static cl::opt<bool> DisableMachineCSE("disable-machine-cse", cl::Hidden,
  71     cl::desc("Disable Machine Common Subexpression Elimination"));
  72 static cl::opt<cl::boolOrDefault> OptimizeRegAlloc(
  73     "optimize-regalloc", cl::Hidden,
  74     cl::desc("Enable optimized register allocation compilation path."));
  75 static cl::opt<bool> DisablePostRAMachineLICM("disable-postra-machine-licm",
  76     cl::Hidden,
  77     cl::desc("Disable Machine LICM"));
  78 static cl::opt<bool> DisableMachineSink("disable-machine-sink", cl::Hidden,
  79     cl::desc("Disable Machine Sinking"));
  80 static cl::opt<bool> DisableLSR("disable-lsr", cl::Hidden,
  81     cl::desc("Disable Loop Strength Reduction Pass"));
  82 static cl::opt<bool> DisableConstantHoisting("disable-constant-hoisting",
  83     cl::Hidden, cl::desc("Disable ConstantHoisting"));
  84 static cl::opt<bool> DisableCGP("disable-cgp", cl::Hidden,
  85     cl::desc("Disable Codegen Prepare"));
  86 static cl::opt<bool> DisableCopyProp("disable-copyprop", cl::Hidden,
  87     cl::desc("Disable Copy Propagation pass"));
  88 static cl::opt<bool> DisablePartialLibcallInlining("disable-partial-libcall-inlining",
  89     cl::Hidden, cl::desc("Disable Partial Libcall Inlining"));
  90 static cl::opt<bool> EnableImplicitNullChecks(
  91     "enable-implicit-null-checks",
  92     cl::desc("Fold null checks into faulting memory operations"),
  93     cl::init(false));
  94 static cl::opt<bool> PrintLSR("print-lsr-output", cl::Hidden,
  95     cl::desc("Print LLVM IR produced by the loop-reduce pass"));
  96 static cl::opt<bool> PrintISelInput("print-isel-input", cl::Hidden,
  97     cl::desc("Print LLVM IR input to isel pass"));
  98 static cl::opt<bool> PrintGCInfo("print-gc", cl::Hidden,
  99     cl::desc("Dump garbage collector data"));
 100 static cl::opt<bool> VerifyMachineCode("verify-machineinstrs", cl::Hidden,
 101     cl::desc("Verify generated machine code"),
 102     cl::init(false),
 103     cl::ZeroOrMore);
 104 static cl::opt<bool> EnableMachineOutliner("enable-machine-outliner",
 105     cl::Hidden,
 106     cl::desc("Enable machine outliner"));
 107 // Enable or disable FastISel. Both options are needed, because
 108 // FastISel is enabled by default with -fast, and we wish to be
 109 // able to enable or disable fast-isel independently from -O0.
 110 static cl::opt<cl::boolOrDefault>
 111 EnableFastISelOption("fast-isel", cl::Hidden,
 112   cl::desc("Enable the \"fast\" instruction selector"));
 113
 114 static cl::opt<cl::boolOrDefault>
 115     EnableGlobalISel("global-isel", cl::Hidden,
 116                      cl::desc("Enable the \"global\" instruction selector"));
 117
 118 static cl::opt<std::string>
 119 PrintMachineInstrs("print-machineinstrs", cl::ValueOptional,
 120                    cl::desc("Print machine instrs"),
 121                    cl::value_desc("pass-name"), cl::init("option-unspecified"));
 122
 123 static cl::opt<int> EnableGlobalISelAbort(
 124     "global-isel-abort", cl::Hidden,
 125     cl::desc("Enable abort calls when \"global\" instruction selection "
 126              "fails to lower/select an instruction: 0 disable the abort, "
 127              "1 enable the abort, and "
 128              "2 disable the abort but emit a diagnostic on failure"),
 129     cl::init(1));
 130
 131 // Temporary option to allow experimenting with MachineScheduler as a post-RA
 132 // scheduler. Targets can "properly" enable this with
 133 // substitutePass(&PostRASchedulerID, &PostMachineSchedulerID).
 134 // Targets can return true in targetSchedulesPostRAScheduling() and
 135 // insert a PostRA scheduling pass wherever it wants.
 136 cl::opt<bool> MISchedPostRA("misched-postra", cl::Hidden,
 137   cl::desc("Run MachineScheduler post regalloc (independent of preRA sched)"));
 138
 139 // Experimental option to run live interval analysis early.
 140 static cl::opt<bool> EarlyLiveIntervals("early-live-intervals", cl::Hidden,
 141     cl::desc("Run live interval analysis earlier in the pipeline"));
 142
 143 // Experimental option to use CFL-AA in codegen
 144 enum class CFLAAType { None, Steensgaard, Andersen, Both };
 145 static cl::opt<CFLAAType> UseCFLAA(
 146     "use-cfl-aa-in-codegen", cl::init(CFLAAType::None), cl::Hidden,
 147     cl::desc("Enable the new, experimental CFL alias analysis in CodeGen"),
 148     cl::values(clEnumValN(CFLAAType::None, "none", "Disable CFL-AA"),
 149                clEnumValN(CFLAAType::Steensgaard, "steens",
 150                           "Enable unification-based CFL-AA"),
 151                clEnumValN(CFLAAType::Andersen, "anders",
 152                           "Enable inclusion-based CFL-AA"),
 153                clEnumValN(CFLAAType::Both, "both",
 154                           "Enable both variants of CFL-AA")));
 155
 156 /// Allow standard passes to be disabled by command line options. This supports
 157 /// simple binary flags that either suppress the pass or do nothing.
 158 /// i.e. -disable-mypass=false has no effect.
 159 /// These should be converted to boolOrDefault in order to use applyOverride.
 160 static IdentifyingPassPtr applyDisable(IdentifyingPassPtr PassID,
 161                                        bool Override) {
 162   if (Override)
 163     return IdentifyingPassPtr();
 164   return PassID;
 165 }
 166
 167 /// Allow standard passes to be disabled by the command line, regardless of who
 168 /// is adding the pass.
 169 ///
 170 /// StandardID is the pass identified in the standard pass pipeline and provided
 171 /// to addPass(). It may be a target-specific ID in the case that the target
 172 /// directly adds its own pass, but in that case we harmlessly fall through.
 173 ///
 174 /// TargetID is the pass that the target has configured to override StandardID.
 175 ///
 176 /// StandardID may be a pseudo ID. In that case TargetID is the name of the real
 177 /// pass to run. This allows multiple options to control a single pass depending
 178 /// on where in the pipeline that pass is added.
 179 static IdentifyingPassPtr overridePass(AnalysisID StandardID,
 180                                        IdentifyingPassPtr TargetID) {
 181   if (StandardID == &PostRASchedulerID)
 182     return applyDisable(TargetID, DisablePostRASched);
 183
 184   if (StandardID == &BranchFolderPassID)
 185     return applyDisable(TargetID, DisableBranchFold);
 186
 187   if (StandardID == &TailDuplicateID)
 188     return applyDisable(TargetID, DisableTailDuplicate);
 189
 190   if (StandardID == &TargetPassConfig::EarlyTailDuplicateID)
 191     return applyDisable(TargetID, DisableEarlyTailDup);
 192
 193   if (StandardID == &MachineBlockPlacementID)
 194     return applyDisable(TargetID, DisableBlockPlacement);
 195
 196   if (StandardID == &StackSlotColoringID)
 197     return applyDisable(TargetID, DisableSSC);
 198
 199   if (StandardID == &DeadMachineInstructionElimID)
 200     return applyDisable(TargetID, DisableMachineDCE);
 201
 202   if (StandardID == &EarlyIfConverterID)
 203     return applyDisable(TargetID, DisableEarlyIfConversion);
 204
 205   if (StandardID == &MachineLICMID)
 206     return applyDisable(TargetID, DisableMachineLICM);
 207
 208   if (StandardID == &MachineCSEID)
 209     return applyDisable(TargetID, DisableMachineCSE);
 210
 211   if (StandardID == &TargetPassConfig::PostRAMachineLICMID)
 212     return applyDisable(TargetID, DisablePostRAMachineLICM);
 213
 214   if (StandardID == &MachineSinkingID)
 215     return applyDisable(TargetID, DisableMachineSink);
 216
 217   if (StandardID == &MachineCopyPropagationID)
 218     return applyDisable(TargetID, DisableCopyProp);
 219
 220   return TargetID;
 221 }
 222
 223 //===---------------------------------------------------------------------===//
 224 /// TargetPassConfig
 225 //===---------------------------------------------------------------------===//
 226
 227 INITIALIZE_PASS(TargetPassConfig, "targetpassconfig",
 228                 "Target Pass Configuration", false, false)
 229 char TargetPassConfig::ID = 0;
 230
 231 // Pseudo Pass IDs.
 232 char TargetPassConfig::EarlyTailDuplicateID = 0;
 233 char TargetPassConfig::PostRAMachineLICMID = 0;
 234
 235 namespace {
 236
 237 struct InsertedPass {
 238   AnalysisID TargetPassID;
 239   IdentifyingPassPtr InsertedPassID;
 240   bool VerifyAfter;
 241   bool PrintAfter;
 242
 243   InsertedPass(AnalysisID TargetPassID, IdentifyingPassPtr InsertedPassID,
 244                bool VerifyAfter, bool PrintAfter)
 245       : TargetPassID(TargetPassID), InsertedPassID(InsertedPassID),
 246         VerifyAfter(VerifyAfter), PrintAfter(PrintAfter) {}
 247
 248   Pass *getInsertedPass() const {
 249     assert(InsertedPassID.isValid() && "Illegal Pass ID!");
 250     if (InsertedPassID.isInstance())
 251       return InsertedPassID.getInstance();
 252     Pass *NP = Pass::createPass(InsertedPassID.getID());
 253     assert(NP && "Pass ID not registered");
 254     return NP;
 255   }
 256 };
 257
 258 } // end anonymous namespace
 259
 260 namespace llvm {
 261
 262 class PassConfigImpl {
 263 public:
 264   // List of passes explicitly substituted by this target. Normally this is
 265   // empty, but it is a convenient way to suppress or replace specific passes
 266   // that are part of a standard pass pipeline without overridding the entire
 267   // pipeline. This mechanism allows target options to inherit a standard pass's
 268   // user interface. For example, a target may disable a standard pass by
 269   // default by substituting a pass ID of zero, and the user may still enable
 270   // that standard pass with an explicit command line option.
 271   DenseMap<AnalysisID,IdentifyingPassPtr> TargetPasses;
 272
 273   /// Store the pairs of <AnalysisID, AnalysisID> of which the second pass
 274   /// is inserted after each instance of the first one.
 275   SmallVector<InsertedPass, 4> InsertedPasses;
 276 };
 277
 278 } // end namespace llvm
 279
 280 // Out of line virtual method.
 281 TargetPassConfig::~TargetPassConfig() {
 282   delete Impl;
 283 }
 284
 285 // Out of line constructor provides default values for pass options and
 286 // registers all common codegen passes.
 287 TargetPassConfig::TargetPassConfig(LLVMTargetMachine &TM, PassManagerBase &pm)
 288     : ImmutablePass(ID), PM(&pm), TM(&TM) {
 289   Impl = new PassConfigImpl();
 290
 291   // Register all target independent codegen passes to activate their PassIDs,
 292   // including this pass itself.
 293   initializeCodeGen(*PassRegistry::getPassRegistry());
 294
 295   // Also register alias analysis passes required by codegen passes.
 296   initializeBasicAAWrapperPassPass(*PassRegistry::getPassRegistry());
 297   initializeAAResultsWrapperPassPass(*PassRegistry::getPassRegistry());
 298
 299   // Substitute Pseudo Pass IDs for real ones.
 300   substitutePass(&EarlyTailDuplicateID, &TailDuplicateID);
 301   substitutePass(&PostRAMachineLICMID, &MachineLICMID);
 302
 303   if (StringRef(PrintMachineInstrs.getValue()).equals(""))
 304     TM.Options.PrintMachineCode = true;
 305
 306   if (TM.Options.EnableIPRA)
 307     setRequiresCodeGenSCCOrder();
 308 }
 309
 310 CodeGenOpt::Level TargetPassConfig::getOptLevel() const {
 311   return TM->getOptLevel();
 312 }
 313
 314 /// Insert InsertedPassID pass after TargetPassID.
 315 void TargetPassConfig::insertPass(AnalysisID TargetPassID,
 316                                   IdentifyingPassPtr InsertedPassID,
 317                                   bool VerifyAfter, bool PrintAfter) {
 318   assert(((!InsertedPassID.isInstance() &&
 319            TargetPassID != InsertedPassID.getID()) ||
 320           (InsertedPassID.isInstance() &&
 321            TargetPassID != InsertedPassID.getInstance()->getPassID())) &&
 322          "Insert a pass after itself!");
 323   Impl->InsertedPasses.emplace_back(TargetPassID, InsertedPassID, VerifyAfter,
 324                                     PrintAfter);
 325 }
 326
 327 /// createPassConfig - Create a pass configuration object to be used by
 328 /// addPassToEmitX methods for generating a pipeline of CodeGen passes.
 329 ///
 330 /// Targets may override this to extend TargetPassConfig.
 331 TargetPassConfig *LLVMTargetMachine::createPassConfig(PassManagerBase &PM) {
 332   return new TargetPassConfig(*this, PM);
 333 }
 334
 335 TargetPassConfig::TargetPassConfig()
 336   : ImmutablePass(ID) {
 337   report_fatal_error("Trying to construct TargetPassConfig without a target "
 338                      "machine. Scheduling a CodeGen pass without a target "
 339                      "triple set?");
 340 }
 341
 342 // Helper to verify the analysis is really immutable.
 343 void TargetPassConfig::setOpt(bool &Opt, bool Val) {
 344   assert(!Initialized && "PassConfig is immutable");
 345   Opt = Val;
 346 }
 347
 348 void TargetPassConfig::substitutePass(AnalysisID StandardID,
 349                                       IdentifyingPassPtr TargetID) {
 350   Impl->TargetPasses[StandardID] = TargetID;
 351 }
 352
 353 IdentifyingPassPtr TargetPassConfig::getPassSubstitution(AnalysisID ID) const {
 354   DenseMap<AnalysisID, IdentifyingPassPtr>::const_iterator
 355     I = Impl->TargetPasses.find(ID);
 356   if (I == Impl->TargetPasses.end())
 357     return ID;
 358   return I->second;
 359 }
 360
 361 bool TargetPassConfig::isPassSubstitutedOrOverridden(AnalysisID ID) const {
 362   IdentifyingPassPtr TargetID = getPassSubstitution(ID);
 363   IdentifyingPassPtr FinalPtr = overridePass(ID, TargetID);
 364   return !FinalPtr.isValid() || FinalPtr.isInstance() ||
 365       FinalPtr.getID() != ID;
 366 }
 367
 368 /// Add a pass to the PassManager if that pass is supposed to be run.  If the
 369 /// Started/Stopped flags indicate either that the compilation should start at
 370 /// a later pass or that it should stop after an earlier pass, then do not add
 371 /// the pass.  Finally, compare the current pass against the StartAfter
 372 /// and StopAfter options and change the Started/Stopped flags accordingly.
 373 void TargetPassConfig::addPass(Pass *P, bool verifyAfter, bool printAfter) {
 374   assert(!Initialized && "PassConfig is immutable");
 375
 376   // Cache the Pass ID here in case the pass manager finds this pass is
 377   // redundant with ones already scheduled / available, and deletes it.
 378   // Fundamentally, once we add the pass to the manager, we no longer own it
 379   // and shouldn't reference it.
 380   AnalysisID PassID = P->getPassID();
 381
 382   if (StartBefore == PassID)
 383     Started = true;
 384   if (StopBefore == PassID)
 385     Stopped = true;
 386   if (Started && !Stopped) {
 387     std::string Banner;
 388     // Construct banner message before PM->add() as that may delete the pass.
 389     if (AddingMachinePasses && (printAfter || verifyAfter))
 390       Banner = std::string("After ") + std::string(P->getPassName());
 391     PM->add(P);
 392     if (AddingMachinePasses) {
 393       if (printAfter)
 394         addPrintPass(Banner);
 395       if (verifyAfter)
 396         addVerifyPass(Banner);
 397     }
 398
 399     // Add the passes after the pass P if there is any.
 400     for (auto IP : Impl->InsertedPasses) {
 401       if (IP.TargetPassID == PassID)
 402         addPass(IP.getInsertedPass(), IP.VerifyAfter, IP.PrintAfter);
 403     }
 404   } else {
 405     delete P;
 406   }
 407   if (StopAfter == PassID)
 408     Stopped = true;
 409   if (StartAfter == PassID)
 410     Started = true;
 411   if (Stopped && !Started)
 412     report_fatal_error("Cannot stop compilation after pass that is not run");
 413 }
 414
 415 /// Add a CodeGen pass at this point in the pipeline after checking for target
 416 /// and command line overrides.
 417 ///
 418 /// addPass cannot return a pointer to the pass instance because is internal the
 419 /// PassManager and the instance we create here may already be freed.
 420 AnalysisID TargetPassConfig::addPass(AnalysisID PassID, bool verifyAfter,
 421                                      bool printAfter) {
 422   IdentifyingPassPtr TargetID = getPassSubstitution(PassID);
 423   IdentifyingPassPtr FinalPtr = overridePass(PassID, TargetID);
 424   if (!FinalPtr.isValid())
 425     return nullptr;
 426
 427   Pass *P;
 428   if (FinalPtr.isInstance())
 429     P = FinalPtr.getInstance();
 430   else {
 431     P = Pass::createPass(FinalPtr.getID());
 432     if (!P)
 433       llvm_unreachable("Pass ID not registered");
 434   }
 435   AnalysisID FinalID = P->getPassID();
 436   addPass(P, verifyAfter, printAfter); // Ends the lifetime of P.
 437
 438   return FinalID;
 439 }
 440
 441 void TargetPassConfig::printAndVerify(const std::string &Banner) {
 442   addPrintPass(Banner);
 443   addVerifyPass(Banner);
 444 }
 445
 446 void TargetPassConfig::addPrintPass(const std::string &Banner) {
 447   if (TM->shouldPrintMachineCode())
 448     PM->add(createMachineFunctionPrinterPass(dbgs(), Banner));
 449 }
 450
 451 void TargetPassConfig::addVerifyPass(const std::string &Banner) {
 452   bool Verify = VerifyMachineCode;
 453 #ifdef EXPENSIVE_CHECKS
 454   if (VerifyMachineCode == cl::BOU_UNSET)
 455     Verify = TM->isMachineVerifierClean();
 456 #endif
 457   if (Verify)
 458     PM->add(createMachineVerifierPass(Banner));
 459 }
 460
 461 /// Add common target configurable passes that perform LLVM IR to IR transforms
 462 /// following machine independent optimization.
 463 void TargetPassConfig::addIRPasses() {
 464   switch (UseCFLAA) {
 465   case CFLAAType::Steensgaard:
 466     addPass(createCFLSteensAAWrapperPass());
 467     break;
 468   case CFLAAType::Andersen:
 469     addPass(createCFLAndersAAWrapperPass());
 470     break;
 471   case CFLAAType::Both:
 472     addPass(createCFLAndersAAWrapperPass());
 473     addPass(createCFLSteensAAWrapperPass());
 474     break;
 475   default:
 476     break;
 477   }
 478
 479   // Basic AliasAnalysis support.
 480   // Add TypeBasedAliasAnalysis before BasicAliasAnalysis so that
 481   // BasicAliasAnalysis wins if they disagree. This is intended to help
 482   // support "obvious" type-punning idioms.
 483   addPass(createTypeBasedAAWrapperPass());
 484   addPass(createScopedNoAliasAAWrapperPass());
 485   addPass(createBasicAAWrapperPass());
 486
 487   // Before running any passes, run the verifier to determine if the input
 488   // coming from the front-end and/or optimizer is valid.
 489   if (!DisableVerify)
 490     addPass(createVerifierPass());
 491
 492   // Run loop strength reduction before anything else.
 493   if (getOptLevel() != CodeGenOpt::None && !DisableLSR) {
 494     addPass(createLoopStrengthReducePass());
 495     if (PrintLSR)
 496       addPass(createPrintFunctionPass(dbgs(), "\n\n*** Code after LSR ***\n"));
 497   }
 498
 499   // Run GC lowering passes for builtin collectors
 500   // TODO: add a pass insertion point here
 501   addPass(createGCLoweringPass());
 502   addPass(createShadowStackGCLoweringPass());
 503
 504   // Make sure that no unreachable blocks are instruction selected.
 505   addPass(createUnreachableBlockEliminationPass());
 506
 507   // Prepare expensive constants for SelectionDAG.
 508   if (getOptLevel() != CodeGenOpt::None && !DisableConstantHoisting)
 509     addPass(createConstantHoistingPass());
 510
 511   if (getOptLevel() != CodeGenOpt::None && !DisablePartialLibcallInlining)
 512     addPass(createPartiallyInlineLibCallsPass());
 513
 514   // Insert calls to mcount-like functions.
 515   addPass(createCountingFunctionInserterPass());
 516
 517   // Add scalarization of target's unsupported masked memory intrinsics pass.
 518   // the unsupported intrinsic will be replaced with a chain of basic blocks,
 519   // that stores/loads element one-by-one if the appropriate mask bit is set.
 520   addPass(createScalarizeMaskedMemIntrinPass());
 521
 522   // Expand reduction intrinsics into shuffle sequences if the target wants to.
 523   addPass(createExpandReductionsPass());
 524 }
 525
 526 /// Turn exception handling constructs into something the code generators can
 527 /// handle.
 528 void TargetPassConfig::addPassesToHandleExceptions() {
 529   const MCAsmInfo *MCAI = TM->getMCAsmInfo();
 530   assert(MCAI && "No MCAsmInfo");
 531   switch (MCAI->getExceptionHandlingType()) {
 532   case ExceptionHandling::SjLj:
 533     // SjLj piggy-backs on dwarf for this bit. The cleanups done apply to both
 534     // Dwarf EH prepare needs to be run after SjLj prepare. Otherwise,
 535     // catch info can get misplaced when a selector ends up more than one block
 536     // removed from the parent invoke(s). This could happen when a landing
 537     // pad is shared by multiple invokes and is also a target of a normal
 538     // edge from elsewhere.
 539     addPass(createSjLjEHPreparePass());
 540     LLVM_FALLTHROUGH;
 541   case ExceptionHandling::DwarfCFI:
 542   case ExceptionHandling::ARM:
 543     addPass(createDwarfEHPass());
 544     break;
 545   case ExceptionHandling::WinEH:
 546     // We support using both GCC-style and MSVC-style exceptions on Windows, so
 547     // add both preparation passes. Each pass will only actually run if it
 548     // recognizes the personality function.
 549     addPass(createWinEHPass());
 550     addPass(createDwarfEHPass());
 551     break;
 552   case ExceptionHandling::None:
 553     addPass(createLowerInvokePass());
 554
 555     // The lower invoke pass may create unreachable code. Remove it.
 556     addPass(createUnreachableBlockEliminationPass());
 557     break;
 558   }
 559 }
 560
 561 /// Add pass to prepare the LLVM IR for code generation. This should be done
 562 /// before exception handling preparation passes.
 563 void TargetPassConfig::addCodeGenPrepare() {
 564   if (getOptLevel() != CodeGenOpt::None && !DisableCGP)
 565     addPass(createCodeGenPreparePass());
 566   addPass(createRewriteSymbolsPass());
 567 }
 568
 569 /// Add common passes that perform LLVM IR to IR transforms in preparation for
 570 /// instruction selection.
 571 void TargetPassConfig::addISelPrepare() {
 572   addPreISel();
 573
 574   // Force codegen to run according to the callgraph.
 575   if (requiresCodeGenSCCOrder())
 576     addPass(new DummyCGSCCPass);
 577
 578   // Add both the safe stack and the stack protection passes: each of them will
 579   // only protect functions that have corresponding attributes.
 580   addPass(createSafeStackPass());
 581   addPass(createStackProtectorPass());
 582
 583   if (PrintISelInput)
 584     addPass(createPrintFunctionPass(
 585         dbgs(), "\n\n*** Final LLVM Code input to ISel ***\n"));
 586
 587   // All passes which modify the LLVM IR are now complete; run the verifier
 588   // to ensure that the IR is valid.
 589   if (!DisableVerify)
 590     addPass(createVerifierPass());
 591 }
 592
 593 bool TargetPassConfig::addCoreISelPasses() {
 594   // Enable FastISel with -fast, but allow that to be overridden.
 595   TM->setO0WantsFastISel(EnableFastISelOption != cl::BOU_FALSE);
 596   if (EnableFastISelOption == cl::BOU_TRUE ||
 597       (TM->getOptLevel() == CodeGenOpt::None && TM->getO0WantsFastISel()))
 598     TM->setFastISel(true);
 599
 600   // Ask the target for an isel.
 601   // Enable GlobalISel if the target wants to, but allow that to be overriden.
 602   if (EnableGlobalISel == cl::BOU_TRUE ||
 603       (EnableGlobalISel == cl::BOU_UNSET && isGlobalISelEnabled())) {
 604     if (addIRTranslator())
 605       return true;
 606
 607     addPreLegalizeMachineIR();
 608
 609     if (addLegalizeMachineIR())
 610       return true;
 611
 612     // Before running the register bank selector, ask the target if it
 613     // wants to run some passes.
 614     addPreRegBankSelect();
 615
 616     if (addRegBankSelect())
 617       return true;
 618
 619     addPreGlobalInstructionSelect();
 620
 621     if (addGlobalInstructionSelect())
 622       return true;
 623
 624     // Pass to reset the MachineFunction if the ISel failed.
 625     addPass(createResetMachineFunctionPass(
 626         reportDiagnosticWhenGlobalISelFallback(), isGlobalISelAbortEnabled()));
 627
 628     // Provide a fallback path when we do not want to abort on
 629     // not-yet-supported input.
 630     if (!isGlobalISelAbortEnabled() && addInstSelector())
 631       return true;
 632
 633   } else if (addInstSelector())
 634     return true;
 635
 636   return false;
 637 }
 638
 639 bool TargetPassConfig::addISelPasses() {
 640   if (TM->Options.EmulatedTLS)
 641     addPass(createLowerEmuTLSPass());
 642
 643   addPass(createPreISelIntrinsicLoweringPass());
 644   addPass(createTargetTransformInfoWrapperPass(TM->getTargetIRAnalysis()));
 645   addIRPasses();
 646   addCodeGenPrepare();
 647   addPassesToHandleExceptions();
 648   addISelPrepare();
 649
 650   return addCoreISelPasses();
 651 }
 652
 653 /// -regalloc=... command line option.
 654 static FunctionPass *useDefaultRegisterAllocator() { return nullptr; }
 655 static cl::opt<RegisterRegAlloc::FunctionPassCtor, false,
 656                RegisterPassParser<RegisterRegAlloc> >
 657 RegAlloc("regalloc",
 658          cl::init(&useDefaultRegisterAllocator),
 659          cl::desc("Register allocator to use"));
 660
 661 /// Add the complete set of target-independent postISel code generator passes.
 662 ///
 663 /// This can be read as the standard order of major LLVM CodeGen stages. Stages
 664 /// with nontrivial configuration or multiple passes are broken out below in
 665 /// add%Stage routines.
 666 ///
 667 /// Any TargetPassConfig::addXX routine may be overriden by the Target. The
 668 /// addPre/Post methods with empty header implementations allow injecting
 669 /// target-specific fixups just before or after major stages. Additionally,
 670 /// targets have the flexibility to change pass order within a stage by
 671 /// overriding default implementation of add%Stage routines below. Each
 672 /// technique has maintainability tradeoffs because alternate pass orders are
 673 /// not well supported. addPre/Post works better if the target pass is easily
 674 /// tied to a common pass. But if it has subtle dependencies on multiple passes,
 675 /// the target should override the stage instead.
 676 ///
 677 /// TODO: We could use a single addPre/Post(ID) hook to allow pass injection
 678 /// before/after any target-independent pass. But it's currently overkill.
 679 void TargetPassConfig::addMachinePasses() {
 680   AddingMachinePasses = true;
 681
 682   // Insert a machine instr printer pass after the specified pass.
 683   if (!StringRef(PrintMachineInstrs.getValue()).equals("") &&
 684       !StringRef(PrintMachineInstrs.getValue()).equals("option-unspecified")) {
 685     const PassRegistry *PR = PassRegistry::getPassRegistry();
 686     const PassInfo *TPI = PR->getPassInfo(PrintMachineInstrs.getValue());
 687     const PassInfo *IPI = PR->getPassInfo(StringRef("machineinstr-printer"));
 688     assert (TPI && IPI && "Pass ID not registered!");
 689     const char *TID = (const char *)(TPI->getTypeInfo());
 690     const char *IID = (const char *)(IPI->getTypeInfo());
 691     insertPass(TID, IID);
 692   }
 693
 694   // Print the instruction selected machine code...
 695   printAndVerify("After Instruction Selection");
 696
 697   if (TM->Options.EnableIPRA)
 698     addPass(createRegUsageInfoPropPass());
 699
 700   // Expand pseudo-instructions emitted by ISel.
 701   addPass(&ExpandISelPseudosID);
 702
 703   // Add passes that optimize machine instructions in SSA form.
 704   if (getOptLevel() != CodeGenOpt::None) {
 705     addMachineSSAOptimization();
 706   } else {
 707     // If the target requests it, assign local variables to stack slots relative
 708     // to one another and simplify frame index references where possible.
 709     addPass(&LocalStackSlotAllocationID, false);
 710   }
 711
 712   // Run pre-ra passes.
 713   addPreRegAlloc();
 714
 715   // Run register allocation and passes that are tightly coupled with it,
 716   // including phi elimination and scheduling.
 717   if (getOptimizeRegAlloc())
 718     addOptimizedRegAlloc(createRegAllocPass(true));
 719   else {
 720     if (RegAlloc != &useDefaultRegisterAllocator &&
 721         RegAlloc != &createFastRegisterAllocator)
 722       report_fatal_error("Must use fast (default) register allocator for unoptimized regalloc.");
 723     addFastRegAlloc(createRegAllocPass(false));
 724   }
 725
 726   // Run post-ra passes.
 727   addPostRegAlloc();
 728
 729   // Insert prolog/epilog code.  Eliminate abstract frame index references...
 730   if (getOptLevel() != CodeGenOpt::None)
 731     addPass(&ShrinkWrapID);
 732
 733   // Prolog/Epilog inserter needs a TargetMachine to instantiate. But only
 734   // do so if it hasn't been disabled, substituted, or overridden.
 735   if (!isPassSubstitutedOrOverridden(&PrologEpilogCodeInserterID))
 736       addPass(createPrologEpilogInserterPass());
 737
 738   /// Add passes that optimize machine instructions after register allocation.
 739   if (getOptLevel() != CodeGenOpt::None)
 740     addMachineLateOptimization();
 741
 742   // Expand pseudo instructions before second scheduling pass.
 743   addPass(&ExpandPostRAPseudosID);
 744
 745   // Run pre-sched2 passes.
 746   addPreSched2();
 747
 748   if (EnableImplicitNullChecks)
 749     addPass(&ImplicitNullChecksID);
 750
 751   // Second pass scheduler.
 752   // Let Target optionally insert this pass by itself at some other
 753   // point.
 754   if (getOptLevel() != CodeGenOpt::None &&
 755       !TM->targetSchedulesPostRAScheduling()) {
 756     if (MISchedPostRA)
 757       addPass(&PostMachineSchedulerID);
 758     else
 759       addPass(&PostRASchedulerID);
 760   }
 761
 762   // GC
 763   if (addGCPasses()) {
 764     if (PrintGCInfo)
 765       addPass(createGCInfoPrinter(dbgs()), false, false);
 766   }
 767
 768   // Basic block placement.
 769   if (getOptLevel() != CodeGenOpt::None)
 770     addBlockPlacement();
 771
 772   addPreEmitPass();
 773
 774   if (TM->Options.EnableIPRA)
 775     // Collect register usage information and produce a register mask of
 776     // clobbered registers, to be used to optimize call sites.
 777     addPass(createRegUsageInfoCollector());
 778
 779   addPass(&FuncletLayoutID, false);
 780
 781   addPass(&StackMapLivenessID, false);
 782   addPass(&LiveDebugValuesID, false);
 783
 784   // Insert before XRay Instrumentation.
 785   addPass(&FEntryInserterID, false);
 786
 787   addPass(&XRayInstrumentationID, false);
 788   addPass(&PatchableFunctionID, false);
 789
 790   if (EnableMachineOutliner)
 791     PM->add(createMachineOutlinerPass());
 792
 793   AddingMachinePasses = false;
 794 }
 795
 796 /// Add passes that optimize machine instructions in SSA form.
 797 void TargetPassConfig::addMachineSSAOptimization() {
 798   // Pre-ra tail duplication.
 799   addPass(&EarlyTailDuplicateID);
 800
 801   // Optimize PHIs before DCE: removing dead PHI cycles may make more
 802   // instructions dead.
 803   addPass(&OptimizePHIsID, false);
 804
 805   // This pass merges large allocas. StackSlotColoring is a different pass
 806   // which merges spill slots.
 807   addPass(&StackColoringID, false);
 808
 809   // If the target requests it, assign local variables to stack slots relative
 810   // to one another and simplify frame index references where possible.
 811   addPass(&LocalStackSlotAllocationID, false);
 812
 813   // With optimization, dead code should already be eliminated. However
 814   // there is one known exception: lowered code for arguments that are only
 815   // used by tail calls, where the tail calls reuse the incoming stack
 816   // arguments directly (see t11 in test/CodeGen/X86/sibcall.ll).
 817   addPass(&DeadMachineInstructionElimID);
 818
 819   // Allow targets to insert passes that improve instruction level parallelism,
 820   // like if-conversion. Such passes will typically need dominator trees and
 821   // loop info, just like LICM and CSE below.
 822   addILPOpts();
 823
 824   addPass(&MachineLICMID, false);
 825   addPass(&MachineCSEID, false);
 826
 827   // Coalesce basic blocks with the same branch condition
 828   addPass(&BranchCoalescingID);
 829
 830   addPass(&MachineSinkingID);
 831
 832   addPass(&PeepholeOptimizerID);
 833   // Clean-up the dead code that may have been generated by peephole
 834   // rewriting.
 835   addPass(&DeadMachineInstructionElimID);
 836 }
 837
 838 //===---------------------------------------------------------------------===//
 839 /// Register Allocation Pass Configuration
 840 //===---------------------------------------------------------------------===//
 841
 842 bool TargetPassConfig::getOptimizeRegAlloc() const {
 843   switch (OptimizeRegAlloc) {
 844   case cl::BOU_UNSET: return getOptLevel() != CodeGenOpt::None;
 845   case cl::BOU_TRUE:  return true;
 846   case cl::BOU_FALSE: return false;
 847   }
 848   llvm_unreachable("Invalid optimize-regalloc state");
 849 }
 850
 851 /// RegisterRegAlloc's global Registry tracks allocator registration.
 852 MachinePassRegistry RegisterRegAlloc::Registry;
 853
 854 /// A dummy default pass factory indicates whether the register allocator is
 855 /// overridden on the command line.
 856 static llvm::once_flag InitializeDefaultRegisterAllocatorFlag;
 857
 858 static RegisterRegAlloc
 859 defaultRegAlloc("default",
 860                 "pick register allocator based on -O option",
 861                 useDefaultRegisterAllocator);
 862
 863 static void initializeDefaultRegisterAllocatorOnce() {
 864   RegisterRegAlloc::FunctionPassCtor Ctor = RegisterRegAlloc::getDefault();
 865
 866   if (!Ctor) {
 867     Ctor = RegAlloc;
 868     RegisterRegAlloc::setDefault(RegAlloc);
 869   }
 870 }
 871
 872 /// Instantiate the default register allocator pass for this target for either
 873 /// the optimized or unoptimized allocation path. This will be added to the pass
 874 /// manager by addFastRegAlloc in the unoptimized case or addOptimizedRegAlloc
 875 /// in the optimized case.
 876 ///
 877 /// A target that uses the standard regalloc pass order for fast or optimized
 878 /// allocation may still override this for per-target regalloc
 879 /// selection. But -regalloc=... always takes precedence.
 880 FunctionPass *TargetPassConfig::createTargetRegisterAllocator(bool Optimized) {
 881   if (Optimized)
 882     return createGreedyRegisterAllocator();
 883   else
 884     return createFastRegisterAllocator();
 885 }
 886
 887 /// Find and instantiate the register allocation pass requested by this target
 888 /// at the current optimization level.  Different register allocators are
 889 /// defined as separate passes because they may require different analysis.
 890 ///
 891 /// This helper ensures that the regalloc= option is always available,
 892 /// even for targets that override the default allocator.
 893 ///
 894 /// FIXME: When MachinePassRegistry register pass IDs instead of function ptrs,
 895 /// this can be folded into addPass.
 896 FunctionPass *TargetPassConfig::createRegAllocPass(bool Optimized) {
 897   // Initialize the global default.
 898   llvm::call_once(InitializeDefaultRegisterAllocatorFlag,
 899                   initializeDefaultRegisterAllocatorOnce);
 900
 901   RegisterRegAlloc::FunctionPassCtor Ctor = RegisterRegAlloc::getDefault();
 902   if (Ctor != useDefaultRegisterAllocator)
 903     return Ctor();
 904
 905   // With no -regalloc= override, ask the target for a regalloc pass.
 906   return createTargetRegisterAllocator(Optimized);
 907 }
 908
 909 /// Return true if the default global register allocator is in use and
 910 /// has not be overriden on the command line with '-regalloc=...'
 911 bool TargetPassConfig::usingDefaultRegAlloc() const {
 912   return RegAlloc.getNumOccurrences() == 0;
 913 }
 914
 915 /// Add the minimum set of target-independent passes that are required for
 916 /// register allocation. No coalescing or scheduling.
 917 void TargetPassConfig::addFastRegAlloc(FunctionPass *RegAllocPass) {
 918   addPass(&PHIEliminationID, false);
 919   addPass(&TwoAddressInstructionPassID, false);
 920
 921   if (RegAllocPass)
 922     addPass(RegAllocPass);
 923 }
 924
 925 /// Add standard target-independent passes that are tightly coupled with
 926 /// optimized register allocation, including coalescing, machine instruction
 927 /// scheduling, and register allocation itself.
 928 void TargetPassConfig::addOptimizedRegAlloc(FunctionPass *RegAllocPass) {
 929   addPass(&DetectDeadLanesID, false);
 930
 931   addPass(&ProcessImplicitDefsID, false);
 932
 933   // LiveVariables currently requires pure SSA form.
 934   //
 935   // FIXME: Once TwoAddressInstruction pass no longer uses kill flags,
 936   // LiveVariables can be removed completely, and LiveIntervals can be directly
 937   // computed. (We still either need to regenerate kill flags after regalloc, or
 938   // preferably fix the scavenger to not depend on them).
 939   addPass(&LiveVariablesID, false);
 940
 941   // Edge splitting is smarter with machine loop info.
 942   addPass(&MachineLoopInfoID, false);
 943   addPass(&PHIEliminationID, false);
 944
 945   // Eventually, we want to run LiveIntervals before PHI elimination.
 946   if (EarlyLiveIntervals)
 947     addPass(&LiveIntervalsID, false);
 948
 949   addPass(&TwoAddressInstructionPassID, false);
 950   addPass(&RegisterCoalescerID);
 951
 952   // The machine scheduler may accidentally create disconnected components
 953   // when moving subregister definitions around, avoid this by splitting them to
 954   // separate vregs before. Splitting can also improve reg. allocation quality.
 955   addPass(&RenameIndependentSubregsID);
 956
 957   // PreRA instruction scheduling.
 958   addPass(&MachineSchedulerID);
 959
 960   if (RegAllocPass) {
 961     // Add the selected register allocation pass.
 962     addPass(RegAllocPass);
 963
 964     // Allow targets to change the register assignments before rewriting.
 965     addPreRewrite();
 966
 967     // Finally rewrite virtual registers.
 968     addPass(&VirtRegRewriterID);
 969
 970     // Perform stack slot coloring and post-ra machine LICM.
 971     //
 972     // FIXME: Re-enable coloring with register when it's capable of adding
 973     // kill markers.
 974     addPass(&StackSlotColoringID);
 975
 976     // Run post-ra machine LICM to hoist reloads / remats.
 977     //
 978     // FIXME: can this move into MachineLateOptimization?
 979     addPass(&PostRAMachineLICMID);
 980   }
 981 }
 982
 983 //===---------------------------------------------------------------------===//
 984 /// Post RegAlloc Pass Configuration
 985 //===---------------------------------------------------------------------===//
 986
 987 /// Add passes that optimize machine instructions after register allocation.
 988 void TargetPassConfig::addMachineLateOptimization() {
 989   // Branch folding must be run after regalloc and prolog/epilog insertion.
 990   addPass(&BranchFolderPassID);
 991
 992   // Tail duplication.
 993   // Note that duplicating tail just increases code size and degrades
 994   // performance for targets that require Structured Control Flow.
 995   // In addition it can also make CFG irreducible. Thus we disable it.
 996   if (!TM->requiresStructuredCFG())
 997     addPass(&TailDuplicateID);
 998
 999   // Copy propagation.
1000   addPass(&MachineCopyPropagationID);
1001 }
1002
1003 /// Add standard GC passes.
1004 bool TargetPassConfig::addGCPasses() {
1005   addPass(&GCMachineCodeAnalysisID, false);
1006   return true;
1007 }
1008
1009 /// Add standard basic block placement passes.
1010 void TargetPassConfig::addBlockPlacement() {
1011   if (addPass(&MachineBlockPlacementID)) {
1012     // Run a separate pass to collect block placement statistics.
1013     if (EnableBlockPlacementStats)
1014       addPass(&MachineBlockPlacementStatsID);
1015   }
1016 }
1017
1018 //===---------------------------------------------------------------------===//
1019 /// GlobalISel Configuration
1020 //===---------------------------------------------------------------------===//
1021
1022 bool TargetPassConfig::isGlobalISelEnabled() const {
1023   return false;
1024 }
1025
1026 bool TargetPassConfig::isGlobalISelAbortEnabled() const {
1027   return EnableGlobalISelAbort == 1;
1028 }
1029
1030 bool TargetPassConfig::reportDiagnosticWhenGlobalISelFallback() const {
1031   return EnableGlobalISelAbort == 2;
1032 }