contrib/llvm/lib/Target/AArch64/AArch64AsmPrinter.cpp

   1 //===- AArch64AsmPrinter.cpp - AArch64 LLVM assembly writer ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a printer that converts from our internal representation
  11 // of machine-dependent LLVM code to the AArch64 assembly language.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "AArch64.h"
  16 #include "AArch64MCInstLower.h"
  17 #include "AArch64MachineFunctionInfo.h"
  18 #include "AArch64RegisterInfo.h"
  19 #include "AArch64Subtarget.h"
  20 #include "AArch64TargetObjectFile.h"
  21 #include "InstPrinter/AArch64InstPrinter.h"
  22 #include "MCTargetDesc/AArch64AddressingModes.h"
  23 #include "MCTargetDesc/AArch64MCTargetDesc.h"
  24 #include "MCTargetDesc/AArch64TargetStreamer.h"
  25 #include "Utils/AArch64BaseInfo.h"
  26 #include "llvm/ADT/SmallString.h"
  27 #include "llvm/ADT/SmallVector.h"
  28 #include "llvm/ADT/StringRef.h"
  29 #include "llvm/ADT/Triple.h"
  30 #include "llvm/ADT/Twine.h"
  31 #include "llvm/BinaryFormat/COFF.h"
  32 #include "llvm/CodeGen/AsmPrinter.h"
  33 #include "llvm/CodeGen/MachineBasicBlock.h"
  34 #include "llvm/CodeGen/MachineFunction.h"
  35 #include "llvm/CodeGen/MachineInstr.h"
  36 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  37 #include "llvm/CodeGen/MachineModuleInfoImpls.h"
  38 #include "llvm/CodeGen/MachineOperand.h"
  39 #include "llvm/CodeGen/StackMaps.h"
  40 #include "llvm/CodeGen/TargetRegisterInfo.h"
  41 #include "llvm/IR/DataLayout.h"
  42 #include "llvm/IR/DebugInfoMetadata.h"
  43 #include "llvm/MC/MCAsmInfo.h"
  44 #include "llvm/MC/MCContext.h"
  45 #include "llvm/MC/MCInst.h"
  46 #include "llvm/MC/MCInstBuilder.h"
  47 #include "llvm/MC/MCStreamer.h"
  48 #include "llvm/MC/MCSymbol.h"
  49 #include "llvm/Support/Casting.h"
  50 #include "llvm/Support/ErrorHandling.h"
  51 #include "llvm/Support/TargetRegistry.h"
  52 #include "llvm/Support/raw_ostream.h"
  53 #include "llvm/Target/TargetMachine.h"
  54 #include <algorithm>
  55 #include <cassert>
  56 #include <cstdint>
  57 #include <map>
  58 #include <memory>
  59
  60 using namespace llvm;
  61
  62 #define DEBUG_TYPE "asm-printer"
  63
  64 namespace {
  65
  66 class AArch64AsmPrinter : public AsmPrinter {
  67   AArch64MCInstLower MCInstLowering;
  68   StackMaps SM;
  69   const AArch64Subtarget *STI;
  70
  71 public:
  72   AArch64AsmPrinter(TargetMachine &TM, std::unique_ptr<MCStreamer> Streamer)
  73       : AsmPrinter(TM, std::move(Streamer)), MCInstLowering(OutContext, *this),
  74         SM(*this) {}
  75
  76   StringRef getPassName() const override { return "AArch64 Assembly Printer"; }
  77
  78   /// Wrapper for MCInstLowering.lowerOperand() for the
  79   /// tblgen'erated pseudo lowering.
  80   bool lowerOperand(const MachineOperand &MO, MCOperand &MCOp) const {
  81     return MCInstLowering.lowerOperand(MO, MCOp);
  82   }
  83
  84   void EmitJumpTableInfo() override;
  85   void emitJumpTableEntry(const MachineJumpTableInfo *MJTI,
  86                           const MachineBasicBlock *MBB, unsigned JTI);
  87
  88   void LowerJumpTableDestSmall(MCStreamer &OutStreamer, const MachineInstr &MI);
  89
  90   void LowerSTACKMAP(MCStreamer &OutStreamer, StackMaps &SM,
  91                      const MachineInstr &MI);
  92   void LowerPATCHPOINT(MCStreamer &OutStreamer, StackMaps &SM,
  93                        const MachineInstr &MI);
  94
  95   void LowerPATCHABLE_FUNCTION_ENTER(const MachineInstr &MI);
  96   void LowerPATCHABLE_FUNCTION_EXIT(const MachineInstr &MI);
  97   void LowerPATCHABLE_TAIL_CALL(const MachineInstr &MI);
  98
  99   void EmitSled(const MachineInstr &MI, SledKind Kind);
 100
 101   /// tblgen'erated driver function for lowering simple MI->MC
 102   /// pseudo instructions.
 103   bool emitPseudoExpansionLowering(MCStreamer &OutStreamer,
 104                                    const MachineInstr *MI);
 105
 106   void EmitInstruction(const MachineInstr *MI) override;
 107
 108   void getAnalysisUsage(AnalysisUsage &AU) const override {
 109     AsmPrinter::getAnalysisUsage(AU);
 110     AU.setPreservesAll();
 111   }
 112
 113   bool runOnMachineFunction(MachineFunction &MF) override {
 114     AArch64FI = MF.getInfo<AArch64FunctionInfo>();
 115     STI = static_cast<const AArch64Subtarget*>(&MF.getSubtarget());
 116
 117     SetupMachineFunction(MF);
 118
 119     if (STI->isTargetCOFF()) {
 120       bool Internal = MF.getFunction().hasInternalLinkage();
 121       COFF::SymbolStorageClass Scl = Internal ? COFF::IMAGE_SYM_CLASS_STATIC
 122                                               : COFF::IMAGE_SYM_CLASS_EXTERNAL;
 123       int Type =
 124         COFF::IMAGE_SYM_DTYPE_FUNCTION << COFF::SCT_COMPLEX_TYPE_SHIFT;
 125
 126       OutStreamer->BeginCOFFSymbolDef(CurrentFnSym);
 127       OutStreamer->EmitCOFFSymbolStorageClass(Scl);
 128       OutStreamer->EmitCOFFSymbolType(Type);
 129       OutStreamer->EndCOFFSymbolDef();
 130     }
 131
 132     // Emit the rest of the function body.
 133     EmitFunctionBody();
 134
 135     // Emit the XRay table for this function.
 136     emitXRayTable();
 137
 138     // We didn't modify anything.
 139     return false;
 140   }
 141
 142 private:
 143   void printOperand(const MachineInstr *MI, unsigned OpNum, raw_ostream &O);
 144   bool printAsmMRegister(const MachineOperand &MO, char Mode, raw_ostream &O);
 145   bool printAsmRegInClass(const MachineOperand &MO,
 146                           const TargetRegisterClass *RC, bool isVector,
 147                           raw_ostream &O);
 148
 149   bool PrintAsmOperand(const MachineInstr *MI, unsigned OpNum,
 150                        unsigned AsmVariant, const char *ExtraCode,
 151                        raw_ostream &O) override;
 152   bool PrintAsmMemoryOperand(const MachineInstr *MI, unsigned OpNum,
 153                              unsigned AsmVariant, const char *ExtraCode,
 154                              raw_ostream &O) override;
 155
 156   void PrintDebugValueComment(const MachineInstr *MI, raw_ostream &OS);
 157
 158   void EmitFunctionBodyEnd() override;
 159
 160   MCSymbol *GetCPISymbol(unsigned CPID) const override;
 161   void EmitEndOfAsmFile(Module &M) override;
 162
 163   AArch64FunctionInfo *AArch64FI = nullptr;
 164
 165   /// Emit the LOHs contained in AArch64FI.
 166   void EmitLOHs();
 167
 168   /// Emit instruction to set float register to zero.
 169   void EmitFMov0(const MachineInstr &MI);
 170
 171   using MInstToMCSymbol = std::map<const MachineInstr *, MCSymbol *>;
 172
 173   MInstToMCSymbol LOHInstToLabel;
 174 };
 175
 176 } // end anonymous namespace
 177
 178 void AArch64AsmPrinter::LowerPATCHABLE_FUNCTION_ENTER(const MachineInstr &MI)
 179 {
 180   EmitSled(MI, SledKind::FUNCTION_ENTER);
 181 }
 182
 183 void AArch64AsmPrinter::LowerPATCHABLE_FUNCTION_EXIT(const MachineInstr &MI)
 184 {
 185   EmitSled(MI, SledKind::FUNCTION_EXIT);
 186 }
 187
 188 void AArch64AsmPrinter::LowerPATCHABLE_TAIL_CALL(const MachineInstr &MI)
 189 {
 190   EmitSled(MI, SledKind::TAIL_CALL);
 191 }
 192
 193 void AArch64AsmPrinter::EmitSled(const MachineInstr &MI, SledKind Kind)
 194 {
 195   static const int8_t NoopsInSledCount = 7;
 196   // We want to emit the following pattern:
 197   //
 198   // .Lxray_sled_N:
 199   //   ALIGN
 200   //   B #32
 201   //   ; 7 NOP instructions (28 bytes)
 202   // .tmpN
 203   //
 204   // We need the 28 bytes (7 instructions) because at runtime, we'd be patching
 205   // over the full 32 bytes (8 instructions) with the following pattern:
 206   //
 207   //   STP X0, X30, [SP, #-16]! ; push X0 and the link register to the stack
 208   //   LDR W0, #12 ; W0 := function ID
 209   //   LDR X16,#12 ; X16 := addr of __xray_FunctionEntry or __xray_FunctionExit
 210   //   BLR X16 ; call the tracing trampoline
 211   //   ;DATA: 32 bits of function ID
 212   //   ;DATA: lower 32 bits of the address of the trampoline
 213   //   ;DATA: higher 32 bits of the address of the trampoline
 214   //   LDP X0, X30, [SP], #16 ; pop X0 and the link register from the stack
 215   //
 216   OutStreamer->EmitCodeAlignment(4);
 217   auto CurSled = OutContext.createTempSymbol("xray_sled_", true);
 218   OutStreamer->EmitLabel(CurSled);
 219   auto Target = OutContext.createTempSymbol();
 220
 221   // Emit "B #32" instruction, which jumps over the next 28 bytes.
 222   // The operand has to be the number of 4-byte instructions to jump over,
 223   // including the current instruction.
 224   EmitToStreamer(*OutStreamer, MCInstBuilder(AArch64::B).addImm(8));
 225
 226   for (int8_t I = 0; I < NoopsInSledCount; I++)
 227     EmitToStreamer(*OutStreamer, MCInstBuilder(AArch64::HINT).addImm(0));
 228
 229   OutStreamer->EmitLabel(Target);
 230   recordSled(CurSled, MI, Kind);
 231 }
 232
 233 void AArch64AsmPrinter::EmitEndOfAsmFile(Module &M) {
 234   const Triple &TT = TM.getTargetTriple();
 235   if (TT.isOSBinFormatMachO()) {
 236     // Funny Darwin hack: This flag tells the linker that no global symbols
 237     // contain code that falls through to other global symbols (e.g. the obvious
 238     // implementation of multiple entry points).  If this doesn't occur, the
 239     // linker can safely perform dead code stripping.  Since LLVM never
 240     // generates code that does this, it is always safe to set.
 241     OutStreamer->EmitAssemblerFlag(MCAF_SubsectionsViaSymbols);
 242     emitStackMaps(SM);
 243   }
 244 }
 245
 246 void AArch64AsmPrinter::EmitLOHs() {
 247   SmallVector<MCSymbol *, 3> MCArgs;
 248
 249   for (const auto &D : AArch64FI->getLOHContainer()) {
 250     for (const MachineInstr *MI : D.getArgs()) {
 251       MInstToMCSymbol::iterator LabelIt = LOHInstToLabel.find(MI);
 252       assert(LabelIt != LOHInstToLabel.end() &&
 253              "Label hasn't been inserted for LOH related instruction");
 254       MCArgs.push_back(LabelIt->second);
 255     }
 256     OutStreamer->EmitLOHDirective(D.getKind(), MCArgs);
 257     MCArgs.clear();
 258   }
 259 }
 260
 261 void AArch64AsmPrinter::EmitFunctionBodyEnd() {
 262   if (!AArch64FI->getLOHRelated().empty())
 263     EmitLOHs();
 264 }
 265
 266 /// GetCPISymbol - Return the symbol for the specified constant pool entry.
 267 MCSymbol *AArch64AsmPrinter::GetCPISymbol(unsigned CPID) const {
 268   // Darwin uses a linker-private symbol name for constant-pools (to
 269   // avoid addends on the relocation?), ELF has no such concept and
 270   // uses a normal private symbol.
 271   if (!getDataLayout().getLinkerPrivateGlobalPrefix().empty())
 272     return OutContext.getOrCreateSymbol(
 273         Twine(getDataLayout().getLinkerPrivateGlobalPrefix()) + "CPI" +
 274         Twine(getFunctionNumber()) + "_" + Twine(CPID));
 275
 276   return AsmPrinter::GetCPISymbol(CPID);
 277 }
 278
 279 void AArch64AsmPrinter::printOperand(const MachineInstr *MI, unsigned OpNum,
 280                                      raw_ostream &O) {
 281   const MachineOperand &MO = MI->getOperand(OpNum);
 282   switch (MO.getType()) {
 283   default:
 284     llvm_unreachable("<unknown operand type>");
 285   case MachineOperand::MO_Register: {
 286     unsigned Reg = MO.getReg();
 287     assert(TargetRegisterInfo::isPhysicalRegister(Reg));
 288     assert(!MO.getSubReg() && "Subregs should be eliminated!");
 289     O << AArch64InstPrinter::getRegisterName(Reg);
 290     break;
 291   }
 292   case MachineOperand::MO_Immediate: {
 293     int64_t Imm = MO.getImm();
 294     O << '#' << Imm;
 295     break;
 296   }
 297   case MachineOperand::MO_GlobalAddress: {
 298     const GlobalValue *GV = MO.getGlobal();
 299     MCSymbol *Sym = getSymbol(GV);
 300
 301     // FIXME: Can we get anything other than a plain symbol here?
 302     assert(!MO.getTargetFlags() && "Unknown operand target flag!");
 303
 304     Sym->print(O, MAI);
 305     printOffset(MO.getOffset(), O);
 306     break;
 307   }
 308   case MachineOperand::MO_BlockAddress: {
 309     MCSymbol *Sym = GetBlockAddressSymbol(MO.getBlockAddress());
 310     Sym->print(O, MAI);
 311     break;
 312   }
 313   }
 314 }
 315
 316 bool AArch64AsmPrinter::printAsmMRegister(const MachineOperand &MO, char Mode,
 317                                           raw_ostream &O) {
 318   unsigned Reg = MO.getReg();
 319   switch (Mode) {
 320   default:
 321     return true; // Unknown mode.
 322   case 'w':
 323     Reg = getWRegFromXReg(Reg);
 324     break;
 325   case 'x':
 326     Reg = getXRegFromWReg(Reg);
 327     break;
 328   }
 329
 330   O << AArch64InstPrinter::getRegisterName(Reg);
 331   return false;
 332 }
 333
 334 // Prints the register in MO using class RC using the offset in the
 335 // new register class. This should not be used for cross class
 336 // printing.
 337 bool AArch64AsmPrinter::printAsmRegInClass(const MachineOperand &MO,
 338                                            const TargetRegisterClass *RC,
 339                                            bool isVector, raw_ostream &O) {
 340   assert(MO.isReg() && "Should only get here with a register!");
 341   const TargetRegisterInfo *RI = STI->getRegisterInfo();
 342   unsigned Reg = MO.getReg();
 343   unsigned RegToPrint = RC->getRegister(RI->getEncodingValue(Reg));
 344   assert(RI->regsOverlap(RegToPrint, Reg));
 345   O << AArch64InstPrinter::getRegisterName(
 346            RegToPrint, isVector ? AArch64::vreg : AArch64::NoRegAltName);
 347   return false;
 348 }
 349
 350 bool AArch64AsmPrinter::PrintAsmOperand(const MachineInstr *MI, unsigned OpNum,
 351                                         unsigned AsmVariant,
 352                                         const char *ExtraCode, raw_ostream &O) {
 353   const MachineOperand &MO = MI->getOperand(OpNum);
 354
 355   // First try the generic code, which knows about modifiers like 'c' and 'n'.
 356   if (!AsmPrinter::PrintAsmOperand(MI, OpNum, AsmVariant, ExtraCode, O))
 357     return false;
 358
 359   // Does this asm operand have a single letter operand modifier?
 360   if (ExtraCode && ExtraCode[0]) {
 361     if (ExtraCode[1] != 0)
 362       return true; // Unknown modifier.
 363
 364     switch (ExtraCode[0]) {
 365     default:
 366       return true; // Unknown modifier.
 367     case 'a':      // Print 'a' modifier
 368       PrintAsmMemoryOperand(MI, OpNum, AsmVariant, ExtraCode, O);
 369       return false;
 370     case 'w':      // Print W register
 371     case 'x':      // Print X register
 372       if (MO.isReg())
 373         return printAsmMRegister(MO, ExtraCode[0], O);
 374       if (MO.isImm() && MO.getImm() == 0) {
 375         unsigned Reg = ExtraCode[0] == 'w' ? AArch64::WZR : AArch64::XZR;
 376         O << AArch64InstPrinter::getRegisterName(Reg);
 377         return false;
 378       }
 379       printOperand(MI, OpNum, O);
 380       return false;
 381     case 'b': // Print B register.
 382     case 'h': // Print H register.
 383     case 's': // Print S register.
 384     case 'd': // Print D register.
 385     case 'q': // Print Q register.
 386       if (MO.isReg()) {
 387         const TargetRegisterClass *RC;
 388         switch (ExtraCode[0]) {
 389         case 'b':
 390           RC = &AArch64::FPR8RegClass;
 391           break;
 392         case 'h':
 393           RC = &AArch64::FPR16RegClass;
 394           break;
 395         case 's':
 396           RC = &AArch64::FPR32RegClass;
 397           break;
 398         case 'd':
 399           RC = &AArch64::FPR64RegClass;
 400           break;
 401         case 'q':
 402           RC = &AArch64::FPR128RegClass;
 403           break;
 404         default:
 405           return true;
 406         }
 407         return printAsmRegInClass(MO, RC, false /* vector */, O);
 408       }
 409       printOperand(MI, OpNum, O);
 410       return false;
 411     }
 412   }
 413
 414   // According to ARM, we should emit x and v registers unless we have a
 415   // modifier.
 416   if (MO.isReg()) {
 417     unsigned Reg = MO.getReg();
 418
 419     // If this is a w or x register, print an x register.
 420     if (AArch64::GPR32allRegClass.contains(Reg) ||
 421         AArch64::GPR64allRegClass.contains(Reg))
 422       return printAsmMRegister(MO, 'x', O);
 423
 424     // If this is a b, h, s, d, or q register, print it as a v register.
 425     return printAsmRegInClass(MO, &AArch64::FPR128RegClass, true /* vector */,
 426                               O);
 427   }
 428
 429   printOperand(MI, OpNum, O);
 430   return false;
 431 }
 432
 433 bool AArch64AsmPrinter::PrintAsmMemoryOperand(const MachineInstr *MI,
 434                                               unsigned OpNum,
 435                                               unsigned AsmVariant,
 436                                               const char *ExtraCode,
 437                                               raw_ostream &O) {
 438   if (ExtraCode && ExtraCode[0] && ExtraCode[0] != 'a')
 439     return true; // Unknown modifier.
 440
 441   const MachineOperand &MO = MI->getOperand(OpNum);
 442   assert(MO.isReg() && "unexpected inline asm memory operand");
 443   O << "[" << AArch64InstPrinter::getRegisterName(MO.getReg()) << "]";
 444   return false;
 445 }
 446
 447 void AArch64AsmPrinter::PrintDebugValueComment(const MachineInstr *MI,
 448                                                raw_ostream &OS) {
 449   unsigned NOps = MI->getNumOperands();
 450   assert(NOps == 4);
 451   OS << '\t' << MAI->getCommentString() << "DEBUG_VALUE: ";
 452   // cast away const; DIetc do not take const operands for some reason.
 453   OS << cast<DILocalVariable>(MI->getOperand(NOps - 2).getMetadata())
 454             ->getName();
 455   OS << " <- ";
 456   // Frame address.  Currently handles register +- offset only.
 457   assert(MI->getOperand(0).isReg() && MI->getOperand(1).isImm());
 458   OS << '[';
 459   printOperand(MI, 0, OS);
 460   OS << '+';
 461   printOperand(MI, 1, OS);
 462   OS << ']';
 463   OS << "+";
 464   printOperand(MI, NOps - 2, OS);
 465 }
 466
 467 void AArch64AsmPrinter::EmitJumpTableInfo() {
 468   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 469   if (!MJTI) return;
 470
 471   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 472   if (JT.empty()) return;
 473
 474   const TargetLoweringObjectFile &TLOF = getObjFileLowering();
 475   MCSection *ReadOnlySec = TLOF.getSectionForJumpTable(MF->getFunction(), TM);
 476   OutStreamer->SwitchSection(ReadOnlySec);
 477
 478   auto AFI = MF->getInfo<AArch64FunctionInfo>();
 479   for (unsigned JTI = 0, e = JT.size(); JTI != e; ++JTI) {
 480     const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 481
 482     // If this jump table was deleted, ignore it.
 483     if (JTBBs.empty()) continue;
 484
 485     unsigned Size = AFI->getJumpTableEntrySize(JTI);
 486     EmitAlignment(Log2_32(Size));
 487     OutStreamer->EmitLabel(GetJTISymbol(JTI));
 488
 489     for (auto *JTBB : JTBBs)
 490       emitJumpTableEntry(MJTI, JTBB, JTI);
 491   }
 492 }
 493
 494 void AArch64AsmPrinter::emitJumpTableEntry(const MachineJumpTableInfo *MJTI,
 495                                            const MachineBasicBlock *MBB,
 496                                            unsigned JTI) {
 497   const MCExpr *Value = MCSymbolRefExpr::create(MBB->getSymbol(), OutContext);
 498   auto AFI = MF->getInfo<AArch64FunctionInfo>();
 499   unsigned Size = AFI->getJumpTableEntrySize(JTI);
 500
 501   if (Size == 4) {
 502     // .word LBB - LJTI
 503     const TargetLowering *TLI = MF->getSubtarget().getTargetLowering();
 504     const MCExpr *Base = TLI->getPICJumpTableRelocBaseExpr(MF, JTI, OutContext);
 505     Value = MCBinaryExpr::createSub(Value, Base, OutContext);
 506   } else {
 507     // .byte (LBB - LBB) >> 2 (or .hword)
 508     const MCSymbol *BaseSym = AFI->getJumpTableEntryPCRelSymbol(JTI);
 509     const MCExpr *Base = MCSymbolRefExpr::create(BaseSym, OutContext);
 510     Value = MCBinaryExpr::createSub(Value, Base, OutContext);
 511     Value = MCBinaryExpr::createLShr(
 512         Value, MCConstantExpr::create(2, OutContext), OutContext);
 513   }
 514
 515   OutStreamer->EmitValue(Value, Size);
 516 }
 517
 518 /// Small jump tables contain an unsigned byte or half, representing the offset
 519 /// from the lowest-addressed possible destination to the desired basic
 520 /// block. Since all instructions are 4-byte aligned, this is further compressed
 521 /// by counting in instructions rather than bytes (i.e. divided by 4). So, to
 522 /// materialize the correct destination we need:
 523 ///
 524 ///             adr xDest, .LBB0_0
 525 ///             ldrb wScratch, [xTable, xEntry]   (with "lsl #1" for ldrh).
 526 ///             add xDest, xDest, xScratch, lsl #2
 527 void AArch64AsmPrinter::LowerJumpTableDestSmall(llvm::MCStreamer &OutStreamer,
 528                                                 const llvm::MachineInstr &MI) {
 529   unsigned DestReg = MI.getOperand(0).getReg();
 530   unsigned ScratchReg = MI.getOperand(1).getReg();
 531   unsigned ScratchRegW =
 532       STI->getRegisterInfo()->getSubReg(ScratchReg, AArch64::sub_32);
 533   unsigned TableReg = MI.getOperand(2).getReg();
 534   unsigned EntryReg = MI.getOperand(3).getReg();
 535   int JTIdx = MI.getOperand(4).getIndex();
 536   bool IsByteEntry = MI.getOpcode() == AArch64::JumpTableDest8;
 537
 538   // This has to be first because the compression pass based its reachability
 539   // calculations on the start of the JumpTableDest instruction.
 540   auto Label =
 541       MF->getInfo<AArch64FunctionInfo>()->getJumpTableEntryPCRelSymbol(JTIdx);
 542   EmitToStreamer(OutStreamer, MCInstBuilder(AArch64::ADR)
 543                                   .addReg(DestReg)
 544                                   .addExpr(MCSymbolRefExpr::create(
 545                                       Label, MF->getContext())));
 546
 547   // Load the number of instruction-steps to offset from the label.
 548   unsigned LdrOpcode = IsByteEntry ? AArch64::LDRBBroX : AArch64::LDRHHroX;
 549   EmitToStreamer(OutStreamer, MCInstBuilder(LdrOpcode)
 550                                   .addReg(ScratchRegW)
 551                                   .addReg(TableReg)
 552                                   .addReg(EntryReg)
 553                                   .addImm(0)
 554                                   .addImm(IsByteEntry ? 0 : 1));
 555
 556   // Multiply the steps by 4 and add to the already materialized base label
 557   // address.
 558   EmitToStreamer(OutStreamer, MCInstBuilder(AArch64::ADDXrs)
 559                                   .addReg(DestReg)
 560                                   .addReg(DestReg)
 561                                   .addReg(ScratchReg)
 562                                   .addImm(2));
 563 }
 564
 565 void AArch64AsmPrinter::LowerSTACKMAP(MCStreamer &OutStreamer, StackMaps &SM,
 566                                       const MachineInstr &MI) {
 567   unsigned NumNOPBytes = StackMapOpers(&MI).getNumPatchBytes();
 568
 569   SM.recordStackMap(MI);
 570   assert(NumNOPBytes % 4 == 0 && "Invalid number of NOP bytes requested!");
 571
 572   // Scan ahead to trim the shadow.
 573   const MachineBasicBlock &MBB = *MI.getParent();
 574   MachineBasicBlock::const_iterator MII(MI);
 575   ++MII;
 576   while (NumNOPBytes > 0) {
 577     if (MII == MBB.end() || MII->isCall() ||
 578         MII->getOpcode() == AArch64::DBG_VALUE ||
 579         MII->getOpcode() == TargetOpcode::PATCHPOINT ||
 580         MII->getOpcode() == TargetOpcode::STACKMAP)
 581       break;
 582     ++MII;
 583     NumNOPBytes -= 4;
 584   }
 585
 586   // Emit nops.
 587   for (unsigned i = 0; i < NumNOPBytes; i += 4)
 588     EmitToStreamer(OutStreamer, MCInstBuilder(AArch64::HINT).addImm(0));
 589 }
 590
 591 // Lower a patchpoint of the form:
 592 // [<def>], <id>, <numBytes>, <target>, <numArgs>
 593 void AArch64AsmPrinter::LowerPATCHPOINT(MCStreamer &OutStreamer, StackMaps &SM,
 594                                         const MachineInstr &MI) {
 595   SM.recordPatchPoint(MI);
 596
 597   PatchPointOpers Opers(&MI);
 598
 599   int64_t CallTarget = Opers.getCallTarget().getImm();
 600   unsigned EncodedBytes = 0;
 601   if (CallTarget) {
 602     assert((CallTarget & 0xFFFFFFFFFFFF) == CallTarget &&
 603            "High 16 bits of call target should be zero.");
 604     unsigned ScratchReg = MI.getOperand(Opers.getNextScratchIdx()).getReg();
 605     EncodedBytes = 16;
 606     // Materialize the jump address:
 607     EmitToStreamer(OutStreamer, MCInstBuilder(AArch64::MOVZXi)
 608                                     .addReg(ScratchReg)
 609                                     .addImm((CallTarget >> 32) & 0xFFFF)
 610                                     .addImm(32));
 611     EmitToStreamer(OutStreamer, MCInstBuilder(AArch64::MOVKXi)
 612                                     .addReg(ScratchReg)
 613                                     .addReg(ScratchReg)
 614                                     .addImm((CallTarget >> 16) & 0xFFFF)
 615                                     .addImm(16));
 616     EmitToStreamer(OutStreamer, MCInstBuilder(AArch64::MOVKXi)
 617                                     .addReg(ScratchReg)
 618                                     .addReg(ScratchReg)
 619                                     .addImm(CallTarget & 0xFFFF)
 620                                     .addImm(0));
 621     EmitToStreamer(OutStreamer, MCInstBuilder(AArch64::BLR).addReg(ScratchReg));
 622   }
 623   // Emit padding.
 624   unsigned NumBytes = Opers.getNumPatchBytes();
 625   assert(NumBytes >= EncodedBytes &&
 626          "Patchpoint can't request size less than the length of a call.");
 627   assert((NumBytes - EncodedBytes) % 4 == 0 &&
 628          "Invalid number of NOP bytes requested!");
 629   for (unsigned i = EncodedBytes; i < NumBytes; i += 4)
 630     EmitToStreamer(OutStreamer, MCInstBuilder(AArch64::HINT).addImm(0));
 631 }
 632
 633 void AArch64AsmPrinter::EmitFMov0(const MachineInstr &MI) {
 634   unsigned DestReg = MI.getOperand(0).getReg();
 635   if (STI->hasZeroCycleZeroingFP() && !STI->hasZeroCycleZeroingFPWorkaround()) {
 636     // Convert H/S/D register to corresponding Q register
 637     if (AArch64::H0 <= DestReg && DestReg <= AArch64::H31)
 638       DestReg = AArch64::Q0 + (DestReg - AArch64::H0);
 639     else if (AArch64::S0 <= DestReg && DestReg <= AArch64::S31)
 640       DestReg = AArch64::Q0 + (DestReg - AArch64::S0);
 641     else {
 642       assert(AArch64::D0 <= DestReg && DestReg <= AArch64::D31);
 643       DestReg = AArch64::Q0 + (DestReg - AArch64::D0);
 644     }
 645     MCInst MOVI;
 646     MOVI.setOpcode(AArch64::MOVIv2d_ns);
 647     MOVI.addOperand(MCOperand::createReg(DestReg));
 648     MOVI.addOperand(MCOperand::createImm(0));
 649     EmitToStreamer(*OutStreamer, MOVI);
 650   } else {
 651     MCInst FMov;
 652     switch (MI.getOpcode()) {
 653     default: llvm_unreachable("Unexpected opcode");
 654     case AArch64::FMOVH0:
 655       FMov.setOpcode(AArch64::FMOVWHr);
 656       FMov.addOperand(MCOperand::createReg(DestReg));
 657       FMov.addOperand(MCOperand::createReg(AArch64::WZR));
 658       break;
 659     case AArch64::FMOVS0:
 660       FMov.setOpcode(AArch64::FMOVWSr);
 661       FMov.addOperand(MCOperand::createReg(DestReg));
 662       FMov.addOperand(MCOperand::createReg(AArch64::WZR));
 663       break;
 664     case AArch64::FMOVD0:
 665       FMov.setOpcode(AArch64::FMOVXDr);
 666       FMov.addOperand(MCOperand::createReg(DestReg));
 667       FMov.addOperand(MCOperand::createReg(AArch64::XZR));
 668       break;
 669     }
 670     EmitToStreamer(*OutStreamer, FMov);
 671   }
 672 }
 673
 674 // Simple pseudo-instructions have their lowering (with expansion to real
 675 // instructions) auto-generated.
 676 #include "AArch64GenMCPseudoLowering.inc"
 677
 678 void AArch64AsmPrinter::EmitInstruction(const MachineInstr *MI) {
 679   // Do any auto-generated pseudo lowerings.
 680   if (emitPseudoExpansionLowering(*OutStreamer, MI))
 681     return;
 682
 683   if (AArch64FI->getLOHRelated().count(MI)) {
 684     // Generate a label for LOH related instruction
 685     MCSymbol *LOHLabel = createTempSymbol("loh");
 686     // Associate the instruction with the label
 687     LOHInstToLabel[MI] = LOHLabel;
 688     OutStreamer->EmitLabel(LOHLabel);
 689   }
 690
 691   AArch64TargetStreamer *TS =
 692     static_cast<AArch64TargetStreamer *>(OutStreamer->getTargetStreamer());
 693   // Do any manual lowerings.
 694   switch (MI->getOpcode()) {
 695   default:
 696     break;
 697     case AArch64::MOVMCSym: {
 698     unsigned DestReg = MI->getOperand(0).getReg();
 699     const MachineOperand &MO_Sym = MI->getOperand(1);
 700     MachineOperand Hi_MOSym(MO_Sym), Lo_MOSym(MO_Sym);
 701     MCOperand Hi_MCSym, Lo_MCSym;
 702
 703     Hi_MOSym.setTargetFlags(AArch64II::MO_G1 | AArch64II::MO_S);
 704     Lo_MOSym.setTargetFlags(AArch64II::MO_G0 | AArch64II::MO_NC);
 705
 706     MCInstLowering.lowerOperand(Hi_MOSym, Hi_MCSym);
 707     MCInstLowering.lowerOperand(Lo_MOSym, Lo_MCSym);
 708
 709     MCInst MovZ;
 710     MovZ.setOpcode(AArch64::MOVZXi);
 711     MovZ.addOperand(MCOperand::createReg(DestReg));
 712     MovZ.addOperand(Hi_MCSym);
 713     MovZ.addOperand(MCOperand::createImm(16));
 714     EmitToStreamer(*OutStreamer, MovZ);
 715
 716     MCInst MovK;
 717     MovK.setOpcode(AArch64::MOVKXi);
 718     MovK.addOperand(MCOperand::createReg(DestReg));
 719     MovK.addOperand(MCOperand::createReg(DestReg));
 720     MovK.addOperand(Lo_MCSym);
 721     MovK.addOperand(MCOperand::createImm(0));
 722     EmitToStreamer(*OutStreamer, MovK);
 723     return;
 724   }
 725   case AArch64::MOVIv2d_ns:
 726     // If the target has <rdar://problem/16473581>, lower this
 727     // instruction to movi.16b instead.
 728     if (STI->hasZeroCycleZeroingFPWorkaround() &&
 729         MI->getOperand(1).getImm() == 0) {
 730       MCInst TmpInst;
 731       TmpInst.setOpcode(AArch64::MOVIv16b_ns);
 732       TmpInst.addOperand(MCOperand::createReg(MI->getOperand(0).getReg()));
 733       TmpInst.addOperand(MCOperand::createImm(MI->getOperand(1).getImm()));
 734       EmitToStreamer(*OutStreamer, TmpInst);
 735       return;
 736     }
 737     break;
 738
 739   case AArch64::DBG_VALUE: {
 740     if (isVerbose() && OutStreamer->hasRawTextSupport()) {
 741       SmallString<128> TmpStr;
 742       raw_svector_ostream OS(TmpStr);
 743       PrintDebugValueComment(MI, OS);
 744       OutStreamer->EmitRawText(StringRef(OS.str()));
 745     }
 746     return;
 747
 748   case AArch64::EMITBKEY: {
 749       ExceptionHandling ExceptionHandlingType = MAI->getExceptionHandlingType();
 750       if (ExceptionHandlingType != ExceptionHandling::DwarfCFI &&
 751           ExceptionHandlingType != ExceptionHandling::ARM)
 752         return;
 753
 754       if (needsCFIMoves() == CFI_M_None)
 755         return;
 756
 757       OutStreamer->EmitCFIBKeyFrame();
 758       return;
 759     }
 760   }
 761
 762   // Tail calls use pseudo instructions so they have the proper code-gen
 763   // attributes (isCall, isReturn, etc.). We lower them to the real
 764   // instruction here.
 765   case AArch64::TCRETURNri:
 766   case AArch64::TCRETURNriBTI:
 767   case AArch64::TCRETURNriALL: {
 768     MCInst TmpInst;
 769     TmpInst.setOpcode(AArch64::BR);
 770     TmpInst.addOperand(MCOperand::createReg(MI->getOperand(0).getReg()));
 771     EmitToStreamer(*OutStreamer, TmpInst);
 772     return;
 773   }
 774   case AArch64::TCRETURNdi: {
 775     MCOperand Dest;
 776     MCInstLowering.lowerOperand(MI->getOperand(0), Dest);
 777     MCInst TmpInst;
 778     TmpInst.setOpcode(AArch64::B);
 779     TmpInst.addOperand(Dest);
 780     EmitToStreamer(*OutStreamer, TmpInst);
 781     return;
 782   }
 783   case AArch64::TLSDESC_CALLSEQ: {
 784     /// lower this to:
 785     ///    adrp  x0, :tlsdesc:var
 786     ///    ldr   x1, [x0, #:tlsdesc_lo12:var]
 787     ///    add   x0, x0, #:tlsdesc_lo12:var
 788     ///    .tlsdesccall var
 789     ///    blr   x1
 790     ///    (TPIDR_EL0 offset now in x0)
 791     const MachineOperand &MO_Sym = MI->getOperand(0);
 792     MachineOperand MO_TLSDESC_LO12(MO_Sym), MO_TLSDESC(MO_Sym);
 793     MCOperand Sym, SymTLSDescLo12, SymTLSDesc;
 794     MO_TLSDESC_LO12.setTargetFlags(AArch64II::MO_TLS | AArch64II::MO_PAGEOFF);
 795     MO_TLSDESC.setTargetFlags(AArch64II::MO_TLS | AArch64II::MO_PAGE);
 796     MCInstLowering.lowerOperand(MO_Sym, Sym);
 797     MCInstLowering.lowerOperand(MO_TLSDESC_LO12, SymTLSDescLo12);
 798     MCInstLowering.lowerOperand(MO_TLSDESC, SymTLSDesc);
 799
 800     MCInst Adrp;
 801     Adrp.setOpcode(AArch64::ADRP);
 802     Adrp.addOperand(MCOperand::createReg(AArch64::X0));
 803     Adrp.addOperand(SymTLSDesc);
 804     EmitToStreamer(*OutStreamer, Adrp);
 805
 806     MCInst Ldr;
 807     Ldr.setOpcode(AArch64::LDRXui);
 808     Ldr.addOperand(MCOperand::createReg(AArch64::X1));
 809     Ldr.addOperand(MCOperand::createReg(AArch64::X0));
 810     Ldr.addOperand(SymTLSDescLo12);
 811     Ldr.addOperand(MCOperand::createImm(0));
 812     EmitToStreamer(*OutStreamer, Ldr);
 813
 814     MCInst Add;
 815     Add.setOpcode(AArch64::ADDXri);
 816     Add.addOperand(MCOperand::createReg(AArch64::X0));
 817     Add.addOperand(MCOperand::createReg(AArch64::X0));
 818     Add.addOperand(SymTLSDescLo12);
 819     Add.addOperand(MCOperand::createImm(AArch64_AM::getShiftValue(0)));
 820     EmitToStreamer(*OutStreamer, Add);
 821
 822     // Emit a relocation-annotation. This expands to no code, but requests
 823     // the following instruction gets an R_AARCH64_TLSDESC_CALL.
 824     MCInst TLSDescCall;
 825     TLSDescCall.setOpcode(AArch64::TLSDESCCALL);
 826     TLSDescCall.addOperand(Sym);
 827     EmitToStreamer(*OutStreamer, TLSDescCall);
 828
 829     MCInst Blr;
 830     Blr.setOpcode(AArch64::BLR);
 831     Blr.addOperand(MCOperand::createReg(AArch64::X1));
 832     EmitToStreamer(*OutStreamer, Blr);
 833
 834     return;
 835   }
 836
 837   case AArch64::JumpTableDest32: {
 838     // We want:
 839     //     ldrsw xScratch, [xTable, xEntry, lsl #2]
 840     //     add xDest, xTable, xScratch
 841     unsigned DestReg = MI->getOperand(0).getReg(),
 842              ScratchReg = MI->getOperand(1).getReg(),
 843              TableReg = MI->getOperand(2).getReg(),
 844              EntryReg = MI->getOperand(3).getReg();
 845     EmitToStreamer(*OutStreamer, MCInstBuilder(AArch64::LDRSWroX)
 846                                      .addReg(ScratchReg)
 847                                      .addReg(TableReg)
 848                                      .addReg(EntryReg)
 849                                      .addImm(0)
 850                                      .addImm(1));
 851     EmitToStreamer(*OutStreamer, MCInstBuilder(AArch64::ADDXrs)
 852                                      .addReg(DestReg)
 853                                      .addReg(TableReg)
 854                                      .addReg(ScratchReg)
 855                                      .addImm(0));
 856     return;
 857   }
 858   case AArch64::JumpTableDest16:
 859   case AArch64::JumpTableDest8:
 860     LowerJumpTableDestSmall(*OutStreamer, *MI);
 861     return;
 862
 863   case AArch64::FMOVH0:
 864   case AArch64::FMOVS0:
 865   case AArch64::FMOVD0:
 866     EmitFMov0(*MI);
 867     return;
 868
 869   case TargetOpcode::STACKMAP:
 870     return LowerSTACKMAP(*OutStreamer, SM, *MI);
 871
 872   case TargetOpcode::PATCHPOINT:
 873     return LowerPATCHPOINT(*OutStreamer, SM, *MI);
 874
 875   case TargetOpcode::PATCHABLE_FUNCTION_ENTER:
 876     LowerPATCHABLE_FUNCTION_ENTER(*MI);
 877     return;
 878
 879   case TargetOpcode::PATCHABLE_FUNCTION_EXIT:
 880     LowerPATCHABLE_FUNCTION_EXIT(*MI);
 881     return;
 882
 883   case TargetOpcode::PATCHABLE_TAIL_CALL:
 884     LowerPATCHABLE_TAIL_CALL(*MI);
 885     return;
 886
 887   case AArch64::SEH_StackAlloc:
 888     TS->EmitARM64WinCFIAllocStack(MI->getOperand(0).getImm());
 889     return;
 890
 891   case AArch64::SEH_SaveFPLR:
 892     TS->EmitARM64WinCFISaveFPLR(MI->getOperand(0).getImm());
 893     return;
 894
 895   case AArch64::SEH_SaveFPLR_X:
 896     assert(MI->getOperand(0).getImm() < 0 &&
 897            "Pre increment SEH opcode must have a negative offset");
 898     TS->EmitARM64WinCFISaveFPLRX(-MI->getOperand(0).getImm());
 899     return;
 900
 901   case AArch64::SEH_SaveReg:
 902     TS->EmitARM64WinCFISaveReg(MI->getOperand(0).getImm(),
 903                                MI->getOperand(1).getImm());
 904     return;
 905
 906   case AArch64::SEH_SaveReg_X:
 907     assert(MI->getOperand(1).getImm() < 0 &&
 908            "Pre increment SEH opcode must have a negative offset");
 909     TS->EmitARM64WinCFISaveRegX(MI->getOperand(0).getImm(),
 910                                 -MI->getOperand(1).getImm());
 911     return;
 912
 913   case AArch64::SEH_SaveRegP:
 914     assert((MI->getOperand(1).getImm() - MI->getOperand(0).getImm() == 1) &&
 915             "Non-consecutive registers not allowed for save_regp");
 916     TS->EmitARM64WinCFISaveRegP(MI->getOperand(0).getImm(),
 917                                 MI->getOperand(2).getImm());
 918     return;
 919
 920   case AArch64::SEH_SaveRegP_X:
 921     assert((MI->getOperand(1).getImm() - MI->getOperand(0).getImm() == 1) &&
 922             "Non-consecutive registers not allowed for save_regp_x");
 923     assert(MI->getOperand(2).getImm() < 0 &&
 924            "Pre increment SEH opcode must have a negative offset");
 925     TS->EmitARM64WinCFISaveRegPX(MI->getOperand(0).getImm(),
 926                                  -MI->getOperand(2).getImm());
 927     return;
 928
 929   case AArch64::SEH_SaveFReg:
 930     TS->EmitARM64WinCFISaveFReg(MI->getOperand(0).getImm(),
 931                                 MI->getOperand(1).getImm());
 932     return;
 933
 934   case AArch64::SEH_SaveFReg_X:
 935     assert(MI->getOperand(1).getImm() < 0 &&
 936            "Pre increment SEH opcode must have a negative offset");
 937     TS->EmitARM64WinCFISaveFRegX(MI->getOperand(0).getImm(),
 938                                  -MI->getOperand(1).getImm());
 939     return;
 940
 941   case AArch64::SEH_SaveFRegP:
 942     assert((MI->getOperand(1).getImm() - MI->getOperand(0).getImm() == 1) &&
 943             "Non-consecutive registers not allowed for save_regp");
 944     TS->EmitARM64WinCFISaveFRegP(MI->getOperand(0).getImm(),
 945                                  MI->getOperand(2).getImm());
 946     return;
 947
 948   case AArch64::SEH_SaveFRegP_X:
 949     assert((MI->getOperand(1).getImm() - MI->getOperand(0).getImm() == 1) &&
 950             "Non-consecutive registers not allowed for save_regp_x");
 951     assert(MI->getOperand(2).getImm() < 0 &&
 952            "Pre increment SEH opcode must have a negative offset");
 953     TS->EmitARM64WinCFISaveFRegPX(MI->getOperand(0).getImm(),
 954                                   -MI->getOperand(2).getImm());
 955     return;
 956
 957   case AArch64::SEH_SetFP:
 958     TS->EmitARM64WinCFISetFP();
 959     return;
 960
 961   case AArch64::SEH_AddFP:
 962     TS->EmitARM64WinCFIAddFP(MI->getOperand(0).getImm());
 963     return;
 964
 965   case AArch64::SEH_Nop:
 966     TS->EmitARM64WinCFINop();
 967     return;
 968
 969   case AArch64::SEH_PrologEnd:
 970     TS->EmitARM64WinCFIPrologEnd();
 971     return;
 972
 973   case AArch64::SEH_EpilogStart:
 974     TS->EmitARM64WinCFIEpilogStart();
 975     return;
 976
 977   case AArch64::SEH_EpilogEnd:
 978     TS->EmitARM64WinCFIEpilogEnd();
 979     return;
 980   }
 981
 982   // Finally, do the automated lowerings for everything else.
 983   MCInst TmpInst;
 984   MCInstLowering.Lower(MI, TmpInst);
 985   EmitToStreamer(*OutStreamer, TmpInst);
 986 }
 987
 988 // Force static initialization.
 989 extern "C" void LLVMInitializeAArch64AsmPrinter() {
 990   RegisterAsmPrinter<AArch64AsmPrinter> X(getTheAArch64leTarget());
 991   RegisterAsmPrinter<AArch64AsmPrinter> Y(getTheAArch64beTarget());
 992   RegisterAsmPrinter<AArch64AsmPrinter> Z(getTheARM64Target());
 993 }