contrib/llvm/lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64CallingConvention.h"
  15 #include "AArch64MachineFunctionInfo.h"
  16 #include "AArch64ISelLowering.h"
  17 #include "AArch64PerfectShuffle.h"
  18 #include "AArch64RegisterInfo.h"
  19 #include "AArch64Subtarget.h"
  20 #include "MCTargetDesc/AArch64AddressingModes.h"
  21 #include "Utils/AArch64BaseInfo.h"
  22 #include "llvm/ADT/APFloat.h"
  23 #include "llvm/ADT/APInt.h"
  24 #include "llvm/ADT/ArrayRef.h"
  25 #include "llvm/ADT/SmallVector.h"
  26 #include "llvm/ADT/Statistic.h"
  27 #include "llvm/ADT/STLExtras.h"
  28 #include "llvm/ADT/StringRef.h"
  29 #include "llvm/ADT/StringSwitch.h"
  30 #include "llvm/ADT/Triple.h"
  31 #include "llvm/ADT/Twine.h"
  32 #include "llvm/Analysis/VectorUtils.h"
  33 #include "llvm/CodeGen/CallingConvLower.h"
  34 #include "llvm/CodeGen/MachineBasicBlock.h"
  35 #include "llvm/CodeGen/MachineFrameInfo.h"
  36 #include "llvm/CodeGen/MachineFunction.h"
  37 #include "llvm/CodeGen/MachineInstr.h"
  38 #include "llvm/CodeGen/MachineInstrBuilder.h"
  39 #include "llvm/CodeGen/MachineMemOperand.h"
  40 #include "llvm/CodeGen/MachineRegisterInfo.h"
  41 #include "llvm/CodeGen/MachineValueType.h"
  42 #include "llvm/CodeGen/RuntimeLibcalls.h"
  43 #include "llvm/CodeGen/SelectionDAG.h"
  44 #include "llvm/CodeGen/SelectionDAGNodes.h"
  45 #include "llvm/CodeGen/ValueTypes.h"
  46 #include "llvm/IR/Attributes.h"
  47 #include "llvm/IR/Constants.h"
  48 #include "llvm/IR/DataLayout.h"
  49 #include "llvm/IR/DebugLoc.h"
  50 #include "llvm/IR/DerivedTypes.h"
  51 #include "llvm/IR/Function.h"
  52 #include "llvm/IR/GetElementPtrTypeIterator.h"
  53 #include "llvm/IR/GlobalValue.h"
  54 #include "llvm/IR/Instruction.h"
  55 #include "llvm/IR/Instructions.h"
  56 #include "llvm/IR/Intrinsics.h"
  57 #include "llvm/IR/IRBuilder.h"
  58 #include "llvm/IR/Module.h"
  59 #include "llvm/IR/OperandTraits.h"
  60 #include "llvm/IR/Type.h"
  61 #include "llvm/IR/Use.h"
  62 #include "llvm/IR/Value.h"
  63 #include "llvm/MC/MCRegisterInfo.h"
  64 #include "llvm/Support/Casting.h"
  65 #include "llvm/Support/CodeGen.h"
  66 #include "llvm/Support/CommandLine.h"
  67 #include "llvm/Support/Compiler.h"
  68 #include "llvm/Support/Debug.h"
  69 #include "llvm/Support/ErrorHandling.h"
  70 #include "llvm/Support/MathExtras.h"
  71 #include "llvm/Support/raw_ostream.h"
  72 #include "llvm/Target/TargetCallingConv.h"
  73 #include "llvm/Target/TargetInstrInfo.h"
  74 #include "llvm/Target/TargetMachine.h"
  75 #include "llvm/Target/TargetOptions.h"
  76 #include <algorithm>
  77 #include <bitset>
  78 #include <cassert>
  79 #include <cctype>
  80 #include <cstdint>
  81 #include <cstdlib>
  82 #include <iterator>
  83 #include <limits>
  84 #include <tuple>
  85 #include <utility>
  86 #include <vector>
  87
  88 using namespace llvm;
  89
  90 #define DEBUG_TYPE "aarch64-lower"
  91
  92 STATISTIC(NumTailCalls, "Number of tail calls");
  93 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  94
  95 static cl::opt<bool>
  96 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  97                            cl::desc("Allow AArch64 SLI/SRI formation"),
  98                            cl::init(false));
  99
 100 // FIXME: The necessary dtprel relocations don't seem to be supported
 101 // well in the GNU bfd and gold linkers at the moment. Therefore, by
 102 // default, for now, fall back to GeneralDynamic code generation.
 103 cl::opt<bool> EnableAArch64ELFLocalDynamicTLSGeneration(
 104     "aarch64-elf-ldtls-generation", cl::Hidden,
 105     cl::desc("Allow AArch64 Local Dynamic TLS code generation"),
 106     cl::init(false));
 107
 108 /// Value type used for condition codes.
 109 static const MVT MVT_CC = MVT::i32;
 110
 111 AArch64TargetLowering::AArch64TargetLowering(const TargetMachine &TM,
 112                                              const AArch64Subtarget &STI)
 113     : TargetLowering(TM), Subtarget(&STI) {
 114   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
 115   // we have to make something up. Arbitrarily, choose ZeroOrOne.
 116   setBooleanContents(ZeroOrOneBooleanContent);
 117   // When comparing vectors the result sets the different elements in the
 118   // vector to all-one or all-zero.
 119   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 120
 121   // Set up the register classes.
 122   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
 123   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
 124
 125   if (Subtarget->hasFPARMv8()) {
 126     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
 127     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
 128     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
 129     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
 130   }
 131
 132   if (Subtarget->hasNEON()) {
 133     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
 134     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
 135     // Someone set us up the NEON.
 136     addDRTypeForNEON(MVT::v2f32);
 137     addDRTypeForNEON(MVT::v8i8);
 138     addDRTypeForNEON(MVT::v4i16);
 139     addDRTypeForNEON(MVT::v2i32);
 140     addDRTypeForNEON(MVT::v1i64);
 141     addDRTypeForNEON(MVT::v1f64);
 142     addDRTypeForNEON(MVT::v4f16);
 143
 144     addQRTypeForNEON(MVT::v4f32);
 145     addQRTypeForNEON(MVT::v2f64);
 146     addQRTypeForNEON(MVT::v16i8);
 147     addQRTypeForNEON(MVT::v8i16);
 148     addQRTypeForNEON(MVT::v4i32);
 149     addQRTypeForNEON(MVT::v2i64);
 150     addQRTypeForNEON(MVT::v8f16);
 151   }
 152
 153   // Compute derived properties from the register classes
 154   computeRegisterProperties(Subtarget->getRegisterInfo());
 155
 156   // Provide all sorts of operation actions
 157   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 158   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 159   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 160   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 161   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 162   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 163   setOperationAction(ISD::BITREVERSE, MVT::i32, Legal);
 164   setOperationAction(ISD::BITREVERSE, MVT::i64, Legal);
 165   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 166   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 167   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 168   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 169   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 170   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 171   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 172   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 173   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 174   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 175   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 176   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 177   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 178   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 179   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 180
 181   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 182   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 183   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 184
 185   setOperationAction(ISD::FREM, MVT::f32, Expand);
 186   setOperationAction(ISD::FREM, MVT::f64, Expand);
 187   setOperationAction(ISD::FREM, MVT::f80, Expand);
 188
 189   // Custom lowering hooks are needed for XOR
 190   // to fold it into CSINC/CSINV.
 191   setOperationAction(ISD::XOR, MVT::i32, Custom);
 192   setOperationAction(ISD::XOR, MVT::i64, Custom);
 193
 194   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 195   // there's a valid register class, so we need custom operations in most cases.
 196   setOperationAction(ISD::FABS, MVT::f128, Expand);
 197   setOperationAction(ISD::FADD, MVT::f128, Custom);
 198   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 199   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 200   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 201   setOperationAction(ISD::FMA, MVT::f128, Expand);
 202   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 203   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 204   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 205   setOperationAction(ISD::FREM, MVT::f128, Expand);
 206   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 207   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 208   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 209   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 210   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 211   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 212   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 213   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 214   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 215   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 216   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 217
 218   // Lowering for many of the conversions is actually specified by the non-f128
 219   // type. The LowerXXX function will be trivial when f128 isn't involved.
 220   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 221   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 222   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 223   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 224   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 225   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 226   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 227   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 228   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 229   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 230   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 231   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 232   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 233   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 234
 235   // Variable arguments.
 236   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 237   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 238   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 239   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 240
 241   // Variable-sized objects.
 242   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 243   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 244   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 245
 246   // Constant pool entries
 247   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 248
 249   // BlockAddress
 250   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 251
 252   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 253   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 254   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 255   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 256   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 257   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 258   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 259   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 260   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 261
 262   // AArch64 lacks both left-rotate and popcount instructions.
 263   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 264   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 265   for (MVT VT : MVT::vector_valuetypes()) {
 266     setOperationAction(ISD::ROTL, VT, Expand);
 267     setOperationAction(ISD::ROTR, VT, Expand);
 268   }
 269
 270   // AArch64 doesn't have {U|S}MUL_LOHI.
 271   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 272   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 273
 274   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 275   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 276
 277   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 278   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 279   for (MVT VT : MVT::vector_valuetypes()) {
 280     setOperationAction(ISD::SDIVREM, VT, Expand);
 281     setOperationAction(ISD::UDIVREM, VT, Expand);
 282   }
 283   setOperationAction(ISD::SREM, MVT::i32, Expand);
 284   setOperationAction(ISD::SREM, MVT::i64, Expand);
 285   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 286   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 287   setOperationAction(ISD::UREM, MVT::i32, Expand);
 288   setOperationAction(ISD::UREM, MVT::i64, Expand);
 289
 290   // Custom lower Add/Sub/Mul with overflow.
 291   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 292   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 293   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 294   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 295   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 296   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 297   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 298   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 299   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 300   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 301   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 302   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 303
 304   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 305   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 306   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 307   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 308   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 309   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 310   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 311   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 312
 313   // f16 is a storage-only type, always promote it to f32.
 314   setOperationAction(ISD::SETCC,       MVT::f16,  Promote);
 315   setOperationAction(ISD::BR_CC,       MVT::f16,  Promote);
 316   setOperationAction(ISD::SELECT_CC,   MVT::f16,  Promote);
 317   setOperationAction(ISD::SELECT,      MVT::f16,  Promote);
 318   setOperationAction(ISD::FADD,        MVT::f16,  Promote);
 319   setOperationAction(ISD::FSUB,        MVT::f16,  Promote);
 320   setOperationAction(ISD::FMUL,        MVT::f16,  Promote);
 321   setOperationAction(ISD::FDIV,        MVT::f16,  Promote);
 322   setOperationAction(ISD::FREM,        MVT::f16,  Promote);
 323   setOperationAction(ISD::FMA,         MVT::f16,  Promote);
 324   setOperationAction(ISD::FNEG,        MVT::f16,  Promote);
 325   setOperationAction(ISD::FABS,        MVT::f16,  Promote);
 326   setOperationAction(ISD::FCEIL,       MVT::f16,  Promote);
 327   setOperationAction(ISD::FCOPYSIGN,   MVT::f16,  Promote);
 328   setOperationAction(ISD::FCOS,        MVT::f16,  Promote);
 329   setOperationAction(ISD::FFLOOR,      MVT::f16,  Promote);
 330   setOperationAction(ISD::FNEARBYINT,  MVT::f16,  Promote);
 331   setOperationAction(ISD::FPOW,        MVT::f16,  Promote);
 332   setOperationAction(ISD::FPOWI,       MVT::f16,  Promote);
 333   setOperationAction(ISD::FRINT,       MVT::f16,  Promote);
 334   setOperationAction(ISD::FSIN,        MVT::f16,  Promote);
 335   setOperationAction(ISD::FSINCOS,     MVT::f16,  Promote);
 336   setOperationAction(ISD::FSQRT,       MVT::f16,  Promote);
 337   setOperationAction(ISD::FEXP,        MVT::f16,  Promote);
 338   setOperationAction(ISD::FEXP2,       MVT::f16,  Promote);
 339   setOperationAction(ISD::FLOG,        MVT::f16,  Promote);
 340   setOperationAction(ISD::FLOG2,       MVT::f16,  Promote);
 341   setOperationAction(ISD::FLOG10,      MVT::f16,  Promote);
 342   setOperationAction(ISD::FROUND,      MVT::f16,  Promote);
 343   setOperationAction(ISD::FTRUNC,      MVT::f16,  Promote);
 344   setOperationAction(ISD::FMINNUM,     MVT::f16,  Promote);
 345   setOperationAction(ISD::FMAXNUM,     MVT::f16,  Promote);
 346   setOperationAction(ISD::FMINNAN,     MVT::f16,  Promote);
 347   setOperationAction(ISD::FMAXNAN,     MVT::f16,  Promote);
 348
 349   // v4f16 is also a storage-only type, so promote it to v4f32 when that is
 350   // known to be safe.
 351   setOperationAction(ISD::FADD, MVT::v4f16, Promote);
 352   setOperationAction(ISD::FSUB, MVT::v4f16, Promote);
 353   setOperationAction(ISD::FMUL, MVT::v4f16, Promote);
 354   setOperationAction(ISD::FDIV, MVT::v4f16, Promote);
 355   setOperationAction(ISD::FP_EXTEND, MVT::v4f16, Promote);
 356   setOperationAction(ISD::FP_ROUND, MVT::v4f16, Promote);
 357   AddPromotedToType(ISD::FADD, MVT::v4f16, MVT::v4f32);
 358   AddPromotedToType(ISD::FSUB, MVT::v4f16, MVT::v4f32);
 359   AddPromotedToType(ISD::FMUL, MVT::v4f16, MVT::v4f32);
 360   AddPromotedToType(ISD::FDIV, MVT::v4f16, MVT::v4f32);
 361   AddPromotedToType(ISD::FP_EXTEND, MVT::v4f16, MVT::v4f32);
 362   AddPromotedToType(ISD::FP_ROUND, MVT::v4f16, MVT::v4f32);
 363
 364   // Expand all other v4f16 operations.
 365   // FIXME: We could generate better code by promoting some operations to
 366   // a pair of v4f32s
 367   setOperationAction(ISD::FABS, MVT::v4f16, Expand);
 368   setOperationAction(ISD::FCEIL, MVT::v4f16, Expand);
 369   setOperationAction(ISD::FCOPYSIGN, MVT::v4f16, Expand);
 370   setOperationAction(ISD::FCOS, MVT::v4f16, Expand);
 371   setOperationAction(ISD::FFLOOR, MVT::v4f16, Expand);
 372   setOperationAction(ISD::FMA, MVT::v4f16, Expand);
 373   setOperationAction(ISD::FNEARBYINT, MVT::v4f16, Expand);
 374   setOperationAction(ISD::FNEG, MVT::v4f16, Expand);
 375   setOperationAction(ISD::FPOW, MVT::v4f16, Expand);
 376   setOperationAction(ISD::FPOWI, MVT::v4f16, Expand);
 377   setOperationAction(ISD::FREM, MVT::v4f16, Expand);
 378   setOperationAction(ISD::FROUND, MVT::v4f16, Expand);
 379   setOperationAction(ISD::FRINT, MVT::v4f16, Expand);
 380   setOperationAction(ISD::FSIN, MVT::v4f16, Expand);
 381   setOperationAction(ISD::FSINCOS, MVT::v4f16, Expand);
 382   setOperationAction(ISD::FSQRT, MVT::v4f16, Expand);
 383   setOperationAction(ISD::FTRUNC, MVT::v4f16, Expand);
 384   setOperationAction(ISD::SETCC, MVT::v4f16, Expand);
 385   setOperationAction(ISD::BR_CC, MVT::v4f16, Expand);
 386   setOperationAction(ISD::SELECT, MVT::v4f16, Expand);
 387   setOperationAction(ISD::SELECT_CC, MVT::v4f16, Expand);
 388   setOperationAction(ISD::FEXP, MVT::v4f16, Expand);
 389   setOperationAction(ISD::FEXP2, MVT::v4f16, Expand);
 390   setOperationAction(ISD::FLOG, MVT::v4f16, Expand);
 391   setOperationAction(ISD::FLOG2, MVT::v4f16, Expand);
 392   setOperationAction(ISD::FLOG10, MVT::v4f16, Expand);
 393
 394
 395   // v8f16 is also a storage-only type, so expand it.
 396   setOperationAction(ISD::FABS, MVT::v8f16, Expand);
 397   setOperationAction(ISD::FADD, MVT::v8f16, Expand);
 398   setOperationAction(ISD::FCEIL, MVT::v8f16, Expand);
 399   setOperationAction(ISD::FCOPYSIGN, MVT::v8f16, Expand);
 400   setOperationAction(ISD::FCOS, MVT::v8f16, Expand);
 401   setOperationAction(ISD::FDIV, MVT::v8f16, Expand);
 402   setOperationAction(ISD::FFLOOR, MVT::v8f16, Expand);
 403   setOperationAction(ISD::FMA, MVT::v8f16, Expand);
 404   setOperationAction(ISD::FMUL, MVT::v8f16, Expand);
 405   setOperationAction(ISD::FNEARBYINT, MVT::v8f16, Expand);
 406   setOperationAction(ISD::FNEG, MVT::v8f16, Expand);
 407   setOperationAction(ISD::FPOW, MVT::v8f16, Expand);
 408   setOperationAction(ISD::FPOWI, MVT::v8f16, Expand);
 409   setOperationAction(ISD::FREM, MVT::v8f16, Expand);
 410   setOperationAction(ISD::FROUND, MVT::v8f16, Expand);
 411   setOperationAction(ISD::FRINT, MVT::v8f16, Expand);
 412   setOperationAction(ISD::FSIN, MVT::v8f16, Expand);
 413   setOperationAction(ISD::FSINCOS, MVT::v8f16, Expand);
 414   setOperationAction(ISD::FSQRT, MVT::v8f16, Expand);
 415   setOperationAction(ISD::FSUB, MVT::v8f16, Expand);
 416   setOperationAction(ISD::FTRUNC, MVT::v8f16, Expand);
 417   setOperationAction(ISD::SETCC, MVT::v8f16, Expand);
 418   setOperationAction(ISD::BR_CC, MVT::v8f16, Expand);
 419   setOperationAction(ISD::SELECT, MVT::v8f16, Expand);
 420   setOperationAction(ISD::SELECT_CC, MVT::v8f16, Expand);
 421   setOperationAction(ISD::FP_EXTEND, MVT::v8f16, Expand);
 422   setOperationAction(ISD::FEXP, MVT::v8f16, Expand);
 423   setOperationAction(ISD::FEXP2, MVT::v8f16, Expand);
 424   setOperationAction(ISD::FLOG, MVT::v8f16, Expand);
 425   setOperationAction(ISD::FLOG2, MVT::v8f16, Expand);
 426   setOperationAction(ISD::FLOG10, MVT::v8f16, Expand);
 427
 428   // AArch64 has implementations of a lot of rounding-like FP operations.
 429   for (MVT Ty : {MVT::f32, MVT::f64}) {
 430     setOperationAction(ISD::FFLOOR, Ty, Legal);
 431     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 432     setOperationAction(ISD::FCEIL, Ty, Legal);
 433     setOperationAction(ISD::FRINT, Ty, Legal);
 434     setOperationAction(ISD::FTRUNC, Ty, Legal);
 435     setOperationAction(ISD::FROUND, Ty, Legal);
 436     setOperationAction(ISD::FMINNUM, Ty, Legal);
 437     setOperationAction(ISD::FMAXNUM, Ty, Legal);
 438     setOperationAction(ISD::FMINNAN, Ty, Legal);
 439     setOperationAction(ISD::FMAXNAN, Ty, Legal);
 440   }
 441
 442   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 443
 444   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i128, Custom);
 445
 446   // Lower READCYCLECOUNTER using an mrs from PMCCNTR_EL0.
 447   // This requires the Performance Monitors extension.
 448   if (Subtarget->hasPerfMon())
 449     setOperationAction(ISD::READCYCLECOUNTER, MVT::i64, Legal);
 450
 451   if (Subtarget->isTargetMachO()) {
 452     // For iOS, we don't want to the normal expansion of a libcall to
 453     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 454     // traffic.
 455     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 456     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 457   } else {
 458     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 459     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 460   }
 461
 462   // Make floating-point constants legal for the large code model, so they don't
 463   // become loads from the constant pool.
 464   if (Subtarget->isTargetMachO() && TM.getCodeModel() == CodeModel::Large) {
 465     setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 466     setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 467   }
 468
 469   // AArch64 does not have floating-point extending loads, i1 sign-extending
 470   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 471   for (MVT VT : MVT::fp_valuetypes()) {
 472     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f16, Expand);
 473     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f32, Expand);
 474     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f64, Expand);
 475     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f80, Expand);
 476   }
 477   for (MVT VT : MVT::integer_valuetypes())
 478     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Expand);
 479
 480   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 481   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 482   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 483   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 484   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 485   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 486   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 487
 488   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
 489   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
 490
 491   // Indexed loads and stores are supported.
 492   for (unsigned im = (unsigned)ISD::PRE_INC;
 493        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 494     setIndexedLoadAction(im, MVT::i8, Legal);
 495     setIndexedLoadAction(im, MVT::i16, Legal);
 496     setIndexedLoadAction(im, MVT::i32, Legal);
 497     setIndexedLoadAction(im, MVT::i64, Legal);
 498     setIndexedLoadAction(im, MVT::f64, Legal);
 499     setIndexedLoadAction(im, MVT::f32, Legal);
 500     setIndexedLoadAction(im, MVT::f16, Legal);
 501     setIndexedStoreAction(im, MVT::i8, Legal);
 502     setIndexedStoreAction(im, MVT::i16, Legal);
 503     setIndexedStoreAction(im, MVT::i32, Legal);
 504     setIndexedStoreAction(im, MVT::i64, Legal);
 505     setIndexedStoreAction(im, MVT::f64, Legal);
 506     setIndexedStoreAction(im, MVT::f32, Legal);
 507     setIndexedStoreAction(im, MVT::f16, Legal);
 508   }
 509
 510   // Trap.
 511   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 512
 513   // We combine OR nodes for bitfield operations.
 514   setTargetDAGCombine(ISD::OR);
 515
 516   // Vector add and sub nodes may conceal a high-half opportunity.
 517   // Also, try to fold ADD into CSINC/CSINV..
 518   setTargetDAGCombine(ISD::ADD);
 519   setTargetDAGCombine(ISD::SUB);
 520   setTargetDAGCombine(ISD::SRL);
 521   setTargetDAGCombine(ISD::XOR);
 522   setTargetDAGCombine(ISD::SINT_TO_FP);
 523   setTargetDAGCombine(ISD::UINT_TO_FP);
 524
 525   setTargetDAGCombine(ISD::FP_TO_SINT);
 526   setTargetDAGCombine(ISD::FP_TO_UINT);
 527   setTargetDAGCombine(ISD::FDIV);
 528
 529   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 530
 531   setTargetDAGCombine(ISD::ANY_EXTEND);
 532   setTargetDAGCombine(ISD::ZERO_EXTEND);
 533   setTargetDAGCombine(ISD::SIGN_EXTEND);
 534   setTargetDAGCombine(ISD::BITCAST);
 535   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 536   setTargetDAGCombine(ISD::STORE);
 537   if (Subtarget->supportsAddressTopByteIgnored())
 538     setTargetDAGCombine(ISD::LOAD);
 539
 540   setTargetDAGCombine(ISD::MUL);
 541
 542   setTargetDAGCombine(ISD::SELECT);
 543   setTargetDAGCombine(ISD::VSELECT);
 544
 545   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 546   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 547   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 548   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
 549
 550   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 551   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 552   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 553
 554   setStackPointerRegisterToSaveRestore(AArch64::SP);
 555
 556   setSchedulingPreference(Sched::Hybrid);
 557
 558   EnableExtLdPromotion = true;
 559
 560   // Set required alignment.
 561   setMinFunctionAlignment(2);
 562   // Set preferred alignments.
 563   setPrefFunctionAlignment(STI.getPrefFunctionAlignment());
 564   setPrefLoopAlignment(STI.getPrefLoopAlignment());
 565
 566   // Only change the limit for entries in a jump table if specified by
 567   // the subtarget, but not at the command line.
 568   unsigned MaxJT = STI.getMaximumJumpTableSize();
 569   if (MaxJT && getMaximumJumpTableSize() == 0)
 570     setMaximumJumpTableSize(MaxJT);
 571
 572   setHasExtractBitsInsn(true);
 573
 574   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 575
 576   if (Subtarget->hasNEON()) {
 577     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 578     // silliness like this:
 579     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 580     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 581     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 582     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 583     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 584     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 585     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 586     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 587     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 588     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 589     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 590     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 591     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 592     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 593     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 594     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 595     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 596     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 597     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 598     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 599     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 600     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 601     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 602     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 603     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 604
 605     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 606     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 607     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 608     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 609     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 610
 611     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 612
 613     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 614     // elements smaller than i32, so promote the input to i32 first.
 615     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 616     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 617     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 618     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 619     // i8 and i16 vector elements also need promotion to i32 for v8i8 or v8i16
 620     // -> v8f16 conversions.
 621     setOperationAction(ISD::SINT_TO_FP, MVT::v8i8, Promote);
 622     setOperationAction(ISD::UINT_TO_FP, MVT::v8i8, Promote);
 623     setOperationAction(ISD::SINT_TO_FP, MVT::v8i16, Promote);
 624     setOperationAction(ISD::UINT_TO_FP, MVT::v8i16, Promote);
 625     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 626     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 627     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 628     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 629     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 630     // Or, direct i32 -> f16 vector conversion.  Set it so custom, so the
 631     // conversion happens in two steps: v4i32 -> v4f32 -> v4f16
 632     setOperationAction(ISD::SINT_TO_FP, MVT::v4i32, Custom);
 633     setOperationAction(ISD::UINT_TO_FP, MVT::v4i32, Custom);
 634
 635     setOperationAction(ISD::CTLZ,       MVT::v1i64, Expand);
 636     setOperationAction(ISD::CTLZ,       MVT::v2i64, Expand);
 637
 638     setOperationAction(ISD::CTTZ,       MVT::v2i8,  Expand);
 639     setOperationAction(ISD::CTTZ,       MVT::v4i16, Expand);
 640     setOperationAction(ISD::CTTZ,       MVT::v2i32, Expand);
 641     setOperationAction(ISD::CTTZ,       MVT::v1i64, Expand);
 642     setOperationAction(ISD::CTTZ,       MVT::v16i8, Expand);
 643     setOperationAction(ISD::CTTZ,       MVT::v8i16, Expand);
 644     setOperationAction(ISD::CTTZ,       MVT::v4i32, Expand);
 645     setOperationAction(ISD::CTTZ,       MVT::v2i64, Expand);
 646
 647     // AArch64 doesn't have MUL.2d:
 648     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 649     // Custom handling for some quad-vector types to detect MULL.
 650     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 651     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 652     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 653
 654     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 655     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 656     // Likewise, narrowing and extending vector loads/stores aren't handled
 657     // directly.
 658     for (MVT VT : MVT::vector_valuetypes()) {
 659       setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
 660
 661       setOperationAction(ISD::MULHS, VT, Expand);
 662       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 663       setOperationAction(ISD::MULHU, VT, Expand);
 664       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 665
 666       setOperationAction(ISD::BSWAP, VT, Expand);
 667
 668       for (MVT InnerVT : MVT::vector_valuetypes()) {
 669         setTruncStoreAction(VT, InnerVT, Expand);
 670         setLoadExtAction(ISD::SEXTLOAD, VT, InnerVT, Expand);
 671         setLoadExtAction(ISD::ZEXTLOAD, VT, InnerVT, Expand);
 672         setLoadExtAction(ISD::EXTLOAD, VT, InnerVT, Expand);
 673       }
 674     }
 675
 676     // AArch64 has implementations of a lot of rounding-like FP operations.
 677     for (MVT Ty : {MVT::v2f32, MVT::v4f32, MVT::v2f64}) {
 678       setOperationAction(ISD::FFLOOR, Ty, Legal);
 679       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 680       setOperationAction(ISD::FCEIL, Ty, Legal);
 681       setOperationAction(ISD::FRINT, Ty, Legal);
 682       setOperationAction(ISD::FTRUNC, Ty, Legal);
 683       setOperationAction(ISD::FROUND, Ty, Legal);
 684     }
 685   }
 686
 687   PredictableSelectIsExpensive = Subtarget->predictableSelectIsExpensive();
 688 }
 689
 690 void AArch64TargetLowering::addTypeForNEON(MVT VT, MVT PromotedBitwiseVT) {
 691   if (VT == MVT::v2f32 || VT == MVT::v4f16) {
 692     setOperationAction(ISD::LOAD, VT, Promote);
 693     AddPromotedToType(ISD::LOAD, VT, MVT::v2i32);
 694
 695     setOperationAction(ISD::STORE, VT, Promote);
 696     AddPromotedToType(ISD::STORE, VT, MVT::v2i32);
 697   } else if (VT == MVT::v2f64 || VT == MVT::v4f32 || VT == MVT::v8f16) {
 698     setOperationAction(ISD::LOAD, VT, Promote);
 699     AddPromotedToType(ISD::LOAD, VT, MVT::v2i64);
 700
 701     setOperationAction(ISD::STORE, VT, Promote);
 702     AddPromotedToType(ISD::STORE, VT, MVT::v2i64);
 703   }
 704
 705   // Mark vector float intrinsics as expand.
 706   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 707     setOperationAction(ISD::FSIN, VT, Expand);
 708     setOperationAction(ISD::FCOS, VT, Expand);
 709     setOperationAction(ISD::FPOWI, VT, Expand);
 710     setOperationAction(ISD::FPOW, VT, Expand);
 711     setOperationAction(ISD::FLOG, VT, Expand);
 712     setOperationAction(ISD::FLOG2, VT, Expand);
 713     setOperationAction(ISD::FLOG10, VT, Expand);
 714     setOperationAction(ISD::FEXP, VT, Expand);
 715     setOperationAction(ISD::FEXP2, VT, Expand);
 716
 717     // But we do support custom-lowering for FCOPYSIGN.
 718     setOperationAction(ISD::FCOPYSIGN, VT, Custom);
 719   }
 720
 721   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 722   setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Custom);
 723   setOperationAction(ISD::BUILD_VECTOR, VT, Custom);
 724   setOperationAction(ISD::VECTOR_SHUFFLE, VT, Custom);
 725   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
 726   setOperationAction(ISD::SRA, VT, Custom);
 727   setOperationAction(ISD::SRL, VT, Custom);
 728   setOperationAction(ISD::SHL, VT, Custom);
 729   setOperationAction(ISD::AND, VT, Custom);
 730   setOperationAction(ISD::OR, VT, Custom);
 731   setOperationAction(ISD::SETCC, VT, Custom);
 732   setOperationAction(ISD::CONCAT_VECTORS, VT, Legal);
 733
 734   setOperationAction(ISD::SELECT, VT, Expand);
 735   setOperationAction(ISD::SELECT_CC, VT, Expand);
 736   setOperationAction(ISD::VSELECT, VT, Expand);
 737   for (MVT InnerVT : MVT::all_valuetypes())
 738     setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 739
 740   // CNT supports only B element sizes.
 741   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 742     setOperationAction(ISD::CTPOP, VT, Expand);
 743
 744   setOperationAction(ISD::UDIV, VT, Expand);
 745   setOperationAction(ISD::SDIV, VT, Expand);
 746   setOperationAction(ISD::UREM, VT, Expand);
 747   setOperationAction(ISD::SREM, VT, Expand);
 748   setOperationAction(ISD::FREM, VT, Expand);
 749
 750   setOperationAction(ISD::FP_TO_SINT, VT, Custom);
 751   setOperationAction(ISD::FP_TO_UINT, VT, Custom);
 752
 753   // [SU][MIN|MAX] are available for all NEON types apart from i64.
 754   if (!VT.isFloatingPoint() && VT != MVT::v2i64 && VT != MVT::v1i64)
 755     for (unsigned Opcode : {ISD::SMIN, ISD::SMAX, ISD::UMIN, ISD::UMAX})
 756       setOperationAction(Opcode, VT, Legal);
 757
 758   // F[MIN|MAX][NUM|NAN] are available for all FP NEON types (not f16 though!).
 759   if (VT.isFloatingPoint() && VT.getVectorElementType() != MVT::f16)
 760     for (unsigned Opcode : {ISD::FMINNAN, ISD::FMAXNAN,
 761                             ISD::FMINNUM, ISD::FMAXNUM})
 762       setOperationAction(Opcode, VT, Legal);
 763
 764   if (Subtarget->isLittleEndian()) {
 765     for (unsigned im = (unsigned)ISD::PRE_INC;
 766          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 767       setIndexedLoadAction(im, VT, Legal);
 768       setIndexedStoreAction(im, VT, Legal);
 769     }
 770   }
 771 }
 772
 773 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 774   addRegisterClass(VT, &AArch64::FPR64RegClass);
 775   addTypeForNEON(VT, MVT::v2i32);
 776 }
 777
 778 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 779   addRegisterClass(VT, &AArch64::FPR128RegClass);
 780   addTypeForNEON(VT, MVT::v4i32);
 781 }
 782
 783 EVT AArch64TargetLowering::getSetCCResultType(const DataLayout &, LLVMContext &,
 784                                               EVT VT) const {
 785   if (!VT.isVector())
 786     return MVT::i32;
 787   return VT.changeVectorElementTypeToInteger();
 788 }
 789
 790 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 791 /// Mask are known to be either zero or one and return them in the
 792 /// KnownZero/KnownOne bitsets.
 793 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 794     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 795     const APInt &DemandedElts, const SelectionDAG &DAG, unsigned Depth) const {
 796   switch (Op.getOpcode()) {
 797   default:
 798     break;
 799   case AArch64ISD::CSEL: {
 800     APInt KnownZero2, KnownOne2;
 801     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 802     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 803     KnownZero &= KnownZero2;
 804     KnownOne &= KnownOne2;
 805     break;
 806   }
 807   case ISD::INTRINSIC_W_CHAIN: {
 808     ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 809     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 810     switch (IntID) {
 811     default: return;
 812     case Intrinsic::aarch64_ldaxr:
 813     case Intrinsic::aarch64_ldxr: {
 814       unsigned BitWidth = KnownOne.getBitWidth();
 815       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 816       unsigned MemBits = VT.getScalarSizeInBits();
 817       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 818       return;
 819     }
 820     }
 821     break;
 822   }
 823   case ISD::INTRINSIC_WO_CHAIN:
 824   case ISD::INTRINSIC_VOID: {
 825     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 826     switch (IntNo) {
 827     default:
 828       break;
 829     case Intrinsic::aarch64_neon_umaxv:
 830     case Intrinsic::aarch64_neon_uminv: {
 831       // Figure out the datatype of the vector operand. The UMINV instruction
 832       // will zero extend the result, so we can mark as known zero all the
 833       // bits larger than the element datatype. 32-bit or larget doesn't need
 834       // this as those are legal types and will be handled by isel directly.
 835       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 836       unsigned BitWidth = KnownZero.getBitWidth();
 837       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 838         assert(BitWidth >= 8 && "Unexpected width!");
 839         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 840         KnownZero |= Mask;
 841       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 842         assert(BitWidth >= 16 && "Unexpected width!");
 843         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 844         KnownZero |= Mask;
 845       }
 846       break;
 847     } break;
 848     }
 849   }
 850   }
 851 }
 852
 853 MVT AArch64TargetLowering::getScalarShiftAmountTy(const DataLayout &DL,
 854                                                   EVT) const {
 855   return MVT::i64;
 856 }
 857
 858 bool AArch64TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
 859                                                            unsigned AddrSpace,
 860                                                            unsigned Align,
 861                                                            bool *Fast) const {
 862   if (Subtarget->requiresStrictAlign())
 863     return false;
 864
 865   if (Fast) {
 866     // Some CPUs are fine with unaligned stores except for 128-bit ones.
 867     *Fast = !Subtarget->isMisaligned128StoreSlow() || VT.getStoreSize() != 16 ||
 868             // See comments in performSTORECombine() for more details about
 869             // these conditions.
 870
 871             // Code that uses clang vector extensions can mark that it
 872             // wants unaligned accesses to be treated as fast by
 873             // underspecifying alignment to be 1 or 2.
 874             Align <= 2 ||
 875
 876             // Disregard v2i64. Memcpy lowering produces those and splitting
 877             // them regresses performance on micro-benchmarks and olden/bh.
 878             VT == MVT::v2i64;
 879   }
 880   return true;
 881 }
 882
 883 FastISel *
 884 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 885                                       const TargetLibraryInfo *libInfo) const {
 886   return AArch64::createFastISel(funcInfo, libInfo);
 887 }
 888
 889 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 890   switch ((AArch64ISD::NodeType)Opcode) {
 891   case AArch64ISD::FIRST_NUMBER:      break;
 892   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 893   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 894   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 895   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 896   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 897   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 898   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 899   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 900   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 901   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 902   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 903   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 904   case AArch64ISD::TLSDESC_CALLSEQ:   return "AArch64ISD::TLSDESC_CALLSEQ";
 905   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 906   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 907   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 908   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 909   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 910   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 911   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 912   case AArch64ISD::CCMP:              return "AArch64ISD::CCMP";
 913   case AArch64ISD::CCMN:              return "AArch64ISD::CCMN";
 914   case AArch64ISD::FCCMP:             return "AArch64ISD::FCCMP";
 915   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 916   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 917   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 918   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 919   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 920   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 921   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 922   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 923   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 924   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 925   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 926   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 927   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 928   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 929   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 930   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 931   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 932   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 933   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 934   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 935   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 936   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 937   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 938   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 939   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 940   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 941   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 942   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 943   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 944   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 945   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 946   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 947   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 948   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 949   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 950   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 951   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 952   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 953   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 954   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 955   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 956   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 957   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 958   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 959   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 960   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 961   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 962   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 963   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 964   case AArch64ISD::SADDV:             return "AArch64ISD::SADDV";
 965   case AArch64ISD::UADDV:             return "AArch64ISD::UADDV";
 966   case AArch64ISD::SMINV:             return "AArch64ISD::SMINV";
 967   case AArch64ISD::UMINV:             return "AArch64ISD::UMINV";
 968   case AArch64ISD::SMAXV:             return "AArch64ISD::SMAXV";
 969   case AArch64ISD::UMAXV:             return "AArch64ISD::UMAXV";
 970   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 971   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 972   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 973   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 974   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 975   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 976   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 977   case AArch64ISD::PREFETCH:          return "AArch64ISD::PREFETCH";
 978   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 979   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 980   case AArch64ISD::NVCAST:            return "AArch64ISD::NVCAST";
 981   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 982   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 983   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 984   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 985   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 986   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 987   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 988   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 989   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 990   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 991   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 992   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 993   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 994   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 995   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 996   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 997   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 998   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 999   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
1000   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
1001   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
1002   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
1003   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
1004   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
1005   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
1006   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
1007   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
1008   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
1009   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
1010   case AArch64ISD::SMULL:             return "AArch64ISD::SMULL";
1011   case AArch64ISD::UMULL:             return "AArch64ISD::UMULL";
1012   case AArch64ISD::FRECPE:            return "AArch64ISD::FRECPE";
1013   case AArch64ISD::FRECPS:            return "AArch64ISD::FRECPS";
1014   case AArch64ISD::FRSQRTE:           return "AArch64ISD::FRSQRTE";
1015   case AArch64ISD::FRSQRTS:           return "AArch64ISD::FRSQRTS";
1016   }
1017   return nullptr;
1018 }
1019
1020 MachineBasicBlock *
1021 AArch64TargetLowering::EmitF128CSEL(MachineInstr &MI,
1022                                     MachineBasicBlock *MBB) const {
1023   // We materialise the F128CSEL pseudo-instruction as some control flow and a
1024   // phi node:
1025
1026   // OrigBB:
1027   //     [... previous instrs leading to comparison ...]
1028   //     b.ne TrueBB
1029   //     b EndBB
1030   // TrueBB:
1031   //     ; Fallthrough
1032   // EndBB:
1033   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
1034
1035   MachineFunction *MF = MBB->getParent();
1036   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
1037   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
1038   DebugLoc DL = MI.getDebugLoc();
1039   MachineFunction::iterator It = ++MBB->getIterator();
1040
1041   unsigned DestReg = MI.getOperand(0).getReg();
1042   unsigned IfTrueReg = MI.getOperand(1).getReg();
1043   unsigned IfFalseReg = MI.getOperand(2).getReg();
1044   unsigned CondCode = MI.getOperand(3).getImm();
1045   bool NZCVKilled = MI.getOperand(4).isKill();
1046
1047   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
1048   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
1049   MF->insert(It, TrueBB);
1050   MF->insert(It, EndBB);
1051
1052   // Transfer rest of current basic-block to EndBB
1053   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
1054                 MBB->end());
1055   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
1056
1057   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
1058   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
1059   MBB->addSuccessor(TrueBB);
1060   MBB->addSuccessor(EndBB);
1061
1062   // TrueBB falls through to the end.
1063   TrueBB->addSuccessor(EndBB);
1064
1065   if (!NZCVKilled) {
1066     TrueBB->addLiveIn(AArch64::NZCV);
1067     EndBB->addLiveIn(AArch64::NZCV);
1068   }
1069
1070   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
1071       .addReg(IfTrueReg)
1072       .addMBB(TrueBB)
1073       .addReg(IfFalseReg)
1074       .addMBB(MBB);
1075
1076   MI.eraseFromParent();
1077   return EndBB;
1078 }
1079
1080 MachineBasicBlock *AArch64TargetLowering::EmitInstrWithCustomInserter(
1081     MachineInstr &MI, MachineBasicBlock *BB) const {
1082   switch (MI.getOpcode()) {
1083   default:
1084 #ifndef NDEBUG
1085     MI.dump();
1086 #endif
1087     llvm_unreachable("Unexpected instruction for custom inserter!");
1088
1089   case AArch64::F128CSEL:
1090     return EmitF128CSEL(MI, BB);
1091
1092   case TargetOpcode::STACKMAP:
1093   case TargetOpcode::PATCHPOINT:
1094     return emitPatchPoint(MI, BB);
1095   }
1096 }
1097
1098 //===----------------------------------------------------------------------===//
1099 // AArch64 Lowering private implementation.
1100 //===----------------------------------------------------------------------===//
1101
1102 //===----------------------------------------------------------------------===//
1103 // Lowering Code
1104 //===----------------------------------------------------------------------===//
1105
1106 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
1107 /// CC
1108 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
1109   switch (CC) {
1110   default:
1111     llvm_unreachable("Unknown condition code!");
1112   case ISD::SETNE:
1113     return AArch64CC::NE;
1114   case ISD::SETEQ:
1115     return AArch64CC::EQ;
1116   case ISD::SETGT:
1117     return AArch64CC::GT;
1118   case ISD::SETGE:
1119     return AArch64CC::GE;
1120   case ISD::SETLT:
1121     return AArch64CC::LT;
1122   case ISD::SETLE:
1123     return AArch64CC::LE;
1124   case ISD::SETUGT:
1125     return AArch64CC::HI;
1126   case ISD::SETUGE:
1127     return AArch64CC::HS;
1128   case ISD::SETULT:
1129     return AArch64CC::LO;
1130   case ISD::SETULE:
1131     return AArch64CC::LS;
1132   }
1133 }
1134
1135 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
1136 static void changeFPCCToAArch64CC(ISD::CondCode CC,
1137                                   AArch64CC::CondCode &CondCode,
1138                                   AArch64CC::CondCode &CondCode2) {
1139   CondCode2 = AArch64CC::AL;
1140   switch (CC) {
1141   default:
1142     llvm_unreachable("Unknown FP condition!");
1143   case ISD::SETEQ:
1144   case ISD::SETOEQ:
1145     CondCode = AArch64CC::EQ;
1146     break;
1147   case ISD::SETGT:
1148   case ISD::SETOGT:
1149     CondCode = AArch64CC::GT;
1150     break;
1151   case ISD::SETGE:
1152   case ISD::SETOGE:
1153     CondCode = AArch64CC::GE;
1154     break;
1155   case ISD::SETOLT:
1156     CondCode = AArch64CC::MI;
1157     break;
1158   case ISD::SETOLE:
1159     CondCode = AArch64CC::LS;
1160     break;
1161   case ISD::SETONE:
1162     CondCode = AArch64CC::MI;
1163     CondCode2 = AArch64CC::GT;
1164     break;
1165   case ISD::SETO:
1166     CondCode = AArch64CC::VC;
1167     break;
1168   case ISD::SETUO:
1169     CondCode = AArch64CC::VS;
1170     break;
1171   case ISD::SETUEQ:
1172     CondCode = AArch64CC::EQ;
1173     CondCode2 = AArch64CC::VS;
1174     break;
1175   case ISD::SETUGT:
1176     CondCode = AArch64CC::HI;
1177     break;
1178   case ISD::SETUGE:
1179     CondCode = AArch64CC::PL;
1180     break;
1181   case ISD::SETLT:
1182   case ISD::SETULT:
1183     CondCode = AArch64CC::LT;
1184     break;
1185   case ISD::SETLE:
1186   case ISD::SETULE:
1187     CondCode = AArch64CC::LE;
1188     break;
1189   case ISD::SETNE:
1190   case ISD::SETUNE:
1191     CondCode = AArch64CC::NE;
1192     break;
1193   }
1194 }
1195
1196 /// Convert a DAG fp condition code to an AArch64 CC.
1197 /// This differs from changeFPCCToAArch64CC in that it returns cond codes that
1198 /// should be AND'ed instead of OR'ed.
1199 static void changeFPCCToANDAArch64CC(ISD::CondCode CC,
1200                                      AArch64CC::CondCode &CondCode,
1201                                      AArch64CC::CondCode &CondCode2) {
1202   CondCode2 = AArch64CC::AL;
1203   switch (CC) {
1204   default:
1205     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
1206     assert(CondCode2 == AArch64CC::AL);
1207     break;
1208   case ISD::SETONE:
1209     // (a one b)
1210     // == ((a olt b) || (a ogt b))
1211     // == ((a ord b) && (a une b))
1212     CondCode = AArch64CC::VC;
1213     CondCode2 = AArch64CC::NE;
1214     break;
1215   case ISD::SETUEQ:
1216     // (a ueq b)
1217     // == ((a uno b) || (a oeq b))
1218     // == ((a ule b) && (a uge b))
1219     CondCode = AArch64CC::PL;
1220     CondCode2 = AArch64CC::LE;
1221     break;
1222   }
1223 }
1224
1225 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
1226 /// CC usable with the vector instructions. Fewer operations are available
1227 /// without a real NZCV register, so we have to use less efficient combinations
1228 /// to get the same effect.
1229 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
1230                                         AArch64CC::CondCode &CondCode,
1231                                         AArch64CC::CondCode &CondCode2,
1232                                         bool &Invert) {
1233   Invert = false;
1234   switch (CC) {
1235   default:
1236     // Mostly the scalar mappings work fine.
1237     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
1238     break;
1239   case ISD::SETUO:
1240     Invert = true;
1241     LLVM_FALLTHROUGH;
1242   case ISD::SETO:
1243     CondCode = AArch64CC::MI;
1244     CondCode2 = AArch64CC::GE;
1245     break;
1246   case ISD::SETUEQ:
1247   case ISD::SETULT:
1248   case ISD::SETULE:
1249   case ISD::SETUGT:
1250   case ISD::SETUGE:
1251     // All of the compare-mask comparisons are ordered, but we can switch
1252     // between the two by a double inversion. E.g. ULE == !OGT.
1253     Invert = true;
1254     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
1255     break;
1256   }
1257 }
1258
1259 static bool isLegalArithImmed(uint64_t C) {
1260   // Matches AArch64DAGToDAGISel::SelectArithImmed().
1261   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
1262 }
1263
1264 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1265                               const SDLoc &dl, SelectionDAG &DAG) {
1266   EVT VT = LHS.getValueType();
1267
1268   if (VT.isFloatingPoint()) {
1269     assert(VT != MVT::f128);
1270     if (VT == MVT::f16) {
1271       LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f32, LHS);
1272       RHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f32, RHS);
1273       VT = MVT::f32;
1274     }
1275     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
1276   }
1277
1278   // The CMP instruction is just an alias for SUBS, and representing it as
1279   // SUBS means that it's possible to get CSE with subtract operations.
1280   // A later phase can perform the optimization of setting the destination
1281   // register to WZR/XZR if it ends up being unused.
1282   unsigned Opcode = AArch64ISD::SUBS;
1283
1284   if (RHS.getOpcode() == ISD::SUB && isNullConstant(RHS.getOperand(0)) &&
1285       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1286     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
1287     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
1288     // can be set differently by this operation. It comes down to whether
1289     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
1290     // everything is fine. If not then the optimization is wrong. Thus general
1291     // comparisons are only valid if op2 != 0.
1292
1293     // So, finally, the only LLVM-native comparisons that don't mention C and V
1294     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1295     // the absence of information about op2.
1296     Opcode = AArch64ISD::ADDS;
1297     RHS = RHS.getOperand(1);
1298   } else if (LHS.getOpcode() == ISD::AND && isNullConstant(RHS) &&
1299              !isUnsignedIntSetCC(CC)) {
1300     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1301     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1302     // of the signed comparisons.
1303     Opcode = AArch64ISD::ANDS;
1304     RHS = LHS.getOperand(1);
1305     LHS = LHS.getOperand(0);
1306   }
1307
1308   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT_CC), LHS, RHS)
1309       .getValue(1);
1310 }
1311
1312 /// \defgroup AArch64CCMP CMP;CCMP matching
1313 ///
1314 /// These functions deal with the formation of CMP;CCMP;... sequences.
1315 /// The CCMP/CCMN/FCCMP/FCCMPE instructions allow the conditional execution of
1316 /// a comparison. They set the NZCV flags to a predefined value if their
1317 /// predicate is false. This allows to express arbitrary conjunctions, for
1318 /// example "cmp 0 (and (setCA (cmp A)) (setCB (cmp B))))"
1319 /// expressed as:
1320 ///   cmp A
1321 ///   ccmp B, inv(CB), CA
1322 ///   check for CB flags
1323 ///
1324 /// In general we can create code for arbitrary "... (and (and A B) C)"
1325 /// sequences. We can also implement some "or" expressions, because "(or A B)"
1326 /// is equivalent to "not (and (not A) (not B))" and we can implement some
1327 /// negation operations:
1328 /// We can negate the results of a single comparison by inverting the flags
1329 /// used when the predicate fails and inverting the flags tested in the next
1330 /// instruction; We can also negate the results of the whole previous
1331 /// conditional compare sequence by inverting the flags tested in the next
1332 /// instruction. However there is no way to negate the result of a partial
1333 /// sequence.
1334 ///
1335 /// Therefore on encountering an "or" expression we can negate the subtree on
1336 /// one side and have to be able to push the negate to the leafs of the subtree
1337 /// on the other side (see also the comments in code). As complete example:
1338 /// "or (or (setCA (cmp A)) (setCB (cmp B)))
1339 ///     (and (setCC (cmp C)) (setCD (cmp D)))"
1340 /// is transformed to
1341 /// "not (and (not (and (setCC (cmp C)) (setCC (cmp D))))
1342 ///           (and (not (setCA (cmp A)) (not (setCB (cmp B))))))"
1343 /// and implemented as:
1344 ///   cmp C
1345 ///   ccmp D, inv(CD), CC
1346 ///   ccmp A, CA, inv(CD)
1347 ///   ccmp B, CB, inv(CA)
1348 ///   check for CB flags
1349 /// A counterexample is "or (and A B) (and C D)" which cannot be implemented
1350 /// by conditional compare sequences.
1351 /// @{
1352
1353 /// Create a conditional comparison; Use CCMP, CCMN or FCCMP as appropriate.
1354 static SDValue emitConditionalComparison(SDValue LHS, SDValue RHS,
1355                                          ISD::CondCode CC, SDValue CCOp,
1356                                          AArch64CC::CondCode Predicate,
1357                                          AArch64CC::CondCode OutCC,
1358                                          const SDLoc &DL, SelectionDAG &DAG) {
1359   unsigned Opcode = 0;
1360   if (LHS.getValueType().isFloatingPoint()) {
1361     assert(LHS.getValueType() != MVT::f128);
1362     if (LHS.getValueType() == MVT::f16) {
1363       LHS = DAG.getNode(ISD::FP_EXTEND, DL, MVT::f32, LHS);
1364       RHS = DAG.getNode(ISD::FP_EXTEND, DL, MVT::f32, RHS);
1365     }
1366     Opcode = AArch64ISD::FCCMP;
1367   } else if (RHS.getOpcode() == ISD::SUB) {
1368     SDValue SubOp0 = RHS.getOperand(0);
1369     if (isNullConstant(SubOp0) && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1370       // See emitComparison() on why we can only do this for SETEQ and SETNE.
1371       Opcode = AArch64ISD::CCMN;
1372       RHS = RHS.getOperand(1);
1373     }
1374   }
1375   if (Opcode == 0)
1376     Opcode = AArch64ISD::CCMP;
1377
1378   SDValue Condition = DAG.getConstant(Predicate, DL, MVT_CC);
1379   AArch64CC::CondCode InvOutCC = AArch64CC::getInvertedCondCode(OutCC);
1380   unsigned NZCV = AArch64CC::getNZCVToSatisfyCondCode(InvOutCC);
1381   SDValue NZCVOp = DAG.getConstant(NZCV, DL, MVT::i32);
1382   return DAG.getNode(Opcode, DL, MVT_CC, LHS, RHS, NZCVOp, Condition, CCOp);
1383 }
1384
1385 /// Returns true if @p Val is a tree of AND/OR/SETCC operations.
1386 /// CanPushNegate is set to true if we can push a negate operation through
1387 /// the tree in a was that we are left with AND operations and negate operations
1388 /// at the leafs only. i.e. "not (or (or x y) z)" can be changed to
1389 /// "and (and (not x) (not y)) (not z)"; "not (or (and x y) z)" cannot be
1390 /// brought into such a form.
1391 static bool isConjunctionDisjunctionTree(const SDValue Val, bool &CanNegate,
1392                                          unsigned Depth = 0) {
1393   if (!Val.hasOneUse())
1394     return false;
1395   unsigned Opcode = Val->getOpcode();
1396   if (Opcode == ISD::SETCC) {
1397     if (Val->getOperand(0).getValueType() == MVT::f128)
1398       return false;
1399     CanNegate = true;
1400     return true;
1401   }
1402   // Protect against exponential runtime and stack overflow.
1403   if (Depth > 6)
1404     return false;
1405   if (Opcode == ISD::AND || Opcode == ISD::OR) {
1406     SDValue O0 = Val->getOperand(0);
1407     SDValue O1 = Val->getOperand(1);
1408     bool CanNegateL;
1409     if (!isConjunctionDisjunctionTree(O0, CanNegateL, Depth+1))
1410       return false;
1411     bool CanNegateR;
1412     if (!isConjunctionDisjunctionTree(O1, CanNegateR, Depth+1))
1413       return false;
1414
1415     if (Opcode == ISD::OR) {
1416       // For an OR expression we need to be able to negate at least one side or
1417       // we cannot do the transformation at all.
1418       if (!CanNegateL && !CanNegateR)
1419         return false;
1420       // We can however change a (not (or x y)) to (and (not x) (not y)) if we
1421       // can negate the x and y subtrees.
1422       CanNegate = CanNegateL && CanNegateR;
1423     } else {
1424       // If the operands are OR expressions then we finally need to negate their
1425       // outputs, we can only do that for the operand with emitted last by
1426       // negating OutCC, not for both operands.
1427       bool NeedsNegOutL = O0->getOpcode() == ISD::OR;
1428       bool NeedsNegOutR = O1->getOpcode() == ISD::OR;
1429       if (NeedsNegOutL && NeedsNegOutR)
1430         return false;
1431       // We cannot negate an AND operation (it would become an OR),
1432       CanNegate = false;
1433     }
1434     return true;
1435   }
1436   return false;
1437 }
1438
1439 /// Emit conjunction or disjunction tree with the CMP/FCMP followed by a chain
1440 /// of CCMP/CFCMP ops. See @ref AArch64CCMP.
1441 /// Tries to transform the given i1 producing node @p Val to a series compare
1442 /// and conditional compare operations. @returns an NZCV flags producing node
1443 /// and sets @p OutCC to the flags that should be tested or returns SDValue() if
1444 /// transformation was not possible.
1445 /// On recursive invocations @p PushNegate may be set to true to have negation
1446 /// effects pushed to the tree leafs; @p Predicate is an NZCV flag predicate
1447 /// for the comparisons in the current subtree; @p Depth limits the search
1448 /// depth to avoid stack overflow.
1449 static SDValue emitConjunctionDisjunctionTreeRec(SelectionDAG &DAG, SDValue Val,
1450     AArch64CC::CondCode &OutCC, bool Negate, SDValue CCOp,
1451     AArch64CC::CondCode Predicate) {
1452   // We're at a tree leaf, produce a conditional comparison operation.
1453   unsigned Opcode = Val->getOpcode();
1454   if (Opcode == ISD::SETCC) {
1455     SDValue LHS = Val->getOperand(0);
1456     SDValue RHS = Val->getOperand(1);
1457     ISD::CondCode CC = cast<CondCodeSDNode>(Val->getOperand(2))->get();
1458     bool isInteger = LHS.getValueType().isInteger();
1459     if (Negate)
1460       CC = getSetCCInverse(CC, isInteger);
1461     SDLoc DL(Val);
1462     // Determine OutCC and handle FP special case.
1463     if (isInteger) {
1464       OutCC = changeIntCCToAArch64CC(CC);
1465     } else {
1466       assert(LHS.getValueType().isFloatingPoint());
1467       AArch64CC::CondCode ExtraCC;
1468       changeFPCCToANDAArch64CC(CC, OutCC, ExtraCC);
1469       // Some floating point conditions can't be tested with a single condition
1470       // code. Construct an additional comparison in this case.
1471       if (ExtraCC != AArch64CC::AL) {
1472         SDValue ExtraCmp;
1473         if (!CCOp.getNode())
1474           ExtraCmp = emitComparison(LHS, RHS, CC, DL, DAG);
1475         else
1476           ExtraCmp = emitConditionalComparison(LHS, RHS, CC, CCOp, Predicate,
1477                                                ExtraCC, DL, DAG);
1478         CCOp = ExtraCmp;
1479         Predicate = ExtraCC;
1480       }
1481     }
1482
1483     // Produce a normal comparison if we are first in the chain
1484     if (!CCOp)
1485       return emitComparison(LHS, RHS, CC, DL, DAG);
1486     // Otherwise produce a ccmp.
1487     return emitConditionalComparison(LHS, RHS, CC, CCOp, Predicate, OutCC, DL,
1488                                      DAG);
1489   }
1490   assert((Opcode == ISD::AND || (Opcode == ISD::OR && Val->hasOneUse())) &&
1491          "Valid conjunction/disjunction tree");
1492
1493   // Check if both sides can be transformed.
1494   SDValue LHS = Val->getOperand(0);
1495   SDValue RHS = Val->getOperand(1);
1496
1497   // In case of an OR we need to negate our operands and the result.
1498   // (A v B) <=> not(not(A) ^ not(B))
1499   bool NegateOpsAndResult = Opcode == ISD::OR;
1500   // We can negate the results of all previous operations by inverting the
1501   // predicate flags giving us a free negation for one side. The other side
1502   // must be negatable by itself.
1503   if (NegateOpsAndResult) {
1504     // See which side we can negate.
1505     bool CanNegateL;
1506     bool isValidL = isConjunctionDisjunctionTree(LHS, CanNegateL);
1507     assert(isValidL && "Valid conjunction/disjunction tree");
1508     (void)isValidL;
1509
1510 #ifndef NDEBUG
1511     bool CanNegateR;
1512     bool isValidR = isConjunctionDisjunctionTree(RHS, CanNegateR);
1513     assert(isValidR && "Valid conjunction/disjunction tree");
1514     assert((CanNegateL || CanNegateR) && "Valid conjunction/disjunction tree");
1515 #endif
1516
1517     // Order the side which we cannot negate to RHS so we can emit it first.
1518     if (!CanNegateL)
1519       std::swap(LHS, RHS);
1520   } else {
1521     bool NeedsNegOutL = LHS->getOpcode() == ISD::OR;
1522     assert((!NeedsNegOutL || RHS->getOpcode() != ISD::OR) &&
1523            "Valid conjunction/disjunction tree");
1524     // Order the side where we need to negate the output flags to RHS so it
1525     // gets emitted first.
1526     if (NeedsNegOutL)
1527       std::swap(LHS, RHS);
1528   }
1529
1530   // Emit RHS. If we want to negate the tree we only need to push a negate
1531   // through if we are already in a PushNegate case, otherwise we can negate
1532   // the "flags to test" afterwards.
1533   AArch64CC::CondCode RHSCC;
1534   SDValue CmpR = emitConjunctionDisjunctionTreeRec(DAG, RHS, RHSCC, Negate,
1535                                                    CCOp, Predicate);
1536   if (NegateOpsAndResult && !Negate)
1537     RHSCC = AArch64CC::getInvertedCondCode(RHSCC);
1538   // Emit LHS. We may need to negate it.
1539   SDValue CmpL = emitConjunctionDisjunctionTreeRec(DAG, LHS, OutCC,
1540                                                    NegateOpsAndResult, CmpR,
1541                                                    RHSCC);
1542   // If we transformed an OR to and AND then we have to negate the result
1543   // (or absorb the Negate parameter).
1544   if (NegateOpsAndResult && !Negate)
1545     OutCC = AArch64CC::getInvertedCondCode(OutCC);
1546   return CmpL;
1547 }
1548
1549 /// Emit conjunction or disjunction tree with the CMP/FCMP followed by a chain
1550 /// of CCMP/CFCMP ops. See @ref AArch64CCMP.
1551 /// \see emitConjunctionDisjunctionTreeRec().
1552 static SDValue emitConjunctionDisjunctionTree(SelectionDAG &DAG, SDValue Val,
1553                                               AArch64CC::CondCode &OutCC) {
1554   bool CanNegate;
1555   if (!isConjunctionDisjunctionTree(Val, CanNegate))
1556     return SDValue();
1557
1558   return emitConjunctionDisjunctionTreeRec(DAG, Val, OutCC, false, SDValue(),
1559                                            AArch64CC::AL);
1560 }
1561
1562 /// @}
1563
1564 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1565                              SDValue &AArch64cc, SelectionDAG &DAG,
1566                              const SDLoc &dl) {
1567   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1568     EVT VT = RHS.getValueType();
1569     uint64_t C = RHSC->getZExtValue();
1570     if (!isLegalArithImmed(C)) {
1571       // Constant does not fit, try adjusting it by one?
1572       switch (CC) {
1573       default:
1574         break;
1575       case ISD::SETLT:
1576       case ISD::SETGE:
1577         if ((VT == MVT::i32 && C != 0x80000000 &&
1578              isLegalArithImmed((uint32_t)(C - 1))) ||
1579             (VT == MVT::i64 && C != 0x80000000ULL &&
1580              isLegalArithImmed(C - 1ULL))) {
1581           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1582           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1583           RHS = DAG.getConstant(C, dl, VT);
1584         }
1585         break;
1586       case ISD::SETULT:
1587       case ISD::SETUGE:
1588         if ((VT == MVT::i32 && C != 0 &&
1589              isLegalArithImmed((uint32_t)(C - 1))) ||
1590             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1591           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1592           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1593           RHS = DAG.getConstant(C, dl, VT);
1594         }
1595         break;
1596       case ISD::SETLE:
1597       case ISD::SETGT:
1598         if ((VT == MVT::i32 && C != INT32_MAX &&
1599              isLegalArithImmed((uint32_t)(C + 1))) ||
1600             (VT == MVT::i64 && C != INT64_MAX &&
1601              isLegalArithImmed(C + 1ULL))) {
1602           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1603           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1604           RHS = DAG.getConstant(C, dl, VT);
1605         }
1606         break;
1607       case ISD::SETULE:
1608       case ISD::SETUGT:
1609         if ((VT == MVT::i32 && C != UINT32_MAX &&
1610              isLegalArithImmed((uint32_t)(C + 1))) ||
1611             (VT == MVT::i64 && C != UINT64_MAX &&
1612              isLegalArithImmed(C + 1ULL))) {
1613           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1614           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1615           RHS = DAG.getConstant(C, dl, VT);
1616         }
1617         break;
1618       }
1619     }
1620   }
1621   SDValue Cmp;
1622   AArch64CC::CondCode AArch64CC;
1623   if ((CC == ISD::SETEQ || CC == ISD::SETNE) && isa<ConstantSDNode>(RHS)) {
1624     const ConstantSDNode *RHSC = cast<ConstantSDNode>(RHS);
1625
1626     // The imm operand of ADDS is an unsigned immediate, in the range 0 to 4095.
1627     // For the i8 operand, the largest immediate is 255, so this can be easily
1628     // encoded in the compare instruction. For the i16 operand, however, the
1629     // largest immediate cannot be encoded in the compare.
1630     // Therefore, use a sign extending load and cmn to avoid materializing the
1631     // -1 constant. For example,
1632     // movz w1, #65535
1633     // ldrh w0, [x0, #0]
1634     // cmp w0, w1
1635     // >
1636     // ldrsh w0, [x0, #0]
1637     // cmn w0, #1
1638     // Fundamental, we're relying on the property that (zext LHS) == (zext RHS)
1639     // if and only if (sext LHS) == (sext RHS). The checks are in place to
1640     // ensure both the LHS and RHS are truly zero extended and to make sure the
1641     // transformation is profitable.
1642     if ((RHSC->getZExtValue() >> 16 == 0) && isa<LoadSDNode>(LHS) &&
1643         cast<LoadSDNode>(LHS)->getExtensionType() == ISD::ZEXTLOAD &&
1644         cast<LoadSDNode>(LHS)->getMemoryVT() == MVT::i16 &&
1645         LHS.getNode()->hasNUsesOfValue(1, 0)) {
1646       int16_t ValueofRHS = cast<ConstantSDNode>(RHS)->getZExtValue();
1647       if (ValueofRHS < 0 && isLegalArithImmed(-ValueofRHS)) {
1648         SDValue SExt =
1649             DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, LHS.getValueType(), LHS,
1650                         DAG.getValueType(MVT::i16));
1651         Cmp = emitComparison(SExt, DAG.getConstant(ValueofRHS, dl,
1652                                                    RHS.getValueType()),
1653                              CC, dl, DAG);
1654         AArch64CC = changeIntCCToAArch64CC(CC);
1655       }
1656     }
1657
1658     if (!Cmp && (RHSC->isNullValue() || RHSC->isOne())) {
1659       if ((Cmp = emitConjunctionDisjunctionTree(DAG, LHS, AArch64CC))) {
1660         if ((CC == ISD::SETNE) ^ RHSC->isNullValue())
1661           AArch64CC = AArch64CC::getInvertedCondCode(AArch64CC);
1662       }
1663     }
1664   }
1665
1666   if (!Cmp) {
1667     Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1668     AArch64CC = changeIntCCToAArch64CC(CC);
1669   }
1670   AArch64cc = DAG.getConstant(AArch64CC, dl, MVT_CC);
1671   return Cmp;
1672 }
1673
1674 static std::pair<SDValue, SDValue>
1675 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1676   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1677          "Unsupported value type");
1678   SDValue Value, Overflow;
1679   SDLoc DL(Op);
1680   SDValue LHS = Op.getOperand(0);
1681   SDValue RHS = Op.getOperand(1);
1682   unsigned Opc = 0;
1683   switch (Op.getOpcode()) {
1684   default:
1685     llvm_unreachable("Unknown overflow instruction!");
1686   case ISD::SADDO:
1687     Opc = AArch64ISD::ADDS;
1688     CC = AArch64CC::VS;
1689     break;
1690   case ISD::UADDO:
1691     Opc = AArch64ISD::ADDS;
1692     CC = AArch64CC::HS;
1693     break;
1694   case ISD::SSUBO:
1695     Opc = AArch64ISD::SUBS;
1696     CC = AArch64CC::VS;
1697     break;
1698   case ISD::USUBO:
1699     Opc = AArch64ISD::SUBS;
1700     CC = AArch64CC::LO;
1701     break;
1702   // Multiply needs a little bit extra work.
1703   case ISD::SMULO:
1704   case ISD::UMULO: {
1705     CC = AArch64CC::NE;
1706     bool IsSigned = Op.getOpcode() == ISD::SMULO;
1707     if (Op.getValueType() == MVT::i32) {
1708       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1709       // For a 32 bit multiply with overflow check we want the instruction
1710       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1711       // need to generate the following pattern:
1712       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1713       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1714       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1715       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1716       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1717                                 DAG.getConstant(0, DL, MVT::i64));
1718       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1719       // operation. We need to clear out the upper 32 bits, because we used a
1720       // widening multiply that wrote all 64 bits. In the end this should be a
1721       // noop.
1722       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1723       if (IsSigned) {
1724         // The signed overflow check requires more than just a simple check for
1725         // any bit set in the upper 32 bits of the result. These bits could be
1726         // just the sign bits of a negative number. To perform the overflow
1727         // check we have to arithmetic shift right the 32nd bit of the result by
1728         // 31 bits. Then we compare the result to the upper 32 bits.
1729         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1730                                         DAG.getConstant(32, DL, MVT::i64));
1731         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1732         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1733                                         DAG.getConstant(31, DL, MVT::i64));
1734         // It is important that LowerBits is last, otherwise the arithmetic
1735         // shift will not be folded into the compare (SUBS).
1736         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1737         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1738                        .getValue(1);
1739       } else {
1740         // The overflow check for unsigned multiply is easy. We only need to
1741         // check if any of the upper 32 bits are set. This can be done with a
1742         // CMP (shifted register). For that we need to generate the following
1743         // pattern:
1744         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1745         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1746                                         DAG.getConstant(32, DL, MVT::i64));
1747         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1748         Overflow =
1749             DAG.getNode(AArch64ISD::SUBS, DL, VTs,
1750                         DAG.getConstant(0, DL, MVT::i64),
1751                         UpperBits).getValue(1);
1752       }
1753       break;
1754     }
1755     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1756     // For the 64 bit multiply
1757     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1758     if (IsSigned) {
1759       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1760       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1761                                       DAG.getConstant(63, DL, MVT::i64));
1762       // It is important that LowerBits is last, otherwise the arithmetic
1763       // shift will not be folded into the compare (SUBS).
1764       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1765       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1766                      .getValue(1);
1767     } else {
1768       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1769       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1770       Overflow =
1771           DAG.getNode(AArch64ISD::SUBS, DL, VTs,
1772                       DAG.getConstant(0, DL, MVT::i64),
1773                       UpperBits).getValue(1);
1774     }
1775     break;
1776   }
1777   } // switch (...)
1778
1779   if (Opc) {
1780     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1781
1782     // Emit the AArch64 operation with overflow check.
1783     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1784     Overflow = Value.getValue(1);
1785   }
1786   return std::make_pair(Value, Overflow);
1787 }
1788
1789 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1790                                              RTLIB::Libcall Call) const {
1791   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
1792   return makeLibCall(DAG, Call, MVT::f128, Ops, false, SDLoc(Op)).first;
1793 }
1794
1795 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1796   SDValue Sel = Op.getOperand(0);
1797   SDValue Other = Op.getOperand(1);
1798
1799   // If neither operand is a SELECT_CC, give up.
1800   if (Sel.getOpcode() != ISD::SELECT_CC)
1801     std::swap(Sel, Other);
1802   if (Sel.getOpcode() != ISD::SELECT_CC)
1803     return Op;
1804
1805   // The folding we want to perform is:
1806   // (xor x, (select_cc a, b, cc, 0, -1) )
1807   //   -->
1808   // (csel x, (xor x, -1), cc ...)
1809   //
1810   // The latter will get matched to a CSINV instruction.
1811
1812   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1813   SDValue LHS = Sel.getOperand(0);
1814   SDValue RHS = Sel.getOperand(1);
1815   SDValue TVal = Sel.getOperand(2);
1816   SDValue FVal = Sel.getOperand(3);
1817   SDLoc dl(Sel);
1818
1819   // FIXME: This could be generalized to non-integer comparisons.
1820   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1821     return Op;
1822
1823   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1824   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1825
1826   // The values aren't constants, this isn't the pattern we're looking for.
1827   if (!CFVal || !CTVal)
1828     return Op;
1829
1830   // We can commute the SELECT_CC by inverting the condition.  This
1831   // might be needed to make this fit into a CSINV pattern.
1832   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1833     std::swap(TVal, FVal);
1834     std::swap(CTVal, CFVal);
1835     CC = ISD::getSetCCInverse(CC, true);
1836   }
1837
1838   // If the constants line up, perform the transform!
1839   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1840     SDValue CCVal;
1841     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1842
1843     FVal = Other;
1844     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1845                        DAG.getConstant(-1ULL, dl, Other.getValueType()));
1846
1847     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1848                        CCVal, Cmp);
1849   }
1850
1851   return Op;
1852 }
1853
1854 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1855   EVT VT = Op.getValueType();
1856
1857   // Let legalize expand this if it isn't a legal type yet.
1858   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1859     return SDValue();
1860
1861   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1862
1863   unsigned Opc;
1864   bool ExtraOp = false;
1865   switch (Op.getOpcode()) {
1866   default:
1867     llvm_unreachable("Invalid code");
1868   case ISD::ADDC:
1869     Opc = AArch64ISD::ADDS;
1870     break;
1871   case ISD::SUBC:
1872     Opc = AArch64ISD::SUBS;
1873     break;
1874   case ISD::ADDE:
1875     Opc = AArch64ISD::ADCS;
1876     ExtraOp = true;
1877     break;
1878   case ISD::SUBE:
1879     Opc = AArch64ISD::SBCS;
1880     ExtraOp = true;
1881     break;
1882   }
1883
1884   if (!ExtraOp)
1885     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1886   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1887                      Op.getOperand(2));
1888 }
1889
1890 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1891   // Let legalize expand this if it isn't a legal type yet.
1892   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1893     return SDValue();
1894
1895   SDLoc dl(Op);
1896   AArch64CC::CondCode CC;
1897   // The actual operation that sets the overflow or carry flag.
1898   SDValue Value, Overflow;
1899   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1900
1901   // We use 0 and 1 as false and true values.
1902   SDValue TVal = DAG.getConstant(1, dl, MVT::i32);
1903   SDValue FVal = DAG.getConstant(0, dl, MVT::i32);
1904
1905   // We use an inverted condition, because the conditional select is inverted
1906   // too. This will allow it to be selected to a single instruction:
1907   // CSINC Wd, WZR, WZR, invert(cond).
1908   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), dl, MVT::i32);
1909   Overflow = DAG.getNode(AArch64ISD::CSEL, dl, MVT::i32, FVal, TVal,
1910                          CCVal, Overflow);
1911
1912   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1913   return DAG.getNode(ISD::MERGE_VALUES, dl, VTs, Value, Overflow);
1914 }
1915
1916 // Prefetch operands are:
1917 // 1: Address to prefetch
1918 // 2: bool isWrite
1919 // 3: int locality (0 = no locality ... 3 = extreme locality)
1920 // 4: bool isDataCache
1921 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1922   SDLoc DL(Op);
1923   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1924   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1925   unsigned IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1926
1927   bool IsStream = !Locality;
1928   // When the locality number is set
1929   if (Locality) {
1930     // The front-end should have filtered out the out-of-range values
1931     assert(Locality <= 3 && "Prefetch locality out-of-range");
1932     // The locality degree is the opposite of the cache speed.
1933     // Put the number the other way around.
1934     // The encoding starts at 0 for level 1
1935     Locality = 3 - Locality;
1936   }
1937
1938   // built the mask value encoding the expected behavior.
1939   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1940                    (!IsData << 3) |     // IsDataCache bit
1941                    (Locality << 1) |    // Cache level bits
1942                    (unsigned)IsStream;  // Stream bit
1943   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1944                      DAG.getConstant(PrfOp, DL, MVT::i32), Op.getOperand(1));
1945 }
1946
1947 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1948                                               SelectionDAG &DAG) const {
1949   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1950
1951   RTLIB::Libcall LC;
1952   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1953
1954   return LowerF128Call(Op, DAG, LC);
1955 }
1956
1957 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1958                                              SelectionDAG &DAG) const {
1959   if (Op.getOperand(0).getValueType() != MVT::f128) {
1960     // It's legal except when f128 is involved
1961     return Op;
1962   }
1963
1964   RTLIB::Libcall LC;
1965   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1966
1967   // FP_ROUND node has a second operand indicating whether it is known to be
1968   // precise. That doesn't take part in the LibCall so we can't directly use
1969   // LowerF128Call.
1970   SDValue SrcVal = Op.getOperand(0);
1971   return makeLibCall(DAG, LC, Op.getValueType(), SrcVal, /*isSigned*/ false,
1972                      SDLoc(Op)).first;
1973 }
1974
1975 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1976   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1977   // Any additional optimization in this function should be recorded
1978   // in the cost tables.
1979   EVT InVT = Op.getOperand(0).getValueType();
1980   EVT VT = Op.getValueType();
1981   unsigned NumElts = InVT.getVectorNumElements();
1982
1983   // f16 vectors are promoted to f32 before a conversion.
1984   if (InVT.getVectorElementType() == MVT::f16) {
1985     MVT NewVT = MVT::getVectorVT(MVT::f32, NumElts);
1986     SDLoc dl(Op);
1987     return DAG.getNode(
1988         Op.getOpcode(), dl, Op.getValueType(),
1989         DAG.getNode(ISD::FP_EXTEND, dl, NewVT, Op.getOperand(0)));
1990   }
1991
1992   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1993     SDLoc dl(Op);
1994     SDValue Cv =
1995         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1996                     Op.getOperand(0));
1997     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1998   }
1999
2000   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
2001     SDLoc dl(Op);
2002     MVT ExtVT =
2003         MVT::getVectorVT(MVT::getFloatingPointVT(VT.getScalarSizeInBits()),
2004                          VT.getVectorNumElements());
2005     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, ExtVT, Op.getOperand(0));
2006     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
2007   }
2008
2009   // Type changing conversions are illegal.
2010   return Op;
2011 }
2012
2013 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
2014                                               SelectionDAG &DAG) const {
2015   if (Op.getOperand(0).getValueType().isVector())
2016     return LowerVectorFP_TO_INT(Op, DAG);
2017
2018   // f16 conversions are promoted to f32.
2019   if (Op.getOperand(0).getValueType() == MVT::f16) {
2020     SDLoc dl(Op);
2021     return DAG.getNode(
2022         Op.getOpcode(), dl, Op.getValueType(),
2023         DAG.getNode(ISD::FP_EXTEND, dl, MVT::f32, Op.getOperand(0)));
2024   }
2025
2026   if (Op.getOperand(0).getValueType() != MVT::f128) {
2027     // It's legal except when f128 is involved
2028     return Op;
2029   }
2030
2031   RTLIB::Libcall LC;
2032   if (Op.getOpcode() == ISD::FP_TO_SINT)
2033     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
2034   else
2035     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
2036
2037   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
2038   return makeLibCall(DAG, LC, Op.getValueType(), Ops, false, SDLoc(Op)).first;
2039 }
2040
2041 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2042   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
2043   // Any additional optimization in this function should be recorded
2044   // in the cost tables.
2045   EVT VT = Op.getValueType();
2046   SDLoc dl(Op);
2047   SDValue In = Op.getOperand(0);
2048   EVT InVT = In.getValueType();
2049
2050   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
2051     MVT CastVT =
2052         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
2053                          InVT.getVectorNumElements());
2054     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
2055     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0, dl));
2056   }
2057
2058   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
2059     unsigned CastOpc =
2060         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
2061     EVT CastVT = VT.changeVectorElementTypeToInteger();
2062     In = DAG.getNode(CastOpc, dl, CastVT, In);
2063     return DAG.getNode(Op.getOpcode(), dl, VT, In);
2064   }
2065
2066   return Op;
2067 }
2068
2069 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
2070                                             SelectionDAG &DAG) const {
2071   if (Op.getValueType().isVector())
2072     return LowerVectorINT_TO_FP(Op, DAG);
2073
2074   // f16 conversions are promoted to f32.
2075   if (Op.getValueType() == MVT::f16) {
2076     SDLoc dl(Op);
2077     return DAG.getNode(
2078         ISD::FP_ROUND, dl, MVT::f16,
2079         DAG.getNode(Op.getOpcode(), dl, MVT::f32, Op.getOperand(0)),
2080         DAG.getIntPtrConstant(0, dl));
2081   }
2082
2083   // i128 conversions are libcalls.
2084   if (Op.getOperand(0).getValueType() == MVT::i128)
2085     return SDValue();
2086
2087   // Other conversions are legal, unless it's to the completely software-based
2088   // fp128.
2089   if (Op.getValueType() != MVT::f128)
2090     return Op;
2091
2092   RTLIB::Libcall LC;
2093   if (Op.getOpcode() == ISD::SINT_TO_FP)
2094     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
2095   else
2096     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
2097
2098   return LowerF128Call(Op, DAG, LC);
2099 }
2100
2101 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
2102                                             SelectionDAG &DAG) const {
2103   // For iOS, we want to call an alternative entry point: __sincos_stret,
2104   // which returns the values in two S / D registers.
2105   SDLoc dl(Op);
2106   SDValue Arg = Op.getOperand(0);
2107   EVT ArgVT = Arg.getValueType();
2108   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
2109
2110   ArgListTy Args;
2111   ArgListEntry Entry;
2112
2113   Entry.Node = Arg;
2114   Entry.Ty = ArgTy;
2115   Entry.IsSExt = false;
2116   Entry.IsZExt = false;
2117   Args.push_back(Entry);
2118
2119   const char *LibcallName =
2120       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
2121   SDValue Callee =
2122       DAG.getExternalSymbol(LibcallName, getPointerTy(DAG.getDataLayout()));
2123
2124   StructType *RetTy = StructType::get(ArgTy, ArgTy, nullptr);
2125   TargetLowering::CallLoweringInfo CLI(DAG);
2126   CLI.setDebugLoc(dl)
2127       .setChain(DAG.getEntryNode())
2128       .setLibCallee(CallingConv::Fast, RetTy, Callee, std::move(Args));
2129
2130   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
2131   return CallResult.first;
2132 }
2133
2134 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
2135   if (Op.getValueType() != MVT::f16)
2136     return SDValue();
2137
2138   assert(Op.getOperand(0).getValueType() == MVT::i16);
2139   SDLoc DL(Op);
2140
2141   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
2142   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
2143   return SDValue(
2144       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, MVT::f16, Op,
2145                          DAG.getTargetConstant(AArch64::hsub, DL, MVT::i32)),
2146       0);
2147 }
2148
2149 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
2150   if (OrigVT.getSizeInBits() >= 64)
2151     return OrigVT;
2152
2153   assert(OrigVT.isSimple() && "Expecting a simple value type");
2154
2155   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
2156   switch (OrigSimpleTy) {
2157   default: llvm_unreachable("Unexpected Vector Type");
2158   case MVT::v2i8:
2159   case MVT::v2i16:
2160      return MVT::v2i32;
2161   case MVT::v4i8:
2162     return  MVT::v4i16;
2163   }
2164 }
2165
2166 static SDValue addRequiredExtensionForVectorMULL(SDValue N, SelectionDAG &DAG,
2167                                                  const EVT &OrigTy,
2168                                                  const EVT &ExtTy,
2169                                                  unsigned ExtOpcode) {
2170   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
2171   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
2172   // 64-bits we need to insert a new extension so that it will be 64-bits.
2173   assert(ExtTy.is128BitVector() && "Unexpected extension size");
2174   if (OrigTy.getSizeInBits() >= 64)
2175     return N;
2176
2177   // Must extend size to at least 64 bits to be used as an operand for VMULL.
2178   EVT NewVT = getExtensionTo64Bits(OrigTy);
2179
2180   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
2181 }
2182
2183 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
2184                                    bool isSigned) {
2185   EVT VT = N->getValueType(0);
2186
2187   if (N->getOpcode() != ISD::BUILD_VECTOR)
2188     return false;
2189
2190   for (const SDValue &Elt : N->op_values()) {
2191     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
2192       unsigned EltSize = VT.getScalarSizeInBits();
2193       unsigned HalfSize = EltSize / 2;
2194       if (isSigned) {
2195         if (!isIntN(HalfSize, C->getSExtValue()))
2196           return false;
2197       } else {
2198         if (!isUIntN(HalfSize, C->getZExtValue()))
2199           return false;
2200       }
2201       continue;
2202     }
2203     return false;
2204   }
2205
2206   return true;
2207 }
2208
2209 static SDValue skipExtensionForVectorMULL(SDNode *N, SelectionDAG &DAG) {
2210   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
2211     return addRequiredExtensionForVectorMULL(N->getOperand(0), DAG,
2212                                              N->getOperand(0)->getValueType(0),
2213                                              N->getValueType(0),
2214                                              N->getOpcode());
2215
2216   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
2217   EVT VT = N->getValueType(0);
2218   SDLoc dl(N);
2219   unsigned EltSize = VT.getScalarSizeInBits() / 2;
2220   unsigned NumElts = VT.getVectorNumElements();
2221   MVT TruncVT = MVT::getIntegerVT(EltSize);
2222   SmallVector<SDValue, 8> Ops;
2223   for (unsigned i = 0; i != NumElts; ++i) {
2224     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
2225     const APInt &CInt = C->getAPIntValue();
2226     // Element types smaller than 32 bits are not legal, so use i32 elements.
2227     // The values are implicitly truncated so sext vs. zext doesn't matter.
2228     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), dl, MVT::i32));
2229   }
2230   return DAG.getBuildVector(MVT::getVectorVT(TruncVT, NumElts), dl, Ops);
2231 }
2232
2233 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
2234   return N->getOpcode() == ISD::SIGN_EXTEND ||
2235          isExtendedBUILD_VECTOR(N, DAG, true);
2236 }
2237
2238 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
2239   return N->getOpcode() == ISD::ZERO_EXTEND ||
2240          isExtendedBUILD_VECTOR(N, DAG, false);
2241 }
2242
2243 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
2244   unsigned Opcode = N->getOpcode();
2245   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
2246     SDNode *N0 = N->getOperand(0).getNode();
2247     SDNode *N1 = N->getOperand(1).getNode();
2248     return N0->hasOneUse() && N1->hasOneUse() &&
2249       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
2250   }
2251   return false;
2252 }
2253
2254 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
2255   unsigned Opcode = N->getOpcode();
2256   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
2257     SDNode *N0 = N->getOperand(0).getNode();
2258     SDNode *N1 = N->getOperand(1).getNode();
2259     return N0->hasOneUse() && N1->hasOneUse() &&
2260       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
2261   }
2262   return false;
2263 }
2264
2265 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
2266   // Multiplications are only custom-lowered for 128-bit vectors so that
2267   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
2268   EVT VT = Op.getValueType();
2269   assert(VT.is128BitVector() && VT.isInteger() &&
2270          "unexpected type for custom-lowering ISD::MUL");
2271   SDNode *N0 = Op.getOperand(0).getNode();
2272   SDNode *N1 = Op.getOperand(1).getNode();
2273   unsigned NewOpc = 0;
2274   bool isMLA = false;
2275   bool isN0SExt = isSignExtended(N0, DAG);
2276   bool isN1SExt = isSignExtended(N1, DAG);
2277   if (isN0SExt && isN1SExt)
2278     NewOpc = AArch64ISD::SMULL;
2279   else {
2280     bool isN0ZExt = isZeroExtended(N0, DAG);
2281     bool isN1ZExt = isZeroExtended(N1, DAG);
2282     if (isN0ZExt && isN1ZExt)
2283       NewOpc = AArch64ISD::UMULL;
2284     else if (isN1SExt || isN1ZExt) {
2285       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
2286       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
2287       if (isN1SExt && isAddSubSExt(N0, DAG)) {
2288         NewOpc = AArch64ISD::SMULL;
2289         isMLA = true;
2290       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
2291         NewOpc =  AArch64ISD::UMULL;
2292         isMLA = true;
2293       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
2294         std::swap(N0, N1);
2295         NewOpc =  AArch64ISD::UMULL;
2296         isMLA = true;
2297       }
2298     }
2299
2300     if (!NewOpc) {
2301       if (VT == MVT::v2i64)
2302         // Fall through to expand this.  It is not legal.
2303         return SDValue();
2304       else
2305         // Other vector multiplications are legal.
2306         return Op;
2307     }
2308   }
2309
2310   // Legalize to a S/UMULL instruction
2311   SDLoc DL(Op);
2312   SDValue Op0;
2313   SDValue Op1 = skipExtensionForVectorMULL(N1, DAG);
2314   if (!isMLA) {
2315     Op0 = skipExtensionForVectorMULL(N0, DAG);
2316     assert(Op0.getValueType().is64BitVector() &&
2317            Op1.getValueType().is64BitVector() &&
2318            "unexpected types for extended operands to VMULL");
2319     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
2320   }
2321   // Optimizing (zext A + zext B) * C, to (S/UMULL A, C) + (S/UMULL B, C) during
2322   // isel lowering to take advantage of no-stall back to back s/umul + s/umla.
2323   // This is true for CPUs with accumulate forwarding such as Cortex-A53/A57
2324   SDValue N00 = skipExtensionForVectorMULL(N0->getOperand(0).getNode(), DAG);
2325   SDValue N01 = skipExtensionForVectorMULL(N0->getOperand(1).getNode(), DAG);
2326   EVT Op1VT = Op1.getValueType();
2327   return DAG.getNode(N0->getOpcode(), DL, VT,
2328                      DAG.getNode(NewOpc, DL, VT,
2329                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
2330                      DAG.getNode(NewOpc, DL, VT,
2331                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
2332 }
2333
2334 SDValue AArch64TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
2335                                                      SelectionDAG &DAG) const {
2336   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2337   SDLoc dl(Op);
2338   switch (IntNo) {
2339   default: return SDValue();    // Don't custom lower most intrinsics.
2340   case Intrinsic::thread_pointer: {
2341     EVT PtrVT = getPointerTy(DAG.getDataLayout());
2342     return DAG.getNode(AArch64ISD::THREAD_POINTER, dl, PtrVT);
2343   }
2344   case Intrinsic::aarch64_neon_smax:
2345     return DAG.getNode(ISD::SMAX, dl, Op.getValueType(),
2346                        Op.getOperand(1), Op.getOperand(2));
2347   case Intrinsic::aarch64_neon_umax:
2348     return DAG.getNode(ISD::UMAX, dl, Op.getValueType(),
2349                        Op.getOperand(1), Op.getOperand(2));
2350   case Intrinsic::aarch64_neon_smin:
2351     return DAG.getNode(ISD::SMIN, dl, Op.getValueType(),
2352                        Op.getOperand(1), Op.getOperand(2));
2353   case Intrinsic::aarch64_neon_umin:
2354     return DAG.getNode(ISD::UMIN, dl, Op.getValueType(),
2355                        Op.getOperand(1), Op.getOperand(2));
2356   }
2357 }
2358
2359 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
2360                                               SelectionDAG &DAG) const {
2361   switch (Op.getOpcode()) {
2362   default:
2363     llvm_unreachable("unimplemented operand");
2364     return SDValue();
2365   case ISD::BITCAST:
2366     return LowerBITCAST(Op, DAG);
2367   case ISD::GlobalAddress:
2368     return LowerGlobalAddress(Op, DAG);
2369   case ISD::GlobalTLSAddress:
2370     return LowerGlobalTLSAddress(Op, DAG);
2371   case ISD::SETCC:
2372     return LowerSETCC(Op, DAG);
2373   case ISD::BR_CC:
2374     return LowerBR_CC(Op, DAG);
2375   case ISD::SELECT:
2376     return LowerSELECT(Op, DAG);
2377   case ISD::SELECT_CC:
2378     return LowerSELECT_CC(Op, DAG);
2379   case ISD::JumpTable:
2380     return LowerJumpTable(Op, DAG);
2381   case ISD::ConstantPool:
2382     return LowerConstantPool(Op, DAG);
2383   case ISD::BlockAddress:
2384     return LowerBlockAddress(Op, DAG);
2385   case ISD::VASTART:
2386     return LowerVASTART(Op, DAG);
2387   case ISD::VACOPY:
2388     return LowerVACOPY(Op, DAG);
2389   case ISD::VAARG:
2390     return LowerVAARG(Op, DAG);
2391   case ISD::ADDC:
2392   case ISD::ADDE:
2393   case ISD::SUBC:
2394   case ISD::SUBE:
2395     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
2396   case ISD::SADDO:
2397   case ISD::UADDO:
2398   case ISD::SSUBO:
2399   case ISD::USUBO:
2400   case ISD::SMULO:
2401   case ISD::UMULO:
2402     return LowerXALUO(Op, DAG);
2403   case ISD::FADD:
2404     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
2405   case ISD::FSUB:
2406     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
2407   case ISD::FMUL:
2408     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
2409   case ISD::FDIV:
2410     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
2411   case ISD::FP_ROUND:
2412     return LowerFP_ROUND(Op, DAG);
2413   case ISD::FP_EXTEND:
2414     return LowerFP_EXTEND(Op, DAG);
2415   case ISD::FRAMEADDR:
2416     return LowerFRAMEADDR(Op, DAG);
2417   case ISD::RETURNADDR:
2418     return LowerRETURNADDR(Op, DAG);
2419   case ISD::INSERT_VECTOR_ELT:
2420     return LowerINSERT_VECTOR_ELT(Op, DAG);
2421   case ISD::EXTRACT_VECTOR_ELT:
2422     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
2423   case ISD::BUILD_VECTOR:
2424     return LowerBUILD_VECTOR(Op, DAG);
2425   case ISD::VECTOR_SHUFFLE:
2426     return LowerVECTOR_SHUFFLE(Op, DAG);
2427   case ISD::EXTRACT_SUBVECTOR:
2428     return LowerEXTRACT_SUBVECTOR(Op, DAG);
2429   case ISD::SRA:
2430   case ISD::SRL:
2431   case ISD::SHL:
2432     return LowerVectorSRA_SRL_SHL(Op, DAG);
2433   case ISD::SHL_PARTS:
2434     return LowerShiftLeftParts(Op, DAG);
2435   case ISD::SRL_PARTS:
2436   case ISD::SRA_PARTS:
2437     return LowerShiftRightParts(Op, DAG);
2438   case ISD::CTPOP:
2439     return LowerCTPOP(Op, DAG);
2440   case ISD::FCOPYSIGN:
2441     return LowerFCOPYSIGN(Op, DAG);
2442   case ISD::AND:
2443     return LowerVectorAND(Op, DAG);
2444   case ISD::OR:
2445     return LowerVectorOR(Op, DAG);
2446   case ISD::XOR:
2447     return LowerXOR(Op, DAG);
2448   case ISD::PREFETCH:
2449     return LowerPREFETCH(Op, DAG);
2450   case ISD::SINT_TO_FP:
2451   case ISD::UINT_TO_FP:
2452     return LowerINT_TO_FP(Op, DAG);
2453   case ISD::FP_TO_SINT:
2454   case ISD::FP_TO_UINT:
2455     return LowerFP_TO_INT(Op, DAG);
2456   case ISD::FSINCOS:
2457     return LowerFSINCOS(Op, DAG);
2458   case ISD::MUL:
2459     return LowerMUL(Op, DAG);
2460   case ISD::INTRINSIC_WO_CHAIN:
2461     return LowerINTRINSIC_WO_CHAIN(Op, DAG);
2462   }
2463 }
2464
2465 //===----------------------------------------------------------------------===//
2466 //                      Calling Convention Implementation
2467 //===----------------------------------------------------------------------===//
2468
2469 #include "AArch64GenCallingConv.inc"
2470
2471 /// Selects the correct CCAssignFn for a given CallingConvention value.
2472 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
2473                                                      bool IsVarArg) const {
2474   switch (CC) {
2475   default:
2476     llvm_unreachable("Unsupported calling convention.");
2477   case CallingConv::WebKit_JS:
2478     return CC_AArch64_WebKit_JS;
2479   case CallingConv::GHC:
2480     return CC_AArch64_GHC;
2481   case CallingConv::C:
2482   case CallingConv::Fast:
2483   case CallingConv::PreserveMost:
2484   case CallingConv::CXX_FAST_TLS:
2485   case CallingConv::Swift:
2486     if (!Subtarget->isTargetDarwin())
2487       return CC_AArch64_AAPCS;
2488     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
2489   }
2490 }
2491
2492 CCAssignFn *
2493 AArch64TargetLowering::CCAssignFnForReturn(CallingConv::ID CC) const {
2494   return CC == CallingConv::WebKit_JS ? RetCC_AArch64_WebKit_JS
2495                                       : RetCC_AArch64_AAPCS;
2496 }
2497
2498 SDValue AArch64TargetLowering::LowerFormalArguments(
2499     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2500     const SmallVectorImpl<ISD::InputArg> &Ins, const SDLoc &DL,
2501     SelectionDAG &DAG, SmallVectorImpl<SDValue> &InVals) const {
2502   MachineFunction &MF = DAG.getMachineFunction();
2503   MachineFrameInfo &MFI = MF.getFrameInfo();
2504
2505   // Assign locations to all of the incoming arguments.
2506   SmallVector<CCValAssign, 16> ArgLocs;
2507   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
2508                  *DAG.getContext());
2509
2510   // At this point, Ins[].VT may already be promoted to i32. To correctly
2511   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2512   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2513   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
2514   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
2515   // LocVT.
2516   unsigned NumArgs = Ins.size();
2517   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
2518   unsigned CurArgIdx = 0;
2519   for (unsigned i = 0; i != NumArgs; ++i) {
2520     MVT ValVT = Ins[i].VT;
2521     if (Ins[i].isOrigArg()) {
2522       std::advance(CurOrigArg, Ins[i].getOrigArgIndex() - CurArgIdx);
2523       CurArgIdx = Ins[i].getOrigArgIndex();
2524
2525       // Get type of the original argument.
2526       EVT ActualVT = getValueType(DAG.getDataLayout(), CurOrigArg->getType(),
2527                                   /*AllowUnknown*/ true);
2528       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
2529       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2530       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2531         ValVT = MVT::i8;
2532       else if (ActualMVT == MVT::i16)
2533         ValVT = MVT::i16;
2534     }
2535     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2536     bool Res =
2537         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
2538     assert(!Res && "Call operand has unhandled type");
2539     (void)Res;
2540   }
2541   assert(ArgLocs.size() == Ins.size());
2542   SmallVector<SDValue, 16> ArgValues;
2543   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2544     CCValAssign &VA = ArgLocs[i];
2545
2546     if (Ins[i].Flags.isByVal()) {
2547       // Byval is used for HFAs in the PCS, but the system should work in a
2548       // non-compliant manner for larger structs.
2549       EVT PtrVT = getPointerTy(DAG.getDataLayout());
2550       int Size = Ins[i].Flags.getByValSize();
2551       unsigned NumRegs = (Size + 7) / 8;
2552
2553       // FIXME: This works on big-endian for composite byvals, which are the common
2554       // case. It should also work for fundamental types too.
2555       unsigned FrameIdx =
2556         MFI.CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
2557       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrVT);
2558       InVals.push_back(FrameIdxN);
2559
2560       continue;
2561     }
2562
2563     if (VA.isRegLoc()) {
2564       // Arguments stored in registers.
2565       EVT RegVT = VA.getLocVT();
2566
2567       SDValue ArgValue;
2568       const TargetRegisterClass *RC;
2569
2570       if (RegVT == MVT::i32)
2571         RC = &AArch64::GPR32RegClass;
2572       else if (RegVT == MVT::i64)
2573         RC = &AArch64::GPR64RegClass;
2574       else if (RegVT == MVT::f16)
2575         RC = &AArch64::FPR16RegClass;
2576       else if (RegVT == MVT::f32)
2577         RC = &AArch64::FPR32RegClass;
2578       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
2579         RC = &AArch64::FPR64RegClass;
2580       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
2581         RC = &AArch64::FPR128RegClass;
2582       else
2583         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2584
2585       // Transform the arguments in physical registers into virtual ones.
2586       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2587       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
2588
2589       // If this is an 8, 16 or 32-bit value, it is really passed promoted
2590       // to 64 bits.  Insert an assert[sz]ext to capture this, then
2591       // truncate to the right size.
2592       switch (VA.getLocInfo()) {
2593       default:
2594         llvm_unreachable("Unknown loc info!");
2595       case CCValAssign::Full:
2596         break;
2597       case CCValAssign::BCvt:
2598         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
2599         break;
2600       case CCValAssign::AExt:
2601       case CCValAssign::SExt:
2602       case CCValAssign::ZExt:
2603         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
2604         // nodes after our lowering.
2605         assert(RegVT == Ins[i].VT && "incorrect register location selected");
2606         break;
2607       }
2608
2609       InVals.push_back(ArgValue);
2610
2611     } else { // VA.isRegLoc()
2612       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
2613       unsigned ArgOffset = VA.getLocMemOffset();
2614       unsigned ArgSize = VA.getValVT().getSizeInBits() / 8;
2615
2616       uint32_t BEAlign = 0;
2617       if (!Subtarget->isLittleEndian() && ArgSize < 8 &&
2618           !Ins[i].Flags.isInConsecutiveRegs())
2619         BEAlign = 8 - ArgSize;
2620
2621       int FI = MFI.CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
2622
2623       // Create load nodes to retrieve arguments from the stack.
2624       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2625       SDValue ArgValue;
2626
2627       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
2628       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
2629       MVT MemVT = VA.getValVT();
2630
2631       switch (VA.getLocInfo()) {
2632       default:
2633         break;
2634       case CCValAssign::BCvt:
2635         MemVT = VA.getLocVT();
2636         break;
2637       case CCValAssign::SExt:
2638         ExtType = ISD::SEXTLOAD;
2639         break;
2640       case CCValAssign::ZExt:
2641         ExtType = ISD::ZEXTLOAD;
2642         break;
2643       case CCValAssign::AExt:
2644         ExtType = ISD::EXTLOAD;
2645         break;
2646       }
2647
2648       ArgValue = DAG.getExtLoad(
2649           ExtType, DL, VA.getLocVT(), Chain, FIN,
2650           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
2651           MemVT);
2652
2653       InVals.push_back(ArgValue);
2654     }
2655   }
2656
2657   // varargs
2658   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2659   if (isVarArg) {
2660     if (!Subtarget->isTargetDarwin()) {
2661       // The AAPCS variadic function ABI is identical to the non-variadic
2662       // one. As a result there may be more arguments in registers and we should
2663       // save them for future reference.
2664       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
2665     }
2666
2667     // This will point to the next argument passed via stack.
2668     unsigned StackOffset = CCInfo.getNextStackOffset();
2669     // We currently pass all varargs at 8-byte alignment.
2670     StackOffset = ((StackOffset + 7) & ~7);
2671     FuncInfo->setVarArgsStackIndex(MFI.CreateFixedObject(4, StackOffset, true));
2672   }
2673
2674   unsigned StackArgSize = CCInfo.getNextStackOffset();
2675   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2676   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
2677     // This is a non-standard ABI so by fiat I say we're allowed to make full
2678     // use of the stack area to be popped, which must be aligned to 16 bytes in
2679     // any case:
2680     StackArgSize = alignTo(StackArgSize, 16);
2681
2682     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
2683     // a multiple of 16.
2684     FuncInfo->setArgumentStackToRestore(StackArgSize);
2685
2686     // This realignment carries over to the available bytes below. Our own
2687     // callers will guarantee the space is free by giving an aligned value to
2688     // CALLSEQ_START.
2689   }
2690   // Even if we're not expected to free up the space, it's useful to know how
2691   // much is there while considering tail calls (because we can reuse it).
2692   FuncInfo->setBytesInStackArgArea(StackArgSize);
2693
2694   return Chain;
2695 }
2696
2697 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
2698                                                 SelectionDAG &DAG,
2699                                                 const SDLoc &DL,
2700                                                 SDValue &Chain) const {
2701   MachineFunction &MF = DAG.getMachineFunction();
2702   MachineFrameInfo &MFI = MF.getFrameInfo();
2703   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2704   auto PtrVT = getPointerTy(DAG.getDataLayout());
2705
2706   SmallVector<SDValue, 8> MemOps;
2707
2708   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
2709                                           AArch64::X3, AArch64::X4, AArch64::X5,
2710                                           AArch64::X6, AArch64::X7 };
2711   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
2712   unsigned FirstVariadicGPR = CCInfo.getFirstUnallocated(GPRArgRegs);
2713
2714   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
2715   int GPRIdx = 0;
2716   if (GPRSaveSize != 0) {
2717     GPRIdx = MFI.CreateStackObject(GPRSaveSize, 8, false);
2718
2719     SDValue FIN = DAG.getFrameIndex(GPRIdx, PtrVT);
2720
2721     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
2722       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
2723       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
2724       SDValue Store = DAG.getStore(
2725           Val.getValue(1), DL, Val, FIN,
2726           MachinePointerInfo::getStack(DAG.getMachineFunction(), i * 8));
2727       MemOps.push_back(Store);
2728       FIN =
2729           DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getConstant(8, DL, PtrVT));
2730     }
2731   }
2732   FuncInfo->setVarArgsGPRIndex(GPRIdx);
2733   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
2734
2735   if (Subtarget->hasFPARMv8()) {
2736     static const MCPhysReg FPRArgRegs[] = {
2737         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
2738         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
2739     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
2740     unsigned FirstVariadicFPR = CCInfo.getFirstUnallocated(FPRArgRegs);
2741
2742     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
2743     int FPRIdx = 0;
2744     if (FPRSaveSize != 0) {
2745       FPRIdx = MFI.CreateStackObject(FPRSaveSize, 16, false);
2746
2747       SDValue FIN = DAG.getFrameIndex(FPRIdx, PtrVT);
2748
2749       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
2750         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
2751         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
2752
2753         SDValue Store = DAG.getStore(
2754             Val.getValue(1), DL, Val, FIN,
2755             MachinePointerInfo::getStack(DAG.getMachineFunction(), i * 16));
2756         MemOps.push_back(Store);
2757         FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN,
2758                           DAG.getConstant(16, DL, PtrVT));
2759       }
2760     }
2761     FuncInfo->setVarArgsFPRIndex(FPRIdx);
2762     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
2763   }
2764
2765   if (!MemOps.empty()) {
2766     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
2767   }
2768 }
2769
2770 /// LowerCallResult - Lower the result values of a call into the
2771 /// appropriate copies out of appropriate physical registers.
2772 SDValue AArch64TargetLowering::LowerCallResult(
2773     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
2774     const SmallVectorImpl<ISD::InputArg> &Ins, const SDLoc &DL,
2775     SelectionDAG &DAG, SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
2776     SDValue ThisVal) const {
2777   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2778                           ? RetCC_AArch64_WebKit_JS
2779                           : RetCC_AArch64_AAPCS;
2780   // Assign locations to each value returned by this call.
2781   SmallVector<CCValAssign, 16> RVLocs;
2782   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2783                  *DAG.getContext());
2784   CCInfo.AnalyzeCallResult(Ins, RetCC);
2785
2786   // Copy all of the result registers out of their specified physreg.
2787   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2788     CCValAssign VA = RVLocs[i];
2789
2790     // Pass 'this' value directly from the argument to return value, to avoid
2791     // reg unit interference
2792     if (i == 0 && isThisReturn) {
2793       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
2794              "unexpected return calling convention register assignment");
2795       InVals.push_back(ThisVal);
2796       continue;
2797     }
2798
2799     SDValue Val =
2800         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
2801     Chain = Val.getValue(1);
2802     InFlag = Val.getValue(2);
2803
2804     switch (VA.getLocInfo()) {
2805     default:
2806       llvm_unreachable("Unknown loc info!");
2807     case CCValAssign::Full:
2808       break;
2809     case CCValAssign::BCvt:
2810       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
2811       break;
2812     }
2813
2814     InVals.push_back(Val);
2815   }
2816
2817   return Chain;
2818 }
2819
2820 /// Return true if the calling convention is one that we can guarantee TCO for.
2821 static bool canGuaranteeTCO(CallingConv::ID CC) {
2822   return CC == CallingConv::Fast;
2823 }
2824
2825 /// Return true if we might ever do TCO for calls with this calling convention.
2826 static bool mayTailCallThisCC(CallingConv::ID CC) {
2827   switch (CC) {
2828   case CallingConv::C:
2829   case CallingConv::PreserveMost:
2830   case CallingConv::Swift:
2831     return true;
2832   default:
2833     return canGuaranteeTCO(CC);
2834   }
2835 }
2836
2837 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
2838     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
2839     const SmallVectorImpl<ISD::OutputArg> &Outs,
2840     const SmallVectorImpl<SDValue> &OutVals,
2841     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
2842   if (!mayTailCallThisCC(CalleeCC))
2843     return false;
2844
2845   MachineFunction &MF = DAG.getMachineFunction();
2846   const Function *CallerF = MF.getFunction();
2847   CallingConv::ID CallerCC = CallerF->getCallingConv();
2848   bool CCMatch = CallerCC == CalleeCC;
2849
2850   // Byval parameters hand the function a pointer directly into the stack area
2851   // we want to reuse during a tail call. Working around this *is* possible (see
2852   // X86) but less efficient and uglier in LowerCall.
2853   for (Function::const_arg_iterator i = CallerF->arg_begin(),
2854                                     e = CallerF->arg_end();
2855        i != e; ++i)
2856     if (i->hasByValAttr())
2857       return false;
2858
2859   if (getTargetMachine().Options.GuaranteedTailCallOpt)
2860     return canGuaranteeTCO(CalleeCC) && CCMatch;
2861
2862   // Externally-defined functions with weak linkage should not be
2863   // tail-called on AArch64 when the OS does not support dynamic
2864   // pre-emption of symbols, as the AAELF spec requires normal calls
2865   // to undefined weak functions to be replaced with a NOP or jump to the
2866   // next instruction. The behaviour of branch instructions in this
2867   // situation (as used for tail calls) is implementation-defined, so we
2868   // cannot rely on the linker replacing the tail call with a return.
2869   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2870     const GlobalValue *GV = G->getGlobal();
2871     const Triple &TT = getTargetMachine().getTargetTriple();
2872     if (GV->hasExternalWeakLinkage() &&
2873         (!TT.isOSWindows() || TT.isOSBinFormatELF() || TT.isOSBinFormatMachO()))
2874       return false;
2875   }
2876
2877   // Now we search for cases where we can use a tail call without changing the
2878   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2879   // concept.
2880
2881   // I want anyone implementing a new calling convention to think long and hard
2882   // about this assert.
2883   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2884          "Unexpected variadic calling convention");
2885
2886   LLVMContext &C = *DAG.getContext();
2887   if (isVarArg && !Outs.empty()) {
2888     // At least two cases here: if caller is fastcc then we can't have any
2889     // memory arguments (we'd be expected to clean up the stack afterwards). If
2890     // caller is C then we could potentially use its argument area.
2891
2892     // FIXME: for now we take the most conservative of these in both cases:
2893     // disallow all variadic memory operands.
2894     SmallVector<CCValAssign, 16> ArgLocs;
2895     CCState CCInfo(CalleeCC, isVarArg, MF, ArgLocs, C);
2896
2897     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2898     for (const CCValAssign &ArgLoc : ArgLocs)
2899       if (!ArgLoc.isRegLoc())
2900         return false;
2901   }
2902
2903   // Check that the call results are passed in the same way.
2904   if (!CCState::resultsCompatible(CalleeCC, CallerCC, MF, C, Ins,
2905                                   CCAssignFnForCall(CalleeCC, isVarArg),
2906                                   CCAssignFnForCall(CallerCC, isVarArg)))
2907     return false;
2908   // The callee has to preserve all registers the caller needs to preserve.
2909   const AArch64RegisterInfo *TRI = Subtarget->getRegisterInfo();
2910   const uint32_t *CallerPreserved = TRI->getCallPreservedMask(MF, CallerCC);
2911   if (!CCMatch) {
2912     const uint32_t *CalleePreserved = TRI->getCallPreservedMask(MF, CalleeCC);
2913     if (!TRI->regmaskSubsetEqual(CallerPreserved, CalleePreserved))
2914       return false;
2915   }
2916
2917   // Nothing more to check if the callee is taking no arguments
2918   if (Outs.empty())
2919     return true;
2920
2921   SmallVector<CCValAssign, 16> ArgLocs;
2922   CCState CCInfo(CalleeCC, isVarArg, MF, ArgLocs, C);
2923
2924   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2925
2926   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2927
2928   // If the stack arguments for this call do not fit into our own save area then
2929   // the call cannot be made tail.
2930   if (CCInfo.getNextStackOffset() > FuncInfo->getBytesInStackArgArea())
2931     return false;
2932
2933   const MachineRegisterInfo &MRI = MF.getRegInfo();
2934   if (!parametersInCSRMatch(MRI, CallerPreserved, ArgLocs, OutVals))
2935     return false;
2936
2937   return true;
2938 }
2939
2940 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2941                                                    SelectionDAG &DAG,
2942                                                    MachineFrameInfo &MFI,
2943                                                    int ClobberedFI) const {
2944   SmallVector<SDValue, 8> ArgChains;
2945   int64_t FirstByte = MFI.getObjectOffset(ClobberedFI);
2946   int64_t LastByte = FirstByte + MFI.getObjectSize(ClobberedFI) - 1;
2947
2948   // Include the original chain at the beginning of the list. When this is
2949   // used by target LowerCall hooks, this helps legalize find the
2950   // CALLSEQ_BEGIN node.
2951   ArgChains.push_back(Chain);
2952
2953   // Add a chain value for each stack argument corresponding
2954   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2955                             UE = DAG.getEntryNode().getNode()->use_end();
2956        U != UE; ++U)
2957     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2958       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2959         if (FI->getIndex() < 0) {
2960           int64_t InFirstByte = MFI.getObjectOffset(FI->getIndex());
2961           int64_t InLastByte = InFirstByte;
2962           InLastByte += MFI.getObjectSize(FI->getIndex()) - 1;
2963
2964           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2965               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2966             ArgChains.push_back(SDValue(L, 1));
2967         }
2968
2969   // Build a tokenfactor for all the chains.
2970   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2971 }
2972
2973 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2974                                                    bool TailCallOpt) const {
2975   return CallCC == CallingConv::Fast && TailCallOpt;
2976 }
2977
2978 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2979 /// and add input and output parameter nodes.
2980 SDValue
2981 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2982                                  SmallVectorImpl<SDValue> &InVals) const {
2983   SelectionDAG &DAG = CLI.DAG;
2984   SDLoc &DL = CLI.DL;
2985   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2986   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2987   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2988   SDValue Chain = CLI.Chain;
2989   SDValue Callee = CLI.Callee;
2990   bool &IsTailCall = CLI.IsTailCall;
2991   CallingConv::ID CallConv = CLI.CallConv;
2992   bool IsVarArg = CLI.IsVarArg;
2993
2994   MachineFunction &MF = DAG.getMachineFunction();
2995   bool IsThisReturn = false;
2996
2997   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2998   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2999   bool IsSibCall = false;
3000
3001   if (IsTailCall) {
3002     // Check if it's really possible to do a tail call.
3003     IsTailCall = isEligibleForTailCallOptimization(
3004         Callee, CallConv, IsVarArg, Outs, OutVals, Ins, DAG);
3005     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
3006       report_fatal_error("failed to perform tail call elimination on a call "
3007                          "site marked musttail");
3008
3009     // A sibling call is one where we're under the usual C ABI and not planning
3010     // to change that but can still do a tail call:
3011     if (!TailCallOpt && IsTailCall)
3012       IsSibCall = true;
3013
3014     if (IsTailCall)
3015       ++NumTailCalls;
3016   }
3017
3018   // Analyze operands of the call, assigning locations to each operand.
3019   SmallVector<CCValAssign, 16> ArgLocs;
3020   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(), ArgLocs,
3021                  *DAG.getContext());
3022
3023   if (IsVarArg) {
3024     // Handle fixed and variable vector arguments differently.
3025     // Variable vector arguments always go into memory.
3026     unsigned NumArgs = Outs.size();
3027
3028     for (unsigned i = 0; i != NumArgs; ++i) {
3029       MVT ArgVT = Outs[i].VT;
3030       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
3031       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
3032                                                /*IsVarArg=*/ !Outs[i].IsFixed);
3033       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
3034       assert(!Res && "Call operand has unhandled type");
3035       (void)Res;
3036     }
3037   } else {
3038     // At this point, Outs[].VT may already be promoted to i32. To correctly
3039     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
3040     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
3041     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
3042     // we use a special version of AnalyzeCallOperands to pass in ValVT and
3043     // LocVT.
3044     unsigned NumArgs = Outs.size();
3045     for (unsigned i = 0; i != NumArgs; ++i) {
3046       MVT ValVT = Outs[i].VT;
3047       // Get type of the original argument.
3048       EVT ActualVT = getValueType(DAG.getDataLayout(),
3049                                   CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
3050                                   /*AllowUnknown*/ true);
3051       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
3052       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
3053       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
3054       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
3055         ValVT = MVT::i8;
3056       else if (ActualMVT == MVT::i16)
3057         ValVT = MVT::i16;
3058
3059       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
3060       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
3061       assert(!Res && "Call operand has unhandled type");
3062       (void)Res;
3063     }
3064   }
3065
3066   // Get a count of how many bytes are to be pushed on the stack.
3067   unsigned NumBytes = CCInfo.getNextStackOffset();
3068
3069   if (IsSibCall) {
3070     // Since we're not changing the ABI to make this a tail call, the memory
3071     // operands are already available in the caller's incoming argument space.
3072     NumBytes = 0;
3073   }
3074
3075   // FPDiff is the byte offset of the call's argument area from the callee's.
3076   // Stores to callee stack arguments will be placed in FixedStackSlots offset
3077   // by this amount for a tail call. In a sibling call it must be 0 because the
3078   // caller will deallocate the entire stack and the callee still expects its
3079   // arguments to begin at SP+0. Completely unused for non-tail calls.
3080   int FPDiff = 0;
3081
3082   if (IsTailCall && !IsSibCall) {
3083     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
3084
3085     // Since callee will pop argument stack as a tail call, we must keep the
3086     // popped size 16-byte aligned.
3087     NumBytes = alignTo(NumBytes, 16);
3088
3089     // FPDiff will be negative if this tail call requires more space than we
3090     // would automatically have in our incoming argument space. Positive if we
3091     // can actually shrink the stack.
3092     FPDiff = NumReusableBytes - NumBytes;
3093
3094     // The stack pointer must be 16-byte aligned at all times it's used for a
3095     // memory operation, which in practice means at *all* times and in
3096     // particular across call boundaries. Therefore our own arguments started at
3097     // a 16-byte aligned SP and the delta applied for the tail call should
3098     // satisfy the same constraint.
3099     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
3100   }
3101
3102   // Adjust the stack pointer for the new arguments...
3103   // These operations are automatically eliminated by the prolog/epilog pass
3104   if (!IsSibCall)
3105     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, DL,
3106                                                               true),
3107                                  DL);
3108
3109   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP,
3110                                         getPointerTy(DAG.getDataLayout()));
3111
3112   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3113   SmallVector<SDValue, 8> MemOpChains;
3114   auto PtrVT = getPointerTy(DAG.getDataLayout());
3115
3116   // Walk the register/memloc assignments, inserting copies/loads.
3117   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
3118        ++i, ++realArgIdx) {
3119     CCValAssign &VA = ArgLocs[i];
3120     SDValue Arg = OutVals[realArgIdx];
3121     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
3122
3123     // Promote the value if needed.
3124     switch (VA.getLocInfo()) {
3125     default:
3126       llvm_unreachable("Unknown loc info!");
3127     case CCValAssign::Full:
3128       break;
3129     case CCValAssign::SExt:
3130       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
3131       break;
3132     case CCValAssign::ZExt:
3133       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
3134       break;
3135     case CCValAssign::AExt:
3136       if (Outs[realArgIdx].ArgVT == MVT::i1) {
3137         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
3138         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
3139         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
3140       }
3141       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
3142       break;
3143     case CCValAssign::BCvt:
3144       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
3145       break;
3146     case CCValAssign::FPExt:
3147       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
3148       break;
3149     }
3150
3151     if (VA.isRegLoc()) {
3152       if (realArgIdx == 0 && Flags.isReturned() && !Flags.isSwiftSelf() &&
3153           Outs[0].VT == MVT::i64) {
3154         assert(VA.getLocVT() == MVT::i64 &&
3155                "unexpected calling convention register assignment");
3156         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
3157                "unexpected use of 'returned'");
3158         IsThisReturn = true;
3159       }
3160       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3161     } else {
3162       assert(VA.isMemLoc());
3163
3164       SDValue DstAddr;
3165       MachinePointerInfo DstInfo;
3166
3167       // FIXME: This works on big-endian for composite byvals, which are the
3168       // common case. It should also work for fundamental types too.
3169       uint32_t BEAlign = 0;
3170       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
3171                                         : VA.getValVT().getSizeInBits();
3172       OpSize = (OpSize + 7) / 8;
3173       if (!Subtarget->isLittleEndian() && !Flags.isByVal() &&
3174           !Flags.isInConsecutiveRegs()) {
3175         if (OpSize < 8)
3176           BEAlign = 8 - OpSize;
3177       }
3178       unsigned LocMemOffset = VA.getLocMemOffset();
3179       int32_t Offset = LocMemOffset + BEAlign;
3180       SDValue PtrOff = DAG.getIntPtrConstant(Offset, DL);
3181       PtrOff = DAG.getNode(ISD::ADD, DL, PtrVT, StackPtr, PtrOff);
3182
3183       if (IsTailCall) {
3184         Offset = Offset + FPDiff;
3185         int FI = MF.getFrameInfo().CreateFixedObject(OpSize, Offset, true);
3186
3187         DstAddr = DAG.getFrameIndex(FI, PtrVT);
3188         DstInfo =
3189             MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI);
3190
3191         // Make sure any stack arguments overlapping with where we're storing
3192         // are loaded before this eventual operation. Otherwise they'll be
3193         // clobbered.
3194         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
3195       } else {
3196         SDValue PtrOff = DAG.getIntPtrConstant(Offset, DL);
3197
3198         DstAddr = DAG.getNode(ISD::ADD, DL, PtrVT, StackPtr, PtrOff);
3199         DstInfo = MachinePointerInfo::getStack(DAG.getMachineFunction(),
3200                                                LocMemOffset);
3201       }
3202
3203       if (Outs[i].Flags.isByVal()) {
3204         SDValue SizeNode =
3205             DAG.getConstant(Outs[i].Flags.getByValSize(), DL, MVT::i64);
3206         SDValue Cpy = DAG.getMemcpy(
3207             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
3208             /*isVol = */ false, /*AlwaysInline = */ false,
3209             /*isTailCall = */ false,
3210             DstInfo, MachinePointerInfo());
3211
3212         MemOpChains.push_back(Cpy);
3213       } else {
3214         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
3215         // promoted to a legal register type i32, we should truncate Arg back to
3216         // i1/i8/i16.
3217         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
3218             VA.getValVT() == MVT::i16)
3219           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
3220
3221         SDValue Store = DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo);
3222         MemOpChains.push_back(Store);
3223       }
3224     }
3225   }
3226
3227   if (!MemOpChains.empty())
3228     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
3229
3230   // Build a sequence of copy-to-reg nodes chained together with token chain
3231   // and flag operands which copy the outgoing args into the appropriate regs.
3232   SDValue InFlag;
3233   for (auto &RegToPass : RegsToPass) {
3234     Chain = DAG.getCopyToReg(Chain, DL, RegToPass.first,
3235                              RegToPass.second, InFlag);
3236     InFlag = Chain.getValue(1);
3237   }
3238
3239   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
3240   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
3241   // node so that legalize doesn't hack it.
3242   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3243       Subtarget->isTargetMachO()) {
3244     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
3245       const GlobalValue *GV = G->getGlobal();
3246       bool InternalLinkage = GV->hasInternalLinkage();
3247       if (InternalLinkage)
3248         Callee = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, 0);
3249       else {
3250         Callee =
3251             DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_GOT);
3252         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, Callee);
3253       }
3254     } else if (ExternalSymbolSDNode *S =
3255                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
3256       const char *Sym = S->getSymbol();
3257       Callee = DAG.getTargetExternalSymbol(Sym, PtrVT, AArch64II::MO_GOT);
3258       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, Callee);
3259     }
3260   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
3261     const GlobalValue *GV = G->getGlobal();
3262     Callee = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, 0);
3263   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3264     const char *Sym = S->getSymbol();
3265     Callee = DAG.getTargetExternalSymbol(Sym, PtrVT, 0);
3266   }
3267
3268   // We don't usually want to end the call-sequence here because we would tidy
3269   // the frame up *after* the call, however in the ABI-changing tail-call case
3270   // we've carefully laid out the parameters so that when sp is reset they'll be
3271   // in the correct location.
3272   if (IsTailCall && !IsSibCall) {
3273     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, DL, true),
3274                                DAG.getIntPtrConstant(0, DL, true), InFlag, DL);
3275     InFlag = Chain.getValue(1);
3276   }
3277
3278   std::vector<SDValue> Ops;
3279   Ops.push_back(Chain);
3280   Ops.push_back(Callee);
3281
3282   if (IsTailCall) {
3283     // Each tail call may have to adjust the stack by a different amount, so
3284     // this information must travel along with the operation for eventual
3285     // consumption by emitEpilogue.
3286     Ops.push_back(DAG.getTargetConstant(FPDiff, DL, MVT::i32));
3287   }
3288
3289   // Add argument registers to the end of the list so that they are known live
3290   // into the call.
3291   for (auto &RegToPass : RegsToPass)
3292     Ops.push_back(DAG.getRegister(RegToPass.first,
3293                                   RegToPass.second.getValueType()));
3294
3295   // Add a register mask operand representing the call-preserved registers.
3296   const uint32_t *Mask;
3297   const AArch64RegisterInfo *TRI = Subtarget->getRegisterInfo();
3298   if (IsThisReturn) {
3299     // For 'this' returns, use the X0-preserving mask if applicable
3300     Mask = TRI->getThisReturnPreservedMask(MF, CallConv);
3301     if (!Mask) {
3302       IsThisReturn = false;
3303       Mask = TRI->getCallPreservedMask(MF, CallConv);
3304     }
3305   } else
3306     Mask = TRI->getCallPreservedMask(MF, CallConv);
3307
3308   assert(Mask && "Missing call preserved mask for calling convention");
3309   Ops.push_back(DAG.getRegisterMask(Mask));
3310
3311   if (InFlag.getNode())
3312     Ops.push_back(InFlag);
3313
3314   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3315
3316   // If we're doing a tall call, use a TC_RETURN here rather than an
3317   // actual call instruction.
3318   if (IsTailCall) {
3319     MF.getFrameInfo().setHasTailCall();
3320     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
3321   }
3322
3323   // Returns a chain and a flag for retval copy to use.
3324   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
3325   InFlag = Chain.getValue(1);
3326
3327   uint64_t CalleePopBytes =
3328       DoesCalleeRestoreStack(CallConv, TailCallOpt) ? alignTo(NumBytes, 16) : 0;
3329
3330   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, DL, true),
3331                              DAG.getIntPtrConstant(CalleePopBytes, DL, true),
3332                              InFlag, DL);
3333   if (!Ins.empty())
3334     InFlag = Chain.getValue(1);
3335
3336   // Handle result values, copying them out of physregs into vregs that we
3337   // return.
3338   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
3339                          InVals, IsThisReturn,
3340                          IsThisReturn ? OutVals[0] : SDValue());
3341 }
3342
3343 bool AArch64TargetLowering::CanLowerReturn(
3344     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
3345     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
3346   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
3347                           ? RetCC_AArch64_WebKit_JS
3348                           : RetCC_AArch64_AAPCS;
3349   SmallVector<CCValAssign, 16> RVLocs;
3350   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
3351   return CCInfo.CheckReturn(Outs, RetCC);
3352 }
3353
3354 SDValue
3355 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
3356                                    bool isVarArg,
3357                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
3358                                    const SmallVectorImpl<SDValue> &OutVals,
3359                                    const SDLoc &DL, SelectionDAG &DAG) const {
3360   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
3361                           ? RetCC_AArch64_WebKit_JS
3362                           : RetCC_AArch64_AAPCS;
3363   SmallVector<CCValAssign, 16> RVLocs;
3364   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
3365                  *DAG.getContext());
3366   CCInfo.AnalyzeReturn(Outs, RetCC);
3367
3368   // Copy the result values into the output registers.
3369   SDValue Flag;
3370   SmallVector<SDValue, 4> RetOps(1, Chain);
3371   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
3372        ++i, ++realRVLocIdx) {
3373     CCValAssign &VA = RVLocs[i];
3374     assert(VA.isRegLoc() && "Can only return in registers!");
3375     SDValue Arg = OutVals[realRVLocIdx];
3376
3377     switch (VA.getLocInfo()) {
3378     default:
3379       llvm_unreachable("Unknown loc info!");
3380     case CCValAssign::Full:
3381       if (Outs[i].ArgVT == MVT::i1) {
3382         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
3383         // value. This is strictly redundant on Darwin (which uses "zeroext
3384         // i1"), but will be optimised out before ISel.
3385         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
3386         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
3387       }
3388       break;
3389     case CCValAssign::BCvt:
3390       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
3391       break;
3392     }
3393
3394     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
3395     Flag = Chain.getValue(1);
3396     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
3397   }
3398   const AArch64RegisterInfo *TRI = Subtarget->getRegisterInfo();
3399   const MCPhysReg *I =
3400       TRI->getCalleeSavedRegsViaCopy(&DAG.getMachineFunction());
3401   if (I) {
3402     for (; *I; ++I) {
3403       if (AArch64::GPR64RegClass.contains(*I))
3404         RetOps.push_back(DAG.getRegister(*I, MVT::i64));
3405       else if (AArch64::FPR64RegClass.contains(*I))
3406         RetOps.push_back(DAG.getRegister(*I, MVT::getFloatingPointVT(64)));
3407       else
3408         llvm_unreachable("Unexpected register class in CSRsViaCopy!");
3409     }
3410   }
3411
3412   RetOps[0] = Chain; // Update chain.
3413
3414   // Add the flag if we have it.
3415   if (Flag.getNode())
3416     RetOps.push_back(Flag);
3417
3418   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
3419 }
3420
3421 //===----------------------------------------------------------------------===//
3422 //  Other Lowering Code
3423 //===----------------------------------------------------------------------===//
3424
3425 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
3426                                                   SelectionDAG &DAG) const {
3427   EVT PtrVT = getPointerTy(DAG.getDataLayout());
3428   SDLoc DL(Op);
3429   const GlobalAddressSDNode *GN = cast<GlobalAddressSDNode>(Op);
3430   const GlobalValue *GV = GN->getGlobal();
3431   unsigned char OpFlags =
3432       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
3433
3434   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
3435          "unexpected offset in global node");
3436
3437   // This also catched the large code model case for Darwin.
3438   if ((OpFlags & AArch64II::MO_GOT) != 0) {
3439     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
3440     // FIXME: Once remat is capable of dealing with instructions with register
3441     // operands, expand this into two nodes instead of using a wrapper node.
3442     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3443   }
3444
3445   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3446     const unsigned char MO_NC = AArch64II::MO_NC;
3447     return DAG.getNode(
3448         AArch64ISD::WrapperLarge, DL, PtrVT,
3449         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
3450         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3451         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3452         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3453   } else {
3454     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
3455     // the only correct model on Darwin.
3456     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
3457                                             OpFlags | AArch64II::MO_PAGE);
3458     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
3459     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
3460
3461     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3462     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3463   }
3464 }
3465
3466 /// \brief Convert a TLS address reference into the correct sequence of loads
3467 /// and calls to compute the variable's address (for Darwin, currently) and
3468 /// return an SDValue containing the final node.
3469
3470 /// Darwin only has one TLS scheme which must be capable of dealing with the
3471 /// fully general situation, in the worst case. This means:
3472 ///     + "extern __thread" declaration.
3473 ///     + Defined in a possibly unknown dynamic library.
3474 ///
3475 /// The general system is that each __thread variable has a [3 x i64] descriptor
3476 /// which contains information used by the runtime to calculate the address. The
3477 /// only part of this the compiler needs to know about is the first xword, which
3478 /// contains a function pointer that must be called with the address of the
3479 /// entire descriptor in "x0".
3480 ///
3481 /// Since this descriptor may be in a different unit, in general even the
3482 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
3483 /// is:
3484 ///     adrp x0, _var@TLVPPAGE
3485 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
3486 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
3487 ///                                      ; the function pointer
3488 ///     blr x1                           ; Uses descriptor address in x0
3489 ///     ; Address of _var is now in x0.
3490 ///
3491 /// If the address of _var's descriptor *is* known to the linker, then it can
3492 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
3493 /// a slight efficiency gain.
3494 SDValue
3495 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
3496                                                    SelectionDAG &DAG) const {
3497   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
3498
3499   SDLoc DL(Op);
3500   MVT PtrVT = getPointerTy(DAG.getDataLayout());
3501   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3502
3503   SDValue TLVPAddr =
3504       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3505   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
3506
3507   // The first entry in the descriptor is a function pointer that we must call
3508   // to obtain the address of the variable.
3509   SDValue Chain = DAG.getEntryNode();
3510   SDValue FuncTLVGet = DAG.getLoad(
3511       MVT::i64, DL, Chain, DescAddr,
3512       MachinePointerInfo::getGOT(DAG.getMachineFunction()),
3513       /* Alignment = */ 8,
3514       MachineMemOperand::MONonTemporal | MachineMemOperand::MOInvariant |
3515           MachineMemOperand::MODereferenceable);
3516   Chain = FuncTLVGet.getValue(1);
3517
3518   MachineFrameInfo &MFI = DAG.getMachineFunction().getFrameInfo();
3519   MFI.setAdjustsStack(true);
3520
3521   // TLS calls preserve all registers except those that absolutely must be
3522   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3523   // silly).
3524   const uint32_t *Mask =
3525       Subtarget->getRegisterInfo()->getTLSCallPreservedMask();
3526
3527   // Finally, we can make the call. This is just a degenerate version of a
3528   // normal AArch64 call node: x0 takes the address of the descriptor, and
3529   // returns the address of the variable in this thread.
3530   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
3531   Chain =
3532       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
3533                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
3534                   DAG.getRegisterMask(Mask), Chain.getValue(1));
3535   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
3536 }
3537
3538 /// When accessing thread-local variables under either the general-dynamic or
3539 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
3540 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
3541 /// is a function pointer to carry out the resolution.
3542 ///
3543 /// The sequence is:
3544 ///    adrp  x0, :tlsdesc:var
3545 ///    ldr   x1, [x0, #:tlsdesc_lo12:var]
3546 ///    add   x0, x0, #:tlsdesc_lo12:var
3547 ///    .tlsdesccall var
3548 ///    blr   x1
3549 ///    (TPIDR_EL0 offset now in x0)
3550 ///
3551 ///  The above sequence must be produced unscheduled, to enable the linker to
3552 ///  optimize/relax this sequence.
3553 ///  Therefore, a pseudo-instruction (TLSDESC_CALLSEQ) is used to represent the
3554 ///  above sequence, and expanded really late in the compilation flow, to ensure
3555 ///  the sequence is produced as per above.
3556 SDValue AArch64TargetLowering::LowerELFTLSDescCallSeq(SDValue SymAddr,
3557                                                       const SDLoc &DL,
3558                                                       SelectionDAG &DAG) const {
3559   EVT PtrVT = getPointerTy(DAG.getDataLayout());
3560
3561   SDValue Chain = DAG.getEntryNode();
3562   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3563
3564   Chain =
3565       DAG.getNode(AArch64ISD::TLSDESC_CALLSEQ, DL, NodeTys, {Chain, SymAddr});
3566   SDValue Glue = Chain.getValue(1);
3567
3568   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
3569 }
3570
3571 SDValue
3572 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
3573                                                 SelectionDAG &DAG) const {
3574   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
3575   assert(Subtarget->useSmallAddressing() &&
3576          "ELF TLS only supported in small memory model");
3577   // Different choices can be made for the maximum size of the TLS area for a
3578   // module. For the small address model, the default TLS size is 16MiB and the
3579   // maximum TLS size is 4GiB.
3580   // FIXME: add -mtls-size command line option and make it control the 16MiB
3581   // vs. 4GiB code sequence generation.
3582   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
3583
3584   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
3585
3586   if (DAG.getTarget().Options.EmulatedTLS)
3587     return LowerToTLSEmulatedModel(GA, DAG);
3588
3589   if (!EnableAArch64ELFLocalDynamicTLSGeneration) {
3590     if (Model == TLSModel::LocalDynamic)
3591       Model = TLSModel::GeneralDynamic;
3592   }
3593
3594   SDValue TPOff;
3595   EVT PtrVT = getPointerTy(DAG.getDataLayout());
3596   SDLoc DL(Op);
3597   const GlobalValue *GV = GA->getGlobal();
3598
3599   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
3600
3601   if (Model == TLSModel::LocalExec) {
3602     SDValue HiVar = DAG.getTargetGlobalAddress(
3603         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_HI12);
3604     SDValue LoVar = DAG.getTargetGlobalAddress(
3605         GV, DL, PtrVT, 0,
3606         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3607
3608     SDValue TPWithOff_lo =
3609         SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, ThreadBase,
3610                                    HiVar,
3611                                    DAG.getTargetConstant(0, DL, MVT::i32)),
3612                 0);
3613     SDValue TPWithOff =
3614         SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPWithOff_lo,
3615                                    LoVar,
3616                                    DAG.getTargetConstant(0, DL, MVT::i32)),
3617                 0);
3618     return TPWithOff;
3619   } else if (Model == TLSModel::InitialExec) {
3620     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3621     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
3622   } else if (Model == TLSModel::LocalDynamic) {
3623     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
3624     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
3625     // the beginning of the module's TLS region, followed by a DTPREL offset
3626     // calculation.
3627
3628     // These accesses will need deduplicating if there's more than one.
3629     AArch64FunctionInfo *MFI =
3630         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3631     MFI->incNumLocalDynamicTLSAccesses();
3632
3633     // The call needs a relocation too for linker relaxation. It doesn't make
3634     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3635     // the address.
3636     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
3637                                                   AArch64II::MO_TLS);
3638
3639     // Now we can calculate the offset from TPIDR_EL0 to this module's
3640     // thread-local area.
3641     TPOff = LowerELFTLSDescCallSeq(SymAddr, DL, DAG);
3642
3643     // Now use :dtprel_whatever: operations to calculate this variable's offset
3644     // in its thread-storage area.
3645     SDValue HiVar = DAG.getTargetGlobalAddress(
3646         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_HI12);
3647     SDValue LoVar = DAG.getTargetGlobalAddress(
3648         GV, DL, MVT::i64, 0,
3649         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3650
3651     TPOff = SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPOff, HiVar,
3652                                        DAG.getTargetConstant(0, DL, MVT::i32)),
3653                     0);
3654     TPOff = SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPOff, LoVar,
3655                                        DAG.getTargetConstant(0, DL, MVT::i32)),
3656                     0);
3657   } else if (Model == TLSModel::GeneralDynamic) {
3658     // The call needs a relocation too for linker relaxation. It doesn't make
3659     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3660     // the address.
3661     SDValue SymAddr =
3662         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3663
3664     // Finally we can make a call to calculate the offset from tpidr_el0.
3665     TPOff = LowerELFTLSDescCallSeq(SymAddr, DL, DAG);
3666   } else
3667     llvm_unreachable("Unsupported ELF TLS access model");
3668
3669   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
3670 }
3671
3672 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
3673                                                      SelectionDAG &DAG) const {
3674   if (Subtarget->isTargetDarwin())
3675     return LowerDarwinGlobalTLSAddress(Op, DAG);
3676   if (Subtarget->isTargetELF())
3677     return LowerELFGlobalTLSAddress(Op, DAG);
3678
3679   llvm_unreachable("Unexpected platform trying to use TLS");
3680 }
3681
3682 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3683   SDValue Chain = Op.getOperand(0);
3684   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3685   SDValue LHS = Op.getOperand(2);
3686   SDValue RHS = Op.getOperand(3);
3687   SDValue Dest = Op.getOperand(4);
3688   SDLoc dl(Op);
3689
3690   // Handle f128 first, since lowering it will result in comparing the return
3691   // value of a libcall against zero, which is just what the rest of LowerBR_CC
3692   // is expecting to deal with.
3693   if (LHS.getValueType() == MVT::f128) {
3694     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3695
3696     // If softenSetCCOperands returned a scalar, we need to compare the result
3697     // against zero to select between true and false values.
3698     if (!RHS.getNode()) {
3699       RHS = DAG.getConstant(0, dl, LHS.getValueType());
3700       CC = ISD::SETNE;
3701     }
3702   }
3703
3704   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
3705   // instruction.
3706   unsigned Opc = LHS.getOpcode();
3707   if (LHS.getResNo() == 1 && isOneConstant(RHS) &&
3708       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3709        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3710     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
3711            "Unexpected condition code.");
3712     // Only lower legal XALUO ops.
3713     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
3714       return SDValue();
3715
3716     // The actual operation with overflow check.
3717     AArch64CC::CondCode OFCC;
3718     SDValue Value, Overflow;
3719     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
3720
3721     if (CC == ISD::SETNE)
3722       OFCC = getInvertedCondCode(OFCC);
3723     SDValue CCVal = DAG.getConstant(OFCC, dl, MVT::i32);
3724
3725     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3726                        Overflow);
3727   }
3728
3729   if (LHS.getValueType().isInteger()) {
3730     assert((LHS.getValueType() == RHS.getValueType()) &&
3731            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3732
3733     // If the RHS of the comparison is zero, we can potentially fold this
3734     // to a specialized branch.
3735     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
3736     if (RHSC && RHSC->getZExtValue() == 0) {
3737       if (CC == ISD::SETEQ) {
3738         // See if we can use a TBZ to fold in an AND as well.
3739         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3740         // out of bounds, a late MI-layer pass rewrites branches.
3741         // 403.gcc is an example that hits this case.
3742         if (LHS.getOpcode() == ISD::AND &&
3743             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3744             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3745           SDValue Test = LHS.getOperand(0);
3746           uint64_t Mask = LHS.getConstantOperandVal(1);
3747           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
3748                              DAG.getConstant(Log2_64(Mask), dl, MVT::i64),
3749                              Dest);
3750         }
3751
3752         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
3753       } else if (CC == ISD::SETNE) {
3754         // See if we can use a TBZ to fold in an AND as well.
3755         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3756         // out of bounds, a late MI-layer pass rewrites branches.
3757         // 403.gcc is an example that hits this case.
3758         if (LHS.getOpcode() == ISD::AND &&
3759             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3760             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3761           SDValue Test = LHS.getOperand(0);
3762           uint64_t Mask = LHS.getConstantOperandVal(1);
3763           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
3764                              DAG.getConstant(Log2_64(Mask), dl, MVT::i64),
3765                              Dest);
3766         }
3767
3768         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
3769       } else if (CC == ISD::SETLT && LHS.getOpcode() != ISD::AND) {
3770         // Don't combine AND since emitComparison converts the AND to an ANDS
3771         // (a.k.a. TST) and the test in the test bit and branch instruction
3772         // becomes redundant.  This would also increase register pressure.
3773         uint64_t Mask = LHS.getValueSizeInBits() - 1;
3774         return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, LHS,
3775                            DAG.getConstant(Mask, dl, MVT::i64), Dest);
3776       }
3777     }
3778     if (RHSC && RHSC->getSExtValue() == -1 && CC == ISD::SETGT &&
3779         LHS.getOpcode() != ISD::AND) {
3780       // Don't combine AND since emitComparison converts the AND to an ANDS
3781       // (a.k.a. TST) and the test in the test bit and branch instruction
3782       // becomes redundant.  This would also increase register pressure.
3783       uint64_t Mask = LHS.getValueSizeInBits() - 1;
3784       return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, LHS,
3785                          DAG.getConstant(Mask, dl, MVT::i64), Dest);
3786     }
3787
3788     SDValue CCVal;
3789     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3790     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3791                        Cmp);
3792   }
3793
3794   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3795
3796   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3797   // clean.  Some of them require two branches to implement.
3798   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3799   AArch64CC::CondCode CC1, CC2;
3800   changeFPCCToAArch64CC(CC, CC1, CC2);
3801   SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3802   SDValue BR1 =
3803       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
3804   if (CC2 != AArch64CC::AL) {
3805     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
3806     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
3807                        Cmp);
3808   }
3809
3810   return BR1;
3811 }
3812
3813 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
3814                                               SelectionDAG &DAG) const {
3815   EVT VT = Op.getValueType();
3816   SDLoc DL(Op);
3817
3818   SDValue In1 = Op.getOperand(0);
3819   SDValue In2 = Op.getOperand(1);
3820   EVT SrcVT = In2.getValueType();
3821
3822   if (SrcVT.bitsLT(VT))
3823     In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
3824   else if (SrcVT.bitsGT(VT))
3825     In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2, DAG.getIntPtrConstant(0, DL));
3826
3827   EVT VecVT;
3828   EVT EltVT;
3829   uint64_t EltMask;
3830   SDValue VecVal1, VecVal2;
3831   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
3832     EltVT = MVT::i32;
3833     VecVT = (VT == MVT::v2f32 ? MVT::v2i32 : MVT::v4i32);
3834     EltMask = 0x80000000ULL;
3835
3836     if (!VT.isVector()) {
3837       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3838                                           DAG.getUNDEF(VecVT), In1);
3839       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3840                                           DAG.getUNDEF(VecVT), In2);
3841     } else {
3842       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3843       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3844     }
3845   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3846     EltVT = MVT::i64;
3847     VecVT = MVT::v2i64;
3848
3849     // We want to materialize a mask with the high bit set, but the AdvSIMD
3850     // immediate moves cannot materialize that in a single instruction for
3851     // 64-bit elements. Instead, materialize zero and then negate it.
3852     EltMask = 0;
3853
3854     if (!VT.isVector()) {
3855       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3856                                           DAG.getUNDEF(VecVT), In1);
3857       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3858                                           DAG.getUNDEF(VecVT), In2);
3859     } else {
3860       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3861       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3862     }
3863   } else {
3864     llvm_unreachable("Invalid type for copysign!");
3865   }
3866
3867   SDValue BuildVec = DAG.getConstant(EltMask, DL, VecVT);
3868
3869   // If we couldn't materialize the mask above, then the mask vector will be
3870   // the zero vector, and we need to negate it here.
3871   if (VT == MVT::f64 || VT == MVT::v2f64) {
3872     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3873     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3874     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3875   }
3876
3877   SDValue Sel =
3878       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3879
3880   if (VT == MVT::f32)
3881     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3882   else if (VT == MVT::f64)
3883     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3884   else
3885     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3886 }
3887
3888 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3889   if (DAG.getMachineFunction().getFunction()->hasFnAttribute(
3890           Attribute::NoImplicitFloat))
3891     return SDValue();
3892
3893   if (!Subtarget->hasNEON())
3894     return SDValue();
3895
3896   // While there is no integer popcount instruction, it can
3897   // be more efficiently lowered to the following sequence that uses
3898   // AdvSIMD registers/instructions as long as the copies to/from
3899   // the AdvSIMD registers are cheap.
3900   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3901   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3902   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3903   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3904   SDValue Val = Op.getOperand(0);
3905   SDLoc DL(Op);
3906   EVT VT = Op.getValueType();
3907
3908   if (VT == MVT::i32)
3909     Val = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Val);
3910   Val = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3911
3912   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, Val);
3913   SDValue UaddLV = DAG.getNode(
3914       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3915       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, DL, MVT::i32), CtPop);
3916
3917   if (VT == MVT::i64)
3918     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3919   return UaddLV;
3920 }
3921
3922 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3923
3924   if (Op.getValueType().isVector())
3925     return LowerVSETCC(Op, DAG);
3926
3927   SDValue LHS = Op.getOperand(0);
3928   SDValue RHS = Op.getOperand(1);
3929   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3930   SDLoc dl(Op);
3931
3932   // We chose ZeroOrOneBooleanContents, so use zero and one.
3933   EVT VT = Op.getValueType();
3934   SDValue TVal = DAG.getConstant(1, dl, VT);
3935   SDValue FVal = DAG.getConstant(0, dl, VT);
3936
3937   // Handle f128 first, since one possible outcome is a normal integer
3938   // comparison which gets picked up by the next if statement.
3939   if (LHS.getValueType() == MVT::f128) {
3940     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3941
3942     // If softenSetCCOperands returned a scalar, use it.
3943     if (!RHS.getNode()) {
3944       assert(LHS.getValueType() == Op.getValueType() &&
3945              "Unexpected setcc expansion!");
3946       return LHS;
3947     }
3948   }
3949
3950   if (LHS.getValueType().isInteger()) {
3951     SDValue CCVal;
3952     SDValue Cmp =
3953         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3954
3955     // Note that we inverted the condition above, so we reverse the order of
3956     // the true and false operands here.  This will allow the setcc to be
3957     // matched to a single CSINC instruction.
3958     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3959   }
3960
3961   // Now we know we're dealing with FP values.
3962   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3963
3964   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3965   // and do the comparison.
3966   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3967
3968   AArch64CC::CondCode CC1, CC2;
3969   changeFPCCToAArch64CC(CC, CC1, CC2);
3970   if (CC2 == AArch64CC::AL) {
3971     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3972     SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3973
3974     // Note that we inverted the condition above, so we reverse the order of
3975     // the true and false operands here.  This will allow the setcc to be
3976     // matched to a single CSINC instruction.
3977     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3978   } else {
3979     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3980     // totally clean.  Some of them require two CSELs to implement.  As is in
3981     // this case, we emit the first CSEL and then emit a second using the output
3982     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3983
3984     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3985     SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3986     SDValue CS1 =
3987         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3988
3989     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
3990     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3991   }
3992 }
3993
3994 SDValue AArch64TargetLowering::LowerSELECT_CC(ISD::CondCode CC, SDValue LHS,
3995                                               SDValue RHS, SDValue TVal,
3996                                               SDValue FVal, const SDLoc &dl,
3997                                               SelectionDAG &DAG) const {
3998   // Handle f128 first, because it will result in a comparison of some RTLIB
3999   // call result against zero.
4000   if (LHS.getValueType() == MVT::f128) {
4001     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
4002
4003     // If softenSetCCOperands returned a scalar, we need to compare the result
4004     // against zero to select between true and false values.
4005     if (!RHS.getNode()) {
4006       RHS = DAG.getConstant(0, dl, LHS.getValueType());
4007       CC = ISD::SETNE;
4008     }
4009   }
4010
4011   // Also handle f16, for which we need to do a f32 comparison.
4012   if (LHS.getValueType() == MVT::f16) {
4013     LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f32, LHS);
4014     RHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f32, RHS);
4015   }
4016
4017   // Next, handle integers.
4018   if (LHS.getValueType().isInteger()) {
4019     assert((LHS.getValueType() == RHS.getValueType()) &&
4020            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
4021
4022     unsigned Opcode = AArch64ISD::CSEL;
4023
4024     // If both the TVal and the FVal are constants, see if we can swap them in
4025     // order to for a CSINV or CSINC out of them.
4026     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
4027     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
4028
4029     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
4030       std::swap(TVal, FVal);
4031       std::swap(CTVal, CFVal);
4032       CC = ISD::getSetCCInverse(CC, true);
4033     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
4034       std::swap(TVal, FVal);
4035       std::swap(CTVal, CFVal);
4036       CC = ISD::getSetCCInverse(CC, true);
4037     } else if (TVal.getOpcode() == ISD::XOR) {
4038       // If TVal is a NOT we want to swap TVal and FVal so that we can match
4039       // with a CSINV rather than a CSEL.
4040       if (isAllOnesConstant(TVal.getOperand(1))) {
4041         std::swap(TVal, FVal);
4042         std::swap(CTVal, CFVal);
4043         CC = ISD::getSetCCInverse(CC, true);
4044       }
4045     } else if (TVal.getOpcode() == ISD::SUB) {
4046       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
4047       // that we can match with a CSNEG rather than a CSEL.
4048       if (isNullConstant(TVal.getOperand(0))) {
4049         std::swap(TVal, FVal);
4050         std::swap(CTVal, CFVal);
4051         CC = ISD::getSetCCInverse(CC, true);
4052       }
4053     } else if (CTVal && CFVal) {
4054       const int64_t TrueVal = CTVal->getSExtValue();
4055       const int64_t FalseVal = CFVal->getSExtValue();
4056       bool Swap = false;
4057
4058       // If both TVal and FVal are constants, see if FVal is the
4059       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
4060       // instead of a CSEL in that case.
4061       if (TrueVal == ~FalseVal) {
4062         Opcode = AArch64ISD::CSINV;
4063       } else if (TrueVal == -FalseVal) {
4064         Opcode = AArch64ISD::CSNEG;
4065       } else if (TVal.getValueType() == MVT::i32) {
4066         // If our operands are only 32-bit wide, make sure we use 32-bit
4067         // arithmetic for the check whether we can use CSINC. This ensures that
4068         // the addition in the check will wrap around properly in case there is
4069         // an overflow (which would not be the case if we do the check with
4070         // 64-bit arithmetic).
4071         const uint32_t TrueVal32 = CTVal->getZExtValue();
4072         const uint32_t FalseVal32 = CFVal->getZExtValue();
4073
4074         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
4075           Opcode = AArch64ISD::CSINC;
4076
4077           if (TrueVal32 > FalseVal32) {
4078             Swap = true;
4079           }
4080         }
4081         // 64-bit check whether we can use CSINC.
4082       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
4083         Opcode = AArch64ISD::CSINC;
4084
4085         if (TrueVal > FalseVal) {
4086           Swap = true;
4087         }
4088       }
4089
4090       // Swap TVal and FVal if necessary.
4091       if (Swap) {
4092         std::swap(TVal, FVal);
4093         std::swap(CTVal, CFVal);
4094         CC = ISD::getSetCCInverse(CC, true);
4095       }
4096
4097       if (Opcode != AArch64ISD::CSEL) {
4098         // Drop FVal since we can get its value by simply inverting/negating
4099         // TVal.
4100         FVal = TVal;
4101       }
4102     }
4103
4104     // Avoid materializing a constant when possible by reusing a known value in
4105     // a register.  However, don't perform this optimization if the known value
4106     // is one, zero or negative one in the case of a CSEL.  We can always
4107     // materialize these values using CSINC, CSEL and CSINV with wzr/xzr as the
4108     // FVal, respectively.
4109     ConstantSDNode *RHSVal = dyn_cast<ConstantSDNode>(RHS);
4110     if (Opcode == AArch64ISD::CSEL && RHSVal && !RHSVal->isOne() &&
4111         !RHSVal->isNullValue() && !RHSVal->isAllOnesValue()) {
4112       AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
4113       // Transform "a == C ? C : x" to "a == C ? a : x" and "a != C ? x : C" to
4114       // "a != C ? x : a" to avoid materializing C.
4115       if (CTVal && CTVal == RHSVal && AArch64CC == AArch64CC::EQ)
4116         TVal = LHS;
4117       else if (CFVal && CFVal == RHSVal && AArch64CC == AArch64CC::NE)
4118         FVal = LHS;
4119     } else if (Opcode == AArch64ISD::CSNEG && RHSVal && RHSVal->isOne()) {
4120       assert (CTVal && CFVal && "Expected constant operands for CSNEG.");
4121       // Use a CSINV to transform "a == C ? 1 : -1" to "a == C ? a : -1" to
4122       // avoid materializing C.
4123       AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
4124       if (CTVal == RHSVal && AArch64CC == AArch64CC::EQ) {
4125         Opcode = AArch64ISD::CSINV;
4126         TVal = LHS;
4127         FVal = DAG.getConstant(0, dl, FVal.getValueType());
4128       }
4129     }
4130
4131     SDValue CCVal;
4132     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
4133
4134     EVT VT = TVal.getValueType();
4135     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
4136   }
4137
4138   // Now we know we're dealing with FP values.
4139   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
4140   assert(LHS.getValueType() == RHS.getValueType());
4141   EVT VT = TVal.getValueType();
4142   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
4143
4144   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
4145   // clean.  Some of them require two CSELs to implement.
4146   AArch64CC::CondCode CC1, CC2;
4147   changeFPCCToAArch64CC(CC, CC1, CC2);
4148
4149   if (DAG.getTarget().Options.UnsafeFPMath) {
4150     // Transform "a == 0.0 ? 0.0 : x" to "a == 0.0 ? a : x" and
4151     // "a != 0.0 ? x : 0.0" to "a != 0.0 ? x : a" to avoid materializing 0.0.
4152     ConstantFPSDNode *RHSVal = dyn_cast<ConstantFPSDNode>(RHS);
4153     if (RHSVal && RHSVal->isZero()) {
4154       ConstantFPSDNode *CFVal = dyn_cast<ConstantFPSDNode>(FVal);
4155       ConstantFPSDNode *CTVal = dyn_cast<ConstantFPSDNode>(TVal);
4156
4157       if ((CC == ISD::SETEQ || CC == ISD::SETOEQ || CC == ISD::SETUEQ) &&
4158           CTVal && CTVal->isZero() && TVal.getValueType() == LHS.getValueType())
4159         TVal = LHS;
4160       else if ((CC == ISD::SETNE || CC == ISD::SETONE || CC == ISD::SETUNE) &&
4161                CFVal && CFVal->isZero() &&
4162                FVal.getValueType() == LHS.getValueType())
4163         FVal = LHS;
4164     }
4165   }
4166
4167   // Emit first, and possibly only, CSEL.
4168   SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
4169   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
4170
4171   // If we need a second CSEL, emit it, using the output of the first as the
4172   // RHS.  We're effectively OR'ing the two CC's together.
4173   if (CC2 != AArch64CC::AL) {
4174     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
4175     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
4176   }
4177
4178   // Otherwise, return the output of the first CSEL.
4179   return CS1;
4180 }
4181
4182 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
4183                                               SelectionDAG &DAG) const {
4184   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
4185   SDValue LHS = Op.getOperand(0);
4186   SDValue RHS = Op.getOperand(1);
4187   SDValue TVal = Op.getOperand(2);
4188   SDValue FVal = Op.getOperand(3);
4189   SDLoc DL(Op);
4190   return LowerSELECT_CC(CC, LHS, RHS, TVal, FVal, DL, DAG);
4191 }
4192
4193 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
4194                                            SelectionDAG &DAG) const {
4195   SDValue CCVal = Op->getOperand(0);
4196   SDValue TVal = Op->getOperand(1);
4197   SDValue FVal = Op->getOperand(2);
4198   SDLoc DL(Op);
4199
4200   unsigned Opc = CCVal.getOpcode();
4201   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
4202   // instruction.
4203   if (CCVal.getResNo() == 1 &&
4204       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
4205        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
4206     // Only lower legal XALUO ops.
4207     if (!DAG.getTargetLoweringInfo().isTypeLegal(CCVal->getValueType(0)))
4208       return SDValue();
4209
4210     AArch64CC::CondCode OFCC;
4211     SDValue Value, Overflow;
4212     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CCVal.getValue(0), DAG);
4213     SDValue CCVal = DAG.getConstant(OFCC, DL, MVT::i32);
4214
4215     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
4216                        CCVal, Overflow);
4217   }
4218
4219   // Lower it the same way as we would lower a SELECT_CC node.
4220   ISD::CondCode CC;
4221   SDValue LHS, RHS;
4222   if (CCVal.getOpcode() == ISD::SETCC) {
4223     LHS = CCVal.getOperand(0);
4224     RHS = CCVal.getOperand(1);
4225     CC = cast<CondCodeSDNode>(CCVal->getOperand(2))->get();
4226   } else {
4227     LHS = CCVal;
4228     RHS = DAG.getConstant(0, DL, CCVal.getValueType());
4229     CC = ISD::SETNE;
4230   }
4231   return LowerSELECT_CC(CC, LHS, RHS, TVal, FVal, DL, DAG);
4232 }
4233
4234 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
4235                                               SelectionDAG &DAG) const {
4236   // Jump table entries as PC relative offsets. No additional tweaking
4237   // is necessary here. Just get the address of the jump table.
4238   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4239   EVT PtrVT = getPointerTy(DAG.getDataLayout());
4240   SDLoc DL(Op);
4241
4242   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
4243       !Subtarget->isTargetMachO()) {
4244     const unsigned char MO_NC = AArch64II::MO_NC;
4245     return DAG.getNode(
4246         AArch64ISD::WrapperLarge, DL, PtrVT,
4247         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
4248         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
4249         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
4250         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
4251                                AArch64II::MO_G0 | MO_NC));
4252   }
4253
4254   SDValue Hi =
4255       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
4256   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
4257                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
4258   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
4259   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
4260 }
4261
4262 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
4263                                                  SelectionDAG &DAG) const {
4264   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4265   EVT PtrVT = getPointerTy(DAG.getDataLayout());
4266   SDLoc DL(Op);
4267
4268   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
4269     // Use the GOT for the large code model on iOS.
4270     if (Subtarget->isTargetMachO()) {
4271       SDValue GotAddr = DAG.getTargetConstantPool(
4272           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
4273           AArch64II::MO_GOT);
4274       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
4275     }
4276
4277     const unsigned char MO_NC = AArch64II::MO_NC;
4278     return DAG.getNode(
4279         AArch64ISD::WrapperLarge, DL, PtrVT,
4280         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
4281                                   CP->getOffset(), AArch64II::MO_G3),
4282         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
4283                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
4284         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
4285                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
4286         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
4287                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
4288   } else {
4289     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
4290     // ELF, the only valid one on Darwin.
4291     SDValue Hi =
4292         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
4293                                   CP->getOffset(), AArch64II::MO_PAGE);
4294     SDValue Lo = DAG.getTargetConstantPool(
4295         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
4296         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
4297
4298     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
4299     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
4300   }
4301 }
4302
4303 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
4304                                                SelectionDAG &DAG) const {
4305   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
4306   EVT PtrVT = getPointerTy(DAG.getDataLayout());
4307   SDLoc DL(Op);
4308   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
4309       !Subtarget->isTargetMachO()) {
4310     const unsigned char MO_NC = AArch64II::MO_NC;
4311     return DAG.getNode(
4312         AArch64ISD::WrapperLarge, DL, PtrVT,
4313         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
4314         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
4315         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
4316         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
4317   } else {
4318     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
4319     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
4320                                                              AArch64II::MO_NC);
4321     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
4322     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
4323   }
4324 }
4325
4326 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
4327                                                  SelectionDAG &DAG) const {
4328   AArch64FunctionInfo *FuncInfo =
4329       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
4330
4331   SDLoc DL(Op);
4332   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(),
4333                                  getPointerTy(DAG.getDataLayout()));
4334   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
4335   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
4336                       MachinePointerInfo(SV));
4337 }
4338
4339 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
4340                                                 SelectionDAG &DAG) const {
4341   // The layout of the va_list struct is specified in the AArch64 Procedure Call
4342   // Standard, section B.3.
4343   MachineFunction &MF = DAG.getMachineFunction();
4344   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
4345   auto PtrVT = getPointerTy(DAG.getDataLayout());
4346   SDLoc DL(Op);
4347
4348   SDValue Chain = Op.getOperand(0);
4349   SDValue VAList = Op.getOperand(1);
4350   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
4351   SmallVector<SDValue, 4> MemOps;
4352
4353   // void *__stack at offset 0
4354   SDValue Stack = DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), PtrVT);
4355   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
4356                                 MachinePointerInfo(SV), /* Alignment = */ 8));
4357
4358   // void *__gr_top at offset 8
4359   int GPRSize = FuncInfo->getVarArgsGPRSize();
4360   if (GPRSize > 0) {
4361     SDValue GRTop, GRTopAddr;
4362
4363     GRTopAddr =
4364         DAG.getNode(ISD::ADD, DL, PtrVT, VAList, DAG.getConstant(8, DL, PtrVT));
4365
4366     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), PtrVT);
4367     GRTop = DAG.getNode(ISD::ADD, DL, PtrVT, GRTop,
4368                         DAG.getConstant(GPRSize, DL, PtrVT));
4369
4370     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
4371                                   MachinePointerInfo(SV, 8),
4372                                   /* Alignment = */ 8));
4373   }
4374
4375   // void *__vr_top at offset 16
4376   int FPRSize = FuncInfo->getVarArgsFPRSize();
4377   if (FPRSize > 0) {
4378     SDValue VRTop, VRTopAddr;
4379     VRTopAddr = DAG.getNode(ISD::ADD, DL, PtrVT, VAList,
4380                             DAG.getConstant(16, DL, PtrVT));
4381
4382     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), PtrVT);
4383     VRTop = DAG.getNode(ISD::ADD, DL, PtrVT, VRTop,
4384                         DAG.getConstant(FPRSize, DL, PtrVT));
4385
4386     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
4387                                   MachinePointerInfo(SV, 16),
4388                                   /* Alignment = */ 8));
4389   }
4390
4391   // int __gr_offs at offset 24
4392   SDValue GROffsAddr =
4393       DAG.getNode(ISD::ADD, DL, PtrVT, VAList, DAG.getConstant(24, DL, PtrVT));
4394   MemOps.push_back(DAG.getStore(
4395       Chain, DL, DAG.getConstant(-GPRSize, DL, MVT::i32), GROffsAddr,
4396       MachinePointerInfo(SV, 24), /* Alignment = */ 4));
4397
4398   // int __vr_offs at offset 28
4399   SDValue VROffsAddr =
4400       DAG.getNode(ISD::ADD, DL, PtrVT, VAList, DAG.getConstant(28, DL, PtrVT));
4401   MemOps.push_back(DAG.getStore(
4402       Chain, DL, DAG.getConstant(-FPRSize, DL, MVT::i32), VROffsAddr,
4403       MachinePointerInfo(SV, 28), /* Alignment = */ 4));
4404
4405   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
4406 }
4407
4408 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
4409                                             SelectionDAG &DAG) const {
4410   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
4411                                      : LowerAAPCS_VASTART(Op, DAG);
4412 }
4413
4414 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
4415                                            SelectionDAG &DAG) const {
4416   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
4417   // pointer.
4418   SDLoc DL(Op);
4419   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
4420   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
4421   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
4422
4423   return DAG.getMemcpy(Op.getOperand(0), DL, Op.getOperand(1),
4424                        Op.getOperand(2),
4425                        DAG.getConstant(VaListSize, DL, MVT::i32),
4426                        8, false, false, false, MachinePointerInfo(DestSV),
4427                        MachinePointerInfo(SrcSV));
4428 }
4429
4430 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
4431   assert(Subtarget->isTargetDarwin() &&
4432          "automatic va_arg instruction only works on Darwin");
4433
4434   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
4435   EVT VT = Op.getValueType();
4436   SDLoc DL(Op);
4437   SDValue Chain = Op.getOperand(0);
4438   SDValue Addr = Op.getOperand(1);
4439   unsigned Align = Op.getConstantOperandVal(3);
4440   auto PtrVT = getPointerTy(DAG.getDataLayout());
4441
4442   SDValue VAList = DAG.getLoad(PtrVT, DL, Chain, Addr, MachinePointerInfo(V));
4443   Chain = VAList.getValue(1);
4444
4445   if (Align > 8) {
4446     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
4447     VAList = DAG.getNode(ISD::ADD, DL, PtrVT, VAList,
4448                          DAG.getConstant(Align - 1, DL, PtrVT));
4449     VAList = DAG.getNode(ISD::AND, DL, PtrVT, VAList,
4450                          DAG.getConstant(-(int64_t)Align, DL, PtrVT));
4451   }
4452
4453   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
4454   uint64_t ArgSize = DAG.getDataLayout().getTypeAllocSize(ArgTy);
4455
4456   // Scalar integer and FP values smaller than 64 bits are implicitly extended
4457   // up to 64 bits.  At the very least, we have to increase the striding of the
4458   // vaargs list to match this, and for FP values we need to introduce
4459   // FP_ROUND nodes as well.
4460   if (VT.isInteger() && !VT.isVector())
4461     ArgSize = 8;
4462   bool NeedFPTrunc = false;
4463   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
4464     ArgSize = 8;
4465     NeedFPTrunc = true;
4466   }
4467
4468   // Increment the pointer, VAList, to the next vaarg
4469   SDValue VANext = DAG.getNode(ISD::ADD, DL, PtrVT, VAList,
4470                                DAG.getConstant(ArgSize, DL, PtrVT));
4471   // Store the incremented VAList to the legalized pointer
4472   SDValue APStore =
4473       DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V));
4474
4475   // Load the actual argument out of the pointer VAList
4476   if (NeedFPTrunc) {
4477     // Load the value as an f64.
4478     SDValue WideFP =
4479         DAG.getLoad(MVT::f64, DL, APStore, VAList, MachinePointerInfo());
4480     // Round the value down to an f32.
4481     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
4482                                    DAG.getIntPtrConstant(1, DL));
4483     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
4484     // Merge the rounded value with the chain output of the load.
4485     return DAG.getMergeValues(Ops, DL);
4486   }
4487
4488   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo());
4489 }
4490
4491 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
4492                                               SelectionDAG &DAG) const {
4493   MachineFrameInfo &MFI = DAG.getMachineFunction().getFrameInfo();
4494   MFI.setFrameAddressIsTaken(true);
4495
4496   EVT VT = Op.getValueType();
4497   SDLoc DL(Op);
4498   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4499   SDValue FrameAddr =
4500       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
4501   while (Depth--)
4502     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
4503                             MachinePointerInfo());
4504   return FrameAddr;
4505 }
4506
4507 // FIXME? Maybe this could be a TableGen attribute on some registers and
4508 // this table could be generated automatically from RegInfo.
4509 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName, EVT VT,
4510                                                   SelectionDAG &DAG) const {
4511   unsigned Reg = StringSwitch<unsigned>(RegName)
4512                        .Case("sp", AArch64::SP)
4513                        .Case("x18", AArch64::X18)
4514                        .Case("w18", AArch64::W18)
4515                        .Default(0);
4516   if ((Reg == AArch64::X18 || Reg == AArch64::W18) &&
4517       !Subtarget->isX18Reserved())
4518     Reg = 0;
4519   if (Reg)
4520     return Reg;
4521   report_fatal_error(Twine("Invalid register name \""
4522                               + StringRef(RegName)  + "\"."));
4523 }
4524
4525 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
4526                                                SelectionDAG &DAG) const {
4527   MachineFunction &MF = DAG.getMachineFunction();
4528   MachineFrameInfo &MFI = MF.getFrameInfo();
4529   MFI.setReturnAddressIsTaken(true);
4530
4531   EVT VT = Op.getValueType();
4532   SDLoc DL(Op);
4533   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4534   if (Depth) {
4535     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
4536     SDValue Offset = DAG.getConstant(8, DL, getPointerTy(DAG.getDataLayout()));
4537     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
4538                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
4539                        MachinePointerInfo());
4540   }
4541
4542   // Return LR, which contains the return address. Mark it an implicit live-in.
4543   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
4544   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
4545 }
4546
4547 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
4548 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4549 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
4550                                                     SelectionDAG &DAG) const {
4551   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4552   EVT VT = Op.getValueType();
4553   unsigned VTBits = VT.getSizeInBits();
4554   SDLoc dl(Op);
4555   SDValue ShOpLo = Op.getOperand(0);
4556   SDValue ShOpHi = Op.getOperand(1);
4557   SDValue ShAmt = Op.getOperand(2);
4558   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4559
4560   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4561
4562   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4563                                  DAG.getConstant(VTBits, dl, MVT::i64), ShAmt);
4564   SDValue HiBitsForLo = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4565
4566   // Unfortunately, if ShAmt == 0, we just calculated "(SHL ShOpHi, 64)" which
4567   // is "undef". We wanted 0, so CSEL it directly.
4568   SDValue Cmp = emitComparison(ShAmt, DAG.getConstant(0, dl, MVT::i64),
4569                                ISD::SETEQ, dl, DAG);
4570   SDValue CCVal = DAG.getConstant(AArch64CC::EQ, dl, MVT::i32);
4571   HiBitsForLo =
4572       DAG.getNode(AArch64ISD::CSEL, dl, VT, DAG.getConstant(0, dl, MVT::i64),
4573                   HiBitsForLo, CCVal, Cmp);
4574
4575   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4576                                    DAG.getConstant(VTBits, dl, MVT::i64));
4577
4578   SDValue LoBitsForLo = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4579   SDValue LoForNormalShift =
4580       DAG.getNode(ISD::OR, dl, VT, LoBitsForLo, HiBitsForLo);
4581
4582   Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, dl, MVT::i64), ISD::SETGE,
4583                        dl, DAG);
4584   CCVal = DAG.getConstant(AArch64CC::GE, dl, MVT::i32);
4585   SDValue LoForBigShift = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4586   SDValue Lo = DAG.getNode(AArch64ISD::CSEL, dl, VT, LoForBigShift,
4587                            LoForNormalShift, CCVal, Cmp);
4588
4589   // AArch64 shifts larger than the register width are wrapped rather than
4590   // clamped, so we can't just emit "hi >> x".
4591   SDValue HiForNormalShift = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4592   SDValue HiForBigShift =
4593       Opc == ISD::SRA
4594           ? DAG.getNode(Opc, dl, VT, ShOpHi,
4595                         DAG.getConstant(VTBits - 1, dl, MVT::i64))
4596           : DAG.getConstant(0, dl, VT);
4597   SDValue Hi = DAG.getNode(AArch64ISD::CSEL, dl, VT, HiForBigShift,
4598                            HiForNormalShift, CCVal, Cmp);
4599
4600   SDValue Ops[2] = { Lo, Hi };
4601   return DAG.getMergeValues(Ops, dl);
4602 }
4603
4604 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4605 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4606 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
4607                                                    SelectionDAG &DAG) const {
4608   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4609   EVT VT = Op.getValueType();
4610   unsigned VTBits = VT.getSizeInBits();
4611   SDLoc dl(Op);
4612   SDValue ShOpLo = Op.getOperand(0);
4613   SDValue ShOpHi = Op.getOperand(1);
4614   SDValue ShAmt = Op.getOperand(2);
4615
4616   assert(Op.getOpcode() == ISD::SHL_PARTS);
4617   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4618                                  DAG.getConstant(VTBits, dl, MVT::i64), ShAmt);
4619   SDValue LoBitsForHi = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4620
4621   // Unfortunately, if ShAmt == 0, we just calculated "(SRL ShOpLo, 64)" which
4622   // is "undef". We wanted 0, so CSEL it directly.
4623   SDValue Cmp = emitComparison(ShAmt, DAG.getConstant(0, dl, MVT::i64),
4624                                ISD::SETEQ, dl, DAG);
4625   SDValue CCVal = DAG.getConstant(AArch64CC::EQ, dl, MVT::i32);
4626   LoBitsForHi =
4627       DAG.getNode(AArch64ISD::CSEL, dl, VT, DAG.getConstant(0, dl, MVT::i64),
4628                   LoBitsForHi, CCVal, Cmp);
4629
4630   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4631                                    DAG.getConstant(VTBits, dl, MVT::i64));
4632   SDValue HiBitsForHi = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4633   SDValue HiForNormalShift =
4634       DAG.getNode(ISD::OR, dl, VT, LoBitsForHi, HiBitsForHi);
4635
4636   SDValue HiForBigShift = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4637
4638   Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, dl, MVT::i64), ISD::SETGE,
4639                        dl, DAG);
4640   CCVal = DAG.getConstant(AArch64CC::GE, dl, MVT::i32);
4641   SDValue Hi = DAG.getNode(AArch64ISD::CSEL, dl, VT, HiForBigShift,
4642                            HiForNormalShift, CCVal, Cmp);
4643
4644   // AArch64 shifts of larger than register sizes are wrapped rather than
4645   // clamped, so we can't just emit "lo << a" if a is too big.
4646   SDValue LoForBigShift = DAG.getConstant(0, dl, VT);
4647   SDValue LoForNormalShift = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4648   SDValue Lo = DAG.getNode(AArch64ISD::CSEL, dl, VT, LoForBigShift,
4649                            LoForNormalShift, CCVal, Cmp);
4650
4651   SDValue Ops[2] = { Lo, Hi };
4652   return DAG.getMergeValues(Ops, dl);
4653 }
4654
4655 bool AArch64TargetLowering::isOffsetFoldingLegal(
4656     const GlobalAddressSDNode *GA) const {
4657   // The AArch64 target doesn't support folding offsets into global addresses.
4658   return false;
4659 }
4660
4661 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4662   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
4663   // FIXME: We should be able to handle f128 as well with a clever lowering.
4664   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
4665     return true;
4666
4667   if (VT == MVT::f64)
4668     return AArch64_AM::getFP64Imm(Imm) != -1;
4669   else if (VT == MVT::f32)
4670     return AArch64_AM::getFP32Imm(Imm) != -1;
4671   return false;
4672 }
4673
4674 //===----------------------------------------------------------------------===//
4675 //                          AArch64 Optimization Hooks
4676 //===----------------------------------------------------------------------===//
4677
4678 static SDValue getEstimate(const AArch64Subtarget *ST, unsigned Opcode,
4679                            SDValue Operand, SelectionDAG &DAG,
4680                            int &ExtraSteps) {
4681   EVT VT = Operand.getValueType();
4682   if (ST->hasNEON() &&
4683       (VT == MVT::f64 || VT == MVT::v1f64 || VT == MVT::v2f64 ||
4684        VT == MVT::f32 || VT == MVT::v1f32 ||
4685        VT == MVT::v2f32 || VT == MVT::v4f32)) {
4686     if (ExtraSteps == TargetLoweringBase::ReciprocalEstimate::Unspecified)
4687       // For the reciprocal estimates, convergence is quadratic, so the number
4688       // of digits is doubled after each iteration.  In ARMv8, the accuracy of
4689       // the initial estimate is 2^-8.  Thus the number of extra steps to refine
4690       // the result for float (23 mantissa bits) is 2 and for double (52
4691       // mantissa bits) is 3.
4692       ExtraSteps = VT == MVT::f64 ? 3 : 2;
4693
4694     return DAG.getNode(Opcode, SDLoc(Operand), VT, Operand);
4695   }
4696
4697   return SDValue();
4698 }
4699
4700 SDValue AArch64TargetLowering::getSqrtEstimate(SDValue Operand,
4701                                                SelectionDAG &DAG, int Enabled,
4702                                                int &ExtraSteps,
4703                                                bool &UseOneConst,
4704                                                bool Reciprocal) const {
4705   if (Enabled == ReciprocalEstimate::Enabled ||
4706       (Enabled == ReciprocalEstimate::Unspecified && Subtarget->useRSqrt()))
4707     if (SDValue Estimate = getEstimate(Subtarget, AArch64ISD::FRSQRTE, Operand,
4708                                        DAG, ExtraSteps)) {
4709       SDLoc DL(Operand);
4710       EVT VT = Operand.getValueType();
4711
4712       SDNodeFlags Flags;
4713       Flags.setUnsafeAlgebra(true);
4714
4715       // Newton reciprocal square root iteration: E * 0.5 * (3 - X * E^2)
4716       // AArch64 reciprocal square root iteration instruction: 0.5 * (3 - M * N)
4717       for (int i = ExtraSteps; i > 0; --i) {
4718         SDValue Step = DAG.getNode(ISD::FMUL, DL, VT, Estimate, Estimate,
4719                                    &Flags);
4720         Step = DAG.getNode(AArch64ISD::FRSQRTS, DL, VT, Operand, Step, &Flags);
4721         Estimate = DAG.getNode(ISD::FMUL, DL, VT, Estimate, Step, &Flags);
4722       }
4723
4724       if (!Reciprocal) {
4725         EVT CCVT = getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(),
4726                                       VT);
4727         SDValue FPZero = DAG.getConstantFP(0.0, DL, VT);
4728         SDValue Eq = DAG.getSetCC(DL, CCVT, Operand, FPZero, ISD::SETEQ);
4729
4730         Estimate = DAG.getNode(ISD::FMUL, DL, VT, Operand, Estimate, &Flags);
4731         // Correct the result if the operand is 0.0.
4732         Estimate = DAG.getNode(VT.isVector() ? ISD::VSELECT : ISD::SELECT, DL,
4733                                VT, Eq, Operand, Estimate);
4734       }
4735
4736       ExtraSteps = 0;
4737       return Estimate;
4738     }
4739
4740   return SDValue();
4741 }
4742
4743 SDValue AArch64TargetLowering::getRecipEstimate(SDValue Operand,
4744                                                 SelectionDAG &DAG, int Enabled,
4745                                                 int &ExtraSteps) const {
4746   if (Enabled == ReciprocalEstimate::Enabled)
4747     if (SDValue Estimate = getEstimate(Subtarget, AArch64ISD::FRECPE, Operand,
4748                                        DAG, ExtraSteps)) {
4749       SDLoc DL(Operand);
4750       EVT VT = Operand.getValueType();
4751
4752       SDNodeFlags Flags;
4753       Flags.setUnsafeAlgebra(true);
4754
4755       // Newton reciprocal iteration: E * (2 - X * E)
4756       // AArch64 reciprocal iteration instruction: (2 - M * N)
4757       for (int i = ExtraSteps; i > 0; --i) {
4758         SDValue Step = DAG.getNode(AArch64ISD::FRECPS, DL, VT, Operand,
4759                                    Estimate, &Flags);
4760         Estimate = DAG.getNode(ISD::FMUL, DL, VT, Estimate, Step, &Flags);
4761       }
4762
4763       ExtraSteps = 0;
4764       return Estimate;
4765     }
4766
4767   return SDValue();
4768 }
4769
4770 //===----------------------------------------------------------------------===//
4771 //                          AArch64 Inline Assembly Support
4772 //===----------------------------------------------------------------------===//
4773
4774 // Table of Constraints
4775 // TODO: This is the current set of constraints supported by ARM for the
4776 // compiler, not all of them may make sense, e.g. S may be difficult to support.
4777 //
4778 // r - A general register
4779 // w - An FP/SIMD register of some size in the range v0-v31
4780 // x - An FP/SIMD register of some size in the range v0-v15
4781 // I - Constant that can be used with an ADD instruction
4782 // J - Constant that can be used with a SUB instruction
4783 // K - Constant that can be used with a 32-bit logical instruction
4784 // L - Constant that can be used with a 64-bit logical instruction
4785 // M - Constant that can be used as a 32-bit MOV immediate
4786 // N - Constant that can be used as a 64-bit MOV immediate
4787 // Q - A memory reference with base register and no offset
4788 // S - A symbolic address
4789 // Y - Floating point constant zero
4790 // Z - Integer constant zero
4791 //
4792 //   Note that general register operands will be output using their 64-bit x
4793 // register name, whatever the size of the variable, unless the asm operand
4794 // is prefixed by the %w modifier. Floating-point and SIMD register operands
4795 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
4796 // %q modifier.
4797 const char *AArch64TargetLowering::LowerXConstraint(EVT ConstraintVT) const {
4798   // At this point, we have to lower this constraint to something else, so we
4799   // lower it to an "r" or "w". However, by doing this we will force the result
4800   // to be in register, while the X constraint is much more permissive.
4801   //
4802   // Although we are correct (we are free to emit anything, without
4803   // constraints), we might break use cases that would expect us to be more
4804   // efficient and emit something else.
4805   if (!Subtarget->hasFPARMv8())
4806     return "r";
4807
4808   if (ConstraintVT.isFloatingPoint())
4809     return "w";
4810
4811   if (ConstraintVT.isVector() &&
4812      (ConstraintVT.getSizeInBits() == 64 ||
4813       ConstraintVT.getSizeInBits() == 128))
4814     return "w";
4815
4816   return "r";
4817 }
4818
4819 /// getConstraintType - Given a constraint letter, return the type of
4820 /// constraint it is for this target.
4821 AArch64TargetLowering::ConstraintType
4822 AArch64TargetLowering::getConstraintType(StringRef Constraint) const {
4823   if (Constraint.size() == 1) {
4824     switch (Constraint[0]) {
4825     default:
4826       break;
4827     case 'z':
4828       return C_Other;
4829     case 'x':
4830     case 'w':
4831       return C_RegisterClass;
4832     // An address with a single base register. Due to the way we
4833     // currently handle addresses it is the same as 'r'.
4834     case 'Q':
4835       return C_Memory;
4836     }
4837   }
4838   return TargetLowering::getConstraintType(Constraint);
4839 }
4840
4841 /// Examine constraint type and operand type and determine a weight value.
4842 /// This object must already have been set up with the operand type
4843 /// and the current alternative constraint selected.
4844 TargetLowering::ConstraintWeight
4845 AArch64TargetLowering::getSingleConstraintMatchWeight(
4846     AsmOperandInfo &info, const char *constraint) const {
4847   ConstraintWeight weight = CW_Invalid;
4848   Value *CallOperandVal = info.CallOperandVal;
4849   // If we don't have a value, we can't do a match,
4850   // but allow it at the lowest weight.
4851   if (!CallOperandVal)
4852     return CW_Default;
4853   Type *type = CallOperandVal->getType();
4854   // Look at the constraint type.
4855   switch (*constraint) {
4856   default:
4857     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
4858     break;
4859   case 'x':
4860   case 'w':
4861     if (type->isFloatingPointTy() || type->isVectorTy())
4862       weight = CW_Register;
4863     break;
4864   case 'z':
4865     weight = CW_Constant;
4866     break;
4867   }
4868   return weight;
4869 }
4870
4871 std::pair<unsigned, const TargetRegisterClass *>
4872 AArch64TargetLowering::getRegForInlineAsmConstraint(
4873     const TargetRegisterInfo *TRI, StringRef Constraint, MVT VT) const {
4874   if (Constraint.size() == 1) {
4875     switch (Constraint[0]) {
4876     case 'r':
4877       if (VT.getSizeInBits() == 64)
4878         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
4879       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
4880     case 'w':
4881       if (VT.getSizeInBits() == 16)
4882         return std::make_pair(0U, &AArch64::FPR16RegClass);
4883       if (VT.getSizeInBits() == 32)
4884         return std::make_pair(0U, &AArch64::FPR32RegClass);
4885       if (VT.getSizeInBits() == 64)
4886         return std::make_pair(0U, &AArch64::FPR64RegClass);
4887       if (VT.getSizeInBits() == 128)
4888         return std::make_pair(0U, &AArch64::FPR128RegClass);
4889       break;
4890     // The instructions that this constraint is designed for can
4891     // only take 128-bit registers so just use that regclass.
4892     case 'x':
4893       if (VT.getSizeInBits() == 128)
4894         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
4895       break;
4896     }
4897   }
4898   if (StringRef("{cc}").equals_lower(Constraint))
4899     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
4900
4901   // Use the default implementation in TargetLowering to convert the register
4902   // constraint into a member of a register class.
4903   std::pair<unsigned, const TargetRegisterClass *> Res;
4904   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
4905
4906   // Not found as a standard register?
4907   if (!Res.second) {
4908     unsigned Size = Constraint.size();
4909     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
4910         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
4911       int RegNo;
4912       bool Failed = Constraint.slice(2, Size - 1).getAsInteger(10, RegNo);
4913       if (!Failed && RegNo >= 0 && RegNo <= 31) {
4914         // v0 - v31 are aliases of q0 - q31 or d0 - d31 depending on size.
4915         // By default we'll emit v0-v31 for this unless there's a modifier where
4916         // we'll emit the correct register as well.
4917         if (VT != MVT::Other && VT.getSizeInBits() == 64) {
4918           Res.first = AArch64::FPR64RegClass.getRegister(RegNo);
4919           Res.second = &AArch64::FPR64RegClass;
4920         } else {
4921           Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
4922           Res.second = &AArch64::FPR128RegClass;
4923         }
4924       }
4925     }
4926   }
4927
4928   return Res;
4929 }
4930
4931 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4932 /// vector.  If it is invalid, don't add anything to Ops.
4933 void AArch64TargetLowering::LowerAsmOperandForConstraint(
4934     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
4935     SelectionDAG &DAG) const {
4936   SDValue Result;
4937
4938   // Currently only support length 1 constraints.
4939   if (Constraint.length() != 1)
4940     return;
4941
4942   char ConstraintLetter = Constraint[0];
4943   switch (ConstraintLetter) {
4944   default:
4945     break;
4946
4947   // This set of constraints deal with valid constants for various instructions.
4948   // Validate and return a target constant for them if we can.
4949   case 'z': {
4950     // 'z' maps to xzr or wzr so it needs an input of 0.
4951     if (!isNullConstant(Op))
4952       return;
4953
4954     if (Op.getValueType() == MVT::i64)
4955       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
4956     else
4957       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
4958     break;
4959   }
4960
4961   case 'I':
4962   case 'J':
4963   case 'K':
4964   case 'L':
4965   case 'M':
4966   case 'N':
4967     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4968     if (!C)
4969       return;
4970
4971     // Grab the value and do some validation.
4972     uint64_t CVal = C->getZExtValue();
4973     switch (ConstraintLetter) {
4974     // The I constraint applies only to simple ADD or SUB immediate operands:
4975     // i.e. 0 to 4095 with optional shift by 12
4976     // The J constraint applies only to ADD or SUB immediates that would be
4977     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
4978     // instruction [or vice versa], in other words -1 to -4095 with optional
4979     // left shift by 12.
4980     case 'I':
4981       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4982         break;
4983       return;
4984     case 'J': {
4985       uint64_t NVal = -C->getSExtValue();
4986       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal)) {
4987         CVal = C->getSExtValue();
4988         break;
4989       }
4990       return;
4991     }
4992     // The K and L constraints apply *only* to logical immediates, including
4993     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4994     // been removed and MOV should be used). So these constraints have to
4995     // distinguish between bit patterns that are valid 32-bit or 64-bit
4996     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4997     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4998     // versa.
4999     case 'K':
5000       if (AArch64_AM::isLogicalImmediate(CVal, 32))
5001         break;
5002       return;
5003     case 'L':
5004       if (AArch64_AM::isLogicalImmediate(CVal, 64))
5005         break;
5006       return;
5007     // The M and N constraints are a superset of K and L respectively, for use
5008     // with the MOV (immediate) alias. As well as the logical immediates they
5009     // also match 32 or 64-bit immediates that can be loaded either using a
5010     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
5011     // (M) or 64-bit 0x1234000000000000 (N) etc.
5012     // As a note some of this code is liberally stolen from the asm parser.
5013     case 'M': {
5014       if (!isUInt<32>(CVal))
5015         return;
5016       if (AArch64_AM::isLogicalImmediate(CVal, 32))
5017         break;
5018       if ((CVal & 0xFFFF) == CVal)
5019         break;
5020       if ((CVal & 0xFFFF0000ULL) == CVal)
5021         break;
5022       uint64_t NCVal = ~(uint32_t)CVal;
5023       if ((NCVal & 0xFFFFULL) == NCVal)
5024         break;
5025       if ((NCVal & 0xFFFF0000ULL) == NCVal)
5026         break;
5027       return;
5028     }
5029     case 'N': {
5030       if (AArch64_AM::isLogicalImmediate(CVal, 64))
5031         break;
5032       if ((CVal & 0xFFFFULL) == CVal)
5033         break;
5034       if ((CVal & 0xFFFF0000ULL) == CVal)
5035         break;
5036       if ((CVal & 0xFFFF00000000ULL) == CVal)
5037         break;
5038       if ((CVal & 0xFFFF000000000000ULL) == CVal)
5039         break;
5040       uint64_t NCVal = ~CVal;
5041       if ((NCVal & 0xFFFFULL) == NCVal)
5042         break;
5043       if ((NCVal & 0xFFFF0000ULL) == NCVal)
5044         break;
5045       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
5046         break;
5047       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
5048         break;
5049       return;
5050     }
5051     default:
5052       return;
5053     }
5054
5055     // All assembler immediates are 64-bit integers.
5056     Result = DAG.getTargetConstant(CVal, SDLoc(Op), MVT::i64);
5057     break;
5058   }
5059
5060   if (Result.getNode()) {
5061     Ops.push_back(Result);
5062     return;
5063   }
5064
5065   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5066 }
5067
5068 //===----------------------------------------------------------------------===//
5069 //                     AArch64 Advanced SIMD Support
5070 //===----------------------------------------------------------------------===//
5071
5072 /// WidenVector - Given a value in the V64 register class, produce the
5073 /// equivalent value in the V128 register class.
5074 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
5075   EVT VT = V64Reg.getValueType();
5076   unsigned NarrowSize = VT.getVectorNumElements();
5077   MVT EltTy = VT.getVectorElementType().getSimpleVT();
5078   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
5079   SDLoc DL(V64Reg);
5080
5081   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
5082                      V64Reg, DAG.getConstant(0, DL, MVT::i32));
5083 }
5084
5085 /// getExtFactor - Determine the adjustment factor for the position when
5086 /// generating an "extract from vector registers" instruction.
5087 static unsigned getExtFactor(SDValue &V) {
5088   EVT EltType = V.getValueType().getVectorElementType();
5089   return EltType.getSizeInBits() / 8;
5090 }
5091
5092 /// NarrowVector - Given a value in the V128 register class, produce the
5093 /// equivalent value in the V64 register class.
5094 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
5095   EVT VT = V128Reg.getValueType();
5096   unsigned WideSize = VT.getVectorNumElements();
5097   MVT EltTy = VT.getVectorElementType().getSimpleVT();
5098   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
5099   SDLoc DL(V128Reg);
5100
5101   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
5102 }
5103
5104 // Gather data to see if the operation can be modelled as a
5105 // shuffle in combination with VEXTs.
5106 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
5107                                                   SelectionDAG &DAG) const {
5108   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
5109   SDLoc dl(Op);
5110   EVT VT = Op.getValueType();
5111   unsigned NumElts = VT.getVectorNumElements();
5112
5113   struct ShuffleSourceInfo {
5114     SDValue Vec;
5115     unsigned MinElt;
5116     unsigned MaxElt;
5117
5118     // We may insert some combination of BITCASTs and VEXT nodes to force Vec to
5119     // be compatible with the shuffle we intend to construct. As a result
5120     // ShuffleVec will be some sliding window into the original Vec.
5121     SDValue ShuffleVec;
5122
5123     // Code should guarantee that element i in Vec starts at element "WindowBase
5124     // + i * WindowScale in ShuffleVec".
5125     int WindowBase;
5126     int WindowScale;
5127
5128     ShuffleSourceInfo(SDValue Vec)
5129       : Vec(Vec), MinElt(std::numeric_limits<unsigned>::max()), MaxElt(0),
5130           ShuffleVec(Vec), WindowBase(0), WindowScale(1) {}
5131
5132     bool operator ==(SDValue OtherVec) { return Vec == OtherVec; }
5133   };
5134
5135   // First gather all vectors used as an immediate source for this BUILD_VECTOR
5136   // node.
5137   SmallVector<ShuffleSourceInfo, 2> Sources;
5138   for (unsigned i = 0; i < NumElts; ++i) {
5139     SDValue V = Op.getOperand(i);
5140     if (V.isUndef())
5141       continue;
5142     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5143              !isa<ConstantSDNode>(V.getOperand(1))) {
5144       // A shuffle can only come from building a vector from various
5145       // elements of other vectors, provided their indices are constant.
5146       return SDValue();
5147     }
5148
5149     // Add this element source to the list if it's not already there.
5150     SDValue SourceVec = V.getOperand(0);
5151     auto Source = find(Sources, SourceVec);
5152     if (Source == Sources.end())
5153       Source = Sources.insert(Sources.end(), ShuffleSourceInfo(SourceVec));
5154
5155     // Update the minimum and maximum lane number seen.
5156     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
5157     Source->MinElt = std::min(Source->MinElt, EltNo);
5158     Source->MaxElt = std::max(Source->MaxElt, EltNo);
5159   }
5160
5161   // Currently only do something sane when at most two source vectors
5162   // are involved.
5163   if (Sources.size() > 2)
5164     return SDValue();
5165
5166   // Find out the smallest element size among result and two sources, and use
5167   // it as element size to build the shuffle_vector.
5168   EVT SmallestEltTy = VT.getVectorElementType();
5169   for (auto &Source : Sources) {
5170     EVT SrcEltTy = Source.Vec.getValueType().getVectorElementType();
5171     if (SrcEltTy.bitsLT(SmallestEltTy)) {
5172       SmallestEltTy = SrcEltTy;
5173     }
5174   }
5175   unsigned ResMultiplier =
5176       VT.getScalarSizeInBits() / SmallestEltTy.getSizeInBits();
5177   NumElts = VT.getSizeInBits() / SmallestEltTy.getSizeInBits();
5178   EVT ShuffleVT = EVT::getVectorVT(*DAG.getContext(), SmallestEltTy, NumElts);
5179
5180   // If the source vector is too wide or too narrow, we may nevertheless be able
5181   // to construct a compatible shuffle either by concatenating it with UNDEF or
5182   // extracting a suitable range of elements.
5183   for (auto &Src : Sources) {
5184     EVT SrcVT = Src.ShuffleVec.getValueType();
5185
5186     if (SrcVT.getSizeInBits() == VT.getSizeInBits())
5187       continue;
5188
5189     // This stage of the search produces a source with the same element type as
5190     // the original, but with a total width matching the BUILD_VECTOR output.
5191     EVT EltVT = SrcVT.getVectorElementType();
5192     unsigned NumSrcElts = VT.getSizeInBits() / EltVT.getSizeInBits();
5193     EVT DestVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumSrcElts);
5194
5195     if (SrcVT.getSizeInBits() < VT.getSizeInBits()) {
5196       assert(2 * SrcVT.getSizeInBits() == VT.getSizeInBits());
5197       // We can pad out the smaller vector for free, so if it's part of a
5198       // shuffle...
5199       Src.ShuffleVec =
5200           DAG.getNode(ISD::CONCAT_VECTORS, dl, DestVT, Src.ShuffleVec,
5201                       DAG.getUNDEF(Src.ShuffleVec.getValueType()));
5202       continue;
5203     }
5204
5205     assert(SrcVT.getSizeInBits() == 2 * VT.getSizeInBits());
5206
5207     if (Src.MaxElt - Src.MinElt >= NumSrcElts) {
5208       // Span too large for a VEXT to cope
5209       return SDValue();
5210     }
5211
5212     if (Src.MinElt >= NumSrcElts) {
5213       // The extraction can just take the second half
5214       Src.ShuffleVec =
5215           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
5216                       DAG.getConstant(NumSrcElts, dl, MVT::i64));
5217       Src.WindowBase = -NumSrcElts;
5218     } else if (Src.MaxElt < NumSrcElts) {
5219       // The extraction can just take the first half
5220       Src.ShuffleVec =
5221           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
5222                       DAG.getConstant(0, dl, MVT::i64));
5223     } else {
5224       // An actual VEXT is needed
5225       SDValue VEXTSrc1 =
5226           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
5227                       DAG.getConstant(0, dl, MVT::i64));
5228       SDValue VEXTSrc2 =
5229           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
5230                       DAG.getConstant(NumSrcElts, dl, MVT::i64));
5231       unsigned Imm = Src.MinElt * getExtFactor(VEXTSrc1);
5232
5233       Src.ShuffleVec = DAG.getNode(AArch64ISD::EXT, dl, DestVT, VEXTSrc1,
5234                                    VEXTSrc2,
5235                                    DAG.getConstant(Imm, dl, MVT::i32));
5236       Src.WindowBase = -Src.MinElt;
5237     }
5238   }
5239
5240   // Another possible incompatibility occurs from the vector element types. We
5241   // can fix this by bitcasting the source vectors to the same type we intend
5242   // for the shuffle.
5243   for (auto &Src : Sources) {
5244     EVT SrcEltTy = Src.ShuffleVec.getValueType().getVectorElementType();
5245     if (SrcEltTy == SmallestEltTy)
5246       continue;
5247     assert(ShuffleVT.getVectorElementType() == SmallestEltTy);
5248     Src.ShuffleVec = DAG.getNode(ISD::BITCAST, dl, ShuffleVT, Src.ShuffleVec);
5249     Src.WindowScale = SrcEltTy.getSizeInBits() / SmallestEltTy.getSizeInBits();
5250     Src.WindowBase *= Src.WindowScale;
5251   }
5252
5253   // Final sanity check before we try to actually produce a shuffle.
5254   DEBUG(
5255     for (auto Src : Sources)
5256       assert(Src.ShuffleVec.getValueType() == ShuffleVT);
5257   );
5258
5259   // The stars all align, our next step is to produce the mask for the shuffle.
5260   SmallVector<int, 8> Mask(ShuffleVT.getVectorNumElements(), -1);
5261   int BitsPerShuffleLane = ShuffleVT.getScalarSizeInBits();
5262   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
5263     SDValue Entry = Op.getOperand(i);
5264     if (Entry.isUndef())
5265       continue;
5266
5267     auto Src = find(Sources, Entry.getOperand(0));
5268     int EltNo = cast<ConstantSDNode>(Entry.getOperand(1))->getSExtValue();
5269
5270     // EXTRACT_VECTOR_ELT performs an implicit any_ext; BUILD_VECTOR an implicit
5271     // trunc. So only std::min(SrcBits, DestBits) actually get defined in this
5272     // segment.
5273     EVT OrigEltTy = Entry.getOperand(0).getValueType().getVectorElementType();
5274     int BitsDefined =
5275         std::min(OrigEltTy.getSizeInBits(), VT.getScalarSizeInBits());
5276     int LanesDefined = BitsDefined / BitsPerShuffleLane;
5277
5278     // This source is expected to fill ResMultiplier lanes of the final shuffle,
5279     // starting at the appropriate offset.
5280     int *LaneMask = &Mask[i * ResMultiplier];
5281
5282     int ExtractBase = EltNo * Src->WindowScale + Src->WindowBase;
5283     ExtractBase += NumElts * (Src - Sources.begin());
5284     for (int j = 0; j < LanesDefined; ++j)
5285       LaneMask[j] = ExtractBase + j;
5286   }
5287
5288   // Final check before we try to produce nonsense...
5289   if (!isShuffleMaskLegal(Mask, ShuffleVT))
5290     return SDValue();
5291
5292   SDValue ShuffleOps[] = { DAG.getUNDEF(ShuffleVT), DAG.getUNDEF(ShuffleVT) };
5293   for (unsigned i = 0; i < Sources.size(); ++i)
5294     ShuffleOps[i] = Sources[i].ShuffleVec;
5295
5296   SDValue Shuffle = DAG.getVectorShuffle(ShuffleVT, dl, ShuffleOps[0],
5297                                          ShuffleOps[1], Mask);
5298   return DAG.getNode(ISD::BITCAST, dl, VT, Shuffle);
5299 }
5300
5301 // check if an EXT instruction can handle the shuffle mask when the
5302 // vector sources of the shuffle are the same.
5303 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
5304   unsigned NumElts = VT.getVectorNumElements();
5305
5306   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
5307   if (M[0] < 0)
5308     return false;
5309
5310   Imm = M[0];
5311
5312   // If this is a VEXT shuffle, the immediate value is the index of the first
5313   // element.  The other shuffle indices must be the successive elements after
5314   // the first one.
5315   unsigned ExpectedElt = Imm;
5316   for (unsigned i = 1; i < NumElts; ++i) {
5317     // Increment the expected index.  If it wraps around, just follow it
5318     // back to index zero and keep going.
5319     ++ExpectedElt;
5320     if (ExpectedElt == NumElts)
5321       ExpectedElt = 0;
5322
5323     if (M[i] < 0)
5324       continue; // ignore UNDEF indices
5325     if (ExpectedElt != static_cast<unsigned>(M[i]))
5326       return false;
5327   }
5328
5329   return true;
5330 }
5331
5332 // check if an EXT instruction can handle the shuffle mask when the
5333 // vector sources of the shuffle are different.
5334 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
5335                       unsigned &Imm) {
5336   // Look for the first non-undef element.
5337   const int *FirstRealElt = find_if(M, [](int Elt) { return Elt >= 0; });
5338
5339   // Benefit form APInt to handle overflow when calculating expected element.
5340   unsigned NumElts = VT.getVectorNumElements();
5341   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
5342   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
5343   // The following shuffle indices must be the successive elements after the
5344   // first real element.
5345   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
5346       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
5347   if (FirstWrongElt != M.end())
5348     return false;
5349
5350   // The index of an EXT is the first element if it is not UNDEF.
5351   // Watch out for the beginning UNDEFs. The EXT index should be the expected
5352   // value of the first element.  E.g.
5353   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
5354   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
5355   // ExpectedElt is the last mask index plus 1.
5356   Imm = ExpectedElt.getZExtValue();
5357
5358   // There are two difference cases requiring to reverse input vectors.
5359   // For example, for vector <4 x i32> we have the following cases,
5360   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
5361   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
5362   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
5363   // to reverse two input vectors.
5364   if (Imm < NumElts)
5365     ReverseEXT = true;
5366   else
5367     Imm -= NumElts;
5368
5369   return true;
5370 }
5371
5372 /// isREVMask - Check if a vector shuffle corresponds to a REV
5373 /// instruction with the specified blocksize.  (The order of the elements
5374 /// within each block of the vector is reversed.)
5375 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
5376   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
5377          "Only possible block sizes for REV are: 16, 32, 64");
5378
5379   unsigned EltSz = VT.getScalarSizeInBits();
5380   if (EltSz == 64)
5381     return false;
5382
5383   unsigned NumElts = VT.getVectorNumElements();
5384   unsigned BlockElts = M[0] + 1;
5385   // If the first shuffle index is UNDEF, be optimistic.
5386   if (M[0] < 0)
5387     BlockElts = BlockSize / EltSz;
5388
5389   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
5390     return false;
5391
5392   for (unsigned i = 0; i < NumElts; ++i) {
5393     if (M[i] < 0)
5394       continue; // ignore UNDEF indices
5395     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
5396       return false;
5397   }
5398
5399   return true;
5400 }
5401
5402 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
5403   unsigned NumElts = VT.getVectorNumElements();
5404   WhichResult = (M[0] == 0 ? 0 : 1);
5405   unsigned Idx = WhichResult * NumElts / 2;
5406   for (unsigned i = 0; i != NumElts; i += 2) {
5407     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
5408         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
5409       return false;
5410     Idx += 1;
5411   }
5412
5413   return true;
5414 }
5415
5416 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
5417   unsigned NumElts = VT.getVectorNumElements();
5418   WhichResult = (M[0] == 0 ? 0 : 1);
5419   for (unsigned i = 0; i != NumElts; ++i) {
5420     if (M[i] < 0)
5421       continue; // ignore UNDEF indices
5422     if ((unsigned)M[i] != 2 * i + WhichResult)
5423       return false;
5424   }
5425
5426   return true;
5427 }
5428
5429 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
5430   unsigned NumElts = VT.getVectorNumElements();
5431   WhichResult = (M[0] == 0 ? 0 : 1);
5432   for (unsigned i = 0; i < NumElts; i += 2) {
5433     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
5434         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
5435       return false;
5436   }
5437   return true;
5438 }
5439
5440 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
5441 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
5442 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
5443 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
5444   unsigned NumElts = VT.getVectorNumElements();
5445   WhichResult = (M[0] == 0 ? 0 : 1);
5446   unsigned Idx = WhichResult * NumElts / 2;
5447   for (unsigned i = 0; i != NumElts; i += 2) {
5448     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
5449         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
5450       return false;
5451     Idx += 1;
5452   }
5453
5454   return true;
5455 }
5456
5457 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
5458 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
5459 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
5460 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
5461   unsigned Half = VT.getVectorNumElements() / 2;
5462   WhichResult = (M[0] == 0 ? 0 : 1);
5463   for (unsigned j = 0; j != 2; ++j) {
5464     unsigned Idx = WhichResult;
5465     for (unsigned i = 0; i != Half; ++i) {
5466       int MIdx = M[i + j * Half];
5467       if (MIdx >= 0 && (unsigned)MIdx != Idx)
5468         return false;
5469       Idx += 2;
5470     }
5471   }
5472
5473   return true;
5474 }
5475
5476 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
5477 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
5478 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
5479 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
5480   unsigned NumElts = VT.getVectorNumElements();
5481   WhichResult = (M[0] == 0 ? 0 : 1);
5482   for (unsigned i = 0; i < NumElts; i += 2) {
5483     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
5484         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
5485       return false;
5486   }
5487   return true;
5488 }
5489
5490 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
5491                       bool &DstIsLeft, int &Anomaly) {
5492   if (M.size() != static_cast<size_t>(NumInputElements))
5493     return false;
5494
5495   int NumLHSMatch = 0, NumRHSMatch = 0;
5496   int LastLHSMismatch = -1, LastRHSMismatch = -1;
5497
5498   for (int i = 0; i < NumInputElements; ++i) {
5499     if (M[i] == -1) {
5500       ++NumLHSMatch;
5501       ++NumRHSMatch;
5502       continue;
5503     }
5504
5505     if (M[i] == i)
5506       ++NumLHSMatch;
5507     else
5508       LastLHSMismatch = i;
5509
5510     if (M[i] == i + NumInputElements)
5511       ++NumRHSMatch;
5512     else
5513       LastRHSMismatch = i;
5514   }
5515
5516   if (NumLHSMatch == NumInputElements - 1) {
5517     DstIsLeft = true;
5518     Anomaly = LastLHSMismatch;
5519     return true;
5520   } else if (NumRHSMatch == NumInputElements - 1) {
5521     DstIsLeft = false;
5522     Anomaly = LastRHSMismatch;
5523     return true;
5524   }
5525
5526   return false;
5527 }
5528
5529 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
5530   if (VT.getSizeInBits() != 128)
5531     return false;
5532
5533   unsigned NumElts = VT.getVectorNumElements();
5534
5535   for (int I = 0, E = NumElts / 2; I != E; I++) {
5536     if (Mask[I] != I)
5537       return false;
5538   }
5539
5540   int Offset = NumElts / 2;
5541   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
5542     if (Mask[I] != I + SplitLHS * Offset)
5543       return false;
5544   }
5545
5546   return true;
5547 }
5548
5549 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
5550   SDLoc DL(Op);
5551   EVT VT = Op.getValueType();
5552   SDValue V0 = Op.getOperand(0);
5553   SDValue V1 = Op.getOperand(1);
5554   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
5555
5556   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
5557       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
5558     return SDValue();
5559
5560   bool SplitV0 = V0.getValueSizeInBits() == 128;
5561
5562   if (!isConcatMask(Mask, VT, SplitV0))
5563     return SDValue();
5564
5565   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
5566                                 VT.getVectorNumElements() / 2);
5567   if (SplitV0) {
5568     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
5569                      DAG.getConstant(0, DL, MVT::i64));
5570   }
5571   if (V1.getValueSizeInBits() == 128) {
5572     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
5573                      DAG.getConstant(0, DL, MVT::i64));
5574   }
5575   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
5576 }
5577
5578 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
5579 /// the specified operations to build the shuffle.
5580 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
5581                                       SDValue RHS, SelectionDAG &DAG,
5582                                       const SDLoc &dl) {
5583   unsigned OpNum = (PFEntry >> 26) & 0x0F;
5584   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
5585   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
5586
5587   enum {
5588     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
5589     OP_VREV,
5590     OP_VDUP0,
5591     OP_VDUP1,
5592     OP_VDUP2,
5593     OP_VDUP3,
5594     OP_VEXT1,
5595     OP_VEXT2,
5596     OP_VEXT3,
5597     OP_VUZPL, // VUZP, left result
5598     OP_VUZPR, // VUZP, right result
5599     OP_VZIPL, // VZIP, left result
5600     OP_VZIPR, // VZIP, right result
5601     OP_VTRNL, // VTRN, left result
5602     OP_VTRNR  // VTRN, right result
5603   };
5604
5605   if (OpNum == OP_COPY) {
5606     if (LHSID == (1 * 9 + 2) * 9 + 3)
5607       return LHS;
5608     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
5609     return RHS;
5610   }
5611
5612   SDValue OpLHS, OpRHS;
5613   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5614   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5615   EVT VT = OpLHS.getValueType();
5616
5617   switch (OpNum) {
5618   default:
5619     llvm_unreachable("Unknown shuffle opcode!");
5620   case OP_VREV:
5621     // VREV divides the vector in half and swaps within the half.
5622     if (VT.getVectorElementType() == MVT::i32 ||
5623         VT.getVectorElementType() == MVT::f32)
5624       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
5625     // vrev <4 x i16> -> REV32
5626     if (VT.getVectorElementType() == MVT::i16 ||
5627         VT.getVectorElementType() == MVT::f16)
5628       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
5629     // vrev <4 x i8> -> REV16
5630     assert(VT.getVectorElementType() == MVT::i8);
5631     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
5632   case OP_VDUP0:
5633   case OP_VDUP1:
5634   case OP_VDUP2:
5635   case OP_VDUP3: {
5636     EVT EltTy = VT.getVectorElementType();
5637     unsigned Opcode;
5638     if (EltTy == MVT::i8)
5639       Opcode = AArch64ISD::DUPLANE8;
5640     else if (EltTy == MVT::i16 || EltTy == MVT::f16)
5641       Opcode = AArch64ISD::DUPLANE16;
5642     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
5643       Opcode = AArch64ISD::DUPLANE32;
5644     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
5645       Opcode = AArch64ISD::DUPLANE64;
5646     else
5647       llvm_unreachable("Invalid vector element type?");
5648
5649     if (VT.getSizeInBits() == 64)
5650       OpLHS = WidenVector(OpLHS, DAG);
5651     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, dl, MVT::i64);
5652     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
5653   }
5654   case OP_VEXT1:
5655   case OP_VEXT2:
5656   case OP_VEXT3: {
5657     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
5658     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
5659                        DAG.getConstant(Imm, dl, MVT::i32));
5660   }
5661   case OP_VUZPL:
5662     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
5663                        OpRHS);
5664   case OP_VUZPR:
5665     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
5666                        OpRHS);
5667   case OP_VZIPL:
5668     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
5669                        OpRHS);
5670   case OP_VZIPR:
5671     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
5672                        OpRHS);
5673   case OP_VTRNL:
5674     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
5675                        OpRHS);
5676   case OP_VTRNR:
5677     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
5678                        OpRHS);
5679   }
5680 }
5681
5682 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
5683                            SelectionDAG &DAG) {
5684   // Check to see if we can use the TBL instruction.
5685   SDValue V1 = Op.getOperand(0);
5686   SDValue V2 = Op.getOperand(1);
5687   SDLoc DL(Op);
5688
5689   EVT EltVT = Op.getValueType().getVectorElementType();
5690   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
5691
5692   SmallVector<SDValue, 8> TBLMask;
5693   for (int Val : ShuffleMask) {
5694     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
5695       unsigned Offset = Byte + Val * BytesPerElt;
5696       TBLMask.push_back(DAG.getConstant(Offset, DL, MVT::i32));
5697     }
5698   }
5699
5700   MVT IndexVT = MVT::v8i8;
5701   unsigned IndexLen = 8;
5702   if (Op.getValueSizeInBits() == 128) {
5703     IndexVT = MVT::v16i8;
5704     IndexLen = 16;
5705   }
5706
5707   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
5708   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
5709
5710   SDValue Shuffle;
5711   if (V2.getNode()->isUndef()) {
5712     if (IndexLen == 8)
5713       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
5714     Shuffle = DAG.getNode(
5715         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5716         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, DL, MVT::i32), V1Cst,
5717         DAG.getBuildVector(IndexVT, DL,
5718                            makeArrayRef(TBLMask.data(), IndexLen)));
5719   } else {
5720     if (IndexLen == 8) {
5721       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
5722       Shuffle = DAG.getNode(
5723           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5724           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, DL, MVT::i32), V1Cst,
5725           DAG.getBuildVector(IndexVT, DL,
5726                              makeArrayRef(TBLMask.data(), IndexLen)));
5727     } else {
5728       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
5729       // cannot currently represent the register constraints on the input
5730       // table registers.
5731       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
5732       //                   DAG.getBuildVector(IndexVT, DL, &TBLMask[0],
5733       //                   IndexLen));
5734       Shuffle = DAG.getNode(
5735           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5736           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, DL, MVT::i32), V1Cst,
5737           V2Cst, DAG.getBuildVector(IndexVT, DL,
5738                                     makeArrayRef(TBLMask.data(), IndexLen)));
5739     }
5740   }
5741   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
5742 }
5743
5744 static unsigned getDUPLANEOp(EVT EltType) {
5745   if (EltType == MVT::i8)
5746     return AArch64ISD::DUPLANE8;
5747   if (EltType == MVT::i16 || EltType == MVT::f16)
5748     return AArch64ISD::DUPLANE16;
5749   if (EltType == MVT::i32 || EltType == MVT::f32)
5750     return AArch64ISD::DUPLANE32;
5751   if (EltType == MVT::i64 || EltType == MVT::f64)
5752     return AArch64ISD::DUPLANE64;
5753
5754   llvm_unreachable("Invalid vector element type?");
5755 }
5756
5757 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
5758                                                    SelectionDAG &DAG) const {
5759   SDLoc dl(Op);
5760   EVT VT = Op.getValueType();
5761
5762   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5763
5764   // Convert shuffles that are directly supported on NEON to target-specific
5765   // DAG nodes, instead of keeping them as shuffles and matching them again
5766   // during code selection.  This is more efficient and avoids the possibility
5767   // of inconsistencies between legalization and selection.
5768   ArrayRef<int> ShuffleMask = SVN->getMask();
5769
5770   SDValue V1 = Op.getOperand(0);
5771   SDValue V2 = Op.getOperand(1);
5772
5773   if (SVN->isSplat()) {
5774     int Lane = SVN->getSplatIndex();
5775     // If this is undef splat, generate it via "just" vdup, if possible.
5776     if (Lane == -1)
5777       Lane = 0;
5778
5779     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
5780       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
5781                          V1.getOperand(0));
5782     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
5783     // constant. If so, we can just reference the lane's definition directly.
5784     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
5785         !isa<ConstantSDNode>(V1.getOperand(Lane)))
5786       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
5787
5788     // Otherwise, duplicate from the lane of the input vector.
5789     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
5790
5791     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
5792     // to make a vector of the same size as this SHUFFLE. We can ignore the
5793     // extract entirely, and canonicalise the concat using WidenVector.
5794     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
5795       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
5796       V1 = V1.getOperand(0);
5797     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
5798       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
5799       Lane -= Idx * VT.getVectorNumElements() / 2;
5800       V1 = WidenVector(V1.getOperand(Idx), DAG);
5801     } else if (VT.getSizeInBits() == 64)
5802       V1 = WidenVector(V1, DAG);
5803
5804     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, dl, MVT::i64));
5805   }
5806
5807   if (isREVMask(ShuffleMask, VT, 64))
5808     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
5809   if (isREVMask(ShuffleMask, VT, 32))
5810     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
5811   if (isREVMask(ShuffleMask, VT, 16))
5812     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
5813
5814   bool ReverseEXT = false;
5815   unsigned Imm;
5816   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
5817     if (ReverseEXT)
5818       std::swap(V1, V2);
5819     Imm *= getExtFactor(V1);
5820     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
5821                        DAG.getConstant(Imm, dl, MVT::i32));
5822   } else if (V2->isUndef() && isSingletonEXTMask(ShuffleMask, VT, Imm)) {
5823     Imm *= getExtFactor(V1);
5824     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
5825                        DAG.getConstant(Imm, dl, MVT::i32));
5826   }
5827
5828   unsigned WhichResult;
5829   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
5830     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5831     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5832   }
5833   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
5834     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5835     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5836   }
5837   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
5838     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5839     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5840   }
5841
5842   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5843     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5844     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5845   }
5846   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5847     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5848     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5849   }
5850   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5851     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5852     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5853   }
5854
5855   if (SDValue Concat = tryFormConcatFromShuffle(Op, DAG))
5856     return Concat;
5857
5858   bool DstIsLeft;
5859   int Anomaly;
5860   int NumInputElements = V1.getValueType().getVectorNumElements();
5861   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
5862     SDValue DstVec = DstIsLeft ? V1 : V2;
5863     SDValue DstLaneV = DAG.getConstant(Anomaly, dl, MVT::i64);
5864
5865     SDValue SrcVec = V1;
5866     int SrcLane = ShuffleMask[Anomaly];
5867     if (SrcLane >= NumInputElements) {
5868       SrcVec = V2;
5869       SrcLane -= VT.getVectorNumElements();
5870     }
5871     SDValue SrcLaneV = DAG.getConstant(SrcLane, dl, MVT::i64);
5872
5873     EVT ScalarVT = VT.getVectorElementType();
5874
5875     if (ScalarVT.getSizeInBits() < 32 && ScalarVT.isInteger())
5876       ScalarVT = MVT::i32;
5877
5878     return DAG.getNode(
5879         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5880         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
5881         DstLaneV);
5882   }
5883
5884   // If the shuffle is not directly supported and it has 4 elements, use
5885   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5886   unsigned NumElts = VT.getVectorNumElements();
5887   if (NumElts == 4) {
5888     unsigned PFIndexes[4];
5889     for (unsigned i = 0; i != 4; ++i) {
5890       if (ShuffleMask[i] < 0)
5891         PFIndexes[i] = 8;
5892       else
5893         PFIndexes[i] = ShuffleMask[i];
5894     }
5895
5896     // Compute the index in the perfect shuffle table.
5897     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5898                             PFIndexes[2] * 9 + PFIndexes[3];
5899     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5900     unsigned Cost = (PFEntry >> 30);
5901
5902     if (Cost <= 4)
5903       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5904   }
5905
5906   return GenerateTBL(Op, ShuffleMask, DAG);
5907 }
5908
5909 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
5910                                APInt &UndefBits) {
5911   EVT VT = BVN->getValueType(0);
5912   APInt SplatBits, SplatUndef;
5913   unsigned SplatBitSize;
5914   bool HasAnyUndefs;
5915   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5916     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
5917
5918     for (unsigned i = 0; i < NumSplats; ++i) {
5919       CnstBits <<= SplatBitSize;
5920       UndefBits <<= SplatBitSize;
5921       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
5922       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
5923     }
5924
5925     return true;
5926   }
5927
5928   return false;
5929 }
5930
5931 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
5932                                               SelectionDAG &DAG) const {
5933   BuildVectorSDNode *BVN =
5934       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5935   SDValue LHS = Op.getOperand(0);
5936   SDLoc dl(Op);
5937   EVT VT = Op.getValueType();
5938
5939   if (!BVN)
5940     return Op;
5941
5942   APInt CnstBits(VT.getSizeInBits(), 0);
5943   APInt UndefBits(VT.getSizeInBits(), 0);
5944   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5945     // We only have BIC vector immediate instruction, which is and-not.
5946     CnstBits = ~CnstBits;
5947
5948     // We make use of a little bit of goto ickiness in order to avoid having to
5949     // duplicate the immediate matching logic for the undef toggled case.
5950     bool SecondTry = false;
5951   AttemptModImm:
5952
5953     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5954       CnstBits = CnstBits.zextOrTrunc(64);
5955       uint64_t CnstVal = CnstBits.getZExtValue();
5956
5957       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5958         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5959         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5960         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5961                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5962                                   DAG.getConstant(0, dl, MVT::i32));
5963         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5964       }
5965
5966       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5967         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5968         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5969         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5970                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5971                                   DAG.getConstant(8, dl, MVT::i32));
5972         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5973       }
5974
5975       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5976         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5977         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5978         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5979                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5980                                   DAG.getConstant(16, dl, MVT::i32));
5981         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5982       }
5983
5984       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5985         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5986         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5987         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5988                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5989                                   DAG.getConstant(24, dl, MVT::i32));
5990         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5991       }
5992
5993       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5994         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5995         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5996         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5997                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5998                                   DAG.getConstant(0, dl, MVT::i32));
5999         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6000       }
6001
6002       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
6003         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
6004         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
6005         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
6006                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6007                                   DAG.getConstant(8, dl, MVT::i32));
6008         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6009       }
6010     }
6011
6012     if (SecondTry)
6013       goto FailedModImm;
6014     SecondTry = true;
6015     CnstBits = ~UndefBits;
6016     goto AttemptModImm;
6017   }
6018
6019 // We can always fall back to a non-immediate AND.
6020 FailedModImm:
6021   return Op;
6022 }
6023
6024 // Specialized code to quickly find if PotentialBVec is a BuildVector that
6025 // consists of only the same constant int value, returned in reference arg
6026 // ConstVal
6027 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
6028                                      uint64_t &ConstVal) {
6029   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
6030   if (!Bvec)
6031     return false;
6032   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
6033   if (!FirstElt)
6034     return false;
6035   EVT VT = Bvec->getValueType(0);
6036   unsigned NumElts = VT.getVectorNumElements();
6037   for (unsigned i = 1; i < NumElts; ++i)
6038     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
6039       return false;
6040   ConstVal = FirstElt->getZExtValue();
6041   return true;
6042 }
6043
6044 static unsigned getIntrinsicID(const SDNode *N) {
6045   unsigned Opcode = N->getOpcode();
6046   switch (Opcode) {
6047   default:
6048     return Intrinsic::not_intrinsic;
6049   case ISD::INTRINSIC_WO_CHAIN: {
6050     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
6051     if (IID < Intrinsic::num_intrinsics)
6052       return IID;
6053     return Intrinsic::not_intrinsic;
6054   }
6055   }
6056 }
6057
6058 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
6059 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
6060 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
6061 // Also, logical shift right -> sri, with the same structure.
6062 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
6063   EVT VT = N->getValueType(0);
6064
6065   if (!VT.isVector())
6066     return SDValue();
6067
6068   SDLoc DL(N);
6069
6070   // Is the first op an AND?
6071   const SDValue And = N->getOperand(0);
6072   if (And.getOpcode() != ISD::AND)
6073     return SDValue();
6074
6075   // Is the second op an shl or lshr?
6076   SDValue Shift = N->getOperand(1);
6077   // This will have been turned into: AArch64ISD::VSHL vector, #shift
6078   // or AArch64ISD::VLSHR vector, #shift
6079   unsigned ShiftOpc = Shift.getOpcode();
6080   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
6081     return SDValue();
6082   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
6083
6084   // Is the shift amount constant?
6085   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
6086   if (!C2node)
6087     return SDValue();
6088
6089   // Is the and mask vector all constant?
6090   uint64_t C1;
6091   if (!isAllConstantBuildVector(And.getOperand(1), C1))
6092     return SDValue();
6093
6094   // Is C1 == ~C2, taking into account how much one can shift elements of a
6095   // particular size?
6096   uint64_t C2 = C2node->getZExtValue();
6097   unsigned ElemSizeInBits = VT.getScalarSizeInBits();
6098   if (C2 > ElemSizeInBits)
6099     return SDValue();
6100   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
6101   if ((C1 & ElemMask) != (~C2 & ElemMask))
6102     return SDValue();
6103
6104   SDValue X = And.getOperand(0);
6105   SDValue Y = Shift.getOperand(0);
6106
6107   unsigned Intrin =
6108       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
6109   SDValue ResultSLI =
6110       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6111                   DAG.getConstant(Intrin, DL, MVT::i32), X, Y,
6112                   Shift.getOperand(1));
6113
6114   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
6115   DEBUG(N->dump(&DAG));
6116   DEBUG(dbgs() << "into: \n");
6117   DEBUG(ResultSLI->dump(&DAG));
6118
6119   ++NumShiftInserts;
6120   return ResultSLI;
6121 }
6122
6123 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
6124                                              SelectionDAG &DAG) const {
6125   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
6126   if (EnableAArch64SlrGeneration) {
6127     if (SDValue Res = tryLowerToSLI(Op.getNode(), DAG))
6128       return Res;
6129   }
6130
6131   BuildVectorSDNode *BVN =
6132       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
6133   SDValue LHS = Op.getOperand(1);
6134   SDLoc dl(Op);
6135   EVT VT = Op.getValueType();
6136
6137   // OR commutes, so try swapping the operands.
6138   if (!BVN) {
6139     LHS = Op.getOperand(0);
6140     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
6141   }
6142   if (!BVN)
6143     return Op;
6144
6145   APInt CnstBits(VT.getSizeInBits(), 0);
6146   APInt UndefBits(VT.getSizeInBits(), 0);
6147   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
6148     // We make use of a little bit of goto ickiness in order to avoid having to
6149     // duplicate the immediate matching logic for the undef toggled case.
6150     bool SecondTry = false;
6151   AttemptModImm:
6152
6153     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
6154       CnstBits = CnstBits.zextOrTrunc(64);
6155       uint64_t CnstVal = CnstBits.getZExtValue();
6156
6157       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
6158         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
6159         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6160         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
6161                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6162                                   DAG.getConstant(0, dl, MVT::i32));
6163         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6164       }
6165
6166       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
6167         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
6168         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6169         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
6170                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6171                                   DAG.getConstant(8, dl, MVT::i32));
6172         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6173       }
6174
6175       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
6176         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
6177         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6178         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
6179                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6180                                   DAG.getConstant(16, dl, MVT::i32));
6181         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6182       }
6183
6184       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
6185         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
6186         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6187         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
6188                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6189                                   DAG.getConstant(24, dl, MVT::i32));
6190         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6191       }
6192
6193       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
6194         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
6195         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
6196         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
6197                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6198                                   DAG.getConstant(0, dl, MVT::i32));
6199         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6200       }
6201
6202       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
6203         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
6204         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
6205         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
6206                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6207                                   DAG.getConstant(8, dl, MVT::i32));
6208         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6209       }
6210     }
6211
6212     if (SecondTry)
6213       goto FailedModImm;
6214     SecondTry = true;
6215     CnstBits = UndefBits;
6216     goto AttemptModImm;
6217   }
6218
6219 // We can always fall back to a non-immediate OR.
6220 FailedModImm:
6221   return Op;
6222 }
6223
6224 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
6225 // be truncated to fit element width.
6226 static SDValue NormalizeBuildVector(SDValue Op,
6227                                     SelectionDAG &DAG) {
6228   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
6229   SDLoc dl(Op);
6230   EVT VT = Op.getValueType();
6231   EVT EltTy= VT.getVectorElementType();
6232
6233   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
6234     return Op;
6235
6236   SmallVector<SDValue, 16> Ops;
6237   for (SDValue Lane : Op->ops()) {
6238     if (auto *CstLane = dyn_cast<ConstantSDNode>(Lane)) {
6239       APInt LowBits(EltTy.getSizeInBits(),
6240                     CstLane->getZExtValue());
6241       Lane = DAG.getConstant(LowBits.getZExtValue(), dl, MVT::i32);
6242     }
6243     Ops.push_back(Lane);
6244   }
6245   return DAG.getBuildVector(VT, dl, Ops);
6246 }
6247
6248 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
6249                                                  SelectionDAG &DAG) const {
6250   SDLoc dl(Op);
6251   EVT VT = Op.getValueType();
6252   Op = NormalizeBuildVector(Op, DAG);
6253   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
6254
6255   APInt CnstBits(VT.getSizeInBits(), 0);
6256   APInt UndefBits(VT.getSizeInBits(), 0);
6257   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
6258     // We make use of a little bit of goto ickiness in order to avoid having to
6259     // duplicate the immediate matching logic for the undef toggled case.
6260     bool SecondTry = false;
6261   AttemptModImm:
6262
6263     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
6264       CnstBits = CnstBits.zextOrTrunc(64);
6265       uint64_t CnstVal = CnstBits.getZExtValue();
6266
6267       // Certain magic vector constants (used to express things like NOT
6268       // and NEG) are passed through unmodified.  This allows codegen patterns
6269       // for these operations to match.  Special-purpose patterns will lower
6270       // these immediates to MOVIs if it proves necessary.
6271       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
6272         return Op;
6273
6274       // The many faces of MOVI...
6275       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
6276         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
6277         if (VT.getSizeInBits() == 128) {
6278           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
6279                                     DAG.getConstant(CnstVal, dl, MVT::i32));
6280           return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6281         }
6282
6283         // Support the V64 version via subregister insertion.
6284         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
6285                                   DAG.getConstant(CnstVal, dl, MVT::i32));
6286         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6287       }
6288
6289       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
6290         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
6291         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6292         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
6293                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6294                                   DAG.getConstant(0, dl, MVT::i32));
6295         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6296       }
6297
6298       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
6299         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
6300         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6301         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
6302                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6303                                   DAG.getConstant(8, dl, MVT::i32));
6304         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6305       }
6306
6307       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
6308         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
6309         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6310         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
6311                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6312                                   DAG.getConstant(16, dl, MVT::i32));
6313         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6314       }
6315
6316       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
6317         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
6318         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6319         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
6320                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6321                                   DAG.getConstant(24, dl, MVT::i32));
6322         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6323       }
6324
6325       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
6326         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
6327         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
6328         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
6329                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6330                                   DAG.getConstant(0, dl, MVT::i32));
6331         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6332       }
6333
6334       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
6335         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
6336         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
6337         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
6338                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6339                                   DAG.getConstant(8, dl, MVT::i32));
6340         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6341       }
6342
6343       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
6344         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
6345         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6346         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
6347                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6348                                   DAG.getConstant(264, dl, MVT::i32));
6349         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6350       }
6351
6352       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
6353         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
6354         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6355         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
6356                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6357                                   DAG.getConstant(272, dl, MVT::i32));
6358         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6359       }
6360
6361       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
6362         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
6363         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
6364         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
6365                                   DAG.getConstant(CnstVal, dl, MVT::i32));
6366         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6367       }
6368
6369       // The few faces of FMOV...
6370       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
6371         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
6372         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
6373         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
6374                                   DAG.getConstant(CnstVal, dl, MVT::i32));
6375         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6376       }
6377
6378       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
6379           VT.getSizeInBits() == 128) {
6380         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
6381         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
6382                                   DAG.getConstant(CnstVal, dl, MVT::i32));
6383         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6384       }
6385
6386       // The many faces of MVNI...
6387       CnstVal = ~CnstVal;
6388       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
6389         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
6390         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6391         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
6392                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6393                                   DAG.getConstant(0, dl, MVT::i32));
6394         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6395       }
6396
6397       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
6398         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
6399         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6400         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
6401                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6402                                   DAG.getConstant(8, dl, MVT::i32));
6403         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6404       }
6405
6406       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
6407         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
6408         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6409         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
6410                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6411                                   DAG.getConstant(16, dl, MVT::i32));
6412         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6413       }
6414
6415       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
6416         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
6417         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6418         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
6419                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6420                                   DAG.getConstant(24, dl, MVT::i32));
6421         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6422       }
6423
6424       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
6425         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
6426         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
6427         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
6428                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6429                                   DAG.getConstant(0, dl, MVT::i32));
6430         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6431       }
6432
6433       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
6434         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
6435         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
6436         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
6437                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6438                                   DAG.getConstant(8, dl, MVT::i32));
6439         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6440       }
6441
6442       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
6443         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
6444         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6445         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
6446                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6447                                   DAG.getConstant(264, dl, MVT::i32));
6448         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6449       }
6450
6451       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
6452         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
6453         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
6454         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
6455                                   DAG.getConstant(CnstVal, dl, MVT::i32),
6456                                   DAG.getConstant(272, dl, MVT::i32));
6457         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
6458       }
6459     }
6460
6461     if (SecondTry)
6462       goto FailedModImm;
6463     SecondTry = true;
6464     CnstBits = UndefBits;
6465     goto AttemptModImm;
6466   }
6467 FailedModImm:
6468
6469   // Scan through the operands to find some interesting properties we can
6470   // exploit:
6471   //   1) If only one value is used, we can use a DUP, or
6472   //   2) if only the low element is not undef, we can just insert that, or
6473   //   3) if only one constant value is used (w/ some non-constant lanes),
6474   //      we can splat the constant value into the whole vector then fill
6475   //      in the non-constant lanes.
6476   //   4) FIXME: If different constant values are used, but we can intelligently
6477   //             select the values we'll be overwriting for the non-constant
6478   //             lanes such that we can directly materialize the vector
6479   //             some other way (MOVI, e.g.), we can be sneaky.
6480   unsigned NumElts = VT.getVectorNumElements();
6481   bool isOnlyLowElement = true;
6482   bool usesOnlyOneValue = true;
6483   bool usesOnlyOneConstantValue = true;
6484   bool isConstant = true;
6485   unsigned NumConstantLanes = 0;
6486   SDValue Value;
6487   SDValue ConstantValue;
6488   for (unsigned i = 0; i < NumElts; ++i) {
6489     SDValue V = Op.getOperand(i);
6490     if (V.isUndef())
6491       continue;
6492     if (i > 0)
6493       isOnlyLowElement = false;
6494     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
6495       isConstant = false;
6496
6497     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
6498       ++NumConstantLanes;
6499       if (!ConstantValue.getNode())
6500         ConstantValue = V;
6501       else if (ConstantValue != V)
6502         usesOnlyOneConstantValue = false;
6503     }
6504
6505     if (!Value.getNode())
6506       Value = V;
6507     else if (V != Value)
6508       usesOnlyOneValue = false;
6509   }
6510
6511   if (!Value.getNode())
6512     return DAG.getUNDEF(VT);
6513
6514   if (isOnlyLowElement)
6515     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
6516
6517   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
6518   // i32 and try again.
6519   if (usesOnlyOneValue) {
6520     if (!isConstant) {
6521       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
6522           Value.getValueType() != VT)
6523         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
6524
6525       // This is actually a DUPLANExx operation, which keeps everything vectory.
6526
6527       // DUPLANE works on 128-bit vectors, widen it if necessary.
6528       SDValue Lane = Value.getOperand(1);
6529       Value = Value.getOperand(0);
6530       if (Value.getValueSizeInBits() == 64)
6531         Value = WidenVector(Value, DAG);
6532
6533       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
6534       return DAG.getNode(Opcode, dl, VT, Value, Lane);
6535     }
6536
6537     if (VT.getVectorElementType().isFloatingPoint()) {
6538       SmallVector<SDValue, 8> Ops;
6539       EVT EltTy = VT.getVectorElementType();
6540       assert ((EltTy == MVT::f16 || EltTy == MVT::f32 || EltTy == MVT::f64) &&
6541               "Unsupported floating-point vector type");
6542       MVT NewType = MVT::getIntegerVT(EltTy.getSizeInBits());
6543       for (unsigned i = 0; i < NumElts; ++i)
6544         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
6545       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
6546       SDValue Val = DAG.getBuildVector(VecVT, dl, Ops);
6547       Val = LowerBUILD_VECTOR(Val, DAG);
6548       if (Val.getNode())
6549         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
6550     }
6551   }
6552
6553   // If there was only one constant value used and for more than one lane,
6554   // start by splatting that value, then replace the non-constant lanes. This
6555   // is better than the default, which will perform a separate initialization
6556   // for each lane.
6557   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
6558     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
6559     // Now insert the non-constant lanes.
6560     for (unsigned i = 0; i < NumElts; ++i) {
6561       SDValue V = Op.getOperand(i);
6562       SDValue LaneIdx = DAG.getConstant(i, dl, MVT::i64);
6563       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
6564         // Note that type legalization likely mucked about with the VT of the
6565         // source operand, so we may have to convert it here before inserting.
6566         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
6567       }
6568     }
6569     return Val;
6570   }
6571
6572   // If all elements are constants and the case above didn't get hit, fall back
6573   // to the default expansion, which will generate a load from the constant
6574   // pool.
6575   if (isConstant)
6576     return SDValue();
6577
6578   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
6579   if (NumElts >= 4) {
6580     if (SDValue shuffle = ReconstructShuffle(Op, DAG))
6581       return shuffle;
6582   }
6583
6584   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
6585   // know the default expansion would otherwise fall back on something even
6586   // worse. For a vector with one or two non-undef values, that's
6587   // scalar_to_vector for the elements followed by a shuffle (provided the
6588   // shuffle is valid for the target) and materialization element by element
6589   // on the stack followed by a load for everything else.
6590   if (!isConstant && !usesOnlyOneValue) {
6591     SDValue Vec = DAG.getUNDEF(VT);
6592     SDValue Op0 = Op.getOperand(0);
6593     unsigned i = 0;
6594
6595     // Use SCALAR_TO_VECTOR for lane zero to
6596     // a) Avoid a RMW dependency on the full vector register, and
6597     // b) Allow the register coalescer to fold away the copy if the
6598     //    value is already in an S or D register, and we're forced to emit an
6599     //    INSERT_SUBREG that we can't fold anywhere.
6600     //
6601     // We also allow types like i8 and i16 which are illegal scalar but legal
6602     // vector element types. After type-legalization the inserted value is
6603     // extended (i32) and it is safe to cast them to the vector type by ignoring
6604     // the upper bits of the lowest lane (e.g. v8i8, v4i16).
6605     if (!Op0.isUndef()) {
6606       Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op0);
6607       ++i;
6608     }
6609     for (; i < NumElts; ++i) {
6610       SDValue V = Op.getOperand(i);
6611       if (V.isUndef())
6612         continue;
6613       SDValue LaneIdx = DAG.getConstant(i, dl, MVT::i64);
6614       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
6615     }
6616     return Vec;
6617   }
6618
6619   // Just use the default expansion. We failed to find a better alternative.
6620   return SDValue();
6621 }
6622
6623 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
6624                                                       SelectionDAG &DAG) const {
6625   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
6626
6627   // Check for non-constant or out of range lane.
6628   EVT VT = Op.getOperand(0).getValueType();
6629   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
6630   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6631     return SDValue();
6632
6633
6634   // Insertion/extraction are legal for V128 types.
6635   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6636       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6637       VT == MVT::v8f16)
6638     return Op;
6639
6640   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6641       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6642     return SDValue();
6643
6644   // For V64 types, we perform insertion by expanding the value
6645   // to a V128 type and perform the insertion on that.
6646   SDLoc DL(Op);
6647   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6648   EVT WideTy = WideVec.getValueType();
6649
6650   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
6651                              Op.getOperand(1), Op.getOperand(2));
6652   // Re-narrow the resultant vector.
6653   return NarrowVector(Node, DAG);
6654 }
6655
6656 SDValue
6657 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6658                                                SelectionDAG &DAG) const {
6659   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
6660
6661   // Check for non-constant or out of range lane.
6662   EVT VT = Op.getOperand(0).getValueType();
6663   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6664   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6665     return SDValue();
6666
6667
6668   // Insertion/extraction are legal for V128 types.
6669   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6670       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6671       VT == MVT::v8f16)
6672     return Op;
6673
6674   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6675       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6676     return SDValue();
6677
6678   // For V64 types, we perform extraction by expanding the value
6679   // to a V128 type and perform the extraction on that.
6680   SDLoc DL(Op);
6681   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6682   EVT WideTy = WideVec.getValueType();
6683
6684   EVT ExtrTy = WideTy.getVectorElementType();
6685   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
6686     ExtrTy = MVT::i32;
6687
6688   // For extractions, we just return the result directly.
6689   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
6690                      Op.getOperand(1));
6691 }
6692
6693 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
6694                                                       SelectionDAG &DAG) const {
6695   EVT VT = Op.getOperand(0).getValueType();
6696   SDLoc dl(Op);
6697   // Just in case...
6698   if (!VT.isVector())
6699     return SDValue();
6700
6701   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6702   if (!Cst)
6703     return SDValue();
6704   unsigned Val = Cst->getZExtValue();
6705
6706   unsigned Size = Op.getValueSizeInBits();
6707
6708   // This will get lowered to an appropriate EXTRACT_SUBREG in ISel.
6709   if (Val == 0)
6710     return Op;
6711
6712   // If this is extracting the upper 64-bits of a 128-bit vector, we match
6713   // that directly.
6714   if (Size == 64 && Val * VT.getScalarSizeInBits() == 64)
6715     return Op;
6716
6717   return SDValue();
6718 }
6719
6720 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
6721                                                EVT VT) const {
6722   if (VT.getVectorNumElements() == 4 &&
6723       (VT.is128BitVector() || VT.is64BitVector())) {
6724     unsigned PFIndexes[4];
6725     for (unsigned i = 0; i != 4; ++i) {
6726       if (M[i] < 0)
6727         PFIndexes[i] = 8;
6728       else
6729         PFIndexes[i] = M[i];
6730     }
6731
6732     // Compute the index in the perfect shuffle table.
6733     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
6734                             PFIndexes[2] * 9 + PFIndexes[3];
6735     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
6736     unsigned Cost = (PFEntry >> 30);
6737
6738     if (Cost <= 4)
6739       return true;
6740   }
6741
6742   bool DummyBool;
6743   int DummyInt;
6744   unsigned DummyUnsigned;
6745
6746   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
6747           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
6748           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
6749           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
6750           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
6751           isZIPMask(M, VT, DummyUnsigned) ||
6752           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
6753           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
6754           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
6755           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
6756           isConcatMask(M, VT, VT.getSizeInBits() == 128));
6757 }
6758
6759 /// getVShiftImm - Check if this is a valid build_vector for the immediate
6760 /// operand of a vector shift operation, where all the elements of the
6761 /// build_vector must have the same constant integer value.
6762 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
6763   // Ignore bit_converts.
6764   while (Op.getOpcode() == ISD::BITCAST)
6765     Op = Op.getOperand(0);
6766   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
6767   APInt SplatBits, SplatUndef;
6768   unsigned SplatBitSize;
6769   bool HasAnyUndefs;
6770   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
6771                                     HasAnyUndefs, ElementBits) ||
6772       SplatBitSize > ElementBits)
6773     return false;
6774   Cnt = SplatBits.getSExtValue();
6775   return true;
6776 }
6777
6778 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
6779 /// operand of a vector shift left operation.  That value must be in the range:
6780 ///   0 <= Value < ElementBits for a left shift; or
6781 ///   0 <= Value <= ElementBits for a long left shift.
6782 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
6783   assert(VT.isVector() && "vector shift count is not a vector type");
6784   int64_t ElementBits = VT.getScalarSizeInBits();
6785   if (!getVShiftImm(Op, ElementBits, Cnt))
6786     return false;
6787   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
6788 }
6789
6790 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
6791 /// operand of a vector shift right operation. The value must be in the range:
6792 ///   1 <= Value <= ElementBits for a right shift; or
6793 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, int64_t &Cnt) {
6794   assert(VT.isVector() && "vector shift count is not a vector type");
6795   int64_t ElementBits = VT.getScalarSizeInBits();
6796   if (!getVShiftImm(Op, ElementBits, Cnt))
6797     return false;
6798   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
6799 }
6800
6801 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
6802                                                       SelectionDAG &DAG) const {
6803   EVT VT = Op.getValueType();
6804   SDLoc DL(Op);
6805   int64_t Cnt;
6806
6807   if (!Op.getOperand(1).getValueType().isVector())
6808     return Op;
6809   unsigned EltSize = VT.getScalarSizeInBits();
6810
6811   switch (Op.getOpcode()) {
6812   default:
6813     llvm_unreachable("unexpected shift opcode");
6814
6815   case ISD::SHL:
6816     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
6817       return DAG.getNode(AArch64ISD::VSHL, DL, VT, Op.getOperand(0),
6818                          DAG.getConstant(Cnt, DL, MVT::i32));
6819     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6820                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, DL,
6821                                        MVT::i32),
6822                        Op.getOperand(0), Op.getOperand(1));
6823   case ISD::SRA:
6824   case ISD::SRL:
6825     // Right shift immediate
6826     if (isVShiftRImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize) {
6827       unsigned Opc =
6828           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
6829       return DAG.getNode(Opc, DL, VT, Op.getOperand(0),
6830                          DAG.getConstant(Cnt, DL, MVT::i32));
6831     }
6832
6833     // Right shift register.  Note, there is not a shift right register
6834     // instruction, but the shift left register instruction takes a signed
6835     // value, where negative numbers specify a right shift.
6836     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
6837                                                 : Intrinsic::aarch64_neon_ushl;
6838     // negate the shift amount
6839     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
6840     SDValue NegShiftLeft =
6841         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6842                     DAG.getConstant(Opc, DL, MVT::i32), Op.getOperand(0),
6843                     NegShift);
6844     return NegShiftLeft;
6845   }
6846
6847   return SDValue();
6848 }
6849
6850 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
6851                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
6852                                     const SDLoc &dl, SelectionDAG &DAG) {
6853   EVT SrcVT = LHS.getValueType();
6854   assert(VT.getSizeInBits() == SrcVT.getSizeInBits() &&
6855          "function only supposed to emit natural comparisons");
6856
6857   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
6858   APInt CnstBits(VT.getSizeInBits(), 0);
6859   APInt UndefBits(VT.getSizeInBits(), 0);
6860   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
6861   bool IsZero = IsCnst && (CnstBits == 0);
6862
6863   if (SrcVT.getVectorElementType().isFloatingPoint()) {
6864     switch (CC) {
6865     default:
6866       return SDValue();
6867     case AArch64CC::NE: {
6868       SDValue Fcmeq;
6869       if (IsZero)
6870         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6871       else
6872         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6873       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
6874     }
6875     case AArch64CC::EQ:
6876       if (IsZero)
6877         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6878       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6879     case AArch64CC::GE:
6880       if (IsZero)
6881         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
6882       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
6883     case AArch64CC::GT:
6884       if (IsZero)
6885         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
6886       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
6887     case AArch64CC::LS:
6888       if (IsZero)
6889         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
6890       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
6891     case AArch64CC::LT:
6892       if (!NoNans)
6893         return SDValue();
6894       // If we ignore NaNs then we can use to the MI implementation.
6895       LLVM_FALLTHROUGH;
6896     case AArch64CC::MI:
6897       if (IsZero)
6898         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
6899       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
6900     }
6901   }
6902
6903   switch (CC) {
6904   default:
6905     return SDValue();
6906   case AArch64CC::NE: {
6907     SDValue Cmeq;
6908     if (IsZero)
6909       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6910     else
6911       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6912     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
6913   }
6914   case AArch64CC::EQ:
6915     if (IsZero)
6916       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6917     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6918   case AArch64CC::GE:
6919     if (IsZero)
6920       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
6921     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
6922   case AArch64CC::GT:
6923     if (IsZero)
6924       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
6925     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
6926   case AArch64CC::LE:
6927     if (IsZero)
6928       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
6929     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
6930   case AArch64CC::LS:
6931     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
6932   case AArch64CC::LO:
6933     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
6934   case AArch64CC::LT:
6935     if (IsZero)
6936       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
6937     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
6938   case AArch64CC::HI:
6939     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
6940   case AArch64CC::HS:
6941     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
6942   }
6943 }
6944
6945 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
6946                                            SelectionDAG &DAG) const {
6947   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6948   SDValue LHS = Op.getOperand(0);
6949   SDValue RHS = Op.getOperand(1);
6950   EVT CmpVT = LHS.getValueType().changeVectorElementTypeToInteger();
6951   SDLoc dl(Op);
6952
6953   if (LHS.getValueType().getVectorElementType().isInteger()) {
6954     assert(LHS.getValueType() == RHS.getValueType());
6955     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
6956     SDValue Cmp =
6957         EmitVectorComparison(LHS, RHS, AArch64CC, false, CmpVT, dl, DAG);
6958     return DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6959   }
6960
6961   if (LHS.getValueType().getVectorElementType() == MVT::f16)
6962     return SDValue();
6963
6964   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
6965          LHS.getValueType().getVectorElementType() == MVT::f64);
6966
6967   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
6968   // clean.  Some of them require two branches to implement.
6969   AArch64CC::CondCode CC1, CC2;
6970   bool ShouldInvert;
6971   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
6972
6973   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
6974   SDValue Cmp =
6975       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, CmpVT, dl, DAG);
6976   if (!Cmp.getNode())
6977     return SDValue();
6978
6979   if (CC2 != AArch64CC::AL) {
6980     SDValue Cmp2 =
6981         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, CmpVT, dl, DAG);
6982     if (!Cmp2.getNode())
6983       return SDValue();
6984
6985     Cmp = DAG.getNode(ISD::OR, dl, CmpVT, Cmp, Cmp2);
6986   }
6987
6988   Cmp = DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6989
6990   if (ShouldInvert)
6991     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
6992
6993   return Cmp;
6994 }
6995
6996 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6997 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6998 /// specified in the intrinsic calls.
6999 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
7000                                                const CallInst &I,
7001                                                unsigned Intrinsic) const {
7002   auto &DL = I.getModule()->getDataLayout();
7003   switch (Intrinsic) {
7004   case Intrinsic::aarch64_neon_ld2:
7005   case Intrinsic::aarch64_neon_ld3:
7006   case Intrinsic::aarch64_neon_ld4:
7007   case Intrinsic::aarch64_neon_ld1x2:
7008   case Intrinsic::aarch64_neon_ld1x3:
7009   case Intrinsic::aarch64_neon_ld1x4:
7010   case Intrinsic::aarch64_neon_ld2lane:
7011   case Intrinsic::aarch64_neon_ld3lane:
7012   case Intrinsic::aarch64_neon_ld4lane:
7013   case Intrinsic::aarch64_neon_ld2r:
7014   case Intrinsic::aarch64_neon_ld3r:
7015   case Intrinsic::aarch64_neon_ld4r: {
7016     Info.opc = ISD::INTRINSIC_W_CHAIN;
7017     // Conservatively set memVT to the entire set of vectors loaded.
7018     uint64_t NumElts = DL.getTypeSizeInBits(I.getType()) / 64;
7019     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
7020     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
7021     Info.offset = 0;
7022     Info.align = 0;
7023     Info.vol = false; // volatile loads with NEON intrinsics not supported
7024     Info.readMem = true;
7025     Info.writeMem = false;
7026     return true;
7027   }
7028   case Intrinsic::aarch64_neon_st2:
7029   case Intrinsic::aarch64_neon_st3:
7030   case Intrinsic::aarch64_neon_st4:
7031   case Intrinsic::aarch64_neon_st1x2:
7032   case Intrinsic::aarch64_neon_st1x3:
7033   case Intrinsic::aarch64_neon_st1x4:
7034   case Intrinsic::aarch64_neon_st2lane:
7035   case Intrinsic::aarch64_neon_st3lane:
7036   case Intrinsic::aarch64_neon_st4lane: {
7037     Info.opc = ISD::INTRINSIC_VOID;
7038     // Conservatively set memVT to the entire set of vectors stored.
7039     unsigned NumElts = 0;
7040     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
7041       Type *ArgTy = I.getArgOperand(ArgI)->getType();
7042       if (!ArgTy->isVectorTy())
7043         break;
7044       NumElts += DL.getTypeSizeInBits(ArgTy) / 64;
7045     }
7046     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
7047     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
7048     Info.offset = 0;
7049     Info.align = 0;
7050     Info.vol = false; // volatile stores with NEON intrinsics not supported
7051     Info.readMem = false;
7052     Info.writeMem = true;
7053     return true;
7054   }
7055   case Intrinsic::aarch64_ldaxr:
7056   case Intrinsic::aarch64_ldxr: {
7057     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
7058     Info.opc = ISD::INTRINSIC_W_CHAIN;
7059     Info.memVT = MVT::getVT(PtrTy->getElementType());
7060     Info.ptrVal = I.getArgOperand(0);
7061     Info.offset = 0;
7062     Info.align = DL.getABITypeAlignment(PtrTy->getElementType());
7063     Info.vol = true;
7064     Info.readMem = true;
7065     Info.writeMem = false;
7066     return true;
7067   }
7068   case Intrinsic::aarch64_stlxr:
7069   case Intrinsic::aarch64_stxr: {
7070     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
7071     Info.opc = ISD::INTRINSIC_W_CHAIN;
7072     Info.memVT = MVT::getVT(PtrTy->getElementType());
7073     Info.ptrVal = I.getArgOperand(1);
7074     Info.offset = 0;
7075     Info.align = DL.getABITypeAlignment(PtrTy->getElementType());
7076     Info.vol = true;
7077     Info.readMem = false;
7078     Info.writeMem = true;
7079     return true;
7080   }
7081   case Intrinsic::aarch64_ldaxp:
7082   case Intrinsic::aarch64_ldxp:
7083     Info.opc = ISD::INTRINSIC_W_CHAIN;
7084     Info.memVT = MVT::i128;
7085     Info.ptrVal = I.getArgOperand(0);
7086     Info.offset = 0;
7087     Info.align = 16;
7088     Info.vol = true;
7089     Info.readMem = true;
7090     Info.writeMem = false;
7091     return true;
7092   case Intrinsic::aarch64_stlxp:
7093   case Intrinsic::aarch64_stxp:
7094     Info.opc = ISD::INTRINSIC_W_CHAIN;
7095     Info.memVT = MVT::i128;
7096     Info.ptrVal = I.getArgOperand(2);
7097     Info.offset = 0;
7098     Info.align = 16;
7099     Info.vol = true;
7100     Info.readMem = false;
7101     Info.writeMem = true;
7102     return true;
7103   default:
7104     break;
7105   }
7106
7107   return false;
7108 }
7109
7110 // Truncations from 64-bit GPR to 32-bit GPR is free.
7111 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
7112   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
7113     return false;
7114   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7115   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7116   return NumBits1 > NumBits2;
7117 }
7118 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7119   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
7120     return false;
7121   unsigned NumBits1 = VT1.getSizeInBits();
7122   unsigned NumBits2 = VT2.getSizeInBits();
7123   return NumBits1 > NumBits2;
7124 }
7125
7126 /// Check if it is profitable to hoist instruction in then/else to if.
7127 /// Not profitable if I and it's user can form a FMA instruction
7128 /// because we prefer FMSUB/FMADD.
7129 bool AArch64TargetLowering::isProfitableToHoist(Instruction *I) const {
7130   if (I->getOpcode() != Instruction::FMul)
7131     return true;
7132
7133   if (I->getNumUses() != 1)
7134     return true;
7135
7136   Instruction *User = I->user_back();
7137
7138   if (User &&
7139       !(User->getOpcode() == Instruction::FSub ||
7140         User->getOpcode() == Instruction::FAdd))
7141     return true;
7142
7143   const TargetOptions &Options = getTargetMachine().Options;
7144   const DataLayout &DL = I->getModule()->getDataLayout();
7145   EVT VT = getValueType(DL, User->getOperand(0)->getType());
7146
7147   return !(isFMAFasterThanFMulAndFAdd(VT) &&
7148            isOperationLegalOrCustom(ISD::FMA, VT) &&
7149            (Options.AllowFPOpFusion == FPOpFusion::Fast ||
7150             Options.UnsafeFPMath));
7151 }
7152
7153 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
7154 // 64-bit GPR.
7155 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
7156   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
7157     return false;
7158   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7159   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7160   return NumBits1 == 32 && NumBits2 == 64;
7161 }
7162 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7163   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
7164     return false;
7165   unsigned NumBits1 = VT1.getSizeInBits();
7166   unsigned NumBits2 = VT2.getSizeInBits();
7167   return NumBits1 == 32 && NumBits2 == 64;
7168 }
7169
7170 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
7171   EVT VT1 = Val.getValueType();
7172   if (isZExtFree(VT1, VT2)) {
7173     return true;
7174   }
7175
7176   if (Val.getOpcode() != ISD::LOAD)
7177     return false;
7178
7179   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
7180   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
7181           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
7182           VT1.getSizeInBits() <= 32);
7183 }
7184
7185 bool AArch64TargetLowering::isExtFreeImpl(const Instruction *Ext) const {
7186   if (isa<FPExtInst>(Ext))
7187     return false;
7188
7189   // Vector types are next free.
7190   if (Ext->getType()->isVectorTy())
7191     return false;
7192
7193   for (const Use &U : Ext->uses()) {
7194     // The extension is free if we can fold it with a left shift in an
7195     // addressing mode or an arithmetic operation: add, sub, and cmp.
7196
7197     // Is there a shift?
7198     const Instruction *Instr = cast<Instruction>(U.getUser());
7199
7200     // Is this a constant shift?
7201     switch (Instr->getOpcode()) {
7202     case Instruction::Shl:
7203       if (!isa<ConstantInt>(Instr->getOperand(1)))
7204         return false;
7205       break;
7206     case Instruction::GetElementPtr: {
7207       gep_type_iterator GTI = gep_type_begin(Instr);
7208       auto &DL = Ext->getModule()->getDataLayout();
7209       std::advance(GTI, U.getOperandNo()-1);
7210       Type *IdxTy = GTI.getIndexedType();
7211       // This extension will end up with a shift because of the scaling factor.
7212       // 8-bit sized types have a scaling factor of 1, thus a shift amount of 0.
7213       // Get the shift amount based on the scaling factor:
7214       // log2(sizeof(IdxTy)) - log2(8).
7215       uint64_t ShiftAmt =
7216           countTrailingZeros(DL.getTypeStoreSizeInBits(IdxTy)) - 3;
7217       // Is the constant foldable in the shift of the addressing mode?
7218       // I.e., shift amount is between 1 and 4 inclusive.
7219       if (ShiftAmt == 0 || ShiftAmt > 4)
7220         return false;
7221       break;
7222     }
7223     case Instruction::Trunc:
7224       // Check if this is a noop.
7225       // trunc(sext ty1 to ty2) to ty1.
7226       if (Instr->getType() == Ext->getOperand(0)->getType())
7227         continue;
7228       LLVM_FALLTHROUGH;
7229     default:
7230       return false;
7231     }
7232
7233     // At this point we can use the bfm family, so this extension is free
7234     // for that use.
7235   }
7236   return true;
7237 }
7238
7239 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
7240                                           unsigned &RequiredAligment) const {
7241   if (!LoadedType.isSimple() ||
7242       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
7243     return false;
7244   // Cyclone supports unaligned accesses.
7245   RequiredAligment = 0;
7246   unsigned NumBits = LoadedType.getSizeInBits();
7247   return NumBits == 32 || NumBits == 64;
7248 }
7249
7250 /// A helper function for determining the number of interleaved accesses we
7251 /// will generate when lowering accesses of the given type.
7252 unsigned
7253 AArch64TargetLowering::getNumInterleavedAccesses(VectorType *VecTy,
7254                                                  const DataLayout &DL) const {
7255   return (DL.getTypeSizeInBits(VecTy) + 127) / 128;
7256 }
7257
7258 bool AArch64TargetLowering::isLegalInterleavedAccessType(
7259     VectorType *VecTy, const DataLayout &DL) const {
7260
7261   unsigned VecSize = DL.getTypeSizeInBits(VecTy);
7262   unsigned ElSize = DL.getTypeSizeInBits(VecTy->getElementType());
7263
7264   // Ensure the number of vector elements is greater than 1.
7265   if (VecTy->getNumElements() < 2)
7266     return false;
7267
7268   // Ensure the element type is legal.
7269   if (ElSize != 8 && ElSize != 16 && ElSize != 32 && ElSize != 64)
7270     return false;
7271
7272   // Ensure the total vector size is 64 or a multiple of 128. Types larger than
7273   // 128 will be split into multiple interleaved accesses.
7274   return VecSize == 64 || VecSize % 128 == 0;
7275 }
7276
7277 /// \brief Lower an interleaved load into a ldN intrinsic.
7278 ///
7279 /// E.g. Lower an interleaved load (Factor = 2):
7280 ///        %wide.vec = load <8 x i32>, <8 x i32>* %ptr
7281 ///        %v0 = shuffle %wide.vec, undef, <0, 2, 4, 6>  ; Extract even elements
7282 ///        %v1 = shuffle %wide.vec, undef, <1, 3, 5, 7>  ; Extract odd elements
7283 ///
7284 ///      Into:
7285 ///        %ld2 = { <4 x i32>, <4 x i32> } call llvm.aarch64.neon.ld2(%ptr)
7286 ///        %vec0 = extractelement { <4 x i32>, <4 x i32> } %ld2, i32 0
7287 ///        %vec1 = extractelement { <4 x i32>, <4 x i32> } %ld2, i32 1
7288 bool AArch64TargetLowering::lowerInterleavedLoad(
7289     LoadInst *LI, ArrayRef<ShuffleVectorInst *> Shuffles,
7290     ArrayRef<unsigned> Indices, unsigned Factor) const {
7291   assert(Factor >= 2 && Factor <= getMaxSupportedInterleaveFactor() &&
7292          "Invalid interleave factor");
7293   assert(!Shuffles.empty() && "Empty shufflevector input");
7294   assert(Shuffles.size() == Indices.size() &&
7295          "Unmatched number of shufflevectors and indices");
7296
7297   const DataLayout &DL = LI->getModule()->getDataLayout();
7298
7299   VectorType *VecTy = Shuffles[0]->getType();
7300
7301   // Skip if we do not have NEON and skip illegal vector types. We can
7302   // "legalize" wide vector types into multiple interleaved accesses as long as
7303   // the vector types are divisible by 128.
7304   if (!Subtarget->hasNEON() || !isLegalInterleavedAccessType(VecTy, DL))
7305     return false;
7306
7307   unsigned NumLoads = getNumInterleavedAccesses(VecTy, DL);
7308
7309   // A pointer vector can not be the return type of the ldN intrinsics. Need to
7310   // load integer vectors first and then convert to pointer vectors.
7311   Type *EltTy = VecTy->getVectorElementType();
7312   if (EltTy->isPointerTy())
7313     VecTy =
7314         VectorType::get(DL.getIntPtrType(EltTy), VecTy->getVectorNumElements());
7315
7316   IRBuilder<> Builder(LI);
7317
7318   // The base address of the load.
7319   Value *BaseAddr = LI->getPointerOperand();
7320
7321   if (NumLoads > 1) {
7322     // If we're going to generate more than one load, reset the sub-vector type
7323     // to something legal.
7324     VecTy = VectorType::get(VecTy->getVectorElementType(),
7325                             VecTy->getVectorNumElements() / NumLoads);
7326
7327     // We will compute the pointer operand of each load from the original base
7328     // address using GEPs. Cast the base address to a pointer to the scalar
7329     // element type.
7330     BaseAddr = Builder.CreateBitCast(
7331         BaseAddr, VecTy->getVectorElementType()->getPointerTo(
7332                       LI->getPointerAddressSpace()));
7333   }
7334
7335   Type *PtrTy = VecTy->getPointerTo(LI->getPointerAddressSpace());
7336   Type *Tys[2] = {VecTy, PtrTy};
7337   static const Intrinsic::ID LoadInts[3] = {Intrinsic::aarch64_neon_ld2,
7338                                             Intrinsic::aarch64_neon_ld3,
7339                                             Intrinsic::aarch64_neon_ld4};
7340   Function *LdNFunc =
7341       Intrinsic::getDeclaration(LI->getModule(), LoadInts[Factor - 2], Tys);
7342
7343   // Holds sub-vectors extracted from the load intrinsic return values. The
7344   // sub-vectors are associated with the shufflevector instructions they will
7345   // replace.
7346   DenseMap<ShuffleVectorInst *, SmallVector<Value *, 4>> SubVecs;
7347
7348   for (unsigned LoadCount = 0; LoadCount < NumLoads; ++LoadCount) {
7349
7350     // If we're generating more than one load, compute the base address of
7351     // subsequent loads as an offset from the previous.
7352     if (LoadCount > 0)
7353       BaseAddr = Builder.CreateConstGEP1_32(
7354           BaseAddr, VecTy->getVectorNumElements() * Factor);
7355
7356     CallInst *LdN = Builder.CreateCall(
7357         LdNFunc, Builder.CreateBitCast(BaseAddr, PtrTy), "ldN");
7358
7359     // Extract and store the sub-vectors returned by the load intrinsic.
7360     for (unsigned i = 0; i < Shuffles.size(); i++) {
7361       ShuffleVectorInst *SVI = Shuffles[i];
7362       unsigned Index = Indices[i];
7363
7364       Value *SubVec = Builder.CreateExtractValue(LdN, Index);
7365
7366       // Convert the integer vector to pointer vector if the element is pointer.
7367       if (EltTy->isPointerTy())
7368         SubVec = Builder.CreateIntToPtr(SubVec, SVI->getType());
7369
7370       SubVecs[SVI].push_back(SubVec);
7371     }
7372   }
7373
7374   // Replace uses of the shufflevector instructions with the sub-vectors
7375   // returned by the load intrinsic. If a shufflevector instruction is
7376   // associated with more than one sub-vector, those sub-vectors will be
7377   // concatenated into a single wide vector.
7378   for (ShuffleVectorInst *SVI : Shuffles) {
7379     auto &SubVec = SubVecs[SVI];
7380     auto *WideVec =
7381         SubVec.size() > 1 ? concatenateVectors(Builder, SubVec) : SubVec[0];
7382     SVI->replaceAllUsesWith(WideVec);
7383   }
7384
7385   return true;
7386 }
7387
7388 /// \brief Lower an interleaved store into a stN intrinsic.
7389 ///
7390 /// E.g. Lower an interleaved store (Factor = 3):
7391 ///        %i.vec = shuffle <8 x i32> %v0, <8 x i32> %v1,
7392 ///                 <0, 4, 8, 1, 5, 9, 2, 6, 10, 3, 7, 11>
7393 ///        store <12 x i32> %i.vec, <12 x i32>* %ptr
7394 ///
7395 ///      Into:
7396 ///        %sub.v0 = shuffle <8 x i32> %v0, <8 x i32> v1, <0, 1, 2, 3>
7397 ///        %sub.v1 = shuffle <8 x i32> %v0, <8 x i32> v1, <4, 5, 6, 7>
7398 ///        %sub.v2 = shuffle <8 x i32> %v0, <8 x i32> v1, <8, 9, 10, 11>
7399 ///        call void llvm.aarch64.neon.st3(%sub.v0, %sub.v1, %sub.v2, %ptr)
7400 ///
7401 /// Note that the new shufflevectors will be removed and we'll only generate one
7402 /// st3 instruction in CodeGen.
7403 ///
7404 /// Example for a more general valid mask (Factor 3). Lower:
7405 ///        %i.vec = shuffle <32 x i32> %v0, <32 x i32> %v1,
7406 ///                 <4, 32, 16, 5, 33, 17, 6, 34, 18, 7, 35, 19>
7407 ///        store <12 x i32> %i.vec, <12 x i32>* %ptr
7408 ///
7409 ///      Into:
7410 ///        %sub.v0 = shuffle <32 x i32> %v0, <32 x i32> v1, <4, 5, 6, 7>
7411 ///        %sub.v1 = shuffle <32 x i32> %v0, <32 x i32> v1, <32, 33, 34, 35>
7412 ///        %sub.v2 = shuffle <32 x i32> %v0, <32 x i32> v1, <16, 17, 18, 19>
7413 ///        call void llvm.aarch64.neon.st3(%sub.v0, %sub.v1, %sub.v2, %ptr)
7414 bool AArch64TargetLowering::lowerInterleavedStore(StoreInst *SI,
7415                                                   ShuffleVectorInst *SVI,
7416                                                   unsigned Factor) const {
7417   assert(Factor >= 2 && Factor <= getMaxSupportedInterleaveFactor() &&
7418          "Invalid interleave factor");
7419
7420   VectorType *VecTy = SVI->getType();
7421   assert(VecTy->getVectorNumElements() % Factor == 0 &&
7422          "Invalid interleaved store");
7423
7424   unsigned LaneLen = VecTy->getVectorNumElements() / Factor;
7425   Type *EltTy = VecTy->getVectorElementType();
7426   VectorType *SubVecTy = VectorType::get(EltTy, LaneLen);
7427
7428   const DataLayout &DL = SI->getModule()->getDataLayout();
7429
7430   // Skip if we do not have NEON and skip illegal vector types. We can
7431   // "legalize" wide vector types into multiple interleaved accesses as long as
7432   // the vector types are divisible by 128.
7433   if (!Subtarget->hasNEON() || !isLegalInterleavedAccessType(SubVecTy, DL))
7434     return false;
7435
7436   unsigned NumStores = getNumInterleavedAccesses(SubVecTy, DL);
7437
7438   Value *Op0 = SVI->getOperand(0);
7439   Value *Op1 = SVI->getOperand(1);
7440   IRBuilder<> Builder(SI);
7441
7442   // StN intrinsics don't support pointer vectors as arguments. Convert pointer
7443   // vectors to integer vectors.
7444   if (EltTy->isPointerTy()) {
7445     Type *IntTy = DL.getIntPtrType(EltTy);
7446     unsigned NumOpElts =
7447         dyn_cast<VectorType>(Op0->getType())->getVectorNumElements();
7448
7449     // Convert to the corresponding integer vector.
7450     Type *IntVecTy = VectorType::get(IntTy, NumOpElts);
7451     Op0 = Builder.CreatePtrToInt(Op0, IntVecTy);
7452     Op1 = Builder.CreatePtrToInt(Op1, IntVecTy);
7453
7454     SubVecTy = VectorType::get(IntTy, LaneLen);
7455   }
7456
7457   // The base address of the store.
7458   Value *BaseAddr = SI->getPointerOperand();
7459
7460   if (NumStores > 1) {
7461     // If we're going to generate more than one store, reset the lane length
7462     // and sub-vector type to something legal.
7463     LaneLen /= NumStores;
7464     SubVecTy = VectorType::get(SubVecTy->getVectorElementType(), LaneLen);
7465
7466     // We will compute the pointer operand of each store from the original base
7467     // address using GEPs. Cast the base address to a pointer to the scalar
7468     // element type.
7469     BaseAddr = Builder.CreateBitCast(
7470         BaseAddr, SubVecTy->getVectorElementType()->getPointerTo(
7471                       SI->getPointerAddressSpace()));
7472   }
7473
7474   auto Mask = SVI->getShuffleMask();
7475
7476   Type *PtrTy = SubVecTy->getPointerTo(SI->getPointerAddressSpace());
7477   Type *Tys[2] = {SubVecTy, PtrTy};
7478   static const Intrinsic::ID StoreInts[3] = {Intrinsic::aarch64_neon_st2,
7479                                              Intrinsic::aarch64_neon_st3,
7480                                              Intrinsic::aarch64_neon_st4};
7481   Function *StNFunc =
7482       Intrinsic::getDeclaration(SI->getModule(), StoreInts[Factor - 2], Tys);
7483
7484   for (unsigned StoreCount = 0; StoreCount < NumStores; ++StoreCount) {
7485
7486     SmallVector<Value *, 5> Ops;
7487
7488     // Split the shufflevector operands into sub vectors for the new stN call.
7489     for (unsigned i = 0; i < Factor; i++) {
7490       unsigned IdxI = StoreCount * LaneLen * Factor + i;
7491       if (Mask[IdxI] >= 0) {
7492         Ops.push_back(Builder.CreateShuffleVector(
7493             Op0, Op1, createSequentialMask(Builder, Mask[IdxI], LaneLen, 0)));
7494       } else {
7495         unsigned StartMask = 0;
7496         for (unsigned j = 1; j < LaneLen; j++) {
7497           unsigned IdxJ = StoreCount * LaneLen * Factor + j;
7498           if (Mask[IdxJ * Factor + IdxI] >= 0) {
7499             StartMask = Mask[IdxJ * Factor + IdxI] - IdxJ;
7500             break;
7501           }
7502         }
7503         // Note: Filling undef gaps with random elements is ok, since
7504         // those elements were being written anyway (with undefs).
7505         // In the case of all undefs we're defaulting to using elems from 0
7506         // Note: StartMask cannot be negative, it's checked in
7507         // isReInterleaveMask
7508         Ops.push_back(Builder.CreateShuffleVector(
7509             Op0, Op1, createSequentialMask(Builder, StartMask, LaneLen, 0)));
7510       }
7511     }
7512
7513     // If we generating more than one store, we compute the base address of
7514     // subsequent stores as an offset from the previous.
7515     if (StoreCount > 0)
7516       BaseAddr = Builder.CreateConstGEP1_32(BaseAddr, LaneLen * Factor);
7517
7518     Ops.push_back(Builder.CreateBitCast(BaseAddr, PtrTy));
7519     Builder.CreateCall(StNFunc, Ops);
7520   }
7521   return true;
7522 }
7523
7524 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
7525                        unsigned AlignCheck) {
7526   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
7527           (DstAlign == 0 || DstAlign % AlignCheck == 0));
7528 }
7529
7530 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
7531                                                unsigned SrcAlign, bool IsMemset,
7532                                                bool ZeroMemset,
7533                                                bool MemcpyStrSrc,
7534                                                MachineFunction &MF) const {
7535   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
7536   // instruction to materialize the v2i64 zero and one store (with restrictive
7537   // addressing mode). Just do two i64 store of zero-registers.
7538   bool Fast;
7539   const Function *F = MF.getFunction();
7540   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
7541       !F->hasFnAttribute(Attribute::NoImplicitFloat) &&
7542       (memOpAlign(SrcAlign, DstAlign, 16) ||
7543        (allowsMisalignedMemoryAccesses(MVT::f128, 0, 1, &Fast) && Fast)))
7544     return MVT::f128;
7545
7546   if (Size >= 8 &&
7547       (memOpAlign(SrcAlign, DstAlign, 8) ||
7548        (allowsMisalignedMemoryAccesses(MVT::i64, 0, 1, &Fast) && Fast)))
7549     return MVT::i64;
7550
7551   if (Size >= 4 &&
7552       (memOpAlign(SrcAlign, DstAlign, 4) ||
7553        (allowsMisalignedMemoryAccesses(MVT::i32, 0, 1, &Fast) && Fast)))
7554     return MVT::i32;
7555
7556   return MVT::Other;
7557 }
7558
7559 // 12-bit optionally shifted immediates are legal for adds.
7560 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
7561   // Avoid UB for INT64_MIN.
7562   if (Immed == std::numeric_limits<int64_t>::min())
7563     return false;
7564   // Same encoding for add/sub, just flip the sign.
7565   Immed = std::abs(Immed);
7566   return ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0));
7567 }
7568
7569 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
7570 // immediates is the same as for an add or a sub.
7571 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
7572   return isLegalAddImmediate(Immed);
7573 }
7574
7575 /// isLegalAddressingMode - Return true if the addressing mode represented
7576 /// by AM is legal for this target, for a load/store of the specified type.
7577 bool AArch64TargetLowering::isLegalAddressingMode(const DataLayout &DL,
7578                                                   const AddrMode &AM, Type *Ty,
7579                                                   unsigned AS) const {
7580   // AArch64 has five basic addressing modes:
7581   //  reg
7582   //  reg + 9-bit signed offset
7583   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
7584   //  reg1 + reg2
7585   //  reg + SIZE_IN_BYTES * reg
7586
7587   // No global is ever allowed as a base.
7588   if (AM.BaseGV)
7589     return false;
7590
7591   // No reg+reg+imm addressing.
7592   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
7593     return false;
7594
7595   // check reg + imm case:
7596   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
7597   uint64_t NumBytes = 0;
7598   if (Ty->isSized()) {
7599     uint64_t NumBits = DL.getTypeSizeInBits(Ty);
7600     NumBytes = NumBits / 8;
7601     if (!isPowerOf2_64(NumBits))
7602       NumBytes = 0;
7603   }
7604
7605   if (!AM.Scale) {
7606     int64_t Offset = AM.BaseOffs;
7607
7608     // 9-bit signed offset
7609     if (isInt<9>(Offset))
7610       return true;
7611
7612     // 12-bit unsigned offset
7613     unsigned shift = Log2_64(NumBytes);
7614     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
7615         // Must be a multiple of NumBytes (NumBytes is a power of 2)
7616         (Offset >> shift) << shift == Offset)
7617       return true;
7618     return false;
7619   }
7620
7621   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
7622
7623   return AM.Scale == 1 || (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes);
7624 }
7625
7626 int AArch64TargetLowering::getScalingFactorCost(const DataLayout &DL,
7627                                                 const AddrMode &AM, Type *Ty,
7628                                                 unsigned AS) const {
7629   // Scaling factors are not free at all.
7630   // Operands                     | Rt Latency
7631   // -------------------------------------------
7632   // Rt, [Xn, Xm]                 | 4
7633   // -------------------------------------------
7634   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
7635   // Rt, [Xn, Wm, <extend> #imm]  |
7636   if (isLegalAddressingMode(DL, AM, Ty, AS))
7637     // Scale represents reg2 * scale, thus account for 1 if
7638     // it is not equal to 0 or 1.
7639     return AM.Scale != 0 && AM.Scale != 1;
7640   return -1;
7641 }
7642
7643 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
7644   VT = VT.getScalarType();
7645
7646   if (!VT.isSimple())
7647     return false;
7648
7649   switch (VT.getSimpleVT().SimpleTy) {
7650   case MVT::f32:
7651   case MVT::f64:
7652     return true;
7653   default:
7654     break;
7655   }
7656
7657   return false;
7658 }
7659
7660 const MCPhysReg *
7661 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
7662   // LR is a callee-save register, but we must treat it as clobbered by any call
7663   // site. Hence we include LR in the scratch registers, which are in turn added
7664   // as implicit-defs for stackmaps and patchpoints.
7665   static const MCPhysReg ScratchRegs[] = {
7666     AArch64::X16, AArch64::X17, AArch64::LR, 0
7667   };
7668   return ScratchRegs;
7669 }
7670
7671 bool
7672 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
7673   EVT VT = N->getValueType(0);
7674     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
7675     // it with shift to let it be lowered to UBFX.
7676   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
7677       isa<ConstantSDNode>(N->getOperand(1))) {
7678     uint64_t TruncMask = N->getConstantOperandVal(1);
7679     if (isMask_64(TruncMask) &&
7680       N->getOperand(0).getOpcode() == ISD::SRL &&
7681       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
7682       return false;
7683   }
7684   return true;
7685 }
7686
7687 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
7688                                                               Type *Ty) const {
7689   assert(Ty->isIntegerTy());
7690
7691   unsigned BitSize = Ty->getPrimitiveSizeInBits();
7692   if (BitSize == 0)
7693     return false;
7694
7695   int64_t Val = Imm.getSExtValue();
7696   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
7697     return true;
7698
7699   if ((int64_t)Val < 0)
7700     Val = ~Val;
7701   if (BitSize == 32)
7702     Val &= (1LL << 32) - 1;
7703
7704   unsigned LZ = countLeadingZeros((uint64_t)Val);
7705   unsigned Shift = (63 - LZ) / 16;
7706   // MOVZ is free so return true for one or fewer MOVK.
7707   return Shift < 3;
7708 }
7709
7710 /// Turn vector tests of the signbit in the form of:
7711 ///   xor (sra X, elt_size(X)-1), -1
7712 /// into:
7713 ///   cmge X, X, #0
7714 static SDValue foldVectorXorShiftIntoCmp(SDNode *N, SelectionDAG &DAG,
7715                                          const AArch64Subtarget *Subtarget) {
7716   EVT VT = N->getValueType(0);
7717   if (!Subtarget->hasNEON() || !VT.isVector())
7718     return SDValue();
7719
7720   // There must be a shift right algebraic before the xor, and the xor must be a
7721   // 'not' operation.
7722   SDValue Shift = N->getOperand(0);
7723   SDValue Ones = N->getOperand(1);
7724   if (Shift.getOpcode() != AArch64ISD::VASHR || !Shift.hasOneUse() ||
7725       !ISD::isBuildVectorAllOnes(Ones.getNode()))
7726     return SDValue();
7727
7728   // The shift should be smearing the sign bit across each vector element.
7729   auto *ShiftAmt = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
7730   EVT ShiftEltTy = Shift.getValueType().getVectorElementType();
7731   if (!ShiftAmt || ShiftAmt->getZExtValue() != ShiftEltTy.getSizeInBits() - 1)
7732     return SDValue();
7733
7734   return DAG.getNode(AArch64ISD::CMGEz, SDLoc(N), VT, Shift.getOperand(0));
7735 }
7736
7737 // Generate SUBS and CSEL for integer abs.
7738 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
7739   EVT VT = N->getValueType(0);
7740
7741   SDValue N0 = N->getOperand(0);
7742   SDValue N1 = N->getOperand(1);
7743   SDLoc DL(N);
7744
7745   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
7746   // and change it to SUB and CSEL.
7747   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
7748       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
7749       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
7750     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
7751       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
7752         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT),
7753                                   N0.getOperand(0));
7754         // Generate SUBS & CSEL.
7755         SDValue Cmp =
7756             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
7757                         N0.getOperand(0), DAG.getConstant(0, DL, VT));
7758         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
7759                            DAG.getConstant(AArch64CC::PL, DL, MVT::i32),
7760                            SDValue(Cmp.getNode(), 1));
7761       }
7762   return SDValue();
7763 }
7764
7765 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
7766                                  TargetLowering::DAGCombinerInfo &DCI,
7767                                  const AArch64Subtarget *Subtarget) {
7768   if (DCI.isBeforeLegalizeOps())
7769     return SDValue();
7770
7771   if (SDValue Cmp = foldVectorXorShiftIntoCmp(N, DAG, Subtarget))
7772     return Cmp;
7773
7774   return performIntegerAbsCombine(N, DAG);
7775 }
7776
7777 SDValue
7778 AArch64TargetLowering::BuildSDIVPow2(SDNode *N, const APInt &Divisor,
7779                                      SelectionDAG &DAG,
7780                                      std::vector<SDNode *> *Created) const {
7781   AttributeList Attr = DAG.getMachineFunction().getFunction()->getAttributes();
7782   if (isIntDivCheap(N->getValueType(0), Attr))
7783     return SDValue(N,0); // Lower SDIV as SDIV
7784
7785   // fold (sdiv X, pow2)
7786   EVT VT = N->getValueType(0);
7787   if ((VT != MVT::i32 && VT != MVT::i64) ||
7788       !(Divisor.isPowerOf2() || (-Divisor).isPowerOf2()))
7789     return SDValue();
7790
7791   SDLoc DL(N);
7792   SDValue N0 = N->getOperand(0);
7793   unsigned Lg2 = Divisor.countTrailingZeros();
7794   SDValue Zero = DAG.getConstant(0, DL, VT);
7795   SDValue Pow2MinusOne = DAG.getConstant((1ULL << Lg2) - 1, DL, VT);
7796
7797   // Add (N0 < 0) ? Pow2 - 1 : 0;
7798   SDValue CCVal;
7799   SDValue Cmp = getAArch64Cmp(N0, Zero, ISD::SETLT, CCVal, DAG, DL);
7800   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, N0, Pow2MinusOne);
7801   SDValue CSel = DAG.getNode(AArch64ISD::CSEL, DL, VT, Add, N0, CCVal, Cmp);
7802
7803   if (Created) {
7804     Created->push_back(Cmp.getNode());
7805     Created->push_back(Add.getNode());
7806     Created->push_back(CSel.getNode());
7807   }
7808
7809   // Divide by pow2.
7810   SDValue SRA =
7811       DAG.getNode(ISD::SRA, DL, VT, CSel, DAG.getConstant(Lg2, DL, MVT::i64));
7812
7813   // If we're dividing by a positive value, we're done.  Otherwise, we must
7814   // negate the result.
7815   if (Divisor.isNonNegative())
7816     return SRA;
7817
7818   if (Created)
7819     Created->push_back(SRA.getNode());
7820   return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT), SRA);
7821 }
7822
7823 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
7824                                  TargetLowering::DAGCombinerInfo &DCI,
7825                                  const AArch64Subtarget *Subtarget) {
7826   if (DCI.isBeforeLegalizeOps())
7827     return SDValue();
7828
7829   // The below optimizations require a constant RHS.
7830   if (!isa<ConstantSDNode>(N->getOperand(1)))
7831     return SDValue();
7832
7833   ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(1));
7834   const APInt &ConstValue = C->getAPIntValue();
7835
7836   // Multiplication of a power of two plus/minus one can be done more
7837   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
7838   // future CPUs have a cheaper MADD instruction, this may need to be
7839   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
7840   // 64-bit is 5 cycles, so this is always a win.
7841   // More aggressively, some multiplications N0 * C can be lowered to
7842   // shift+add+shift if the constant C = A * B where A = 2^N + 1 and B = 2^M,
7843   // e.g. 6=3*2=(2+1)*2.
7844   // TODO: consider lowering more cases, e.g. C = 14, -6, -14 or even 45
7845   // which equals to (1+2)*16-(1+2).
7846   SDValue N0 = N->getOperand(0);
7847   // TrailingZeroes is used to test if the mul can be lowered to
7848   // shift+add+shift.
7849   unsigned TrailingZeroes = ConstValue.countTrailingZeros();
7850   if (TrailingZeroes) {
7851     // Conservatively do not lower to shift+add+shift if the mul might be
7852     // folded into smul or umul.
7853     if (N0->hasOneUse() && (isSignExtended(N0.getNode(), DAG) ||
7854                             isZeroExtended(N0.getNode(), DAG)))
7855       return SDValue();
7856     // Conservatively do not lower to shift+add+shift if the mul might be
7857     // folded into madd or msub.
7858     if (N->hasOneUse() && (N->use_begin()->getOpcode() == ISD::ADD ||
7859                            N->use_begin()->getOpcode() == ISD::SUB))
7860       return SDValue();
7861   }
7862   // Use ShiftedConstValue instead of ConstValue to support both shift+add/sub
7863   // and shift+add+shift.
7864   APInt ShiftedConstValue = ConstValue.ashr(TrailingZeroes);
7865
7866   unsigned ShiftAmt, AddSubOpc;
7867   // Is the shifted value the LHS operand of the add/sub?
7868   bool ShiftValUseIsN0 = true;
7869   // Do we need to negate the result?
7870   bool NegateResult = false;
7871
7872   if (ConstValue.isNonNegative()) {
7873     // (mul x, 2^N + 1) => (add (shl x, N), x)
7874     // (mul x, 2^N - 1) => (sub (shl x, N), x)
7875     // (mul x, (2^N + 1) * 2^M) => (shl (add (shl x, N), x), M)
7876     APInt SCVMinus1 = ShiftedConstValue - 1;
7877     APInt CVPlus1 = ConstValue + 1;
7878     if (SCVMinus1.isPowerOf2()) {
7879       ShiftAmt = SCVMinus1.logBase2();
7880       AddSubOpc = ISD::ADD;
7881     } else if (CVPlus1.isPowerOf2()) {
7882       ShiftAmt = CVPlus1.logBase2();
7883       AddSubOpc = ISD::SUB;
7884     } else
7885       return SDValue();
7886   } else {
7887     // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
7888     // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
7889     APInt CVNegPlus1 = -ConstValue + 1;
7890     APInt CVNegMinus1 = -ConstValue - 1;
7891     if (CVNegPlus1.isPowerOf2()) {
7892       ShiftAmt = CVNegPlus1.logBase2();
7893       AddSubOpc = ISD::SUB;
7894       ShiftValUseIsN0 = false;
7895     } else if (CVNegMinus1.isPowerOf2()) {
7896       ShiftAmt = CVNegMinus1.logBase2();
7897       AddSubOpc = ISD::ADD;
7898       NegateResult = true;
7899     } else
7900       return SDValue();
7901   }
7902
7903   SDLoc DL(N);
7904   EVT VT = N->getValueType(0);
7905   SDValue ShiftedVal = DAG.getNode(ISD::SHL, DL, VT, N0,
7906                                    DAG.getConstant(ShiftAmt, DL, MVT::i64));
7907
7908   SDValue AddSubN0 = ShiftValUseIsN0 ? ShiftedVal : N0;
7909   SDValue AddSubN1 = ShiftValUseIsN0 ? N0 : ShiftedVal;
7910   SDValue Res = DAG.getNode(AddSubOpc, DL, VT, AddSubN0, AddSubN1);
7911   assert(!(NegateResult && TrailingZeroes) &&
7912          "NegateResult and TrailingZeroes cannot both be true for now.");
7913   // Negate the result.
7914   if (NegateResult)
7915     return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT), Res);
7916   // Shift the result.
7917   if (TrailingZeroes)
7918     return DAG.getNode(ISD::SHL, DL, VT, Res,
7919                        DAG.getConstant(TrailingZeroes, DL, MVT::i64));
7920   return Res;
7921 }
7922
7923 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
7924                                                          SelectionDAG &DAG) {
7925   // Take advantage of vector comparisons producing 0 or -1 in each lane to
7926   // optimize away operation when it's from a constant.
7927   //
7928   // The general transformation is:
7929   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
7930   //       AND(VECTOR_CMP(x,y), constant2)
7931   //    constant2 = UNARYOP(constant)
7932
7933   // Early exit if this isn't a vector operation, the operand of the
7934   // unary operation isn't a bitwise AND, or if the sizes of the operations
7935   // aren't the same.
7936   EVT VT = N->getValueType(0);
7937   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
7938       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
7939       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
7940     return SDValue();
7941
7942   // Now check that the other operand of the AND is a constant. We could
7943   // make the transformation for non-constant splats as well, but it's unclear
7944   // that would be a benefit as it would not eliminate any operations, just
7945   // perform one more step in scalar code before moving to the vector unit.
7946   if (BuildVectorSDNode *BV =
7947           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
7948     // Bail out if the vector isn't a constant.
7949     if (!BV->isConstant())
7950       return SDValue();
7951
7952     // Everything checks out. Build up the new and improved node.
7953     SDLoc DL(N);
7954     EVT IntVT = BV->getValueType(0);
7955     // Create a new constant of the appropriate type for the transformed
7956     // DAG.
7957     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
7958     // The AND node needs bitcasts to/from an integer vector type around it.
7959     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
7960     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
7961                                  N->getOperand(0)->getOperand(0), MaskConst);
7962     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
7963     return Res;
7964   }
7965
7966   return SDValue();
7967 }
7968
7969 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG,
7970                                      const AArch64Subtarget *Subtarget) {
7971   // First try to optimize away the conversion when it's conditionally from
7972   // a constant. Vectors only.
7973   if (SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG))
7974     return Res;
7975
7976   EVT VT = N->getValueType(0);
7977   if (VT != MVT::f32 && VT != MVT::f64)
7978     return SDValue();
7979
7980   // Only optimize when the source and destination types have the same width.
7981   if (VT.getSizeInBits() != N->getOperand(0).getValueSizeInBits())
7982     return SDValue();
7983
7984   // If the result of an integer load is only used by an integer-to-float
7985   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
7986   // This eliminates an "integer-to-vector-move" UOP and improves throughput.
7987   SDValue N0 = N->getOperand(0);
7988   if (Subtarget->hasNEON() && ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
7989       // Do not change the width of a volatile load.
7990       !cast<LoadSDNode>(N0)->isVolatile()) {
7991     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
7992     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
7993                                LN0->getPointerInfo(), LN0->getAlignment(),
7994                                LN0->getMemOperand()->getFlags());
7995
7996     // Make sure successors of the original load stay after it by updating them
7997     // to use the new Chain.
7998     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
7999
8000     unsigned Opcode =
8001         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
8002     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
8003   }
8004
8005   return SDValue();
8006 }
8007
8008 /// Fold a floating-point multiply by power of two into floating-point to
8009 /// fixed-point conversion.
8010 static SDValue performFpToIntCombine(SDNode *N, SelectionDAG &DAG,
8011                                      TargetLowering::DAGCombinerInfo &DCI,
8012                                      const AArch64Subtarget *Subtarget) {
8013   if (!Subtarget->hasNEON())
8014     return SDValue();
8015
8016   SDValue Op = N->getOperand(0);
8017   if (!Op.getValueType().isVector() || !Op.getValueType().isSimple() ||
8018       Op.getOpcode() != ISD::FMUL)
8019     return SDValue();
8020
8021   SDValue ConstVec = Op->getOperand(1);
8022   if (!isa<BuildVectorSDNode>(ConstVec))
8023     return SDValue();
8024
8025   MVT FloatTy = Op.getSimpleValueType().getVectorElementType();
8026   uint32_t FloatBits = FloatTy.getSizeInBits();
8027   if (FloatBits != 32 && FloatBits != 64)
8028     return SDValue();
8029
8030   MVT IntTy = N->getSimpleValueType(0).getVectorElementType();
8031   uint32_t IntBits = IntTy.getSizeInBits();
8032   if (IntBits != 16 && IntBits != 32 && IntBits != 64)
8033     return SDValue();
8034
8035   // Avoid conversions where iN is larger than the float (e.g., float -> i64).
8036   if (IntBits > FloatBits)
8037     return SDValue();
8038
8039   BitVector UndefElements;
8040   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(ConstVec);
8041   int32_t Bits = IntBits == 64 ? 64 : 32;
8042   int32_t C = BV->getConstantFPSplatPow2ToLog2Int(&UndefElements, Bits + 1);
8043   if (C == -1 || C == 0 || C > Bits)
8044     return SDValue();
8045
8046   MVT ResTy;
8047   unsigned NumLanes = Op.getValueType().getVectorNumElements();
8048   switch (NumLanes) {
8049   default:
8050     return SDValue();
8051   case 2:
8052     ResTy = FloatBits == 32 ? MVT::v2i32 : MVT::v2i64;
8053     break;
8054   case 4:
8055     ResTy = FloatBits == 32 ? MVT::v4i32 : MVT::v4i64;
8056     break;
8057   }
8058
8059   if (ResTy == MVT::v4i64 && DCI.isBeforeLegalizeOps())
8060     return SDValue();
8061
8062   assert((ResTy != MVT::v4i64 || DCI.isBeforeLegalizeOps()) &&
8063          "Illegal vector type after legalization");
8064
8065   SDLoc DL(N);
8066   bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
8067   unsigned IntrinsicOpcode = IsSigned ? Intrinsic::aarch64_neon_vcvtfp2fxs
8068                                       : Intrinsic::aarch64_neon_vcvtfp2fxu;
8069   SDValue FixConv =
8070       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, ResTy,
8071                   DAG.getConstant(IntrinsicOpcode, DL, MVT::i32),
8072                   Op->getOperand(0), DAG.getConstant(C, DL, MVT::i32));
8073   // We can handle smaller integers by generating an extra trunc.
8074   if (IntBits < FloatBits)
8075     FixConv = DAG.getNode(ISD::TRUNCATE, DL, N->getValueType(0), FixConv);
8076
8077   return FixConv;
8078 }
8079
8080 /// Fold a floating-point divide by power of two into fixed-point to
8081 /// floating-point conversion.
8082 static SDValue performFDivCombine(SDNode *N, SelectionDAG &DAG,
8083                                   TargetLowering::DAGCombinerInfo &DCI,
8084                                   const AArch64Subtarget *Subtarget) {
8085   if (!Subtarget->hasNEON())
8086     return SDValue();
8087
8088   SDValue Op = N->getOperand(0);
8089   unsigned Opc = Op->getOpcode();
8090   if (!Op.getValueType().isVector() || !Op.getValueType().isSimple() ||
8091       !Op.getOperand(0).getValueType().isSimple() ||
8092       (Opc != ISD::SINT_TO_FP && Opc != ISD::UINT_TO_FP))
8093     return SDValue();
8094
8095   SDValue ConstVec = N->getOperand(1);
8096   if (!isa<BuildVectorSDNode>(ConstVec))
8097     return SDValue();
8098
8099   MVT IntTy = Op.getOperand(0).getSimpleValueType().getVectorElementType();
8100   int32_t IntBits = IntTy.getSizeInBits();
8101   if (IntBits != 16 && IntBits != 32 && IntBits != 64)
8102     return SDValue();
8103
8104   MVT FloatTy = N->getSimpleValueType(0).getVectorElementType();
8105   int32_t FloatBits = FloatTy.getSizeInBits();
8106   if (FloatBits != 32 && FloatBits != 64)
8107     return SDValue();
8108
8109   // Avoid conversions where iN is larger than the float (e.g., i64 -> float).
8110   if (IntBits > FloatBits)
8111     return SDValue();
8112
8113   BitVector UndefElements;
8114   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(ConstVec);
8115   int32_t C = BV->getConstantFPSplatPow2ToLog2Int(&UndefElements, FloatBits + 1);
8116   if (C == -1 || C == 0 || C > FloatBits)
8117     return SDValue();
8118
8119   MVT ResTy;
8120   unsigned NumLanes = Op.getValueType().getVectorNumElements();
8121   switch (NumLanes) {
8122   default:
8123     return SDValue();
8124   case 2:
8125     ResTy = FloatBits == 32 ? MVT::v2i32 : MVT::v2i64;
8126     break;
8127   case 4:
8128     ResTy = FloatBits == 32 ? MVT::v4i32 : MVT::v4i64;
8129     break;
8130   }
8131
8132   if (ResTy == MVT::v4i64 && DCI.isBeforeLegalizeOps())
8133     return SDValue();
8134
8135   SDLoc DL(N);
8136   SDValue ConvInput = Op.getOperand(0);
8137   bool IsSigned = Opc == ISD::SINT_TO_FP;
8138   if (IntBits < FloatBits)
8139     ConvInput = DAG.getNode(IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND, DL,
8140                             ResTy, ConvInput);
8141
8142   unsigned IntrinsicOpcode = IsSigned ? Intrinsic::aarch64_neon_vcvtfxs2fp
8143                                       : Intrinsic::aarch64_neon_vcvtfxu2fp;
8144   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, Op.getValueType(),
8145                      DAG.getConstant(IntrinsicOpcode, DL, MVT::i32), ConvInput,
8146                      DAG.getConstant(C, DL, MVT::i32));
8147 }
8148
8149 /// An EXTR instruction is made up of two shifts, ORed together. This helper
8150 /// searches for and classifies those shifts.
8151 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
8152                          bool &FromHi) {
8153   if (N.getOpcode() == ISD::SHL)
8154     FromHi = false;
8155   else if (N.getOpcode() == ISD::SRL)
8156     FromHi = true;
8157   else
8158     return false;
8159
8160   if (!isa<ConstantSDNode>(N.getOperand(1)))
8161     return false;
8162
8163   ShiftAmount = N->getConstantOperandVal(1);
8164   Src = N->getOperand(0);
8165   return true;
8166 }
8167
8168 /// EXTR instruction extracts a contiguous chunk of bits from two existing
8169 /// registers viewed as a high/low pair. This function looks for the pattern:
8170 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
8171 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
8172 /// independent.
8173 static SDValue tryCombineToEXTR(SDNode *N,
8174                                 TargetLowering::DAGCombinerInfo &DCI) {
8175   SelectionDAG &DAG = DCI.DAG;
8176   SDLoc DL(N);
8177   EVT VT = N->getValueType(0);
8178
8179   assert(N->getOpcode() == ISD::OR && "Unexpected root");
8180
8181   if (VT != MVT::i32 && VT != MVT::i64)
8182     return SDValue();
8183
8184   SDValue LHS;
8185   uint32_t ShiftLHS = 0;
8186   bool LHSFromHi = false;
8187   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
8188     return SDValue();
8189
8190   SDValue RHS;
8191   uint32_t ShiftRHS = 0;
8192   bool RHSFromHi = false;
8193   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
8194     return SDValue();
8195
8196   // If they're both trying to come from the high part of the register, they're
8197   // not really an EXTR.
8198   if (LHSFromHi == RHSFromHi)
8199     return SDValue();
8200
8201   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
8202     return SDValue();
8203
8204   if (LHSFromHi) {
8205     std::swap(LHS, RHS);
8206     std::swap(ShiftLHS, ShiftRHS);
8207   }
8208
8209   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
8210                      DAG.getConstant(ShiftRHS, DL, MVT::i64));
8211 }
8212
8213 static SDValue tryCombineToBSL(SDNode *N,
8214                                 TargetLowering::DAGCombinerInfo &DCI) {
8215   EVT VT = N->getValueType(0);
8216   SelectionDAG &DAG = DCI.DAG;
8217   SDLoc DL(N);
8218
8219   if (!VT.isVector())
8220     return SDValue();
8221
8222   SDValue N0 = N->getOperand(0);
8223   if (N0.getOpcode() != ISD::AND)
8224     return SDValue();
8225
8226   SDValue N1 = N->getOperand(1);
8227   if (N1.getOpcode() != ISD::AND)
8228     return SDValue();
8229
8230   // We only have to look for constant vectors here since the general, variable
8231   // case can be handled in TableGen.
8232   unsigned Bits = VT.getScalarSizeInBits();
8233   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
8234   for (int i = 1; i >= 0; --i)
8235     for (int j = 1; j >= 0; --j) {
8236       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
8237       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
8238       if (!BVN0 || !BVN1)
8239         continue;
8240
8241       bool FoundMatch = true;
8242       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
8243         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
8244         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
8245         if (!CN0 || !CN1 ||
8246             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
8247           FoundMatch = false;
8248           break;
8249         }
8250       }
8251
8252       if (FoundMatch)
8253         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
8254                            N0->getOperand(1 - i), N1->getOperand(1 - j));
8255     }
8256
8257   return SDValue();
8258 }
8259
8260 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
8261                                 const AArch64Subtarget *Subtarget) {
8262   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
8263   SelectionDAG &DAG = DCI.DAG;
8264   EVT VT = N->getValueType(0);
8265
8266   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
8267     return SDValue();
8268
8269   if (SDValue Res = tryCombineToEXTR(N, DCI))
8270     return Res;
8271
8272   if (SDValue Res = tryCombineToBSL(N, DCI))
8273     return Res;
8274
8275   return SDValue();
8276 }
8277
8278 static SDValue performSRLCombine(SDNode *N,
8279                                  TargetLowering::DAGCombinerInfo &DCI) {
8280   SelectionDAG &DAG = DCI.DAG;
8281   EVT VT = N->getValueType(0);
8282   if (VT != MVT::i32 && VT != MVT::i64)
8283     return SDValue();
8284
8285   // Canonicalize (srl (bswap i32 x), 16) to (rotr (bswap i32 x), 16), if the
8286   // high 16-bits of x are zero. Similarly, canonicalize (srl (bswap i64 x), 32)
8287   // to (rotr (bswap i64 x), 32), if the high 32-bits of x are zero.
8288   SDValue N0 = N->getOperand(0);
8289   if (N0.getOpcode() == ISD::BSWAP) {
8290     SDLoc DL(N);
8291     SDValue N1 = N->getOperand(1);
8292     SDValue N00 = N0.getOperand(0);
8293     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
8294       uint64_t ShiftAmt = C->getZExtValue();
8295       if (VT == MVT::i32 && ShiftAmt == 16 &&
8296           DAG.MaskedValueIsZero(N00, APInt::getHighBitsSet(32, 16)))
8297         return DAG.getNode(ISD::ROTR, DL, VT, N0, N1);
8298       if (VT == MVT::i64 && ShiftAmt == 32 &&
8299           DAG.MaskedValueIsZero(N00, APInt::getHighBitsSet(64, 32)))
8300         return DAG.getNode(ISD::ROTR, DL, VT, N0, N1);
8301     }
8302   }
8303   return SDValue();
8304 }
8305
8306 static SDValue performBitcastCombine(SDNode *N,
8307                                      TargetLowering::DAGCombinerInfo &DCI,
8308                                      SelectionDAG &DAG) {
8309   // Wait 'til after everything is legalized to try this. That way we have
8310   // legal vector types and such.
8311   if (DCI.isBeforeLegalizeOps())
8312     return SDValue();
8313
8314   // Remove extraneous bitcasts around an extract_subvector.
8315   // For example,
8316   //    (v4i16 (bitconvert
8317   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
8318   //  becomes
8319   //    (extract_subvector ((v8i16 ...), (i64 4)))
8320
8321   // Only interested in 64-bit vectors as the ultimate result.
8322   EVT VT = N->getValueType(0);
8323   if (!VT.isVector())
8324     return SDValue();
8325   if (VT.getSimpleVT().getSizeInBits() != 64)
8326     return SDValue();
8327   // Is the operand an extract_subvector starting at the beginning or halfway
8328   // point of the vector? A low half may also come through as an
8329   // EXTRACT_SUBREG, so look for that, too.
8330   SDValue Op0 = N->getOperand(0);
8331   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
8332       !(Op0->isMachineOpcode() &&
8333         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
8334     return SDValue();
8335   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
8336   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
8337     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
8338       return SDValue();
8339   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
8340     if (idx != AArch64::dsub)
8341       return SDValue();
8342     // The dsub reference is equivalent to a lane zero subvector reference.
8343     idx = 0;
8344   }
8345   // Look through the bitcast of the input to the extract.
8346   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
8347     return SDValue();
8348   SDValue Source = Op0->getOperand(0)->getOperand(0);
8349   // If the source type has twice the number of elements as our destination
8350   // type, we know this is an extract of the high or low half of the vector.
8351   EVT SVT = Source->getValueType(0);
8352   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
8353     return SDValue();
8354
8355   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
8356
8357   // Create the simplified form to just extract the low or high half of the
8358   // vector directly rather than bothering with the bitcasts.
8359   SDLoc dl(N);
8360   unsigned NumElements = VT.getVectorNumElements();
8361   if (idx) {
8362     SDValue HalfIdx = DAG.getConstant(NumElements, dl, MVT::i64);
8363     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
8364   } else {
8365     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, dl, MVT::i32);
8366     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
8367                                       Source, SubReg),
8368                    0);
8369   }
8370 }
8371
8372 static SDValue performConcatVectorsCombine(SDNode *N,
8373                                            TargetLowering::DAGCombinerInfo &DCI,
8374                                            SelectionDAG &DAG) {
8375   SDLoc dl(N);
8376   EVT VT = N->getValueType(0);
8377   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
8378
8379   // Optimize concat_vectors of truncated vectors, where the intermediate
8380   // type is illegal, to avoid said illegality,  e.g.,
8381   //   (v4i16 (concat_vectors (v2i16 (truncate (v2i64))),
8382   //                          (v2i16 (truncate (v2i64)))))
8383   // ->
8384   //   (v4i16 (truncate (vector_shuffle (v4i32 (bitcast (v2i64))),
8385   //                                    (v4i32 (bitcast (v2i64))),
8386   //                                    <0, 2, 4, 6>)))
8387   // This isn't really target-specific, but ISD::TRUNCATE legality isn't keyed
8388   // on both input and result type, so we might generate worse code.
8389   // On AArch64 we know it's fine for v2i64->v4i16 and v4i32->v8i8.
8390   if (N->getNumOperands() == 2 &&
8391       N0->getOpcode() == ISD::TRUNCATE &&
8392       N1->getOpcode() == ISD::TRUNCATE) {
8393     SDValue N00 = N0->getOperand(0);
8394     SDValue N10 = N1->getOperand(0);
8395     EVT N00VT = N00.getValueType();
8396
8397     if (N00VT == N10.getValueType() &&
8398         (N00VT == MVT::v2i64 || N00VT == MVT::v4i32) &&
8399         N00VT.getScalarSizeInBits() == 4 * VT.getScalarSizeInBits()) {
8400       MVT MidVT = (N00VT == MVT::v2i64 ? MVT::v4i32 : MVT::v8i16);
8401       SmallVector<int, 8> Mask(MidVT.getVectorNumElements());
8402       for (size_t i = 0; i < Mask.size(); ++i)
8403         Mask[i] = i * 2;
8404       return DAG.getNode(ISD::TRUNCATE, dl, VT,
8405                          DAG.getVectorShuffle(
8406                              MidVT, dl,
8407                              DAG.getNode(ISD::BITCAST, dl, MidVT, N00),
8408                              DAG.getNode(ISD::BITCAST, dl, MidVT, N10), Mask));
8409     }
8410   }
8411
8412   // Wait 'til after everything is legalized to try this. That way we have
8413   // legal vector types and such.
8414   if (DCI.isBeforeLegalizeOps())
8415     return SDValue();
8416
8417   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
8418   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
8419   // canonicalise to that.
8420   if (N0 == N1 && VT.getVectorNumElements() == 2) {
8421     assert(VT.getScalarSizeInBits() == 64);
8422     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT, WidenVector(N0, DAG),
8423                        DAG.getConstant(0, dl, MVT::i64));
8424   }
8425
8426   // Canonicalise concat_vectors so that the right-hand vector has as few
8427   // bit-casts as possible before its real operation. The primary matching
8428   // destination for these operations will be the narrowing "2" instructions,
8429   // which depend on the operation being performed on this right-hand vector.
8430   // For example,
8431   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
8432   // becomes
8433   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
8434
8435   if (N1->getOpcode() != ISD::BITCAST)
8436     return SDValue();
8437   SDValue RHS = N1->getOperand(0);
8438   MVT RHSTy = RHS.getValueType().getSimpleVT();
8439   // If the RHS is not a vector, this is not the pattern we're looking for.
8440   if (!RHSTy.isVector())
8441     return SDValue();
8442
8443   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
8444
8445   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
8446                                   RHSTy.getVectorNumElements() * 2);
8447   return DAG.getNode(ISD::BITCAST, dl, VT,
8448                      DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
8449                                  DAG.getNode(ISD::BITCAST, dl, RHSTy, N0),
8450                                  RHS));
8451 }
8452
8453 static SDValue tryCombineFixedPointConvert(SDNode *N,
8454                                            TargetLowering::DAGCombinerInfo &DCI,
8455                                            SelectionDAG &DAG) {
8456   // Wait 'til after everything is legalized to try this. That way we have
8457   // legal vector types and such.
8458   if (DCI.isBeforeLegalizeOps())
8459     return SDValue();
8460   // Transform a scalar conversion of a value from a lane extract into a
8461   // lane extract of a vector conversion. E.g., from foo1 to foo2:
8462   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
8463   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
8464   //
8465   // The second form interacts better with instruction selection and the
8466   // register allocator to avoid cross-class register copies that aren't
8467   // coalescable due to a lane reference.
8468
8469   // Check the operand and see if it originates from a lane extract.
8470   SDValue Op1 = N->getOperand(1);
8471   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
8472     // Yep, no additional predication needed. Perform the transform.
8473     SDValue IID = N->getOperand(0);
8474     SDValue Shift = N->getOperand(2);
8475     SDValue Vec = Op1.getOperand(0);
8476     SDValue Lane = Op1.getOperand(1);
8477     EVT ResTy = N->getValueType(0);
8478     EVT VecResTy;
8479     SDLoc DL(N);
8480
8481     // The vector width should be 128 bits by the time we get here, even
8482     // if it started as 64 bits (the extract_vector handling will have
8483     // done so).
8484     assert(Vec.getValueSizeInBits() == 128 &&
8485            "unexpected vector size on extract_vector_elt!");
8486     if (Vec.getValueType() == MVT::v4i32)
8487       VecResTy = MVT::v4f32;
8488     else if (Vec.getValueType() == MVT::v2i64)
8489       VecResTy = MVT::v2f64;
8490     else
8491       llvm_unreachable("unexpected vector type!");
8492
8493     SDValue Convert =
8494         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
8495     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
8496   }
8497   return SDValue();
8498 }
8499
8500 // AArch64 high-vector "long" operations are formed by performing the non-high
8501 // version on an extract_subvector of each operand which gets the high half:
8502 //
8503 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
8504 //
8505 // However, there are cases which don't have an extract_high explicitly, but
8506 // have another operation that can be made compatible with one for free. For
8507 // example:
8508 //
8509 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
8510 //
8511 // This routine does the actual conversion of such DUPs, once outer routines
8512 // have determined that everything else is in order.
8513 // It also supports immediate DUP-like nodes (MOVI/MVNi), which we can fold
8514 // similarly here.
8515 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
8516   switch (N.getOpcode()) {
8517   case AArch64ISD::DUP:
8518   case AArch64ISD::DUPLANE8:
8519   case AArch64ISD::DUPLANE16:
8520   case AArch64ISD::DUPLANE32:
8521   case AArch64ISD::DUPLANE64:
8522   case AArch64ISD::MOVI:
8523   case AArch64ISD::MOVIshift:
8524   case AArch64ISD::MOVIedit:
8525   case AArch64ISD::MOVImsl:
8526   case AArch64ISD::MVNIshift:
8527   case AArch64ISD::MVNImsl:
8528     break;
8529   default:
8530     // FMOV could be supported, but isn't very useful, as it would only occur
8531     // if you passed a bitcast' floating point immediate to an eligible long
8532     // integer op (addl, smull, ...).
8533     return SDValue();
8534   }
8535
8536   MVT NarrowTy = N.getSimpleValueType();
8537   if (!NarrowTy.is64BitVector())
8538     return SDValue();
8539
8540   MVT ElementTy = NarrowTy.getVectorElementType();
8541   unsigned NumElems = NarrowTy.getVectorNumElements();
8542   MVT NewVT = MVT::getVectorVT(ElementTy, NumElems * 2);
8543
8544   SDLoc dl(N);
8545   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, NarrowTy,
8546                      DAG.getNode(N->getOpcode(), dl, NewVT, N->ops()),
8547                      DAG.getConstant(NumElems, dl, MVT::i64));
8548 }
8549
8550 static bool isEssentiallyExtractSubvector(SDValue N) {
8551   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
8552     return true;
8553
8554   return N.getOpcode() == ISD::BITCAST &&
8555          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
8556 }
8557
8558 /// \brief Helper structure to keep track of ISD::SET_CC operands.
8559 struct GenericSetCCInfo {
8560   const SDValue *Opnd0;
8561   const SDValue *Opnd1;
8562   ISD::CondCode CC;
8563 };
8564
8565 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
8566 struct AArch64SetCCInfo {
8567   const SDValue *Cmp;
8568   AArch64CC::CondCode CC;
8569 };
8570
8571 /// \brief Helper structure to keep track of SetCC information.
8572 union SetCCInfo {
8573   GenericSetCCInfo Generic;
8574   AArch64SetCCInfo AArch64;
8575 };
8576
8577 /// \brief Helper structure to be able to read SetCC information.  If set to
8578 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
8579 /// GenericSetCCInfo.
8580 struct SetCCInfoAndKind {
8581   SetCCInfo Info;
8582   bool IsAArch64;
8583 };
8584
8585 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
8586 /// an
8587 /// AArch64 lowered one.
8588 /// \p SetCCInfo is filled accordingly.
8589 /// \post SetCCInfo is meanginfull only when this function returns true.
8590 /// \return True when Op is a kind of SET_CC operation.
8591 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
8592   // If this is a setcc, this is straight forward.
8593   if (Op.getOpcode() == ISD::SETCC) {
8594     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
8595     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
8596     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
8597     SetCCInfo.IsAArch64 = false;
8598     return true;
8599   }
8600   // Otherwise, check if this is a matching csel instruction.
8601   // In other words:
8602   // - csel 1, 0, cc
8603   // - csel 0, 1, !cc
8604   if (Op.getOpcode() != AArch64ISD::CSEL)
8605     return false;
8606   // Set the information about the operands.
8607   // TODO: we want the operands of the Cmp not the csel
8608   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
8609   SetCCInfo.IsAArch64 = true;
8610   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
8611       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
8612
8613   // Check that the operands matches the constraints:
8614   // (1) Both operands must be constants.
8615   // (2) One must be 1 and the other must be 0.
8616   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
8617   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
8618
8619   // Check (1).
8620   if (!TValue || !FValue)
8621     return false;
8622
8623   // Check (2).
8624   if (!TValue->isOne()) {
8625     // Update the comparison when we are interested in !cc.
8626     std::swap(TValue, FValue);
8627     SetCCInfo.Info.AArch64.CC =
8628         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
8629   }
8630   return TValue->isOne() && FValue->isNullValue();
8631 }
8632
8633 // Returns true if Op is setcc or zext of setcc.
8634 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
8635   if (isSetCC(Op, Info))
8636     return true;
8637   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
8638     isSetCC(Op->getOperand(0), Info));
8639 }
8640
8641 // The folding we want to perform is:
8642 // (add x, [zext] (setcc cc ...) )
8643 //   -->
8644 // (csel x, (add x, 1), !cc ...)
8645 //
8646 // The latter will get matched to a CSINC instruction.
8647 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
8648   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
8649   SDValue LHS = Op->getOperand(0);
8650   SDValue RHS = Op->getOperand(1);
8651   SetCCInfoAndKind InfoAndKind;
8652
8653   // If neither operand is a SET_CC, give up.
8654   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
8655     std::swap(LHS, RHS);
8656     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
8657       return SDValue();
8658   }
8659
8660   // FIXME: This could be generatized to work for FP comparisons.
8661   EVT CmpVT = InfoAndKind.IsAArch64
8662                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
8663                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
8664   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
8665     return SDValue();
8666
8667   SDValue CCVal;
8668   SDValue Cmp;
8669   SDLoc dl(Op);
8670   if (InfoAndKind.IsAArch64) {
8671     CCVal = DAG.getConstant(
8672         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), dl,
8673         MVT::i32);
8674     Cmp = *InfoAndKind.Info.AArch64.Cmp;
8675   } else
8676     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
8677                       *InfoAndKind.Info.Generic.Opnd1,
8678                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
8679                       CCVal, DAG, dl);
8680
8681   EVT VT = Op->getValueType(0);
8682   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, dl, VT));
8683   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
8684 }
8685
8686 // The basic add/sub long vector instructions have variants with "2" on the end
8687 // which act on the high-half of their inputs. They are normally matched by
8688 // patterns like:
8689 //
8690 // (add (zeroext (extract_high LHS)),
8691 //      (zeroext (extract_high RHS)))
8692 // -> uaddl2 vD, vN, vM
8693 //
8694 // However, if one of the extracts is something like a duplicate, this
8695 // instruction can still be used profitably. This function puts the DAG into a
8696 // more appropriate form for those patterns to trigger.
8697 static SDValue performAddSubLongCombine(SDNode *N,
8698                                         TargetLowering::DAGCombinerInfo &DCI,
8699                                         SelectionDAG &DAG) {
8700   if (DCI.isBeforeLegalizeOps())
8701     return SDValue();
8702
8703   MVT VT = N->getSimpleValueType(0);
8704   if (!VT.is128BitVector()) {
8705     if (N->getOpcode() == ISD::ADD)
8706       return performSetccAddFolding(N, DAG);
8707     return SDValue();
8708   }
8709
8710   // Make sure both branches are extended in the same way.
8711   SDValue LHS = N->getOperand(0);
8712   SDValue RHS = N->getOperand(1);
8713   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
8714        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
8715       LHS.getOpcode() != RHS.getOpcode())
8716     return SDValue();
8717
8718   unsigned ExtType = LHS.getOpcode();
8719
8720   // It's not worth doing if at least one of the inputs isn't already an
8721   // extract, but we don't know which it'll be so we have to try both.
8722   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
8723     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
8724     if (!RHS.getNode())
8725       return SDValue();
8726
8727     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
8728   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
8729     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
8730     if (!LHS.getNode())
8731       return SDValue();
8732
8733     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
8734   }
8735
8736   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
8737 }
8738
8739 // Massage DAGs which we can use the high-half "long" operations on into
8740 // something isel will recognize better. E.g.
8741 //
8742 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
8743 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
8744 //                     (extract_high (v2i64 (dup128 scalar)))))
8745 //
8746 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
8747                                        TargetLowering::DAGCombinerInfo &DCI,
8748                                        SelectionDAG &DAG) {
8749   if (DCI.isBeforeLegalizeOps())
8750     return SDValue();
8751
8752   SDValue LHS = N->getOperand(1);
8753   SDValue RHS = N->getOperand(2);
8754   assert(LHS.getValueType().is64BitVector() &&
8755          RHS.getValueType().is64BitVector() &&
8756          "unexpected shape for long operation");
8757
8758   // Either node could be a DUP, but it's not worth doing both of them (you'd
8759   // just as well use the non-high version) so look for a corresponding extract
8760   // operation on the other "wing".
8761   if (isEssentiallyExtractSubvector(LHS)) {
8762     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
8763     if (!RHS.getNode())
8764       return SDValue();
8765   } else if (isEssentiallyExtractSubvector(RHS)) {
8766     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
8767     if (!LHS.getNode())
8768       return SDValue();
8769   }
8770
8771   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
8772                      N->getOperand(0), LHS, RHS);
8773 }
8774
8775 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
8776   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
8777   unsigned ElemBits = ElemTy.getSizeInBits();
8778
8779   int64_t ShiftAmount;
8780   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
8781     APInt SplatValue, SplatUndef;
8782     unsigned SplatBitSize;
8783     bool HasAnyUndefs;
8784     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
8785                               HasAnyUndefs, ElemBits) ||
8786         SplatBitSize != ElemBits)
8787       return SDValue();
8788
8789     ShiftAmount = SplatValue.getSExtValue();
8790   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
8791     ShiftAmount = CVN->getSExtValue();
8792   } else
8793     return SDValue();
8794
8795   unsigned Opcode;
8796   bool IsRightShift;
8797   switch (IID) {
8798   default:
8799     llvm_unreachable("Unknown shift intrinsic");
8800   case Intrinsic::aarch64_neon_sqshl:
8801     Opcode = AArch64ISD::SQSHL_I;
8802     IsRightShift = false;
8803     break;
8804   case Intrinsic::aarch64_neon_uqshl:
8805     Opcode = AArch64ISD::UQSHL_I;
8806     IsRightShift = false;
8807     break;
8808   case Intrinsic::aarch64_neon_srshl:
8809     Opcode = AArch64ISD::SRSHR_I;
8810     IsRightShift = true;
8811     break;
8812   case Intrinsic::aarch64_neon_urshl:
8813     Opcode = AArch64ISD::URSHR_I;
8814     IsRightShift = true;
8815     break;
8816   case Intrinsic::aarch64_neon_sqshlu:
8817     Opcode = AArch64ISD::SQSHLU_I;
8818     IsRightShift = false;
8819     break;
8820   }
8821
8822   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits) {
8823     SDLoc dl(N);
8824     return DAG.getNode(Opcode, dl, N->getValueType(0), N->getOperand(1),
8825                        DAG.getConstant(-ShiftAmount, dl, MVT::i32));
8826   } else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits) {
8827     SDLoc dl(N);
8828     return DAG.getNode(Opcode, dl, N->getValueType(0), N->getOperand(1),
8829                        DAG.getConstant(ShiftAmount, dl, MVT::i32));
8830   }
8831
8832   return SDValue();
8833 }
8834
8835 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
8836 // the intrinsics must be legal and take an i32, this means there's almost
8837 // certainly going to be a zext in the DAG which we can eliminate.
8838 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
8839   SDValue AndN = N->getOperand(2);
8840   if (AndN.getOpcode() != ISD::AND)
8841     return SDValue();
8842
8843   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
8844   if (!CMask || CMask->getZExtValue() != Mask)
8845     return SDValue();
8846
8847   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
8848                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
8849 }
8850
8851 static SDValue combineAcrossLanesIntrinsic(unsigned Opc, SDNode *N,
8852                                            SelectionDAG &DAG) {
8853   SDLoc dl(N);
8854   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0),
8855                      DAG.getNode(Opc, dl,
8856                                  N->getOperand(1).getSimpleValueType(),
8857                                  N->getOperand(1)),
8858                      DAG.getConstant(0, dl, MVT::i64));
8859 }
8860
8861 static SDValue performIntrinsicCombine(SDNode *N,
8862                                        TargetLowering::DAGCombinerInfo &DCI,
8863                                        const AArch64Subtarget *Subtarget) {
8864   SelectionDAG &DAG = DCI.DAG;
8865   unsigned IID = getIntrinsicID(N);
8866   switch (IID) {
8867   default:
8868     break;
8869   case Intrinsic::aarch64_neon_vcvtfxs2fp:
8870   case Intrinsic::aarch64_neon_vcvtfxu2fp:
8871     return tryCombineFixedPointConvert(N, DCI, DAG);
8872   case Intrinsic::aarch64_neon_saddv:
8873     return combineAcrossLanesIntrinsic(AArch64ISD::SADDV, N, DAG);
8874   case Intrinsic::aarch64_neon_uaddv:
8875     return combineAcrossLanesIntrinsic(AArch64ISD::UADDV, N, DAG);
8876   case Intrinsic::aarch64_neon_sminv:
8877     return combineAcrossLanesIntrinsic(AArch64ISD::SMINV, N, DAG);
8878   case Intrinsic::aarch64_neon_uminv:
8879     return combineAcrossLanesIntrinsic(AArch64ISD::UMINV, N, DAG);
8880   case Intrinsic::aarch64_neon_smaxv:
8881     return combineAcrossLanesIntrinsic(AArch64ISD::SMAXV, N, DAG);
8882   case Intrinsic::aarch64_neon_umaxv:
8883     return combineAcrossLanesIntrinsic(AArch64ISD::UMAXV, N, DAG);
8884   case Intrinsic::aarch64_neon_fmax:
8885     return DAG.getNode(ISD::FMAXNAN, SDLoc(N), N->getValueType(0),
8886                        N->getOperand(1), N->getOperand(2));
8887   case Intrinsic::aarch64_neon_fmin:
8888     return DAG.getNode(ISD::FMINNAN, SDLoc(N), N->getValueType(0),
8889                        N->getOperand(1), N->getOperand(2));
8890   case Intrinsic::aarch64_neon_fmaxnm:
8891     return DAG.getNode(ISD::FMAXNUM, SDLoc(N), N->getValueType(0),
8892                        N->getOperand(1), N->getOperand(2));
8893   case Intrinsic::aarch64_neon_fminnm:
8894     return DAG.getNode(ISD::FMINNUM, SDLoc(N), N->getValueType(0),
8895                        N->getOperand(1), N->getOperand(2));
8896   case Intrinsic::aarch64_neon_smull:
8897   case Intrinsic::aarch64_neon_umull:
8898   case Intrinsic::aarch64_neon_pmull:
8899   case Intrinsic::aarch64_neon_sqdmull:
8900     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
8901   case Intrinsic::aarch64_neon_sqshl:
8902   case Intrinsic::aarch64_neon_uqshl:
8903   case Intrinsic::aarch64_neon_sqshlu:
8904   case Intrinsic::aarch64_neon_srshl:
8905   case Intrinsic::aarch64_neon_urshl:
8906     return tryCombineShiftImm(IID, N, DAG);
8907   case Intrinsic::aarch64_crc32b:
8908   case Intrinsic::aarch64_crc32cb:
8909     return tryCombineCRC32(0xff, N, DAG);
8910   case Intrinsic::aarch64_crc32h:
8911   case Intrinsic::aarch64_crc32ch:
8912     return tryCombineCRC32(0xffff, N, DAG);
8913   }
8914   return SDValue();
8915 }
8916
8917 static SDValue performExtendCombine(SDNode *N,
8918                                     TargetLowering::DAGCombinerInfo &DCI,
8919                                     SelectionDAG &DAG) {
8920   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
8921   // we can convert that DUP into another extract_high (of a bigger DUP), which
8922   // helps the backend to decide that an sabdl2 would be useful, saving a real
8923   // extract_high operation.
8924   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
8925       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
8926     SDNode *ABDNode = N->getOperand(0).getNode();
8927     unsigned IID = getIntrinsicID(ABDNode);
8928     if (IID == Intrinsic::aarch64_neon_sabd ||
8929         IID == Intrinsic::aarch64_neon_uabd) {
8930       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
8931       if (!NewABD.getNode())
8932         return SDValue();
8933
8934       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
8935                          NewABD);
8936     }
8937   }
8938
8939   // This is effectively a custom type legalization for AArch64.
8940   //
8941   // Type legalization will split an extend of a small, legal, type to a larger
8942   // illegal type by first splitting the destination type, often creating
8943   // illegal source types, which then get legalized in isel-confusing ways,
8944   // leading to really terrible codegen. E.g.,
8945   //   %result = v8i32 sext v8i8 %value
8946   // becomes
8947   //   %losrc = extract_subreg %value, ...
8948   //   %hisrc = extract_subreg %value, ...
8949   //   %lo = v4i32 sext v4i8 %losrc
8950   //   %hi = v4i32 sext v4i8 %hisrc
8951   // Things go rapidly downhill from there.
8952   //
8953   // For AArch64, the [sz]ext vector instructions can only go up one element
8954   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
8955   // take two instructions.
8956   //
8957   // This implies that the most efficient way to do the extend from v8i8
8958   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
8959   // the normal splitting to happen for the v8i16->v8i32.
8960
8961   // This is pre-legalization to catch some cases where the default
8962   // type legalization will create ill-tempered code.
8963   if (!DCI.isBeforeLegalizeOps())
8964     return SDValue();
8965
8966   // We're only interested in cleaning things up for non-legal vector types
8967   // here. If both the source and destination are legal, things will just
8968   // work naturally without any fiddling.
8969   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
8970   EVT ResVT = N->getValueType(0);
8971   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
8972     return SDValue();
8973   // If the vector type isn't a simple VT, it's beyond the scope of what
8974   // we're  worried about here. Let legalization do its thing and hope for
8975   // the best.
8976   SDValue Src = N->getOperand(0);
8977   EVT SrcVT = Src->getValueType(0);
8978   if (!ResVT.isSimple() || !SrcVT.isSimple())
8979     return SDValue();
8980
8981   // If the source VT is a 64-bit vector, we can play games and get the
8982   // better results we want.
8983   if (SrcVT.getSizeInBits() != 64)
8984     return SDValue();
8985
8986   unsigned SrcEltSize = SrcVT.getScalarSizeInBits();
8987   unsigned ElementCount = SrcVT.getVectorNumElements();
8988   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
8989   SDLoc DL(N);
8990   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
8991
8992   // Now split the rest of the operation into two halves, each with a 64
8993   // bit source.
8994   EVT LoVT, HiVT;
8995   SDValue Lo, Hi;
8996   unsigned NumElements = ResVT.getVectorNumElements();
8997   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
8998   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
8999                                  ResVT.getVectorElementType(), NumElements / 2);
9000
9001   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
9002                                LoVT.getVectorNumElements());
9003   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
9004                    DAG.getConstant(0, DL, MVT::i64));
9005   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
9006                    DAG.getConstant(InNVT.getVectorNumElements(), DL, MVT::i64));
9007   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
9008   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
9009
9010   // Now combine the parts back together so we still have a single result
9011   // like the combiner expects.
9012   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
9013 }
9014
9015 static SDValue splitStoreSplat(SelectionDAG &DAG, StoreSDNode &St,
9016                                SDValue SplatVal, unsigned NumVecElts) {
9017   unsigned OrigAlignment = St.getAlignment();
9018   unsigned EltOffset = SplatVal.getValueType().getSizeInBits() / 8;
9019
9020   // Create scalar stores. This is at least as good as the code sequence for a
9021   // split unaligned store which is a dup.s, ext.b, and two stores.
9022   // Most of the time the three stores should be replaced by store pair
9023   // instructions (stp).
9024   SDLoc DL(&St);
9025   SDValue BasePtr = St.getBasePtr();
9026   const MachinePointerInfo &PtrInfo = St.getPointerInfo();
9027   SDValue NewST1 =
9028       DAG.getStore(St.getChain(), DL, SplatVal, BasePtr, PtrInfo,
9029                    OrigAlignment, St.getMemOperand()->getFlags());
9030
9031   unsigned Offset = EltOffset;
9032   while (--NumVecElts) {
9033     unsigned Alignment = MinAlign(OrigAlignment, Offset);
9034     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
9035                                     DAG.getConstant(Offset, DL, MVT::i64));
9036     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
9037                           PtrInfo.getWithOffset(Offset), Alignment,
9038                           St.getMemOperand()->getFlags());
9039     Offset += EltOffset;
9040   }
9041   return NewST1;
9042 }
9043
9044 /// Replace a splat of zeros to a vector store by scalar stores of WZR/XZR.  The
9045 /// load store optimizer pass will merge them to store pair stores.  This should
9046 /// be better than a movi to create the vector zero followed by a vector store
9047 /// if the zero constant is not re-used, since one instructions and one register
9048 /// live range will be removed.
9049 ///
9050 /// For example, the final generated code should be:
9051 ///
9052 ///   stp xzr, xzr, [x0]
9053 ///
9054 /// instead of:
9055 ///
9056 ///   movi v0.2d, #0
9057 ///   str q0, [x0]
9058 ///
9059 static SDValue replaceZeroVectorStore(SelectionDAG &DAG, StoreSDNode &St) {
9060   SDValue StVal = St.getValue();
9061   EVT VT = StVal.getValueType();
9062
9063   // It is beneficial to scalarize a zero splat store for 2 or 3 i64 elements or
9064   // 2, 3 or 4 i32 elements.
9065   int NumVecElts = VT.getVectorNumElements();
9066   if (!(((NumVecElts == 2 || NumVecElts == 3) &&
9067          VT.getVectorElementType().getSizeInBits() == 64) ||
9068         ((NumVecElts == 2 || NumVecElts == 3 || NumVecElts == 4) &&
9069          VT.getVectorElementType().getSizeInBits() == 32)))
9070     return SDValue();
9071
9072   if (StVal.getOpcode() != ISD::BUILD_VECTOR)
9073     return SDValue();
9074
9075   // If the zero constant has more than one use then the vector store could be
9076   // better since the constant mov will be amortized and stp q instructions
9077   // should be able to be formed.
9078   if (!StVal.hasOneUse())
9079     return SDValue();
9080
9081   // If the immediate offset of the address operand is too large for the stp
9082   // instruction, then bail out.
9083   if (DAG.isBaseWithConstantOffset(St.getBasePtr())) {
9084     int64_t Offset = St.getBasePtr()->getConstantOperandVal(1);
9085     if (Offset < -512 || Offset > 504)
9086       return SDValue();
9087   }
9088
9089   for (int I = 0; I < NumVecElts; ++I) {
9090     SDValue EltVal = StVal.getOperand(I);
9091     if (!isNullConstant(EltVal) && !isNullFPConstant(EltVal))
9092       return SDValue();
9093   }
9094
9095   // Use WZR/XZR here to prevent DAGCombiner::MergeConsecutiveStores from
9096   // undoing this transformation.
9097   SDValue SplatVal = VT.getVectorElementType().getSizeInBits() == 32
9098                          ? DAG.getRegister(AArch64::WZR, MVT::i32)
9099                          : DAG.getRegister(AArch64::XZR, MVT::i64);
9100   return splitStoreSplat(DAG, St, SplatVal, NumVecElts);
9101 }
9102
9103 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
9104 /// value. The load store optimizer pass will merge them to store pair stores.
9105 /// This has better performance than a splat of the scalar followed by a split
9106 /// vector store. Even if the stores are not merged it is four stores vs a dup,
9107 /// followed by an ext.b and two stores.
9108 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode &St) {
9109   SDValue StVal = St.getValue();
9110   EVT VT = StVal.getValueType();
9111
9112   // Don't replace floating point stores, they possibly won't be transformed to
9113   // stp because of the store pair suppress pass.
9114   if (VT.isFloatingPoint())
9115     return SDValue();
9116
9117   // We can express a splat as store pair(s) for 2 or 4 elements.
9118   unsigned NumVecElts = VT.getVectorNumElements();
9119   if (NumVecElts != 4 && NumVecElts != 2)
9120     return SDValue();
9121
9122   // Check that this is a splat.
9123   // Make sure that each of the relevant vector element locations are inserted
9124   // to, i.e. 0 and 1 for v2i64 and 0, 1, 2, 3 for v4i32.
9125   std::bitset<4> IndexNotInserted((1 << NumVecElts) - 1);
9126   SDValue SplatVal;
9127   for (unsigned I = 0; I < NumVecElts; ++I) {
9128     // Check for insert vector elements.
9129     if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
9130       return SDValue();
9131
9132     // Check that same value is inserted at each vector element.
9133     if (I == 0)
9134       SplatVal = StVal.getOperand(1);
9135     else if (StVal.getOperand(1) != SplatVal)
9136       return SDValue();
9137
9138     // Check insert element index.
9139     ConstantSDNode *CIndex = dyn_cast<ConstantSDNode>(StVal.getOperand(2));
9140     if (!CIndex)
9141       return SDValue();
9142     uint64_t IndexVal = CIndex->getZExtValue();
9143     if (IndexVal >= NumVecElts)
9144       return SDValue();
9145     IndexNotInserted.reset(IndexVal);
9146
9147     StVal = StVal.getOperand(0);
9148   }
9149   // Check that all vector element locations were inserted to.
9150   if (IndexNotInserted.any())
9151       return SDValue();
9152
9153   return splitStoreSplat(DAG, St, SplatVal, NumVecElts);
9154 }
9155
9156 static SDValue splitStores(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
9157                            SelectionDAG &DAG,
9158                            const AArch64Subtarget *Subtarget) {
9159   if (!DCI.isBeforeLegalize())
9160     return SDValue();
9161
9162   StoreSDNode *S = cast<StoreSDNode>(N);
9163   if (S->isVolatile())
9164     return SDValue();
9165
9166   SDValue StVal = S->getValue();
9167   EVT VT = StVal.getValueType();
9168   if (!VT.isVector())
9169     return SDValue();
9170
9171   // If we get a splat of zeros, convert this vector store to a store of
9172   // scalars. They will be merged into store pairs of xzr thereby removing one
9173   // instruction and one register.
9174   if (SDValue ReplacedZeroSplat = replaceZeroVectorStore(DAG, *S))
9175     return ReplacedZeroSplat;
9176
9177   // FIXME: The logic for deciding if an unaligned store should be split should
9178   // be included in TLI.allowsMisalignedMemoryAccesses(), and there should be
9179   // a call to that function here.
9180
9181   if (!Subtarget->isMisaligned128StoreSlow())
9182     return SDValue();
9183
9184   // Don't split at -Oz.
9185   if (DAG.getMachineFunction().getFunction()->optForMinSize())
9186     return SDValue();
9187
9188   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
9189   // those up regresses performance on micro-benchmarks and olden/bh.
9190   if (VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
9191     return SDValue();
9192
9193   // Split unaligned 16B stores. They are terrible for performance.
9194   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
9195   // extensions can use this to mark that it does not want splitting to happen
9196   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
9197   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
9198   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
9199       S->getAlignment() <= 2)
9200     return SDValue();
9201
9202   // If we get a splat of a scalar convert this vector store to a store of
9203   // scalars. They will be merged into store pairs thereby removing two
9204   // instructions.
9205   if (SDValue ReplacedSplat = replaceSplatVectorStore(DAG, *S))
9206     return ReplacedSplat;
9207
9208   SDLoc DL(S);
9209   unsigned NumElts = VT.getVectorNumElements() / 2;
9210   // Split VT into two.
9211   EVT HalfVT =
9212       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
9213   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
9214                                    DAG.getConstant(0, DL, MVT::i64));
9215   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
9216                                    DAG.getConstant(NumElts, DL, MVT::i64));
9217   SDValue BasePtr = S->getBasePtr();
9218   SDValue NewST1 =
9219       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
9220                    S->getAlignment(), S->getMemOperand()->getFlags());
9221   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
9222                                   DAG.getConstant(8, DL, MVT::i64));
9223   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
9224                       S->getPointerInfo(), S->getAlignment(),
9225                       S->getMemOperand()->getFlags());
9226 }
9227
9228 /// Target-specific DAG combine function for post-increment LD1 (lane) and
9229 /// post-increment LD1R.
9230 static SDValue performPostLD1Combine(SDNode *N,
9231                                      TargetLowering::DAGCombinerInfo &DCI,
9232                                      bool IsLaneOp) {
9233   if (DCI.isBeforeLegalizeOps())
9234     return SDValue();
9235
9236   SelectionDAG &DAG = DCI.DAG;
9237   EVT VT = N->getValueType(0);
9238
9239   unsigned LoadIdx = IsLaneOp ? 1 : 0;
9240   SDNode *LD = N->getOperand(LoadIdx).getNode();
9241   // If it is not LOAD, can not do such combine.
9242   if (LD->getOpcode() != ISD::LOAD)
9243     return SDValue();
9244
9245   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
9246   EVT MemVT = LoadSDN->getMemoryVT();
9247   // Check if memory operand is the same type as the vector element.
9248   if (MemVT != VT.getVectorElementType())
9249     return SDValue();
9250
9251   // Check if there are other uses. If so, do not combine as it will introduce
9252   // an extra load.
9253   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
9254        ++UI) {
9255     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
9256       continue;
9257     if (*UI != N)
9258       return SDValue();
9259   }
9260
9261   SDValue Addr = LD->getOperand(1);
9262   SDValue Vector = N->getOperand(0);
9263   // Search for a use of the address operand that is an increment.
9264   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
9265        Addr.getNode()->use_end(); UI != UE; ++UI) {
9266     SDNode *User = *UI;
9267     if (User->getOpcode() != ISD::ADD
9268         || UI.getUse().getResNo() != Addr.getResNo())
9269       continue;
9270
9271     // Check that the add is independent of the load.  Otherwise, folding it
9272     // would create a cycle.
9273     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
9274       continue;
9275     // Also check that add is not used in the vector operand.  This would also
9276     // create a cycle.
9277     if (User->isPredecessorOf(Vector.getNode()))
9278       continue;
9279
9280     // If the increment is a constant, it must match the memory ref size.
9281     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
9282     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
9283       uint32_t IncVal = CInc->getZExtValue();
9284       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
9285       if (IncVal != NumBytes)
9286         continue;
9287       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
9288     }
9289
9290     // Finally, check that the vector doesn't depend on the load.
9291     // Again, this would create a cycle.
9292     // The load depending on the vector is fine, as that's the case for the
9293     // LD1*post we'll eventually generate anyway.
9294     if (LoadSDN->isPredecessorOf(Vector.getNode()))
9295       continue;
9296
9297     SmallVector<SDValue, 8> Ops;
9298     Ops.push_back(LD->getOperand(0));  // Chain
9299     if (IsLaneOp) {
9300       Ops.push_back(Vector);           // The vector to be inserted
9301       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
9302     }
9303     Ops.push_back(Addr);
9304     Ops.push_back(Inc);
9305
9306     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
9307     SDVTList SDTys = DAG.getVTList(Tys);
9308     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
9309     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
9310                                            MemVT,
9311                                            LoadSDN->getMemOperand());
9312
9313     // Update the uses.
9314     SDValue NewResults[] = {
9315         SDValue(LD, 0),            // The result of load
9316         SDValue(UpdN.getNode(), 2) // Chain
9317     };
9318     DCI.CombineTo(LD, NewResults);
9319     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
9320     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
9321
9322     break;
9323   }
9324   return SDValue();
9325 }
9326
9327 /// Simplify \Addr given that the top byte of it is ignored by HW during
9328 /// address translation.
9329 static bool performTBISimplification(SDValue Addr,
9330                                      TargetLowering::DAGCombinerInfo &DCI,
9331                                      SelectionDAG &DAG) {
9332   APInt DemandedMask = APInt::getLowBitsSet(64, 56);
9333   APInt KnownZero, KnownOne;
9334   TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
9335                                         DCI.isBeforeLegalizeOps());
9336   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
9337   if (TLI.SimplifyDemandedBits(Addr, DemandedMask, KnownZero, KnownOne, TLO)) {
9338     DCI.CommitTargetLoweringOpt(TLO);
9339     return true;
9340   }
9341   return false;
9342 }
9343
9344 static SDValue performSTORECombine(SDNode *N,
9345                                    TargetLowering::DAGCombinerInfo &DCI,
9346                                    SelectionDAG &DAG,
9347                                    const AArch64Subtarget *Subtarget) {
9348   if (SDValue Split = splitStores(N, DCI, DAG, Subtarget))
9349     return Split;
9350
9351   if (Subtarget->supportsAddressTopByteIgnored() &&
9352       performTBISimplification(N->getOperand(2), DCI, DAG))
9353     return SDValue(N, 0);
9354
9355   return SDValue();
9356 }
9357
9358 /// This function handles the log2-shuffle pattern produced by the
9359 /// LoopVectorizer for the across vector reduction. It consists of
9360 /// log2(NumVectorElements) steps and, in each step, 2^(s) elements
9361 /// are reduced, where s is an induction variable from 0 to
9362 /// log2(NumVectorElements).
9363 static SDValue tryMatchAcrossLaneShuffleForReduction(SDNode *N, SDValue OpV,
9364                                                      unsigned Op,
9365                                                      SelectionDAG &DAG) {
9366   EVT VTy = OpV->getOperand(0).getValueType();
9367   if (!VTy.isVector())
9368     return SDValue();
9369
9370   int NumVecElts = VTy.getVectorNumElements();
9371   if (Op == ISD::FMAXNUM || Op == ISD::FMINNUM) {
9372     if (NumVecElts != 4)
9373       return SDValue();
9374   } else {
9375     if (NumVecElts != 4 && NumVecElts != 8 && NumVecElts != 16)
9376       return SDValue();
9377   }
9378
9379   int NumExpectedSteps = APInt(8, NumVecElts).logBase2();
9380   SDValue PreOp = OpV;
9381   // Iterate over each step of the across vector reduction.
9382   for (int CurStep = 0; CurStep != NumExpectedSteps; ++CurStep) {
9383     SDValue CurOp = PreOp.getOperand(0);
9384     SDValue Shuffle = PreOp.getOperand(1);
9385     if (Shuffle.getOpcode() != ISD::VECTOR_SHUFFLE) {
9386       // Try to swap the 1st and 2nd operand as add and min/max instructions
9387       // are commutative.
9388       CurOp = PreOp.getOperand(1);
9389       Shuffle = PreOp.getOperand(0);
9390       if (Shuffle.getOpcode() != ISD::VECTOR_SHUFFLE)
9391         return SDValue();
9392     }
9393
9394     // Check if the input vector is fed by the operator we want to handle,
9395     // except the last step; the very first input vector is not necessarily
9396     // the same operator we are handling.
9397     if (CurOp.getOpcode() != Op && (CurStep != (NumExpectedSteps - 1)))
9398       return SDValue();
9399
9400     // Check if it forms one step of the across vector reduction.
9401     // E.g.,
9402     //   %cur = add %1, %0
9403     //   %shuffle = vector_shuffle %cur, <2, 3, u, u>
9404     //   %pre = add %cur, %shuffle
9405     if (Shuffle.getOperand(0) != CurOp)
9406       return SDValue();
9407
9408     int NumMaskElts = 1 << CurStep;
9409     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Shuffle)->getMask();
9410     // Check mask values in each step.
9411     // We expect the shuffle mask in each step follows a specific pattern
9412     // denoted here by the <M, U> form, where M is a sequence of integers
9413     // starting from NumMaskElts, increasing by 1, and the number integers
9414     // in M should be NumMaskElts. U is a sequence of UNDEFs and the number
9415     // of undef in U should be NumVecElts - NumMaskElts.
9416     // E.g., for <8 x i16>, mask values in each step should be :
9417     //   step 0 : <1,u,u,u,u,u,u,u>
9418     //   step 1 : <2,3,u,u,u,u,u,u>
9419     //   step 2 : <4,5,6,7,u,u,u,u>
9420     for (int i = 0; i < NumVecElts; ++i)
9421       if ((i < NumMaskElts && Mask[i] != (NumMaskElts + i)) ||
9422           (i >= NumMaskElts && !(Mask[i] < 0)))
9423         return SDValue();
9424
9425     PreOp = CurOp;
9426   }
9427   unsigned Opcode;
9428   bool IsIntrinsic = false;
9429
9430   switch (Op) {
9431   default:
9432     llvm_unreachable("Unexpected operator for across vector reduction");
9433   case ISD::ADD:
9434     Opcode = AArch64ISD::UADDV;
9435     break;
9436   case ISD::SMAX:
9437     Opcode = AArch64ISD::SMAXV;
9438     break;
9439   case ISD::UMAX:
9440     Opcode = AArch64ISD::UMAXV;
9441     break;
9442   case ISD::SMIN:
9443     Opcode = AArch64ISD::SMINV;
9444     break;
9445   case ISD::UMIN:
9446     Opcode = AArch64ISD::UMINV;
9447     break;
9448   case ISD::FMAXNUM:
9449     Opcode = Intrinsic::aarch64_neon_fmaxnmv;
9450     IsIntrinsic = true;
9451     break;
9452   case ISD::FMINNUM:
9453     Opcode = Intrinsic::aarch64_neon_fminnmv;
9454     IsIntrinsic = true;
9455     break;
9456   }
9457   SDLoc DL(N);
9458
9459   return IsIntrinsic
9460              ? DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, N->getValueType(0),
9461                            DAG.getConstant(Opcode, DL, MVT::i32), PreOp)
9462              : DAG.getNode(
9463                    ISD::EXTRACT_VECTOR_ELT, DL, N->getValueType(0),
9464                    DAG.getNode(Opcode, DL, PreOp.getSimpleValueType(), PreOp),
9465                    DAG.getConstant(0, DL, MVT::i64));
9466 }
9467
9468 /// Target-specific DAG combine for the across vector min/max reductions.
9469 /// This function specifically handles the final clean-up step of the vector
9470 /// min/max reductions produced by the LoopVectorizer. It is the log2-shuffle
9471 /// pattern, which narrows down and finds the final min/max value from all
9472 /// elements of the vector.
9473 /// For example, for a <16 x i8> vector :
9474 ///   svn0 = vector_shuffle %0, undef<8,9,10,11,12,13,14,15,u,u,u,u,u,u,u,u>
9475 ///   %smax0 = smax %arr, svn0
9476 ///   %svn1 = vector_shuffle %smax0, undef<4,5,6,7,u,u,u,u,u,u,u,u,u,u,u,u>
9477 ///   %smax1 = smax %smax0, %svn1
9478 ///   %svn2 = vector_shuffle %smax1, undef<2,3,u,u,u,u,u,u,u,u,u,u,u,u,u,u>
9479 ///   %smax2 = smax %smax1, svn2
9480 ///   %svn3 = vector_shuffle %smax2, undef<1,u,u,u,u,u,u,u,u,u,u,u,u,u,u,u>
9481 ///   %sc = setcc %smax2, %svn3, gt
9482 ///   %n0 = extract_vector_elt %sc, #0
9483 ///   %n1 = extract_vector_elt %smax2, #0
9484 ///   %n2 = extract_vector_elt $smax2, #1
9485 ///   %result = select %n0, %n1, n2
9486 ///     becomes :
9487 ///   %1 = smaxv %0
9488 ///   %result = extract_vector_elt %1, 0
9489 static SDValue
9490 performAcrossLaneMinMaxReductionCombine(SDNode *N, SelectionDAG &DAG,
9491                                         const AArch64Subtarget *Subtarget) {
9492   if (!Subtarget->hasNEON())
9493     return SDValue();
9494
9495   SDValue N0 = N->getOperand(0);
9496   SDValue IfTrue = N->getOperand(1);
9497   SDValue IfFalse = N->getOperand(2);
9498
9499   // Check if the SELECT merges up the final result of the min/max
9500   // from a vector.
9501   if (N0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
9502       IfTrue.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
9503       IfFalse.getOpcode() != ISD::EXTRACT_VECTOR_ELT)
9504     return SDValue();
9505
9506   // Expect N0 is fed by SETCC.
9507   SDValue SetCC = N0.getOperand(0);
9508   EVT SetCCVT = SetCC.getValueType();
9509   if (SetCC.getOpcode() != ISD::SETCC || !SetCCVT.isVector() ||
9510       SetCCVT.getVectorElementType() != MVT::i1)
9511     return SDValue();
9512
9513   SDValue VectorOp = SetCC.getOperand(0);
9514   unsigned Op = VectorOp->getOpcode();
9515   // Check if the input vector is fed by the operator we want to handle.
9516   if (Op != ISD::SMAX && Op != ISD::UMAX && Op != ISD::SMIN &&
9517       Op != ISD::UMIN && Op != ISD::FMAXNUM && Op != ISD::FMINNUM)
9518     return SDValue();
9519
9520   EVT VTy = VectorOp.getValueType();
9521   if (!VTy.isVector())
9522     return SDValue();
9523
9524   if (VTy.getSizeInBits() < 64)
9525     return SDValue();
9526
9527   EVT EltTy = VTy.getVectorElementType();
9528   if (Op == ISD::FMAXNUM || Op == ISD::FMINNUM) {
9529     if (EltTy != MVT::f32)
9530       return SDValue();
9531   } else {
9532     if (EltTy != MVT::i32 && EltTy != MVT::i16 && EltTy != MVT::i8)
9533       return SDValue();
9534   }
9535
9536   // Check if extracting from the same vector.
9537   // For example,
9538   //   %sc = setcc %vector, %svn1, gt
9539   //   %n0 = extract_vector_elt %sc, #0
9540   //   %n1 = extract_vector_elt %vector, #0
9541   //   %n2 = extract_vector_elt $vector, #1
9542   if (!(VectorOp == IfTrue->getOperand(0) &&
9543         VectorOp == IfFalse->getOperand(0)))
9544     return SDValue();
9545
9546   // Check if the condition code is matched with the operator type.
9547   ISD::CondCode CC = cast<CondCodeSDNode>(SetCC->getOperand(2))->get();
9548   if ((Op == ISD::SMAX && CC != ISD::SETGT && CC != ISD::SETGE) ||
9549       (Op == ISD::UMAX && CC != ISD::SETUGT && CC != ISD::SETUGE) ||
9550       (Op == ISD::SMIN && CC != ISD::SETLT && CC != ISD::SETLE) ||
9551       (Op == ISD::UMIN && CC != ISD::SETULT && CC != ISD::SETULE) ||
9552       (Op == ISD::FMAXNUM && CC != ISD::SETOGT && CC != ISD::SETOGE &&
9553        CC != ISD::SETUGT && CC != ISD::SETUGE && CC != ISD::SETGT &&
9554        CC != ISD::SETGE) ||
9555       (Op == ISD::FMINNUM && CC != ISD::SETOLT && CC != ISD::SETOLE &&
9556        CC != ISD::SETULT && CC != ISD::SETULE && CC != ISD::SETLT &&
9557        CC != ISD::SETLE))
9558     return SDValue();
9559
9560   // Expect to check only lane 0 from the vector SETCC.
9561   if (!isNullConstant(N0.getOperand(1)))
9562     return SDValue();
9563
9564   // Expect to extract the true value from lane 0.
9565   if (!isNullConstant(IfTrue.getOperand(1)))
9566     return SDValue();
9567
9568   // Expect to extract the false value from lane 1.
9569   if (!isOneConstant(IfFalse.getOperand(1)))
9570     return SDValue();
9571
9572   return tryMatchAcrossLaneShuffleForReduction(N, SetCC, Op, DAG);
9573 }
9574
9575 /// Target-specific DAG combine for the across vector add reduction.
9576 /// This function specifically handles the final clean-up step of the vector
9577 /// add reduction produced by the LoopVectorizer. It is the log2-shuffle
9578 /// pattern, which adds all elements of a vector together.
9579 /// For example, for a <4 x i32> vector :
9580 ///   %1 = vector_shuffle %0, <2,3,u,u>
9581 ///   %2 = add %0, %1
9582 ///   %3 = vector_shuffle %2, <1,u,u,u>
9583 ///   %4 = add %2, %3
9584 ///   %result = extract_vector_elt %4, 0
9585 /// becomes :
9586 ///   %0 = uaddv %0
9587 ///   %result = extract_vector_elt %0, 0
9588 static SDValue
9589 performAcrossLaneAddReductionCombine(SDNode *N, SelectionDAG &DAG,
9590                                      const AArch64Subtarget *Subtarget) {
9591   if (!Subtarget->hasNEON())
9592     return SDValue();
9593   SDValue N0 = N->getOperand(0);
9594   SDValue N1 = N->getOperand(1);
9595
9596   // Check if the input vector is fed by the ADD.
9597   if (N0->getOpcode() != ISD::ADD)
9598     return SDValue();
9599
9600   // The vector extract idx must constant zero because we only expect the final
9601   // result of the reduction is placed in lane 0.
9602   if (!isNullConstant(N1))
9603     return SDValue();
9604
9605   EVT VTy = N0.getValueType();
9606   if (!VTy.isVector())
9607     return SDValue();
9608
9609   EVT EltTy = VTy.getVectorElementType();
9610   if (EltTy != MVT::i32 && EltTy != MVT::i16 && EltTy != MVT::i8)
9611     return SDValue();
9612
9613   if (VTy.getSizeInBits() < 64)
9614     return SDValue();
9615
9616   return tryMatchAcrossLaneShuffleForReduction(N, N0, ISD::ADD, DAG);
9617 }
9618
9619 /// Target-specific DAG combine function for NEON load/store intrinsics
9620 /// to merge base address updates.
9621 static SDValue performNEONPostLDSTCombine(SDNode *N,
9622                                           TargetLowering::DAGCombinerInfo &DCI,
9623                                           SelectionDAG &DAG) {
9624   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9625     return SDValue();
9626
9627   unsigned AddrOpIdx = N->getNumOperands() - 1;
9628   SDValue Addr = N->getOperand(AddrOpIdx);
9629
9630   // Search for a use of the address operand that is an increment.
9631   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
9632        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
9633     SDNode *User = *UI;
9634     if (User->getOpcode() != ISD::ADD ||
9635         UI.getUse().getResNo() != Addr.getResNo())
9636       continue;
9637
9638     // Check that the add is independent of the load/store.  Otherwise, folding
9639     // it would create a cycle.
9640     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
9641       continue;
9642
9643     // Find the new opcode for the updating load/store.
9644     bool IsStore = false;
9645     bool IsLaneOp = false;
9646     bool IsDupOp = false;
9647     unsigned NewOpc = 0;
9648     unsigned NumVecs = 0;
9649     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
9650     switch (IntNo) {
9651     default: llvm_unreachable("unexpected intrinsic for Neon base update");
9652     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
9653       NumVecs = 2; break;
9654     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
9655       NumVecs = 3; break;
9656     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
9657       NumVecs = 4; break;
9658     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
9659       NumVecs = 2; IsStore = true; break;
9660     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
9661       NumVecs = 3; IsStore = true; break;
9662     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
9663       NumVecs = 4; IsStore = true; break;
9664     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
9665       NumVecs = 2; break;
9666     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
9667       NumVecs = 3; break;
9668     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
9669       NumVecs = 4; break;
9670     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
9671       NumVecs = 2; IsStore = true; break;
9672     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
9673       NumVecs = 3; IsStore = true; break;
9674     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
9675       NumVecs = 4; IsStore = true; break;
9676     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
9677       NumVecs = 2; IsDupOp = true; break;
9678     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
9679       NumVecs = 3; IsDupOp = true; break;
9680     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
9681       NumVecs = 4; IsDupOp = true; break;
9682     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
9683       NumVecs = 2; IsLaneOp = true; break;
9684     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
9685       NumVecs = 3; IsLaneOp = true; break;
9686     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
9687       NumVecs = 4; IsLaneOp = true; break;
9688     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
9689       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
9690     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
9691       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
9692     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
9693       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
9694     }
9695
9696     EVT VecTy;
9697     if (IsStore)
9698       VecTy = N->getOperand(2).getValueType();
9699     else
9700       VecTy = N->getValueType(0);
9701
9702     // If the increment is a constant, it must match the memory ref size.
9703     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
9704     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
9705       uint32_t IncVal = CInc->getZExtValue();
9706       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
9707       if (IsLaneOp || IsDupOp)
9708         NumBytes /= VecTy.getVectorNumElements();
9709       if (IncVal != NumBytes)
9710         continue;
9711       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
9712     }
9713     SmallVector<SDValue, 8> Ops;
9714     Ops.push_back(N->getOperand(0)); // Incoming chain
9715     // Load lane and store have vector list as input.
9716     if (IsLaneOp || IsStore)
9717       for (unsigned i = 2; i < AddrOpIdx; ++i)
9718         Ops.push_back(N->getOperand(i));
9719     Ops.push_back(Addr); // Base register
9720     Ops.push_back(Inc);
9721
9722     // Return Types.
9723     EVT Tys[6];
9724     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
9725     unsigned n;
9726     for (n = 0; n < NumResultVecs; ++n)
9727       Tys[n] = VecTy;
9728     Tys[n++] = MVT::i64;  // Type of write back register
9729     Tys[n] = MVT::Other;  // Type of the chain
9730     SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumResultVecs + 2));
9731
9732     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
9733     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
9734                                            MemInt->getMemoryVT(),
9735                                            MemInt->getMemOperand());
9736
9737     // Update the uses.
9738     std::vector<SDValue> NewResults;
9739     for (unsigned i = 0; i < NumResultVecs; ++i) {
9740       NewResults.push_back(SDValue(UpdN.getNode(), i));
9741     }
9742     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
9743     DCI.CombineTo(N, NewResults);
9744     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
9745
9746     break;
9747   }
9748   return SDValue();
9749 }
9750
9751 // Checks to see if the value is the prescribed width and returns information
9752 // about its extension mode.
9753 static
9754 bool checkValueWidth(SDValue V, unsigned width, ISD::LoadExtType &ExtType) {
9755   ExtType = ISD::NON_EXTLOAD;
9756   switch(V.getNode()->getOpcode()) {
9757   default:
9758     return false;
9759   case ISD::LOAD: {
9760     LoadSDNode *LoadNode = cast<LoadSDNode>(V.getNode());
9761     if ((LoadNode->getMemoryVT() == MVT::i8 && width == 8)
9762        || (LoadNode->getMemoryVT() == MVT::i16 && width == 16)) {
9763       ExtType = LoadNode->getExtensionType();
9764       return true;
9765     }
9766     return false;
9767   }
9768   case ISD::AssertSext: {
9769     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
9770     if ((TypeNode->getVT() == MVT::i8 && width == 8)
9771        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
9772       ExtType = ISD::SEXTLOAD;
9773       return true;
9774     }
9775     return false;
9776   }
9777   case ISD::AssertZext: {
9778     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
9779     if ((TypeNode->getVT() == MVT::i8 && width == 8)
9780        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
9781       ExtType = ISD::ZEXTLOAD;
9782       return true;
9783     }
9784     return false;
9785   }
9786   case ISD::Constant:
9787   case ISD::TargetConstant: {
9788     return std::abs(cast<ConstantSDNode>(V.getNode())->getSExtValue()) <
9789            1LL << (width - 1);
9790   }
9791   }
9792
9793   return true;
9794 }
9795
9796 // This function does a whole lot of voodoo to determine if the tests are
9797 // equivalent without and with a mask. Essentially what happens is that given a
9798 // DAG resembling:
9799 //
9800 //  +-------------+ +-------------+ +-------------+ +-------------+
9801 //  |    Input    | | AddConstant | | CompConstant| |     CC      |
9802 //  +-------------+ +-------------+ +-------------+ +-------------+
9803 //           |           |           |               |
9804 //           V           V           |    +----------+
9805 //          +-------------+  +----+  |    |
9806 //          |     ADD     |  |0xff|  |    |
9807 //          +-------------+  +----+  |    |
9808 //                  |           |    |    |
9809 //                  V           V    |    |
9810 //                 +-------------+   |    |
9811 //                 |     AND     |   |    |
9812 //                 +-------------+   |    |
9813 //                      |            |    |
9814 //                      +-----+      |    |
9815 //                            |      |    |
9816 //                            V      V    V
9817 //                           +-------------+
9818 //                           |     CMP     |
9819 //                           +-------------+
9820 //
9821 // The AND node may be safely removed for some combinations of inputs. In
9822 // particular we need to take into account the extension type of the Input,
9823 // the exact values of AddConstant, CompConstant, and CC, along with the nominal
9824 // width of the input (this can work for any width inputs, the above graph is
9825 // specific to 8 bits.
9826 //
9827 // The specific equations were worked out by generating output tables for each
9828 // AArch64CC value in terms of and AddConstant (w1), CompConstant(w2). The
9829 // problem was simplified by working with 4 bit inputs, which means we only
9830 // needed to reason about 24 distinct bit patterns: 8 patterns unique to zero
9831 // extension (8,15), 8 patterns unique to sign extensions (-8,-1), and 8
9832 // patterns present in both extensions (0,7). For every distinct set of
9833 // AddConstant and CompConstants bit patterns we can consider the masked and
9834 // unmasked versions to be equivalent if the result of this function is true for
9835 // all 16 distinct bit patterns of for the current extension type of Input (w0).
9836 //
9837 //   sub      w8, w0, w1
9838 //   and      w10, w8, #0x0f
9839 //   cmp      w8, w2
9840 //   cset     w9, AArch64CC
9841 //   cmp      w10, w2
9842 //   cset     w11, AArch64CC
9843 //   cmp      w9, w11
9844 //   cset     w0, eq
9845 //   ret
9846 //
9847 // Since the above function shows when the outputs are equivalent it defines
9848 // when it is safe to remove the AND. Unfortunately it only runs on AArch64 and
9849 // would be expensive to run during compiles. The equations below were written
9850 // in a test harness that confirmed they gave equivalent outputs to the above
9851 // for all inputs function, so they can be used determine if the removal is
9852 // legal instead.
9853 //
9854 // isEquivalentMaskless() is the code for testing if the AND can be removed
9855 // factored out of the DAG recognition as the DAG can take several forms.
9856
9857 static bool isEquivalentMaskless(unsigned CC, unsigned width,
9858                                  ISD::LoadExtType ExtType, int AddConstant,
9859                                  int CompConstant) {
9860   // By being careful about our equations and only writing the in term
9861   // symbolic values and well known constants (0, 1, -1, MaxUInt) we can
9862   // make them generally applicable to all bit widths.
9863   int MaxUInt = (1 << width);
9864
9865   // For the purposes of these comparisons sign extending the type is
9866   // equivalent to zero extending the add and displacing it by half the integer
9867   // width. Provided we are careful and make sure our equations are valid over
9868   // the whole range we can just adjust the input and avoid writing equations
9869   // for sign extended inputs.
9870   if (ExtType == ISD::SEXTLOAD)
9871     AddConstant -= (1 << (width-1));
9872
9873   switch(CC) {
9874   case AArch64CC::LE:
9875   case AArch64CC::GT:
9876     if ((AddConstant == 0) ||
9877         (CompConstant == MaxUInt - 1 && AddConstant < 0) ||
9878         (AddConstant >= 0 && CompConstant < 0) ||
9879         (AddConstant <= 0 && CompConstant <= 0 && CompConstant < AddConstant))
9880       return true;
9881     break;
9882   case AArch64CC::LT:
9883   case AArch64CC::GE:
9884     if ((AddConstant == 0) ||
9885         (AddConstant >= 0 && CompConstant <= 0) ||
9886         (AddConstant <= 0 && CompConstant <= 0 && CompConstant <= AddConstant))
9887       return true;
9888     break;
9889   case AArch64CC::HI:
9890   case AArch64CC::LS:
9891     if ((AddConstant >= 0 && CompConstant < 0) ||
9892        (AddConstant <= 0 && CompConstant >= -1 &&
9893         CompConstant < AddConstant + MaxUInt))
9894       return true;
9895    break;
9896   case AArch64CC::PL:
9897   case AArch64CC::MI:
9898     if ((AddConstant == 0) ||
9899         (AddConstant > 0 && CompConstant <= 0) ||
9900         (AddConstant < 0 && CompConstant <= AddConstant))
9901       return true;
9902     break;
9903   case AArch64CC::LO:
9904   case AArch64CC::HS:
9905     if ((AddConstant >= 0 && CompConstant <= 0) ||
9906         (AddConstant <= 0 && CompConstant >= 0 &&
9907          CompConstant <= AddConstant + MaxUInt))
9908       return true;
9909     break;
9910   case AArch64CC::EQ:
9911   case AArch64CC::NE:
9912     if ((AddConstant > 0 && CompConstant < 0) ||
9913         (AddConstant < 0 && CompConstant >= 0 &&
9914          CompConstant < AddConstant + MaxUInt) ||
9915         (AddConstant >= 0 && CompConstant >= 0 &&
9916          CompConstant >= AddConstant) ||
9917         (AddConstant <= 0 && CompConstant < 0 && CompConstant < AddConstant))
9918       return true;
9919     break;
9920   case AArch64CC::VS:
9921   case AArch64CC::VC:
9922   case AArch64CC::AL:
9923   case AArch64CC::NV:
9924     return true;
9925   case AArch64CC::Invalid:
9926     break;
9927   }
9928
9929   return false;
9930 }
9931
9932 static
9933 SDValue performCONDCombine(SDNode *N,
9934                            TargetLowering::DAGCombinerInfo &DCI,
9935                            SelectionDAG &DAG, unsigned CCIndex,
9936                            unsigned CmpIndex) {
9937   unsigned CC = cast<ConstantSDNode>(N->getOperand(CCIndex))->getSExtValue();
9938   SDNode *SubsNode = N->getOperand(CmpIndex).getNode();
9939   unsigned CondOpcode = SubsNode->getOpcode();
9940
9941   if (CondOpcode != AArch64ISD::SUBS)
9942     return SDValue();
9943
9944   // There is a SUBS feeding this condition. Is it fed by a mask we can
9945   // use?
9946
9947   SDNode *AndNode = SubsNode->getOperand(0).getNode();
9948   unsigned MaskBits = 0;
9949
9950   if (AndNode->getOpcode() != ISD::AND)
9951     return SDValue();
9952
9953   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(AndNode->getOperand(1))) {
9954     uint32_t CNV = CN->getZExtValue();
9955     if (CNV == 255)
9956       MaskBits = 8;
9957     else if (CNV == 65535)
9958       MaskBits = 16;
9959   }
9960
9961   if (!MaskBits)
9962     return SDValue();
9963
9964   SDValue AddValue = AndNode->getOperand(0);
9965
9966   if (AddValue.getOpcode() != ISD::ADD)
9967     return SDValue();
9968
9969   // The basic dag structure is correct, grab the inputs and validate them.
9970
9971   SDValue AddInputValue1 = AddValue.getNode()->getOperand(0);
9972   SDValue AddInputValue2 = AddValue.getNode()->getOperand(1);
9973   SDValue SubsInputValue = SubsNode->getOperand(1);
9974
9975   // The mask is present and the provenance of all the values is a smaller type,
9976   // lets see if the mask is superfluous.
9977
9978   if (!isa<ConstantSDNode>(AddInputValue2.getNode()) ||
9979       !isa<ConstantSDNode>(SubsInputValue.getNode()))
9980     return SDValue();
9981
9982   ISD::LoadExtType ExtType;
9983
9984   if (!checkValueWidth(SubsInputValue, MaskBits, ExtType) ||
9985       !checkValueWidth(AddInputValue2, MaskBits, ExtType) ||
9986       !checkValueWidth(AddInputValue1, MaskBits, ExtType) )
9987     return SDValue();
9988
9989   if(!isEquivalentMaskless(CC, MaskBits, ExtType,
9990                 cast<ConstantSDNode>(AddInputValue2.getNode())->getSExtValue(),
9991                 cast<ConstantSDNode>(SubsInputValue.getNode())->getSExtValue()))
9992     return SDValue();
9993
9994   // The AND is not necessary, remove it.
9995
9996   SDVTList VTs = DAG.getVTList(SubsNode->getValueType(0),
9997                                SubsNode->getValueType(1));
9998   SDValue Ops[] = { AddValue, SubsNode->getOperand(1) };
9999
10000   SDValue NewValue = DAG.getNode(CondOpcode, SDLoc(SubsNode), VTs, Ops);
10001   DAG.ReplaceAllUsesWith(SubsNode, NewValue.getNode());
10002
10003   return SDValue(N, 0);
10004 }
10005
10006 // Optimize compare with zero and branch.
10007 static SDValue performBRCONDCombine(SDNode *N,
10008                                     TargetLowering::DAGCombinerInfo &DCI,
10009                                     SelectionDAG &DAG) {
10010   if (SDValue NV = performCONDCombine(N, DCI, DAG, 2, 3))
10011     N = NV.getNode();
10012   SDValue Chain = N->getOperand(0);
10013   SDValue Dest = N->getOperand(1);
10014   SDValue CCVal = N->getOperand(2);
10015   SDValue Cmp = N->getOperand(3);
10016
10017   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
10018   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
10019   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
10020     return SDValue();
10021
10022   unsigned CmpOpc = Cmp.getOpcode();
10023   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
10024     return SDValue();
10025
10026   // Only attempt folding if there is only one use of the flag and no use of the
10027   // value.
10028   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
10029     return SDValue();
10030
10031   SDValue LHS = Cmp.getOperand(0);
10032   SDValue RHS = Cmp.getOperand(1);
10033
10034   assert(LHS.getValueType() == RHS.getValueType() &&
10035          "Expected the value type to be the same for both operands!");
10036   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
10037     return SDValue();
10038
10039   if (isNullConstant(LHS))
10040     std::swap(LHS, RHS);
10041
10042   if (!isNullConstant(RHS))
10043     return SDValue();
10044
10045   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
10046       LHS.getOpcode() == ISD::SRL)
10047     return SDValue();
10048
10049   // Fold the compare into the branch instruction.
10050   SDValue BR;
10051   if (CC == AArch64CC::EQ)
10052     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
10053   else
10054     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
10055
10056   // Do not add new nodes to DAG combiner worklist.
10057   DCI.CombineTo(N, BR, false);
10058
10059   return SDValue();
10060 }
10061
10062 // Optimize some simple tbz/tbnz cases.  Returns the new operand and bit to test
10063 // as well as whether the test should be inverted.  This code is required to
10064 // catch these cases (as opposed to standard dag combines) because
10065 // AArch64ISD::TBZ is matched during legalization.
10066 static SDValue getTestBitOperand(SDValue Op, unsigned &Bit, bool &Invert,
10067                                  SelectionDAG &DAG) {
10068
10069   if (!Op->hasOneUse())
10070     return Op;
10071
10072   // We don't handle undef/constant-fold cases below, as they should have
10073   // already been taken care of (e.g. and of 0, test of undefined shifted bits,
10074   // etc.)
10075
10076   // (tbz (trunc x), b) -> (tbz x, b)
10077   // This case is just here to enable more of the below cases to be caught.
10078   if (Op->getOpcode() == ISD::TRUNCATE &&
10079       Bit < Op->getValueType(0).getSizeInBits()) {
10080     return getTestBitOperand(Op->getOperand(0), Bit, Invert, DAG);
10081   }
10082
10083   if (Op->getNumOperands() != 2)
10084     return Op;
10085
10086   auto *C = dyn_cast<ConstantSDNode>(Op->getOperand(1));
10087   if (!C)
10088     return Op;
10089
10090   switch (Op->getOpcode()) {
10091   default:
10092     return Op;
10093
10094   // (tbz (and x, m), b) -> (tbz x, b)
10095   case ISD::AND:
10096     if ((C->getZExtValue() >> Bit) & 1)
10097       return getTestBitOperand(Op->getOperand(0), Bit, Invert, DAG);
10098     return Op;
10099
10100   // (tbz (shl x, c), b) -> (tbz x, b-c)
10101   case ISD::SHL:
10102     if (C->getZExtValue() <= Bit &&
10103         (Bit - C->getZExtValue()) < Op->getValueType(0).getSizeInBits()) {
10104       Bit = Bit - C->getZExtValue();
10105       return getTestBitOperand(Op->getOperand(0), Bit, Invert, DAG);
10106     }
10107     return Op;
10108
10109   // (tbz (sra x, c), b) -> (tbz x, b+c) or (tbz x, msb) if b+c is > # bits in x
10110   case ISD::SRA:
10111     Bit = Bit + C->getZExtValue();
10112     if (Bit >= Op->getValueType(0).getSizeInBits())
10113       Bit = Op->getValueType(0).getSizeInBits() - 1;
10114     return getTestBitOperand(Op->getOperand(0), Bit, Invert, DAG);
10115
10116   // (tbz (srl x, c), b) -> (tbz x, b+c)
10117   case ISD::SRL:
10118     if ((Bit + C->getZExtValue()) < Op->getValueType(0).getSizeInBits()) {
10119       Bit = Bit + C->getZExtValue();
10120       return getTestBitOperand(Op->getOperand(0), Bit, Invert, DAG);
10121     }
10122     return Op;
10123
10124   // (tbz (xor x, -1), b) -> (tbnz x, b)
10125   case ISD::XOR:
10126     if ((C->getZExtValue() >> Bit) & 1)
10127       Invert = !Invert;
10128     return getTestBitOperand(Op->getOperand(0), Bit, Invert, DAG);
10129   }
10130 }
10131
10132 // Optimize test single bit zero/non-zero and branch.
10133 static SDValue performTBZCombine(SDNode *N,
10134                                  TargetLowering::DAGCombinerInfo &DCI,
10135                                  SelectionDAG &DAG) {
10136   unsigned Bit = cast<ConstantSDNode>(N->getOperand(2))->getZExtValue();
10137   bool Invert = false;
10138   SDValue TestSrc = N->getOperand(1);
10139   SDValue NewTestSrc = getTestBitOperand(TestSrc, Bit, Invert, DAG);
10140
10141   if (TestSrc == NewTestSrc)
10142     return SDValue();
10143
10144   unsigned NewOpc = N->getOpcode();
10145   if (Invert) {
10146     if (NewOpc == AArch64ISD::TBZ)
10147       NewOpc = AArch64ISD::TBNZ;
10148     else {
10149       assert(NewOpc == AArch64ISD::TBNZ);
10150       NewOpc = AArch64ISD::TBZ;
10151     }
10152   }
10153
10154   SDLoc DL(N);
10155   return DAG.getNode(NewOpc, DL, MVT::Other, N->getOperand(0), NewTestSrc,
10156                      DAG.getConstant(Bit, DL, MVT::i64), N->getOperand(3));
10157 }
10158
10159 // vselect (v1i1 setcc) ->
10160 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
10161 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
10162 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
10163 // such VSELECT.
10164 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
10165   SDValue N0 = N->getOperand(0);
10166   EVT CCVT = N0.getValueType();
10167
10168   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
10169       CCVT.getVectorElementType() != MVT::i1)
10170     return SDValue();
10171
10172   EVT ResVT = N->getValueType(0);
10173   EVT CmpVT = N0.getOperand(0).getValueType();
10174   // Only combine when the result type is of the same size as the compared
10175   // operands.
10176   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
10177     return SDValue();
10178
10179   SDValue IfTrue = N->getOperand(1);
10180   SDValue IfFalse = N->getOperand(2);
10181   SDValue SetCC =
10182       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
10183                    N0.getOperand(0), N0.getOperand(1),
10184                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
10185   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
10186                      IfTrue, IfFalse);
10187 }
10188
10189 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
10190 /// the compare-mask instructions rather than going via NZCV, even if LHS and
10191 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
10192 /// with a vector one followed by a DUP shuffle on the result.
10193 static SDValue performSelectCombine(SDNode *N,
10194                                     TargetLowering::DAGCombinerInfo &DCI) {
10195   SelectionDAG &DAG = DCI.DAG;
10196   SDValue N0 = N->getOperand(0);
10197   EVT ResVT = N->getValueType(0);
10198
10199   if (N0.getOpcode() != ISD::SETCC)
10200     return SDValue();
10201
10202   // Make sure the SETCC result is either i1 (initial DAG), or i32, the lowered
10203   // scalar SetCCResultType. We also don't expect vectors, because we assume
10204   // that selects fed by vector SETCCs are canonicalized to VSELECT.
10205   assert((N0.getValueType() == MVT::i1 || N0.getValueType() == MVT::i32) &&
10206          "Scalar-SETCC feeding SELECT has unexpected result type!");
10207
10208   // If NumMaskElts == 0, the comparison is larger than select result. The
10209   // largest real NEON comparison is 64-bits per lane, which means the result is
10210   // at most 32-bits and an illegal vector. Just bail out for now.
10211   EVT SrcVT = N0.getOperand(0).getValueType();
10212
10213   // Don't try to do this optimization when the setcc itself has i1 operands.
10214   // There are no legal vectors of i1, so this would be pointless.
10215   if (SrcVT == MVT::i1)
10216     return SDValue();
10217
10218   int NumMaskElts = ResVT.getSizeInBits() / SrcVT.getSizeInBits();
10219   if (!ResVT.isVector() || NumMaskElts == 0)
10220     return SDValue();
10221
10222   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumMaskElts);
10223   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
10224
10225   // Also bail out if the vector CCVT isn't the same size as ResVT.
10226   // This can happen if the SETCC operand size doesn't divide the ResVT size
10227   // (e.g., f64 vs v3f32).
10228   if (CCVT.getSizeInBits() != ResVT.getSizeInBits())
10229     return SDValue();
10230
10231   // Make sure we didn't create illegal types, if we're not supposed to.
10232   assert(DCI.isBeforeLegalize() ||
10233          DAG.getTargetLoweringInfo().isTypeLegal(SrcVT));
10234
10235   // First perform a vector comparison, where lane 0 is the one we're interested
10236   // in.
10237   SDLoc DL(N0);
10238   SDValue LHS =
10239       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
10240   SDValue RHS =
10241       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
10242   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
10243
10244   // Now duplicate the comparison mask we want across all other lanes.
10245   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
10246   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask);
10247   Mask = DAG.getNode(ISD::BITCAST, DL,
10248                      ResVT.changeVectorElementTypeToInteger(), Mask);
10249
10250   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
10251 }
10252
10253 /// Get rid of unnecessary NVCASTs (that don't change the type).
10254 static SDValue performNVCASTCombine(SDNode *N) {
10255   if (N->getValueType(0) == N->getOperand(0).getValueType())
10256     return N->getOperand(0);
10257
10258   return SDValue();
10259 }
10260
10261 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
10262                                                  DAGCombinerInfo &DCI) const {
10263   SelectionDAG &DAG = DCI.DAG;
10264   switch (N->getOpcode()) {
10265   default:
10266     break;
10267   case ISD::ADD:
10268   case ISD::SUB:
10269     return performAddSubLongCombine(N, DCI, DAG);
10270   case ISD::XOR:
10271     return performXorCombine(N, DAG, DCI, Subtarget);
10272   case ISD::MUL:
10273     return performMulCombine(N, DAG, DCI, Subtarget);
10274   case ISD::SINT_TO_FP:
10275   case ISD::UINT_TO_FP:
10276     return performIntToFpCombine(N, DAG, Subtarget);
10277   case ISD::FP_TO_SINT:
10278   case ISD::FP_TO_UINT:
10279     return performFpToIntCombine(N, DAG, DCI, Subtarget);
10280   case ISD::FDIV:
10281     return performFDivCombine(N, DAG, DCI, Subtarget);
10282   case ISD::OR:
10283     return performORCombine(N, DCI, Subtarget);
10284   case ISD::SRL:
10285     return performSRLCombine(N, DCI);
10286   case ISD::INTRINSIC_WO_CHAIN:
10287     return performIntrinsicCombine(N, DCI, Subtarget);
10288   case ISD::ANY_EXTEND:
10289   case ISD::ZERO_EXTEND:
10290   case ISD::SIGN_EXTEND:
10291     return performExtendCombine(N, DCI, DAG);
10292   case ISD::BITCAST:
10293     return performBitcastCombine(N, DCI, DAG);
10294   case ISD::CONCAT_VECTORS:
10295     return performConcatVectorsCombine(N, DCI, DAG);
10296   case ISD::SELECT: {
10297     SDValue RV = performSelectCombine(N, DCI);
10298     if (!RV.getNode())
10299       RV = performAcrossLaneMinMaxReductionCombine(N, DAG, Subtarget);
10300     return RV;
10301   }
10302   case ISD::VSELECT:
10303     return performVSelectCombine(N, DCI.DAG);
10304   case ISD::LOAD:
10305     if (performTBISimplification(N->getOperand(1), DCI, DAG))
10306       return SDValue(N, 0);
10307     break;
10308   case ISD::STORE:
10309     return performSTORECombine(N, DCI, DAG, Subtarget);
10310   case AArch64ISD::BRCOND:
10311     return performBRCONDCombine(N, DCI, DAG);
10312   case AArch64ISD::TBNZ:
10313   case AArch64ISD::TBZ:
10314     return performTBZCombine(N, DCI, DAG);
10315   case AArch64ISD::CSEL:
10316     return performCONDCombine(N, DCI, DAG, 2, 3);
10317   case AArch64ISD::DUP:
10318     return performPostLD1Combine(N, DCI, false);
10319   case AArch64ISD::NVCAST:
10320     return performNVCASTCombine(N);
10321   case ISD::INSERT_VECTOR_ELT:
10322     return performPostLD1Combine(N, DCI, true);
10323   case ISD::EXTRACT_VECTOR_ELT:
10324     return performAcrossLaneAddReductionCombine(N, DAG, Subtarget);
10325   case ISD::INTRINSIC_VOID:
10326   case ISD::INTRINSIC_W_CHAIN:
10327     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
10328     case Intrinsic::aarch64_neon_ld2:
10329     case Intrinsic::aarch64_neon_ld3:
10330     case Intrinsic::aarch64_neon_ld4:
10331     case Intrinsic::aarch64_neon_ld1x2:
10332     case Intrinsic::aarch64_neon_ld1x3:
10333     case Intrinsic::aarch64_neon_ld1x4:
10334     case Intrinsic::aarch64_neon_ld2lane:
10335     case Intrinsic::aarch64_neon_ld3lane:
10336     case Intrinsic::aarch64_neon_ld4lane:
10337     case Intrinsic::aarch64_neon_ld2r:
10338     case Intrinsic::aarch64_neon_ld3r:
10339     case Intrinsic::aarch64_neon_ld4r:
10340     case Intrinsic::aarch64_neon_st2:
10341     case Intrinsic::aarch64_neon_st3:
10342     case Intrinsic::aarch64_neon_st4:
10343     case Intrinsic::aarch64_neon_st1x2:
10344     case Intrinsic::aarch64_neon_st1x3:
10345     case Intrinsic::aarch64_neon_st1x4:
10346     case Intrinsic::aarch64_neon_st2lane:
10347     case Intrinsic::aarch64_neon_st3lane:
10348     case Intrinsic::aarch64_neon_st4lane:
10349       return performNEONPostLDSTCombine(N, DCI, DAG);
10350     default:
10351       break;
10352     }
10353   }
10354   return SDValue();
10355 }
10356
10357 // Check if the return value is used as only a return value, as otherwise
10358 // we can't perform a tail-call. In particular, we need to check for
10359 // target ISD nodes that are returns and any other "odd" constructs
10360 // that the generic analysis code won't necessarily catch.
10361 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
10362                                                SDValue &Chain) const {
10363   if (N->getNumValues() != 1)
10364     return false;
10365   if (!N->hasNUsesOfValue(1, 0))
10366     return false;
10367
10368   SDValue TCChain = Chain;
10369   SDNode *Copy = *N->use_begin();
10370   if (Copy->getOpcode() == ISD::CopyToReg) {
10371     // If the copy has a glue operand, we conservatively assume it isn't safe to
10372     // perform a tail call.
10373     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
10374         MVT::Glue)
10375       return false;
10376     TCChain = Copy->getOperand(0);
10377   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
10378     return false;
10379
10380   bool HasRet = false;
10381   for (SDNode *Node : Copy->uses()) {
10382     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
10383       return false;
10384     HasRet = true;
10385   }
10386
10387   if (!HasRet)
10388     return false;
10389
10390   Chain = TCChain;
10391   return true;
10392 }
10393
10394 // Return whether the an instruction can potentially be optimized to a tail
10395 // call. This will cause the optimizers to attempt to move, or duplicate,
10396 // return instructions to help enable tail call optimizations for this
10397 // instruction.
10398 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
10399   return CI->isTailCall();
10400 }
10401
10402 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
10403                                                    SDValue &Offset,
10404                                                    ISD::MemIndexedMode &AM,
10405                                                    bool &IsInc,
10406                                                    SelectionDAG &DAG) const {
10407   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
10408     return false;
10409
10410   Base = Op->getOperand(0);
10411   // All of the indexed addressing mode instructions take a signed
10412   // 9 bit immediate offset.
10413   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
10414     int64_t RHSC = RHS->getSExtValue();
10415     if (Op->getOpcode() == ISD::SUB)
10416       RHSC = -(uint64_t)RHSC;
10417     if (!isInt<9>(RHSC))
10418       return false;
10419     IsInc = (Op->getOpcode() == ISD::ADD);
10420     Offset = Op->getOperand(1);
10421     return true;
10422   }
10423   return false;
10424 }
10425
10426 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
10427                                                       SDValue &Offset,
10428                                                       ISD::MemIndexedMode &AM,
10429                                                       SelectionDAG &DAG) const {
10430   EVT VT;
10431   SDValue Ptr;
10432   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
10433     VT = LD->getMemoryVT();
10434     Ptr = LD->getBasePtr();
10435   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
10436     VT = ST->getMemoryVT();
10437     Ptr = ST->getBasePtr();
10438   } else
10439     return false;
10440
10441   bool IsInc;
10442   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
10443     return false;
10444   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
10445   return true;
10446 }
10447
10448 bool AArch64TargetLowering::getPostIndexedAddressParts(
10449     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
10450     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
10451   EVT VT;
10452   SDValue Ptr;
10453   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
10454     VT = LD->getMemoryVT();
10455     Ptr = LD->getBasePtr();
10456   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
10457     VT = ST->getMemoryVT();
10458     Ptr = ST->getBasePtr();
10459   } else
10460     return false;
10461
10462   bool IsInc;
10463   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
10464     return false;
10465   // Post-indexing updates the base, so it's not a valid transform
10466   // if that's not the same as the load's pointer.
10467   if (Ptr != Base)
10468     return false;
10469   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
10470   return true;
10471 }
10472
10473 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
10474                                   SelectionDAG &DAG) {
10475   SDLoc DL(N);
10476   SDValue Op = N->getOperand(0);
10477
10478   if (N->getValueType(0) != MVT::i16 || Op.getValueType() != MVT::f16)
10479     return;
10480
10481   Op = SDValue(
10482       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
10483                          DAG.getUNDEF(MVT::i32), Op,
10484                          DAG.getTargetConstant(AArch64::hsub, DL, MVT::i32)),
10485       0);
10486   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
10487   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
10488 }
10489
10490 static void ReplaceReductionResults(SDNode *N,
10491                                     SmallVectorImpl<SDValue> &Results,
10492                                     SelectionDAG &DAG, unsigned InterOp,
10493                                     unsigned AcrossOp) {
10494   EVT LoVT, HiVT;
10495   SDValue Lo, Hi;
10496   SDLoc dl(N);
10497   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(N->getValueType(0));
10498   std::tie(Lo, Hi) = DAG.SplitVectorOperand(N, 0);
10499   SDValue InterVal = DAG.getNode(InterOp, dl, LoVT, Lo, Hi);
10500   SDValue SplitVal = DAG.getNode(AcrossOp, dl, LoVT, InterVal);
10501   Results.push_back(SplitVal);
10502 }
10503
10504 static std::pair<SDValue, SDValue> splitInt128(SDValue N, SelectionDAG &DAG) {
10505   SDLoc DL(N);
10506   SDValue Lo = DAG.getNode(ISD::TRUNCATE, DL, MVT::i64, N);
10507   SDValue Hi = DAG.getNode(ISD::TRUNCATE, DL, MVT::i64,
10508                            DAG.getNode(ISD::SRL, DL, MVT::i128, N,
10509                                        DAG.getConstant(64, DL, MVT::i64)));
10510   return std::make_pair(Lo, Hi);
10511 }
10512
10513 static void ReplaceCMP_SWAP_128Results(SDNode *N,
10514                                        SmallVectorImpl<SDValue> & Results,
10515                                        SelectionDAG &DAG) {
10516   assert(N->getValueType(0) == MVT::i128 &&
10517          "AtomicCmpSwap on types less than 128 should be legal");
10518   auto Desired = splitInt128(N->getOperand(2), DAG);
10519   auto New = splitInt128(N->getOperand(3), DAG);
10520   SDValue Ops[] = {N->getOperand(1), Desired.first, Desired.second,
10521                    New.first,        New.second,    N->getOperand(0)};
10522   SDNode *CmpSwap = DAG.getMachineNode(
10523       AArch64::CMP_SWAP_128, SDLoc(N),
10524       DAG.getVTList(MVT::i64, MVT::i64, MVT::i32, MVT::Other), Ops);
10525
10526   MachineFunction &MF = DAG.getMachineFunction();
10527   MachineSDNode::mmo_iterator MemOp = MF.allocateMemRefsArray(1);
10528   MemOp[0] = cast<MemSDNode>(N)->getMemOperand();
10529   cast<MachineSDNode>(CmpSwap)->setMemRefs(MemOp, MemOp + 1);
10530
10531   Results.push_back(SDValue(CmpSwap, 0));
10532   Results.push_back(SDValue(CmpSwap, 1));
10533   Results.push_back(SDValue(CmpSwap, 3));
10534 }
10535
10536 void AArch64TargetLowering::ReplaceNodeResults(
10537     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
10538   switch (N->getOpcode()) {
10539   default:
10540     llvm_unreachable("Don't know how to custom expand this");
10541   case ISD::BITCAST:
10542     ReplaceBITCASTResults(N, Results, DAG);
10543     return;
10544   case AArch64ISD::SADDV:
10545     ReplaceReductionResults(N, Results, DAG, ISD::ADD, AArch64ISD::SADDV);
10546     return;
10547   case AArch64ISD::UADDV:
10548     ReplaceReductionResults(N, Results, DAG, ISD::ADD, AArch64ISD::UADDV);
10549     return;
10550   case AArch64ISD::SMINV:
10551     ReplaceReductionResults(N, Results, DAG, ISD::SMIN, AArch64ISD::SMINV);
10552     return;
10553   case AArch64ISD::UMINV:
10554     ReplaceReductionResults(N, Results, DAG, ISD::UMIN, AArch64ISD::UMINV);
10555     return;
10556   case AArch64ISD::SMAXV:
10557     ReplaceReductionResults(N, Results, DAG, ISD::SMAX, AArch64ISD::SMAXV);
10558     return;
10559   case AArch64ISD::UMAXV:
10560     ReplaceReductionResults(N, Results, DAG, ISD::UMAX, AArch64ISD::UMAXV);
10561     return;
10562   case ISD::FP_TO_UINT:
10563   case ISD::FP_TO_SINT:
10564     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
10565     // Let normal code take care of it by not adding anything to Results.
10566     return;
10567   case ISD::ATOMIC_CMP_SWAP:
10568     ReplaceCMP_SWAP_128Results(N, Results, DAG);
10569     return;
10570   }
10571 }
10572
10573 bool AArch64TargetLowering::useLoadStackGuardNode() const {
10574   if (Subtarget->isTargetAndroid() || Subtarget->isTargetFuchsia())
10575     return TargetLowering::useLoadStackGuardNode();
10576   return true;
10577 }
10578
10579 unsigned AArch64TargetLowering::combineRepeatedFPDivisors() const {
10580   // Combine multiple FDIVs with the same divisor into multiple FMULs by the
10581   // reciprocal if there are three or more FDIVs.
10582   return 3;
10583 }
10584
10585 TargetLoweringBase::LegalizeTypeAction
10586 AArch64TargetLowering::getPreferredVectorAction(EVT VT) const {
10587   MVT SVT = VT.getSimpleVT();
10588   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
10589   // v4i16, v2i32 instead of to promote.
10590   if (SVT == MVT::v1i8 || SVT == MVT::v1i16 || SVT == MVT::v1i32
10591       || SVT == MVT::v1f32)
10592     return TypeWidenVector;
10593
10594   return TargetLoweringBase::getPreferredVectorAction(VT);
10595 }
10596
10597 // Loads and stores less than 128-bits are already atomic; ones above that
10598 // are doomed anyway, so defer to the default libcall and blame the OS when
10599 // things go wrong.
10600 bool AArch64TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
10601   unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
10602   return Size == 128;
10603 }
10604
10605 // Loads and stores less than 128-bits are already atomic; ones above that
10606 // are doomed anyway, so defer to the default libcall and blame the OS when
10607 // things go wrong.
10608 TargetLowering::AtomicExpansionKind
10609 AArch64TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
10610   unsigned Size = LI->getType()->getPrimitiveSizeInBits();
10611   return Size == 128 ? AtomicExpansionKind::LLSC : AtomicExpansionKind::None;
10612 }
10613
10614 // For the real atomic operations, we have ldxr/stxr up to 128 bits,
10615 TargetLowering::AtomicExpansionKind
10616 AArch64TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
10617   unsigned Size = AI->getType()->getPrimitiveSizeInBits();
10618   return Size <= 128 ? AtomicExpansionKind::LLSC : AtomicExpansionKind::None;
10619 }
10620
10621 bool AArch64TargetLowering::shouldExpandAtomicCmpXchgInIR(
10622     AtomicCmpXchgInst *AI) const {
10623   // At -O0, fast-regalloc cannot cope with the live vregs necessary to
10624   // implement cmpxchg without spilling. If the address being exchanged is also
10625   // on the stack and close enough to the spill slot, this can lead to a
10626   // situation where the monitor always gets cleared and the atomic operation
10627   // can never succeed. So at -O0 we need a late-expanded pseudo-inst instead.
10628   return getTargetMachine().getOptLevel() != 0;
10629 }
10630
10631 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
10632                                              AtomicOrdering Ord) const {
10633   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
10634   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
10635   bool IsAcquire = isAcquireOrStronger(Ord);
10636
10637   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
10638   // intrinsic must return {i64, i64} and we have to recombine them into a
10639   // single i128 here.
10640   if (ValTy->getPrimitiveSizeInBits() == 128) {
10641     Intrinsic::ID Int =
10642         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
10643     Function *Ldxr = Intrinsic::getDeclaration(M, Int);
10644
10645     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
10646     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
10647
10648     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
10649     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
10650     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
10651     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
10652     return Builder.CreateOr(
10653         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
10654   }
10655
10656   Type *Tys[] = { Addr->getType() };
10657   Intrinsic::ID Int =
10658       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
10659   Function *Ldxr = Intrinsic::getDeclaration(M, Int, Tys);
10660
10661   return Builder.CreateTruncOrBitCast(
10662       Builder.CreateCall(Ldxr, Addr),
10663       cast<PointerType>(Addr->getType())->getElementType());
10664 }
10665
10666 void AArch64TargetLowering::emitAtomicCmpXchgNoStoreLLBalance(
10667     IRBuilder<> &Builder) const {
10668   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
10669   Builder.CreateCall(Intrinsic::getDeclaration(M, Intrinsic::aarch64_clrex));
10670 }
10671
10672 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
10673                                                    Value *Val, Value *Addr,
10674                                                    AtomicOrdering Ord) const {
10675   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
10676   bool IsRelease = isReleaseOrStronger(Ord);
10677
10678   // Since the intrinsics must have legal type, the i128 intrinsics take two
10679   // parameters: "i64, i64". We must marshal Val into the appropriate form
10680   // before the call.
10681   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
10682     Intrinsic::ID Int =
10683         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
10684     Function *Stxr = Intrinsic::getDeclaration(M, Int);
10685     Type *Int64Ty = Type::getInt64Ty(M->getContext());
10686
10687     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
10688     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
10689     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
10690     return Builder.CreateCall(Stxr, {Lo, Hi, Addr});
10691   }
10692
10693   Intrinsic::ID Int =
10694       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
10695   Type *Tys[] = { Addr->getType() };
10696   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
10697
10698   return Builder.CreateCall(Stxr,
10699                             {Builder.CreateZExtOrBitCast(
10700                                  Val, Stxr->getFunctionType()->getParamType(0)),
10701                              Addr});
10702 }
10703
10704 bool AArch64TargetLowering::functionArgumentNeedsConsecutiveRegisters(
10705     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
10706   return Ty->isArrayTy();
10707 }
10708
10709 bool AArch64TargetLowering::shouldNormalizeToSelectSequence(LLVMContext &,
10710                                                             EVT) const {
10711   return false;
10712 }
10713
10714 static Value *UseTlsOffset(IRBuilder<> &IRB, unsigned Offset) {
10715   Module *M = IRB.GetInsertBlock()->getParent()->getParent();
10716   Function *ThreadPointerFunc =
10717       Intrinsic::getDeclaration(M, Intrinsic::thread_pointer);
10718   return IRB.CreatePointerCast(
10719       IRB.CreateConstGEP1_32(IRB.CreateCall(ThreadPointerFunc), Offset),
10720       Type::getInt8PtrTy(IRB.getContext())->getPointerTo(0));
10721 }
10722
10723 Value *AArch64TargetLowering::getIRStackGuard(IRBuilder<> &IRB) const {
10724   // Android provides a fixed TLS slot for the stack cookie. See the definition
10725   // of TLS_SLOT_STACK_GUARD in
10726   // https://android.googlesource.com/platform/bionic/+/master/libc/private/bionic_tls.h
10727   if (Subtarget->isTargetAndroid())
10728     return UseTlsOffset(IRB, 0x28);
10729
10730   // Fuchsia is similar.
10731   // <magenta/tls.h> defines MX_TLS_STACK_GUARD_OFFSET with this value.
10732   if (Subtarget->isTargetFuchsia())
10733     return UseTlsOffset(IRB, -0x10);
10734
10735   return TargetLowering::getIRStackGuard(IRB);
10736 }
10737
10738 Value *AArch64TargetLowering::getSafeStackPointerLocation(IRBuilder<> &IRB) const {
10739   // Android provides a fixed TLS slot for the SafeStack pointer. See the
10740   // definition of TLS_SLOT_SAFESTACK in
10741   // https://android.googlesource.com/platform/bionic/+/master/libc/private/bionic_tls.h
10742   if (Subtarget->isTargetAndroid())
10743     return UseTlsOffset(IRB, 0x48);
10744
10745   // Fuchsia is similar.
10746   // <magenta/tls.h> defines MX_TLS_UNSAFE_SP_OFFSET with this value.
10747   if (Subtarget->isTargetFuchsia())
10748     return UseTlsOffset(IRB, -0x8);
10749
10750   return TargetLowering::getSafeStackPointerLocation(IRB);
10751 }
10752
10753 bool AArch64TargetLowering::isMaskAndCmp0FoldingBeneficial(
10754     const Instruction &AndI) const {
10755   // Only sink 'and' mask to cmp use block if it is masking a single bit, since
10756   // this is likely to be fold the and/cmp/br into a single tbz instruction.  It
10757   // may be beneficial to sink in other cases, but we would have to check that
10758   // the cmp would not get folded into the br to form a cbz for these to be
10759   // beneficial.
10760   ConstantInt* Mask = dyn_cast<ConstantInt>(AndI.getOperand(1));
10761   if (!Mask)
10762     return false;
10763   return Mask->getUniqueInteger().isPowerOf2();
10764 }
10765
10766 void AArch64TargetLowering::initializeSplitCSR(MachineBasicBlock *Entry) const {
10767   // Update IsSplitCSR in AArch64unctionInfo.
10768   AArch64FunctionInfo *AFI = Entry->getParent()->getInfo<AArch64FunctionInfo>();
10769   AFI->setIsSplitCSR(true);
10770 }
10771
10772 void AArch64TargetLowering::insertCopiesSplitCSR(
10773     MachineBasicBlock *Entry,
10774     const SmallVectorImpl<MachineBasicBlock *> &Exits) const {
10775   const AArch64RegisterInfo *TRI = Subtarget->getRegisterInfo();
10776   const MCPhysReg *IStart = TRI->getCalleeSavedRegsViaCopy(Entry->getParent());
10777   if (!IStart)
10778     return;
10779
10780   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
10781   MachineRegisterInfo *MRI = &Entry->getParent()->getRegInfo();
10782   MachineBasicBlock::iterator MBBI = Entry->begin();
10783   for (const MCPhysReg *I = IStart; *I; ++I) {
10784     const TargetRegisterClass *RC = nullptr;
10785     if (AArch64::GPR64RegClass.contains(*I))
10786       RC = &AArch64::GPR64RegClass;
10787     else if (AArch64::FPR64RegClass.contains(*I))
10788       RC = &AArch64::FPR64RegClass;
10789     else
10790       llvm_unreachable("Unexpected register class in CSRsViaCopy!");
10791
10792     unsigned NewVR = MRI->createVirtualRegister(RC);
10793     // Create copy from CSR to a virtual register.
10794     // FIXME: this currently does not emit CFI pseudo-instructions, it works
10795     // fine for CXX_FAST_TLS since the C++-style TLS access functions should be
10796     // nounwind. If we want to generalize this later, we may need to emit
10797     // CFI pseudo-instructions.
10798     assert(Entry->getParent()->getFunction()->hasFnAttribute(
10799                Attribute::NoUnwind) &&
10800            "Function should be nounwind in insertCopiesSplitCSR!");
10801     Entry->addLiveIn(*I);
10802     BuildMI(*Entry, MBBI, DebugLoc(), TII->get(TargetOpcode::COPY), NewVR)
10803         .addReg(*I);
10804
10805     // Insert the copy-back instructions right before the terminator.
10806     for (auto *Exit : Exits)
10807       BuildMI(*Exit, Exit->getFirstTerminator(), DebugLoc(),
10808               TII->get(TargetOpcode::COPY), *I)
10809           .addReg(NewVR);
10810   }
10811 }
10812
10813 bool AArch64TargetLowering::isIntDivCheap(EVT VT, AttributeList Attr) const {
10814   // Integer division on AArch64 is expensive. However, when aggressively
10815   // optimizing for code size, we prefer to use a div instruction, as it is
10816   // usually smaller than the alternative sequence.
10817   // The exception to this is vector division. Since AArch64 doesn't have vector
10818   // integer division, leaving the division as-is is a loss even in terms of
10819   // size, because it will have to be scalarized, while the alternative code
10820   // sequence can be performed in vector form.
10821   bool OptSize =
10822       Attr.hasAttribute(AttributeList::FunctionIndex, Attribute::MinSize);
10823   return OptSize && !VT.isVector();
10824 }
10825
10826 unsigned
10827 AArch64TargetLowering::getVaListSizeInBits(const DataLayout &DL) const {
10828   if (Subtarget->isTargetDarwin())
10829     return getPointerTy(DL).getSizeInBits();
10830
10831   return 3 * getPointerTy(DL).getSizeInBits() + 2 * 32;
10832 }