contrib/llvm/lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64PerfectShuffle.h"
  16 #include "AArch64Subtarget.h"
  17 #include "AArch64MachineFunctionInfo.h"
  18 #include "AArch64TargetMachine.h"
  19 #include "AArch64TargetObjectFile.h"
  20 #include "MCTargetDesc/AArch64AddressingModes.h"
  21 #include "llvm/ADT/Statistic.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/IR/Function.h"
  27 #include "llvm/IR/Intrinsics.h"
  28 #include "llvm/IR/Type.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Support/Debug.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/raw_ostream.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 using namespace llvm;
  35
  36 #define DEBUG_TYPE "aarch64-lower"
  37
  38 STATISTIC(NumTailCalls, "Number of tail calls");
  39 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  40
  41 enum AlignMode {
  42   StrictAlign,
  43   NoStrictAlign
  44 };
  45
  46 static cl::opt<AlignMode>
  47 Align(cl::desc("Load/store alignment support"),
  48       cl::Hidden, cl::init(NoStrictAlign),
  49       cl::values(
  50           clEnumValN(StrictAlign,   "aarch64-strict-align",
  51                      "Disallow all unaligned memory accesses"),
  52           clEnumValN(NoStrictAlign, "aarch64-no-strict-align",
  53                      "Allow unaligned memory accesses"),
  54           clEnumValEnd));
  55
  56 // Place holder until extr generation is tested fully.
  57 static cl::opt<bool>
  58 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  59                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  60                           cl::init(true));
  61
  62 static cl::opt<bool>
  63 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  64                          cl::desc("Allow AArch64 SLI/SRI formation"),
  65                          cl::init(false));
  66
  67 //===----------------------------------------------------------------------===//
  68 // AArch64 Lowering public interface.
  69 //===----------------------------------------------------------------------===//
  70 static TargetLoweringObjectFile *createTLOF(const Triple &TT) {
  71   if (TT.isOSBinFormatMachO())
  72     return new AArch64_MachoTargetObjectFile();
  73
  74   return new AArch64_ELFTargetObjectFile();
  75 }
  76
  77 AArch64TargetLowering::AArch64TargetLowering(TargetMachine &TM)
  78     : TargetLowering(TM, createTLOF(Triple(TM.getTargetTriple()))) {
  79   Subtarget = &TM.getSubtarget<AArch64Subtarget>();
  80
  81   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  82   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  83   setBooleanContents(ZeroOrOneBooleanContent);
  84   // When comparing vectors the result sets the different elements in the
  85   // vector to all-one or all-zero.
  86   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  87
  88   // Set up the register classes.
  89   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  90   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  91
  92   if (Subtarget->hasFPARMv8()) {
  93     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  94     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  95     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  96     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  97   }
  98
  99   if (Subtarget->hasNEON()) {
 100     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
 101     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
 102     // Someone set us up the NEON.
 103     addDRTypeForNEON(MVT::v2f32);
 104     addDRTypeForNEON(MVT::v8i8);
 105     addDRTypeForNEON(MVT::v4i16);
 106     addDRTypeForNEON(MVT::v2i32);
 107     addDRTypeForNEON(MVT::v1i64);
 108     addDRTypeForNEON(MVT::v1f64);
 109
 110     addQRTypeForNEON(MVT::v4f32);
 111     addQRTypeForNEON(MVT::v2f64);
 112     addQRTypeForNEON(MVT::v16i8);
 113     addQRTypeForNEON(MVT::v8i16);
 114     addQRTypeForNEON(MVT::v4i32);
 115     addQRTypeForNEON(MVT::v2i64);
 116   }
 117
 118   // Compute derived properties from the register classes
 119   computeRegisterProperties();
 120
 121   // Provide all sorts of operation actions
 122   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 123   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 124   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 125   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 126   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 127   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 128   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 129   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 130   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 131   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 132   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 133   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 134   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 135   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 136   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 137   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 138   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 139   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 140   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 141   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 142   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 143
 144   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 145   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 146   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 147
 148   setOperationAction(ISD::FREM, MVT::f32, Expand);
 149   setOperationAction(ISD::FREM, MVT::f64, Expand);
 150   setOperationAction(ISD::FREM, MVT::f80, Expand);
 151
 152   // Custom lowering hooks are needed for XOR
 153   // to fold it into CSINC/CSINV.
 154   setOperationAction(ISD::XOR, MVT::i32, Custom);
 155   setOperationAction(ISD::XOR, MVT::i64, Custom);
 156
 157   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 158   // there's a valid register class, so we need custom operations in most cases.
 159   setOperationAction(ISD::FABS, MVT::f128, Expand);
 160   setOperationAction(ISD::FADD, MVT::f128, Custom);
 161   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 162   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 163   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 164   setOperationAction(ISD::FMA, MVT::f128, Expand);
 165   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 166   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 167   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 168   setOperationAction(ISD::FREM, MVT::f128, Expand);
 169   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 170   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 171   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 172   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 173   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 174   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 175   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 176   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 177   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 178   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 179   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 180
 181   // Lowering for many of the conversions is actually specified by the non-f128
 182   // type. The LowerXXX function will be trivial when f128 isn't involved.
 183   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 184   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 185   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 186   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 187   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 188   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 189   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 190   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 191   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 192   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 193   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 194   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 195   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 196   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 197
 198   // Variable arguments.
 199   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 200   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 201   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 202   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 203
 204   // Variable-sized objects.
 205   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 206   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 207   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 208
 209   // Exception handling.
 210   // FIXME: These are guesses. Has this been defined yet?
 211   setExceptionPointerRegister(AArch64::X0);
 212   setExceptionSelectorRegister(AArch64::X1);
 213
 214   // Constant pool entries
 215   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 216
 217   // BlockAddress
 218   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 219
 220   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 221   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 222   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 223   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 224   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 225   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 226   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 227   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 228   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 229
 230   // AArch64 lacks both left-rotate and popcount instructions.
 231   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 232   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 233
 234   // AArch64 doesn't have {U|S}MUL_LOHI.
 235   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 236   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 237
 238
 239   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 240   // counterparts, which AArch64 supports directly.
 241   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 242   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 243   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 244   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 245
 246   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 247   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 248
 249   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 250   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 251   setOperationAction(ISD::SREM, MVT::i32, Expand);
 252   setOperationAction(ISD::SREM, MVT::i64, Expand);
 253   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 254   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 255   setOperationAction(ISD::UREM, MVT::i32, Expand);
 256   setOperationAction(ISD::UREM, MVT::i64, Expand);
 257
 258   // Custom lower Add/Sub/Mul with overflow.
 259   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 260   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 261   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 262   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 263   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 264   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 265   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 266   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 267   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 268   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 269   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 270   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 271
 272   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 273   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 274   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 275   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 276   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 277   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 278   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 279   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 280
 281   // AArch64 has implementations of a lot of rounding-like FP operations.
 282   static MVT RoundingTypes[] = { MVT::f32, MVT::f64};
 283   for (unsigned I = 0; I < array_lengthof(RoundingTypes); ++I) {
 284     MVT Ty = RoundingTypes[I];
 285     setOperationAction(ISD::FFLOOR, Ty, Legal);
 286     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 287     setOperationAction(ISD::FCEIL, Ty, Legal);
 288     setOperationAction(ISD::FRINT, Ty, Legal);
 289     setOperationAction(ISD::FTRUNC, Ty, Legal);
 290     setOperationAction(ISD::FROUND, Ty, Legal);
 291   }
 292
 293   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 294
 295   if (Subtarget->isTargetMachO()) {
 296     // For iOS, we don't want to the normal expansion of a libcall to
 297     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 298     // traffic.
 299     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 300     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 301   } else {
 302     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 303     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 304   }
 305
 306   // AArch64 does not have floating-point extending loads, i1 sign-extending
 307   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 308   setLoadExtAction(ISD::EXTLOAD, MVT::f16, Expand);
 309   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 310   setLoadExtAction(ISD::EXTLOAD, MVT::f64, Expand);
 311   setLoadExtAction(ISD::EXTLOAD, MVT::f80, Expand);
 312   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Expand);
 313   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 314   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 315   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 316   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 317   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 318   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 319   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 320
 321   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
 322   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
 323
 324   // Indexed loads and stores are supported.
 325   for (unsigned im = (unsigned)ISD::PRE_INC;
 326        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 327     setIndexedLoadAction(im, MVT::i8, Legal);
 328     setIndexedLoadAction(im, MVT::i16, Legal);
 329     setIndexedLoadAction(im, MVT::i32, Legal);
 330     setIndexedLoadAction(im, MVT::i64, Legal);
 331     setIndexedLoadAction(im, MVT::f64, Legal);
 332     setIndexedLoadAction(im, MVT::f32, Legal);
 333     setIndexedStoreAction(im, MVT::i8, Legal);
 334     setIndexedStoreAction(im, MVT::i16, Legal);
 335     setIndexedStoreAction(im, MVT::i32, Legal);
 336     setIndexedStoreAction(im, MVT::i64, Legal);
 337     setIndexedStoreAction(im, MVT::f64, Legal);
 338     setIndexedStoreAction(im, MVT::f32, Legal);
 339   }
 340
 341   // Trap.
 342   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 343
 344   // We combine OR nodes for bitfield operations.
 345   setTargetDAGCombine(ISD::OR);
 346
 347   // Vector add and sub nodes may conceal a high-half opportunity.
 348   // Also, try to fold ADD into CSINC/CSINV..
 349   setTargetDAGCombine(ISD::ADD);
 350   setTargetDAGCombine(ISD::SUB);
 351
 352   setTargetDAGCombine(ISD::XOR);
 353   setTargetDAGCombine(ISD::SINT_TO_FP);
 354   setTargetDAGCombine(ISD::UINT_TO_FP);
 355
 356   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 357
 358   setTargetDAGCombine(ISD::ANY_EXTEND);
 359   setTargetDAGCombine(ISD::ZERO_EXTEND);
 360   setTargetDAGCombine(ISD::SIGN_EXTEND);
 361   setTargetDAGCombine(ISD::BITCAST);
 362   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 363   setTargetDAGCombine(ISD::STORE);
 364
 365   setTargetDAGCombine(ISD::MUL);
 366
 367   setTargetDAGCombine(ISD::SELECT);
 368   setTargetDAGCombine(ISD::VSELECT);
 369
 370   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 371   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 372   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 373
 374   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 375   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 376   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 377
 378   setStackPointerRegisterToSaveRestore(AArch64::SP);
 379
 380   setSchedulingPreference(Sched::Hybrid);
 381
 382   // Enable TBZ/TBNZ
 383   MaskAndBranchFoldingIsLegal = true;
 384
 385   setMinFunctionAlignment(2);
 386
 387   RequireStrictAlign = (Align == StrictAlign);
 388
 389   setHasExtractBitsInsn(true);
 390
 391   if (Subtarget->hasNEON()) {
 392     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 393     // silliness like this:
 394     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 395     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 396     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 397     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 398     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 399     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 400     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 401     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 402     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 403     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 404     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 405     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 406     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 407     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 408     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 409     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 410     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 411     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 412     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 413     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 414     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 415     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 416     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 417     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 418     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 419
 420     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 421     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 422     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 423     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 424     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 425
 426     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 427
 428     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 429     // elements smaller than i32, so promote the input to i32 first.
 430     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 431     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 432     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 433     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 434     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 435     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 436     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 437     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 438     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 439
 440     // AArch64 doesn't have MUL.2d:
 441     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 442     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 443     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 444     // Likewise, narrowing and extending vector loads/stores aren't handled
 445     // directly.
 446     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 447          VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 448
 449       setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,
 450                          Expand);
 451
 452       setOperationAction(ISD::MULHS, (MVT::SimpleValueType)VT, Expand);
 453       setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 454       setOperationAction(ISD::MULHU, (MVT::SimpleValueType)VT, Expand);
 455       setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 456
 457       setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 458
 459       for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 460            InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 461         setTruncStoreAction((MVT::SimpleValueType)VT,
 462                             (MVT::SimpleValueType)InnerVT, Expand);
 463       setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 464       setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 465       setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 466     }
 467
 468     // AArch64 has implementations of a lot of rounding-like FP operations.
 469     static MVT RoundingVecTypes[] = {MVT::v2f32, MVT::v4f32, MVT::v2f64 };
 470     for (unsigned I = 0; I < array_lengthof(RoundingVecTypes); ++I) {
 471       MVT Ty = RoundingVecTypes[I];
 472       setOperationAction(ISD::FFLOOR, Ty, Legal);
 473       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 474       setOperationAction(ISD::FCEIL, Ty, Legal);
 475       setOperationAction(ISD::FRINT, Ty, Legal);
 476       setOperationAction(ISD::FTRUNC, Ty, Legal);
 477       setOperationAction(ISD::FROUND, Ty, Legal);
 478     }
 479   }
 480 }
 481
 482 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 483   if (VT == MVT::v2f32) {
 484     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 485     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 486
 487     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 488     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 489   } else if (VT == MVT::v2f64 || VT == MVT::v4f32) {
 490     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 491     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 492
 493     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 494     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 495   }
 496
 497   // Mark vector float intrinsics as expand.
 498   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 499     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 500     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 501     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 502     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 503     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 504     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 505     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 506     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 507     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 508   }
 509
 510   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 511   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 512   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 513   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 514   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 515   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 516   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 517   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 518   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 519   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 520   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 521   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 522
 523   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 524   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 525   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 526   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 527
 528   // CNT supports only B element sizes.
 529   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 530     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 531
 532   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 533   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 534   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 535   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 536   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 537
 538   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 539   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 540
 541   if (Subtarget->isLittleEndian()) {
 542     for (unsigned im = (unsigned)ISD::PRE_INC;
 543          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 544       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 545       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 546     }
 547   }
 548 }
 549
 550 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 551   addRegisterClass(VT, &AArch64::FPR64RegClass);
 552   addTypeForNEON(VT, MVT::v2i32);
 553 }
 554
 555 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 556   addRegisterClass(VT, &AArch64::FPR128RegClass);
 557   addTypeForNEON(VT, MVT::v4i32);
 558 }
 559
 560 EVT AArch64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 561   if (!VT.isVector())
 562     return MVT::i32;
 563   return VT.changeVectorElementTypeToInteger();
 564 }
 565
 566 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 567 /// Mask are known to be either zero or one and return them in the
 568 /// KnownZero/KnownOne bitsets.
 569 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 570     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 571     const SelectionDAG &DAG, unsigned Depth) const {
 572   switch (Op.getOpcode()) {
 573   default:
 574     break;
 575   case AArch64ISD::CSEL: {
 576     APInt KnownZero2, KnownOne2;
 577     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 578     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 579     KnownZero &= KnownZero2;
 580     KnownOne &= KnownOne2;
 581     break;
 582   }
 583   case ISD::INTRINSIC_W_CHAIN: {
 584    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 585     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 586     switch (IntID) {
 587     default: return;
 588     case Intrinsic::aarch64_ldaxr:
 589     case Intrinsic::aarch64_ldxr: {
 590       unsigned BitWidth = KnownOne.getBitWidth();
 591       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 592       unsigned MemBits = VT.getScalarType().getSizeInBits();
 593       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 594       return;
 595     }
 596     }
 597     break;
 598   }
 599   case ISD::INTRINSIC_WO_CHAIN:
 600   case ISD::INTRINSIC_VOID: {
 601     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 602     switch (IntNo) {
 603     default:
 604       break;
 605     case Intrinsic::aarch64_neon_umaxv:
 606     case Intrinsic::aarch64_neon_uminv: {
 607       // Figure out the datatype of the vector operand. The UMINV instruction
 608       // will zero extend the result, so we can mark as known zero all the
 609       // bits larger than the element datatype. 32-bit or larget doesn't need
 610       // this as those are legal types and will be handled by isel directly.
 611       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 612       unsigned BitWidth = KnownZero.getBitWidth();
 613       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 614         assert(BitWidth >= 8 && "Unexpected width!");
 615         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 616         KnownZero |= Mask;
 617       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 618         assert(BitWidth >= 16 && "Unexpected width!");
 619         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 620         KnownZero |= Mask;
 621       }
 622       break;
 623     } break;
 624     }
 625   }
 626   }
 627 }
 628
 629 MVT AArch64TargetLowering::getScalarShiftAmountTy(EVT LHSTy) const {
 630   return MVT::i64;
 631 }
 632
 633 unsigned AArch64TargetLowering::getMaximalGlobalOffset() const {
 634   // FIXME: On AArch64, this depends on the type.
 635   // Basically, the addressable offsets are up to 4095 * Ty.getSizeInBytes().
 636   // and the offset has to be a multiple of the related size in bytes.
 637   return 4095;
 638 }
 639
 640 FastISel *
 641 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 642                                       const TargetLibraryInfo *libInfo) const {
 643   return AArch64::createFastISel(funcInfo, libInfo);
 644 }
 645
 646 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 647   switch (Opcode) {
 648   default:
 649     return nullptr;
 650   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 651   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 652   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 653   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 654   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 655   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 656   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 657   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 658   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 659   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 660   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 661   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 662   case AArch64ISD::TLSDESC_CALL:      return "AArch64ISD::TLSDESC_CALL";
 663   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 664   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 665   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 666   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 667   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 668   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 669   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 670   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 671   case AArch64ISD::FMIN:              return "AArch64ISD::FMIN";
 672   case AArch64ISD::FMAX:              return "AArch64ISD::FMAX";
 673   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 674   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 675   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 676   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 677   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 678   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 679   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 680   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 681   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 682   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 683   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 684   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 685   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 686   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 687   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 688   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 689   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 690   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 691   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 692   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 693   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 694   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 695   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 696   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 697   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 698   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 699   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 700   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 701   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 702   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 703   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 704   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 705   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 706   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 707   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 708   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 709   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 710   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 711   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 712   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 713   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 714   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 715   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 716   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 717   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 718   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 719   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 720   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 721   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 722   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 723   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 724   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 725   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 726   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 727   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 728   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 729   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 730   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 731   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 732   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 733   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 734   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 735   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 736   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 737   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 738   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 739   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 740   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 741   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 742   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 743   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 744   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 745   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 746   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 747   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 748   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 749   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 750   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 751   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 752   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 753   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 754   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 755   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 756   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 757   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 758   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 759   }
 760 }
 761
 762 MachineBasicBlock *
 763 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 764                                     MachineBasicBlock *MBB) const {
 765   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 766   // phi node:
 767
 768   // OrigBB:
 769   //     [... previous instrs leading to comparison ...]
 770   //     b.ne TrueBB
 771   //     b EndBB
 772   // TrueBB:
 773   //     ; Fallthrough
 774   // EndBB:
 775   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 776
 777   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 778   MachineFunction *MF = MBB->getParent();
 779   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 780   DebugLoc DL = MI->getDebugLoc();
 781   MachineFunction::iterator It = MBB;
 782   ++It;
 783
 784   unsigned DestReg = MI->getOperand(0).getReg();
 785   unsigned IfTrueReg = MI->getOperand(1).getReg();
 786   unsigned IfFalseReg = MI->getOperand(2).getReg();
 787   unsigned CondCode = MI->getOperand(3).getImm();
 788   bool NZCVKilled = MI->getOperand(4).isKill();
 789
 790   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 791   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 792   MF->insert(It, TrueBB);
 793   MF->insert(It, EndBB);
 794
 795   // Transfer rest of current basic-block to EndBB
 796   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 797                 MBB->end());
 798   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 799
 800   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 801   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 802   MBB->addSuccessor(TrueBB);
 803   MBB->addSuccessor(EndBB);
 804
 805   // TrueBB falls through to the end.
 806   TrueBB->addSuccessor(EndBB);
 807
 808   if (!NZCVKilled) {
 809     TrueBB->addLiveIn(AArch64::NZCV);
 810     EndBB->addLiveIn(AArch64::NZCV);
 811   }
 812
 813   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 814       .addReg(IfTrueReg)
 815       .addMBB(TrueBB)
 816       .addReg(IfFalseReg)
 817       .addMBB(MBB);
 818
 819   MI->eraseFromParent();
 820   return EndBB;
 821 }
 822
 823 MachineBasicBlock *
 824 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 825                                                  MachineBasicBlock *BB) const {
 826   switch (MI->getOpcode()) {
 827   default:
 828 #ifndef NDEBUG
 829     MI->dump();
 830 #endif
 831     llvm_unreachable("Unexpected instruction for custom inserter!");
 832
 833   case AArch64::F128CSEL:
 834     return EmitF128CSEL(MI, BB);
 835
 836   case TargetOpcode::STACKMAP:
 837   case TargetOpcode::PATCHPOINT:
 838     return emitPatchPoint(MI, BB);
 839   }
 840 }
 841
 842 //===----------------------------------------------------------------------===//
 843 // AArch64 Lowering private implementation.
 844 //===----------------------------------------------------------------------===//
 845
 846 //===----------------------------------------------------------------------===//
 847 // Lowering Code
 848 //===----------------------------------------------------------------------===//
 849
 850 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
 851 /// CC
 852 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
 853   switch (CC) {
 854   default:
 855     llvm_unreachable("Unknown condition code!");
 856   case ISD::SETNE:
 857     return AArch64CC::NE;
 858   case ISD::SETEQ:
 859     return AArch64CC::EQ;
 860   case ISD::SETGT:
 861     return AArch64CC::GT;
 862   case ISD::SETGE:
 863     return AArch64CC::GE;
 864   case ISD::SETLT:
 865     return AArch64CC::LT;
 866   case ISD::SETLE:
 867     return AArch64CC::LE;
 868   case ISD::SETUGT:
 869     return AArch64CC::HI;
 870   case ISD::SETUGE:
 871     return AArch64CC::HS;
 872   case ISD::SETULT:
 873     return AArch64CC::LO;
 874   case ISD::SETULE:
 875     return AArch64CC::LS;
 876   }
 877 }
 878
 879 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
 880 static void changeFPCCToAArch64CC(ISD::CondCode CC,
 881                                   AArch64CC::CondCode &CondCode,
 882                                   AArch64CC::CondCode &CondCode2) {
 883   CondCode2 = AArch64CC::AL;
 884   switch (CC) {
 885   default:
 886     llvm_unreachable("Unknown FP condition!");
 887   case ISD::SETEQ:
 888   case ISD::SETOEQ:
 889     CondCode = AArch64CC::EQ;
 890     break;
 891   case ISD::SETGT:
 892   case ISD::SETOGT:
 893     CondCode = AArch64CC::GT;
 894     break;
 895   case ISD::SETGE:
 896   case ISD::SETOGE:
 897     CondCode = AArch64CC::GE;
 898     break;
 899   case ISD::SETOLT:
 900     CondCode = AArch64CC::MI;
 901     break;
 902   case ISD::SETOLE:
 903     CondCode = AArch64CC::LS;
 904     break;
 905   case ISD::SETONE:
 906     CondCode = AArch64CC::MI;
 907     CondCode2 = AArch64CC::GT;
 908     break;
 909   case ISD::SETO:
 910     CondCode = AArch64CC::VC;
 911     break;
 912   case ISD::SETUO:
 913     CondCode = AArch64CC::VS;
 914     break;
 915   case ISD::SETUEQ:
 916     CondCode = AArch64CC::EQ;
 917     CondCode2 = AArch64CC::VS;
 918     break;
 919   case ISD::SETUGT:
 920     CondCode = AArch64CC::HI;
 921     break;
 922   case ISD::SETUGE:
 923     CondCode = AArch64CC::PL;
 924     break;
 925   case ISD::SETLT:
 926   case ISD::SETULT:
 927     CondCode = AArch64CC::LT;
 928     break;
 929   case ISD::SETLE:
 930   case ISD::SETULE:
 931     CondCode = AArch64CC::LE;
 932     break;
 933   case ISD::SETNE:
 934   case ISD::SETUNE:
 935     CondCode = AArch64CC::NE;
 936     break;
 937   }
 938 }
 939
 940 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
 941 /// CC usable with the vector instructions. Fewer operations are available
 942 /// without a real NZCV register, so we have to use less efficient combinations
 943 /// to get the same effect.
 944 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
 945                                         AArch64CC::CondCode &CondCode,
 946                                         AArch64CC::CondCode &CondCode2,
 947                                         bool &Invert) {
 948   Invert = false;
 949   switch (CC) {
 950   default:
 951     // Mostly the scalar mappings work fine.
 952     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
 953     break;
 954   case ISD::SETUO:
 955     Invert = true; // Fallthrough
 956   case ISD::SETO:
 957     CondCode = AArch64CC::MI;
 958     CondCode2 = AArch64CC::GE;
 959     break;
 960   case ISD::SETUEQ:
 961   case ISD::SETULT:
 962   case ISD::SETULE:
 963   case ISD::SETUGT:
 964   case ISD::SETUGE:
 965     // All of the compare-mask comparisons are ordered, but we can switch
 966     // between the two by a double inversion. E.g. ULE == !OGT.
 967     Invert = true;
 968     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
 969     break;
 970   }
 971 }
 972
 973 static bool isLegalArithImmed(uint64_t C) {
 974   // Matches AArch64DAGToDAGISel::SelectArithImmed().
 975   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
 976 }
 977
 978 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
 979                               SDLoc dl, SelectionDAG &DAG) {
 980   EVT VT = LHS.getValueType();
 981
 982   if (VT.isFloatingPoint())
 983     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
 984
 985   // The CMP instruction is just an alias for SUBS, and representing it as
 986   // SUBS means that it's possible to get CSE with subtract operations.
 987   // A later phase can perform the optimization of setting the destination
 988   // register to WZR/XZR if it ends up being unused.
 989   unsigned Opcode = AArch64ISD::SUBS;
 990
 991   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
 992       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
 993       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
 994     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
 995     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
 996     // can be set differently by this operation. It comes down to whether
 997     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
 998     // everything is fine. If not then the optimization is wrong. Thus general
 999     // comparisons are only valid if op2 != 0.
1000
1001     // So, finally, the only LLVM-native comparisons that don't mention C and V
1002     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1003     // the absence of information about op2.
1004     Opcode = AArch64ISD::ADDS;
1005     RHS = RHS.getOperand(1);
1006   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1007              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1008              !isUnsignedIntSetCC(CC)) {
1009     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1010     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1011     // of the signed comparisons.
1012     Opcode = AArch64ISD::ANDS;
1013     RHS = LHS.getOperand(1);
1014     LHS = LHS.getOperand(0);
1015   }
1016
1017   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT::i32), LHS, RHS)
1018       .getValue(1);
1019 }
1020
1021 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1022                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1023   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1024     EVT VT = RHS.getValueType();
1025     uint64_t C = RHSC->getZExtValue();
1026     if (!isLegalArithImmed(C)) {
1027       // Constant does not fit, try adjusting it by one?
1028       switch (CC) {
1029       default:
1030         break;
1031       case ISD::SETLT:
1032       case ISD::SETGE:
1033         if ((VT == MVT::i32 && C != 0x80000000 &&
1034              isLegalArithImmed((uint32_t)(C - 1))) ||
1035             (VT == MVT::i64 && C != 0x80000000ULL &&
1036              isLegalArithImmed(C - 1ULL))) {
1037           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1038           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1039           RHS = DAG.getConstant(C, VT);
1040         }
1041         break;
1042       case ISD::SETULT:
1043       case ISD::SETUGE:
1044         if ((VT == MVT::i32 && C != 0 &&
1045              isLegalArithImmed((uint32_t)(C - 1))) ||
1046             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1047           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1048           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1049           RHS = DAG.getConstant(C, VT);
1050         }
1051         break;
1052       case ISD::SETLE:
1053       case ISD::SETGT:
1054         if ((VT == MVT::i32 && C != 0x7fffffff &&
1055              isLegalArithImmed((uint32_t)(C + 1))) ||
1056             (VT == MVT::i64 && C != 0x7ffffffffffffffULL &&
1057              isLegalArithImmed(C + 1ULL))) {
1058           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1059           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1060           RHS = DAG.getConstant(C, VT);
1061         }
1062         break;
1063       case ISD::SETULE:
1064       case ISD::SETUGT:
1065         if ((VT == MVT::i32 && C != 0xffffffff &&
1066              isLegalArithImmed((uint32_t)(C + 1))) ||
1067             (VT == MVT::i64 && C != 0xfffffffffffffffULL &&
1068              isLegalArithImmed(C + 1ULL))) {
1069           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1070           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1071           RHS = DAG.getConstant(C, VT);
1072         }
1073         break;
1074       }
1075     }
1076   }
1077
1078   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1079   AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
1080   AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1081   return Cmp;
1082 }
1083
1084 static std::pair<SDValue, SDValue>
1085 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1086   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1087          "Unsupported value type");
1088   SDValue Value, Overflow;
1089   SDLoc DL(Op);
1090   SDValue LHS = Op.getOperand(0);
1091   SDValue RHS = Op.getOperand(1);
1092   unsigned Opc = 0;
1093   switch (Op.getOpcode()) {
1094   default:
1095     llvm_unreachable("Unknown overflow instruction!");
1096   case ISD::SADDO:
1097     Opc = AArch64ISD::ADDS;
1098     CC = AArch64CC::VS;
1099     break;
1100   case ISD::UADDO:
1101     Opc = AArch64ISD::ADDS;
1102     CC = AArch64CC::HS;
1103     break;
1104   case ISD::SSUBO:
1105     Opc = AArch64ISD::SUBS;
1106     CC = AArch64CC::VS;
1107     break;
1108   case ISD::USUBO:
1109     Opc = AArch64ISD::SUBS;
1110     CC = AArch64CC::LO;
1111     break;
1112   // Multiply needs a little bit extra work.
1113   case ISD::SMULO:
1114   case ISD::UMULO: {
1115     CC = AArch64CC::NE;
1116     bool IsSigned = (Op.getOpcode() == ISD::SMULO) ? true : false;
1117     if (Op.getValueType() == MVT::i32) {
1118       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1119       // For a 32 bit multiply with overflow check we want the instruction
1120       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1121       // need to generate the following pattern:
1122       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1123       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1124       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1125       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1126       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1127                                 DAG.getConstant(0, MVT::i64));
1128       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1129       // operation. We need to clear out the upper 32 bits, because we used a
1130       // widening multiply that wrote all 64 bits. In the end this should be a
1131       // noop.
1132       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1133       if (IsSigned) {
1134         // The signed overflow check requires more than just a simple check for
1135         // any bit set in the upper 32 bits of the result. These bits could be
1136         // just the sign bits of a negative number. To perform the overflow
1137         // check we have to arithmetic shift right the 32nd bit of the result by
1138         // 31 bits. Then we compare the result to the upper 32 bits.
1139         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1140                                         DAG.getConstant(32, MVT::i64));
1141         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1142         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1143                                         DAG.getConstant(31, MVT::i64));
1144         // It is important that LowerBits is last, otherwise the arithmetic
1145         // shift will not be folded into the compare (SUBS).
1146         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1147         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1148                        .getValue(1);
1149       } else {
1150         // The overflow check for unsigned multiply is easy. We only need to
1151         // check if any of the upper 32 bits are set. This can be done with a
1152         // CMP (shifted register). For that we need to generate the following
1153         // pattern:
1154         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1155         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1156                                         DAG.getConstant(32, MVT::i64));
1157         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1158         Overflow =
1159             DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1160                         UpperBits).getValue(1);
1161       }
1162       break;
1163     }
1164     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1165     // For the 64 bit multiply
1166     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1167     if (IsSigned) {
1168       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1169       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1170                                       DAG.getConstant(63, MVT::i64));
1171       // It is important that LowerBits is last, otherwise the arithmetic
1172       // shift will not be folded into the compare (SUBS).
1173       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1174       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1175                      .getValue(1);
1176     } else {
1177       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1178       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1179       Overflow =
1180           DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1181                       UpperBits).getValue(1);
1182     }
1183     break;
1184   }
1185   } // switch (...)
1186
1187   if (Opc) {
1188     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1189
1190     // Emit the AArch64 operation with overflow check.
1191     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1192     Overflow = Value.getValue(1);
1193   }
1194   return std::make_pair(Value, Overflow);
1195 }
1196
1197 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1198                                              RTLIB::Libcall Call) const {
1199   SmallVector<SDValue, 2> Ops;
1200   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1201     Ops.push_back(Op.getOperand(i));
1202
1203   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1204                      SDLoc(Op)).first;
1205 }
1206
1207 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1208   SDValue Sel = Op.getOperand(0);
1209   SDValue Other = Op.getOperand(1);
1210
1211   // If neither operand is a SELECT_CC, give up.
1212   if (Sel.getOpcode() != ISD::SELECT_CC)
1213     std::swap(Sel, Other);
1214   if (Sel.getOpcode() != ISD::SELECT_CC)
1215     return Op;
1216
1217   // The folding we want to perform is:
1218   // (xor x, (select_cc a, b, cc, 0, -1) )
1219   //   -->
1220   // (csel x, (xor x, -1), cc ...)
1221   //
1222   // The latter will get matched to a CSINV instruction.
1223
1224   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1225   SDValue LHS = Sel.getOperand(0);
1226   SDValue RHS = Sel.getOperand(1);
1227   SDValue TVal = Sel.getOperand(2);
1228   SDValue FVal = Sel.getOperand(3);
1229   SDLoc dl(Sel);
1230
1231   // FIXME: This could be generalized to non-integer comparisons.
1232   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1233     return Op;
1234
1235   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1236   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1237
1238   // The the values aren't constants, this isn't the pattern we're looking for.
1239   if (!CFVal || !CTVal)
1240     return Op;
1241
1242   // We can commute the SELECT_CC by inverting the condition.  This
1243   // might be needed to make this fit into a CSINV pattern.
1244   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1245     std::swap(TVal, FVal);
1246     std::swap(CTVal, CFVal);
1247     CC = ISD::getSetCCInverse(CC, true);
1248   }
1249
1250   // If the constants line up, perform the transform!
1251   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1252     SDValue CCVal;
1253     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1254
1255     FVal = Other;
1256     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1257                        DAG.getConstant(-1ULL, Other.getValueType()));
1258
1259     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1260                        CCVal, Cmp);
1261   }
1262
1263   return Op;
1264 }
1265
1266 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1267   EVT VT = Op.getValueType();
1268
1269   // Let legalize expand this if it isn't a legal type yet.
1270   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1271     return SDValue();
1272
1273   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1274
1275   unsigned Opc;
1276   bool ExtraOp = false;
1277   switch (Op.getOpcode()) {
1278   default:
1279     llvm_unreachable("Invalid code");
1280   case ISD::ADDC:
1281     Opc = AArch64ISD::ADDS;
1282     break;
1283   case ISD::SUBC:
1284     Opc = AArch64ISD::SUBS;
1285     break;
1286   case ISD::ADDE:
1287     Opc = AArch64ISD::ADCS;
1288     ExtraOp = true;
1289     break;
1290   case ISD::SUBE:
1291     Opc = AArch64ISD::SBCS;
1292     ExtraOp = true;
1293     break;
1294   }
1295
1296   if (!ExtraOp)
1297     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1298   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1299                      Op.getOperand(2));
1300 }
1301
1302 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1303   // Let legalize expand this if it isn't a legal type yet.
1304   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1305     return SDValue();
1306
1307   AArch64CC::CondCode CC;
1308   // The actual operation that sets the overflow or carry flag.
1309   SDValue Value, Overflow;
1310   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1311
1312   // We use 0 and 1 as false and true values.
1313   SDValue TVal = DAG.getConstant(1, MVT::i32);
1314   SDValue FVal = DAG.getConstant(0, MVT::i32);
1315
1316   // We use an inverted condition, because the conditional select is inverted
1317   // too. This will allow it to be selected to a single instruction:
1318   // CSINC Wd, WZR, WZR, invert(cond).
1319   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), MVT::i32);
1320   Overflow = DAG.getNode(AArch64ISD::CSEL, SDLoc(Op), MVT::i32, FVal, TVal,
1321                          CCVal, Overflow);
1322
1323   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1324   return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), VTs, Value, Overflow);
1325 }
1326
1327 // Prefetch operands are:
1328 // 1: Address to prefetch
1329 // 2: bool isWrite
1330 // 3: int locality (0 = no locality ... 3 = extreme locality)
1331 // 4: bool isDataCache
1332 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1333   SDLoc DL(Op);
1334   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1335   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1336   // The data thing is not used.
1337   // unsigned isData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1338
1339   bool IsStream = !Locality;
1340   // When the locality number is set
1341   if (Locality) {
1342     // The front-end should have filtered out the out-of-range values
1343     assert(Locality <= 3 && "Prefetch locality out-of-range");
1344     // The locality degree is the opposite of the cache speed.
1345     // Put the number the other way around.
1346     // The encoding starts at 0 for level 1
1347     Locality = 3 - Locality;
1348   }
1349
1350   // built the mask value encoding the expected behavior.
1351   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1352                    (Locality << 1) |    // Cache level bits
1353                    (unsigned)IsStream;  // Stream bit
1354   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1355                      DAG.getConstant(PrfOp, MVT::i32), Op.getOperand(1));
1356 }
1357
1358 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1359                                               SelectionDAG &DAG) const {
1360   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1361
1362   RTLIB::Libcall LC;
1363   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1364
1365   return LowerF128Call(Op, DAG, LC);
1366 }
1367
1368 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1369                                              SelectionDAG &DAG) const {
1370   if (Op.getOperand(0).getValueType() != MVT::f128) {
1371     // It's legal except when f128 is involved
1372     return Op;
1373   }
1374
1375   RTLIB::Libcall LC;
1376   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1377
1378   // FP_ROUND node has a second operand indicating whether it is known to be
1379   // precise. That doesn't take part in the LibCall so we can't directly use
1380   // LowerF128Call.
1381   SDValue SrcVal = Op.getOperand(0);
1382   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1383                      /*isSigned*/ false, SDLoc(Op)).first;
1384 }
1385
1386 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1387   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1388   // Any additional optimization in this function should be recorded
1389   // in the cost tables.
1390   EVT InVT = Op.getOperand(0).getValueType();
1391   EVT VT = Op.getValueType();
1392
1393   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1394     SDLoc dl(Op);
1395     SDValue Cv =
1396         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1397                     Op.getOperand(0));
1398     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1399   }
1400
1401   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1402     SDLoc dl(Op);
1403     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, MVT::v2f64, Op.getOperand(0));
1404     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1405   }
1406
1407   // Type changing conversions are illegal.
1408   return Op;
1409 }
1410
1411 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1412                                               SelectionDAG &DAG) const {
1413   if (Op.getOperand(0).getValueType().isVector())
1414     return LowerVectorFP_TO_INT(Op, DAG);
1415
1416   if (Op.getOperand(0).getValueType() != MVT::f128) {
1417     // It's legal except when f128 is involved
1418     return Op;
1419   }
1420
1421   RTLIB::Libcall LC;
1422   if (Op.getOpcode() == ISD::FP_TO_SINT)
1423     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1424   else
1425     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1426
1427   SmallVector<SDValue, 2> Ops;
1428   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1429     Ops.push_back(Op.getOperand(i));
1430
1431   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1432                      SDLoc(Op)).first;
1433 }
1434
1435 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1436   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1437   // Any additional optimization in this function should be recorded
1438   // in the cost tables.
1439   EVT VT = Op.getValueType();
1440   SDLoc dl(Op);
1441   SDValue In = Op.getOperand(0);
1442   EVT InVT = In.getValueType();
1443
1444   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1445     MVT CastVT =
1446         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
1447                          InVT.getVectorNumElements());
1448     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
1449     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0));
1450   }
1451
1452   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1453     unsigned CastOpc =
1454         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1455     EVT CastVT = VT.changeVectorElementTypeToInteger();
1456     In = DAG.getNode(CastOpc, dl, CastVT, In);
1457     return DAG.getNode(Op.getOpcode(), dl, VT, In);
1458   }
1459
1460   return Op;
1461 }
1462
1463 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1464                                             SelectionDAG &DAG) const {
1465   if (Op.getValueType().isVector())
1466     return LowerVectorINT_TO_FP(Op, DAG);
1467
1468   // i128 conversions are libcalls.
1469   if (Op.getOperand(0).getValueType() == MVT::i128)
1470     return SDValue();
1471
1472   // Other conversions are legal, unless it's to the completely software-based
1473   // fp128.
1474   if (Op.getValueType() != MVT::f128)
1475     return Op;
1476
1477   RTLIB::Libcall LC;
1478   if (Op.getOpcode() == ISD::SINT_TO_FP)
1479     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1480   else
1481     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1482
1483   return LowerF128Call(Op, DAG, LC);
1484 }
1485
1486 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1487                                             SelectionDAG &DAG) const {
1488   // For iOS, we want to call an alternative entry point: __sincos_stret,
1489   // which returns the values in two S / D registers.
1490   SDLoc dl(Op);
1491   SDValue Arg = Op.getOperand(0);
1492   EVT ArgVT = Arg.getValueType();
1493   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1494
1495   ArgListTy Args;
1496   ArgListEntry Entry;
1497
1498   Entry.Node = Arg;
1499   Entry.Ty = ArgTy;
1500   Entry.isSExt = false;
1501   Entry.isZExt = false;
1502   Args.push_back(Entry);
1503
1504   const char *LibcallName =
1505       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1506   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
1507
1508   StructType *RetTy = StructType::get(ArgTy, ArgTy, NULL);
1509   TargetLowering::CallLoweringInfo CLI(DAG);
1510   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1511     .setCallee(CallingConv::Fast, RetTy, Callee, std::move(Args), 0);
1512
1513   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1514   return CallResult.first;
1515 }
1516
1517 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
1518   if (Op.getValueType() != MVT::f16)
1519     return SDValue();
1520
1521   assert(Op.getOperand(0).getValueType() == MVT::i16);
1522   SDLoc DL(Op);
1523
1524   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
1525   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
1526   return SDValue(
1527       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, MVT::f16, Op,
1528                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
1529       0);
1530 }
1531
1532
1533 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
1534                                               SelectionDAG &DAG) const {
1535   switch (Op.getOpcode()) {
1536   default:
1537     llvm_unreachable("unimplemented operand");
1538     return SDValue();
1539   case ISD::BITCAST:
1540     return LowerBITCAST(Op, DAG);
1541   case ISD::GlobalAddress:
1542     return LowerGlobalAddress(Op, DAG);
1543   case ISD::GlobalTLSAddress:
1544     return LowerGlobalTLSAddress(Op, DAG);
1545   case ISD::SETCC:
1546     return LowerSETCC(Op, DAG);
1547   case ISD::BR_CC:
1548     return LowerBR_CC(Op, DAG);
1549   case ISD::SELECT:
1550     return LowerSELECT(Op, DAG);
1551   case ISD::SELECT_CC:
1552     return LowerSELECT_CC(Op, DAG);
1553   case ISD::JumpTable:
1554     return LowerJumpTable(Op, DAG);
1555   case ISD::ConstantPool:
1556     return LowerConstantPool(Op, DAG);
1557   case ISD::BlockAddress:
1558     return LowerBlockAddress(Op, DAG);
1559   case ISD::VASTART:
1560     return LowerVASTART(Op, DAG);
1561   case ISD::VACOPY:
1562     return LowerVACOPY(Op, DAG);
1563   case ISD::VAARG:
1564     return LowerVAARG(Op, DAG);
1565   case ISD::ADDC:
1566   case ISD::ADDE:
1567   case ISD::SUBC:
1568   case ISD::SUBE:
1569     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
1570   case ISD::SADDO:
1571   case ISD::UADDO:
1572   case ISD::SSUBO:
1573   case ISD::USUBO:
1574   case ISD::SMULO:
1575   case ISD::UMULO:
1576     return LowerXALUO(Op, DAG);
1577   case ISD::FADD:
1578     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
1579   case ISD::FSUB:
1580     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
1581   case ISD::FMUL:
1582     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
1583   case ISD::FDIV:
1584     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
1585   case ISD::FP_ROUND:
1586     return LowerFP_ROUND(Op, DAG);
1587   case ISD::FP_EXTEND:
1588     return LowerFP_EXTEND(Op, DAG);
1589   case ISD::FRAMEADDR:
1590     return LowerFRAMEADDR(Op, DAG);
1591   case ISD::RETURNADDR:
1592     return LowerRETURNADDR(Op, DAG);
1593   case ISD::INSERT_VECTOR_ELT:
1594     return LowerINSERT_VECTOR_ELT(Op, DAG);
1595   case ISD::EXTRACT_VECTOR_ELT:
1596     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
1597   case ISD::BUILD_VECTOR:
1598     return LowerBUILD_VECTOR(Op, DAG);
1599   case ISD::VECTOR_SHUFFLE:
1600     return LowerVECTOR_SHUFFLE(Op, DAG);
1601   case ISD::EXTRACT_SUBVECTOR:
1602     return LowerEXTRACT_SUBVECTOR(Op, DAG);
1603   case ISD::SRA:
1604   case ISD::SRL:
1605   case ISD::SHL:
1606     return LowerVectorSRA_SRL_SHL(Op, DAG);
1607   case ISD::SHL_PARTS:
1608     return LowerShiftLeftParts(Op, DAG);
1609   case ISD::SRL_PARTS:
1610   case ISD::SRA_PARTS:
1611     return LowerShiftRightParts(Op, DAG);
1612   case ISD::CTPOP:
1613     return LowerCTPOP(Op, DAG);
1614   case ISD::FCOPYSIGN:
1615     return LowerFCOPYSIGN(Op, DAG);
1616   case ISD::AND:
1617     return LowerVectorAND(Op, DAG);
1618   case ISD::OR:
1619     return LowerVectorOR(Op, DAG);
1620   case ISD::XOR:
1621     return LowerXOR(Op, DAG);
1622   case ISD::PREFETCH:
1623     return LowerPREFETCH(Op, DAG);
1624   case ISD::SINT_TO_FP:
1625   case ISD::UINT_TO_FP:
1626     return LowerINT_TO_FP(Op, DAG);
1627   case ISD::FP_TO_SINT:
1628   case ISD::FP_TO_UINT:
1629     return LowerFP_TO_INT(Op, DAG);
1630   case ISD::FSINCOS:
1631     return LowerFSINCOS(Op, DAG);
1632   }
1633 }
1634
1635 /// getFunctionAlignment - Return the Log2 alignment of this function.
1636 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
1637   return 2;
1638 }
1639
1640 //===----------------------------------------------------------------------===//
1641 //                      Calling Convention Implementation
1642 //===----------------------------------------------------------------------===//
1643
1644 #include "AArch64GenCallingConv.inc"
1645
1646 /// Selects the correct CCAssignFn for a the given CallingConvention
1647 /// value.
1648 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
1649                                                      bool IsVarArg) const {
1650   switch (CC) {
1651   default:
1652     llvm_unreachable("Unsupported calling convention.");
1653   case CallingConv::WebKit_JS:
1654     return CC_AArch64_WebKit_JS;
1655   case CallingConv::C:
1656   case CallingConv::Fast:
1657     if (!Subtarget->isTargetDarwin())
1658       return CC_AArch64_AAPCS;
1659     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
1660   }
1661 }
1662
1663 SDValue AArch64TargetLowering::LowerFormalArguments(
1664     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
1665     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
1666     SmallVectorImpl<SDValue> &InVals) const {
1667   MachineFunction &MF = DAG.getMachineFunction();
1668   MachineFrameInfo *MFI = MF.getFrameInfo();
1669
1670   // Assign locations to all of the incoming arguments.
1671   SmallVector<CCValAssign, 16> ArgLocs;
1672   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1673                  getTargetMachine(), ArgLocs, *DAG.getContext());
1674
1675   // At this point, Ins[].VT may already be promoted to i32. To correctly
1676   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
1677   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
1678   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
1679   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
1680   // LocVT.
1681   unsigned NumArgs = Ins.size();
1682   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
1683   unsigned CurArgIdx = 0;
1684   for (unsigned i = 0; i != NumArgs; ++i) {
1685     MVT ValVT = Ins[i].VT;
1686     std::advance(CurOrigArg, Ins[i].OrigArgIndex - CurArgIdx);
1687     CurArgIdx = Ins[i].OrigArgIndex;
1688
1689     // Get type of the original argument.
1690     EVT ActualVT = getValueType(CurOrigArg->getType(), /*AllowUnknown*/ true);
1691     MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
1692     // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
1693     if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
1694       ValVT = MVT::i8;
1695     else if (ActualMVT == MVT::i16)
1696       ValVT = MVT::i16;
1697
1698     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
1699     bool Res =
1700         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
1701     assert(!Res && "Call operand has unhandled type");
1702     (void)Res;
1703   }
1704   assert(ArgLocs.size() == Ins.size());
1705   SmallVector<SDValue, 16> ArgValues;
1706   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1707     CCValAssign &VA = ArgLocs[i];
1708
1709     if (Ins[i].Flags.isByVal()) {
1710       // Byval is used for HFAs in the PCS, but the system should work in a
1711       // non-compliant manner for larger structs.
1712       EVT PtrTy = getPointerTy();
1713       int Size = Ins[i].Flags.getByValSize();
1714       unsigned NumRegs = (Size + 7) / 8;
1715
1716       // FIXME: This works on big-endian for composite byvals, which are the common
1717       // case. It should also work for fundamental types too.
1718       unsigned FrameIdx =
1719         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
1720       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
1721       InVals.push_back(FrameIdxN);
1722
1723       continue;
1724     }
1725
1726     if (VA.isRegLoc()) {
1727       // Arguments stored in registers.
1728       EVT RegVT = VA.getLocVT();
1729
1730       SDValue ArgValue;
1731       const TargetRegisterClass *RC;
1732
1733       if (RegVT == MVT::i32)
1734         RC = &AArch64::GPR32RegClass;
1735       else if (RegVT == MVT::i64)
1736         RC = &AArch64::GPR64RegClass;
1737       else if (RegVT == MVT::f16)
1738         RC = &AArch64::FPR16RegClass;
1739       else if (RegVT == MVT::f32)
1740         RC = &AArch64::FPR32RegClass;
1741       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
1742         RC = &AArch64::FPR64RegClass;
1743       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
1744         RC = &AArch64::FPR128RegClass;
1745       else
1746         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
1747
1748       // Transform the arguments in physical registers into virtual ones.
1749       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1750       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
1751
1752       // If this is an 8, 16 or 32-bit value, it is really passed promoted
1753       // to 64 bits.  Insert an assert[sz]ext to capture this, then
1754       // truncate to the right size.
1755       switch (VA.getLocInfo()) {
1756       default:
1757         llvm_unreachable("Unknown loc info!");
1758       case CCValAssign::Full:
1759         break;
1760       case CCValAssign::BCvt:
1761         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
1762         break;
1763       case CCValAssign::AExt:
1764       case CCValAssign::SExt:
1765       case CCValAssign::ZExt:
1766         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
1767         // nodes after our lowering.
1768         assert(RegVT == Ins[i].VT && "incorrect register location selected");
1769         break;
1770       }
1771
1772       InVals.push_back(ArgValue);
1773
1774     } else { // VA.isRegLoc()
1775       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
1776       unsigned ArgOffset = VA.getLocMemOffset();
1777       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1778
1779       uint32_t BEAlign = 0;
1780       if (ArgSize < 8 && !Subtarget->isLittleEndian())
1781         BEAlign = 8 - ArgSize;
1782
1783       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
1784
1785       // Create load nodes to retrieve arguments from the stack.
1786       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1787       SDValue ArgValue;
1788
1789       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
1790       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
1791       MVT MemVT = VA.getValVT();
1792
1793       switch (VA.getLocInfo()) {
1794       default:
1795         break;
1796       case CCValAssign::BCvt:
1797         MemVT = VA.getLocVT();
1798         break;
1799       case CCValAssign::SExt:
1800         ExtType = ISD::SEXTLOAD;
1801         break;
1802       case CCValAssign::ZExt:
1803         ExtType = ISD::ZEXTLOAD;
1804         break;
1805       case CCValAssign::AExt:
1806         ExtType = ISD::EXTLOAD;
1807         break;
1808       }
1809
1810       ArgValue = DAG.getExtLoad(ExtType, DL, VA.getLocVT(), Chain, FIN,
1811                                 MachinePointerInfo::getFixedStack(FI),
1812                                 MemVT, false, false, false, nullptr);
1813
1814       InVals.push_back(ArgValue);
1815     }
1816   }
1817
1818   // varargs
1819   if (isVarArg) {
1820     if (!Subtarget->isTargetDarwin()) {
1821       // The AAPCS variadic function ABI is identical to the non-variadic
1822       // one. As a result there may be more arguments in registers and we should
1823       // save them for future reference.
1824       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
1825     }
1826
1827     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
1828     // This will point to the next argument passed via stack.
1829     unsigned StackOffset = CCInfo.getNextStackOffset();
1830     // We currently pass all varargs at 8-byte alignment.
1831     StackOffset = ((StackOffset + 7) & ~7);
1832     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
1833   }
1834
1835   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
1836   unsigned StackArgSize = CCInfo.getNextStackOffset();
1837   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
1838   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
1839     // This is a non-standard ABI so by fiat I say we're allowed to make full
1840     // use of the stack area to be popped, which must be aligned to 16 bytes in
1841     // any case:
1842     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
1843
1844     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
1845     // a multiple of 16.
1846     FuncInfo->setArgumentStackToRestore(StackArgSize);
1847
1848     // This realignment carries over to the available bytes below. Our own
1849     // callers will guarantee the space is free by giving an aligned value to
1850     // CALLSEQ_START.
1851   }
1852   // Even if we're not expected to free up the space, it's useful to know how
1853   // much is there while considering tail calls (because we can reuse it).
1854   FuncInfo->setBytesInStackArgArea(StackArgSize);
1855
1856   return Chain;
1857 }
1858
1859 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
1860                                                 SelectionDAG &DAG, SDLoc DL,
1861                                                 SDValue &Chain) const {
1862   MachineFunction &MF = DAG.getMachineFunction();
1863   MachineFrameInfo *MFI = MF.getFrameInfo();
1864   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
1865
1866   SmallVector<SDValue, 8> MemOps;
1867
1868   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
1869                                           AArch64::X3, AArch64::X4, AArch64::X5,
1870                                           AArch64::X6, AArch64::X7 };
1871   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
1872   unsigned FirstVariadicGPR =
1873       CCInfo.getFirstUnallocated(GPRArgRegs, NumGPRArgRegs);
1874
1875   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
1876   int GPRIdx = 0;
1877   if (GPRSaveSize != 0) {
1878     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
1879
1880     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
1881
1882     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
1883       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
1884       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
1885       SDValue Store =
1886           DAG.getStore(Val.getValue(1), DL, Val, FIN,
1887                        MachinePointerInfo::getStack(i * 8), false, false, 0);
1888       MemOps.push_back(Store);
1889       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
1890                         DAG.getConstant(8, getPointerTy()));
1891     }
1892   }
1893   FuncInfo->setVarArgsGPRIndex(GPRIdx);
1894   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
1895
1896   if (Subtarget->hasFPARMv8()) {
1897     static const MCPhysReg FPRArgRegs[] = {
1898         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
1899         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
1900     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
1901     unsigned FirstVariadicFPR =
1902         CCInfo.getFirstUnallocated(FPRArgRegs, NumFPRArgRegs);
1903
1904     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
1905     int FPRIdx = 0;
1906     if (FPRSaveSize != 0) {
1907       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
1908
1909       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
1910
1911       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
1912         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
1913         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
1914
1915         SDValue Store =
1916             DAG.getStore(Val.getValue(1), DL, Val, FIN,
1917                          MachinePointerInfo::getStack(i * 16), false, false, 0);
1918         MemOps.push_back(Store);
1919         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
1920                           DAG.getConstant(16, getPointerTy()));
1921       }
1922     }
1923     FuncInfo->setVarArgsFPRIndex(FPRIdx);
1924     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
1925   }
1926
1927   if (!MemOps.empty()) {
1928     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
1929   }
1930 }
1931
1932 /// LowerCallResult - Lower the result values of a call into the
1933 /// appropriate copies out of appropriate physical registers.
1934 SDValue AArch64TargetLowering::LowerCallResult(
1935     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
1936     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
1937     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
1938     SDValue ThisVal) const {
1939   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
1940                           ? RetCC_AArch64_WebKit_JS
1941                           : RetCC_AArch64_AAPCS;
1942   // Assign locations to each value returned by this call.
1943   SmallVector<CCValAssign, 16> RVLocs;
1944   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1945                  getTargetMachine(), RVLocs, *DAG.getContext());
1946   CCInfo.AnalyzeCallResult(Ins, RetCC);
1947
1948   // Copy all of the result registers out of their specified physreg.
1949   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1950     CCValAssign VA = RVLocs[i];
1951
1952     // Pass 'this' value directly from the argument to return value, to avoid
1953     // reg unit interference
1954     if (i == 0 && isThisReturn) {
1955       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
1956              "unexpected return calling convention register assignment");
1957       InVals.push_back(ThisVal);
1958       continue;
1959     }
1960
1961     SDValue Val =
1962         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
1963     Chain = Val.getValue(1);
1964     InFlag = Val.getValue(2);
1965
1966     switch (VA.getLocInfo()) {
1967     default:
1968       llvm_unreachable("Unknown loc info!");
1969     case CCValAssign::Full:
1970       break;
1971     case CCValAssign::BCvt:
1972       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
1973       break;
1974     }
1975
1976     InVals.push_back(Val);
1977   }
1978
1979   return Chain;
1980 }
1981
1982 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
1983     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
1984     bool isCalleeStructRet, bool isCallerStructRet,
1985     const SmallVectorImpl<ISD::OutputArg> &Outs,
1986     const SmallVectorImpl<SDValue> &OutVals,
1987     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
1988   // For CallingConv::C this function knows whether the ABI needs
1989   // changing. That's not true for other conventions so they will have to opt in
1990   // manually.
1991   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
1992     return false;
1993
1994   const MachineFunction &MF = DAG.getMachineFunction();
1995   const Function *CallerF = MF.getFunction();
1996   CallingConv::ID CallerCC = CallerF->getCallingConv();
1997   bool CCMatch = CallerCC == CalleeCC;
1998
1999   // Byval parameters hand the function a pointer directly into the stack area
2000   // we want to reuse during a tail call. Working around this *is* possible (see
2001   // X86) but less efficient and uglier in LowerCall.
2002   for (Function::const_arg_iterator i = CallerF->arg_begin(),
2003                                     e = CallerF->arg_end();
2004        i != e; ++i)
2005     if (i->hasByValAttr())
2006       return false;
2007
2008   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
2009     if (IsTailCallConvention(CalleeCC) && CCMatch)
2010       return true;
2011     return false;
2012   }
2013
2014   // Now we search for cases where we can use a tail call without changing the
2015   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2016   // concept.
2017
2018   // I want anyone implementing a new calling convention to think long and hard
2019   // about this assert.
2020   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2021          "Unexpected variadic calling convention");
2022
2023   if (isVarArg && !Outs.empty()) {
2024     // At least two cases here: if caller is fastcc then we can't have any
2025     // memory arguments (we'd be expected to clean up the stack afterwards). If
2026     // caller is C then we could potentially use its argument area.
2027
2028     // FIXME: for now we take the most conservative of these in both cases:
2029     // disallow all variadic memory operands.
2030     SmallVector<CCValAssign, 16> ArgLocs;
2031     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2032                    getTargetMachine(), ArgLocs, *DAG.getContext());
2033
2034     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2035     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2036       if (!ArgLocs[i].isRegLoc())
2037         return false;
2038   }
2039
2040   // If the calling conventions do not match, then we'd better make sure the
2041   // results are returned in the same way as what the caller expects.
2042   if (!CCMatch) {
2043     SmallVector<CCValAssign, 16> RVLocs1;
2044     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(),
2045                     getTargetMachine(), RVLocs1, *DAG.getContext());
2046     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2047
2048     SmallVector<CCValAssign, 16> RVLocs2;
2049     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(),
2050                     getTargetMachine(), RVLocs2, *DAG.getContext());
2051     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2052
2053     if (RVLocs1.size() != RVLocs2.size())
2054       return false;
2055     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2056       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2057         return false;
2058       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2059         return false;
2060       if (RVLocs1[i].isRegLoc()) {
2061         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2062           return false;
2063       } else {
2064         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2065           return false;
2066       }
2067     }
2068   }
2069
2070   // Nothing more to check if the callee is taking no arguments
2071   if (Outs.empty())
2072     return true;
2073
2074   SmallVector<CCValAssign, 16> ArgLocs;
2075   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2076                  getTargetMachine(), ArgLocs, *DAG.getContext());
2077
2078   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2079
2080   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2081
2082   // If the stack arguments for this call would fit into our own save area then
2083   // the call can be made tail.
2084   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2085 }
2086
2087 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2088                                                    SelectionDAG &DAG,
2089                                                    MachineFrameInfo *MFI,
2090                                                    int ClobberedFI) const {
2091   SmallVector<SDValue, 8> ArgChains;
2092   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2093   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2094
2095   // Include the original chain at the beginning of the list. When this is
2096   // used by target LowerCall hooks, this helps legalize find the
2097   // CALLSEQ_BEGIN node.
2098   ArgChains.push_back(Chain);
2099
2100   // Add a chain value for each stack argument corresponding
2101   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2102                             UE = DAG.getEntryNode().getNode()->use_end();
2103        U != UE; ++U)
2104     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2105       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2106         if (FI->getIndex() < 0) {
2107           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2108           int64_t InLastByte = InFirstByte;
2109           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2110
2111           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2112               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2113             ArgChains.push_back(SDValue(L, 1));
2114         }
2115
2116   // Build a tokenfactor for all the chains.
2117   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2118 }
2119
2120 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2121                                                    bool TailCallOpt) const {
2122   return CallCC == CallingConv::Fast && TailCallOpt;
2123 }
2124
2125 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2126   return CallCC == CallingConv::Fast;
2127 }
2128
2129 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2130 /// and add input and output parameter nodes.
2131 SDValue
2132 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2133                                  SmallVectorImpl<SDValue> &InVals) const {
2134   SelectionDAG &DAG = CLI.DAG;
2135   SDLoc &DL = CLI.DL;
2136   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2137   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2138   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2139   SDValue Chain = CLI.Chain;
2140   SDValue Callee = CLI.Callee;
2141   bool &IsTailCall = CLI.IsTailCall;
2142   CallingConv::ID CallConv = CLI.CallConv;
2143   bool IsVarArg = CLI.IsVarArg;
2144
2145   MachineFunction &MF = DAG.getMachineFunction();
2146   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2147   bool IsThisReturn = false;
2148
2149   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2150   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2151   bool IsSibCall = false;
2152
2153   if (IsTailCall) {
2154     // Check if it's really possible to do a tail call.
2155     IsTailCall = isEligibleForTailCallOptimization(
2156         Callee, CallConv, IsVarArg, IsStructRet,
2157         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2158     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2159       report_fatal_error("failed to perform tail call elimination on a call "
2160                          "site marked musttail");
2161
2162     // A sibling call is one where we're under the usual C ABI and not planning
2163     // to change that but can still do a tail call:
2164     if (!TailCallOpt && IsTailCall)
2165       IsSibCall = true;
2166
2167     if (IsTailCall)
2168       ++NumTailCalls;
2169   }
2170
2171   // Analyze operands of the call, assigning locations to each operand.
2172   SmallVector<CCValAssign, 16> ArgLocs;
2173   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(),
2174                  getTargetMachine(), ArgLocs, *DAG.getContext());
2175
2176   if (IsVarArg) {
2177     // Handle fixed and variable vector arguments differently.
2178     // Variable vector arguments always go into memory.
2179     unsigned NumArgs = Outs.size();
2180
2181     for (unsigned i = 0; i != NumArgs; ++i) {
2182       MVT ArgVT = Outs[i].VT;
2183       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2184       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2185                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2186       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2187       assert(!Res && "Call operand has unhandled type");
2188       (void)Res;
2189     }
2190   } else {
2191     // At this point, Outs[].VT may already be promoted to i32. To correctly
2192     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2193     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2194     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2195     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2196     // LocVT.
2197     unsigned NumArgs = Outs.size();
2198     for (unsigned i = 0; i != NumArgs; ++i) {
2199       MVT ValVT = Outs[i].VT;
2200       // Get type of the original argument.
2201       EVT ActualVT = getValueType(CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2202                                   /*AllowUnknown*/ true);
2203       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2204       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2205       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2206       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2207         ValVT = MVT::i8;
2208       else if (ActualMVT == MVT::i16)
2209         ValVT = MVT::i16;
2210
2211       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2212       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2213       assert(!Res && "Call operand has unhandled type");
2214       (void)Res;
2215     }
2216   }
2217
2218   // Get a count of how many bytes are to be pushed on the stack.
2219   unsigned NumBytes = CCInfo.getNextStackOffset();
2220
2221   if (IsSibCall) {
2222     // Since we're not changing the ABI to make this a tail call, the memory
2223     // operands are already available in the caller's incoming argument space.
2224     NumBytes = 0;
2225   }
2226
2227   // FPDiff is the byte offset of the call's argument area from the callee's.
2228   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2229   // by this amount for a tail call. In a sibling call it must be 0 because the
2230   // caller will deallocate the entire stack and the callee still expects its
2231   // arguments to begin at SP+0. Completely unused for non-tail calls.
2232   int FPDiff = 0;
2233
2234   if (IsTailCall && !IsSibCall) {
2235     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2236
2237     // Since callee will pop argument stack as a tail call, we must keep the
2238     // popped size 16-byte aligned.
2239     NumBytes = RoundUpToAlignment(NumBytes, 16);
2240
2241     // FPDiff will be negative if this tail call requires more space than we
2242     // would automatically have in our incoming argument space. Positive if we
2243     // can actually shrink the stack.
2244     FPDiff = NumReusableBytes - NumBytes;
2245
2246     // The stack pointer must be 16-byte aligned at all times it's used for a
2247     // memory operation, which in practice means at *all* times and in
2248     // particular across call boundaries. Therefore our own arguments started at
2249     // a 16-byte aligned SP and the delta applied for the tail call should
2250     // satisfy the same constraint.
2251     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2252   }
2253
2254   // Adjust the stack pointer for the new arguments...
2255   // These operations are automatically eliminated by the prolog/epilog pass
2256   if (!IsSibCall)
2257     Chain =
2258         DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true), DL);
2259
2260   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP, getPointerTy());
2261
2262   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2263   SmallVector<SDValue, 8> MemOpChains;
2264
2265   // Walk the register/memloc assignments, inserting copies/loads.
2266   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2267        ++i, ++realArgIdx) {
2268     CCValAssign &VA = ArgLocs[i];
2269     SDValue Arg = OutVals[realArgIdx];
2270     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2271
2272     // Promote the value if needed.
2273     switch (VA.getLocInfo()) {
2274     default:
2275       llvm_unreachable("Unknown loc info!");
2276     case CCValAssign::Full:
2277       break;
2278     case CCValAssign::SExt:
2279       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2280       break;
2281     case CCValAssign::ZExt:
2282       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2283       break;
2284     case CCValAssign::AExt:
2285       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2286         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2287         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2288         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2289       }
2290       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2291       break;
2292     case CCValAssign::BCvt:
2293       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2294       break;
2295     case CCValAssign::FPExt:
2296       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2297       break;
2298     }
2299
2300     if (VA.isRegLoc()) {
2301       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2302         assert(VA.getLocVT() == MVT::i64 &&
2303                "unexpected calling convention register assignment");
2304         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2305                "unexpected use of 'returned'");
2306         IsThisReturn = true;
2307       }
2308       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2309     } else {
2310       assert(VA.isMemLoc());
2311
2312       SDValue DstAddr;
2313       MachinePointerInfo DstInfo;
2314
2315       // FIXME: This works on big-endian for composite byvals, which are the
2316       // common case. It should also work for fundamental types too.
2317       uint32_t BEAlign = 0;
2318       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2319                                         : VA.getLocVT().getSizeInBits();
2320       OpSize = (OpSize + 7) / 8;
2321       if (!Subtarget->isLittleEndian() && !Flags.isByVal()) {
2322         if (OpSize < 8)
2323           BEAlign = 8 - OpSize;
2324       }
2325       unsigned LocMemOffset = VA.getLocMemOffset();
2326       int32_t Offset = LocMemOffset + BEAlign;
2327       SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2328       PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2329
2330       if (IsTailCall) {
2331         Offset = Offset + FPDiff;
2332         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2333
2334         DstAddr = DAG.getFrameIndex(FI, getPointerTy());
2335         DstInfo = MachinePointerInfo::getFixedStack(FI);
2336
2337         // Make sure any stack arguments overlapping with where we're storing
2338         // are loaded before this eventual operation. Otherwise they'll be
2339         // clobbered.
2340         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
2341       } else {
2342         SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2343
2344         DstAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2345         DstInfo = MachinePointerInfo::getStack(LocMemOffset);
2346       }
2347
2348       if (Outs[i].Flags.isByVal()) {
2349         SDValue SizeNode =
2350             DAG.getConstant(Outs[i].Flags.getByValSize(), MVT::i64);
2351         SDValue Cpy = DAG.getMemcpy(
2352             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
2353             /*isVolatile = */ false,
2354             /*alwaysInline = */ false, DstInfo, MachinePointerInfo());
2355
2356         MemOpChains.push_back(Cpy);
2357       } else {
2358         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
2359         // promoted to a legal register type i32, we should truncate Arg back to
2360         // i1/i8/i16.
2361         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
2362             VA.getValVT() == MVT::i16)
2363           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
2364
2365         SDValue Store =
2366             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
2367         MemOpChains.push_back(Store);
2368       }
2369     }
2370   }
2371
2372   if (!MemOpChains.empty())
2373     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
2374
2375   // Build a sequence of copy-to-reg nodes chained together with token chain
2376   // and flag operands which copy the outgoing args into the appropriate regs.
2377   SDValue InFlag;
2378   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2379     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
2380                              RegsToPass[i].second, InFlag);
2381     InFlag = Chain.getValue(1);
2382   }
2383
2384   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2385   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2386   // node so that legalize doesn't hack it.
2387   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
2388       Subtarget->isTargetMachO()) {
2389     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2390       const GlobalValue *GV = G->getGlobal();
2391       bool InternalLinkage = GV->hasInternalLinkage();
2392       if (InternalLinkage)
2393         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2394       else {
2395         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0,
2396                                             AArch64II::MO_GOT);
2397         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2398       }
2399     } else if (ExternalSymbolSDNode *S =
2400                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
2401       const char *Sym = S->getSymbol();
2402       Callee =
2403           DAG.getTargetExternalSymbol(Sym, getPointerTy(), AArch64II::MO_GOT);
2404       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2405     }
2406   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2407     const GlobalValue *GV = G->getGlobal();
2408     Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2409   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2410     const char *Sym = S->getSymbol();
2411     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), 0);
2412   }
2413
2414   // We don't usually want to end the call-sequence here because we would tidy
2415   // the frame up *after* the call, however in the ABI-changing tail-call case
2416   // we've carefully laid out the parameters so that when sp is reset they'll be
2417   // in the correct location.
2418   if (IsTailCall && !IsSibCall) {
2419     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2420                                DAG.getIntPtrConstant(0, true), InFlag, DL);
2421     InFlag = Chain.getValue(1);
2422   }
2423
2424   std::vector<SDValue> Ops;
2425   Ops.push_back(Chain);
2426   Ops.push_back(Callee);
2427
2428   if (IsTailCall) {
2429     // Each tail call may have to adjust the stack by a different amount, so
2430     // this information must travel along with the operation for eventual
2431     // consumption by emitEpilogue.
2432     Ops.push_back(DAG.getTargetConstant(FPDiff, MVT::i32));
2433   }
2434
2435   // Add argument registers to the end of the list so that they are known live
2436   // into the call.
2437   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2438     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2439                                   RegsToPass[i].second.getValueType()));
2440
2441   // Add a register mask operand representing the call-preserved registers.
2442   const uint32_t *Mask;
2443   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
2444   const AArch64RegisterInfo *ARI =
2445       static_cast<const AArch64RegisterInfo *>(TRI);
2446   if (IsThisReturn) {
2447     // For 'this' returns, use the X0-preserving mask if applicable
2448     Mask = ARI->getThisReturnPreservedMask(CallConv);
2449     if (!Mask) {
2450       IsThisReturn = false;
2451       Mask = ARI->getCallPreservedMask(CallConv);
2452     }
2453   } else
2454     Mask = ARI->getCallPreservedMask(CallConv);
2455
2456   assert(Mask && "Missing call preserved mask for calling convention");
2457   Ops.push_back(DAG.getRegisterMask(Mask));
2458
2459   if (InFlag.getNode())
2460     Ops.push_back(InFlag);
2461
2462   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2463
2464   // If we're doing a tall call, use a TC_RETURN here rather than an
2465   // actual call instruction.
2466   if (IsTailCall)
2467     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
2468
2469   // Returns a chain and a flag for retval copy to use.
2470   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
2471   InFlag = Chain.getValue(1);
2472
2473   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
2474                                 ? RoundUpToAlignment(NumBytes, 16)
2475                                 : 0;
2476
2477   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2478                              DAG.getIntPtrConstant(CalleePopBytes, true),
2479                              InFlag, DL);
2480   if (!Ins.empty())
2481     InFlag = Chain.getValue(1);
2482
2483   // Handle result values, copying them out of physregs into vregs that we
2484   // return.
2485   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
2486                          InVals, IsThisReturn,
2487                          IsThisReturn ? OutVals[0] : SDValue());
2488 }
2489
2490 bool AArch64TargetLowering::CanLowerReturn(
2491     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2492     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2493   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2494                           ? RetCC_AArch64_WebKit_JS
2495                           : RetCC_AArch64_AAPCS;
2496   SmallVector<CCValAssign, 16> RVLocs;
2497   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(), RVLocs, Context);
2498   return CCInfo.CheckReturn(Outs, RetCC);
2499 }
2500
2501 SDValue
2502 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2503                                    bool isVarArg,
2504                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2505                                    const SmallVectorImpl<SDValue> &OutVals,
2506                                    SDLoc DL, SelectionDAG &DAG) const {
2507   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2508                           ? RetCC_AArch64_WebKit_JS
2509                           : RetCC_AArch64_AAPCS;
2510   SmallVector<CCValAssign, 16> RVLocs;
2511   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2512                  getTargetMachine(), RVLocs, *DAG.getContext());
2513   CCInfo.AnalyzeReturn(Outs, RetCC);
2514
2515   // Copy the result values into the output registers.
2516   SDValue Flag;
2517   SmallVector<SDValue, 4> RetOps(1, Chain);
2518   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
2519        ++i, ++realRVLocIdx) {
2520     CCValAssign &VA = RVLocs[i];
2521     assert(VA.isRegLoc() && "Can only return in registers!");
2522     SDValue Arg = OutVals[realRVLocIdx];
2523
2524     switch (VA.getLocInfo()) {
2525     default:
2526       llvm_unreachable("Unknown loc info!");
2527     case CCValAssign::Full:
2528       if (Outs[i].ArgVT == MVT::i1) {
2529         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
2530         // value. This is strictly redundant on Darwin (which uses "zeroext
2531         // i1"), but will be optimised out before ISel.
2532         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2533         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2534       }
2535       break;
2536     case CCValAssign::BCvt:
2537       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2538       break;
2539     }
2540
2541     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
2542     Flag = Chain.getValue(1);
2543     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2544   }
2545
2546   RetOps[0] = Chain; // Update chain.
2547
2548   // Add the flag if we have it.
2549   if (Flag.getNode())
2550     RetOps.push_back(Flag);
2551
2552   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
2553 }
2554
2555 //===----------------------------------------------------------------------===//
2556 //  Other Lowering Code
2557 //===----------------------------------------------------------------------===//
2558
2559 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
2560                                                   SelectionDAG &DAG) const {
2561   EVT PtrVT = getPointerTy();
2562   SDLoc DL(Op);
2563   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2564   unsigned char OpFlags =
2565       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
2566
2567   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
2568          "unexpected offset in global node");
2569
2570   // This also catched the large code model case for Darwin.
2571   if ((OpFlags & AArch64II::MO_GOT) != 0) {
2572     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
2573     // FIXME: Once remat is capable of dealing with instructions with register
2574     // operands, expand this into two nodes instead of using a wrapper node.
2575     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
2576   }
2577
2578   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2579     const unsigned char MO_NC = AArch64II::MO_NC;
2580     return DAG.getNode(
2581         AArch64ISD::WrapperLarge, DL, PtrVT,
2582         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
2583         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
2584         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
2585         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
2586   } else {
2587     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
2588     // the only correct model on Darwin.
2589     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
2590                                             OpFlags | AArch64II::MO_PAGE);
2591     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2592     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
2593
2594     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2595     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2596   }
2597 }
2598
2599 /// \brief Convert a TLS address reference into the correct sequence of loads
2600 /// and calls to compute the variable's address (for Darwin, currently) and
2601 /// return an SDValue containing the final node.
2602
2603 /// Darwin only has one TLS scheme which must be capable of dealing with the
2604 /// fully general situation, in the worst case. This means:
2605 ///     + "extern __thread" declaration.
2606 ///     + Defined in a possibly unknown dynamic library.
2607 ///
2608 /// The general system is that each __thread variable has a [3 x i64] descriptor
2609 /// which contains information used by the runtime to calculate the address. The
2610 /// only part of this the compiler needs to know about is the first xword, which
2611 /// contains a function pointer that must be called with the address of the
2612 /// entire descriptor in "x0".
2613 ///
2614 /// Since this descriptor may be in a different unit, in general even the
2615 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
2616 /// is:
2617 ///     adrp x0, _var@TLVPPAGE
2618 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
2619 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
2620 ///                                      ; the function pointer
2621 ///     blr x1                           ; Uses descriptor address in x0
2622 ///     ; Address of _var is now in x0.
2623 ///
2624 /// If the address of _var's descriptor *is* known to the linker, then it can
2625 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
2626 /// a slight efficiency gain.
2627 SDValue
2628 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
2629                                                    SelectionDAG &DAG) const {
2630   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
2631
2632   SDLoc DL(Op);
2633   MVT PtrVT = getPointerTy();
2634   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2635
2636   SDValue TLVPAddr =
2637       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
2638   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
2639
2640   // The first entry in the descriptor is a function pointer that we must call
2641   // to obtain the address of the variable.
2642   SDValue Chain = DAG.getEntryNode();
2643   SDValue FuncTLVGet =
2644       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
2645                   false, true, true, 8);
2646   Chain = FuncTLVGet.getValue(1);
2647
2648   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2649   MFI->setAdjustsStack(true);
2650
2651   // TLS calls preserve all registers except those that absolutely must be
2652   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
2653   // silly).
2654   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
2655   const AArch64RegisterInfo *ARI =
2656       static_cast<const AArch64RegisterInfo *>(TRI);
2657   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
2658
2659   // Finally, we can make the call. This is just a degenerate version of a
2660   // normal AArch64 call node: x0 takes the address of the descriptor, and
2661   // returns the address of the variable in this thread.
2662   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
2663   Chain =
2664       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
2665                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
2666                   DAG.getRegisterMask(Mask), Chain.getValue(1));
2667   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
2668 }
2669
2670 /// When accessing thread-local variables under either the general-dynamic or
2671 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
2672 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
2673 /// is a function pointer to carry out the resolution. This function takes the
2674 /// address of the descriptor in X0 and returns the TPIDR_EL0 offset in X0. All
2675 /// other registers (except LR, NZCV) are preserved.
2676 ///
2677 /// Thus, the ideal call sequence on AArch64 is:
2678 ///
2679 ///     adrp x0, :tlsdesc:thread_var
2680 ///     ldr x8, [x0, :tlsdesc_lo12:thread_var]
2681 ///     add x0, x0, :tlsdesc_lo12:thread_var
2682 ///     .tlsdesccall thread_var
2683 ///     blr x8
2684 ///     (TPIDR_EL0 offset now in x0).
2685 ///
2686 /// The ".tlsdesccall" directive instructs the assembler to insert a particular
2687 /// relocation to help the linker relax this sequence if it turns out to be too
2688 /// conservative.
2689 ///
2690 /// FIXME: we currently produce an extra, duplicated, ADRP instruction, but this
2691 /// is harmless.
2692 SDValue AArch64TargetLowering::LowerELFTLSDescCall(SDValue SymAddr,
2693                                                    SDValue DescAddr, SDLoc DL,
2694                                                    SelectionDAG &DAG) const {
2695   EVT PtrVT = getPointerTy();
2696
2697   // The function we need to call is simply the first entry in the GOT for this
2698   // descriptor, load it in preparation.
2699   SDValue Func = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, SymAddr);
2700
2701   // TLS calls preserve all registers except those that absolutely must be
2702   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
2703   // silly).
2704   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
2705   const AArch64RegisterInfo *ARI =
2706       static_cast<const AArch64RegisterInfo *>(TRI);
2707   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
2708
2709   // The function takes only one argument: the address of the descriptor itself
2710   // in X0.
2711   SDValue Glue, Chain;
2712   Chain = DAG.getCopyToReg(DAG.getEntryNode(), DL, AArch64::X0, DescAddr, Glue);
2713   Glue = Chain.getValue(1);
2714
2715   // We're now ready to populate the argument list, as with a normal call:
2716   SmallVector<SDValue, 6> Ops;
2717   Ops.push_back(Chain);
2718   Ops.push_back(Func);
2719   Ops.push_back(SymAddr);
2720   Ops.push_back(DAG.getRegister(AArch64::X0, PtrVT));
2721   Ops.push_back(DAG.getRegisterMask(Mask));
2722   Ops.push_back(Glue);
2723
2724   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2725   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALL, DL, NodeTys, Ops);
2726   Glue = Chain.getValue(1);
2727
2728   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
2729 }
2730
2731 SDValue
2732 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
2733                                                 SelectionDAG &DAG) const {
2734   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
2735   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
2736          "ELF TLS only supported in small memory model");
2737   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
2738
2739   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
2740
2741   SDValue TPOff;
2742   EVT PtrVT = getPointerTy();
2743   SDLoc DL(Op);
2744   const GlobalValue *GV = GA->getGlobal();
2745
2746   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
2747
2748   if (Model == TLSModel::LocalExec) {
2749     SDValue HiVar = DAG.getTargetGlobalAddress(
2750         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
2751     SDValue LoVar = DAG.getTargetGlobalAddress(
2752         GV, DL, PtrVT, 0,
2753         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
2754
2755     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
2756                                        DAG.getTargetConstant(16, MVT::i32)),
2757                     0);
2758     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, TPOff, LoVar,
2759                                        DAG.getTargetConstant(0, MVT::i32)),
2760                     0);
2761   } else if (Model == TLSModel::InitialExec) {
2762     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
2763     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
2764   } else if (Model == TLSModel::LocalDynamic) {
2765     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
2766     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
2767     // the beginning of the module's TLS region, followed by a DTPREL offset
2768     // calculation.
2769
2770     // These accesses will need deduplicating if there's more than one.
2771     AArch64FunctionInfo *MFI =
2772         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
2773     MFI->incNumLocalDynamicTLSAccesses();
2774
2775     // Accesses used in this sequence go via the TLS descriptor which lives in
2776     // the GOT. Prepare an address we can use to handle this.
2777     SDValue HiDesc = DAG.getTargetExternalSymbol(
2778         "_TLS_MODULE_BASE_", PtrVT, AArch64II::MO_TLS | AArch64II::MO_PAGE);
2779     SDValue LoDesc = DAG.getTargetExternalSymbol(
2780         "_TLS_MODULE_BASE_", PtrVT,
2781         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
2782
2783     // First argument to the descriptor call is the address of the descriptor
2784     // itself.
2785     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
2786     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
2787
2788     // The call needs a relocation too for linker relaxation. It doesn't make
2789     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
2790     // the address.
2791     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
2792                                                   AArch64II::MO_TLS);
2793
2794     // Now we can calculate the offset from TPIDR_EL0 to this module's
2795     // thread-local area.
2796     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
2797
2798     // Now use :dtprel_whatever: operations to calculate this variable's offset
2799     // in its thread-storage area.
2800     SDValue HiVar = DAG.getTargetGlobalAddress(
2801         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
2802     SDValue LoVar = DAG.getTargetGlobalAddress(
2803         GV, DL, MVT::i64, 0,
2804         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
2805
2806     SDValue DTPOff =
2807         SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
2808                                    DAG.getTargetConstant(16, MVT::i32)),
2809                 0);
2810     DTPOff =
2811         SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, DTPOff, LoVar,
2812                                    DAG.getTargetConstant(0, MVT::i32)),
2813                 0);
2814
2815     TPOff = DAG.getNode(ISD::ADD, DL, PtrVT, TPOff, DTPOff);
2816   } else if (Model == TLSModel::GeneralDynamic) {
2817     // Accesses used in this sequence go via the TLS descriptor which lives in
2818     // the GOT. Prepare an address we can use to handle this.
2819     SDValue HiDesc = DAG.getTargetGlobalAddress(
2820         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_PAGE);
2821     SDValue LoDesc = DAG.getTargetGlobalAddress(
2822         GV, DL, PtrVT, 0,
2823         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
2824
2825     // First argument to the descriptor call is the address of the descriptor
2826     // itself.
2827     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
2828     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
2829
2830     // The call needs a relocation too for linker relaxation. It doesn't make
2831     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
2832     // the address.
2833     SDValue SymAddr =
2834         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
2835
2836     // Finally we can make a call to calculate the offset from tpidr_el0.
2837     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
2838   } else
2839     llvm_unreachable("Unsupported ELF TLS access model");
2840
2841   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
2842 }
2843
2844 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
2845                                                      SelectionDAG &DAG) const {
2846   if (Subtarget->isTargetDarwin())
2847     return LowerDarwinGlobalTLSAddress(Op, DAG);
2848   else if (Subtarget->isTargetELF())
2849     return LowerELFGlobalTLSAddress(Op, DAG);
2850
2851   llvm_unreachable("Unexpected platform trying to use TLS");
2852 }
2853 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2854   SDValue Chain = Op.getOperand(0);
2855   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2856   SDValue LHS = Op.getOperand(2);
2857   SDValue RHS = Op.getOperand(3);
2858   SDValue Dest = Op.getOperand(4);
2859   SDLoc dl(Op);
2860
2861   // Handle f128 first, since lowering it will result in comparing the return
2862   // value of a libcall against zero, which is just what the rest of LowerBR_CC
2863   // is expecting to deal with.
2864   if (LHS.getValueType() == MVT::f128) {
2865     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
2866
2867     // If softenSetCCOperands returned a scalar, we need to compare the result
2868     // against zero to select between true and false values.
2869     if (!RHS.getNode()) {
2870       RHS = DAG.getConstant(0, LHS.getValueType());
2871       CC = ISD::SETNE;
2872     }
2873   }
2874
2875   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
2876   // instruction.
2877   unsigned Opc = LHS.getOpcode();
2878   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
2879       cast<ConstantSDNode>(RHS)->isOne() &&
2880       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
2881        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
2882     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
2883            "Unexpected condition code.");
2884     // Only lower legal XALUO ops.
2885     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
2886       return SDValue();
2887
2888     // The actual operation with overflow check.
2889     AArch64CC::CondCode OFCC;
2890     SDValue Value, Overflow;
2891     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
2892
2893     if (CC == ISD::SETNE)
2894       OFCC = getInvertedCondCode(OFCC);
2895     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
2896
2897     return DAG.getNode(AArch64ISD::BRCOND, SDLoc(LHS), MVT::Other, Chain, Dest,
2898                        CCVal, Overflow);
2899   }
2900
2901   if (LHS.getValueType().isInteger()) {
2902     assert((LHS.getValueType() == RHS.getValueType()) &&
2903            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
2904
2905     // If the RHS of the comparison is zero, we can potentially fold this
2906     // to a specialized branch.
2907     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
2908     if (RHSC && RHSC->getZExtValue() == 0) {
2909       if (CC == ISD::SETEQ) {
2910         // See if we can use a TBZ to fold in an AND as well.
2911         // TBZ has a smaller branch displacement than CBZ.  If the offset is
2912         // out of bounds, a late MI-layer pass rewrites branches.
2913         // 403.gcc is an example that hits this case.
2914         if (LHS.getOpcode() == ISD::AND &&
2915             isa<ConstantSDNode>(LHS.getOperand(1)) &&
2916             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
2917           SDValue Test = LHS.getOperand(0);
2918           uint64_t Mask = LHS.getConstantOperandVal(1);
2919
2920           // TBZ only operates on i64's, but the ext should be free.
2921           if (Test.getValueType() == MVT::i32)
2922             Test = DAG.getAnyExtOrTrunc(Test, dl, MVT::i64);
2923
2924           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
2925                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
2926         }
2927
2928         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
2929       } else if (CC == ISD::SETNE) {
2930         // See if we can use a TBZ to fold in an AND as well.
2931         // TBZ has a smaller branch displacement than CBZ.  If the offset is
2932         // out of bounds, a late MI-layer pass rewrites branches.
2933         // 403.gcc is an example that hits this case.
2934         if (LHS.getOpcode() == ISD::AND &&
2935             isa<ConstantSDNode>(LHS.getOperand(1)) &&
2936             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
2937           SDValue Test = LHS.getOperand(0);
2938           uint64_t Mask = LHS.getConstantOperandVal(1);
2939
2940           // TBNZ only operates on i64's, but the ext should be free.
2941           if (Test.getValueType() == MVT::i32)
2942             Test = DAG.getAnyExtOrTrunc(Test, dl, MVT::i64);
2943
2944           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
2945                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
2946         }
2947
2948         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
2949       }
2950     }
2951
2952     SDValue CCVal;
2953     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
2954     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
2955                        Cmp);
2956   }
2957
2958   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2959
2960   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
2961   // clean.  Some of them require two branches to implement.
2962   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
2963   AArch64CC::CondCode CC1, CC2;
2964   changeFPCCToAArch64CC(CC, CC1, CC2);
2965   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
2966   SDValue BR1 =
2967       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
2968   if (CC2 != AArch64CC::AL) {
2969     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
2970     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
2971                        Cmp);
2972   }
2973
2974   return BR1;
2975 }
2976
2977 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
2978                                               SelectionDAG &DAG) const {
2979   EVT VT = Op.getValueType();
2980   SDLoc DL(Op);
2981
2982   SDValue In1 = Op.getOperand(0);
2983   SDValue In2 = Op.getOperand(1);
2984   EVT SrcVT = In2.getValueType();
2985   if (SrcVT != VT) {
2986     if (SrcVT == MVT::f32 && VT == MVT::f64)
2987       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
2988     else if (SrcVT == MVT::f64 && VT == MVT::f32)
2989       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2, DAG.getIntPtrConstant(0));
2990     else
2991       // FIXME: Src type is different, bail out for now. Can VT really be a
2992       // vector type?
2993       return SDValue();
2994   }
2995
2996   EVT VecVT;
2997   EVT EltVT;
2998   SDValue EltMask, VecVal1, VecVal2;
2999   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
3000     EltVT = MVT::i32;
3001     VecVT = MVT::v4i32;
3002     EltMask = DAG.getConstant(0x80000000ULL, EltVT);
3003
3004     if (!VT.isVector()) {
3005       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3006                                           DAG.getUNDEF(VecVT), In1);
3007       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3008                                           DAG.getUNDEF(VecVT), In2);
3009     } else {
3010       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3011       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3012     }
3013   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3014     EltVT = MVT::i64;
3015     VecVT = MVT::v2i64;
3016
3017     // We want to materialize a mask with the the high bit set, but the AdvSIMD
3018     // immediate moves cannot materialize that in a single instruction for
3019     // 64-bit elements. Instead, materialize zero and then negate it.
3020     EltMask = DAG.getConstant(0, EltVT);
3021
3022     if (!VT.isVector()) {
3023       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3024                                           DAG.getUNDEF(VecVT), In1);
3025       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3026                                           DAG.getUNDEF(VecVT), In2);
3027     } else {
3028       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3029       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3030     }
3031   } else {
3032     llvm_unreachable("Invalid type for copysign!");
3033   }
3034
3035   std::vector<SDValue> BuildVectorOps;
3036   for (unsigned i = 0; i < VecVT.getVectorNumElements(); ++i)
3037     BuildVectorOps.push_back(EltMask);
3038
3039   SDValue BuildVec = DAG.getNode(ISD::BUILD_VECTOR, DL, VecVT, BuildVectorOps);
3040
3041   // If we couldn't materialize the mask above, then the mask vector will be
3042   // the zero vector, and we need to negate it here.
3043   if (VT == MVT::f64 || VT == MVT::v2f64) {
3044     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3045     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3046     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3047   }
3048
3049   SDValue Sel =
3050       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3051
3052   if (VT == MVT::f32)
3053     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3054   else if (VT == MVT::f64)
3055     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3056   else
3057     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3058 }
3059
3060 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3061   if (DAG.getMachineFunction().getFunction()->getAttributes().hasAttribute(
3062           AttributeSet::FunctionIndex, Attribute::NoImplicitFloat))
3063     return SDValue();
3064
3065   if (!Subtarget->hasNEON())
3066     return SDValue();
3067
3068   // While there is no integer popcount instruction, it can
3069   // be more efficiently lowered to the following sequence that uses
3070   // AdvSIMD registers/instructions as long as the copies to/from
3071   // the AdvSIMD registers are cheap.
3072   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3073   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3074   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3075   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3076   SDValue Val = Op.getOperand(0);
3077   SDLoc DL(Op);
3078   EVT VT = Op.getValueType();
3079   SDValue ZeroVec = DAG.getUNDEF(MVT::v8i8);
3080
3081   SDValue VecVal;
3082   if (VT == MVT::i32) {
3083     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Val);
3084     VecVal = DAG.getTargetInsertSubreg(AArch64::ssub, DL, MVT::v8i8, ZeroVec,
3085                                        VecVal);
3086   } else {
3087     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3088   }
3089
3090   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, VecVal);
3091   SDValue UaddLV = DAG.getNode(
3092       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3093       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, MVT::i32), CtPop);
3094
3095   if (VT == MVT::i64)
3096     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3097   return UaddLV;
3098 }
3099
3100 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3101
3102   if (Op.getValueType().isVector())
3103     return LowerVSETCC(Op, DAG);
3104
3105   SDValue LHS = Op.getOperand(0);
3106   SDValue RHS = Op.getOperand(1);
3107   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3108   SDLoc dl(Op);
3109
3110   // We chose ZeroOrOneBooleanContents, so use zero and one.
3111   EVT VT = Op.getValueType();
3112   SDValue TVal = DAG.getConstant(1, VT);
3113   SDValue FVal = DAG.getConstant(0, VT);
3114
3115   // Handle f128 first, since one possible outcome is a normal integer
3116   // comparison which gets picked up by the next if statement.
3117   if (LHS.getValueType() == MVT::f128) {
3118     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3119
3120     // If softenSetCCOperands returned a scalar, use it.
3121     if (!RHS.getNode()) {
3122       assert(LHS.getValueType() == Op.getValueType() &&
3123              "Unexpected setcc expansion!");
3124       return LHS;
3125     }
3126   }
3127
3128   if (LHS.getValueType().isInteger()) {
3129     SDValue CCVal;
3130     SDValue Cmp =
3131         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3132
3133     // Note that we inverted the condition above, so we reverse the order of
3134     // the true and false operands here.  This will allow the setcc to be
3135     // matched to a single CSINC instruction.
3136     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3137   }
3138
3139   // Now we know we're dealing with FP values.
3140   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3141
3142   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3143   // and do the comparison.
3144   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3145
3146   AArch64CC::CondCode CC1, CC2;
3147   changeFPCCToAArch64CC(CC, CC1, CC2);
3148   if (CC2 == AArch64CC::AL) {
3149     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3150     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3151
3152     // Note that we inverted the condition above, so we reverse the order of
3153     // the true and false operands here.  This will allow the setcc to be
3154     // matched to a single CSINC instruction.
3155     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3156   } else {
3157     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3158     // totally clean.  Some of them require two CSELs to implement.  As is in
3159     // this case, we emit the first CSEL and then emit a second using the output
3160     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3161
3162     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3163     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3164     SDValue CS1 =
3165         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3166
3167     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3168     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3169   }
3170 }
3171
3172 /// A SELECT_CC operation is really some kind of max or min if both values being
3173 /// compared are, in some sense, equal to the results in either case. However,
3174 /// it is permissible to compare f32 values and produce directly extended f64
3175 /// values.
3176 ///
3177 /// Extending the comparison operands would also be allowed, but is less likely
3178 /// to happen in practice since their use is right here. Note that truncate
3179 /// operations would *not* be semantically equivalent.
3180 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3181   if (Cmp == Result)
3182     return true;
3183
3184   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3185   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3186   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3187       Result.getValueType() == MVT::f64) {
3188     bool Lossy;
3189     APFloat CmpVal = CCmp->getValueAPF();
3190     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3191     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3192   }
3193
3194   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3195 }
3196
3197 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
3198                                            SelectionDAG &DAG) const {
3199   SDValue CC = Op->getOperand(0);
3200   SDValue TVal = Op->getOperand(1);
3201   SDValue FVal = Op->getOperand(2);
3202   SDLoc DL(Op);
3203
3204   unsigned Opc = CC.getOpcode();
3205   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
3206   // instruction.
3207   if (CC.getResNo() == 1 &&
3208       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3209        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3210     // Only lower legal XALUO ops.
3211     if (!DAG.getTargetLoweringInfo().isTypeLegal(CC->getValueType(0)))
3212       return SDValue();
3213
3214     AArch64CC::CondCode OFCC;
3215     SDValue Value, Overflow;
3216     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CC.getValue(0), DAG);
3217     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3218
3219     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
3220                        CCVal, Overflow);
3221   }
3222
3223   if (CC.getOpcode() == ISD::SETCC)
3224     return DAG.getSelectCC(DL, CC.getOperand(0), CC.getOperand(1), TVal, FVal,
3225                            cast<CondCodeSDNode>(CC.getOperand(2))->get());
3226   else
3227     return DAG.getSelectCC(DL, CC, DAG.getConstant(0, CC.getValueType()), TVal,
3228                            FVal, ISD::SETNE);
3229 }
3230
3231 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3232                                               SelectionDAG &DAG) const {
3233   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3234   SDValue LHS = Op.getOperand(0);
3235   SDValue RHS = Op.getOperand(1);
3236   SDValue TVal = Op.getOperand(2);
3237   SDValue FVal = Op.getOperand(3);
3238   SDLoc dl(Op);
3239
3240   // Handle f128 first, because it will result in a comparison of some RTLIB
3241   // call result against zero.
3242   if (LHS.getValueType() == MVT::f128) {
3243     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3244
3245     // If softenSetCCOperands returned a scalar, we need to compare the result
3246     // against zero to select between true and false values.
3247     if (!RHS.getNode()) {
3248       RHS = DAG.getConstant(0, LHS.getValueType());
3249       CC = ISD::SETNE;
3250     }
3251   }
3252
3253   // Handle integers first.
3254   if (LHS.getValueType().isInteger()) {
3255     assert((LHS.getValueType() == RHS.getValueType()) &&
3256            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3257
3258     unsigned Opcode = AArch64ISD::CSEL;
3259
3260     // If both the TVal and the FVal are constants, see if we can swap them in
3261     // order to for a CSINV or CSINC out of them.
3262     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3263     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3264
3265     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3266       std::swap(TVal, FVal);
3267       std::swap(CTVal, CFVal);
3268       CC = ISD::getSetCCInverse(CC, true);
3269     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3270       std::swap(TVal, FVal);
3271       std::swap(CTVal, CFVal);
3272       CC = ISD::getSetCCInverse(CC, true);
3273     } else if (TVal.getOpcode() == ISD::XOR) {
3274       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3275       // with a CSINV rather than a CSEL.
3276       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3277
3278       if (CVal && CVal->isAllOnesValue()) {
3279         std::swap(TVal, FVal);
3280         std::swap(CTVal, CFVal);
3281         CC = ISD::getSetCCInverse(CC, true);
3282       }
3283     } else if (TVal.getOpcode() == ISD::SUB) {
3284       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3285       // that we can match with a CSNEG rather than a CSEL.
3286       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3287
3288       if (CVal && CVal->isNullValue()) {
3289         std::swap(TVal, FVal);
3290         std::swap(CTVal, CFVal);
3291         CC = ISD::getSetCCInverse(CC, true);
3292       }
3293     } else if (CTVal && CFVal) {
3294       const int64_t TrueVal = CTVal->getSExtValue();
3295       const int64_t FalseVal = CFVal->getSExtValue();
3296       bool Swap = false;
3297
3298       // If both TVal and FVal are constants, see if FVal is the
3299       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3300       // instead of a CSEL in that case.
3301       if (TrueVal == ~FalseVal) {
3302         Opcode = AArch64ISD::CSINV;
3303       } else if (TrueVal == -FalseVal) {
3304         Opcode = AArch64ISD::CSNEG;
3305       } else if (TVal.getValueType() == MVT::i32) {
3306         // If our operands are only 32-bit wide, make sure we use 32-bit
3307         // arithmetic for the check whether we can use CSINC. This ensures that
3308         // the addition in the check will wrap around properly in case there is
3309         // an overflow (which would not be the case if we do the check with
3310         // 64-bit arithmetic).
3311         const uint32_t TrueVal32 = CTVal->getZExtValue();
3312         const uint32_t FalseVal32 = CFVal->getZExtValue();
3313
3314         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3315           Opcode = AArch64ISD::CSINC;
3316
3317           if (TrueVal32 > FalseVal32) {
3318             Swap = true;
3319           }
3320         }
3321         // 64-bit check whether we can use CSINC.
3322       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3323         Opcode = AArch64ISD::CSINC;
3324
3325         if (TrueVal > FalseVal) {
3326           Swap = true;
3327         }
3328       }
3329
3330       // Swap TVal and FVal if necessary.
3331       if (Swap) {
3332         std::swap(TVal, FVal);
3333         std::swap(CTVal, CFVal);
3334         CC = ISD::getSetCCInverse(CC, true);
3335       }
3336
3337       if (Opcode != AArch64ISD::CSEL) {
3338         // Drop FVal since we can get its value by simply inverting/negating
3339         // TVal.
3340         FVal = TVal;
3341       }
3342     }
3343
3344     SDValue CCVal;
3345     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3346
3347     EVT VT = Op.getValueType();
3348     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3349   }
3350
3351   // Now we know we're dealing with FP values.
3352   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3353   assert(LHS.getValueType() == RHS.getValueType());
3354   EVT VT = Op.getValueType();
3355
3356   // Try to match this select into a max/min operation, which have dedicated
3357   // opcode in the instruction set.
3358   // FIXME: This is not correct in the presence of NaNs, so we only enable this
3359   // in no-NaNs mode.
3360   if (getTargetMachine().Options.NoNaNsFPMath) {
3361     SDValue MinMaxLHS = TVal, MinMaxRHS = FVal;
3362     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxRHS) &&
3363         selectCCOpsAreFMaxCompatible(RHS, MinMaxLHS)) {
3364       CC = ISD::getSetCCSwappedOperands(CC);
3365       std::swap(MinMaxLHS, MinMaxRHS);
3366     }
3367
3368     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxLHS) &&
3369         selectCCOpsAreFMaxCompatible(RHS, MinMaxRHS)) {
3370       switch (CC) {
3371       default:
3372         break;
3373       case ISD::SETGT:
3374       case ISD::SETGE:
3375       case ISD::SETUGT:
3376       case ISD::SETUGE:
3377       case ISD::SETOGT:
3378       case ISD::SETOGE:
3379         return DAG.getNode(AArch64ISD::FMAX, dl, VT, MinMaxLHS, MinMaxRHS);
3380         break;
3381       case ISD::SETLT:
3382       case ISD::SETLE:
3383       case ISD::SETULT:
3384       case ISD::SETULE:
3385       case ISD::SETOLT:
3386       case ISD::SETOLE:
3387         return DAG.getNode(AArch64ISD::FMIN, dl, VT, MinMaxLHS, MinMaxRHS);
3388         break;
3389       }
3390     }
3391   }
3392
3393   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3394   // and do the comparison.
3395   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3396
3397   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3398   // clean.  Some of them require two CSELs to implement.
3399   AArch64CC::CondCode CC1, CC2;
3400   changeFPCCToAArch64CC(CC, CC1, CC2);
3401   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3402   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3403
3404   // If we need a second CSEL, emit it, using the output of the first as the
3405   // RHS.  We're effectively OR'ing the two CC's together.
3406   if (CC2 != AArch64CC::AL) {
3407     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3408     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3409   }
3410
3411   // Otherwise, return the output of the first CSEL.
3412   return CS1;
3413 }
3414
3415 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
3416                                               SelectionDAG &DAG) const {
3417   // Jump table entries as PC relative offsets. No additional tweaking
3418   // is necessary here. Just get the address of the jump table.
3419   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3420   EVT PtrVT = getPointerTy();
3421   SDLoc DL(Op);
3422
3423   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3424       !Subtarget->isTargetMachO()) {
3425     const unsigned char MO_NC = AArch64II::MO_NC;
3426     return DAG.getNode(
3427         AArch64ISD::WrapperLarge, DL, PtrVT,
3428         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
3429         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
3430         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
3431         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3432                                AArch64II::MO_G0 | MO_NC));
3433   }
3434
3435   SDValue Hi =
3436       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
3437   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3438                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3439   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3440   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3441 }
3442
3443 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
3444                                                  SelectionDAG &DAG) const {
3445   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3446   EVT PtrVT = getPointerTy();
3447   SDLoc DL(Op);
3448
3449   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3450     // Use the GOT for the large code model on iOS.
3451     if (Subtarget->isTargetMachO()) {
3452       SDValue GotAddr = DAG.getTargetConstantPool(
3453           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3454           AArch64II::MO_GOT);
3455       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3456     }
3457
3458     const unsigned char MO_NC = AArch64II::MO_NC;
3459     return DAG.getNode(
3460         AArch64ISD::WrapperLarge, DL, PtrVT,
3461         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3462                                   CP->getOffset(), AArch64II::MO_G3),
3463         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3464                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
3465         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3466                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
3467         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3468                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
3469   } else {
3470     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
3471     // ELF, the only valid one on Darwin.
3472     SDValue Hi =
3473         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3474                                   CP->getOffset(), AArch64II::MO_PAGE);
3475     SDValue Lo = DAG.getTargetConstantPool(
3476         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3477         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3478
3479     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3480     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3481   }
3482 }
3483
3484 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
3485                                                SelectionDAG &DAG) const {
3486   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
3487   EVT PtrVT = getPointerTy();
3488   SDLoc DL(Op);
3489   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3490       !Subtarget->isTargetMachO()) {
3491     const unsigned char MO_NC = AArch64II::MO_NC;
3492     return DAG.getNode(
3493         AArch64ISD::WrapperLarge, DL, PtrVT,
3494         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
3495         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3496         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3497         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3498   } else {
3499     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
3500     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
3501                                                              AArch64II::MO_NC);
3502     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3503     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3504   }
3505 }
3506
3507 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
3508                                                  SelectionDAG &DAG) const {
3509   AArch64FunctionInfo *FuncInfo =
3510       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3511
3512   SDLoc DL(Op);
3513   SDValue FR =
3514       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3515   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3516   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
3517                       MachinePointerInfo(SV), false, false, 0);
3518 }
3519
3520 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
3521                                                 SelectionDAG &DAG) const {
3522   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3523   // Standard, section B.3.
3524   MachineFunction &MF = DAG.getMachineFunction();
3525   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3526   SDLoc DL(Op);
3527
3528   SDValue Chain = Op.getOperand(0);
3529   SDValue VAList = Op.getOperand(1);
3530   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3531   SmallVector<SDValue, 4> MemOps;
3532
3533   // void *__stack at offset 0
3534   SDValue Stack =
3535       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3536   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3537                                 MachinePointerInfo(SV), false, false, 8));
3538
3539   // void *__gr_top at offset 8
3540   int GPRSize = FuncInfo->getVarArgsGPRSize();
3541   if (GPRSize > 0) {
3542     SDValue GRTop, GRTopAddr;
3543
3544     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3545                             DAG.getConstant(8, getPointerTy()));
3546
3547     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), getPointerTy());
3548     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3549                         DAG.getConstant(GPRSize, getPointerTy()));
3550
3551     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3552                                   MachinePointerInfo(SV, 8), false, false, 8));
3553   }
3554
3555   // void *__vr_top at offset 16
3556   int FPRSize = FuncInfo->getVarArgsFPRSize();
3557   if (FPRSize > 0) {
3558     SDValue VRTop, VRTopAddr;
3559     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3560                             DAG.getConstant(16, getPointerTy()));
3561
3562     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), getPointerTy());
3563     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3564                         DAG.getConstant(FPRSize, getPointerTy()));
3565
3566     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3567                                   MachinePointerInfo(SV, 16), false, false, 8));
3568   }
3569
3570   // int __gr_offs at offset 24
3571   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3572                                    DAG.getConstant(24, getPointerTy()));
3573   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-GPRSize, MVT::i32),
3574                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
3575                                 false, 4));
3576
3577   // int __vr_offs at offset 28
3578   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3579                                    DAG.getConstant(28, getPointerTy()));
3580   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-FPRSize, MVT::i32),
3581                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
3582                                 false, 4));
3583
3584   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3585 }
3586
3587 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
3588                                             SelectionDAG &DAG) const {
3589   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
3590                                      : LowerAAPCS_VASTART(Op, DAG);
3591 }
3592
3593 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
3594                                            SelectionDAG &DAG) const {
3595   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
3596   // pointer.
3597   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
3598   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3599   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3600
3601   return DAG.getMemcpy(Op.getOperand(0), SDLoc(Op), Op.getOperand(1),
3602                        Op.getOperand(2), DAG.getConstant(VaListSize, MVT::i32),
3603                        8, false, false, MachinePointerInfo(DestSV),
3604                        MachinePointerInfo(SrcSV));
3605 }
3606
3607 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
3608   assert(Subtarget->isTargetDarwin() &&
3609          "automatic va_arg instruction only works on Darwin");
3610
3611   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3612   EVT VT = Op.getValueType();
3613   SDLoc DL(Op);
3614   SDValue Chain = Op.getOperand(0);
3615   SDValue Addr = Op.getOperand(1);
3616   unsigned Align = Op.getConstantOperandVal(3);
3617
3618   SDValue VAList = DAG.getLoad(getPointerTy(), DL, Chain, Addr,
3619                                MachinePointerInfo(V), false, false, false, 0);
3620   Chain = VAList.getValue(1);
3621
3622   if (Align > 8) {
3623     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
3624     VAList = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3625                          DAG.getConstant(Align - 1, getPointerTy()));
3626     VAList = DAG.getNode(ISD::AND, DL, getPointerTy(), VAList,
3627                          DAG.getConstant(-(int64_t)Align, getPointerTy()));
3628   }
3629
3630   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
3631   uint64_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
3632
3633   // Scalar integer and FP values smaller than 64 bits are implicitly extended
3634   // up to 64 bits.  At the very least, we have to increase the striding of the
3635   // vaargs list to match this, and for FP values we need to introduce
3636   // FP_ROUND nodes as well.
3637   if (VT.isInteger() && !VT.isVector())
3638     ArgSize = 8;
3639   bool NeedFPTrunc = false;
3640   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
3641     ArgSize = 8;
3642     NeedFPTrunc = true;
3643   }
3644
3645   // Increment the pointer, VAList, to the next vaarg
3646   SDValue VANext = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3647                                DAG.getConstant(ArgSize, getPointerTy()));
3648   // Store the incremented VAList to the legalized pointer
3649   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
3650                                  false, false, 0);
3651
3652   // Load the actual argument out of the pointer VAList
3653   if (NeedFPTrunc) {
3654     // Load the value as an f64.
3655     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
3656                                  MachinePointerInfo(), false, false, false, 0);
3657     // Round the value down to an f32.
3658     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
3659                                    DAG.getIntPtrConstant(1));
3660     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
3661     // Merge the rounded value with the chain output of the load.
3662     return DAG.getMergeValues(Ops, DL);
3663   }
3664
3665   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
3666                      false, false, 0);
3667 }
3668
3669 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
3670                                               SelectionDAG &DAG) const {
3671   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3672   MFI->setFrameAddressIsTaken(true);
3673
3674   EVT VT = Op.getValueType();
3675   SDLoc DL(Op);
3676   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3677   SDValue FrameAddr =
3678       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
3679   while (Depth--)
3680     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
3681                             MachinePointerInfo(), false, false, false, 0);
3682   return FrameAddr;
3683 }
3684
3685 // FIXME? Maybe this could be a TableGen attribute on some registers and
3686 // this table could be generated automatically from RegInfo.
3687 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName,
3688                                                   EVT VT) const {
3689   unsigned Reg = StringSwitch<unsigned>(RegName)
3690                        .Case("sp", AArch64::SP)
3691                        .Default(0);
3692   if (Reg)
3693     return Reg;
3694   report_fatal_error("Invalid register name global variable");
3695 }
3696
3697 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
3698                                                SelectionDAG &DAG) const {
3699   MachineFunction &MF = DAG.getMachineFunction();
3700   MachineFrameInfo *MFI = MF.getFrameInfo();
3701   MFI->setReturnAddressIsTaken(true);
3702
3703   EVT VT = Op.getValueType();
3704   SDLoc DL(Op);
3705   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3706   if (Depth) {
3707     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
3708     SDValue Offset = DAG.getConstant(8, getPointerTy());
3709     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
3710                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
3711                        MachinePointerInfo(), false, false, false, 0);
3712   }
3713
3714   // Return LR, which contains the return address. Mark it an implicit live-in.
3715   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
3716   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
3717 }
3718
3719 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
3720 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
3721 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
3722                                                     SelectionDAG &DAG) const {
3723   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3724   EVT VT = Op.getValueType();
3725   unsigned VTBits = VT.getSizeInBits();
3726   SDLoc dl(Op);
3727   SDValue ShOpLo = Op.getOperand(0);
3728   SDValue ShOpHi = Op.getOperand(1);
3729   SDValue ShAmt = Op.getOperand(2);
3730   SDValue ARMcc;
3731   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
3732
3733   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
3734
3735   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
3736                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
3737   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
3738   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
3739                                    DAG.getConstant(VTBits, MVT::i64));
3740   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
3741
3742   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
3743                                ISD::SETGE, dl, DAG);
3744   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
3745
3746   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3747   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
3748   SDValue Lo =
3749       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
3750
3751   // AArch64 shifts larger than the register width are wrapped rather than
3752   // clamped, so we can't just emit "hi >> x".
3753   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
3754   SDValue TrueValHi = Opc == ISD::SRA
3755                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
3756                                         DAG.getConstant(VTBits - 1, MVT::i64))
3757                           : DAG.getConstant(0, VT);
3758   SDValue Hi =
3759       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
3760
3761   SDValue Ops[2] = { Lo, Hi };
3762   return DAG.getMergeValues(Ops, dl);
3763 }
3764
3765 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
3766 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
3767 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
3768                                                  SelectionDAG &DAG) const {
3769   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3770   EVT VT = Op.getValueType();
3771   unsigned VTBits = VT.getSizeInBits();
3772   SDLoc dl(Op);
3773   SDValue ShOpLo = Op.getOperand(0);
3774   SDValue ShOpHi = Op.getOperand(1);
3775   SDValue ShAmt = Op.getOperand(2);
3776   SDValue ARMcc;
3777
3778   assert(Op.getOpcode() == ISD::SHL_PARTS);
3779   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
3780                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
3781   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
3782   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
3783                                    DAG.getConstant(VTBits, MVT::i64));
3784   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
3785   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
3786
3787   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3788
3789   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
3790                                ISD::SETGE, dl, DAG);
3791   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
3792   SDValue Hi =
3793       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
3794
3795   // AArch64 shifts of larger than register sizes are wrapped rather than
3796   // clamped, so we can't just emit "lo << a" if a is too big.
3797   SDValue TrueValLo = DAG.getConstant(0, VT);
3798   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
3799   SDValue Lo =
3800       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
3801
3802   SDValue Ops[2] = { Lo, Hi };
3803   return DAG.getMergeValues(Ops, dl);
3804 }
3805
3806 bool AArch64TargetLowering::isOffsetFoldingLegal(
3807     const GlobalAddressSDNode *GA) const {
3808   // The AArch64 target doesn't support folding offsets into global addresses.
3809   return false;
3810 }
3811
3812 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3813   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
3814   // FIXME: We should be able to handle f128 as well with a clever lowering.
3815   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
3816     return true;
3817
3818   if (VT == MVT::f64)
3819     return AArch64_AM::getFP64Imm(Imm) != -1;
3820   else if (VT == MVT::f32)
3821     return AArch64_AM::getFP32Imm(Imm) != -1;
3822   return false;
3823 }
3824
3825 //===----------------------------------------------------------------------===//
3826 //                          AArch64 Optimization Hooks
3827 //===----------------------------------------------------------------------===//
3828
3829 //===----------------------------------------------------------------------===//
3830 //                          AArch64 Inline Assembly Support
3831 //===----------------------------------------------------------------------===//
3832
3833 // Table of Constraints
3834 // TODO: This is the current set of constraints supported by ARM for the
3835 // compiler, not all of them may make sense, e.g. S may be difficult to support.
3836 //
3837 // r - A general register
3838 // w - An FP/SIMD register of some size in the range v0-v31
3839 // x - An FP/SIMD register of some size in the range v0-v15
3840 // I - Constant that can be used with an ADD instruction
3841 // J - Constant that can be used with a SUB instruction
3842 // K - Constant that can be used with a 32-bit logical instruction
3843 // L - Constant that can be used with a 64-bit logical instruction
3844 // M - Constant that can be used as a 32-bit MOV immediate
3845 // N - Constant that can be used as a 64-bit MOV immediate
3846 // Q - A memory reference with base register and no offset
3847 // S - A symbolic address
3848 // Y - Floating point constant zero
3849 // Z - Integer constant zero
3850 //
3851 //   Note that general register operands will be output using their 64-bit x
3852 // register name, whatever the size of the variable, unless the asm operand
3853 // is prefixed by the %w modifier. Floating-point and SIMD register operands
3854 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
3855 // %q modifier.
3856
3857 /// getConstraintType - Given a constraint letter, return the type of
3858 /// constraint it is for this target.
3859 AArch64TargetLowering::ConstraintType
3860 AArch64TargetLowering::getConstraintType(const std::string &Constraint) const {
3861   if (Constraint.size() == 1) {
3862     switch (Constraint[0]) {
3863     default:
3864       break;
3865     case 'z':
3866       return C_Other;
3867     case 'x':
3868     case 'w':
3869       return C_RegisterClass;
3870     // An address with a single base register. Due to the way we
3871     // currently handle addresses it is the same as 'r'.
3872     case 'Q':
3873       return C_Memory;
3874     }
3875   }
3876   return TargetLowering::getConstraintType(Constraint);
3877 }
3878
3879 /// Examine constraint type and operand type and determine a weight value.
3880 /// This object must already have been set up with the operand type
3881 /// and the current alternative constraint selected.
3882 TargetLowering::ConstraintWeight
3883 AArch64TargetLowering::getSingleConstraintMatchWeight(
3884     AsmOperandInfo &info, const char *constraint) const {
3885   ConstraintWeight weight = CW_Invalid;
3886   Value *CallOperandVal = info.CallOperandVal;
3887   // If we don't have a value, we can't do a match,
3888   // but allow it at the lowest weight.
3889   if (!CallOperandVal)
3890     return CW_Default;
3891   Type *type = CallOperandVal->getType();
3892   // Look at the constraint type.
3893   switch (*constraint) {
3894   default:
3895     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
3896     break;
3897   case 'x':
3898   case 'w':
3899     if (type->isFloatingPointTy() || type->isVectorTy())
3900       weight = CW_Register;
3901     break;
3902   case 'z':
3903     weight = CW_Constant;
3904     break;
3905   }
3906   return weight;
3907 }
3908
3909 std::pair<unsigned, const TargetRegisterClass *>
3910 AArch64TargetLowering::getRegForInlineAsmConstraint(
3911     const std::string &Constraint, MVT VT) const {
3912   if (Constraint.size() == 1) {
3913     switch (Constraint[0]) {
3914     case 'r':
3915       if (VT.getSizeInBits() == 64)
3916         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
3917       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
3918     case 'w':
3919       if (VT == MVT::f32)
3920         return std::make_pair(0U, &AArch64::FPR32RegClass);
3921       if (VT.getSizeInBits() == 64)
3922         return std::make_pair(0U, &AArch64::FPR64RegClass);
3923       if (VT.getSizeInBits() == 128)
3924         return std::make_pair(0U, &AArch64::FPR128RegClass);
3925       break;
3926     // The instructions that this constraint is designed for can
3927     // only take 128-bit registers so just use that regclass.
3928     case 'x':
3929       if (VT.getSizeInBits() == 128)
3930         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
3931       break;
3932     }
3933   }
3934   if (StringRef("{cc}").equals_lower(Constraint))
3935     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
3936
3937   // Use the default implementation in TargetLowering to convert the register
3938   // constraint into a member of a register class.
3939   std::pair<unsigned, const TargetRegisterClass *> Res;
3940   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3941
3942   // Not found as a standard register?
3943   if (!Res.second) {
3944     unsigned Size = Constraint.size();
3945     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
3946         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
3947       const std::string Reg =
3948           std::string(&Constraint[2], &Constraint[Size - 1]);
3949       int RegNo = atoi(Reg.c_str());
3950       if (RegNo >= 0 && RegNo <= 31) {
3951         // v0 - v31 are aliases of q0 - q31.
3952         // By default we'll emit v0-v31 for this unless there's a modifier where
3953         // we'll emit the correct register as well.
3954         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
3955         Res.second = &AArch64::FPR128RegClass;
3956       }
3957     }
3958   }
3959
3960   return Res;
3961 }
3962
3963 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3964 /// vector.  If it is invalid, don't add anything to Ops.
3965 void AArch64TargetLowering::LowerAsmOperandForConstraint(
3966     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
3967     SelectionDAG &DAG) const {
3968   SDValue Result;
3969
3970   // Currently only support length 1 constraints.
3971   if (Constraint.length() != 1)
3972     return;
3973
3974   char ConstraintLetter = Constraint[0];
3975   switch (ConstraintLetter) {
3976   default:
3977     break;
3978
3979   // This set of constraints deal with valid constants for various instructions.
3980   // Validate and return a target constant for them if we can.
3981   case 'z': {
3982     // 'z' maps to xzr or wzr so it needs an input of 0.
3983     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
3984     if (!C || C->getZExtValue() != 0)
3985       return;
3986
3987     if (Op.getValueType() == MVT::i64)
3988       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
3989     else
3990       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
3991     break;
3992   }
3993
3994   case 'I':
3995   case 'J':
3996   case 'K':
3997   case 'L':
3998   case 'M':
3999   case 'N':
4000     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4001     if (!C)
4002       return;
4003
4004     // Grab the value and do some validation.
4005     uint64_t CVal = C->getZExtValue();
4006     switch (ConstraintLetter) {
4007     // The I constraint applies only to simple ADD or SUB immediate operands:
4008     // i.e. 0 to 4095 with optional shift by 12
4009     // The J constraint applies only to ADD or SUB immediates that would be
4010     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
4011     // instruction [or vice versa], in other words -1 to -4095 with optional
4012     // left shift by 12.
4013     case 'I':
4014       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4015         break;
4016       return;
4017     case 'J': {
4018       uint64_t NVal = -C->getSExtValue();
4019       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal))
4020         break;
4021       return;
4022     }
4023     // The K and L constraints apply *only* to logical immediates, including
4024     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4025     // been removed and MOV should be used). So these constraints have to
4026     // distinguish between bit patterns that are valid 32-bit or 64-bit
4027     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4028     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4029     // versa.
4030     case 'K':
4031       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4032         break;
4033       return;
4034     case 'L':
4035       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4036         break;
4037       return;
4038     // The M and N constraints are a superset of K and L respectively, for use
4039     // with the MOV (immediate) alias. As well as the logical immediates they
4040     // also match 32 or 64-bit immediates that can be loaded either using a
4041     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4042     // (M) or 64-bit 0x1234000000000000 (N) etc.
4043     // As a note some of this code is liberally stolen from the asm parser.
4044     case 'M': {
4045       if (!isUInt<32>(CVal))
4046         return;
4047       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4048         break;
4049       if ((CVal & 0xFFFF) == CVal)
4050         break;
4051       if ((CVal & 0xFFFF0000ULL) == CVal)
4052         break;
4053       uint64_t NCVal = ~(uint32_t)CVal;
4054       if ((NCVal & 0xFFFFULL) == NCVal)
4055         break;
4056       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4057         break;
4058       return;
4059     }
4060     case 'N': {
4061       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4062         break;
4063       if ((CVal & 0xFFFFULL) == CVal)
4064         break;
4065       if ((CVal & 0xFFFF0000ULL) == CVal)
4066         break;
4067       if ((CVal & 0xFFFF00000000ULL) == CVal)
4068         break;
4069       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4070         break;
4071       uint64_t NCVal = ~CVal;
4072       if ((NCVal & 0xFFFFULL) == NCVal)
4073         break;
4074       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4075         break;
4076       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4077         break;
4078       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4079         break;
4080       return;
4081     }
4082     default:
4083       return;
4084     }
4085
4086     // All assembler immediates are 64-bit integers.
4087     Result = DAG.getTargetConstant(CVal, MVT::i64);
4088     break;
4089   }
4090
4091   if (Result.getNode()) {
4092     Ops.push_back(Result);
4093     return;
4094   }
4095
4096   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4097 }
4098
4099 //===----------------------------------------------------------------------===//
4100 //                     AArch64 Advanced SIMD Support
4101 //===----------------------------------------------------------------------===//
4102
4103 /// WidenVector - Given a value in the V64 register class, produce the
4104 /// equivalent value in the V128 register class.
4105 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4106   EVT VT = V64Reg.getValueType();
4107   unsigned NarrowSize = VT.getVectorNumElements();
4108   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4109   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4110   SDLoc DL(V64Reg);
4111
4112   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4113                      V64Reg, DAG.getConstant(0, MVT::i32));
4114 }
4115
4116 /// getExtFactor - Determine the adjustment factor for the position when
4117 /// generating an "extract from vector registers" instruction.
4118 static unsigned getExtFactor(SDValue &V) {
4119   EVT EltType = V.getValueType().getVectorElementType();
4120   return EltType.getSizeInBits() / 8;
4121 }
4122
4123 /// NarrowVector - Given a value in the V128 register class, produce the
4124 /// equivalent value in the V64 register class.
4125 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4126   EVT VT = V128Reg.getValueType();
4127   unsigned WideSize = VT.getVectorNumElements();
4128   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4129   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4130   SDLoc DL(V128Reg);
4131
4132   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4133 }
4134
4135 // Gather data to see if the operation can be modelled as a
4136 // shuffle in combination with VEXTs.
4137 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4138                                                   SelectionDAG &DAG) const {
4139   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
4140   SDLoc dl(Op);
4141   EVT VT = Op.getValueType();
4142   unsigned NumElts = VT.getVectorNumElements();
4143
4144   SmallVector<SDValue, 2> SourceVecs;
4145   SmallVector<unsigned, 2> MinElts;
4146   SmallVector<unsigned, 2> MaxElts;
4147
4148   for (unsigned i = 0; i < NumElts; ++i) {
4149     SDValue V = Op.getOperand(i);
4150     if (V.getOpcode() == ISD::UNDEF)
4151       continue;
4152     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4153       // A shuffle can only come from building a vector from various
4154       // elements of other vectors.
4155       return SDValue();
4156     }
4157
4158     // Record this extraction against the appropriate vector if possible...
4159     SDValue SourceVec = V.getOperand(0);
4160     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4161     bool FoundSource = false;
4162     for (unsigned j = 0; j < SourceVecs.size(); ++j) {
4163       if (SourceVecs[j] == SourceVec) {
4164         if (MinElts[j] > EltNo)
4165           MinElts[j] = EltNo;
4166         if (MaxElts[j] < EltNo)
4167           MaxElts[j] = EltNo;
4168         FoundSource = true;
4169         break;
4170       }
4171     }
4172
4173     // Or record a new source if not...
4174     if (!FoundSource) {
4175       SourceVecs.push_back(SourceVec);
4176       MinElts.push_back(EltNo);
4177       MaxElts.push_back(EltNo);
4178     }
4179   }
4180
4181   // Currently only do something sane when at most two source vectors
4182   // involved.
4183   if (SourceVecs.size() > 2)
4184     return SDValue();
4185
4186   SDValue ShuffleSrcs[2] = { DAG.getUNDEF(VT), DAG.getUNDEF(VT) };
4187   int VEXTOffsets[2] = { 0, 0 };
4188   int OffsetMultipliers[2] = { 1, 1 };
4189
4190   // This loop extracts the usage patterns of the source vectors
4191   // and prepares appropriate SDValues for a shuffle if possible.
4192   for (unsigned i = 0; i < SourceVecs.size(); ++i) {
4193     unsigned NumSrcElts = SourceVecs[i].getValueType().getVectorNumElements();
4194     SDValue CurSource = SourceVecs[i];
4195     if (SourceVecs[i].getValueType().getVectorElementType() !=
4196         VT.getVectorElementType()) {
4197       // It may hit this case if SourceVecs[i] is AssertSext/AssertZext.
4198       // Then bitcast it to the vector which holds asserted element type,
4199       // and record the multiplier of element width between SourceVecs and
4200       // Build_vector which is needed to extract the correct lanes later.
4201       EVT CastVT =
4202           EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4203                            SourceVecs[i].getValueSizeInBits() /
4204                                VT.getVectorElementType().getSizeInBits());
4205
4206       CurSource = DAG.getNode(ISD::BITCAST, dl, CastVT, SourceVecs[i]);
4207       OffsetMultipliers[i] = CastVT.getVectorNumElements() / NumSrcElts;
4208       NumSrcElts *= OffsetMultipliers[i];
4209       MaxElts[i] *= OffsetMultipliers[i];
4210       MinElts[i] *= OffsetMultipliers[i];
4211     }
4212
4213     if (CurSource.getValueType() == VT) {
4214       // No VEXT necessary
4215       ShuffleSrcs[i] = CurSource;
4216       VEXTOffsets[i] = 0;
4217       continue;
4218     } else if (NumSrcElts < NumElts) {
4219       // We can pad out the smaller vector for free, so if it's part of a
4220       // shuffle...
4221       ShuffleSrcs[i] = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, CurSource,
4222                                    DAG.getUNDEF(CurSource.getValueType()));
4223       continue;
4224     }
4225
4226     // Since only 64-bit and 128-bit vectors are legal on ARM and
4227     // we've eliminated the other cases...
4228     assert(NumSrcElts == 2 * NumElts &&
4229            "unexpected vector sizes in ReconstructShuffle");
4230
4231     if (MaxElts[i] - MinElts[i] >= NumElts) {
4232       // Span too large for a VEXT to cope
4233       return SDValue();
4234     }
4235
4236     if (MinElts[i] >= NumElts) {
4237       // The extraction can just take the second half
4238       VEXTOffsets[i] = NumElts;
4239       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CurSource,
4240                                    DAG.getIntPtrConstant(NumElts));
4241     } else if (MaxElts[i] < NumElts) {
4242       // The extraction can just take the first half
4243       VEXTOffsets[i] = 0;
4244       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CurSource,
4245                                    DAG.getIntPtrConstant(0));
4246     } else {
4247       // An actual VEXT is needed
4248       VEXTOffsets[i] = MinElts[i];
4249       SDValue VEXTSrc1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CurSource,
4250                                      DAG.getIntPtrConstant(0));
4251       SDValue VEXTSrc2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CurSource,
4252                                      DAG.getIntPtrConstant(NumElts));
4253       unsigned Imm = VEXTOffsets[i] * getExtFactor(VEXTSrc1);
4254       ShuffleSrcs[i] = DAG.getNode(AArch64ISD::EXT, dl, VT, VEXTSrc1, VEXTSrc2,
4255                                    DAG.getConstant(Imm, MVT::i32));
4256     }
4257   }
4258
4259   SmallVector<int, 8> Mask;
4260
4261   for (unsigned i = 0; i < NumElts; ++i) {
4262     SDValue Entry = Op.getOperand(i);
4263     if (Entry.getOpcode() == ISD::UNDEF) {
4264       Mask.push_back(-1);
4265       continue;
4266     }
4267
4268     SDValue ExtractVec = Entry.getOperand(0);
4269     int ExtractElt =
4270         cast<ConstantSDNode>(Op.getOperand(i).getOperand(1))->getSExtValue();
4271     if (ExtractVec == SourceVecs[0]) {
4272       Mask.push_back(ExtractElt * OffsetMultipliers[0] - VEXTOffsets[0]);
4273     } else {
4274       Mask.push_back(ExtractElt * OffsetMultipliers[1] + NumElts -
4275                      VEXTOffsets[1]);
4276     }
4277   }
4278
4279   // Final check before we try to produce nonsense...
4280   if (isShuffleMaskLegal(Mask, VT))
4281     return DAG.getVectorShuffle(VT, dl, ShuffleSrcs[0], ShuffleSrcs[1],
4282                                 &Mask[0]);
4283
4284   return SDValue();
4285 }
4286
4287 // check if an EXT instruction can handle the shuffle mask when the
4288 // vector sources of the shuffle are the same.
4289 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4290   unsigned NumElts = VT.getVectorNumElements();
4291
4292   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4293   if (M[0] < 0)
4294     return false;
4295
4296   Imm = M[0];
4297
4298   // If this is a VEXT shuffle, the immediate value is the index of the first
4299   // element.  The other shuffle indices must be the successive elements after
4300   // the first one.
4301   unsigned ExpectedElt = Imm;
4302   for (unsigned i = 1; i < NumElts; ++i) {
4303     // Increment the expected index.  If it wraps around, just follow it
4304     // back to index zero and keep going.
4305     ++ExpectedElt;
4306     if (ExpectedElt == NumElts)
4307       ExpectedElt = 0;
4308
4309     if (M[i] < 0)
4310       continue; // ignore UNDEF indices
4311     if (ExpectedElt != static_cast<unsigned>(M[i]))
4312       return false;
4313   }
4314
4315   return true;
4316 }
4317
4318 // check if an EXT instruction can handle the shuffle mask when the
4319 // vector sources of the shuffle are different.
4320 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
4321                       unsigned &Imm) {
4322   // Look for the first non-undef element.
4323   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
4324       [](int Elt) {return Elt >= 0;});
4325
4326   // Benefit form APInt to handle overflow when calculating expected element.
4327   unsigned NumElts = VT.getVectorNumElements();
4328   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
4329   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
4330   // The following shuffle indices must be the successive elements after the
4331   // first real element.
4332   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
4333       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
4334   if (FirstWrongElt != M.end())
4335     return false;
4336
4337   // The index of an EXT is the first element if it is not UNDEF.
4338   // Watch out for the beginning UNDEFs. The EXT index should be the expected
4339   // value of the first element.  E.g.
4340   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
4341   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
4342   // ExpectedElt is the last mask index plus 1.
4343   Imm = ExpectedElt.getZExtValue();
4344
4345   // There are two difference cases requiring to reverse input vectors.
4346   // For example, for vector <4 x i32> we have the following cases,
4347   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
4348   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
4349   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
4350   // to reverse two input vectors.
4351   if (Imm < NumElts)
4352     ReverseEXT = true;
4353   else
4354     Imm -= NumElts;
4355
4356   return true;
4357 }
4358
4359 /// isREVMask - Check if a vector shuffle corresponds to a REV
4360 /// instruction with the specified blocksize.  (The order of the elements
4361 /// within each block of the vector is reversed.)
4362 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4363   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4364          "Only possible block sizes for REV are: 16, 32, 64");
4365
4366   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4367   if (EltSz == 64)
4368     return false;
4369
4370   unsigned NumElts = VT.getVectorNumElements();
4371   unsigned BlockElts = M[0] + 1;
4372   // If the first shuffle index is UNDEF, be optimistic.
4373   if (M[0] < 0)
4374     BlockElts = BlockSize / EltSz;
4375
4376   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4377     return false;
4378
4379   for (unsigned i = 0; i < NumElts; ++i) {
4380     if (M[i] < 0)
4381       continue; // ignore UNDEF indices
4382     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4383       return false;
4384   }
4385
4386   return true;
4387 }
4388
4389 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4390   unsigned NumElts = VT.getVectorNumElements();
4391   WhichResult = (M[0] == 0 ? 0 : 1);
4392   unsigned Idx = WhichResult * NumElts / 2;
4393   for (unsigned i = 0; i != NumElts; i += 2) {
4394     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4395         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
4396       return false;
4397     Idx += 1;
4398   }
4399
4400   return true;
4401 }
4402
4403 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4404   unsigned NumElts = VT.getVectorNumElements();
4405   WhichResult = (M[0] == 0 ? 0 : 1);
4406   for (unsigned i = 0; i != NumElts; ++i) {
4407     if (M[i] < 0)
4408       continue; // ignore UNDEF indices
4409     if ((unsigned)M[i] != 2 * i + WhichResult)
4410       return false;
4411   }
4412
4413   return true;
4414 }
4415
4416 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4417   unsigned NumElts = VT.getVectorNumElements();
4418   WhichResult = (M[0] == 0 ? 0 : 1);
4419   for (unsigned i = 0; i < NumElts; i += 2) {
4420     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4421         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
4422       return false;
4423   }
4424   return true;
4425 }
4426
4427 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
4428 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4429 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4430 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4431   unsigned NumElts = VT.getVectorNumElements();
4432   WhichResult = (M[0] == 0 ? 0 : 1);
4433   unsigned Idx = WhichResult * NumElts / 2;
4434   for (unsigned i = 0; i != NumElts; i += 2) {
4435     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4436         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
4437       return false;
4438     Idx += 1;
4439   }
4440
4441   return true;
4442 }
4443
4444 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
4445 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4446 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4447 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4448   unsigned Half = VT.getVectorNumElements() / 2;
4449   WhichResult = (M[0] == 0 ? 0 : 1);
4450   for (unsigned j = 0; j != 2; ++j) {
4451     unsigned Idx = WhichResult;
4452     for (unsigned i = 0; i != Half; ++i) {
4453       int MIdx = M[i + j * Half];
4454       if (MIdx >= 0 && (unsigned)MIdx != Idx)
4455         return false;
4456       Idx += 2;
4457     }
4458   }
4459
4460   return true;
4461 }
4462
4463 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
4464 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4465 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4466 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4467   unsigned NumElts = VT.getVectorNumElements();
4468   WhichResult = (M[0] == 0 ? 0 : 1);
4469   for (unsigned i = 0; i < NumElts; i += 2) {
4470     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4471         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
4472       return false;
4473   }
4474   return true;
4475 }
4476
4477 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
4478                       bool &DstIsLeft, int &Anomaly) {
4479   if (M.size() != static_cast<size_t>(NumInputElements))
4480     return false;
4481
4482   int NumLHSMatch = 0, NumRHSMatch = 0;
4483   int LastLHSMismatch = -1, LastRHSMismatch = -1;
4484
4485   for (int i = 0; i < NumInputElements; ++i) {
4486     if (M[i] == -1) {
4487       ++NumLHSMatch;
4488       ++NumRHSMatch;
4489       continue;
4490     }
4491
4492     if (M[i] == i)
4493       ++NumLHSMatch;
4494     else
4495       LastLHSMismatch = i;
4496
4497     if (M[i] == i + NumInputElements)
4498       ++NumRHSMatch;
4499     else
4500       LastRHSMismatch = i;
4501   }
4502
4503   if (NumLHSMatch == NumInputElements - 1) {
4504     DstIsLeft = true;
4505     Anomaly = LastLHSMismatch;
4506     return true;
4507   } else if (NumRHSMatch == NumInputElements - 1) {
4508     DstIsLeft = false;
4509     Anomaly = LastRHSMismatch;
4510     return true;
4511   }
4512
4513   return false;
4514 }
4515
4516 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
4517   if (VT.getSizeInBits() != 128)
4518     return false;
4519
4520   unsigned NumElts = VT.getVectorNumElements();
4521
4522   for (int I = 0, E = NumElts / 2; I != E; I++) {
4523     if (Mask[I] != I)
4524       return false;
4525   }
4526
4527   int Offset = NumElts / 2;
4528   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4529     if (Mask[I] != I + SplitLHS * Offset)
4530       return false;
4531   }
4532
4533   return true;
4534 }
4535
4536 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
4537   SDLoc DL(Op);
4538   EVT VT = Op.getValueType();
4539   SDValue V0 = Op.getOperand(0);
4540   SDValue V1 = Op.getOperand(1);
4541   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
4542
4543   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4544       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4545     return SDValue();
4546
4547   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
4548
4549   if (!isConcatMask(Mask, VT, SplitV0))
4550     return SDValue();
4551
4552   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4553                                 VT.getVectorNumElements() / 2);
4554   if (SplitV0) {
4555     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4556                      DAG.getConstant(0, MVT::i64));
4557   }
4558   if (V1.getValueType().getSizeInBits() == 128) {
4559     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4560                      DAG.getConstant(0, MVT::i64));
4561   }
4562   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4563 }
4564
4565 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4566 /// the specified operations to build the shuffle.
4567 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4568                                       SDValue RHS, SelectionDAG &DAG,
4569                                       SDLoc dl) {
4570   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4571   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
4572   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
4573
4574   enum {
4575     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4576     OP_VREV,
4577     OP_VDUP0,
4578     OP_VDUP1,
4579     OP_VDUP2,
4580     OP_VDUP3,
4581     OP_VEXT1,
4582     OP_VEXT2,
4583     OP_VEXT3,
4584     OP_VUZPL, // VUZP, left result
4585     OP_VUZPR, // VUZP, right result
4586     OP_VZIPL, // VZIP, left result
4587     OP_VZIPR, // VZIP, right result
4588     OP_VTRNL, // VTRN, left result
4589     OP_VTRNR  // VTRN, right result
4590   };
4591
4592   if (OpNum == OP_COPY) {
4593     if (LHSID == (1 * 9 + 2) * 9 + 3)
4594       return LHS;
4595     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
4596     return RHS;
4597   }
4598
4599   SDValue OpLHS, OpRHS;
4600   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4601   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4602   EVT VT = OpLHS.getValueType();
4603
4604   switch (OpNum) {
4605   default:
4606     llvm_unreachable("Unknown shuffle opcode!");
4607   case OP_VREV:
4608     // VREV divides the vector in half and swaps within the half.
4609     if (VT.getVectorElementType() == MVT::i32 ||
4610         VT.getVectorElementType() == MVT::f32)
4611       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
4612     // vrev <4 x i16> -> REV32
4613     if (VT.getVectorElementType() == MVT::i16)
4614       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
4615     // vrev <4 x i8> -> REV16
4616     assert(VT.getVectorElementType() == MVT::i8);
4617     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
4618   case OP_VDUP0:
4619   case OP_VDUP1:
4620   case OP_VDUP2:
4621   case OP_VDUP3: {
4622     EVT EltTy = VT.getVectorElementType();
4623     unsigned Opcode;
4624     if (EltTy == MVT::i8)
4625       Opcode = AArch64ISD::DUPLANE8;
4626     else if (EltTy == MVT::i16)
4627       Opcode = AArch64ISD::DUPLANE16;
4628     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
4629       Opcode = AArch64ISD::DUPLANE32;
4630     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
4631       Opcode = AArch64ISD::DUPLANE64;
4632     else
4633       llvm_unreachable("Invalid vector element type?");
4634
4635     if (VT.getSizeInBits() == 64)
4636       OpLHS = WidenVector(OpLHS, DAG);
4637     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, MVT::i64);
4638     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
4639   }
4640   case OP_VEXT1:
4641   case OP_VEXT2:
4642   case OP_VEXT3: {
4643     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
4644     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
4645                        DAG.getConstant(Imm, MVT::i32));
4646   }
4647   case OP_VUZPL:
4648     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
4649                        OpRHS);
4650   case OP_VUZPR:
4651     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
4652                        OpRHS);
4653   case OP_VZIPL:
4654     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
4655                        OpRHS);
4656   case OP_VZIPR:
4657     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
4658                        OpRHS);
4659   case OP_VTRNL:
4660     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
4661                        OpRHS);
4662   case OP_VTRNR:
4663     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
4664                        OpRHS);
4665   }
4666 }
4667
4668 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
4669                            SelectionDAG &DAG) {
4670   // Check to see if we can use the TBL instruction.
4671   SDValue V1 = Op.getOperand(0);
4672   SDValue V2 = Op.getOperand(1);
4673   SDLoc DL(Op);
4674
4675   EVT EltVT = Op.getValueType().getVectorElementType();
4676   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
4677
4678   SmallVector<SDValue, 8> TBLMask;
4679   for (int Val : ShuffleMask) {
4680     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
4681       unsigned Offset = Byte + Val * BytesPerElt;
4682       TBLMask.push_back(DAG.getConstant(Offset, MVT::i32));
4683     }
4684   }
4685
4686   MVT IndexVT = MVT::v8i8;
4687   unsigned IndexLen = 8;
4688   if (Op.getValueType().getSizeInBits() == 128) {
4689     IndexVT = MVT::v16i8;
4690     IndexLen = 16;
4691   }
4692
4693   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
4694   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
4695
4696   SDValue Shuffle;
4697   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
4698     if (IndexLen == 8)
4699       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
4700     Shuffle = DAG.getNode(
4701         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4702         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
4703         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4704                     makeArrayRef(TBLMask.data(), IndexLen)));
4705   } else {
4706     if (IndexLen == 8) {
4707       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
4708       Shuffle = DAG.getNode(
4709           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4710           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
4711           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4712                       makeArrayRef(TBLMask.data(), IndexLen)));
4713     } else {
4714       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
4715       // cannot currently represent the register constraints on the input
4716       // table registers.
4717       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
4718       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4719       //                               &TBLMask[0], IndexLen));
4720       Shuffle = DAG.getNode(
4721           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4722           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, MVT::i32), V1Cst, V2Cst,
4723           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4724                       makeArrayRef(TBLMask.data(), IndexLen)));
4725     }
4726   }
4727   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
4728 }
4729
4730 static unsigned getDUPLANEOp(EVT EltType) {
4731   if (EltType == MVT::i8)
4732     return AArch64ISD::DUPLANE8;
4733   if (EltType == MVT::i16)
4734     return AArch64ISD::DUPLANE16;
4735   if (EltType == MVT::i32 || EltType == MVT::f32)
4736     return AArch64ISD::DUPLANE32;
4737   if (EltType == MVT::i64 || EltType == MVT::f64)
4738     return AArch64ISD::DUPLANE64;
4739
4740   llvm_unreachable("Invalid vector element type?");
4741 }
4742
4743 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
4744                                                    SelectionDAG &DAG) const {
4745   SDLoc dl(Op);
4746   EVT VT = Op.getValueType();
4747
4748   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
4749
4750   // Convert shuffles that are directly supported on NEON to target-specific
4751   // DAG nodes, instead of keeping them as shuffles and matching them again
4752   // during code selection.  This is more efficient and avoids the possibility
4753   // of inconsistencies between legalization and selection.
4754   ArrayRef<int> ShuffleMask = SVN->getMask();
4755
4756   SDValue V1 = Op.getOperand(0);
4757   SDValue V2 = Op.getOperand(1);
4758
4759   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
4760                                        V1.getValueType().getSimpleVT())) {
4761     int Lane = SVN->getSplatIndex();
4762     // If this is undef splat, generate it via "just" vdup, if possible.
4763     if (Lane == -1)
4764       Lane = 0;
4765
4766     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
4767       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
4768                          V1.getOperand(0));
4769     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
4770     // constant. If so, we can just reference the lane's definition directly.
4771     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
4772         !isa<ConstantSDNode>(V1.getOperand(Lane)))
4773       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
4774
4775     // Otherwise, duplicate from the lane of the input vector.
4776     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
4777
4778     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
4779     // to make a vector of the same size as this SHUFFLE. We can ignore the
4780     // extract entirely, and canonicalise the concat using WidenVector.
4781     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
4782       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
4783       V1 = V1.getOperand(0);
4784     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
4785       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
4786       Lane -= Idx * VT.getVectorNumElements() / 2;
4787       V1 = WidenVector(V1.getOperand(Idx), DAG);
4788     } else if (VT.getSizeInBits() == 64)
4789       V1 = WidenVector(V1, DAG);
4790
4791     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, MVT::i64));
4792   }
4793
4794   if (isREVMask(ShuffleMask, VT, 64))
4795     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
4796   if (isREVMask(ShuffleMask, VT, 32))
4797     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
4798   if (isREVMask(ShuffleMask, VT, 16))
4799     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
4800
4801   bool ReverseEXT = false;
4802   unsigned Imm;
4803   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
4804     if (ReverseEXT)
4805       std::swap(V1, V2);
4806     Imm *= getExtFactor(V1);
4807     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
4808                        DAG.getConstant(Imm, MVT::i32));
4809   } else if (V2->getOpcode() == ISD::UNDEF &&
4810              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
4811     Imm *= getExtFactor(V1);
4812     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
4813                        DAG.getConstant(Imm, MVT::i32));
4814   }
4815
4816   unsigned WhichResult;
4817   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
4818     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
4819     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
4820   }
4821   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
4822     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
4823     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
4824   }
4825   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
4826     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
4827     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
4828   }
4829
4830   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
4831     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
4832     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
4833   }
4834   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
4835     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
4836     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
4837   }
4838   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
4839     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
4840     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
4841   }
4842
4843   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
4844   if (Concat.getNode())
4845     return Concat;
4846
4847   bool DstIsLeft;
4848   int Anomaly;
4849   int NumInputElements = V1.getValueType().getVectorNumElements();
4850   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
4851     SDValue DstVec = DstIsLeft ? V1 : V2;
4852     SDValue DstLaneV = DAG.getConstant(Anomaly, MVT::i64);
4853
4854     SDValue SrcVec = V1;
4855     int SrcLane = ShuffleMask[Anomaly];
4856     if (SrcLane >= NumInputElements) {
4857       SrcVec = V2;
4858       SrcLane -= VT.getVectorNumElements();
4859     }
4860     SDValue SrcLaneV = DAG.getConstant(SrcLane, MVT::i64);
4861
4862     EVT ScalarVT = VT.getVectorElementType();
4863     if (ScalarVT.getSizeInBits() < 32)
4864       ScalarVT = MVT::i32;
4865
4866     return DAG.getNode(
4867         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
4868         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
4869         DstLaneV);
4870   }
4871
4872   // If the shuffle is not directly supported and it has 4 elements, use
4873   // the PerfectShuffle-generated table to synthesize it from other shuffles.
4874   unsigned NumElts = VT.getVectorNumElements();
4875   if (NumElts == 4) {
4876     unsigned PFIndexes[4];
4877     for (unsigned i = 0; i != 4; ++i) {
4878       if (ShuffleMask[i] < 0)
4879         PFIndexes[i] = 8;
4880       else
4881         PFIndexes[i] = ShuffleMask[i];
4882     }
4883
4884     // Compute the index in the perfect shuffle table.
4885     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
4886                             PFIndexes[2] * 9 + PFIndexes[3];
4887     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4888     unsigned Cost = (PFEntry >> 30);
4889
4890     if (Cost <= 4)
4891       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4892   }
4893
4894   return GenerateTBL(Op, ShuffleMask, DAG);
4895 }
4896
4897 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
4898                                APInt &UndefBits) {
4899   EVT VT = BVN->getValueType(0);
4900   APInt SplatBits, SplatUndef;
4901   unsigned SplatBitSize;
4902   bool HasAnyUndefs;
4903   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
4904     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
4905
4906     for (unsigned i = 0; i < NumSplats; ++i) {
4907       CnstBits <<= SplatBitSize;
4908       UndefBits <<= SplatBitSize;
4909       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
4910       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
4911     }
4912
4913     return true;
4914   }
4915
4916   return false;
4917 }
4918
4919 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
4920                                               SelectionDAG &DAG) const {
4921   BuildVectorSDNode *BVN =
4922       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
4923   SDValue LHS = Op.getOperand(0);
4924   SDLoc dl(Op);
4925   EVT VT = Op.getValueType();
4926
4927   if (!BVN)
4928     return Op;
4929
4930   APInt CnstBits(VT.getSizeInBits(), 0);
4931   APInt UndefBits(VT.getSizeInBits(), 0);
4932   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
4933     // We only have BIC vector immediate instruction, which is and-not.
4934     CnstBits = ~CnstBits;
4935
4936     // We make use of a little bit of goto ickiness in order to avoid having to
4937     // duplicate the immediate matching logic for the undef toggled case.
4938     bool SecondTry = false;
4939   AttemptModImm:
4940
4941     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
4942       CnstBits = CnstBits.zextOrTrunc(64);
4943       uint64_t CnstVal = CnstBits.getZExtValue();
4944
4945       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
4946         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
4947         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4948         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4949                                   DAG.getConstant(CnstVal, MVT::i32),
4950                                   DAG.getConstant(0, MVT::i32));
4951         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4952       }
4953
4954       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
4955         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
4956         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4957         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4958                                   DAG.getConstant(CnstVal, MVT::i32),
4959                                   DAG.getConstant(8, MVT::i32));
4960         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4961       }
4962
4963       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
4964         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
4965         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4966         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4967                                   DAG.getConstant(CnstVal, MVT::i32),
4968                                   DAG.getConstant(16, MVT::i32));
4969         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4970       }
4971
4972       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
4973         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
4974         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4975         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4976                                   DAG.getConstant(CnstVal, MVT::i32),
4977                                   DAG.getConstant(24, MVT::i32));
4978         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4979       }
4980
4981       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
4982         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
4983         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
4984         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4985                                   DAG.getConstant(CnstVal, MVT::i32),
4986                                   DAG.getConstant(0, MVT::i32));
4987         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4988       }
4989
4990       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
4991         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
4992         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
4993         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4994                                   DAG.getConstant(CnstVal, MVT::i32),
4995                                   DAG.getConstant(8, MVT::i32));
4996         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4997       }
4998     }
4999
5000     if (SecondTry)
5001       goto FailedModImm;
5002     SecondTry = true;
5003     CnstBits = ~UndefBits;
5004     goto AttemptModImm;
5005   }
5006
5007 // We can always fall back to a non-immediate AND.
5008 FailedModImm:
5009   return Op;
5010 }
5011
5012 // Specialized code to quickly find if PotentialBVec is a BuildVector that
5013 // consists of only the same constant int value, returned in reference arg
5014 // ConstVal
5015 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
5016                                      uint64_t &ConstVal) {
5017   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
5018   if (!Bvec)
5019     return false;
5020   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
5021   if (!FirstElt)
5022     return false;
5023   EVT VT = Bvec->getValueType(0);
5024   unsigned NumElts = VT.getVectorNumElements();
5025   for (unsigned i = 1; i < NumElts; ++i)
5026     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5027       return false;
5028   ConstVal = FirstElt->getZExtValue();
5029   return true;
5030 }
5031
5032 static unsigned getIntrinsicID(const SDNode *N) {
5033   unsigned Opcode = N->getOpcode();
5034   switch (Opcode) {
5035   default:
5036     return Intrinsic::not_intrinsic;
5037   case ISD::INTRINSIC_WO_CHAIN: {
5038     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5039     if (IID < Intrinsic::num_intrinsics)
5040       return IID;
5041     return Intrinsic::not_intrinsic;
5042   }
5043   }
5044 }
5045
5046 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5047 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5048 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5049 // Also, logical shift right -> sri, with the same structure.
5050 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5051   EVT VT = N->getValueType(0);
5052
5053   if (!VT.isVector())
5054     return SDValue();
5055
5056   SDLoc DL(N);
5057
5058   // Is the first op an AND?
5059   const SDValue And = N->getOperand(0);
5060   if (And.getOpcode() != ISD::AND)
5061     return SDValue();
5062
5063   // Is the second op an shl or lshr?
5064   SDValue Shift = N->getOperand(1);
5065   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5066   // or AArch64ISD::VLSHR vector, #shift
5067   unsigned ShiftOpc = Shift.getOpcode();
5068   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5069     return SDValue();
5070   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5071
5072   // Is the shift amount constant?
5073   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5074   if (!C2node)
5075     return SDValue();
5076
5077   // Is the and mask vector all constant?
5078   uint64_t C1;
5079   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5080     return SDValue();
5081
5082   // Is C1 == ~C2, taking into account how much one can shift elements of a
5083   // particular size?
5084   uint64_t C2 = C2node->getZExtValue();
5085   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5086   if (C2 > ElemSizeInBits)
5087     return SDValue();
5088   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5089   if ((C1 & ElemMask) != (~C2 & ElemMask))
5090     return SDValue();
5091
5092   SDValue X = And.getOperand(0);
5093   SDValue Y = Shift.getOperand(0);
5094
5095   unsigned Intrin =
5096       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5097   SDValue ResultSLI =
5098       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5099                   DAG.getConstant(Intrin, MVT::i32), X, Y, Shift.getOperand(1));
5100
5101   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5102   DEBUG(N->dump(&DAG));
5103   DEBUG(dbgs() << "into: \n");
5104   DEBUG(ResultSLI->dump(&DAG));
5105
5106   ++NumShiftInserts;
5107   return ResultSLI;
5108 }
5109
5110 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5111                                              SelectionDAG &DAG) const {
5112   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5113   if (EnableAArch64SlrGeneration) {
5114     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5115     if (Res.getNode())
5116       return Res;
5117   }
5118
5119   BuildVectorSDNode *BVN =
5120       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5121   SDValue LHS = Op.getOperand(1);
5122   SDLoc dl(Op);
5123   EVT VT = Op.getValueType();
5124
5125   // OR commutes, so try swapping the operands.
5126   if (!BVN) {
5127     LHS = Op.getOperand(0);
5128     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5129   }
5130   if (!BVN)
5131     return Op;
5132
5133   APInt CnstBits(VT.getSizeInBits(), 0);
5134   APInt UndefBits(VT.getSizeInBits(), 0);
5135   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5136     // We make use of a little bit of goto ickiness in order to avoid having to
5137     // duplicate the immediate matching logic for the undef toggled case.
5138     bool SecondTry = false;
5139   AttemptModImm:
5140
5141     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5142       CnstBits = CnstBits.zextOrTrunc(64);
5143       uint64_t CnstVal = CnstBits.getZExtValue();
5144
5145       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5146         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5147         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5148         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5149                                   DAG.getConstant(CnstVal, MVT::i32),
5150                                   DAG.getConstant(0, MVT::i32));
5151         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5152       }
5153
5154       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5155         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5156         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5157         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5158                                   DAG.getConstant(CnstVal, MVT::i32),
5159                                   DAG.getConstant(8, MVT::i32));
5160         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5161       }
5162
5163       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5164         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5165         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5166         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5167                                   DAG.getConstant(CnstVal, MVT::i32),
5168                                   DAG.getConstant(16, MVT::i32));
5169         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5170       }
5171
5172       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5173         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5174         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5175         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5176                                   DAG.getConstant(CnstVal, MVT::i32),
5177                                   DAG.getConstant(24, MVT::i32));
5178         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5179       }
5180
5181       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5182         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5183         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5184         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5185                                   DAG.getConstant(CnstVal, MVT::i32),
5186                                   DAG.getConstant(0, MVT::i32));
5187         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5188       }
5189
5190       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5191         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5192         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5193         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5194                                   DAG.getConstant(CnstVal, MVT::i32),
5195                                   DAG.getConstant(8, MVT::i32));
5196         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5197       }
5198     }
5199
5200     if (SecondTry)
5201       goto FailedModImm;
5202     SecondTry = true;
5203     CnstBits = UndefBits;
5204     goto AttemptModImm;
5205   }
5206
5207 // We can always fall back to a non-immediate OR.
5208 FailedModImm:
5209   return Op;
5210 }
5211
5212 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
5213 // be truncated to fit element width.
5214 static SDValue NormalizeBuildVector(SDValue Op,
5215                                     SelectionDAG &DAG) {
5216   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
5217   SDLoc dl(Op);
5218   EVT VT = Op.getValueType();
5219   EVT EltTy= VT.getVectorElementType();
5220
5221   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
5222     return Op;
5223
5224   SmallVector<SDValue, 16> Ops;
5225   for (unsigned I = 0, E = VT.getVectorNumElements(); I != E; ++I) {
5226     SDValue Lane = Op.getOperand(I);
5227     if (Lane.getOpcode() == ISD::Constant) {
5228       APInt LowBits(EltTy.getSizeInBits(),
5229                     cast<ConstantSDNode>(Lane)->getZExtValue());
5230       Lane = DAG.getConstant(LowBits.getZExtValue(), MVT::i32);
5231     }
5232     Ops.push_back(Lane);
5233   }
5234   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5235 }
5236
5237 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5238                                                  SelectionDAG &DAG) const {
5239   SDLoc dl(Op);
5240   EVT VT = Op.getValueType();
5241   Op = NormalizeBuildVector(Op, DAG);
5242   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5243
5244   APInt CnstBits(VT.getSizeInBits(), 0);
5245   APInt UndefBits(VT.getSizeInBits(), 0);
5246   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5247     // We make use of a little bit of goto ickiness in order to avoid having to
5248     // duplicate the immediate matching logic for the undef toggled case.
5249     bool SecondTry = false;
5250   AttemptModImm:
5251
5252     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5253       CnstBits = CnstBits.zextOrTrunc(64);
5254       uint64_t CnstVal = CnstBits.getZExtValue();
5255
5256       // Certain magic vector constants (used to express things like NOT
5257       // and NEG) are passed through unmodified.  This allows codegen patterns
5258       // for these operations to match.  Special-purpose patterns will lower
5259       // these immediates to MOVIs if it proves necessary.
5260       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5261         return Op;
5262
5263       // The many faces of MOVI...
5264       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5265         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5266         if (VT.getSizeInBits() == 128) {
5267           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5268                                     DAG.getConstant(CnstVal, MVT::i32));
5269           return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5270         }
5271
5272         // Support the V64 version via subregister insertion.
5273         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5274                                   DAG.getConstant(CnstVal, MVT::i32));
5275         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5276       }
5277
5278       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5279         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5280         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5281         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5282                                   DAG.getConstant(CnstVal, MVT::i32),
5283                                   DAG.getConstant(0, MVT::i32));
5284         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5285       }
5286
5287       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5288         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5289         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5290         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5291                                   DAG.getConstant(CnstVal, MVT::i32),
5292                                   DAG.getConstant(8, MVT::i32));
5293         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5294       }
5295
5296       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5297         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5298         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5299         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5300                                   DAG.getConstant(CnstVal, MVT::i32),
5301                                   DAG.getConstant(16, MVT::i32));
5302         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5303       }
5304
5305       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5306         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5307         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5308         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5309                                   DAG.getConstant(CnstVal, MVT::i32),
5310                                   DAG.getConstant(24, MVT::i32));
5311         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5312       }
5313
5314       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5315         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5316         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5317         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5318                                   DAG.getConstant(CnstVal, MVT::i32),
5319                                   DAG.getConstant(0, MVT::i32));
5320         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5321       }
5322
5323       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5324         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5325         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5326         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5327                                   DAG.getConstant(CnstVal, MVT::i32),
5328                                   DAG.getConstant(8, MVT::i32));
5329         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5330       }
5331
5332       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5333         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5334         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5335         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5336                                   DAG.getConstant(CnstVal, MVT::i32),
5337                                   DAG.getConstant(264, MVT::i32));
5338         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5339       }
5340
5341       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5342         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5343         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5344         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5345                                   DAG.getConstant(CnstVal, MVT::i32),
5346                                   DAG.getConstant(272, MVT::i32));
5347         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5348       }
5349
5350       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
5351         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
5352         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
5353         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
5354                                   DAG.getConstant(CnstVal, MVT::i32));
5355         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5356       }
5357
5358       // The few faces of FMOV...
5359       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
5360         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
5361         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
5362         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
5363                                   DAG.getConstant(CnstVal, MVT::i32));
5364         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5365       }
5366
5367       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
5368           VT.getSizeInBits() == 128) {
5369         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
5370         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
5371                                   DAG.getConstant(CnstVal, MVT::i32));
5372         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5373       }
5374
5375       // The many faces of MVNI...
5376       CnstVal = ~CnstVal;
5377       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5378         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5379         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5380         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5381                                   DAG.getConstant(CnstVal, MVT::i32),
5382                                   DAG.getConstant(0, MVT::i32));
5383         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5384       }
5385
5386       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5387         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5388         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5389         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5390                                   DAG.getConstant(CnstVal, MVT::i32),
5391                                   DAG.getConstant(8, MVT::i32));
5392         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5393       }
5394
5395       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5396         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5397         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5398         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5399                                   DAG.getConstant(CnstVal, MVT::i32),
5400                                   DAG.getConstant(16, MVT::i32));
5401         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5402       }
5403
5404       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5405         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5406         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5407         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5408                                   DAG.getConstant(CnstVal, MVT::i32),
5409                                   DAG.getConstant(24, MVT::i32));
5410         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5411       }
5412
5413       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5414         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5415         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5416         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5417                                   DAG.getConstant(CnstVal, MVT::i32),
5418                                   DAG.getConstant(0, MVT::i32));
5419         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5420       }
5421
5422       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5423         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5424         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5425         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5426                                   DAG.getConstant(CnstVal, MVT::i32),
5427                                   DAG.getConstant(8, MVT::i32));
5428         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5429       }
5430
5431       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5432         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5433         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5434         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5435                                   DAG.getConstant(CnstVal, MVT::i32),
5436                                   DAG.getConstant(264, MVT::i32));
5437         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5438       }
5439
5440       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5441         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5442         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5443         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5444                                   DAG.getConstant(CnstVal, MVT::i32),
5445                                   DAG.getConstant(272, MVT::i32));
5446         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5447       }
5448     }
5449
5450     if (SecondTry)
5451       goto FailedModImm;
5452     SecondTry = true;
5453     CnstBits = UndefBits;
5454     goto AttemptModImm;
5455   }
5456 FailedModImm:
5457
5458   // Scan through the operands to find some interesting properties we can
5459   // exploit:
5460   //   1) If only one value is used, we can use a DUP, or
5461   //   2) if only the low element is not undef, we can just insert that, or
5462   //   3) if only one constant value is used (w/ some non-constant lanes),
5463   //      we can splat the constant value into the whole vector then fill
5464   //      in the non-constant lanes.
5465   //   4) FIXME: If different constant values are used, but we can intelligently
5466   //             select the values we'll be overwriting for the non-constant
5467   //             lanes such that we can directly materialize the vector
5468   //             some other way (MOVI, e.g.), we can be sneaky.
5469   unsigned NumElts = VT.getVectorNumElements();
5470   bool isOnlyLowElement = true;
5471   bool usesOnlyOneValue = true;
5472   bool usesOnlyOneConstantValue = true;
5473   bool isConstant = true;
5474   unsigned NumConstantLanes = 0;
5475   SDValue Value;
5476   SDValue ConstantValue;
5477   for (unsigned i = 0; i < NumElts; ++i) {
5478     SDValue V = Op.getOperand(i);
5479     if (V.getOpcode() == ISD::UNDEF)
5480       continue;
5481     if (i > 0)
5482       isOnlyLowElement = false;
5483     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5484       isConstant = false;
5485
5486     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
5487       ++NumConstantLanes;
5488       if (!ConstantValue.getNode())
5489         ConstantValue = V;
5490       else if (ConstantValue != V)
5491         usesOnlyOneConstantValue = false;
5492     }
5493
5494     if (!Value.getNode())
5495       Value = V;
5496     else if (V != Value)
5497       usesOnlyOneValue = false;
5498   }
5499
5500   if (!Value.getNode())
5501     return DAG.getUNDEF(VT);
5502
5503   if (isOnlyLowElement)
5504     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5505
5506   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
5507   // i32 and try again.
5508   if (usesOnlyOneValue) {
5509     if (!isConstant) {
5510       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5511           Value.getValueType() != VT)
5512         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
5513
5514       // This is actually a DUPLANExx operation, which keeps everything vectory.
5515
5516       // DUPLANE works on 128-bit vectors, widen it if necessary.
5517       SDValue Lane = Value.getOperand(1);
5518       Value = Value.getOperand(0);
5519       if (Value.getValueType().getSizeInBits() == 64)
5520         Value = WidenVector(Value, DAG);
5521
5522       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
5523       return DAG.getNode(Opcode, dl, VT, Value, Lane);
5524     }
5525
5526     if (VT.getVectorElementType().isFloatingPoint()) {
5527       SmallVector<SDValue, 8> Ops;
5528       MVT NewType =
5529           (VT.getVectorElementType() == MVT::f32) ? MVT::i32 : MVT::i64;
5530       for (unsigned i = 0; i < NumElts; ++i)
5531         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
5532       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
5533       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5534       Val = LowerBUILD_VECTOR(Val, DAG);
5535       if (Val.getNode())
5536         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5537     }
5538   }
5539
5540   // If there was only one constant value used and for more than one lane,
5541   // start by splatting that value, then replace the non-constant lanes. This
5542   // is better than the default, which will perform a separate initialization
5543   // for each lane.
5544   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
5545     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
5546     // Now insert the non-constant lanes.
5547     for (unsigned i = 0; i < NumElts; ++i) {
5548       SDValue V = Op.getOperand(i);
5549       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5550       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
5551         // Note that type legalization likely mucked about with the VT of the
5552         // source operand, so we may have to convert it here before inserting.
5553         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
5554       }
5555     }
5556     return Val;
5557   }
5558
5559   // If all elements are constants and the case above didn't get hit, fall back
5560   // to the default expansion, which will generate a load from the constant
5561   // pool.
5562   if (isConstant)
5563     return SDValue();
5564
5565   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5566   if (NumElts >= 4) {
5567     SDValue shuffle = ReconstructShuffle(Op, DAG);
5568     if (shuffle != SDValue())
5569       return shuffle;
5570   }
5571
5572   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5573   // know the default expansion would otherwise fall back on something even
5574   // worse. For a vector with one or two non-undef values, that's
5575   // scalar_to_vector for the elements followed by a shuffle (provided the
5576   // shuffle is valid for the target) and materialization element by element
5577   // on the stack followed by a load for everything else.
5578   if (!isConstant && !usesOnlyOneValue) {
5579     SDValue Vec = DAG.getUNDEF(VT);
5580     SDValue Op0 = Op.getOperand(0);
5581     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
5582     unsigned i = 0;
5583     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
5584     // a) Avoid a RMW dependency on the full vector register, and
5585     // b) Allow the register coalescer to fold away the copy if the
5586     //    value is already in an S or D register.
5587     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
5588       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
5589       MachineSDNode *N =
5590           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
5591                              DAG.getTargetConstant(SubIdx, MVT::i32));
5592       Vec = SDValue(N, 0);
5593       ++i;
5594     }
5595     for (; i < NumElts; ++i) {
5596       SDValue V = Op.getOperand(i);
5597       if (V.getOpcode() == ISD::UNDEF)
5598         continue;
5599       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5600       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
5601     }
5602     return Vec;
5603   }
5604
5605   // Just use the default expansion. We failed to find a better alternative.
5606   return SDValue();
5607 }
5608
5609 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
5610                                                       SelectionDAG &DAG) const {
5611   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
5612
5613   // Check for non-constant or out of range lane.
5614   EVT VT = Op.getOperand(0).getValueType();
5615   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
5616   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
5617     return SDValue();
5618
5619
5620   // Insertion/extraction are legal for V128 types.
5621   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
5622       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64)
5623     return Op;
5624
5625   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
5626       VT != MVT::v1i64 && VT != MVT::v2f32)
5627     return SDValue();
5628
5629   // For V64 types, we perform insertion by expanding the value
5630   // to a V128 type and perform the insertion on that.
5631   SDLoc DL(Op);
5632   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
5633   EVT WideTy = WideVec.getValueType();
5634
5635   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
5636                              Op.getOperand(1), Op.getOperand(2));
5637   // Re-narrow the resultant vector.
5638   return NarrowVector(Node, DAG);
5639 }
5640
5641 SDValue
5642 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5643                                                SelectionDAG &DAG) const {
5644   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
5645
5646   // Check for non-constant or out of range lane.
5647   EVT VT = Op.getOperand(0).getValueType();
5648   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5649   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
5650     return SDValue();
5651
5652
5653   // Insertion/extraction are legal for V128 types.
5654   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
5655       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64)
5656     return Op;
5657
5658   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
5659       VT != MVT::v1i64 && VT != MVT::v2f32)
5660     return SDValue();
5661
5662   // For V64 types, we perform extraction by expanding the value
5663   // to a V128 type and perform the extraction on that.
5664   SDLoc DL(Op);
5665   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
5666   EVT WideTy = WideVec.getValueType();
5667
5668   EVT ExtrTy = WideTy.getVectorElementType();
5669   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
5670     ExtrTy = MVT::i32;
5671
5672   // For extractions, we just return the result directly.
5673   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
5674                      Op.getOperand(1));
5675 }
5676
5677 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
5678                                                       SelectionDAG &DAG) const {
5679   EVT VT = Op.getOperand(0).getValueType();
5680   SDLoc dl(Op);
5681   // Just in case...
5682   if (!VT.isVector())
5683     return SDValue();
5684
5685   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5686   if (!Cst)
5687     return SDValue();
5688   unsigned Val = Cst->getZExtValue();
5689
5690   unsigned Size = Op.getValueType().getSizeInBits();
5691   if (Val == 0) {
5692     switch (Size) {
5693     case 8:
5694       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
5695                                         Op.getOperand(0));
5696     case 16:
5697       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
5698                                         Op.getOperand(0));
5699     case 32:
5700       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
5701                                         Op.getOperand(0));
5702     case 64:
5703       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
5704                                         Op.getOperand(0));
5705     default:
5706       llvm_unreachable("Unexpected vector type in extract_subvector!");
5707     }
5708   }
5709   // If this is extracting the upper 64-bits of a 128-bit vector, we match
5710   // that directly.
5711   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
5712     return Op;
5713
5714   return SDValue();
5715 }
5716
5717 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
5718                                                EVT VT) const {
5719   if (VT.getVectorNumElements() == 4 &&
5720       (VT.is128BitVector() || VT.is64BitVector())) {
5721     unsigned PFIndexes[4];
5722     for (unsigned i = 0; i != 4; ++i) {
5723       if (M[i] < 0)
5724         PFIndexes[i] = 8;
5725       else
5726         PFIndexes[i] = M[i];
5727     }
5728
5729     // Compute the index in the perfect shuffle table.
5730     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5731                             PFIndexes[2] * 9 + PFIndexes[3];
5732     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5733     unsigned Cost = (PFEntry >> 30);
5734
5735     if (Cost <= 4)
5736       return true;
5737   }
5738
5739   bool DummyBool;
5740   int DummyInt;
5741   unsigned DummyUnsigned;
5742
5743   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
5744           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
5745           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
5746           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
5747           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
5748           isZIPMask(M, VT, DummyUnsigned) ||
5749           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
5750           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
5751           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
5752           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
5753           isConcatMask(M, VT, VT.getSizeInBits() == 128));
5754 }
5755
5756 /// getVShiftImm - Check if this is a valid build_vector for the immediate
5757 /// operand of a vector shift operation, where all the elements of the
5758 /// build_vector must have the same constant integer value.
5759 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
5760   // Ignore bit_converts.
5761   while (Op.getOpcode() == ISD::BITCAST)
5762     Op = Op.getOperand(0);
5763   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
5764   APInt SplatBits, SplatUndef;
5765   unsigned SplatBitSize;
5766   bool HasAnyUndefs;
5767   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
5768                                     HasAnyUndefs, ElementBits) ||
5769       SplatBitSize > ElementBits)
5770     return false;
5771   Cnt = SplatBits.getSExtValue();
5772   return true;
5773 }
5774
5775 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
5776 /// operand of a vector shift left operation.  That value must be in the range:
5777 ///   0 <= Value < ElementBits for a left shift; or
5778 ///   0 <= Value <= ElementBits for a long left shift.
5779 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
5780   assert(VT.isVector() && "vector shift count is not a vector type");
5781   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
5782   if (!getVShiftImm(Op, ElementBits, Cnt))
5783     return false;
5784   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
5785 }
5786
5787 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
5788 /// operand of a vector shift right operation.  For a shift opcode, the value
5789 /// is positive, but for an intrinsic the value count must be negative. The
5790 /// absolute value must be in the range:
5791 ///   1 <= |Value| <= ElementBits for a right shift; or
5792 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
5793 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
5794                          int64_t &Cnt) {
5795   assert(VT.isVector() && "vector shift count is not a vector type");
5796   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
5797   if (!getVShiftImm(Op, ElementBits, Cnt))
5798     return false;
5799   if (isIntrinsic)
5800     Cnt = -Cnt;
5801   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
5802 }
5803
5804 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
5805                                                       SelectionDAG &DAG) const {
5806   EVT VT = Op.getValueType();
5807   SDLoc DL(Op);
5808   int64_t Cnt;
5809
5810   if (!Op.getOperand(1).getValueType().isVector())
5811     return Op;
5812   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5813
5814   switch (Op.getOpcode()) {
5815   default:
5816     llvm_unreachable("unexpected shift opcode");
5817
5818   case ISD::SHL:
5819     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
5820       return DAG.getNode(AArch64ISD::VSHL, SDLoc(Op), VT, Op.getOperand(0),
5821                          DAG.getConstant(Cnt, MVT::i32));
5822     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5823                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, MVT::i32),
5824                        Op.getOperand(0), Op.getOperand(1));
5825   case ISD::SRA:
5826   case ISD::SRL:
5827     // Right shift immediate
5828     if (isVShiftRImm(Op.getOperand(1), VT, false, false, Cnt) &&
5829         Cnt < EltSize) {
5830       unsigned Opc =
5831           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
5832       return DAG.getNode(Opc, SDLoc(Op), VT, Op.getOperand(0),
5833                          DAG.getConstant(Cnt, MVT::i32));
5834     }
5835
5836     // Right shift register.  Note, there is not a shift right register
5837     // instruction, but the shift left register instruction takes a signed
5838     // value, where negative numbers specify a right shift.
5839     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
5840                                                 : Intrinsic::aarch64_neon_ushl;
5841     // negate the shift amount
5842     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
5843     SDValue NegShiftLeft =
5844         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5845                     DAG.getConstant(Opc, MVT::i32), Op.getOperand(0), NegShift);
5846     return NegShiftLeft;
5847   }
5848
5849   return SDValue();
5850 }
5851
5852 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
5853                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
5854                                     SDLoc dl, SelectionDAG &DAG) {
5855   EVT SrcVT = LHS.getValueType();
5856
5857   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
5858   APInt CnstBits(VT.getSizeInBits(), 0);
5859   APInt UndefBits(VT.getSizeInBits(), 0);
5860   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
5861   bool IsZero = IsCnst && (CnstBits == 0);
5862
5863   if (SrcVT.getVectorElementType().isFloatingPoint()) {
5864     switch (CC) {
5865     default:
5866       return SDValue();
5867     case AArch64CC::NE: {
5868       SDValue Fcmeq;
5869       if (IsZero)
5870         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
5871       else
5872         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
5873       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
5874     }
5875     case AArch64CC::EQ:
5876       if (IsZero)
5877         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
5878       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
5879     case AArch64CC::GE:
5880       if (IsZero)
5881         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
5882       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
5883     case AArch64CC::GT:
5884       if (IsZero)
5885         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
5886       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
5887     case AArch64CC::LS:
5888       if (IsZero)
5889         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
5890       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
5891     case AArch64CC::LT:
5892       if (!NoNans)
5893         return SDValue();
5894     // If we ignore NaNs then we can use to the MI implementation.
5895     // Fallthrough.
5896     case AArch64CC::MI:
5897       if (IsZero)
5898         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
5899       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
5900     }
5901   }
5902
5903   switch (CC) {
5904   default:
5905     return SDValue();
5906   case AArch64CC::NE: {
5907     SDValue Cmeq;
5908     if (IsZero)
5909       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
5910     else
5911       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
5912     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
5913   }
5914   case AArch64CC::EQ:
5915     if (IsZero)
5916       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
5917     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
5918   case AArch64CC::GE:
5919     if (IsZero)
5920       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
5921     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
5922   case AArch64CC::GT:
5923     if (IsZero)
5924       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
5925     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
5926   case AArch64CC::LE:
5927     if (IsZero)
5928       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
5929     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
5930   case AArch64CC::LS:
5931     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
5932   case AArch64CC::LO:
5933     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
5934   case AArch64CC::LT:
5935     if (IsZero)
5936       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
5937     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
5938   case AArch64CC::HI:
5939     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
5940   case AArch64CC::HS:
5941     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
5942   }
5943 }
5944
5945 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
5946                                            SelectionDAG &DAG) const {
5947   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5948   SDValue LHS = Op.getOperand(0);
5949   SDValue RHS = Op.getOperand(1);
5950   SDLoc dl(Op);
5951
5952   if (LHS.getValueType().getVectorElementType().isInteger()) {
5953     assert(LHS.getValueType() == RHS.getValueType());
5954     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
5955     return EmitVectorComparison(LHS, RHS, AArch64CC, false, Op.getValueType(),
5956                                 dl, DAG);
5957   }
5958
5959   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
5960          LHS.getValueType().getVectorElementType() == MVT::f64);
5961
5962   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
5963   // clean.  Some of them require two branches to implement.
5964   AArch64CC::CondCode CC1, CC2;
5965   bool ShouldInvert;
5966   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
5967
5968   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
5969   SDValue Cmp =
5970       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, Op.getValueType(), dl, DAG);
5971   if (!Cmp.getNode())
5972     return SDValue();
5973
5974   if (CC2 != AArch64CC::AL) {
5975     SDValue Cmp2 =
5976         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, Op.getValueType(), dl, DAG);
5977     if (!Cmp2.getNode())
5978       return SDValue();
5979
5980     Cmp = DAG.getNode(ISD::OR, dl, Cmp.getValueType(), Cmp, Cmp2);
5981   }
5982
5983   if (ShouldInvert)
5984     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
5985
5986   return Cmp;
5987 }
5988
5989 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
5990 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
5991 /// specified in the intrinsic calls.
5992 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
5993                                                const CallInst &I,
5994                                                unsigned Intrinsic) const {
5995   switch (Intrinsic) {
5996   case Intrinsic::aarch64_neon_ld2:
5997   case Intrinsic::aarch64_neon_ld3:
5998   case Intrinsic::aarch64_neon_ld4:
5999   case Intrinsic::aarch64_neon_ld1x2:
6000   case Intrinsic::aarch64_neon_ld1x3:
6001   case Intrinsic::aarch64_neon_ld1x4:
6002   case Intrinsic::aarch64_neon_ld2lane:
6003   case Intrinsic::aarch64_neon_ld3lane:
6004   case Intrinsic::aarch64_neon_ld4lane:
6005   case Intrinsic::aarch64_neon_ld2r:
6006   case Intrinsic::aarch64_neon_ld3r:
6007   case Intrinsic::aarch64_neon_ld4r: {
6008     Info.opc = ISD::INTRINSIC_W_CHAIN;
6009     // Conservatively set memVT to the entire set of vectors loaded.
6010     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
6011     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6012     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6013     Info.offset = 0;
6014     Info.align = 0;
6015     Info.vol = false; // volatile loads with NEON intrinsics not supported
6016     Info.readMem = true;
6017     Info.writeMem = false;
6018     return true;
6019   }
6020   case Intrinsic::aarch64_neon_st2:
6021   case Intrinsic::aarch64_neon_st3:
6022   case Intrinsic::aarch64_neon_st4:
6023   case Intrinsic::aarch64_neon_st1x2:
6024   case Intrinsic::aarch64_neon_st1x3:
6025   case Intrinsic::aarch64_neon_st1x4:
6026   case Intrinsic::aarch64_neon_st2lane:
6027   case Intrinsic::aarch64_neon_st3lane:
6028   case Intrinsic::aarch64_neon_st4lane: {
6029     Info.opc = ISD::INTRINSIC_VOID;
6030     // Conservatively set memVT to the entire set of vectors stored.
6031     unsigned NumElts = 0;
6032     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
6033       Type *ArgTy = I.getArgOperand(ArgI)->getType();
6034       if (!ArgTy->isVectorTy())
6035         break;
6036       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
6037     }
6038     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6039     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6040     Info.offset = 0;
6041     Info.align = 0;
6042     Info.vol = false; // volatile stores with NEON intrinsics not supported
6043     Info.readMem = false;
6044     Info.writeMem = true;
6045     return true;
6046   }
6047   case Intrinsic::aarch64_ldaxr:
6048   case Intrinsic::aarch64_ldxr: {
6049     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
6050     Info.opc = ISD::INTRINSIC_W_CHAIN;
6051     Info.memVT = MVT::getVT(PtrTy->getElementType());
6052     Info.ptrVal = I.getArgOperand(0);
6053     Info.offset = 0;
6054     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6055     Info.vol = true;
6056     Info.readMem = true;
6057     Info.writeMem = false;
6058     return true;
6059   }
6060   case Intrinsic::aarch64_stlxr:
6061   case Intrinsic::aarch64_stxr: {
6062     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6063     Info.opc = ISD::INTRINSIC_W_CHAIN;
6064     Info.memVT = MVT::getVT(PtrTy->getElementType());
6065     Info.ptrVal = I.getArgOperand(1);
6066     Info.offset = 0;
6067     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6068     Info.vol = true;
6069     Info.readMem = false;
6070     Info.writeMem = true;
6071     return true;
6072   }
6073   case Intrinsic::aarch64_ldaxp:
6074   case Intrinsic::aarch64_ldxp: {
6075     Info.opc = ISD::INTRINSIC_W_CHAIN;
6076     Info.memVT = MVT::i128;
6077     Info.ptrVal = I.getArgOperand(0);
6078     Info.offset = 0;
6079     Info.align = 16;
6080     Info.vol = true;
6081     Info.readMem = true;
6082     Info.writeMem = false;
6083     return true;
6084   }
6085   case Intrinsic::aarch64_stlxp:
6086   case Intrinsic::aarch64_stxp: {
6087     Info.opc = ISD::INTRINSIC_W_CHAIN;
6088     Info.memVT = MVT::i128;
6089     Info.ptrVal = I.getArgOperand(2);
6090     Info.offset = 0;
6091     Info.align = 16;
6092     Info.vol = true;
6093     Info.readMem = false;
6094     Info.writeMem = true;
6095     return true;
6096   }
6097   default:
6098     break;
6099   }
6100
6101   return false;
6102 }
6103
6104 // Truncations from 64-bit GPR to 32-bit GPR is free.
6105 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6106   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6107     return false;
6108   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6109   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6110   return NumBits1 > NumBits2;
6111 }
6112 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6113   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6114     return false;
6115   unsigned NumBits1 = VT1.getSizeInBits();
6116   unsigned NumBits2 = VT2.getSizeInBits();
6117   return NumBits1 > NumBits2;
6118 }
6119
6120 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6121 // 64-bit GPR.
6122 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6123   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6124     return false;
6125   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6126   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6127   return NumBits1 == 32 && NumBits2 == 64;
6128 }
6129 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6130   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6131     return false;
6132   unsigned NumBits1 = VT1.getSizeInBits();
6133   unsigned NumBits2 = VT2.getSizeInBits();
6134   return NumBits1 == 32 && NumBits2 == 64;
6135 }
6136
6137 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6138   EVT VT1 = Val.getValueType();
6139   if (isZExtFree(VT1, VT2)) {
6140     return true;
6141   }
6142
6143   if (Val.getOpcode() != ISD::LOAD)
6144     return false;
6145
6146   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6147   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6148           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6149           VT1.getSizeInBits() <= 32);
6150 }
6151
6152 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6153                                           unsigned &RequiredAligment) const {
6154   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6155     return false;
6156   // Cyclone supports unaligned accesses.
6157   RequiredAligment = 0;
6158   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6159   return NumBits == 32 || NumBits == 64;
6160 }
6161
6162 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6163                                           unsigned &RequiredAligment) const {
6164   if (!LoadedType.isSimple() ||
6165       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6166     return false;
6167   // Cyclone supports unaligned accesses.
6168   RequiredAligment = 0;
6169   unsigned NumBits = LoadedType.getSizeInBits();
6170   return NumBits == 32 || NumBits == 64;
6171 }
6172
6173 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
6174                        unsigned AlignCheck) {
6175   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
6176           (DstAlign == 0 || DstAlign % AlignCheck == 0));
6177 }
6178
6179 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
6180                                                unsigned SrcAlign, bool IsMemset,
6181                                                bool ZeroMemset,
6182                                                bool MemcpyStrSrc,
6183                                                MachineFunction &MF) const {
6184   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
6185   // instruction to materialize the v2i64 zero and one store (with restrictive
6186   // addressing mode). Just do two i64 store of zero-registers.
6187   bool Fast;
6188   const Function *F = MF.getFunction();
6189   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
6190       !F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
6191                                        Attribute::NoImplicitFloat) &&
6192       (memOpAlign(SrcAlign, DstAlign, 16) ||
6193        (allowsUnalignedMemoryAccesses(MVT::f128, 0, &Fast) && Fast)))
6194     return MVT::f128;
6195
6196   return Size >= 8 ? MVT::i64 : MVT::i32;
6197 }
6198
6199 // 12-bit optionally shifted immediates are legal for adds.
6200 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
6201   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
6202     return true;
6203   return false;
6204 }
6205
6206 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
6207 // immediates is the same as for an add or a sub.
6208 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
6209   if (Immed < 0)
6210     Immed *= -1;
6211   return isLegalAddImmediate(Immed);
6212 }
6213
6214 /// isLegalAddressingMode - Return true if the addressing mode represented
6215 /// by AM is legal for this target, for a load/store of the specified type.
6216 bool AArch64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6217                                                   Type *Ty) const {
6218   // AArch64 has five basic addressing modes:
6219   //  reg
6220   //  reg + 9-bit signed offset
6221   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
6222   //  reg1 + reg2
6223   //  reg + SIZE_IN_BYTES * reg
6224
6225   // No global is ever allowed as a base.
6226   if (AM.BaseGV)
6227     return false;
6228
6229   // No reg+reg+imm addressing.
6230   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
6231     return false;
6232
6233   // check reg + imm case:
6234   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
6235   uint64_t NumBytes = 0;
6236   if (Ty->isSized()) {
6237     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
6238     NumBytes = NumBits / 8;
6239     if (!isPowerOf2_64(NumBits))
6240       NumBytes = 0;
6241   }
6242
6243   if (!AM.Scale) {
6244     int64_t Offset = AM.BaseOffs;
6245
6246     // 9-bit signed offset
6247     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
6248       return true;
6249
6250     // 12-bit unsigned offset
6251     unsigned shift = Log2_64(NumBytes);
6252     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
6253         // Must be a multiple of NumBytes (NumBytes is a power of 2)
6254         (Offset >> shift) << shift == Offset)
6255       return true;
6256     return false;
6257   }
6258
6259   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
6260
6261   if (!AM.Scale || AM.Scale == 1 ||
6262       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
6263     return true;
6264   return false;
6265 }
6266
6267 int AArch64TargetLowering::getScalingFactorCost(const AddrMode &AM,
6268                                                 Type *Ty) const {
6269   // Scaling factors are not free at all.
6270   // Operands                     | Rt Latency
6271   // -------------------------------------------
6272   // Rt, [Xn, Xm]                 | 4
6273   // -------------------------------------------
6274   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
6275   // Rt, [Xn, Wm, <extend> #imm]  |
6276   if (isLegalAddressingMode(AM, Ty))
6277     // Scale represents reg2 * scale, thus account for 1 if
6278     // it is not equal to 0 or 1.
6279     return AM.Scale != 0 && AM.Scale != 1;
6280   return -1;
6281 }
6282
6283 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
6284   VT = VT.getScalarType();
6285
6286   if (!VT.isSimple())
6287     return false;
6288
6289   switch (VT.getSimpleVT().SimpleTy) {
6290   case MVT::f32:
6291   case MVT::f64:
6292     return true;
6293   default:
6294     break;
6295   }
6296
6297   return false;
6298 }
6299
6300 const MCPhysReg *
6301 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
6302   // LR is a callee-save register, but we must treat it as clobbered by any call
6303   // site. Hence we include LR in the scratch registers, which are in turn added
6304   // as implicit-defs for stackmaps and patchpoints.
6305   static const MCPhysReg ScratchRegs[] = {
6306     AArch64::X16, AArch64::X17, AArch64::LR, 0
6307   };
6308   return ScratchRegs;
6309 }
6310
6311 bool
6312 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
6313   EVT VT = N->getValueType(0);
6314     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
6315     // it with shift to let it be lowered to UBFX.
6316   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
6317       isa<ConstantSDNode>(N->getOperand(1))) {
6318     uint64_t TruncMask = N->getConstantOperandVal(1);
6319     if (isMask_64(TruncMask) &&
6320       N->getOperand(0).getOpcode() == ISD::SRL &&
6321       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
6322       return false;
6323   }
6324   return true;
6325 }
6326
6327 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
6328                                                               Type *Ty) const {
6329   assert(Ty->isIntegerTy());
6330
6331   unsigned BitSize = Ty->getPrimitiveSizeInBits();
6332   if (BitSize == 0)
6333     return false;
6334
6335   int64_t Val = Imm.getSExtValue();
6336   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
6337     return true;
6338
6339   if ((int64_t)Val < 0)
6340     Val = ~Val;
6341   if (BitSize == 32)
6342     Val &= (1LL << 32) - 1;
6343
6344   unsigned LZ = countLeadingZeros((uint64_t)Val);
6345   unsigned Shift = (63 - LZ) / 16;
6346   // MOVZ is free so return true for one or fewer MOVK.
6347   return (Shift < 3) ? true : false;
6348 }
6349
6350 // Generate SUBS and CSEL for integer abs.
6351 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
6352   EVT VT = N->getValueType(0);
6353
6354   SDValue N0 = N->getOperand(0);
6355   SDValue N1 = N->getOperand(1);
6356   SDLoc DL(N);
6357
6358   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
6359   // and change it to SUB and CSEL.
6360   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
6361       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
6362       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
6363     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
6364       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
6365         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
6366                                   N0.getOperand(0));
6367         // Generate SUBS & CSEL.
6368         SDValue Cmp =
6369             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
6370                         N0.getOperand(0), DAG.getConstant(0, VT));
6371         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
6372                            DAG.getConstant(AArch64CC::PL, MVT::i32),
6373                            SDValue(Cmp.getNode(), 1));
6374       }
6375   return SDValue();
6376 }
6377
6378 // performXorCombine - Attempts to handle integer ABS.
6379 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
6380                                  TargetLowering::DAGCombinerInfo &DCI,
6381                                  const AArch64Subtarget *Subtarget) {
6382   if (DCI.isBeforeLegalizeOps())
6383     return SDValue();
6384
6385   return performIntegerAbsCombine(N, DAG);
6386 }
6387
6388 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
6389                                  TargetLowering::DAGCombinerInfo &DCI,
6390                                  const AArch64Subtarget *Subtarget) {
6391   if (DCI.isBeforeLegalizeOps())
6392     return SDValue();
6393
6394   // Multiplication of a power of two plus/minus one can be done more
6395   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
6396   // future CPUs have a cheaper MADD instruction, this may need to be
6397   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
6398   // 64-bit is 5 cycles, so this is always a win.
6399   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
6400     APInt Value = C->getAPIntValue();
6401     EVT VT = N->getValueType(0);
6402     if (Value.isNonNegative()) {
6403       // (mul x, 2^N + 1) => (add (shl x, N), x)
6404       APInt VM1 = Value - 1;
6405       if (VM1.isPowerOf2()) {
6406         SDValue ShiftedVal =
6407             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6408                         DAG.getConstant(VM1.logBase2(), MVT::i64));
6409         return DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal,
6410                            N->getOperand(0));
6411       }
6412       // (mul x, 2^N - 1) => (sub (shl x, N), x)
6413       APInt VP1 = Value + 1;
6414       if (VP1.isPowerOf2()) {
6415         SDValue ShiftedVal =
6416             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6417                         DAG.getConstant(VP1.logBase2(), MVT::i64));
6418         return DAG.getNode(ISD::SUB, SDLoc(N), VT, ShiftedVal,
6419                            N->getOperand(0));
6420       }
6421     } else {
6422       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
6423       APInt VNM1 = -Value - 1;
6424       if (VNM1.isPowerOf2()) {
6425         SDValue ShiftedVal =
6426             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6427                         DAG.getConstant(VNM1.logBase2(), MVT::i64));
6428         SDValue Add =
6429             DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal, N->getOperand(0));
6430         return DAG.getNode(ISD::SUB, SDLoc(N), VT, DAG.getConstant(0, VT), Add);
6431       }
6432       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
6433       APInt VNP1 = -Value + 1;
6434       if (VNP1.isPowerOf2()) {
6435         SDValue ShiftedVal =
6436             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6437                         DAG.getConstant(VNP1.logBase2(), MVT::i64));
6438         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N->getOperand(0),
6439                            ShiftedVal);
6440       }
6441     }
6442   }
6443   return SDValue();
6444 }
6445
6446 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
6447                                                          SelectionDAG &DAG) {
6448   // Take advantage of vector comparisons producing 0 or -1 in each lane to
6449   // optimize away operation when it's from a constant.
6450   //
6451   // The general transformation is:
6452   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
6453   //       AND(VECTOR_CMP(x,y), constant2)
6454   //    constant2 = UNARYOP(constant)
6455
6456   // Early exit if this isn't a vector operation, the operand of the
6457   // unary operation isn't a bitwise AND, or if the sizes of the operations
6458   // aren't the same.
6459   EVT VT = N->getValueType(0);
6460   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
6461       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
6462       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
6463     return SDValue();
6464
6465   // Now check that the other operand of the AND is a constant splat. We could
6466   // make the transformation for non-constant splats as well, but it's unclear
6467   // that would be a benefit as it would not eliminate any operations, just
6468   // perform one more step in scalar code before moving to the vector unit.
6469   if (BuildVectorSDNode *BV =
6470           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
6471     // Bail out if the vector isn't a constant splat.
6472     if (!BV->getConstantSplatNode())
6473       return SDValue();
6474
6475     // Everything checks out. Build up the new and improved node.
6476     SDLoc DL(N);
6477     EVT IntVT = BV->getValueType(0);
6478     // Create a new constant of the appropriate type for the transformed
6479     // DAG.
6480     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
6481     // The AND node needs bitcasts to/from an integer vector type around it.
6482     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
6483     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
6484                                  N->getOperand(0)->getOperand(0), MaskConst);
6485     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
6486     return Res;
6487   }
6488
6489   return SDValue();
6490 }
6491
6492 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG) {
6493   // First try to optimize away the conversion when it's conditionally from
6494   // a constant. Vectors only.
6495   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
6496   if (Res != SDValue())
6497     return Res;
6498
6499   EVT VT = N->getValueType(0);
6500   if (VT != MVT::f32 && VT != MVT::f64)
6501     return SDValue();
6502
6503   // Only optimize when the source and destination types have the same width.
6504   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
6505     return SDValue();
6506
6507   // If the result of an integer load is only used by an integer-to-float
6508   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
6509   // This eliminates an "integer-to-vector-move UOP and improve throughput.
6510   SDValue N0 = N->getOperand(0);
6511   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6512       // Do not change the width of a volatile load.
6513       !cast<LoadSDNode>(N0)->isVolatile()) {
6514     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6515     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
6516                                LN0->getPointerInfo(), LN0->isVolatile(),
6517                                LN0->isNonTemporal(), LN0->isInvariant(),
6518                                LN0->getAlignment());
6519
6520     // Make sure successors of the original load stay after it by updating them
6521     // to use the new Chain.
6522     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
6523
6524     unsigned Opcode =
6525         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
6526     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
6527   }
6528
6529   return SDValue();
6530 }
6531
6532 /// An EXTR instruction is made up of two shifts, ORed together. This helper
6533 /// searches for and classifies those shifts.
6534 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
6535                          bool &FromHi) {
6536   if (N.getOpcode() == ISD::SHL)
6537     FromHi = false;
6538   else if (N.getOpcode() == ISD::SRL)
6539     FromHi = true;
6540   else
6541     return false;
6542
6543   if (!isa<ConstantSDNode>(N.getOperand(1)))
6544     return false;
6545
6546   ShiftAmount = N->getConstantOperandVal(1);
6547   Src = N->getOperand(0);
6548   return true;
6549 }
6550
6551 /// EXTR instruction extracts a contiguous chunk of bits from two existing
6552 /// registers viewed as a high/low pair. This function looks for the pattern:
6553 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
6554 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
6555 /// independent.
6556 static SDValue tryCombineToEXTR(SDNode *N,
6557                                 TargetLowering::DAGCombinerInfo &DCI) {
6558   SelectionDAG &DAG = DCI.DAG;
6559   SDLoc DL(N);
6560   EVT VT = N->getValueType(0);
6561
6562   assert(N->getOpcode() == ISD::OR && "Unexpected root");
6563
6564   if (VT != MVT::i32 && VT != MVT::i64)
6565     return SDValue();
6566
6567   SDValue LHS;
6568   uint32_t ShiftLHS = 0;
6569   bool LHSFromHi = 0;
6570   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
6571     return SDValue();
6572
6573   SDValue RHS;
6574   uint32_t ShiftRHS = 0;
6575   bool RHSFromHi = 0;
6576   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
6577     return SDValue();
6578
6579   // If they're both trying to come from the high part of the register, they're
6580   // not really an EXTR.
6581   if (LHSFromHi == RHSFromHi)
6582     return SDValue();
6583
6584   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
6585     return SDValue();
6586
6587   if (LHSFromHi) {
6588     std::swap(LHS, RHS);
6589     std::swap(ShiftLHS, ShiftRHS);
6590   }
6591
6592   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
6593                      DAG.getConstant(ShiftRHS, MVT::i64));
6594 }
6595
6596 static SDValue tryCombineToBSL(SDNode *N,
6597                                 TargetLowering::DAGCombinerInfo &DCI) {
6598   EVT VT = N->getValueType(0);
6599   SelectionDAG &DAG = DCI.DAG;
6600   SDLoc DL(N);
6601
6602   if (!VT.isVector())
6603     return SDValue();
6604
6605   SDValue N0 = N->getOperand(0);
6606   if (N0.getOpcode() != ISD::AND)
6607     return SDValue();
6608
6609   SDValue N1 = N->getOperand(1);
6610   if (N1.getOpcode() != ISD::AND)
6611     return SDValue();
6612
6613   // We only have to look for constant vectors here since the general, variable
6614   // case can be handled in TableGen.
6615   unsigned Bits = VT.getVectorElementType().getSizeInBits();
6616   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
6617   for (int i = 1; i >= 0; --i)
6618     for (int j = 1; j >= 0; --j) {
6619       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
6620       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
6621       if (!BVN0 || !BVN1)
6622         continue;
6623
6624       bool FoundMatch = true;
6625       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
6626         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
6627         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
6628         if (!CN0 || !CN1 ||
6629             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
6630           FoundMatch = false;
6631           break;
6632         }
6633       }
6634
6635       if (FoundMatch)
6636         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
6637                            N0->getOperand(1 - i), N1->getOperand(1 - j));
6638     }
6639
6640   return SDValue();
6641 }
6642
6643 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
6644                                 const AArch64Subtarget *Subtarget) {
6645   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
6646   if (!EnableAArch64ExtrGeneration)
6647     return SDValue();
6648   SelectionDAG &DAG = DCI.DAG;
6649   EVT VT = N->getValueType(0);
6650
6651   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
6652     return SDValue();
6653
6654   SDValue Res = tryCombineToEXTR(N, DCI);
6655   if (Res.getNode())
6656     return Res;
6657
6658   Res = tryCombineToBSL(N, DCI);
6659   if (Res.getNode())
6660     return Res;
6661
6662   return SDValue();
6663 }
6664
6665 static SDValue performBitcastCombine(SDNode *N,
6666                                      TargetLowering::DAGCombinerInfo &DCI,
6667                                      SelectionDAG &DAG) {
6668   // Wait 'til after everything is legalized to try this. That way we have
6669   // legal vector types and such.
6670   if (DCI.isBeforeLegalizeOps())
6671     return SDValue();
6672
6673   // Remove extraneous bitcasts around an extract_subvector.
6674   // For example,
6675   //    (v4i16 (bitconvert
6676   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
6677   //  becomes
6678   //    (extract_subvector ((v8i16 ...), (i64 4)))
6679
6680   // Only interested in 64-bit vectors as the ultimate result.
6681   EVT VT = N->getValueType(0);
6682   if (!VT.isVector())
6683     return SDValue();
6684   if (VT.getSimpleVT().getSizeInBits() != 64)
6685     return SDValue();
6686   // Is the operand an extract_subvector starting at the beginning or halfway
6687   // point of the vector? A low half may also come through as an
6688   // EXTRACT_SUBREG, so look for that, too.
6689   SDValue Op0 = N->getOperand(0);
6690   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
6691       !(Op0->isMachineOpcode() &&
6692         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
6693     return SDValue();
6694   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
6695   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
6696     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
6697       return SDValue();
6698   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
6699     if (idx != AArch64::dsub)
6700       return SDValue();
6701     // The dsub reference is equivalent to a lane zero subvector reference.
6702     idx = 0;
6703   }
6704   // Look through the bitcast of the input to the extract.
6705   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
6706     return SDValue();
6707   SDValue Source = Op0->getOperand(0)->getOperand(0);
6708   // If the source type has twice the number of elements as our destination
6709   // type, we know this is an extract of the high or low half of the vector.
6710   EVT SVT = Source->getValueType(0);
6711   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
6712     return SDValue();
6713
6714   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
6715
6716   // Create the simplified form to just extract the low or high half of the
6717   // vector directly rather than bothering with the bitcasts.
6718   SDLoc dl(N);
6719   unsigned NumElements = VT.getVectorNumElements();
6720   if (idx) {
6721     SDValue HalfIdx = DAG.getConstant(NumElements, MVT::i64);
6722     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
6723   } else {
6724     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, MVT::i32);
6725     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
6726                                       Source, SubReg),
6727                    0);
6728   }
6729 }
6730
6731 static SDValue performConcatVectorsCombine(SDNode *N,
6732                                            TargetLowering::DAGCombinerInfo &DCI,
6733                                            SelectionDAG &DAG) {
6734   // Wait 'til after everything is legalized to try this. That way we have
6735   // legal vector types and such.
6736   if (DCI.isBeforeLegalizeOps())
6737     return SDValue();
6738
6739   SDLoc dl(N);
6740   EVT VT = N->getValueType(0);
6741
6742   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
6743   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
6744   // canonicalise to that.
6745   if (N->getOperand(0) == N->getOperand(1) && VT.getVectorNumElements() == 2) {
6746     assert(VT.getVectorElementType().getSizeInBits() == 64);
6747     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT,
6748                        WidenVector(N->getOperand(0), DAG),
6749                        DAG.getConstant(0, MVT::i64));
6750   }
6751
6752   // Canonicalise concat_vectors so that the right-hand vector has as few
6753   // bit-casts as possible before its real operation. The primary matching
6754   // destination for these operations will be the narrowing "2" instructions,
6755   // which depend on the operation being performed on this right-hand vector.
6756   // For example,
6757   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
6758   // becomes
6759   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
6760
6761   SDValue Op1 = N->getOperand(1);
6762   if (Op1->getOpcode() != ISD::BITCAST)
6763     return SDValue();
6764   SDValue RHS = Op1->getOperand(0);
6765   MVT RHSTy = RHS.getValueType().getSimpleVT();
6766   // If the RHS is not a vector, this is not the pattern we're looking for.
6767   if (!RHSTy.isVector())
6768     return SDValue();
6769
6770   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
6771
6772   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
6773                                   RHSTy.getVectorNumElements() * 2);
6774   return DAG.getNode(
6775       ISD::BITCAST, dl, VT,
6776       DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
6777                   DAG.getNode(ISD::BITCAST, dl, RHSTy, N->getOperand(0)), RHS));
6778 }
6779
6780 static SDValue tryCombineFixedPointConvert(SDNode *N,
6781                                            TargetLowering::DAGCombinerInfo &DCI,
6782                                            SelectionDAG &DAG) {
6783   // Wait 'til after everything is legalized to try this. That way we have
6784   // legal vector types and such.
6785   if (DCI.isBeforeLegalizeOps())
6786     return SDValue();
6787   // Transform a scalar conversion of a value from a lane extract into a
6788   // lane extract of a vector conversion. E.g., from foo1 to foo2:
6789   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
6790   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
6791   //
6792   // The second form interacts better with instruction selection and the
6793   // register allocator to avoid cross-class register copies that aren't
6794   // coalescable due to a lane reference.
6795
6796   // Check the operand and see if it originates from a lane extract.
6797   SDValue Op1 = N->getOperand(1);
6798   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
6799     // Yep, no additional predication needed. Perform the transform.
6800     SDValue IID = N->getOperand(0);
6801     SDValue Shift = N->getOperand(2);
6802     SDValue Vec = Op1.getOperand(0);
6803     SDValue Lane = Op1.getOperand(1);
6804     EVT ResTy = N->getValueType(0);
6805     EVT VecResTy;
6806     SDLoc DL(N);
6807
6808     // The vector width should be 128 bits by the time we get here, even
6809     // if it started as 64 bits (the extract_vector handling will have
6810     // done so).
6811     assert(Vec.getValueType().getSizeInBits() == 128 &&
6812            "unexpected vector size on extract_vector_elt!");
6813     if (Vec.getValueType() == MVT::v4i32)
6814       VecResTy = MVT::v4f32;
6815     else if (Vec.getValueType() == MVT::v2i64)
6816       VecResTy = MVT::v2f64;
6817     else
6818       llvm_unreachable("unexpected vector type!");
6819
6820     SDValue Convert =
6821         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
6822     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
6823   }
6824   return SDValue();
6825 }
6826
6827 // AArch64 high-vector "long" operations are formed by performing the non-high
6828 // version on an extract_subvector of each operand which gets the high half:
6829 //
6830 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
6831 //
6832 // However, there are cases which don't have an extract_high explicitly, but
6833 // have another operation that can be made compatible with one for free. For
6834 // example:
6835 //
6836 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
6837 //
6838 // This routine does the actual conversion of such DUPs, once outer routines
6839 // have determined that everything else is in order.
6840 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
6841   // We can handle most types of duplicate, but the lane ones have an extra
6842   // operand saying *which* lane, so we need to know.
6843   bool IsDUPLANE;
6844   switch (N.getOpcode()) {
6845   case AArch64ISD::DUP:
6846     IsDUPLANE = false;
6847     break;
6848   case AArch64ISD::DUPLANE8:
6849   case AArch64ISD::DUPLANE16:
6850   case AArch64ISD::DUPLANE32:
6851   case AArch64ISD::DUPLANE64:
6852     IsDUPLANE = true;
6853     break;
6854   default:
6855     return SDValue();
6856   }
6857
6858   MVT NarrowTy = N.getSimpleValueType();
6859   if (!NarrowTy.is64BitVector())
6860     return SDValue();
6861
6862   MVT ElementTy = NarrowTy.getVectorElementType();
6863   unsigned NumElems = NarrowTy.getVectorNumElements();
6864   MVT NewDUPVT = MVT::getVectorVT(ElementTy, NumElems * 2);
6865
6866   SDValue NewDUP;
6867   if (IsDUPLANE)
6868     NewDUP = DAG.getNode(N.getOpcode(), SDLoc(N), NewDUPVT, N.getOperand(0),
6869                          N.getOperand(1));
6870   else
6871     NewDUP = DAG.getNode(AArch64ISD::DUP, SDLoc(N), NewDUPVT, N.getOperand(0));
6872
6873   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, SDLoc(N.getNode()), NarrowTy,
6874                      NewDUP, DAG.getConstant(NumElems, MVT::i64));
6875 }
6876
6877 static bool isEssentiallyExtractSubvector(SDValue N) {
6878   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
6879     return true;
6880
6881   return N.getOpcode() == ISD::BITCAST &&
6882          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
6883 }
6884
6885 /// \brief Helper structure to keep track of ISD::SET_CC operands.
6886 struct GenericSetCCInfo {
6887   const SDValue *Opnd0;
6888   const SDValue *Opnd1;
6889   ISD::CondCode CC;
6890 };
6891
6892 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
6893 struct AArch64SetCCInfo {
6894   const SDValue *Cmp;
6895   AArch64CC::CondCode CC;
6896 };
6897
6898 /// \brief Helper structure to keep track of SetCC information.
6899 union SetCCInfo {
6900   GenericSetCCInfo Generic;
6901   AArch64SetCCInfo AArch64;
6902 };
6903
6904 /// \brief Helper structure to be able to read SetCC information.  If set to
6905 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
6906 /// GenericSetCCInfo.
6907 struct SetCCInfoAndKind {
6908   SetCCInfo Info;
6909   bool IsAArch64;
6910 };
6911
6912 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
6913 /// an
6914 /// AArch64 lowered one.
6915 /// \p SetCCInfo is filled accordingly.
6916 /// \post SetCCInfo is meanginfull only when this function returns true.
6917 /// \return True when Op is a kind of SET_CC operation.
6918 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
6919   // If this is a setcc, this is straight forward.
6920   if (Op.getOpcode() == ISD::SETCC) {
6921     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
6922     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
6923     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6924     SetCCInfo.IsAArch64 = false;
6925     return true;
6926   }
6927   // Otherwise, check if this is a matching csel instruction.
6928   // In other words:
6929   // - csel 1, 0, cc
6930   // - csel 0, 1, !cc
6931   if (Op.getOpcode() != AArch64ISD::CSEL)
6932     return false;
6933   // Set the information about the operands.
6934   // TODO: we want the operands of the Cmp not the csel
6935   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
6936   SetCCInfo.IsAArch64 = true;
6937   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
6938       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
6939
6940   // Check that the operands matches the constraints:
6941   // (1) Both operands must be constants.
6942   // (2) One must be 1 and the other must be 0.
6943   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
6944   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6945
6946   // Check (1).
6947   if (!TValue || !FValue)
6948     return false;
6949
6950   // Check (2).
6951   if (!TValue->isOne()) {
6952     // Update the comparison when we are interested in !cc.
6953     std::swap(TValue, FValue);
6954     SetCCInfo.Info.AArch64.CC =
6955         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
6956   }
6957   return TValue->isOne() && FValue->isNullValue();
6958 }
6959
6960 // Returns true if Op is setcc or zext of setcc.
6961 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
6962   if (isSetCC(Op, Info))
6963     return true;
6964   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
6965     isSetCC(Op->getOperand(0), Info));
6966 }
6967
6968 // The folding we want to perform is:
6969 // (add x, [zext] (setcc cc ...) )
6970 //   -->
6971 // (csel x, (add x, 1), !cc ...)
6972 //
6973 // The latter will get matched to a CSINC instruction.
6974 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
6975   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
6976   SDValue LHS = Op->getOperand(0);
6977   SDValue RHS = Op->getOperand(1);
6978   SetCCInfoAndKind InfoAndKind;
6979
6980   // If neither operand is a SET_CC, give up.
6981   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
6982     std::swap(LHS, RHS);
6983     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
6984       return SDValue();
6985   }
6986
6987   // FIXME: This could be generatized to work for FP comparisons.
6988   EVT CmpVT = InfoAndKind.IsAArch64
6989                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
6990                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
6991   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
6992     return SDValue();
6993
6994   SDValue CCVal;
6995   SDValue Cmp;
6996   SDLoc dl(Op);
6997   if (InfoAndKind.IsAArch64) {
6998     CCVal = DAG.getConstant(
6999         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), MVT::i32);
7000     Cmp = *InfoAndKind.Info.AArch64.Cmp;
7001   } else
7002     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
7003                       *InfoAndKind.Info.Generic.Opnd1,
7004                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
7005                       CCVal, DAG, dl);
7006
7007   EVT VT = Op->getValueType(0);
7008   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, VT));
7009   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
7010 }
7011
7012 // The basic add/sub long vector instructions have variants with "2" on the end
7013 // which act on the high-half of their inputs. They are normally matched by
7014 // patterns like:
7015 //
7016 // (add (zeroext (extract_high LHS)),
7017 //      (zeroext (extract_high RHS)))
7018 // -> uaddl2 vD, vN, vM
7019 //
7020 // However, if one of the extracts is something like a duplicate, this
7021 // instruction can still be used profitably. This function puts the DAG into a
7022 // more appropriate form for those patterns to trigger.
7023 static SDValue performAddSubLongCombine(SDNode *N,
7024                                         TargetLowering::DAGCombinerInfo &DCI,
7025                                         SelectionDAG &DAG) {
7026   if (DCI.isBeforeLegalizeOps())
7027     return SDValue();
7028
7029   MVT VT = N->getSimpleValueType(0);
7030   if (!VT.is128BitVector()) {
7031     if (N->getOpcode() == ISD::ADD)
7032       return performSetccAddFolding(N, DAG);
7033     return SDValue();
7034   }
7035
7036   // Make sure both branches are extended in the same way.
7037   SDValue LHS = N->getOperand(0);
7038   SDValue RHS = N->getOperand(1);
7039   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
7040        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
7041       LHS.getOpcode() != RHS.getOpcode())
7042     return SDValue();
7043
7044   unsigned ExtType = LHS.getOpcode();
7045
7046   // It's not worth doing if at least one of the inputs isn't already an
7047   // extract, but we don't know which it'll be so we have to try both.
7048   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
7049     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
7050     if (!RHS.getNode())
7051       return SDValue();
7052
7053     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
7054   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
7055     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
7056     if (!LHS.getNode())
7057       return SDValue();
7058
7059     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
7060   }
7061
7062   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
7063 }
7064
7065 // Massage DAGs which we can use the high-half "long" operations on into
7066 // something isel will recognize better. E.g.
7067 //
7068 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
7069 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
7070 //                     (extract_high (v2i64 (dup128 scalar)))))
7071 //
7072 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
7073                                        TargetLowering::DAGCombinerInfo &DCI,
7074                                        SelectionDAG &DAG) {
7075   if (DCI.isBeforeLegalizeOps())
7076     return SDValue();
7077
7078   SDValue LHS = N->getOperand(1);
7079   SDValue RHS = N->getOperand(2);
7080   assert(LHS.getValueType().is64BitVector() &&
7081          RHS.getValueType().is64BitVector() &&
7082          "unexpected shape for long operation");
7083
7084   // Either node could be a DUP, but it's not worth doing both of them (you'd
7085   // just as well use the non-high version) so look for a corresponding extract
7086   // operation on the other "wing".
7087   if (isEssentiallyExtractSubvector(LHS)) {
7088     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
7089     if (!RHS.getNode())
7090       return SDValue();
7091   } else if (isEssentiallyExtractSubvector(RHS)) {
7092     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
7093     if (!LHS.getNode())
7094       return SDValue();
7095   }
7096
7097   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
7098                      N->getOperand(0), LHS, RHS);
7099 }
7100
7101 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
7102   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
7103   unsigned ElemBits = ElemTy.getSizeInBits();
7104
7105   int64_t ShiftAmount;
7106   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
7107     APInt SplatValue, SplatUndef;
7108     unsigned SplatBitSize;
7109     bool HasAnyUndefs;
7110     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
7111                               HasAnyUndefs, ElemBits) ||
7112         SplatBitSize != ElemBits)
7113       return SDValue();
7114
7115     ShiftAmount = SplatValue.getSExtValue();
7116   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
7117     ShiftAmount = CVN->getSExtValue();
7118   } else
7119     return SDValue();
7120
7121   unsigned Opcode;
7122   bool IsRightShift;
7123   switch (IID) {
7124   default:
7125     llvm_unreachable("Unknown shift intrinsic");
7126   case Intrinsic::aarch64_neon_sqshl:
7127     Opcode = AArch64ISD::SQSHL_I;
7128     IsRightShift = false;
7129     break;
7130   case Intrinsic::aarch64_neon_uqshl:
7131     Opcode = AArch64ISD::UQSHL_I;
7132     IsRightShift = false;
7133     break;
7134   case Intrinsic::aarch64_neon_srshl:
7135     Opcode = AArch64ISD::SRSHR_I;
7136     IsRightShift = true;
7137     break;
7138   case Intrinsic::aarch64_neon_urshl:
7139     Opcode = AArch64ISD::URSHR_I;
7140     IsRightShift = true;
7141     break;
7142   case Intrinsic::aarch64_neon_sqshlu:
7143     Opcode = AArch64ISD::SQSHLU_I;
7144     IsRightShift = false;
7145     break;
7146   }
7147
7148   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits)
7149     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7150                        DAG.getConstant(-ShiftAmount, MVT::i32));
7151   else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits)
7152     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7153                        DAG.getConstant(ShiftAmount, MVT::i32));
7154
7155   return SDValue();
7156 }
7157
7158 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
7159 // the intrinsics must be legal and take an i32, this means there's almost
7160 // certainly going to be a zext in the DAG which we can eliminate.
7161 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
7162   SDValue AndN = N->getOperand(2);
7163   if (AndN.getOpcode() != ISD::AND)
7164     return SDValue();
7165
7166   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
7167   if (!CMask || CMask->getZExtValue() != Mask)
7168     return SDValue();
7169
7170   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
7171                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
7172 }
7173
7174 static SDValue performIntrinsicCombine(SDNode *N,
7175                                        TargetLowering::DAGCombinerInfo &DCI,
7176                                        const AArch64Subtarget *Subtarget) {
7177   SelectionDAG &DAG = DCI.DAG;
7178   unsigned IID = getIntrinsicID(N);
7179   switch (IID) {
7180   default:
7181     break;
7182   case Intrinsic::aarch64_neon_vcvtfxs2fp:
7183   case Intrinsic::aarch64_neon_vcvtfxu2fp:
7184     return tryCombineFixedPointConvert(N, DCI, DAG);
7185     break;
7186   case Intrinsic::aarch64_neon_fmax:
7187     return DAG.getNode(AArch64ISD::FMAX, SDLoc(N), N->getValueType(0),
7188                        N->getOperand(1), N->getOperand(2));
7189   case Intrinsic::aarch64_neon_fmin:
7190     return DAG.getNode(AArch64ISD::FMIN, SDLoc(N), N->getValueType(0),
7191                        N->getOperand(1), N->getOperand(2));
7192   case Intrinsic::aarch64_neon_smull:
7193   case Intrinsic::aarch64_neon_umull:
7194   case Intrinsic::aarch64_neon_pmull:
7195   case Intrinsic::aarch64_neon_sqdmull:
7196     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
7197   case Intrinsic::aarch64_neon_sqshl:
7198   case Intrinsic::aarch64_neon_uqshl:
7199   case Intrinsic::aarch64_neon_sqshlu:
7200   case Intrinsic::aarch64_neon_srshl:
7201   case Intrinsic::aarch64_neon_urshl:
7202     return tryCombineShiftImm(IID, N, DAG);
7203   case Intrinsic::aarch64_crc32b:
7204   case Intrinsic::aarch64_crc32cb:
7205     return tryCombineCRC32(0xff, N, DAG);
7206   case Intrinsic::aarch64_crc32h:
7207   case Intrinsic::aarch64_crc32ch:
7208     return tryCombineCRC32(0xffff, N, DAG);
7209   }
7210   return SDValue();
7211 }
7212
7213 static SDValue performExtendCombine(SDNode *N,
7214                                     TargetLowering::DAGCombinerInfo &DCI,
7215                                     SelectionDAG &DAG) {
7216   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
7217   // we can convert that DUP into another extract_high (of a bigger DUP), which
7218   // helps the backend to decide that an sabdl2 would be useful, saving a real
7219   // extract_high operation.
7220   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
7221       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
7222     SDNode *ABDNode = N->getOperand(0).getNode();
7223     unsigned IID = getIntrinsicID(ABDNode);
7224     if (IID == Intrinsic::aarch64_neon_sabd ||
7225         IID == Intrinsic::aarch64_neon_uabd) {
7226       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
7227       if (!NewABD.getNode())
7228         return SDValue();
7229
7230       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
7231                          NewABD);
7232     }
7233   }
7234
7235   // This is effectively a custom type legalization for AArch64.
7236   //
7237   // Type legalization will split an extend of a small, legal, type to a larger
7238   // illegal type by first splitting the destination type, often creating
7239   // illegal source types, which then get legalized in isel-confusing ways,
7240   // leading to really terrible codegen. E.g.,
7241   //   %result = v8i32 sext v8i8 %value
7242   // becomes
7243   //   %losrc = extract_subreg %value, ...
7244   //   %hisrc = extract_subreg %value, ...
7245   //   %lo = v4i32 sext v4i8 %losrc
7246   //   %hi = v4i32 sext v4i8 %hisrc
7247   // Things go rapidly downhill from there.
7248   //
7249   // For AArch64, the [sz]ext vector instructions can only go up one element
7250   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
7251   // take two instructions.
7252   //
7253   // This implies that the most efficient way to do the extend from v8i8
7254   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
7255   // the normal splitting to happen for the v8i16->v8i32.
7256
7257   // This is pre-legalization to catch some cases where the default
7258   // type legalization will create ill-tempered code.
7259   if (!DCI.isBeforeLegalizeOps())
7260     return SDValue();
7261
7262   // We're only interested in cleaning things up for non-legal vector types
7263   // here. If both the source and destination are legal, things will just
7264   // work naturally without any fiddling.
7265   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7266   EVT ResVT = N->getValueType(0);
7267   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
7268     return SDValue();
7269   // If the vector type isn't a simple VT, it's beyond the scope of what
7270   // we're  worried about here. Let legalization do its thing and hope for
7271   // the best.
7272   if (!ResVT.isSimple())
7273     return SDValue();
7274
7275   SDValue Src = N->getOperand(0);
7276   MVT SrcVT = Src->getValueType(0).getSimpleVT();
7277   // If the source VT is a 64-bit vector, we can play games and get the
7278   // better results we want.
7279   if (SrcVT.getSizeInBits() != 64)
7280     return SDValue();
7281
7282   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
7283   unsigned ElementCount = SrcVT.getVectorNumElements();
7284   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
7285   SDLoc DL(N);
7286   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
7287
7288   // Now split the rest of the operation into two halves, each with a 64
7289   // bit source.
7290   EVT LoVT, HiVT;
7291   SDValue Lo, Hi;
7292   unsigned NumElements = ResVT.getVectorNumElements();
7293   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
7294   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
7295                                  ResVT.getVectorElementType(), NumElements / 2);
7296
7297   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
7298                                LoVT.getVectorNumElements());
7299   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7300                    DAG.getIntPtrConstant(0));
7301   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7302                    DAG.getIntPtrConstant(InNVT.getVectorNumElements()));
7303   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
7304   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
7305
7306   // Now combine the parts back together so we still have a single result
7307   // like the combiner expects.
7308   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
7309 }
7310
7311 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
7312 /// value. The load store optimizer pass will merge them to store pair stores.
7313 /// This has better performance than a splat of the scalar followed by a split
7314 /// vector store. Even if the stores are not merged it is four stores vs a dup,
7315 /// followed by an ext.b and two stores.
7316 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
7317   SDValue StVal = St->getValue();
7318   EVT VT = StVal.getValueType();
7319
7320   // Don't replace floating point stores, they possibly won't be transformed to
7321   // stp because of the store pair suppress pass.
7322   if (VT.isFloatingPoint())
7323     return SDValue();
7324
7325   // Check for insert vector elements.
7326   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
7327     return SDValue();
7328
7329   // We can express a splat as store pair(s) for 2 or 4 elements.
7330   unsigned NumVecElts = VT.getVectorNumElements();
7331   if (NumVecElts != 4 && NumVecElts != 2)
7332     return SDValue();
7333   SDValue SplatVal = StVal.getOperand(1);
7334   unsigned RemainInsertElts = NumVecElts - 1;
7335
7336   // Check that this is a splat.
7337   while (--RemainInsertElts) {
7338     SDValue NextInsertElt = StVal.getOperand(0);
7339     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
7340       return SDValue();
7341     if (NextInsertElt.getOperand(1) != SplatVal)
7342       return SDValue();
7343     StVal = NextInsertElt;
7344   }
7345   unsigned OrigAlignment = St->getAlignment();
7346   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
7347   unsigned Alignment = std::min(OrigAlignment, EltOffset);
7348
7349   // Create scalar stores. This is at least as good as the code sequence for a
7350   // split unaligned store wich is a dup.s, ext.b, and two stores.
7351   // Most of the time the three stores should be replaced by store pair
7352   // instructions (stp).
7353   SDLoc DL(St);
7354   SDValue BasePtr = St->getBasePtr();
7355   SDValue NewST1 =
7356       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
7357                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
7358
7359   unsigned Offset = EltOffset;
7360   while (--NumVecElts) {
7361     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7362                                     DAG.getConstant(Offset, MVT::i64));
7363     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
7364                           St->getPointerInfo(), St->isVolatile(),
7365                           St->isNonTemporal(), Alignment);
7366     Offset += EltOffset;
7367   }
7368   return NewST1;
7369 }
7370
7371 static SDValue performSTORECombine(SDNode *N,
7372                                    TargetLowering::DAGCombinerInfo &DCI,
7373                                    SelectionDAG &DAG,
7374                                    const AArch64Subtarget *Subtarget) {
7375   if (!DCI.isBeforeLegalize())
7376     return SDValue();
7377
7378   StoreSDNode *S = cast<StoreSDNode>(N);
7379   if (S->isVolatile())
7380     return SDValue();
7381
7382   // Cyclone has bad performance on unaligned 16B stores when crossing line and
7383   // page boundries. We want to split such stores.
7384   if (!Subtarget->isCyclone())
7385     return SDValue();
7386
7387   // Don't split at Oz.
7388   MachineFunction &MF = DAG.getMachineFunction();
7389   bool IsMinSize = MF.getFunction()->getAttributes().hasAttribute(
7390       AttributeSet::FunctionIndex, Attribute::MinSize);
7391   if (IsMinSize)
7392     return SDValue();
7393
7394   SDValue StVal = S->getValue();
7395   EVT VT = StVal.getValueType();
7396
7397   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
7398   // those up regresses performance on micro-benchmarks and olden/bh.
7399   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
7400     return SDValue();
7401
7402   // Split unaligned 16B stores. They are terrible for performance.
7403   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
7404   // extensions can use this to mark that it does not want splitting to happen
7405   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
7406   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
7407   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
7408       S->getAlignment() <= 2)
7409     return SDValue();
7410
7411   // If we get a splat of a scalar convert this vector store to a store of
7412   // scalars. They will be merged into store pairs thereby removing two
7413   // instructions.
7414   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
7415   if (ReplacedSplat != SDValue())
7416     return ReplacedSplat;
7417
7418   SDLoc DL(S);
7419   unsigned NumElts = VT.getVectorNumElements() / 2;
7420   // Split VT into two.
7421   EVT HalfVT =
7422       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
7423   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7424                                    DAG.getIntPtrConstant(0));
7425   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7426                                    DAG.getIntPtrConstant(NumElts));
7427   SDValue BasePtr = S->getBasePtr();
7428   SDValue NewST1 =
7429       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
7430                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
7431   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7432                                   DAG.getConstant(8, MVT::i64));
7433   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
7434                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
7435                       S->getAlignment());
7436 }
7437
7438 /// Target-specific DAG combine function for post-increment LD1 (lane) and
7439 /// post-increment LD1R.
7440 static SDValue performPostLD1Combine(SDNode *N,
7441                                      TargetLowering::DAGCombinerInfo &DCI,
7442                                      bool IsLaneOp) {
7443   if (DCI.isBeforeLegalizeOps())
7444     return SDValue();
7445
7446   SelectionDAG &DAG = DCI.DAG;
7447   EVT VT = N->getValueType(0);
7448
7449   unsigned LoadIdx = IsLaneOp ? 1 : 0;
7450   SDNode *LD = N->getOperand(LoadIdx).getNode();
7451   // If it is not LOAD, can not do such combine.
7452   if (LD->getOpcode() != ISD::LOAD)
7453     return SDValue();
7454
7455   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
7456   EVT MemVT = LoadSDN->getMemoryVT();
7457   // Check if memory operand is the same type as the vector element.
7458   if (MemVT != VT.getVectorElementType())
7459     return SDValue();
7460
7461   // Check if there are other uses. If so, do not combine as it will introduce
7462   // an extra load.
7463   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
7464        ++UI) {
7465     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
7466       continue;
7467     if (*UI != N)
7468       return SDValue();
7469   }
7470
7471   SDValue Addr = LD->getOperand(1);
7472   SDValue Vector = N->getOperand(0);
7473   // Search for a use of the address operand that is an increment.
7474   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
7475        Addr.getNode()->use_end(); UI != UE; ++UI) {
7476     SDNode *User = *UI;
7477     if (User->getOpcode() != ISD::ADD
7478         || UI.getUse().getResNo() != Addr.getResNo())
7479       continue;
7480
7481     // Check that the add is independent of the load.  Otherwise, folding it
7482     // would create a cycle.
7483     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
7484       continue;
7485     // Also check that add is not used in the vector operand.  This would also
7486     // create a cycle.
7487     if (User->isPredecessorOf(Vector.getNode()))
7488       continue;
7489
7490     // If the increment is a constant, it must match the memory ref size.
7491     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7492     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7493       uint32_t IncVal = CInc->getZExtValue();
7494       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
7495       if (IncVal != NumBytes)
7496         continue;
7497       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7498     }
7499
7500     SmallVector<SDValue, 8> Ops;
7501     Ops.push_back(LD->getOperand(0));  // Chain
7502     if (IsLaneOp) {
7503       Ops.push_back(Vector);           // The vector to be inserted
7504       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
7505     }
7506     Ops.push_back(Addr);
7507     Ops.push_back(Inc);
7508
7509     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
7510     SDVTList SDTys = DAG.getVTList(ArrayRef<EVT>(Tys, 3));
7511     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
7512     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
7513                                            MemVT,
7514                                            LoadSDN->getMemOperand());
7515
7516     // Update the uses.
7517     std::vector<SDValue> NewResults;
7518     NewResults.push_back(SDValue(LD, 0));             // The result of load
7519     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
7520     DCI.CombineTo(LD, NewResults);
7521     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
7522     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
7523
7524     break;
7525   }
7526   return SDValue();
7527 }
7528
7529 /// Target-specific DAG combine function for NEON load/store intrinsics
7530 /// to merge base address updates.
7531 static SDValue performNEONPostLDSTCombine(SDNode *N,
7532                                           TargetLowering::DAGCombinerInfo &DCI,
7533                                           SelectionDAG &DAG) {
7534   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
7535     return SDValue();
7536
7537   unsigned AddrOpIdx = N->getNumOperands() - 1;
7538   SDValue Addr = N->getOperand(AddrOpIdx);
7539
7540   // Search for a use of the address operand that is an increment.
7541   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
7542        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
7543     SDNode *User = *UI;
7544     if (User->getOpcode() != ISD::ADD ||
7545         UI.getUse().getResNo() != Addr.getResNo())
7546       continue;
7547
7548     // Check that the add is independent of the load/store.  Otherwise, folding
7549     // it would create a cycle.
7550     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
7551       continue;
7552
7553     // Find the new opcode for the updating load/store.
7554     bool IsStore = false;
7555     bool IsLaneOp = false;
7556     bool IsDupOp = false;
7557     unsigned NewOpc = 0;
7558     unsigned NumVecs = 0;
7559     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
7560     switch (IntNo) {
7561     default: llvm_unreachable("unexpected intrinsic for Neon base update");
7562     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
7563       NumVecs = 2; break;
7564     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
7565       NumVecs = 3; break;
7566     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
7567       NumVecs = 4; break;
7568     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
7569       NumVecs = 2; IsStore = true; break;
7570     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
7571       NumVecs = 3; IsStore = true; break;
7572     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
7573       NumVecs = 4; IsStore = true; break;
7574     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
7575       NumVecs = 2; break;
7576     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
7577       NumVecs = 3; break;
7578     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
7579       NumVecs = 4; break;
7580     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
7581       NumVecs = 2; IsStore = true; break;
7582     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
7583       NumVecs = 3; IsStore = true; break;
7584     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
7585       NumVecs = 4; IsStore = true; break;
7586     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
7587       NumVecs = 2; IsDupOp = true; break;
7588     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
7589       NumVecs = 3; IsDupOp = true; break;
7590     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
7591       NumVecs = 4; IsDupOp = true; break;
7592     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
7593       NumVecs = 2; IsLaneOp = true; break;
7594     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
7595       NumVecs = 3; IsLaneOp = true; break;
7596     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
7597       NumVecs = 4; IsLaneOp = true; break;
7598     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
7599       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
7600     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
7601       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
7602     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
7603       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
7604     }
7605
7606     EVT VecTy;
7607     if (IsStore)
7608       VecTy = N->getOperand(2).getValueType();
7609     else
7610       VecTy = N->getValueType(0);
7611
7612     // If the increment is a constant, it must match the memory ref size.
7613     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7614     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7615       uint32_t IncVal = CInc->getZExtValue();
7616       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
7617       if (IsLaneOp || IsDupOp)
7618         NumBytes /= VecTy.getVectorNumElements();
7619       if (IncVal != NumBytes)
7620         continue;
7621       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7622     }
7623     SmallVector<SDValue, 8> Ops;
7624     Ops.push_back(N->getOperand(0)); // Incoming chain
7625     // Load lane and store have vector list as input.
7626     if (IsLaneOp || IsStore)
7627       for (unsigned i = 2; i < AddrOpIdx; ++i)
7628         Ops.push_back(N->getOperand(i));
7629     Ops.push_back(Addr); // Base register
7630     Ops.push_back(Inc);
7631
7632     // Return Types.
7633     EVT Tys[6];
7634     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
7635     unsigned n;
7636     for (n = 0; n < NumResultVecs; ++n)
7637       Tys[n] = VecTy;
7638     Tys[n++] = MVT::i64;  // Type of write back register
7639     Tys[n] = MVT::Other;  // Type of the chain
7640     SDVTList SDTys = DAG.getVTList(ArrayRef<EVT>(Tys, NumResultVecs + 2));
7641
7642     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
7643     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
7644                                            MemInt->getMemoryVT(),
7645                                            MemInt->getMemOperand());
7646
7647     // Update the uses.
7648     std::vector<SDValue> NewResults;
7649     for (unsigned i = 0; i < NumResultVecs; ++i) {
7650       NewResults.push_back(SDValue(UpdN.getNode(), i));
7651     }
7652     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
7653     DCI.CombineTo(N, NewResults);
7654     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
7655
7656     break;
7657   }
7658   return SDValue();
7659 }
7660
7661 // Optimize compare with zero and branch.
7662 static SDValue performBRCONDCombine(SDNode *N,
7663                                     TargetLowering::DAGCombinerInfo &DCI,
7664                                     SelectionDAG &DAG) {
7665   SDValue Chain = N->getOperand(0);
7666   SDValue Dest = N->getOperand(1);
7667   SDValue CCVal = N->getOperand(2);
7668   SDValue Cmp = N->getOperand(3);
7669
7670   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
7671   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
7672   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
7673     return SDValue();
7674
7675   unsigned CmpOpc = Cmp.getOpcode();
7676   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
7677     return SDValue();
7678
7679   // Only attempt folding if there is only one use of the flag and no use of the
7680   // value.
7681   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
7682     return SDValue();
7683
7684   SDValue LHS = Cmp.getOperand(0);
7685   SDValue RHS = Cmp.getOperand(1);
7686
7687   assert(LHS.getValueType() == RHS.getValueType() &&
7688          "Expected the value type to be the same for both operands!");
7689   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
7690     return SDValue();
7691
7692   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
7693     std::swap(LHS, RHS);
7694
7695   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
7696     return SDValue();
7697
7698   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
7699       LHS.getOpcode() == ISD::SRL)
7700     return SDValue();
7701
7702   // Fold the compare into the branch instruction.
7703   SDValue BR;
7704   if (CC == AArch64CC::EQ)
7705     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
7706   else
7707     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
7708
7709   // Do not add new nodes to DAG combiner worklist.
7710   DCI.CombineTo(N, BR, false);
7711
7712   return SDValue();
7713 }
7714
7715 // vselect (v1i1 setcc) ->
7716 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
7717 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
7718 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
7719 // such VSELECT.
7720 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
7721   SDValue N0 = N->getOperand(0);
7722   EVT CCVT = N0.getValueType();
7723
7724   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
7725       CCVT.getVectorElementType() != MVT::i1)
7726     return SDValue();
7727
7728   EVT ResVT = N->getValueType(0);
7729   EVT CmpVT = N0.getOperand(0).getValueType();
7730   // Only combine when the result type is of the same size as the compared
7731   // operands.
7732   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
7733     return SDValue();
7734
7735   SDValue IfTrue = N->getOperand(1);
7736   SDValue IfFalse = N->getOperand(2);
7737   SDValue SetCC =
7738       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
7739                    N0.getOperand(0), N0.getOperand(1),
7740                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
7741   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
7742                      IfTrue, IfFalse);
7743 }
7744
7745 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
7746 /// the compare-mask instructions rather than going via NZCV, even if LHS and
7747 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
7748 /// with a vector one followed by a DUP shuffle on the result.
7749 static SDValue performSelectCombine(SDNode *N, SelectionDAG &DAG) {
7750   SDValue N0 = N->getOperand(0);
7751   EVT ResVT = N->getValueType(0);
7752
7753   if (!N->getOperand(1).getValueType().isVector())
7754     return SDValue();
7755
7756   if (N0.getOpcode() != ISD::SETCC || N0.getValueType() != MVT::i1)
7757     return SDValue();
7758
7759   SDLoc DL(N0);
7760
7761   EVT SrcVT = N0.getOperand(0).getValueType();
7762   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT,
7763                            ResVT.getSizeInBits() / SrcVT.getSizeInBits());
7764   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
7765
7766   // First perform a vector comparison, where lane 0 is the one we're interested
7767   // in.
7768   SDValue LHS =
7769       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
7770   SDValue RHS =
7771       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
7772   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
7773
7774   // Now duplicate the comparison mask we want across all other lanes.
7775   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
7776   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
7777   Mask = DAG.getNode(ISD::BITCAST, DL, ResVT.changeVectorElementTypeToInteger(),
7778                      Mask);
7779
7780   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
7781 }
7782
7783 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
7784                                                  DAGCombinerInfo &DCI) const {
7785   SelectionDAG &DAG = DCI.DAG;
7786   switch (N->getOpcode()) {
7787   default:
7788     break;
7789   case ISD::ADD:
7790   case ISD::SUB:
7791     return performAddSubLongCombine(N, DCI, DAG);
7792   case ISD::XOR:
7793     return performXorCombine(N, DAG, DCI, Subtarget);
7794   case ISD::MUL:
7795     return performMulCombine(N, DAG, DCI, Subtarget);
7796   case ISD::SINT_TO_FP:
7797   case ISD::UINT_TO_FP:
7798     return performIntToFpCombine(N, DAG);
7799   case ISD::OR:
7800     return performORCombine(N, DCI, Subtarget);
7801   case ISD::INTRINSIC_WO_CHAIN:
7802     return performIntrinsicCombine(N, DCI, Subtarget);
7803   case ISD::ANY_EXTEND:
7804   case ISD::ZERO_EXTEND:
7805   case ISD::SIGN_EXTEND:
7806     return performExtendCombine(N, DCI, DAG);
7807   case ISD::BITCAST:
7808     return performBitcastCombine(N, DCI, DAG);
7809   case ISD::CONCAT_VECTORS:
7810     return performConcatVectorsCombine(N, DCI, DAG);
7811   case ISD::SELECT:
7812     return performSelectCombine(N, DAG);
7813   case ISD::VSELECT:
7814     return performVSelectCombine(N, DCI.DAG);
7815   case ISD::STORE:
7816     return performSTORECombine(N, DCI, DAG, Subtarget);
7817   case AArch64ISD::BRCOND:
7818     return performBRCONDCombine(N, DCI, DAG);
7819   case AArch64ISD::DUP:
7820     return performPostLD1Combine(N, DCI, false);
7821   case ISD::INSERT_VECTOR_ELT:
7822     return performPostLD1Combine(N, DCI, true);
7823   case ISD::INTRINSIC_VOID:
7824   case ISD::INTRINSIC_W_CHAIN:
7825     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
7826     case Intrinsic::aarch64_neon_ld2:
7827     case Intrinsic::aarch64_neon_ld3:
7828     case Intrinsic::aarch64_neon_ld4:
7829     case Intrinsic::aarch64_neon_ld1x2:
7830     case Intrinsic::aarch64_neon_ld1x3:
7831     case Intrinsic::aarch64_neon_ld1x4:
7832     case Intrinsic::aarch64_neon_ld2lane:
7833     case Intrinsic::aarch64_neon_ld3lane:
7834     case Intrinsic::aarch64_neon_ld4lane:
7835     case Intrinsic::aarch64_neon_ld2r:
7836     case Intrinsic::aarch64_neon_ld3r:
7837     case Intrinsic::aarch64_neon_ld4r:
7838     case Intrinsic::aarch64_neon_st2:
7839     case Intrinsic::aarch64_neon_st3:
7840     case Intrinsic::aarch64_neon_st4:
7841     case Intrinsic::aarch64_neon_st1x2:
7842     case Intrinsic::aarch64_neon_st1x3:
7843     case Intrinsic::aarch64_neon_st1x4:
7844     case Intrinsic::aarch64_neon_st2lane:
7845     case Intrinsic::aarch64_neon_st3lane:
7846     case Intrinsic::aarch64_neon_st4lane:
7847       return performNEONPostLDSTCombine(N, DCI, DAG);
7848     default:
7849       break;
7850     }
7851   }
7852   return SDValue();
7853 }
7854
7855 // Check if the return value is used as only a return value, as otherwise
7856 // we can't perform a tail-call. In particular, we need to check for
7857 // target ISD nodes that are returns and any other "odd" constructs
7858 // that the generic analysis code won't necessarily catch.
7859 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
7860                                                SDValue &Chain) const {
7861   if (N->getNumValues() != 1)
7862     return false;
7863   if (!N->hasNUsesOfValue(1, 0))
7864     return false;
7865
7866   SDValue TCChain = Chain;
7867   SDNode *Copy = *N->use_begin();
7868   if (Copy->getOpcode() == ISD::CopyToReg) {
7869     // If the copy has a glue operand, we conservatively assume it isn't safe to
7870     // perform a tail call.
7871     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
7872         MVT::Glue)
7873       return false;
7874     TCChain = Copy->getOperand(0);
7875   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
7876     return false;
7877
7878   bool HasRet = false;
7879   for (SDNode *Node : Copy->uses()) {
7880     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
7881       return false;
7882     HasRet = true;
7883   }
7884
7885   if (!HasRet)
7886     return false;
7887
7888   Chain = TCChain;
7889   return true;
7890 }
7891
7892 // Return whether the an instruction can potentially be optimized to a tail
7893 // call. This will cause the optimizers to attempt to move, or duplicate,
7894 // return instructions to help enable tail call optimizations for this
7895 // instruction.
7896 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
7897   if (!CI->isTailCall())
7898     return false;
7899
7900   return true;
7901 }
7902
7903 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
7904                                                    SDValue &Offset,
7905                                                    ISD::MemIndexedMode &AM,
7906                                                    bool &IsInc,
7907                                                    SelectionDAG &DAG) const {
7908   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
7909     return false;
7910
7911   Base = Op->getOperand(0);
7912   // All of the indexed addressing mode instructions take a signed
7913   // 9 bit immediate offset.
7914   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
7915     int64_t RHSC = (int64_t)RHS->getZExtValue();
7916     if (RHSC >= 256 || RHSC <= -256)
7917       return false;
7918     IsInc = (Op->getOpcode() == ISD::ADD);
7919     Offset = Op->getOperand(1);
7920     return true;
7921   }
7922   return false;
7923 }
7924
7925 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
7926                                                       SDValue &Offset,
7927                                                       ISD::MemIndexedMode &AM,
7928                                                       SelectionDAG &DAG) const {
7929   EVT VT;
7930   SDValue Ptr;
7931   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
7932     VT = LD->getMemoryVT();
7933     Ptr = LD->getBasePtr();
7934   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
7935     VT = ST->getMemoryVT();
7936     Ptr = ST->getBasePtr();
7937   } else
7938     return false;
7939
7940   bool IsInc;
7941   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
7942     return false;
7943   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
7944   return true;
7945 }
7946
7947 bool AArch64TargetLowering::getPostIndexedAddressParts(
7948     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
7949     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
7950   EVT VT;
7951   SDValue Ptr;
7952   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
7953     VT = LD->getMemoryVT();
7954     Ptr = LD->getBasePtr();
7955   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
7956     VT = ST->getMemoryVT();
7957     Ptr = ST->getBasePtr();
7958   } else
7959     return false;
7960
7961   bool IsInc;
7962   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
7963     return false;
7964   // Post-indexing updates the base, so it's not a valid transform
7965   // if that's not the same as the load's pointer.
7966   if (Ptr != Base)
7967     return false;
7968   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
7969   return true;
7970 }
7971
7972 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
7973                                   SelectionDAG &DAG) {
7974   if (N->getValueType(0) != MVT::i16)
7975     return;
7976
7977   SDLoc DL(N);
7978   SDValue Op = N->getOperand(0);
7979   assert(Op.getValueType() == MVT::f16 &&
7980          "Inconsistent bitcast? Only 16-bit types should be i16 or f16");
7981   Op = SDValue(
7982       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
7983                          DAG.getUNDEF(MVT::i32), Op,
7984                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
7985       0);
7986   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
7987   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
7988 }
7989
7990 void AArch64TargetLowering::ReplaceNodeResults(
7991     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
7992   switch (N->getOpcode()) {
7993   default:
7994     llvm_unreachable("Don't know how to custom expand this");
7995   case ISD::BITCAST:
7996     ReplaceBITCASTResults(N, Results, DAG);
7997     return;
7998   case ISD::FP_TO_UINT:
7999   case ISD::FP_TO_SINT:
8000     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
8001     // Let normal code take care of it by not adding anything to Results.
8002     return;
8003   }
8004 }
8005
8006 bool AArch64TargetLowering::shouldExpandAtomicInIR(Instruction *Inst) const {
8007   // Loads and stores less than 128-bits are already atomic; ones above that
8008   // are doomed anyway, so defer to the default libcall and blame the OS when
8009   // things go wrong:
8010   if (StoreInst *SI = dyn_cast<StoreInst>(Inst))
8011     return SI->getValueOperand()->getType()->getPrimitiveSizeInBits() == 128;
8012   else if (LoadInst *LI = dyn_cast<LoadInst>(Inst))
8013     return LI->getType()->getPrimitiveSizeInBits() == 128;
8014
8015   // For the real atomic operations, we have ldxr/stxr up to 128 bits.
8016   return Inst->getType()->getPrimitiveSizeInBits() <= 128;
8017 }
8018
8019 TargetLoweringBase::LegalizeTypeAction
8020 AArch64TargetLowering::getPreferredVectorAction(EVT VT) const {
8021   MVT SVT = VT.getSimpleVT();
8022   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
8023   // v4i16, v2i32 instead of to promote.
8024   if (SVT == MVT::v1i8 || SVT == MVT::v1i16 || SVT == MVT::v1i32
8025       || SVT == MVT::v1f32)
8026     return TypeWidenVector;
8027
8028   return TargetLoweringBase::getPreferredVectorAction(VT);
8029 }
8030
8031 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
8032                                              AtomicOrdering Ord) const {
8033   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8034   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
8035   bool IsAcquire =
8036       Ord == Acquire || Ord == AcquireRelease || Ord == SequentiallyConsistent;
8037
8038   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
8039   // intrinsic must return {i64, i64} and we have to recombine them into a
8040   // single i128 here.
8041   if (ValTy->getPrimitiveSizeInBits() == 128) {
8042     Intrinsic::ID Int =
8043         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
8044     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
8045
8046     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8047     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
8048
8049     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
8050     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
8051     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
8052     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
8053     return Builder.CreateOr(
8054         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
8055   }
8056
8057   Type *Tys[] = { Addr->getType() };
8058   Intrinsic::ID Int =
8059       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
8060   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
8061
8062   return Builder.CreateTruncOrBitCast(
8063       Builder.CreateCall(Ldxr, Addr),
8064       cast<PointerType>(Addr->getType())->getElementType());
8065 }
8066
8067 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
8068                                                    Value *Val, Value *Addr,
8069                                                    AtomicOrdering Ord) const {
8070   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8071   bool IsRelease =
8072       Ord == Release || Ord == AcquireRelease || Ord == SequentiallyConsistent;
8073
8074   // Since the intrinsics must have legal type, the i128 intrinsics take two
8075   // parameters: "i64, i64". We must marshal Val into the appropriate form
8076   // before the call.
8077   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
8078     Intrinsic::ID Int =
8079         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
8080     Function *Stxr = Intrinsic::getDeclaration(M, Int);
8081     Type *Int64Ty = Type::getInt64Ty(M->getContext());
8082
8083     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
8084     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
8085     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8086     return Builder.CreateCall3(Stxr, Lo, Hi, Addr);
8087   }
8088
8089   Intrinsic::ID Int =
8090       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
8091   Type *Tys[] = { Addr->getType() };
8092   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
8093
8094   return Builder.CreateCall2(
8095       Stxr, Builder.CreateZExtOrBitCast(
8096                 Val, Stxr->getFunctionType()->getParamType(0)),
8097       Addr);
8098 }