contrib/llvm/lib/Target/AArch64/AArch64InstrInfo.td

   1 //=- AArch64InstrInfo.td - Describe the AArch64 Instructions -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // AArch64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM Instruction Predicate Definitions.
  16 //
  17 def HasV8_1a         : Predicate<"Subtarget->hasV8_1aOps()">,
  18                                  AssemblerPredicate<"HasV8_1aOps", "armv8.1a">;
  19 def HasV8_2a         : Predicate<"Subtarget->hasV8_2aOps()">,
  20                                  AssemblerPredicate<"HasV8_2aOps", "armv8.2a">;
  21 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
  22                                AssemblerPredicate<"FeatureFPARMv8", "fp-armv8">;
  23 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
  24                                  AssemblerPredicate<"FeatureNEON", "neon">;
  25 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
  26                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
  27 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
  28                                  AssemblerPredicate<"FeatureCRC", "crc">;
  29 def HasLSE           : Predicate<"Subtarget->hasLSE()">,
  30                                  AssemblerPredicate<"FeatureLSE", "lse">;
  31 def HasRAS           : Predicate<"Subtarget->hasRAS()">,
  32                                  AssemblerPredicate<"FeatureRAS", "ras">;
  33 def HasRDM           : Predicate<"Subtarget->hasRDM()">,
  34                                  AssemblerPredicate<"FeatureRDM", "rdm">;
  35 def HasPerfMon       : Predicate<"Subtarget->hasPerfMon()">;
  36 def HasFullFP16      : Predicate<"Subtarget->hasFullFP16()">,
  37                                  AssemblerPredicate<"FeatureFullFP16", "fullfp16">;
  38 def HasSPE           : Predicate<"Subtarget->hasSPE()">,
  39                                  AssemblerPredicate<"FeatureSPE", "spe">;
  40
  41 def IsLE             : Predicate<"Subtarget->isLittleEndian()">;
  42 def IsBE             : Predicate<"!Subtarget->isLittleEndian()">;
  43 def UseAlternateSExtLoadCVTF32
  44     : Predicate<"Subtarget->useAlternateSExtLoadCVTF32Pattern()">;
  45
  46 def UseNegativeImmediates
  47     : Predicate<"false">, AssemblerPredicate<"!FeatureNoNegativeImmediates",
  48                                              "NegativeImmediates">;
  49
  50
  51 //===----------------------------------------------------------------------===//
  52 // AArch64-specific DAG Nodes.
  53 //
  54
  55 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  56 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  57                                               [SDTCisSameAs<0, 2>,
  58                                                SDTCisSameAs<0, 3>,
  59                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  60
  61 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  62 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  63                                             [SDTCisSameAs<0, 1>,
  64                                              SDTCisSameAs<0, 2>,
  65                                              SDTCisInt<0>,
  66                                              SDTCisVT<3, i32>]>;
  67
  68 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  69 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  70                                             [SDTCisSameAs<0, 2>,
  71                                              SDTCisSameAs<0, 3>,
  72                                              SDTCisInt<0>,
  73                                              SDTCisVT<1, i32>,
  74                                              SDTCisVT<4, i32>]>;
  75
  76 def SDT_AArch64Brcond  : SDTypeProfile<0, 3,
  77                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  78                                       SDTCisVT<2, i32>]>;
  79 def SDT_AArch64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  80 def SDT_AArch64tbz : SDTypeProfile<0, 3, [SDTCisInt<0>, SDTCisInt<1>,
  81                                         SDTCisVT<2, OtherVT>]>;
  82
  83
  84 def SDT_AArch64CSel  : SDTypeProfile<1, 4,
  85                                    [SDTCisSameAs<0, 1>,
  86                                     SDTCisSameAs<0, 2>,
  87                                     SDTCisInt<3>,
  88                                     SDTCisVT<4, i32>]>;
  89 def SDT_AArch64CCMP : SDTypeProfile<1, 5,
  90                                     [SDTCisVT<0, i32>,
  91                                      SDTCisInt<1>,
  92                                      SDTCisSameAs<1, 2>,
  93                                      SDTCisInt<3>,
  94                                      SDTCisInt<4>,
  95                                      SDTCisVT<5, i32>]>;
  96 def SDT_AArch64FCCMP : SDTypeProfile<1, 5,
  97                                      [SDTCisVT<0, i32>,
  98                                       SDTCisFP<1>,
  99                                       SDTCisSameAs<1, 2>,
 100                                       SDTCisInt<3>,
 101                                       SDTCisInt<4>,
 102                                       SDTCisVT<5, i32>]>;
 103 def SDT_AArch64FCmp   : SDTypeProfile<0, 2,
 104                                    [SDTCisFP<0>,
 105                                     SDTCisSameAs<0, 1>]>;
 106 def SDT_AArch64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
 107 def SDT_AArch64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
 108 def SDT_AArch64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
 109                                           SDTCisSameAs<0, 1>,
 110                                           SDTCisSameAs<0, 2>]>;
 111 def SDT_AArch64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
 112 def SDT_AArch64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
 113 def SDT_AArch64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 114                                            SDTCisInt<2>, SDTCisInt<3>]>;
 115 def SDT_AArch64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
 116 def SDT_AArch64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 117                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
 118 def SDT_AArch64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
 119
 120 def SDT_AArch64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
 121 def SDT_AArch64fcmpz : SDTypeProfile<1, 1, []>;
 122 def SDT_AArch64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
 123 def SDT_AArch64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 124                                            SDTCisSameAs<0,2>]>;
 125 def SDT_AArch64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 126                                            SDTCisSameAs<0,2>,
 127                                            SDTCisSameAs<0,3>]>;
 128 def SDT_AArch64TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>]>;
 129 def SDT_AArch64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
 130
 131 def SDT_AArch64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
 132
 133 def SDT_AArch64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
 134                                                  SDTCisPtrTy<1>]>;
 135
 136 // Generates the general dynamic sequences, i.e.
 137 //  adrp  x0, :tlsdesc:var
 138 //  ldr   x1, [x0, #:tlsdesc_lo12:var]
 139 //  add   x0, x0, #:tlsdesc_lo12:var
 140 //  .tlsdesccall var
 141 //  blr   x1
 142
 143 // (the TPIDR_EL0 offset is put directly in X0, hence no "result" here)
 144 // number of operands (the variable)
 145 def SDT_AArch64TLSDescCallSeq : SDTypeProfile<0,1,
 146                                           [SDTCisPtrTy<0>]>;
 147
 148 def SDT_AArch64WrapperLarge : SDTypeProfile<1, 4,
 149                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
 150                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
 151                                          SDTCisSameAs<1, 4>]>;
 152
 153
 154 // Node definitions.
 155 def AArch64adrp          : SDNode<"AArch64ISD::ADRP", SDTIntUnaryOp, []>;
 156 def AArch64addlow        : SDNode<"AArch64ISD::ADDlow", SDTIntBinOp, []>;
 157 def AArch64LOADgot       : SDNode<"AArch64ISD::LOADgot", SDTIntUnaryOp>;
 158 def AArch64callseq_start : SDNode<"ISD::CALLSEQ_START",
 159                                 SDCallSeqStart<[ SDTCisVT<0, i32> ]>,
 160                                 [SDNPHasChain, SDNPOutGlue]>;
 161 def AArch64callseq_end   : SDNode<"ISD::CALLSEQ_END",
 162                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
 163                                                SDTCisVT<1, i32> ]>,
 164                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 165 def AArch64call          : SDNode<"AArch64ISD::CALL",
 166                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 167                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 168                                  SDNPVariadic]>;
 169 def AArch64brcond        : SDNode<"AArch64ISD::BRCOND", SDT_AArch64Brcond,
 170                                 [SDNPHasChain]>;
 171 def AArch64cbz           : SDNode<"AArch64ISD::CBZ", SDT_AArch64cbz,
 172                                 [SDNPHasChain]>;
 173 def AArch64cbnz           : SDNode<"AArch64ISD::CBNZ", SDT_AArch64cbz,
 174                                 [SDNPHasChain]>;
 175 def AArch64tbz           : SDNode<"AArch64ISD::TBZ", SDT_AArch64tbz,
 176                                 [SDNPHasChain]>;
 177 def AArch64tbnz           : SDNode<"AArch64ISD::TBNZ", SDT_AArch64tbz,
 178                                 [SDNPHasChain]>;
 179
 180
 181 def AArch64csel          : SDNode<"AArch64ISD::CSEL", SDT_AArch64CSel>;
 182 def AArch64csinv         : SDNode<"AArch64ISD::CSINV", SDT_AArch64CSel>;
 183 def AArch64csneg         : SDNode<"AArch64ISD::CSNEG", SDT_AArch64CSel>;
 184 def AArch64csinc         : SDNode<"AArch64ISD::CSINC", SDT_AArch64CSel>;
 185 def AArch64retflag       : SDNode<"AArch64ISD::RET_FLAG", SDTNone,
 186                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 187 def AArch64adc       : SDNode<"AArch64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 188 def AArch64sbc       : SDNode<"AArch64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 189 def AArch64add_flag  : SDNode<"AArch64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 190                             [SDNPCommutative]>;
 191 def AArch64sub_flag  : SDNode<"AArch64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 192 def AArch64and_flag  : SDNode<"AArch64ISD::ANDS",  SDTBinaryArithWithFlagsOut,
 193                             [SDNPCommutative]>;
 194 def AArch64adc_flag  : SDNode<"AArch64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 195 def AArch64sbc_flag  : SDNode<"AArch64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 196
 197 def AArch64ccmp      : SDNode<"AArch64ISD::CCMP",  SDT_AArch64CCMP>;
 198 def AArch64ccmn      : SDNode<"AArch64ISD::CCMN",  SDT_AArch64CCMP>;
 199 def AArch64fccmp     : SDNode<"AArch64ISD::FCCMP", SDT_AArch64FCCMP>;
 200
 201 def AArch64threadpointer : SDNode<"AArch64ISD::THREAD_POINTER", SDTPtrLeaf>;
 202
 203 def AArch64fcmp      : SDNode<"AArch64ISD::FCMP", SDT_AArch64FCmp>;
 204
 205 def AArch64dup       : SDNode<"AArch64ISD::DUP", SDT_AArch64Dup>;
 206 def AArch64duplane8  : SDNode<"AArch64ISD::DUPLANE8", SDT_AArch64DupLane>;
 207 def AArch64duplane16 : SDNode<"AArch64ISD::DUPLANE16", SDT_AArch64DupLane>;
 208 def AArch64duplane32 : SDNode<"AArch64ISD::DUPLANE32", SDT_AArch64DupLane>;
 209 def AArch64duplane64 : SDNode<"AArch64ISD::DUPLANE64", SDT_AArch64DupLane>;
 210
 211 def AArch64zip1      : SDNode<"AArch64ISD::ZIP1", SDT_AArch64Zip>;
 212 def AArch64zip2      : SDNode<"AArch64ISD::ZIP2", SDT_AArch64Zip>;
 213 def AArch64uzp1      : SDNode<"AArch64ISD::UZP1", SDT_AArch64Zip>;
 214 def AArch64uzp2      : SDNode<"AArch64ISD::UZP2", SDT_AArch64Zip>;
 215 def AArch64trn1      : SDNode<"AArch64ISD::TRN1", SDT_AArch64Zip>;
 216 def AArch64trn2      : SDNode<"AArch64ISD::TRN2", SDT_AArch64Zip>;
 217
 218 def AArch64movi_edit : SDNode<"AArch64ISD::MOVIedit", SDT_AArch64MOVIedit>;
 219 def AArch64movi_shift : SDNode<"AArch64ISD::MOVIshift", SDT_AArch64MOVIshift>;
 220 def AArch64movi_msl : SDNode<"AArch64ISD::MOVImsl", SDT_AArch64MOVIshift>;
 221 def AArch64mvni_shift : SDNode<"AArch64ISD::MVNIshift", SDT_AArch64MOVIshift>;
 222 def AArch64mvni_msl : SDNode<"AArch64ISD::MVNImsl", SDT_AArch64MOVIshift>;
 223 def AArch64movi : SDNode<"AArch64ISD::MOVI", SDT_AArch64MOVIedit>;
 224 def AArch64fmov : SDNode<"AArch64ISD::FMOV", SDT_AArch64MOVIedit>;
 225
 226 def AArch64rev16 : SDNode<"AArch64ISD::REV16", SDT_AArch64UnaryVec>;
 227 def AArch64rev32 : SDNode<"AArch64ISD::REV32", SDT_AArch64UnaryVec>;
 228 def AArch64rev64 : SDNode<"AArch64ISD::REV64", SDT_AArch64UnaryVec>;
 229 def AArch64ext : SDNode<"AArch64ISD::EXT", SDT_AArch64ExtVec>;
 230
 231 def AArch64vashr : SDNode<"AArch64ISD::VASHR", SDT_AArch64vshift>;
 232 def AArch64vlshr : SDNode<"AArch64ISD::VLSHR", SDT_AArch64vshift>;
 233 def AArch64vshl : SDNode<"AArch64ISD::VSHL", SDT_AArch64vshift>;
 234 def AArch64sqshli : SDNode<"AArch64ISD::SQSHL_I", SDT_AArch64vshift>;
 235 def AArch64uqshli : SDNode<"AArch64ISD::UQSHL_I", SDT_AArch64vshift>;
 236 def AArch64sqshlui : SDNode<"AArch64ISD::SQSHLU_I", SDT_AArch64vshift>;
 237 def AArch64srshri : SDNode<"AArch64ISD::SRSHR_I", SDT_AArch64vshift>;
 238 def AArch64urshri : SDNode<"AArch64ISD::URSHR_I", SDT_AArch64vshift>;
 239
 240 def AArch64not: SDNode<"AArch64ISD::NOT", SDT_AArch64unvec>;
 241 def AArch64bit: SDNode<"AArch64ISD::BIT", SDT_AArch64trivec>;
 242 def AArch64bsl: SDNode<"AArch64ISD::BSL", SDT_AArch64trivec>;
 243
 244 def AArch64cmeq: SDNode<"AArch64ISD::CMEQ", SDT_AArch64binvec>;
 245 def AArch64cmge: SDNode<"AArch64ISD::CMGE", SDT_AArch64binvec>;
 246 def AArch64cmgt: SDNode<"AArch64ISD::CMGT", SDT_AArch64binvec>;
 247 def AArch64cmhi: SDNode<"AArch64ISD::CMHI", SDT_AArch64binvec>;
 248 def AArch64cmhs: SDNode<"AArch64ISD::CMHS", SDT_AArch64binvec>;
 249
 250 def AArch64fcmeq: SDNode<"AArch64ISD::FCMEQ", SDT_AArch64fcmp>;
 251 def AArch64fcmge: SDNode<"AArch64ISD::FCMGE", SDT_AArch64fcmp>;
 252 def AArch64fcmgt: SDNode<"AArch64ISD::FCMGT", SDT_AArch64fcmp>;
 253
 254 def AArch64cmeqz: SDNode<"AArch64ISD::CMEQz", SDT_AArch64unvec>;
 255 def AArch64cmgez: SDNode<"AArch64ISD::CMGEz", SDT_AArch64unvec>;
 256 def AArch64cmgtz: SDNode<"AArch64ISD::CMGTz", SDT_AArch64unvec>;
 257 def AArch64cmlez: SDNode<"AArch64ISD::CMLEz", SDT_AArch64unvec>;
 258 def AArch64cmltz: SDNode<"AArch64ISD::CMLTz", SDT_AArch64unvec>;
 259 def AArch64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 260                         (AArch64not (AArch64cmeqz (and node:$LHS, node:$RHS)))>;
 261
 262 def AArch64fcmeqz: SDNode<"AArch64ISD::FCMEQz", SDT_AArch64fcmpz>;
 263 def AArch64fcmgez: SDNode<"AArch64ISD::FCMGEz", SDT_AArch64fcmpz>;
 264 def AArch64fcmgtz: SDNode<"AArch64ISD::FCMGTz", SDT_AArch64fcmpz>;
 265 def AArch64fcmlez: SDNode<"AArch64ISD::FCMLEz", SDT_AArch64fcmpz>;
 266 def AArch64fcmltz: SDNode<"AArch64ISD::FCMLTz", SDT_AArch64fcmpz>;
 267
 268 def AArch64bici: SDNode<"AArch64ISD::BICi", SDT_AArch64vecimm>;
 269 def AArch64orri: SDNode<"AArch64ISD::ORRi", SDT_AArch64vecimm>;
 270
 271 def AArch64neg : SDNode<"AArch64ISD::NEG", SDT_AArch64unvec>;
 272
 273 def AArch64tcret: SDNode<"AArch64ISD::TC_RETURN", SDT_AArch64TCRET,
 274                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 275
 276 def AArch64Prefetch        : SDNode<"AArch64ISD::PREFETCH", SDT_AArch64PREFETCH,
 277                                [SDNPHasChain, SDNPSideEffect]>;
 278
 279 def AArch64sitof: SDNode<"AArch64ISD::SITOF", SDT_AArch64ITOF>;
 280 def AArch64uitof: SDNode<"AArch64ISD::UITOF", SDT_AArch64ITOF>;
 281
 282 def AArch64tlsdesc_callseq : SDNode<"AArch64ISD::TLSDESC_CALLSEQ",
 283                                     SDT_AArch64TLSDescCallSeq,
 284                                     [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 285                                      SDNPVariadic]>;
 286
 287
 288 def AArch64WrapperLarge : SDNode<"AArch64ISD::WrapperLarge",
 289                                  SDT_AArch64WrapperLarge>;
 290
 291 def AArch64NvCast : SDNode<"AArch64ISD::NVCAST", SDTUnaryOp>;
 292
 293 def SDT_AArch64mull : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 294                                     SDTCisSameAs<1, 2>]>;
 295 def AArch64smull    : SDNode<"AArch64ISD::SMULL", SDT_AArch64mull>;
 296 def AArch64umull    : SDNode<"AArch64ISD::UMULL", SDT_AArch64mull>;
 297
 298 def AArch64frecpe   : SDNode<"AArch64ISD::FRECPE", SDTFPUnaryOp>;
 299 def AArch64frecps   : SDNode<"AArch64ISD::FRECPS", SDTFPBinOp>;
 300 def AArch64frsqrte  : SDNode<"AArch64ISD::FRSQRTE", SDTFPUnaryOp>;
 301 def AArch64frsqrts  : SDNode<"AArch64ISD::FRSQRTS", SDTFPBinOp>;
 302
 303 def AArch64saddv    : SDNode<"AArch64ISD::SADDV", SDT_AArch64UnaryVec>;
 304 def AArch64uaddv    : SDNode<"AArch64ISD::UADDV", SDT_AArch64UnaryVec>;
 305 def AArch64sminv    : SDNode<"AArch64ISD::SMINV", SDT_AArch64UnaryVec>;
 306 def AArch64uminv    : SDNode<"AArch64ISD::UMINV", SDT_AArch64UnaryVec>;
 307 def AArch64smaxv    : SDNode<"AArch64ISD::SMAXV", SDT_AArch64UnaryVec>;
 308 def AArch64umaxv    : SDNode<"AArch64ISD::UMAXV", SDT_AArch64UnaryVec>;
 309
 310 //===----------------------------------------------------------------------===//
 311
 312 //===----------------------------------------------------------------------===//
 313
 314 // AArch64 Instruction Predicate Definitions.
 315 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 316 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 317 def ForCodeSize   : Predicate<"ForCodeSize">;
 318 def NotForCodeSize   : Predicate<"!ForCodeSize">;
 319
 320 include "AArch64InstrFormats.td"
 321
 322 //===----------------------------------------------------------------------===//
 323
 324 //===----------------------------------------------------------------------===//
 325 // Miscellaneous instructions.
 326 //===----------------------------------------------------------------------===//
 327
 328 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 329 // We set Sched to empty list because we expect these instructions to simply get
 330 // removed in most cases.
 331 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 332                               [(AArch64callseq_start timm:$amt)]>, Sched<[]>;
 333 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 334                             [(AArch64callseq_end timm:$amt1, timm:$amt2)]>,
 335                             Sched<[]>;
 336 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 337
 338 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 339 // FIXME: The following pseudo instructions are only needed because remat
 340 // cannot handle multiple instructions.  When that changes, they can be
 341 // removed, along with the AArch64Wrapper node.
 342
 343 let AddedComplexity = 10 in
 344 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 345                      [(set GPR64:$dst, (AArch64LOADgot tglobaladdr:$addr))]>,
 346               Sched<[WriteLDAdr]>;
 347
 348 // The MOVaddr instruction should match only when the add is not folded
 349 // into a load or store address.
 350 def MOVaddr
 351     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 352              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tglobaladdr:$hi),
 353                                             tglobaladdr:$low))]>,
 354       Sched<[WriteAdrAdr]>;
 355 def MOVaddrJT
 356     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 357              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tjumptable:$hi),
 358                                              tjumptable:$low))]>,
 359       Sched<[WriteAdrAdr]>;
 360 def MOVaddrCP
 361     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 362              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tconstpool:$hi),
 363                                              tconstpool:$low))]>,
 364       Sched<[WriteAdrAdr]>;
 365 def MOVaddrBA
 366     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 367              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tblockaddress:$hi),
 368                                              tblockaddress:$low))]>,
 369       Sched<[WriteAdrAdr]>;
 370 def MOVaddrTLS
 371     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 372              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tglobaltlsaddr:$hi),
 373                                             tglobaltlsaddr:$low))]>,
 374       Sched<[WriteAdrAdr]>;
 375 def MOVaddrEXT
 376     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 377              [(set GPR64:$dst, (AArch64addlow (AArch64adrp texternalsym:$hi),
 378                                             texternalsym:$low))]>,
 379       Sched<[WriteAdrAdr]>;
 380
 381 } // isReMaterializable, isCodeGenOnly
 382
 383 def : Pat<(AArch64LOADgot tglobaltlsaddr:$addr),
 384           (LOADgot tglobaltlsaddr:$addr)>;
 385
 386 def : Pat<(AArch64LOADgot texternalsym:$addr),
 387           (LOADgot texternalsym:$addr)>;
 388
 389 def : Pat<(AArch64LOADgot tconstpool:$addr),
 390           (LOADgot tconstpool:$addr)>;
 391
 392 //===----------------------------------------------------------------------===//
 393 // System instructions.
 394 //===----------------------------------------------------------------------===//
 395
 396 def HINT : HintI<"hint">;
 397 def : InstAlias<"nop",  (HINT 0b000)>;
 398 def : InstAlias<"yield",(HINT 0b001)>;
 399 def : InstAlias<"wfe",  (HINT 0b010)>;
 400 def : InstAlias<"wfi",  (HINT 0b011)>;
 401 def : InstAlias<"sev",  (HINT 0b100)>;
 402 def : InstAlias<"sevl", (HINT 0b101)>;
 403 def : InstAlias<"esb",  (HINT 0b10000)>, Requires<[HasRAS]>;
 404
 405 // v8.2a Statistical Profiling extension
 406 def : InstAlias<"psb $op",  (HINT psbhint_op:$op)>, Requires<[HasSPE]>;
 407
 408 // As far as LLVM is concerned this writes to the system's exclusive monitors.
 409 let mayLoad = 1, mayStore = 1 in
 410 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 411
 412 // NOTE: ideally, this would have mayStore = 0, mayLoad = 0, but we cannot
 413 // model patterns with sufficiently fine granularity.
 414 let mayLoad = ?, mayStore = ? in {
 415 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb",
 416                        [(int_aarch64_dmb (i32 imm32_0_15:$CRm))]>;
 417
 418 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb",
 419                        [(int_aarch64_dsb (i32 imm32_0_15:$CRm))]>;
 420
 421 def ISB   : CRmSystemI<barrier_op, 0b110, "isb",
 422                        [(int_aarch64_isb (i32 imm32_0_15:$CRm))]>;
 423 }
 424
 425 def : InstAlias<"clrex", (CLREX 0xf)>;
 426 def : InstAlias<"isb", (ISB 0xf)>;
 427
 428 def MRS    : MRSI;
 429 def MSR    : MSRI;
 430 def MSRpstateImm1 : MSRpstateImm0_1;
 431 def MSRpstateImm4 : MSRpstateImm0_15;
 432
 433 // The thread pointer (on Linux, at least, where this has been implemented) is
 434 // TPIDR_EL0.  Add pseudo op so we can mark it as not having any side effects.
 435 let hasSideEffects = 0 in
 436 def MOVbaseTLS : Pseudo<(outs GPR64:$dst), (ins),
 437                        [(set GPR64:$dst, AArch64threadpointer)]>, Sched<[]>;
 438
 439 // The cycle counter PMC register is PMCCNTR_EL0.
 440 let Predicates = [HasPerfMon] in
 441 def : Pat<(readcyclecounter), (MRS 0xdce8)>;
 442
 443 // Generic system instructions
 444 def SYSxt  : SystemXtI<0, "sys">;
 445 def SYSLxt : SystemLXtI<1, "sysl">;
 446
 447 def : InstAlias<"sys $op1, $Cn, $Cm, $op2",
 448                 (SYSxt imm0_7:$op1, sys_cr_op:$Cn,
 449                  sys_cr_op:$Cm, imm0_7:$op2, XZR)>;
 450
 451 //===----------------------------------------------------------------------===//
 452 // Move immediate instructions.
 453 //===----------------------------------------------------------------------===//
 454
 455 defm MOVK : InsertImmediate<0b11, "movk">;
 456 defm MOVN : MoveImmediate<0b00, "movn">;
 457
 458 let PostEncoderMethod = "fixMOVZ" in
 459 defm MOVZ : MoveImmediate<0b10, "movz">;
 460
 461 // First group of aliases covers an implicit "lsl #0".
 462 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 463 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 464 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 465 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 466 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 467 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 468
 469 // Next, we have various ELF relocations with the ":XYZ_g0:sym" syntax.
 470 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 471 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 472 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 473 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 474
 475 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 476 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 477 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 478 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 479
 480 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g3:$sym, 48)>;
 481 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 482 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 483 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 484
 485 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 486 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 487
 488 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 489 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 490
 491 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 492 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 493
 494 // Final group of aliases covers true "mov $Rd, $imm" cases.
 495 multiclass movw_mov_alias<string basename,Instruction INST, RegisterClass GPR,
 496                           int width, int shift> {
 497   def _asmoperand : AsmOperandClass {
 498     let Name = basename # width # "_lsl" # shift # "MovAlias";
 499     let PredicateMethod = "is" # basename # "MovAlias<" # width # ", "
 500                                # shift # ">";
 501     let RenderMethod = "add" # basename # "MovAliasOperands<" # shift # ">";
 502   }
 503
 504   def _movimm : Operand<i32> {
 505     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_asmoperand");
 506   }
 507
 508   def : InstAlias<"mov $Rd, $imm",
 509                   (INST GPR:$Rd, !cast<Operand>(NAME # "_movimm"):$imm, shift)>;
 510 }
 511
 512 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 0>;
 513 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 16>;
 514
 515 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 0>;
 516 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 16>;
 517 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 32>;
 518 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 48>;
 519
 520 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 0>;
 521 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 16>;
 522
 523 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 0>;
 524 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 16>;
 525 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 32>;
 526 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 48>;
 527
 528 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 529     isAsCheapAsAMove = 1 in {
 530 // FIXME: The following pseudo instructions are only needed because remat
 531 // cannot handle multiple instructions.  When that changes, we can select
 532 // directly to the real instructions and get rid of these pseudos.
 533
 534 def MOVi32imm
 535     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 536              [(set GPR32:$dst, imm:$src)]>,
 537       Sched<[WriteImm]>;
 538 def MOVi64imm
 539     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 540              [(set GPR64:$dst, imm:$src)]>,
 541       Sched<[WriteImm]>;
 542 } // isReMaterializable, isCodeGenOnly
 543
 544 // If possible, we want to use MOVi32imm even for 64-bit moves. This gives the
 545 // eventual expansion code fewer bits to worry about getting right. Marshalling
 546 // the types is a little tricky though:
 547 def i64imm_32bit : ImmLeaf<i64, [{
 548   return (Imm & 0xffffffffULL) == static_cast<uint64_t>(Imm);
 549 }]>;
 550
 551 def s64imm_32bit : ImmLeaf<i64, [{
 552   int64_t Imm64 = static_cast<int64_t>(Imm);
 553   return Imm64 >= std::numeric_limits<int32_t>::min() &&
 554          Imm64 <= std::numeric_limits<int32_t>::max();
 555 }]>;
 556
 557 def trunc_imm : SDNodeXForm<imm, [{
 558   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i32);
 559 }]>;
 560
 561 def : Pat<(i64 i64imm_32bit:$src),
 562           (SUBREG_TO_REG (i64 0), (MOVi32imm (trunc_imm imm:$src)), sub_32)>;
 563
 564 // Materialize FP constants via MOVi32imm/MOVi64imm (MachO large code model).
 565 def bitcast_fpimm_to_i32 : SDNodeXForm<fpimm, [{
 566 return CurDAG->getTargetConstant(
 567   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i32);
 568 }]>;
 569
 570 def bitcast_fpimm_to_i64 : SDNodeXForm<fpimm, [{
 571 return CurDAG->getTargetConstant(
 572   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i64);
 573 }]>;
 574
 575
 576 def : Pat<(f32 fpimm:$in),
 577   (COPY_TO_REGCLASS (MOVi32imm (bitcast_fpimm_to_i32 f32:$in)), FPR32)>;
 578 def : Pat<(f64 fpimm:$in),
 579   (COPY_TO_REGCLASS (MOVi64imm (bitcast_fpimm_to_i64 f64:$in)), FPR64)>;
 580
 581
 582 // Deal with the various forms of (ELF) large addressing with MOVZ/MOVK
 583 // sequences.
 584 def : Pat<(AArch64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 585                              tglobaladdr:$g1, tglobaladdr:$g0),
 586           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g0, 0),
 587                                   tglobaladdr:$g1, 16),
 588                           tglobaladdr:$g2, 32),
 589                   tglobaladdr:$g3, 48)>;
 590
 591 def : Pat<(AArch64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 592                              tblockaddress:$g1, tblockaddress:$g0),
 593           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g0, 0),
 594                                   tblockaddress:$g1, 16),
 595                           tblockaddress:$g2, 32),
 596                   tblockaddress:$g3, 48)>;
 597
 598 def : Pat<(AArch64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 599                              tconstpool:$g1, tconstpool:$g0),
 600           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g0, 0),
 601                                   tconstpool:$g1, 16),
 602                           tconstpool:$g2, 32),
 603                   tconstpool:$g3, 48)>;
 604
 605 def : Pat<(AArch64WrapperLarge tjumptable:$g3, tjumptable:$g2,
 606                              tjumptable:$g1, tjumptable:$g0),
 607           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tjumptable:$g0, 0),
 608                                   tjumptable:$g1, 16),
 609                           tjumptable:$g2, 32),
 610                   tjumptable:$g3, 48)>;
 611
 612
 613 //===----------------------------------------------------------------------===//
 614 // Arithmetic instructions.
 615 //===----------------------------------------------------------------------===//
 616
 617 // Add/subtract with carry.
 618 defm ADC : AddSubCarry<0, "adc", "adcs", AArch64adc, AArch64adc_flag>;
 619 defm SBC : AddSubCarry<1, "sbc", "sbcs", AArch64sbc, AArch64sbc_flag>;
 620
 621 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 622 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 623 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 624 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 625
 626 // Add/subtract
 627 defm ADD : AddSub<0, "add", "sub", add>;
 628 defm SUB : AddSub<1, "sub", "add">;
 629
 630 def : InstAlias<"mov $dst, $src",
 631                 (ADDWri GPR32sponly:$dst, GPR32sp:$src, 0, 0)>;
 632 def : InstAlias<"mov $dst, $src",
 633                 (ADDWri GPR32sp:$dst, GPR32sponly:$src, 0, 0)>;
 634 def : InstAlias<"mov $dst, $src",
 635                 (ADDXri GPR64sponly:$dst, GPR64sp:$src, 0, 0)>;
 636 def : InstAlias<"mov $dst, $src",
 637                 (ADDXri GPR64sp:$dst, GPR64sponly:$src, 0, 0)>;
 638
 639 defm ADDS : AddSubS<0, "adds", AArch64add_flag, "cmn", "subs", "cmp">;
 640 defm SUBS : AddSubS<1, "subs", AArch64sub_flag, "cmp", "adds", "cmn">;
 641
 642 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 643 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 644           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 645 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 646           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 647 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 648           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 649 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 650           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 651 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 652           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 653 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 654           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 655 let AddedComplexity = 1 in {
 656 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 657           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 658 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 659           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 660 }
 661
 662 // Because of the immediate format for add/sub-imm instructions, the
 663 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 664 //  These patterns capture that transformation.
 665 let AddedComplexity = 1 in {
 666 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 667           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 668 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 669           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 670 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 671           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 672 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 673           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 674 }
 675
 676 // Because of the immediate format for add/sub-imm instructions, the
 677 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 678 //  These patterns capture that transformation.
 679 let AddedComplexity = 1 in {
 680 def : Pat<(AArch64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 681           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 682 def : Pat<(AArch64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 683           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 684 def : Pat<(AArch64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 685           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 686 def : Pat<(AArch64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 687           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 688 }
 689
 690 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 691 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 692 def : InstAlias<"neg $dst, $src$shift",
 693                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 694 def : InstAlias<"neg $dst, $src$shift",
 695                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 696
 697 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 698 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 699 def : InstAlias<"negs $dst, $src$shift",
 700                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 701 def : InstAlias<"negs $dst, $src$shift",
 702                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 703
 704
 705 // Unsigned/Signed divide
 706 defm UDIV : Div<0, "udiv", udiv>;
 707 defm SDIV : Div<1, "sdiv", sdiv>;
 708
 709 def : Pat<(int_aarch64_udiv GPR32:$Rn, GPR32:$Rm), (UDIVWr $Rn, $Rm)>;
 710 def : Pat<(int_aarch64_udiv GPR64:$Rn, GPR64:$Rm), (UDIVXr $Rn, $Rm)>;
 711 def : Pat<(int_aarch64_sdiv GPR32:$Rn, GPR32:$Rm), (SDIVWr $Rn, $Rm)>;
 712 def : Pat<(int_aarch64_sdiv GPR64:$Rn, GPR64:$Rm), (SDIVXr $Rn, $Rm)>;
 713
 714 // Variable shift
 715 defm ASRV : Shift<0b10, "asr", sra>;
 716 defm LSLV : Shift<0b00, "lsl", shl>;
 717 defm LSRV : Shift<0b01, "lsr", srl>;
 718 defm RORV : Shift<0b11, "ror", rotr>;
 719
 720 def : ShiftAlias<"asrv", ASRVWr, GPR32>;
 721 def : ShiftAlias<"asrv", ASRVXr, GPR64>;
 722 def : ShiftAlias<"lslv", LSLVWr, GPR32>;
 723 def : ShiftAlias<"lslv", LSLVXr, GPR64>;
 724 def : ShiftAlias<"lsrv", LSRVWr, GPR32>;
 725 def : ShiftAlias<"lsrv", LSRVXr, GPR64>;
 726 def : ShiftAlias<"rorv", RORVWr, GPR32>;
 727 def : ShiftAlias<"rorv", RORVXr, GPR64>;
 728
 729 // Multiply-add
 730 let AddedComplexity = 7 in {
 731 defm MADD : MulAccum<0, "madd", add>;
 732 defm MSUB : MulAccum<1, "msub", sub>;
 733
 734 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 735           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 736 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 737           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 738
 739 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 740           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 741 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 742           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 743 def : Pat<(i32 (mul (ineg GPR32:$Rn), GPR32:$Rm)),
 744           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 745 def : Pat<(i64 (mul (ineg GPR64:$Rn), GPR64:$Rm)),
 746           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 747 } // AddedComplexity = 7
 748
 749 let AddedComplexity = 5 in {
 750 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 751 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 752 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 753 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 754
 755 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 756           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 757 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 758           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 759
 760 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 761           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 762 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 763           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 764
 765 def : Pat<(i64 (mul (sext GPR32:$Rn), (s64imm_32bit:$C))),
 766           (SMADDLrrr GPR32:$Rn, (MOVi32imm (trunc_imm imm:$C)), XZR)>;
 767 def : Pat<(i64 (mul (zext GPR32:$Rn), (i64imm_32bit:$C))),
 768           (UMADDLrrr GPR32:$Rn, (MOVi32imm (trunc_imm imm:$C)), XZR)>;
 769 def : Pat<(i64 (mul (sext_inreg GPR64:$Rn, i32), (s64imm_32bit:$C))),
 770           (SMADDLrrr (i32 (EXTRACT_SUBREG GPR64:$Rn, sub_32)),
 771                      (MOVi32imm (trunc_imm imm:$C)), XZR)>;
 772
 773 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (s64imm_32bit:$C)))),
 774           (SMSUBLrrr GPR32:$Rn, (MOVi32imm (trunc_imm imm:$C)), XZR)>;
 775 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (i64imm_32bit:$C)))),
 776           (UMSUBLrrr GPR32:$Rn, (MOVi32imm (trunc_imm imm:$C)), XZR)>;
 777 def : Pat<(i64 (ineg (mul (sext_inreg GPR64:$Rn, i32), (s64imm_32bit:$C)))),
 778           (SMSUBLrrr (i32 (EXTRACT_SUBREG GPR64:$Rn, sub_32)),
 779                      (MOVi32imm (trunc_imm imm:$C)), XZR)>;
 780
 781 def : Pat<(i64 (add (mul (sext GPR32:$Rn), (s64imm_32bit:$C)), GPR64:$Ra)),
 782           (SMADDLrrr GPR32:$Rn, (MOVi32imm (trunc_imm imm:$C)), GPR64:$Ra)>;
 783 def : Pat<(i64 (add (mul (zext GPR32:$Rn), (i64imm_32bit:$C)), GPR64:$Ra)),
 784           (UMADDLrrr GPR32:$Rn, (MOVi32imm (trunc_imm imm:$C)), GPR64:$Ra)>;
 785 def : Pat<(i64 (add (mul (sext_inreg GPR64:$Rn, i32), (s64imm_32bit:$C)),
 786                     GPR64:$Ra)),
 787           (SMADDLrrr (i32 (EXTRACT_SUBREG GPR64:$Rn, sub_32)),
 788                      (MOVi32imm (trunc_imm imm:$C)), GPR64:$Ra)>;
 789
 790 def : Pat<(i64 (sub GPR64:$Ra, (mul (sext GPR32:$Rn), (s64imm_32bit:$C)))),
 791           (SMSUBLrrr GPR32:$Rn, (MOVi32imm (trunc_imm imm:$C)), GPR64:$Ra)>;
 792 def : Pat<(i64 (sub GPR64:$Ra, (mul (zext GPR32:$Rn), (i64imm_32bit:$C)))),
 793           (UMSUBLrrr GPR32:$Rn, (MOVi32imm (trunc_imm imm:$C)), GPR64:$Ra)>;
 794 def : Pat<(i64 (sub GPR64:$Ra, (mul (sext_inreg GPR64:$Rn, i32),
 795                                     (s64imm_32bit:$C)))),
 796           (SMSUBLrrr (i32 (EXTRACT_SUBREG GPR64:$Rn, sub_32)),
 797                      (MOVi32imm (trunc_imm imm:$C)), GPR64:$Ra)>;
 798 } // AddedComplexity = 5
 799
 800 def : MulAccumWAlias<"mul", MADDWrrr>;
 801 def : MulAccumXAlias<"mul", MADDXrrr>;
 802 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 803 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 804 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 805 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 806 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 807 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 808
 809 // Multiply-high
 810 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 811 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 812
 813 // CRC32
 814 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_aarch64_crc32b, "crc32b">;
 815 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_aarch64_crc32h, "crc32h">;
 816 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_aarch64_crc32w, "crc32w">;
 817 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_aarch64_crc32x, "crc32x">;
 818
 819 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_aarch64_crc32cb, "crc32cb">;
 820 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_aarch64_crc32ch, "crc32ch">;
 821 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_aarch64_crc32cw, "crc32cw">;
 822 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_aarch64_crc32cx, "crc32cx">;
 823
 824 // v8.1 atomic CAS
 825 defm CAS   : CompareAndSwap<0, 0, "">;
 826 defm CASA  : CompareAndSwap<1, 0, "a">;
 827 defm CASL  : CompareAndSwap<0, 1, "l">;
 828 defm CASAL : CompareAndSwap<1, 1, "al">;
 829
 830 // v8.1 atomic CASP
 831 defm CASP   : CompareAndSwapPair<0, 0, "">;
 832 defm CASPA  : CompareAndSwapPair<1, 0, "a">;
 833 defm CASPL  : CompareAndSwapPair<0, 1, "l">;
 834 defm CASPAL : CompareAndSwapPair<1, 1, "al">;
 835
 836 // v8.1 atomic SWP
 837 defm SWP   : Swap<0, 0, "">;
 838 defm SWPA  : Swap<1, 0, "a">;
 839 defm SWPL  : Swap<0, 1, "l">;
 840 defm SWPAL : Swap<1, 1, "al">;
 841
 842 // v8.1 atomic LD<OP>(register). Performs load and then ST<OP>(register)
 843 defm LDADD   : LDOPregister<0b000, "add", 0, 0, "">;
 844 defm LDADDA  : LDOPregister<0b000, "add", 1, 0, "a">;
 845 defm LDADDL  : LDOPregister<0b000, "add", 0, 1, "l">;
 846 defm LDADDAL : LDOPregister<0b000, "add", 1, 1, "al">;
 847
 848 defm LDCLR   : LDOPregister<0b001, "clr", 0, 0, "">;
 849 defm LDCLRA  : LDOPregister<0b001, "clr", 1, 0, "a">;
 850 defm LDCLRL  : LDOPregister<0b001, "clr", 0, 1, "l">;
 851 defm LDCLRAL : LDOPregister<0b001, "clr", 1, 1, "al">;
 852
 853 defm LDEOR   : LDOPregister<0b010, "eor", 0, 0, "">;
 854 defm LDEORA  : LDOPregister<0b010, "eor", 1, 0, "a">;
 855 defm LDEORL  : LDOPregister<0b010, "eor", 0, 1, "l">;
 856 defm LDEORAL : LDOPregister<0b010, "eor", 1, 1, "al">;
 857
 858 defm LDSET   : LDOPregister<0b011, "set", 0, 0, "">;
 859 defm LDSETA  : LDOPregister<0b011, "set", 1, 0, "a">;
 860 defm LDSETL  : LDOPregister<0b011, "set", 0, 1, "l">;
 861 defm LDSETAL : LDOPregister<0b011, "set", 1, 1, "al">;
 862
 863 defm LDSMAX   : LDOPregister<0b100, "smax", 0, 0, "">;
 864 defm LDSMAXA  : LDOPregister<0b100, "smax", 1, 0, "a">;
 865 defm LDSMAXL  : LDOPregister<0b100, "smax", 0, 1, "l">;
 866 defm LDSMAXAL : LDOPregister<0b100, "smax", 1, 1, "al">;
 867
 868 defm LDSMIN   : LDOPregister<0b101, "smin", 0, 0, "">;
 869 defm LDSMINA  : LDOPregister<0b101, "smin", 1, 0, "a">;
 870 defm LDSMINL  : LDOPregister<0b101, "smin", 0, 1, "l">;
 871 defm LDSMINAL : LDOPregister<0b101, "smin", 1, 1, "al">;
 872
 873 defm LDUMAX   : LDOPregister<0b110, "umax", 0, 0, "">;
 874 defm LDUMAXA  : LDOPregister<0b110, "umax", 1, 0, "a">;
 875 defm LDUMAXL  : LDOPregister<0b110, "umax", 0, 1, "l">;
 876 defm LDUMAXAL : LDOPregister<0b110, "umax", 1, 1, "al">;
 877
 878 defm LDUMIN   : LDOPregister<0b111, "umin", 0, 0, "">;
 879 defm LDUMINA  : LDOPregister<0b111, "umin", 1, 0, "a">;
 880 defm LDUMINL  : LDOPregister<0b111, "umin", 0, 1, "l">;
 881 defm LDUMINAL : LDOPregister<0b111, "umin", 1, 1, "al">;
 882
 883 // v8.1 atomic ST<OP>(register) as aliases to "LD<OP>(register) when Rt=xZR"
 884 defm : STOPregister<"stadd","LDADD">; // STADDx
 885 defm : STOPregister<"stclr","LDCLR">; // STCLRx
 886 defm : STOPregister<"steor","LDEOR">; // STEORx
 887 defm : STOPregister<"stset","LDSET">; // STSETx
 888 defm : STOPregister<"stsmax","LDSMAX">;// STSMAXx
 889 defm : STOPregister<"stsmin","LDSMIN">;// STSMINx
 890 defm : STOPregister<"stumax","LDUMAX">;// STUMAXx
 891 defm : STOPregister<"stumin","LDUMIN">;// STUMINx
 892
 893 //===----------------------------------------------------------------------===//
 894 // Logical instructions.
 895 //===----------------------------------------------------------------------===//
 896
 897 // (immediate)
 898 defm ANDS : LogicalImmS<0b11, "ands", AArch64and_flag, "bics">;
 899 defm AND  : LogicalImm<0b00, "and", and, "bic">;
 900 defm EOR  : LogicalImm<0b10, "eor", xor, "eon">;
 901 defm ORR  : LogicalImm<0b01, "orr", or, "orn">;
 902
 903 // FIXME: these aliases *are* canonical sometimes (when movz can't be
 904 // used). Actually, it seems to be working right now, but putting logical_immXX
 905 // here is a bit dodgy on the AsmParser side too.
 906 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 907                                           logical_imm32:$imm), 0>;
 908 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 909                                           logical_imm64:$imm), 0>;
 910
 911
 912 // (register)
 913 defm ANDS : LogicalRegS<0b11, 0, "ands", AArch64and_flag>;
 914 defm BICS : LogicalRegS<0b11, 1, "bics",
 915                         BinOpFrag<(AArch64and_flag node:$LHS, (not node:$RHS))>>;
 916 defm AND  : LogicalReg<0b00, 0, "and", and>;
 917 defm BIC  : LogicalReg<0b00, 1, "bic",
 918                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 919 defm EON  : LogicalReg<0b10, 1, "eon",
 920                        BinOpFrag<(not (xor node:$LHS, node:$RHS))>>;
 921 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 922 defm ORN  : LogicalReg<0b01, 1, "orn",
 923                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 924 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 925
 926 def : InstAlias<"mov $dst, $src", (ORRWrs GPR32:$dst, WZR, GPR32:$src, 0), 2>;
 927 def : InstAlias<"mov $dst, $src", (ORRXrs GPR64:$dst, XZR, GPR64:$src, 0), 2>;
 928
 929 def : InstAlias<"mvn $Wd, $Wm", (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0), 3>;
 930 def : InstAlias<"mvn $Xd, $Xm", (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0), 3>;
 931
 932 def : InstAlias<"mvn $Wd, $Wm$sh",
 933                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, logical_shift32:$sh), 2>;
 934 def : InstAlias<"mvn $Xd, $Xm$sh",
 935                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, logical_shift64:$sh), 2>;
 936
 937 def : InstAlias<"tst $src1, $src2",
 938                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2), 2>;
 939 def : InstAlias<"tst $src1, $src2",
 940                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2), 2>;
 941
 942 def : InstAlias<"tst $src1, $src2",
 943                         (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0), 3>;
 944 def : InstAlias<"tst $src1, $src2",
 945                         (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0), 3>;
 946
 947 def : InstAlias<"tst $src1, $src2$sh",
 948                (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift32:$sh), 2>;
 949 def : InstAlias<"tst $src1, $src2$sh",
 950                (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift64:$sh), 2>;
 951
 952
 953 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 954 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 955
 956
 957 //===----------------------------------------------------------------------===//
 958 // One operand data processing instructions.
 959 //===----------------------------------------------------------------------===//
 960
 961 defm CLS    : OneOperandData<0b101, "cls">;
 962 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 963 defm RBIT   : OneOperandData<0b000, "rbit", bitreverse>;
 964
 965 def  REV16Wr : OneWRegData<0b001, "rev16",
 966                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 967 def  REV16Xr : OneXRegData<0b001, "rev16", null_frag>;
 968
 969 def : Pat<(cttz GPR32:$Rn),
 970           (CLZWr (RBITWr GPR32:$Rn))>;
 971 def : Pat<(cttz GPR64:$Rn),
 972           (CLZXr (RBITXr GPR64:$Rn))>;
 973 def : Pat<(ctlz (or (shl (xor (sra GPR32:$Rn, (i64 31)), GPR32:$Rn), (i64 1)),
 974                 (i32 1))),
 975           (CLSWr GPR32:$Rn)>;
 976 def : Pat<(ctlz (or (shl (xor (sra GPR64:$Rn, (i64 63)), GPR64:$Rn), (i64 1)),
 977                 (i64 1))),
 978           (CLSXr GPR64:$Rn)>;
 979
 980 // Unlike the other one operand instructions, the instructions with the "rev"
 981 // mnemonic do *not* just different in the size bit, but actually use different
 982 // opcode bits for the different sizes.
 983 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 984 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 985 def REV32Xr : OneXRegData<0b010, "rev32",
 986                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 987
 988 def : InstAlias<"rev64 $Rd, $Rn", (REVXr GPR64:$Rd, GPR64:$Rn), 0>;
 989
 990 // The bswap commutes with the rotr so we want a pattern for both possible
 991 // orders.
 992 def : Pat<(bswap (rotr GPR32:$Rn, (i64 16))), (REV16Wr GPR32:$Rn)>;
 993 def : Pat<(bswap (rotr GPR64:$Rn, (i64 32))), (REV32Xr GPR64:$Rn)>;
 994
 995 //===----------------------------------------------------------------------===//
 996 // Bitfield immediate extraction instruction.
 997 //===----------------------------------------------------------------------===//
 998 let hasSideEffects = 0 in
 999 defm EXTR : ExtractImm<"extr">;
1000 def : InstAlias<"ror $dst, $src, $shift",
1001             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
1002 def : InstAlias<"ror $dst, $src, $shift",
1003             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
1004
1005 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
1006           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
1007 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
1008           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
1009
1010 //===----------------------------------------------------------------------===//
1011 // Other bitfield immediate instructions.
1012 //===----------------------------------------------------------------------===//
1013 let hasSideEffects = 0 in {
1014 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
1015 defm SBFM : BitfieldImm<0b00, "sbfm">;
1016 defm UBFM : BitfieldImm<0b10, "ubfm">;
1017 }
1018
1019 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
1020   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
1021   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1022 }]>;
1023
1024 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
1025   uint64_t enc = 31 - N->getZExtValue();
1026   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1027 }]>;
1028
1029 // min(7, 31 - shift_amt)
1030 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
1031   uint64_t enc = 31 - N->getZExtValue();
1032   enc = enc > 7 ? 7 : enc;
1033   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1034 }]>;
1035
1036 // min(15, 31 - shift_amt)
1037 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
1038   uint64_t enc = 31 - N->getZExtValue();
1039   enc = enc > 15 ? 15 : enc;
1040   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1041 }]>;
1042
1043 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
1044   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
1045   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1046 }]>;
1047
1048 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
1049   uint64_t enc = 63 - N->getZExtValue();
1050   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1051 }]>;
1052
1053 // min(7, 63 - shift_amt)
1054 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
1055   uint64_t enc = 63 - N->getZExtValue();
1056   enc = enc > 7 ? 7 : enc;
1057   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1058 }]>;
1059
1060 // min(15, 63 - shift_amt)
1061 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
1062   uint64_t enc = 63 - N->getZExtValue();
1063   enc = enc > 15 ? 15 : enc;
1064   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1065 }]>;
1066
1067 // min(31, 63 - shift_amt)
1068 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
1069   uint64_t enc = 63 - N->getZExtValue();
1070   enc = enc > 31 ? 31 : enc;
1071   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1072 }]>;
1073
1074 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
1075           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
1076                               (i64 (i32shift_b imm0_31:$imm)))>;
1077 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
1078           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
1079                               (i64 (i64shift_b imm0_63:$imm)))>;
1080
1081 let AddedComplexity = 10 in {
1082 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
1083           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
1084 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
1085           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
1086 }
1087
1088 def : InstAlias<"asr $dst, $src, $shift",
1089                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
1090 def : InstAlias<"asr $dst, $src, $shift",
1091                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
1092 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
1093 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
1094 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
1095 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
1096 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
1097
1098 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
1099           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
1100 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
1101           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
1102
1103 def : InstAlias<"lsr $dst, $src, $shift",
1104                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
1105 def : InstAlias<"lsr $dst, $src, $shift",
1106                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
1107 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
1108 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
1109 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
1110 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
1111 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
1112
1113 //===----------------------------------------------------------------------===//
1114 // Conditional comparison instructions.
1115 //===----------------------------------------------------------------------===//
1116 defm CCMN : CondComparison<0, "ccmn", AArch64ccmn>;
1117 defm CCMP : CondComparison<1, "ccmp", AArch64ccmp>;
1118
1119 //===----------------------------------------------------------------------===//
1120 // Conditional select instructions.
1121 //===----------------------------------------------------------------------===//
1122 defm CSEL  : CondSelect<0, 0b00, "csel">;
1123
1124 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
1125 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
1126 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
1127 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
1128
1129 def : Pat<(AArch64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
1130           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
1131 def : Pat<(AArch64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
1132           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
1133 def : Pat<(AArch64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
1134           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
1135 def : Pat<(AArch64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
1136           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
1137 def : Pat<(AArch64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
1138           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
1139 def : Pat<(AArch64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
1140           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
1141
1142 def : Pat<(AArch64csel (i32 0), (i32 1), (i32 imm:$cc), NZCV),
1143           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
1144 def : Pat<(AArch64csel (i64 0), (i64 1), (i32 imm:$cc), NZCV),
1145           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
1146 def : Pat<(AArch64csel GPR32:$tval, (i32 1), (i32 imm:$cc), NZCV),
1147           (CSINCWr GPR32:$tval, WZR, (i32 imm:$cc))>;
1148 def : Pat<(AArch64csel GPR64:$tval, (i64 1), (i32 imm:$cc), NZCV),
1149           (CSINCXr GPR64:$tval, XZR, (i32 imm:$cc))>;
1150 def : Pat<(AArch64csel (i32 1), GPR32:$fval, (i32 imm:$cc), NZCV),
1151           (CSINCWr GPR32:$fval, WZR, (i32 (inv_cond_XFORM imm:$cc)))>;
1152 def : Pat<(AArch64csel (i64 1), GPR64:$fval, (i32 imm:$cc), NZCV),
1153           (CSINCXr GPR64:$fval, XZR, (i32 (inv_cond_XFORM imm:$cc)))>;
1154 def : Pat<(AArch64csel (i32 0), (i32 -1), (i32 imm:$cc), NZCV),
1155           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
1156 def : Pat<(AArch64csel (i64 0), (i64 -1), (i32 imm:$cc), NZCV),
1157           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
1158 def : Pat<(AArch64csel GPR32:$tval, (i32 -1), (i32 imm:$cc), NZCV),
1159           (CSINVWr GPR32:$tval, WZR, (i32 imm:$cc))>;
1160 def : Pat<(AArch64csel GPR64:$tval, (i64 -1), (i32 imm:$cc), NZCV),
1161           (CSINVXr GPR64:$tval, XZR, (i32 imm:$cc))>;
1162 def : Pat<(AArch64csel (i32 -1), GPR32:$fval, (i32 imm:$cc), NZCV),
1163           (CSINVWr GPR32:$fval, WZR, (i32 (inv_cond_XFORM imm:$cc)))>;
1164 def : Pat<(AArch64csel (i64 -1), GPR64:$fval, (i32 imm:$cc), NZCV),
1165           (CSINVXr GPR64:$fval, XZR, (i32 (inv_cond_XFORM imm:$cc)))>;
1166
1167 // The inverse of the condition code from the alias instruction is what is used
1168 // in the aliased instruction. The parser all ready inverts the condition code
1169 // for these aliases.
1170 def : InstAlias<"cset $dst, $cc",
1171                 (CSINCWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
1172 def : InstAlias<"cset $dst, $cc",
1173                 (CSINCXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
1174
1175 def : InstAlias<"csetm $dst, $cc",
1176                 (CSINVWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
1177 def : InstAlias<"csetm $dst, $cc",
1178                 (CSINVXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
1179
1180 def : InstAlias<"cinc $dst, $src, $cc",
1181                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
1182 def : InstAlias<"cinc $dst, $src, $cc",
1183                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
1184
1185 def : InstAlias<"cinv $dst, $src, $cc",
1186                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
1187 def : InstAlias<"cinv $dst, $src, $cc",
1188                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
1189
1190 def : InstAlias<"cneg $dst, $src, $cc",
1191                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
1192 def : InstAlias<"cneg $dst, $src, $cc",
1193                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
1194
1195 //===----------------------------------------------------------------------===//
1196 // PC-relative instructions.
1197 //===----------------------------------------------------------------------===//
1198 let isReMaterializable = 1 in {
1199 let hasSideEffects = 0, mayStore = 0, mayLoad = 0 in {
1200 def ADR  : ADRI<0, "adr", adrlabel, []>;
1201 } // hasSideEffects = 0
1202
1203 def ADRP : ADRI<1, "adrp", adrplabel,
1204                 [(set GPR64:$Xd, (AArch64adrp tglobaladdr:$label))]>;
1205 } // isReMaterializable = 1
1206
1207 // page address of a constant pool entry, block address
1208 def : Pat<(AArch64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
1209 def : Pat<(AArch64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
1210
1211 //===----------------------------------------------------------------------===//
1212 // Unconditional branch (register) instructions.
1213 //===----------------------------------------------------------------------===//
1214
1215 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1216 def RET  : BranchReg<0b0010, "ret", []>;
1217 def DRPS : SpecialReturn<0b0101, "drps">;
1218 def ERET : SpecialReturn<0b0100, "eret">;
1219 } // isReturn = 1, isTerminator = 1, isBarrier = 1
1220
1221 // Default to the LR register.
1222 def : InstAlias<"ret", (RET LR)>;
1223
1224 let isCall = 1, Defs = [LR], Uses = [SP] in {
1225 def BLR : BranchReg<0b0001, "blr", [(AArch64call GPR64:$Rn)]>;
1226 } // isCall
1227
1228 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1229 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
1230 } // isBranch, isTerminator, isBarrier, isIndirectBranch
1231
1232 // Create a separate pseudo-instruction for codegen to use so that we don't
1233 // flag lr as used in every function. It'll be restored before the RET by the
1234 // epilogue if it's legitimately used.
1235 def RET_ReallyLR : Pseudo<(outs), (ins), [(AArch64retflag)]>,
1236                    Sched<[WriteBrReg]> {
1237   let isTerminator = 1;
1238   let isBarrier = 1;
1239   let isReturn = 1;
1240 }
1241
1242 // This is a directive-like pseudo-instruction. The purpose is to insert an
1243 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
1244 // (which in the usual case is a BLR).
1245 let hasSideEffects = 1 in
1246 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []>, Sched<[]> {
1247   let AsmString = ".tlsdesccall $sym";
1248 }
1249
1250 // FIXME: maybe the scratch register used shouldn't be fixed to X1?
1251 // FIXME: can "hasSideEffects be dropped?
1252 let isCall = 1, Defs = [LR, X0, X1], hasSideEffects = 1,
1253     isCodeGenOnly = 1 in
1254 def TLSDESC_CALLSEQ
1255     : Pseudo<(outs), (ins i64imm:$sym),
1256              [(AArch64tlsdesc_callseq tglobaltlsaddr:$sym)]>,
1257       Sched<[WriteI, WriteLD, WriteI, WriteBrReg]>;
1258 def : Pat<(AArch64tlsdesc_callseq texternalsym:$sym),
1259           (TLSDESC_CALLSEQ texternalsym:$sym)>;
1260
1261 //===----------------------------------------------------------------------===//
1262 // Conditional branch (immediate) instruction.
1263 //===----------------------------------------------------------------------===//
1264 def Bcc : BranchCond;
1265
1266 //===----------------------------------------------------------------------===//
1267 // Compare-and-branch instructions.
1268 //===----------------------------------------------------------------------===//
1269 defm CBZ  : CmpBranch<0, "cbz", AArch64cbz>;
1270 defm CBNZ : CmpBranch<1, "cbnz", AArch64cbnz>;
1271
1272 //===----------------------------------------------------------------------===//
1273 // Test-bit-and-branch instructions.
1274 //===----------------------------------------------------------------------===//
1275 defm TBZ  : TestBranch<0, "tbz", AArch64tbz>;
1276 defm TBNZ : TestBranch<1, "tbnz", AArch64tbnz>;
1277
1278 //===----------------------------------------------------------------------===//
1279 // Unconditional branch (immediate) instructions.
1280 //===----------------------------------------------------------------------===//
1281 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
1282 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
1283 } // isBranch, isTerminator, isBarrier
1284
1285 let isCall = 1, Defs = [LR], Uses = [SP] in {
1286 def BL : CallImm<1, "bl", [(AArch64call tglobaladdr:$addr)]>;
1287 } // isCall
1288 def : Pat<(AArch64call texternalsym:$func), (BL texternalsym:$func)>;
1289
1290 //===----------------------------------------------------------------------===//
1291 // Exception generation instructions.
1292 //===----------------------------------------------------------------------===//
1293 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
1294 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
1295 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
1296 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
1297 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
1298 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
1299 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
1300 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
1301
1302 // DCPSn defaults to an immediate operand of zero if unspecified.
1303 def : InstAlias<"dcps1", (DCPS1 0)>;
1304 def : InstAlias<"dcps2", (DCPS2 0)>;
1305 def : InstAlias<"dcps3", (DCPS3 0)>;
1306
1307 //===----------------------------------------------------------------------===//
1308 // Load instructions.
1309 //===----------------------------------------------------------------------===//
1310
1311 // Pair (indexed, offset)
1312 defm LDPW : LoadPairOffset<0b00, 0, GPR32, simm7s4, "ldp">;
1313 defm LDPX : LoadPairOffset<0b10, 0, GPR64, simm7s8, "ldp">;
1314 defm LDPS : LoadPairOffset<0b00, 1, FPR32, simm7s4, "ldp">;
1315 defm LDPD : LoadPairOffset<0b01, 1, FPR64, simm7s8, "ldp">;
1316 defm LDPQ : LoadPairOffset<0b10, 1, FPR128, simm7s16, "ldp">;
1317
1318 defm LDPSW : LoadPairOffset<0b01, 0, GPR64, simm7s4, "ldpsw">;
1319
1320 // Pair (pre-indexed)
1321 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1322 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1323 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1324 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1325 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1326
1327 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1328
1329 // Pair (post-indexed)
1330 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1331 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1332 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1333 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1334 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1335
1336 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1337
1338
1339 // Pair (no allocate)
1340 defm LDNPW : LoadPairNoAlloc<0b00, 0, GPR32, simm7s4, "ldnp">;
1341 defm LDNPX : LoadPairNoAlloc<0b10, 0, GPR64, simm7s8, "ldnp">;
1342 defm LDNPS : LoadPairNoAlloc<0b00, 1, FPR32, simm7s4, "ldnp">;
1343 defm LDNPD : LoadPairNoAlloc<0b01, 1, FPR64, simm7s8, "ldnp">;
1344 defm LDNPQ : LoadPairNoAlloc<0b10, 1, FPR128, simm7s16, "ldnp">;
1345
1346 //---
1347 // (register offset)
1348 //---
1349
1350 // Integer
1351 defm LDRBB : Load8RO<0b00,  0, 0b01, GPR32, "ldrb", i32, zextloadi8>;
1352 defm LDRHH : Load16RO<0b01, 0, 0b01, GPR32, "ldrh", i32, zextloadi16>;
1353 defm LDRW  : Load32RO<0b10, 0, 0b01, GPR32, "ldr", i32, load>;
1354 defm LDRX  : Load64RO<0b11, 0, 0b01, GPR64, "ldr", i64, load>;
1355
1356 // Floating-point
1357 defm LDRB : Load8RO<0b00,   1, 0b01, FPR8,   "ldr", untyped, load>;
1358 defm LDRH : Load16RO<0b01,  1, 0b01, FPR16,  "ldr", f16, load>;
1359 defm LDRS : Load32RO<0b10,  1, 0b01, FPR32,  "ldr", f32, load>;
1360 defm LDRD : Load64RO<0b11,  1, 0b01, FPR64,  "ldr", f64, load>;
1361 defm LDRQ : Load128RO<0b00, 1, 0b11, FPR128, "ldr", f128, load>;
1362
1363 // Load sign-extended half-word
1364 defm LDRSHW : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh", i32, sextloadi16>;
1365 defm LDRSHX : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh", i64, sextloadi16>;
1366
1367 // Load sign-extended byte
1368 defm LDRSBW : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb", i32, sextloadi8>;
1369 defm LDRSBX : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb", i64, sextloadi8>;
1370
1371 // Load sign-extended word
1372 defm LDRSW  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw", i64, sextloadi32>;
1373
1374 // Pre-fetch.
1375 defm PRFM : PrefetchRO<0b11, 0, 0b10, "prfm">;
1376
1377 // For regular load, we do not have any alignment requirement.
1378 // Thus, it is safe to directly map the vector loads with interesting
1379 // addressing modes.
1380 // FIXME: We could do the same for bitconvert to floating point vectors.
1381 multiclass ScalToVecROLoadPat<ROAddrMode ro, SDPatternOperator loadop,
1382                               ValueType ScalTy, ValueType VecTy,
1383                               Instruction LOADW, Instruction LOADX,
1384                               SubRegIndex sub> {
1385   def : Pat<(VecTy (scalar_to_vector (ScalTy
1386               (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset))))),
1387             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
1388                            (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset),
1389                            sub)>;
1390
1391   def : Pat<(VecTy (scalar_to_vector (ScalTy
1392               (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset))))),
1393             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
1394                            (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset),
1395                            sub)>;
1396 }
1397
1398 let AddedComplexity = 10 in {
1399 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v8i8,  LDRBroW, LDRBroX, bsub>;
1400 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v16i8, LDRBroW, LDRBroX, bsub>;
1401
1402 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v4i16, LDRHroW, LDRHroX, hsub>;
1403 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v8i16, LDRHroW, LDRHroX, hsub>;
1404
1405 defm : ScalToVecROLoadPat<ro16, load,       i32, v4f16, LDRHroW, LDRHroX, hsub>;
1406 defm : ScalToVecROLoadPat<ro16, load,       i32, v8f16, LDRHroW, LDRHroX, hsub>;
1407
1408 defm : ScalToVecROLoadPat<ro32, load,       i32, v2i32, LDRSroW, LDRSroX, ssub>;
1409 defm : ScalToVecROLoadPat<ro32, load,       i32, v4i32, LDRSroW, LDRSroX, ssub>;
1410
1411 defm : ScalToVecROLoadPat<ro32, load,       f32, v2f32, LDRSroW, LDRSroX, ssub>;
1412 defm : ScalToVecROLoadPat<ro32, load,       f32, v4f32, LDRSroW, LDRSroX, ssub>;
1413
1414 defm : ScalToVecROLoadPat<ro64, load,       i64, v2i64, LDRDroW, LDRDroX, dsub>;
1415
1416 defm : ScalToVecROLoadPat<ro64, load,       f64, v2f64, LDRDroW, LDRDroX, dsub>;
1417
1418
1419 def : Pat <(v1i64 (scalar_to_vector (i64
1420                       (load (ro_Windexed64 GPR64sp:$Rn, GPR32:$Rm,
1421                                            ro_Wextend64:$extend))))),
1422            (LDRDroW GPR64sp:$Rn, GPR32:$Rm, ro_Wextend64:$extend)>;
1423
1424 def : Pat <(v1i64 (scalar_to_vector (i64
1425                       (load (ro_Xindexed64 GPR64sp:$Rn, GPR64:$Rm,
1426                                            ro_Xextend64:$extend))))),
1427            (LDRDroX GPR64sp:$Rn, GPR64:$Rm, ro_Xextend64:$extend)>;
1428 }
1429
1430 // Match all load 64 bits width whose type is compatible with FPR64
1431 multiclass VecROLoadPat<ROAddrMode ro, ValueType VecTy,
1432                         Instruction LOADW, Instruction LOADX> {
1433
1434   def : Pat<(VecTy (load (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1435             (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1436
1437   def : Pat<(VecTy (load (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1438             (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1439 }
1440
1441 let AddedComplexity = 10 in {
1442 let Predicates = [IsLE] in {
1443   // We must do vector loads with LD1 in big-endian.
1444   defm : VecROLoadPat<ro64, v2i32, LDRDroW, LDRDroX>;
1445   defm : VecROLoadPat<ro64, v2f32, LDRDroW, LDRDroX>;
1446   defm : VecROLoadPat<ro64, v8i8,  LDRDroW, LDRDroX>;
1447   defm : VecROLoadPat<ro64, v4i16, LDRDroW, LDRDroX>;
1448   defm : VecROLoadPat<ro64, v4f16, LDRDroW, LDRDroX>;
1449 }
1450
1451 defm : VecROLoadPat<ro64, v1i64,  LDRDroW, LDRDroX>;
1452 defm : VecROLoadPat<ro64, v1f64,  LDRDroW, LDRDroX>;
1453
1454 // Match all load 128 bits width whose type is compatible with FPR128
1455 let Predicates = [IsLE] in {
1456   // We must do vector loads with LD1 in big-endian.
1457   defm : VecROLoadPat<ro128, v2i64,  LDRQroW, LDRQroX>;
1458   defm : VecROLoadPat<ro128, v2f64,  LDRQroW, LDRQroX>;
1459   defm : VecROLoadPat<ro128, v4i32,  LDRQroW, LDRQroX>;
1460   defm : VecROLoadPat<ro128, v4f32,  LDRQroW, LDRQroX>;
1461   defm : VecROLoadPat<ro128, v8i16,  LDRQroW, LDRQroX>;
1462   defm : VecROLoadPat<ro128, v8f16,  LDRQroW, LDRQroX>;
1463   defm : VecROLoadPat<ro128, v16i8,  LDRQroW, LDRQroX>;
1464 }
1465 } // AddedComplexity = 10
1466
1467 // zextload -> i64
1468 multiclass ExtLoadTo64ROPat<ROAddrMode ro, SDPatternOperator loadop,
1469                             Instruction INSTW, Instruction INSTX> {
1470   def : Pat<(i64 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1471             (SUBREG_TO_REG (i64 0),
1472                            (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
1473                            sub_32)>;
1474
1475   def : Pat<(i64 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1476             (SUBREG_TO_REG (i64 0),
1477                            (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
1478                            sub_32)>;
1479 }
1480
1481 let AddedComplexity = 10 in {
1482   defm : ExtLoadTo64ROPat<ro8,  zextloadi8,  LDRBBroW, LDRBBroX>;
1483   defm : ExtLoadTo64ROPat<ro16, zextloadi16, LDRHHroW, LDRHHroX>;
1484   defm : ExtLoadTo64ROPat<ro32, zextloadi32, LDRWroW,  LDRWroX>;
1485
1486   // zextloadi1 -> zextloadi8
1487   defm : ExtLoadTo64ROPat<ro8,  zextloadi1,  LDRBBroW, LDRBBroX>;
1488
1489   // extload -> zextload
1490   defm : ExtLoadTo64ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
1491   defm : ExtLoadTo64ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
1492   defm : ExtLoadTo64ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
1493
1494   // extloadi1 -> zextloadi8
1495   defm : ExtLoadTo64ROPat<ro8,  extloadi1,   LDRBBroW, LDRBBroX>;
1496 }
1497
1498
1499 // zextload -> i64
1500 multiclass ExtLoadTo32ROPat<ROAddrMode ro, SDPatternOperator loadop,
1501                             Instruction INSTW, Instruction INSTX> {
1502   def : Pat<(i32 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1503             (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1504
1505   def : Pat<(i32 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1506             (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1507
1508 }
1509
1510 let AddedComplexity = 10 in {
1511   // extload -> zextload
1512   defm : ExtLoadTo32ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
1513   defm : ExtLoadTo32ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
1514   defm : ExtLoadTo32ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
1515
1516   // zextloadi1 -> zextloadi8
1517   defm : ExtLoadTo32ROPat<ro8, zextloadi1, LDRBBroW, LDRBBroX>;
1518 }
1519
1520 //---
1521 // (unsigned immediate)
1522 //---
1523 defm LDRX : LoadUI<0b11, 0, 0b01, GPR64, uimm12s8, "ldr",
1524                    [(set GPR64:$Rt,
1525                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
1526 defm LDRW : LoadUI<0b10, 0, 0b01, GPR32, uimm12s4, "ldr",
1527                    [(set GPR32:$Rt,
1528                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
1529 defm LDRB : LoadUI<0b00, 1, 0b01, FPR8, uimm12s1, "ldr",
1530                    [(set FPR8:$Rt,
1531                          (load (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)))]>;
1532 defm LDRH : LoadUI<0b01, 1, 0b01, FPR16, uimm12s2, "ldr",
1533                    [(set (f16 FPR16:$Rt),
1534                          (load (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)))]>;
1535 defm LDRS : LoadUI<0b10, 1, 0b01, FPR32, uimm12s4, "ldr",
1536                    [(set (f32 FPR32:$Rt),
1537                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
1538 defm LDRD : LoadUI<0b11, 1, 0b01, FPR64, uimm12s8, "ldr",
1539                    [(set (f64 FPR64:$Rt),
1540                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
1541 defm LDRQ : LoadUI<0b00, 1, 0b11, FPR128, uimm12s16, "ldr",
1542                  [(set (f128 FPR128:$Rt),
1543                        (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)))]>;
1544
1545 // For regular load, we do not have any alignment requirement.
1546 // Thus, it is safe to directly map the vector loads with interesting
1547 // addressing modes.
1548 // FIXME: We could do the same for bitconvert to floating point vectors.
1549 def : Pat <(v8i8 (scalar_to_vector (i32
1550                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
1551            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1552                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
1553 def : Pat <(v16i8 (scalar_to_vector (i32
1554                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
1555            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1556                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
1557 def : Pat <(v4i16 (scalar_to_vector (i32
1558                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
1559            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1560                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
1561 def : Pat <(v8i16 (scalar_to_vector (i32
1562                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
1563            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1564                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
1565 def : Pat <(v2i32 (scalar_to_vector (i32
1566                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
1567            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1568                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
1569 def : Pat <(v4i32 (scalar_to_vector (i32
1570                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
1571            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1572                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
1573 def : Pat <(v1i64 (scalar_to_vector (i64
1574                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
1575            (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1576 def : Pat <(v2i64 (scalar_to_vector (i64
1577                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
1578            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1579                           (LDRDui GPR64sp:$Rn, uimm12s8:$offset), dsub)>;
1580
1581 // Match all load 64 bits width whose type is compatible with FPR64
1582 let Predicates = [IsLE] in {
1583   // We must use LD1 to perform vector loads in big-endian.
1584   def : Pat<(v2f32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1585             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1586   def : Pat<(v8i8 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1587             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1588   def : Pat<(v4i16 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1589             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1590   def : Pat<(v2i32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1591             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1592   def : Pat<(v4f16 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1593             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1594 }
1595 def : Pat<(v1f64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1596           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1597 def : Pat<(v1i64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1598           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1599
1600 // Match all load 128 bits width whose type is compatible with FPR128
1601 let Predicates = [IsLE] in {
1602   // We must use LD1 to perform vector loads in big-endian.
1603   def : Pat<(v4f32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1604             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1605   def : Pat<(v2f64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1606             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1607   def : Pat<(v16i8 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1608             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1609   def : Pat<(v8i16 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1610             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1611   def : Pat<(v4i32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1612             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1613   def : Pat<(v2i64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1614             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1615   def : Pat<(v8f16 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1616             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1617 }
1618 def : Pat<(f128  (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1619           (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1620
1621 defm LDRHH : LoadUI<0b01, 0, 0b01, GPR32, uimm12s2, "ldrh",
1622                     [(set GPR32:$Rt,
1623                           (zextloadi16 (am_indexed16 GPR64sp:$Rn,
1624                                                      uimm12s2:$offset)))]>;
1625 defm LDRBB : LoadUI<0b00, 0, 0b01, GPR32, uimm12s1, "ldrb",
1626                     [(set GPR32:$Rt,
1627                           (zextloadi8 (am_indexed8 GPR64sp:$Rn,
1628                                                    uimm12s1:$offset)))]>;
1629 // zextload -> i64
1630 def : Pat<(i64 (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1631     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1632 def : Pat<(i64 (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1633     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
1634
1635 // zextloadi1 -> zextloadi8
1636 def : Pat<(i32 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1637           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1638 def : Pat<(i64 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1639     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1640
1641 // extload -> zextload
1642 def : Pat<(i32 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1643           (LDRHHui GPR64sp:$Rn, uimm12s2:$offset)>;
1644 def : Pat<(i32 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1645           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1646 def : Pat<(i32 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1647           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1648 def : Pat<(i64 (extloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
1649     (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
1650 def : Pat<(i64 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1651     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
1652 def : Pat<(i64 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1653     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1654 def : Pat<(i64 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1655     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1656
1657 // load sign-extended half-word
1658 defm LDRSHW : LoadUI<0b01, 0, 0b11, GPR32, uimm12s2, "ldrsh",
1659                      [(set GPR32:$Rt,
1660                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
1661                                                       uimm12s2:$offset)))]>;
1662 defm LDRSHX : LoadUI<0b01, 0, 0b10, GPR64, uimm12s2, "ldrsh",
1663                      [(set GPR64:$Rt,
1664                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
1665                                                       uimm12s2:$offset)))]>;
1666
1667 // load sign-extended byte
1668 defm LDRSBW : LoadUI<0b00, 0, 0b11, GPR32, uimm12s1, "ldrsb",
1669                      [(set GPR32:$Rt,
1670                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
1671                                                     uimm12s1:$offset)))]>;
1672 defm LDRSBX : LoadUI<0b00, 0, 0b10, GPR64, uimm12s1, "ldrsb",
1673                      [(set GPR64:$Rt,
1674                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
1675                                                     uimm12s1:$offset)))]>;
1676
1677 // load sign-extended word
1678 defm LDRSW  : LoadUI<0b10, 0, 0b10, GPR64, uimm12s4, "ldrsw",
1679                      [(set GPR64:$Rt,
1680                            (sextloadi32 (am_indexed32 GPR64sp:$Rn,
1681                                                       uimm12s4:$offset)))]>;
1682
1683 // load zero-extended word
1684 def : Pat<(i64 (zextloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
1685       (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
1686
1687 // Pre-fetch.
1688 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1689                         [(AArch64Prefetch imm:$Rt,
1690                                         (am_indexed64 GPR64sp:$Rn,
1691                                                       uimm12s8:$offset))]>;
1692
1693 def : InstAlias<"prfm $Rt, [$Rn]", (PRFMui prfop:$Rt, GPR64sp:$Rn, 0)>;
1694
1695 //---
1696 // (literal)
1697 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1698 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1699 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1700 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1701 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1702
1703 // load sign-extended word
1704 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1705
1706 // prefetch
1707 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1708 //                   [(AArch64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1709
1710 //---
1711 // (unscaled immediate)
1712 defm LDURX : LoadUnscaled<0b11, 0, 0b01, GPR64, "ldur",
1713                     [(set GPR64:$Rt,
1714                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
1715 defm LDURW : LoadUnscaled<0b10, 0, 0b01, GPR32, "ldur",
1716                     [(set GPR32:$Rt,
1717                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1718 defm LDURB : LoadUnscaled<0b00, 1, 0b01, FPR8, "ldur",
1719                     [(set FPR8:$Rt,
1720                           (load (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1721 defm LDURH : LoadUnscaled<0b01, 1, 0b01, FPR16, "ldur",
1722                     [(set FPR16:$Rt,
1723                           (load (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1724 defm LDURS : LoadUnscaled<0b10, 1, 0b01, FPR32, "ldur",
1725                     [(set (f32 FPR32:$Rt),
1726                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1727 defm LDURD : LoadUnscaled<0b11, 1, 0b01, FPR64, "ldur",
1728                     [(set (f64 FPR64:$Rt),
1729                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
1730 defm LDURQ : LoadUnscaled<0b00, 1, 0b11, FPR128, "ldur",
1731                     [(set (f128 FPR128:$Rt),
1732                           (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset)))]>;
1733
1734 defm LDURHH
1735     : LoadUnscaled<0b01, 0, 0b01, GPR32, "ldurh",
1736              [(set GPR32:$Rt,
1737                     (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1738 defm LDURBB
1739     : LoadUnscaled<0b00, 0, 0b01, GPR32, "ldurb",
1740              [(set GPR32:$Rt,
1741                     (zextloadi8 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1742
1743 // Match all load 64 bits width whose type is compatible with FPR64
1744 let Predicates = [IsLE] in {
1745   def : Pat<(v2f32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1746             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1747   def : Pat<(v2i32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1748             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1749   def : Pat<(v4i16 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1750             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1751   def : Pat<(v8i8 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1752             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1753   def : Pat<(v4f16 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1754             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1755 }
1756 def : Pat<(v1f64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1757           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1758 def : Pat<(v1i64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1759           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1760
1761 // Match all load 128 bits width whose type is compatible with FPR128
1762 let Predicates = [IsLE] in {
1763   def : Pat<(v2f64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1764             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1765   def : Pat<(v2i64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1766             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1767   def : Pat<(v4f32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1768             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1769   def : Pat<(v4i32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1770             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1771   def : Pat<(v8i16 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1772             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1773   def : Pat<(v16i8 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1774             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1775   def : Pat<(v8f16 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1776             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1777 }
1778
1779 //  anyext -> zext
1780 def : Pat<(i32 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1781           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
1782 def : Pat<(i32 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1783           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1784 def : Pat<(i32 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1785           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1786 def : Pat<(i64 (extloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
1787     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1788 def : Pat<(i64 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1789     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1790 def : Pat<(i64 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1791     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1792 def : Pat<(i64 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1793     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1794 // unscaled zext
1795 def : Pat<(i32 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1796           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
1797 def : Pat<(i32 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1798           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1799 def : Pat<(i32 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1800           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1801 def : Pat<(i64 (zextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
1802     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1803 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1804     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1805 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1806     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1807 def : Pat<(i64 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1808     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1809
1810
1811 //---
1812 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1813
1814 // Define new assembler match classes as we want to only match these when
1815 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1816 // associate a DiagnosticType either, as we want the diagnostic for the
1817 // canonical form (the scaled operand) to take precedence.
1818 class SImm9OffsetOperand<int Width> : AsmOperandClass {
1819   let Name = "SImm9OffsetFB" # Width;
1820   let PredicateMethod = "isSImm9OffsetFB<" # Width # ">";
1821   let RenderMethod = "addImmOperands";
1822 }
1823
1824 def SImm9OffsetFB8Operand : SImm9OffsetOperand<8>;
1825 def SImm9OffsetFB16Operand : SImm9OffsetOperand<16>;
1826 def SImm9OffsetFB32Operand : SImm9OffsetOperand<32>;
1827 def SImm9OffsetFB64Operand : SImm9OffsetOperand<64>;
1828 def SImm9OffsetFB128Operand : SImm9OffsetOperand<128>;
1829
1830 def simm9_offset_fb8 : Operand<i64> {
1831   let ParserMatchClass = SImm9OffsetFB8Operand;
1832 }
1833 def simm9_offset_fb16 : Operand<i64> {
1834   let ParserMatchClass = SImm9OffsetFB16Operand;
1835 }
1836 def simm9_offset_fb32 : Operand<i64> {
1837   let ParserMatchClass = SImm9OffsetFB32Operand;
1838 }
1839 def simm9_offset_fb64 : Operand<i64> {
1840   let ParserMatchClass = SImm9OffsetFB64Operand;
1841 }
1842 def simm9_offset_fb128 : Operand<i64> {
1843   let ParserMatchClass = SImm9OffsetFB128Operand;
1844 }
1845
1846 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1847                 (LDURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
1848 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1849                 (LDURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1850 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1851                 (LDURBi FPR8:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1852 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1853                 (LDURHi FPR16:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1854 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1855                 (LDURSi FPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1856 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1857                 (LDURDi FPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
1858 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1859                (LDURQi FPR128:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
1860
1861 // zextload -> i64
1862 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1863   (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1864 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1865   (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1866
1867 // load sign-extended half-word
1868 defm LDURSHW
1869     : LoadUnscaled<0b01, 0, 0b11, GPR32, "ldursh",
1870                [(set GPR32:$Rt,
1871                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1872 defm LDURSHX
1873     : LoadUnscaled<0b01, 0, 0b10, GPR64, "ldursh",
1874               [(set GPR64:$Rt,
1875                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1876
1877 // load sign-extended byte
1878 defm LDURSBW
1879     : LoadUnscaled<0b00, 0, 0b11, GPR32, "ldursb",
1880                 [(set GPR32:$Rt,
1881                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1882 defm LDURSBX
1883     : LoadUnscaled<0b00, 0, 0b10, GPR64, "ldursb",
1884                 [(set GPR64:$Rt,
1885                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1886
1887 // load sign-extended word
1888 defm LDURSW
1889     : LoadUnscaled<0b10, 0, 0b10, GPR64, "ldursw",
1890               [(set GPR64:$Rt,
1891                     (sextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1892
1893 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1894 def : InstAlias<"ldrb $Rt, [$Rn, $offset]",
1895                 (LDURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1896 def : InstAlias<"ldrh $Rt, [$Rn, $offset]",
1897                 (LDURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1898 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
1899                 (LDURSBWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1900 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
1901                 (LDURSBXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1902 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
1903                 (LDURSHWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1904 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
1905                 (LDURSHXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1906 def : InstAlias<"ldrsw $Rt, [$Rn, $offset]",
1907                 (LDURSWi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1908
1909 // Pre-fetch.
1910 defm PRFUM : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1911                   [(AArch64Prefetch imm:$Rt,
1912                                   (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
1913
1914 //---
1915 // (unscaled immediate, unprivileged)
1916 defm LDTRX : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1917 defm LDTRW : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1918
1919 defm LDTRH : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1920 defm LDTRB : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1921
1922 // load sign-extended half-word
1923 defm LDTRSHW : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1924 defm LDTRSHX : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1925
1926 // load sign-extended byte
1927 defm LDTRSBW : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1928 defm LDTRSBX : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1929
1930 // load sign-extended word
1931 defm LDTRSW  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1932
1933 //---
1934 // (immediate pre-indexed)
1935 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1936 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1937 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1938 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1939 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1940 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1941 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1942
1943 // load sign-extended half-word
1944 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1945 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1946
1947 // load sign-extended byte
1948 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1949 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1950
1951 // load zero-extended byte
1952 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1953 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1954
1955 // load sign-extended word
1956 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1957
1958 //---
1959 // (immediate post-indexed)
1960 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1961 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1962 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1963 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1964 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1965 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1966 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1967
1968 // load sign-extended half-word
1969 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1970 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1971
1972 // load sign-extended byte
1973 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1974 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1975
1976 // load zero-extended byte
1977 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1978 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1979
1980 // load sign-extended word
1981 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1982
1983 //===----------------------------------------------------------------------===//
1984 // Store instructions.
1985 //===----------------------------------------------------------------------===//
1986
1987 // Pair (indexed, offset)
1988 // FIXME: Use dedicated range-checked addressing mode operand here.
1989 defm STPW : StorePairOffset<0b00, 0, GPR32, simm7s4, "stp">;
1990 defm STPX : StorePairOffset<0b10, 0, GPR64, simm7s8, "stp">;
1991 defm STPS : StorePairOffset<0b00, 1, FPR32, simm7s4, "stp">;
1992 defm STPD : StorePairOffset<0b01, 1, FPR64, simm7s8, "stp">;
1993 defm STPQ : StorePairOffset<0b10, 1, FPR128, simm7s16, "stp">;
1994
1995 // Pair (pre-indexed)
1996 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, simm7s4, "stp">;
1997 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, simm7s8, "stp">;
1998 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, simm7s4, "stp">;
1999 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, simm7s8, "stp">;
2000 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, simm7s16, "stp">;
2001
2002 // Pair (pre-indexed)
2003 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
2004 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
2005 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
2006 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
2007 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
2008
2009 // Pair (no allocate)
2010 defm STNPW : StorePairNoAlloc<0b00, 0, GPR32, simm7s4, "stnp">;
2011 defm STNPX : StorePairNoAlloc<0b10, 0, GPR64, simm7s8, "stnp">;
2012 defm STNPS : StorePairNoAlloc<0b00, 1, FPR32, simm7s4, "stnp">;
2013 defm STNPD : StorePairNoAlloc<0b01, 1, FPR64, simm7s8, "stnp">;
2014 defm STNPQ : StorePairNoAlloc<0b10, 1, FPR128, simm7s16, "stnp">;
2015
2016 //---
2017 // (Register offset)
2018
2019 // Integer
2020 defm STRBB : Store8RO< 0b00, 0, 0b00, GPR32, "strb", i32, truncstorei8>;
2021 defm STRHH : Store16RO<0b01, 0, 0b00, GPR32, "strh", i32, truncstorei16>;
2022 defm STRW  : Store32RO<0b10, 0, 0b00, GPR32, "str",  i32, store>;
2023 defm STRX  : Store64RO<0b11, 0, 0b00, GPR64, "str",  i64, store>;
2024
2025
2026 // Floating-point
2027 defm STRB : Store8RO< 0b00,  1, 0b00, FPR8,   "str", untyped, store>;
2028 defm STRH : Store16RO<0b01,  1, 0b00, FPR16,  "str", f16,     store>;
2029 defm STRS : Store32RO<0b10,  1, 0b00, FPR32,  "str", f32,     store>;
2030 defm STRD : Store64RO<0b11,  1, 0b00, FPR64,  "str", f64,     store>;
2031 defm STRQ : Store128RO<0b00, 1, 0b10, FPR128, "str", f128,    store>;
2032
2033 multiclass TruncStoreFrom64ROPat<ROAddrMode ro, SDPatternOperator storeop,
2034                                  Instruction STRW, Instruction STRX> {
2035
2036   def : Pat<(storeop GPR64:$Rt,
2037                      (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
2038             (STRW (EXTRACT_SUBREG GPR64:$Rt, sub_32),
2039                   GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
2040
2041   def : Pat<(storeop GPR64:$Rt,
2042                      (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
2043             (STRX (EXTRACT_SUBREG GPR64:$Rt, sub_32),
2044                   GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
2045 }
2046
2047 let AddedComplexity = 10 in {
2048   // truncstore i64
2049   defm : TruncStoreFrom64ROPat<ro8,  truncstorei8,  STRBBroW, STRBBroX>;
2050   defm : TruncStoreFrom64ROPat<ro16, truncstorei16, STRHHroW, STRHHroX>;
2051   defm : TruncStoreFrom64ROPat<ro32, truncstorei32, STRWroW,  STRWroX>;
2052 }
2053
2054 multiclass VecROStorePat<ROAddrMode ro, ValueType VecTy, RegisterClass FPR,
2055                          Instruction STRW, Instruction STRX> {
2056   def : Pat<(store (VecTy FPR:$Rt),
2057                    (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
2058             (STRW FPR:$Rt, GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
2059
2060   def : Pat<(store (VecTy FPR:$Rt),
2061                    (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
2062             (STRX FPR:$Rt, GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
2063 }
2064
2065 let AddedComplexity = 10 in {
2066 // Match all store 64 bits width whose type is compatible with FPR64
2067 let Predicates = [IsLE] in {
2068   // We must use ST1 to store vectors in big-endian.
2069   defm : VecROStorePat<ro64, v2i32, FPR64, STRDroW, STRDroX>;
2070   defm : VecROStorePat<ro64, v2f32, FPR64, STRDroW, STRDroX>;
2071   defm : VecROStorePat<ro64, v4i16, FPR64, STRDroW, STRDroX>;
2072   defm : VecROStorePat<ro64, v8i8, FPR64, STRDroW, STRDroX>;
2073   defm : VecROStorePat<ro64, v4f16, FPR64, STRDroW, STRDroX>;
2074 }
2075
2076 defm : VecROStorePat<ro64, v1i64, FPR64, STRDroW, STRDroX>;
2077 defm : VecROStorePat<ro64, v1f64, FPR64, STRDroW, STRDroX>;
2078
2079 // Match all store 128 bits width whose type is compatible with FPR128
2080 let Predicates = [IsLE] in {
2081   // We must use ST1 to store vectors in big-endian.
2082   defm : VecROStorePat<ro128, v2i64, FPR128, STRQroW, STRQroX>;
2083   defm : VecROStorePat<ro128, v2f64, FPR128, STRQroW, STRQroX>;
2084   defm : VecROStorePat<ro128, v4i32, FPR128, STRQroW, STRQroX>;
2085   defm : VecROStorePat<ro128, v4f32, FPR128, STRQroW, STRQroX>;
2086   defm : VecROStorePat<ro128, v8i16, FPR128, STRQroW, STRQroX>;
2087   defm : VecROStorePat<ro128, v16i8, FPR128, STRQroW, STRQroX>;
2088   defm : VecROStorePat<ro128, v8f16, FPR128, STRQroW, STRQroX>;
2089 }
2090 } // AddedComplexity = 10
2091
2092 // Match stores from lane 0 to the appropriate subreg's store.
2093 multiclass VecROStoreLane0Pat<ROAddrMode ro, SDPatternOperator storeop,
2094                               ValueType VecTy, ValueType STy,
2095                               SubRegIndex SubRegIdx,
2096                               Instruction STRW, Instruction STRX> {
2097
2098   def : Pat<(storeop (STy (vector_extract (VecTy VecListOne128:$Vt), 0)),
2099                      (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
2100             (STRW (EXTRACT_SUBREG VecListOne128:$Vt, SubRegIdx),
2101                   GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
2102
2103   def : Pat<(storeop (STy (vector_extract (VecTy VecListOne128:$Vt), 0)),
2104                      (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
2105             (STRX (EXTRACT_SUBREG VecListOne128:$Vt, SubRegIdx),
2106                   GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
2107 }
2108
2109 let AddedComplexity = 19 in {
2110   defm : VecROStoreLane0Pat<ro16, truncstorei16, v8i16, i32, hsub, STRHroW, STRHroX>;
2111   defm : VecROStoreLane0Pat<ro16,      store   , v8i16, i16, hsub, STRHroW, STRHroX>;
2112   defm : VecROStoreLane0Pat<ro32, truncstorei32, v4i32, i32, ssub, STRSroW, STRSroX>;
2113   defm : VecROStoreLane0Pat<ro32,      store   , v4i32, i32, ssub, STRSroW, STRSroX>;
2114   defm : VecROStoreLane0Pat<ro32,      store   , v4f32, f32, ssub, STRSroW, STRSroX>;
2115   defm : VecROStoreLane0Pat<ro64,      store   , v2i64, i64, dsub, STRDroW, STRDroX>;
2116   defm : VecROStoreLane0Pat<ro64,      store   , v2f64, f64, dsub, STRDroW, STRDroX>;
2117 }
2118
2119 //---
2120 // (unsigned immediate)
2121 defm STRX : StoreUI<0b11, 0, 0b00, GPR64, uimm12s8, "str",
2122                    [(store GPR64:$Rt,
2123                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
2124 defm STRW : StoreUI<0b10, 0, 0b00, GPR32, uimm12s4, "str",
2125                     [(store GPR32:$Rt,
2126                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
2127 defm STRB : StoreUI<0b00, 1, 0b00, FPR8, uimm12s1, "str",
2128                     [(store FPR8:$Rt,
2129                             (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))]>;
2130 defm STRH : StoreUI<0b01, 1, 0b00, FPR16, uimm12s2, "str",
2131                     [(store (f16 FPR16:$Rt),
2132                             (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))]>;
2133 defm STRS : StoreUI<0b10, 1, 0b00, FPR32, uimm12s4, "str",
2134                     [(store (f32 FPR32:$Rt),
2135                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
2136 defm STRD : StoreUI<0b11, 1, 0b00, FPR64, uimm12s8, "str",
2137                     [(store (f64 FPR64:$Rt),
2138                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
2139 defm STRQ : StoreUI<0b00, 1, 0b10, FPR128, uimm12s16, "str", []>;
2140
2141 defm STRHH : StoreUI<0b01, 0, 0b00, GPR32, uimm12s2, "strh",
2142                      [(truncstorei16 GPR32:$Rt,
2143                                      (am_indexed16 GPR64sp:$Rn,
2144                                                    uimm12s2:$offset))]>;
2145 defm STRBB : StoreUI<0b00, 0, 0b00, GPR32, uimm12s1,  "strb",
2146                      [(truncstorei8 GPR32:$Rt,
2147                                     (am_indexed8 GPR64sp:$Rn,
2148                                                  uimm12s1:$offset))]>;
2149
2150 // Match all store 64 bits width whose type is compatible with FPR64
2151 let AddedComplexity = 10 in {
2152 let Predicates = [IsLE] in {
2153   // We must use ST1 to store vectors in big-endian.
2154   def : Pat<(store (v2f32 FPR64:$Rt),
2155                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2156             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2157   def : Pat<(store (v8i8 FPR64:$Rt),
2158                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2159             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2160   def : Pat<(store (v4i16 FPR64:$Rt),
2161                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2162             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2163   def : Pat<(store (v2i32 FPR64:$Rt),
2164                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2165             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2166   def : Pat<(store (v4f16 FPR64:$Rt),
2167                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2168             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2169 }
2170 def : Pat<(store (v1f64 FPR64:$Rt),
2171                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2172           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2173 def : Pat<(store (v1i64 FPR64:$Rt),
2174                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2175           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2176
2177 // Match all store 128 bits width whose type is compatible with FPR128
2178 let Predicates = [IsLE] in {
2179   // We must use ST1 to store vectors in big-endian.
2180   def : Pat<(store (v4f32 FPR128:$Rt),
2181                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2182             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2183   def : Pat<(store (v2f64 FPR128:$Rt),
2184                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2185             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2186   def : Pat<(store (v16i8 FPR128:$Rt),
2187                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2188             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2189   def : Pat<(store (v8i16 FPR128:$Rt),
2190                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2191             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2192   def : Pat<(store (v4i32 FPR128:$Rt),
2193                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2194             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2195   def : Pat<(store (v2i64 FPR128:$Rt),
2196                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2197             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2198   def : Pat<(store (v8f16 FPR128:$Rt),
2199                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2200             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2201 }
2202 def : Pat<(store (f128  FPR128:$Rt),
2203                  (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2204           (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2205
2206 // truncstore i64
2207 def : Pat<(truncstorei32 GPR64:$Rt,
2208                          (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)),
2209   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s4:$offset)>;
2210 def : Pat<(truncstorei16 GPR64:$Rt,
2211                          (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)),
2212   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s2:$offset)>;
2213 def : Pat<(truncstorei8 GPR64:$Rt, (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)),
2214   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s1:$offset)>;
2215
2216 } // AddedComplexity = 10
2217
2218 //---
2219 // (unscaled immediate)
2220 defm STURX : StoreUnscaled<0b11, 0, 0b00, GPR64, "stur",
2221                          [(store GPR64:$Rt,
2222                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
2223 defm STURW : StoreUnscaled<0b10, 0, 0b00, GPR32, "stur",
2224                          [(store GPR32:$Rt,
2225                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
2226 defm STURB : StoreUnscaled<0b00, 1, 0b00, FPR8, "stur",
2227                          [(store FPR8:$Rt,
2228                                  (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
2229 defm STURH : StoreUnscaled<0b01, 1, 0b00, FPR16, "stur",
2230                          [(store (f16 FPR16:$Rt),
2231                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
2232 defm STURS : StoreUnscaled<0b10, 1, 0b00, FPR32, "stur",
2233                          [(store (f32 FPR32:$Rt),
2234                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
2235 defm STURD : StoreUnscaled<0b11, 1, 0b00, FPR64, "stur",
2236                          [(store (f64 FPR64:$Rt),
2237                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
2238 defm STURQ : StoreUnscaled<0b00, 1, 0b10, FPR128, "stur",
2239                          [(store (f128 FPR128:$Rt),
2240                                  (am_unscaled128 GPR64sp:$Rn, simm9:$offset))]>;
2241 defm STURHH : StoreUnscaled<0b01, 0, 0b00, GPR32, "sturh",
2242                          [(truncstorei16 GPR32:$Rt,
2243                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
2244 defm STURBB : StoreUnscaled<0b00, 0, 0b00, GPR32, "sturb",
2245                          [(truncstorei8 GPR32:$Rt,
2246                                   (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
2247
2248 // Match all store 64 bits width whose type is compatible with FPR64
2249 let Predicates = [IsLE] in {
2250   // We must use ST1 to store vectors in big-endian.
2251   def : Pat<(store (v2f32 FPR64:$Rt),
2252                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2253             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2254   def : Pat<(store (v8i8 FPR64:$Rt),
2255                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2256             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2257   def : Pat<(store (v4i16 FPR64:$Rt),
2258                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2259             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2260   def : Pat<(store (v2i32 FPR64:$Rt),
2261                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2262             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2263   def : Pat<(store (v4f16 FPR64:$Rt),
2264                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2265             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2266 }
2267 def : Pat<(store (v1f64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2268           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2269 def : Pat<(store (v1i64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2270           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2271
2272 // Match all store 128 bits width whose type is compatible with FPR128
2273 let Predicates = [IsLE] in {
2274   // We must use ST1 to store vectors in big-endian.
2275   def : Pat<(store (v4f32 FPR128:$Rt),
2276                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2277             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2278   def : Pat<(store (v2f64 FPR128:$Rt),
2279                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2280             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2281   def : Pat<(store (v16i8 FPR128:$Rt),
2282                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2283             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2284   def : Pat<(store (v8i16 FPR128:$Rt),
2285                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2286             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2287   def : Pat<(store (v4i32 FPR128:$Rt),
2288                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2289             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2290   def : Pat<(store (v2i64 FPR128:$Rt),
2291                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2292             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2293   def : Pat<(store (v2f64 FPR128:$Rt),
2294                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2295             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2296   def : Pat<(store (v8f16 FPR128:$Rt),
2297                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2298             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2299 }
2300
2301 // unscaled i64 truncating stores
2302 def : Pat<(truncstorei32 GPR64:$Rt, (am_unscaled32 GPR64sp:$Rn, simm9:$offset)),
2303   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2304 def : Pat<(truncstorei16 GPR64:$Rt, (am_unscaled16 GPR64sp:$Rn, simm9:$offset)),
2305   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2306 def : Pat<(truncstorei8 GPR64:$Rt, (am_unscaled8 GPR64sp:$Rn, simm9:$offset)),
2307   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2308
2309 //---
2310 // STR mnemonics fall back to STUR for negative or unaligned offsets.
2311 def : InstAlias<"str $Rt, [$Rn, $offset]",
2312                 (STURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2313 def : InstAlias<"str $Rt, [$Rn, $offset]",
2314                 (STURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2315 def : InstAlias<"str $Rt, [$Rn, $offset]",
2316                 (STURBi FPR8:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2317 def : InstAlias<"str $Rt, [$Rn, $offset]",
2318                 (STURHi FPR16:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2319 def : InstAlias<"str $Rt, [$Rn, $offset]",
2320                 (STURSi FPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2321 def : InstAlias<"str $Rt, [$Rn, $offset]",
2322                 (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2323 def : InstAlias<"str $Rt, [$Rn, $offset]",
2324                 (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
2325
2326 def : InstAlias<"strb $Rt, [$Rn, $offset]",
2327                 (STURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2328 def : InstAlias<"strh $Rt, [$Rn, $offset]",
2329                 (STURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2330
2331 //---
2332 // (unscaled immediate, unprivileged)
2333 defm STTRW : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
2334 defm STTRX : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
2335
2336 defm STTRH : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
2337 defm STTRB : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
2338
2339 //---
2340 // (immediate pre-indexed)
2341 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str",  pre_store, i32>;
2342 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str",  pre_store, i64>;
2343 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str",  pre_store, untyped>;
2344 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str",  pre_store, f16>;
2345 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str",  pre_store, f32>;
2346 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str",  pre_store, f64>;
2347 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str", pre_store, f128>;
2348
2349 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb", pre_truncsti8,  i32>;
2350 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh", pre_truncsti16, i32>;
2351
2352 // truncstore i64
2353 def : Pat<(pre_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2354   (STRWpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2355            simm9:$off)>;
2356 def : Pat<(pre_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2357   (STRHHpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2358             simm9:$off)>;
2359 def : Pat<(pre_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2360   (STRBBpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2361             simm9:$off)>;
2362
2363 def : Pat<(pre_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2364           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2365 def : Pat<(pre_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2366           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2367 def : Pat<(pre_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2368           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2369 def : Pat<(pre_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2370           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2371 def : Pat<(pre_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2372           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2373 def : Pat<(pre_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2374           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2375 def : Pat<(pre_store (v4f16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2376           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2377
2378 def : Pat<(pre_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2379           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2380 def : Pat<(pre_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2381           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2382 def : Pat<(pre_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2383           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2384 def : Pat<(pre_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2385           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2386 def : Pat<(pre_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2387           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2388 def : Pat<(pre_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2389           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2390 def : Pat<(pre_store (v8f16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2391           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2392
2393 //---
2394 // (immediate post-indexed)
2395 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32,  "str", post_store, i32>;
2396 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64,  "str", post_store, i64>;
2397 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,   "str", post_store, untyped>;
2398 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16,  "str", post_store, f16>;
2399 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32,  "str", post_store, f32>;
2400 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64,  "str", post_store, f64>;
2401 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str", post_store, f128>;
2402
2403 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb", post_truncsti8, i32>;
2404 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh", post_truncsti16, i32>;
2405
2406 // truncstore i64
2407 def : Pat<(post_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2408   (STRWpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2409             simm9:$off)>;
2410 def : Pat<(post_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2411   (STRHHpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2412              simm9:$off)>;
2413 def : Pat<(post_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2414   (STRBBpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2415              simm9:$off)>;
2416
2417 def : Pat<(post_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2418           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2419 def : Pat<(post_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2420           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2421 def : Pat<(post_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2422           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2423 def : Pat<(post_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2424           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2425 def : Pat<(post_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2426           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2427 def : Pat<(post_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2428           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2429 def : Pat<(post_store (v4f16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2430           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2431
2432 def : Pat<(post_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2433           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2434 def : Pat<(post_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2435           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2436 def : Pat<(post_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2437           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2438 def : Pat<(post_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2439           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2440 def : Pat<(post_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2441           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2442 def : Pat<(post_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2443           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2444 def : Pat<(post_store (v8f16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2445           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2446
2447 //===----------------------------------------------------------------------===//
2448 // Load/store exclusive instructions.
2449 //===----------------------------------------------------------------------===//
2450
2451 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
2452 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
2453 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
2454 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
2455
2456 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
2457 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
2458 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
2459 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
2460
2461 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
2462 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
2463 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
2464 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
2465
2466 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
2467 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
2468 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
2469 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
2470
2471 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
2472 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
2473 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
2474 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
2475
2476 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
2477 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
2478 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
2479 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
2480
2481 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
2482 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
2483
2484 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
2485 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
2486
2487 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
2488 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
2489
2490 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
2491 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
2492
2493 let Predicates = [HasV8_1a] in {
2494   // v8.1a "Limited Order Region" extension load-acquire instructions
2495   def LDLARW  : LoadAcquire   <0b10, 1, 1, 0, 0, GPR32, "ldlar">;
2496   def LDLARX  : LoadAcquire   <0b11, 1, 1, 0, 0, GPR64, "ldlar">;
2497   def LDLARB  : LoadAcquire   <0b00, 1, 1, 0, 0, GPR32, "ldlarb">;
2498   def LDLARH  : LoadAcquire   <0b01, 1, 1, 0, 0, GPR32, "ldlarh">;
2499
2500   // v8.1a "Limited Order Region" extension store-release instructions
2501   def STLLRW  : StoreRelease   <0b10, 1, 0, 0, 0, GPR32, "stllr">;
2502   def STLLRX  : StoreRelease   <0b11, 1, 0, 0, 0, GPR64, "stllr">;
2503   def STLLRB  : StoreRelease   <0b00, 1, 0, 0, 0, GPR32, "stllrb">;
2504   def STLLRH  : StoreRelease   <0b01, 1, 0, 0, 0, GPR32, "stllrh">;
2505 }
2506
2507 //===----------------------------------------------------------------------===//
2508 // Scaled floating point to integer conversion instructions.
2509 //===----------------------------------------------------------------------===//
2510
2511 defm FCVTAS : FPToIntegerUnscaled<0b00, 0b100, "fcvtas", int_aarch64_neon_fcvtas>;
2512 defm FCVTAU : FPToIntegerUnscaled<0b00, 0b101, "fcvtau", int_aarch64_neon_fcvtau>;
2513 defm FCVTMS : FPToIntegerUnscaled<0b10, 0b000, "fcvtms", int_aarch64_neon_fcvtms>;
2514 defm FCVTMU : FPToIntegerUnscaled<0b10, 0b001, "fcvtmu", int_aarch64_neon_fcvtmu>;
2515 defm FCVTNS : FPToIntegerUnscaled<0b00, 0b000, "fcvtns", int_aarch64_neon_fcvtns>;
2516 defm FCVTNU : FPToIntegerUnscaled<0b00, 0b001, "fcvtnu", int_aarch64_neon_fcvtnu>;
2517 defm FCVTPS : FPToIntegerUnscaled<0b01, 0b000, "fcvtps", int_aarch64_neon_fcvtps>;
2518 defm FCVTPU : FPToIntegerUnscaled<0b01, 0b001, "fcvtpu", int_aarch64_neon_fcvtpu>;
2519 defm FCVTZS : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2520 defm FCVTZU : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2521 defm FCVTZS : FPToIntegerScaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2522 defm FCVTZU : FPToIntegerScaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2523
2524 multiclass FPToIntegerIntPats<Intrinsic round, string INST> {
2525   def : Pat<(i32 (round f16:$Rn)), (!cast<Instruction>(INST # UWHr) $Rn)>;
2526   def : Pat<(i64 (round f16:$Rn)), (!cast<Instruction>(INST # UXHr) $Rn)>;
2527   def : Pat<(i32 (round f32:$Rn)), (!cast<Instruction>(INST # UWSr) $Rn)>;
2528   def : Pat<(i64 (round f32:$Rn)), (!cast<Instruction>(INST # UXSr) $Rn)>;
2529   def : Pat<(i32 (round f64:$Rn)), (!cast<Instruction>(INST # UWDr) $Rn)>;
2530   def : Pat<(i64 (round f64:$Rn)), (!cast<Instruction>(INST # UXDr) $Rn)>;
2531
2532   def : Pat<(i32 (round (fmul f16:$Rn, fixedpoint_f16_i32:$scale))),
2533             (!cast<Instruction>(INST # SWHri) $Rn, $scale)>;
2534   def : Pat<(i64 (round (fmul f16:$Rn, fixedpoint_f16_i64:$scale))),
2535             (!cast<Instruction>(INST # SXHri) $Rn, $scale)>;
2536   def : Pat<(i32 (round (fmul f32:$Rn, fixedpoint_f32_i32:$scale))),
2537             (!cast<Instruction>(INST # SWSri) $Rn, $scale)>;
2538   def : Pat<(i64 (round (fmul f32:$Rn, fixedpoint_f32_i64:$scale))),
2539             (!cast<Instruction>(INST # SXSri) $Rn, $scale)>;
2540   def : Pat<(i32 (round (fmul f64:$Rn, fixedpoint_f64_i32:$scale))),
2541             (!cast<Instruction>(INST # SWDri) $Rn, $scale)>;
2542   def : Pat<(i64 (round (fmul f64:$Rn, fixedpoint_f64_i64:$scale))),
2543             (!cast<Instruction>(INST # SXDri) $Rn, $scale)>;
2544 }
2545
2546 defm : FPToIntegerIntPats<int_aarch64_neon_fcvtzs, "FCVTZS">;
2547 defm : FPToIntegerIntPats<int_aarch64_neon_fcvtzu, "FCVTZU">;
2548
2549 multiclass FPToIntegerPats<SDNode to_int, SDNode round, string INST> {
2550   def : Pat<(i32 (to_int (round f32:$Rn))),
2551             (!cast<Instruction>(INST # UWSr) f32:$Rn)>;
2552   def : Pat<(i64 (to_int (round f32:$Rn))),
2553             (!cast<Instruction>(INST # UXSr) f32:$Rn)>;
2554   def : Pat<(i32 (to_int (round f64:$Rn))),
2555             (!cast<Instruction>(INST # UWDr) f64:$Rn)>;
2556   def : Pat<(i64 (to_int (round f64:$Rn))),
2557             (!cast<Instruction>(INST # UXDr) f64:$Rn)>;
2558 }
2559
2560 defm : FPToIntegerPats<fp_to_sint, fceil,  "FCVTPS">;
2561 defm : FPToIntegerPats<fp_to_uint, fceil,  "FCVTPU">;
2562 defm : FPToIntegerPats<fp_to_sint, ffloor, "FCVTMS">;
2563 defm : FPToIntegerPats<fp_to_uint, ffloor, "FCVTMU">;
2564 defm : FPToIntegerPats<fp_to_sint, ftrunc, "FCVTZS">;
2565 defm : FPToIntegerPats<fp_to_uint, ftrunc, "FCVTZU">;
2566 defm : FPToIntegerPats<fp_to_sint, fround, "FCVTAS">;
2567 defm : FPToIntegerPats<fp_to_uint, fround, "FCVTAU">;
2568
2569 //===----------------------------------------------------------------------===//
2570 // Scaled integer to floating point conversion instructions.
2571 //===----------------------------------------------------------------------===//
2572
2573 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
2574 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
2575
2576 //===----------------------------------------------------------------------===//
2577 // Unscaled integer to floating point conversion instruction.
2578 //===----------------------------------------------------------------------===//
2579
2580 defm FMOV : UnscaledConversion<"fmov">;
2581
2582 // Add pseudo ops for FMOV 0 so we can mark them as isReMaterializable
2583 let isReMaterializable = 1, isCodeGenOnly = 1, isAsCheapAsAMove = 1 in {
2584 def FMOVS0 : Pseudo<(outs FPR32:$Rd), (ins), [(set f32:$Rd, (fpimm0))]>,
2585     Sched<[WriteF]>;
2586 def FMOVD0 : Pseudo<(outs FPR64:$Rd), (ins), [(set f64:$Rd, (fpimm0))]>,
2587     Sched<[WriteF]>;
2588 }
2589 // Similarly add aliases
2590 def : InstAlias<"fmov $Rd, #0.0", (FMOVWHr FPR16:$Rd, WZR), 0>,
2591     Requires<[HasFullFP16]>;
2592 def : InstAlias<"fmov $Rd, #0.0", (FMOVWSr FPR32:$Rd, WZR), 0>;
2593 def : InstAlias<"fmov $Rd, #0.0", (FMOVXDr FPR64:$Rd, XZR), 0>;
2594
2595 //===----------------------------------------------------------------------===//
2596 // Floating point conversion instruction.
2597 //===----------------------------------------------------------------------===//
2598
2599 defm FCVT : FPConversion<"fcvt">;
2600
2601 //===----------------------------------------------------------------------===//
2602 // Floating point single operand instructions.
2603 //===----------------------------------------------------------------------===//
2604
2605 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
2606 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
2607 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
2608 defm FRINTA : SingleOperandFPData<0b1100, "frinta", fround>;
2609 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
2610 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
2611 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_aarch64_neon_frintn>;
2612 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
2613
2614 def : Pat<(v1f64 (int_aarch64_neon_frintn (v1f64 FPR64:$Rn))),
2615           (FRINTNDr FPR64:$Rn)>;
2616
2617 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
2618 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
2619
2620 let SchedRW = [WriteFDiv] in {
2621 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
2622 }
2623
2624 //===----------------------------------------------------------------------===//
2625 // Floating point two operand instructions.
2626 //===----------------------------------------------------------------------===//
2627
2628 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
2629 let SchedRW = [WriteFDiv] in {
2630 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
2631 }
2632 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", fmaxnum>;
2633 defm FMAX   : TwoOperandFPData<0b0100, "fmax", fmaxnan>;
2634 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", fminnum>;
2635 defm FMIN   : TwoOperandFPData<0b0101, "fmin", fminnan>;
2636 let SchedRW = [WriteFMul] in {
2637 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
2638 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
2639 }
2640 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
2641
2642 def : Pat<(v1f64 (fmaxnan (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2643           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
2644 def : Pat<(v1f64 (fminnan (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2645           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
2646 def : Pat<(v1f64 (fmaxnum (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2647           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
2648 def : Pat<(v1f64 (fminnum (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2649           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
2650
2651 //===----------------------------------------------------------------------===//
2652 // Floating point three operand instructions.
2653 //===----------------------------------------------------------------------===//
2654
2655 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
2656 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
2657      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
2658 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
2659      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
2660 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
2661      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
2662
2663 // The following def pats catch the case where the LHS of an FMA is negated.
2664 // The TriOpFrag above catches the case where the middle operand is negated.
2665
2666 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
2667 // the NEON variant.
2668 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
2669           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2670
2671 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
2672           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2673
2674 // We handled -(a + b*c) for FNMADD above, now it's time for "(-a) + (-b)*c" and
2675 // "(-a) + b*(-c)".
2676 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, (fneg FPR32:$Ra))),
2677           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2678
2679 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, (fneg FPR64:$Ra))),
2680           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2681
2682 def : Pat<(f32 (fma FPR32:$Rn, (fneg FPR32:$Rm), (fneg FPR32:$Ra))),
2683           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2684
2685 def : Pat<(f64 (fma FPR64:$Rn, (fneg FPR64:$Rm), (fneg FPR64:$Ra))),
2686           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2687
2688 //===----------------------------------------------------------------------===//
2689 // Floating point comparison instructions.
2690 //===----------------------------------------------------------------------===//
2691
2692 defm FCMPE : FPComparison<1, "fcmpe">;
2693 defm FCMP  : FPComparison<0, "fcmp", AArch64fcmp>;
2694
2695 //===----------------------------------------------------------------------===//
2696 // Floating point conditional comparison instructions.
2697 //===----------------------------------------------------------------------===//
2698
2699 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2700 defm FCCMP  : FPCondComparison<0, "fccmp", AArch64fccmp>;
2701
2702 //===----------------------------------------------------------------------===//
2703 // Floating point conditional select instruction.
2704 //===----------------------------------------------------------------------===//
2705
2706 defm FCSEL : FPCondSelect<"fcsel">;
2707
2708 // CSEL instructions providing f128 types need to be handled by a
2709 // pseudo-instruction since the eventual code will need to introduce basic
2710 // blocks and control flow.
2711 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2712                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2713                       [(set (f128 FPR128:$Rd),
2714                             (AArch64csel FPR128:$Rn, FPR128:$Rm,
2715                                        (i32 imm:$cond), NZCV))]> {
2716   let Uses = [NZCV];
2717   let usesCustomInserter = 1;
2718   let hasNoSchedulingInfo = 1;
2719 }
2720
2721
2722 //===----------------------------------------------------------------------===//
2723 // Floating point immediate move.
2724 //===----------------------------------------------------------------------===//
2725
2726 let isReMaterializable = 1 in {
2727 defm FMOV : FPMoveImmediate<"fmov">;
2728 }
2729
2730 //===----------------------------------------------------------------------===//
2731 // Advanced SIMD two vector instructions.
2732 //===----------------------------------------------------------------------===//
2733
2734 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
2735                                           int_aarch64_neon_uabd>;
2736 // Match UABDL in log2-shuffle patterns.
2737 def : Pat<(xor (v8i16 (AArch64vashr v8i16:$src, (i32 15))),
2738                (v8i16 (add (sub (zext (v8i8 V64:$opA)),
2739                                 (zext (v8i8 V64:$opB))),
2740                            (AArch64vashr v8i16:$src, (i32 15))))),
2741           (UABDLv8i8_v8i16 V64:$opA, V64:$opB)>;
2742 def : Pat<(xor (v8i16 (AArch64vashr v8i16:$src, (i32 15))),
2743                (v8i16 (add (sub (zext (extract_high_v16i8 V128:$opA)),
2744                                 (zext (extract_high_v16i8 V128:$opB))),
2745                            (AArch64vashr v8i16:$src, (i32 15))))),
2746           (UABDLv16i8_v8i16 V128:$opA, V128:$opB)>;
2747 def : Pat<(xor (v4i32 (AArch64vashr v4i32:$src, (i32 31))),
2748                (v4i32 (add (sub (zext (v4i16 V64:$opA)),
2749                                 (zext (v4i16 V64:$opB))),
2750                            (AArch64vashr v4i32:$src, (i32 31))))),
2751           (UABDLv4i16_v4i32 V64:$opA, V64:$opB)>;
2752 def : Pat<(xor (v4i32 (AArch64vashr v4i32:$src, (i32 31))),
2753                (v4i32 (add (sub (zext (extract_high_v8i16 V128:$opA)),
2754                                 (zext (extract_high_v8i16 V128:$opB))),
2755                           (AArch64vashr v4i32:$src, (i32 31))))),
2756           (UABDLv8i16_v4i32 V128:$opA, V128:$opB)>;
2757 def : Pat<(xor (v2i64 (AArch64vashr v2i64:$src, (i32 63))),
2758                (v2i64 (add (sub (zext (v2i32 V64:$opA)),
2759                                 (zext (v2i32 V64:$opB))),
2760                            (AArch64vashr v2i64:$src, (i32 63))))),
2761           (UABDLv2i32_v2i64 V64:$opA, V64:$opB)>;
2762 def : Pat<(xor (v2i64 (AArch64vashr v2i64:$src, (i32 63))),
2763                (v2i64 (add (sub (zext (extract_high_v4i32 V128:$opA)),
2764                                 (zext (extract_high_v4i32 V128:$opB))),
2765                           (AArch64vashr v2i64:$src, (i32 63))))),
2766           (UABDLv4i32_v2i64 V128:$opA, V128:$opB)>;
2767
2768 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", int_aarch64_neon_abs>;
2769 def : Pat<(xor (v8i8 (AArch64vashr V64:$src, (i32 7))),
2770                (v8i8 (add V64:$src, (AArch64vashr V64:$src, (i32 7))))),
2771           (ABSv8i8 V64:$src)>;
2772 def : Pat<(xor (v4i16 (AArch64vashr V64:$src, (i32 15))),
2773                (v4i16 (add V64:$src, (AArch64vashr V64:$src, (i32 15))))),
2774           (ABSv4i16 V64:$src)>;
2775 def : Pat<(xor (v2i32 (AArch64vashr V64:$src, (i32 31))),
2776                (v2i32 (add V64:$src, (AArch64vashr V64:$src, (i32 31))))),
2777           (ABSv2i32 V64:$src)>;
2778 def : Pat<(xor (v16i8 (AArch64vashr V128:$src, (i32 7))),
2779                (v16i8 (add V128:$src, (AArch64vashr V128:$src, (i32 7))))),
2780           (ABSv16i8 V128:$src)>;
2781 def : Pat<(xor (v8i16 (AArch64vashr V128:$src, (i32 15))),
2782                (v8i16 (add V128:$src, (AArch64vashr V128:$src, (i32 15))))),
2783           (ABSv8i16 V128:$src)>;
2784 def : Pat<(xor (v4i32 (AArch64vashr V128:$src, (i32 31))),
2785                (v4i32 (add V128:$src, (AArch64vashr V128:$src, (i32 31))))),
2786           (ABSv4i32 V128:$src)>;
2787 def : Pat<(xor (v2i64 (AArch64vashr V128:$src, (i32 63))),
2788                (v2i64 (add V128:$src, (AArch64vashr V128:$src, (i32 63))))),
2789           (ABSv2i64 V128:$src)>;
2790
2791 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_aarch64_neon_cls>;
2792 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2793 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", AArch64cmeqz>;
2794 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", AArch64cmgez>;
2795 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", AArch64cmgtz>;
2796 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", AArch64cmlez>;
2797 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", AArch64cmltz>;
2798 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2799 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2800
2801 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", AArch64fcmeqz>;
2802 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", AArch64fcmgez>;
2803 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", AArch64fcmgtz>;
2804 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", AArch64fcmlez>;
2805 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", AArch64fcmltz>;
2806 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_aarch64_neon_fcvtas>;
2807 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_aarch64_neon_fcvtau>;
2808 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2809 def : Pat<(v4f32 (int_aarch64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2810           (FCVTLv4i16 V64:$Rn)>;
2811 def : Pat<(v4f32 (int_aarch64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2812                                                               (i64 4)))),
2813           (FCVTLv8i16 V128:$Rn)>;
2814 def : Pat<(v2f64 (fpextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2815 def : Pat<(v2f64 (fpextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2816                                                     (i64 2))))),
2817           (FCVTLv4i32 V128:$Rn)>;
2818
2819 def : Pat<(v4f32 (fpextend (v4f16 V64:$Rn))), (FCVTLv4i16 V64:$Rn)>;
2820 def : Pat<(v4f32 (fpextend (v4f16 (extract_subvector (v8f16 V128:$Rn),
2821                                                     (i64 4))))),
2822           (FCVTLv8i16 V128:$Rn)>;
2823
2824 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_aarch64_neon_fcvtms>;
2825 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_aarch64_neon_fcvtmu>;
2826 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_aarch64_neon_fcvtns>;
2827 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_aarch64_neon_fcvtnu>;
2828 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2829 def : Pat<(v4i16 (int_aarch64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2830           (FCVTNv4i16 V128:$Rn)>;
2831 def : Pat<(concat_vectors V64:$Rd,
2832                           (v4i16 (int_aarch64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2833           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2834 def : Pat<(v2f32 (fpround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2835 def : Pat<(v4f16 (fpround (v4f32 V128:$Rn))), (FCVTNv4i16 V128:$Rn)>;
2836 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fpround (v2f64 V128:$Rn)))),
2837           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2838 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_aarch64_neon_fcvtps>;
2839 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_aarch64_neon_fcvtpu>;
2840 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2841                                         int_aarch64_neon_fcvtxn>;
2842 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2843 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2844
2845 def : Pat<(v4i16 (int_aarch64_neon_fcvtzs v4f16:$Rn)), (FCVTZSv4f16 $Rn)>;
2846 def : Pat<(v8i16 (int_aarch64_neon_fcvtzs v8f16:$Rn)), (FCVTZSv8f16 $Rn)>;
2847 def : Pat<(v2i32 (int_aarch64_neon_fcvtzs v2f32:$Rn)), (FCVTZSv2f32 $Rn)>;
2848 def : Pat<(v4i32 (int_aarch64_neon_fcvtzs v4f32:$Rn)), (FCVTZSv4f32 $Rn)>;
2849 def : Pat<(v2i64 (int_aarch64_neon_fcvtzs v2f64:$Rn)), (FCVTZSv2f64 $Rn)>;
2850
2851 def : Pat<(v4i16 (int_aarch64_neon_fcvtzu v4f16:$Rn)), (FCVTZUv4f16 $Rn)>;
2852 def : Pat<(v8i16 (int_aarch64_neon_fcvtzu v8f16:$Rn)), (FCVTZUv8f16 $Rn)>;
2853 def : Pat<(v2i32 (int_aarch64_neon_fcvtzu v2f32:$Rn)), (FCVTZUv2f32 $Rn)>;
2854 def : Pat<(v4i32 (int_aarch64_neon_fcvtzu v4f32:$Rn)), (FCVTZUv4f32 $Rn)>;
2855 def : Pat<(v2i64 (int_aarch64_neon_fcvtzu v2f64:$Rn)), (FCVTZUv2f64 $Rn)>;
2856
2857 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2858 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_aarch64_neon_frecpe>;
2859 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", fround>;
2860 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2861 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2862 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_aarch64_neon_frintn>;
2863 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2864 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2865 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2866 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_aarch64_neon_frsqrte>;
2867 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2868 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2869                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2870 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2871 // Aliases for MVN -> NOT.
2872 def : InstAlias<"mvn{ $Vd.8b, $Vn.8b|.8b $Vd, $Vn}",
2873                 (NOTv8i8 V64:$Vd, V64:$Vn)>;
2874 def : InstAlias<"mvn{ $Vd.16b, $Vn.16b|.16b $Vd, $Vn}",
2875                 (NOTv16i8 V128:$Vd, V128:$Vn)>;
2876
2877 def : Pat<(AArch64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2878 def : Pat<(AArch64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2879 def : Pat<(AArch64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2880 def : Pat<(AArch64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2881 def : Pat<(AArch64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2882 def : Pat<(AArch64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2883 def : Pat<(AArch64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2884
2885 def : Pat<(AArch64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2886 def : Pat<(AArch64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2887 def : Pat<(AArch64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2888 def : Pat<(AArch64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2889 def : Pat<(AArch64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2890 def : Pat<(AArch64not (v1i64 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2891 def : Pat<(AArch64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2892 def : Pat<(AArch64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2893
2894 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2895 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2896 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2897 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2898 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2899
2900 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_aarch64_neon_rbit>;
2901 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", AArch64rev16>;
2902 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", AArch64rev32>;
2903 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", AArch64rev64>;
2904 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2905        BinOpFrag<(add node:$LHS, (int_aarch64_neon_saddlp node:$RHS))> >;
2906 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_aarch64_neon_saddlp>;
2907 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2908 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2909 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_aarch64_neon_sqabs>;
2910 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_aarch64_neon_sqneg>;
2911 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_aarch64_neon_sqxtn>;
2912 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_aarch64_neon_sqxtun>;
2913 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_aarch64_neon_suqadd>;
2914 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2915        BinOpFrag<(add node:$LHS, (int_aarch64_neon_uaddlp node:$RHS))> >;
2916 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2917                     int_aarch64_neon_uaddlp>;
2918 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2919 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_aarch64_neon_uqxtn>;
2920 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_aarch64_neon_urecpe>;
2921 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_aarch64_neon_ursqrte>;
2922 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_aarch64_neon_usqadd>;
2923 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2924
2925 def : Pat<(v4f16 (AArch64rev32 V64:$Rn)), (REV32v4i16 V64:$Rn)>;
2926 def : Pat<(v4f16 (AArch64rev64 V64:$Rn)), (REV64v4i16 V64:$Rn)>;
2927 def : Pat<(v8f16 (AArch64rev32 V128:$Rn)), (REV32v8i16 V128:$Rn)>;
2928 def : Pat<(v8f16 (AArch64rev64 V128:$Rn)), (REV64v8i16 V128:$Rn)>;
2929 def : Pat<(v2f32 (AArch64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2930 def : Pat<(v4f32 (AArch64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2931
2932 // Patterns for vector long shift (by element width). These need to match all
2933 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2934 // definition.
2935 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2936   def : Pat<(AArch64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2937             (SHLLv8i8 V64:$Rn)>;
2938   def : Pat<(AArch64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2939             (SHLLv16i8 V128:$Rn)>;
2940   def : Pat<(AArch64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2941             (SHLLv4i16 V64:$Rn)>;
2942   def : Pat<(AArch64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2943             (SHLLv8i16 V128:$Rn)>;
2944   def : Pat<(AArch64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2945             (SHLLv2i32 V64:$Rn)>;
2946   def : Pat<(AArch64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2947             (SHLLv4i32 V128:$Rn)>;
2948 }
2949
2950 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2951 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2952 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2953
2954 //===----------------------------------------------------------------------===//
2955 // Advanced SIMD three vector instructions.
2956 //===----------------------------------------------------------------------===//
2957
2958 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2959 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_aarch64_neon_addp>;
2960 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", AArch64cmeq>;
2961 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", AArch64cmge>;
2962 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", AArch64cmgt>;
2963 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", AArch64cmhi>;
2964 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", AArch64cmhs>;
2965 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", AArch64cmtst>;
2966 defm FABD    : SIMDThreeSameVectorFP<1,1,0b010,"fabd", int_aarch64_neon_fabd>;
2967 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b101,"facge",int_aarch64_neon_facge>;
2968 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b101,"facgt",int_aarch64_neon_facgt>;
2969 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b010,"faddp",int_aarch64_neon_addp>;
2970 defm FADD    : SIMDThreeSameVectorFP<0,0,0b010,"fadd", fadd>;
2971 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b100, "fcmeq", AArch64fcmeq>;
2972 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b100, "fcmge", AArch64fcmge>;
2973 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b100, "fcmgt", AArch64fcmgt>;
2974 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b111,"fdiv", fdiv>;
2975 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b000,"fmaxnmp", int_aarch64_neon_fmaxnmp>;
2976 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b000,"fmaxnm", fmaxnum>;
2977 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b110,"fmaxp", int_aarch64_neon_fmaxp>;
2978 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b110,"fmax", fmaxnan>;
2979 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b000,"fminnmp", int_aarch64_neon_fminnmp>;
2980 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b000,"fminnm", fminnum>;
2981 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b110,"fminp", int_aarch64_neon_fminp>;
2982 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b110,"fmin", fminnan>;
2983
2984 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2985 // instruction expects the addend first, while the fma intrinsic puts it last.
2986 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b001, "fmla",
2987             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2988 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b001, "fmls",
2989             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2990
2991 // The following def pats catch the case where the LHS of an FMA is negated.
2992 // The TriOpFrag above catches the case where the middle operand is negated.
2993 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2994           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2995
2996 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2997           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2998
2999 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
3000           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
3001
3002 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b011,"fmulx", int_aarch64_neon_fmulx>;
3003 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b011,"fmul", fmul>;
3004 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b111,"frecps", int_aarch64_neon_frecps>;
3005 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b111,"frsqrts", int_aarch64_neon_frsqrts>;
3006 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b010,"fsub", fsub>;
3007 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
3008                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
3009 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
3010                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
3011 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
3012 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_aarch64_neon_pmul>;
3013 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
3014       TriOpFrag<(add node:$LHS, (int_aarch64_neon_sabd node:$MHS, node:$RHS))> >;
3015 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", int_aarch64_neon_sabd>;
3016 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_aarch64_neon_shadd>;
3017 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_aarch64_neon_shsub>;
3018 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_aarch64_neon_smaxp>;
3019 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", smax>;
3020 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_aarch64_neon_sminp>;
3021 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", smin>;
3022 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_aarch64_neon_sqadd>;
3023 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_aarch64_neon_sqdmulh>;
3024 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_aarch64_neon_sqrdmulh>;
3025 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_aarch64_neon_sqrshl>;
3026 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_aarch64_neon_sqshl>;
3027 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_aarch64_neon_sqsub>;
3028 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_aarch64_neon_srhadd>;
3029 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_aarch64_neon_srshl>;
3030 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_aarch64_neon_sshl>;
3031 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
3032 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
3033       TriOpFrag<(add node:$LHS, (int_aarch64_neon_uabd node:$MHS, node:$RHS))> >;
3034 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", int_aarch64_neon_uabd>;
3035 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_aarch64_neon_uhadd>;
3036 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_aarch64_neon_uhsub>;
3037 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_aarch64_neon_umaxp>;
3038 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", umax>;
3039 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_aarch64_neon_uminp>;
3040 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", umin>;
3041 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_aarch64_neon_uqadd>;
3042 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_aarch64_neon_uqrshl>;
3043 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_aarch64_neon_uqshl>;
3044 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_aarch64_neon_uqsub>;
3045 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_aarch64_neon_urhadd>;
3046 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_aarch64_neon_urshl>;
3047 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_aarch64_neon_ushl>;
3048 defm SQRDMLAH : SIMDThreeSameVectorSQRDMLxHTiedHS<1,0b10000,"sqrdmlah",
3049                                                   int_aarch64_neon_sqadd>;
3050 defm SQRDMLSH : SIMDThreeSameVectorSQRDMLxHTiedHS<1,0b10001,"sqrdmlsh",
3051                                                     int_aarch64_neon_sqsub>;
3052
3053 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
3054 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
3055                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
3056 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
3057 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", AArch64bit>;
3058 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
3059     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
3060 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
3061 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
3062                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
3063 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
3064
3065
3066 def : Pat<(AArch64bsl (v8i8 V64:$Rd), V64:$Rn, V64:$Rm),
3067           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
3068 def : Pat<(AArch64bsl (v4i16 V64:$Rd), V64:$Rn, V64:$Rm),
3069           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
3070 def : Pat<(AArch64bsl (v2i32 V64:$Rd), V64:$Rn, V64:$Rm),
3071           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
3072 def : Pat<(AArch64bsl (v1i64 V64:$Rd), V64:$Rn, V64:$Rm),
3073           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
3074
3075 def : Pat<(AArch64bsl (v16i8 V128:$Rd), V128:$Rn, V128:$Rm),
3076           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
3077 def : Pat<(AArch64bsl (v8i16 V128:$Rd), V128:$Rn, V128:$Rm),
3078           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
3079 def : Pat<(AArch64bsl (v4i32 V128:$Rd), V128:$Rn, V128:$Rm),
3080           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
3081 def : Pat<(AArch64bsl (v2i64 V128:$Rd), V128:$Rn, V128:$Rm),
3082           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
3083
3084 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
3085                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 1>;
3086 def : InstAlias<"mov{\t$dst.8h, $src.8h|.8h\t$dst, $src}",
3087                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
3088 def : InstAlias<"mov{\t$dst.4s, $src.4s|.4s\t$dst, $src}",
3089                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
3090 def : InstAlias<"mov{\t$dst.2d, $src.2d|.2d\t$dst, $src}",
3091                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
3092
3093 def : InstAlias<"mov{\t$dst.8b, $src.8b|.8b\t$dst, $src}",
3094                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 1>;
3095 def : InstAlias<"mov{\t$dst.4h, $src.4h|.4h\t$dst, $src}",
3096                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
3097 def : InstAlias<"mov{\t$dst.2s, $src.2s|.2s\t$dst, $src}",
3098                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
3099 def : InstAlias<"mov{\t$dst.1d, $src.1d|.1d\t$dst, $src}",
3100                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
3101
3102 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
3103                 "|cmls.8b\t$dst, $src1, $src2}",
3104                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
3105 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
3106                 "|cmls.16b\t$dst, $src1, $src2}",
3107                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
3108 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
3109                 "|cmls.4h\t$dst, $src1, $src2}",
3110                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
3111 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
3112                 "|cmls.8h\t$dst, $src1, $src2}",
3113                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
3114 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
3115                 "|cmls.2s\t$dst, $src1, $src2}",
3116                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
3117 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
3118                 "|cmls.4s\t$dst, $src1, $src2}",
3119                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
3120 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
3121                 "|cmls.2d\t$dst, $src1, $src2}",
3122                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
3123
3124 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
3125                 "|cmlo.8b\t$dst, $src1, $src2}",
3126                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
3127 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
3128                 "|cmlo.16b\t$dst, $src1, $src2}",
3129                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
3130 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
3131                 "|cmlo.4h\t$dst, $src1, $src2}",
3132                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
3133 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
3134                 "|cmlo.8h\t$dst, $src1, $src2}",
3135                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
3136 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
3137                 "|cmlo.2s\t$dst, $src1, $src2}",
3138                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
3139 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
3140                 "|cmlo.4s\t$dst, $src1, $src2}",
3141                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
3142 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
3143                 "|cmlo.2d\t$dst, $src1, $src2}",
3144                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
3145
3146 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
3147                 "|cmle.8b\t$dst, $src1, $src2}",
3148                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
3149 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
3150                 "|cmle.16b\t$dst, $src1, $src2}",
3151                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
3152 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
3153                 "|cmle.4h\t$dst, $src1, $src2}",
3154                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
3155 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
3156                 "|cmle.8h\t$dst, $src1, $src2}",
3157                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
3158 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
3159                 "|cmle.2s\t$dst, $src1, $src2}",
3160                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
3161 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
3162                 "|cmle.4s\t$dst, $src1, $src2}",
3163                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
3164 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
3165                 "|cmle.2d\t$dst, $src1, $src2}",
3166                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
3167
3168 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
3169                 "|cmlt.8b\t$dst, $src1, $src2}",
3170                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
3171 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
3172                 "|cmlt.16b\t$dst, $src1, $src2}",
3173                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
3174 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
3175                 "|cmlt.4h\t$dst, $src1, $src2}",
3176                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
3177 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
3178                 "|cmlt.8h\t$dst, $src1, $src2}",
3179                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
3180 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
3181                 "|cmlt.2s\t$dst, $src1, $src2}",
3182                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
3183 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
3184                 "|cmlt.4s\t$dst, $src1, $src2}",
3185                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
3186 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
3187                 "|cmlt.2d\t$dst, $src1, $src2}",
3188                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
3189
3190 let Predicates = [HasNEON, HasFullFP16] in {
3191 def : InstAlias<"{fcmle\t$dst.4h, $src1.4h, $src2.4h" #
3192                 "|fcmle.4h\t$dst, $src1, $src2}",
3193                 (FCMGEv4f16 V64:$dst, V64:$src2, V64:$src1), 0>;
3194 def : InstAlias<"{fcmle\t$dst.8h, $src1.8h, $src2.8h" #
3195                 "|fcmle.8h\t$dst, $src1, $src2}",
3196                 (FCMGEv8f16 V128:$dst, V128:$src2, V128:$src1), 0>;
3197 }
3198 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
3199                 "|fcmle.2s\t$dst, $src1, $src2}",
3200                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
3201 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
3202                 "|fcmle.4s\t$dst, $src1, $src2}",
3203                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
3204 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
3205                 "|fcmle.2d\t$dst, $src1, $src2}",
3206                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
3207
3208 let Predicates = [HasNEON, HasFullFP16] in {
3209 def : InstAlias<"{fcmlt\t$dst.4h, $src1.4h, $src2.4h" #
3210                 "|fcmlt.4h\t$dst, $src1, $src2}",
3211                 (FCMGTv4f16 V64:$dst, V64:$src2, V64:$src1), 0>;
3212 def : InstAlias<"{fcmlt\t$dst.8h, $src1.8h, $src2.8h" #
3213                 "|fcmlt.8h\t$dst, $src1, $src2}",
3214                 (FCMGTv8f16 V128:$dst, V128:$src2, V128:$src1), 0>;
3215 }
3216 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
3217                 "|fcmlt.2s\t$dst, $src1, $src2}",
3218                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
3219 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
3220                 "|fcmlt.4s\t$dst, $src1, $src2}",
3221                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
3222 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
3223                 "|fcmlt.2d\t$dst, $src1, $src2}",
3224                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
3225
3226 let Predicates = [HasNEON, HasFullFP16] in {
3227 def : InstAlias<"{facle\t$dst.4h, $src1.4h, $src2.4h" #
3228                 "|facle.4h\t$dst, $src1, $src2}",
3229                 (FACGEv4f16 V64:$dst, V64:$src2, V64:$src1), 0>;
3230 def : InstAlias<"{facle\t$dst.8h, $src1.8h, $src2.8h" #
3231                 "|facle.8h\t$dst, $src1, $src2}",
3232                 (FACGEv8f16 V128:$dst, V128:$src2, V128:$src1), 0>;
3233 }
3234 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
3235                 "|facle.2s\t$dst, $src1, $src2}",
3236                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
3237 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
3238                 "|facle.4s\t$dst, $src1, $src2}",
3239                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
3240 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
3241                 "|facle.2d\t$dst, $src1, $src2}",
3242                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
3243
3244 let Predicates = [HasNEON, HasFullFP16] in {
3245 def : InstAlias<"{faclt\t$dst.4h, $src1.4h, $src2.4h" #
3246                 "|faclt.4h\t$dst, $src1, $src2}",
3247                 (FACGTv4f16 V64:$dst, V64:$src2, V64:$src1), 0>;
3248 def : InstAlias<"{faclt\t$dst.8h, $src1.8h, $src2.8h" #
3249                 "|faclt.8h\t$dst, $src1, $src2}",
3250                 (FACGTv8f16 V128:$dst, V128:$src2, V128:$src1), 0>;
3251 }
3252 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
3253                 "|faclt.2s\t$dst, $src1, $src2}",
3254                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
3255 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
3256                 "|faclt.4s\t$dst, $src1, $src2}",
3257                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
3258 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
3259                 "|faclt.2d\t$dst, $src1, $src2}",
3260                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
3261
3262 //===----------------------------------------------------------------------===//
3263 // Advanced SIMD three scalar instructions.
3264 //===----------------------------------------------------------------------===//
3265
3266 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
3267 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", AArch64cmeq>;
3268 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", AArch64cmge>;
3269 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", AArch64cmgt>;
3270 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", AArch64cmhi>;
3271 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", AArch64cmhs>;
3272 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", AArch64cmtst>;
3273 defm FABD     : SIMDFPThreeScalar<1, 1, 0b010, "fabd", int_aarch64_sisd_fabd>;
3274 def : Pat<(v1f64 (int_aarch64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
3275           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
3276 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b101, "facge",
3277                                      int_aarch64_neon_facge>;
3278 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b101, "facgt",
3279                                      int_aarch64_neon_facgt>;
3280 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b100, "fcmeq", AArch64fcmeq>;
3281 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b100, "fcmge", AArch64fcmge>;
3282 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b100, "fcmgt", AArch64fcmgt>;
3283 defm FMULX    : SIMDFPThreeScalar<0, 0, 0b011, "fmulx", int_aarch64_neon_fmulx>;
3284 defm FRECPS   : SIMDFPThreeScalar<0, 0, 0b111, "frecps", int_aarch64_neon_frecps>;
3285 defm FRSQRTS  : SIMDFPThreeScalar<0, 1, 0b111, "frsqrts", int_aarch64_neon_frsqrts>;
3286 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_aarch64_neon_sqadd>;
3287 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_aarch64_neon_sqdmulh>;
3288 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_aarch64_neon_sqrdmulh>;
3289 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_aarch64_neon_sqrshl>;
3290 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_aarch64_neon_sqshl>;
3291 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_aarch64_neon_sqsub>;
3292 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_aarch64_neon_srshl>;
3293 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_aarch64_neon_sshl>;
3294 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
3295 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_aarch64_neon_uqadd>;
3296 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_aarch64_neon_uqrshl>;
3297 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_aarch64_neon_uqshl>;
3298 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_aarch64_neon_uqsub>;
3299 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_aarch64_neon_urshl>;
3300 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_aarch64_neon_ushl>;
3301 let Predicates = [HasRDM] in {
3302   defm SQRDMLAH : SIMDThreeScalarHSTied<1, 0, 0b10000, "sqrdmlah">;
3303   defm SQRDMLSH : SIMDThreeScalarHSTied<1, 0, 0b10001, "sqrdmlsh">;
3304   def : Pat<(i32 (int_aarch64_neon_sqadd
3305                    (i32 FPR32:$Rd),
3306                    (i32 (int_aarch64_neon_sqrdmulh (i32 FPR32:$Rn),
3307                                                    (i32 FPR32:$Rm))))),
3308             (SQRDMLAHv1i32 FPR32:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3309   def : Pat<(i32 (int_aarch64_neon_sqsub
3310                    (i32 FPR32:$Rd),
3311                    (i32 (int_aarch64_neon_sqrdmulh (i32 FPR32:$Rn),
3312                                                    (i32 FPR32:$Rm))))),
3313             (SQRDMLSHv1i32 FPR32:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3314 }
3315
3316 def : InstAlias<"cmls $dst, $src1, $src2",
3317                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3318 def : InstAlias<"cmle $dst, $src1, $src2",
3319                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3320 def : InstAlias<"cmlo $dst, $src1, $src2",
3321                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3322 def : InstAlias<"cmlt $dst, $src1, $src2",
3323                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3324 def : InstAlias<"fcmle $dst, $src1, $src2",
3325                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3326 def : InstAlias<"fcmle $dst, $src1, $src2",
3327                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3328 def : InstAlias<"fcmlt $dst, $src1, $src2",
3329                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3330 def : InstAlias<"fcmlt $dst, $src1, $src2",
3331                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3332 def : InstAlias<"facle $dst, $src1, $src2",
3333                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3334 def : InstAlias<"facle $dst, $src1, $src2",
3335                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3336 def : InstAlias<"faclt $dst, $src1, $src2",
3337                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3338 def : InstAlias<"faclt $dst, $src1, $src2",
3339                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3340
3341 //===----------------------------------------------------------------------===//
3342 // Advanced SIMD three scalar instructions (mixed operands).
3343 //===----------------------------------------------------------------------===//
3344 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
3345                                        int_aarch64_neon_sqdmulls_scalar>;
3346 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
3347 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
3348
3349 def : Pat<(i64 (int_aarch64_neon_sqadd (i64 FPR64:$Rd),
3350                    (i64 (int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3351                                                         (i32 FPR32:$Rm))))),
3352           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3353 def : Pat<(i64 (int_aarch64_neon_sqsub (i64 FPR64:$Rd),
3354                    (i64 (int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3355                                                         (i32 FPR32:$Rm))))),
3356           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3357
3358 //===----------------------------------------------------------------------===//
3359 // Advanced SIMD two scalar instructions.
3360 //===----------------------------------------------------------------------===//
3361
3362 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", int_aarch64_neon_abs>;
3363 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", AArch64cmeqz>;
3364 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", AArch64cmgez>;
3365 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", AArch64cmgtz>;
3366 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", AArch64cmlez>;
3367 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", AArch64cmltz>;
3368 defm FCMEQ  : SIMDFPCmpTwoScalar<0, 1, 0b01101, "fcmeq", AArch64fcmeqz>;
3369 defm FCMGE  : SIMDFPCmpTwoScalar<1, 1, 0b01100, "fcmge", AArch64fcmgez>;
3370 defm FCMGT  : SIMDFPCmpTwoScalar<0, 1, 0b01100, "fcmgt", AArch64fcmgtz>;
3371 defm FCMLE  : SIMDFPCmpTwoScalar<1, 1, 0b01101, "fcmle", AArch64fcmlez>;
3372 defm FCMLT  : SIMDFPCmpTwoScalar<0, 1, 0b01110, "fcmlt", AArch64fcmltz>;
3373 defm FCVTAS : SIMDFPTwoScalar<   0, 0, 0b11100, "fcvtas">;
3374 defm FCVTAU : SIMDFPTwoScalar<   1, 0, 0b11100, "fcvtau">;
3375 defm FCVTMS : SIMDFPTwoScalar<   0, 0, 0b11011, "fcvtms">;
3376 defm FCVTMU : SIMDFPTwoScalar<   1, 0, 0b11011, "fcvtmu">;
3377 defm FCVTNS : SIMDFPTwoScalar<   0, 0, 0b11010, "fcvtns">;
3378 defm FCVTNU : SIMDFPTwoScalar<   1, 0, 0b11010, "fcvtnu">;
3379 defm FCVTPS : SIMDFPTwoScalar<   0, 1, 0b11010, "fcvtps">;
3380 defm FCVTPU : SIMDFPTwoScalar<   1, 1, 0b11010, "fcvtpu">;
3381 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
3382 defm FCVTZS : SIMDFPTwoScalar<   0, 1, 0b11011, "fcvtzs">;
3383 defm FCVTZU : SIMDFPTwoScalar<   1, 1, 0b11011, "fcvtzu">;
3384 defm FRECPE : SIMDFPTwoScalar<   0, 1, 0b11101, "frecpe">;
3385 defm FRECPX : SIMDFPTwoScalar<   0, 1, 0b11111, "frecpx">;
3386 defm FRSQRTE : SIMDFPTwoScalar<  1, 1, 0b11101, "frsqrte">;
3387 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
3388                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
3389 defm SCVTF  : SIMDFPTwoScalarCVT<   0, 0, 0b11101, "scvtf", AArch64sitof>;
3390 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_aarch64_neon_sqabs>;
3391 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_aarch64_neon_sqneg>;
3392 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_aarch64_neon_scalar_sqxtn>;
3393 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_aarch64_neon_scalar_sqxtun>;
3394 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
3395                                      int_aarch64_neon_suqadd>;
3396 defm UCVTF  : SIMDFPTwoScalarCVT<   1, 0, 0b11101, "ucvtf", AArch64uitof>;
3397 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_aarch64_neon_scalar_uqxtn>;
3398 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
3399                                     int_aarch64_neon_usqadd>;
3400
3401 def : Pat<(AArch64neg (v1i64 V64:$Rn)), (NEGv1i64 V64:$Rn)>;
3402
3403 def : Pat<(v1i64 (int_aarch64_neon_fcvtas (v1f64 FPR64:$Rn))),
3404           (FCVTASv1i64 FPR64:$Rn)>;
3405 def : Pat<(v1i64 (int_aarch64_neon_fcvtau (v1f64 FPR64:$Rn))),
3406           (FCVTAUv1i64 FPR64:$Rn)>;
3407 def : Pat<(v1i64 (int_aarch64_neon_fcvtms (v1f64 FPR64:$Rn))),
3408           (FCVTMSv1i64 FPR64:$Rn)>;
3409 def : Pat<(v1i64 (int_aarch64_neon_fcvtmu (v1f64 FPR64:$Rn))),
3410           (FCVTMUv1i64 FPR64:$Rn)>;
3411 def : Pat<(v1i64 (int_aarch64_neon_fcvtns (v1f64 FPR64:$Rn))),
3412           (FCVTNSv1i64 FPR64:$Rn)>;
3413 def : Pat<(v1i64 (int_aarch64_neon_fcvtnu (v1f64 FPR64:$Rn))),
3414           (FCVTNUv1i64 FPR64:$Rn)>;
3415 def : Pat<(v1i64 (int_aarch64_neon_fcvtps (v1f64 FPR64:$Rn))),
3416           (FCVTPSv1i64 FPR64:$Rn)>;
3417 def : Pat<(v1i64 (int_aarch64_neon_fcvtpu (v1f64 FPR64:$Rn))),
3418           (FCVTPUv1i64 FPR64:$Rn)>;
3419
3420 def : Pat<(f32 (int_aarch64_neon_frecpe (f32 FPR32:$Rn))),
3421           (FRECPEv1i32 FPR32:$Rn)>;
3422 def : Pat<(f64 (int_aarch64_neon_frecpe (f64 FPR64:$Rn))),
3423           (FRECPEv1i64 FPR64:$Rn)>;
3424 def : Pat<(v1f64 (int_aarch64_neon_frecpe (v1f64 FPR64:$Rn))),
3425           (FRECPEv1i64 FPR64:$Rn)>;
3426
3427 def : Pat<(f32 (AArch64frecpe (f32 FPR32:$Rn))),
3428           (FRECPEv1i32 FPR32:$Rn)>;
3429 def : Pat<(v2f32 (AArch64frecpe (v2f32 V64:$Rn))),
3430           (FRECPEv2f32 V64:$Rn)>;
3431 def : Pat<(v4f32 (AArch64frecpe (v4f32 FPR128:$Rn))),
3432           (FRECPEv4f32 FPR128:$Rn)>;
3433 def : Pat<(f64 (AArch64frecpe (f64 FPR64:$Rn))),
3434           (FRECPEv1i64 FPR64:$Rn)>;
3435 def : Pat<(v1f64 (AArch64frecpe (v1f64 FPR64:$Rn))),
3436           (FRECPEv1i64 FPR64:$Rn)>;
3437 def : Pat<(v2f64 (AArch64frecpe (v2f64 FPR128:$Rn))),
3438           (FRECPEv2f64 FPR128:$Rn)>;
3439
3440 def : Pat<(f32 (AArch64frecps (f32 FPR32:$Rn), (f32 FPR32:$Rm))),
3441           (FRECPS32 FPR32:$Rn, FPR32:$Rm)>;
3442 def : Pat<(v2f32 (AArch64frecps (v2f32 V64:$Rn), (v2f32 V64:$Rm))),
3443           (FRECPSv2f32 V64:$Rn, V64:$Rm)>;
3444 def : Pat<(v4f32 (AArch64frecps (v4f32 FPR128:$Rn), (v4f32 FPR128:$Rm))),
3445           (FRECPSv4f32 FPR128:$Rn, FPR128:$Rm)>;
3446 def : Pat<(f64 (AArch64frecps (f64 FPR64:$Rn), (f64 FPR64:$Rm))),
3447           (FRECPS64 FPR64:$Rn, FPR64:$Rm)>;
3448 def : Pat<(v2f64 (AArch64frecps (v2f64 FPR128:$Rn), (v2f64 FPR128:$Rm))),
3449           (FRECPSv2f64 FPR128:$Rn, FPR128:$Rm)>;
3450
3451 def : Pat<(f32 (int_aarch64_neon_frecpx (f32 FPR32:$Rn))),
3452           (FRECPXv1i32 FPR32:$Rn)>;
3453 def : Pat<(f64 (int_aarch64_neon_frecpx (f64 FPR64:$Rn))),
3454           (FRECPXv1i64 FPR64:$Rn)>;
3455
3456 def : Pat<(f32 (int_aarch64_neon_frsqrte (f32 FPR32:$Rn))),
3457           (FRSQRTEv1i32 FPR32:$Rn)>;
3458 def : Pat<(f64 (int_aarch64_neon_frsqrte (f64 FPR64:$Rn))),
3459           (FRSQRTEv1i64 FPR64:$Rn)>;
3460 def : Pat<(v1f64 (int_aarch64_neon_frsqrte (v1f64 FPR64:$Rn))),
3461           (FRSQRTEv1i64 FPR64:$Rn)>;
3462
3463 def : Pat<(f32 (AArch64frsqrte (f32 FPR32:$Rn))),
3464           (FRSQRTEv1i32 FPR32:$Rn)>;
3465 def : Pat<(v2f32 (AArch64frsqrte (v2f32 V64:$Rn))),
3466           (FRSQRTEv2f32 V64:$Rn)>;
3467 def : Pat<(v4f32 (AArch64frsqrte (v4f32 FPR128:$Rn))),
3468           (FRSQRTEv4f32 FPR128:$Rn)>;
3469 def : Pat<(f64 (AArch64frsqrte (f64 FPR64:$Rn))),
3470           (FRSQRTEv1i64 FPR64:$Rn)>;
3471 def : Pat<(v1f64 (AArch64frsqrte (v1f64 FPR64:$Rn))),
3472           (FRSQRTEv1i64 FPR64:$Rn)>;
3473 def : Pat<(v2f64 (AArch64frsqrte (v2f64 FPR128:$Rn))),
3474           (FRSQRTEv2f64 FPR128:$Rn)>;
3475
3476 def : Pat<(f32 (AArch64frsqrts (f32 FPR32:$Rn), (f32 FPR32:$Rm))),
3477           (FRSQRTS32 FPR32:$Rn, FPR32:$Rm)>;
3478 def : Pat<(v2f32 (AArch64frsqrts (v2f32 V64:$Rn), (v2f32 V64:$Rm))),
3479           (FRSQRTSv2f32 V64:$Rn, V64:$Rm)>;
3480 def : Pat<(v4f32 (AArch64frsqrts (v4f32 FPR128:$Rn), (v4f32 FPR128:$Rm))),
3481           (FRSQRTSv4f32 FPR128:$Rn, FPR128:$Rm)>;
3482 def : Pat<(f64 (AArch64frsqrts (f64 FPR64:$Rn), (f64 FPR64:$Rm))),
3483           (FRSQRTS64 FPR64:$Rn, FPR64:$Rm)>;
3484 def : Pat<(v2f64 (AArch64frsqrts (v2f64 FPR128:$Rn), (v2f64 FPR128:$Rm))),
3485           (FRSQRTSv2f64 FPR128:$Rn, FPR128:$Rm)>;
3486
3487 // If an integer is about to be converted to a floating point value,
3488 // just load it on the floating point unit.
3489 // Here are the patterns for 8 and 16-bits to float.
3490 // 8-bits -> float.
3491 multiclass UIntToFPROLoadPat<ValueType DstTy, ValueType SrcTy,
3492                              SDPatternOperator loadop, Instruction UCVTF,
3493                              ROAddrMode ro, Instruction LDRW, Instruction LDRX,
3494                              SubRegIndex sub> {
3495   def : Pat<(DstTy (uint_to_fp (SrcTy
3496                      (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm,
3497                                       ro.Wext:$extend))))),
3498            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
3499                                  (LDRW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
3500                                  sub))>;
3501
3502   def : Pat<(DstTy (uint_to_fp (SrcTy
3503                      (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm,
3504                                       ro.Wext:$extend))))),
3505            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
3506                                  (LDRX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
3507                                  sub))>;
3508 }
3509
3510 defm : UIntToFPROLoadPat<f32, i32, zextloadi8,
3511                          UCVTFv1i32, ro8, LDRBroW, LDRBroX, bsub>;
3512 def : Pat <(f32 (uint_to_fp (i32
3513                (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
3514            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3515                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
3516 def : Pat <(f32 (uint_to_fp (i32
3517                      (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
3518            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3519                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
3520 // 16-bits -> float.
3521 defm : UIntToFPROLoadPat<f32, i32, zextloadi16,
3522                          UCVTFv1i32, ro16, LDRHroW, LDRHroX, hsub>;
3523 def : Pat <(f32 (uint_to_fp (i32
3524                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
3525            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3526                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
3527 def : Pat <(f32 (uint_to_fp (i32
3528                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
3529            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3530                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
3531 // 32-bits are handled in target specific dag combine:
3532 // performIntToFpCombine.
3533 // 64-bits integer to 32-bits floating point, not possible with
3534 // UCVTF on floating point registers (both source and destination
3535 // must have the same size).
3536
3537 // Here are the patterns for 8, 16, 32, and 64-bits to double.
3538 // 8-bits -> double.
3539 defm : UIntToFPROLoadPat<f64, i32, zextloadi8,
3540                          UCVTFv1i64, ro8, LDRBroW, LDRBroX, bsub>;
3541 def : Pat <(f64 (uint_to_fp (i32
3542                     (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
3543            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3544                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
3545 def : Pat <(f64 (uint_to_fp (i32
3546                   (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
3547            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3548                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
3549 // 16-bits -> double.
3550 defm : UIntToFPROLoadPat<f64, i32, zextloadi16,
3551                          UCVTFv1i64, ro16, LDRHroW, LDRHroX, hsub>;
3552 def : Pat <(f64 (uint_to_fp (i32
3553                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
3554            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3555                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
3556 def : Pat <(f64 (uint_to_fp (i32
3557                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
3558            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3559                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
3560 // 32-bits -> double.
3561 defm : UIntToFPROLoadPat<f64, i32, load,
3562                          UCVTFv1i64, ro32, LDRSroW, LDRSroX, ssub>;
3563 def : Pat <(f64 (uint_to_fp (i32
3564                   (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
3565            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3566                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub))>;
3567 def : Pat <(f64 (uint_to_fp (i32
3568                   (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset))))),
3569            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3570                           (LDURSi GPR64sp:$Rn, simm9:$offset), ssub))>;
3571 // 64-bits -> double are handled in target specific dag combine:
3572 // performIntToFpCombine.
3573
3574 //===----------------------------------------------------------------------===//
3575 // Advanced SIMD three different-sized vector instructions.
3576 //===----------------------------------------------------------------------===//
3577
3578 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_aarch64_neon_addhn>;
3579 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_aarch64_neon_subhn>;
3580 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_aarch64_neon_raddhn>;
3581 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_aarch64_neon_rsubhn>;
3582 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_aarch64_neon_pmull>;
3583 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
3584                                              int_aarch64_neon_sabd>;
3585 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
3586                                           int_aarch64_neon_sabd>;
3587 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
3588             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
3589 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
3590                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
3591 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
3592     TriOpFrag<(add node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
3593 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
3594     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
3595 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_aarch64_neon_smull>;
3596 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
3597                                                int_aarch64_neon_sqadd>;
3598 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
3599                                                int_aarch64_neon_sqsub>;
3600 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
3601                                      int_aarch64_neon_sqdmull>;
3602 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
3603                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
3604 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
3605                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
3606 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
3607                                               int_aarch64_neon_uabd>;
3608 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
3609                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
3610 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
3611                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
3612 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
3613     TriOpFrag<(add node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
3614 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
3615     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
3616 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_aarch64_neon_umull>;
3617 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
3618                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
3619 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
3620                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
3621
3622 // Additional patterns for SMULL and UMULL
3623 multiclass Neon_mul_widen_patterns<SDPatternOperator opnode,
3624   Instruction INST8B, Instruction INST4H, Instruction INST2S> {
3625   def : Pat<(v8i16 (opnode (v8i8 V64:$Rn), (v8i8 V64:$Rm))),
3626             (INST8B V64:$Rn, V64:$Rm)>;
3627   def : Pat<(v4i32 (opnode (v4i16 V64:$Rn), (v4i16 V64:$Rm))),
3628             (INST4H V64:$Rn, V64:$Rm)>;
3629   def : Pat<(v2i64 (opnode (v2i32 V64:$Rn), (v2i32 V64:$Rm))),
3630             (INST2S V64:$Rn, V64:$Rm)>;
3631 }
3632
3633 defm : Neon_mul_widen_patterns<AArch64smull, SMULLv8i8_v8i16,
3634   SMULLv4i16_v4i32, SMULLv2i32_v2i64>;
3635 defm : Neon_mul_widen_patterns<AArch64umull, UMULLv8i8_v8i16,
3636   UMULLv4i16_v4i32, UMULLv2i32_v2i64>;
3637
3638 // Additional patterns for SMLAL/SMLSL and UMLAL/UMLSL
3639 multiclass Neon_mulacc_widen_patterns<SDPatternOperator opnode,
3640   Instruction INST8B, Instruction INST4H, Instruction INST2S> {
3641   def : Pat<(v8i16 (opnode (v8i16 V128:$Rd), (v8i8 V64:$Rn), (v8i8 V64:$Rm))),
3642             (INST8B V128:$Rd, V64:$Rn, V64:$Rm)>;
3643   def : Pat<(v4i32 (opnode (v4i32 V128:$Rd), (v4i16 V64:$Rn), (v4i16 V64:$Rm))),
3644             (INST4H V128:$Rd, V64:$Rn, V64:$Rm)>;
3645   def : Pat<(v2i64 (opnode (v2i64 V128:$Rd), (v2i32 V64:$Rn), (v2i32 V64:$Rm))),
3646             (INST2S  V128:$Rd, V64:$Rn, V64:$Rm)>;
3647 }
3648
3649 defm : Neon_mulacc_widen_patterns<
3650   TriOpFrag<(add node:$LHS, (AArch64smull node:$MHS, node:$RHS))>,
3651   SMLALv8i8_v8i16, SMLALv4i16_v4i32, SMLALv2i32_v2i64>;
3652 defm : Neon_mulacc_widen_patterns<
3653   TriOpFrag<(add node:$LHS, (AArch64umull node:$MHS, node:$RHS))>,
3654   UMLALv8i8_v8i16, UMLALv4i16_v4i32, UMLALv2i32_v2i64>;
3655 defm : Neon_mulacc_widen_patterns<
3656   TriOpFrag<(sub node:$LHS, (AArch64smull node:$MHS, node:$RHS))>,
3657   SMLSLv8i8_v8i16, SMLSLv4i16_v4i32, SMLSLv2i32_v2i64>;
3658 defm : Neon_mulacc_widen_patterns<
3659   TriOpFrag<(sub node:$LHS, (AArch64umull node:$MHS, node:$RHS))>,
3660   UMLSLv8i8_v8i16, UMLSLv4i16_v4i32, UMLSLv2i32_v2i64>;
3661
3662 // Patterns for 64-bit pmull
3663 def : Pat<(int_aarch64_neon_pmull64 V64:$Rn, V64:$Rm),
3664           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
3665 def : Pat<(int_aarch64_neon_pmull64 (extractelt (v2i64 V128:$Rn), (i64 1)),
3666                                     (extractelt (v2i64 V128:$Rm), (i64 1))),
3667           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
3668
3669 // CodeGen patterns for addhn and subhn instructions, which can actually be
3670 // written in LLVM IR without too much difficulty.
3671
3672 // ADDHN
3673 def : Pat<(v8i8 (trunc (v8i16 (AArch64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
3674           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
3675 def : Pat<(v4i16 (trunc (v4i32 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3676                                            (i32 16))))),
3677           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
3678 def : Pat<(v2i32 (trunc (v2i64 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3679                                            (i32 32))))),
3680           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3681 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3682                           (trunc (v8i16 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3683                                                     (i32 8))))),
3684           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3685                             V128:$Rn, V128:$Rm)>;
3686 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3687                           (trunc (v4i32 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3688                                                     (i32 16))))),
3689           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3690                             V128:$Rn, V128:$Rm)>;
3691 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3692                           (trunc (v2i64 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3693                                                     (i32 32))))),
3694           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3695                             V128:$Rn, V128:$Rm)>;
3696
3697 // SUBHN
3698 def : Pat<(v8i8 (trunc (v8i16 (AArch64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
3699           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
3700 def : Pat<(v4i16 (trunc (v4i32 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3701                                            (i32 16))))),
3702           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
3703 def : Pat<(v2i32 (trunc (v2i64 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3704                                            (i32 32))))),
3705           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3706 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3707                           (trunc (v8i16 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3708                                                     (i32 8))))),
3709           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3710                             V128:$Rn, V128:$Rm)>;
3711 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3712                           (trunc (v4i32 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3713                                                     (i32 16))))),
3714           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3715                             V128:$Rn, V128:$Rm)>;
3716 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3717                           (trunc (v2i64 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3718                                                     (i32 32))))),
3719           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3720                             V128:$Rn, V128:$Rm)>;
3721
3722 //----------------------------------------------------------------------------
3723 // AdvSIMD bitwise extract from vector instruction.
3724 //----------------------------------------------------------------------------
3725
3726 defm EXT : SIMDBitwiseExtract<"ext">;
3727
3728 def : Pat<(v4i16 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3729           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3730 def : Pat<(v8i16 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3731           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3732 def : Pat<(v2i32 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3733           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3734 def : Pat<(v2f32 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3735           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3736 def : Pat<(v4i32 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3737           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3738 def : Pat<(v4f32 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3739           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3740 def : Pat<(v2i64 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3741           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3742 def : Pat<(v2f64 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3743           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3744 def : Pat<(v4f16 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3745           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3746 def : Pat<(v8f16 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3747           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3748
3749 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
3750 // 128-bit vector.
3751 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
3752           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3753 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
3754           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3755 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
3756           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3757 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
3758           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3759 def : Pat<(v4f16 (extract_subvector V128:$Rn, (i64 4))),
3760           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3761 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
3762           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3763 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
3764           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3765
3766
3767 //----------------------------------------------------------------------------
3768 // AdvSIMD zip vector
3769 //----------------------------------------------------------------------------
3770
3771 defm TRN1 : SIMDZipVector<0b010, "trn1", AArch64trn1>;
3772 defm TRN2 : SIMDZipVector<0b110, "trn2", AArch64trn2>;
3773 defm UZP1 : SIMDZipVector<0b001, "uzp1", AArch64uzp1>;
3774 defm UZP2 : SIMDZipVector<0b101, "uzp2", AArch64uzp2>;
3775 defm ZIP1 : SIMDZipVector<0b011, "zip1", AArch64zip1>;
3776 defm ZIP2 : SIMDZipVector<0b111, "zip2", AArch64zip2>;
3777
3778 //----------------------------------------------------------------------------
3779 // AdvSIMD TBL/TBX instructions
3780 //----------------------------------------------------------------------------
3781
3782 defm TBL : SIMDTableLookup<    0, "tbl">;
3783 defm TBX : SIMDTableLookupTied<1, "tbx">;
3784
3785 def : Pat<(v8i8 (int_aarch64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3786           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
3787 def : Pat<(v16i8 (int_aarch64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3788           (TBLv16i8One V128:$Ri, V128:$Rn)>;
3789
3790 def : Pat<(v8i8 (int_aarch64_neon_tbx1 (v8i8 V64:$Rd),
3791                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3792           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
3793 def : Pat<(v16i8 (int_aarch64_neon_tbx1 (v16i8 V128:$Rd),
3794                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3795           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
3796
3797
3798 //----------------------------------------------------------------------------
3799 // AdvSIMD scalar CPY instruction
3800 //----------------------------------------------------------------------------
3801
3802 defm CPY : SIMDScalarCPY<"cpy">;
3803
3804 //----------------------------------------------------------------------------
3805 // AdvSIMD scalar pairwise instructions
3806 //----------------------------------------------------------------------------
3807
3808 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
3809 defm FADDP   : SIMDFPPairwiseScalar<0, 0b01101, "faddp">;
3810 defm FMAXNMP : SIMDFPPairwiseScalar<0, 0b01100, "fmaxnmp">;
3811 defm FMAXP   : SIMDFPPairwiseScalar<0, 0b01111, "fmaxp">;
3812 defm FMINNMP : SIMDFPPairwiseScalar<1, 0b01100, "fminnmp">;
3813 defm FMINP   : SIMDFPPairwiseScalar<1, 0b01111, "fminp">;
3814 def : Pat<(v2i64 (AArch64saddv V128:$Rn)),
3815           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), (ADDPv2i64p V128:$Rn), dsub)>;
3816 def : Pat<(v2i64 (AArch64uaddv V128:$Rn)),
3817           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), (ADDPv2i64p V128:$Rn), dsub)>;
3818 def : Pat<(f32 (int_aarch64_neon_faddv (v2f32 V64:$Rn))),
3819           (FADDPv2i32p V64:$Rn)>;
3820 def : Pat<(f32 (int_aarch64_neon_faddv (v4f32 V128:$Rn))),
3821           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
3822 def : Pat<(f64 (int_aarch64_neon_faddv (v2f64 V128:$Rn))),
3823           (FADDPv2i64p V128:$Rn)>;
3824 def : Pat<(f32 (int_aarch64_neon_fmaxnmv (v2f32 V64:$Rn))),
3825           (FMAXNMPv2i32p V64:$Rn)>;
3826 def : Pat<(f64 (int_aarch64_neon_fmaxnmv (v2f64 V128:$Rn))),
3827           (FMAXNMPv2i64p V128:$Rn)>;
3828 def : Pat<(f32 (int_aarch64_neon_fmaxv (v2f32 V64:$Rn))),
3829           (FMAXPv2i32p V64:$Rn)>;
3830 def : Pat<(f64 (int_aarch64_neon_fmaxv (v2f64 V128:$Rn))),
3831           (FMAXPv2i64p V128:$Rn)>;
3832 def : Pat<(f32 (int_aarch64_neon_fminnmv (v2f32 V64:$Rn))),
3833           (FMINNMPv2i32p V64:$Rn)>;
3834 def : Pat<(f64 (int_aarch64_neon_fminnmv (v2f64 V128:$Rn))),
3835           (FMINNMPv2i64p V128:$Rn)>;
3836 def : Pat<(f32 (int_aarch64_neon_fminv (v2f32 V64:$Rn))),
3837           (FMINPv2i32p V64:$Rn)>;
3838 def : Pat<(f64 (int_aarch64_neon_fminv (v2f64 V128:$Rn))),
3839           (FMINPv2i64p V128:$Rn)>;
3840
3841 //----------------------------------------------------------------------------
3842 // AdvSIMD INS/DUP instructions
3843 //----------------------------------------------------------------------------
3844
3845 def DUPv8i8gpr  : SIMDDupFromMain<0, {?,?,?,?,1}, ".8b", v8i8, V64, GPR32>;
3846 def DUPv16i8gpr : SIMDDupFromMain<1, {?,?,?,?,1}, ".16b", v16i8, V128, GPR32>;
3847 def DUPv4i16gpr : SIMDDupFromMain<0, {?,?,?,1,0}, ".4h", v4i16, V64, GPR32>;
3848 def DUPv8i16gpr : SIMDDupFromMain<1, {?,?,?,1,0}, ".8h", v8i16, V128, GPR32>;
3849 def DUPv2i32gpr : SIMDDupFromMain<0, {?,?,1,0,0}, ".2s", v2i32, V64, GPR32>;
3850 def DUPv4i32gpr : SIMDDupFromMain<1, {?,?,1,0,0}, ".4s", v4i32, V128, GPR32>;
3851 def DUPv2i64gpr : SIMDDupFromMain<1, {?,1,0,0,0}, ".2d", v2i64, V128, GPR64>;
3852
3853 def DUPv2i64lane : SIMDDup64FromElement;
3854 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
3855 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
3856 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
3857 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
3858 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
3859 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
3860
3861 def : Pat<(v2f32 (AArch64dup (f32 FPR32:$Rn))),
3862           (v2f32 (DUPv2i32lane
3863             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3864             (i64 0)))>;
3865 def : Pat<(v4f32 (AArch64dup (f32 FPR32:$Rn))),
3866           (v4f32 (DUPv4i32lane
3867             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3868             (i64 0)))>;
3869 def : Pat<(v2f64 (AArch64dup (f64 FPR64:$Rn))),
3870           (v2f64 (DUPv2i64lane
3871             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
3872             (i64 0)))>;
3873 def : Pat<(v4f16 (AArch64dup (f16 FPR16:$Rn))),
3874           (v4f16 (DUPv4i16lane
3875             (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR16:$Rn, hsub),
3876             (i64 0)))>;
3877 def : Pat<(v8f16 (AArch64dup (f16 FPR16:$Rn))),
3878           (v8f16 (DUPv8i16lane
3879             (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR16:$Rn, hsub),
3880             (i64 0)))>;
3881
3882 def : Pat<(v4f16 (AArch64duplane16 (v8f16 V128:$Rn), VectorIndexH:$imm)),
3883           (DUPv4i16lane V128:$Rn, VectorIndexH:$imm)>;
3884 def : Pat<(v8f16 (AArch64duplane16 (v8f16 V128:$Rn), VectorIndexH:$imm)),
3885           (DUPv8i16lane V128:$Rn, VectorIndexH:$imm)>;
3886
3887 def : Pat<(v2f32 (AArch64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3888           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
3889 def : Pat<(v4f32 (AArch64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3890          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
3891 def : Pat<(v2f64 (AArch64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
3892           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
3893
3894 // If there's an (AArch64dup (vector_extract ...) ...), we can use a duplane
3895 // instruction even if the types don't match: we just have to remap the lane
3896 // carefully. N.b. this trick only applies to truncations.
3897 def VecIndex_x2 : SDNodeXForm<imm, [{
3898   return CurDAG->getTargetConstant(2 * N->getZExtValue(), SDLoc(N), MVT::i64);
3899 }]>;
3900 def VecIndex_x4 : SDNodeXForm<imm, [{
3901   return CurDAG->getTargetConstant(4 * N->getZExtValue(), SDLoc(N), MVT::i64);
3902 }]>;
3903 def VecIndex_x8 : SDNodeXForm<imm, [{
3904   return CurDAG->getTargetConstant(8 * N->getZExtValue(), SDLoc(N), MVT::i64);
3905 }]>;
3906
3907 multiclass DUPWithTruncPats<ValueType ResVT, ValueType Src64VT,
3908                             ValueType Src128VT, ValueType ScalVT,
3909                             Instruction DUP, SDNodeXForm IdxXFORM> {
3910   def : Pat<(ResVT (AArch64dup (ScalVT (vector_extract (Src128VT V128:$Rn),
3911                                                      imm:$idx)))),
3912             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3913
3914   def : Pat<(ResVT (AArch64dup (ScalVT (vector_extract (Src64VT V64:$Rn),
3915                                                      imm:$idx)))),
3916             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3917 }
3918
3919 defm : DUPWithTruncPats<v8i8,   v4i16, v8i16, i32, DUPv8i8lane,  VecIndex_x2>;
3920 defm : DUPWithTruncPats<v8i8,   v2i32, v4i32, i32, DUPv8i8lane,  VecIndex_x4>;
3921 defm : DUPWithTruncPats<v4i16,  v2i32, v4i32, i32, DUPv4i16lane, VecIndex_x2>;
3922
3923 defm : DUPWithTruncPats<v16i8,  v4i16, v8i16, i32, DUPv16i8lane, VecIndex_x2>;
3924 defm : DUPWithTruncPats<v16i8,  v2i32, v4i32, i32, DUPv16i8lane, VecIndex_x4>;
3925 defm : DUPWithTruncPats<v8i16,  v2i32, v4i32, i32, DUPv8i16lane, VecIndex_x2>;
3926
3927 multiclass DUPWithTrunci64Pats<ValueType ResVT, Instruction DUP,
3928                                SDNodeXForm IdxXFORM> {
3929   def : Pat<(ResVT (AArch64dup (i32 (trunc (extractelt (v2i64 V128:$Rn),
3930                                                          imm:$idx))))),
3931             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3932
3933   def : Pat<(ResVT (AArch64dup (i32 (trunc (extractelt (v1i64 V64:$Rn),
3934                                                        imm:$idx))))),
3935             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3936 }
3937
3938 defm : DUPWithTrunci64Pats<v8i8,  DUPv8i8lane,   VecIndex_x8>;
3939 defm : DUPWithTrunci64Pats<v4i16, DUPv4i16lane,  VecIndex_x4>;
3940 defm : DUPWithTrunci64Pats<v2i32, DUPv2i32lane,  VecIndex_x2>;
3941
3942 defm : DUPWithTrunci64Pats<v16i8, DUPv16i8lane, VecIndex_x8>;
3943 defm : DUPWithTrunci64Pats<v8i16, DUPv8i16lane, VecIndex_x4>;
3944 defm : DUPWithTrunci64Pats<v4i32, DUPv4i32lane, VecIndex_x2>;
3945
3946 // SMOV and UMOV definitions, with some extra patterns for convenience
3947 defm SMOV : SMov;
3948 defm UMOV : UMov;
3949
3950 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3951           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
3952 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3953           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
3954 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3955           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3956 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3957           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
3958 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3959           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3960 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
3961           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
3962
3963 def : Pat<(sext_inreg (i64 (anyext (i32 (vector_extract (v16i8 V128:$Rn),
3964             VectorIndexB:$idx)))), i8),
3965           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
3966 def : Pat<(sext_inreg (i64 (anyext (i32 (vector_extract (v8i16 V128:$Rn),
3967             VectorIndexH:$idx)))), i16),
3968           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
3969
3970 // Extracting i8 or i16 elements will have the zero-extend transformed to
3971 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
3972 // for AArch64. Match these patterns here since UMOV already zeroes out the high
3973 // bits of the destination register.
3974 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
3975                (i32 0xff)),
3976           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
3977 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
3978                (i32 0xffff)),
3979           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
3980
3981 defm INS : SIMDIns;
3982
3983 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
3984           (SUBREG_TO_REG (i32 0),
3985                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3986 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
3987           (SUBREG_TO_REG (i32 0),
3988                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3989
3990 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
3991           (SUBREG_TO_REG (i32 0),
3992                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3993 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
3994           (SUBREG_TO_REG (i32 0),
3995                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3996
3997 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
3998             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
3999                                   (i32 FPR32:$Rn), ssub))>;
4000 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
4001             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4002                                   (i32 FPR32:$Rn), ssub))>;
4003 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
4004             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
4005                                   (i64 FPR64:$Rn), dsub))>;
4006
4007 def : Pat<(v4f16 (scalar_to_vector (f16 FPR16:$Rn))),
4008           (INSERT_SUBREG (v4f16 (IMPLICIT_DEF)), FPR16:$Rn, hsub)>;
4009 def : Pat<(v8f16 (scalar_to_vector (f16 FPR16:$Rn))),
4010           (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rn, hsub)>;
4011
4012 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
4013           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
4014 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
4015           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
4016 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
4017           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
4018
4019 def : Pat<(v4f16 (vector_insert (v4f16 V64:$Rn),
4020             (f16 FPR16:$Rm), (i64 VectorIndexS:$imm))),
4021           (EXTRACT_SUBREG
4022             (INSvi16lane
4023               (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), V64:$Rn, dsub)),
4024               VectorIndexS:$imm,
4025               (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rm, hsub)),
4026               (i64 0)),
4027             dsub)>;
4028
4029 def : Pat<(v8f16 (vector_insert (v8f16 V128:$Rn),
4030             (f16 FPR16:$Rm), (i64 VectorIndexH:$imm))),
4031           (INSvi16lane
4032             V128:$Rn, VectorIndexH:$imm,
4033             (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rm, hsub)),
4034             (i64 0))>;
4035
4036 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
4037             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
4038           (EXTRACT_SUBREG
4039             (INSvi32lane
4040               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
4041               VectorIndexS:$imm,
4042               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
4043               (i64 0)),
4044             dsub)>;
4045 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
4046             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
4047           (INSvi32lane
4048             V128:$Rn, VectorIndexS:$imm,
4049             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
4050             (i64 0))>;
4051 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
4052             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
4053           (INSvi64lane
4054             V128:$Rn, VectorIndexD:$imm,
4055             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
4056             (i64 0))>;
4057
4058 // Copy an element at a constant index in one vector into a constant indexed
4059 // element of another.
4060 // FIXME refactor to a shared class/dev parameterized on vector type, vector
4061 // index type and INS extension
4062 def : Pat<(v16i8 (int_aarch64_neon_vcopy_lane
4063                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
4064                    VectorIndexB:$idx2)),
4065           (v16i8 (INSvi8lane
4066                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
4067           )>;
4068 def : Pat<(v8i16 (int_aarch64_neon_vcopy_lane
4069                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
4070                    VectorIndexH:$idx2)),
4071           (v8i16 (INSvi16lane
4072                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
4073           )>;
4074 def : Pat<(v4i32 (int_aarch64_neon_vcopy_lane
4075                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
4076                    VectorIndexS:$idx2)),
4077           (v4i32 (INSvi32lane
4078                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
4079           )>;
4080 def : Pat<(v2i64 (int_aarch64_neon_vcopy_lane
4081                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
4082                    VectorIndexD:$idx2)),
4083           (v2i64 (INSvi64lane
4084                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
4085           )>;
4086
4087 multiclass Neon_INS_elt_pattern<ValueType VT128, ValueType VT64,
4088                                 ValueType VTScal, Instruction INS> {
4089   def : Pat<(VT128 (vector_insert V128:$src,
4090                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
4091                         imm:$Immd)),
4092             (INS V128:$src, imm:$Immd, V128:$Rn, imm:$Immn)>;
4093
4094   def : Pat<(VT128 (vector_insert V128:$src,
4095                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
4096                         imm:$Immd)),
4097             (INS V128:$src, imm:$Immd,
4098                  (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn)>;
4099
4100   def : Pat<(VT64 (vector_insert V64:$src,
4101                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
4102                         imm:$Immd)),
4103             (EXTRACT_SUBREG (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub),
4104                                  imm:$Immd, V128:$Rn, imm:$Immn),
4105                             dsub)>;
4106
4107   def : Pat<(VT64 (vector_insert V64:$src,
4108                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
4109                         imm:$Immd)),
4110             (EXTRACT_SUBREG
4111                 (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub), imm:$Immd,
4112                      (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn),
4113                 dsub)>;
4114 }
4115
4116 defm : Neon_INS_elt_pattern<v8f16, v4f16, f16, INSvi16lane>;
4117 defm : Neon_INS_elt_pattern<v4f32, v2f32, f32, INSvi32lane>;
4118 defm : Neon_INS_elt_pattern<v2f64, v1f64, f64, INSvi64lane>;
4119
4120
4121 // Floating point vector extractions are codegen'd as either a sequence of
4122 // subregister extractions, or a MOV (aka CPY here, alias for DUP) if
4123 // the lane number is anything other than zero.
4124 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
4125           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
4126 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
4127           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
4128 def : Pat<(vector_extract (v8f16 V128:$Rn), 0),
4129           (f16 (EXTRACT_SUBREG V128:$Rn, hsub))>;
4130
4131 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
4132           (f64 (CPYi64 V128:$Rn, VectorIndexD:$idx))>;
4133 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
4134           (f32 (CPYi32 V128:$Rn, VectorIndexS:$idx))>;
4135 def : Pat<(vector_extract (v8f16 V128:$Rn), VectorIndexH:$idx),
4136           (f16 (CPYi16 V128:$Rn, VectorIndexH:$idx))>;
4137
4138 // All concat_vectors operations are canonicalised to act on i64 vectors for
4139 // AArch64. In the general case we need an instruction, which had just as well be
4140 // INS.
4141 class ConcatPat<ValueType DstTy, ValueType SrcTy>
4142   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
4143         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
4144                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
4145
4146 def : ConcatPat<v2i64, v1i64>;
4147 def : ConcatPat<v2f64, v1f64>;
4148 def : ConcatPat<v4i32, v2i32>;
4149 def : ConcatPat<v4f32, v2f32>;
4150 def : ConcatPat<v8i16, v4i16>;
4151 def : ConcatPat<v8f16, v4f16>;
4152 def : ConcatPat<v16i8, v8i8>;
4153
4154 // If the high lanes are undef, though, we can just ignore them:
4155 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
4156   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
4157         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
4158
4159 def : ConcatUndefPat<v2i64, v1i64>;
4160 def : ConcatUndefPat<v2f64, v1f64>;
4161 def : ConcatUndefPat<v4i32, v2i32>;
4162 def : ConcatUndefPat<v4f32, v2f32>;
4163 def : ConcatUndefPat<v8i16, v4i16>;
4164 def : ConcatUndefPat<v16i8, v8i8>;
4165
4166 //----------------------------------------------------------------------------
4167 // AdvSIMD across lanes instructions
4168 //----------------------------------------------------------------------------
4169
4170 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
4171 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
4172 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
4173 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
4174 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
4175 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
4176 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
4177 defm FMAXNMV : SIMDFPAcrossLanes<0b01100, 0, "fmaxnmv", int_aarch64_neon_fmaxnmv>;
4178 defm FMAXV   : SIMDFPAcrossLanes<0b01111, 0, "fmaxv", int_aarch64_neon_fmaxv>;
4179 defm FMINNMV : SIMDFPAcrossLanes<0b01100, 1, "fminnmv", int_aarch64_neon_fminnmv>;
4180 defm FMINV   : SIMDFPAcrossLanes<0b01111, 1, "fminv", int_aarch64_neon_fminv>;
4181
4182 // Patterns for across-vector intrinsics, that have a node equivalent, that
4183 // returns a vector (with only the low lane defined) instead of a scalar.
4184 // In effect, opNode is the same as (scalar_to_vector (IntNode)).
4185 multiclass SIMDAcrossLanesIntrinsic<string baseOpc,
4186                                     SDPatternOperator opNode> {
4187 // If a lane instruction caught the vector_extract around opNode, we can
4188 // directly match the latter to the instruction.
4189 def : Pat<(v8i8 (opNode V64:$Rn)),
4190           (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
4191            (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub)>;
4192 def : Pat<(v16i8 (opNode V128:$Rn)),
4193           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4194            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub)>;
4195 def : Pat<(v4i16 (opNode V64:$Rn)),
4196           (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
4197            (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub)>;
4198 def : Pat<(v8i16 (opNode V128:$Rn)),
4199           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4200            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub)>;
4201 def : Pat<(v4i32 (opNode V128:$Rn)),
4202           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4203            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub)>;
4204
4205
4206 // If none did, fallback to the explicit patterns, consuming the vector_extract.
4207 def : Pat<(i32 (vector_extract (insert_subvector undef, (v8i8 (opNode V64:$Rn)),
4208             (i32 0)), (i64 0))),
4209           (EXTRACT_SUBREG (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
4210             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn),
4211             bsub), ssub)>;
4212 def : Pat<(i32 (vector_extract (v16i8 (opNode V128:$Rn)), (i64 0))),
4213           (EXTRACT_SUBREG (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4214             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn),
4215             bsub), ssub)>;
4216 def : Pat<(i32 (vector_extract (insert_subvector undef,
4217             (v4i16 (opNode V64:$Rn)), (i32 0)), (i64 0))),
4218           (EXTRACT_SUBREG (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
4219             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn),
4220             hsub), ssub)>;
4221 def : Pat<(i32 (vector_extract (v8i16 (opNode V128:$Rn)), (i64 0))),
4222           (EXTRACT_SUBREG (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4223             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn),
4224             hsub), ssub)>;
4225 def : Pat<(i32 (vector_extract (v4i32 (opNode V128:$Rn)), (i64 0))),
4226           (EXTRACT_SUBREG (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4227             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn),
4228             ssub), ssub)>;
4229
4230 }
4231
4232 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc,
4233                                           SDPatternOperator opNode>
4234     : SIMDAcrossLanesIntrinsic<baseOpc, opNode> {
4235 // If there is a sign extension after this intrinsic, consume it as smov already
4236 // performed it
4237 def : Pat<(i32 (sext_inreg (i32 (vector_extract (insert_subvector undef,
4238             (opNode (v8i8 V64:$Rn)), (i32 0)), (i64 0))), i8)),
4239           (i32 (SMOVvi8to32
4240             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4241               (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
4242             (i64 0)))>;
4243 def : Pat<(i32 (sext_inreg (i32 (vector_extract
4244             (opNode (v16i8 V128:$Rn)), (i64 0))), i8)),
4245           (i32 (SMOVvi8to32
4246             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4247              (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
4248             (i64 0)))>;
4249 def : Pat<(i32 (sext_inreg (i32 (vector_extract (insert_subvector undef,
4250             (opNode (v4i16 V64:$Rn)), (i32 0)), (i64 0))), i16)),
4251           (i32 (SMOVvi16to32
4252            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4253             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
4254            (i64 0)))>;
4255 def : Pat<(i32 (sext_inreg (i32 (vector_extract
4256             (opNode (v8i16 V128:$Rn)), (i64 0))), i16)),
4257           (i32 (SMOVvi16to32
4258             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4259              (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
4260             (i64 0)))>;
4261 }
4262
4263 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc,
4264                                             SDPatternOperator opNode>
4265     : SIMDAcrossLanesIntrinsic<baseOpc, opNode> {
4266 // If there is a masking operation keeping only what has been actually
4267 // generated, consume it.
4268 def : Pat<(i32 (and (i32 (vector_extract (insert_subvector undef,
4269             (opNode (v8i8 V64:$Rn)), (i32 0)), (i64 0))), maski8_or_more)),
4270       (i32 (EXTRACT_SUBREG
4271         (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4272           (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
4273         ssub))>;
4274 def : Pat<(i32 (and (i32 (vector_extract (opNode (v16i8 V128:$Rn)), (i64 0))),
4275             maski8_or_more)),
4276         (i32 (EXTRACT_SUBREG
4277           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4278             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
4279           ssub))>;
4280 def : Pat<(i32 (and (i32 (vector_extract (insert_subvector undef,
4281             (opNode (v4i16 V64:$Rn)), (i32 0)), (i64 0))), maski16_or_more)),
4282           (i32 (EXTRACT_SUBREG
4283             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4284               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
4285             ssub))>;
4286 def : Pat<(i32 (and (i32 (vector_extract (opNode (v8i16 V128:$Rn)), (i64 0))),
4287             maski16_or_more)),
4288         (i32 (EXTRACT_SUBREG
4289           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4290             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
4291           ssub))>;
4292 }
4293
4294 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  AArch64saddv>;
4295 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
4296 def : Pat<(v2i32 (AArch64saddv (v2i32 V64:$Rn))),
4297           (ADDPv2i32 V64:$Rn, V64:$Rn)>;
4298
4299 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV", AArch64uaddv>;
4300 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
4301 def : Pat<(v2i32 (AArch64uaddv (v2i32 V64:$Rn))),
4302           (ADDPv2i32 V64:$Rn, V64:$Rn)>;
4303
4304 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", AArch64smaxv>;
4305 def : Pat<(v2i32 (AArch64smaxv (v2i32 V64:$Rn))),
4306           (SMAXPv2i32 V64:$Rn, V64:$Rn)>;
4307
4308 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", AArch64sminv>;
4309 def : Pat<(v2i32 (AArch64sminv (v2i32 V64:$Rn))),
4310           (SMINPv2i32 V64:$Rn, V64:$Rn)>;
4311
4312 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", AArch64umaxv>;
4313 def : Pat<(v2i32 (AArch64umaxv (v2i32 V64:$Rn))),
4314           (UMAXPv2i32 V64:$Rn, V64:$Rn)>;
4315
4316 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", AArch64uminv>;
4317 def : Pat<(v2i32 (AArch64uminv (v2i32 V64:$Rn))),
4318           (UMINPv2i32 V64:$Rn, V64:$Rn)>;
4319
4320 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
4321   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
4322         (i32 (SMOVvi16to32
4323           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4324             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
4325           (i64 0)))>;
4326 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
4327         (i32 (SMOVvi16to32
4328           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4329            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
4330           (i64 0)))>;
4331
4332 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
4333           (i32 (EXTRACT_SUBREG
4334            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4335             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
4336            ssub))>;
4337 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
4338         (i32 (EXTRACT_SUBREG
4339           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4340            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
4341           ssub))>;
4342
4343 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
4344         (i64 (EXTRACT_SUBREG
4345           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4346            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
4347           dsub))>;
4348 }
4349
4350 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
4351                                                 Intrinsic intOp> {
4352   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
4353         (i32 (EXTRACT_SUBREG
4354           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4355             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
4356           ssub))>;
4357 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
4358         (i32 (EXTRACT_SUBREG
4359           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4360             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
4361           ssub))>;
4362
4363 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
4364           (i32 (EXTRACT_SUBREG
4365             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4366               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
4367             ssub))>;
4368 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
4369         (i32 (EXTRACT_SUBREG
4370           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4371             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
4372           ssub))>;
4373
4374 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
4375         (i64 (EXTRACT_SUBREG
4376           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4377             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
4378           dsub))>;
4379 }
4380
4381 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_aarch64_neon_saddlv>;
4382 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_aarch64_neon_uaddlv>;
4383
4384 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
4385 def : Pat<(i64 (int_aarch64_neon_saddlv (v2i32 V64:$Rn))),
4386           (i64 (EXTRACT_SUBREG
4387             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4388               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
4389             dsub))>;
4390 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
4391 def : Pat<(i64 (int_aarch64_neon_uaddlv (v2i32 V64:$Rn))),
4392           (i64 (EXTRACT_SUBREG
4393             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4394               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
4395             dsub))>;
4396
4397 //------------------------------------------------------------------------------
4398 // AdvSIMD modified immediate instructions
4399 //------------------------------------------------------------------------------
4400
4401 // AdvSIMD BIC
4402 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", AArch64bici>;
4403 // AdvSIMD ORR
4404 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", AArch64orri>;
4405
4406 def : InstAlias<"bic $Vd.4h, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
4407 def : InstAlias<"bic $Vd.8h, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0)>;
4408 def : InstAlias<"bic $Vd.2s, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
4409 def : InstAlias<"bic $Vd.4s, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0)>;
4410
4411 def : InstAlias<"bic.4h $Vd, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4412 def : InstAlias<"bic.8h $Vd, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4413 def : InstAlias<"bic.2s $Vd, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4414 def : InstAlias<"bic.4s $Vd, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4415
4416 def : InstAlias<"orr $Vd.4h, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
4417 def : InstAlias<"orr $Vd.8h, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0)>;
4418 def : InstAlias<"orr $Vd.2s, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
4419 def : InstAlias<"orr $Vd.4s, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0)>;
4420
4421 def : InstAlias<"orr.4h $Vd, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4422 def : InstAlias<"orr.8h $Vd, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4423 def : InstAlias<"orr.2s $Vd, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4424 def : InstAlias<"orr.4s $Vd, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4425
4426 // AdvSIMD FMOV
4427 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0, 0b1111, V128, fpimm8,
4428                                               "fmov", ".2d",
4429                        [(set (v2f64 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4430 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0, 0b1111, V64,  fpimm8,
4431                                               "fmov", ".2s",
4432                        [(set (v2f32 V64:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4433 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0, 0b1111, V128, fpimm8,
4434                                               "fmov", ".4s",
4435                        [(set (v4f32 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4436 let Predicates = [HasNEON, HasFullFP16] in {
4437 def FMOVv4f16_ns : SIMDModifiedImmVectorNoShift<0, 0, 1, 0b1111, V64,  fpimm8,
4438                                               "fmov", ".4h",
4439                        [(set (v4f16 V64:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4440 def FMOVv8f16_ns : SIMDModifiedImmVectorNoShift<1, 0, 1, 0b1111, V128, fpimm8,
4441                                               "fmov", ".8h",
4442                        [(set (v8f16 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4443 } // Predicates = [HasNEON, HasFullFP16]
4444
4445 // AdvSIMD MOVI
4446
4447 // EDIT byte mask: scalar
4448 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
4449 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
4450                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
4451 // The movi_edit node has the immediate value already encoded, so we use
4452 // a plain imm0_255 here.
4453 def : Pat<(f64 (AArch64movi_edit imm0_255:$shift)),
4454           (MOVID imm0_255:$shift)>;
4455
4456 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
4457 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
4458 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
4459 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
4460
4461 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
4462 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
4463 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
4464 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
4465
4466 // EDIT byte mask: 2d
4467
4468 // The movi_edit node has the immediate value already encoded, so we use
4469 // a plain imm0_255 in the pattern
4470 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
4471 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0, 0b1110, V128,
4472                                                 simdimmtype10,
4473                                                 "movi", ".2d",
4474                    [(set (v2i64 V128:$Rd), (AArch64movi_edit imm0_255:$imm8))]>;
4475
4476 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4477 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4478 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4479 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4480
4481 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4482 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4483 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4484 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4485
4486 def : Pat<(v2f64 (AArch64dup (f64 fpimm0))), (MOVIv2d_ns (i32 0))>;
4487 def : Pat<(v4f32 (AArch64dup (f32 fpimm0))), (MOVIv2d_ns (i32 0))>;
4488
4489 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
4490 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
4491
4492 def : InstAlias<"movi $Vd.4h, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4493 def : InstAlias<"movi $Vd.8h, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4494 def : InstAlias<"movi $Vd.2s, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4495 def : InstAlias<"movi $Vd.4s, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4496
4497 def : InstAlias<"movi.4h $Vd, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4498 def : InstAlias<"movi.8h $Vd, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4499 def : InstAlias<"movi.2s $Vd, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4500 def : InstAlias<"movi.4s $Vd, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4501
4502 def : Pat<(v2i32 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4503           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
4504 def : Pat<(v4i32 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4505           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
4506 def : Pat<(v4i16 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4507           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
4508 def : Pat<(v8i16 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4509           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
4510
4511 // EDIT per word: 2s & 4s with MSL shifter
4512 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
4513                       [(set (v2i32 V64:$Rd),
4514                             (AArch64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4515 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
4516                       [(set (v4i32 V128:$Rd),
4517                             (AArch64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4518
4519 // Per byte: 8b & 16b
4520 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0, 0b1110, V64,  imm0_255,
4521                                                  "movi", ".8b",
4522                        [(set (v8i8 V64:$Rd), (AArch64movi imm0_255:$imm8))]>;
4523 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0, 0b1110, V128, imm0_255,
4524                                                  "movi", ".16b",
4525                        [(set (v16i8 V128:$Rd), (AArch64movi imm0_255:$imm8))]>;
4526
4527 // AdvSIMD MVNI
4528
4529 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
4530 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
4531
4532 def : InstAlias<"mvni $Vd.4h, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4533 def : InstAlias<"mvni $Vd.8h, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4534 def : InstAlias<"mvni $Vd.2s, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4535 def : InstAlias<"mvni $Vd.4s, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4536
4537 def : InstAlias<"mvni.4h $Vd, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4538 def : InstAlias<"mvni.8h $Vd, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4539 def : InstAlias<"mvni.2s $Vd, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4540 def : InstAlias<"mvni.4s $Vd, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4541
4542 def : Pat<(v2i32 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4543           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
4544 def : Pat<(v4i32 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4545           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
4546 def : Pat<(v4i16 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4547           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
4548 def : Pat<(v8i16 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4549           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
4550
4551 // EDIT per word: 2s & 4s with MSL shifter
4552 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
4553                       [(set (v2i32 V64:$Rd),
4554                             (AArch64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4555 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
4556                       [(set (v4i32 V128:$Rd),
4557                             (AArch64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4558
4559 //----------------------------------------------------------------------------
4560 // AdvSIMD indexed element
4561 //----------------------------------------------------------------------------
4562
4563 let hasSideEffects = 0 in {
4564   defm FMLA  : SIMDFPIndexedTied<0, 0b0001, "fmla">;
4565   defm FMLS  : SIMDFPIndexedTied<0, 0b0101, "fmls">;
4566 }
4567
4568 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
4569 // instruction expects the addend first, while the intrinsic expects it last.
4570
4571 // On the other hand, there are quite a few valid combinatorial options due to
4572 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
4573 defm : SIMDFPIndexedTiedPatterns<"FMLA",
4574            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
4575 defm : SIMDFPIndexedTiedPatterns<"FMLA",
4576            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
4577
4578 defm : SIMDFPIndexedTiedPatterns<"FMLS",
4579            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
4580 defm : SIMDFPIndexedTiedPatterns<"FMLS",
4581            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
4582 defm : SIMDFPIndexedTiedPatterns<"FMLS",
4583            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
4584 defm : SIMDFPIndexedTiedPatterns<"FMLS",
4585            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
4586
4587 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
4588   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
4589   // and DUP scalar.
4590   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4591                            (AArch64duplane32 (v4f32 (fneg V128:$Rm)),
4592                                            VectorIndexS:$idx))),
4593             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
4594   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4595                            (v2f32 (AArch64duplane32
4596                                       (v4f32 (insert_subvector undef,
4597                                                  (v2f32 (fneg V64:$Rm)),
4598                                                  (i32 0))),
4599                                       VectorIndexS:$idx)))),
4600             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
4601                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
4602                                VectorIndexS:$idx)>;
4603   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4604                            (AArch64dup (f32 (fneg FPR32Op:$Rm))))),
4605             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
4606                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
4607
4608   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
4609   // and DUP scalar.
4610   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4611                            (AArch64duplane32 (v4f32 (fneg V128:$Rm)),
4612                                            VectorIndexS:$idx))),
4613             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
4614                                VectorIndexS:$idx)>;
4615   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4616                            (v4f32 (AArch64duplane32
4617                                       (v4f32 (insert_subvector undef,
4618                                                  (v2f32 (fneg V64:$Rm)),
4619                                                  (i32 0))),
4620                                       VectorIndexS:$idx)))),
4621             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
4622                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
4623                                VectorIndexS:$idx)>;
4624   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4625                            (AArch64dup (f32 (fneg FPR32Op:$Rm))))),
4626             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
4627                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
4628
4629   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
4630   // (DUPLANE from 64-bit would be trivial).
4631   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
4632                            (AArch64duplane64 (v2f64 (fneg V128:$Rm)),
4633                                            VectorIndexD:$idx))),
4634             (FMLSv2i64_indexed
4635                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
4636   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
4637                            (AArch64dup (f64 (fneg FPR64Op:$Rm))))),
4638             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
4639                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
4640
4641   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
4642   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
4643                          (vector_extract (v4f32 (fneg V128:$Rm)),
4644                                          VectorIndexS:$idx))),
4645             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
4646                 V128:$Rm, VectorIndexS:$idx)>;
4647   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
4648                          (vector_extract (v4f32 (insert_subvector undef,
4649                                                     (v2f32 (fneg V64:$Rm)),
4650                                                     (i32 0))),
4651                                          VectorIndexS:$idx))),
4652             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
4653                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
4654
4655   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
4656   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
4657                          (vector_extract (v2f64 (fneg V128:$Rm)),
4658                                          VectorIndexS:$idx))),
4659             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
4660                 V128:$Rm, VectorIndexS:$idx)>;
4661 }
4662
4663 defm : FMLSIndexedAfterNegPatterns<
4664            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
4665 defm : FMLSIndexedAfterNegPatterns<
4666            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
4667
4668 defm FMULX : SIMDFPIndexed<1, 0b1001, "fmulx", int_aarch64_neon_fmulx>;
4669 defm FMUL  : SIMDFPIndexed<0, 0b1001, "fmul", fmul>;
4670
4671 def : Pat<(v2f32 (fmul V64:$Rn, (AArch64dup (f32 FPR32:$Rm)))),
4672           (FMULv2i32_indexed V64:$Rn,
4673             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
4674             (i64 0))>;
4675 def : Pat<(v4f32 (fmul V128:$Rn, (AArch64dup (f32 FPR32:$Rm)))),
4676           (FMULv4i32_indexed V128:$Rn,
4677             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
4678             (i64 0))>;
4679 def : Pat<(v2f64 (fmul V128:$Rn, (AArch64dup (f64 FPR64:$Rm)))),
4680           (FMULv2i64_indexed V128:$Rn,
4681             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
4682             (i64 0))>;
4683
4684 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_aarch64_neon_sqdmulh>;
4685 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_aarch64_neon_sqrdmulh>;
4686 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
4687               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
4688 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
4689               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
4690 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
4691 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
4692     TriOpFrag<(add node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
4693 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
4694     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
4695 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
4696                 int_aarch64_neon_smull>;
4697 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
4698                                            int_aarch64_neon_sqadd>;
4699 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
4700                                            int_aarch64_neon_sqsub>;
4701 defm SQRDMLAH : SIMDIndexedSQRDMLxHSDTied<1, 0b1101, "sqrdmlah",
4702                                           int_aarch64_neon_sqadd>;
4703 defm SQRDMLSH : SIMDIndexedSQRDMLxHSDTied<1, 0b1111, "sqrdmlsh",
4704                                           int_aarch64_neon_sqsub>;
4705 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_aarch64_neon_sqdmull>;
4706 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
4707     TriOpFrag<(add node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
4708 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
4709     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
4710 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
4711                 int_aarch64_neon_umull>;
4712
4713 // A scalar sqdmull with the second operand being a vector lane can be
4714 // handled directly with the indexed instruction encoding.
4715 def : Pat<(int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
4716                                           (vector_extract (v4i32 V128:$Vm),
4717                                                            VectorIndexS:$idx)),
4718           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
4719
4720 //----------------------------------------------------------------------------
4721 // AdvSIMD scalar shift instructions
4722 //----------------------------------------------------------------------------
4723 defm FCVTZS : SIMDFPScalarRShift<0, 0b11111, "fcvtzs">;
4724 defm FCVTZU : SIMDFPScalarRShift<1, 0b11111, "fcvtzu">;
4725 defm SCVTF  : SIMDFPScalarRShift<0, 0b11100, "scvtf">;
4726 defm UCVTF  : SIMDFPScalarRShift<1, 0b11100, "ucvtf">;
4727 // Codegen patterns for the above. We don't put these directly on the
4728 // instructions because TableGen's type inference can't handle the truth.
4729 // Having the same base pattern for fp <--> int totally freaks it out.
4730 def : Pat<(int_aarch64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
4731           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
4732 def : Pat<(int_aarch64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
4733           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
4734 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
4735           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4736 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
4737           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4738 def : Pat<(v1i64 (int_aarch64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
4739                                             vecshiftR64:$imm)),
4740           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4741 def : Pat<(v1i64 (int_aarch64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
4742                                             vecshiftR64:$imm)),
4743           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4744 def : Pat<(int_aarch64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
4745           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4746 def : Pat<(int_aarch64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
4747           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4748 def : Pat<(f64 (int_aarch64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4749           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4750 def : Pat<(f64 (int_aarch64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4751           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4752 def : Pat<(v1f64 (int_aarch64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
4753                                             vecshiftR64:$imm)),
4754           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4755 def : Pat<(v1f64 (int_aarch64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
4756                                             vecshiftR64:$imm)),
4757           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4758
4759 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", AArch64vshl>;
4760 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
4761 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
4762                                      int_aarch64_neon_sqrshrn>;
4763 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
4764                                      int_aarch64_neon_sqrshrun>;
4765 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", AArch64sqshlui>;
4766 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", AArch64sqshli>;
4767 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
4768                                      int_aarch64_neon_sqshrn>;
4769 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
4770                                      int_aarch64_neon_sqshrun>;
4771 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
4772 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", AArch64srshri>;
4773 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
4774     TriOpFrag<(add node:$LHS,
4775                    (AArch64srshri node:$MHS, node:$RHS))>>;
4776 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", AArch64vashr>;
4777 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
4778     TriOpFrag<(add node:$LHS,
4779                    (AArch64vashr node:$MHS, node:$RHS))>>;
4780 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
4781                                      int_aarch64_neon_uqrshrn>;
4782 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", AArch64uqshli>;
4783 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
4784                                      int_aarch64_neon_uqshrn>;
4785 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", AArch64urshri>;
4786 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
4787     TriOpFrag<(add node:$LHS,
4788                    (AArch64urshri node:$MHS, node:$RHS))>>;
4789 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", AArch64vlshr>;
4790 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
4791     TriOpFrag<(add node:$LHS,
4792                    (AArch64vlshr node:$MHS, node:$RHS))>>;
4793
4794 //----------------------------------------------------------------------------
4795 // AdvSIMD vector shift instructions
4796 //----------------------------------------------------------------------------
4797 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_aarch64_neon_vcvtfp2fxs>;
4798 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_aarch64_neon_vcvtfp2fxu>;
4799 defm SCVTF: SIMDVectorRShiftToFP<0, 0b11100, "scvtf",
4800                                    int_aarch64_neon_vcvtfxs2fp>;
4801 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
4802                                          int_aarch64_neon_rshrn>;
4803 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", AArch64vshl>;
4804 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
4805                           BinOpFrag<(trunc (AArch64vashr node:$LHS, node:$RHS))>>;
4806 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_aarch64_neon_vsli>;
4807 def : Pat<(v1i64 (int_aarch64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4808                                       (i32 vecshiftL64:$imm))),
4809           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
4810 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
4811                                          int_aarch64_neon_sqrshrn>;
4812 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
4813                                          int_aarch64_neon_sqrshrun>;
4814 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", AArch64sqshlui>;
4815 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", AArch64sqshli>;
4816 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
4817                                          int_aarch64_neon_sqshrn>;
4818 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
4819                                          int_aarch64_neon_sqshrun>;
4820 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_aarch64_neon_vsri>;
4821 def : Pat<(v1i64 (int_aarch64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4822                                       (i32 vecshiftR64:$imm))),
4823           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
4824 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", AArch64srshri>;
4825 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
4826                  TriOpFrag<(add node:$LHS,
4827                                 (AArch64srshri node:$MHS, node:$RHS))> >;
4828 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
4829                 BinOpFrag<(AArch64vshl (sext node:$LHS), node:$RHS)>>;
4830
4831 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", AArch64vashr>;
4832 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
4833                 TriOpFrag<(add node:$LHS, (AArch64vashr node:$MHS, node:$RHS))>>;
4834 defm UCVTF   : SIMDVectorRShiftToFP<1, 0b11100, "ucvtf",
4835                         int_aarch64_neon_vcvtfxu2fp>;
4836 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
4837                                          int_aarch64_neon_uqrshrn>;
4838 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", AArch64uqshli>;
4839 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
4840                                          int_aarch64_neon_uqshrn>;
4841 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", AArch64urshri>;
4842 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
4843                 TriOpFrag<(add node:$LHS,
4844                                (AArch64urshri node:$MHS, node:$RHS))> >;
4845 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
4846                 BinOpFrag<(AArch64vshl (zext node:$LHS), node:$RHS)>>;
4847 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", AArch64vlshr>;
4848 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
4849                 TriOpFrag<(add node:$LHS, (AArch64vlshr node:$MHS, node:$RHS))> >;
4850
4851 // SHRN patterns for when a logical right shift was used instead of arithmetic
4852 // (the immediate guarantees no sign bits actually end up in the result so it
4853 // doesn't matter).
4854 def : Pat<(v8i8 (trunc (AArch64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
4855           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
4856 def : Pat<(v4i16 (trunc (AArch64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
4857           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
4858 def : Pat<(v2i32 (trunc (AArch64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
4859           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
4860
4861 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
4862                                  (trunc (AArch64vlshr (v8i16 V128:$Rn),
4863                                                     vecshiftR16Narrow:$imm)))),
4864           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4865                            V128:$Rn, vecshiftR16Narrow:$imm)>;
4866 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
4867                                  (trunc (AArch64vlshr (v4i32 V128:$Rn),
4868                                                     vecshiftR32Narrow:$imm)))),
4869           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4870                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4871 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
4872                                  (trunc (AArch64vlshr (v2i64 V128:$Rn),
4873                                                     vecshiftR64Narrow:$imm)))),
4874           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4875                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4876
4877 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
4878 // Anyexts are implemented as zexts.
4879 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
4880 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4881 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4882 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
4883 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4884 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4885 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
4886 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4887 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4888 // Also match an extend from the upper half of a 128 bit source register.
4889 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4890           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4891 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4892           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4893 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4894           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
4895 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4896           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4897 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4898           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4899 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4900           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
4901 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4902           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4903 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4904           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4905 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4906           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
4907
4908 // Vector shift sxtl aliases
4909 def : InstAlias<"sxtl.8h $dst, $src1",
4910                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4911 def : InstAlias<"sxtl $dst.8h, $src1.8b",
4912                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4913 def : InstAlias<"sxtl.4s $dst, $src1",
4914                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4915 def : InstAlias<"sxtl $dst.4s, $src1.4h",
4916                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4917 def : InstAlias<"sxtl.2d $dst, $src1",
4918                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4919 def : InstAlias<"sxtl $dst.2d, $src1.2s",
4920                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4921
4922 // Vector shift sxtl2 aliases
4923 def : InstAlias<"sxtl2.8h $dst, $src1",
4924                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4925 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
4926                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4927 def : InstAlias<"sxtl2.4s $dst, $src1",
4928                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4929 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
4930                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4931 def : InstAlias<"sxtl2.2d $dst, $src1",
4932                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4933 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
4934                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4935
4936 // Vector shift uxtl aliases
4937 def : InstAlias<"uxtl.8h $dst, $src1",
4938                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4939 def : InstAlias<"uxtl $dst.8h, $src1.8b",
4940                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4941 def : InstAlias<"uxtl.4s $dst, $src1",
4942                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4943 def : InstAlias<"uxtl $dst.4s, $src1.4h",
4944                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4945 def : InstAlias<"uxtl.2d $dst, $src1",
4946                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4947 def : InstAlias<"uxtl $dst.2d, $src1.2s",
4948                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4949
4950 // Vector shift uxtl2 aliases
4951 def : InstAlias<"uxtl2.8h $dst, $src1",
4952                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4953 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
4954                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4955 def : InstAlias<"uxtl2.4s $dst, $src1",
4956                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4957 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
4958                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4959 def : InstAlias<"uxtl2.2d $dst, $src1",
4960                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4961 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
4962                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4963
4964 // If an integer is about to be converted to a floating point value,
4965 // just load it on the floating point unit.
4966 // These patterns are more complex because floating point loads do not
4967 // support sign extension.
4968 // The sign extension has to be explicitly added and is only supported for
4969 // one step: byte-to-half, half-to-word, word-to-doubleword.
4970 // SCVTF GPR -> FPR is 9 cycles.
4971 // SCVTF FPR -> FPR is 4 cyclces.
4972 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
4973 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
4974 // and still being faster.
4975 // However, this is not good for code size.
4976 // 8-bits -> float. 2 sizes step-up.
4977 class SExtLoadi8CVTf32Pat<dag addrmode, dag INST>
4978   : Pat<(f32 (sint_to_fp (i32 (sextloadi8 addrmode)))),
4979         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4980                             (SSHLLv4i16_shift
4981                               (f64
4982                                 (EXTRACT_SUBREG
4983                                   (SSHLLv8i8_shift
4984                                     (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4985                                         INST,
4986                                         bsub),
4987                                     0),
4988                                   dsub)),
4989                                0),
4990                              ssub)))>,
4991     Requires<[NotForCodeSize, UseAlternateSExtLoadCVTF32]>;
4992
4993 def : SExtLoadi8CVTf32Pat<(ro8.Wpat GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext),
4994                           (LDRBroW  GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext)>;
4995 def : SExtLoadi8CVTf32Pat<(ro8.Xpat GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext),
4996                           (LDRBroX  GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext)>;
4997 def : SExtLoadi8CVTf32Pat<(am_indexed8 GPR64sp:$Rn, uimm12s1:$offset),
4998                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset)>;
4999 def : SExtLoadi8CVTf32Pat<(am_unscaled8 GPR64sp:$Rn, simm9:$offset),
5000                           (LDURBi GPR64sp:$Rn, simm9:$offset)>;
5001
5002 // 16-bits -> float. 1 size step-up.
5003 class SExtLoadi16CVTf32Pat<dag addrmode, dag INST>
5004   : Pat<(f32 (sint_to_fp (i32 (sextloadi16 addrmode)))),
5005         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
5006                             (SSHLLv4i16_shift
5007                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
5008                                   INST,
5009                                   hsub),
5010                                 0),
5011                             ssub)))>, Requires<[NotForCodeSize]>;
5012
5013 def : SExtLoadi16CVTf32Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
5014                            (LDRHroW   GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
5015 def : SExtLoadi16CVTf32Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
5016                            (LDRHroX   GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
5017 def : SExtLoadi16CVTf32Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
5018                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
5019 def : SExtLoadi16CVTf32Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
5020                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
5021
5022 // 32-bits to 32-bits are handled in target specific dag combine:
5023 // performIntToFpCombine.
5024 // 64-bits integer to 32-bits floating point, not possible with
5025 // SCVTF on floating point registers (both source and destination
5026 // must have the same size).
5027
5028 // Here are the patterns for 8, 16, 32, and 64-bits to double.
5029 // 8-bits -> double. 3 size step-up: give up.
5030 // 16-bits -> double. 2 size step.
5031 class SExtLoadi16CVTf64Pat<dag addrmode, dag INST>
5032   : Pat <(f64 (sint_to_fp (i32 (sextloadi16 addrmode)))),
5033            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
5034                               (SSHLLv2i32_shift
5035                                  (f64
5036                                   (EXTRACT_SUBREG
5037                                     (SSHLLv4i16_shift
5038                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
5039                                         INST,
5040                                         hsub),
5041                                      0),
5042                                    dsub)),
5043                                0),
5044                              dsub)))>,
5045     Requires<[NotForCodeSize, UseAlternateSExtLoadCVTF32]>;
5046
5047 def : SExtLoadi16CVTf64Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
5048                            (LDRHroW GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
5049 def : SExtLoadi16CVTf64Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
5050                            (LDRHroX GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
5051 def : SExtLoadi16CVTf64Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
5052                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
5053 def : SExtLoadi16CVTf64Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
5054                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
5055 // 32-bits -> double. 1 size step-up.
5056 class SExtLoadi32CVTf64Pat<dag addrmode, dag INST>
5057   : Pat <(f64 (sint_to_fp (i32 (load addrmode)))),
5058            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
5059                               (SSHLLv2i32_shift
5060                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
5061                                   INST,
5062                                   ssub),
5063                                0),
5064                              dsub)))>, Requires<[NotForCodeSize]>;
5065
5066 def : SExtLoadi32CVTf64Pat<(ro32.Wpat GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext),
5067                            (LDRSroW GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext)>;
5068 def : SExtLoadi32CVTf64Pat<(ro32.Xpat GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext),
5069                            (LDRSroX GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext)>;
5070 def : SExtLoadi32CVTf64Pat<(am_indexed32 GPR64sp:$Rn, uimm12s4:$offset),
5071                            (LDRSui GPR64sp:$Rn, uimm12s4:$offset)>;
5072 def : SExtLoadi32CVTf64Pat<(am_unscaled32 GPR64sp:$Rn, simm9:$offset),
5073                            (LDURSi GPR64sp:$Rn, simm9:$offset)>;
5074
5075 // 64-bits -> double are handled in target specific dag combine:
5076 // performIntToFpCombine.
5077
5078
5079 //----------------------------------------------------------------------------
5080 // AdvSIMD Load-Store Structure
5081 //----------------------------------------------------------------------------
5082 defm LD1 : SIMDLd1Multiple<"ld1">;
5083 defm LD2 : SIMDLd2Multiple<"ld2">;
5084 defm LD3 : SIMDLd3Multiple<"ld3">;
5085 defm LD4 : SIMDLd4Multiple<"ld4">;
5086
5087 defm ST1 : SIMDSt1Multiple<"st1">;
5088 defm ST2 : SIMDSt2Multiple<"st2">;
5089 defm ST3 : SIMDSt3Multiple<"st3">;
5090 defm ST4 : SIMDSt4Multiple<"st4">;
5091
5092 class Ld1Pat<ValueType ty, Instruction INST>
5093   : Pat<(ty (load GPR64sp:$Rn)), (INST GPR64sp:$Rn)>;
5094
5095 def : Ld1Pat<v16i8, LD1Onev16b>;
5096 def : Ld1Pat<v8i16, LD1Onev8h>;
5097 def : Ld1Pat<v4i32, LD1Onev4s>;
5098 def : Ld1Pat<v2i64, LD1Onev2d>;
5099 def : Ld1Pat<v8i8,  LD1Onev8b>;
5100 def : Ld1Pat<v4i16, LD1Onev4h>;
5101 def : Ld1Pat<v2i32, LD1Onev2s>;
5102 def : Ld1Pat<v1i64, LD1Onev1d>;
5103
5104 class St1Pat<ValueType ty, Instruction INST>
5105   : Pat<(store ty:$Vt, GPR64sp:$Rn),
5106         (INST ty:$Vt, GPR64sp:$Rn)>;
5107
5108 def : St1Pat<v16i8, ST1Onev16b>;
5109 def : St1Pat<v8i16, ST1Onev8h>;
5110 def : St1Pat<v4i32, ST1Onev4s>;
5111 def : St1Pat<v2i64, ST1Onev2d>;
5112 def : St1Pat<v8i8,  ST1Onev8b>;
5113 def : St1Pat<v4i16, ST1Onev4h>;
5114 def : St1Pat<v2i32, ST1Onev2s>;
5115 def : St1Pat<v1i64, ST1Onev1d>;
5116
5117 //---
5118 // Single-element
5119 //---
5120
5121 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
5122 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
5123 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
5124 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
5125 let mayLoad = 1, hasSideEffects = 0 in {
5126 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
5127 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
5128 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
5129 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
5130 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
5131 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
5132 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
5133 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
5134 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
5135 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
5136 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
5137 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
5138 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
5139 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
5140 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
5141 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
5142 }
5143
5144 def : Pat<(v8i8 (AArch64dup (i32 (extloadi8 GPR64sp:$Rn)))),
5145           (LD1Rv8b GPR64sp:$Rn)>;
5146 def : Pat<(v16i8 (AArch64dup (i32 (extloadi8 GPR64sp:$Rn)))),
5147           (LD1Rv16b GPR64sp:$Rn)>;
5148 def : Pat<(v4i16 (AArch64dup (i32 (extloadi16 GPR64sp:$Rn)))),
5149           (LD1Rv4h GPR64sp:$Rn)>;
5150 def : Pat<(v8i16 (AArch64dup (i32 (extloadi16 GPR64sp:$Rn)))),
5151           (LD1Rv8h GPR64sp:$Rn)>;
5152 def : Pat<(v2i32 (AArch64dup (i32 (load GPR64sp:$Rn)))),
5153           (LD1Rv2s GPR64sp:$Rn)>;
5154 def : Pat<(v4i32 (AArch64dup (i32 (load GPR64sp:$Rn)))),
5155           (LD1Rv4s GPR64sp:$Rn)>;
5156 def : Pat<(v2i64 (AArch64dup (i64 (load GPR64sp:$Rn)))),
5157           (LD1Rv2d GPR64sp:$Rn)>;
5158 def : Pat<(v1i64 (AArch64dup (i64 (load GPR64sp:$Rn)))),
5159           (LD1Rv1d GPR64sp:$Rn)>;
5160 // Grab the floating point version too
5161 def : Pat<(v2f32 (AArch64dup (f32 (load GPR64sp:$Rn)))),
5162           (LD1Rv2s GPR64sp:$Rn)>;
5163 def : Pat<(v4f32 (AArch64dup (f32 (load GPR64sp:$Rn)))),
5164           (LD1Rv4s GPR64sp:$Rn)>;
5165 def : Pat<(v2f64 (AArch64dup (f64 (load GPR64sp:$Rn)))),
5166           (LD1Rv2d GPR64sp:$Rn)>;
5167 def : Pat<(v1f64 (AArch64dup (f64 (load GPR64sp:$Rn)))),
5168           (LD1Rv1d GPR64sp:$Rn)>;
5169 def : Pat<(v4f16 (AArch64dup (f16 (load GPR64sp:$Rn)))),
5170           (LD1Rv4h GPR64sp:$Rn)>;
5171 def : Pat<(v8f16 (AArch64dup (f16 (load GPR64sp:$Rn)))),
5172           (LD1Rv8h GPR64sp:$Rn)>;
5173
5174 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
5175                     ValueType VTy, ValueType STy, Instruction LD1>
5176   : Pat<(vector_insert (VTy VecListOne128:$Rd),
5177            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
5178         (LD1 VecListOne128:$Rd, VecIndex:$idx, GPR64sp:$Rn)>;
5179
5180 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
5181 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
5182 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
5183 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
5184 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
5185 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
5186 def : Ld1Lane128Pat<load,       VectorIndexH, v8f16, f16, LD1i16>;
5187
5188 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
5189                    ValueType VTy, ValueType STy, Instruction LD1>
5190   : Pat<(vector_insert (VTy VecListOne64:$Rd),
5191            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
5192         (EXTRACT_SUBREG
5193             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
5194                           VecIndex:$idx, GPR64sp:$Rn),
5195             dsub)>;
5196
5197 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
5198 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
5199 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
5200 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
5201 def : Ld1Lane64Pat<load,       VectorIndexH, v4f16, f16, LD1i16>;
5202
5203
5204 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
5205 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
5206 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
5207 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
5208
5209 // Stores
5210 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
5211 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
5212 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
5213 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
5214
5215 let AddedComplexity = 19 in
5216 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
5217                     ValueType VTy, ValueType STy, Instruction ST1>
5218   : Pat<(scalar_store
5219              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
5220              GPR64sp:$Rn),
5221         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn)>;
5222
5223 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
5224 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
5225 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
5226 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
5227 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
5228 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
5229 def : St1Lane128Pat<store,         VectorIndexH, v8f16, f16, ST1i16>;
5230
5231 let AddedComplexity = 19 in
5232 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
5233                    ValueType VTy, ValueType STy, Instruction ST1>
5234   : Pat<(scalar_store
5235              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
5236              GPR64sp:$Rn),
5237         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
5238              VecIndex:$idx, GPR64sp:$Rn)>;
5239
5240 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
5241 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
5242 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
5243 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
5244 def : St1Lane64Pat<store,         VectorIndexH, v4f16, f16, ST1i16>;
5245
5246 multiclass St1LanePost64Pat<SDPatternOperator scalar_store, Operand VecIndex,
5247                              ValueType VTy, ValueType STy, Instruction ST1,
5248                              int offset> {
5249   def : Pat<(scalar_store
5250               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
5251               GPR64sp:$Rn, offset),
5252         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
5253              VecIndex:$idx, GPR64sp:$Rn, XZR)>;
5254
5255   def : Pat<(scalar_store
5256               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
5257               GPR64sp:$Rn, GPR64:$Rm),
5258         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
5259              VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
5260 }
5261
5262 defm : St1LanePost64Pat<post_truncsti8, VectorIndexB, v8i8, i32, ST1i8_POST, 1>;
5263 defm : St1LanePost64Pat<post_truncsti16, VectorIndexH, v4i16, i32, ST1i16_POST,
5264                         2>;
5265 defm : St1LanePost64Pat<post_store, VectorIndexS, v2i32, i32, ST1i32_POST, 4>;
5266 defm : St1LanePost64Pat<post_store, VectorIndexS, v2f32, f32, ST1i32_POST, 4>;
5267 defm : St1LanePost64Pat<post_store, VectorIndexD, v1i64, i64, ST1i64_POST, 8>;
5268 defm : St1LanePost64Pat<post_store, VectorIndexD, v1f64, f64, ST1i64_POST, 8>;
5269 defm : St1LanePost64Pat<post_store, VectorIndexH, v4f16, f16, ST1i16_POST, 2>;
5270
5271 multiclass St1LanePost128Pat<SDPatternOperator scalar_store, Operand VecIndex,
5272                              ValueType VTy, ValueType STy, Instruction ST1,
5273                              int offset> {
5274   def : Pat<(scalar_store
5275               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
5276               GPR64sp:$Rn, offset),
5277         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, XZR)>;
5278
5279   def : Pat<(scalar_store
5280               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
5281               GPR64sp:$Rn, GPR64:$Rm),
5282         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
5283 }
5284
5285 defm : St1LanePost128Pat<post_truncsti8, VectorIndexB, v16i8, i32, ST1i8_POST,
5286                          1>;
5287 defm : St1LanePost128Pat<post_truncsti16, VectorIndexH, v8i16, i32, ST1i16_POST,
5288                          2>;
5289 defm : St1LanePost128Pat<post_store, VectorIndexS, v4i32, i32, ST1i32_POST, 4>;
5290 defm : St1LanePost128Pat<post_store, VectorIndexS, v4f32, f32, ST1i32_POST, 4>;
5291 defm : St1LanePost128Pat<post_store, VectorIndexD, v2i64, i64, ST1i64_POST, 8>;
5292 defm : St1LanePost128Pat<post_store, VectorIndexD, v2f64, f64, ST1i64_POST, 8>;
5293 defm : St1LanePost128Pat<post_store, VectorIndexH, v8f16, f16, ST1i16_POST, 2>;
5294
5295 let mayStore = 1, hasSideEffects = 0 in {
5296 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
5297 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
5298 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
5299 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
5300 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
5301 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
5302 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
5303 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
5304 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
5305 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
5306 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
5307 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
5308 }
5309
5310 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
5311 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
5312 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
5313 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
5314
5315 //----------------------------------------------------------------------------
5316 // Crypto extensions
5317 //----------------------------------------------------------------------------
5318
5319 def AESErr   : AESTiedInst<0b0100, "aese",   int_aarch64_crypto_aese>;
5320 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_aarch64_crypto_aesd>;
5321 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_aarch64_crypto_aesmc>;
5322 def AESIMCrr : AESInst<    0b0111, "aesimc", int_aarch64_crypto_aesimc>;
5323
5324 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_aarch64_crypto_sha1c>;
5325 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_aarch64_crypto_sha1p>;
5326 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_aarch64_crypto_sha1m>;
5327 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_aarch64_crypto_sha1su0>;
5328 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_aarch64_crypto_sha256h>;
5329 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_aarch64_crypto_sha256h2>;
5330 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_aarch64_crypto_sha256su1>;
5331
5332 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_aarch64_crypto_sha1h>;
5333 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_aarch64_crypto_sha1su1>;
5334 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_aarch64_crypto_sha256su0>;
5335
5336 //----------------------------------------------------------------------------
5337 // Compiler-pseudos
5338 //----------------------------------------------------------------------------
5339 // FIXME: Like for X86, these should go in their own separate .td file.
5340
5341 def def32 : PatLeaf<(i32 GPR32:$src), [{
5342   return isDef32(*N);
5343 }]>;
5344
5345 // In the case of a 32-bit def that is known to implicitly zero-extend,
5346 // we can use a SUBREG_TO_REG.
5347 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
5348
5349 // For an anyext, we don't care what the high bits are, so we can perform an
5350 // INSERT_SUBREF into an IMPLICIT_DEF.
5351 def : Pat<(i64 (anyext GPR32:$src)),
5352           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
5353
5354 // When we need to explicitly zero-extend, we use a 32-bit MOV instruction and
5355 // then assert the extension has happened.
5356 def : Pat<(i64 (zext GPR32:$src)),
5357           (SUBREG_TO_REG (i32 0), (ORRWrs WZR, GPR32:$src, 0), sub_32)>;
5358
5359 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
5360 // containing super-reg.
5361 def : Pat<(i64 (sext GPR32:$src)),
5362    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
5363 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
5364 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
5365 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
5366 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
5367 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
5368 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
5369 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
5370
5371 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
5372           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
5373                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
5374 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
5375           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
5376                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
5377
5378 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
5379           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
5380                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
5381 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
5382           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
5383                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
5384
5385 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
5386           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
5387                    (i64 (i64shift_a        imm0_63:$imm)),
5388                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
5389
5390 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
5391 // AddedComplexity for the following patterns since we want to match sext + sra
5392 // patterns before we attempt to match a single sra node.
5393 let AddedComplexity = 20 in {
5394 // We support all sext + sra combinations which preserve at least one bit of the
5395 // original value which is to be sign extended. E.g. we support shifts up to
5396 // bitwidth-1 bits.
5397 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
5398           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
5399 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
5400           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
5401
5402 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
5403           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
5404 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
5405           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
5406
5407 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
5408           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
5409                    (i64 imm0_31:$imm), 31)>;
5410 } // AddedComplexity = 20
5411
5412 // To truncate, we can simply extract from a subregister.
5413 def : Pat<(i32 (trunc GPR64sp:$src)),
5414           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
5415
5416 // __builtin_trap() uses the BRK instruction on AArch64.
5417 def : Pat<(trap), (BRK 1)>;
5418
5419 // Conversions within AdvSIMD types in the same register size are free.
5420 // But because we need a consistent lane ordering, in big endian many
5421 // conversions require one or more REV instructions.
5422 //
5423 // Consider a simple memory load followed by a bitconvert then a store.
5424 //   v0 = load v2i32
5425 //   v1 = BITCAST v2i32 v0 to v4i16
5426 //        store v4i16 v2
5427 //
5428 // In big endian mode every memory access has an implicit byte swap. LDR and
5429 // STR do a 64-bit byte swap, whereas LD1/ST1 do a byte swap per lane - that
5430 // is, they treat the vector as a sequence of elements to be byte-swapped.
5431 // The two pairs of instructions are fundamentally incompatible. We've decided
5432 // to use LD1/ST1 only to simplify compiler implementation.
5433 //
5434 // LD1/ST1 perform the equivalent of a sequence of LDR/STR + REV. This makes
5435 // the original code sequence:
5436 //   v0 = load v2i32
5437 //   v1 = REV v2i32                  (implicit)
5438 //   v2 = BITCAST v2i32 v1 to v4i16
5439 //   v3 = REV v4i16 v2               (implicit)
5440 //        store v4i16 v3
5441 //
5442 // But this is now broken - the value stored is different to the value loaded
5443 // due to lane reordering. To fix this, on every BITCAST we must perform two
5444 // other REVs:
5445 //   v0 = load v2i32
5446 //   v1 = REV v2i32                  (implicit)
5447 //   v2 = REV v2i32
5448 //   v3 = BITCAST v2i32 v2 to v4i16
5449 //   v4 = REV v4i16
5450 //   v5 = REV v4i16 v4               (implicit)
5451 //        store v4i16 v5
5452 //
5453 // This means an extra two instructions, but actually in most cases the two REV
5454 // instructions can be combined into one. For example:
5455 //   (REV64_2s (REV64_4h X)) === (REV32_4h X)
5456 //
5457 // There is also no 128-bit REV instruction. This must be synthesized with an
5458 // EXT instruction.
5459 //
5460 // Most bitconverts require some sort of conversion. The only exceptions are:
5461 //   a) Identity conversions -  vNfX <-> vNiX
5462 //   b) Single-lane-to-scalar - v1fX <-> fX or v1iX <-> iX
5463 //
5464
5465 // Natural vector casts (64 bit)
5466 def : Pat<(v8i8 (AArch64NvCast (v2i32 FPR64:$src))), (v8i8 FPR64:$src)>;
5467 def : Pat<(v4i16 (AArch64NvCast (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
5468 def : Pat<(v4f16 (AArch64NvCast (v2i32 FPR64:$src))), (v4f16 FPR64:$src)>;
5469 def : Pat<(v2i32 (AArch64NvCast (v2i32 FPR64:$src))), (v2i32 FPR64:$src)>;
5470 def : Pat<(v2f32 (AArch64NvCast (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
5471 def : Pat<(v1i64 (AArch64NvCast (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
5472
5473 def : Pat<(v8i8 (AArch64NvCast (v4i16 FPR64:$src))), (v8i8 FPR64:$src)>;
5474 def : Pat<(v4i16 (AArch64NvCast (v4i16 FPR64:$src))), (v4i16 FPR64:$src)>;
5475 def : Pat<(v4f16 (AArch64NvCast (v4i16 FPR64:$src))), (v4f16 FPR64:$src)>;
5476 def : Pat<(v2i32 (AArch64NvCast (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
5477 def : Pat<(v1i64 (AArch64NvCast (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
5478
5479 def : Pat<(v8i8 (AArch64NvCast (v8i8 FPR64:$src))), (v8i8 FPR64:$src)>;
5480 def : Pat<(v4i16 (AArch64NvCast (v8i8 FPR64:$src))), (v4i16 FPR64:$src)>;
5481 def : Pat<(v4f16 (AArch64NvCast (v8i8 FPR64:$src))), (v4f16 FPR64:$src)>;
5482 def : Pat<(v2i32 (AArch64NvCast (v8i8 FPR64:$src))), (v2i32 FPR64:$src)>;
5483 def : Pat<(v1i64 (AArch64NvCast (v8i8 FPR64:$src))), (v1i64 FPR64:$src)>;
5484
5485 def : Pat<(v8i8 (AArch64NvCast (f64 FPR64:$src))), (v8i8 FPR64:$src)>;
5486 def : Pat<(v4i16 (AArch64NvCast (f64 FPR64:$src))), (v4i16 FPR64:$src)>;
5487 def : Pat<(v4f16 (AArch64NvCast (f64 FPR64:$src))), (v4f16 FPR64:$src)>;
5488 def : Pat<(v2i32 (AArch64NvCast (f64 FPR64:$src))), (v2i32 FPR64:$src)>;
5489 def : Pat<(v2f32 (AArch64NvCast (f64 FPR64:$src))), (v2f32 FPR64:$src)>;
5490 def : Pat<(v1i64 (AArch64NvCast (f64 FPR64:$src))), (v1i64 FPR64:$src)>;
5491 def : Pat<(v1f64 (AArch64NvCast (f64 FPR64:$src))), (v1f64 FPR64:$src)>;
5492
5493 def : Pat<(v8i8 (AArch64NvCast (v2f32 FPR64:$src))), (v8i8 FPR64:$src)>;
5494 def : Pat<(v4i16 (AArch64NvCast (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
5495 def : Pat<(v2i32 (AArch64NvCast (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
5496 def : Pat<(v2f32 (AArch64NvCast (v2f32 FPR64:$src))), (v2f32 FPR64:$src)>;
5497 def : Pat<(v1i64 (AArch64NvCast (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
5498
5499 // Natural vector casts (128 bit)
5500 def : Pat<(v16i8 (AArch64NvCast (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
5501 def : Pat<(v8i16 (AArch64NvCast (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
5502 def : Pat<(v8f16 (AArch64NvCast (v4i32 FPR128:$src))), (v8f16 FPR128:$src)>;
5503 def : Pat<(v4i32 (AArch64NvCast (v4i32 FPR128:$src))), (v4i32 FPR128:$src)>;
5504 def : Pat<(v4f32 (AArch64NvCast (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
5505 def : Pat<(v2i64 (AArch64NvCast (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
5506 def : Pat<(v2f64 (AArch64NvCast (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
5507
5508 def : Pat<(v16i8 (AArch64NvCast (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
5509 def : Pat<(v8i16 (AArch64NvCast (v8i16 FPR128:$src))), (v8i16 FPR128:$src)>;
5510 def : Pat<(v8f16 (AArch64NvCast (v8i16 FPR128:$src))), (v8f16 FPR128:$src)>;
5511 def : Pat<(v4i32 (AArch64NvCast (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
5512 def : Pat<(v2i64 (AArch64NvCast (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
5513 def : Pat<(v4f32 (AArch64NvCast (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
5514 def : Pat<(v2f64 (AArch64NvCast (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
5515
5516 def : Pat<(v16i8 (AArch64NvCast (v16i8 FPR128:$src))), (v16i8 FPR128:$src)>;
5517 def : Pat<(v8i16 (AArch64NvCast (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
5518 def : Pat<(v8f16 (AArch64NvCast (v16i8 FPR128:$src))), (v8f16 FPR128:$src)>;
5519 def : Pat<(v4i32 (AArch64NvCast (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
5520 def : Pat<(v2i64 (AArch64NvCast (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
5521 def : Pat<(v4f32 (AArch64NvCast (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
5522 def : Pat<(v2f64 (AArch64NvCast (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
5523
5524 def : Pat<(v16i8 (AArch64NvCast (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
5525 def : Pat<(v8i16 (AArch64NvCast (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
5526 def : Pat<(v8f16 (AArch64NvCast (v2i64 FPR128:$src))), (v8f16 FPR128:$src)>;
5527 def : Pat<(v4i32 (AArch64NvCast (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
5528 def : Pat<(v2i64 (AArch64NvCast (v2i64 FPR128:$src))), (v2i64 FPR128:$src)>;
5529 def : Pat<(v4f32 (AArch64NvCast (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
5530 def : Pat<(v2f64 (AArch64NvCast (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
5531
5532 def : Pat<(v16i8 (AArch64NvCast (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
5533 def : Pat<(v8i16 (AArch64NvCast (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
5534 def : Pat<(v4i32 (AArch64NvCast (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
5535 def : Pat<(v4f32 (AArch64NvCast (v4f32 FPR128:$src))), (v4f32 FPR128:$src)>;
5536 def : Pat<(v2i64 (AArch64NvCast (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
5537 def : Pat<(v8f16 (AArch64NvCast (v4f32 FPR128:$src))), (v8f16 FPR128:$src)>;
5538 def : Pat<(v2f64 (AArch64NvCast (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
5539
5540 def : Pat<(v16i8 (AArch64NvCast (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
5541 def : Pat<(v8i16 (AArch64NvCast (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
5542 def : Pat<(v4i32 (AArch64NvCast (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
5543 def : Pat<(v2i64 (AArch64NvCast (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
5544 def : Pat<(v2f64 (AArch64NvCast (v2f64 FPR128:$src))), (v2f64 FPR128:$src)>;
5545 def : Pat<(v8f16 (AArch64NvCast (v2f64 FPR128:$src))), (v8f16 FPR128:$src)>;
5546 def : Pat<(v4f32 (AArch64NvCast (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
5547
5548 let Predicates = [IsLE] in {
5549 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5550 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5551 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5552 def : Pat<(v4f16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5553 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5554
5555 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
5556           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5557 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
5558           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5559 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
5560           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5561 def : Pat<(i64 (bitconvert (v4f16 V64:$Vn))),
5562           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5563 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
5564           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5565 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
5566           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5567 }
5568 let Predicates = [IsBE] in {
5569 def : Pat<(v8i8  (bitconvert GPR64:$Xn)),
5570                  (REV64v8i8 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5571 def : Pat<(v4i16 (bitconvert GPR64:$Xn)),
5572                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5573 def : Pat<(v2i32 (bitconvert GPR64:$Xn)),
5574                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5575 def : Pat<(v4f16 (bitconvert GPR64:$Xn)),
5576                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5577 def : Pat<(v2f32 (bitconvert GPR64:$Xn)),
5578                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5579
5580 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
5581           (REV64v8i8 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5582 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
5583           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5584 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
5585           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5586 def : Pat<(i64 (bitconvert (v4f16 V64:$Vn))),
5587           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5588 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
5589           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5590 }
5591 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5592 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5593 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
5594           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5595 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
5596           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5597 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
5598           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5599 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
5600
5601 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
5602           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
5603 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
5604           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
5605 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
5606           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5607 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
5608           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
5609 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
5610           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5611
5612 let Predicates = [IsLE] in {
5613 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
5614 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
5615 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
5616 def : Pat<(v1i64 (bitconvert (v4f16 FPR64:$src))), (v1i64 FPR64:$src)>;
5617 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
5618 }
5619 let Predicates = [IsBE] in {
5620 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))),
5621                              (v1i64 (REV64v2i32 FPR64:$src))>;
5622 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))),
5623                              (v1i64 (REV64v4i16 FPR64:$src))>;
5624 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))),
5625                              (v1i64 (REV64v8i8 FPR64:$src))>;
5626 def : Pat<(v1i64 (bitconvert (v4f16 FPR64:$src))),
5627                              (v1i64 (REV64v4i16 FPR64:$src))>;
5628 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))),
5629                              (v1i64 (REV64v2i32 FPR64:$src))>;
5630 }
5631 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
5632 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
5633
5634 let Predicates = [IsLE] in {
5635 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
5636 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
5637 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
5638 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
5639 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
5640 def : Pat<(v2i32 (bitconvert (v4f16 FPR64:$src))), (v2i32 FPR64:$src)>;
5641 }
5642 let Predicates = [IsBE] in {
5643 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))),
5644                              (v2i32 (REV64v2i32 FPR64:$src))>;
5645 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))),
5646                              (v2i32 (REV32v4i16 FPR64:$src))>;
5647 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))),
5648                              (v2i32 (REV32v8i8 FPR64:$src))>;
5649 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))),
5650                              (v2i32 (REV64v2i32 FPR64:$src))>;
5651 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))),
5652                              (v2i32 (REV64v2i32 FPR64:$src))>;
5653 def : Pat<(v2i32 (bitconvert (v4f16 FPR64:$src))),
5654                              (v2i32 (REV64v4i16 FPR64:$src))>;
5655 }
5656 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
5657
5658 let Predicates = [IsLE] in {
5659 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
5660 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
5661 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
5662 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
5663 def : Pat<(v4i16 (bitconvert (v4f16 FPR64:$src))), (v4i16 FPR64:$src)>;
5664 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
5665 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
5666 }
5667 let Predicates = [IsBE] in {
5668 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))),
5669                              (v4i16 (REV64v4i16 FPR64:$src))>;
5670 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))),
5671                              (v4i16 (REV32v4i16 FPR64:$src))>;
5672 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))),
5673                              (v4i16 (REV16v8i8 FPR64:$src))>;
5674 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))),
5675                              (v4i16 (REV64v4i16 FPR64:$src))>;
5676 def : Pat<(v4i16 (bitconvert (v4f16 FPR64:$src))),
5677                              (v4i16 (REV32v4i16 FPR64:$src))>;
5678 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))),
5679                              (v4i16 (REV32v4i16 FPR64:$src))>;
5680 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))),
5681                              (v4i16 (REV64v4i16 FPR64:$src))>;
5682 }
5683
5684 let Predicates = [IsLE] in {
5685 def : Pat<(v4f16 (bitconvert (v1i64 FPR64:$src))), (v4f16 FPR64:$src)>;
5686 def : Pat<(v4f16 (bitconvert (v2i32 FPR64:$src))), (v4f16 FPR64:$src)>;
5687 def : Pat<(v4f16 (bitconvert (v4i16 FPR64:$src))), (v4f16 FPR64:$src)>;
5688 def : Pat<(v4f16 (bitconvert (v8i8  FPR64:$src))), (v4f16 FPR64:$src)>;
5689 def : Pat<(v4f16 (bitconvert (f64   FPR64:$src))), (v4f16 FPR64:$src)>;
5690 def : Pat<(v4f16 (bitconvert (v2f32 FPR64:$src))), (v4f16 FPR64:$src)>;
5691 def : Pat<(v4f16 (bitconvert (v1f64 FPR64:$src))), (v4f16 FPR64:$src)>;
5692 }
5693 let Predicates = [IsBE] in {
5694 def : Pat<(v4f16 (bitconvert (v1i64 FPR64:$src))),
5695                              (v4f16 (REV64v4i16 FPR64:$src))>;
5696 def : Pat<(v4f16 (bitconvert (v2i32 FPR64:$src))),
5697                              (v4f16 (REV64v4i16 FPR64:$src))>;
5698 def : Pat<(v4f16 (bitconvert (v4i16 FPR64:$src))),
5699                              (v4f16 (REV64v4i16 FPR64:$src))>;
5700 def : Pat<(v4f16 (bitconvert (v8i8  FPR64:$src))),
5701                              (v4f16 (REV16v8i8 FPR64:$src))>;
5702 def : Pat<(v4f16 (bitconvert (f64   FPR64:$src))),
5703                              (v4f16 (REV64v4i16 FPR64:$src))>;
5704 def : Pat<(v4f16 (bitconvert (v2f32 FPR64:$src))),
5705                              (v4f16 (REV64v4i16 FPR64:$src))>;
5706 def : Pat<(v4f16 (bitconvert (v1f64 FPR64:$src))),
5707                              (v4f16 (REV64v4i16 FPR64:$src))>;
5708 }
5709
5710
5711
5712 let Predicates = [IsLE] in {
5713 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
5714 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
5715 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
5716 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
5717 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
5718 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
5719 def : Pat<(v8i8  (bitconvert (v4f16 FPR64:$src))), (v8i8  FPR64:$src)>;
5720 }
5721 let Predicates = [IsBE] in {
5722 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))),
5723                              (v8i8 (REV64v8i8 FPR64:$src))>;
5724 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))),
5725                              (v8i8 (REV32v8i8 FPR64:$src))>;
5726 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))),
5727                              (v8i8 (REV16v8i8 FPR64:$src))>;
5728 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))),
5729                              (v8i8 (REV64v8i8 FPR64:$src))>;
5730 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))),
5731                              (v8i8 (REV32v8i8 FPR64:$src))>;
5732 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))),
5733                              (v8i8 (REV64v8i8 FPR64:$src))>;
5734 def : Pat<(v8i8  (bitconvert (v4f16 FPR64:$src))),
5735                              (v8i8 (REV16v8i8 FPR64:$src))>;
5736 }
5737
5738 let Predicates = [IsLE] in {
5739 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
5740 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
5741 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
5742 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
5743 def : Pat<(f64   (bitconvert (v4f16 FPR64:$src))), (f64   FPR64:$src)>;
5744 }
5745 let Predicates = [IsBE] in {
5746 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))),
5747                              (f64 (REV64v2i32 FPR64:$src))>;
5748 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))),
5749                              (f64 (REV64v4i16 FPR64:$src))>;
5750 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))),
5751                              (f64 (REV64v2i32 FPR64:$src))>;
5752 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))),
5753                              (f64 (REV64v8i8 FPR64:$src))>;
5754 def : Pat<(f64   (bitconvert (v4f16 FPR64:$src))),
5755                              (f64 (REV64v4i16 FPR64:$src))>;
5756 }
5757 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
5758 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
5759
5760 let Predicates = [IsLE] in {
5761 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
5762 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
5763 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
5764 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
5765 def : Pat<(v1f64 (bitconvert (v4f16 FPR64:$src))), (v1f64 FPR64:$src)>;
5766 }
5767 let Predicates = [IsBE] in {
5768 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))),
5769                              (v1f64 (REV64v2i32 FPR64:$src))>;
5770 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))),
5771                              (v1f64 (REV64v4i16 FPR64:$src))>;
5772 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))),
5773                              (v1f64 (REV64v8i8 FPR64:$src))>;
5774 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))),
5775                              (v1f64 (REV64v2i32 FPR64:$src))>;
5776 def : Pat<(v1f64 (bitconvert (v4f16 FPR64:$src))),
5777                              (v1f64 (REV64v4i16 FPR64:$src))>;
5778 }
5779 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
5780 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
5781
5782 let Predicates = [IsLE] in {
5783 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
5784 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
5785 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
5786 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
5787 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
5788 def : Pat<(v2f32 (bitconvert (v4f16 FPR64:$src))), (v2f32 FPR64:$src)>;
5789 }
5790 let Predicates = [IsBE] in {
5791 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))),
5792                              (v2f32 (REV64v2i32 FPR64:$src))>;
5793 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))),
5794                              (v2f32 (REV32v4i16 FPR64:$src))>;
5795 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))),
5796                              (v2f32 (REV32v8i8 FPR64:$src))>;
5797 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))),
5798                              (v2f32 (REV64v2i32 FPR64:$src))>;
5799 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))),
5800                              (v2f32 (REV64v2i32 FPR64:$src))>;
5801 def : Pat<(v2f32 (bitconvert (v4f16 FPR64:$src))),
5802                              (v2f32 (REV64v4i16 FPR64:$src))>;
5803 }
5804 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
5805
5806 let Predicates = [IsLE] in {
5807 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
5808 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
5809 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
5810 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
5811 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
5812 def : Pat<(f128 (bitconvert (v8f16 FPR128:$src))), (f128 FPR128:$src)>;
5813 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))), (f128 FPR128:$src)>;
5814 }
5815 let Predicates = [IsBE] in {
5816 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))),
5817                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
5818 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))),
5819                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
5820                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
5821 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))),
5822                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
5823                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
5824 def : Pat<(f128 (bitconvert (v8f16 FPR128:$src))),
5825                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
5826                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
5827 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))),
5828                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
5829 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))),
5830                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
5831                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
5832 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))),
5833                             (f128 (EXTv16i8 (REV64v16i8 FPR128:$src),
5834                                             (REV64v16i8 FPR128:$src), (i32 8)))>;
5835 }
5836
5837 let Predicates = [IsLE] in {
5838 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
5839 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
5840 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
5841 def : Pat<(v2f64 (bitconvert (v8f16 FPR128:$src))), (v2f64 FPR128:$src)>;
5842 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
5843 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
5844 }
5845 let Predicates = [IsBE] in {
5846 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))),
5847                              (v2f64 (EXTv16i8 FPR128:$src,
5848                                               FPR128:$src, (i32 8)))>;
5849 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))),
5850                              (v2f64 (REV64v4i32 FPR128:$src))>;
5851 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))),
5852                              (v2f64 (REV64v8i16 FPR128:$src))>;
5853 def : Pat<(v2f64 (bitconvert (v8f16 FPR128:$src))),
5854                              (v2f64 (REV64v8i16 FPR128:$src))>;
5855 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))),
5856                              (v2f64 (REV64v16i8 FPR128:$src))>;
5857 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))),
5858                              (v2f64 (REV64v4i32 FPR128:$src))>;
5859 }
5860 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
5861
5862 let Predicates = [IsLE] in {
5863 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
5864 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
5865 def : Pat<(v4f32 (bitconvert (v8f16 FPR128:$src))), (v4f32 FPR128:$src)>;
5866 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
5867 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
5868 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
5869 }
5870 let Predicates = [IsBE] in {
5871 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))),
5872                              (v4f32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5873                                     (REV64v4i32 FPR128:$src), (i32 8)))>;
5874 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))),
5875                              (v4f32 (REV32v8i16 FPR128:$src))>;
5876 def : Pat<(v4f32 (bitconvert (v8f16 FPR128:$src))),
5877                              (v4f32 (REV32v8i16 FPR128:$src))>;
5878 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))),
5879                              (v4f32 (REV32v16i8 FPR128:$src))>;
5880 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))),
5881                              (v4f32 (REV64v4i32 FPR128:$src))>;
5882 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))),
5883                              (v4f32 (REV64v4i32 FPR128:$src))>;
5884 }
5885 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
5886
5887 let Predicates = [IsLE] in {
5888 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
5889 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
5890 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
5891 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
5892 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
5893 def : Pat<(v2i64 (bitconvert (v8f16 FPR128:$src))), (v2i64 FPR128:$src)>;
5894 }
5895 let Predicates = [IsBE] in {
5896 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))),
5897                              (v2i64 (EXTv16i8 FPR128:$src,
5898                                               FPR128:$src, (i32 8)))>;
5899 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))),
5900                              (v2i64 (REV64v4i32 FPR128:$src))>;
5901 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))),
5902                              (v2i64 (REV64v8i16 FPR128:$src))>;
5903 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))),
5904                              (v2i64 (REV64v16i8 FPR128:$src))>;
5905 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))),
5906                              (v2i64 (REV64v4i32 FPR128:$src))>;
5907 def : Pat<(v2i64 (bitconvert (v8f16 FPR128:$src))),
5908                              (v2i64 (REV64v8i16 FPR128:$src))>;
5909 }
5910 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
5911
5912 let Predicates = [IsLE] in {
5913 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
5914 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
5915 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
5916 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
5917 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
5918 def : Pat<(v4i32 (bitconvert (v8f16 FPR128:$src))), (v4i32 FPR128:$src)>;
5919 }
5920 let Predicates = [IsBE] in {
5921 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))),
5922                              (v4i32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5923                                               (REV64v4i32 FPR128:$src),
5924                                               (i32 8)))>;
5925 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))),
5926                              (v4i32 (REV64v4i32 FPR128:$src))>;
5927 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))),
5928                              (v4i32 (REV32v8i16 FPR128:$src))>;
5929 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))),
5930                              (v4i32 (REV32v16i8 FPR128:$src))>;
5931 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))),
5932                              (v4i32 (REV64v4i32 FPR128:$src))>;
5933 def : Pat<(v4i32 (bitconvert (v8f16 FPR128:$src))),
5934                              (v4i32 (REV32v8i16 FPR128:$src))>;
5935 }
5936 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
5937
5938 let Predicates = [IsLE] in {
5939 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
5940 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
5941 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
5942 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
5943 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
5944 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
5945 def : Pat<(v8i16 (bitconvert (v8f16 FPR128:$src))), (v8i16 FPR128:$src)>;
5946 }
5947 let Predicates = [IsBE] in {
5948 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))),
5949                              (v8i16 (EXTv16i8 (REV64v8i16 FPR128:$src),
5950                                               (REV64v8i16 FPR128:$src),
5951                                               (i32 8)))>;
5952 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))),
5953                              (v8i16 (REV64v8i16 FPR128:$src))>;
5954 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))),
5955                              (v8i16 (REV32v8i16 FPR128:$src))>;
5956 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))),
5957                              (v8i16 (REV16v16i8 FPR128:$src))>;
5958 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))),
5959                              (v8i16 (REV64v8i16 FPR128:$src))>;
5960 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))),
5961                              (v8i16 (REV32v8i16 FPR128:$src))>;
5962 def : Pat<(v8i16 (bitconvert (v8f16 FPR128:$src))),
5963                              (v8i16 (REV32v8i16 FPR128:$src))>;
5964 }
5965
5966 let Predicates = [IsLE] in {
5967 def : Pat<(v8f16 (bitconvert (f128  FPR128:$src))), (v8f16 FPR128:$src)>;
5968 def : Pat<(v8f16 (bitconvert (v2i64 FPR128:$src))), (v8f16 FPR128:$src)>;
5969 def : Pat<(v8f16 (bitconvert (v4i32 FPR128:$src))), (v8f16 FPR128:$src)>;
5970 def : Pat<(v8f16 (bitconvert (v8i16 FPR128:$src))), (v8f16 FPR128:$src)>;
5971 def : Pat<(v8f16 (bitconvert (v16i8 FPR128:$src))), (v8f16 FPR128:$src)>;
5972 def : Pat<(v8f16 (bitconvert (v2f64 FPR128:$src))), (v8f16 FPR128:$src)>;
5973 def : Pat<(v8f16 (bitconvert (v4f32 FPR128:$src))), (v8f16 FPR128:$src)>;
5974 }
5975 let Predicates = [IsBE] in {
5976 def : Pat<(v8f16 (bitconvert (f128  FPR128:$src))),
5977                              (v8f16 (EXTv16i8 (REV64v8i16 FPR128:$src),
5978                                               (REV64v8i16 FPR128:$src),
5979                                               (i32 8)))>;
5980 def : Pat<(v8f16 (bitconvert (v2i64 FPR128:$src))),
5981                              (v8f16 (REV64v8i16 FPR128:$src))>;
5982 def : Pat<(v8f16 (bitconvert (v4i32 FPR128:$src))),
5983                              (v8f16 (REV32v8i16 FPR128:$src))>;
5984 def : Pat<(v8f16 (bitconvert (v8i16 FPR128:$src))),
5985                              (v8f16 (REV64v8i16 FPR128:$src))>;
5986 def : Pat<(v8f16 (bitconvert (v16i8 FPR128:$src))),
5987                              (v8f16 (REV16v16i8 FPR128:$src))>;
5988 def : Pat<(v8f16 (bitconvert (v2f64 FPR128:$src))),
5989                              (v8f16 (REV64v8i16 FPR128:$src))>;
5990 def : Pat<(v8f16 (bitconvert (v4f32 FPR128:$src))),
5991                              (v8f16 (REV32v8i16 FPR128:$src))>;
5992 }
5993
5994 let Predicates = [IsLE] in {
5995 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
5996 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
5997 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
5998 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
5999 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
6000 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
6001 def : Pat<(v16i8 (bitconvert (v8f16 FPR128:$src))), (v16i8 FPR128:$src)>;
6002 }
6003 let Predicates = [IsBE] in {
6004 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))),
6005                              (v16i8 (EXTv16i8 (REV64v16i8 FPR128:$src),
6006                                               (REV64v16i8 FPR128:$src),
6007                                               (i32 8)))>;
6008 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))),
6009                              (v16i8 (REV64v16i8 FPR128:$src))>;
6010 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))),
6011                              (v16i8 (REV32v16i8 FPR128:$src))>;
6012 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))),
6013                              (v16i8 (REV16v16i8 FPR128:$src))>;
6014 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))),
6015                              (v16i8 (REV64v16i8 FPR128:$src))>;
6016 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))),
6017                              (v16i8 (REV32v16i8 FPR128:$src))>;
6018 def : Pat<(v16i8 (bitconvert (v8f16 FPR128:$src))),
6019                              (v16i8 (REV16v16i8 FPR128:$src))>;
6020 }
6021
6022 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 0))),
6023            (EXTRACT_SUBREG V128:$Rn, dsub)>;
6024 def : Pat<(v8i8 (extract_subvector V128:$Rn, (i64 0))),
6025            (EXTRACT_SUBREG V128:$Rn, dsub)>;
6026 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 0))),
6027            (EXTRACT_SUBREG V128:$Rn, dsub)>;
6028 def : Pat<(v4f16 (extract_subvector V128:$Rn, (i64 0))),
6029            (EXTRACT_SUBREG V128:$Rn, dsub)>;
6030 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 0))),
6031            (EXTRACT_SUBREG V128:$Rn, dsub)>;
6032 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 0))),
6033            (EXTRACT_SUBREG V128:$Rn, dsub)>;
6034 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 0))),
6035            (EXTRACT_SUBREG V128:$Rn, dsub)>;
6036
6037 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
6038           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
6039 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
6040           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
6041 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
6042           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
6043 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
6044           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
6045
6046 // A 64-bit subvector insert to the first 128-bit vector position
6047 // is a subregister copy that needs no instruction.
6048 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
6049           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
6050 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
6051           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
6052 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
6053           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
6054 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
6055           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
6056 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
6057           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
6058 def : Pat<(insert_subvector undef, (v4f16 FPR64:$src), (i32 0)),
6059           (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
6060 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
6061           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
6062
6063 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
6064 // or v2f32.
6065 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
6066                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
6067            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
6068 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
6069                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
6070            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
6071     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
6072     // so we match on v4f32 here, not v2f32. This will also catch adding
6073     // the low two lanes of a true v4f32 vector.
6074 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
6075                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
6076           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
6077
6078 // Scalar 64-bit shifts in FPR64 registers.
6079 def : Pat<(i64 (int_aarch64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
6080           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
6081 def : Pat<(i64 (int_aarch64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
6082           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
6083 def : Pat<(i64 (int_aarch64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
6084           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
6085 def : Pat<(i64 (int_aarch64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
6086           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
6087
6088 // Patterns for nontemporal/no-allocate stores.
6089 // We have to resort to tricks to turn a single-input store into a store pair,
6090 // because there is no single-input nontemporal store, only STNP.
6091 let Predicates = [IsLE] in {
6092 let AddedComplexity = 15 in {
6093 class NTStore128Pat<ValueType VT> :
6094   Pat<(nontemporalstore (VT FPR128:$Rt),
6095         (am_indexed7s64 GPR64sp:$Rn, simm7s8:$offset)),
6096       (STNPDi (EXTRACT_SUBREG FPR128:$Rt, dsub),
6097               (CPYi64 FPR128:$Rt, (i64 1)),
6098               GPR64sp:$Rn, simm7s8:$offset)>;
6099
6100 def : NTStore128Pat<v2i64>;
6101 def : NTStore128Pat<v4i32>;
6102 def : NTStore128Pat<v8i16>;
6103 def : NTStore128Pat<v16i8>;
6104
6105 class NTStore64Pat<ValueType VT> :
6106   Pat<(nontemporalstore (VT FPR64:$Rt),
6107         (am_indexed7s32 GPR64sp:$Rn, simm7s4:$offset)),
6108       (STNPSi (EXTRACT_SUBREG FPR64:$Rt, ssub),
6109               (CPYi32 (SUBREG_TO_REG (i64 0), FPR64:$Rt, dsub), (i64 1)),
6110               GPR64sp:$Rn, simm7s4:$offset)>;
6111
6112 // FIXME: Shouldn't v1f64 loads/stores be promoted to v1i64?
6113 def : NTStore64Pat<v1f64>;
6114 def : NTStore64Pat<v1i64>;
6115 def : NTStore64Pat<v2i32>;
6116 def : NTStore64Pat<v4i16>;
6117 def : NTStore64Pat<v8i8>;
6118
6119 def : Pat<(nontemporalstore GPR64:$Rt,
6120             (am_indexed7s32 GPR64sp:$Rn, simm7s4:$offset)),
6121           (STNPWi (EXTRACT_SUBREG GPR64:$Rt, sub_32),
6122                   (EXTRACT_SUBREG (UBFMXri GPR64:$Rt, 32, 63), sub_32),
6123                   GPR64sp:$Rn, simm7s4:$offset)>;
6124 } // AddedComplexity=10
6125 } // Predicates = [IsLE]
6126
6127 // Tail call return handling. These are all compiler pseudo-instructions,
6128 // so no encoding information or anything like that.
6129 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
6130   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst, i32imm:$FPDiff), []>,
6131                    Sched<[WriteBrReg]>;
6132   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst, i32imm:$FPDiff), []>,
6133                    Sched<[WriteBrReg]>;
6134 }
6135
6136 def : Pat<(AArch64tcret tcGPR64:$dst, (i32 timm:$FPDiff)),
6137           (TCRETURNri tcGPR64:$dst, imm:$FPDiff)>;
6138 def : Pat<(AArch64tcret tglobaladdr:$dst, (i32 timm:$FPDiff)),
6139           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
6140 def : Pat<(AArch64tcret texternalsym:$dst, (i32 timm:$FPDiff)),
6141           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
6142
6143 include "AArch64InstrAtomics.td"