contrib/llvm/lib/Target/AArch64/AArch64InstrInfo.td

   1 //=- AArch64InstrInfo.td - Describe the AArch64 Instructions -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // AArch64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM Instruction Predicate Definitions.
  16 //
  17 def HasV8_1a         : Predicate<"Subtarget->hasV8_1aOps()">,
  18                                  AssemblerPredicate<"HasV8_1aOps", "armv8.1a">;
  19 def HasV8_2a         : Predicate<"Subtarget->hasV8_2aOps()">,
  20                                  AssemblerPredicate<"HasV8_2aOps", "armv8.2a">;
  21 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
  22                                AssemblerPredicate<"FeatureFPARMv8", "fp-armv8">;
  23 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
  24                                  AssemblerPredicate<"FeatureNEON", "neon">;
  25 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
  26                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
  27 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
  28                                  AssemblerPredicate<"FeatureCRC", "crc">;
  29 def HasLSE           : Predicate<"Subtarget->hasLSE()">,
  30                                  AssemblerPredicate<"FeatureLSE", "lse">;
  31 def HasRAS           : Predicate<"Subtarget->hasRAS()">,
  32                                  AssemblerPredicate<"FeatureRAS", "ras">;
  33 def HasRDM           : Predicate<"Subtarget->hasRDM()">,
  34                                  AssemblerPredicate<"FeatureRDM", "rdm">;
  35 def HasPerfMon       : Predicate<"Subtarget->hasPerfMon()">;
  36 def HasFullFP16      : Predicate<"Subtarget->hasFullFP16()">,
  37                                  AssemblerPredicate<"FeatureFullFP16", "fullfp16">;
  38 def HasSPE           : Predicate<"Subtarget->hasSPE()">,
  39                                  AssemblerPredicate<"FeatureSPE", "spe">;
  40
  41 def IsLE             : Predicate<"Subtarget->isLittleEndian()">;
  42 def IsBE             : Predicate<"!Subtarget->isLittleEndian()">;
  43 def UseAlternateSExtLoadCVTF32
  44     : Predicate<"Subtarget->useAlternateSExtLoadCVTF32Pattern()">;
  45
  46 def UseNegativeImmediates
  47     : Predicate<"false">, AssemblerPredicate<"!FeatureNoNegativeImmediates",
  48                                              "NegativeImmediates">;
  49
  50
  51 //===----------------------------------------------------------------------===//
  52 // AArch64-specific DAG Nodes.
  53 //
  54
  55 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  56 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  57                                               [SDTCisSameAs<0, 2>,
  58                                                SDTCisSameAs<0, 3>,
  59                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  60
  61 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  62 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  63                                             [SDTCisSameAs<0, 1>,
  64                                              SDTCisSameAs<0, 2>,
  65                                              SDTCisInt<0>,
  66                                              SDTCisVT<3, i32>]>;
  67
  68 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  69 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  70                                             [SDTCisSameAs<0, 2>,
  71                                              SDTCisSameAs<0, 3>,
  72                                              SDTCisInt<0>,
  73                                              SDTCisVT<1, i32>,
  74                                              SDTCisVT<4, i32>]>;
  75
  76 def SDT_AArch64Brcond  : SDTypeProfile<0, 3,
  77                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  78                                       SDTCisVT<2, i32>]>;
  79 def SDT_AArch64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  80 def SDT_AArch64tbz : SDTypeProfile<0, 3, [SDTCisInt<0>, SDTCisInt<1>,
  81                                         SDTCisVT<2, OtherVT>]>;
  82
  83
  84 def SDT_AArch64CSel  : SDTypeProfile<1, 4,
  85                                    [SDTCisSameAs<0, 1>,
  86                                     SDTCisSameAs<0, 2>,
  87                                     SDTCisInt<3>,
  88                                     SDTCisVT<4, i32>]>;
  89 def SDT_AArch64CCMP : SDTypeProfile<1, 5,
  90                                     [SDTCisVT<0, i32>,
  91                                      SDTCisInt<1>,
  92                                      SDTCisSameAs<1, 2>,
  93                                      SDTCisInt<3>,
  94                                      SDTCisInt<4>,
  95                                      SDTCisVT<5, i32>]>;
  96 def SDT_AArch64FCCMP : SDTypeProfile<1, 5,
  97                                      [SDTCisVT<0, i32>,
  98                                       SDTCisFP<1>,
  99                                       SDTCisSameAs<1, 2>,
 100                                       SDTCisInt<3>,
 101                                       SDTCisInt<4>,
 102                                       SDTCisVT<5, i32>]>;
 103 def SDT_AArch64FCmp   : SDTypeProfile<0, 2,
 104                                    [SDTCisFP<0>,
 105                                     SDTCisSameAs<0, 1>]>;
 106 def SDT_AArch64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
 107 def SDT_AArch64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
 108 def SDT_AArch64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
 109                                           SDTCisSameAs<0, 1>,
 110                                           SDTCisSameAs<0, 2>]>;
 111 def SDT_AArch64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
 112 def SDT_AArch64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
 113 def SDT_AArch64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 114                                            SDTCisInt<2>, SDTCisInt<3>]>;
 115 def SDT_AArch64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
 116 def SDT_AArch64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 117                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
 118 def SDT_AArch64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
 119
 120 def SDT_AArch64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
 121 def SDT_AArch64fcmpz : SDTypeProfile<1, 1, []>;
 122 def SDT_AArch64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
 123 def SDT_AArch64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 124                                            SDTCisSameAs<0,2>]>;
 125 def SDT_AArch64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 126                                            SDTCisSameAs<0,2>,
 127                                            SDTCisSameAs<0,3>]>;
 128 def SDT_AArch64TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>]>;
 129 def SDT_AArch64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
 130
 131 def SDT_AArch64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
 132
 133 def SDT_AArch64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
 134                                                  SDTCisPtrTy<1>]>;
 135
 136 // Generates the general dynamic sequences, i.e.
 137 //  adrp  x0, :tlsdesc:var
 138 //  ldr   x1, [x0, #:tlsdesc_lo12:var]
 139 //  add   x0, x0, #:tlsdesc_lo12:var
 140 //  .tlsdesccall var
 141 //  blr   x1
 142
 143 // (the TPIDR_EL0 offset is put directly in X0, hence no "result" here)
 144 // number of operands (the variable)
 145 def SDT_AArch64TLSDescCallSeq : SDTypeProfile<0,1,
 146                                           [SDTCisPtrTy<0>]>;
 147
 148 def SDT_AArch64WrapperLarge : SDTypeProfile<1, 4,
 149                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
 150                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
 151                                          SDTCisSameAs<1, 4>]>;
 152
 153
 154 // Node definitions.
 155 def AArch64adrp          : SDNode<"AArch64ISD::ADRP", SDTIntUnaryOp, []>;
 156 def AArch64addlow        : SDNode<"AArch64ISD::ADDlow", SDTIntBinOp, []>;
 157 def AArch64LOADgot       : SDNode<"AArch64ISD::LOADgot", SDTIntUnaryOp>;
 158 def AArch64callseq_start : SDNode<"ISD::CALLSEQ_START",
 159                                 SDCallSeqStart<[ SDTCisVT<0, i32>,
 160                                                  SDTCisVT<1, i32> ]>,
 161                                 [SDNPHasChain, SDNPOutGlue]>;
 162 def AArch64callseq_end   : SDNode<"ISD::CALLSEQ_END",
 163                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
 164                                                SDTCisVT<1, i32> ]>,
 165                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 166 def AArch64call          : SDNode<"AArch64ISD::CALL",
 167                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 168                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 169                                  SDNPVariadic]>;
 170 def AArch64brcond        : SDNode<"AArch64ISD::BRCOND", SDT_AArch64Brcond,
 171                                 [SDNPHasChain]>;
 172 def AArch64cbz           : SDNode<"AArch64ISD::CBZ", SDT_AArch64cbz,
 173                                 [SDNPHasChain]>;
 174 def AArch64cbnz           : SDNode<"AArch64ISD::CBNZ", SDT_AArch64cbz,
 175                                 [SDNPHasChain]>;
 176 def AArch64tbz           : SDNode<"AArch64ISD::TBZ", SDT_AArch64tbz,
 177                                 [SDNPHasChain]>;
 178 def AArch64tbnz           : SDNode<"AArch64ISD::TBNZ", SDT_AArch64tbz,
 179                                 [SDNPHasChain]>;
 180
 181
 182 def AArch64csel          : SDNode<"AArch64ISD::CSEL", SDT_AArch64CSel>;
 183 def AArch64csinv         : SDNode<"AArch64ISD::CSINV", SDT_AArch64CSel>;
 184 def AArch64csneg         : SDNode<"AArch64ISD::CSNEG", SDT_AArch64CSel>;
 185 def AArch64csinc         : SDNode<"AArch64ISD::CSINC", SDT_AArch64CSel>;
 186 def AArch64retflag       : SDNode<"AArch64ISD::RET_FLAG", SDTNone,
 187                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 188 def AArch64adc       : SDNode<"AArch64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 189 def AArch64sbc       : SDNode<"AArch64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 190 def AArch64add_flag  : SDNode<"AArch64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 191                             [SDNPCommutative]>;
 192 def AArch64sub_flag  : SDNode<"AArch64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 193 def AArch64and_flag  : SDNode<"AArch64ISD::ANDS",  SDTBinaryArithWithFlagsOut,
 194                             [SDNPCommutative]>;
 195 def AArch64adc_flag  : SDNode<"AArch64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 196 def AArch64sbc_flag  : SDNode<"AArch64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 197
 198 def AArch64ccmp      : SDNode<"AArch64ISD::CCMP",  SDT_AArch64CCMP>;
 199 def AArch64ccmn      : SDNode<"AArch64ISD::CCMN",  SDT_AArch64CCMP>;
 200 def AArch64fccmp     : SDNode<"AArch64ISD::FCCMP", SDT_AArch64FCCMP>;
 201
 202 def AArch64threadpointer : SDNode<"AArch64ISD::THREAD_POINTER", SDTPtrLeaf>;
 203
 204 def AArch64fcmp      : SDNode<"AArch64ISD::FCMP", SDT_AArch64FCmp>;
 205
 206 def AArch64dup       : SDNode<"AArch64ISD::DUP", SDT_AArch64Dup>;
 207 def AArch64duplane8  : SDNode<"AArch64ISD::DUPLANE8", SDT_AArch64DupLane>;
 208 def AArch64duplane16 : SDNode<"AArch64ISD::DUPLANE16", SDT_AArch64DupLane>;
 209 def AArch64duplane32 : SDNode<"AArch64ISD::DUPLANE32", SDT_AArch64DupLane>;
 210 def AArch64duplane64 : SDNode<"AArch64ISD::DUPLANE64", SDT_AArch64DupLane>;
 211
 212 def AArch64zip1      : SDNode<"AArch64ISD::ZIP1", SDT_AArch64Zip>;
 213 def AArch64zip2      : SDNode<"AArch64ISD::ZIP2", SDT_AArch64Zip>;
 214 def AArch64uzp1      : SDNode<"AArch64ISD::UZP1", SDT_AArch64Zip>;
 215 def AArch64uzp2      : SDNode<"AArch64ISD::UZP2", SDT_AArch64Zip>;
 216 def AArch64trn1      : SDNode<"AArch64ISD::TRN1", SDT_AArch64Zip>;
 217 def AArch64trn2      : SDNode<"AArch64ISD::TRN2", SDT_AArch64Zip>;
 218
 219 def AArch64movi_edit : SDNode<"AArch64ISD::MOVIedit", SDT_AArch64MOVIedit>;
 220 def AArch64movi_shift : SDNode<"AArch64ISD::MOVIshift", SDT_AArch64MOVIshift>;
 221 def AArch64movi_msl : SDNode<"AArch64ISD::MOVImsl", SDT_AArch64MOVIshift>;
 222 def AArch64mvni_shift : SDNode<"AArch64ISD::MVNIshift", SDT_AArch64MOVIshift>;
 223 def AArch64mvni_msl : SDNode<"AArch64ISD::MVNImsl", SDT_AArch64MOVIshift>;
 224 def AArch64movi : SDNode<"AArch64ISD::MOVI", SDT_AArch64MOVIedit>;
 225 def AArch64fmov : SDNode<"AArch64ISD::FMOV", SDT_AArch64MOVIedit>;
 226
 227 def AArch64rev16 : SDNode<"AArch64ISD::REV16", SDT_AArch64UnaryVec>;
 228 def AArch64rev32 : SDNode<"AArch64ISD::REV32", SDT_AArch64UnaryVec>;
 229 def AArch64rev64 : SDNode<"AArch64ISD::REV64", SDT_AArch64UnaryVec>;
 230 def AArch64ext : SDNode<"AArch64ISD::EXT", SDT_AArch64ExtVec>;
 231
 232 def AArch64vashr : SDNode<"AArch64ISD::VASHR", SDT_AArch64vshift>;
 233 def AArch64vlshr : SDNode<"AArch64ISD::VLSHR", SDT_AArch64vshift>;
 234 def AArch64vshl : SDNode<"AArch64ISD::VSHL", SDT_AArch64vshift>;
 235 def AArch64sqshli : SDNode<"AArch64ISD::SQSHL_I", SDT_AArch64vshift>;
 236 def AArch64uqshli : SDNode<"AArch64ISD::UQSHL_I", SDT_AArch64vshift>;
 237 def AArch64sqshlui : SDNode<"AArch64ISD::SQSHLU_I", SDT_AArch64vshift>;
 238 def AArch64srshri : SDNode<"AArch64ISD::SRSHR_I", SDT_AArch64vshift>;
 239 def AArch64urshri : SDNode<"AArch64ISD::URSHR_I", SDT_AArch64vshift>;
 240
 241 def AArch64not: SDNode<"AArch64ISD::NOT", SDT_AArch64unvec>;
 242 def AArch64bit: SDNode<"AArch64ISD::BIT", SDT_AArch64trivec>;
 243 def AArch64bsl: SDNode<"AArch64ISD::BSL", SDT_AArch64trivec>;
 244
 245 def AArch64cmeq: SDNode<"AArch64ISD::CMEQ", SDT_AArch64binvec>;
 246 def AArch64cmge: SDNode<"AArch64ISD::CMGE", SDT_AArch64binvec>;
 247 def AArch64cmgt: SDNode<"AArch64ISD::CMGT", SDT_AArch64binvec>;
 248 def AArch64cmhi: SDNode<"AArch64ISD::CMHI", SDT_AArch64binvec>;
 249 def AArch64cmhs: SDNode<"AArch64ISD::CMHS", SDT_AArch64binvec>;
 250
 251 def AArch64fcmeq: SDNode<"AArch64ISD::FCMEQ", SDT_AArch64fcmp>;
 252 def AArch64fcmge: SDNode<"AArch64ISD::FCMGE", SDT_AArch64fcmp>;
 253 def AArch64fcmgt: SDNode<"AArch64ISD::FCMGT", SDT_AArch64fcmp>;
 254
 255 def AArch64cmeqz: SDNode<"AArch64ISD::CMEQz", SDT_AArch64unvec>;
 256 def AArch64cmgez: SDNode<"AArch64ISD::CMGEz", SDT_AArch64unvec>;
 257 def AArch64cmgtz: SDNode<"AArch64ISD::CMGTz", SDT_AArch64unvec>;
 258 def AArch64cmlez: SDNode<"AArch64ISD::CMLEz", SDT_AArch64unvec>;
 259 def AArch64cmltz: SDNode<"AArch64ISD::CMLTz", SDT_AArch64unvec>;
 260 def AArch64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 261                         (AArch64not (AArch64cmeqz (and node:$LHS, node:$RHS)))>;
 262
 263 def AArch64fcmeqz: SDNode<"AArch64ISD::FCMEQz", SDT_AArch64fcmpz>;
 264 def AArch64fcmgez: SDNode<"AArch64ISD::FCMGEz", SDT_AArch64fcmpz>;
 265 def AArch64fcmgtz: SDNode<"AArch64ISD::FCMGTz", SDT_AArch64fcmpz>;
 266 def AArch64fcmlez: SDNode<"AArch64ISD::FCMLEz", SDT_AArch64fcmpz>;
 267 def AArch64fcmltz: SDNode<"AArch64ISD::FCMLTz", SDT_AArch64fcmpz>;
 268
 269 def AArch64bici: SDNode<"AArch64ISD::BICi", SDT_AArch64vecimm>;
 270 def AArch64orri: SDNode<"AArch64ISD::ORRi", SDT_AArch64vecimm>;
 271
 272 def AArch64neg : SDNode<"AArch64ISD::NEG", SDT_AArch64unvec>;
 273
 274 def AArch64tcret: SDNode<"AArch64ISD::TC_RETURN", SDT_AArch64TCRET,
 275                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 276
 277 def AArch64Prefetch        : SDNode<"AArch64ISD::PREFETCH", SDT_AArch64PREFETCH,
 278                                [SDNPHasChain, SDNPSideEffect]>;
 279
 280 def AArch64sitof: SDNode<"AArch64ISD::SITOF", SDT_AArch64ITOF>;
 281 def AArch64uitof: SDNode<"AArch64ISD::UITOF", SDT_AArch64ITOF>;
 282
 283 def AArch64tlsdesc_callseq : SDNode<"AArch64ISD::TLSDESC_CALLSEQ",
 284                                     SDT_AArch64TLSDescCallSeq,
 285                                     [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 286                                      SDNPVariadic]>;
 287
 288
 289 def AArch64WrapperLarge : SDNode<"AArch64ISD::WrapperLarge",
 290                                  SDT_AArch64WrapperLarge>;
 291
 292 def AArch64NvCast : SDNode<"AArch64ISD::NVCAST", SDTUnaryOp>;
 293
 294 def SDT_AArch64mull : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 295                                     SDTCisSameAs<1, 2>]>;
 296 def AArch64smull    : SDNode<"AArch64ISD::SMULL", SDT_AArch64mull>;
 297 def AArch64umull    : SDNode<"AArch64ISD::UMULL", SDT_AArch64mull>;
 298
 299 def AArch64frecpe   : SDNode<"AArch64ISD::FRECPE", SDTFPUnaryOp>;
 300 def AArch64frecps   : SDNode<"AArch64ISD::FRECPS", SDTFPBinOp>;
 301 def AArch64frsqrte  : SDNode<"AArch64ISD::FRSQRTE", SDTFPUnaryOp>;
 302 def AArch64frsqrts  : SDNode<"AArch64ISD::FRSQRTS", SDTFPBinOp>;
 303
 304 def AArch64saddv    : SDNode<"AArch64ISD::SADDV", SDT_AArch64UnaryVec>;
 305 def AArch64uaddv    : SDNode<"AArch64ISD::UADDV", SDT_AArch64UnaryVec>;
 306 def AArch64sminv    : SDNode<"AArch64ISD::SMINV", SDT_AArch64UnaryVec>;
 307 def AArch64uminv    : SDNode<"AArch64ISD::UMINV", SDT_AArch64UnaryVec>;
 308 def AArch64smaxv    : SDNode<"AArch64ISD::SMAXV", SDT_AArch64UnaryVec>;
 309 def AArch64umaxv    : SDNode<"AArch64ISD::UMAXV", SDT_AArch64UnaryVec>;
 310
 311 //===----------------------------------------------------------------------===//
 312
 313 //===----------------------------------------------------------------------===//
 314
 315 // AArch64 Instruction Predicate Definitions.
 316 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 317 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 318
 319 // We could compute these on a per-module basis but doing so requires accessing
 320 // the Function object through the <Target>Subtarget and objections were raised
 321 // to that (see post-commit review comments for r301750).
 322 let RecomputePerFunction = 1 in {
 323   def ForCodeSize   : Predicate<"MF->getFunction()->optForSize()">;
 324   def NotForCodeSize   : Predicate<"!MF->getFunction()->optForSize()">;
 325 }
 326
 327 include "AArch64InstrFormats.td"
 328
 329 //===----------------------------------------------------------------------===//
 330
 331 //===----------------------------------------------------------------------===//
 332 // Miscellaneous instructions.
 333 //===----------------------------------------------------------------------===//
 334
 335 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 336 // We set Sched to empty list because we expect these instructions to simply get
 337 // removed in most cases.
 338 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 339                               [(AArch64callseq_start timm:$amt1, timm:$amt2)]>,
 340                               Sched<[]>;
 341 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 342                             [(AArch64callseq_end timm:$amt1, timm:$amt2)]>,
 343                             Sched<[]>;
 344 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 345
 346 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 347 // FIXME: The following pseudo instructions are only needed because remat
 348 // cannot handle multiple instructions.  When that changes, they can be
 349 // removed, along with the AArch64Wrapper node.
 350
 351 let AddedComplexity = 10 in
 352 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 353                      [(set GPR64:$dst, (AArch64LOADgot tglobaladdr:$addr))]>,
 354               Sched<[WriteLDAdr]>;
 355
 356 // The MOVaddr instruction should match only when the add is not folded
 357 // into a load or store address.
 358 def MOVaddr
 359     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 360              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tglobaladdr:$hi),
 361                                             tglobaladdr:$low))]>,
 362       Sched<[WriteAdrAdr]>;
 363 def MOVaddrJT
 364     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 365              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tjumptable:$hi),
 366                                              tjumptable:$low))]>,
 367       Sched<[WriteAdrAdr]>;
 368 def MOVaddrCP
 369     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 370              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tconstpool:$hi),
 371                                              tconstpool:$low))]>,
 372       Sched<[WriteAdrAdr]>;
 373 def MOVaddrBA
 374     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 375              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tblockaddress:$hi),
 376                                              tblockaddress:$low))]>,
 377       Sched<[WriteAdrAdr]>;
 378 def MOVaddrTLS
 379     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 380              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tglobaltlsaddr:$hi),
 381                                             tglobaltlsaddr:$low))]>,
 382       Sched<[WriteAdrAdr]>;
 383 def MOVaddrEXT
 384     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 385              [(set GPR64:$dst, (AArch64addlow (AArch64adrp texternalsym:$hi),
 386                                             texternalsym:$low))]>,
 387       Sched<[WriteAdrAdr]>;
 388
 389 } // isReMaterializable, isCodeGenOnly
 390
 391 def : Pat<(AArch64LOADgot tglobaltlsaddr:$addr),
 392           (LOADgot tglobaltlsaddr:$addr)>;
 393
 394 def : Pat<(AArch64LOADgot texternalsym:$addr),
 395           (LOADgot texternalsym:$addr)>;
 396
 397 def : Pat<(AArch64LOADgot tconstpool:$addr),
 398           (LOADgot tconstpool:$addr)>;
 399
 400 //===----------------------------------------------------------------------===//
 401 // System instructions.
 402 //===----------------------------------------------------------------------===//
 403
 404 def HINT : HintI<"hint">;
 405 def : InstAlias<"nop",  (HINT 0b000)>;
 406 def : InstAlias<"yield",(HINT 0b001)>;
 407 def : InstAlias<"wfe",  (HINT 0b010)>;
 408 def : InstAlias<"wfi",  (HINT 0b011)>;
 409 def : InstAlias<"sev",  (HINT 0b100)>;
 410 def : InstAlias<"sevl", (HINT 0b101)>;
 411 def : InstAlias<"esb",  (HINT 0b10000)>, Requires<[HasRAS]>;
 412
 413 // v8.2a Statistical Profiling extension
 414 def : InstAlias<"psb $op",  (HINT psbhint_op:$op)>, Requires<[HasSPE]>;
 415
 416 // As far as LLVM is concerned this writes to the system's exclusive monitors.
 417 let mayLoad = 1, mayStore = 1 in
 418 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 419
 420 // NOTE: ideally, this would have mayStore = 0, mayLoad = 0, but we cannot
 421 // model patterns with sufficiently fine granularity.
 422 let mayLoad = ?, mayStore = ? in {
 423 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb",
 424                        [(int_aarch64_dmb (i32 imm32_0_15:$CRm))]>;
 425
 426 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb",
 427                        [(int_aarch64_dsb (i32 imm32_0_15:$CRm))]>;
 428
 429 def ISB   : CRmSystemI<barrier_op, 0b110, "isb",
 430                        [(int_aarch64_isb (i32 imm32_0_15:$CRm))]>;
 431 }
 432
 433 def : InstAlias<"clrex", (CLREX 0xf)>;
 434 def : InstAlias<"isb", (ISB 0xf)>;
 435
 436 def MRS    : MRSI;
 437 def MSR    : MSRI;
 438 def MSRpstateImm1 : MSRpstateImm0_1;
 439 def MSRpstateImm4 : MSRpstateImm0_15;
 440
 441 // The thread pointer (on Linux, at least, where this has been implemented) is
 442 // TPIDR_EL0.  Add pseudo op so we can mark it as not having any side effects.
 443 let hasSideEffects = 0 in
 444 def MOVbaseTLS : Pseudo<(outs GPR64:$dst), (ins),
 445                        [(set GPR64:$dst, AArch64threadpointer)]>, Sched<[WriteSys]>;
 446
 447 // The cycle counter PMC register is PMCCNTR_EL0.
 448 let Predicates = [HasPerfMon] in
 449 def : Pat<(readcyclecounter), (MRS 0xdce8)>;
 450
 451 // Generic system instructions
 452 def SYSxt  : SystemXtI<0, "sys">;
 453 def SYSLxt : SystemLXtI<1, "sysl">;
 454
 455 def : InstAlias<"sys $op1, $Cn, $Cm, $op2",
 456                 (SYSxt imm0_7:$op1, sys_cr_op:$Cn,
 457                  sys_cr_op:$Cm, imm0_7:$op2, XZR)>;
 458
 459 //===----------------------------------------------------------------------===//
 460 // Move immediate instructions.
 461 //===----------------------------------------------------------------------===//
 462
 463 defm MOVK : InsertImmediate<0b11, "movk">;
 464 defm MOVN : MoveImmediate<0b00, "movn">;
 465
 466 let PostEncoderMethod = "fixMOVZ" in
 467 defm MOVZ : MoveImmediate<0b10, "movz">;
 468
 469 // First group of aliases covers an implicit "lsl #0".
 470 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 471 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 472 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 473 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 474 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 475 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 476
 477 // Next, we have various ELF relocations with the ":XYZ_g0:sym" syntax.
 478 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 479 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 480 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 481 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 482
 483 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 484 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 485 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 486 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 487
 488 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g3:$sym, 48)>;
 489 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 490 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 491 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 492
 493 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 494 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 495
 496 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 497 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 498
 499 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 500 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 501
 502 // Final group of aliases covers true "mov $Rd, $imm" cases.
 503 multiclass movw_mov_alias<string basename,Instruction INST, RegisterClass GPR,
 504                           int width, int shift> {
 505   def _asmoperand : AsmOperandClass {
 506     let Name = basename # width # "_lsl" # shift # "MovAlias";
 507     let PredicateMethod = "is" # basename # "MovAlias<" # width # ", "
 508                                # shift # ">";
 509     let RenderMethod = "add" # basename # "MovAliasOperands<" # shift # ">";
 510   }
 511
 512   def _movimm : Operand<i32> {
 513     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_asmoperand");
 514   }
 515
 516   def : InstAlias<"mov $Rd, $imm",
 517                   (INST GPR:$Rd, !cast<Operand>(NAME # "_movimm"):$imm, shift)>;
 518 }
 519
 520 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 0>;
 521 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 16>;
 522
 523 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 0>;
 524 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 16>;
 525 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 32>;
 526 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 48>;
 527
 528 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 0>;
 529 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 16>;
 530
 531 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 0>;
 532 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 16>;
 533 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 32>;
 534 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 48>;
 535
 536 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 537     isAsCheapAsAMove = 1 in {
 538 // FIXME: The following pseudo instructions are only needed because remat
 539 // cannot handle multiple instructions.  When that changes, we can select
 540 // directly to the real instructions and get rid of these pseudos.
 541
 542 def MOVi32imm
 543     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 544              [(set GPR32:$dst, imm:$src)]>,
 545       Sched<[WriteImm]>;
 546 def MOVi64imm
 547     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 548              [(set GPR64:$dst, imm:$src)]>,
 549       Sched<[WriteImm]>;
 550 } // isReMaterializable, isCodeGenOnly
 551
 552 // If possible, we want to use MOVi32imm even for 64-bit moves. This gives the
 553 // eventual expansion code fewer bits to worry about getting right. Marshalling
 554 // the types is a little tricky though:
 555 def i64imm_32bit : ImmLeaf<i64, [{
 556   return (Imm & 0xffffffffULL) == static_cast<uint64_t>(Imm);
 557 }]>;
 558
 559 def s64imm_32bit : ImmLeaf<i64, [{
 560   int64_t Imm64 = static_cast<int64_t>(Imm);
 561   return Imm64 >= std::numeric_limits<int32_t>::min() &&
 562          Imm64 <= std::numeric_limits<int32_t>::max();
 563 }]>;
 564
 565 def trunc_imm : SDNodeXForm<imm, [{
 566   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i32);
 567 }]>;
 568
 569 def : Pat<(i64 i64imm_32bit:$src),
 570           (SUBREG_TO_REG (i64 0), (MOVi32imm (trunc_imm imm:$src)), sub_32)>;
 571
 572 // Materialize FP constants via MOVi32imm/MOVi64imm (MachO large code model).
 573 def bitcast_fpimm_to_i32 : SDNodeXForm<fpimm, [{
 574 return CurDAG->getTargetConstant(
 575   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i32);
 576 }]>;
 577
 578 def bitcast_fpimm_to_i64 : SDNodeXForm<fpimm, [{
 579 return CurDAG->getTargetConstant(
 580   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i64);
 581 }]>;
 582
 583
 584 def : Pat<(f32 fpimm:$in),
 585   (COPY_TO_REGCLASS (MOVi32imm (bitcast_fpimm_to_i32 f32:$in)), FPR32)>;
 586 def : Pat<(f64 fpimm:$in),
 587   (COPY_TO_REGCLASS (MOVi64imm (bitcast_fpimm_to_i64 f64:$in)), FPR64)>;
 588
 589
 590 // Deal with the various forms of (ELF) large addressing with MOVZ/MOVK
 591 // sequences.
 592 def : Pat<(AArch64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 593                              tglobaladdr:$g1, tglobaladdr:$g0),
 594           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g0, 0),
 595                                   tglobaladdr:$g1, 16),
 596                           tglobaladdr:$g2, 32),
 597                   tglobaladdr:$g3, 48)>;
 598
 599 def : Pat<(AArch64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 600                              tblockaddress:$g1, tblockaddress:$g0),
 601           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g0, 0),
 602                                   tblockaddress:$g1, 16),
 603                           tblockaddress:$g2, 32),
 604                   tblockaddress:$g3, 48)>;
 605
 606 def : Pat<(AArch64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 607                              tconstpool:$g1, tconstpool:$g0),
 608           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g0, 0),
 609                                   tconstpool:$g1, 16),
 610                           tconstpool:$g2, 32),
 611                   tconstpool:$g3, 48)>;
 612
 613 def : Pat<(AArch64WrapperLarge tjumptable:$g3, tjumptable:$g2,
 614                              tjumptable:$g1, tjumptable:$g0),
 615           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tjumptable:$g0, 0),
 616                                   tjumptable:$g1, 16),
 617                           tjumptable:$g2, 32),
 618                   tjumptable:$g3, 48)>;
 619
 620
 621 //===----------------------------------------------------------------------===//
 622 // Arithmetic instructions.
 623 //===----------------------------------------------------------------------===//
 624
 625 // Add/subtract with carry.
 626 defm ADC : AddSubCarry<0, "adc", "adcs", AArch64adc, AArch64adc_flag>;
 627 defm SBC : AddSubCarry<1, "sbc", "sbcs", AArch64sbc, AArch64sbc_flag>;
 628
 629 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 630 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 631 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 632 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 633
 634 // Add/subtract
 635 defm ADD : AddSub<0, "add", "sub", add>;
 636 defm SUB : AddSub<1, "sub", "add">;
 637
 638 def : InstAlias<"mov $dst, $src",
 639                 (ADDWri GPR32sponly:$dst, GPR32sp:$src, 0, 0)>;
 640 def : InstAlias<"mov $dst, $src",
 641                 (ADDWri GPR32sp:$dst, GPR32sponly:$src, 0, 0)>;
 642 def : InstAlias<"mov $dst, $src",
 643                 (ADDXri GPR64sponly:$dst, GPR64sp:$src, 0, 0)>;
 644 def : InstAlias<"mov $dst, $src",
 645                 (ADDXri GPR64sp:$dst, GPR64sponly:$src, 0, 0)>;
 646
 647 defm ADDS : AddSubS<0, "adds", AArch64add_flag, "cmn", "subs", "cmp">;
 648 defm SUBS : AddSubS<1, "subs", AArch64sub_flag, "cmp", "adds", "cmn">;
 649
 650 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 651 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 652           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 653 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 654           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 655 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 656           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 657 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 658           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 659 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 660           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 661 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 662           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 663 let AddedComplexity = 1 in {
 664 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 665           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 666 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 667           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 668 }
 669
 670 // Because of the immediate format for add/sub-imm instructions, the
 671 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 672 //  These patterns capture that transformation.
 673 let AddedComplexity = 1 in {
 674 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 675           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 676 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 677           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 678 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 679           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 680 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 681           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 682 }
 683
 684 // Because of the immediate format for add/sub-imm instructions, the
 685 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 686 //  These patterns capture that transformation.
 687 let AddedComplexity = 1 in {
 688 def : Pat<(AArch64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 689           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 690 def : Pat<(AArch64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 691           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 692 def : Pat<(AArch64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 693           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 694 def : Pat<(AArch64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 695           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 696 }
 697
 698 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 699 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 700 def : InstAlias<"neg $dst, $src$shift",
 701                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 702 def : InstAlias<"neg $dst, $src$shift",
 703                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 704
 705 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 706 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 707 def : InstAlias<"negs $dst, $src$shift",
 708                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 709 def : InstAlias<"negs $dst, $src$shift",
 710                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 711
 712
 713 // Unsigned/Signed divide
 714 defm UDIV : Div<0, "udiv", udiv>;
 715 defm SDIV : Div<1, "sdiv", sdiv>;
 716
 717 def : Pat<(int_aarch64_udiv GPR32:$Rn, GPR32:$Rm), (UDIVWr $Rn, $Rm)>;
 718 def : Pat<(int_aarch64_udiv GPR64:$Rn, GPR64:$Rm), (UDIVXr $Rn, $Rm)>;
 719 def : Pat<(int_aarch64_sdiv GPR32:$Rn, GPR32:$Rm), (SDIVWr $Rn, $Rm)>;
 720 def : Pat<(int_aarch64_sdiv GPR64:$Rn, GPR64:$Rm), (SDIVXr $Rn, $Rm)>;
 721
 722 // Variable shift
 723 defm ASRV : Shift<0b10, "asr", sra>;
 724 defm LSLV : Shift<0b00, "lsl", shl>;
 725 defm LSRV : Shift<0b01, "lsr", srl>;
 726 defm RORV : Shift<0b11, "ror", rotr>;
 727
 728 def : ShiftAlias<"asrv", ASRVWr, GPR32>;
 729 def : ShiftAlias<"asrv", ASRVXr, GPR64>;
 730 def : ShiftAlias<"lslv", LSLVWr, GPR32>;
 731 def : ShiftAlias<"lslv", LSLVXr, GPR64>;
 732 def : ShiftAlias<"lsrv", LSRVWr, GPR32>;
 733 def : ShiftAlias<"lsrv", LSRVXr, GPR64>;
 734 def : ShiftAlias<"rorv", RORVWr, GPR32>;
 735 def : ShiftAlias<"rorv", RORVXr, GPR64>;
 736
 737 // Multiply-add
 738 let AddedComplexity = 7 in {
 739 defm MADD : MulAccum<0, "madd", add>;
 740 defm MSUB : MulAccum<1, "msub", sub>;
 741
 742 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 743           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 744 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 745           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 746
 747 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 748           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 749 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 750           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 751 def : Pat<(i32 (mul (ineg GPR32:$Rn), GPR32:$Rm)),
 752           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 753 def : Pat<(i64 (mul (ineg GPR64:$Rn), GPR64:$Rm)),
 754           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 755 } // AddedComplexity = 7
 756
 757 let AddedComplexity = 5 in {
 758 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 759 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 760 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 761 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 762
 763 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 764           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 765 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 766           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 767
 768 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 769           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 770 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 771           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 772
 773 def : Pat<(i64 (mul (sext GPR32:$Rn), (s64imm_32bit:$C))),
 774           (SMADDLrrr GPR32:$Rn, (MOVi32imm (trunc_imm imm:$C)), XZR)>;
 775 def : Pat<(i64 (mul (zext GPR32:$Rn), (i64imm_32bit:$C))),
 776           (UMADDLrrr GPR32:$Rn, (MOVi32imm (trunc_imm imm:$C)), XZR)>;
 777 def : Pat<(i64 (mul (sext_inreg GPR64:$Rn, i32), (s64imm_32bit:$C))),
 778           (SMADDLrrr (i32 (EXTRACT_SUBREG GPR64:$Rn, sub_32)),
 779                      (MOVi32imm (trunc_imm imm:$C)), XZR)>;
 780
 781 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (s64imm_32bit:$C)))),
 782           (SMSUBLrrr GPR32:$Rn, (MOVi32imm (trunc_imm imm:$C)), XZR)>;
 783 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (i64imm_32bit:$C)))),
 784           (UMSUBLrrr GPR32:$Rn, (MOVi32imm (trunc_imm imm:$C)), XZR)>;
 785 def : Pat<(i64 (ineg (mul (sext_inreg GPR64:$Rn, i32), (s64imm_32bit:$C)))),
 786           (SMSUBLrrr (i32 (EXTRACT_SUBREG GPR64:$Rn, sub_32)),
 787                      (MOVi32imm (trunc_imm imm:$C)), XZR)>;
 788
 789 def : Pat<(i64 (add (mul (sext GPR32:$Rn), (s64imm_32bit:$C)), GPR64:$Ra)),
 790           (SMADDLrrr GPR32:$Rn, (MOVi32imm (trunc_imm imm:$C)), GPR64:$Ra)>;
 791 def : Pat<(i64 (add (mul (zext GPR32:$Rn), (i64imm_32bit:$C)), GPR64:$Ra)),
 792           (UMADDLrrr GPR32:$Rn, (MOVi32imm (trunc_imm imm:$C)), GPR64:$Ra)>;
 793 def : Pat<(i64 (add (mul (sext_inreg GPR64:$Rn, i32), (s64imm_32bit:$C)),
 794                     GPR64:$Ra)),
 795           (SMADDLrrr (i32 (EXTRACT_SUBREG GPR64:$Rn, sub_32)),
 796                      (MOVi32imm (trunc_imm imm:$C)), GPR64:$Ra)>;
 797
 798 def : Pat<(i64 (sub GPR64:$Ra, (mul (sext GPR32:$Rn), (s64imm_32bit:$C)))),
 799           (SMSUBLrrr GPR32:$Rn, (MOVi32imm (trunc_imm imm:$C)), GPR64:$Ra)>;
 800 def : Pat<(i64 (sub GPR64:$Ra, (mul (zext GPR32:$Rn), (i64imm_32bit:$C)))),
 801           (UMSUBLrrr GPR32:$Rn, (MOVi32imm (trunc_imm imm:$C)), GPR64:$Ra)>;
 802 def : Pat<(i64 (sub GPR64:$Ra, (mul (sext_inreg GPR64:$Rn, i32),
 803                                     (s64imm_32bit:$C)))),
 804           (SMSUBLrrr (i32 (EXTRACT_SUBREG GPR64:$Rn, sub_32)),
 805                      (MOVi32imm (trunc_imm imm:$C)), GPR64:$Ra)>;
 806 } // AddedComplexity = 5
 807
 808 def : MulAccumWAlias<"mul", MADDWrrr>;
 809 def : MulAccumXAlias<"mul", MADDXrrr>;
 810 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 811 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 812 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 813 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 814 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 815 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 816
 817 // Multiply-high
 818 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 819 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 820
 821 // CRC32
 822 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_aarch64_crc32b, "crc32b">;
 823 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_aarch64_crc32h, "crc32h">;
 824 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_aarch64_crc32w, "crc32w">;
 825 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_aarch64_crc32x, "crc32x">;
 826
 827 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_aarch64_crc32cb, "crc32cb">;
 828 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_aarch64_crc32ch, "crc32ch">;
 829 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_aarch64_crc32cw, "crc32cw">;
 830 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_aarch64_crc32cx, "crc32cx">;
 831
 832 // v8.1 atomic CAS
 833 defm CAS   : CompareAndSwap<0, 0, "">;
 834 defm CASA  : CompareAndSwap<1, 0, "a">;
 835 defm CASL  : CompareAndSwap<0, 1, "l">;
 836 defm CASAL : CompareAndSwap<1, 1, "al">;
 837
 838 // v8.1 atomic CASP
 839 defm CASP   : CompareAndSwapPair<0, 0, "">;
 840 defm CASPA  : CompareAndSwapPair<1, 0, "a">;
 841 defm CASPL  : CompareAndSwapPair<0, 1, "l">;
 842 defm CASPAL : CompareAndSwapPair<1, 1, "al">;
 843
 844 // v8.1 atomic SWP
 845 defm SWP   : Swap<0, 0, "">;
 846 defm SWPA  : Swap<1, 0, "a">;
 847 defm SWPL  : Swap<0, 1, "l">;
 848 defm SWPAL : Swap<1, 1, "al">;
 849
 850 // v8.1 atomic LD<OP>(register). Performs load and then ST<OP>(register)
 851 defm LDADD   : LDOPregister<0b000, "add", 0, 0, "">;
 852 defm LDADDA  : LDOPregister<0b000, "add", 1, 0, "a">;
 853 defm LDADDL  : LDOPregister<0b000, "add", 0, 1, "l">;
 854 defm LDADDAL : LDOPregister<0b000, "add", 1, 1, "al">;
 855
 856 defm LDCLR   : LDOPregister<0b001, "clr", 0, 0, "">;
 857 defm LDCLRA  : LDOPregister<0b001, "clr", 1, 0, "a">;
 858 defm LDCLRL  : LDOPregister<0b001, "clr", 0, 1, "l">;
 859 defm LDCLRAL : LDOPregister<0b001, "clr", 1, 1, "al">;
 860
 861 defm LDEOR   : LDOPregister<0b010, "eor", 0, 0, "">;
 862 defm LDEORA  : LDOPregister<0b010, "eor", 1, 0, "a">;
 863 defm LDEORL  : LDOPregister<0b010, "eor", 0, 1, "l">;
 864 defm LDEORAL : LDOPregister<0b010, "eor", 1, 1, "al">;
 865
 866 defm LDSET   : LDOPregister<0b011, "set", 0, 0, "">;
 867 defm LDSETA  : LDOPregister<0b011, "set", 1, 0, "a">;
 868 defm LDSETL  : LDOPregister<0b011, "set", 0, 1, "l">;
 869 defm LDSETAL : LDOPregister<0b011, "set", 1, 1, "al">;
 870
 871 defm LDSMAX   : LDOPregister<0b100, "smax", 0, 0, "">;
 872 defm LDSMAXA  : LDOPregister<0b100, "smax", 1, 0, "a">;
 873 defm LDSMAXL  : LDOPregister<0b100, "smax", 0, 1, "l">;
 874 defm LDSMAXAL : LDOPregister<0b100, "smax", 1, 1, "al">;
 875
 876 defm LDSMIN   : LDOPregister<0b101, "smin", 0, 0, "">;
 877 defm LDSMINA  : LDOPregister<0b101, "smin", 1, 0, "a">;
 878 defm LDSMINL  : LDOPregister<0b101, "smin", 0, 1, "l">;
 879 defm LDSMINAL : LDOPregister<0b101, "smin", 1, 1, "al">;
 880
 881 defm LDUMAX   : LDOPregister<0b110, "umax", 0, 0, "">;
 882 defm LDUMAXA  : LDOPregister<0b110, "umax", 1, 0, "a">;
 883 defm LDUMAXL  : LDOPregister<0b110, "umax", 0, 1, "l">;
 884 defm LDUMAXAL : LDOPregister<0b110, "umax", 1, 1, "al">;
 885
 886 defm LDUMIN   : LDOPregister<0b111, "umin", 0, 0, "">;
 887 defm LDUMINA  : LDOPregister<0b111, "umin", 1, 0, "a">;
 888 defm LDUMINL  : LDOPregister<0b111, "umin", 0, 1, "l">;
 889 defm LDUMINAL : LDOPregister<0b111, "umin", 1, 1, "al">;
 890
 891 // v8.1 atomic ST<OP>(register) as aliases to "LD<OP>(register) when Rt=xZR"
 892 defm : STOPregister<"stadd","LDADD">; // STADDx
 893 defm : STOPregister<"stclr","LDCLR">; // STCLRx
 894 defm : STOPregister<"steor","LDEOR">; // STEORx
 895 defm : STOPregister<"stset","LDSET">; // STSETx
 896 defm : STOPregister<"stsmax","LDSMAX">;// STSMAXx
 897 defm : STOPregister<"stsmin","LDSMIN">;// STSMINx
 898 defm : STOPregister<"stumax","LDUMAX">;// STUMAXx
 899 defm : STOPregister<"stumin","LDUMIN">;// STUMINx
 900
 901 //===----------------------------------------------------------------------===//
 902 // Logical instructions.
 903 //===----------------------------------------------------------------------===//
 904
 905 // (immediate)
 906 defm ANDS : LogicalImmS<0b11, "ands", AArch64and_flag, "bics">;
 907 defm AND  : LogicalImm<0b00, "and", and, "bic">;
 908 defm EOR  : LogicalImm<0b10, "eor", xor, "eon">;
 909 defm ORR  : LogicalImm<0b01, "orr", or, "orn">;
 910
 911 // FIXME: these aliases *are* canonical sometimes (when movz can't be
 912 // used). Actually, it seems to be working right now, but putting logical_immXX
 913 // here is a bit dodgy on the AsmParser side too.
 914 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 915                                           logical_imm32:$imm), 0>;
 916 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 917                                           logical_imm64:$imm), 0>;
 918
 919
 920 // (register)
 921 defm ANDS : LogicalRegS<0b11, 0, "ands", AArch64and_flag>;
 922 defm BICS : LogicalRegS<0b11, 1, "bics",
 923                         BinOpFrag<(AArch64and_flag node:$LHS, (not node:$RHS))>>;
 924 defm AND  : LogicalReg<0b00, 0, "and", and>;
 925 defm BIC  : LogicalReg<0b00, 1, "bic",
 926                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 927 defm EON  : LogicalReg<0b10, 1, "eon",
 928                        BinOpFrag<(not (xor node:$LHS, node:$RHS))>>;
 929 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 930 defm ORN  : LogicalReg<0b01, 1, "orn",
 931                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 932 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 933
 934 def : InstAlias<"mov $dst, $src", (ORRWrs GPR32:$dst, WZR, GPR32:$src, 0), 2>;
 935 def : InstAlias<"mov $dst, $src", (ORRXrs GPR64:$dst, XZR, GPR64:$src, 0), 2>;
 936
 937 def : InstAlias<"mvn $Wd, $Wm", (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0), 3>;
 938 def : InstAlias<"mvn $Xd, $Xm", (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0), 3>;
 939
 940 def : InstAlias<"mvn $Wd, $Wm$sh",
 941                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, logical_shift32:$sh), 2>;
 942 def : InstAlias<"mvn $Xd, $Xm$sh",
 943                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, logical_shift64:$sh), 2>;
 944
 945 def : InstAlias<"tst $src1, $src2",
 946                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2), 2>;
 947 def : InstAlias<"tst $src1, $src2",
 948                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2), 2>;
 949
 950 def : InstAlias<"tst $src1, $src2",
 951                         (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0), 3>;
 952 def : InstAlias<"tst $src1, $src2",
 953                         (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0), 3>;
 954
 955 def : InstAlias<"tst $src1, $src2$sh",
 956                (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift32:$sh), 2>;
 957 def : InstAlias<"tst $src1, $src2$sh",
 958                (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift64:$sh), 2>;
 959
 960
 961 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 962 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 963
 964
 965 //===----------------------------------------------------------------------===//
 966 // One operand data processing instructions.
 967 //===----------------------------------------------------------------------===//
 968
 969 defm CLS    : OneOperandData<0b101, "cls">;
 970 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 971 defm RBIT   : OneOperandData<0b000, "rbit", bitreverse>;
 972
 973 def  REV16Wr : OneWRegData<0b001, "rev16",
 974                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 975 def  REV16Xr : OneXRegData<0b001, "rev16", null_frag>;
 976
 977 def : Pat<(cttz GPR32:$Rn),
 978           (CLZWr (RBITWr GPR32:$Rn))>;
 979 def : Pat<(cttz GPR64:$Rn),
 980           (CLZXr (RBITXr GPR64:$Rn))>;
 981 def : Pat<(ctlz (or (shl (xor (sra GPR32:$Rn, (i64 31)), GPR32:$Rn), (i64 1)),
 982                 (i32 1))),
 983           (CLSWr GPR32:$Rn)>;
 984 def : Pat<(ctlz (or (shl (xor (sra GPR64:$Rn, (i64 63)), GPR64:$Rn), (i64 1)),
 985                 (i64 1))),
 986           (CLSXr GPR64:$Rn)>;
 987
 988 // Unlike the other one operand instructions, the instructions with the "rev"
 989 // mnemonic do *not* just different in the size bit, but actually use different
 990 // opcode bits for the different sizes.
 991 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 992 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 993 def REV32Xr : OneXRegData<0b010, "rev32",
 994                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 995
 996 def : InstAlias<"rev64 $Rd, $Rn", (REVXr GPR64:$Rd, GPR64:$Rn), 0>;
 997
 998 // The bswap commutes with the rotr so we want a pattern for both possible
 999 // orders.
1000 def : Pat<(bswap (rotr GPR32:$Rn, (i64 16))), (REV16Wr GPR32:$Rn)>;
1001 def : Pat<(bswap (rotr GPR64:$Rn, (i64 32))), (REV32Xr GPR64:$Rn)>;
1002
1003 //===----------------------------------------------------------------------===//
1004 // Bitfield immediate extraction instruction.
1005 //===----------------------------------------------------------------------===//
1006 let hasSideEffects = 0 in
1007 defm EXTR : ExtractImm<"extr">;
1008 def : InstAlias<"ror $dst, $src, $shift",
1009             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
1010 def : InstAlias<"ror $dst, $src, $shift",
1011             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
1012
1013 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
1014           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
1015 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
1016           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
1017
1018 //===----------------------------------------------------------------------===//
1019 // Other bitfield immediate instructions.
1020 //===----------------------------------------------------------------------===//
1021 let hasSideEffects = 0 in {
1022 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
1023 defm SBFM : BitfieldImm<0b00, "sbfm">;
1024 defm UBFM : BitfieldImm<0b10, "ubfm">;
1025 }
1026
1027 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
1028   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
1029   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1030 }]>;
1031
1032 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
1033   uint64_t enc = 31 - N->getZExtValue();
1034   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1035 }]>;
1036
1037 // min(7, 31 - shift_amt)
1038 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
1039   uint64_t enc = 31 - N->getZExtValue();
1040   enc = enc > 7 ? 7 : enc;
1041   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1042 }]>;
1043
1044 // min(15, 31 - shift_amt)
1045 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
1046   uint64_t enc = 31 - N->getZExtValue();
1047   enc = enc > 15 ? 15 : enc;
1048   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1049 }]>;
1050
1051 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
1052   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
1053   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1054 }]>;
1055
1056 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
1057   uint64_t enc = 63 - N->getZExtValue();
1058   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1059 }]>;
1060
1061 // min(7, 63 - shift_amt)
1062 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
1063   uint64_t enc = 63 - N->getZExtValue();
1064   enc = enc > 7 ? 7 : enc;
1065   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1066 }]>;
1067
1068 // min(15, 63 - shift_amt)
1069 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
1070   uint64_t enc = 63 - N->getZExtValue();
1071   enc = enc > 15 ? 15 : enc;
1072   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1073 }]>;
1074
1075 // min(31, 63 - shift_amt)
1076 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
1077   uint64_t enc = 63 - N->getZExtValue();
1078   enc = enc > 31 ? 31 : enc;
1079   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1080 }]>;
1081
1082 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
1083           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
1084                               (i64 (i32shift_b imm0_31:$imm)))>;
1085 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
1086           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
1087                               (i64 (i64shift_b imm0_63:$imm)))>;
1088
1089 let AddedComplexity = 10 in {
1090 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
1091           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
1092 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
1093           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
1094 }
1095
1096 def : InstAlias<"asr $dst, $src, $shift",
1097                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
1098 def : InstAlias<"asr $dst, $src, $shift",
1099                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
1100 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
1101 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
1102 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
1103 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
1104 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
1105
1106 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
1107           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
1108 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
1109           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
1110
1111 def : InstAlias<"lsr $dst, $src, $shift",
1112                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
1113 def : InstAlias<"lsr $dst, $src, $shift",
1114                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
1115 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
1116 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
1117 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
1118 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
1119 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
1120
1121 //===----------------------------------------------------------------------===//
1122 // Conditional comparison instructions.
1123 //===----------------------------------------------------------------------===//
1124 defm CCMN : CondComparison<0, "ccmn", AArch64ccmn>;
1125 defm CCMP : CondComparison<1, "ccmp", AArch64ccmp>;
1126
1127 //===----------------------------------------------------------------------===//
1128 // Conditional select instructions.
1129 //===----------------------------------------------------------------------===//
1130 defm CSEL  : CondSelect<0, 0b00, "csel">;
1131
1132 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
1133 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
1134 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
1135 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
1136
1137 def : Pat<(AArch64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
1138           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
1139 def : Pat<(AArch64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
1140           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
1141 def : Pat<(AArch64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
1142           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
1143 def : Pat<(AArch64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
1144           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
1145 def : Pat<(AArch64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
1146           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
1147 def : Pat<(AArch64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
1148           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
1149
1150 def : Pat<(AArch64csel (i32 0), (i32 1), (i32 imm:$cc), NZCV),
1151           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
1152 def : Pat<(AArch64csel (i64 0), (i64 1), (i32 imm:$cc), NZCV),
1153           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
1154 def : Pat<(AArch64csel GPR32:$tval, (i32 1), (i32 imm:$cc), NZCV),
1155           (CSINCWr GPR32:$tval, WZR, (i32 imm:$cc))>;
1156 def : Pat<(AArch64csel GPR64:$tval, (i64 1), (i32 imm:$cc), NZCV),
1157           (CSINCXr GPR64:$tval, XZR, (i32 imm:$cc))>;
1158 def : Pat<(AArch64csel (i32 1), GPR32:$fval, (i32 imm:$cc), NZCV),
1159           (CSINCWr GPR32:$fval, WZR, (i32 (inv_cond_XFORM imm:$cc)))>;
1160 def : Pat<(AArch64csel (i64 1), GPR64:$fval, (i32 imm:$cc), NZCV),
1161           (CSINCXr GPR64:$fval, XZR, (i32 (inv_cond_XFORM imm:$cc)))>;
1162 def : Pat<(AArch64csel (i32 0), (i32 -1), (i32 imm:$cc), NZCV),
1163           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
1164 def : Pat<(AArch64csel (i64 0), (i64 -1), (i32 imm:$cc), NZCV),
1165           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
1166 def : Pat<(AArch64csel GPR32:$tval, (i32 -1), (i32 imm:$cc), NZCV),
1167           (CSINVWr GPR32:$tval, WZR, (i32 imm:$cc))>;
1168 def : Pat<(AArch64csel GPR64:$tval, (i64 -1), (i32 imm:$cc), NZCV),
1169           (CSINVXr GPR64:$tval, XZR, (i32 imm:$cc))>;
1170 def : Pat<(AArch64csel (i32 -1), GPR32:$fval, (i32 imm:$cc), NZCV),
1171           (CSINVWr GPR32:$fval, WZR, (i32 (inv_cond_XFORM imm:$cc)))>;
1172 def : Pat<(AArch64csel (i64 -1), GPR64:$fval, (i32 imm:$cc), NZCV),
1173           (CSINVXr GPR64:$fval, XZR, (i32 (inv_cond_XFORM imm:$cc)))>;
1174
1175 // The inverse of the condition code from the alias instruction is what is used
1176 // in the aliased instruction. The parser all ready inverts the condition code
1177 // for these aliases.
1178 def : InstAlias<"cset $dst, $cc",
1179                 (CSINCWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
1180 def : InstAlias<"cset $dst, $cc",
1181                 (CSINCXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
1182
1183 def : InstAlias<"csetm $dst, $cc",
1184                 (CSINVWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
1185 def : InstAlias<"csetm $dst, $cc",
1186                 (CSINVXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
1187
1188 def : InstAlias<"cinc $dst, $src, $cc",
1189                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
1190 def : InstAlias<"cinc $dst, $src, $cc",
1191                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
1192
1193 def : InstAlias<"cinv $dst, $src, $cc",
1194                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
1195 def : InstAlias<"cinv $dst, $src, $cc",
1196                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
1197
1198 def : InstAlias<"cneg $dst, $src, $cc",
1199                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
1200 def : InstAlias<"cneg $dst, $src, $cc",
1201                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
1202
1203 //===----------------------------------------------------------------------===//
1204 // PC-relative instructions.
1205 //===----------------------------------------------------------------------===//
1206 let isReMaterializable = 1 in {
1207 let hasSideEffects = 0, mayStore = 0, mayLoad = 0 in {
1208 def ADR  : ADRI<0, "adr", adrlabel, []>;
1209 } // hasSideEffects = 0
1210
1211 def ADRP : ADRI<1, "adrp", adrplabel,
1212                 [(set GPR64:$Xd, (AArch64adrp tglobaladdr:$label))]>;
1213 } // isReMaterializable = 1
1214
1215 // page address of a constant pool entry, block address
1216 def : Pat<(AArch64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
1217 def : Pat<(AArch64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
1218
1219 //===----------------------------------------------------------------------===//
1220 // Unconditional branch (register) instructions.
1221 //===----------------------------------------------------------------------===//
1222
1223 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1224 def RET  : BranchReg<0b0010, "ret", []>;
1225 def DRPS : SpecialReturn<0b0101, "drps">;
1226 def ERET : SpecialReturn<0b0100, "eret">;
1227 } // isReturn = 1, isTerminator = 1, isBarrier = 1
1228
1229 // Default to the LR register.
1230 def : InstAlias<"ret", (RET LR)>;
1231
1232 let isCall = 1, Defs = [LR], Uses = [SP] in {
1233 def BLR : BranchReg<0b0001, "blr", [(AArch64call GPR64:$Rn)]>;
1234 } // isCall
1235
1236 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1237 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
1238 } // isBranch, isTerminator, isBarrier, isIndirectBranch
1239
1240 // Create a separate pseudo-instruction for codegen to use so that we don't
1241 // flag lr as used in every function. It'll be restored before the RET by the
1242 // epilogue if it's legitimately used.
1243 def RET_ReallyLR : Pseudo<(outs), (ins), [(AArch64retflag)]>,
1244                    Sched<[WriteBrReg]> {
1245   let isTerminator = 1;
1246   let isBarrier = 1;
1247   let isReturn = 1;
1248 }
1249
1250 // This is a directive-like pseudo-instruction. The purpose is to insert an
1251 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
1252 // (which in the usual case is a BLR).
1253 let hasSideEffects = 1 in
1254 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []>, Sched<[]> {
1255   let AsmString = ".tlsdesccall $sym";
1256 }
1257
1258 // FIXME: maybe the scratch register used shouldn't be fixed to X1?
1259 // FIXME: can "hasSideEffects be dropped?
1260 let isCall = 1, Defs = [LR, X0, X1], hasSideEffects = 1,
1261     isCodeGenOnly = 1 in
1262 def TLSDESC_CALLSEQ
1263     : Pseudo<(outs), (ins i64imm:$sym),
1264              [(AArch64tlsdesc_callseq tglobaltlsaddr:$sym)]>,
1265       Sched<[WriteI, WriteLD, WriteI, WriteBrReg]>;
1266 def : Pat<(AArch64tlsdesc_callseq texternalsym:$sym),
1267           (TLSDESC_CALLSEQ texternalsym:$sym)>;
1268
1269 //===----------------------------------------------------------------------===//
1270 // Conditional branch (immediate) instruction.
1271 //===----------------------------------------------------------------------===//
1272 def Bcc : BranchCond;
1273
1274 //===----------------------------------------------------------------------===//
1275 // Compare-and-branch instructions.
1276 //===----------------------------------------------------------------------===//
1277 defm CBZ  : CmpBranch<0, "cbz", AArch64cbz>;
1278 defm CBNZ : CmpBranch<1, "cbnz", AArch64cbnz>;
1279
1280 //===----------------------------------------------------------------------===//
1281 // Test-bit-and-branch instructions.
1282 //===----------------------------------------------------------------------===//
1283 defm TBZ  : TestBranch<0, "tbz", AArch64tbz>;
1284 defm TBNZ : TestBranch<1, "tbnz", AArch64tbnz>;
1285
1286 //===----------------------------------------------------------------------===//
1287 // Unconditional branch (immediate) instructions.
1288 //===----------------------------------------------------------------------===//
1289 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
1290 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
1291 } // isBranch, isTerminator, isBarrier
1292
1293 let isCall = 1, Defs = [LR], Uses = [SP] in {
1294 def BL : CallImm<1, "bl", [(AArch64call tglobaladdr:$addr)]>;
1295 } // isCall
1296 def : Pat<(AArch64call texternalsym:$func), (BL texternalsym:$func)>;
1297
1298 //===----------------------------------------------------------------------===//
1299 // Exception generation instructions.
1300 //===----------------------------------------------------------------------===//
1301 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
1302 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
1303 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
1304 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
1305 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
1306 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
1307 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
1308 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
1309
1310 // DCPSn defaults to an immediate operand of zero if unspecified.
1311 def : InstAlias<"dcps1", (DCPS1 0)>;
1312 def : InstAlias<"dcps2", (DCPS2 0)>;
1313 def : InstAlias<"dcps3", (DCPS3 0)>;
1314
1315 //===----------------------------------------------------------------------===//
1316 // Load instructions.
1317 //===----------------------------------------------------------------------===//
1318
1319 // Pair (indexed, offset)
1320 defm LDPW : LoadPairOffset<0b00, 0, GPR32, simm7s4, "ldp">;
1321 defm LDPX : LoadPairOffset<0b10, 0, GPR64, simm7s8, "ldp">;
1322 defm LDPS : LoadPairOffset<0b00, 1, FPR32, simm7s4, "ldp">;
1323 defm LDPD : LoadPairOffset<0b01, 1, FPR64, simm7s8, "ldp">;
1324 defm LDPQ : LoadPairOffset<0b10, 1, FPR128, simm7s16, "ldp">;
1325
1326 defm LDPSW : LoadPairOffset<0b01, 0, GPR64, simm7s4, "ldpsw">;
1327
1328 // Pair (pre-indexed)
1329 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1330 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1331 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1332 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1333 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1334
1335 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1336
1337 // Pair (post-indexed)
1338 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1339 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1340 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1341 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1342 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1343
1344 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1345
1346
1347 // Pair (no allocate)
1348 defm LDNPW : LoadPairNoAlloc<0b00, 0, GPR32, simm7s4, "ldnp">;
1349 defm LDNPX : LoadPairNoAlloc<0b10, 0, GPR64, simm7s8, "ldnp">;
1350 defm LDNPS : LoadPairNoAlloc<0b00, 1, FPR32, simm7s4, "ldnp">;
1351 defm LDNPD : LoadPairNoAlloc<0b01, 1, FPR64, simm7s8, "ldnp">;
1352 defm LDNPQ : LoadPairNoAlloc<0b10, 1, FPR128, simm7s16, "ldnp">;
1353
1354 //---
1355 // (register offset)
1356 //---
1357
1358 // Integer
1359 defm LDRBB : Load8RO<0b00,  0, 0b01, GPR32, "ldrb", i32, zextloadi8>;
1360 defm LDRHH : Load16RO<0b01, 0, 0b01, GPR32, "ldrh", i32, zextloadi16>;
1361 defm LDRW  : Load32RO<0b10, 0, 0b01, GPR32, "ldr", i32, load>;
1362 defm LDRX  : Load64RO<0b11, 0, 0b01, GPR64, "ldr", i64, load>;
1363
1364 // Floating-point
1365 defm LDRB : Load8RO<0b00,   1, 0b01, FPR8,   "ldr", untyped, load>;
1366 defm LDRH : Load16RO<0b01,  1, 0b01, FPR16,  "ldr", f16, load>;
1367 defm LDRS : Load32RO<0b10,  1, 0b01, FPR32,  "ldr", f32, load>;
1368 defm LDRD : Load64RO<0b11,  1, 0b01, FPR64,  "ldr", f64, load>;
1369 defm LDRQ : Load128RO<0b00, 1, 0b11, FPR128, "ldr", f128, load>;
1370
1371 // Load sign-extended half-word
1372 defm LDRSHW : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh", i32, sextloadi16>;
1373 defm LDRSHX : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh", i64, sextloadi16>;
1374
1375 // Load sign-extended byte
1376 defm LDRSBW : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb", i32, sextloadi8>;
1377 defm LDRSBX : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb", i64, sextloadi8>;
1378
1379 // Load sign-extended word
1380 defm LDRSW  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw", i64, sextloadi32>;
1381
1382 // Pre-fetch.
1383 defm PRFM : PrefetchRO<0b11, 0, 0b10, "prfm">;
1384
1385 // For regular load, we do not have any alignment requirement.
1386 // Thus, it is safe to directly map the vector loads with interesting
1387 // addressing modes.
1388 // FIXME: We could do the same for bitconvert to floating point vectors.
1389 multiclass ScalToVecROLoadPat<ROAddrMode ro, SDPatternOperator loadop,
1390                               ValueType ScalTy, ValueType VecTy,
1391                               Instruction LOADW, Instruction LOADX,
1392                               SubRegIndex sub> {
1393   def : Pat<(VecTy (scalar_to_vector (ScalTy
1394               (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset))))),
1395             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
1396                            (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset),
1397                            sub)>;
1398
1399   def : Pat<(VecTy (scalar_to_vector (ScalTy
1400               (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset))))),
1401             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
1402                            (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset),
1403                            sub)>;
1404 }
1405
1406 let AddedComplexity = 10 in {
1407 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v8i8,  LDRBroW, LDRBroX, bsub>;
1408 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v16i8, LDRBroW, LDRBroX, bsub>;
1409
1410 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v4i16, LDRHroW, LDRHroX, hsub>;
1411 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v8i16, LDRHroW, LDRHroX, hsub>;
1412
1413 defm : ScalToVecROLoadPat<ro16, load,       i32, v4f16, LDRHroW, LDRHroX, hsub>;
1414 defm : ScalToVecROLoadPat<ro16, load,       i32, v8f16, LDRHroW, LDRHroX, hsub>;
1415
1416 defm : ScalToVecROLoadPat<ro32, load,       i32, v2i32, LDRSroW, LDRSroX, ssub>;
1417 defm : ScalToVecROLoadPat<ro32, load,       i32, v4i32, LDRSroW, LDRSroX, ssub>;
1418
1419 defm : ScalToVecROLoadPat<ro32, load,       f32, v2f32, LDRSroW, LDRSroX, ssub>;
1420 defm : ScalToVecROLoadPat<ro32, load,       f32, v4f32, LDRSroW, LDRSroX, ssub>;
1421
1422 defm : ScalToVecROLoadPat<ro64, load,       i64, v2i64, LDRDroW, LDRDroX, dsub>;
1423
1424 defm : ScalToVecROLoadPat<ro64, load,       f64, v2f64, LDRDroW, LDRDroX, dsub>;
1425
1426
1427 def : Pat <(v1i64 (scalar_to_vector (i64
1428                       (load (ro_Windexed64 GPR64sp:$Rn, GPR32:$Rm,
1429                                            ro_Wextend64:$extend))))),
1430            (LDRDroW GPR64sp:$Rn, GPR32:$Rm, ro_Wextend64:$extend)>;
1431
1432 def : Pat <(v1i64 (scalar_to_vector (i64
1433                       (load (ro_Xindexed64 GPR64sp:$Rn, GPR64:$Rm,
1434                                            ro_Xextend64:$extend))))),
1435            (LDRDroX GPR64sp:$Rn, GPR64:$Rm, ro_Xextend64:$extend)>;
1436 }
1437
1438 // Match all load 64 bits width whose type is compatible with FPR64
1439 multiclass VecROLoadPat<ROAddrMode ro, ValueType VecTy,
1440                         Instruction LOADW, Instruction LOADX> {
1441
1442   def : Pat<(VecTy (load (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1443             (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1444
1445   def : Pat<(VecTy (load (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1446             (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1447 }
1448
1449 let AddedComplexity = 10 in {
1450 let Predicates = [IsLE] in {
1451   // We must do vector loads with LD1 in big-endian.
1452   defm : VecROLoadPat<ro64, v2i32, LDRDroW, LDRDroX>;
1453   defm : VecROLoadPat<ro64, v2f32, LDRDroW, LDRDroX>;
1454   defm : VecROLoadPat<ro64, v8i8,  LDRDroW, LDRDroX>;
1455   defm : VecROLoadPat<ro64, v4i16, LDRDroW, LDRDroX>;
1456   defm : VecROLoadPat<ro64, v4f16, LDRDroW, LDRDroX>;
1457 }
1458
1459 defm : VecROLoadPat<ro64, v1i64,  LDRDroW, LDRDroX>;
1460 defm : VecROLoadPat<ro64, v1f64,  LDRDroW, LDRDroX>;
1461
1462 // Match all load 128 bits width whose type is compatible with FPR128
1463 let Predicates = [IsLE] in {
1464   // We must do vector loads with LD1 in big-endian.
1465   defm : VecROLoadPat<ro128, v2i64,  LDRQroW, LDRQroX>;
1466   defm : VecROLoadPat<ro128, v2f64,  LDRQroW, LDRQroX>;
1467   defm : VecROLoadPat<ro128, v4i32,  LDRQroW, LDRQroX>;
1468   defm : VecROLoadPat<ro128, v4f32,  LDRQroW, LDRQroX>;
1469   defm : VecROLoadPat<ro128, v8i16,  LDRQroW, LDRQroX>;
1470   defm : VecROLoadPat<ro128, v8f16,  LDRQroW, LDRQroX>;
1471   defm : VecROLoadPat<ro128, v16i8,  LDRQroW, LDRQroX>;
1472 }
1473 } // AddedComplexity = 10
1474
1475 // zextload -> i64
1476 multiclass ExtLoadTo64ROPat<ROAddrMode ro, SDPatternOperator loadop,
1477                             Instruction INSTW, Instruction INSTX> {
1478   def : Pat<(i64 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1479             (SUBREG_TO_REG (i64 0),
1480                            (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
1481                            sub_32)>;
1482
1483   def : Pat<(i64 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1484             (SUBREG_TO_REG (i64 0),
1485                            (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
1486                            sub_32)>;
1487 }
1488
1489 let AddedComplexity = 10 in {
1490   defm : ExtLoadTo64ROPat<ro8,  zextloadi8,  LDRBBroW, LDRBBroX>;
1491   defm : ExtLoadTo64ROPat<ro16, zextloadi16, LDRHHroW, LDRHHroX>;
1492   defm : ExtLoadTo64ROPat<ro32, zextloadi32, LDRWroW,  LDRWroX>;
1493
1494   // zextloadi1 -> zextloadi8
1495   defm : ExtLoadTo64ROPat<ro8,  zextloadi1,  LDRBBroW, LDRBBroX>;
1496
1497   // extload -> zextload
1498   defm : ExtLoadTo64ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
1499   defm : ExtLoadTo64ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
1500   defm : ExtLoadTo64ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
1501
1502   // extloadi1 -> zextloadi8
1503   defm : ExtLoadTo64ROPat<ro8,  extloadi1,   LDRBBroW, LDRBBroX>;
1504 }
1505
1506
1507 // zextload -> i64
1508 multiclass ExtLoadTo32ROPat<ROAddrMode ro, SDPatternOperator loadop,
1509                             Instruction INSTW, Instruction INSTX> {
1510   def : Pat<(i32 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1511             (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1512
1513   def : Pat<(i32 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1514             (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1515
1516 }
1517
1518 let AddedComplexity = 10 in {
1519   // extload -> zextload
1520   defm : ExtLoadTo32ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
1521   defm : ExtLoadTo32ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
1522   defm : ExtLoadTo32ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
1523
1524   // zextloadi1 -> zextloadi8
1525   defm : ExtLoadTo32ROPat<ro8, zextloadi1, LDRBBroW, LDRBBroX>;
1526 }
1527
1528 //---
1529 // (unsigned immediate)
1530 //---
1531 defm LDRX : LoadUI<0b11, 0, 0b01, GPR64, uimm12s8, "ldr",
1532                    [(set GPR64:$Rt,
1533                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
1534 defm LDRW : LoadUI<0b10, 0, 0b01, GPR32, uimm12s4, "ldr",
1535                    [(set GPR32:$Rt,
1536                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
1537 defm LDRB : LoadUI<0b00, 1, 0b01, FPR8, uimm12s1, "ldr",
1538                    [(set FPR8:$Rt,
1539                          (load (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)))]>;
1540 defm LDRH : LoadUI<0b01, 1, 0b01, FPR16, uimm12s2, "ldr",
1541                    [(set (f16 FPR16:$Rt),
1542                          (load (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)))]>;
1543 defm LDRS : LoadUI<0b10, 1, 0b01, FPR32, uimm12s4, "ldr",
1544                    [(set (f32 FPR32:$Rt),
1545                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
1546 defm LDRD : LoadUI<0b11, 1, 0b01, FPR64, uimm12s8, "ldr",
1547                    [(set (f64 FPR64:$Rt),
1548                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
1549 defm LDRQ : LoadUI<0b00, 1, 0b11, FPR128, uimm12s16, "ldr",
1550                  [(set (f128 FPR128:$Rt),
1551                        (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)))]>;
1552
1553 // For regular load, we do not have any alignment requirement.
1554 // Thus, it is safe to directly map the vector loads with interesting
1555 // addressing modes.
1556 // FIXME: We could do the same for bitconvert to floating point vectors.
1557 def : Pat <(v8i8 (scalar_to_vector (i32
1558                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
1559            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1560                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
1561 def : Pat <(v16i8 (scalar_to_vector (i32
1562                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
1563            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1564                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
1565 def : Pat <(v4i16 (scalar_to_vector (i32
1566                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
1567            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1568                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
1569 def : Pat <(v8i16 (scalar_to_vector (i32
1570                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
1571            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1572                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
1573 def : Pat <(v2i32 (scalar_to_vector (i32
1574                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
1575            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1576                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
1577 def : Pat <(v4i32 (scalar_to_vector (i32
1578                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
1579            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1580                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
1581 def : Pat <(v1i64 (scalar_to_vector (i64
1582                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
1583            (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1584 def : Pat <(v2i64 (scalar_to_vector (i64
1585                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
1586            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1587                           (LDRDui GPR64sp:$Rn, uimm12s8:$offset), dsub)>;
1588
1589 // Match all load 64 bits width whose type is compatible with FPR64
1590 let Predicates = [IsLE] in {
1591   // We must use LD1 to perform vector loads in big-endian.
1592   def : Pat<(v2f32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1593             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1594   def : Pat<(v8i8 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1595             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1596   def : Pat<(v4i16 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1597             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1598   def : Pat<(v2i32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1599             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1600   def : Pat<(v4f16 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1601             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1602 }
1603 def : Pat<(v1f64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1604           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1605 def : Pat<(v1i64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1606           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1607
1608 // Match all load 128 bits width whose type is compatible with FPR128
1609 let Predicates = [IsLE] in {
1610   // We must use LD1 to perform vector loads in big-endian.
1611   def : Pat<(v4f32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1612             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1613   def : Pat<(v2f64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1614             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1615   def : Pat<(v16i8 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1616             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1617   def : Pat<(v8i16 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1618             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1619   def : Pat<(v4i32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1620             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1621   def : Pat<(v2i64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1622             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1623   def : Pat<(v8f16 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1624             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1625 }
1626 def : Pat<(f128  (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1627           (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1628
1629 defm LDRHH : LoadUI<0b01, 0, 0b01, GPR32, uimm12s2, "ldrh",
1630                     [(set GPR32:$Rt,
1631                           (zextloadi16 (am_indexed16 GPR64sp:$Rn,
1632                                                      uimm12s2:$offset)))]>;
1633 defm LDRBB : LoadUI<0b00, 0, 0b01, GPR32, uimm12s1, "ldrb",
1634                     [(set GPR32:$Rt,
1635                           (zextloadi8 (am_indexed8 GPR64sp:$Rn,
1636                                                    uimm12s1:$offset)))]>;
1637 // zextload -> i64
1638 def : Pat<(i64 (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1639     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1640 def : Pat<(i64 (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1641     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
1642
1643 // zextloadi1 -> zextloadi8
1644 def : Pat<(i32 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1645           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1646 def : Pat<(i64 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1647     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1648
1649 // extload -> zextload
1650 def : Pat<(i32 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1651           (LDRHHui GPR64sp:$Rn, uimm12s2:$offset)>;
1652 def : Pat<(i32 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1653           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1654 def : Pat<(i32 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1655           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1656 def : Pat<(i64 (extloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
1657     (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
1658 def : Pat<(i64 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1659     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
1660 def : Pat<(i64 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1661     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1662 def : Pat<(i64 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1663     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1664
1665 // load sign-extended half-word
1666 defm LDRSHW : LoadUI<0b01, 0, 0b11, GPR32, uimm12s2, "ldrsh",
1667                      [(set GPR32:$Rt,
1668                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
1669                                                       uimm12s2:$offset)))]>;
1670 defm LDRSHX : LoadUI<0b01, 0, 0b10, GPR64, uimm12s2, "ldrsh",
1671                      [(set GPR64:$Rt,
1672                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
1673                                                       uimm12s2:$offset)))]>;
1674
1675 // load sign-extended byte
1676 defm LDRSBW : LoadUI<0b00, 0, 0b11, GPR32, uimm12s1, "ldrsb",
1677                      [(set GPR32:$Rt,
1678                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
1679                                                     uimm12s1:$offset)))]>;
1680 defm LDRSBX : LoadUI<0b00, 0, 0b10, GPR64, uimm12s1, "ldrsb",
1681                      [(set GPR64:$Rt,
1682                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
1683                                                     uimm12s1:$offset)))]>;
1684
1685 // load sign-extended word
1686 defm LDRSW  : LoadUI<0b10, 0, 0b10, GPR64, uimm12s4, "ldrsw",
1687                      [(set GPR64:$Rt,
1688                            (sextloadi32 (am_indexed32 GPR64sp:$Rn,
1689                                                       uimm12s4:$offset)))]>;
1690
1691 // load zero-extended word
1692 def : Pat<(i64 (zextloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
1693       (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
1694
1695 // Pre-fetch.
1696 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1697                         [(AArch64Prefetch imm:$Rt,
1698                                         (am_indexed64 GPR64sp:$Rn,
1699                                                       uimm12s8:$offset))]>;
1700
1701 def : InstAlias<"prfm $Rt, [$Rn]", (PRFMui prfop:$Rt, GPR64sp:$Rn, 0)>;
1702
1703 //---
1704 // (literal)
1705 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1706 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1707 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1708 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1709 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1710
1711 // load sign-extended word
1712 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1713
1714 // prefetch
1715 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1716 //                   [(AArch64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1717
1718 //---
1719 // (unscaled immediate)
1720 defm LDURX : LoadUnscaled<0b11, 0, 0b01, GPR64, "ldur",
1721                     [(set GPR64:$Rt,
1722                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
1723 defm LDURW : LoadUnscaled<0b10, 0, 0b01, GPR32, "ldur",
1724                     [(set GPR32:$Rt,
1725                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1726 defm LDURB : LoadUnscaled<0b00, 1, 0b01, FPR8, "ldur",
1727                     [(set FPR8:$Rt,
1728                           (load (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1729 defm LDURH : LoadUnscaled<0b01, 1, 0b01, FPR16, "ldur",
1730                     [(set FPR16:$Rt,
1731                           (load (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1732 defm LDURS : LoadUnscaled<0b10, 1, 0b01, FPR32, "ldur",
1733                     [(set (f32 FPR32:$Rt),
1734                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1735 defm LDURD : LoadUnscaled<0b11, 1, 0b01, FPR64, "ldur",
1736                     [(set (f64 FPR64:$Rt),
1737                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
1738 defm LDURQ : LoadUnscaled<0b00, 1, 0b11, FPR128, "ldur",
1739                     [(set (f128 FPR128:$Rt),
1740                           (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset)))]>;
1741
1742 defm LDURHH
1743     : LoadUnscaled<0b01, 0, 0b01, GPR32, "ldurh",
1744              [(set GPR32:$Rt,
1745                     (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1746 defm LDURBB
1747     : LoadUnscaled<0b00, 0, 0b01, GPR32, "ldurb",
1748              [(set GPR32:$Rt,
1749                     (zextloadi8 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1750
1751 // Match all load 64 bits width whose type is compatible with FPR64
1752 let Predicates = [IsLE] in {
1753   def : Pat<(v2f32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1754             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1755   def : Pat<(v2i32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1756             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1757   def : Pat<(v4i16 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1758             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1759   def : Pat<(v8i8 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1760             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1761   def : Pat<(v4f16 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1762             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1763 }
1764 def : Pat<(v1f64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1765           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1766 def : Pat<(v1i64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1767           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1768
1769 // Match all load 128 bits width whose type is compatible with FPR128
1770 let Predicates = [IsLE] in {
1771   def : Pat<(v2f64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1772             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1773   def : Pat<(v2i64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1774             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1775   def : Pat<(v4f32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1776             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1777   def : Pat<(v4i32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1778             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1779   def : Pat<(v8i16 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1780             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1781   def : Pat<(v16i8 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1782             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1783   def : Pat<(v8f16 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1784             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1785 }
1786
1787 //  anyext -> zext
1788 def : Pat<(i32 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1789           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
1790 def : Pat<(i32 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1791           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1792 def : Pat<(i32 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1793           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1794 def : Pat<(i64 (extloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
1795     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1796 def : Pat<(i64 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1797     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1798 def : Pat<(i64 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1799     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1800 def : Pat<(i64 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1801     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1802 // unscaled zext
1803 def : Pat<(i32 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1804           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
1805 def : Pat<(i32 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1806           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1807 def : Pat<(i32 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1808           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1809 def : Pat<(i64 (zextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
1810     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1811 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1812     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1813 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1814     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1815 def : Pat<(i64 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1816     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1817
1818
1819 //---
1820 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1821
1822 // Define new assembler match classes as we want to only match these when
1823 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1824 // associate a DiagnosticType either, as we want the diagnostic for the
1825 // canonical form (the scaled operand) to take precedence.
1826 class SImm9OffsetOperand<int Width> : AsmOperandClass {
1827   let Name = "SImm9OffsetFB" # Width;
1828   let PredicateMethod = "isSImm9OffsetFB<" # Width # ">";
1829   let RenderMethod = "addImmOperands";
1830 }
1831
1832 def SImm9OffsetFB8Operand : SImm9OffsetOperand<8>;
1833 def SImm9OffsetFB16Operand : SImm9OffsetOperand<16>;
1834 def SImm9OffsetFB32Operand : SImm9OffsetOperand<32>;
1835 def SImm9OffsetFB64Operand : SImm9OffsetOperand<64>;
1836 def SImm9OffsetFB128Operand : SImm9OffsetOperand<128>;
1837
1838 def simm9_offset_fb8 : Operand<i64> {
1839   let ParserMatchClass = SImm9OffsetFB8Operand;
1840 }
1841 def simm9_offset_fb16 : Operand<i64> {
1842   let ParserMatchClass = SImm9OffsetFB16Operand;
1843 }
1844 def simm9_offset_fb32 : Operand<i64> {
1845   let ParserMatchClass = SImm9OffsetFB32Operand;
1846 }
1847 def simm9_offset_fb64 : Operand<i64> {
1848   let ParserMatchClass = SImm9OffsetFB64Operand;
1849 }
1850 def simm9_offset_fb128 : Operand<i64> {
1851   let ParserMatchClass = SImm9OffsetFB128Operand;
1852 }
1853
1854 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1855                 (LDURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
1856 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1857                 (LDURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1858 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1859                 (LDURBi FPR8:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1860 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1861                 (LDURHi FPR16:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1862 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1863                 (LDURSi FPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1864 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1865                 (LDURDi FPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
1866 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1867                (LDURQi FPR128:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
1868
1869 // zextload -> i64
1870 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1871   (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1872 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1873   (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1874
1875 // load sign-extended half-word
1876 defm LDURSHW
1877     : LoadUnscaled<0b01, 0, 0b11, GPR32, "ldursh",
1878                [(set GPR32:$Rt,
1879                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1880 defm LDURSHX
1881     : LoadUnscaled<0b01, 0, 0b10, GPR64, "ldursh",
1882               [(set GPR64:$Rt,
1883                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1884
1885 // load sign-extended byte
1886 defm LDURSBW
1887     : LoadUnscaled<0b00, 0, 0b11, GPR32, "ldursb",
1888                 [(set GPR32:$Rt,
1889                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1890 defm LDURSBX
1891     : LoadUnscaled<0b00, 0, 0b10, GPR64, "ldursb",
1892                 [(set GPR64:$Rt,
1893                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1894
1895 // load sign-extended word
1896 defm LDURSW
1897     : LoadUnscaled<0b10, 0, 0b10, GPR64, "ldursw",
1898               [(set GPR64:$Rt,
1899                     (sextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1900
1901 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1902 def : InstAlias<"ldrb $Rt, [$Rn, $offset]",
1903                 (LDURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1904 def : InstAlias<"ldrh $Rt, [$Rn, $offset]",
1905                 (LDURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1906 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
1907                 (LDURSBWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1908 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
1909                 (LDURSBXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1910 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
1911                 (LDURSHWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1912 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
1913                 (LDURSHXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1914 def : InstAlias<"ldrsw $Rt, [$Rn, $offset]",
1915                 (LDURSWi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1916
1917 // Pre-fetch.
1918 defm PRFUM : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1919                   [(AArch64Prefetch imm:$Rt,
1920                                   (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
1921
1922 //---
1923 // (unscaled immediate, unprivileged)
1924 defm LDTRX : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1925 defm LDTRW : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1926
1927 defm LDTRH : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1928 defm LDTRB : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1929
1930 // load sign-extended half-word
1931 defm LDTRSHW : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1932 defm LDTRSHX : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1933
1934 // load sign-extended byte
1935 defm LDTRSBW : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1936 defm LDTRSBX : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1937
1938 // load sign-extended word
1939 defm LDTRSW  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1940
1941 //---
1942 // (immediate pre-indexed)
1943 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1944 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1945 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1946 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1947 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1948 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1949 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1950
1951 // load sign-extended half-word
1952 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1953 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1954
1955 // load sign-extended byte
1956 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1957 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1958
1959 // load zero-extended byte
1960 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1961 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1962
1963 // load sign-extended word
1964 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1965
1966 //---
1967 // (immediate post-indexed)
1968 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1969 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1970 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1971 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1972 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1973 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1974 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1975
1976 // load sign-extended half-word
1977 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1978 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1979
1980 // load sign-extended byte
1981 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1982 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1983
1984 // load zero-extended byte
1985 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1986 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1987
1988 // load sign-extended word
1989 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1990
1991 //===----------------------------------------------------------------------===//
1992 // Store instructions.
1993 //===----------------------------------------------------------------------===//
1994
1995 // Pair (indexed, offset)
1996 // FIXME: Use dedicated range-checked addressing mode operand here.
1997 defm STPW : StorePairOffset<0b00, 0, GPR32, simm7s4, "stp">;
1998 defm STPX : StorePairOffset<0b10, 0, GPR64, simm7s8, "stp">;
1999 defm STPS : StorePairOffset<0b00, 1, FPR32, simm7s4, "stp">;
2000 defm STPD : StorePairOffset<0b01, 1, FPR64, simm7s8, "stp">;
2001 defm STPQ : StorePairOffset<0b10, 1, FPR128, simm7s16, "stp">;
2002
2003 // Pair (pre-indexed)
2004 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, simm7s4, "stp">;
2005 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, simm7s8, "stp">;
2006 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, simm7s4, "stp">;
2007 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, simm7s8, "stp">;
2008 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, simm7s16, "stp">;
2009
2010 // Pair (pre-indexed)
2011 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
2012 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
2013 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
2014 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
2015 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
2016
2017 // Pair (no allocate)
2018 defm STNPW : StorePairNoAlloc<0b00, 0, GPR32, simm7s4, "stnp">;
2019 defm STNPX : StorePairNoAlloc<0b10, 0, GPR64, simm7s8, "stnp">;
2020 defm STNPS : StorePairNoAlloc<0b00, 1, FPR32, simm7s4, "stnp">;
2021 defm STNPD : StorePairNoAlloc<0b01, 1, FPR64, simm7s8, "stnp">;
2022 defm STNPQ : StorePairNoAlloc<0b10, 1, FPR128, simm7s16, "stnp">;
2023
2024 //---
2025 // (Register offset)
2026
2027 // Integer
2028 defm STRBB : Store8RO< 0b00, 0, 0b00, GPR32, "strb", i32, truncstorei8>;
2029 defm STRHH : Store16RO<0b01, 0, 0b00, GPR32, "strh", i32, truncstorei16>;
2030 defm STRW  : Store32RO<0b10, 0, 0b00, GPR32, "str",  i32, store>;
2031 defm STRX  : Store64RO<0b11, 0, 0b00, GPR64, "str",  i64, store>;
2032
2033
2034 // Floating-point
2035 defm STRB : Store8RO< 0b00,  1, 0b00, FPR8,   "str", untyped, store>;
2036 defm STRH : Store16RO<0b01,  1, 0b00, FPR16,  "str", f16,     store>;
2037 defm STRS : Store32RO<0b10,  1, 0b00, FPR32,  "str", f32,     store>;
2038 defm STRD : Store64RO<0b11,  1, 0b00, FPR64,  "str", f64,     store>;
2039 defm STRQ : Store128RO<0b00, 1, 0b10, FPR128, "str", f128,    store>;
2040
2041 multiclass TruncStoreFrom64ROPat<ROAddrMode ro, SDPatternOperator storeop,
2042                                  Instruction STRW, Instruction STRX> {
2043
2044   def : Pat<(storeop GPR64:$Rt,
2045                      (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
2046             (STRW (EXTRACT_SUBREG GPR64:$Rt, sub_32),
2047                   GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
2048
2049   def : Pat<(storeop GPR64:$Rt,
2050                      (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
2051             (STRX (EXTRACT_SUBREG GPR64:$Rt, sub_32),
2052                   GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
2053 }
2054
2055 let AddedComplexity = 10 in {
2056   // truncstore i64
2057   defm : TruncStoreFrom64ROPat<ro8,  truncstorei8,  STRBBroW, STRBBroX>;
2058   defm : TruncStoreFrom64ROPat<ro16, truncstorei16, STRHHroW, STRHHroX>;
2059   defm : TruncStoreFrom64ROPat<ro32, truncstorei32, STRWroW,  STRWroX>;
2060 }
2061
2062 multiclass VecROStorePat<ROAddrMode ro, ValueType VecTy, RegisterClass FPR,
2063                          Instruction STRW, Instruction STRX> {
2064   def : Pat<(store (VecTy FPR:$Rt),
2065                    (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
2066             (STRW FPR:$Rt, GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
2067
2068   def : Pat<(store (VecTy FPR:$Rt),
2069                    (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
2070             (STRX FPR:$Rt, GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
2071 }
2072
2073 let AddedComplexity = 10 in {
2074 // Match all store 64 bits width whose type is compatible with FPR64
2075 let Predicates = [IsLE] in {
2076   // We must use ST1 to store vectors in big-endian.
2077   defm : VecROStorePat<ro64, v2i32, FPR64, STRDroW, STRDroX>;
2078   defm : VecROStorePat<ro64, v2f32, FPR64, STRDroW, STRDroX>;
2079   defm : VecROStorePat<ro64, v4i16, FPR64, STRDroW, STRDroX>;
2080   defm : VecROStorePat<ro64, v8i8, FPR64, STRDroW, STRDroX>;
2081   defm : VecROStorePat<ro64, v4f16, FPR64, STRDroW, STRDroX>;
2082 }
2083
2084 defm : VecROStorePat<ro64, v1i64, FPR64, STRDroW, STRDroX>;
2085 defm : VecROStorePat<ro64, v1f64, FPR64, STRDroW, STRDroX>;
2086
2087 // Match all store 128 bits width whose type is compatible with FPR128
2088 let Predicates = [IsLE] in {
2089   // We must use ST1 to store vectors in big-endian.
2090   defm : VecROStorePat<ro128, v2i64, FPR128, STRQroW, STRQroX>;
2091   defm : VecROStorePat<ro128, v2f64, FPR128, STRQroW, STRQroX>;
2092   defm : VecROStorePat<ro128, v4i32, FPR128, STRQroW, STRQroX>;
2093   defm : VecROStorePat<ro128, v4f32, FPR128, STRQroW, STRQroX>;
2094   defm : VecROStorePat<ro128, v8i16, FPR128, STRQroW, STRQroX>;
2095   defm : VecROStorePat<ro128, v16i8, FPR128, STRQroW, STRQroX>;
2096   defm : VecROStorePat<ro128, v8f16, FPR128, STRQroW, STRQroX>;
2097 }
2098 } // AddedComplexity = 10
2099
2100 // Match stores from lane 0 to the appropriate subreg's store.
2101 multiclass VecROStoreLane0Pat<ROAddrMode ro, SDPatternOperator storeop,
2102                               ValueType VecTy, ValueType STy,
2103                               SubRegIndex SubRegIdx,
2104                               Instruction STRW, Instruction STRX> {
2105
2106   def : Pat<(storeop (STy (vector_extract (VecTy VecListOne128:$Vt), 0)),
2107                      (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
2108             (STRW (EXTRACT_SUBREG VecListOne128:$Vt, SubRegIdx),
2109                   GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
2110
2111   def : Pat<(storeop (STy (vector_extract (VecTy VecListOne128:$Vt), 0)),
2112                      (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
2113             (STRX (EXTRACT_SUBREG VecListOne128:$Vt, SubRegIdx),
2114                   GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
2115 }
2116
2117 let AddedComplexity = 19 in {
2118   defm : VecROStoreLane0Pat<ro16, truncstorei16, v8i16, i32, hsub, STRHroW, STRHroX>;
2119   defm : VecROStoreLane0Pat<ro16,      store   , v8i16, i16, hsub, STRHroW, STRHroX>;
2120   defm : VecROStoreLane0Pat<ro32, truncstorei32, v4i32, i32, ssub, STRSroW, STRSroX>;
2121   defm : VecROStoreLane0Pat<ro32,      store   , v4i32, i32, ssub, STRSroW, STRSroX>;
2122   defm : VecROStoreLane0Pat<ro32,      store   , v4f32, f32, ssub, STRSroW, STRSroX>;
2123   defm : VecROStoreLane0Pat<ro64,      store   , v2i64, i64, dsub, STRDroW, STRDroX>;
2124   defm : VecROStoreLane0Pat<ro64,      store   , v2f64, f64, dsub, STRDroW, STRDroX>;
2125 }
2126
2127 //---
2128 // (unsigned immediate)
2129 defm STRX : StoreUI<0b11, 0, 0b00, GPR64, uimm12s8, "str",
2130                    [(store GPR64:$Rt,
2131                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
2132 defm STRW : StoreUI<0b10, 0, 0b00, GPR32, uimm12s4, "str",
2133                     [(store GPR32:$Rt,
2134                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
2135 defm STRB : StoreUI<0b00, 1, 0b00, FPR8, uimm12s1, "str",
2136                     [(store FPR8:$Rt,
2137                             (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))]>;
2138 defm STRH : StoreUI<0b01, 1, 0b00, FPR16, uimm12s2, "str",
2139                     [(store (f16 FPR16:$Rt),
2140                             (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))]>;
2141 defm STRS : StoreUI<0b10, 1, 0b00, FPR32, uimm12s4, "str",
2142                     [(store (f32 FPR32:$Rt),
2143                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
2144 defm STRD : StoreUI<0b11, 1, 0b00, FPR64, uimm12s8, "str",
2145                     [(store (f64 FPR64:$Rt),
2146                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
2147 defm STRQ : StoreUI<0b00, 1, 0b10, FPR128, uimm12s16, "str", []>;
2148
2149 defm STRHH : StoreUI<0b01, 0, 0b00, GPR32, uimm12s2, "strh",
2150                      [(truncstorei16 GPR32:$Rt,
2151                                      (am_indexed16 GPR64sp:$Rn,
2152                                                    uimm12s2:$offset))]>;
2153 defm STRBB : StoreUI<0b00, 0, 0b00, GPR32, uimm12s1,  "strb",
2154                      [(truncstorei8 GPR32:$Rt,
2155                                     (am_indexed8 GPR64sp:$Rn,
2156                                                  uimm12s1:$offset))]>;
2157
2158 // Match all store 64 bits width whose type is compatible with FPR64
2159 let AddedComplexity = 10 in {
2160 let Predicates = [IsLE] in {
2161   // We must use ST1 to store vectors in big-endian.
2162   def : Pat<(store (v2f32 FPR64:$Rt),
2163                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2164             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2165   def : Pat<(store (v8i8 FPR64:$Rt),
2166                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2167             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2168   def : Pat<(store (v4i16 FPR64:$Rt),
2169                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2170             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2171   def : Pat<(store (v2i32 FPR64:$Rt),
2172                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2173             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2174   def : Pat<(store (v4f16 FPR64:$Rt),
2175                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2176             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2177 }
2178 def : Pat<(store (v1f64 FPR64:$Rt),
2179                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2180           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2181 def : Pat<(store (v1i64 FPR64:$Rt),
2182                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2183           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2184
2185 // Match all store 128 bits width whose type is compatible with FPR128
2186 let Predicates = [IsLE] in {
2187   // We must use ST1 to store vectors in big-endian.
2188   def : Pat<(store (v4f32 FPR128:$Rt),
2189                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2190             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2191   def : Pat<(store (v2f64 FPR128:$Rt),
2192                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2193             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2194   def : Pat<(store (v16i8 FPR128:$Rt),
2195                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2196             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2197   def : Pat<(store (v8i16 FPR128:$Rt),
2198                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2199             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2200   def : Pat<(store (v4i32 FPR128:$Rt),
2201                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2202             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2203   def : Pat<(store (v2i64 FPR128:$Rt),
2204                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2205             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2206   def : Pat<(store (v8f16 FPR128:$Rt),
2207                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2208             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2209 }
2210 def : Pat<(store (f128  FPR128:$Rt),
2211                  (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2212           (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2213
2214 // truncstore i64
2215 def : Pat<(truncstorei32 GPR64:$Rt,
2216                          (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)),
2217   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s4:$offset)>;
2218 def : Pat<(truncstorei16 GPR64:$Rt,
2219                          (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)),
2220   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s2:$offset)>;
2221 def : Pat<(truncstorei8 GPR64:$Rt, (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)),
2222   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s1:$offset)>;
2223
2224 } // AddedComplexity = 10
2225
2226 //---
2227 // (unscaled immediate)
2228 defm STURX : StoreUnscaled<0b11, 0, 0b00, GPR64, "stur",
2229                          [(store GPR64:$Rt,
2230                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
2231 defm STURW : StoreUnscaled<0b10, 0, 0b00, GPR32, "stur",
2232                          [(store GPR32:$Rt,
2233                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
2234 defm STURB : StoreUnscaled<0b00, 1, 0b00, FPR8, "stur",
2235                          [(store FPR8:$Rt,
2236                                  (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
2237 defm STURH : StoreUnscaled<0b01, 1, 0b00, FPR16, "stur",
2238                          [(store (f16 FPR16:$Rt),
2239                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
2240 defm STURS : StoreUnscaled<0b10, 1, 0b00, FPR32, "stur",
2241                          [(store (f32 FPR32:$Rt),
2242                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
2243 defm STURD : StoreUnscaled<0b11, 1, 0b00, FPR64, "stur",
2244                          [(store (f64 FPR64:$Rt),
2245                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
2246 defm STURQ : StoreUnscaled<0b00, 1, 0b10, FPR128, "stur",
2247                          [(store (f128 FPR128:$Rt),
2248                                  (am_unscaled128 GPR64sp:$Rn, simm9:$offset))]>;
2249 defm STURHH : StoreUnscaled<0b01, 0, 0b00, GPR32, "sturh",
2250                          [(truncstorei16 GPR32:$Rt,
2251                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
2252 defm STURBB : StoreUnscaled<0b00, 0, 0b00, GPR32, "sturb",
2253                          [(truncstorei8 GPR32:$Rt,
2254                                   (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
2255
2256 // Match all store 64 bits width whose type is compatible with FPR64
2257 let Predicates = [IsLE] in {
2258   // We must use ST1 to store vectors in big-endian.
2259   def : Pat<(store (v2f32 FPR64:$Rt),
2260                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2261             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2262   def : Pat<(store (v8i8 FPR64:$Rt),
2263                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2264             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2265   def : Pat<(store (v4i16 FPR64:$Rt),
2266                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2267             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2268   def : Pat<(store (v2i32 FPR64:$Rt),
2269                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2270             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2271   def : Pat<(store (v4f16 FPR64:$Rt),
2272                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2273             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2274 }
2275 def : Pat<(store (v1f64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2276           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2277 def : Pat<(store (v1i64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2278           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2279
2280 // Match all store 128 bits width whose type is compatible with FPR128
2281 let Predicates = [IsLE] in {
2282   // We must use ST1 to store vectors in big-endian.
2283   def : Pat<(store (v4f32 FPR128:$Rt),
2284                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2285             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2286   def : Pat<(store (v2f64 FPR128:$Rt),
2287                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2288             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2289   def : Pat<(store (v16i8 FPR128:$Rt),
2290                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2291             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2292   def : Pat<(store (v8i16 FPR128:$Rt),
2293                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2294             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2295   def : Pat<(store (v4i32 FPR128:$Rt),
2296                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2297             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2298   def : Pat<(store (v2i64 FPR128:$Rt),
2299                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2300             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2301   def : Pat<(store (v2f64 FPR128:$Rt),
2302                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2303             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2304   def : Pat<(store (v8f16 FPR128:$Rt),
2305                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2306             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2307 }
2308
2309 // unscaled i64 truncating stores
2310 def : Pat<(truncstorei32 GPR64:$Rt, (am_unscaled32 GPR64sp:$Rn, simm9:$offset)),
2311   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2312 def : Pat<(truncstorei16 GPR64:$Rt, (am_unscaled16 GPR64sp:$Rn, simm9:$offset)),
2313   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2314 def : Pat<(truncstorei8 GPR64:$Rt, (am_unscaled8 GPR64sp:$Rn, simm9:$offset)),
2315   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2316
2317 //---
2318 // STR mnemonics fall back to STUR for negative or unaligned offsets.
2319 def : InstAlias<"str $Rt, [$Rn, $offset]",
2320                 (STURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2321 def : InstAlias<"str $Rt, [$Rn, $offset]",
2322                 (STURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2323 def : InstAlias<"str $Rt, [$Rn, $offset]",
2324                 (STURBi FPR8:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2325 def : InstAlias<"str $Rt, [$Rn, $offset]",
2326                 (STURHi FPR16:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2327 def : InstAlias<"str $Rt, [$Rn, $offset]",
2328                 (STURSi FPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2329 def : InstAlias<"str $Rt, [$Rn, $offset]",
2330                 (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2331 def : InstAlias<"str $Rt, [$Rn, $offset]",
2332                 (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
2333
2334 def : InstAlias<"strb $Rt, [$Rn, $offset]",
2335                 (STURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2336 def : InstAlias<"strh $Rt, [$Rn, $offset]",
2337                 (STURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2338
2339 //---
2340 // (unscaled immediate, unprivileged)
2341 defm STTRW : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
2342 defm STTRX : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
2343
2344 defm STTRH : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
2345 defm STTRB : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
2346
2347 //---
2348 // (immediate pre-indexed)
2349 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str",  pre_store, i32>;
2350 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str",  pre_store, i64>;
2351 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str",  pre_store, untyped>;
2352 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str",  pre_store, f16>;
2353 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str",  pre_store, f32>;
2354 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str",  pre_store, f64>;
2355 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str", pre_store, f128>;
2356
2357 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb", pre_truncsti8,  i32>;
2358 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh", pre_truncsti16, i32>;
2359
2360 // truncstore i64
2361 def : Pat<(pre_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2362   (STRWpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2363            simm9:$off)>;
2364 def : Pat<(pre_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2365   (STRHHpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2366             simm9:$off)>;
2367 def : Pat<(pre_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2368   (STRBBpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2369             simm9:$off)>;
2370
2371 def : Pat<(pre_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2372           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2373 def : Pat<(pre_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2374           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2375 def : Pat<(pre_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2376           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2377 def : Pat<(pre_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2378           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2379 def : Pat<(pre_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2380           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2381 def : Pat<(pre_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2382           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2383 def : Pat<(pre_store (v4f16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2384           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2385
2386 def : Pat<(pre_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2387           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2388 def : Pat<(pre_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2389           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2390 def : Pat<(pre_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2391           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2392 def : Pat<(pre_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2393           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2394 def : Pat<(pre_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2395           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2396 def : Pat<(pre_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2397           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2398 def : Pat<(pre_store (v8f16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2399           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2400
2401 //---
2402 // (immediate post-indexed)
2403 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32,  "str", post_store, i32>;
2404 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64,  "str", post_store, i64>;
2405 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,   "str", post_store, untyped>;
2406 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16,  "str", post_store, f16>;
2407 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32,  "str", post_store, f32>;
2408 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64,  "str", post_store, f64>;
2409 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str", post_store, f128>;
2410
2411 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb", post_truncsti8, i32>;
2412 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh", post_truncsti16, i32>;
2413
2414 // truncstore i64
2415 def : Pat<(post_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2416   (STRWpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2417             simm9:$off)>;
2418 def : Pat<(post_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2419   (STRHHpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2420              simm9:$off)>;
2421 def : Pat<(post_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2422   (STRBBpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2423              simm9:$off)>;
2424
2425 def : Pat<(post_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2426           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2427 def : Pat<(post_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2428           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2429 def : Pat<(post_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2430           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2431 def : Pat<(post_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2432           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2433 def : Pat<(post_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2434           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2435 def : Pat<(post_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2436           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2437 def : Pat<(post_store (v4f16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2438           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2439
2440 def : Pat<(post_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2441           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2442 def : Pat<(post_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2443           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2444 def : Pat<(post_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2445           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2446 def : Pat<(post_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2447           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2448 def : Pat<(post_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2449           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2450 def : Pat<(post_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2451           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2452 def : Pat<(post_store (v8f16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2453           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2454
2455 //===----------------------------------------------------------------------===//
2456 // Load/store exclusive instructions.
2457 //===----------------------------------------------------------------------===//
2458
2459 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
2460 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
2461 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
2462 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
2463
2464 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
2465 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
2466 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
2467 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
2468
2469 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
2470 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
2471 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
2472 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
2473
2474 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
2475 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
2476 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
2477 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
2478
2479 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
2480 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
2481 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
2482 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
2483
2484 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
2485 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
2486 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
2487 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
2488
2489 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
2490 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
2491
2492 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
2493 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
2494
2495 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
2496 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
2497
2498 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
2499 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
2500
2501 let Predicates = [HasV8_1a] in {
2502   // v8.1a "Limited Order Region" extension load-acquire instructions
2503   def LDLARW  : LoadAcquire   <0b10, 1, 1, 0, 0, GPR32, "ldlar">;
2504   def LDLARX  : LoadAcquire   <0b11, 1, 1, 0, 0, GPR64, "ldlar">;
2505   def LDLARB  : LoadAcquire   <0b00, 1, 1, 0, 0, GPR32, "ldlarb">;
2506   def LDLARH  : LoadAcquire   <0b01, 1, 1, 0, 0, GPR32, "ldlarh">;
2507
2508   // v8.1a "Limited Order Region" extension store-release instructions
2509   def STLLRW  : StoreRelease   <0b10, 1, 0, 0, 0, GPR32, "stllr">;
2510   def STLLRX  : StoreRelease   <0b11, 1, 0, 0, 0, GPR64, "stllr">;
2511   def STLLRB  : StoreRelease   <0b00, 1, 0, 0, 0, GPR32, "stllrb">;
2512   def STLLRH  : StoreRelease   <0b01, 1, 0, 0, 0, GPR32, "stllrh">;
2513 }
2514
2515 //===----------------------------------------------------------------------===//
2516 // Scaled floating point to integer conversion instructions.
2517 //===----------------------------------------------------------------------===//
2518
2519 defm FCVTAS : FPToIntegerUnscaled<0b00, 0b100, "fcvtas", int_aarch64_neon_fcvtas>;
2520 defm FCVTAU : FPToIntegerUnscaled<0b00, 0b101, "fcvtau", int_aarch64_neon_fcvtau>;
2521 defm FCVTMS : FPToIntegerUnscaled<0b10, 0b000, "fcvtms", int_aarch64_neon_fcvtms>;
2522 defm FCVTMU : FPToIntegerUnscaled<0b10, 0b001, "fcvtmu", int_aarch64_neon_fcvtmu>;
2523 defm FCVTNS : FPToIntegerUnscaled<0b00, 0b000, "fcvtns", int_aarch64_neon_fcvtns>;
2524 defm FCVTNU : FPToIntegerUnscaled<0b00, 0b001, "fcvtnu", int_aarch64_neon_fcvtnu>;
2525 defm FCVTPS : FPToIntegerUnscaled<0b01, 0b000, "fcvtps", int_aarch64_neon_fcvtps>;
2526 defm FCVTPU : FPToIntegerUnscaled<0b01, 0b001, "fcvtpu", int_aarch64_neon_fcvtpu>;
2527 defm FCVTZS : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2528 defm FCVTZU : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2529 defm FCVTZS : FPToIntegerScaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2530 defm FCVTZU : FPToIntegerScaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2531
2532 multiclass FPToIntegerIntPats<Intrinsic round, string INST> {
2533   def : Pat<(i32 (round f16:$Rn)), (!cast<Instruction>(INST # UWHr) $Rn)>;
2534   def : Pat<(i64 (round f16:$Rn)), (!cast<Instruction>(INST # UXHr) $Rn)>;
2535   def : Pat<(i32 (round f32:$Rn)), (!cast<Instruction>(INST # UWSr) $Rn)>;
2536   def : Pat<(i64 (round f32:$Rn)), (!cast<Instruction>(INST # UXSr) $Rn)>;
2537   def : Pat<(i32 (round f64:$Rn)), (!cast<Instruction>(INST # UWDr) $Rn)>;
2538   def : Pat<(i64 (round f64:$Rn)), (!cast<Instruction>(INST # UXDr) $Rn)>;
2539
2540   def : Pat<(i32 (round (fmul f16:$Rn, fixedpoint_f16_i32:$scale))),
2541             (!cast<Instruction>(INST # SWHri) $Rn, $scale)>;
2542   def : Pat<(i64 (round (fmul f16:$Rn, fixedpoint_f16_i64:$scale))),
2543             (!cast<Instruction>(INST # SXHri) $Rn, $scale)>;
2544   def : Pat<(i32 (round (fmul f32:$Rn, fixedpoint_f32_i32:$scale))),
2545             (!cast<Instruction>(INST # SWSri) $Rn, $scale)>;
2546   def : Pat<(i64 (round (fmul f32:$Rn, fixedpoint_f32_i64:$scale))),
2547             (!cast<Instruction>(INST # SXSri) $Rn, $scale)>;
2548   def : Pat<(i32 (round (fmul f64:$Rn, fixedpoint_f64_i32:$scale))),
2549             (!cast<Instruction>(INST # SWDri) $Rn, $scale)>;
2550   def : Pat<(i64 (round (fmul f64:$Rn, fixedpoint_f64_i64:$scale))),
2551             (!cast<Instruction>(INST # SXDri) $Rn, $scale)>;
2552 }
2553
2554 defm : FPToIntegerIntPats<int_aarch64_neon_fcvtzs, "FCVTZS">;
2555 defm : FPToIntegerIntPats<int_aarch64_neon_fcvtzu, "FCVTZU">;
2556
2557 multiclass FPToIntegerPats<SDNode to_int, SDNode round, string INST> {
2558   def : Pat<(i32 (to_int (round f32:$Rn))),
2559             (!cast<Instruction>(INST # UWSr) f32:$Rn)>;
2560   def : Pat<(i64 (to_int (round f32:$Rn))),
2561             (!cast<Instruction>(INST # UXSr) f32:$Rn)>;
2562   def : Pat<(i32 (to_int (round f64:$Rn))),
2563             (!cast<Instruction>(INST # UWDr) f64:$Rn)>;
2564   def : Pat<(i64 (to_int (round f64:$Rn))),
2565             (!cast<Instruction>(INST # UXDr) f64:$Rn)>;
2566 }
2567
2568 defm : FPToIntegerPats<fp_to_sint, fceil,  "FCVTPS">;
2569 defm : FPToIntegerPats<fp_to_uint, fceil,  "FCVTPU">;
2570 defm : FPToIntegerPats<fp_to_sint, ffloor, "FCVTMS">;
2571 defm : FPToIntegerPats<fp_to_uint, ffloor, "FCVTMU">;
2572 defm : FPToIntegerPats<fp_to_sint, ftrunc, "FCVTZS">;
2573 defm : FPToIntegerPats<fp_to_uint, ftrunc, "FCVTZU">;
2574 defm : FPToIntegerPats<fp_to_sint, fround, "FCVTAS">;
2575 defm : FPToIntegerPats<fp_to_uint, fround, "FCVTAU">;
2576
2577 //===----------------------------------------------------------------------===//
2578 // Scaled integer to floating point conversion instructions.
2579 //===----------------------------------------------------------------------===//
2580
2581 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
2582 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
2583
2584 //===----------------------------------------------------------------------===//
2585 // Unscaled integer to floating point conversion instruction.
2586 //===----------------------------------------------------------------------===//
2587
2588 defm FMOV : UnscaledConversion<"fmov">;
2589
2590 // Add pseudo ops for FMOV 0 so we can mark them as isReMaterializable
2591 let isReMaterializable = 1, isCodeGenOnly = 1, isAsCheapAsAMove = 1 in {
2592 def FMOVS0 : Pseudo<(outs FPR32:$Rd), (ins), [(set f32:$Rd, (fpimm0))]>,
2593     Sched<[WriteF]>;
2594 def FMOVD0 : Pseudo<(outs FPR64:$Rd), (ins), [(set f64:$Rd, (fpimm0))]>,
2595     Sched<[WriteF]>;
2596 }
2597 // Similarly add aliases
2598 def : InstAlias<"fmov $Rd, #0.0", (FMOVWHr FPR16:$Rd, WZR), 0>,
2599     Requires<[HasFullFP16]>;
2600 def : InstAlias<"fmov $Rd, #0.0", (FMOVWSr FPR32:$Rd, WZR), 0>;
2601 def : InstAlias<"fmov $Rd, #0.0", (FMOVXDr FPR64:$Rd, XZR), 0>;
2602
2603 //===----------------------------------------------------------------------===//
2604 // Floating point conversion instruction.
2605 //===----------------------------------------------------------------------===//
2606
2607 defm FCVT : FPConversion<"fcvt">;
2608
2609 //===----------------------------------------------------------------------===//
2610 // Floating point single operand instructions.
2611 //===----------------------------------------------------------------------===//
2612
2613 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
2614 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
2615 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
2616 defm FRINTA : SingleOperandFPData<0b1100, "frinta", fround>;
2617 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
2618 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
2619 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_aarch64_neon_frintn>;
2620 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
2621
2622 def : Pat<(v1f64 (int_aarch64_neon_frintn (v1f64 FPR64:$Rn))),
2623           (FRINTNDr FPR64:$Rn)>;
2624
2625 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
2626 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
2627
2628 let SchedRW = [WriteFDiv] in {
2629 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
2630 }
2631
2632 //===----------------------------------------------------------------------===//
2633 // Floating point two operand instructions.
2634 //===----------------------------------------------------------------------===//
2635
2636 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
2637 let SchedRW = [WriteFDiv] in {
2638 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
2639 }
2640 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", fmaxnum>;
2641 defm FMAX   : TwoOperandFPData<0b0100, "fmax", fmaxnan>;
2642 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", fminnum>;
2643 defm FMIN   : TwoOperandFPData<0b0101, "fmin", fminnan>;
2644 let SchedRW = [WriteFMul] in {
2645 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
2646 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
2647 }
2648 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
2649
2650 def : Pat<(v1f64 (fmaxnan (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2651           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
2652 def : Pat<(v1f64 (fminnan (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2653           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
2654 def : Pat<(v1f64 (fmaxnum (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2655           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
2656 def : Pat<(v1f64 (fminnum (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2657           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
2658
2659 //===----------------------------------------------------------------------===//
2660 // Floating point three operand instructions.
2661 //===----------------------------------------------------------------------===//
2662
2663 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
2664 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
2665      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
2666 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
2667      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
2668 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
2669      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
2670
2671 // The following def pats catch the case where the LHS of an FMA is negated.
2672 // The TriOpFrag above catches the case where the middle operand is negated.
2673
2674 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
2675 // the NEON variant.
2676 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
2677           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2678
2679 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
2680           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2681
2682 // We handled -(a + b*c) for FNMADD above, now it's time for "(-a) + (-b)*c" and
2683 // "(-a) + b*(-c)".
2684 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, (fneg FPR32:$Ra))),
2685           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2686
2687 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, (fneg FPR64:$Ra))),
2688           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2689
2690 def : Pat<(f32 (fma FPR32:$Rn, (fneg FPR32:$Rm), (fneg FPR32:$Ra))),
2691           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2692
2693 def : Pat<(f64 (fma FPR64:$Rn, (fneg FPR64:$Rm), (fneg FPR64:$Ra))),
2694           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2695
2696 //===----------------------------------------------------------------------===//
2697 // Floating point comparison instructions.
2698 //===----------------------------------------------------------------------===//
2699
2700 defm FCMPE : FPComparison<1, "fcmpe">;
2701 defm FCMP  : FPComparison<0, "fcmp", AArch64fcmp>;
2702
2703 //===----------------------------------------------------------------------===//
2704 // Floating point conditional comparison instructions.
2705 //===----------------------------------------------------------------------===//
2706
2707 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2708 defm FCCMP  : FPCondComparison<0, "fccmp", AArch64fccmp>;
2709
2710 //===----------------------------------------------------------------------===//
2711 // Floating point conditional select instruction.
2712 //===----------------------------------------------------------------------===//
2713
2714 defm FCSEL : FPCondSelect<"fcsel">;
2715
2716 // CSEL instructions providing f128 types need to be handled by a
2717 // pseudo-instruction since the eventual code will need to introduce basic
2718 // blocks and control flow.
2719 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2720                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2721                       [(set (f128 FPR128:$Rd),
2722                             (AArch64csel FPR128:$Rn, FPR128:$Rm,
2723                                        (i32 imm:$cond), NZCV))]> {
2724   let Uses = [NZCV];
2725   let usesCustomInserter = 1;
2726   let hasNoSchedulingInfo = 1;
2727 }
2728
2729
2730 //===----------------------------------------------------------------------===//
2731 // Floating point immediate move.
2732 //===----------------------------------------------------------------------===//
2733
2734 let isReMaterializable = 1 in {
2735 defm FMOV : FPMoveImmediate<"fmov">;
2736 }
2737
2738 //===----------------------------------------------------------------------===//
2739 // Advanced SIMD two vector instructions.
2740 //===----------------------------------------------------------------------===//
2741
2742 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
2743                                           int_aarch64_neon_uabd>;
2744 // Match UABDL in log2-shuffle patterns.
2745 def : Pat<(abs (v8i16 (sub (zext (v8i8 V64:$opA)),
2746                            (zext (v8i8 V64:$opB))))),
2747           (UABDLv8i8_v8i16 V64:$opA, V64:$opB)>;
2748 def : Pat<(xor (v8i16 (AArch64vashr v8i16:$src, (i32 15))),
2749                (v8i16 (add (sub (zext (v8i8 V64:$opA)),
2750                                 (zext (v8i8 V64:$opB))),
2751                            (AArch64vashr v8i16:$src, (i32 15))))),
2752           (UABDLv8i8_v8i16 V64:$opA, V64:$opB)>;
2753 def : Pat<(abs (v8i16 (sub (zext (extract_high_v16i8 V128:$opA)),
2754                            (zext (extract_high_v16i8 V128:$opB))))),
2755           (UABDLv16i8_v8i16 V128:$opA, V128:$opB)>;
2756 def : Pat<(xor (v8i16 (AArch64vashr v8i16:$src, (i32 15))),
2757                (v8i16 (add (sub (zext (extract_high_v16i8 V128:$opA)),
2758                                 (zext (extract_high_v16i8 V128:$opB))),
2759                            (AArch64vashr v8i16:$src, (i32 15))))),
2760           (UABDLv16i8_v8i16 V128:$opA, V128:$opB)>;
2761 def : Pat<(abs (v4i32 (sub (zext (v4i16 V64:$opA)),
2762                            (zext (v4i16 V64:$opB))))),
2763           (UABDLv4i16_v4i32 V64:$opA, V64:$opB)>;
2764 def : Pat<(abs (v4i32 (sub (zext (extract_high_v8i16 V128:$opA)),
2765                            (zext (extract_high_v8i16 V128:$opB))))),
2766           (UABDLv8i16_v4i32 V128:$opA, V128:$opB)>;
2767 def : Pat<(abs (v2i64 (sub (zext (v2i32 V64:$opA)),
2768                            (zext (v2i32 V64:$opB))))),
2769           (UABDLv2i32_v2i64 V64:$opA, V64:$opB)>;
2770 def : Pat<(abs (v2i64 (sub (zext (extract_high_v4i32 V128:$opA)),
2771                            (zext (extract_high_v4i32 V128:$opB))))),
2772           (UABDLv4i32_v2i64 V128:$opA, V128:$opB)>;
2773
2774 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", abs>;
2775 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_aarch64_neon_cls>;
2776 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2777 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", AArch64cmeqz>;
2778 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", AArch64cmgez>;
2779 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", AArch64cmgtz>;
2780 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", AArch64cmlez>;
2781 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", AArch64cmltz>;
2782 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2783 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2784
2785 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", AArch64fcmeqz>;
2786 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", AArch64fcmgez>;
2787 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", AArch64fcmgtz>;
2788 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", AArch64fcmlez>;
2789 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", AArch64fcmltz>;
2790 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_aarch64_neon_fcvtas>;
2791 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_aarch64_neon_fcvtau>;
2792 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2793 def : Pat<(v4f32 (int_aarch64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2794           (FCVTLv4i16 V64:$Rn)>;
2795 def : Pat<(v4f32 (int_aarch64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2796                                                               (i64 4)))),
2797           (FCVTLv8i16 V128:$Rn)>;
2798 def : Pat<(v2f64 (fpextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2799 def : Pat<(v2f64 (fpextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2800                                                     (i64 2))))),
2801           (FCVTLv4i32 V128:$Rn)>;
2802
2803 def : Pat<(v4f32 (fpextend (v4f16 V64:$Rn))), (FCVTLv4i16 V64:$Rn)>;
2804 def : Pat<(v4f32 (fpextend (v4f16 (extract_subvector (v8f16 V128:$Rn),
2805                                                     (i64 4))))),
2806           (FCVTLv8i16 V128:$Rn)>;
2807
2808 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_aarch64_neon_fcvtms>;
2809 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_aarch64_neon_fcvtmu>;
2810 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_aarch64_neon_fcvtns>;
2811 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_aarch64_neon_fcvtnu>;
2812 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2813 def : Pat<(v4i16 (int_aarch64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2814           (FCVTNv4i16 V128:$Rn)>;
2815 def : Pat<(concat_vectors V64:$Rd,
2816                           (v4i16 (int_aarch64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2817           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2818 def : Pat<(v2f32 (fpround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2819 def : Pat<(v4f16 (fpround (v4f32 V128:$Rn))), (FCVTNv4i16 V128:$Rn)>;
2820 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fpround (v2f64 V128:$Rn)))),
2821           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2822 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_aarch64_neon_fcvtps>;
2823 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_aarch64_neon_fcvtpu>;
2824 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2825                                         int_aarch64_neon_fcvtxn>;
2826 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2827 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2828
2829 def : Pat<(v4i16 (int_aarch64_neon_fcvtzs v4f16:$Rn)), (FCVTZSv4f16 $Rn)>;
2830 def : Pat<(v8i16 (int_aarch64_neon_fcvtzs v8f16:$Rn)), (FCVTZSv8f16 $Rn)>;
2831 def : Pat<(v2i32 (int_aarch64_neon_fcvtzs v2f32:$Rn)), (FCVTZSv2f32 $Rn)>;
2832 def : Pat<(v4i32 (int_aarch64_neon_fcvtzs v4f32:$Rn)), (FCVTZSv4f32 $Rn)>;
2833 def : Pat<(v2i64 (int_aarch64_neon_fcvtzs v2f64:$Rn)), (FCVTZSv2f64 $Rn)>;
2834
2835 def : Pat<(v4i16 (int_aarch64_neon_fcvtzu v4f16:$Rn)), (FCVTZUv4f16 $Rn)>;
2836 def : Pat<(v8i16 (int_aarch64_neon_fcvtzu v8f16:$Rn)), (FCVTZUv8f16 $Rn)>;
2837 def : Pat<(v2i32 (int_aarch64_neon_fcvtzu v2f32:$Rn)), (FCVTZUv2f32 $Rn)>;
2838 def : Pat<(v4i32 (int_aarch64_neon_fcvtzu v4f32:$Rn)), (FCVTZUv4f32 $Rn)>;
2839 def : Pat<(v2i64 (int_aarch64_neon_fcvtzu v2f64:$Rn)), (FCVTZUv2f64 $Rn)>;
2840
2841 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2842 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_aarch64_neon_frecpe>;
2843 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", fround>;
2844 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2845 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2846 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_aarch64_neon_frintn>;
2847 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2848 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2849 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2850 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_aarch64_neon_frsqrte>;
2851 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2852 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2853                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2854 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2855 // Aliases for MVN -> NOT.
2856 def : InstAlias<"mvn{ $Vd.8b, $Vn.8b|.8b $Vd, $Vn}",
2857                 (NOTv8i8 V64:$Vd, V64:$Vn)>;
2858 def : InstAlias<"mvn{ $Vd.16b, $Vn.16b|.16b $Vd, $Vn}",
2859                 (NOTv16i8 V128:$Vd, V128:$Vn)>;
2860
2861 def : Pat<(AArch64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2862 def : Pat<(AArch64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2863 def : Pat<(AArch64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2864 def : Pat<(AArch64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2865 def : Pat<(AArch64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2866 def : Pat<(AArch64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2867 def : Pat<(AArch64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2868
2869 def : Pat<(AArch64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2870 def : Pat<(AArch64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2871 def : Pat<(AArch64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2872 def : Pat<(AArch64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2873 def : Pat<(AArch64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2874 def : Pat<(AArch64not (v1i64 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2875 def : Pat<(AArch64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2876 def : Pat<(AArch64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2877
2878 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2879 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2880 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2881 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2882 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2883
2884 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_aarch64_neon_rbit>;
2885 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", AArch64rev16>;
2886 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", AArch64rev32>;
2887 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", AArch64rev64>;
2888 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2889        BinOpFrag<(add node:$LHS, (int_aarch64_neon_saddlp node:$RHS))> >;
2890 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_aarch64_neon_saddlp>;
2891 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2892 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2893 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_aarch64_neon_sqabs>;
2894 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_aarch64_neon_sqneg>;
2895 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_aarch64_neon_sqxtn>;
2896 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_aarch64_neon_sqxtun>;
2897 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_aarch64_neon_suqadd>;
2898 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2899        BinOpFrag<(add node:$LHS, (int_aarch64_neon_uaddlp node:$RHS))> >;
2900 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2901                     int_aarch64_neon_uaddlp>;
2902 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2903 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_aarch64_neon_uqxtn>;
2904 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_aarch64_neon_urecpe>;
2905 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_aarch64_neon_ursqrte>;
2906 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_aarch64_neon_usqadd>;
2907 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2908
2909 def : Pat<(v4f16 (AArch64rev32 V64:$Rn)), (REV32v4i16 V64:$Rn)>;
2910 def : Pat<(v4f16 (AArch64rev64 V64:$Rn)), (REV64v4i16 V64:$Rn)>;
2911 def : Pat<(v8f16 (AArch64rev32 V128:$Rn)), (REV32v8i16 V128:$Rn)>;
2912 def : Pat<(v8f16 (AArch64rev64 V128:$Rn)), (REV64v8i16 V128:$Rn)>;
2913 def : Pat<(v2f32 (AArch64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2914 def : Pat<(v4f32 (AArch64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2915
2916 // Patterns for vector long shift (by element width). These need to match all
2917 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2918 // definition.
2919 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2920   def : Pat<(AArch64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2921             (SHLLv8i8 V64:$Rn)>;
2922   def : Pat<(AArch64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2923             (SHLLv16i8 V128:$Rn)>;
2924   def : Pat<(AArch64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2925             (SHLLv4i16 V64:$Rn)>;
2926   def : Pat<(AArch64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2927             (SHLLv8i16 V128:$Rn)>;
2928   def : Pat<(AArch64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2929             (SHLLv2i32 V64:$Rn)>;
2930   def : Pat<(AArch64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2931             (SHLLv4i32 V128:$Rn)>;
2932 }
2933
2934 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2935 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2936 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2937
2938 //===----------------------------------------------------------------------===//
2939 // Advanced SIMD three vector instructions.
2940 //===----------------------------------------------------------------------===//
2941
2942 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2943 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_aarch64_neon_addp>;
2944 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", AArch64cmeq>;
2945 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", AArch64cmge>;
2946 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", AArch64cmgt>;
2947 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", AArch64cmhi>;
2948 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", AArch64cmhs>;
2949 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", AArch64cmtst>;
2950 defm FABD    : SIMDThreeSameVectorFP<1,1,0b010,"fabd", int_aarch64_neon_fabd>;
2951 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b101,"facge",int_aarch64_neon_facge>;
2952 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b101,"facgt",int_aarch64_neon_facgt>;
2953 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b010,"faddp",int_aarch64_neon_addp>;
2954 defm FADD    : SIMDThreeSameVectorFP<0,0,0b010,"fadd", fadd>;
2955 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b100, "fcmeq", AArch64fcmeq>;
2956 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b100, "fcmge", AArch64fcmge>;
2957 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b100, "fcmgt", AArch64fcmgt>;
2958 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b111,"fdiv", fdiv>;
2959 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b000,"fmaxnmp", int_aarch64_neon_fmaxnmp>;
2960 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b000,"fmaxnm", fmaxnum>;
2961 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b110,"fmaxp", int_aarch64_neon_fmaxp>;
2962 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b110,"fmax", fmaxnan>;
2963 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b000,"fminnmp", int_aarch64_neon_fminnmp>;
2964 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b000,"fminnm", fminnum>;
2965 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b110,"fminp", int_aarch64_neon_fminp>;
2966 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b110,"fmin", fminnan>;
2967
2968 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2969 // instruction expects the addend first, while the fma intrinsic puts it last.
2970 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b001, "fmla",
2971             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2972 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b001, "fmls",
2973             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2974
2975 // The following def pats catch the case where the LHS of an FMA is negated.
2976 // The TriOpFrag above catches the case where the middle operand is negated.
2977 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2978           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2979
2980 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2981           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2982
2983 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2984           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
2985
2986 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b011,"fmulx", int_aarch64_neon_fmulx>;
2987 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b011,"fmul", fmul>;
2988 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b111,"frecps", int_aarch64_neon_frecps>;
2989 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b111,"frsqrts", int_aarch64_neon_frsqrts>;
2990 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b010,"fsub", fsub>;
2991 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
2992                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
2993 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
2994                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
2995 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
2996 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_aarch64_neon_pmul>;
2997 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
2998       TriOpFrag<(add node:$LHS, (int_aarch64_neon_sabd node:$MHS, node:$RHS))> >;
2999 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", int_aarch64_neon_sabd>;
3000 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_aarch64_neon_shadd>;
3001 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_aarch64_neon_shsub>;
3002 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_aarch64_neon_smaxp>;
3003 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", smax>;
3004 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_aarch64_neon_sminp>;
3005 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", smin>;
3006 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_aarch64_neon_sqadd>;
3007 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_aarch64_neon_sqdmulh>;
3008 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_aarch64_neon_sqrdmulh>;
3009 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_aarch64_neon_sqrshl>;
3010 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_aarch64_neon_sqshl>;
3011 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_aarch64_neon_sqsub>;
3012 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_aarch64_neon_srhadd>;
3013 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_aarch64_neon_srshl>;
3014 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_aarch64_neon_sshl>;
3015 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
3016 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
3017       TriOpFrag<(add node:$LHS, (int_aarch64_neon_uabd node:$MHS, node:$RHS))> >;
3018 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", int_aarch64_neon_uabd>;
3019 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_aarch64_neon_uhadd>;
3020 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_aarch64_neon_uhsub>;
3021 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_aarch64_neon_umaxp>;
3022 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", umax>;
3023 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_aarch64_neon_uminp>;
3024 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", umin>;
3025 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_aarch64_neon_uqadd>;
3026 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_aarch64_neon_uqrshl>;
3027 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_aarch64_neon_uqshl>;
3028 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_aarch64_neon_uqsub>;
3029 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_aarch64_neon_urhadd>;
3030 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_aarch64_neon_urshl>;
3031 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_aarch64_neon_ushl>;
3032 defm SQRDMLAH : SIMDThreeSameVectorSQRDMLxHTiedHS<1,0b10000,"sqrdmlah",
3033                                                   int_aarch64_neon_sqadd>;
3034 defm SQRDMLSH : SIMDThreeSameVectorSQRDMLxHTiedHS<1,0b10001,"sqrdmlsh",
3035                                                     int_aarch64_neon_sqsub>;
3036
3037 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
3038 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
3039                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
3040 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
3041 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", AArch64bit>;
3042 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
3043     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
3044 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
3045 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
3046                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
3047 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
3048
3049
3050 def : Pat<(AArch64bsl (v8i8 V64:$Rd), V64:$Rn, V64:$Rm),
3051           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
3052 def : Pat<(AArch64bsl (v4i16 V64:$Rd), V64:$Rn, V64:$Rm),
3053           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
3054 def : Pat<(AArch64bsl (v2i32 V64:$Rd), V64:$Rn, V64:$Rm),
3055           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
3056 def : Pat<(AArch64bsl (v1i64 V64:$Rd), V64:$Rn, V64:$Rm),
3057           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
3058
3059 def : Pat<(AArch64bsl (v16i8 V128:$Rd), V128:$Rn, V128:$Rm),
3060           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
3061 def : Pat<(AArch64bsl (v8i16 V128:$Rd), V128:$Rn, V128:$Rm),
3062           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
3063 def : Pat<(AArch64bsl (v4i32 V128:$Rd), V128:$Rn, V128:$Rm),
3064           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
3065 def : Pat<(AArch64bsl (v2i64 V128:$Rd), V128:$Rn, V128:$Rm),
3066           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
3067
3068 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
3069                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 1>;
3070 def : InstAlias<"mov{\t$dst.8h, $src.8h|.8h\t$dst, $src}",
3071                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
3072 def : InstAlias<"mov{\t$dst.4s, $src.4s|.4s\t$dst, $src}",
3073                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
3074 def : InstAlias<"mov{\t$dst.2d, $src.2d|.2d\t$dst, $src}",
3075                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
3076
3077 def : InstAlias<"mov{\t$dst.8b, $src.8b|.8b\t$dst, $src}",
3078                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 1>;
3079 def : InstAlias<"mov{\t$dst.4h, $src.4h|.4h\t$dst, $src}",
3080                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
3081 def : InstAlias<"mov{\t$dst.2s, $src.2s|.2s\t$dst, $src}",
3082                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
3083 def : InstAlias<"mov{\t$dst.1d, $src.1d|.1d\t$dst, $src}",
3084                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
3085
3086 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
3087                 "|cmls.8b\t$dst, $src1, $src2}",
3088                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
3089 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
3090                 "|cmls.16b\t$dst, $src1, $src2}",
3091                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
3092 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
3093                 "|cmls.4h\t$dst, $src1, $src2}",
3094                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
3095 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
3096                 "|cmls.8h\t$dst, $src1, $src2}",
3097                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
3098 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
3099                 "|cmls.2s\t$dst, $src1, $src2}",
3100                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
3101 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
3102                 "|cmls.4s\t$dst, $src1, $src2}",
3103                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
3104 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
3105                 "|cmls.2d\t$dst, $src1, $src2}",
3106                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
3107
3108 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
3109                 "|cmlo.8b\t$dst, $src1, $src2}",
3110                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
3111 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
3112                 "|cmlo.16b\t$dst, $src1, $src2}",
3113                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
3114 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
3115                 "|cmlo.4h\t$dst, $src1, $src2}",
3116                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
3117 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
3118                 "|cmlo.8h\t$dst, $src1, $src2}",
3119                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
3120 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
3121                 "|cmlo.2s\t$dst, $src1, $src2}",
3122                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
3123 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
3124                 "|cmlo.4s\t$dst, $src1, $src2}",
3125                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
3126 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
3127                 "|cmlo.2d\t$dst, $src1, $src2}",
3128                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
3129
3130 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
3131                 "|cmle.8b\t$dst, $src1, $src2}",
3132                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
3133 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
3134                 "|cmle.16b\t$dst, $src1, $src2}",
3135                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
3136 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
3137                 "|cmle.4h\t$dst, $src1, $src2}",
3138                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
3139 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
3140                 "|cmle.8h\t$dst, $src1, $src2}",
3141                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
3142 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
3143                 "|cmle.2s\t$dst, $src1, $src2}",
3144                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
3145 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
3146                 "|cmle.4s\t$dst, $src1, $src2}",
3147                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
3148 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
3149                 "|cmle.2d\t$dst, $src1, $src2}",
3150                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
3151
3152 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
3153                 "|cmlt.8b\t$dst, $src1, $src2}",
3154                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
3155 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
3156                 "|cmlt.16b\t$dst, $src1, $src2}",
3157                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
3158 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
3159                 "|cmlt.4h\t$dst, $src1, $src2}",
3160                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
3161 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
3162                 "|cmlt.8h\t$dst, $src1, $src2}",
3163                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
3164 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
3165                 "|cmlt.2s\t$dst, $src1, $src2}",
3166                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
3167 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
3168                 "|cmlt.4s\t$dst, $src1, $src2}",
3169                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
3170 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
3171                 "|cmlt.2d\t$dst, $src1, $src2}",
3172                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
3173
3174 let Predicates = [HasNEON, HasFullFP16] in {
3175 def : InstAlias<"{fcmle\t$dst.4h, $src1.4h, $src2.4h" #
3176                 "|fcmle.4h\t$dst, $src1, $src2}",
3177                 (FCMGEv4f16 V64:$dst, V64:$src2, V64:$src1), 0>;
3178 def : InstAlias<"{fcmle\t$dst.8h, $src1.8h, $src2.8h" #
3179                 "|fcmle.8h\t$dst, $src1, $src2}",
3180                 (FCMGEv8f16 V128:$dst, V128:$src2, V128:$src1), 0>;
3181 }
3182 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
3183                 "|fcmle.2s\t$dst, $src1, $src2}",
3184                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
3185 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
3186                 "|fcmle.4s\t$dst, $src1, $src2}",
3187                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
3188 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
3189                 "|fcmle.2d\t$dst, $src1, $src2}",
3190                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
3191
3192 let Predicates = [HasNEON, HasFullFP16] in {
3193 def : InstAlias<"{fcmlt\t$dst.4h, $src1.4h, $src2.4h" #
3194                 "|fcmlt.4h\t$dst, $src1, $src2}",
3195                 (FCMGTv4f16 V64:$dst, V64:$src2, V64:$src1), 0>;
3196 def : InstAlias<"{fcmlt\t$dst.8h, $src1.8h, $src2.8h" #
3197                 "|fcmlt.8h\t$dst, $src1, $src2}",
3198                 (FCMGTv8f16 V128:$dst, V128:$src2, V128:$src1), 0>;
3199 }
3200 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
3201                 "|fcmlt.2s\t$dst, $src1, $src2}",
3202                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
3203 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
3204                 "|fcmlt.4s\t$dst, $src1, $src2}",
3205                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
3206 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
3207                 "|fcmlt.2d\t$dst, $src1, $src2}",
3208                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
3209
3210 let Predicates = [HasNEON, HasFullFP16] in {
3211 def : InstAlias<"{facle\t$dst.4h, $src1.4h, $src2.4h" #
3212                 "|facle.4h\t$dst, $src1, $src2}",
3213                 (FACGEv4f16 V64:$dst, V64:$src2, V64:$src1), 0>;
3214 def : InstAlias<"{facle\t$dst.8h, $src1.8h, $src2.8h" #
3215                 "|facle.8h\t$dst, $src1, $src2}",
3216                 (FACGEv8f16 V128:$dst, V128:$src2, V128:$src1), 0>;
3217 }
3218 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
3219                 "|facle.2s\t$dst, $src1, $src2}",
3220                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
3221 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
3222                 "|facle.4s\t$dst, $src1, $src2}",
3223                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
3224 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
3225                 "|facle.2d\t$dst, $src1, $src2}",
3226                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
3227
3228 let Predicates = [HasNEON, HasFullFP16] in {
3229 def : InstAlias<"{faclt\t$dst.4h, $src1.4h, $src2.4h" #
3230                 "|faclt.4h\t$dst, $src1, $src2}",
3231                 (FACGTv4f16 V64:$dst, V64:$src2, V64:$src1), 0>;
3232 def : InstAlias<"{faclt\t$dst.8h, $src1.8h, $src2.8h" #
3233                 "|faclt.8h\t$dst, $src1, $src2}",
3234                 (FACGTv8f16 V128:$dst, V128:$src2, V128:$src1), 0>;
3235 }
3236 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
3237                 "|faclt.2s\t$dst, $src1, $src2}",
3238                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
3239 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
3240                 "|faclt.4s\t$dst, $src1, $src2}",
3241                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
3242 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
3243                 "|faclt.2d\t$dst, $src1, $src2}",
3244                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
3245
3246 //===----------------------------------------------------------------------===//
3247 // Advanced SIMD three scalar instructions.
3248 //===----------------------------------------------------------------------===//
3249
3250 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
3251 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", AArch64cmeq>;
3252 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", AArch64cmge>;
3253 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", AArch64cmgt>;
3254 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", AArch64cmhi>;
3255 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", AArch64cmhs>;
3256 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", AArch64cmtst>;
3257 defm FABD     : SIMDFPThreeScalar<1, 1, 0b010, "fabd", int_aarch64_sisd_fabd>;
3258 def : Pat<(v1f64 (int_aarch64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
3259           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
3260 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b101, "facge",
3261                                      int_aarch64_neon_facge>;
3262 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b101, "facgt",
3263                                      int_aarch64_neon_facgt>;
3264 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b100, "fcmeq", AArch64fcmeq>;
3265 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b100, "fcmge", AArch64fcmge>;
3266 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b100, "fcmgt", AArch64fcmgt>;
3267 defm FMULX    : SIMDFPThreeScalar<0, 0, 0b011, "fmulx", int_aarch64_neon_fmulx>;
3268 defm FRECPS   : SIMDFPThreeScalar<0, 0, 0b111, "frecps", int_aarch64_neon_frecps>;
3269 defm FRSQRTS  : SIMDFPThreeScalar<0, 1, 0b111, "frsqrts", int_aarch64_neon_frsqrts>;
3270 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_aarch64_neon_sqadd>;
3271 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_aarch64_neon_sqdmulh>;
3272 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_aarch64_neon_sqrdmulh>;
3273 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_aarch64_neon_sqrshl>;
3274 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_aarch64_neon_sqshl>;
3275 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_aarch64_neon_sqsub>;
3276 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_aarch64_neon_srshl>;
3277 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_aarch64_neon_sshl>;
3278 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
3279 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_aarch64_neon_uqadd>;
3280 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_aarch64_neon_uqrshl>;
3281 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_aarch64_neon_uqshl>;
3282 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_aarch64_neon_uqsub>;
3283 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_aarch64_neon_urshl>;
3284 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_aarch64_neon_ushl>;
3285 let Predicates = [HasRDM] in {
3286   defm SQRDMLAH : SIMDThreeScalarHSTied<1, 0, 0b10000, "sqrdmlah">;
3287   defm SQRDMLSH : SIMDThreeScalarHSTied<1, 0, 0b10001, "sqrdmlsh">;
3288   def : Pat<(i32 (int_aarch64_neon_sqadd
3289                    (i32 FPR32:$Rd),
3290                    (i32 (int_aarch64_neon_sqrdmulh (i32 FPR32:$Rn),
3291                                                    (i32 FPR32:$Rm))))),
3292             (SQRDMLAHv1i32 FPR32:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3293   def : Pat<(i32 (int_aarch64_neon_sqsub
3294                    (i32 FPR32:$Rd),
3295                    (i32 (int_aarch64_neon_sqrdmulh (i32 FPR32:$Rn),
3296                                                    (i32 FPR32:$Rm))))),
3297             (SQRDMLSHv1i32 FPR32:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3298 }
3299
3300 def : InstAlias<"cmls $dst, $src1, $src2",
3301                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3302 def : InstAlias<"cmle $dst, $src1, $src2",
3303                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3304 def : InstAlias<"cmlo $dst, $src1, $src2",
3305                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3306 def : InstAlias<"cmlt $dst, $src1, $src2",
3307                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3308 def : InstAlias<"fcmle $dst, $src1, $src2",
3309                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3310 def : InstAlias<"fcmle $dst, $src1, $src2",
3311                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3312 def : InstAlias<"fcmlt $dst, $src1, $src2",
3313                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3314 def : InstAlias<"fcmlt $dst, $src1, $src2",
3315                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3316 def : InstAlias<"facle $dst, $src1, $src2",
3317                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3318 def : InstAlias<"facle $dst, $src1, $src2",
3319                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3320 def : InstAlias<"faclt $dst, $src1, $src2",
3321                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3322 def : InstAlias<"faclt $dst, $src1, $src2",
3323                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3324
3325 //===----------------------------------------------------------------------===//
3326 // Advanced SIMD three scalar instructions (mixed operands).
3327 //===----------------------------------------------------------------------===//
3328 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
3329                                        int_aarch64_neon_sqdmulls_scalar>;
3330 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
3331 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
3332
3333 def : Pat<(i64 (int_aarch64_neon_sqadd (i64 FPR64:$Rd),
3334                    (i64 (int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3335                                                         (i32 FPR32:$Rm))))),
3336           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3337 def : Pat<(i64 (int_aarch64_neon_sqsub (i64 FPR64:$Rd),
3338                    (i64 (int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3339                                                         (i32 FPR32:$Rm))))),
3340           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3341
3342 //===----------------------------------------------------------------------===//
3343 // Advanced SIMD two scalar instructions.
3344 //===----------------------------------------------------------------------===//
3345
3346 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", abs>;
3347 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", AArch64cmeqz>;
3348 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", AArch64cmgez>;
3349 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", AArch64cmgtz>;
3350 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", AArch64cmlez>;
3351 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", AArch64cmltz>;
3352 defm FCMEQ  : SIMDFPCmpTwoScalar<0, 1, 0b01101, "fcmeq", AArch64fcmeqz>;
3353 defm FCMGE  : SIMDFPCmpTwoScalar<1, 1, 0b01100, "fcmge", AArch64fcmgez>;
3354 defm FCMGT  : SIMDFPCmpTwoScalar<0, 1, 0b01100, "fcmgt", AArch64fcmgtz>;
3355 defm FCMLE  : SIMDFPCmpTwoScalar<1, 1, 0b01101, "fcmle", AArch64fcmlez>;
3356 defm FCMLT  : SIMDFPCmpTwoScalar<0, 1, 0b01110, "fcmlt", AArch64fcmltz>;
3357 defm FCVTAS : SIMDFPTwoScalar<   0, 0, 0b11100, "fcvtas">;
3358 defm FCVTAU : SIMDFPTwoScalar<   1, 0, 0b11100, "fcvtau">;
3359 defm FCVTMS : SIMDFPTwoScalar<   0, 0, 0b11011, "fcvtms">;
3360 defm FCVTMU : SIMDFPTwoScalar<   1, 0, 0b11011, "fcvtmu">;
3361 defm FCVTNS : SIMDFPTwoScalar<   0, 0, 0b11010, "fcvtns">;
3362 defm FCVTNU : SIMDFPTwoScalar<   1, 0, 0b11010, "fcvtnu">;
3363 defm FCVTPS : SIMDFPTwoScalar<   0, 1, 0b11010, "fcvtps">;
3364 defm FCVTPU : SIMDFPTwoScalar<   1, 1, 0b11010, "fcvtpu">;
3365 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
3366 defm FCVTZS : SIMDFPTwoScalar<   0, 1, 0b11011, "fcvtzs">;
3367 defm FCVTZU : SIMDFPTwoScalar<   1, 1, 0b11011, "fcvtzu">;
3368 defm FRECPE : SIMDFPTwoScalar<   0, 1, 0b11101, "frecpe">;
3369 defm FRECPX : SIMDFPTwoScalar<   0, 1, 0b11111, "frecpx">;
3370 defm FRSQRTE : SIMDFPTwoScalar<  1, 1, 0b11101, "frsqrte">;
3371 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
3372                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
3373 defm SCVTF  : SIMDFPTwoScalarCVT<   0, 0, 0b11101, "scvtf", AArch64sitof>;
3374 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_aarch64_neon_sqabs>;
3375 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_aarch64_neon_sqneg>;
3376 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_aarch64_neon_scalar_sqxtn>;
3377 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_aarch64_neon_scalar_sqxtun>;
3378 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
3379                                      int_aarch64_neon_suqadd>;
3380 defm UCVTF  : SIMDFPTwoScalarCVT<   1, 0, 0b11101, "ucvtf", AArch64uitof>;
3381 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_aarch64_neon_scalar_uqxtn>;
3382 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
3383                                     int_aarch64_neon_usqadd>;
3384
3385 def : Pat<(AArch64neg (v1i64 V64:$Rn)), (NEGv1i64 V64:$Rn)>;
3386
3387 def : Pat<(v1i64 (int_aarch64_neon_fcvtas (v1f64 FPR64:$Rn))),
3388           (FCVTASv1i64 FPR64:$Rn)>;
3389 def : Pat<(v1i64 (int_aarch64_neon_fcvtau (v1f64 FPR64:$Rn))),
3390           (FCVTAUv1i64 FPR64:$Rn)>;
3391 def : Pat<(v1i64 (int_aarch64_neon_fcvtms (v1f64 FPR64:$Rn))),
3392           (FCVTMSv1i64 FPR64:$Rn)>;
3393 def : Pat<(v1i64 (int_aarch64_neon_fcvtmu (v1f64 FPR64:$Rn))),
3394           (FCVTMUv1i64 FPR64:$Rn)>;
3395 def : Pat<(v1i64 (int_aarch64_neon_fcvtns (v1f64 FPR64:$Rn))),
3396           (FCVTNSv1i64 FPR64:$Rn)>;
3397 def : Pat<(v1i64 (int_aarch64_neon_fcvtnu (v1f64 FPR64:$Rn))),
3398           (FCVTNUv1i64 FPR64:$Rn)>;
3399 def : Pat<(v1i64 (int_aarch64_neon_fcvtps (v1f64 FPR64:$Rn))),
3400           (FCVTPSv1i64 FPR64:$Rn)>;
3401 def : Pat<(v1i64 (int_aarch64_neon_fcvtpu (v1f64 FPR64:$Rn))),
3402           (FCVTPUv1i64 FPR64:$Rn)>;
3403
3404 def : Pat<(f32 (int_aarch64_neon_frecpe (f32 FPR32:$Rn))),
3405           (FRECPEv1i32 FPR32:$Rn)>;
3406 def : Pat<(f64 (int_aarch64_neon_frecpe (f64 FPR64:$Rn))),
3407           (FRECPEv1i64 FPR64:$Rn)>;
3408 def : Pat<(v1f64 (int_aarch64_neon_frecpe (v1f64 FPR64:$Rn))),
3409           (FRECPEv1i64 FPR64:$Rn)>;
3410
3411 def : Pat<(f32 (AArch64frecpe (f32 FPR32:$Rn))),
3412           (FRECPEv1i32 FPR32:$Rn)>;
3413 def : Pat<(v2f32 (AArch64frecpe (v2f32 V64:$Rn))),
3414           (FRECPEv2f32 V64:$Rn)>;
3415 def : Pat<(v4f32 (AArch64frecpe (v4f32 FPR128:$Rn))),
3416           (FRECPEv4f32 FPR128:$Rn)>;
3417 def : Pat<(f64 (AArch64frecpe (f64 FPR64:$Rn))),
3418           (FRECPEv1i64 FPR64:$Rn)>;
3419 def : Pat<(v1f64 (AArch64frecpe (v1f64 FPR64:$Rn))),
3420           (FRECPEv1i64 FPR64:$Rn)>;
3421 def : Pat<(v2f64 (AArch64frecpe (v2f64 FPR128:$Rn))),
3422           (FRECPEv2f64 FPR128:$Rn)>;
3423
3424 def : Pat<(f32 (AArch64frecps (f32 FPR32:$Rn), (f32 FPR32:$Rm))),
3425           (FRECPS32 FPR32:$Rn, FPR32:$Rm)>;
3426 def : Pat<(v2f32 (AArch64frecps (v2f32 V64:$Rn), (v2f32 V64:$Rm))),
3427           (FRECPSv2f32 V64:$Rn, V64:$Rm)>;
3428 def : Pat<(v4f32 (AArch64frecps (v4f32 FPR128:$Rn), (v4f32 FPR128:$Rm))),
3429           (FRECPSv4f32 FPR128:$Rn, FPR128:$Rm)>;
3430 def : Pat<(f64 (AArch64frecps (f64 FPR64:$Rn), (f64 FPR64:$Rm))),
3431           (FRECPS64 FPR64:$Rn, FPR64:$Rm)>;
3432 def : Pat<(v2f64 (AArch64frecps (v2f64 FPR128:$Rn), (v2f64 FPR128:$Rm))),
3433           (FRECPSv2f64 FPR128:$Rn, FPR128:$Rm)>;
3434
3435 def : Pat<(f32 (int_aarch64_neon_frecpx (f32 FPR32:$Rn))),
3436           (FRECPXv1i32 FPR32:$Rn)>;
3437 def : Pat<(f64 (int_aarch64_neon_frecpx (f64 FPR64:$Rn))),
3438           (FRECPXv1i64 FPR64:$Rn)>;
3439
3440 def : Pat<(f32 (int_aarch64_neon_frsqrte (f32 FPR32:$Rn))),
3441           (FRSQRTEv1i32 FPR32:$Rn)>;
3442 def : Pat<(f64 (int_aarch64_neon_frsqrte (f64 FPR64:$Rn))),
3443           (FRSQRTEv1i64 FPR64:$Rn)>;
3444 def : Pat<(v1f64 (int_aarch64_neon_frsqrte (v1f64 FPR64:$Rn))),
3445           (FRSQRTEv1i64 FPR64:$Rn)>;
3446
3447 def : Pat<(f32 (AArch64frsqrte (f32 FPR32:$Rn))),
3448           (FRSQRTEv1i32 FPR32:$Rn)>;
3449 def : Pat<(v2f32 (AArch64frsqrte (v2f32 V64:$Rn))),
3450           (FRSQRTEv2f32 V64:$Rn)>;
3451 def : Pat<(v4f32 (AArch64frsqrte (v4f32 FPR128:$Rn))),
3452           (FRSQRTEv4f32 FPR128:$Rn)>;
3453 def : Pat<(f64 (AArch64frsqrte (f64 FPR64:$Rn))),
3454           (FRSQRTEv1i64 FPR64:$Rn)>;
3455 def : Pat<(v1f64 (AArch64frsqrte (v1f64 FPR64:$Rn))),
3456           (FRSQRTEv1i64 FPR64:$Rn)>;
3457 def : Pat<(v2f64 (AArch64frsqrte (v2f64 FPR128:$Rn))),
3458           (FRSQRTEv2f64 FPR128:$Rn)>;
3459
3460 def : Pat<(f32 (AArch64frsqrts (f32 FPR32:$Rn), (f32 FPR32:$Rm))),
3461           (FRSQRTS32 FPR32:$Rn, FPR32:$Rm)>;
3462 def : Pat<(v2f32 (AArch64frsqrts (v2f32 V64:$Rn), (v2f32 V64:$Rm))),
3463           (FRSQRTSv2f32 V64:$Rn, V64:$Rm)>;
3464 def : Pat<(v4f32 (AArch64frsqrts (v4f32 FPR128:$Rn), (v4f32 FPR128:$Rm))),
3465           (FRSQRTSv4f32 FPR128:$Rn, FPR128:$Rm)>;
3466 def : Pat<(f64 (AArch64frsqrts (f64 FPR64:$Rn), (f64 FPR64:$Rm))),
3467           (FRSQRTS64 FPR64:$Rn, FPR64:$Rm)>;
3468 def : Pat<(v2f64 (AArch64frsqrts (v2f64 FPR128:$Rn), (v2f64 FPR128:$Rm))),
3469           (FRSQRTSv2f64 FPR128:$Rn, FPR128:$Rm)>;
3470
3471 // If an integer is about to be converted to a floating point value,
3472 // just load it on the floating point unit.
3473 // Here are the patterns for 8 and 16-bits to float.
3474 // 8-bits -> float.
3475 multiclass UIntToFPROLoadPat<ValueType DstTy, ValueType SrcTy,
3476                              SDPatternOperator loadop, Instruction UCVTF,
3477                              ROAddrMode ro, Instruction LDRW, Instruction LDRX,
3478                              SubRegIndex sub> {
3479   def : Pat<(DstTy (uint_to_fp (SrcTy
3480                      (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm,
3481                                       ro.Wext:$extend))))),
3482            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
3483                                  (LDRW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
3484                                  sub))>;
3485
3486   def : Pat<(DstTy (uint_to_fp (SrcTy
3487                      (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm,
3488                                       ro.Wext:$extend))))),
3489            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
3490                                  (LDRX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
3491                                  sub))>;
3492 }
3493
3494 defm : UIntToFPROLoadPat<f32, i32, zextloadi8,
3495                          UCVTFv1i32, ro8, LDRBroW, LDRBroX, bsub>;
3496 def : Pat <(f32 (uint_to_fp (i32
3497                (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
3498            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3499                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
3500 def : Pat <(f32 (uint_to_fp (i32
3501                      (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
3502            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3503                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
3504 // 16-bits -> float.
3505 defm : UIntToFPROLoadPat<f32, i32, zextloadi16,
3506                          UCVTFv1i32, ro16, LDRHroW, LDRHroX, hsub>;
3507 def : Pat <(f32 (uint_to_fp (i32
3508                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
3509            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3510                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
3511 def : Pat <(f32 (uint_to_fp (i32
3512                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
3513            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3514                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
3515 // 32-bits are handled in target specific dag combine:
3516 // performIntToFpCombine.
3517 // 64-bits integer to 32-bits floating point, not possible with
3518 // UCVTF on floating point registers (both source and destination
3519 // must have the same size).
3520
3521 // Here are the patterns for 8, 16, 32, and 64-bits to double.
3522 // 8-bits -> double.
3523 defm : UIntToFPROLoadPat<f64, i32, zextloadi8,
3524                          UCVTFv1i64, ro8, LDRBroW, LDRBroX, bsub>;
3525 def : Pat <(f64 (uint_to_fp (i32
3526                     (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
3527            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3528                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
3529 def : Pat <(f64 (uint_to_fp (i32
3530                   (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
3531            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3532                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
3533 // 16-bits -> double.
3534 defm : UIntToFPROLoadPat<f64, i32, zextloadi16,
3535                          UCVTFv1i64, ro16, LDRHroW, LDRHroX, hsub>;
3536 def : Pat <(f64 (uint_to_fp (i32
3537                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
3538            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3539                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
3540 def : Pat <(f64 (uint_to_fp (i32
3541                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
3542            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3543                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
3544 // 32-bits -> double.
3545 defm : UIntToFPROLoadPat<f64, i32, load,
3546                          UCVTFv1i64, ro32, LDRSroW, LDRSroX, ssub>;
3547 def : Pat <(f64 (uint_to_fp (i32
3548                   (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
3549            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3550                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub))>;
3551 def : Pat <(f64 (uint_to_fp (i32
3552                   (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset))))),
3553            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3554                           (LDURSi GPR64sp:$Rn, simm9:$offset), ssub))>;
3555 // 64-bits -> double are handled in target specific dag combine:
3556 // performIntToFpCombine.
3557
3558 //===----------------------------------------------------------------------===//
3559 // Advanced SIMD three different-sized vector instructions.
3560 //===----------------------------------------------------------------------===//
3561
3562 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_aarch64_neon_addhn>;
3563 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_aarch64_neon_subhn>;
3564 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_aarch64_neon_raddhn>;
3565 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_aarch64_neon_rsubhn>;
3566 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_aarch64_neon_pmull>;
3567 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
3568                                              int_aarch64_neon_sabd>;
3569 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
3570                                           int_aarch64_neon_sabd>;
3571 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
3572             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
3573 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
3574                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
3575 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
3576     TriOpFrag<(add node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
3577 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
3578     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
3579 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_aarch64_neon_smull>;
3580 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
3581                                                int_aarch64_neon_sqadd>;
3582 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
3583                                                int_aarch64_neon_sqsub>;
3584 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
3585                                      int_aarch64_neon_sqdmull>;
3586 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
3587                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
3588 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
3589                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
3590 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
3591                                               int_aarch64_neon_uabd>;
3592 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
3593                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
3594 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
3595                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
3596 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
3597     TriOpFrag<(add node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
3598 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
3599     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
3600 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_aarch64_neon_umull>;
3601 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
3602                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
3603 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
3604                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
3605
3606 // Additional patterns for SMULL and UMULL
3607 multiclass Neon_mul_widen_patterns<SDPatternOperator opnode,
3608   Instruction INST8B, Instruction INST4H, Instruction INST2S> {
3609   def : Pat<(v8i16 (opnode (v8i8 V64:$Rn), (v8i8 V64:$Rm))),
3610             (INST8B V64:$Rn, V64:$Rm)>;
3611   def : Pat<(v4i32 (opnode (v4i16 V64:$Rn), (v4i16 V64:$Rm))),
3612             (INST4H V64:$Rn, V64:$Rm)>;
3613   def : Pat<(v2i64 (opnode (v2i32 V64:$Rn), (v2i32 V64:$Rm))),
3614             (INST2S V64:$Rn, V64:$Rm)>;
3615 }
3616
3617 defm : Neon_mul_widen_patterns<AArch64smull, SMULLv8i8_v8i16,
3618   SMULLv4i16_v4i32, SMULLv2i32_v2i64>;
3619 defm : Neon_mul_widen_patterns<AArch64umull, UMULLv8i8_v8i16,
3620   UMULLv4i16_v4i32, UMULLv2i32_v2i64>;
3621
3622 // Additional patterns for SMLAL/SMLSL and UMLAL/UMLSL
3623 multiclass Neon_mulacc_widen_patterns<SDPatternOperator opnode,
3624   Instruction INST8B, Instruction INST4H, Instruction INST2S> {
3625   def : Pat<(v8i16 (opnode (v8i16 V128:$Rd), (v8i8 V64:$Rn), (v8i8 V64:$Rm))),
3626             (INST8B V128:$Rd, V64:$Rn, V64:$Rm)>;
3627   def : Pat<(v4i32 (opnode (v4i32 V128:$Rd), (v4i16 V64:$Rn), (v4i16 V64:$Rm))),
3628             (INST4H V128:$Rd, V64:$Rn, V64:$Rm)>;
3629   def : Pat<(v2i64 (opnode (v2i64 V128:$Rd), (v2i32 V64:$Rn), (v2i32 V64:$Rm))),
3630             (INST2S  V128:$Rd, V64:$Rn, V64:$Rm)>;
3631 }
3632
3633 defm : Neon_mulacc_widen_patterns<
3634   TriOpFrag<(add node:$LHS, (AArch64smull node:$MHS, node:$RHS))>,
3635   SMLALv8i8_v8i16, SMLALv4i16_v4i32, SMLALv2i32_v2i64>;
3636 defm : Neon_mulacc_widen_patterns<
3637   TriOpFrag<(add node:$LHS, (AArch64umull node:$MHS, node:$RHS))>,
3638   UMLALv8i8_v8i16, UMLALv4i16_v4i32, UMLALv2i32_v2i64>;
3639 defm : Neon_mulacc_widen_patterns<
3640   TriOpFrag<(sub node:$LHS, (AArch64smull node:$MHS, node:$RHS))>,
3641   SMLSLv8i8_v8i16, SMLSLv4i16_v4i32, SMLSLv2i32_v2i64>;
3642 defm : Neon_mulacc_widen_patterns<
3643   TriOpFrag<(sub node:$LHS, (AArch64umull node:$MHS, node:$RHS))>,
3644   UMLSLv8i8_v8i16, UMLSLv4i16_v4i32, UMLSLv2i32_v2i64>;
3645
3646 // Patterns for 64-bit pmull
3647 def : Pat<(int_aarch64_neon_pmull64 V64:$Rn, V64:$Rm),
3648           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
3649 def : Pat<(int_aarch64_neon_pmull64 (extractelt (v2i64 V128:$Rn), (i64 1)),
3650                                     (extractelt (v2i64 V128:$Rm), (i64 1))),
3651           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
3652
3653 // CodeGen patterns for addhn and subhn instructions, which can actually be
3654 // written in LLVM IR without too much difficulty.
3655
3656 // ADDHN
3657 def : Pat<(v8i8 (trunc (v8i16 (AArch64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
3658           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
3659 def : Pat<(v4i16 (trunc (v4i32 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3660                                            (i32 16))))),
3661           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
3662 def : Pat<(v2i32 (trunc (v2i64 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3663                                            (i32 32))))),
3664           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3665 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3666                           (trunc (v8i16 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3667                                                     (i32 8))))),
3668           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3669                             V128:$Rn, V128:$Rm)>;
3670 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3671                           (trunc (v4i32 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3672                                                     (i32 16))))),
3673           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3674                             V128:$Rn, V128:$Rm)>;
3675 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3676                           (trunc (v2i64 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3677                                                     (i32 32))))),
3678           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3679                             V128:$Rn, V128:$Rm)>;
3680
3681 // SUBHN
3682 def : Pat<(v8i8 (trunc (v8i16 (AArch64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
3683           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
3684 def : Pat<(v4i16 (trunc (v4i32 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3685                                            (i32 16))))),
3686           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
3687 def : Pat<(v2i32 (trunc (v2i64 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3688                                            (i32 32))))),
3689           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3690 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3691                           (trunc (v8i16 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3692                                                     (i32 8))))),
3693           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3694                             V128:$Rn, V128:$Rm)>;
3695 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3696                           (trunc (v4i32 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3697                                                     (i32 16))))),
3698           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3699                             V128:$Rn, V128:$Rm)>;
3700 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3701                           (trunc (v2i64 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3702                                                     (i32 32))))),
3703           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3704                             V128:$Rn, V128:$Rm)>;
3705
3706 //----------------------------------------------------------------------------
3707 // AdvSIMD bitwise extract from vector instruction.
3708 //----------------------------------------------------------------------------
3709
3710 defm EXT : SIMDBitwiseExtract<"ext">;
3711
3712 def : Pat<(v4i16 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3713           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3714 def : Pat<(v8i16 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3715           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3716 def : Pat<(v2i32 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3717           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3718 def : Pat<(v2f32 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3719           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3720 def : Pat<(v4i32 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3721           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3722 def : Pat<(v4f32 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3723           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3724 def : Pat<(v2i64 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3725           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3726 def : Pat<(v2f64 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3727           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3728 def : Pat<(v4f16 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3729           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3730 def : Pat<(v8f16 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3731           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3732
3733 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
3734 // 128-bit vector.
3735 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
3736           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3737 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
3738           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3739 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
3740           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3741 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
3742           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3743 def : Pat<(v4f16 (extract_subvector V128:$Rn, (i64 4))),
3744           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3745 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
3746           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3747 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
3748           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3749
3750
3751 //----------------------------------------------------------------------------
3752 // AdvSIMD zip vector
3753 //----------------------------------------------------------------------------
3754
3755 defm TRN1 : SIMDZipVector<0b010, "trn1", AArch64trn1>;
3756 defm TRN2 : SIMDZipVector<0b110, "trn2", AArch64trn2>;
3757 defm UZP1 : SIMDZipVector<0b001, "uzp1", AArch64uzp1>;
3758 defm UZP2 : SIMDZipVector<0b101, "uzp2", AArch64uzp2>;
3759 defm ZIP1 : SIMDZipVector<0b011, "zip1", AArch64zip1>;
3760 defm ZIP2 : SIMDZipVector<0b111, "zip2", AArch64zip2>;
3761
3762 //----------------------------------------------------------------------------
3763 // AdvSIMD TBL/TBX instructions
3764 //----------------------------------------------------------------------------
3765
3766 defm TBL : SIMDTableLookup<    0, "tbl">;
3767 defm TBX : SIMDTableLookupTied<1, "tbx">;
3768
3769 def : Pat<(v8i8 (int_aarch64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3770           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
3771 def : Pat<(v16i8 (int_aarch64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3772           (TBLv16i8One V128:$Ri, V128:$Rn)>;
3773
3774 def : Pat<(v8i8 (int_aarch64_neon_tbx1 (v8i8 V64:$Rd),
3775                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3776           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
3777 def : Pat<(v16i8 (int_aarch64_neon_tbx1 (v16i8 V128:$Rd),
3778                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3779           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
3780
3781
3782 //----------------------------------------------------------------------------
3783 // AdvSIMD scalar CPY instruction
3784 //----------------------------------------------------------------------------
3785
3786 defm CPY : SIMDScalarCPY<"cpy">;
3787
3788 //----------------------------------------------------------------------------
3789 // AdvSIMD scalar pairwise instructions
3790 //----------------------------------------------------------------------------
3791
3792 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
3793 defm FADDP   : SIMDFPPairwiseScalar<0, 0b01101, "faddp">;
3794 defm FMAXNMP : SIMDFPPairwiseScalar<0, 0b01100, "fmaxnmp">;
3795 defm FMAXP   : SIMDFPPairwiseScalar<0, 0b01111, "fmaxp">;
3796 defm FMINNMP : SIMDFPPairwiseScalar<1, 0b01100, "fminnmp">;
3797 defm FMINP   : SIMDFPPairwiseScalar<1, 0b01111, "fminp">;
3798 def : Pat<(v2i64 (AArch64saddv V128:$Rn)),
3799           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), (ADDPv2i64p V128:$Rn), dsub)>;
3800 def : Pat<(v2i64 (AArch64uaddv V128:$Rn)),
3801           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), (ADDPv2i64p V128:$Rn), dsub)>;
3802 def : Pat<(f32 (int_aarch64_neon_faddv (v2f32 V64:$Rn))),
3803           (FADDPv2i32p V64:$Rn)>;
3804 def : Pat<(f32 (int_aarch64_neon_faddv (v4f32 V128:$Rn))),
3805           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
3806 def : Pat<(f64 (int_aarch64_neon_faddv (v2f64 V128:$Rn))),
3807           (FADDPv2i64p V128:$Rn)>;
3808 def : Pat<(f32 (int_aarch64_neon_fmaxnmv (v2f32 V64:$Rn))),
3809           (FMAXNMPv2i32p V64:$Rn)>;
3810 def : Pat<(f64 (int_aarch64_neon_fmaxnmv (v2f64 V128:$Rn))),
3811           (FMAXNMPv2i64p V128:$Rn)>;
3812 def : Pat<(f32 (int_aarch64_neon_fmaxv (v2f32 V64:$Rn))),
3813           (FMAXPv2i32p V64:$Rn)>;
3814 def : Pat<(f64 (int_aarch64_neon_fmaxv (v2f64 V128:$Rn))),
3815           (FMAXPv2i64p V128:$Rn)>;
3816 def : Pat<(f32 (int_aarch64_neon_fminnmv (v2f32 V64:$Rn))),
3817           (FMINNMPv2i32p V64:$Rn)>;
3818 def : Pat<(f64 (int_aarch64_neon_fminnmv (v2f64 V128:$Rn))),
3819           (FMINNMPv2i64p V128:$Rn)>;
3820 def : Pat<(f32 (int_aarch64_neon_fminv (v2f32 V64:$Rn))),
3821           (FMINPv2i32p V64:$Rn)>;
3822 def : Pat<(f64 (int_aarch64_neon_fminv (v2f64 V128:$Rn))),
3823           (FMINPv2i64p V128:$Rn)>;
3824
3825 //----------------------------------------------------------------------------
3826 // AdvSIMD INS/DUP instructions
3827 //----------------------------------------------------------------------------
3828
3829 def DUPv8i8gpr  : SIMDDupFromMain<0, {?,?,?,?,1}, ".8b", v8i8, V64, GPR32>;
3830 def DUPv16i8gpr : SIMDDupFromMain<1, {?,?,?,?,1}, ".16b", v16i8, V128, GPR32>;
3831 def DUPv4i16gpr : SIMDDupFromMain<0, {?,?,?,1,0}, ".4h", v4i16, V64, GPR32>;
3832 def DUPv8i16gpr : SIMDDupFromMain<1, {?,?,?,1,0}, ".8h", v8i16, V128, GPR32>;
3833 def DUPv2i32gpr : SIMDDupFromMain<0, {?,?,1,0,0}, ".2s", v2i32, V64, GPR32>;
3834 def DUPv4i32gpr : SIMDDupFromMain<1, {?,?,1,0,0}, ".4s", v4i32, V128, GPR32>;
3835 def DUPv2i64gpr : SIMDDupFromMain<1, {?,1,0,0,0}, ".2d", v2i64, V128, GPR64>;
3836
3837 def DUPv2i64lane : SIMDDup64FromElement;
3838 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
3839 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
3840 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
3841 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
3842 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
3843 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
3844
3845 def : Pat<(v2f32 (AArch64dup (f32 FPR32:$Rn))),
3846           (v2f32 (DUPv2i32lane
3847             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3848             (i64 0)))>;
3849 def : Pat<(v4f32 (AArch64dup (f32 FPR32:$Rn))),
3850           (v4f32 (DUPv4i32lane
3851             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3852             (i64 0)))>;
3853 def : Pat<(v2f64 (AArch64dup (f64 FPR64:$Rn))),
3854           (v2f64 (DUPv2i64lane
3855             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
3856             (i64 0)))>;
3857 def : Pat<(v4f16 (AArch64dup (f16 FPR16:$Rn))),
3858           (v4f16 (DUPv4i16lane
3859             (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR16:$Rn, hsub),
3860             (i64 0)))>;
3861 def : Pat<(v8f16 (AArch64dup (f16 FPR16:$Rn))),
3862           (v8f16 (DUPv8i16lane
3863             (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR16:$Rn, hsub),
3864             (i64 0)))>;
3865
3866 def : Pat<(v4f16 (AArch64duplane16 (v8f16 V128:$Rn), VectorIndexH:$imm)),
3867           (DUPv4i16lane V128:$Rn, VectorIndexH:$imm)>;
3868 def : Pat<(v8f16 (AArch64duplane16 (v8f16 V128:$Rn), VectorIndexH:$imm)),
3869           (DUPv8i16lane V128:$Rn, VectorIndexH:$imm)>;
3870
3871 def : Pat<(v2f32 (AArch64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3872           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
3873 def : Pat<(v4f32 (AArch64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3874          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
3875 def : Pat<(v2f64 (AArch64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
3876           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
3877
3878 // If there's an (AArch64dup (vector_extract ...) ...), we can use a duplane
3879 // instruction even if the types don't match: we just have to remap the lane
3880 // carefully. N.b. this trick only applies to truncations.
3881 def VecIndex_x2 : SDNodeXForm<imm, [{
3882   return CurDAG->getTargetConstant(2 * N->getZExtValue(), SDLoc(N), MVT::i64);
3883 }]>;
3884 def VecIndex_x4 : SDNodeXForm<imm, [{
3885   return CurDAG->getTargetConstant(4 * N->getZExtValue(), SDLoc(N), MVT::i64);
3886 }]>;
3887 def VecIndex_x8 : SDNodeXForm<imm, [{
3888   return CurDAG->getTargetConstant(8 * N->getZExtValue(), SDLoc(N), MVT::i64);
3889 }]>;
3890
3891 multiclass DUPWithTruncPats<ValueType ResVT, ValueType Src64VT,
3892                             ValueType Src128VT, ValueType ScalVT,
3893                             Instruction DUP, SDNodeXForm IdxXFORM> {
3894   def : Pat<(ResVT (AArch64dup (ScalVT (vector_extract (Src128VT V128:$Rn),
3895                                                      imm:$idx)))),
3896             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3897
3898   def : Pat<(ResVT (AArch64dup (ScalVT (vector_extract (Src64VT V64:$Rn),
3899                                                      imm:$idx)))),
3900             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3901 }
3902
3903 defm : DUPWithTruncPats<v8i8,   v4i16, v8i16, i32, DUPv8i8lane,  VecIndex_x2>;
3904 defm : DUPWithTruncPats<v8i8,   v2i32, v4i32, i32, DUPv8i8lane,  VecIndex_x4>;
3905 defm : DUPWithTruncPats<v4i16,  v2i32, v4i32, i32, DUPv4i16lane, VecIndex_x2>;
3906
3907 defm : DUPWithTruncPats<v16i8,  v4i16, v8i16, i32, DUPv16i8lane, VecIndex_x2>;
3908 defm : DUPWithTruncPats<v16i8,  v2i32, v4i32, i32, DUPv16i8lane, VecIndex_x4>;
3909 defm : DUPWithTruncPats<v8i16,  v2i32, v4i32, i32, DUPv8i16lane, VecIndex_x2>;
3910
3911 multiclass DUPWithTrunci64Pats<ValueType ResVT, Instruction DUP,
3912                                SDNodeXForm IdxXFORM> {
3913   def : Pat<(ResVT (AArch64dup (i32 (trunc (extractelt (v2i64 V128:$Rn),
3914                                                          imm:$idx))))),
3915             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3916
3917   def : Pat<(ResVT (AArch64dup (i32 (trunc (extractelt (v1i64 V64:$Rn),
3918                                                        imm:$idx))))),
3919             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3920 }
3921
3922 defm : DUPWithTrunci64Pats<v8i8,  DUPv8i8lane,   VecIndex_x8>;
3923 defm : DUPWithTrunci64Pats<v4i16, DUPv4i16lane,  VecIndex_x4>;
3924 defm : DUPWithTrunci64Pats<v2i32, DUPv2i32lane,  VecIndex_x2>;
3925
3926 defm : DUPWithTrunci64Pats<v16i8, DUPv16i8lane, VecIndex_x8>;
3927 defm : DUPWithTrunci64Pats<v8i16, DUPv8i16lane, VecIndex_x4>;
3928 defm : DUPWithTrunci64Pats<v4i32, DUPv4i32lane, VecIndex_x2>;
3929
3930 // SMOV and UMOV definitions, with some extra patterns for convenience
3931 defm SMOV : SMov;
3932 defm UMOV : UMov;
3933
3934 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3935           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
3936 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3937           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
3938 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3939           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3940 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3941           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
3942 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3943           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3944 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
3945           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
3946
3947 def : Pat<(sext_inreg (i64 (anyext (i32 (vector_extract (v16i8 V128:$Rn),
3948             VectorIndexB:$idx)))), i8),
3949           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
3950 def : Pat<(sext_inreg (i64 (anyext (i32 (vector_extract (v8i16 V128:$Rn),
3951             VectorIndexH:$idx)))), i16),
3952           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
3953
3954 // Extracting i8 or i16 elements will have the zero-extend transformed to
3955 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
3956 // for AArch64. Match these patterns here since UMOV already zeroes out the high
3957 // bits of the destination register.
3958 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
3959                (i32 0xff)),
3960           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
3961 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
3962                (i32 0xffff)),
3963           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
3964
3965 defm INS : SIMDIns;
3966
3967 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
3968           (SUBREG_TO_REG (i32 0),
3969                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3970 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
3971           (SUBREG_TO_REG (i32 0),
3972                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3973
3974 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
3975           (SUBREG_TO_REG (i32 0),
3976                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3977 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
3978           (SUBREG_TO_REG (i32 0),
3979                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3980
3981 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
3982             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
3983                                   (i32 FPR32:$Rn), ssub))>;
3984 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
3985             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3986                                   (i32 FPR32:$Rn), ssub))>;
3987 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
3988             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
3989                                   (i64 FPR64:$Rn), dsub))>;
3990
3991 def : Pat<(v4f16 (scalar_to_vector (f16 FPR16:$Rn))),
3992           (INSERT_SUBREG (v4f16 (IMPLICIT_DEF)), FPR16:$Rn, hsub)>;
3993 def : Pat<(v8f16 (scalar_to_vector (f16 FPR16:$Rn))),
3994           (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rn, hsub)>;
3995
3996 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
3997           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3998 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
3999           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
4000 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
4001           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
4002
4003 def : Pat<(v4f16 (vector_insert (v4f16 V64:$Rn),
4004             (f16 FPR16:$Rm), (i64 VectorIndexS:$imm))),
4005           (EXTRACT_SUBREG
4006             (INSvi16lane
4007               (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), V64:$Rn, dsub)),
4008               VectorIndexS:$imm,
4009               (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rm, hsub)),
4010               (i64 0)),
4011             dsub)>;
4012
4013 def : Pat<(v8f16 (vector_insert (v8f16 V128:$Rn),
4014             (f16 FPR16:$Rm), (i64 VectorIndexH:$imm))),
4015           (INSvi16lane
4016             V128:$Rn, VectorIndexH:$imm,
4017             (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rm, hsub)),
4018             (i64 0))>;
4019
4020 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
4021             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
4022           (EXTRACT_SUBREG
4023             (INSvi32lane
4024               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
4025               VectorIndexS:$imm,
4026               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
4027               (i64 0)),
4028             dsub)>;
4029 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
4030             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
4031           (INSvi32lane
4032             V128:$Rn, VectorIndexS:$imm,
4033             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
4034             (i64 0))>;
4035 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
4036             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
4037           (INSvi64lane
4038             V128:$Rn, VectorIndexD:$imm,
4039             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
4040             (i64 0))>;
4041
4042 // Copy an element at a constant index in one vector into a constant indexed
4043 // element of another.
4044 // FIXME refactor to a shared class/dev parameterized on vector type, vector
4045 // index type and INS extension
4046 def : Pat<(v16i8 (int_aarch64_neon_vcopy_lane
4047                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
4048                    VectorIndexB:$idx2)),
4049           (v16i8 (INSvi8lane
4050                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
4051           )>;
4052 def : Pat<(v8i16 (int_aarch64_neon_vcopy_lane
4053                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
4054                    VectorIndexH:$idx2)),
4055           (v8i16 (INSvi16lane
4056                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
4057           )>;
4058 def : Pat<(v4i32 (int_aarch64_neon_vcopy_lane
4059                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
4060                    VectorIndexS:$idx2)),
4061           (v4i32 (INSvi32lane
4062                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
4063           )>;
4064 def : Pat<(v2i64 (int_aarch64_neon_vcopy_lane
4065                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
4066                    VectorIndexD:$idx2)),
4067           (v2i64 (INSvi64lane
4068                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
4069           )>;
4070
4071 multiclass Neon_INS_elt_pattern<ValueType VT128, ValueType VT64,
4072                                 ValueType VTScal, Instruction INS> {
4073   def : Pat<(VT128 (vector_insert V128:$src,
4074                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
4075                         imm:$Immd)),
4076             (INS V128:$src, imm:$Immd, V128:$Rn, imm:$Immn)>;
4077
4078   def : Pat<(VT128 (vector_insert V128:$src,
4079                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
4080                         imm:$Immd)),
4081             (INS V128:$src, imm:$Immd,
4082                  (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn)>;
4083
4084   def : Pat<(VT64 (vector_insert V64:$src,
4085                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
4086                         imm:$Immd)),
4087             (EXTRACT_SUBREG (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub),
4088                                  imm:$Immd, V128:$Rn, imm:$Immn),
4089                             dsub)>;
4090
4091   def : Pat<(VT64 (vector_insert V64:$src,
4092                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
4093                         imm:$Immd)),
4094             (EXTRACT_SUBREG
4095                 (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub), imm:$Immd,
4096                      (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn),
4097                 dsub)>;
4098 }
4099
4100 defm : Neon_INS_elt_pattern<v8f16, v4f16, f16, INSvi16lane>;
4101 defm : Neon_INS_elt_pattern<v4f32, v2f32, f32, INSvi32lane>;
4102 defm : Neon_INS_elt_pattern<v2f64, v1f64, f64, INSvi64lane>;
4103
4104
4105 // Floating point vector extractions are codegen'd as either a sequence of
4106 // subregister extractions, or a MOV (aka CPY here, alias for DUP) if
4107 // the lane number is anything other than zero.
4108 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
4109           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
4110 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
4111           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
4112 def : Pat<(vector_extract (v8f16 V128:$Rn), 0),
4113           (f16 (EXTRACT_SUBREG V128:$Rn, hsub))>;
4114
4115 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
4116           (f64 (CPYi64 V128:$Rn, VectorIndexD:$idx))>;
4117 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
4118           (f32 (CPYi32 V128:$Rn, VectorIndexS:$idx))>;
4119 def : Pat<(vector_extract (v8f16 V128:$Rn), VectorIndexH:$idx),
4120           (f16 (CPYi16 V128:$Rn, VectorIndexH:$idx))>;
4121
4122 // All concat_vectors operations are canonicalised to act on i64 vectors for
4123 // AArch64. In the general case we need an instruction, which had just as well be
4124 // INS.
4125 class ConcatPat<ValueType DstTy, ValueType SrcTy>
4126   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
4127         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
4128                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
4129
4130 def : ConcatPat<v2i64, v1i64>;
4131 def : ConcatPat<v2f64, v1f64>;
4132 def : ConcatPat<v4i32, v2i32>;
4133 def : ConcatPat<v4f32, v2f32>;
4134 def : ConcatPat<v8i16, v4i16>;
4135 def : ConcatPat<v8f16, v4f16>;
4136 def : ConcatPat<v16i8, v8i8>;
4137
4138 // If the high lanes are undef, though, we can just ignore them:
4139 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
4140   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
4141         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
4142
4143 def : ConcatUndefPat<v2i64, v1i64>;
4144 def : ConcatUndefPat<v2f64, v1f64>;
4145 def : ConcatUndefPat<v4i32, v2i32>;
4146 def : ConcatUndefPat<v4f32, v2f32>;
4147 def : ConcatUndefPat<v8i16, v4i16>;
4148 def : ConcatUndefPat<v16i8, v8i8>;
4149
4150 //----------------------------------------------------------------------------
4151 // AdvSIMD across lanes instructions
4152 //----------------------------------------------------------------------------
4153
4154 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
4155 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
4156 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
4157 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
4158 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
4159 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
4160 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
4161 defm FMAXNMV : SIMDFPAcrossLanes<0b01100, 0, "fmaxnmv", int_aarch64_neon_fmaxnmv>;
4162 defm FMAXV   : SIMDFPAcrossLanes<0b01111, 0, "fmaxv", int_aarch64_neon_fmaxv>;
4163 defm FMINNMV : SIMDFPAcrossLanes<0b01100, 1, "fminnmv", int_aarch64_neon_fminnmv>;
4164 defm FMINV   : SIMDFPAcrossLanes<0b01111, 1, "fminv", int_aarch64_neon_fminv>;
4165
4166 // Patterns for across-vector intrinsics, that have a node equivalent, that
4167 // returns a vector (with only the low lane defined) instead of a scalar.
4168 // In effect, opNode is the same as (scalar_to_vector (IntNode)).
4169 multiclass SIMDAcrossLanesIntrinsic<string baseOpc,
4170                                     SDPatternOperator opNode> {
4171 // If a lane instruction caught the vector_extract around opNode, we can
4172 // directly match the latter to the instruction.
4173 def : Pat<(v8i8 (opNode V64:$Rn)),
4174           (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
4175            (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub)>;
4176 def : Pat<(v16i8 (opNode V128:$Rn)),
4177           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4178            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub)>;
4179 def : Pat<(v4i16 (opNode V64:$Rn)),
4180           (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
4181            (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub)>;
4182 def : Pat<(v8i16 (opNode V128:$Rn)),
4183           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4184            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub)>;
4185 def : Pat<(v4i32 (opNode V128:$Rn)),
4186           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4187            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub)>;
4188
4189
4190 // If none did, fallback to the explicit patterns, consuming the vector_extract.
4191 def : Pat<(i32 (vector_extract (insert_subvector undef, (v8i8 (opNode V64:$Rn)),
4192             (i32 0)), (i64 0))),
4193           (EXTRACT_SUBREG (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
4194             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn),
4195             bsub), ssub)>;
4196 def : Pat<(i32 (vector_extract (v16i8 (opNode V128:$Rn)), (i64 0))),
4197           (EXTRACT_SUBREG (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4198             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn),
4199             bsub), ssub)>;
4200 def : Pat<(i32 (vector_extract (insert_subvector undef,
4201             (v4i16 (opNode V64:$Rn)), (i32 0)), (i64 0))),
4202           (EXTRACT_SUBREG (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
4203             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn),
4204             hsub), ssub)>;
4205 def : Pat<(i32 (vector_extract (v8i16 (opNode V128:$Rn)), (i64 0))),
4206           (EXTRACT_SUBREG (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4207             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn),
4208             hsub), ssub)>;
4209 def : Pat<(i32 (vector_extract (v4i32 (opNode V128:$Rn)), (i64 0))),
4210           (EXTRACT_SUBREG (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4211             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn),
4212             ssub), ssub)>;
4213
4214 }
4215
4216 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc,
4217                                           SDPatternOperator opNode>
4218     : SIMDAcrossLanesIntrinsic<baseOpc, opNode> {
4219 // If there is a sign extension after this intrinsic, consume it as smov already
4220 // performed it
4221 def : Pat<(i32 (sext_inreg (i32 (vector_extract (insert_subvector undef,
4222             (opNode (v8i8 V64:$Rn)), (i32 0)), (i64 0))), i8)),
4223           (i32 (SMOVvi8to32
4224             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4225               (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
4226             (i64 0)))>;
4227 def : Pat<(i32 (sext_inreg (i32 (vector_extract
4228             (opNode (v16i8 V128:$Rn)), (i64 0))), i8)),
4229           (i32 (SMOVvi8to32
4230             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4231              (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
4232             (i64 0)))>;
4233 def : Pat<(i32 (sext_inreg (i32 (vector_extract (insert_subvector undef,
4234             (opNode (v4i16 V64:$Rn)), (i32 0)), (i64 0))), i16)),
4235           (i32 (SMOVvi16to32
4236            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4237             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
4238            (i64 0)))>;
4239 def : Pat<(i32 (sext_inreg (i32 (vector_extract
4240             (opNode (v8i16 V128:$Rn)), (i64 0))), i16)),
4241           (i32 (SMOVvi16to32
4242             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4243              (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
4244             (i64 0)))>;
4245 }
4246
4247 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc,
4248                                             SDPatternOperator opNode>
4249     : SIMDAcrossLanesIntrinsic<baseOpc, opNode> {
4250 // If there is a masking operation keeping only what has been actually
4251 // generated, consume it.
4252 def : Pat<(i32 (and (i32 (vector_extract (insert_subvector undef,
4253             (opNode (v8i8 V64:$Rn)), (i32 0)), (i64 0))), maski8_or_more)),
4254       (i32 (EXTRACT_SUBREG
4255         (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4256           (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
4257         ssub))>;
4258 def : Pat<(i32 (and (i32 (vector_extract (opNode (v16i8 V128:$Rn)), (i64 0))),
4259             maski8_or_more)),
4260         (i32 (EXTRACT_SUBREG
4261           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4262             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
4263           ssub))>;
4264 def : Pat<(i32 (and (i32 (vector_extract (insert_subvector undef,
4265             (opNode (v4i16 V64:$Rn)), (i32 0)), (i64 0))), maski16_or_more)),
4266           (i32 (EXTRACT_SUBREG
4267             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4268               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
4269             ssub))>;
4270 def : Pat<(i32 (and (i32 (vector_extract (opNode (v8i16 V128:$Rn)), (i64 0))),
4271             maski16_or_more)),
4272         (i32 (EXTRACT_SUBREG
4273           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4274             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
4275           ssub))>;
4276 }
4277
4278 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  AArch64saddv>;
4279 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
4280 def : Pat<(v2i32 (AArch64saddv (v2i32 V64:$Rn))),
4281           (ADDPv2i32 V64:$Rn, V64:$Rn)>;
4282
4283 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV", AArch64uaddv>;
4284 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
4285 def : Pat<(v2i32 (AArch64uaddv (v2i32 V64:$Rn))),
4286           (ADDPv2i32 V64:$Rn, V64:$Rn)>;
4287
4288 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", AArch64smaxv>;
4289 def : Pat<(v2i32 (AArch64smaxv (v2i32 V64:$Rn))),
4290           (SMAXPv2i32 V64:$Rn, V64:$Rn)>;
4291
4292 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", AArch64sminv>;
4293 def : Pat<(v2i32 (AArch64sminv (v2i32 V64:$Rn))),
4294           (SMINPv2i32 V64:$Rn, V64:$Rn)>;
4295
4296 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", AArch64umaxv>;
4297 def : Pat<(v2i32 (AArch64umaxv (v2i32 V64:$Rn))),
4298           (UMAXPv2i32 V64:$Rn, V64:$Rn)>;
4299
4300 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", AArch64uminv>;
4301 def : Pat<(v2i32 (AArch64uminv (v2i32 V64:$Rn))),
4302           (UMINPv2i32 V64:$Rn, V64:$Rn)>;
4303
4304 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
4305   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
4306         (i32 (SMOVvi16to32
4307           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4308             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
4309           (i64 0)))>;
4310 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
4311         (i32 (SMOVvi16to32
4312           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4313            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
4314           (i64 0)))>;
4315
4316 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
4317           (i32 (EXTRACT_SUBREG
4318            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4319             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
4320            ssub))>;
4321 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
4322         (i32 (EXTRACT_SUBREG
4323           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4324            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
4325           ssub))>;
4326
4327 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
4328         (i64 (EXTRACT_SUBREG
4329           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4330            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
4331           dsub))>;
4332 }
4333
4334 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
4335                                                 Intrinsic intOp> {
4336   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
4337         (i32 (EXTRACT_SUBREG
4338           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4339             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
4340           ssub))>;
4341 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
4342         (i32 (EXTRACT_SUBREG
4343           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4344             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
4345           ssub))>;
4346
4347 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
4348           (i32 (EXTRACT_SUBREG
4349             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4350               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
4351             ssub))>;
4352 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
4353         (i32 (EXTRACT_SUBREG
4354           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4355             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
4356           ssub))>;
4357
4358 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
4359         (i64 (EXTRACT_SUBREG
4360           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4361             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
4362           dsub))>;
4363 }
4364
4365 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_aarch64_neon_saddlv>;
4366 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_aarch64_neon_uaddlv>;
4367
4368 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
4369 def : Pat<(i64 (int_aarch64_neon_saddlv (v2i32 V64:$Rn))),
4370           (i64 (EXTRACT_SUBREG
4371             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4372               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
4373             dsub))>;
4374 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
4375 def : Pat<(i64 (int_aarch64_neon_uaddlv (v2i32 V64:$Rn))),
4376           (i64 (EXTRACT_SUBREG
4377             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4378               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
4379             dsub))>;
4380
4381 //------------------------------------------------------------------------------
4382 // AdvSIMD modified immediate instructions
4383 //------------------------------------------------------------------------------
4384
4385 // AdvSIMD BIC
4386 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", AArch64bici>;
4387 // AdvSIMD ORR
4388 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", AArch64orri>;
4389
4390 def : InstAlias<"bic $Vd.4h, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
4391 def : InstAlias<"bic $Vd.8h, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0)>;
4392 def : InstAlias<"bic $Vd.2s, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
4393 def : InstAlias<"bic $Vd.4s, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0)>;
4394
4395 def : InstAlias<"bic.4h $Vd, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4396 def : InstAlias<"bic.8h $Vd, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4397 def : InstAlias<"bic.2s $Vd, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4398 def : InstAlias<"bic.4s $Vd, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4399
4400 def : InstAlias<"orr $Vd.4h, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
4401 def : InstAlias<"orr $Vd.8h, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0)>;
4402 def : InstAlias<"orr $Vd.2s, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
4403 def : InstAlias<"orr $Vd.4s, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0)>;
4404
4405 def : InstAlias<"orr.4h $Vd, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4406 def : InstAlias<"orr.8h $Vd, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4407 def : InstAlias<"orr.2s $Vd, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4408 def : InstAlias<"orr.4s $Vd, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4409
4410 // AdvSIMD FMOV
4411 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0, 0b1111, V128, fpimm8,
4412                                               "fmov", ".2d",
4413                        [(set (v2f64 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4414 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0, 0b1111, V64,  fpimm8,
4415                                               "fmov", ".2s",
4416                        [(set (v2f32 V64:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4417 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0, 0b1111, V128, fpimm8,
4418                                               "fmov", ".4s",
4419                        [(set (v4f32 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4420 let Predicates = [HasNEON, HasFullFP16] in {
4421 def FMOVv4f16_ns : SIMDModifiedImmVectorNoShift<0, 0, 1, 0b1111, V64,  fpimm8,
4422                                               "fmov", ".4h",
4423                        [(set (v4f16 V64:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4424 def FMOVv8f16_ns : SIMDModifiedImmVectorNoShift<1, 0, 1, 0b1111, V128, fpimm8,
4425                                               "fmov", ".8h",
4426                        [(set (v8f16 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4427 } // Predicates = [HasNEON, HasFullFP16]
4428
4429 // AdvSIMD MOVI
4430
4431 // EDIT byte mask: scalar
4432 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
4433 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
4434                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
4435 // The movi_edit node has the immediate value already encoded, so we use
4436 // a plain imm0_255 here.
4437 def : Pat<(f64 (AArch64movi_edit imm0_255:$shift)),
4438           (MOVID imm0_255:$shift)>;
4439
4440 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
4441 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
4442 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
4443 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
4444
4445 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
4446 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
4447 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
4448 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
4449
4450 // EDIT byte mask: 2d
4451
4452 // The movi_edit node has the immediate value already encoded, so we use
4453 // a plain imm0_255 in the pattern
4454 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
4455 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0, 0b1110, V128,
4456                                                 simdimmtype10,
4457                                                 "movi", ".2d",
4458                    [(set (v2i64 V128:$Rd), (AArch64movi_edit imm0_255:$imm8))]>;
4459
4460 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4461 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4462 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4463 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4464
4465 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4466 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4467 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4468 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4469
4470 def : Pat<(v2f64 (AArch64dup (f64 fpimm0))), (MOVIv2d_ns (i32 0))>;
4471 def : Pat<(v4f32 (AArch64dup (f32 fpimm0))), (MOVIv2d_ns (i32 0))>;
4472
4473 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
4474 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
4475
4476 def : InstAlias<"movi $Vd.4h, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4477 def : InstAlias<"movi $Vd.8h, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4478 def : InstAlias<"movi $Vd.2s, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4479 def : InstAlias<"movi $Vd.4s, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4480
4481 def : InstAlias<"movi.4h $Vd, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4482 def : InstAlias<"movi.8h $Vd, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4483 def : InstAlias<"movi.2s $Vd, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4484 def : InstAlias<"movi.4s $Vd, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4485
4486 def : Pat<(v2i32 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4487           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
4488 def : Pat<(v4i32 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4489           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
4490 def : Pat<(v4i16 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4491           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
4492 def : Pat<(v8i16 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4493           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
4494
4495 // EDIT per word: 2s & 4s with MSL shifter
4496 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
4497                       [(set (v2i32 V64:$Rd),
4498                             (AArch64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4499 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
4500                       [(set (v4i32 V128:$Rd),
4501                             (AArch64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4502
4503 // Per byte: 8b & 16b
4504 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0, 0b1110, V64,  imm0_255,
4505                                                  "movi", ".8b",
4506                        [(set (v8i8 V64:$Rd), (AArch64movi imm0_255:$imm8))]>;
4507 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0, 0b1110, V128, imm0_255,
4508                                                  "movi", ".16b",
4509                        [(set (v16i8 V128:$Rd), (AArch64movi imm0_255:$imm8))]>;
4510
4511 // AdvSIMD MVNI
4512
4513 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
4514 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
4515
4516 def : InstAlias<"mvni $Vd.4h, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4517 def : InstAlias<"mvni $Vd.8h, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4518 def : InstAlias<"mvni $Vd.2s, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4519 def : InstAlias<"mvni $Vd.4s, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4520
4521 def : InstAlias<"mvni.4h $Vd, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4522 def : InstAlias<"mvni.8h $Vd, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4523 def : InstAlias<"mvni.2s $Vd, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4524 def : InstAlias<"mvni.4s $Vd, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4525
4526 def : Pat<(v2i32 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4527           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
4528 def : Pat<(v4i32 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4529           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
4530 def : Pat<(v4i16 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4531           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
4532 def : Pat<(v8i16 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4533           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
4534
4535 // EDIT per word: 2s & 4s with MSL shifter
4536 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
4537                       [(set (v2i32 V64:$Rd),
4538                             (AArch64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4539 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
4540                       [(set (v4i32 V128:$Rd),
4541                             (AArch64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4542
4543 //----------------------------------------------------------------------------
4544 // AdvSIMD indexed element
4545 //----------------------------------------------------------------------------
4546
4547 let hasSideEffects = 0 in {
4548   defm FMLA  : SIMDFPIndexedTied<0, 0b0001, "fmla">;
4549   defm FMLS  : SIMDFPIndexedTied<0, 0b0101, "fmls">;
4550 }
4551
4552 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
4553 // instruction expects the addend first, while the intrinsic expects it last.
4554
4555 // On the other hand, there are quite a few valid combinatorial options due to
4556 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
4557 defm : SIMDFPIndexedTiedPatterns<"FMLA",
4558            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
4559 defm : SIMDFPIndexedTiedPatterns<"FMLA",
4560            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
4561
4562 defm : SIMDFPIndexedTiedPatterns<"FMLS",
4563            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
4564 defm : SIMDFPIndexedTiedPatterns<"FMLS",
4565            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
4566 defm : SIMDFPIndexedTiedPatterns<"FMLS",
4567            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
4568 defm : SIMDFPIndexedTiedPatterns<"FMLS",
4569            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
4570
4571 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
4572   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
4573   // and DUP scalar.
4574   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4575                            (AArch64duplane32 (v4f32 (fneg V128:$Rm)),
4576                                            VectorIndexS:$idx))),
4577             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
4578   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4579                            (v2f32 (AArch64duplane32
4580                                       (v4f32 (insert_subvector undef,
4581                                                  (v2f32 (fneg V64:$Rm)),
4582                                                  (i32 0))),
4583                                       VectorIndexS:$idx)))),
4584             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
4585                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
4586                                VectorIndexS:$idx)>;
4587   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4588                            (AArch64dup (f32 (fneg FPR32Op:$Rm))))),
4589             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
4590                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
4591
4592   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
4593   // and DUP scalar.
4594   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4595                            (AArch64duplane32 (v4f32 (fneg V128:$Rm)),
4596                                            VectorIndexS:$idx))),
4597             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
4598                                VectorIndexS:$idx)>;
4599   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4600                            (v4f32 (AArch64duplane32
4601                                       (v4f32 (insert_subvector undef,
4602                                                  (v2f32 (fneg V64:$Rm)),
4603                                                  (i32 0))),
4604                                       VectorIndexS:$idx)))),
4605             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
4606                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
4607                                VectorIndexS:$idx)>;
4608   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4609                            (AArch64dup (f32 (fneg FPR32Op:$Rm))))),
4610             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
4611                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
4612
4613   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
4614   // (DUPLANE from 64-bit would be trivial).
4615   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
4616                            (AArch64duplane64 (v2f64 (fneg V128:$Rm)),
4617                                            VectorIndexD:$idx))),
4618             (FMLSv2i64_indexed
4619                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
4620   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
4621                            (AArch64dup (f64 (fneg FPR64Op:$Rm))))),
4622             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
4623                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
4624
4625   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
4626   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
4627                          (vector_extract (v4f32 (fneg V128:$Rm)),
4628                                          VectorIndexS:$idx))),
4629             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
4630                 V128:$Rm, VectorIndexS:$idx)>;
4631   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
4632                          (vector_extract (v4f32 (insert_subvector undef,
4633                                                     (v2f32 (fneg V64:$Rm)),
4634                                                     (i32 0))),
4635                                          VectorIndexS:$idx))),
4636             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
4637                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
4638
4639   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
4640   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
4641                          (vector_extract (v2f64 (fneg V128:$Rm)),
4642                                          VectorIndexS:$idx))),
4643             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
4644                 V128:$Rm, VectorIndexS:$idx)>;
4645 }
4646
4647 defm : FMLSIndexedAfterNegPatterns<
4648            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
4649 defm : FMLSIndexedAfterNegPatterns<
4650            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
4651
4652 defm FMULX : SIMDFPIndexed<1, 0b1001, "fmulx", int_aarch64_neon_fmulx>;
4653 defm FMUL  : SIMDFPIndexed<0, 0b1001, "fmul", fmul>;
4654
4655 def : Pat<(v2f32 (fmul V64:$Rn, (AArch64dup (f32 FPR32:$Rm)))),
4656           (FMULv2i32_indexed V64:$Rn,
4657             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
4658             (i64 0))>;
4659 def : Pat<(v4f32 (fmul V128:$Rn, (AArch64dup (f32 FPR32:$Rm)))),
4660           (FMULv4i32_indexed V128:$Rn,
4661             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
4662             (i64 0))>;
4663 def : Pat<(v2f64 (fmul V128:$Rn, (AArch64dup (f64 FPR64:$Rm)))),
4664           (FMULv2i64_indexed V128:$Rn,
4665             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
4666             (i64 0))>;
4667
4668 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_aarch64_neon_sqdmulh>;
4669 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_aarch64_neon_sqrdmulh>;
4670 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
4671               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
4672 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
4673               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
4674 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
4675 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
4676     TriOpFrag<(add node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
4677 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
4678     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
4679 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
4680                 int_aarch64_neon_smull>;
4681 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
4682                                            int_aarch64_neon_sqadd>;
4683 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
4684                                            int_aarch64_neon_sqsub>;
4685 defm SQRDMLAH : SIMDIndexedSQRDMLxHSDTied<1, 0b1101, "sqrdmlah",
4686                                           int_aarch64_neon_sqadd>;
4687 defm SQRDMLSH : SIMDIndexedSQRDMLxHSDTied<1, 0b1111, "sqrdmlsh",
4688                                           int_aarch64_neon_sqsub>;
4689 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_aarch64_neon_sqdmull>;
4690 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
4691     TriOpFrag<(add node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
4692 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
4693     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
4694 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
4695                 int_aarch64_neon_umull>;
4696
4697 // A scalar sqdmull with the second operand being a vector lane can be
4698 // handled directly with the indexed instruction encoding.
4699 def : Pat<(int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
4700                                           (vector_extract (v4i32 V128:$Vm),
4701                                                            VectorIndexS:$idx)),
4702           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
4703
4704 //----------------------------------------------------------------------------
4705 // AdvSIMD scalar shift instructions
4706 //----------------------------------------------------------------------------
4707 defm FCVTZS : SIMDFPScalarRShift<0, 0b11111, "fcvtzs">;
4708 defm FCVTZU : SIMDFPScalarRShift<1, 0b11111, "fcvtzu">;
4709 defm SCVTF  : SIMDFPScalarRShift<0, 0b11100, "scvtf">;
4710 defm UCVTF  : SIMDFPScalarRShift<1, 0b11100, "ucvtf">;
4711 // Codegen patterns for the above. We don't put these directly on the
4712 // instructions because TableGen's type inference can't handle the truth.
4713 // Having the same base pattern for fp <--> int totally freaks it out.
4714 def : Pat<(int_aarch64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
4715           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
4716 def : Pat<(int_aarch64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
4717           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
4718 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
4719           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4720 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
4721           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4722 def : Pat<(v1i64 (int_aarch64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
4723                                             vecshiftR64:$imm)),
4724           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4725 def : Pat<(v1i64 (int_aarch64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
4726                                             vecshiftR64:$imm)),
4727           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4728 def : Pat<(int_aarch64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
4729           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4730 def : Pat<(int_aarch64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
4731           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4732 def : Pat<(f64 (int_aarch64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4733           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4734 def : Pat<(f64 (int_aarch64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4735           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4736 def : Pat<(v1f64 (int_aarch64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
4737                                             vecshiftR64:$imm)),
4738           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4739 def : Pat<(v1f64 (int_aarch64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
4740                                             vecshiftR64:$imm)),
4741           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4742
4743 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", AArch64vshl>;
4744 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
4745 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
4746                                      int_aarch64_neon_sqrshrn>;
4747 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
4748                                      int_aarch64_neon_sqrshrun>;
4749 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", AArch64sqshlui>;
4750 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", AArch64sqshli>;
4751 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
4752                                      int_aarch64_neon_sqshrn>;
4753 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
4754                                      int_aarch64_neon_sqshrun>;
4755 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
4756 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", AArch64srshri>;
4757 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
4758     TriOpFrag<(add node:$LHS,
4759                    (AArch64srshri node:$MHS, node:$RHS))>>;
4760 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", AArch64vashr>;
4761 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
4762     TriOpFrag<(add node:$LHS,
4763                    (AArch64vashr node:$MHS, node:$RHS))>>;
4764 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
4765                                      int_aarch64_neon_uqrshrn>;
4766 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", AArch64uqshli>;
4767 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
4768                                      int_aarch64_neon_uqshrn>;
4769 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", AArch64urshri>;
4770 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
4771     TriOpFrag<(add node:$LHS,
4772                    (AArch64urshri node:$MHS, node:$RHS))>>;
4773 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", AArch64vlshr>;
4774 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
4775     TriOpFrag<(add node:$LHS,
4776                    (AArch64vlshr node:$MHS, node:$RHS))>>;
4777
4778 //----------------------------------------------------------------------------
4779 // AdvSIMD vector shift instructions
4780 //----------------------------------------------------------------------------
4781 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_aarch64_neon_vcvtfp2fxs>;
4782 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_aarch64_neon_vcvtfp2fxu>;
4783 defm SCVTF: SIMDVectorRShiftToFP<0, 0b11100, "scvtf",
4784                                    int_aarch64_neon_vcvtfxs2fp>;
4785 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
4786                                          int_aarch64_neon_rshrn>;
4787 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", AArch64vshl>;
4788 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
4789                           BinOpFrag<(trunc (AArch64vashr node:$LHS, node:$RHS))>>;
4790 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_aarch64_neon_vsli>;
4791 def : Pat<(v1i64 (int_aarch64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4792                                       (i32 vecshiftL64:$imm))),
4793           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
4794 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
4795                                          int_aarch64_neon_sqrshrn>;
4796 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
4797                                          int_aarch64_neon_sqrshrun>;
4798 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", AArch64sqshlui>;
4799 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", AArch64sqshli>;
4800 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
4801                                          int_aarch64_neon_sqshrn>;
4802 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
4803                                          int_aarch64_neon_sqshrun>;
4804 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_aarch64_neon_vsri>;
4805 def : Pat<(v1i64 (int_aarch64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4806                                       (i32 vecshiftR64:$imm))),
4807           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
4808 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", AArch64srshri>;
4809 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
4810                  TriOpFrag<(add node:$LHS,
4811                                 (AArch64srshri node:$MHS, node:$RHS))> >;
4812 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
4813                 BinOpFrag<(AArch64vshl (sext node:$LHS), node:$RHS)>>;
4814
4815 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", AArch64vashr>;
4816 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
4817                 TriOpFrag<(add node:$LHS, (AArch64vashr node:$MHS, node:$RHS))>>;
4818 defm UCVTF   : SIMDVectorRShiftToFP<1, 0b11100, "ucvtf",
4819                         int_aarch64_neon_vcvtfxu2fp>;
4820 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
4821                                          int_aarch64_neon_uqrshrn>;
4822 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", AArch64uqshli>;
4823 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
4824                                          int_aarch64_neon_uqshrn>;
4825 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", AArch64urshri>;
4826 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
4827                 TriOpFrag<(add node:$LHS,
4828                                (AArch64urshri node:$MHS, node:$RHS))> >;
4829 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
4830                 BinOpFrag<(AArch64vshl (zext node:$LHS), node:$RHS)>>;
4831 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", AArch64vlshr>;
4832 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
4833                 TriOpFrag<(add node:$LHS, (AArch64vlshr node:$MHS, node:$RHS))> >;
4834
4835 // SHRN patterns for when a logical right shift was used instead of arithmetic
4836 // (the immediate guarantees no sign bits actually end up in the result so it
4837 // doesn't matter).
4838 def : Pat<(v8i8 (trunc (AArch64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
4839           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
4840 def : Pat<(v4i16 (trunc (AArch64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
4841           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
4842 def : Pat<(v2i32 (trunc (AArch64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
4843           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
4844
4845 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
4846                                  (trunc (AArch64vlshr (v8i16 V128:$Rn),
4847                                                     vecshiftR16Narrow:$imm)))),
4848           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4849                            V128:$Rn, vecshiftR16Narrow:$imm)>;
4850 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
4851                                  (trunc (AArch64vlshr (v4i32 V128:$Rn),
4852                                                     vecshiftR32Narrow:$imm)))),
4853           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4854                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4855 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
4856                                  (trunc (AArch64vlshr (v2i64 V128:$Rn),
4857                                                     vecshiftR64Narrow:$imm)))),
4858           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4859                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4860
4861 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
4862 // Anyexts are implemented as zexts.
4863 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
4864 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4865 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4866 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
4867 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4868 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4869 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
4870 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4871 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4872 // Also match an extend from the upper half of a 128 bit source register.
4873 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4874           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4875 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4876           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4877 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4878           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
4879 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4880           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4881 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4882           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4883 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4884           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
4885 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4886           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4887 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4888           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4889 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4890           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
4891
4892 // Vector shift sxtl aliases
4893 def : InstAlias<"sxtl.8h $dst, $src1",
4894                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4895 def : InstAlias<"sxtl $dst.8h, $src1.8b",
4896                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4897 def : InstAlias<"sxtl.4s $dst, $src1",
4898                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4899 def : InstAlias<"sxtl $dst.4s, $src1.4h",
4900                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4901 def : InstAlias<"sxtl.2d $dst, $src1",
4902                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4903 def : InstAlias<"sxtl $dst.2d, $src1.2s",
4904                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4905
4906 // Vector shift sxtl2 aliases
4907 def : InstAlias<"sxtl2.8h $dst, $src1",
4908                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4909 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
4910                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4911 def : InstAlias<"sxtl2.4s $dst, $src1",
4912                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4913 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
4914                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4915 def : InstAlias<"sxtl2.2d $dst, $src1",
4916                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4917 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
4918                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4919
4920 // Vector shift uxtl aliases
4921 def : InstAlias<"uxtl.8h $dst, $src1",
4922                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4923 def : InstAlias<"uxtl $dst.8h, $src1.8b",
4924                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4925 def : InstAlias<"uxtl.4s $dst, $src1",
4926                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4927 def : InstAlias<"uxtl $dst.4s, $src1.4h",
4928                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4929 def : InstAlias<"uxtl.2d $dst, $src1",
4930                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4931 def : InstAlias<"uxtl $dst.2d, $src1.2s",
4932                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4933
4934 // Vector shift uxtl2 aliases
4935 def : InstAlias<"uxtl2.8h $dst, $src1",
4936                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4937 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
4938                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4939 def : InstAlias<"uxtl2.4s $dst, $src1",
4940                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4941 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
4942                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4943 def : InstAlias<"uxtl2.2d $dst, $src1",
4944                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4945 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
4946                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4947
4948 // If an integer is about to be converted to a floating point value,
4949 // just load it on the floating point unit.
4950 // These patterns are more complex because floating point loads do not
4951 // support sign extension.
4952 // The sign extension has to be explicitly added and is only supported for
4953 // one step: byte-to-half, half-to-word, word-to-doubleword.
4954 // SCVTF GPR -> FPR is 9 cycles.
4955 // SCVTF FPR -> FPR is 4 cyclces.
4956 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
4957 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
4958 // and still being faster.
4959 // However, this is not good for code size.
4960 // 8-bits -> float. 2 sizes step-up.
4961 class SExtLoadi8CVTf32Pat<dag addrmode, dag INST>
4962   : Pat<(f32 (sint_to_fp (i32 (sextloadi8 addrmode)))),
4963         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4964                             (SSHLLv4i16_shift
4965                               (f64
4966                                 (EXTRACT_SUBREG
4967                                   (SSHLLv8i8_shift
4968                                     (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4969                                         INST,
4970                                         bsub),
4971                                     0),
4972                                   dsub)),
4973                                0),
4974                              ssub)))>,
4975     Requires<[NotForCodeSize, UseAlternateSExtLoadCVTF32]>;
4976
4977 def : SExtLoadi8CVTf32Pat<(ro8.Wpat GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext),
4978                           (LDRBroW  GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext)>;
4979 def : SExtLoadi8CVTf32Pat<(ro8.Xpat GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext),
4980                           (LDRBroX  GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext)>;
4981 def : SExtLoadi8CVTf32Pat<(am_indexed8 GPR64sp:$Rn, uimm12s1:$offset),
4982                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset)>;
4983 def : SExtLoadi8CVTf32Pat<(am_unscaled8 GPR64sp:$Rn, simm9:$offset),
4984                           (LDURBi GPR64sp:$Rn, simm9:$offset)>;
4985
4986 // 16-bits -> float. 1 size step-up.
4987 class SExtLoadi16CVTf32Pat<dag addrmode, dag INST>
4988   : Pat<(f32 (sint_to_fp (i32 (sextloadi16 addrmode)))),
4989         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4990                             (SSHLLv4i16_shift
4991                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4992                                   INST,
4993                                   hsub),
4994                                 0),
4995                             ssub)))>, Requires<[NotForCodeSize]>;
4996
4997 def : SExtLoadi16CVTf32Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
4998                            (LDRHroW   GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
4999 def : SExtLoadi16CVTf32Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
5000                            (LDRHroX   GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
5001 def : SExtLoadi16CVTf32Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
5002                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
5003 def : SExtLoadi16CVTf32Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
5004                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
5005
5006 // 32-bits to 32-bits are handled in target specific dag combine:
5007 // performIntToFpCombine.
5008 // 64-bits integer to 32-bits floating point, not possible with
5009 // SCVTF on floating point registers (both source and destination
5010 // must have the same size).
5011
5012 // Here are the patterns for 8, 16, 32, and 64-bits to double.
5013 // 8-bits -> double. 3 size step-up: give up.
5014 // 16-bits -> double. 2 size step.
5015 class SExtLoadi16CVTf64Pat<dag addrmode, dag INST>
5016   : Pat <(f64 (sint_to_fp (i32 (sextloadi16 addrmode)))),
5017            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
5018                               (SSHLLv2i32_shift
5019                                  (f64
5020                                   (EXTRACT_SUBREG
5021                                     (SSHLLv4i16_shift
5022                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
5023                                         INST,
5024                                         hsub),
5025                                      0),
5026                                    dsub)),
5027                                0),
5028                              dsub)))>,
5029     Requires<[NotForCodeSize, UseAlternateSExtLoadCVTF32]>;
5030
5031 def : SExtLoadi16CVTf64Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
5032                            (LDRHroW GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
5033 def : SExtLoadi16CVTf64Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
5034                            (LDRHroX GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
5035 def : SExtLoadi16CVTf64Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
5036                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
5037 def : SExtLoadi16CVTf64Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
5038                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
5039 // 32-bits -> double. 1 size step-up.
5040 class SExtLoadi32CVTf64Pat<dag addrmode, dag INST>
5041   : Pat <(f64 (sint_to_fp (i32 (load addrmode)))),
5042            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
5043                               (SSHLLv2i32_shift
5044                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
5045                                   INST,
5046                                   ssub),
5047                                0),
5048                              dsub)))>, Requires<[NotForCodeSize]>;
5049
5050 def : SExtLoadi32CVTf64Pat<(ro32.Wpat GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext),
5051                            (LDRSroW GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext)>;
5052 def : SExtLoadi32CVTf64Pat<(ro32.Xpat GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext),
5053                            (LDRSroX GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext)>;
5054 def : SExtLoadi32CVTf64Pat<(am_indexed32 GPR64sp:$Rn, uimm12s4:$offset),
5055                            (LDRSui GPR64sp:$Rn, uimm12s4:$offset)>;
5056 def : SExtLoadi32CVTf64Pat<(am_unscaled32 GPR64sp:$Rn, simm9:$offset),
5057                            (LDURSi GPR64sp:$Rn, simm9:$offset)>;
5058
5059 // 64-bits -> double are handled in target specific dag combine:
5060 // performIntToFpCombine.
5061
5062
5063 //----------------------------------------------------------------------------
5064 // AdvSIMD Load-Store Structure
5065 //----------------------------------------------------------------------------
5066 defm LD1 : SIMDLd1Multiple<"ld1">;
5067 defm LD2 : SIMDLd2Multiple<"ld2">;
5068 defm LD3 : SIMDLd3Multiple<"ld3">;
5069 defm LD4 : SIMDLd4Multiple<"ld4">;
5070
5071 defm ST1 : SIMDSt1Multiple<"st1">;
5072 defm ST2 : SIMDSt2Multiple<"st2">;
5073 defm ST3 : SIMDSt3Multiple<"st3">;
5074 defm ST4 : SIMDSt4Multiple<"st4">;
5075
5076 class Ld1Pat<ValueType ty, Instruction INST>
5077   : Pat<(ty (load GPR64sp:$Rn)), (INST GPR64sp:$Rn)>;
5078
5079 def : Ld1Pat<v16i8, LD1Onev16b>;
5080 def : Ld1Pat<v8i16, LD1Onev8h>;
5081 def : Ld1Pat<v4i32, LD1Onev4s>;
5082 def : Ld1Pat<v2i64, LD1Onev2d>;
5083 def : Ld1Pat<v8i8,  LD1Onev8b>;
5084 def : Ld1Pat<v4i16, LD1Onev4h>;
5085 def : Ld1Pat<v2i32, LD1Onev2s>;
5086 def : Ld1Pat<v1i64, LD1Onev1d>;
5087
5088 class St1Pat<ValueType ty, Instruction INST>
5089   : Pat<(store ty:$Vt, GPR64sp:$Rn),
5090         (INST ty:$Vt, GPR64sp:$Rn)>;
5091
5092 def : St1Pat<v16i8, ST1Onev16b>;
5093 def : St1Pat<v8i16, ST1Onev8h>;
5094 def : St1Pat<v4i32, ST1Onev4s>;
5095 def : St1Pat<v2i64, ST1Onev2d>;
5096 def : St1Pat<v8i8,  ST1Onev8b>;
5097 def : St1Pat<v4i16, ST1Onev4h>;
5098 def : St1Pat<v2i32, ST1Onev2s>;
5099 def : St1Pat<v1i64, ST1Onev1d>;
5100
5101 //---
5102 // Single-element
5103 //---
5104
5105 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
5106 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
5107 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
5108 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
5109 let mayLoad = 1, hasSideEffects = 0 in {
5110 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
5111 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
5112 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
5113 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
5114 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
5115 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
5116 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
5117 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
5118 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
5119 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
5120 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
5121 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
5122 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
5123 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
5124 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
5125 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
5126 }
5127
5128 def : Pat<(v8i8 (AArch64dup (i32 (extloadi8 GPR64sp:$Rn)))),
5129           (LD1Rv8b GPR64sp:$Rn)>;
5130 def : Pat<(v16i8 (AArch64dup (i32 (extloadi8 GPR64sp:$Rn)))),
5131           (LD1Rv16b GPR64sp:$Rn)>;
5132 def : Pat<(v4i16 (AArch64dup (i32 (extloadi16 GPR64sp:$Rn)))),
5133           (LD1Rv4h GPR64sp:$Rn)>;
5134 def : Pat<(v8i16 (AArch64dup (i32 (extloadi16 GPR64sp:$Rn)))),
5135           (LD1Rv8h GPR64sp:$Rn)>;
5136 def : Pat<(v2i32 (AArch64dup (i32 (load GPR64sp:$Rn)))),
5137           (LD1Rv2s GPR64sp:$Rn)>;
5138 def : Pat<(v4i32 (AArch64dup (i32 (load GPR64sp:$Rn)))),
5139           (LD1Rv4s GPR64sp:$Rn)>;
5140 def : Pat<(v2i64 (AArch64dup (i64 (load GPR64sp:$Rn)))),
5141           (LD1Rv2d GPR64sp:$Rn)>;
5142 def : Pat<(v1i64 (AArch64dup (i64 (load GPR64sp:$Rn)))),
5143           (LD1Rv1d GPR64sp:$Rn)>;
5144 // Grab the floating point version too
5145 def : Pat<(v2f32 (AArch64dup (f32 (load GPR64sp:$Rn)))),
5146           (LD1Rv2s GPR64sp:$Rn)>;
5147 def : Pat<(v4f32 (AArch64dup (f32 (load GPR64sp:$Rn)))),
5148           (LD1Rv4s GPR64sp:$Rn)>;
5149 def : Pat<(v2f64 (AArch64dup (f64 (load GPR64sp:$Rn)))),
5150           (LD1Rv2d GPR64sp:$Rn)>;
5151 def : Pat<(v1f64 (AArch64dup (f64 (load GPR64sp:$Rn)))),
5152           (LD1Rv1d GPR64sp:$Rn)>;
5153 def : Pat<(v4f16 (AArch64dup (f16 (load GPR64sp:$Rn)))),
5154           (LD1Rv4h GPR64sp:$Rn)>;
5155 def : Pat<(v8f16 (AArch64dup (f16 (load GPR64sp:$Rn)))),
5156           (LD1Rv8h GPR64sp:$Rn)>;
5157
5158 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
5159                     ValueType VTy, ValueType STy, Instruction LD1>
5160   : Pat<(vector_insert (VTy VecListOne128:$Rd),
5161            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
5162         (LD1 VecListOne128:$Rd, VecIndex:$idx, GPR64sp:$Rn)>;
5163
5164 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
5165 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
5166 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
5167 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
5168 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
5169 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
5170 def : Ld1Lane128Pat<load,       VectorIndexH, v8f16, f16, LD1i16>;
5171
5172 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
5173                    ValueType VTy, ValueType STy, Instruction LD1>
5174   : Pat<(vector_insert (VTy VecListOne64:$Rd),
5175            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
5176         (EXTRACT_SUBREG
5177             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
5178                           VecIndex:$idx, GPR64sp:$Rn),
5179             dsub)>;
5180
5181 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
5182 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
5183 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
5184 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
5185 def : Ld1Lane64Pat<load,       VectorIndexH, v4f16, f16, LD1i16>;
5186
5187
5188 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
5189 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
5190 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
5191 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
5192
5193 // Stores
5194 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
5195 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
5196 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
5197 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
5198
5199 let AddedComplexity = 19 in
5200 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
5201                     ValueType VTy, ValueType STy, Instruction ST1>
5202   : Pat<(scalar_store
5203              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
5204              GPR64sp:$Rn),
5205         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn)>;
5206
5207 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
5208 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
5209 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
5210 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
5211 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
5212 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
5213 def : St1Lane128Pat<store,         VectorIndexH, v8f16, f16, ST1i16>;
5214
5215 let AddedComplexity = 19 in
5216 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
5217                    ValueType VTy, ValueType STy, Instruction ST1>
5218   : Pat<(scalar_store
5219              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
5220              GPR64sp:$Rn),
5221         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
5222              VecIndex:$idx, GPR64sp:$Rn)>;
5223
5224 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
5225 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
5226 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
5227 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
5228 def : St1Lane64Pat<store,         VectorIndexH, v4f16, f16, ST1i16>;
5229
5230 multiclass St1LanePost64Pat<SDPatternOperator scalar_store, Operand VecIndex,
5231                              ValueType VTy, ValueType STy, Instruction ST1,
5232                              int offset> {
5233   def : Pat<(scalar_store
5234               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
5235               GPR64sp:$Rn, offset),
5236         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
5237              VecIndex:$idx, GPR64sp:$Rn, XZR)>;
5238
5239   def : Pat<(scalar_store
5240               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
5241               GPR64sp:$Rn, GPR64:$Rm),
5242         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
5243              VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
5244 }
5245
5246 defm : St1LanePost64Pat<post_truncsti8, VectorIndexB, v8i8, i32, ST1i8_POST, 1>;
5247 defm : St1LanePost64Pat<post_truncsti16, VectorIndexH, v4i16, i32, ST1i16_POST,
5248                         2>;
5249 defm : St1LanePost64Pat<post_store, VectorIndexS, v2i32, i32, ST1i32_POST, 4>;
5250 defm : St1LanePost64Pat<post_store, VectorIndexS, v2f32, f32, ST1i32_POST, 4>;
5251 defm : St1LanePost64Pat<post_store, VectorIndexD, v1i64, i64, ST1i64_POST, 8>;
5252 defm : St1LanePost64Pat<post_store, VectorIndexD, v1f64, f64, ST1i64_POST, 8>;
5253 defm : St1LanePost64Pat<post_store, VectorIndexH, v4f16, f16, ST1i16_POST, 2>;
5254
5255 multiclass St1LanePost128Pat<SDPatternOperator scalar_store, Operand VecIndex,
5256                              ValueType VTy, ValueType STy, Instruction ST1,
5257                              int offset> {
5258   def : Pat<(scalar_store
5259               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
5260               GPR64sp:$Rn, offset),
5261         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, XZR)>;
5262
5263   def : Pat<(scalar_store
5264               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
5265               GPR64sp:$Rn, GPR64:$Rm),
5266         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
5267 }
5268
5269 defm : St1LanePost128Pat<post_truncsti8, VectorIndexB, v16i8, i32, ST1i8_POST,
5270                          1>;
5271 defm : St1LanePost128Pat<post_truncsti16, VectorIndexH, v8i16, i32, ST1i16_POST,
5272                          2>;
5273 defm : St1LanePost128Pat<post_store, VectorIndexS, v4i32, i32, ST1i32_POST, 4>;
5274 defm : St1LanePost128Pat<post_store, VectorIndexS, v4f32, f32, ST1i32_POST, 4>;
5275 defm : St1LanePost128Pat<post_store, VectorIndexD, v2i64, i64, ST1i64_POST, 8>;
5276 defm : St1LanePost128Pat<post_store, VectorIndexD, v2f64, f64, ST1i64_POST, 8>;
5277 defm : St1LanePost128Pat<post_store, VectorIndexH, v8f16, f16, ST1i16_POST, 2>;
5278
5279 let mayStore = 1, hasSideEffects = 0 in {
5280 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
5281 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
5282 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
5283 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
5284 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
5285 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
5286 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
5287 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
5288 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
5289 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
5290 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
5291 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
5292 }
5293
5294 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
5295 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
5296 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
5297 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
5298
5299 //----------------------------------------------------------------------------
5300 // Crypto extensions
5301 //----------------------------------------------------------------------------
5302
5303 def AESErr   : AESTiedInst<0b0100, "aese",   int_aarch64_crypto_aese>;
5304 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_aarch64_crypto_aesd>;
5305 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_aarch64_crypto_aesmc>;
5306 def AESIMCrr : AESInst<    0b0111, "aesimc", int_aarch64_crypto_aesimc>;
5307
5308 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_aarch64_crypto_sha1c>;
5309 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_aarch64_crypto_sha1p>;
5310 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_aarch64_crypto_sha1m>;
5311 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_aarch64_crypto_sha1su0>;
5312 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_aarch64_crypto_sha256h>;
5313 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_aarch64_crypto_sha256h2>;
5314 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_aarch64_crypto_sha256su1>;
5315
5316 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_aarch64_crypto_sha1h>;
5317 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_aarch64_crypto_sha1su1>;
5318 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_aarch64_crypto_sha256su0>;
5319
5320 //----------------------------------------------------------------------------
5321 // Compiler-pseudos
5322 //----------------------------------------------------------------------------
5323 // FIXME: Like for X86, these should go in their own separate .td file.
5324
5325 def def32 : PatLeaf<(i32 GPR32:$src), [{
5326   return isDef32(*N);
5327 }]>;
5328
5329 // In the case of a 32-bit def that is known to implicitly zero-extend,
5330 // we can use a SUBREG_TO_REG.
5331 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
5332
5333 // For an anyext, we don't care what the high bits are, so we can perform an
5334 // INSERT_SUBREF into an IMPLICIT_DEF.
5335 def : Pat<(i64 (anyext GPR32:$src)),
5336           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
5337
5338 // When we need to explicitly zero-extend, we use a 32-bit MOV instruction and
5339 // then assert the extension has happened.
5340 def : Pat<(i64 (zext GPR32:$src)),
5341           (SUBREG_TO_REG (i32 0), (ORRWrs WZR, GPR32:$src, 0), sub_32)>;
5342
5343 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
5344 // containing super-reg.
5345 def : Pat<(i64 (sext GPR32:$src)),
5346    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
5347 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
5348 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
5349 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
5350 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
5351 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
5352 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
5353 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
5354
5355 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
5356           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
5357                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
5358 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
5359           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
5360                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
5361
5362 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
5363           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
5364                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
5365 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
5366           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
5367                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
5368
5369 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
5370           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
5371                    (i64 (i64shift_a        imm0_63:$imm)),
5372                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
5373
5374 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
5375 // AddedComplexity for the following patterns since we want to match sext + sra
5376 // patterns before we attempt to match a single sra node.
5377 let AddedComplexity = 20 in {
5378 // We support all sext + sra combinations which preserve at least one bit of the
5379 // original value which is to be sign extended. E.g. we support shifts up to
5380 // bitwidth-1 bits.
5381 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
5382           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
5383 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
5384           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
5385
5386 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
5387           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
5388 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
5389           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
5390
5391 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
5392           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
5393                    (i64 imm0_31:$imm), 31)>;
5394 } // AddedComplexity = 20
5395
5396 // To truncate, we can simply extract from a subregister.
5397 def : Pat<(i32 (trunc GPR64sp:$src)),
5398           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
5399
5400 // __builtin_trap() uses the BRK instruction on AArch64.
5401 def : Pat<(trap), (BRK 1)>;
5402
5403 // Conversions within AdvSIMD types in the same register size are free.
5404 // But because we need a consistent lane ordering, in big endian many
5405 // conversions require one or more REV instructions.
5406 //
5407 // Consider a simple memory load followed by a bitconvert then a store.
5408 //   v0 = load v2i32
5409 //   v1 = BITCAST v2i32 v0 to v4i16
5410 //        store v4i16 v2
5411 //
5412 // In big endian mode every memory access has an implicit byte swap. LDR and
5413 // STR do a 64-bit byte swap, whereas LD1/ST1 do a byte swap per lane - that
5414 // is, they treat the vector as a sequence of elements to be byte-swapped.
5415 // The two pairs of instructions are fundamentally incompatible. We've decided
5416 // to use LD1/ST1 only to simplify compiler implementation.
5417 //
5418 // LD1/ST1 perform the equivalent of a sequence of LDR/STR + REV. This makes
5419 // the original code sequence:
5420 //   v0 = load v2i32
5421 //   v1 = REV v2i32                  (implicit)
5422 //   v2 = BITCAST v2i32 v1 to v4i16
5423 //   v3 = REV v4i16 v2               (implicit)
5424 //        store v4i16 v3
5425 //
5426 // But this is now broken - the value stored is different to the value loaded
5427 // due to lane reordering. To fix this, on every BITCAST we must perform two
5428 // other REVs:
5429 //   v0 = load v2i32
5430 //   v1 = REV v2i32                  (implicit)
5431 //   v2 = REV v2i32
5432 //   v3 = BITCAST v2i32 v2 to v4i16
5433 //   v4 = REV v4i16
5434 //   v5 = REV v4i16 v4               (implicit)
5435 //        store v4i16 v5
5436 //
5437 // This means an extra two instructions, but actually in most cases the two REV
5438 // instructions can be combined into one. For example:
5439 //   (REV64_2s (REV64_4h X)) === (REV32_4h X)
5440 //
5441 // There is also no 128-bit REV instruction. This must be synthesized with an
5442 // EXT instruction.
5443 //
5444 // Most bitconverts require some sort of conversion. The only exceptions are:
5445 //   a) Identity conversions -  vNfX <-> vNiX
5446 //   b) Single-lane-to-scalar - v1fX <-> fX or v1iX <-> iX
5447 //
5448
5449 // Natural vector casts (64 bit)
5450 def : Pat<(v8i8 (AArch64NvCast (v2i32 FPR64:$src))), (v8i8 FPR64:$src)>;
5451 def : Pat<(v4i16 (AArch64NvCast (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
5452 def : Pat<(v4f16 (AArch64NvCast (v2i32 FPR64:$src))), (v4f16 FPR64:$src)>;
5453 def : Pat<(v2i32 (AArch64NvCast (v2i32 FPR64:$src))), (v2i32 FPR64:$src)>;
5454 def : Pat<(v2f32 (AArch64NvCast (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
5455 def : Pat<(v1i64 (AArch64NvCast (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
5456
5457 def : Pat<(v8i8 (AArch64NvCast (v4i16 FPR64:$src))), (v8i8 FPR64:$src)>;
5458 def : Pat<(v4i16 (AArch64NvCast (v4i16 FPR64:$src))), (v4i16 FPR64:$src)>;
5459 def : Pat<(v4f16 (AArch64NvCast (v4i16 FPR64:$src))), (v4f16 FPR64:$src)>;
5460 def : Pat<(v2i32 (AArch64NvCast (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
5461 def : Pat<(v1i64 (AArch64NvCast (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
5462
5463 def : Pat<(v8i8 (AArch64NvCast (v8i8 FPR64:$src))), (v8i8 FPR64:$src)>;
5464 def : Pat<(v4i16 (AArch64NvCast (v8i8 FPR64:$src))), (v4i16 FPR64:$src)>;
5465 def : Pat<(v4f16 (AArch64NvCast (v8i8 FPR64:$src))), (v4f16 FPR64:$src)>;
5466 def : Pat<(v2i32 (AArch64NvCast (v8i8 FPR64:$src))), (v2i32 FPR64:$src)>;
5467 def : Pat<(v1i64 (AArch64NvCast (v8i8 FPR64:$src))), (v1i64 FPR64:$src)>;
5468
5469 def : Pat<(v8i8 (AArch64NvCast (f64 FPR64:$src))), (v8i8 FPR64:$src)>;
5470 def : Pat<(v4i16 (AArch64NvCast (f64 FPR64:$src))), (v4i16 FPR64:$src)>;
5471 def : Pat<(v4f16 (AArch64NvCast (f64 FPR64:$src))), (v4f16 FPR64:$src)>;
5472 def : Pat<(v2i32 (AArch64NvCast (f64 FPR64:$src))), (v2i32 FPR64:$src)>;
5473 def : Pat<(v2f32 (AArch64NvCast (f64 FPR64:$src))), (v2f32 FPR64:$src)>;
5474 def : Pat<(v1i64 (AArch64NvCast (f64 FPR64:$src))), (v1i64 FPR64:$src)>;
5475 def : Pat<(v1f64 (AArch64NvCast (f64 FPR64:$src))), (v1f64 FPR64:$src)>;
5476
5477 def : Pat<(v8i8 (AArch64NvCast (v2f32 FPR64:$src))), (v8i8 FPR64:$src)>;
5478 def : Pat<(v4i16 (AArch64NvCast (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
5479 def : Pat<(v2i32 (AArch64NvCast (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
5480 def : Pat<(v2f32 (AArch64NvCast (v2f32 FPR64:$src))), (v2f32 FPR64:$src)>;
5481 def : Pat<(v1i64 (AArch64NvCast (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
5482
5483 // Natural vector casts (128 bit)
5484 def : Pat<(v16i8 (AArch64NvCast (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
5485 def : Pat<(v8i16 (AArch64NvCast (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
5486 def : Pat<(v8f16 (AArch64NvCast (v4i32 FPR128:$src))), (v8f16 FPR128:$src)>;
5487 def : Pat<(v4i32 (AArch64NvCast (v4i32 FPR128:$src))), (v4i32 FPR128:$src)>;
5488 def : Pat<(v4f32 (AArch64NvCast (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
5489 def : Pat<(v2i64 (AArch64NvCast (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
5490 def : Pat<(v2f64 (AArch64NvCast (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
5491
5492 def : Pat<(v16i8 (AArch64NvCast (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
5493 def : Pat<(v8i16 (AArch64NvCast (v8i16 FPR128:$src))), (v8i16 FPR128:$src)>;
5494 def : Pat<(v8f16 (AArch64NvCast (v8i16 FPR128:$src))), (v8f16 FPR128:$src)>;
5495 def : Pat<(v4i32 (AArch64NvCast (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
5496 def : Pat<(v2i64 (AArch64NvCast (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
5497 def : Pat<(v4f32 (AArch64NvCast (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
5498 def : Pat<(v2f64 (AArch64NvCast (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
5499
5500 def : Pat<(v16i8 (AArch64NvCast (v16i8 FPR128:$src))), (v16i8 FPR128:$src)>;
5501 def : Pat<(v8i16 (AArch64NvCast (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
5502 def : Pat<(v8f16 (AArch64NvCast (v16i8 FPR128:$src))), (v8f16 FPR128:$src)>;
5503 def : Pat<(v4i32 (AArch64NvCast (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
5504 def : Pat<(v2i64 (AArch64NvCast (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
5505 def : Pat<(v4f32 (AArch64NvCast (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
5506 def : Pat<(v2f64 (AArch64NvCast (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
5507
5508 def : Pat<(v16i8 (AArch64NvCast (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
5509 def : Pat<(v8i16 (AArch64NvCast (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
5510 def : Pat<(v8f16 (AArch64NvCast (v2i64 FPR128:$src))), (v8f16 FPR128:$src)>;
5511 def : Pat<(v4i32 (AArch64NvCast (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
5512 def : Pat<(v2i64 (AArch64NvCast (v2i64 FPR128:$src))), (v2i64 FPR128:$src)>;
5513 def : Pat<(v4f32 (AArch64NvCast (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
5514 def : Pat<(v2f64 (AArch64NvCast (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
5515
5516 def : Pat<(v16i8 (AArch64NvCast (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
5517 def : Pat<(v8i16 (AArch64NvCast (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
5518 def : Pat<(v4i32 (AArch64NvCast (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
5519 def : Pat<(v4f32 (AArch64NvCast (v4f32 FPR128:$src))), (v4f32 FPR128:$src)>;
5520 def : Pat<(v2i64 (AArch64NvCast (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
5521 def : Pat<(v8f16 (AArch64NvCast (v4f32 FPR128:$src))), (v8f16 FPR128:$src)>;
5522 def : Pat<(v2f64 (AArch64NvCast (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
5523
5524 def : Pat<(v16i8 (AArch64NvCast (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
5525 def : Pat<(v8i16 (AArch64NvCast (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
5526 def : Pat<(v4i32 (AArch64NvCast (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
5527 def : Pat<(v2i64 (AArch64NvCast (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
5528 def : Pat<(v2f64 (AArch64NvCast (v2f64 FPR128:$src))), (v2f64 FPR128:$src)>;
5529 def : Pat<(v8f16 (AArch64NvCast (v2f64 FPR128:$src))), (v8f16 FPR128:$src)>;
5530 def : Pat<(v4f32 (AArch64NvCast (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
5531
5532 let Predicates = [IsLE] in {
5533 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5534 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5535 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5536 def : Pat<(v4f16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5537 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5538
5539 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
5540           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5541 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
5542           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5543 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
5544           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5545 def : Pat<(i64 (bitconvert (v4f16 V64:$Vn))),
5546           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5547 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
5548           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5549 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
5550           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5551 }
5552 let Predicates = [IsBE] in {
5553 def : Pat<(v8i8  (bitconvert GPR64:$Xn)),
5554                  (REV64v8i8 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5555 def : Pat<(v4i16 (bitconvert GPR64:$Xn)),
5556                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5557 def : Pat<(v2i32 (bitconvert GPR64:$Xn)),
5558                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5559 def : Pat<(v4f16 (bitconvert GPR64:$Xn)),
5560                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5561 def : Pat<(v2f32 (bitconvert GPR64:$Xn)),
5562                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5563
5564 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
5565           (REV64v8i8 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5566 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
5567           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5568 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
5569           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5570 def : Pat<(i64 (bitconvert (v4f16 V64:$Vn))),
5571           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5572 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
5573           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5574 }
5575 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5576 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5577 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
5578           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5579 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
5580           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5581 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
5582           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5583 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
5584
5585 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
5586           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
5587 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
5588           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
5589 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
5590           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5591 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
5592           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
5593 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
5594           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5595
5596 let Predicates = [IsLE] in {
5597 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
5598 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
5599 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
5600 def : Pat<(v1i64 (bitconvert (v4f16 FPR64:$src))), (v1i64 FPR64:$src)>;
5601 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
5602 }
5603 let Predicates = [IsBE] in {
5604 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))),
5605                              (v1i64 (REV64v2i32 FPR64:$src))>;
5606 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))),
5607                              (v1i64 (REV64v4i16 FPR64:$src))>;
5608 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))),
5609                              (v1i64 (REV64v8i8 FPR64:$src))>;
5610 def : Pat<(v1i64 (bitconvert (v4f16 FPR64:$src))),
5611                              (v1i64 (REV64v4i16 FPR64:$src))>;
5612 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))),
5613                              (v1i64 (REV64v2i32 FPR64:$src))>;
5614 }
5615 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
5616 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
5617
5618 let Predicates = [IsLE] in {
5619 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
5620 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
5621 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
5622 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
5623 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
5624 def : Pat<(v2i32 (bitconvert (v4f16 FPR64:$src))), (v2i32 FPR64:$src)>;
5625 }
5626 let Predicates = [IsBE] in {
5627 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))),
5628                              (v2i32 (REV64v2i32 FPR64:$src))>;
5629 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))),
5630                              (v2i32 (REV32v4i16 FPR64:$src))>;
5631 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))),
5632                              (v2i32 (REV32v8i8 FPR64:$src))>;
5633 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))),
5634                              (v2i32 (REV64v2i32 FPR64:$src))>;
5635 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))),
5636                              (v2i32 (REV64v2i32 FPR64:$src))>;
5637 def : Pat<(v2i32 (bitconvert (v4f16 FPR64:$src))),
5638                              (v2i32 (REV64v4i16 FPR64:$src))>;
5639 }
5640 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
5641
5642 let Predicates = [IsLE] in {
5643 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
5644 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
5645 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
5646 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
5647 def : Pat<(v4i16 (bitconvert (v4f16 FPR64:$src))), (v4i16 FPR64:$src)>;
5648 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
5649 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
5650 }
5651 let Predicates = [IsBE] in {
5652 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))),
5653                              (v4i16 (REV64v4i16 FPR64:$src))>;
5654 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))),
5655                              (v4i16 (REV32v4i16 FPR64:$src))>;
5656 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))),
5657                              (v4i16 (REV16v8i8 FPR64:$src))>;
5658 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))),
5659                              (v4i16 (REV64v4i16 FPR64:$src))>;
5660 def : Pat<(v4i16 (bitconvert (v4f16 FPR64:$src))),
5661                              (v4i16 (REV32v4i16 FPR64:$src))>;
5662 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))),
5663                              (v4i16 (REV32v4i16 FPR64:$src))>;
5664 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))),
5665                              (v4i16 (REV64v4i16 FPR64:$src))>;
5666 }
5667
5668 let Predicates = [IsLE] in {
5669 def : Pat<(v4f16 (bitconvert (v1i64 FPR64:$src))), (v4f16 FPR64:$src)>;
5670 def : Pat<(v4f16 (bitconvert (v2i32 FPR64:$src))), (v4f16 FPR64:$src)>;
5671 def : Pat<(v4f16 (bitconvert (v4i16 FPR64:$src))), (v4f16 FPR64:$src)>;
5672 def : Pat<(v4f16 (bitconvert (v8i8  FPR64:$src))), (v4f16 FPR64:$src)>;
5673 def : Pat<(v4f16 (bitconvert (f64   FPR64:$src))), (v4f16 FPR64:$src)>;
5674 def : Pat<(v4f16 (bitconvert (v2f32 FPR64:$src))), (v4f16 FPR64:$src)>;
5675 def : Pat<(v4f16 (bitconvert (v1f64 FPR64:$src))), (v4f16 FPR64:$src)>;
5676 }
5677 let Predicates = [IsBE] in {
5678 def : Pat<(v4f16 (bitconvert (v1i64 FPR64:$src))),
5679                              (v4f16 (REV64v4i16 FPR64:$src))>;
5680 def : Pat<(v4f16 (bitconvert (v2i32 FPR64:$src))),
5681                              (v4f16 (REV64v4i16 FPR64:$src))>;
5682 def : Pat<(v4f16 (bitconvert (v4i16 FPR64:$src))),
5683                              (v4f16 (REV64v4i16 FPR64:$src))>;
5684 def : Pat<(v4f16 (bitconvert (v8i8  FPR64:$src))),
5685                              (v4f16 (REV16v8i8 FPR64:$src))>;
5686 def : Pat<(v4f16 (bitconvert (f64   FPR64:$src))),
5687                              (v4f16 (REV64v4i16 FPR64:$src))>;
5688 def : Pat<(v4f16 (bitconvert (v2f32 FPR64:$src))),
5689                              (v4f16 (REV64v4i16 FPR64:$src))>;
5690 def : Pat<(v4f16 (bitconvert (v1f64 FPR64:$src))),
5691                              (v4f16 (REV64v4i16 FPR64:$src))>;
5692 }
5693
5694
5695
5696 let Predicates = [IsLE] in {
5697 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
5698 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
5699 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
5700 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
5701 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
5702 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
5703 def : Pat<(v8i8  (bitconvert (v4f16 FPR64:$src))), (v8i8  FPR64:$src)>;
5704 }
5705 let Predicates = [IsBE] in {
5706 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))),
5707                              (v8i8 (REV64v8i8 FPR64:$src))>;
5708 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))),
5709                              (v8i8 (REV32v8i8 FPR64:$src))>;
5710 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))),
5711                              (v8i8 (REV16v8i8 FPR64:$src))>;
5712 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))),
5713                              (v8i8 (REV64v8i8 FPR64:$src))>;
5714 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))),
5715                              (v8i8 (REV32v8i8 FPR64:$src))>;
5716 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))),
5717                              (v8i8 (REV64v8i8 FPR64:$src))>;
5718 def : Pat<(v8i8  (bitconvert (v4f16 FPR64:$src))),
5719                              (v8i8 (REV16v8i8 FPR64:$src))>;
5720 }
5721
5722 let Predicates = [IsLE] in {
5723 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
5724 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
5725 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
5726 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
5727 def : Pat<(f64   (bitconvert (v4f16 FPR64:$src))), (f64   FPR64:$src)>;
5728 }
5729 let Predicates = [IsBE] in {
5730 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))),
5731                              (f64 (REV64v2i32 FPR64:$src))>;
5732 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))),
5733                              (f64 (REV64v4i16 FPR64:$src))>;
5734 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))),
5735                              (f64 (REV64v2i32 FPR64:$src))>;
5736 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))),
5737                              (f64 (REV64v8i8 FPR64:$src))>;
5738 def : Pat<(f64   (bitconvert (v4f16 FPR64:$src))),
5739                              (f64 (REV64v4i16 FPR64:$src))>;
5740 }
5741 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
5742 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
5743
5744 let Predicates = [IsLE] in {
5745 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
5746 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
5747 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
5748 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
5749 def : Pat<(v1f64 (bitconvert (v4f16 FPR64:$src))), (v1f64 FPR64:$src)>;
5750 }
5751 let Predicates = [IsBE] in {
5752 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))),
5753                              (v1f64 (REV64v2i32 FPR64:$src))>;
5754 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))),
5755                              (v1f64 (REV64v4i16 FPR64:$src))>;
5756 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))),
5757                              (v1f64 (REV64v8i8 FPR64:$src))>;
5758 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))),
5759                              (v1f64 (REV64v2i32 FPR64:$src))>;
5760 def : Pat<(v1f64 (bitconvert (v4f16 FPR64:$src))),
5761                              (v1f64 (REV64v4i16 FPR64:$src))>;
5762 }
5763 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
5764 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
5765
5766 let Predicates = [IsLE] in {
5767 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
5768 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
5769 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
5770 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
5771 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
5772 def : Pat<(v2f32 (bitconvert (v4f16 FPR64:$src))), (v2f32 FPR64:$src)>;
5773 }
5774 let Predicates = [IsBE] in {
5775 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))),
5776                              (v2f32 (REV64v2i32 FPR64:$src))>;
5777 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))),
5778                              (v2f32 (REV32v4i16 FPR64:$src))>;
5779 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))),
5780                              (v2f32 (REV32v8i8 FPR64:$src))>;
5781 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))),
5782                              (v2f32 (REV64v2i32 FPR64:$src))>;
5783 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))),
5784                              (v2f32 (REV64v2i32 FPR64:$src))>;
5785 def : Pat<(v2f32 (bitconvert (v4f16 FPR64:$src))),
5786                              (v2f32 (REV64v4i16 FPR64:$src))>;
5787 }
5788 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
5789
5790 let Predicates = [IsLE] in {
5791 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
5792 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
5793 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
5794 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
5795 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
5796 def : Pat<(f128 (bitconvert (v8f16 FPR128:$src))), (f128 FPR128:$src)>;
5797 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))), (f128 FPR128:$src)>;
5798 }
5799 let Predicates = [IsBE] in {
5800 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))),
5801                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
5802 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))),
5803                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
5804                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
5805 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))),
5806                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
5807                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
5808 def : Pat<(f128 (bitconvert (v8f16 FPR128:$src))),
5809                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
5810                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
5811 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))),
5812                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
5813 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))),
5814                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
5815                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
5816 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))),
5817                             (f128 (EXTv16i8 (REV64v16i8 FPR128:$src),
5818                                             (REV64v16i8 FPR128:$src), (i32 8)))>;
5819 }
5820
5821 let Predicates = [IsLE] in {
5822 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
5823 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
5824 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
5825 def : Pat<(v2f64 (bitconvert (v8f16 FPR128:$src))), (v2f64 FPR128:$src)>;
5826 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
5827 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
5828 }
5829 let Predicates = [IsBE] in {
5830 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))),
5831                              (v2f64 (EXTv16i8 FPR128:$src,
5832                                               FPR128:$src, (i32 8)))>;
5833 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))),
5834                              (v2f64 (REV64v4i32 FPR128:$src))>;
5835 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))),
5836                              (v2f64 (REV64v8i16 FPR128:$src))>;
5837 def : Pat<(v2f64 (bitconvert (v8f16 FPR128:$src))),
5838                              (v2f64 (REV64v8i16 FPR128:$src))>;
5839 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))),
5840                              (v2f64 (REV64v16i8 FPR128:$src))>;
5841 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))),
5842                              (v2f64 (REV64v4i32 FPR128:$src))>;
5843 }
5844 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
5845
5846 let Predicates = [IsLE] in {
5847 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
5848 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
5849 def : Pat<(v4f32 (bitconvert (v8f16 FPR128:$src))), (v4f32 FPR128:$src)>;
5850 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
5851 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
5852 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
5853 }
5854 let Predicates = [IsBE] in {
5855 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))),
5856                              (v4f32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5857                                     (REV64v4i32 FPR128:$src), (i32 8)))>;
5858 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))),
5859                              (v4f32 (REV32v8i16 FPR128:$src))>;
5860 def : Pat<(v4f32 (bitconvert (v8f16 FPR128:$src))),
5861                              (v4f32 (REV32v8i16 FPR128:$src))>;
5862 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))),
5863                              (v4f32 (REV32v16i8 FPR128:$src))>;
5864 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))),
5865                              (v4f32 (REV64v4i32 FPR128:$src))>;
5866 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))),
5867                              (v4f32 (REV64v4i32 FPR128:$src))>;
5868 }
5869 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
5870
5871 let Predicates = [IsLE] in {
5872 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
5873 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
5874 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
5875 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
5876 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
5877 def : Pat<(v2i64 (bitconvert (v8f16 FPR128:$src))), (v2i64 FPR128:$src)>;
5878 }
5879 let Predicates = [IsBE] in {
5880 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))),
5881                              (v2i64 (EXTv16i8 FPR128:$src,
5882                                               FPR128:$src, (i32 8)))>;
5883 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))),
5884                              (v2i64 (REV64v4i32 FPR128:$src))>;
5885 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))),
5886                              (v2i64 (REV64v8i16 FPR128:$src))>;
5887 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))),
5888                              (v2i64 (REV64v16i8 FPR128:$src))>;
5889 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))),
5890                              (v2i64 (REV64v4i32 FPR128:$src))>;
5891 def : Pat<(v2i64 (bitconvert (v8f16 FPR128:$src))),
5892                              (v2i64 (REV64v8i16 FPR128:$src))>;
5893 }
5894 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
5895
5896 let Predicates = [IsLE] in {
5897 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
5898 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
5899 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
5900 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
5901 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
5902 def : Pat<(v4i32 (bitconvert (v8f16 FPR128:$src))), (v4i32 FPR128:$src)>;
5903 }
5904 let Predicates = [IsBE] in {
5905 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))),
5906                              (v4i32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5907                                               (REV64v4i32 FPR128:$src),
5908                                               (i32 8)))>;
5909 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))),
5910                              (v4i32 (REV64v4i32 FPR128:$src))>;
5911 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))),
5912                              (v4i32 (REV32v8i16 FPR128:$src))>;
5913 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))),
5914                              (v4i32 (REV32v16i8 FPR128:$src))>;
5915 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))),
5916                              (v4i32 (REV64v4i32 FPR128:$src))>;
5917 def : Pat<(v4i32 (bitconvert (v8f16 FPR128:$src))),
5918                              (v4i32 (REV32v8i16 FPR128:$src))>;
5919 }
5920 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
5921
5922 let Predicates = [IsLE] in {
5923 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
5924 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
5925 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
5926 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
5927 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
5928 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
5929 def : Pat<(v8i16 (bitconvert (v8f16 FPR128:$src))), (v8i16 FPR128:$src)>;
5930 }
5931 let Predicates = [IsBE] in {
5932 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))),
5933                              (v8i16 (EXTv16i8 (REV64v8i16 FPR128:$src),
5934                                               (REV64v8i16 FPR128:$src),
5935                                               (i32 8)))>;
5936 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))),
5937                              (v8i16 (REV64v8i16 FPR128:$src))>;
5938 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))),
5939                              (v8i16 (REV32v8i16 FPR128:$src))>;
5940 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))),
5941                              (v8i16 (REV16v16i8 FPR128:$src))>;
5942 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))),
5943                              (v8i16 (REV64v8i16 FPR128:$src))>;
5944 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))),
5945                              (v8i16 (REV32v8i16 FPR128:$src))>;
5946 def : Pat<(v8i16 (bitconvert (v8f16 FPR128:$src))),
5947                              (v8i16 (REV32v8i16 FPR128:$src))>;
5948 }
5949
5950 let Predicates = [IsLE] in {
5951 def : Pat<(v8f16 (bitconvert (f128  FPR128:$src))), (v8f16 FPR128:$src)>;
5952 def : Pat<(v8f16 (bitconvert (v2i64 FPR128:$src))), (v8f16 FPR128:$src)>;
5953 def : Pat<(v8f16 (bitconvert (v4i32 FPR128:$src))), (v8f16 FPR128:$src)>;
5954 def : Pat<(v8f16 (bitconvert (v8i16 FPR128:$src))), (v8f16 FPR128:$src)>;
5955 def : Pat<(v8f16 (bitconvert (v16i8 FPR128:$src))), (v8f16 FPR128:$src)>;
5956 def : Pat<(v8f16 (bitconvert (v2f64 FPR128:$src))), (v8f16 FPR128:$src)>;
5957 def : Pat<(v8f16 (bitconvert (v4f32 FPR128:$src))), (v8f16 FPR128:$src)>;
5958 }
5959 let Predicates = [IsBE] in {
5960 def : Pat<(v8f16 (bitconvert (f128  FPR128:$src))),
5961                              (v8f16 (EXTv16i8 (REV64v8i16 FPR128:$src),
5962                                               (REV64v8i16 FPR128:$src),
5963                                               (i32 8)))>;
5964 def : Pat<(v8f16 (bitconvert (v2i64 FPR128:$src))),
5965                              (v8f16 (REV64v8i16 FPR128:$src))>;
5966 def : Pat<(v8f16 (bitconvert (v4i32 FPR128:$src))),
5967                              (v8f16 (REV32v8i16 FPR128:$src))>;
5968 def : Pat<(v8f16 (bitconvert (v8i16 FPR128:$src))),
5969                              (v8f16 (REV64v8i16 FPR128:$src))>;
5970 def : Pat<(v8f16 (bitconvert (v16i8 FPR128:$src))),
5971                              (v8f16 (REV16v16i8 FPR128:$src))>;
5972 def : Pat<(v8f16 (bitconvert (v2f64 FPR128:$src))),
5973                              (v8f16 (REV64v8i16 FPR128:$src))>;
5974 def : Pat<(v8f16 (bitconvert (v4f32 FPR128:$src))),
5975                              (v8f16 (REV32v8i16 FPR128:$src))>;
5976 }
5977
5978 let Predicates = [IsLE] in {
5979 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
5980 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
5981 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
5982 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
5983 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
5984 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
5985 def : Pat<(v16i8 (bitconvert (v8f16 FPR128:$src))), (v16i8 FPR128:$src)>;
5986 }
5987 let Predicates = [IsBE] in {
5988 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))),
5989                              (v16i8 (EXTv16i8 (REV64v16i8 FPR128:$src),
5990                                               (REV64v16i8 FPR128:$src),
5991                                               (i32 8)))>;
5992 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))),
5993                              (v16i8 (REV64v16i8 FPR128:$src))>;
5994 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))),
5995                              (v16i8 (REV32v16i8 FPR128:$src))>;
5996 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))),
5997                              (v16i8 (REV16v16i8 FPR128:$src))>;
5998 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))),
5999                              (v16i8 (REV64v16i8 FPR128:$src))>;
6000 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))),
6001                              (v16i8 (REV32v16i8 FPR128:$src))>;
6002 def : Pat<(v16i8 (bitconvert (v8f16 FPR128:$src))),
6003                              (v16i8 (REV16v16i8 FPR128:$src))>;
6004 }
6005
6006 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 0))),
6007            (EXTRACT_SUBREG V128:$Rn, dsub)>;
6008 def : Pat<(v8i8 (extract_subvector V128:$Rn, (i64 0))),
6009            (EXTRACT_SUBREG V128:$Rn, dsub)>;
6010 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 0))),
6011            (EXTRACT_SUBREG V128:$Rn, dsub)>;
6012 def : Pat<(v4f16 (extract_subvector V128:$Rn, (i64 0))),
6013            (EXTRACT_SUBREG V128:$Rn, dsub)>;
6014 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 0))),
6015            (EXTRACT_SUBREG V128:$Rn, dsub)>;
6016 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 0))),
6017            (EXTRACT_SUBREG V128:$Rn, dsub)>;
6018 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 0))),
6019            (EXTRACT_SUBREG V128:$Rn, dsub)>;
6020
6021 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
6022           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
6023 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
6024           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
6025 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
6026           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
6027 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
6028           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
6029
6030 // A 64-bit subvector insert to the first 128-bit vector position
6031 // is a subregister copy that needs no instruction.
6032 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
6033           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
6034 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
6035           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
6036 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
6037           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
6038 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
6039           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
6040 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
6041           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
6042 def : Pat<(insert_subvector undef, (v4f16 FPR64:$src), (i32 0)),
6043           (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
6044 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
6045           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
6046
6047 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
6048 // or v2f32.
6049 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
6050                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
6051            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
6052 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
6053                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
6054            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
6055     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
6056     // so we match on v4f32 here, not v2f32. This will also catch adding
6057     // the low two lanes of a true v4f32 vector.
6058 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
6059                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
6060           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
6061
6062 // Scalar 64-bit shifts in FPR64 registers.
6063 def : Pat<(i64 (int_aarch64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
6064           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
6065 def : Pat<(i64 (int_aarch64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
6066           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
6067 def : Pat<(i64 (int_aarch64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
6068           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
6069 def : Pat<(i64 (int_aarch64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
6070           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
6071
6072 // Patterns for nontemporal/no-allocate stores.
6073 // We have to resort to tricks to turn a single-input store into a store pair,
6074 // because there is no single-input nontemporal store, only STNP.
6075 let Predicates = [IsLE] in {
6076 let AddedComplexity = 15 in {
6077 class NTStore128Pat<ValueType VT> :
6078   Pat<(nontemporalstore (VT FPR128:$Rt),
6079         (am_indexed7s64 GPR64sp:$Rn, simm7s8:$offset)),
6080       (STNPDi (EXTRACT_SUBREG FPR128:$Rt, dsub),
6081               (CPYi64 FPR128:$Rt, (i64 1)),
6082               GPR64sp:$Rn, simm7s8:$offset)>;
6083
6084 def : NTStore128Pat<v2i64>;
6085 def : NTStore128Pat<v4i32>;
6086 def : NTStore128Pat<v8i16>;
6087 def : NTStore128Pat<v16i8>;
6088
6089 class NTStore64Pat<ValueType VT> :
6090   Pat<(nontemporalstore (VT FPR64:$Rt),
6091         (am_indexed7s32 GPR64sp:$Rn, simm7s4:$offset)),
6092       (STNPSi (EXTRACT_SUBREG FPR64:$Rt, ssub),
6093               (CPYi32 (SUBREG_TO_REG (i64 0), FPR64:$Rt, dsub), (i64 1)),
6094               GPR64sp:$Rn, simm7s4:$offset)>;
6095
6096 // FIXME: Shouldn't v1f64 loads/stores be promoted to v1i64?
6097 def : NTStore64Pat<v1f64>;
6098 def : NTStore64Pat<v1i64>;
6099 def : NTStore64Pat<v2i32>;
6100 def : NTStore64Pat<v4i16>;
6101 def : NTStore64Pat<v8i8>;
6102
6103 def : Pat<(nontemporalstore GPR64:$Rt,
6104             (am_indexed7s32 GPR64sp:$Rn, simm7s4:$offset)),
6105           (STNPWi (EXTRACT_SUBREG GPR64:$Rt, sub_32),
6106                   (EXTRACT_SUBREG (UBFMXri GPR64:$Rt, 32, 63), sub_32),
6107                   GPR64sp:$Rn, simm7s4:$offset)>;
6108 } // AddedComplexity=10
6109 } // Predicates = [IsLE]
6110
6111 // Tail call return handling. These are all compiler pseudo-instructions,
6112 // so no encoding information or anything like that.
6113 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
6114   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst, i32imm:$FPDiff), []>,
6115                    Sched<[WriteBrReg]>;
6116   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst, i32imm:$FPDiff), []>,
6117                    Sched<[WriteBrReg]>;
6118 }
6119
6120 def : Pat<(AArch64tcret tcGPR64:$dst, (i32 timm:$FPDiff)),
6121           (TCRETURNri tcGPR64:$dst, imm:$FPDiff)>;
6122 def : Pat<(AArch64tcret tglobaladdr:$dst, (i32 timm:$FPDiff)),
6123           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
6124 def : Pat<(AArch64tcret texternalsym:$dst, (i32 timm:$FPDiff)),
6125           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
6126
6127 include "AArch64InstrAtomics.td"