contrib/llvm/lib/Target/AArch64/AArch64RegisterInfo.cpp

   1 //===- AArch64RegisterInfo.cpp - AArch64 Register Information -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the AArch64 implementation of the TargetRegisterInfo
  11 // class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "AArch64RegisterInfo.h"
  16 #include "AArch64FrameLowering.h"
  17 #include "AArch64InstrInfo.h"
  18 #include "AArch64MachineFunctionInfo.h"
  19 #include "AArch64Subtarget.h"
  20 #include "MCTargetDesc/AArch64AddressingModes.h"
  21 #include "llvm/ADT/BitVector.h"
  22 #include "llvm/ADT/Triple.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/RegisterScavenging.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/Support/raw_ostream.h"
  29 #include "llvm/Target/TargetFrameLowering.h"
  30 #include "llvm/Target/TargetOptions.h"
  31
  32 using namespace llvm;
  33
  34 #define GET_REGINFO_TARGET_DESC
  35 #include "AArch64GenRegisterInfo.inc"
  36
  37 AArch64RegisterInfo::AArch64RegisterInfo(const Triple &TT)
  38     : AArch64GenRegisterInfo(AArch64::LR), TT(TT) {}
  39
  40 const MCPhysReg *
  41 AArch64RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
  42   assert(MF && "Invalid MachineFunction pointer.");
  43   if (MF->getFunction()->getCallingConv() == CallingConv::GHC)
  44     // GHC set of callee saved regs is empty as all those regs are
  45     // used for passing STG regs around
  46     return CSR_AArch64_NoRegs_SaveList;
  47   if (MF->getFunction()->getCallingConv() == CallingConv::AnyReg)
  48     return CSR_AArch64_AllRegs_SaveList;
  49   if (MF->getFunction()->getCallingConv() == CallingConv::CXX_FAST_TLS)
  50     return MF->getInfo<AArch64FunctionInfo>()->isSplitCSR() ?
  51            CSR_AArch64_CXX_TLS_Darwin_PE_SaveList :
  52            CSR_AArch64_CXX_TLS_Darwin_SaveList;
  53   if (MF->getSubtarget<AArch64Subtarget>().getTargetLowering()
  54           ->supportSwiftError() &&
  55       MF->getFunction()->getAttributes().hasAttrSomewhere(
  56           Attribute::SwiftError))
  57     return CSR_AArch64_AAPCS_SwiftError_SaveList;
  58   if (MF->getFunction()->getCallingConv() == CallingConv::PreserveMost)
  59     return CSR_AArch64_RT_MostRegs_SaveList;
  60   else
  61     return CSR_AArch64_AAPCS_SaveList;
  62 }
  63
  64 const MCPhysReg *AArch64RegisterInfo::getCalleeSavedRegsViaCopy(
  65     const MachineFunction *MF) const {
  66   assert(MF && "Invalid MachineFunction pointer.");
  67   if (MF->getFunction()->getCallingConv() == CallingConv::CXX_FAST_TLS &&
  68       MF->getInfo<AArch64FunctionInfo>()->isSplitCSR())
  69     return CSR_AArch64_CXX_TLS_Darwin_ViaCopy_SaveList;
  70   return nullptr;
  71 }
  72
  73 const uint32_t *
  74 AArch64RegisterInfo::getCallPreservedMask(const MachineFunction &MF,
  75                                           CallingConv::ID CC) const {
  76   if (CC == CallingConv::GHC)
  77     // This is academic becase all GHC calls are (supposed to be) tail calls
  78     return CSR_AArch64_NoRegs_RegMask;
  79   if (CC == CallingConv::AnyReg)
  80     return CSR_AArch64_AllRegs_RegMask;
  81   if (CC == CallingConv::CXX_FAST_TLS)
  82     return CSR_AArch64_CXX_TLS_Darwin_RegMask;
  83   if (MF.getSubtarget<AArch64Subtarget>().getTargetLowering()
  84           ->supportSwiftError() &&
  85       MF.getFunction()->getAttributes().hasAttrSomewhere(Attribute::SwiftError))
  86     return CSR_AArch64_AAPCS_SwiftError_RegMask;
  87   if (CC == CallingConv::PreserveMost)
  88     return CSR_AArch64_RT_MostRegs_RegMask;
  89   else
  90     return CSR_AArch64_AAPCS_RegMask;
  91 }
  92
  93 const uint32_t *AArch64RegisterInfo::getTLSCallPreservedMask() const {
  94   if (TT.isOSDarwin())
  95     return CSR_AArch64_TLS_Darwin_RegMask;
  96
  97   assert(TT.isOSBinFormatELF() && "only expect Darwin or ELF TLS");
  98   return CSR_AArch64_TLS_ELF_RegMask;
  99 }
 100
 101 const uint32_t *
 102 AArch64RegisterInfo::getThisReturnPreservedMask(const MachineFunction &MF,
 103                                                 CallingConv::ID CC) const {
 104   // This should return a register mask that is the same as that returned by
 105   // getCallPreservedMask but that additionally preserves the register used for
 106   // the first i64 argument (which must also be the register used to return a
 107   // single i64 return value)
 108   //
 109   // In case that the calling convention does not use the same register for
 110   // both, the function should return NULL (does not currently apply)
 111   assert(CC != CallingConv::GHC && "should not be GHC calling convention.");
 112   return CSR_AArch64_AAPCS_ThisReturn_RegMask;
 113 }
 114
 115 BitVector
 116 AArch64RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 117   const AArch64FrameLowering *TFI = getFrameLowering(MF);
 118
 119   // FIXME: avoid re-calculating this every time.
 120   BitVector Reserved(getNumRegs());
 121   markSuperRegs(Reserved, AArch64::WSP);
 122   markSuperRegs(Reserved, AArch64::WZR);
 123
 124   if (TFI->hasFP(MF) || TT.isOSDarwin())
 125     markSuperRegs(Reserved, AArch64::W29);
 126
 127   if (MF.getSubtarget<AArch64Subtarget>().isX18Reserved())
 128     markSuperRegs(Reserved, AArch64::W18); // Platform register
 129
 130   if (hasBasePointer(MF))
 131     markSuperRegs(Reserved, AArch64::W19);
 132
 133   assert(checkAllSuperRegsMarked(Reserved));
 134   return Reserved;
 135 }
 136
 137 bool AArch64RegisterInfo::isReservedReg(const MachineFunction &MF,
 138                                       unsigned Reg) const {
 139   const AArch64FrameLowering *TFI = getFrameLowering(MF);
 140
 141   switch (Reg) {
 142   default:
 143     break;
 144   case AArch64::SP:
 145   case AArch64::XZR:
 146   case AArch64::WSP:
 147   case AArch64::WZR:
 148     return true;
 149   case AArch64::X18:
 150   case AArch64::W18:
 151     return MF.getSubtarget<AArch64Subtarget>().isX18Reserved();
 152   case AArch64::FP:
 153   case AArch64::W29:
 154     return TFI->hasFP(MF) || TT.isOSDarwin();
 155   case AArch64::W19:
 156   case AArch64::X19:
 157     return hasBasePointer(MF);
 158   }
 159
 160   return false;
 161 }
 162
 163 bool AArch64RegisterInfo::isConstantPhysReg(unsigned PhysReg) const {
 164   return PhysReg == AArch64::WZR || PhysReg == AArch64::XZR;
 165 }
 166
 167 const TargetRegisterClass *
 168 AArch64RegisterInfo::getPointerRegClass(const MachineFunction &MF,
 169                                       unsigned Kind) const {
 170   return &AArch64::GPR64RegClass;
 171 }
 172
 173 const TargetRegisterClass *
 174 AArch64RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 175   if (RC == &AArch64::CCRRegClass)
 176     return &AArch64::GPR64RegClass; // Only MSR & MRS copy NZCV.
 177   return RC;
 178 }
 179
 180 unsigned AArch64RegisterInfo::getBaseRegister() const { return AArch64::X19; }
 181
 182 bool AArch64RegisterInfo::hasBasePointer(const MachineFunction &MF) const {
 183   const MachineFrameInfo &MFI = MF.getFrameInfo();
 184
 185   // In the presence of variable sized objects, if the fixed stack size is
 186   // large enough that referencing from the FP won't result in things being
 187   // in range relatively often, we can use a base pointer to allow access
 188   // from the other direction like the SP normally works.
 189   // Furthermore, if both variable sized objects are present, and the
 190   // stack needs to be dynamically re-aligned, the base pointer is the only
 191   // reliable way to reference the locals.
 192   if (MFI.hasVarSizedObjects()) {
 193     if (needsStackRealignment(MF))
 194       return true;
 195     // Conservatively estimate whether the negative offset from the frame
 196     // pointer will be sufficient to reach. If a function has a smallish
 197     // frame, it's less likely to have lots of spills and callee saved
 198     // space, so it's all more likely to be within range of the frame pointer.
 199     // If it's wrong, we'll materialize the constant and still get to the
 200     // object; it's just suboptimal. Negative offsets use the unscaled
 201     // load/store instructions, which have a 9-bit signed immediate.
 202     return MFI.getLocalFrameSize() >= 256;
 203   }
 204
 205   return false;
 206 }
 207
 208 unsigned
 209 AArch64RegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 210   const AArch64FrameLowering *TFI = getFrameLowering(MF);
 211   return TFI->hasFP(MF) ? AArch64::FP : AArch64::SP;
 212 }
 213
 214 bool AArch64RegisterInfo::requiresRegisterScavenging(
 215     const MachineFunction &MF) const {
 216   return true;
 217 }
 218
 219 bool AArch64RegisterInfo::requiresVirtualBaseRegisters(
 220     const MachineFunction &MF) const {
 221   return true;
 222 }
 223
 224 bool
 225 AArch64RegisterInfo::useFPForScavengingIndex(const MachineFunction &MF) const {
 226   const MachineFrameInfo &MFI = MF.getFrameInfo();
 227   // AArch64FrameLowering::resolveFrameIndexReference() can always fall back
 228   // to the stack pointer, so only put the emergency spill slot next to the
 229   // FP when there's no better way to access it (SP or base pointer).
 230   return MFI.hasVarSizedObjects() && !hasBasePointer(MF);
 231 }
 232
 233 bool AArch64RegisterInfo::requiresFrameIndexScavenging(
 234     const MachineFunction &MF) const {
 235   return true;
 236 }
 237
 238 bool
 239 AArch64RegisterInfo::cannotEliminateFrame(const MachineFunction &MF) const {
 240   const MachineFrameInfo &MFI = MF.getFrameInfo();
 241   if (MF.getTarget().Options.DisableFramePointerElim(MF) && MFI.adjustsStack())
 242     return true;
 243   return MFI.hasVarSizedObjects() || MFI.isFrameAddressTaken();
 244 }
 245
 246 /// needsFrameBaseReg - Returns true if the instruction's frame index
 247 /// reference would be better served by a base register other than FP
 248 /// or SP. Used by LocalStackFrameAllocation to determine which frame index
 249 /// references it should create new base registers for.
 250 bool AArch64RegisterInfo::needsFrameBaseReg(MachineInstr *MI,
 251                                             int64_t Offset) const {
 252   for (unsigned i = 0; !MI->getOperand(i).isFI(); ++i)
 253     assert(i < MI->getNumOperands() &&
 254            "Instr doesn't have FrameIndex operand!");
 255
 256   // It's the load/store FI references that cause issues, as it can be difficult
 257   // to materialize the offset if it won't fit in the literal field. Estimate
 258   // based on the size of the local frame and some conservative assumptions
 259   // about the rest of the stack frame (note, this is pre-regalloc, so
 260   // we don't know everything for certain yet) whether this offset is likely
 261   // to be out of range of the immediate. Return true if so.
 262
 263   // We only generate virtual base registers for loads and stores, so
 264   // return false for everything else.
 265   if (!MI->mayLoad() && !MI->mayStore())
 266     return false;
 267
 268   // Without a virtual base register, if the function has variable sized
 269   // objects, all fixed-size local references will be via the frame pointer,
 270   // Approximate the offset and see if it's legal for the instruction.
 271   // Note that the incoming offset is based on the SP value at function entry,
 272   // so it'll be negative.
 273   MachineFunction &MF = *MI->getParent()->getParent();
 274   const AArch64FrameLowering *TFI = getFrameLowering(MF);
 275   MachineFrameInfo &MFI = MF.getFrameInfo();
 276
 277   // Estimate an offset from the frame pointer.
 278   // Conservatively assume all GPR callee-saved registers get pushed.
 279   // FP, LR, X19-X28, D8-D15. 64-bits each.
 280   int64_t FPOffset = Offset - 16 * 20;
 281   // Estimate an offset from the stack pointer.
 282   // The incoming offset is relating to the SP at the start of the function,
 283   // but when we access the local it'll be relative to the SP after local
 284   // allocation, so adjust our SP-relative offset by that allocation size.
 285   Offset += MFI.getLocalFrameSize();
 286   // Assume that we'll have at least some spill slots allocated.
 287   // FIXME: This is a total SWAG number. We should run some statistics
 288   //        and pick a real one.
 289   Offset += 128; // 128 bytes of spill slots
 290
 291   // If there is a frame pointer, try using it.
 292   // The FP is only available if there is no dynamic realignment. We
 293   // don't know for sure yet whether we'll need that, so we guess based
 294   // on whether there are any local variables that would trigger it.
 295   if (TFI->hasFP(MF) && isFrameOffsetLegal(MI, AArch64::FP, FPOffset))
 296     return false;
 297
 298   // If we can reference via the stack pointer or base pointer, try that.
 299   // FIXME: This (and the code that resolves the references) can be improved
 300   //        to only disallow SP relative references in the live range of
 301   //        the VLA(s). In practice, it's unclear how much difference that
 302   //        would make, but it may be worth doing.
 303   if (isFrameOffsetLegal(MI, AArch64::SP, Offset))
 304     return false;
 305
 306   // The offset likely isn't legal; we want to allocate a virtual base register.
 307   return true;
 308 }
 309
 310 bool AArch64RegisterInfo::isFrameOffsetLegal(const MachineInstr *MI,
 311                                              unsigned BaseReg,
 312                                              int64_t Offset) const {
 313   assert(Offset <= INT_MAX && "Offset too big to fit in int.");
 314   assert(MI && "Unable to get the legal offset for nil instruction.");
 315   int SaveOffset = Offset;
 316   return isAArch64FrameOffsetLegal(*MI, SaveOffset) & AArch64FrameOffsetIsLegal;
 317 }
 318
 319 /// Insert defining instruction(s) for BaseReg to be a pointer to FrameIdx
 320 /// at the beginning of the basic block.
 321 void AArch64RegisterInfo::materializeFrameBaseRegister(MachineBasicBlock *MBB,
 322                                                        unsigned BaseReg,
 323                                                        int FrameIdx,
 324                                                        int64_t Offset) const {
 325   MachineBasicBlock::iterator Ins = MBB->begin();
 326   DebugLoc DL; // Defaults to "unknown"
 327   if (Ins != MBB->end())
 328     DL = Ins->getDebugLoc();
 329   const MachineFunction &MF = *MBB->getParent();
 330   const AArch64InstrInfo *TII =
 331       MF.getSubtarget<AArch64Subtarget>().getInstrInfo();
 332   const MCInstrDesc &MCID = TII->get(AArch64::ADDXri);
 333   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
 334   MRI.constrainRegClass(BaseReg, TII->getRegClass(MCID, 0, this, MF));
 335   unsigned Shifter = AArch64_AM::getShifterImm(AArch64_AM::LSL, 0);
 336
 337   BuildMI(*MBB, Ins, DL, MCID, BaseReg)
 338       .addFrameIndex(FrameIdx)
 339       .addImm(Offset)
 340       .addImm(Shifter);
 341 }
 342
 343 void AArch64RegisterInfo::resolveFrameIndex(MachineInstr &MI, unsigned BaseReg,
 344                                             int64_t Offset) const {
 345   int Off = Offset; // ARM doesn't need the general 64-bit offsets
 346   unsigned i = 0;
 347
 348   while (!MI.getOperand(i).isFI()) {
 349     ++i;
 350     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 351   }
 352   const MachineFunction *MF = MI.getParent()->getParent();
 353   const AArch64InstrInfo *TII =
 354       MF->getSubtarget<AArch64Subtarget>().getInstrInfo();
 355   bool Done = rewriteAArch64FrameIndex(MI, i, BaseReg, Off, TII);
 356   assert(Done && "Unable to resolve frame index!");
 357   (void)Done;
 358 }
 359
 360 void AArch64RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 361                                               int SPAdj, unsigned FIOperandNum,
 362                                               RegScavenger *RS) const {
 363   assert(SPAdj == 0 && "Unexpected");
 364
 365   MachineInstr &MI = *II;
 366   MachineBasicBlock &MBB = *MI.getParent();
 367   MachineFunction &MF = *MBB.getParent();
 368   const AArch64InstrInfo *TII =
 369       MF.getSubtarget<AArch64Subtarget>().getInstrInfo();
 370   const AArch64FrameLowering *TFI = getFrameLowering(MF);
 371
 372   int FrameIndex = MI.getOperand(FIOperandNum).getIndex();
 373   unsigned FrameReg;
 374   int Offset;
 375
 376   // Special handling of dbg_value, stackmap and patchpoint instructions.
 377   if (MI.isDebugValue() || MI.getOpcode() == TargetOpcode::STACKMAP ||
 378       MI.getOpcode() == TargetOpcode::PATCHPOINT) {
 379     Offset = TFI->resolveFrameIndexReference(MF, FrameIndex, FrameReg,
 380                                              /*PreferFP=*/true);
 381     Offset += MI.getOperand(FIOperandNum + 1).getImm();
 382     MI.getOperand(FIOperandNum).ChangeToRegister(FrameReg, false /*isDef*/);
 383     MI.getOperand(FIOperandNum + 1).ChangeToImmediate(Offset);
 384     return;
 385   }
 386
 387   // Modify MI as necessary to handle as much of 'Offset' as possible
 388   Offset = TFI->resolveFrameIndexReference(MF, FrameIndex, FrameReg);
 389   if (rewriteAArch64FrameIndex(MI, FIOperandNum, FrameReg, Offset, TII))
 390     return;
 391
 392   assert((!RS || !RS->isScavengingFrameIndex(FrameIndex)) &&
 393          "Emergency spill slot is out of reach");
 394
 395   // If we get here, the immediate doesn't fit into the instruction.  We folded
 396   // as much as possible above.  Handle the rest, providing a register that is
 397   // SP+LargeImm.
 398   unsigned ScratchReg =
 399       MF.getRegInfo().createVirtualRegister(&AArch64::GPR64RegClass);
 400   emitFrameOffset(MBB, II, MI.getDebugLoc(), ScratchReg, FrameReg, Offset, TII);
 401   MI.getOperand(FIOperandNum).ChangeToRegister(ScratchReg, false, false, true);
 402 }
 403
 404 unsigned AArch64RegisterInfo::getRegPressureLimit(const TargetRegisterClass *RC,
 405                                                   MachineFunction &MF) const {
 406   const AArch64FrameLowering *TFI = getFrameLowering(MF);
 407
 408   switch (RC->getID()) {
 409   default:
 410     return 0;
 411   case AArch64::GPR32RegClassID:
 412   case AArch64::GPR32spRegClassID:
 413   case AArch64::GPR32allRegClassID:
 414   case AArch64::GPR64spRegClassID:
 415   case AArch64::GPR64allRegClassID:
 416   case AArch64::GPR64RegClassID:
 417   case AArch64::GPR32commonRegClassID:
 418   case AArch64::GPR64commonRegClassID:
 419     return 32 - 1                                   // XZR/SP
 420               - (TFI->hasFP(MF) || TT.isOSDarwin()) // FP
 421               - MF.getSubtarget<AArch64Subtarget>()
 422                     .isX18Reserved() // X18 reserved as platform register
 423               - hasBasePointer(MF);  // X19
 424   case AArch64::FPR8RegClassID:
 425   case AArch64::FPR16RegClassID:
 426   case AArch64::FPR32RegClassID:
 427   case AArch64::FPR64RegClassID:
 428   case AArch64::FPR128RegClassID:
 429     return 32;
 430
 431   case AArch64::DDRegClassID:
 432   case AArch64::DDDRegClassID:
 433   case AArch64::DDDDRegClassID:
 434   case AArch64::QQRegClassID:
 435   case AArch64::QQQRegClassID:
 436   case AArch64::QQQQRegClassID:
 437     return 32;
 438
 439   case AArch64::FPR128_loRegClassID:
 440     return 16;
 441   }
 442 }