contrib/llvm/lib/Target/AArch64/AArch64RegisterInfo.td

   1 //=- AArch64RegisterInfo.td - Describe the AArch64 Registers -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 //
  11 //===----------------------------------------------------------------------===//
  12
  13
  14 class AArch64Reg<bits<16> enc, string n, list<Register> subregs = [],
  15                list<string> altNames = []>
  16         : Register<n, altNames> {
  17   let HWEncoding = enc;
  18   let Namespace = "AArch64";
  19   let SubRegs = subregs;
  20 }
  21
  22 let Namespace = "AArch64" in {
  23   def sub_32 : SubRegIndex<32>;
  24
  25   def bsub : SubRegIndex<8>;
  26   def hsub : SubRegIndex<16>;
  27   def ssub : SubRegIndex<32>;
  28   def dsub : SubRegIndex<32>;
  29   def sube32 : SubRegIndex<32>;
  30   def subo32 : SubRegIndex<32>;
  31   def qhisub : SubRegIndex<64>;
  32   def qsub : SubRegIndex<64>;
  33   def sube64 : SubRegIndex<64>;
  34   def subo64 : SubRegIndex<64>;
  35   // SVE
  36   def zsub    : SubRegIndex<128>;
  37   // Note: zsub_hi should never be used directly because it represents
  38   // the scalable part of the SVE vector and cannot be manipulated as a
  39   // subvector in the same way the lower 128bits can.
  40   def zsub_hi : SubRegIndex<128>;
  41   // Note: Code depends on these having consecutive numbers
  42   def dsub0 : SubRegIndex<64>;
  43   def dsub1 : SubRegIndex<64>;
  44   def dsub2 : SubRegIndex<64>;
  45   def dsub3 : SubRegIndex<64>;
  46   // Note: Code depends on these having consecutive numbers
  47   def qsub0 : SubRegIndex<128>;
  48   def qsub1 : SubRegIndex<128>;
  49   def qsub2 : SubRegIndex<128>;
  50   def qsub3 : SubRegIndex<128>;
  51 }
  52
  53 let Namespace = "AArch64" in {
  54   def vreg : RegAltNameIndex;
  55   def vlist1 : RegAltNameIndex;
  56 }
  57
  58 //===----------------------------------------------------------------------===//
  59 // Registers
  60 //===----------------------------------------------------------------------===//
  61 def W0    : AArch64Reg<0,   "w0" >, DwarfRegNum<[0]>;
  62 def W1    : AArch64Reg<1,   "w1" >, DwarfRegNum<[1]>;
  63 def W2    : AArch64Reg<2,   "w2" >, DwarfRegNum<[2]>;
  64 def W3    : AArch64Reg<3,   "w3" >, DwarfRegNum<[3]>;
  65 def W4    : AArch64Reg<4,   "w4" >, DwarfRegNum<[4]>;
  66 def W5    : AArch64Reg<5,   "w5" >, DwarfRegNum<[5]>;
  67 def W6    : AArch64Reg<6,   "w6" >, DwarfRegNum<[6]>;
  68 def W7    : AArch64Reg<7,   "w7" >, DwarfRegNum<[7]>;
  69 def W8    : AArch64Reg<8,   "w8" >, DwarfRegNum<[8]>;
  70 def W9    : AArch64Reg<9,   "w9" >, DwarfRegNum<[9]>;
  71 def W10   : AArch64Reg<10, "w10">, DwarfRegNum<[10]>;
  72 def W11   : AArch64Reg<11, "w11">, DwarfRegNum<[11]>;
  73 def W12   : AArch64Reg<12, "w12">, DwarfRegNum<[12]>;
  74 def W13   : AArch64Reg<13, "w13">, DwarfRegNum<[13]>;
  75 def W14   : AArch64Reg<14, "w14">, DwarfRegNum<[14]>;
  76 def W15   : AArch64Reg<15, "w15">, DwarfRegNum<[15]>;
  77 def W16   : AArch64Reg<16, "w16">, DwarfRegNum<[16]>;
  78 def W17   : AArch64Reg<17, "w17">, DwarfRegNum<[17]>;
  79 def W18   : AArch64Reg<18, "w18">, DwarfRegNum<[18]>;
  80 def W19   : AArch64Reg<19, "w19">, DwarfRegNum<[19]>;
  81 def W20   : AArch64Reg<20, "w20">, DwarfRegNum<[20]>;
  82 def W21   : AArch64Reg<21, "w21">, DwarfRegNum<[21]>;
  83 def W22   : AArch64Reg<22, "w22">, DwarfRegNum<[22]>;
  84 def W23   : AArch64Reg<23, "w23">, DwarfRegNum<[23]>;
  85 def W24   : AArch64Reg<24, "w24">, DwarfRegNum<[24]>;
  86 def W25   : AArch64Reg<25, "w25">, DwarfRegNum<[25]>;
  87 def W26   : AArch64Reg<26, "w26">, DwarfRegNum<[26]>;
  88 def W27   : AArch64Reg<27, "w27">, DwarfRegNum<[27]>;
  89 def W28   : AArch64Reg<28, "w28">, DwarfRegNum<[28]>;
  90 def W29   : AArch64Reg<29, "w29">, DwarfRegNum<[29]>;
  91 def W30   : AArch64Reg<30, "w30">, DwarfRegNum<[30]>;
  92 def WSP   : AArch64Reg<31, "wsp">, DwarfRegNum<[31]>;
  93 def WZR   : AArch64Reg<31, "wzr">, DwarfRegAlias<WSP>;
  94
  95 let SubRegIndices = [sub_32] in {
  96 def X0    : AArch64Reg<0,   "x0",  [W0]>, DwarfRegAlias<W0>;
  97 def X1    : AArch64Reg<1,   "x1",  [W1]>, DwarfRegAlias<W1>;
  98 def X2    : AArch64Reg<2,   "x2",  [W2]>, DwarfRegAlias<W2>;
  99 def X3    : AArch64Reg<3,   "x3",  [W3]>, DwarfRegAlias<W3>;
 100 def X4    : AArch64Reg<4,   "x4",  [W4]>, DwarfRegAlias<W4>;
 101 def X5    : AArch64Reg<5,   "x5",  [W5]>, DwarfRegAlias<W5>;
 102 def X6    : AArch64Reg<6,   "x6",  [W6]>, DwarfRegAlias<W6>;
 103 def X7    : AArch64Reg<7,   "x7",  [W7]>, DwarfRegAlias<W7>;
 104 def X8    : AArch64Reg<8,   "x8",  [W8]>, DwarfRegAlias<W8>;
 105 def X9    : AArch64Reg<9,   "x9",  [W9]>, DwarfRegAlias<W9>;
 106 def X10   : AArch64Reg<10, "x10", [W10]>, DwarfRegAlias<W10>;
 107 def X11   : AArch64Reg<11, "x11", [W11]>, DwarfRegAlias<W11>;
 108 def X12   : AArch64Reg<12, "x12", [W12]>, DwarfRegAlias<W12>;
 109 def X13   : AArch64Reg<13, "x13", [W13]>, DwarfRegAlias<W13>;
 110 def X14   : AArch64Reg<14, "x14", [W14]>, DwarfRegAlias<W14>;
 111 def X15   : AArch64Reg<15, "x15", [W15]>, DwarfRegAlias<W15>;
 112 def X16   : AArch64Reg<16, "x16", [W16]>, DwarfRegAlias<W16>;
 113 def X17   : AArch64Reg<17, "x17", [W17]>, DwarfRegAlias<W17>;
 114 def X18   : AArch64Reg<18, "x18", [W18]>, DwarfRegAlias<W18>;
 115 def X19   : AArch64Reg<19, "x19", [W19]>, DwarfRegAlias<W19>;
 116 def X20   : AArch64Reg<20, "x20", [W20]>, DwarfRegAlias<W20>;
 117 def X21   : AArch64Reg<21, "x21", [W21]>, DwarfRegAlias<W21>;
 118 def X22   : AArch64Reg<22, "x22", [W22]>, DwarfRegAlias<W22>;
 119 def X23   : AArch64Reg<23, "x23", [W23]>, DwarfRegAlias<W23>;
 120 def X24   : AArch64Reg<24, "x24", [W24]>, DwarfRegAlias<W24>;
 121 def X25   : AArch64Reg<25, "x25", [W25]>, DwarfRegAlias<W25>;
 122 def X26   : AArch64Reg<26, "x26", [W26]>, DwarfRegAlias<W26>;
 123 def X27   : AArch64Reg<27, "x27", [W27]>, DwarfRegAlias<W27>;
 124 def X28   : AArch64Reg<28, "x28", [W28]>, DwarfRegAlias<W28>;
 125 def FP    : AArch64Reg<29, "x29", [W29]>, DwarfRegAlias<W29>;
 126 def LR    : AArch64Reg<30, "x30", [W30]>, DwarfRegAlias<W30>;
 127 def SP    : AArch64Reg<31, "sp",  [WSP]>, DwarfRegAlias<WSP>;
 128 def XZR   : AArch64Reg<31, "xzr", [WZR]>, DwarfRegAlias<WSP>;
 129 }
 130
 131 // Condition code register.
 132 def NZCV  : AArch64Reg<0, "nzcv">;
 133
 134 // GPR register classes with the intersections of GPR32/GPR32sp and
 135 // GPR64/GPR64sp for use by the coalescer.
 136 def GPR32common : RegisterClass<"AArch64", [i32], 32, (sequence "W%u", 0, 30)> {
 137   let AltOrders = [(rotl GPR32common, 8)];
 138   let AltOrderSelect = [{ return 1; }];
 139 }
 140 def GPR64common : RegisterClass<"AArch64", [i64], 64,
 141                                 (add (sequence "X%u", 0, 28), FP, LR)> {
 142   let AltOrders = [(rotl GPR64common, 8)];
 143   let AltOrderSelect = [{ return 1; }];
 144 }
 145 // GPR register classes which exclude SP/WSP.
 146 def GPR32 : RegisterClass<"AArch64", [i32], 32, (add GPR32common, WZR)> {
 147   let AltOrders = [(rotl GPR32, 8)];
 148   let AltOrderSelect = [{ return 1; }];
 149 }
 150 def GPR64 : RegisterClass<"AArch64", [i64], 64, (add GPR64common, XZR)> {
 151   let AltOrders = [(rotl GPR64, 8)];
 152   let AltOrderSelect = [{ return 1; }];
 153 }
 154
 155 // GPR register classes which include SP/WSP.
 156 def GPR32sp : RegisterClass<"AArch64", [i32], 32, (add GPR32common, WSP)> {
 157   let AltOrders = [(rotl GPR32sp, 8)];
 158   let AltOrderSelect = [{ return 1; }];
 159 }
 160 def GPR64sp : RegisterClass<"AArch64", [i64], 64, (add GPR64common, SP)> {
 161   let AltOrders = [(rotl GPR64sp, 8)];
 162   let AltOrderSelect = [{ return 1; }];
 163 }
 164
 165 def GPR32sponly : RegisterClass<"AArch64", [i32], 32, (add WSP)>;
 166 def GPR64sponly : RegisterClass<"AArch64", [i64], 64, (add SP)>;
 167
 168 def GPR64spPlus0Operand : AsmOperandClass {
 169   let Name = "GPR64sp0";
 170   let RenderMethod = "addRegOperands";
 171   let ParserMethod = "tryParseGPR64sp0Operand";
 172 }
 173
 174 def GPR64sp0 : RegisterOperand<GPR64sp> {
 175   let ParserMatchClass = GPR64spPlus0Operand;
 176 }
 177
 178 // GPR32/GPR64 but with zero-register substitution enabled.
 179 // TODO: Roll this out to GPR32/GPR64/GPR32all/GPR64all.
 180 def GPR32z : RegisterOperand<GPR32> {
 181   let GIZeroRegister = WZR;
 182 }
 183 def GPR64z : RegisterOperand<GPR64> {
 184   let GIZeroRegister = XZR;
 185 }
 186
 187 // GPR register classes which include WZR/XZR AND SP/WSP. This is not a
 188 // constraint used by any instructions, it is used as a common super-class.
 189 def GPR32all : RegisterClass<"AArch64", [i32], 32, (add GPR32common, WZR, WSP)>;
 190 def GPR64all : RegisterClass<"AArch64", [i64], 64, (add GPR64common, XZR, SP)>;
 191
 192 // For tail calls, we can't use callee-saved registers, as they are restored
 193 // to the saved value before the tail call, which would clobber a call address.
 194 // This is for indirect tail calls to store the address of the destination.
 195 def tcGPR64 : RegisterClass<"AArch64", [i64], 64, (sub GPR64common, X19, X20, X21,
 196                                                      X22, X23, X24, X25, X26,
 197                                                      X27, X28, FP, LR)>;
 198
 199 // GPR register classes for post increment amount of vector load/store that
 200 // has alternate printing when Rm=31 and prints a constant immediate value
 201 // equal to the total number of bytes transferred.
 202
 203 // FIXME: TableGen *should* be able to do these itself now. There appears to be
 204 // a bug in counting how many operands a Post-indexed MCInst should have which
 205 // means the aliases don't trigger.
 206 def GPR64pi1  : RegisterOperand<GPR64, "printPostIncOperand<1>">;
 207 def GPR64pi2  : RegisterOperand<GPR64, "printPostIncOperand<2>">;
 208 def GPR64pi3  : RegisterOperand<GPR64, "printPostIncOperand<3>">;
 209 def GPR64pi4  : RegisterOperand<GPR64, "printPostIncOperand<4>">;
 210 def GPR64pi6  : RegisterOperand<GPR64, "printPostIncOperand<6>">;
 211 def GPR64pi8  : RegisterOperand<GPR64, "printPostIncOperand<8>">;
 212 def GPR64pi12 : RegisterOperand<GPR64, "printPostIncOperand<12>">;
 213 def GPR64pi16 : RegisterOperand<GPR64, "printPostIncOperand<16>">;
 214 def GPR64pi24 : RegisterOperand<GPR64, "printPostIncOperand<24>">;
 215 def GPR64pi32 : RegisterOperand<GPR64, "printPostIncOperand<32>">;
 216 def GPR64pi48 : RegisterOperand<GPR64, "printPostIncOperand<48>">;
 217 def GPR64pi64 : RegisterOperand<GPR64, "printPostIncOperand<64>">;
 218
 219 // Condition code regclass.
 220 def CCR : RegisterClass<"AArch64", [i32], 32, (add NZCV)> {
 221   let CopyCost = -1;  // Don't allow copying of status registers.
 222
 223   // CCR is not allocatable.
 224   let isAllocatable = 0;
 225 }
 226
 227 //===----------------------------------------------------------------------===//
 228 // Floating Point Scalar Registers
 229 //===----------------------------------------------------------------------===//
 230
 231 def B0    : AArch64Reg<0,   "b0">, DwarfRegNum<[64]>;
 232 def B1    : AArch64Reg<1,   "b1">, DwarfRegNum<[65]>;
 233 def B2    : AArch64Reg<2,   "b2">, DwarfRegNum<[66]>;
 234 def B3    : AArch64Reg<3,   "b3">, DwarfRegNum<[67]>;
 235 def B4    : AArch64Reg<4,   "b4">, DwarfRegNum<[68]>;
 236 def B5    : AArch64Reg<5,   "b5">, DwarfRegNum<[69]>;
 237 def B6    : AArch64Reg<6,   "b6">, DwarfRegNum<[70]>;
 238 def B7    : AArch64Reg<7,   "b7">, DwarfRegNum<[71]>;
 239 def B8    : AArch64Reg<8,   "b8">, DwarfRegNum<[72]>;
 240 def B9    : AArch64Reg<9,   "b9">, DwarfRegNum<[73]>;
 241 def B10   : AArch64Reg<10, "b10">, DwarfRegNum<[74]>;
 242 def B11   : AArch64Reg<11, "b11">, DwarfRegNum<[75]>;
 243 def B12   : AArch64Reg<12, "b12">, DwarfRegNum<[76]>;
 244 def B13   : AArch64Reg<13, "b13">, DwarfRegNum<[77]>;
 245 def B14   : AArch64Reg<14, "b14">, DwarfRegNum<[78]>;
 246 def B15   : AArch64Reg<15, "b15">, DwarfRegNum<[79]>;
 247 def B16   : AArch64Reg<16, "b16">, DwarfRegNum<[80]>;
 248 def B17   : AArch64Reg<17, "b17">, DwarfRegNum<[81]>;
 249 def B18   : AArch64Reg<18, "b18">, DwarfRegNum<[82]>;
 250 def B19   : AArch64Reg<19, "b19">, DwarfRegNum<[83]>;
 251 def B20   : AArch64Reg<20, "b20">, DwarfRegNum<[84]>;
 252 def B21   : AArch64Reg<21, "b21">, DwarfRegNum<[85]>;
 253 def B22   : AArch64Reg<22, "b22">, DwarfRegNum<[86]>;
 254 def B23   : AArch64Reg<23, "b23">, DwarfRegNum<[87]>;
 255 def B24   : AArch64Reg<24, "b24">, DwarfRegNum<[88]>;
 256 def B25   : AArch64Reg<25, "b25">, DwarfRegNum<[89]>;
 257 def B26   : AArch64Reg<26, "b26">, DwarfRegNum<[90]>;
 258 def B27   : AArch64Reg<27, "b27">, DwarfRegNum<[91]>;
 259 def B28   : AArch64Reg<28, "b28">, DwarfRegNum<[92]>;
 260 def B29   : AArch64Reg<29, "b29">, DwarfRegNum<[93]>;
 261 def B30   : AArch64Reg<30, "b30">, DwarfRegNum<[94]>;
 262 def B31   : AArch64Reg<31, "b31">, DwarfRegNum<[95]>;
 263
 264 let SubRegIndices = [bsub] in {
 265 def H0    : AArch64Reg<0,   "h0", [B0]>, DwarfRegAlias<B0>;
 266 def H1    : AArch64Reg<1,   "h1", [B1]>, DwarfRegAlias<B1>;
 267 def H2    : AArch64Reg<2,   "h2", [B2]>, DwarfRegAlias<B2>;
 268 def H3    : AArch64Reg<3,   "h3", [B3]>, DwarfRegAlias<B3>;
 269 def H4    : AArch64Reg<4,   "h4", [B4]>, DwarfRegAlias<B4>;
 270 def H5    : AArch64Reg<5,   "h5", [B5]>, DwarfRegAlias<B5>;
 271 def H6    : AArch64Reg<6,   "h6", [B6]>, DwarfRegAlias<B6>;
 272 def H7    : AArch64Reg<7,   "h7", [B7]>, DwarfRegAlias<B7>;
 273 def H8    : AArch64Reg<8,   "h8", [B8]>, DwarfRegAlias<B8>;
 274 def H9    : AArch64Reg<9,   "h9", [B9]>, DwarfRegAlias<B9>;
 275 def H10   : AArch64Reg<10, "h10", [B10]>, DwarfRegAlias<B10>;
 276 def H11   : AArch64Reg<11, "h11", [B11]>, DwarfRegAlias<B11>;
 277 def H12   : AArch64Reg<12, "h12", [B12]>, DwarfRegAlias<B12>;
 278 def H13   : AArch64Reg<13, "h13", [B13]>, DwarfRegAlias<B13>;
 279 def H14   : AArch64Reg<14, "h14", [B14]>, DwarfRegAlias<B14>;
 280 def H15   : AArch64Reg<15, "h15", [B15]>, DwarfRegAlias<B15>;
 281 def H16   : AArch64Reg<16, "h16", [B16]>, DwarfRegAlias<B16>;
 282 def H17   : AArch64Reg<17, "h17", [B17]>, DwarfRegAlias<B17>;
 283 def H18   : AArch64Reg<18, "h18", [B18]>, DwarfRegAlias<B18>;
 284 def H19   : AArch64Reg<19, "h19", [B19]>, DwarfRegAlias<B19>;
 285 def H20   : AArch64Reg<20, "h20", [B20]>, DwarfRegAlias<B20>;
 286 def H21   : AArch64Reg<21, "h21", [B21]>, DwarfRegAlias<B21>;
 287 def H22   : AArch64Reg<22, "h22", [B22]>, DwarfRegAlias<B22>;
 288 def H23   : AArch64Reg<23, "h23", [B23]>, DwarfRegAlias<B23>;
 289 def H24   : AArch64Reg<24, "h24", [B24]>, DwarfRegAlias<B24>;
 290 def H25   : AArch64Reg<25, "h25", [B25]>, DwarfRegAlias<B25>;
 291 def H26   : AArch64Reg<26, "h26", [B26]>, DwarfRegAlias<B26>;
 292 def H27   : AArch64Reg<27, "h27", [B27]>, DwarfRegAlias<B27>;
 293 def H28   : AArch64Reg<28, "h28", [B28]>, DwarfRegAlias<B28>;
 294 def H29   : AArch64Reg<29, "h29", [B29]>, DwarfRegAlias<B29>;
 295 def H30   : AArch64Reg<30, "h30", [B30]>, DwarfRegAlias<B30>;
 296 def H31   : AArch64Reg<31, "h31", [B31]>, DwarfRegAlias<B31>;
 297 }
 298
 299 let SubRegIndices = [hsub] in {
 300 def S0    : AArch64Reg<0,   "s0", [H0]>, DwarfRegAlias<B0>;
 301 def S1    : AArch64Reg<1,   "s1", [H1]>, DwarfRegAlias<B1>;
 302 def S2    : AArch64Reg<2,   "s2", [H2]>, DwarfRegAlias<B2>;
 303 def S3    : AArch64Reg<3,   "s3", [H3]>, DwarfRegAlias<B3>;
 304 def S4    : AArch64Reg<4,   "s4", [H4]>, DwarfRegAlias<B4>;
 305 def S5    : AArch64Reg<5,   "s5", [H5]>, DwarfRegAlias<B5>;
 306 def S6    : AArch64Reg<6,   "s6", [H6]>, DwarfRegAlias<B6>;
 307 def S7    : AArch64Reg<7,   "s7", [H7]>, DwarfRegAlias<B7>;
 308 def S8    : AArch64Reg<8,   "s8", [H8]>, DwarfRegAlias<B8>;
 309 def S9    : AArch64Reg<9,   "s9", [H9]>, DwarfRegAlias<B9>;
 310 def S10   : AArch64Reg<10, "s10", [H10]>, DwarfRegAlias<B10>;
 311 def S11   : AArch64Reg<11, "s11", [H11]>, DwarfRegAlias<B11>;
 312 def S12   : AArch64Reg<12, "s12", [H12]>, DwarfRegAlias<B12>;
 313 def S13   : AArch64Reg<13, "s13", [H13]>, DwarfRegAlias<B13>;
 314 def S14   : AArch64Reg<14, "s14", [H14]>, DwarfRegAlias<B14>;
 315 def S15   : AArch64Reg<15, "s15", [H15]>, DwarfRegAlias<B15>;
 316 def S16   : AArch64Reg<16, "s16", [H16]>, DwarfRegAlias<B16>;
 317 def S17   : AArch64Reg<17, "s17", [H17]>, DwarfRegAlias<B17>;
 318 def S18   : AArch64Reg<18, "s18", [H18]>, DwarfRegAlias<B18>;
 319 def S19   : AArch64Reg<19, "s19", [H19]>, DwarfRegAlias<B19>;
 320 def S20   : AArch64Reg<20, "s20", [H20]>, DwarfRegAlias<B20>;
 321 def S21   : AArch64Reg<21, "s21", [H21]>, DwarfRegAlias<B21>;
 322 def S22   : AArch64Reg<22, "s22", [H22]>, DwarfRegAlias<B22>;
 323 def S23   : AArch64Reg<23, "s23", [H23]>, DwarfRegAlias<B23>;
 324 def S24   : AArch64Reg<24, "s24", [H24]>, DwarfRegAlias<B24>;
 325 def S25   : AArch64Reg<25, "s25", [H25]>, DwarfRegAlias<B25>;
 326 def S26   : AArch64Reg<26, "s26", [H26]>, DwarfRegAlias<B26>;
 327 def S27   : AArch64Reg<27, "s27", [H27]>, DwarfRegAlias<B27>;
 328 def S28   : AArch64Reg<28, "s28", [H28]>, DwarfRegAlias<B28>;
 329 def S29   : AArch64Reg<29, "s29", [H29]>, DwarfRegAlias<B29>;
 330 def S30   : AArch64Reg<30, "s30", [H30]>, DwarfRegAlias<B30>;
 331 def S31   : AArch64Reg<31, "s31", [H31]>, DwarfRegAlias<B31>;
 332 }
 333
 334 let SubRegIndices = [ssub], RegAltNameIndices = [vreg, vlist1] in {
 335 def D0    : AArch64Reg<0,   "d0", [S0], ["v0", ""]>, DwarfRegAlias<B0>;
 336 def D1    : AArch64Reg<1,   "d1", [S1], ["v1", ""]>, DwarfRegAlias<B1>;
 337 def D2    : AArch64Reg<2,   "d2", [S2], ["v2", ""]>, DwarfRegAlias<B2>;
 338 def D3    : AArch64Reg<3,   "d3", [S3], ["v3", ""]>, DwarfRegAlias<B3>;
 339 def D4    : AArch64Reg<4,   "d4", [S4], ["v4", ""]>, DwarfRegAlias<B4>;
 340 def D5    : AArch64Reg<5,   "d5", [S5], ["v5", ""]>, DwarfRegAlias<B5>;
 341 def D6    : AArch64Reg<6,   "d6", [S6], ["v6", ""]>, DwarfRegAlias<B6>;
 342 def D7    : AArch64Reg<7,   "d7", [S7], ["v7", ""]>, DwarfRegAlias<B7>;
 343 def D8    : AArch64Reg<8,   "d8", [S8], ["v8", ""]>, DwarfRegAlias<B8>;
 344 def D9    : AArch64Reg<9,   "d9", [S9], ["v9", ""]>, DwarfRegAlias<B9>;
 345 def D10   : AArch64Reg<10, "d10", [S10], ["v10", ""]>, DwarfRegAlias<B10>;
 346 def D11   : AArch64Reg<11, "d11", [S11], ["v11", ""]>, DwarfRegAlias<B11>;
 347 def D12   : AArch64Reg<12, "d12", [S12], ["v12", ""]>, DwarfRegAlias<B12>;
 348 def D13   : AArch64Reg<13, "d13", [S13], ["v13", ""]>, DwarfRegAlias<B13>;
 349 def D14   : AArch64Reg<14, "d14", [S14], ["v14", ""]>, DwarfRegAlias<B14>;
 350 def D15   : AArch64Reg<15, "d15", [S15], ["v15", ""]>, DwarfRegAlias<B15>;
 351 def D16   : AArch64Reg<16, "d16", [S16], ["v16", ""]>, DwarfRegAlias<B16>;
 352 def D17   : AArch64Reg<17, "d17", [S17], ["v17", ""]>, DwarfRegAlias<B17>;
 353 def D18   : AArch64Reg<18, "d18", [S18], ["v18", ""]>, DwarfRegAlias<B18>;
 354 def D19   : AArch64Reg<19, "d19", [S19], ["v19", ""]>, DwarfRegAlias<B19>;
 355 def D20   : AArch64Reg<20, "d20", [S20], ["v20", ""]>, DwarfRegAlias<B20>;
 356 def D21   : AArch64Reg<21, "d21", [S21], ["v21", ""]>, DwarfRegAlias<B21>;
 357 def D22   : AArch64Reg<22, "d22", [S22], ["v22", ""]>, DwarfRegAlias<B22>;
 358 def D23   : AArch64Reg<23, "d23", [S23], ["v23", ""]>, DwarfRegAlias<B23>;
 359 def D24   : AArch64Reg<24, "d24", [S24], ["v24", ""]>, DwarfRegAlias<B24>;
 360 def D25   : AArch64Reg<25, "d25", [S25], ["v25", ""]>, DwarfRegAlias<B25>;
 361 def D26   : AArch64Reg<26, "d26", [S26], ["v26", ""]>, DwarfRegAlias<B26>;
 362 def D27   : AArch64Reg<27, "d27", [S27], ["v27", ""]>, DwarfRegAlias<B27>;
 363 def D28   : AArch64Reg<28, "d28", [S28], ["v28", ""]>, DwarfRegAlias<B28>;
 364 def D29   : AArch64Reg<29, "d29", [S29], ["v29", ""]>, DwarfRegAlias<B29>;
 365 def D30   : AArch64Reg<30, "d30", [S30], ["v30", ""]>, DwarfRegAlias<B30>;
 366 def D31   : AArch64Reg<31, "d31", [S31], ["v31", ""]>, DwarfRegAlias<B31>;
 367 }
 368
 369 let SubRegIndices = [dsub], RegAltNameIndices = [vreg, vlist1] in {
 370 def Q0    : AArch64Reg<0,   "q0", [D0], ["v0", ""]>, DwarfRegAlias<B0>;
 371 def Q1    : AArch64Reg<1,   "q1", [D1], ["v1", ""]>, DwarfRegAlias<B1>;
 372 def Q2    : AArch64Reg<2,   "q2", [D2], ["v2", ""]>, DwarfRegAlias<B2>;
 373 def Q3    : AArch64Reg<3,   "q3", [D3], ["v3", ""]>, DwarfRegAlias<B3>;
 374 def Q4    : AArch64Reg<4,   "q4", [D4], ["v4", ""]>, DwarfRegAlias<B4>;
 375 def Q5    : AArch64Reg<5,   "q5", [D5], ["v5", ""]>, DwarfRegAlias<B5>;
 376 def Q6    : AArch64Reg<6,   "q6", [D6], ["v6", ""]>, DwarfRegAlias<B6>;
 377 def Q7    : AArch64Reg<7,   "q7", [D7], ["v7", ""]>, DwarfRegAlias<B7>;
 378 def Q8    : AArch64Reg<8,   "q8", [D8], ["v8", ""]>, DwarfRegAlias<B8>;
 379 def Q9    : AArch64Reg<9,   "q9", [D9], ["v9", ""]>, DwarfRegAlias<B9>;
 380 def Q10   : AArch64Reg<10, "q10", [D10], ["v10", ""]>, DwarfRegAlias<B10>;
 381 def Q11   : AArch64Reg<11, "q11", [D11], ["v11", ""]>, DwarfRegAlias<B11>;
 382 def Q12   : AArch64Reg<12, "q12", [D12], ["v12", ""]>, DwarfRegAlias<B12>;
 383 def Q13   : AArch64Reg<13, "q13", [D13], ["v13", ""]>, DwarfRegAlias<B13>;
 384 def Q14   : AArch64Reg<14, "q14", [D14], ["v14", ""]>, DwarfRegAlias<B14>;
 385 def Q15   : AArch64Reg<15, "q15", [D15], ["v15", ""]>, DwarfRegAlias<B15>;
 386 def Q16   : AArch64Reg<16, "q16", [D16], ["v16", ""]>, DwarfRegAlias<B16>;
 387 def Q17   : AArch64Reg<17, "q17", [D17], ["v17", ""]>, DwarfRegAlias<B17>;
 388 def Q18   : AArch64Reg<18, "q18", [D18], ["v18", ""]>, DwarfRegAlias<B18>;
 389 def Q19   : AArch64Reg<19, "q19", [D19], ["v19", ""]>, DwarfRegAlias<B19>;
 390 def Q20   : AArch64Reg<20, "q20", [D20], ["v20", ""]>, DwarfRegAlias<B20>;
 391 def Q21   : AArch64Reg<21, "q21", [D21], ["v21", ""]>, DwarfRegAlias<B21>;
 392 def Q22   : AArch64Reg<22, "q22", [D22], ["v22", ""]>, DwarfRegAlias<B22>;
 393 def Q23   : AArch64Reg<23, "q23", [D23], ["v23", ""]>, DwarfRegAlias<B23>;
 394 def Q24   : AArch64Reg<24, "q24", [D24], ["v24", ""]>, DwarfRegAlias<B24>;
 395 def Q25   : AArch64Reg<25, "q25", [D25], ["v25", ""]>, DwarfRegAlias<B25>;
 396 def Q26   : AArch64Reg<26, "q26", [D26], ["v26", ""]>, DwarfRegAlias<B26>;
 397 def Q27   : AArch64Reg<27, "q27", [D27], ["v27", ""]>, DwarfRegAlias<B27>;
 398 def Q28   : AArch64Reg<28, "q28", [D28], ["v28", ""]>, DwarfRegAlias<B28>;
 399 def Q29   : AArch64Reg<29, "q29", [D29], ["v29", ""]>, DwarfRegAlias<B29>;
 400 def Q30   : AArch64Reg<30, "q30", [D30], ["v30", ""]>, DwarfRegAlias<B30>;
 401 def Q31   : AArch64Reg<31, "q31", [D31], ["v31", ""]>, DwarfRegAlias<B31>;
 402 }
 403
 404 def FPR8  : RegisterClass<"AArch64", [untyped], 8, (sequence "B%u", 0, 31)> {
 405   let Size = 8;
 406 }
 407 def FPR16 : RegisterClass<"AArch64", [f16], 16, (sequence "H%u", 0, 31)> {
 408   let Size = 16;
 409 }
 410 def FPR32 : RegisterClass<"AArch64", [f32, i32], 32,(sequence "S%u", 0, 31)>;
 411 def FPR64 : RegisterClass<"AArch64", [f64, i64, v2f32, v1f64, v8i8, v4i16, v2i32,
 412                                     v1i64, v4f16],
 413                                     64, (sequence "D%u", 0, 31)>;
 414 // We don't (yet) have an f128 legal type, so don't use that here. We
 415 // normalize 128-bit vectors to v2f64 for arg passing and such, so use
 416 // that here.
 417 def FPR128 : RegisterClass<"AArch64",
 418                            [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64, f128,
 419                             v8f16],
 420                            128, (sequence "Q%u", 0, 31)>;
 421
 422 // The lower 16 vector registers.  Some instructions can only take registers
 423 // in this range.
 424 def FPR128_lo : RegisterClass<"AArch64",
 425                               [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64, v8f16],
 426                               128, (trunc FPR128, 16)>;
 427
 428 // Pairs, triples, and quads of 64-bit vector registers.
 429 def DSeqPairs : RegisterTuples<[dsub0, dsub1], [(rotl FPR64, 0), (rotl FPR64, 1)]>;
 430 def DSeqTriples : RegisterTuples<[dsub0, dsub1, dsub2],
 431                                  [(rotl FPR64, 0), (rotl FPR64, 1),
 432                                   (rotl FPR64, 2)]>;
 433 def DSeqQuads : RegisterTuples<[dsub0, dsub1, dsub2, dsub3],
 434                                [(rotl FPR64, 0), (rotl FPR64, 1),
 435                                 (rotl FPR64, 2), (rotl FPR64, 3)]>;
 436 def DD   : RegisterClass<"AArch64", [untyped], 64, (add DSeqPairs)> {
 437   let Size = 128;
 438 }
 439 def DDD  : RegisterClass<"AArch64", [untyped], 64, (add DSeqTriples)> {
 440   let Size = 192;
 441 }
 442 def DDDD : RegisterClass<"AArch64", [untyped], 64, (add DSeqQuads)> {
 443   let Size = 256;
 444 }
 445
 446 // Pairs, triples, and quads of 128-bit vector registers.
 447 def QSeqPairs : RegisterTuples<[qsub0, qsub1], [(rotl FPR128, 0), (rotl FPR128, 1)]>;
 448 def QSeqTriples : RegisterTuples<[qsub0, qsub1, qsub2],
 449                                  [(rotl FPR128, 0), (rotl FPR128, 1),
 450                                   (rotl FPR128, 2)]>;
 451 def QSeqQuads : RegisterTuples<[qsub0, qsub1, qsub2, qsub3],
 452                                [(rotl FPR128, 0), (rotl FPR128, 1),
 453                                 (rotl FPR128, 2), (rotl FPR128, 3)]>;
 454 def QQ   : RegisterClass<"AArch64", [untyped], 128, (add QSeqPairs)> {
 455   let Size = 256;
 456 }
 457 def QQQ  : RegisterClass<"AArch64", [untyped], 128, (add QSeqTriples)> {
 458   let Size = 384;
 459 }
 460 def QQQQ : RegisterClass<"AArch64", [untyped], 128, (add QSeqQuads)> {
 461   let Size = 512;
 462 }
 463
 464
 465 // Vector operand versions of the FP registers. Alternate name printing and
 466 // assmebler matching.
 467 def VectorReg64AsmOperand : AsmOperandClass {
 468   let Name = "VectorReg64";
 469   let PredicateMethod = "isNeonVectorReg";
 470 }
 471 def VectorReg128AsmOperand : AsmOperandClass {
 472   let Name = "VectorReg128";
 473   let PredicateMethod = "isNeonVectorReg";
 474 }
 475
 476 def V64  : RegisterOperand<FPR64, "printVRegOperand"> {
 477   let ParserMatchClass = VectorReg64AsmOperand;
 478 }
 479
 480 def V128 : RegisterOperand<FPR128, "printVRegOperand"> {
 481   let ParserMatchClass = VectorReg128AsmOperand;
 482 }
 483
 484 def VectorRegLoAsmOperand : AsmOperandClass {
 485   let Name = "VectorRegLo";
 486   let PredicateMethod = "isNeonVectorRegLo";
 487 }
 488 def V128_lo : RegisterOperand<FPR128_lo, "printVRegOperand"> {
 489   let ParserMatchClass = VectorRegLoAsmOperand;
 490 }
 491
 492 class TypedVecListAsmOperand<int count, int regsize, int lanes, string kind>
 493     : AsmOperandClass {
 494   let Name = "TypedVectorList" # count # "_" # lanes # kind;
 495
 496   let PredicateMethod
 497       = "isTypedVectorList<" # count # ", " # lanes # ", '" # kind # "'>";
 498   let RenderMethod = "addVectorList" # regsize # "Operands<" # count # ">";
 499 }
 500
 501 class TypedVecListRegOperand<RegisterClass Reg, int lanes, string kind>
 502     : RegisterOperand<Reg, "printTypedVectorList<" # lanes # ", '"
 503                                                    # kind # "'>">;
 504
 505 multiclass VectorList<int count, RegisterClass Reg64, RegisterClass Reg128> {
 506   // With implicit types (probably on instruction instead). E.g. { v0, v1 }
 507   def _64AsmOperand : AsmOperandClass {
 508     let Name = NAME # "64";
 509     let PredicateMethod = "isImplicitlyTypedVectorList<" # count # ">";
 510     let RenderMethod = "addVectorList64Operands<" # count # ">";
 511   }
 512
 513   def "64" : RegisterOperand<Reg64, "printImplicitlyTypedVectorList"> {
 514     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_64AsmOperand");
 515   }
 516
 517   def _128AsmOperand : AsmOperandClass {
 518     let Name = NAME # "128";
 519     let PredicateMethod = "isImplicitlyTypedVectorList<" # count # ">";
 520     let RenderMethod = "addVectorList128Operands<" # count # ">";
 521   }
 522
 523   def "128" : RegisterOperand<Reg128, "printImplicitlyTypedVectorList"> {
 524     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_128AsmOperand");
 525   }
 526
 527   // 64-bit register lists with explicit type.
 528
 529   // { v0.8b, v1.8b }
 530   def _8bAsmOperand : TypedVecListAsmOperand<count, 64, 8, "b">;
 531   def "8b" : TypedVecListRegOperand<Reg64, 8, "b"> {
 532     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_8bAsmOperand");
 533   }
 534
 535   // { v0.4h, v1.4h }
 536   def _4hAsmOperand : TypedVecListAsmOperand<count, 64, 4, "h">;
 537   def "4h" : TypedVecListRegOperand<Reg64, 4, "h"> {
 538     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_4hAsmOperand");
 539   }
 540
 541   // { v0.2s, v1.2s }
 542   def _2sAsmOperand : TypedVecListAsmOperand<count, 64, 2, "s">;
 543   def "2s" : TypedVecListRegOperand<Reg64, 2, "s"> {
 544     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_2sAsmOperand");
 545   }
 546
 547   // { v0.1d, v1.1d }
 548   def _1dAsmOperand : TypedVecListAsmOperand<count, 64, 1, "d">;
 549   def "1d" : TypedVecListRegOperand<Reg64, 1, "d"> {
 550     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_1dAsmOperand");
 551   }
 552
 553   // 128-bit register lists with explicit type
 554
 555   // { v0.16b, v1.16b }
 556   def _16bAsmOperand : TypedVecListAsmOperand<count, 128, 16, "b">;
 557   def "16b" : TypedVecListRegOperand<Reg128, 16, "b"> {
 558     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_16bAsmOperand");
 559   }
 560
 561   // { v0.8h, v1.8h }
 562   def _8hAsmOperand : TypedVecListAsmOperand<count, 128, 8, "h">;
 563   def "8h" : TypedVecListRegOperand<Reg128, 8, "h"> {
 564     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_8hAsmOperand");
 565   }
 566
 567   // { v0.4s, v1.4s }
 568   def _4sAsmOperand : TypedVecListAsmOperand<count, 128, 4, "s">;
 569   def "4s" : TypedVecListRegOperand<Reg128, 4, "s"> {
 570     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_4sAsmOperand");
 571   }
 572
 573   // { v0.2d, v1.2d }
 574   def _2dAsmOperand : TypedVecListAsmOperand<count, 128, 2, "d">;
 575   def "2d" : TypedVecListRegOperand<Reg128, 2, "d"> {
 576     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_2dAsmOperand");
 577   }
 578
 579   // { v0.b, v1.b }
 580   def _bAsmOperand : TypedVecListAsmOperand<count, 128, 0, "b">;
 581   def "b" : TypedVecListRegOperand<Reg128, 0, "b"> {
 582     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_bAsmOperand");
 583   }
 584
 585   // { v0.h, v1.h }
 586   def _hAsmOperand : TypedVecListAsmOperand<count, 128, 0, "h">;
 587   def "h" : TypedVecListRegOperand<Reg128, 0, "h"> {
 588     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_hAsmOperand");
 589   }
 590
 591   // { v0.s, v1.s }
 592   def _sAsmOperand : TypedVecListAsmOperand<count, 128, 0, "s">;
 593   def "s" : TypedVecListRegOperand<Reg128, 0, "s"> {
 594     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_sAsmOperand");
 595   }
 596
 597   // { v0.d, v1.d }
 598   def _dAsmOperand : TypedVecListAsmOperand<count, 128, 0, "d">;
 599   def "d" : TypedVecListRegOperand<Reg128, 0, "d"> {
 600     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_dAsmOperand");
 601   }
 602
 603
 604 }
 605
 606 defm VecListOne   : VectorList<1, FPR64, FPR128>;
 607 defm VecListTwo   : VectorList<2, DD,    QQ>;
 608 defm VecListThree : VectorList<3, DDD,   QQQ>;
 609 defm VecListFour  : VectorList<4, DDDD,  QQQQ>;
 610
 611
 612 // Register operand versions of the scalar FP registers.
 613 def FPR16Op : RegisterOperand<FPR16, "printOperand">;
 614 def FPR32Op : RegisterOperand<FPR32, "printOperand">;
 615 def FPR64Op : RegisterOperand<FPR64, "printOperand">;
 616 def FPR128Op : RegisterOperand<FPR128, "printOperand">;
 617
 618
 619 //===----------------------------------------------------------------------===//
 620 // ARMv8.1a atomic CASP register operands
 621
 622
 623 def WSeqPairs : RegisterTuples<[sube32, subo32],
 624                                [(rotl GPR32, 0), (rotl GPR32, 1)]>;
 625 def XSeqPairs : RegisterTuples<[sube64, subo64],
 626                                [(rotl GPR64, 0), (rotl GPR64, 1)]>;
 627
 628 def WSeqPairsClass   : RegisterClass<"AArch64", [untyped], 32,
 629                                      (add WSeqPairs)>{
 630   let Size = 64;
 631 }
 632 def XSeqPairsClass   : RegisterClass<"AArch64", [untyped], 64,
 633                                      (add XSeqPairs)>{
 634   let Size = 128;
 635 }
 636
 637
 638 let RenderMethod = "addRegOperands", ParserMethod="tryParseGPRSeqPair" in {
 639   def WSeqPairsAsmOperandClass : AsmOperandClass { let Name = "WSeqPair"; }
 640   def XSeqPairsAsmOperandClass : AsmOperandClass { let Name = "XSeqPair"; }
 641 }
 642
 643 def WSeqPairClassOperand :
 644     RegisterOperand<WSeqPairsClass, "printGPRSeqPairsClassOperand<32>"> {
 645   let ParserMatchClass = WSeqPairsAsmOperandClass;
 646 }
 647 def XSeqPairClassOperand :
 648     RegisterOperand<XSeqPairsClass, "printGPRSeqPairsClassOperand<64>"> {
 649   let ParserMatchClass = XSeqPairsAsmOperandClass;
 650 }
 651
 652
 653 //===----- END: v8.1a atomic CASP register operands -----------------------===//
 654
 655 // SVE predicate registers
 656 def P0    : AArch64Reg<0,   "p0">, DwarfRegNum<[48]>;
 657 def P1    : AArch64Reg<1,   "p1">, DwarfRegNum<[49]>;
 658 def P2    : AArch64Reg<2,   "p2">, DwarfRegNum<[50]>;
 659 def P3    : AArch64Reg<3,   "p3">, DwarfRegNum<[51]>;
 660 def P4    : AArch64Reg<4,   "p4">, DwarfRegNum<[52]>;
 661 def P5    : AArch64Reg<5,   "p5">, DwarfRegNum<[53]>;
 662 def P6    : AArch64Reg<6,   "p6">, DwarfRegNum<[54]>;
 663 def P7    : AArch64Reg<7,   "p7">, DwarfRegNum<[55]>;
 664 def P8    : AArch64Reg<8,   "p8">, DwarfRegNum<[56]>;
 665 def P9    : AArch64Reg<9,   "p9">, DwarfRegNum<[57]>;
 666 def P10   : AArch64Reg<10, "p10">, DwarfRegNum<[58]>;
 667 def P11   : AArch64Reg<11, "p11">, DwarfRegNum<[59]>;
 668 def P12   : AArch64Reg<12, "p12">, DwarfRegNum<[60]>;
 669 def P13   : AArch64Reg<13, "p13">, DwarfRegNum<[61]>;
 670 def P14   : AArch64Reg<14, "p14">, DwarfRegNum<[62]>;
 671 def P15   : AArch64Reg<15, "p15">, DwarfRegNum<[63]>;
 672
 673 // The part of SVE registers that don't overlap Neon registers.
 674 // These are only used as part of clobber lists.
 675 def Z0_HI    : AArch64Reg<0,   "z0_hi">;
 676 def Z1_HI    : AArch64Reg<1,   "z1_hi">;
 677 def Z2_HI    : AArch64Reg<2,   "z2_hi">;
 678 def Z3_HI    : AArch64Reg<3,   "z3_hi">;
 679 def Z4_HI    : AArch64Reg<4,   "z4_hi">;
 680 def Z5_HI    : AArch64Reg<5,   "z5_hi">;
 681 def Z6_HI    : AArch64Reg<6,   "z6_hi">;
 682 def Z7_HI    : AArch64Reg<7,   "z7_hi">;
 683 def Z8_HI    : AArch64Reg<8,   "z8_hi">;
 684 def Z9_HI    : AArch64Reg<9,   "z9_hi">;
 685 def Z10_HI   : AArch64Reg<10, "z10_hi">;
 686 def Z11_HI   : AArch64Reg<11, "z11_hi">;
 687 def Z12_HI   : AArch64Reg<12, "z12_hi">;
 688 def Z13_HI   : AArch64Reg<13, "z13_hi">;
 689 def Z14_HI   : AArch64Reg<14, "z14_hi">;
 690 def Z15_HI   : AArch64Reg<15, "z15_hi">;
 691 def Z16_HI   : AArch64Reg<16, "z16_hi">;
 692 def Z17_HI   : AArch64Reg<17, "z17_hi">;
 693 def Z18_HI   : AArch64Reg<18, "z18_hi">;
 694 def Z19_HI   : AArch64Reg<19, "z19_hi">;
 695 def Z20_HI   : AArch64Reg<20, "z20_hi">;
 696 def Z21_HI   : AArch64Reg<21, "z21_hi">;
 697 def Z22_HI   : AArch64Reg<22, "z22_hi">;
 698 def Z23_HI   : AArch64Reg<23, "z23_hi">;
 699 def Z24_HI   : AArch64Reg<24, "z24_hi">;
 700 def Z25_HI   : AArch64Reg<25, "z25_hi">;
 701 def Z26_HI   : AArch64Reg<26, "z26_hi">;
 702 def Z27_HI   : AArch64Reg<27, "z27_hi">;
 703 def Z28_HI   : AArch64Reg<28, "z28_hi">;
 704 def Z29_HI   : AArch64Reg<29, "z29_hi">;
 705 def Z30_HI   : AArch64Reg<30, "z30_hi">;
 706 def Z31_HI   : AArch64Reg<31, "z31_hi">;
 707
 708 // SVE variable-size vector registers
 709 let SubRegIndices = [zsub,zsub_hi] in {
 710 def Z0    : AArch64Reg<0,   "z0",  [Q0,  Z0_HI]>, DwarfRegNum<[96]>;
 711 def Z1    : AArch64Reg<1,   "z1",  [Q1,  Z1_HI]>, DwarfRegNum<[97]>;
 712 def Z2    : AArch64Reg<2,   "z2",  [Q2,  Z2_HI]>, DwarfRegNum<[98]>;
 713 def Z3    : AArch64Reg<3,   "z3",  [Q3,  Z3_HI]>, DwarfRegNum<[99]>;
 714 def Z4    : AArch64Reg<4,   "z4",  [Q4,  Z4_HI]>, DwarfRegNum<[100]>;
 715 def Z5    : AArch64Reg<5,   "z5",  [Q5,  Z5_HI]>, DwarfRegNum<[101]>;
 716 def Z6    : AArch64Reg<6,   "z6",  [Q6,  Z6_HI]>, DwarfRegNum<[102]>;
 717 def Z7    : AArch64Reg<7,   "z7",  [Q7,  Z7_HI]>, DwarfRegNum<[103]>;
 718 def Z8    : AArch64Reg<8,   "z8",  [Q8,  Z8_HI]>, DwarfRegNum<[104]>;
 719 def Z9    : AArch64Reg<9,   "z9",  [Q9,  Z9_HI]>, DwarfRegNum<[105]>;
 720 def Z10   : AArch64Reg<10, "z10", [Q10, Z10_HI]>, DwarfRegNum<[106]>;
 721 def Z11   : AArch64Reg<11, "z11", [Q11, Z11_HI]>, DwarfRegNum<[107]>;
 722 def Z12   : AArch64Reg<12, "z12", [Q12, Z12_HI]>, DwarfRegNum<[108]>;
 723 def Z13   : AArch64Reg<13, "z13", [Q13, Z13_HI]>, DwarfRegNum<[109]>;
 724 def Z14   : AArch64Reg<14, "z14", [Q14, Z14_HI]>, DwarfRegNum<[110]>;
 725 def Z15   : AArch64Reg<15, "z15", [Q15, Z15_HI]>, DwarfRegNum<[111]>;
 726 def Z16   : AArch64Reg<16, "z16", [Q16, Z16_HI]>, DwarfRegNum<[112]>;
 727 def Z17   : AArch64Reg<17, "z17", [Q17, Z17_HI]>, DwarfRegNum<[113]>;
 728 def Z18   : AArch64Reg<18, "z18", [Q18, Z18_HI]>, DwarfRegNum<[114]>;
 729 def Z19   : AArch64Reg<19, "z19", [Q19, Z19_HI]>, DwarfRegNum<[115]>;
 730 def Z20   : AArch64Reg<20, "z20", [Q20, Z20_HI]>, DwarfRegNum<[116]>;
 731 def Z21   : AArch64Reg<21, "z21", [Q21, Z21_HI]>, DwarfRegNum<[117]>;
 732 def Z22   : AArch64Reg<22, "z22", [Q22, Z22_HI]>, DwarfRegNum<[118]>;
 733 def Z23   : AArch64Reg<23, "z23", [Q23, Z23_HI]>, DwarfRegNum<[119]>;
 734 def Z24   : AArch64Reg<24, "z24", [Q24, Z24_HI]>, DwarfRegNum<[120]>;
 735 def Z25   : AArch64Reg<25, "z25", [Q25, Z25_HI]>, DwarfRegNum<[121]>;
 736 def Z26   : AArch64Reg<26, "z26", [Q26, Z26_HI]>, DwarfRegNum<[122]>;
 737 def Z27   : AArch64Reg<27, "z27", [Q27, Z27_HI]>, DwarfRegNum<[123]>;
 738 def Z28   : AArch64Reg<28, "z28", [Q28, Z28_HI]>, DwarfRegNum<[124]>;
 739 def Z29   : AArch64Reg<29, "z29", [Q29, Z29_HI]>, DwarfRegNum<[125]>;
 740 def Z30   : AArch64Reg<30, "z30", [Q30, Z30_HI]>, DwarfRegNum<[126]>;
 741 def Z31   : AArch64Reg<31, "z31", [Q31, Z31_HI]>, DwarfRegNum<[127]>;
 742 }
 743
 744 class SVERegOp <string Suffix, AsmOperandClass C,
 745                 RegisterClass RC> : RegisterOperand<RC> {
 746   let PrintMethod = !if(!eq(Suffix, ""),
 747                         "printSVERegOp<>",
 748                         "printSVERegOp<'" # Suffix # "'>");
 749   let ParserMatchClass = C;
 750 }
 751
 752 class PPRRegOp <string Suffix, AsmOperandClass C,
 753                 RegisterClass RC> : SVERegOp<Suffix, C, RC> {}
 754 class ZPRRegOp <string Suffix, AsmOperandClass C,
 755                 RegisterClass RC> : SVERegOp<Suffix, C, RC> {}
 756
 757 //******************************************************************************
 758
 759 // SVE predicate register classes.
 760 class PPRClass<int lastreg> : RegisterClass<
 761                                   "AArch64",
 762                                   [ nxv16i1, nxv8i1, nxv4i1, nxv2i1 ], 16,
 763                                   (sequence "P%u", 0, lastreg)> {
 764   let Size = 16;
 765 }
 766
 767 def PPR    : PPRClass<15>;
 768 def PPR_3b : PPRClass<7>; // Restricted 3 bit SVE predicate register class.
 769
 770 class PPRAsmOperand <string name, string RegClass, int Width>: AsmOperandClass {
 771   let Name = "SVE" # name # "Reg";
 772   let PredicateMethod = "isSVEVectorRegOfWidth<"
 773                             # Width # ", " # "AArch64::" # RegClass # "RegClassID>";
 774   let DiagnosticType = "InvalidSVE" # name # "Reg";
 775   let RenderMethod = "addRegOperands";
 776   let ParserMethod = "tryParseSVEPredicateVector";
 777 }
 778
 779 def PPRAsmOpAny : PPRAsmOperand<"PredicateAny", "PPR", -1>;
 780 def PPRAsmOp8   : PPRAsmOperand<"PredicateB",   "PPR",  8>;
 781 def PPRAsmOp16  : PPRAsmOperand<"PredicateH",   "PPR", 16>;
 782 def PPRAsmOp32  : PPRAsmOperand<"PredicateS",   "PPR", 32>;
 783 def PPRAsmOp64  : PPRAsmOperand<"PredicateD",   "PPR", 64>;
 784
 785 def PPRAny : PPRRegOp<"",  PPRAsmOpAny, PPR>;
 786 def PPR8   : PPRRegOp<"b", PPRAsmOp8,   PPR>;
 787 def PPR16  : PPRRegOp<"h", PPRAsmOp16,  PPR>;
 788 def PPR32  : PPRRegOp<"s", PPRAsmOp32,  PPR>;
 789 def PPR64  : PPRRegOp<"d", PPRAsmOp64,  PPR>;
 790
 791 def PPRAsmOp3bAny : PPRAsmOperand<"Predicate3bAny", "PPR_3b", -1>;
 792 def PPRAsmOp3b8   : PPRAsmOperand<"Predicate3bB",   "PPR_3b",  8>;
 793 def PPRAsmOp3b16  : PPRAsmOperand<"Predicate3bH",   "PPR_3b", 16>;
 794 def PPRAsmOp3b32  : PPRAsmOperand<"Predicate3bS",   "PPR_3b", 32>;
 795 def PPRAsmOp3b64  : PPRAsmOperand<"Predicate3bD",   "PPR_3b", 64>;
 796
 797 def PPR3bAny : PPRRegOp<"",  PPRAsmOp3bAny, PPR_3b>;
 798 def PPR3b8   : PPRRegOp<"b", PPRAsmOp3b8,   PPR_3b>;
 799 def PPR3b16  : PPRRegOp<"h", PPRAsmOp3b16,  PPR_3b>;
 800 def PPR3b32  : PPRRegOp<"s", PPRAsmOp3b32,  PPR_3b>;
 801 def PPR3b64  : PPRRegOp<"d", PPRAsmOp3b64,  PPR_3b>;
 802
 803 //******************************************************************************
 804
 805 // SVE vector register class
 806 def ZPR : RegisterClass<"AArch64",
 807                         [nxv16i8, nxv8i16, nxv4i32, nxv2i64,
 808                          nxv2f16, nxv4f16, nxv8f16,
 809                          nxv1f32, nxv2f32, nxv4f32,
 810                          nxv1f64, nxv2f64],
 811                         128, (sequence "Z%u", 0, 31)> {
 812   let Size = 128;
 813 }
 814
 815 class ZPRAsmOperand <string name, int Width>: AsmOperandClass {
 816   let Name = "SVE" # name # "Reg";
 817   let PredicateMethod = "isSVEVectorRegOfWidth<"
 818                             # Width # ", AArch64::ZPRRegClassID>";
 819   let RenderMethod = "addRegOperands";
 820   let ParserMethod = "tryParseSVEDataVector<"
 821                                # !if(!eq(Width, -1), "false", "true") # ">";
 822 }
 823
 824 def ZPRAsmOpAny : ZPRAsmOperand<"VectorAny", -1>;
 825 def ZPRAsmOp8   : ZPRAsmOperand<"VectorB",   8>;
 826 def ZPRAsmOp16  : ZPRAsmOperand<"VectorH",   16>;
 827 def ZPRAsmOp32  : ZPRAsmOperand<"VectorS",   32>;
 828 def ZPRAsmOp64  : ZPRAsmOperand<"VectorD",   64>;
 829 def ZPRAsmOp128 : ZPRAsmOperand<"VectorQ",   128>;
 830
 831 def ZPRAny  : ZPRRegOp<"",  ZPRAsmOpAny, ZPR>;
 832 def ZPR8    : ZPRRegOp<"b", ZPRAsmOp8,   ZPR>;
 833 def ZPR16   : ZPRRegOp<"h", ZPRAsmOp16,  ZPR>;
 834 def ZPR32   : ZPRRegOp<"s", ZPRAsmOp32,  ZPR>;
 835 def ZPR64   : ZPRRegOp<"d", ZPRAsmOp64,  ZPR>;
 836 def ZPR128  : ZPRRegOp<"q", ZPRAsmOp128, ZPR>;