contrib/llvm/lib/Target/AArch64/AArch64SchedFalkor.td

   1 //==- AArch64SchedFalkor.td - Falkor Scheduling Definitions -*- tablegen -*-==//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the machine model for Qualcomm Falkor to support
  11 // instruction scheduling and other instruction cost heuristics.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 //===----------------------------------------------------------------------===//
  16 // Define the SchedMachineModel and provide basic properties for coarse grained
  17 // instruction cost model.
  18
  19 def FalkorModel : SchedMachineModel {
  20   let IssueWidth = 8;          // 8 uops are dispatched per cycle.
  21   let MicroOpBufferSize = 128; // Out-of-order with temporary unified issue buffer.
  22   let LoopMicroOpBufferSize = 16;
  23   let LoadLatency = 3;         // Optimistic load latency.
  24   let MispredictPenalty = 11;  // Minimum branch misprediction penalty.
  25   let CompleteModel = 1;
  26 }
  27
  28 //===----------------------------------------------------------------------===//
  29 // Define each kind of processor resource and number available on Falkor.
  30
  31 let SchedModel = FalkorModel in {
  32
  33   def FalkorUnitB    : ProcResource<1>; // Branch
  34   def FalkorUnitLD   : ProcResource<1>; // Load pipe
  35   def FalkorUnitSD   : ProcResource<1>; // Store data
  36   def FalkorUnitST   : ProcResource<1>; // Store pipe
  37   def FalkorUnitX    : ProcResource<1>; // Complex arithmetic
  38   def FalkorUnitY    : ProcResource<1>; // Simple arithmetic
  39   def FalkorUnitZ    : ProcResource<1>; // Simple arithmetic
  40
  41   def FalkorUnitVSD  : ProcResource<1>; // Vector store data
  42   def FalkorUnitVX   : ProcResource<1>; // Vector X-pipe
  43   def FalkorUnitVY   : ProcResource<1>; // Vector Y-pipe
  44
  45   def FalkorUnitGTOV : ProcResource<1>; // Scalar to Vector
  46   def FalkorUnitVTOG : ProcResource<1>; // Vector to Scalar
  47
  48   // Define the resource groups.
  49   def FalkorUnitXY   : ProcResGroup<[FalkorUnitX, FalkorUnitY]>;
  50   def FalkorUnitXYZ  : ProcResGroup<[FalkorUnitX, FalkorUnitY, FalkorUnitZ]>;
  51   def FalkorUnitXYZB : ProcResGroup<[FalkorUnitX, FalkorUnitY, FalkorUnitZ,
  52                                      FalkorUnitB]>;
  53   def FalkorUnitZB   : ProcResGroup<[FalkorUnitZ, FalkorUnitB]>;
  54   def FalkorUnitVXVY : ProcResGroup<[FalkorUnitVX, FalkorUnitVY]>;
  55
  56 }
  57
  58 //===----------------------------------------------------------------------===//
  59 // Map the target-defined scheduler read/write resources and latency for
  60 // Falkor.
  61
  62 let SchedModel = FalkorModel in {
  63
  64 // These WriteRes entries are not used in the Falkor sched model.
  65 def : WriteRes<WriteImm, []>     { let Unsupported = 1; }
  66 def : WriteRes<WriteI, []>       { let Unsupported = 1; }
  67 def : WriteRes<WriteISReg, []>   { let Unsupported = 1; }
  68 def : WriteRes<WriteIEReg, []>   { let Unsupported = 1; }
  69 def : WriteRes<WriteExtr, []>    { let Unsupported = 1; }
  70 def : WriteRes<WriteIS, []>      { let Unsupported = 1; }
  71 def : WriteRes<WriteID32, []>    { let Unsupported = 1; }
  72 def : WriteRes<WriteID64, []>    { let Unsupported = 1; }
  73 def : WriteRes<WriteIM32, []>    { let Unsupported = 1; }
  74 def : WriteRes<WriteIM64, []>    { let Unsupported = 1; }
  75 def : WriteRes<WriteBr, []>      { let Unsupported = 1; }
  76 def : WriteRes<WriteBrReg, []>   { let Unsupported = 1; }
  77 def : WriteRes<WriteLD, []>      { let Unsupported = 1; }
  78 def : WriteRes<WriteST, []>      { let Unsupported = 1; }
  79 def : WriteRes<WriteSTP, []>     { let Unsupported = 1; }
  80 def : WriteRes<WriteAdr, []>     { let Unsupported = 1; }
  81 def : WriteRes<WriteLDIdx, []>   { let Unsupported = 1; }
  82 def : WriteRes<WriteSTIdx, []>   { let Unsupported = 1; }
  83 def : WriteRes<WriteF, []>       { let Unsupported = 1; }
  84 def : WriteRes<WriteFCmp, []>    { let Unsupported = 1; }
  85 def : WriteRes<WriteFCvt, []>    { let Unsupported = 1; }
  86 def : WriteRes<WriteFCopy, []>   { let Unsupported = 1; }
  87 def : WriteRes<WriteFImm, []>    { let Unsupported = 1; }
  88 def : WriteRes<WriteFMul, []>    { let Unsupported = 1; }
  89 def : WriteRes<WriteFDiv, []>    { let Unsupported = 1; }
  90 def : WriteRes<WriteV, []>       { let Unsupported = 1; }
  91 def : WriteRes<WriteVLD, []>     { let Unsupported = 1; }
  92 def : WriteRes<WriteVST, []>     { let Unsupported = 1; }
  93 def : WriteRes<WriteSys, []>     { let Unsupported = 1; }
  94 def : WriteRes<WriteBarrier, []> { let Unsupported = 1; }
  95 def : WriteRes<WriteHint, []>    { let Unsupported = 1; }
  96 def : WriteRes<WriteLDHi, []>    { let Unsupported = 1; }
  97 def : WriteRes<WriteAtomic, []>  { let Unsupported = 1; }
  98
  99 // These ReadAdvance entries are not used in the Falkor sched model.
 100 def : ReadAdvance<ReadI,       0>;
 101 def : ReadAdvance<ReadISReg,   0>;
 102 def : ReadAdvance<ReadIEReg,   0>;
 103 def : ReadAdvance<ReadIM,      0>;
 104 def : ReadAdvance<ReadIMA,     0>;
 105 def : ReadAdvance<ReadID,      0>;
 106 def : ReadAdvance<ReadExtrHi,  0>;
 107 def : ReadAdvance<ReadAdrBase, 0>;
 108 def : ReadAdvance<ReadVLD,     0>;
 109
 110 // Detailed Refinements
 111 // -----------------------------------------------------------------------------
 112 include "AArch64SchedFalkorDetails.td"
 113
 114 }