contrib/llvm/lib/Target/AArch64/AArch64Subtarget.cpp

   1 //===-- AArch64Subtarget.cpp - AArch64 Subtarget Information ----*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64 specific subclass of TargetSubtarget.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64Subtarget.h"
  15
  16 #include "AArch64.h"
  17 #include "AArch64InstrInfo.h"
  18 #include "AArch64PBQPRegAlloc.h"
  19 #include "AArch64TargetMachine.h"
  20
  21 #ifdef LLVM_BUILD_GLOBAL_ISEL
  22 #include "AArch64CallLowering.h"
  23 #include "AArch64LegalizerInfo.h"
  24 #include "AArch64RegisterBankInfo.h"
  25 #include "llvm/CodeGen/GlobalISel/GISelAccessor.h"
  26 #include "llvm/CodeGen/GlobalISel/IRTranslator.h"
  27 #include "llvm/CodeGen/GlobalISel/InstructionSelect.h"
  28 #include "llvm/CodeGen/GlobalISel/Legalizer.h"
  29 #include "llvm/CodeGen/GlobalISel/RegBankSelect.h"
  30 #endif
  31 #include "llvm/CodeGen/MachineScheduler.h"
  32 #include "llvm/IR/GlobalValue.h"
  33 #include "llvm/Support/TargetRegistry.h"
  34
  35 using namespace llvm;
  36
  37 #define DEBUG_TYPE "aarch64-subtarget"
  38
  39 #define GET_SUBTARGETINFO_CTOR
  40 #define GET_SUBTARGETINFO_TARGET_DESC
  41 #include "AArch64GenSubtargetInfo.inc"
  42
  43 static cl::opt<bool>
  44 EnableEarlyIfConvert("aarch64-early-ifcvt", cl::desc("Enable the early if "
  45                      "converter pass"), cl::init(true), cl::Hidden);
  46
  47 // If OS supports TBI, use this flag to enable it.
  48 static cl::opt<bool>
  49 UseAddressTopByteIgnored("aarch64-use-tbi", cl::desc("Assume that top byte of "
  50                          "an address is ignored"), cl::init(false), cl::Hidden);
  51
  52 static cl::opt<bool>
  53     UseNonLazyBind("aarch64-enable-nonlazybind",
  54                    cl::desc("Call nonlazybind functions via direct GOT load"),
  55                    cl::init(false), cl::Hidden);
  56
  57 AArch64Subtarget &
  58 AArch64Subtarget::initializeSubtargetDependencies(StringRef FS,
  59                                                   StringRef CPUString) {
  60   // Determine default and user-specified characteristics
  61
  62   if (CPUString.empty())
  63     CPUString = "generic";
  64
  65   ParseSubtargetFeatures(CPUString, FS);
  66   initializeProperties();
  67
  68   return *this;
  69 }
  70
  71 void AArch64Subtarget::initializeProperties() {
  72   // Initialize CPU specific properties. We should add a tablegen feature for
  73   // this in the future so we can specify it together with the subtarget
  74   // features.
  75   switch (ARMProcFamily) {
  76   case Cyclone:
  77     CacheLineSize = 64;
  78     PrefetchDistance = 280;
  79     MinPrefetchStride = 2048;
  80     MaxPrefetchIterationsAhead = 3;
  81     break;
  82   case CortexA57:
  83     MaxInterleaveFactor = 4;
  84     break;
  85   case ExynosM1:
  86     MaxInterleaveFactor = 4;
  87     MaxJumpTableSize = 8;
  88     PrefFunctionAlignment = 4;
  89     PrefLoopAlignment = 3;
  90     break;
  91   case Falkor:
  92     MaxInterleaveFactor = 4;
  93     // FIXME: remove this to enable 64-bit SLP if performance looks good.
  94     MinVectorRegisterBitWidth = 128;
  95     break;
  96   case Kryo:
  97     MaxInterleaveFactor = 4;
  98     VectorInsertExtractBaseCost = 2;
  99     CacheLineSize = 128;
 100     PrefetchDistance = 740;
 101     MinPrefetchStride = 1024;
 102     MaxPrefetchIterationsAhead = 11;
 103     // FIXME: remove this to enable 64-bit SLP if performance looks good.
 104     MinVectorRegisterBitWidth = 128;
 105     break;
 106   case ThunderX2T99:
 107     CacheLineSize = 64;
 108     PrefFunctionAlignment = 3;
 109     PrefLoopAlignment = 2;
 110     MaxInterleaveFactor = 4;
 111     PrefetchDistance = 128;
 112     MinPrefetchStride = 1024;
 113     MaxPrefetchIterationsAhead = 4;
 114     // FIXME: remove this to enable 64-bit SLP if performance looks good.
 115     MinVectorRegisterBitWidth = 128;
 116     break;
 117   case ThunderX:
 118   case ThunderXT88:
 119   case ThunderXT81:
 120   case ThunderXT83:
 121     CacheLineSize = 128;
 122     PrefFunctionAlignment = 3;
 123     PrefLoopAlignment = 2;
 124     // FIXME: remove this to enable 64-bit SLP if performance looks good.
 125     MinVectorRegisterBitWidth = 128;
 126     break;
 127   case CortexA35: break;
 128   case CortexA53: break;
 129   case CortexA72: break;
 130   case CortexA73: break;
 131   case Others: break;
 132   }
 133 }
 134
 135 #ifdef LLVM_BUILD_GLOBAL_ISEL
 136 namespace {
 137
 138 struct AArch64GISelActualAccessor : public GISelAccessor {
 139   std::unique_ptr<CallLowering> CallLoweringInfo;
 140   std::unique_ptr<InstructionSelector> InstSelector;
 141   std::unique_ptr<LegalizerInfo> Legalizer;
 142   std::unique_ptr<RegisterBankInfo> RegBankInfo;
 143
 144   const CallLowering *getCallLowering() const override {
 145     return CallLoweringInfo.get();
 146   }
 147
 148   const InstructionSelector *getInstructionSelector() const override {
 149     return InstSelector.get();
 150   }
 151
 152   const LegalizerInfo *getLegalizerInfo() const override {
 153     return Legalizer.get();
 154   }
 155
 156   const RegisterBankInfo *getRegBankInfo() const override {
 157     return RegBankInfo.get();
 158   }
 159 };
 160
 161 } // end anonymous namespace
 162 #endif
 163
 164 AArch64Subtarget::AArch64Subtarget(const Triple &TT, const std::string &CPU,
 165                                    const std::string &FS,
 166                                    const TargetMachine &TM, bool LittleEndian)
 167     : AArch64GenSubtargetInfo(TT, CPU, FS), ReserveX18(TT.isOSDarwin()),
 168       IsLittle(LittleEndian), TargetTriple(TT), FrameLowering(),
 169       InstrInfo(initializeSubtargetDependencies(FS, CPU)), TSInfo(),
 170       TLInfo(TM, *this), GISel() {
 171 #ifndef LLVM_BUILD_GLOBAL_ISEL
 172   GISelAccessor *AArch64GISel = new GISelAccessor();
 173 #else
 174   AArch64GISelActualAccessor *AArch64GISel = new AArch64GISelActualAccessor();
 175   AArch64GISel->CallLoweringInfo.reset(
 176       new AArch64CallLowering(*getTargetLowering()));
 177   AArch64GISel->Legalizer.reset(new AArch64LegalizerInfo());
 178
 179   auto *RBI = new AArch64RegisterBankInfo(*getRegisterInfo());
 180
 181   // FIXME: At this point, we can't rely on Subtarget having RBI.
 182   // It's awkward to mix passing RBI and the Subtarget; should we pass
 183   // TII/TRI as well?
 184   AArch64GISel->InstSelector.reset(createAArch64InstructionSelector(
 185       *static_cast<const AArch64TargetMachine *>(&TM), *this, *RBI));
 186
 187   AArch64GISel->RegBankInfo.reset(RBI);
 188 #endif
 189   setGISelAccessor(*AArch64GISel);
 190 }
 191
 192 const CallLowering *AArch64Subtarget::getCallLowering() const {
 193   assert(GISel && "Access to GlobalISel APIs not set");
 194   return GISel->getCallLowering();
 195 }
 196
 197 const InstructionSelector *AArch64Subtarget::getInstructionSelector() const {
 198   assert(GISel && "Access to GlobalISel APIs not set");
 199   return GISel->getInstructionSelector();
 200 }
 201
 202 const LegalizerInfo *AArch64Subtarget::getLegalizerInfo() const {
 203   assert(GISel && "Access to GlobalISel APIs not set");
 204   return GISel->getLegalizerInfo();
 205 }
 206
 207 const RegisterBankInfo *AArch64Subtarget::getRegBankInfo() const {
 208   assert(GISel && "Access to GlobalISel APIs not set");
 209   return GISel->getRegBankInfo();
 210 }
 211
 212 /// Find the target operand flags that describe how a global value should be
 213 /// referenced for the current subtarget.
 214 unsigned char
 215 AArch64Subtarget::ClassifyGlobalReference(const GlobalValue *GV,
 216                                           const TargetMachine &TM) const {
 217   // MachO large model always goes via a GOT, simply to get a single 8-byte
 218   // absolute relocation on all global addresses.
 219   if (TM.getCodeModel() == CodeModel::Large && isTargetMachO())
 220     return AArch64II::MO_GOT;
 221
 222   if (!TM.shouldAssumeDSOLocal(*GV->getParent(), GV))
 223     return AArch64II::MO_GOT;
 224
 225   // The small code model's direct accesses use ADRP, which cannot
 226   // necessarily produce the value 0 (if the code is above 4GB).
 227   if (useSmallAddressing() && GV->hasExternalWeakLinkage())
 228     return AArch64II::MO_GOT;
 229
 230   return AArch64II::MO_NO_FLAG;
 231 }
 232
 233 unsigned char AArch64Subtarget::classifyGlobalFunctionReference(
 234     const GlobalValue *GV, const TargetMachine &TM) const {
 235   // MachO large model always goes via a GOT, because we don't have the
 236   // relocations available to do anything else..
 237   if (TM.getCodeModel() == CodeModel::Large && isTargetMachO() &&
 238       !GV->hasInternalLinkage())
 239     return AArch64II::MO_GOT;
 240
 241   // NonLazyBind goes via GOT unless we know it's available locally.
 242   auto *F = dyn_cast<Function>(GV);
 243   if (UseNonLazyBind && F && F->hasFnAttribute(Attribute::NonLazyBind) &&
 244       !TM.shouldAssumeDSOLocal(*GV->getParent(), GV))
 245     return AArch64II::MO_GOT;
 246
 247   return AArch64II::MO_NO_FLAG;
 248 }
 249
 250 /// This function returns the name of a function which has an interface
 251 /// like the non-standard bzero function, if such a function exists on
 252 /// the current subtarget and it is considered prefereable over
 253 /// memset with zero passed as the second argument. Otherwise it
 254 /// returns null.
 255 const char *AArch64Subtarget::getBZeroEntry() const {
 256   // Prefer bzero on Darwin only.
 257   if(isTargetDarwin())
 258     return "bzero";
 259
 260   return nullptr;
 261 }
 262
 263 void AArch64Subtarget::overrideSchedPolicy(MachineSchedPolicy &Policy,
 264                                            unsigned NumRegionInstrs) const {
 265   // LNT run (at least on Cyclone) showed reasonably significant gains for
 266   // bi-directional scheduling. 253.perlbmk.
 267   Policy.OnlyTopDown = false;
 268   Policy.OnlyBottomUp = false;
 269   // Enabling or Disabling the latency heuristic is a close call: It seems to
 270   // help nearly no benchmark on out-of-order architectures, on the other hand
 271   // it regresses register pressure on a few benchmarking.
 272   Policy.DisableLatencyHeuristic = DisableLatencySchedHeuristic;
 273 }
 274
 275 bool AArch64Subtarget::enableEarlyIfConversion() const {
 276   return EnableEarlyIfConvert;
 277 }
 278
 279 bool AArch64Subtarget::supportsAddressTopByteIgnored() const {
 280   if (!UseAddressTopByteIgnored)
 281     return false;
 282
 283   if (TargetTriple.isiOS()) {
 284     unsigned Major, Minor, Micro;
 285     TargetTriple.getiOSVersion(Major, Minor, Micro);
 286     return Major >= 8;
 287   }
 288
 289   return false;
 290 }
 291
 292 std::unique_ptr<PBQPRAConstraint>
 293 AArch64Subtarget::getCustomPBQPConstraints() const {
 294   return balanceFPOps() ? llvm::make_unique<A57ChainingConstraint>() : nullptr;
 295 }