contrib/llvm/lib/Target/AMDGPU/EvergreenInstructions.td

   1 //===-- EvergreenInstructions.td - EG Instruction defs  ----*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // TableGen definitions for instructions which are:
  11 // - Available to Evergreen and newer VLIW4/VLIW5 GPUs
  12 // - Available only on Evergreen family GPUs.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 def isEG : Predicate<
  17   "Subtarget->getGeneration() >= AMDGPUSubtarget::EVERGREEN && "
  18   "Subtarget->getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS && "
  19   "!Subtarget->hasCaymanISA()"
  20 >;
  21
  22 def isEGorCayman : Predicate<
  23   "Subtarget->getGeneration() == AMDGPUSubtarget::EVERGREEN ||"
  24   "Subtarget->getGeneration() ==AMDGPUSubtarget::NORTHERN_ISLANDS"
  25 >;
  26
  27 //===----------------------------------------------------------------------===//
  28 // Evergreen / Cayman store instructions
  29 //===----------------------------------------------------------------------===//
  30
  31 let Predicates = [isEGorCayman] in {
  32
  33 class CF_MEM_RAT_CACHELESS <bits<6> rat_inst, bits<4> rat_id, bits<4> mask, dag ins,
  34                            string name, list<dag> pattern>
  35     : EG_CF_RAT <0x57, rat_inst, rat_id, mask, (outs), ins,
  36                  "MEM_RAT_CACHELESS "#name, pattern>;
  37
  38 class CF_MEM_RAT <bits<6> rat_inst, bits<4> rat_id, bits<4> mask, dag ins,
  39                   dag outs, string name, list<dag> pattern>
  40     : EG_CF_RAT <0x56, rat_inst, rat_id, mask, outs, ins,
  41                  "MEM_RAT "#name, pattern>;
  42
  43 class CF_MEM_RAT_STORE_TYPED<bits<1> has_eop>
  44     : CF_MEM_RAT <0x1, ?, 0xf, (ins R600_Reg128:$rw_gpr, R600_Reg128:$index_gpr,
  45                            i32imm:$rat_id, InstFlag:$eop), (outs),
  46                   "STORE_TYPED RAT($rat_id) $rw_gpr, $index_gpr"
  47                                #!if(has_eop, ", $eop", ""),
  48                   [(int_r600_rat_store_typed R600_Reg128:$rw_gpr,
  49                                              R600_Reg128:$index_gpr,
  50                                              (i32 imm:$rat_id))]>;
  51
  52 def RAT_MSKOR : CF_MEM_RAT <0x11, 0, 0xf,
  53   (ins R600_Reg128:$rw_gpr, R600_TReg32_X:$index_gpr), (outs),
  54   "MSKOR $rw_gpr.XW, $index_gpr",
  55   [(mskor_global v4i32:$rw_gpr, i32:$index_gpr)]
  56 > {
  57   let eop = 0;
  58 }
  59
  60
  61 multiclass RAT_ATOMIC<bits<6> op_ret, bits<6> op_noret, string name> {
  62   let Constraints = "$rw_gpr = $out_gpr", eop = 0, mayStore = 1 in {
  63   def  _RTN: CF_MEM_RAT <op_ret, 0, 0xf,
  64              (ins R600_Reg128:$rw_gpr, R600_TReg32_X:$index_gpr),
  65              (outs R600_Reg128:$out_gpr),
  66              name ## "_RTN" ## " $rw_gpr, $index_gpr", [] >;
  67   def _NORET: CF_MEM_RAT <op_noret, 0, 0xf,
  68               (ins R600_Reg128:$rw_gpr, R600_TReg32_X:$index_gpr),
  69               (outs R600_Reg128:$out_gpr),
  70               name ## " $rw_gpr, $index_gpr", [] >;
  71   }
  72 }
  73
  74 // Swap no-ret is just store. Raw store to cached target
  75 // can only store on dword, which exactly matches swap_no_ret.
  76 defm RAT_ATOMIC_XCHG_INT : RAT_ATOMIC<1, 34, "ATOMIC_XCHG_INT">;
  77 defm RAT_ATOMIC_CMPXCHG_INT : RAT_ATOMIC<4, 36, "ATOMIC_CMPXCHG_INT">;
  78 defm RAT_ATOMIC_ADD : RAT_ATOMIC<7, 39, "ATOMIC_ADD">;
  79 defm RAT_ATOMIC_SUB : RAT_ATOMIC<8, 40, "ATOMIC_SUB">;
  80 defm RAT_ATOMIC_RSUB : RAT_ATOMIC<9, 41, "ATOMIC_RSUB">;
  81 defm RAT_ATOMIC_MIN_INT : RAT_ATOMIC<10, 42, "ATOMIC_MIN_INT">;
  82 defm RAT_ATOMIC_MIN_UINT : RAT_ATOMIC<11, 43, "ATOMIC_MIN_UINT">;
  83 defm RAT_ATOMIC_MAX_INT : RAT_ATOMIC<12, 44, "ATOMIC_MAX_INT">;
  84 defm RAT_ATOMIC_MAX_UINT : RAT_ATOMIC<13, 45, "ATOMIC_MAX_UINT">;
  85 defm RAT_ATOMIC_AND : RAT_ATOMIC<14, 46, "ATOMIC_AND">;
  86 defm RAT_ATOMIC_OR : RAT_ATOMIC<15, 47, "ATOMIC_OR">;
  87 defm RAT_ATOMIC_XOR : RAT_ATOMIC<16, 48, "ATOMIC_XOR">;
  88 defm RAT_ATOMIC_INC_UINT : RAT_ATOMIC<18, 50, "ATOMIC_INC_UINT">;
  89 defm RAT_ATOMIC_DEC_UINT : RAT_ATOMIC<19, 51, "ATOMIC_DEC_UINT">;
  90
  91 } // End let Predicates = [isEGorCayman]
  92
  93 //===----------------------------------------------------------------------===//
  94 // Evergreen Only instructions
  95 //===----------------------------------------------------------------------===//
  96
  97 let Predicates = [isEG] in {
  98
  99 def RECIP_IEEE_eg : RECIP_IEEE_Common<0x86>;
 100 defm DIV_eg : DIV_Common<RECIP_IEEE_eg>;
 101
 102 def MULLO_INT_eg : MULLO_INT_Common<0x8F>;
 103 def MULHI_INT_eg : MULHI_INT_Common<0x90>;
 104 def MULLO_UINT_eg : MULLO_UINT_Common<0x91>;
 105 def MULHI_UINT_eg : MULHI_UINT_Common<0x92>;
 106 def MULHI_UINT24_eg : MULHI_UINT24_Common<0xb2>;
 107
 108 def RECIP_UINT_eg : RECIP_UINT_Common<0x94>;
 109 def RECIPSQRT_CLAMPED_eg : RECIPSQRT_CLAMPED_Common<0x87>;
 110 def EXP_IEEE_eg : EXP_IEEE_Common<0x81>;
 111 def LOG_IEEE_eg : LOG_IEEE_Common<0x83>;
 112 def RECIP_CLAMPED_eg : RECIP_CLAMPED_Common<0x84>;
 113 def RECIPSQRT_IEEE_eg : RECIPSQRT_IEEE_Common<0x89>;
 114 def : RsqPat<RECIPSQRT_IEEE_eg, f32>;
 115 def SIN_eg : SIN_Common<0x8D>;
 116 def COS_eg : COS_Common<0x8E>;
 117
 118 def : POW_Common <LOG_IEEE_eg, EXP_IEEE_eg, MUL>;
 119 def : Pat<(fsqrt f32:$src), (MUL $src, (RECIPSQRT_CLAMPED_eg $src))>;
 120
 121 //===----------------------------------------------------------------------===//
 122 // Memory read/write instructions
 123 //===----------------------------------------------------------------------===//
 124
 125 let usesCustomInserter = 1 in {
 126
 127 // 32-bit store
 128 def RAT_WRITE_CACHELESS_32_eg : CF_MEM_RAT_CACHELESS <0x2, 0, 0x1,
 129   (ins R600_TReg32_X:$rw_gpr, R600_TReg32_X:$index_gpr, InstFlag:$eop),
 130   "STORE_RAW $rw_gpr, $index_gpr, $eop",
 131   [(global_store i32:$rw_gpr, i32:$index_gpr)]
 132 >;
 133
 134 // 64-bit store
 135 def RAT_WRITE_CACHELESS_64_eg : CF_MEM_RAT_CACHELESS <0x2, 0, 0x3,
 136   (ins R600_Reg64:$rw_gpr, R600_TReg32_X:$index_gpr, InstFlag:$eop),
 137   "STORE_RAW $rw_gpr.XY, $index_gpr, $eop",
 138   [(global_store v2i32:$rw_gpr, i32:$index_gpr)]
 139 >;
 140
 141 //128-bit store
 142 def RAT_WRITE_CACHELESS_128_eg : CF_MEM_RAT_CACHELESS <0x2, 0, 0xf,
 143   (ins R600_Reg128:$rw_gpr, R600_TReg32_X:$index_gpr, InstFlag:$eop),
 144   "STORE_RAW $rw_gpr.XYZW, $index_gpr, $eop",
 145   [(global_store v4i32:$rw_gpr, i32:$index_gpr)]
 146 >;
 147
 148 def RAT_STORE_TYPED_eg: CF_MEM_RAT_STORE_TYPED<1>;
 149
 150 } // End usesCustomInserter = 1
 151
 152 class VTX_READ_eg <string name, dag outs>
 153     : VTX_WORD0_eg, VTX_READ<name, outs, []> {
 154
 155   // Static fields
 156   let VC_INST = 0;
 157   let FETCH_TYPE = 2;
 158   let FETCH_WHOLE_QUAD = 0;
 159   let SRC_REL = 0;
 160   // XXX: We can infer this field based on the SRC_GPR.  This would allow us
 161   // to store vertex addresses in any channel, not just X.
 162   let SRC_SEL_X = 0;
 163
 164   let Inst{31-0} = Word0;
 165 }
 166
 167 def VTX_READ_8_eg
 168     : VTX_READ_eg <"VTX_READ_8 $dst_gpr, $src_gpr",
 169                    (outs R600_TReg32_X:$dst_gpr)> {
 170
 171   let MEGA_FETCH_COUNT = 1;
 172   let DST_SEL_X = 0;
 173   let DST_SEL_Y = 7;   // Masked
 174   let DST_SEL_Z = 7;   // Masked
 175   let DST_SEL_W = 7;   // Masked
 176   let DATA_FORMAT = 1; // FMT_8
 177 }
 178
 179 def VTX_READ_16_eg
 180     : VTX_READ_eg <"VTX_READ_16 $dst_gpr, $src_gpr",
 181                    (outs R600_TReg32_X:$dst_gpr)> {
 182   let MEGA_FETCH_COUNT = 2;
 183   let DST_SEL_X = 0;
 184   let DST_SEL_Y = 7;   // Masked
 185   let DST_SEL_Z = 7;   // Masked
 186   let DST_SEL_W = 7;   // Masked
 187   let DATA_FORMAT = 5; // FMT_16
 188
 189 }
 190
 191 def VTX_READ_32_eg
 192     : VTX_READ_eg <"VTX_READ_32 $dst_gpr, $src_gpr",
 193                    (outs R600_TReg32_X:$dst_gpr)> {
 194
 195   let MEGA_FETCH_COUNT = 4;
 196   let DST_SEL_X        = 0;
 197   let DST_SEL_Y        = 7;   // Masked
 198   let DST_SEL_Z        = 7;   // Masked
 199   let DST_SEL_W        = 7;   // Masked
 200   let DATA_FORMAT      = 0xD; // COLOR_32
 201
 202   // This is not really necessary, but there were some GPU hangs that appeared
 203   // to be caused by ALU instructions in the next instruction group that wrote
 204   // to the $src_gpr registers of the VTX_READ.
 205   // e.g.
 206   // %T3_X<def> = VTX_READ_PARAM_32_eg %T2_X<kill>, 24
 207   // %T2_X<def> = MOV %ZERO
 208   //Adding this constraint prevents this from happening.
 209   let Constraints = "$src_gpr.ptr = $dst_gpr";
 210 }
 211
 212 def VTX_READ_64_eg
 213     : VTX_READ_eg <"VTX_READ_64 $dst_gpr.XY, $src_gpr",
 214                    (outs R600_Reg64:$dst_gpr)> {
 215
 216   let MEGA_FETCH_COUNT = 8;
 217   let DST_SEL_X        = 0;
 218   let DST_SEL_Y        = 1;
 219   let DST_SEL_Z        = 7;
 220   let DST_SEL_W        = 7;
 221   let DATA_FORMAT      = 0x1D; // COLOR_32_32
 222 }
 223
 224 def VTX_READ_128_eg
 225     : VTX_READ_eg <"VTX_READ_128 $dst_gpr.XYZW, $src_gpr",
 226                    (outs R600_Reg128:$dst_gpr)> {
 227
 228   let MEGA_FETCH_COUNT = 16;
 229   let DST_SEL_X        =  0;
 230   let DST_SEL_Y        =  1;
 231   let DST_SEL_Z        =  2;
 232   let DST_SEL_W        =  3;
 233   let DATA_FORMAT      =  0x22; // COLOR_32_32_32_32
 234
 235   // XXX: Need to force VTX_READ_128 instructions to write to the same register
 236   // that holds its buffer address to avoid potential hangs.  We can't use
 237   // the same constraint as VTX_READ_32_eg, because the $src_gpr.ptr and $dst
 238   // registers are different sizes.
 239 }
 240
 241 //===----------------------------------------------------------------------===//
 242 // VTX Read from parameter memory space
 243 //===----------------------------------------------------------------------===//
 244 def : Pat<(i32:$dst_gpr (vtx_id3_az_extloadi8 ADDRVTX_READ:$src_gpr)),
 245           (VTX_READ_8_eg MEMxi:$src_gpr, 3)>;
 246 def : Pat<(i32:$dst_gpr (vtx_id3_az_extloadi16 ADDRVTX_READ:$src_gpr)),
 247           (VTX_READ_16_eg MEMxi:$src_gpr, 3)>;
 248 def : Pat<(i32:$dst_gpr (vtx_id3_load ADDRVTX_READ:$src_gpr)),
 249           (VTX_READ_32_eg MEMxi:$src_gpr, 3)>;
 250 def : Pat<(v2i32:$dst_gpr (vtx_id3_load ADDRVTX_READ:$src_gpr)),
 251           (VTX_READ_64_eg MEMxi:$src_gpr, 3)>;
 252 def : Pat<(v4i32:$dst_gpr (vtx_id3_load ADDRVTX_READ:$src_gpr)),
 253           (VTX_READ_128_eg MEMxi:$src_gpr, 3)>;
 254
 255 //===----------------------------------------------------------------------===//
 256 // VTX Read from constant memory space
 257 //===----------------------------------------------------------------------===//
 258 def : Pat<(i32:$dst_gpr (vtx_id2_az_extloadi8 ADDRVTX_READ:$src_gpr)),
 259           (VTX_READ_8_eg MEMxi:$src_gpr, 2)>;
 260 def : Pat<(i32:$dst_gpr (vtx_id2_az_extloadi16 ADDRVTX_READ:$src_gpr)),
 261           (VTX_READ_16_eg MEMxi:$src_gpr, 2)>;
 262 def : Pat<(i32:$dst_gpr (vtx_id2_load ADDRVTX_READ:$src_gpr)),
 263           (VTX_READ_32_eg MEMxi:$src_gpr, 2)>;
 264 def : Pat<(v2i32:$dst_gpr (vtx_id2_load ADDRVTX_READ:$src_gpr)),
 265           (VTX_READ_64_eg MEMxi:$src_gpr, 2)>;
 266 def : Pat<(v4i32:$dst_gpr (vtx_id2_load ADDRVTX_READ:$src_gpr)),
 267           (VTX_READ_128_eg MEMxi:$src_gpr, 2)>;
 268
 269 //===----------------------------------------------------------------------===//
 270 // VTX Read from global memory space
 271 //===----------------------------------------------------------------------===//
 272 def : Pat<(i32:$dst_gpr (vtx_id1_az_extloadi8 ADDRVTX_READ:$src_gpr)),
 273           (VTX_READ_8_eg MEMxi:$src_gpr, 1)>;
 274 def : Pat<(i32:$dst_gpr (vtx_id1_az_extloadi16 ADDRVTX_READ:$src_gpr)),
 275           (VTX_READ_16_eg MEMxi:$src_gpr, 1)>;
 276 def : Pat<(i32:$dst_gpr (vtx_id1_load ADDRVTX_READ:$src_gpr)),
 277           (VTX_READ_32_eg MEMxi:$src_gpr, 1)>;
 278 def : Pat<(v2i32:$dst_gpr (vtx_id1_load ADDRVTX_READ:$src_gpr)),
 279           (VTX_READ_64_eg MEMxi:$src_gpr, 1)>;
 280 def : Pat<(v4i32:$dst_gpr (vtx_id1_load ADDRVTX_READ:$src_gpr)),
 281           (VTX_READ_128_eg MEMxi:$src_gpr, 1)>;
 282
 283 } // End Predicates = [isEG]
 284
 285 //===----------------------------------------------------------------------===//
 286 // Evergreen / Cayman Instructions
 287 //===----------------------------------------------------------------------===//
 288
 289 let Predicates = [isEGorCayman] in {
 290
 291 multiclass AtomicPat<Instruction inst_ret, Instruction inst_noret,
 292                      SDPatternOperator node_ret, SDPatternOperator node_noret> {
 293   // FIXME: Add _RTN version. We need per WI scratch location to store the old value
 294   // EXTRACT_SUBREG here is dummy, we know the node has no uses
 295   def : Pat<(i32 (node_noret i32:$ptr, i32:$data)),
 296             (EXTRACT_SUBREG (inst_noret
 297               (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), $data, sub0), $ptr), sub1)>;
 298 }
 299 multiclass AtomicIncDecPat<Instruction inst_ret, Instruction inst_noret,
 300                      SDPatternOperator node_ret, SDPatternOperator node_noret, int C> {
 301   // FIXME: Add _RTN version. We need per WI scratch location to store the old value
 302   // EXTRACT_SUBREG here is dummy, we know the node has no uses
 303   def : Pat<(i32 (node_noret i32:$ptr, C)),
 304             (EXTRACT_SUBREG (inst_noret
 305               (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), (MOV_IMM_I32 -1), sub0), $ptr), sub1)>;
 306 }
 307
 308 // CMPSWAP is pattern is special
 309 // EXTRACT_SUBREG here is dummy, we know the node has no uses
 310 // FIXME: Add _RTN version. We need per WI scratch location to store the old value
 311 def : Pat<(i32 (atomic_cmp_swap_global_noret i32:$ptr, i32:$cmp, i32:$data)),
 312           (EXTRACT_SUBREG (RAT_ATOMIC_CMPXCHG_INT_NORET
 313             (INSERT_SUBREG
 314               (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), $cmp, sub3),
 315             $data, sub0),
 316           $ptr), sub1)>;
 317
 318 defm AtomicSwapPat : AtomicPat <RAT_ATOMIC_XCHG_INT_RTN,
 319                                 RAT_ATOMIC_XCHG_INT_NORET,
 320                                 atomic_swap_global_ret,
 321                                 atomic_swap_global_noret>;
 322 defm AtomicAddPat : AtomicPat <RAT_ATOMIC_ADD_RTN, RAT_ATOMIC_ADD_NORET,
 323                                atomic_add_global_ret, atomic_add_global_noret>;
 324 defm AtomicSubPat : AtomicPat <RAT_ATOMIC_SUB_RTN, RAT_ATOMIC_SUB_NORET,
 325                                atomic_sub_global_ret, atomic_sub_global_noret>;
 326 defm AtomicMinPat : AtomicPat <RAT_ATOMIC_MIN_INT_RTN,
 327                                RAT_ATOMIC_MIN_INT_NORET,
 328                                atomic_min_global_ret, atomic_min_global_noret>;
 329 defm AtomicUMinPat : AtomicPat <RAT_ATOMIC_MIN_UINT_RTN,
 330                                 RAT_ATOMIC_MIN_UINT_NORET,
 331                                 atomic_umin_global_ret, atomic_umin_global_noret>;
 332 defm AtomicMaxPat : AtomicPat <RAT_ATOMIC_MAX_INT_RTN,
 333                                RAT_ATOMIC_MAX_INT_NORET,
 334                                atomic_max_global_ret, atomic_max_global_noret>;
 335 defm AtomicUMaxPat : AtomicPat <RAT_ATOMIC_MAX_UINT_RTN,
 336                                 RAT_ATOMIC_MAX_UINT_NORET,
 337                                 atomic_umax_global_ret, atomic_umax_global_noret>;
 338 defm AtomicAndPat : AtomicPat <RAT_ATOMIC_AND_RTN, RAT_ATOMIC_AND_NORET,
 339                                atomic_and_global_ret, atomic_and_global_noret>;
 340 defm AtomicOrPat : AtomicPat <RAT_ATOMIC_OR_RTN, RAT_ATOMIC_OR_NORET,
 341                               atomic_or_global_ret, atomic_or_global_noret>;
 342 defm AtomicXorPat : AtomicPat <RAT_ATOMIC_XOR_RTN, RAT_ATOMIC_XOR_NORET,
 343                                atomic_xor_global_ret, atomic_xor_global_noret>;
 344 defm AtomicIncAddPat : AtomicIncDecPat <RAT_ATOMIC_INC_UINT_RTN,
 345                                         RAT_ATOMIC_INC_UINT_NORET,
 346                                         atomic_add_global_ret,
 347                                         atomic_add_global_noret, 1>;
 348 defm AtomicIncSubPat : AtomicIncDecPat <RAT_ATOMIC_INC_UINT_RTN,
 349                                         RAT_ATOMIC_INC_UINT_NORET,
 350                                         atomic_sub_global_ret,
 351                                         atomic_sub_global_noret, -1>;
 352 defm AtomicDecAddPat : AtomicIncDecPat <RAT_ATOMIC_DEC_UINT_RTN,
 353                                         RAT_ATOMIC_DEC_UINT_NORET,
 354                                         atomic_add_global_ret,
 355                                         atomic_add_global_noret, -1>;
 356 defm AtomicDecSubPat : AtomicIncDecPat <RAT_ATOMIC_DEC_UINT_RTN,
 357                                         RAT_ATOMIC_DEC_UINT_NORET,
 358                                         atomic_sub_global_ret,
 359                                         atomic_sub_global_noret, 1>;
 360
 361 // Should be predicated on FeatureFP64
 362 // def FMA_64 : R600_3OP <
 363 //   0xA, "FMA_64",
 364 //   [(set f64:$dst, (fma f64:$src0, f64:$src1, f64:$src2))]
 365 // >;
 366
 367 // BFE_UINT - bit_extract, an optimization for mask and shift
 368 // Src0 = Input
 369 // Src1 = Offset
 370 // Src2 = Width
 371 //
 372 // bit_extract = (Input << (32 - Offset - Width)) >> (32 - Width)
 373 //
 374 // Example Usage:
 375 // (Offset, Width)
 376 //
 377 // (0, 8)  = (Input << 24) >> 24 = (Input &  0xff)       >> 0
 378 // (8, 8)  = (Input << 16) >> 24 = (Input &  0xffff)     >> 8
 379 // (16, 8) = (Input <<  8) >> 24 = (Input &  0xffffff)   >> 16
 380 // (24, 8) = (Input <<  0) >> 24 = (Input &  0xffffffff) >> 24
 381 def BFE_UINT_eg : R600_3OP <0x4, "BFE_UINT",
 382   [(set i32:$dst, (AMDGPUbfe_u32 i32:$src0, i32:$src1, i32:$src2))],
 383   VecALU
 384 >;
 385
 386 def BFE_INT_eg : R600_3OP <0x5, "BFE_INT",
 387   [(set i32:$dst, (AMDGPUbfe_i32 i32:$src0, i32:$src1, i32:$src2))],
 388   VecALU
 389 >;
 390
 391 defm : BFEPattern <BFE_UINT_eg, BFE_INT_eg, MOV_IMM_I32>;
 392
 393 def BFI_INT_eg : R600_3OP <0x06, "BFI_INT",
 394   [(set i32:$dst, (AMDGPUbfi i32:$src0, i32:$src1, i32:$src2))],
 395   VecALU
 396 >;
 397
 398 def : Pat<(i32 (sext_inreg i32:$src, i1)),
 399   (BFE_INT_eg i32:$src, (i32 ZERO), (i32 ONE_INT))>;
 400 def : Pat<(i32 (sext_inreg i32:$src, i8)),
 401   (BFE_INT_eg i32:$src, (i32 ZERO), (MOV_IMM_I32 8))>;
 402 def : Pat<(i32 (sext_inreg i32:$src, i16)),
 403   (BFE_INT_eg i32:$src, (i32 ZERO), (MOV_IMM_I32 16))>;
 404
 405 defm : BFIPatterns <BFI_INT_eg, MOV_IMM_I32, R600_Reg64>;
 406
 407 def BFM_INT_eg : R600_2OP <0xA0, "BFM_INT",
 408   [(set i32:$dst, (AMDGPUbfm i32:$src0, i32:$src1))],
 409   VecALU
 410 >;
 411
 412 def MULADD_UINT24_eg : R600_3OP <0x10, "MULADD_UINT24",
 413   [(set i32:$dst, (AMDGPUmad_u24 i32:$src0, i32:$src1, i32:$src2))], VecALU
 414 >;
 415
 416 def : UMad24Pat<MULADD_UINT24_eg>;
 417
 418 def BIT_ALIGN_INT_eg : R600_3OP <0xC, "BIT_ALIGN_INT", [], VecALU>;
 419 def : ROTRPattern <BIT_ALIGN_INT_eg>;
 420 def MULADD_eg : MULADD_Common<0x14>;
 421 def MULADD_IEEE_eg : MULADD_IEEE_Common<0x18>;
 422 def FMA_eg : FMA_Common<0x7>;
 423 def ASHR_eg : ASHR_Common<0x15>;
 424 def LSHR_eg : LSHR_Common<0x16>;
 425 def LSHL_eg : LSHL_Common<0x17>;
 426 def CNDE_eg : CNDE_Common<0x19>;
 427 def CNDGT_eg : CNDGT_Common<0x1A>;
 428 def CNDGE_eg : CNDGE_Common<0x1B>;
 429 def MUL_LIT_eg : MUL_LIT_Common<0x1F>;
 430 def LOG_CLAMPED_eg : LOG_CLAMPED_Common<0x82>;
 431 def MUL_UINT24_eg : R600_2OP <0xB5, "MUL_UINT24",
 432   [(set i32:$dst, (AMDGPUmul_u24 i32:$src0, i32:$src1))], VecALU
 433 >;
 434 def DOT4_eg : DOT4_Common<0xBE>;
 435 defm CUBE_eg : CUBE_Common<0xC0>;
 436
 437
 438 def ADDC_UINT : R600_2OP_Helper <0x52, "ADDC_UINT", AMDGPUcarry>;
 439 def SUBB_UINT : R600_2OP_Helper <0x53, "SUBB_UINT", AMDGPUborrow>;
 440
 441 def FLT32_TO_FLT16 : R600_1OP_Helper <0xA2, "FLT32_TO_FLT16", AMDGPUfp_to_f16, VecALU>;
 442 def FLT16_TO_FLT32 : R600_1OP_Helper <0xA3, "FLT16_TO_FLT32", f16_to_fp, VecALU>;
 443 def BCNT_INT : R600_1OP_Helper <0xAA, "BCNT_INT", ctpop, VecALU>;
 444 def FFBH_UINT : R600_1OP_Helper <0xAB, "FFBH_UINT", AMDGPUffbh_u32, VecALU>;
 445 def FFBL_INT : R600_1OP_Helper <0xAC, "FFBL_INT", cttz_zero_undef, VecALU>;
 446
 447 let hasSideEffects = 1 in {
 448   def MOVA_INT_eg : R600_1OP <0xCC, "MOVA_INT", [], VecALU>;
 449 }
 450
 451 def FLT_TO_INT_eg : FLT_TO_INT_Common<0x50> {
 452   let Pattern = [];
 453   let Itinerary = AnyALU;
 454 }
 455
 456 def INT_TO_FLT_eg : INT_TO_FLT_Common<0x9B>;
 457
 458 def FLT_TO_UINT_eg : FLT_TO_UINT_Common<0x9A> {
 459   let Pattern = [];
 460 }
 461
 462 def UINT_TO_FLT_eg : UINT_TO_FLT_Common<0x9C>;
 463
 464 def GROUP_BARRIER : InstR600 <
 465     (outs), (ins), "  GROUP_BARRIER", [(int_r600_group_barrier)], AnyALU>,
 466     R600ALU_Word0,
 467     R600ALU_Word1_OP2 <0x54> {
 468
 469   let dst = 0;
 470   let dst_rel = 0;
 471   let src0 = 0;
 472   let src0_rel = 0;
 473   let src0_neg = 0;
 474   let src0_abs = 0;
 475   let src1 = 0;
 476   let src1_rel = 0;
 477   let src1_neg = 0;
 478   let src1_abs = 0;
 479   let write = 0;
 480   let omod = 0;
 481   let clamp = 0;
 482   let last = 1;
 483   let bank_swizzle = 0;
 484   let pred_sel = 0;
 485   let update_exec_mask = 0;
 486   let update_pred = 0;
 487
 488   let Inst{31-0}  = Word0;
 489   let Inst{63-32} = Word1;
 490
 491   let ALUInst = 1;
 492 }
 493
 494 //===----------------------------------------------------------------------===//
 495 // LDS Instructions
 496 //===----------------------------------------------------------------------===//
 497 class R600_LDS  <bits<6> op, dag outs, dag ins, string asm,
 498                  list<dag> pattern = []> :
 499
 500     InstR600 <outs, ins, asm, pattern, XALU>,
 501     R600_ALU_LDS_Word0,
 502     R600LDS_Word1 {
 503
 504   bits<6>  offset = 0;
 505   let lds_op = op;
 506
 507   let Word1{27} = offset{0};
 508   let Word1{12} = offset{1};
 509   let Word1{28} = offset{2};
 510   let Word1{31} = offset{3};
 511   let Word0{12} = offset{4};
 512   let Word0{25} = offset{5};
 513
 514
 515   let Inst{31-0}  = Word0;
 516   let Inst{63-32} = Word1;
 517
 518   let ALUInst = 1;
 519   let HasNativeOperands = 1;
 520   let UseNamedOperandTable = 1;
 521 }
 522
 523 class R600_LDS_1A <bits<6> lds_op, string name, list<dag> pattern> : R600_LDS <
 524   lds_op,
 525   (outs R600_Reg32:$dst),
 526   (ins R600_Reg32:$src0, REL:$src0_rel, SEL:$src0_sel,
 527        LAST:$last, R600_Pred:$pred_sel,
 528        BANK_SWIZZLE:$bank_swizzle),
 529   "  "#name#" $last OQAP, $src0$src0_rel $pred_sel",
 530   pattern
 531   > {
 532
 533   let src1 = 0;
 534   let src1_rel = 0;
 535   let src2 = 0;
 536   let src2_rel = 0;
 537
 538   let usesCustomInserter = 1;
 539   let LDS_1A = 1;
 540   let DisableEncoding = "$dst";
 541 }
 542
 543 class R600_LDS_1A1D <bits<6> lds_op, dag outs, string name, list<dag> pattern,
 544                      string dst =""> :
 545     R600_LDS <
 546   lds_op, outs,
 547   (ins R600_Reg32:$src0, REL:$src0_rel, SEL:$src0_sel,
 548        R600_Reg32:$src1, REL:$src1_rel, SEL:$src1_sel,
 549        LAST:$last, R600_Pred:$pred_sel,
 550        BANK_SWIZZLE:$bank_swizzle),
 551   "  "#name#" $last "#dst#"$src0$src0_rel, $src1$src1_rel, $pred_sel",
 552   pattern
 553   > {
 554
 555   field string BaseOp;
 556
 557   let src2 = 0;
 558   let src2_rel = 0;
 559   let LDS_1A1D = 1;
 560 }
 561
 562 class R600_LDS_1A1D_NORET <bits<6> lds_op, string name, list<dag> pattern> :
 563     R600_LDS_1A1D <lds_op, (outs), name, pattern> {
 564   let BaseOp = name;
 565 }
 566
 567 class R600_LDS_1A1D_RET <bits<6> lds_op, string name, list<dag> pattern> :
 568     R600_LDS_1A1D <lds_op,  (outs R600_Reg32:$dst), name##"_RET", pattern, "OQAP, "> {
 569
 570   let BaseOp = name;
 571   let usesCustomInserter = 1;
 572   let DisableEncoding = "$dst";
 573 }
 574
 575 class R600_LDS_1A2D <bits<6> lds_op, dag outs, string name, list<dag> pattern,
 576                      string dst =""> :
 577     R600_LDS <
 578   lds_op, outs,
 579   (ins R600_Reg32:$src0, REL:$src0_rel, SEL:$src0_sel,
 580        R600_Reg32:$src1, REL:$src1_rel, SEL:$src1_sel,
 581        R600_Reg32:$src2, REL:$src2_rel, SEL:$src2_sel,
 582        LAST:$last, R600_Pred:$pred_sel, BANK_SWIZZLE:$bank_swizzle),
 583   "  "#name# "$last "#dst#"$src0$src0_rel, $src1$src1_rel, $src2$src2_rel, $pred_sel",
 584   pattern> {
 585
 586   field string BaseOp;
 587
 588   let LDS_1A1D = 0;
 589   let LDS_1A2D = 1;
 590 }
 591
 592 class R600_LDS_1A2D_NORET <bits<6> lds_op, string name, list<dag> pattern> :
 593     R600_LDS_1A2D <lds_op, (outs), name, pattern> {
 594   let BaseOp = name;
 595 }
 596
 597 class R600_LDS_1A2D_RET <bits<6> lds_op, string name, list<dag> pattern> :
 598     R600_LDS_1A2D <lds_op, (outs R600_Reg32:$dst), name, pattern> {
 599
 600   let BaseOp = name;
 601   let usesCustomInserter = 1;
 602   let DisableEncoding = "$dst";
 603 }
 604
 605 def LDS_ADD : R600_LDS_1A1D_NORET <0x0, "LDS_ADD", [] >;
 606 def LDS_SUB : R600_LDS_1A1D_NORET <0x1, "LDS_SUB", [] >;
 607 def LDS_AND : R600_LDS_1A1D_NORET <0x9, "LDS_AND", [] >;
 608 def LDS_OR : R600_LDS_1A1D_NORET <0xa, "LDS_OR", [] >;
 609 def LDS_XOR : R600_LDS_1A1D_NORET <0xb, "LDS_XOR", [] >;
 610 def LDS_WRXCHG: R600_LDS_1A1D_NORET <0xd, "LDS_WRXCHG", [] >;
 611 def LDS_CMPST: R600_LDS_1A2D_NORET <0x10, "LDS_CMPST", [] >;
 612 def LDS_MIN_INT : R600_LDS_1A1D_NORET <0x5, "LDS_MIN_INT", [] >;
 613 def LDS_MAX_INT : R600_LDS_1A1D_NORET <0x6, "LDS_MAX_INT", [] >;
 614 def LDS_MIN_UINT : R600_LDS_1A1D_NORET <0x7, "LDS_MIN_UINT", [] >;
 615 def LDS_MAX_UINT : R600_LDS_1A1D_NORET <0x8, "LDS_MAX_UINT", [] >;
 616 def LDS_WRITE : R600_LDS_1A1D_NORET <0xD, "LDS_WRITE",
 617   [(local_store (i32 R600_Reg32:$src1), R600_Reg32:$src0)]
 618 >;
 619 def LDS_BYTE_WRITE : R600_LDS_1A1D_NORET<0x12, "LDS_BYTE_WRITE",
 620   [(truncstorei8_local i32:$src1, i32:$src0)]
 621 >;
 622 def LDS_SHORT_WRITE : R600_LDS_1A1D_NORET<0x13, "LDS_SHORT_WRITE",
 623   [(truncstorei16_local i32:$src1, i32:$src0)]
 624 >;
 625 def LDS_ADD_RET : R600_LDS_1A1D_RET <0x20, "LDS_ADD",
 626   [(set i32:$dst, (atomic_load_add_local i32:$src0, i32:$src1))]
 627 >;
 628 def LDS_SUB_RET : R600_LDS_1A1D_RET <0x21, "LDS_SUB",
 629   [(set i32:$dst, (atomic_load_sub_local i32:$src0, i32:$src1))]
 630 >;
 631 def LDS_AND_RET : R600_LDS_1A1D_RET <0x29, "LDS_AND",
 632   [(set i32:$dst, (atomic_load_and_local i32:$src0, i32:$src1))]
 633 >;
 634 def LDS_OR_RET : R600_LDS_1A1D_RET <0x2a, "LDS_OR",
 635   [(set i32:$dst, (atomic_load_or_local i32:$src0, i32:$src1))]
 636 >;
 637 def LDS_XOR_RET : R600_LDS_1A1D_RET <0x2b, "LDS_XOR",
 638   [(set i32:$dst, (atomic_load_xor_local i32:$src0, i32:$src1))]
 639 >;
 640 def LDS_MIN_INT_RET : R600_LDS_1A1D_RET <0x25, "LDS_MIN_INT",
 641   [(set i32:$dst, (atomic_load_min_local i32:$src0, i32:$src1))]
 642 >;
 643 def LDS_MAX_INT_RET : R600_LDS_1A1D_RET <0x26, "LDS_MAX_INT",
 644   [(set i32:$dst, (atomic_load_max_local i32:$src0, i32:$src1))]
 645 >;
 646 def LDS_MIN_UINT_RET : R600_LDS_1A1D_RET <0x27, "LDS_MIN_UINT",
 647   [(set i32:$dst, (atomic_load_umin_local i32:$src0, i32:$src1))]
 648 >;
 649 def LDS_MAX_UINT_RET : R600_LDS_1A1D_RET <0x28, "LDS_MAX_UINT",
 650   [(set i32:$dst, (atomic_load_umax_local i32:$src0, i32:$src1))]
 651 >;
 652 def LDS_WRXCHG_RET : R600_LDS_1A1D_RET <0x2d, "LDS_WRXCHG",
 653   [(set i32:$dst, (atomic_swap_local i32:$src0, i32:$src1))]
 654 >;
 655 def LDS_CMPST_RET : R600_LDS_1A2D_RET <0x30, "LDS_CMPST",
 656   [(set i32:$dst, (atomic_cmp_swap_32_local i32:$src0, i32:$src1, i32:$src2))]
 657 >;
 658 def LDS_READ_RET : R600_LDS_1A <0x32, "LDS_READ_RET",
 659   [(set (i32 R600_Reg32:$dst), (local_load R600_Reg32:$src0))]
 660 >;
 661 def LDS_BYTE_READ_RET : R600_LDS_1A <0x36, "LDS_BYTE_READ_RET",
 662   [(set i32:$dst, (sextloadi8_local i32:$src0))]
 663 >;
 664 def LDS_UBYTE_READ_RET : R600_LDS_1A <0x37, "LDS_UBYTE_READ_RET",
 665   [(set i32:$dst, (az_extloadi8_local i32:$src0))]
 666 >;
 667 def LDS_SHORT_READ_RET : R600_LDS_1A <0x38, "LDS_SHORT_READ_RET",
 668   [(set i32:$dst, (sextloadi16_local i32:$src0))]
 669 >;
 670 def LDS_USHORT_READ_RET : R600_LDS_1A <0x39, "LDS_USHORT_READ_RET",
 671   [(set i32:$dst, (az_extloadi16_local i32:$src0))]
 672 >;
 673
 674 // TRUNC is used for the FLT_TO_INT instructions to work around a
 675 // perceived problem where the rounding modes are applied differently
 676 // depending on the instruction and the slot they are in.
 677 // See:
 678 // https://bugs.freedesktop.org/show_bug.cgi?id=50232
 679 // Mesa commit: a1a0974401c467cb86ef818f22df67c21774a38c
 680 //
 681 // XXX: Lowering SELECT_CC will sometimes generate fp_to_[su]int nodes,
 682 // which do not need to be truncated since the fp values are 0.0f or 1.0f.
 683 // We should look into handling these cases separately.
 684 def : Pat<(fp_to_sint f32:$src0), (FLT_TO_INT_eg (TRUNC $src0))>;
 685
 686 def : Pat<(fp_to_uint f32:$src0), (FLT_TO_UINT_eg (TRUNC $src0))>;
 687
 688 // SHA-256 Patterns
 689 def : SHA256MaPattern <BFI_INT_eg, XOR_INT>;
 690
 691 def EG_ExportSwz : ExportSwzInst {
 692   let Word1{19-16} = 0; // BURST_COUNT
 693   let Word1{20} = 0; // VALID_PIXEL_MODE
 694   let Word1{21} = eop;
 695   let Word1{29-22} = inst;
 696   let Word1{30} = 0; // MARK
 697   let Word1{31} = 1; // BARRIER
 698 }
 699 defm : ExportPattern<EG_ExportSwz, 83>;
 700
 701 def EG_ExportBuf : ExportBufInst {
 702   let Word1{19-16} = 0; // BURST_COUNT
 703   let Word1{20} = 0; // VALID_PIXEL_MODE
 704   let Word1{21} = eop;
 705   let Word1{29-22} = inst;
 706   let Word1{30} = 0; // MARK
 707   let Word1{31} = 1; // BARRIER
 708 }
 709 defm : SteamOutputExportPattern<EG_ExportBuf, 0x40, 0x41, 0x42, 0x43>;
 710
 711 def CF_TC_EG : CF_CLAUSE_EG<1, (ins i32imm:$ADDR, i32imm:$COUNT),
 712   "TEX $COUNT @$ADDR"> {
 713   let POP_COUNT = 0;
 714 }
 715 def CF_VC_EG : CF_CLAUSE_EG<2, (ins i32imm:$ADDR, i32imm:$COUNT),
 716   "VTX $COUNT @$ADDR"> {
 717   let POP_COUNT = 0;
 718 }
 719 def WHILE_LOOP_EG : CF_CLAUSE_EG<6, (ins i32imm:$ADDR),
 720   "LOOP_START_DX10 @$ADDR"> {
 721   let POP_COUNT = 0;
 722   let COUNT = 0;
 723 }
 724 def END_LOOP_EG : CF_CLAUSE_EG<5, (ins i32imm:$ADDR), "END_LOOP @$ADDR"> {
 725   let POP_COUNT = 0;
 726   let COUNT = 0;
 727 }
 728 def LOOP_BREAK_EG : CF_CLAUSE_EG<9, (ins i32imm:$ADDR),
 729   "LOOP_BREAK @$ADDR"> {
 730   let POP_COUNT = 0;
 731   let COUNT = 0;
 732 }
 733 def CF_CONTINUE_EG : CF_CLAUSE_EG<8, (ins i32imm:$ADDR),
 734   "CONTINUE @$ADDR"> {
 735   let POP_COUNT = 0;
 736   let COUNT = 0;
 737 }
 738 def CF_JUMP_EG : CF_CLAUSE_EG<10, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
 739   "JUMP @$ADDR POP:$POP_COUNT"> {
 740   let COUNT = 0;
 741 }
 742 def CF_PUSH_EG : CF_CLAUSE_EG<11, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
 743                               "PUSH @$ADDR POP:$POP_COUNT"> {
 744   let COUNT = 0;
 745 }
 746 def CF_ELSE_EG : CF_CLAUSE_EG<13, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
 747   "ELSE @$ADDR POP:$POP_COUNT"> {
 748   let COUNT = 0;
 749 }
 750 def CF_CALL_FS_EG : CF_CLAUSE_EG<19, (ins), "CALL_FS"> {
 751   let ADDR = 0;
 752   let COUNT = 0;
 753   let POP_COUNT = 0;
 754 }
 755 def POP_EG : CF_CLAUSE_EG<14, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
 756   "POP @$ADDR POP:$POP_COUNT"> {
 757   let COUNT = 0;
 758 }
 759 def CF_END_EG :  CF_CLAUSE_EG<0, (ins), "CF_END"> {
 760   let COUNT = 0;
 761   let POP_COUNT = 0;
 762   let ADDR = 0;
 763   let END_OF_PROGRAM = 1;
 764 }
 765
 766 } // End Predicates = [isEGorCayman]