contrib/llvm/lib/Target/AMDGPU/R600Instructions.td

   1 //===-- R600Instructions.td - R600 Instruction defs  -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // TableGen definitions for instructions which are available on R600 family
  11 // GPUs.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "R600Intrinsics.td"
  16 include "R600InstrFormats.td"
  17
  18 class InstR600ISA <dag outs, dag ins, string asm, list<dag> pattern = []> :
  19     InstR600 <outs, ins, asm, pattern, NullALU> {
  20
  21   let Namespace = "AMDGPU";
  22 }
  23
  24 def MEMxi : Operand<iPTR> {
  25   let MIOperandInfo = (ops R600_TReg32_X:$ptr, i32imm:$index);
  26   let PrintMethod = "printMemOperand";
  27 }
  28
  29 def MEMrr : Operand<iPTR> {
  30   let MIOperandInfo = (ops R600_Reg32:$ptr, R600_Reg32:$index);
  31 }
  32
  33 // Operands for non-registers
  34
  35 class InstFlag<string PM = "printOperand", int Default = 0>
  36     : OperandWithDefaultOps <i32, (ops (i32 Default))> {
  37   let PrintMethod = PM;
  38 }
  39
  40 // src_sel for ALU src operands, see also ALU_CONST, ALU_PARAM registers
  41 def SEL : OperandWithDefaultOps <i32, (ops (i32 -1))> {
  42   let PrintMethod = "printSel";
  43 }
  44 def BANK_SWIZZLE : OperandWithDefaultOps <i32, (ops (i32 0))> {
  45   let PrintMethod = "printBankSwizzle";
  46 }
  47
  48 def LITERAL : InstFlag<"printLiteral">;
  49
  50 def WRITE : InstFlag <"printWrite", 1>;
  51 def OMOD : InstFlag <"printOMOD">;
  52 def REL : InstFlag <"printRel">;
  53 def CLAMP : InstFlag <"printClamp">;
  54 def NEG : InstFlag <"printNeg">;
  55 def ABS : InstFlag <"printAbs">;
  56 def UEM : InstFlag <"printUpdateExecMask">;
  57 def UP : InstFlag <"printUpdatePred">;
  58
  59 // XXX: The r600g finalizer in Mesa expects last to be one in most cases.
  60 // Once we start using the packetizer in this backend we should have this
  61 // default to 0.
  62 def LAST : InstFlag<"printLast", 1>;
  63 def RSel : Operand<i32> {
  64   let PrintMethod = "printRSel";
  65 }
  66 def CT: Operand<i32> {
  67   let PrintMethod = "printCT";
  68 }
  69
  70 def FRAMEri : Operand<iPTR> {
  71   let MIOperandInfo = (ops R600_Reg32:$ptr, i32imm:$index);
  72 }
  73
  74 def ADDRParam : ComplexPattern<i32, 2, "SelectADDRParam", [], []>;
  75 def ADDRDWord : ComplexPattern<i32, 1, "SelectADDRDWord", [], []>;
  76 def ADDRVTX_READ : ComplexPattern<i32, 2, "SelectADDRVTX_READ", [], []>;
  77 def ADDRGA_CONST_OFFSET : ComplexPattern<i32, 1, "SelectGlobalValueConstantOffset", [], []>;
  78 def ADDRGA_VAR_OFFSET : ComplexPattern<i32, 2, "SelectGlobalValueVariableOffset", [], []>;
  79
  80
  81 def R600_Pred : PredicateOperand<i32, (ops R600_Predicate),
  82                                      (ops PRED_SEL_OFF)>;
  83
  84
  85 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
  86
  87 // Class for instructions with only one source register.
  88 // If you add new ins to this instruction, make sure they are listed before
  89 // $literal, because the backend currently assumes that the last operand is
  90 // a literal.  Also be sure to update the enum R600Op1OperandIndex::ROI in
  91 // R600Defines.h, R600InstrInfo::buildDefaultInstruction(),
  92 // and R600InstrInfo::getOperandIdx().
  93 class R600_1OP <bits<11> inst, string opName, list<dag> pattern,
  94                 InstrItinClass itin = AnyALU> :
  95     InstR600 <(outs R600_Reg32:$dst),
  96               (ins WRITE:$write, OMOD:$omod, REL:$dst_rel, CLAMP:$clamp,
  97                    R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, ABS:$src0_abs, SEL:$src0_sel,
  98                    LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
  99                    BANK_SWIZZLE:$bank_swizzle),
 100               !strconcat("  ", opName,
 101                    "$clamp $last $dst$write$dst_rel$omod, "
 102                    "$src0_neg$src0_abs$src0$src0_abs$src0_rel, "
 103                    "$pred_sel $bank_swizzle"),
 104               pattern,
 105               itin>,
 106     R600ALU_Word0,
 107     R600ALU_Word1_OP2 <inst> {
 108
 109   let src1 = 0;
 110   let src1_rel = 0;
 111   let src1_neg = 0;
 112   let src1_abs = 0;
 113   let update_exec_mask = 0;
 114   let update_pred = 0;
 115   let HasNativeOperands = 1;
 116   let Op1 = 1;
 117   let ALUInst = 1;
 118   let DisableEncoding = "$literal";
 119   let UseNamedOperandTable = 1;
 120
 121   let Inst{31-0}  = Word0;
 122   let Inst{63-32} = Word1;
 123 }
 124
 125 class R600_1OP_Helper <bits<11> inst, string opName, SDPatternOperator node,
 126                     InstrItinClass itin = AnyALU> :
 127     R600_1OP <inst, opName,
 128               [(set R600_Reg32:$dst, (node R600_Reg32:$src0))], itin
 129 >;
 130
 131 // If you add or change the operands for R600_2OP instructions, you must
 132 // also update the R600Op2OperandIndex::ROI enum in R600Defines.h,
 133 // R600InstrInfo::buildDefaultInstruction(), and R600InstrInfo::getOperandIdx().
 134 class R600_2OP <bits<11> inst, string opName, list<dag> pattern,
 135                 InstrItinClass itin = AnyALU> :
 136   InstR600 <(outs R600_Reg32:$dst),
 137           (ins UEM:$update_exec_mask, UP:$update_pred, WRITE:$write,
 138                OMOD:$omod, REL:$dst_rel, CLAMP:$clamp,
 139                R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, ABS:$src0_abs, SEL:$src0_sel,
 140                R600_Reg32:$src1, NEG:$src1_neg, REL:$src1_rel, ABS:$src1_abs, SEL:$src1_sel,
 141                LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
 142                BANK_SWIZZLE:$bank_swizzle),
 143           !strconcat("  ", opName,
 144                 "$clamp $last $update_exec_mask$update_pred$dst$write$dst_rel$omod, "
 145                 "$src0_neg$src0_abs$src0$src0_abs$src0_rel, "
 146                 "$src1_neg$src1_abs$src1$src1_abs$src1_rel, "
 147                 "$pred_sel $bank_swizzle"),
 148           pattern,
 149           itin>,
 150     R600ALU_Word0,
 151     R600ALU_Word1_OP2 <inst> {
 152
 153   let HasNativeOperands = 1;
 154   let Op2 = 1;
 155   let ALUInst = 1;
 156   let DisableEncoding = "$literal";
 157   let UseNamedOperandTable = 1;
 158
 159   let Inst{31-0}  = Word0;
 160   let Inst{63-32} = Word1;
 161 }
 162
 163 class R600_2OP_Helper <bits<11> inst, string opName,
 164                        SDPatternOperator node = null_frag,
 165                        InstrItinClass itin = AnyALU> :
 166     R600_2OP <inst, opName,
 167               [(set R600_Reg32:$dst, (node R600_Reg32:$src0,
 168                                            R600_Reg32:$src1))], itin
 169 >;
 170
 171 // If you add our change the operands for R600_3OP instructions, you must
 172 // also update the R600Op3OperandIndex::ROI enum in R600Defines.h,
 173 // R600InstrInfo::buildDefaultInstruction(), and
 174 // R600InstrInfo::getOperandIdx().
 175 class R600_3OP <bits<5> inst, string opName, list<dag> pattern,
 176                 InstrItinClass itin = AnyALU> :
 177   InstR600 <(outs R600_Reg32:$dst),
 178           (ins REL:$dst_rel, CLAMP:$clamp,
 179                R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, SEL:$src0_sel,
 180                R600_Reg32:$src1, NEG:$src1_neg, REL:$src1_rel, SEL:$src1_sel,
 181                R600_Reg32:$src2, NEG:$src2_neg, REL:$src2_rel, SEL:$src2_sel,
 182                LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
 183                BANK_SWIZZLE:$bank_swizzle),
 184           !strconcat("  ", opName, "$clamp $last $dst$dst_rel, "
 185                              "$src0_neg$src0$src0_rel, "
 186                              "$src1_neg$src1$src1_rel, "
 187                              "$src2_neg$src2$src2_rel, "
 188                              "$pred_sel"
 189                              "$bank_swizzle"),
 190           pattern,
 191           itin>,
 192     R600ALU_Word0,
 193     R600ALU_Word1_OP3<inst>{
 194
 195   let HasNativeOperands = 1;
 196   let DisableEncoding = "$literal";
 197   let Op3 = 1;
 198   let UseNamedOperandTable = 1;
 199   let ALUInst = 1;
 200
 201   let Inst{31-0}  = Word0;
 202   let Inst{63-32} = Word1;
 203 }
 204
 205 class R600_REDUCTION <bits<11> inst, dag ins, string asm, list<dag> pattern,
 206                       InstrItinClass itin = VecALU> :
 207   InstR600 <(outs R600_Reg32:$dst),
 208           ins,
 209           asm,
 210           pattern,
 211           itin>;
 212
 213
 214
 215 } // End mayLoad = 1, mayStore = 0, hasSideEffects = 0
 216
 217 def TEX_SHADOW : PatLeaf<
 218   (imm),
 219   [{uint32_t TType = (uint32_t)N->getZExtValue();
 220     return (TType >= 6 && TType <= 8) || TType == 13;
 221   }]
 222 >;
 223
 224 def TEX_RECT : PatLeaf<
 225   (imm),
 226   [{uint32_t TType = (uint32_t)N->getZExtValue();
 227     return TType == 5;
 228   }]
 229 >;
 230
 231 def TEX_ARRAY : PatLeaf<
 232   (imm),
 233   [{uint32_t TType = (uint32_t)N->getZExtValue();
 234     return TType == 9 || TType == 10 || TType == 16;
 235   }]
 236 >;
 237
 238 def TEX_SHADOW_ARRAY : PatLeaf<
 239   (imm),
 240   [{uint32_t TType = (uint32_t)N->getZExtValue();
 241     return TType == 11 || TType == 12 || TType == 17;
 242   }]
 243 >;
 244
 245 class EG_CF_RAT <bits <8> cfinst, bits <6> ratinst, bits<4> ratid, bits<4> mask,
 246                  dag outs, dag ins, string asm, list<dag> pattern> :
 247     InstR600ISA <outs, ins, asm, pattern>,
 248     CF_ALLOC_EXPORT_WORD0_RAT, CF_ALLOC_EXPORT_WORD1_BUF  {
 249
 250   let rat_id = ratid;
 251   let rat_inst = ratinst;
 252   let rim         = 0;
 253   // XXX: Have a separate instruction for non-indexed writes.
 254   let type        = 1;
 255   let rw_rel      = 0;
 256   let elem_size   = 0;
 257
 258   let array_size  = 0;
 259   let comp_mask   = mask;
 260   let burst_count = 0;
 261   let vpm         = 0;
 262   let cf_inst = cfinst;
 263   let mark        = 0;
 264   let barrier     = 1;
 265
 266   let Inst{31-0} = Word0;
 267   let Inst{63-32} = Word1;
 268   let IsExport = 1;
 269
 270 }
 271
 272 class VTX_READ <string name, dag outs, list<dag> pattern>
 273     : InstR600ISA <outs, (ins MEMxi:$src_gpr, i8imm:$buffer_id), !strconcat("  ", name, ", #$buffer_id"), pattern>,
 274       VTX_WORD1_GPR {
 275
 276   // Static fields
 277   let DST_REL = 0;
 278   // The docs say that if this bit is set, then DATA_FORMAT, NUM_FORMAT_ALL,
 279   // FORMAT_COMP_ALL, SRF_MODE_ALL, and ENDIAN_SWAP fields will be ignored,
 280   // however, based on my testing if USE_CONST_FIELDS is set, then all
 281   // these fields need to be set to 0.
 282   let USE_CONST_FIELDS = 0;
 283   let NUM_FORMAT_ALL = 1;
 284   let FORMAT_COMP_ALL = 0;
 285   let SRF_MODE_ALL = 0;
 286
 287   let Inst{63-32} = Word1;
 288   // LLVM can only encode 64-bit instructions, so these fields are manually
 289   // encoded in R600CodeEmitter
 290   //
 291   // bits<16> OFFSET;
 292   // bits<2>  ENDIAN_SWAP = 0;
 293   // bits<1>  CONST_BUF_NO_STRIDE = 0;
 294   // bits<1>  MEGA_FETCH = 0;
 295   // bits<1>  ALT_CONST = 0;
 296   // bits<2>  BUFFER_INDEX_MODE = 0;
 297
 298   // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
 299   // is done in R600CodeEmitter
 300   //
 301   // Inst{79-64} = OFFSET;
 302   // Inst{81-80} = ENDIAN_SWAP;
 303   // Inst{82}    = CONST_BUF_NO_STRIDE;
 304   // Inst{83}    = MEGA_FETCH;
 305   // Inst{84}    = ALT_CONST;
 306   // Inst{86-85} = BUFFER_INDEX_MODE;
 307   // Inst{95-86} = 0; Reserved
 308
 309   // VTX_WORD3 (Padding)
 310   //
 311   // Inst{127-96} = 0;
 312
 313   let VTXInst = 1;
 314 }
 315
 316 class LoadParamFrag <PatFrag load_type> : PatFrag <
 317   (ops node:$ptr), (load_type node:$ptr),
 318   [{ return isConstantLoad(cast<LoadSDNode>(N), 0) ||
 319             (cast<LoadSDNode>(N)->getAddressSpace() == AMDGPUASI.PARAM_I_ADDRESS); }]
 320 >;
 321
 322 def vtx_id3_az_extloadi8 : LoadParamFrag<az_extloadi8>;
 323 def vtx_id3_az_extloadi16 : LoadParamFrag<az_extloadi16>;
 324 def vtx_id3_load : LoadParamFrag<load>;
 325
 326 class LoadVtxId1 <PatFrag load> : PatFrag <
 327   (ops node:$ptr), (load node:$ptr), [{
 328   const MemSDNode *LD = cast<MemSDNode>(N);
 329   return LD->getAddressSpace() == AMDGPUASI.GLOBAL_ADDRESS ||
 330          (LD->getAddressSpace() == AMDGPUASI.CONSTANT_ADDRESS &&
 331            !isa<GlobalValue>(GetUnderlyingObject(
 332            LD->getMemOperand()->getValue(), CurDAG->getDataLayout())));
 333 }]>;
 334
 335 def vtx_id1_az_extloadi8 : LoadVtxId1 <az_extloadi8>;
 336 def vtx_id1_az_extloadi16 : LoadVtxId1 <az_extloadi16>;
 337 def vtx_id1_load : LoadVtxId1 <load>;
 338
 339 class LoadVtxId2 <PatFrag load> : PatFrag <
 340   (ops node:$ptr), (load node:$ptr), [{
 341   const MemSDNode *LD = cast<MemSDNode>(N);
 342   return LD->getAddressSpace() == AMDGPUASI.CONSTANT_ADDRESS &&
 343          isa<GlobalValue>(GetUnderlyingObject(
 344          LD->getMemOperand()->getValue(), CurDAG->getDataLayout()));
 345 }]>;
 346
 347 def vtx_id2_az_extloadi8 : LoadVtxId2 <az_extloadi8>;
 348 def vtx_id2_az_extloadi16 : LoadVtxId2 <az_extloadi16>;
 349 def vtx_id2_load : LoadVtxId2 <load>;
 350
 351 def isR600 : Predicate<"Subtarget->getGeneration() <= R600Subtarget::R700">;
 352
 353 def isR600toCayman
 354     : Predicate<
 355           "Subtarget->getGeneration() <= R600Subtarget::NORTHERN_ISLANDS">;
 356
 357 //===----------------------------------------------------------------------===//
 358 // R600 SDNodes
 359 //===----------------------------------------------------------------------===//
 360
 361 def INTERP_PAIR_XY :  AMDGPUShaderInst <
 362   (outs R600_TReg32_X:$dst0, R600_TReg32_Y:$dst1),
 363   (ins i32imm:$src0, R600_TReg32_Y:$src1, R600_TReg32_X:$src2),
 364   "INTERP_PAIR_XY $src0 $src1 $src2 : $dst0 dst1",
 365   []>;
 366
 367 def INTERP_PAIR_ZW :  AMDGPUShaderInst <
 368   (outs R600_TReg32_Z:$dst0, R600_TReg32_W:$dst1),
 369   (ins i32imm:$src0, R600_TReg32_Y:$src1, R600_TReg32_X:$src2),
 370   "INTERP_PAIR_ZW $src0 $src1 $src2 : $dst0 dst1",
 371   []>;
 372
 373 def CONST_ADDRESS: SDNode<"AMDGPUISD::CONST_ADDRESS",
 374   SDTypeProfile<1, -1, [SDTCisInt<0>, SDTCisPtrTy<1>]>,
 375   [SDNPVariadic]
 376 >;
 377
 378 def DOT4 : SDNode<"AMDGPUISD::DOT4",
 379   SDTypeProfile<1, 8, [SDTCisFP<0>, SDTCisVT<1, f32>, SDTCisVT<2, f32>,
 380       SDTCisVT<3, f32>, SDTCisVT<4, f32>, SDTCisVT<5, f32>,
 381       SDTCisVT<6, f32>, SDTCisVT<7, f32>, SDTCisVT<8, f32>]>,
 382   []
 383 >;
 384
 385 def COS_HW : SDNode<"AMDGPUISD::COS_HW",
 386   SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisFP<1>]>
 387 >;
 388
 389 def SIN_HW : SDNode<"AMDGPUISD::SIN_HW",
 390   SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisFP<1>]>
 391 >;
 392
 393 def TEXTURE_FETCH_Type : SDTypeProfile<1, 19, [SDTCisFP<0>]>;
 394
 395 def TEXTURE_FETCH: SDNode<"AMDGPUISD::TEXTURE_FETCH", TEXTURE_FETCH_Type, []>;
 396
 397 multiclass TexPattern<bits<32> TextureOp, Instruction inst, ValueType vt = v4f32> {
 398 def : Pat<(TEXTURE_FETCH (i32 TextureOp), vt:$SRC_GPR,
 399           (i32 imm:$srcx), (i32 imm:$srcy), (i32 imm:$srcz), (i32 imm:$srcw),
 400           (i32 imm:$offsetx), (i32 imm:$offsety), (i32 imm:$offsetz),
 401           (i32 imm:$DST_SEL_X), (i32 imm:$DST_SEL_Y), (i32 imm:$DST_SEL_Z),
 402           (i32 imm:$DST_SEL_W),
 403           (i32 imm:$RESOURCE_ID), (i32 imm:$SAMPLER_ID),
 404           (i32 imm:$COORD_TYPE_X), (i32 imm:$COORD_TYPE_Y), (i32 imm:$COORD_TYPE_Z),
 405           (i32 imm:$COORD_TYPE_W)),
 406           (inst R600_Reg128:$SRC_GPR,
 407           imm:$srcx, imm:$srcy, imm:$srcz, imm:$srcw,
 408           imm:$offsetx, imm:$offsety, imm:$offsetz,
 409           imm:$DST_SEL_X, imm:$DST_SEL_Y, imm:$DST_SEL_Z,
 410           imm:$DST_SEL_W,
 411           imm:$RESOURCE_ID, imm:$SAMPLER_ID,
 412           imm:$COORD_TYPE_X, imm:$COORD_TYPE_Y, imm:$COORD_TYPE_Z,
 413           imm:$COORD_TYPE_W)>;
 414 }
 415
 416 //===----------------------------------------------------------------------===//
 417 // Interpolation Instructions
 418 //===----------------------------------------------------------------------===//
 419
 420 def INTERP_VEC_LOAD :  AMDGPUShaderInst <
 421   (outs R600_Reg128:$dst),
 422   (ins i32imm:$src0),
 423   "INTERP_LOAD $src0 : $dst">;
 424
 425 def INTERP_XY : R600_2OP <0xD6, "INTERP_XY", []> {
 426   let bank_swizzle = 5;
 427 }
 428
 429 def INTERP_ZW : R600_2OP <0xD7, "INTERP_ZW", []> {
 430   let bank_swizzle = 5;
 431 }
 432
 433 def INTERP_LOAD_P0 : R600_1OP <0xE0, "INTERP_LOAD_P0", []>;
 434
 435 //===----------------------------------------------------------------------===//
 436 // Export Instructions
 437 //===----------------------------------------------------------------------===//
 438
 439 class ExportWord0 {
 440   field bits<32> Word0;
 441
 442   bits<13> arraybase;
 443   bits<2> type;
 444   bits<7> gpr;
 445   bits<2> elem_size;
 446
 447   let Word0{12-0} = arraybase;
 448   let Word0{14-13} = type;
 449   let Word0{21-15} = gpr;
 450   let Word0{22} = 0; // RW_REL
 451   let Word0{29-23} = 0; // INDEX_GPR
 452   let Word0{31-30} = elem_size;
 453 }
 454
 455 class ExportSwzWord1 {
 456   field bits<32> Word1;
 457
 458   bits<3> sw_x;
 459   bits<3> sw_y;
 460   bits<3> sw_z;
 461   bits<3> sw_w;
 462   bits<1> eop;
 463   bits<8> inst;
 464
 465   let Word1{2-0} = sw_x;
 466   let Word1{5-3} = sw_y;
 467   let Word1{8-6} = sw_z;
 468   let Word1{11-9} = sw_w;
 469 }
 470
 471 class ExportBufWord1 {
 472   field bits<32> Word1;
 473
 474   bits<12> arraySize;
 475   bits<4> compMask;
 476   bits<1> eop;
 477   bits<8> inst;
 478
 479   let Word1{11-0} = arraySize;
 480   let Word1{15-12} = compMask;
 481 }
 482
 483 multiclass ExportPattern<Instruction ExportInst, bits<8> cf_inst> {
 484   def : Pat<(R600_EXPORT (v4f32 R600_Reg128:$src), (i32 imm:$base), (i32 imm:$type),
 485     (i32 imm:$swz_x), (i32 imm:$swz_y), (i32 imm:$swz_z), (i32 imm:$swz_w)),
 486         (ExportInst R600_Reg128:$src, imm:$type, imm:$base,
 487         imm:$swz_x, imm:$swz_y, imm:$swz_z, imm:$swz_w, cf_inst, 0)
 488   >;
 489
 490 }
 491
 492 multiclass SteamOutputExportPattern<Instruction ExportInst,
 493     bits<8> buf0inst, bits<8> buf1inst, bits<8> buf2inst, bits<8> buf3inst> {
 494 // Stream0
 495   def : Pat<(int_r600_store_stream_output (v4f32 R600_Reg128:$src),
 496       (i32 imm:$arraybase), (i32 0), (i32 imm:$mask)),
 497       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 498       4095, imm:$mask, buf0inst, 0)>;
 499 // Stream1
 500   def : Pat<(int_r600_store_stream_output (v4f32 R600_Reg128:$src),
 501       (i32 imm:$arraybase), (i32 1), (i32 imm:$mask)),
 502       (ExportInst $src, 0, imm:$arraybase,
 503       4095, imm:$mask, buf1inst, 0)>;
 504 // Stream2
 505   def : Pat<(int_r600_store_stream_output (v4f32 R600_Reg128:$src),
 506       (i32 imm:$arraybase), (i32 2), (i32 imm:$mask)),
 507       (ExportInst $src, 0, imm:$arraybase,
 508       4095, imm:$mask, buf2inst, 0)>;
 509 // Stream3
 510   def : Pat<(int_r600_store_stream_output (v4f32 R600_Reg128:$src),
 511       (i32 imm:$arraybase), (i32 3), (i32 imm:$mask)),
 512       (ExportInst $src, 0, imm:$arraybase,
 513       4095, imm:$mask, buf3inst, 0)>;
 514 }
 515
 516 // Export Instructions should not be duplicated by TailDuplication pass
 517 // (which assumes that duplicable instruction are affected by exec mask)
 518 let usesCustomInserter = 1, isNotDuplicable = 1 in {
 519
 520 class ExportSwzInst : InstR600ISA<(
 521     outs),
 522     (ins R600_Reg128:$gpr, i32imm:$type, i32imm:$arraybase,
 523     RSel:$sw_x, RSel:$sw_y, RSel:$sw_z, RSel:$sw_w, i32imm:$inst,
 524     i32imm:$eop),
 525     !strconcat("EXPORT", " $gpr.$sw_x$sw_y$sw_z$sw_w"),
 526     []>, ExportWord0, ExportSwzWord1 {
 527   let elem_size = 3;
 528   let Inst{31-0} = Word0;
 529   let Inst{63-32} = Word1;
 530   let IsExport = 1;
 531 }
 532
 533 } // End usesCustomInserter = 1
 534
 535 class ExportBufInst : InstR600ISA<(
 536     outs),
 537     (ins R600_Reg128:$gpr, i32imm:$type, i32imm:$arraybase,
 538     i32imm:$arraySize, i32imm:$compMask, i32imm:$inst, i32imm:$eop),
 539     !strconcat("EXPORT", " $gpr"),
 540     []>, ExportWord0, ExportBufWord1 {
 541   let elem_size = 0;
 542   let Inst{31-0} = Word0;
 543   let Inst{63-32} = Word1;
 544   let IsExport = 1;
 545 }
 546
 547 //===----------------------------------------------------------------------===//
 548 // Control Flow Instructions
 549 //===----------------------------------------------------------------------===//
 550
 551
 552 def KCACHE : InstFlag<"printKCache">;
 553
 554 class ALU_CLAUSE<bits<4> inst, string OpName> : AMDGPUInst <(outs),
 555 (ins i32imm:$ADDR, i32imm:$KCACHE_BANK0, i32imm:$KCACHE_BANK1,
 556 KCACHE:$KCACHE_MODE0, KCACHE:$KCACHE_MODE1,
 557 i32imm:$KCACHE_ADDR0, i32imm:$KCACHE_ADDR1,
 558 i32imm:$COUNT, i32imm:$Enabled),
 559 !strconcat(OpName, " $COUNT, @$ADDR, "
 560 "KC0[$KCACHE_MODE0], KC1[$KCACHE_MODE1]"),
 561 [] >, CF_ALU_WORD0, CF_ALU_WORD1 {
 562   field bits<64> Inst;
 563
 564   let CF_INST = inst;
 565   let ALT_CONST = 0;
 566   let WHOLE_QUAD_MODE = 0;
 567   let BARRIER = 1;
 568   let isCodeGenOnly = 1;
 569   let UseNamedOperandTable = 1;
 570
 571   let Inst{31-0} = Word0;
 572   let Inst{63-32} = Word1;
 573 }
 574
 575 class CF_WORD0_R600 {
 576   field bits<32> Word0;
 577
 578   bits<32> ADDR;
 579
 580   let Word0 = ADDR;
 581 }
 582
 583 class CF_CLAUSE_R600 <bits<7> inst, dag ins, string AsmPrint> : AMDGPUInst <(outs),
 584 ins, AsmPrint, [] >, CF_WORD0_R600, CF_WORD1_R600 {
 585   field bits<64> Inst;
 586   bits<4> CNT;
 587
 588   let CF_INST = inst;
 589   let BARRIER = 1;
 590   let CF_CONST = 0;
 591   let VALID_PIXEL_MODE = 0;
 592   let COND = 0;
 593   let COUNT = CNT{2-0};
 594   let CALL_COUNT = 0;
 595   let COUNT_3 = CNT{3};
 596   let END_OF_PROGRAM = 0;
 597   let WHOLE_QUAD_MODE = 0;
 598
 599   let Inst{31-0} = Word0;
 600   let Inst{63-32} = Word1;
 601 }
 602
 603 class CF_CLAUSE_EG <bits<8> inst, dag ins, string AsmPrint> : AMDGPUInst <(outs),
 604 ins, AsmPrint, [] >, CF_WORD0_EG, CF_WORD1_EG {
 605   field bits<64> Inst;
 606
 607   let CF_INST = inst;
 608   let BARRIER = 1;
 609   let JUMPTABLE_SEL = 0;
 610   let CF_CONST = 0;
 611   let VALID_PIXEL_MODE = 0;
 612   let COND = 0;
 613   let END_OF_PROGRAM = 0;
 614
 615   let Inst{31-0} = Word0;
 616   let Inst{63-32} = Word1;
 617 }
 618
 619 def CF_ALU : ALU_CLAUSE<8, "ALU">;
 620 def CF_ALU_PUSH_BEFORE : ALU_CLAUSE<9, "ALU_PUSH_BEFORE">;
 621 def CF_ALU_POP_AFTER : ALU_CLAUSE<10, "ALU_POP_AFTER">;
 622 def CF_ALU_CONTINUE : ALU_CLAUSE<13, "ALU_CONTINUE">;
 623 def CF_ALU_BREAK : ALU_CLAUSE<14, "ALU_BREAK">;
 624 def CF_ALU_ELSE_AFTER : ALU_CLAUSE<15, "ALU_ELSE_AFTER">;
 625
 626 def FETCH_CLAUSE : AMDGPUInst <(outs),
 627 (ins i32imm:$addr), "Fetch clause starting at $addr:", [] > {
 628   field bits<8> Inst;
 629   bits<8> num;
 630   let Inst = num;
 631   let isCodeGenOnly = 1;
 632 }
 633
 634 def ALU_CLAUSE : AMDGPUInst <(outs),
 635 (ins i32imm:$addr), "ALU clause starting at $addr:", [] > {
 636   field bits<8> Inst;
 637   bits<8> num;
 638   let Inst = num;
 639   let isCodeGenOnly = 1;
 640 }
 641
 642 def LITERALS : AMDGPUInst <(outs),
 643 (ins LITERAL:$literal1, LITERAL:$literal2), "$literal1, $literal2", [] > {
 644   let isCodeGenOnly = 1;
 645
 646   field bits<64> Inst;
 647   bits<32> literal1;
 648   bits<32> literal2;
 649
 650   let Inst{31-0} = literal1;
 651   let Inst{63-32} = literal2;
 652 }
 653
 654 def PAD : AMDGPUInst <(outs), (ins), "PAD", [] > {
 655   field bits<64> Inst;
 656 }
 657
 658 let Predicates = [isR600toCayman] in {
 659
 660 //===----------------------------------------------------------------------===//
 661 // Common Instructions R600, R700, Evergreen, Cayman
 662 //===----------------------------------------------------------------------===//
 663
 664 def ADD : R600_2OP_Helper <0x0, "ADD", fadd>;
 665 // Non-IEEE MUL: 0 * anything = 0
 666 def MUL : R600_2OP_Helper <0x1, "MUL NON-IEEE">;
 667 def MUL_IEEE : R600_2OP_Helper <0x2, "MUL_IEEE", fmul>;
 668 // TODO: Do these actually match the regular fmin/fmax behavior?
 669 def MAX : R600_2OP_Helper <0x3, "MAX", AMDGPUfmax_legacy>;
 670 def MIN : R600_2OP_Helper <0x4, "MIN", AMDGPUfmin_legacy>;
 671 // According to https://msdn.microsoft.com/en-us/library/windows/desktop/cc308050%28v=vs.85%29.aspx
 672 // DX10 min/max returns the other operand if one is NaN,
 673 // this matches http://llvm.org/docs/LangRef.html#llvm-minnum-intrinsic
 674 def MAX_DX10 : R600_2OP_Helper <0x5, "MAX_DX10", fmaxnum>;
 675 def MIN_DX10 : R600_2OP_Helper <0x6, "MIN_DX10", fminnum>;
 676
 677 // For the SET* instructions there is a naming conflict in TargetSelectionDAG.td,
 678 // so some of the instruction names don't match the asm string.
 679 // XXX: Use the defs in TargetSelectionDAG.td instead of intrinsics.
 680 def SETE : R600_2OP <
 681   0x08, "SETE",
 682   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_OEQ))]
 683 >;
 684
 685 def SGT : R600_2OP <
 686   0x09, "SETGT",
 687   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_OGT))]
 688 >;
 689
 690 def SGE : R600_2OP <
 691   0xA, "SETGE",
 692   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_OGE))]
 693 >;
 694
 695 def SNE : R600_2OP <
 696   0xB, "SETNE",
 697   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_UNE_NE))]
 698 >;
 699
 700 def SETE_DX10 : R600_2OP <
 701   0xC, "SETE_DX10",
 702   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_OEQ))]
 703 >;
 704
 705 def SETGT_DX10 : R600_2OP <
 706   0xD, "SETGT_DX10",
 707   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_OGT))]
 708 >;
 709
 710 def SETGE_DX10 : R600_2OP <
 711   0xE, "SETGE_DX10",
 712   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_OGE))]
 713 >;
 714
 715 // FIXME: This should probably be COND_ONE
 716 def SETNE_DX10 : R600_2OP <
 717   0xF, "SETNE_DX10",
 718   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_UNE_NE))]
 719 >;
 720
 721 // FIXME: Need combine for AMDGPUfract
 722 def FRACT : R600_1OP_Helper <0x10, "FRACT", AMDGPUfract>;
 723 def TRUNC : R600_1OP_Helper <0x11, "TRUNC", ftrunc>;
 724 def CEIL : R600_1OP_Helper <0x12, "CEIL", fceil>;
 725 def RNDNE : R600_1OP_Helper <0x13, "RNDNE", frint>;
 726 def FLOOR : R600_1OP_Helper <0x14, "FLOOR", ffloor>;
 727
 728 def MOV : R600_1OP <0x19, "MOV", []>;
 729
 730
 731 // This is a hack to get rid of DUMMY_CHAIN nodes.
 732 // Most DUMMY_CHAINs should be eliminated during legalization, but undef
 733 // values can sneak in some to selection.
 734 let isPseudo = 1, isCodeGenOnly = 1 in {
 735 def DUMMY_CHAIN : AMDGPUInst <
 736   (outs),
 737   (ins),
 738   "DUMMY_CHAIN",
 739   [(R600dummy_chain)]
 740 >;
 741 } // end let isPseudo = 1, isCodeGenOnly = 1
 742
 743
 744 let isPseudo = 1, isCodeGenOnly = 1, usesCustomInserter = 1 in {
 745
 746 class MOV_IMM <ValueType vt, Operand immType> : AMDGPUInst <
 747   (outs R600_Reg32:$dst),
 748   (ins immType:$imm),
 749   "",
 750   []
 751 >;
 752
 753 } // end let isPseudo = 1, isCodeGenOnly = 1, usesCustomInserter = 1
 754
 755 def MOV_IMM_I32 : MOV_IMM<i32, i32imm>;
 756 def : Pat <
 757   (imm:$val),
 758   (MOV_IMM_I32 imm:$val)
 759 >;
 760
 761 def MOV_IMM_GLOBAL_ADDR : MOV_IMM<iPTR, i32imm>;
 762 def : Pat <
 763   (AMDGPUconstdata_ptr tglobaladdr:$addr),
 764   (MOV_IMM_GLOBAL_ADDR tglobaladdr:$addr)
 765 >;
 766
 767
 768 def MOV_IMM_F32 : MOV_IMM<f32, f32imm>;
 769 def : Pat <
 770   (fpimm:$val),
 771   (MOV_IMM_F32  fpimm:$val)
 772 >;
 773
 774 def PRED_SETE : R600_2OP <0x20, "PRED_SETE", []>;
 775 def PRED_SETGT : R600_2OP <0x21, "PRED_SETGT", []>;
 776 def PRED_SETGE : R600_2OP <0x22, "PRED_SETGE", []>;
 777 def PRED_SETNE : R600_2OP <0x23, "PRED_SETNE", []>;
 778
 779 let hasSideEffects = 1 in {
 780
 781 def KILLGT : R600_2OP <0x2D, "KILLGT", []>;
 782
 783 } // end hasSideEffects
 784
 785 def AND_INT : R600_2OP_Helper <0x30, "AND_INT", and>;
 786 def OR_INT : R600_2OP_Helper <0x31, "OR_INT", or>;
 787 def XOR_INT : R600_2OP_Helper <0x32, "XOR_INT", xor>;
 788 def NOT_INT : R600_1OP_Helper <0x33, "NOT_INT", not>;
 789 def ADD_INT : R600_2OP_Helper <0x34, "ADD_INT", add>;
 790 def SUB_INT : R600_2OP_Helper <0x35, "SUB_INT", sub>;
 791 def MAX_INT : R600_2OP_Helper <0x36, "MAX_INT", smax>;
 792 def MIN_INT : R600_2OP_Helper <0x37, "MIN_INT", smin>;
 793 def MAX_UINT : R600_2OP_Helper <0x38, "MAX_UINT", umax>;
 794 def MIN_UINT : R600_2OP_Helper <0x39, "MIN_UINT", umin>;
 795
 796 def SETE_INT : R600_2OP <
 797   0x3A, "SETE_INT",
 798   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETEQ))]
 799 >;
 800
 801 def SETGT_INT : R600_2OP <
 802   0x3B, "SETGT_INT",
 803   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETGT))]
 804 >;
 805
 806 def SETGE_INT : R600_2OP <
 807   0x3C, "SETGE_INT",
 808   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETGE))]
 809 >;
 810
 811 def SETNE_INT : R600_2OP <
 812   0x3D, "SETNE_INT",
 813   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETNE))]
 814 >;
 815
 816 def SETGT_UINT : R600_2OP <
 817   0x3E, "SETGT_UINT",
 818   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETUGT))]
 819 >;
 820
 821 def SETGE_UINT : R600_2OP <
 822   0x3F, "SETGE_UINT",
 823   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETUGE))]
 824 >;
 825
 826 def PRED_SETE_INT : R600_2OP <0x42, "PRED_SETE_INT", []>;
 827 def PRED_SETGT_INT : R600_2OP <0x43, "PRED_SETGE_INT", []>;
 828 def PRED_SETGE_INT : R600_2OP <0x44, "PRED_SETGE_INT", []>;
 829 def PRED_SETNE_INT : R600_2OP <0x45, "PRED_SETNE_INT", []>;
 830
 831 def CNDE_INT : R600_3OP <
 832   0x1C, "CNDE_INT",
 833   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_EQ))]
 834 >;
 835
 836 def CNDGE_INT : R600_3OP <
 837   0x1E, "CNDGE_INT",
 838   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_SGE))]
 839 >;
 840
 841 def CNDGT_INT : R600_3OP <
 842   0x1D, "CNDGT_INT",
 843   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_SGT))]
 844 >;
 845
 846 //===----------------------------------------------------------------------===//
 847 // Texture instructions
 848 //===----------------------------------------------------------------------===//
 849
 850 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
 851
 852 class R600_TEX <bits<11> inst, string opName> :
 853   InstR600 <(outs R600_Reg128:$DST_GPR),
 854           (ins R600_Reg128:$SRC_GPR,
 855           RSel:$srcx, RSel:$srcy, RSel:$srcz, RSel:$srcw,
 856           i32imm:$offsetx, i32imm:$offsety, i32imm:$offsetz,
 857           RSel:$DST_SEL_X, RSel:$DST_SEL_Y, RSel:$DST_SEL_Z, RSel:$DST_SEL_W,
 858           i32imm:$RESOURCE_ID, i32imm:$SAMPLER_ID,
 859           CT:$COORD_TYPE_X, CT:$COORD_TYPE_Y, CT:$COORD_TYPE_Z,
 860           CT:$COORD_TYPE_W),
 861           !strconcat("  ", opName,
 862           " $DST_GPR.$DST_SEL_X$DST_SEL_Y$DST_SEL_Z$DST_SEL_W, "
 863           "$SRC_GPR.$srcx$srcy$srcz$srcw "
 864           "RID:$RESOURCE_ID SID:$SAMPLER_ID "
 865           "CT:$COORD_TYPE_X$COORD_TYPE_Y$COORD_TYPE_Z$COORD_TYPE_W"),
 866           [],
 867           NullALU>, TEX_WORD0, TEX_WORD1, TEX_WORD2 {
 868   let Inst{31-0} = Word0;
 869   let Inst{63-32} = Word1;
 870
 871   let TEX_INST = inst{4-0};
 872   let SRC_REL = 0;
 873   let DST_REL = 0;
 874   let LOD_BIAS = 0;
 875
 876   let INST_MOD = 0;
 877   let FETCH_WHOLE_QUAD = 0;
 878   let ALT_CONST = 0;
 879   let SAMPLER_INDEX_MODE = 0;
 880   let RESOURCE_INDEX_MODE = 0;
 881
 882   let TEXInst = 1;
 883 }
 884
 885 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 0
 886
 887
 888
 889 def TEX_SAMPLE : R600_TEX <0x10, "TEX_SAMPLE">;
 890 def TEX_SAMPLE_C : R600_TEX <0x18, "TEX_SAMPLE_C">;
 891 def TEX_SAMPLE_L : R600_TEX <0x11, "TEX_SAMPLE_L">;
 892 def TEX_SAMPLE_C_L : R600_TEX <0x19, "TEX_SAMPLE_C_L">;
 893 def TEX_SAMPLE_LB : R600_TEX <0x12, "TEX_SAMPLE_LB">;
 894 def TEX_SAMPLE_C_LB : R600_TEX <0x1A, "TEX_SAMPLE_C_LB">;
 895 def TEX_LD : R600_TEX <0x03, "TEX_LD">;
 896 def TEX_LDPTR : R600_TEX <0x03, "TEX_LDPTR"> {
 897   let INST_MOD = 1;
 898 }
 899 def TEX_GET_TEXTURE_RESINFO : R600_TEX <0x04, "TEX_GET_TEXTURE_RESINFO">;
 900 def TEX_GET_GRADIENTS_H : R600_TEX <0x07, "TEX_GET_GRADIENTS_H">;
 901 def TEX_GET_GRADIENTS_V : R600_TEX <0x08, "TEX_GET_GRADIENTS_V">;
 902 def TEX_SET_GRADIENTS_H : R600_TEX <0x0B, "TEX_SET_GRADIENTS_H">;
 903 def TEX_SET_GRADIENTS_V : R600_TEX <0x0C, "TEX_SET_GRADIENTS_V">;
 904 def TEX_SAMPLE_G : R600_TEX <0x14, "TEX_SAMPLE_G">;
 905 def TEX_SAMPLE_C_G : R600_TEX <0x1C, "TEX_SAMPLE_C_G">;
 906
 907 defm : TexPattern<0, TEX_SAMPLE>;
 908 defm : TexPattern<1, TEX_SAMPLE_C>;
 909 defm : TexPattern<2, TEX_SAMPLE_L>;
 910 defm : TexPattern<3, TEX_SAMPLE_C_L>;
 911 defm : TexPattern<4, TEX_SAMPLE_LB>;
 912 defm : TexPattern<5, TEX_SAMPLE_C_LB>;
 913 defm : TexPattern<6, TEX_LD, v4i32>;
 914 defm : TexPattern<7, TEX_GET_TEXTURE_RESINFO, v4i32>;
 915 defm : TexPattern<8, TEX_GET_GRADIENTS_H>;
 916 defm : TexPattern<9, TEX_GET_GRADIENTS_V>;
 917 defm : TexPattern<10, TEX_LDPTR, v4i32>;
 918
 919 //===----------------------------------------------------------------------===//
 920 // Helper classes for common instructions
 921 //===----------------------------------------------------------------------===//
 922
 923 class MUL_LIT_Common <bits<5> inst> : R600_3OP <
 924   inst, "MUL_LIT",
 925   []
 926 >;
 927
 928 class MULADD_Common <bits<5> inst> : R600_3OP <
 929   inst, "MULADD",
 930   []
 931 >;
 932
 933 class MULADD_IEEE_Common <bits<5> inst> : R600_3OP <
 934   inst, "MULADD_IEEE",
 935   [(set f32:$dst, (fmad f32:$src0, f32:$src1, f32:$src2))]
 936 >;
 937
 938 class FMA_Common <bits<5> inst> : R600_3OP <
 939   inst, "FMA",
 940   [(set f32:$dst, (fma f32:$src0, f32:$src1, f32:$src2))], VecALU
 941 >;
 942
 943 class CNDE_Common <bits<5> inst> : R600_3OP <
 944   inst, "CNDE",
 945   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_OEQ))]
 946 >;
 947
 948 class CNDGT_Common <bits<5> inst> : R600_3OP <
 949   inst, "CNDGT",
 950   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_OGT))]
 951 > {
 952   let Itinerary = VecALU;
 953 }
 954
 955 class CNDGE_Common <bits<5> inst> : R600_3OP <
 956   inst, "CNDGE",
 957   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_OGE))]
 958 > {
 959   let Itinerary = VecALU;
 960 }
 961
 962
 963 let isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"  in {
 964 class R600_VEC2OP<list<dag> pattern> : InstR600 <(outs R600_Reg32:$dst), (ins
 965 // Slot X
 966    UEM:$update_exec_mask_X, UP:$update_pred_X, WRITE:$write_X,
 967    OMOD:$omod_X, REL:$dst_rel_X, CLAMP:$clamp_X,
 968    R600_TReg32_X:$src0_X, NEG:$src0_neg_X, REL:$src0_rel_X, ABS:$src0_abs_X, SEL:$src0_sel_X,
 969    R600_TReg32_X:$src1_X, NEG:$src1_neg_X, REL:$src1_rel_X, ABS:$src1_abs_X, SEL:$src1_sel_X,
 970    R600_Pred:$pred_sel_X,
 971 // Slot Y
 972    UEM:$update_exec_mask_Y, UP:$update_pred_Y, WRITE:$write_Y,
 973    OMOD:$omod_Y, REL:$dst_rel_Y, CLAMP:$clamp_Y,
 974    R600_TReg32_Y:$src0_Y, NEG:$src0_neg_Y, REL:$src0_rel_Y, ABS:$src0_abs_Y, SEL:$src0_sel_Y,
 975    R600_TReg32_Y:$src1_Y, NEG:$src1_neg_Y, REL:$src1_rel_Y, ABS:$src1_abs_Y, SEL:$src1_sel_Y,
 976    R600_Pred:$pred_sel_Y,
 977 // Slot Z
 978    UEM:$update_exec_mask_Z, UP:$update_pred_Z, WRITE:$write_Z,
 979    OMOD:$omod_Z, REL:$dst_rel_Z, CLAMP:$clamp_Z,
 980    R600_TReg32_Z:$src0_Z, NEG:$src0_neg_Z, REL:$src0_rel_Z, ABS:$src0_abs_Z, SEL:$src0_sel_Z,
 981    R600_TReg32_Z:$src1_Z, NEG:$src1_neg_Z, REL:$src1_rel_Z, ABS:$src1_abs_Z, SEL:$src1_sel_Z,
 982    R600_Pred:$pred_sel_Z,
 983 // Slot W
 984    UEM:$update_exec_mask_W, UP:$update_pred_W, WRITE:$write_W,
 985    OMOD:$omod_W, REL:$dst_rel_W, CLAMP:$clamp_W,
 986    R600_TReg32_W:$src0_W, NEG:$src0_neg_W, REL:$src0_rel_W, ABS:$src0_abs_W, SEL:$src0_sel_W,
 987    R600_TReg32_W:$src1_W, NEG:$src1_neg_W, REL:$src1_rel_W, ABS:$src1_abs_W, SEL:$src1_sel_W,
 988    R600_Pred:$pred_sel_W,
 989    LITERAL:$literal0, LITERAL:$literal1),
 990   "",
 991   pattern,
 992   AnyALU> {
 993
 994   let UseNamedOperandTable = 1;
 995
 996 }
 997 }
 998
 999 def DOT_4 : R600_VEC2OP<[(set R600_Reg32:$dst, (DOT4
1000   R600_TReg32_X:$src0_X, R600_TReg32_X:$src1_X,
1001   R600_TReg32_Y:$src0_Y, R600_TReg32_Y:$src1_Y,
1002   R600_TReg32_Z:$src0_Z, R600_TReg32_Z:$src1_Z,
1003   R600_TReg32_W:$src0_W, R600_TReg32_W:$src1_W))]>;
1004
1005
1006 class DOT4_Common <bits<11> inst> : R600_2OP <inst, "DOT4", []>;
1007
1008
1009 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
1010 multiclass CUBE_Common <bits<11> inst> {
1011
1012   def _pseudo : InstR600 <
1013     (outs R600_Reg128:$dst),
1014     (ins R600_Reg128:$src0),
1015     "CUBE $dst $src0",
1016     [(set v4f32:$dst, (int_r600_cube v4f32:$src0))],
1017     VecALU
1018   > {
1019     let isPseudo = 1;
1020     let UseNamedOperandTable = 1;
1021   }
1022
1023   def _real : R600_2OP <inst, "CUBE", []>;
1024 }
1025 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 0
1026
1027 class EXP_IEEE_Common <bits<11> inst> : R600_1OP_Helper <
1028   inst, "EXP_IEEE", fexp2
1029 > {
1030   let Itinerary = TransALU;
1031 }
1032
1033 class FLT_TO_INT_Common <bits<11> inst> : R600_1OP_Helper <
1034   inst, "FLT_TO_INT", fp_to_sint
1035 > {
1036   let Itinerary = TransALU;
1037 }
1038
1039 class INT_TO_FLT_Common <bits<11> inst> : R600_1OP_Helper <
1040   inst, "INT_TO_FLT", sint_to_fp
1041 > {
1042   let Itinerary = TransALU;
1043 }
1044
1045 class FLT_TO_UINT_Common <bits<11> inst> : R600_1OP_Helper <
1046   inst, "FLT_TO_UINT", fp_to_uint
1047 > {
1048   let Itinerary = TransALU;
1049 }
1050
1051 class UINT_TO_FLT_Common <bits<11> inst> : R600_1OP_Helper <
1052   inst, "UINT_TO_FLT", uint_to_fp
1053 > {
1054   let Itinerary = TransALU;
1055 }
1056
1057 class LOG_CLAMPED_Common <bits<11> inst> : R600_1OP <
1058   inst, "LOG_CLAMPED", []
1059 >;
1060
1061 class LOG_IEEE_Common <bits<11> inst> : R600_1OP_Helper <
1062   inst, "LOG_IEEE", flog2
1063 > {
1064   let Itinerary = TransALU;
1065 }
1066
1067 class LSHL_Common <bits<11> inst> : R600_2OP_Helper <inst, "LSHL", shl>;
1068 class LSHR_Common <bits<11> inst> : R600_2OP_Helper <inst, "LSHR", srl>;
1069 class ASHR_Common <bits<11> inst> : R600_2OP_Helper <inst, "ASHR", sra>;
1070 class MULHI_INT_Common <bits<11> inst> : R600_2OP_Helper <
1071   inst, "MULHI_INT", mulhs> {
1072   let Itinerary = TransALU;
1073 }
1074
1075 class MULHI_INT24_Common <bits<11> inst> : R600_2OP_Helper <
1076   inst, "MULHI_INT24", AMDGPUmulhi_i24> {
1077   let Itinerary = VecALU;
1078 }
1079
1080 class MULHI_UINT_Common <bits<11> inst> : R600_2OP_Helper <
1081   inst, "MULHI", mulhu> {
1082   let Itinerary = TransALU;
1083 }
1084
1085 class MULHI_UINT24_Common <bits<11> inst> : R600_2OP_Helper <
1086   inst, "MULHI_UINT24", AMDGPUmulhi_u24> {
1087   let Itinerary = VecALU;
1088 }
1089
1090 class MULLO_INT_Common <bits<11> inst> : R600_2OP_Helper <
1091   inst, "MULLO_INT", mul> {
1092   let Itinerary = TransALU;
1093 }
1094 class MULLO_UINT_Common <bits<11> inst> : R600_2OP <inst, "MULLO_UINT", []> {
1095   let Itinerary = TransALU;
1096 }
1097
1098 class RECIP_CLAMPED_Common <bits<11> inst> : R600_1OP <
1099   inst, "RECIP_CLAMPED", []
1100 > {
1101   let Itinerary = TransALU;
1102 }
1103
1104 class RECIP_IEEE_Common <bits<11> inst> : R600_1OP <
1105   inst, "RECIP_IEEE", [(set f32:$dst, (AMDGPUrcp f32:$src0))]
1106 > {
1107   let Itinerary = TransALU;
1108 }
1109
1110 class RECIP_UINT_Common <bits<11> inst> : R600_1OP_Helper <
1111   inst, "RECIP_UINT", AMDGPUurecip
1112 > {
1113   let Itinerary = TransALU;
1114 }
1115
1116 // Clamped to maximum.
1117 class RECIPSQRT_CLAMPED_Common <bits<11> inst> : R600_1OP_Helper <
1118   inst, "RECIPSQRT_CLAMPED", AMDGPUrsq_clamp
1119 > {
1120   let Itinerary = TransALU;
1121 }
1122
1123 class RECIPSQRT_IEEE_Common <bits<11> inst> : R600_1OP_Helper <
1124   inst, "RECIPSQRT_IEEE", AMDGPUrsq> {
1125   let Itinerary = TransALU;
1126 }
1127
1128 // TODO: There is also RECIPSQRT_FF which clamps to zero.
1129
1130 class SIN_Common <bits<11> inst> : R600_1OP <
1131   inst, "SIN", [(set f32:$dst, (SIN_HW f32:$src0))]>{
1132   let Trig = 1;
1133   let Itinerary = TransALU;
1134 }
1135
1136 class COS_Common <bits<11> inst> : R600_1OP <
1137   inst, "COS", [(set f32:$dst, (COS_HW f32:$src0))]> {
1138   let Trig = 1;
1139   let Itinerary = TransALU;
1140 }
1141
1142 def CLAMP_R600 :  CLAMP <R600_Reg32>;
1143 def FABS_R600 : FABS<R600_Reg32>;
1144 def FNEG_R600 : FNEG<R600_Reg32>;
1145
1146 //===----------------------------------------------------------------------===//
1147 // Helper patterns for complex intrinsics
1148 //===----------------------------------------------------------------------===//
1149
1150 // FIXME: Should be predicated on unsafe fp math.
1151 multiclass DIV_Common <InstR600 recip_ieee> {
1152 def : Pat<
1153   (fdiv f32:$src0, f32:$src1),
1154   (MUL_IEEE $src0, (recip_ieee $src1))
1155 >;
1156
1157 def : RcpPat<recip_ieee, f32>;
1158 }
1159
1160 //===----------------------------------------------------------------------===//
1161 // R600 / R700 Instructions
1162 //===----------------------------------------------------------------------===//
1163
1164 let Predicates = [isR600] in {
1165
1166   def MUL_LIT_r600 : MUL_LIT_Common<0x0C>;
1167   def MULADD_r600 : MULADD_Common<0x10>;
1168   def MULADD_IEEE_r600 : MULADD_IEEE_Common<0x14>;
1169   def CNDE_r600 : CNDE_Common<0x18>;
1170   def CNDGT_r600 : CNDGT_Common<0x19>;
1171   def CNDGE_r600 : CNDGE_Common<0x1A>;
1172   def DOT4_r600 : DOT4_Common<0x50>;
1173   defm CUBE_r600 : CUBE_Common<0x52>;
1174   def EXP_IEEE_r600 : EXP_IEEE_Common<0x61>;
1175   def LOG_CLAMPED_r600 : LOG_CLAMPED_Common<0x62>;
1176   def LOG_IEEE_r600 : LOG_IEEE_Common<0x63>;
1177   def RECIP_CLAMPED_r600 : RECIP_CLAMPED_Common<0x64>;
1178   def RECIP_IEEE_r600 : RECIP_IEEE_Common<0x66>;
1179   def RECIPSQRT_CLAMPED_r600 : RECIPSQRT_CLAMPED_Common<0x67>;
1180   def RECIPSQRT_IEEE_r600 : RECIPSQRT_IEEE_Common<0x69>;
1181   def FLT_TO_INT_r600 : FLT_TO_INT_Common<0x6b>;
1182   def INT_TO_FLT_r600 : INT_TO_FLT_Common<0x6c>;
1183   def FLT_TO_UINT_r600 : FLT_TO_UINT_Common<0x79>;
1184   def UINT_TO_FLT_r600 : UINT_TO_FLT_Common<0x6d>;
1185   def SIN_r600 : SIN_Common<0x6E>;
1186   def COS_r600 : COS_Common<0x6F>;
1187   def ASHR_r600 : ASHR_Common<0x70>;
1188   def LSHR_r600 : LSHR_Common<0x71>;
1189   def LSHL_r600 : LSHL_Common<0x72>;
1190   def MULLO_INT_r600 : MULLO_INT_Common<0x73>;
1191   def MULHI_INT_r600 : MULHI_INT_Common<0x74>;
1192   def MULLO_UINT_r600 : MULLO_UINT_Common<0x75>;
1193   def MULHI_UINT_r600 : MULHI_UINT_Common<0x76>;
1194   def RECIP_UINT_r600 : RECIP_UINT_Common <0x78>;
1195
1196   defm DIV_r600 : DIV_Common<RECIP_IEEE_r600>;
1197   def : POW_Common <LOG_IEEE_r600, EXP_IEEE_r600, MUL>;
1198
1199   def : Pat<(fsqrt f32:$src), (MUL $src, (RECIPSQRT_CLAMPED_r600 $src))>;
1200   def : RsqPat<RECIPSQRT_IEEE_r600, f32>;
1201
1202   def R600_ExportSwz : ExportSwzInst {
1203     let Word1{20-17} = 0; // BURST_COUNT
1204     let Word1{21} = eop;
1205     let Word1{22} = 0; // VALID_PIXEL_MODE
1206     let Word1{30-23} = inst;
1207     let Word1{31} = 1; // BARRIER
1208   }
1209   defm : ExportPattern<R600_ExportSwz, 39>;
1210
1211   def R600_ExportBuf : ExportBufInst {
1212     let Word1{20-17} = 0; // BURST_COUNT
1213     let Word1{21} = eop;
1214     let Word1{22} = 0; // VALID_PIXEL_MODE
1215     let Word1{30-23} = inst;
1216     let Word1{31} = 1; // BARRIER
1217   }
1218   defm : SteamOutputExportPattern<R600_ExportBuf, 0x20, 0x21, 0x22, 0x23>;
1219
1220   def CF_TC_R600 : CF_CLAUSE_R600<1, (ins i32imm:$ADDR, i32imm:$CNT),
1221   "TEX $CNT @$ADDR"> {
1222     let POP_COUNT = 0;
1223   }
1224   def CF_VC_R600 : CF_CLAUSE_R600<2, (ins i32imm:$ADDR, i32imm:$CNT),
1225   "VTX $CNT @$ADDR"> {
1226     let POP_COUNT = 0;
1227   }
1228   def WHILE_LOOP_R600 : CF_CLAUSE_R600<6, (ins i32imm:$ADDR),
1229   "LOOP_START_DX10 @$ADDR"> {
1230     let POP_COUNT = 0;
1231     let CNT = 0;
1232   }
1233   def END_LOOP_R600 : CF_CLAUSE_R600<5, (ins i32imm:$ADDR), "END_LOOP @$ADDR"> {
1234     let POP_COUNT = 0;
1235     let CNT = 0;
1236   }
1237   def LOOP_BREAK_R600 : CF_CLAUSE_R600<9, (ins i32imm:$ADDR),
1238   "LOOP_BREAK @$ADDR"> {
1239     let POP_COUNT = 0;
1240     let CNT = 0;
1241   }
1242   def CF_CONTINUE_R600 : CF_CLAUSE_R600<8, (ins i32imm:$ADDR),
1243   "CONTINUE @$ADDR"> {
1244     let POP_COUNT = 0;
1245     let CNT = 0;
1246   }
1247   def CF_JUMP_R600 : CF_CLAUSE_R600<10, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1248   "JUMP @$ADDR POP:$POP_COUNT"> {
1249     let CNT = 0;
1250   }
1251   def CF_PUSH_ELSE_R600 : CF_CLAUSE_R600<12, (ins i32imm:$ADDR),
1252   "PUSH_ELSE @$ADDR"> {
1253     let CNT = 0;
1254     let POP_COUNT = 0; // FIXME?
1255   }
1256   def CF_ELSE_R600 : CF_CLAUSE_R600<13, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1257   "ELSE @$ADDR POP:$POP_COUNT"> {
1258     let CNT = 0;
1259   }
1260   def CF_CALL_FS_R600 : CF_CLAUSE_R600<19, (ins), "CALL_FS"> {
1261     let ADDR = 0;
1262     let CNT = 0;
1263     let POP_COUNT = 0;
1264   }
1265   def POP_R600 : CF_CLAUSE_R600<14, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1266   "POP @$ADDR POP:$POP_COUNT"> {
1267     let CNT = 0;
1268   }
1269   def CF_END_R600 : CF_CLAUSE_R600<0, (ins), "CF_END"> {
1270     let CNT = 0;
1271     let POP_COUNT = 0;
1272     let ADDR = 0;
1273     let END_OF_PROGRAM = 1;
1274   }
1275
1276 }
1277
1278
1279 //===----------------------------------------------------------------------===//
1280 // Regist loads and stores - for indirect addressing
1281 //===----------------------------------------------------------------------===//
1282
1283 defm R600_ : RegisterLoadStore <R600_Reg32, FRAMEri, ADDRIndirect>;
1284
1285 // Hardcode channel to 0
1286 // NOTE: LSHR is not available here. LSHR is per family instruction
1287 def : Pat <
1288   (i32 (load_private ADDRIndirect:$addr) ),
1289   (R600_RegisterLoad FRAMEri:$addr, (i32 0))
1290 >;
1291 def : Pat <
1292   (store_private i32:$val, ADDRIndirect:$addr),
1293   (R600_RegisterStore i32:$val, FRAMEri:$addr, (i32 0))
1294 >;
1295
1296
1297 //===----------------------------------------------------------------------===//
1298 // Pseudo instructions
1299 //===----------------------------------------------------------------------===//
1300
1301 let isPseudo = 1 in {
1302
1303 def PRED_X : InstR600 <
1304   (outs R600_Predicate_Bit:$dst),
1305   (ins R600_Reg32:$src0, i32imm:$src1, i32imm:$flags),
1306   "", [], NullALU> {
1307   let FlagOperandIdx = 3;
1308 }
1309
1310 let isTerminator = 1, isBranch = 1 in {
1311 def JUMP_COND : InstR600 <
1312           (outs),
1313           (ins brtarget:$target, R600_Predicate_Bit:$p),
1314           "JUMP $target ($p)",
1315           [], AnyALU
1316   >;
1317
1318 def JUMP : InstR600 <
1319           (outs),
1320           (ins brtarget:$target),
1321           "JUMP $target",
1322           [], AnyALU
1323   >
1324 {
1325   let isPredicable = 1;
1326   let isBarrier = 1;
1327 }
1328
1329 }  // End isTerminator = 1, isBranch = 1
1330
1331 let usesCustomInserter = 1 in {
1332
1333 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in {
1334
1335 def MASK_WRITE : AMDGPUShaderInst <
1336     (outs),
1337     (ins R600_Reg32:$src),
1338     "MASK_WRITE $src",
1339     []
1340 >;
1341
1342 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 1
1343
1344
1345 def TXD: InstR600 <
1346   (outs R600_Reg128:$dst),
1347   (ins R600_Reg128:$src0, R600_Reg128:$src1, R600_Reg128:$src2,
1348        i32imm:$resourceId, i32imm:$samplerId, i32imm:$textureTarget),
1349   "TXD $dst, $src0, $src1, $src2, $resourceId, $samplerId, $textureTarget", [],
1350   NullALU > {
1351   let TEXInst = 1;
1352 }
1353
1354 def TXD_SHADOW: InstR600 <
1355   (outs R600_Reg128:$dst),
1356   (ins R600_Reg128:$src0, R600_Reg128:$src1, R600_Reg128:$src2,
1357        i32imm:$resourceId, i32imm:$samplerId, i32imm:$textureTarget),
1358   "TXD_SHADOW $dst, $src0, $src1, $src2, $resourceId, $samplerId, $textureTarget",
1359   [], NullALU> {
1360   let TEXInst = 1;
1361 }
1362 } // End isPseudo = 1
1363 } // End usesCustomInserter = 1
1364
1365
1366 //===----------------------------------------------------------------------===//
1367 // Constant Buffer Addressing Support
1368 //===----------------------------------------------------------------------===//
1369
1370 let usesCustomInserter = 1, isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"  in {
1371 def CONST_COPY : Instruction {
1372   let OutOperandList = (outs R600_Reg32:$dst);
1373   let InOperandList = (ins i32imm:$src);
1374   let Pattern =
1375       [(set R600_Reg32:$dst, (CONST_ADDRESS ADDRGA_CONST_OFFSET:$src))];
1376   let AsmString = "CONST_COPY";
1377   let hasSideEffects = 0;
1378   let isAsCheapAsAMove = 1;
1379   let Itinerary = NullALU;
1380 }
1381 } // end usesCustomInserter = 1, isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"
1382
1383 def TEX_VTX_CONSTBUF :
1384   InstR600ISA <(outs R600_Reg128:$dst), (ins MEMxi:$ptr, i32imm:$buffer_id), "VTX_READ_eg $dst, $ptr",
1385       [(set v4i32:$dst, (CONST_ADDRESS ADDRGA_VAR_OFFSET:$ptr, (i32 imm:$buffer_id)))]>,
1386   VTX_WORD1_GPR, VTX_WORD0_eg {
1387
1388   let VC_INST = 0;
1389   let FETCH_TYPE = 2;
1390   let FETCH_WHOLE_QUAD = 0;
1391   let SRC_REL = 0;
1392   let SRC_SEL_X = 0;
1393   let DST_REL = 0;
1394   let USE_CONST_FIELDS = 0;
1395   let NUM_FORMAT_ALL = 2;
1396   let FORMAT_COMP_ALL = 1;
1397   let SRF_MODE_ALL = 1;
1398   let MEGA_FETCH_COUNT = 16;
1399   let DST_SEL_X        = 0;
1400   let DST_SEL_Y        = 1;
1401   let DST_SEL_Z        = 2;
1402   let DST_SEL_W        = 3;
1403   let DATA_FORMAT      = 35;
1404
1405   let Inst{31-0} = Word0;
1406   let Inst{63-32} = Word1;
1407
1408 // LLVM can only encode 64-bit instructions, so these fields are manually
1409 // encoded in R600CodeEmitter
1410 //
1411 // bits<16> OFFSET;
1412 // bits<2>  ENDIAN_SWAP = 0;
1413 // bits<1>  CONST_BUF_NO_STRIDE = 0;
1414 // bits<1>  MEGA_FETCH = 0;
1415 // bits<1>  ALT_CONST = 0;
1416 // bits<2>  BUFFER_INDEX_MODE = 0;
1417
1418
1419
1420 // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
1421 // is done in R600CodeEmitter
1422 //
1423 // Inst{79-64} = OFFSET;
1424 // Inst{81-80} = ENDIAN_SWAP;
1425 // Inst{82}    = CONST_BUF_NO_STRIDE;
1426 // Inst{83}    = MEGA_FETCH;
1427 // Inst{84}    = ALT_CONST;
1428 // Inst{86-85} = BUFFER_INDEX_MODE;
1429 // Inst{95-86} = 0; Reserved
1430
1431 // VTX_WORD3 (Padding)
1432 //
1433 // Inst{127-96} = 0;
1434   let VTXInst = 1;
1435 }
1436
1437 def TEX_VTX_TEXBUF:
1438   InstR600ISA <(outs R600_Reg128:$dst), (ins MEMxi:$ptr, i32imm:$buffer_id), "TEX_VTX_EXPLICIT_READ $dst, $ptr">,
1439 VTX_WORD1_GPR, VTX_WORD0_eg {
1440
1441 let VC_INST = 0;
1442 let FETCH_TYPE = 2;
1443 let FETCH_WHOLE_QUAD = 0;
1444 let SRC_REL = 0;
1445 let SRC_SEL_X = 0;
1446 let DST_REL = 0;
1447 let USE_CONST_FIELDS = 1;
1448 let NUM_FORMAT_ALL = 0;
1449 let FORMAT_COMP_ALL = 0;
1450 let SRF_MODE_ALL = 1;
1451 let MEGA_FETCH_COUNT = 16;
1452 let DST_SEL_X        = 0;
1453 let DST_SEL_Y        = 1;
1454 let DST_SEL_Z        = 2;
1455 let DST_SEL_W        = 3;
1456 let DATA_FORMAT      = 0;
1457
1458 let Inst{31-0} = Word0;
1459 let Inst{63-32} = Word1;
1460
1461 // LLVM can only encode 64-bit instructions, so these fields are manually
1462 // encoded in R600CodeEmitter
1463 //
1464 // bits<16> OFFSET;
1465 // bits<2>  ENDIAN_SWAP = 0;
1466 // bits<1>  CONST_BUF_NO_STRIDE = 0;
1467 // bits<1>  MEGA_FETCH = 0;
1468 // bits<1>  ALT_CONST = 0;
1469 // bits<2>  BUFFER_INDEX_MODE = 0;
1470
1471
1472
1473 // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
1474 // is done in R600CodeEmitter
1475 //
1476 // Inst{79-64} = OFFSET;
1477 // Inst{81-80} = ENDIAN_SWAP;
1478 // Inst{82}    = CONST_BUF_NO_STRIDE;
1479 // Inst{83}    = MEGA_FETCH;
1480 // Inst{84}    = ALT_CONST;
1481 // Inst{86-85} = BUFFER_INDEX_MODE;
1482 // Inst{95-86} = 0; Reserved
1483
1484 // VTX_WORD3 (Padding)
1485 //
1486 // Inst{127-96} = 0;
1487   let VTXInst = 1;
1488 }
1489
1490 //===---------------------------------------------------------------------===//
1491 // Flow and Program control Instructions
1492 //===---------------------------------------------------------------------===//
1493 class ILFormat<dag outs, dag ins, string asmstr, list<dag> pattern>
1494 : Instruction {
1495
1496      let Namespace = "AMDGPU";
1497      dag OutOperandList = outs;
1498      dag InOperandList = ins;
1499      let Pattern = pattern;
1500      let AsmString = !strconcat(asmstr, "\n");
1501      let isPseudo = 1;
1502      let Itinerary = NullALU;
1503      bit hasIEEEFlag = 0;
1504      bit hasZeroOpFlag = 0;
1505      let mayLoad = 0;
1506      let mayStore = 0;
1507      let hasSideEffects = 0;
1508      let isCodeGenOnly = 1;
1509 }
1510
1511 multiclass BranchConditional<SDNode Op, RegisterClass rci, RegisterClass rcf> {
1512     def _i32 : ILFormat<(outs),
1513   (ins brtarget:$target, rci:$src0),
1514         "; i32 Pseudo branch instruction",
1515   [(Op bb:$target, (i32 rci:$src0))]>;
1516     def _f32 : ILFormat<(outs),
1517   (ins brtarget:$target, rcf:$src0),
1518         "; f32 Pseudo branch instruction",
1519   [(Op bb:$target, (f32 rcf:$src0))]>;
1520 }
1521
1522 // Only scalar types should generate flow control
1523 multiclass BranchInstr<string name> {
1524   def _i32 : ILFormat<(outs), (ins R600_Reg32:$src),
1525       !strconcat(name, " $src"), []>;
1526   def _f32 : ILFormat<(outs), (ins R600_Reg32:$src),
1527       !strconcat(name, " $src"), []>;
1528 }
1529 // Only scalar types should generate flow control
1530 multiclass BranchInstr2<string name> {
1531   def _i32 : ILFormat<(outs), (ins R600_Reg32:$src0, R600_Reg32:$src1),
1532       !strconcat(name, " $src0, $src1"), []>;
1533   def _f32 : ILFormat<(outs), (ins R600_Reg32:$src0, R600_Reg32:$src1),
1534       !strconcat(name, " $src0, $src1"), []>;
1535 }
1536
1537 //===---------------------------------------------------------------------===//
1538 // Custom Inserter for Branches and returns, this eventually will be a
1539 // separate pass
1540 //===---------------------------------------------------------------------===//
1541 let isTerminator = 1, usesCustomInserter = 1, isBranch = 1, isBarrier = 1 in {
1542   def BRANCH : ILFormat<(outs), (ins brtarget:$target),
1543       "; Pseudo unconditional branch instruction",
1544       [(br bb:$target)]>;
1545   defm BRANCH_COND : BranchConditional<IL_brcond, R600_Reg32, R600_Reg32>;
1546 }
1547
1548 //===---------------------------------------------------------------------===//
1549 // Return instruction
1550 //===---------------------------------------------------------------------===//
1551 let isTerminator = 1, isReturn = 1, hasCtrlDep = 1,
1552     usesCustomInserter = 1 in {
1553   def RETURN : ILFormat<(outs), (ins variable_ops),
1554     "RETURN", [(AMDGPUendpgm)]
1555   >;
1556 }
1557
1558 //===----------------------------------------------------------------------===//
1559 // Branch Instructions
1560 //===----------------------------------------------------------------------===//
1561
1562 def IF_PREDICATE_SET  : ILFormat<(outs), (ins R600_Reg32:$src),
1563   "IF_PREDICATE_SET $src", []>;
1564
1565 let isTerminator=1 in {
1566   def BREAK       : ILFormat< (outs), (ins),
1567       "BREAK", []>;
1568   def CONTINUE    : ILFormat< (outs), (ins),
1569       "CONTINUE", []>;
1570   def DEFAULT     : ILFormat< (outs), (ins),
1571       "DEFAULT", []>;
1572   def ELSE        : ILFormat< (outs), (ins),
1573       "ELSE", []>;
1574   def ENDSWITCH   : ILFormat< (outs), (ins),
1575       "ENDSWITCH", []>;
1576   def ENDMAIN     : ILFormat< (outs), (ins),
1577       "ENDMAIN", []>;
1578   def END         : ILFormat< (outs), (ins),
1579       "END", []>;
1580   def ENDFUNC     : ILFormat< (outs), (ins),
1581       "ENDFUNC", []>;
1582   def ENDIF       : ILFormat< (outs), (ins),
1583       "ENDIF", []>;
1584   def WHILELOOP   : ILFormat< (outs), (ins),
1585       "WHILE", []>;
1586   def ENDLOOP     : ILFormat< (outs), (ins),
1587       "ENDLOOP", []>;
1588   def FUNC        : ILFormat< (outs), (ins),
1589       "FUNC", []>;
1590   def RETDYN      : ILFormat< (outs), (ins),
1591       "RET_DYN", []>;
1592   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
1593   defm IF_LOGICALNZ  : BranchInstr<"IF_LOGICALNZ">;
1594   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
1595   defm IF_LOGICALZ   : BranchInstr<"IF_LOGICALZ">;
1596   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
1597   defm BREAK_LOGICALNZ : BranchInstr<"BREAK_LOGICALNZ">;
1598   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
1599   defm BREAK_LOGICALZ : BranchInstr<"BREAK_LOGICALZ">;
1600   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
1601   defm CONTINUE_LOGICALNZ : BranchInstr<"CONTINUE_LOGICALNZ">;
1602   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
1603   defm CONTINUE_LOGICALZ : BranchInstr<"CONTINUE_LOGICALZ">;
1604   defm IFC         : BranchInstr2<"IFC">;
1605   defm BREAKC      : BranchInstr2<"BREAKC">;
1606   defm CONTINUEC   : BranchInstr2<"CONTINUEC">;
1607 }
1608
1609 //===----------------------------------------------------------------------===//
1610 // Indirect addressing pseudo instructions
1611 //===----------------------------------------------------------------------===//
1612
1613 let isPseudo = 1 in {
1614
1615 class ExtractVertical <RegisterClass vec_rc> : InstR600 <
1616   (outs R600_Reg32:$dst),
1617   (ins vec_rc:$vec, R600_Reg32:$index), "",
1618   [],
1619   AnyALU
1620 >;
1621
1622 let Constraints = "$dst = $vec" in {
1623
1624 class InsertVertical <RegisterClass vec_rc> : InstR600 <
1625   (outs vec_rc:$dst),
1626   (ins vec_rc:$vec, R600_Reg32:$value, R600_Reg32:$index), "",
1627   [],
1628   AnyALU
1629 >;
1630
1631 } // End Constraints = "$dst = $vec"
1632
1633 } // End isPseudo = 1
1634
1635 def R600_EXTRACT_ELT_V2 : ExtractVertical <R600_Reg64Vertical>;
1636 def R600_EXTRACT_ELT_V4 : ExtractVertical <R600_Reg128Vertical>;
1637
1638 def R600_INSERT_ELT_V2 : InsertVertical <R600_Reg64Vertical>;
1639 def R600_INSERT_ELT_V4 : InsertVertical <R600_Reg128Vertical>;
1640
1641 class ExtractVerticalPat <Instruction inst, ValueType vec_ty,
1642                           ValueType scalar_ty> : Pat <
1643   (scalar_ty (extractelt vec_ty:$vec, i32:$index)),
1644   (inst $vec, $index)
1645 >;
1646
1647 def : ExtractVerticalPat <R600_EXTRACT_ELT_V2, v2i32, i32>;
1648 def : ExtractVerticalPat <R600_EXTRACT_ELT_V2, v2f32, f32>;
1649 def : ExtractVerticalPat <R600_EXTRACT_ELT_V4, v4i32, i32>;
1650 def : ExtractVerticalPat <R600_EXTRACT_ELT_V4, v4f32, f32>;
1651
1652 class InsertVerticalPat <Instruction inst, ValueType vec_ty,
1653                          ValueType scalar_ty> : Pat <
1654   (vec_ty (insertelt vec_ty:$vec, scalar_ty:$value, i32:$index)),
1655   (inst $vec, $value, $index)
1656 >;
1657
1658 def : InsertVerticalPat <R600_INSERT_ELT_V2, v2i32, i32>;
1659 def : InsertVerticalPat <R600_INSERT_ELT_V2, v2f32, f32>;
1660 def : InsertVerticalPat <R600_INSERT_ELT_V4, v4i32, i32>;
1661 def : InsertVerticalPat <R600_INSERT_ELT_V4, v4f32, f32>;
1662
1663 //===----------------------------------------------------------------------===//
1664 // ISel Patterns
1665 //===----------------------------------------------------------------------===//
1666
1667 // CND*_INT Patterns for f32 True / False values
1668
1669 class CND_INT_f32 <InstR600 cnd, CondCode cc> : Pat <
1670   (selectcc i32:$src0, 0, f32:$src1, f32:$src2, cc),
1671   (cnd $src0, $src1, $src2)
1672 >;
1673
1674 def : CND_INT_f32 <CNDE_INT,  SETEQ>;
1675 def : CND_INT_f32 <CNDGT_INT, SETGT>;
1676 def : CND_INT_f32 <CNDGE_INT, SETGE>;
1677
1678 //CNDGE_INT extra pattern
1679 def : Pat <
1680   (selectcc i32:$src0, -1, i32:$src1, i32:$src2, COND_SGT),
1681   (CNDGE_INT $src0, $src1, $src2)
1682 >;
1683
1684 // KIL Patterns
1685 def KILP : Pat <
1686   (int_AMDGPU_kilp),
1687   (MASK_WRITE (KILLGT (f32 ONE), (f32 ZERO)))
1688 >;
1689
1690 def KIL : Pat <
1691   (int_AMDGPU_kill f32:$src0),
1692   (MASK_WRITE (KILLGT (f32 ZERO), $src0))
1693 >;
1694
1695 def : Extract_Element <f32, v4f32, 0, sub0>;
1696 def : Extract_Element <f32, v4f32, 1, sub1>;
1697 def : Extract_Element <f32, v4f32, 2, sub2>;
1698 def : Extract_Element <f32, v4f32, 3, sub3>;
1699
1700 def : Insert_Element <f32, v4f32, 0, sub0>;
1701 def : Insert_Element <f32, v4f32, 1, sub1>;
1702 def : Insert_Element <f32, v4f32, 2, sub2>;
1703 def : Insert_Element <f32, v4f32, 3, sub3>;
1704
1705 def : Extract_Element <i32, v4i32, 0, sub0>;
1706 def : Extract_Element <i32, v4i32, 1, sub1>;
1707 def : Extract_Element <i32, v4i32, 2, sub2>;
1708 def : Extract_Element <i32, v4i32, 3, sub3>;
1709
1710 def : Insert_Element <i32, v4i32, 0, sub0>;
1711 def : Insert_Element <i32, v4i32, 1, sub1>;
1712 def : Insert_Element <i32, v4i32, 2, sub2>;
1713 def : Insert_Element <i32, v4i32, 3, sub3>;
1714
1715 def : Extract_Element <f32, v2f32, 0, sub0>;
1716 def : Extract_Element <f32, v2f32, 1, sub1>;
1717
1718 def : Insert_Element <f32, v2f32, 0, sub0>;
1719 def : Insert_Element <f32, v2f32, 1, sub1>;
1720
1721 def : Extract_Element <i32, v2i32, 0, sub0>;
1722 def : Extract_Element <i32, v2i32, 1, sub1>;
1723
1724 def : Insert_Element <i32, v2i32, 0, sub0>;
1725 def : Insert_Element <i32, v2i32, 1, sub1>;
1726
1727 // bitconvert patterns
1728
1729 def : BitConvert <i32, f32, R600_Reg32>;
1730 def : BitConvert <f32, i32, R600_Reg32>;
1731 def : BitConvert <v2f32, v2i32, R600_Reg64>;
1732 def : BitConvert <v2i32, v2f32, R600_Reg64>;
1733 def : BitConvert <v4f32, v4i32, R600_Reg128>;
1734 def : BitConvert <v4i32, v4f32, R600_Reg128>;
1735
1736 // DWORDADDR pattern
1737 def : DwordAddrPat  <i32, R600_Reg32>;
1738
1739 } // End isR600toCayman Predicate
1740
1741 def getLDSNoRetOp : InstrMapping {
1742   let FilterClass = "R600_LDS_1A1D";
1743   let RowFields = ["BaseOp"];
1744   let ColFields = ["DisableEncoding"];
1745   let KeyCol = ["$dst"];
1746   let ValueCols = [[""""]];
1747 }