contrib/llvm/lib/Target/AMDGPU/SIDefines.h

   1 //===-- SIDefines.h - SI Helper Macros ----------------------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 /// \file
   9 //===----------------------------------------------------------------------===//
  10
  11 #include "llvm/MC/MCInstrDesc.h"
  12
  13 #ifndef LLVM_LIB_TARGET_AMDGPU_SIDEFINES_H
  14 #define LLVM_LIB_TARGET_AMDGPU_SIDEFINES_H
  15
  16 namespace llvm {
  17
  18 namespace SIInstrFlags {
  19 // This needs to be kept in sync with the field bits in InstSI.
  20 enum : uint64_t {
  21   // Low bits - basic encoding information.
  22   SALU = 1 << 0,
  23   VALU = 1 << 1,
  24
  25   // SALU instruction formats.
  26   SOP1 = 1 << 2,
  27   SOP2 = 1 << 3,
  28   SOPC = 1 << 4,
  29   SOPK = 1 << 5,
  30   SOPP = 1 << 6,
  31
  32   // VALU instruction formats.
  33   VOP1 = 1 << 7,
  34   VOP2 = 1 << 8,
  35   VOPC = 1 << 9,
  36
  37  // TODO: Should this be spilt into VOP3 a and b?
  38   VOP3 = 1 << 10,
  39   VOP3P = 1 << 12,
  40
  41   VINTRP = 1 << 13,
  42   SDWA = 1 << 14,
  43   DPP = 1 << 15,
  44
  45   // Memory instruction formats.
  46   MUBUF = 1 << 16,
  47   MTBUF = 1 << 17,
  48   SMRD = 1 << 18,
  49   MIMG = 1 << 19,
  50   EXP = 1 << 20,
  51   FLAT = 1 << 21,
  52   DS = 1 << 22,
  53
  54   // Pseudo instruction formats.
  55   VGPRSpill = 1 << 23,
  56   SGPRSpill = 1 << 24,
  57
  58   // High bits - other information.
  59   VM_CNT = UINT64_C(1) << 32,
  60   EXP_CNT = UINT64_C(1) << 33,
  61   LGKM_CNT = UINT64_C(1) << 34,
  62
  63   WQM = UINT64_C(1) << 35,
  64   DisableWQM = UINT64_C(1) << 36,
  65   Gather4 = UINT64_C(1) << 37,
  66   SOPK_ZEXT = UINT64_C(1) << 38,
  67   SCALAR_STORE = UINT64_C(1) << 39,
  68   FIXED_SIZE = UINT64_C(1) << 40,
  69   VOPAsmPrefer32Bit = UINT64_C(1) << 41,
  70   HasFPClamp = UINT64_C(1) << 42
  71 };
  72
  73 // v_cmp_class_* etc. use a 10-bit mask for what operation is checked.
  74 // The result is true if any of these tests are true.
  75 enum ClassFlags {
  76   S_NAN = 1 << 0,        // Signaling NaN
  77   Q_NAN = 1 << 1,        // Quiet NaN
  78   N_INFINITY = 1 << 2,   // Negative infinity
  79   N_NORMAL = 1 << 3,     // Negative normal
  80   N_SUBNORMAL = 1 << 4,  // Negative subnormal
  81   N_ZERO = 1 << 5,       // Negative zero
  82   P_ZERO = 1 << 6,       // Positive zero
  83   P_SUBNORMAL = 1 << 7,  // Positive subnormal
  84   P_NORMAL = 1 << 8,     // Positive normal
  85   P_INFINITY = 1 << 9    // Positive infinity
  86 };
  87 }
  88
  89 namespace AMDGPU {
  90   enum OperandType {
  91     /// Operands with register or 32-bit immediate
  92     OPERAND_REG_IMM_INT32 = MCOI::OPERAND_FIRST_TARGET,
  93     OPERAND_REG_IMM_INT64,
  94     OPERAND_REG_IMM_INT16,
  95     OPERAND_REG_IMM_FP32,
  96     OPERAND_REG_IMM_FP64,
  97     OPERAND_REG_IMM_FP16,
  98
  99     /// Operands with register or inline constant
 100     OPERAND_REG_INLINE_C_INT16,
 101     OPERAND_REG_INLINE_C_INT32,
 102     OPERAND_REG_INLINE_C_INT64,
 103     OPERAND_REG_INLINE_C_FP16,
 104     OPERAND_REG_INLINE_C_FP32,
 105     OPERAND_REG_INLINE_C_FP64,
 106     OPERAND_REG_INLINE_C_V2FP16,
 107     OPERAND_REG_INLINE_C_V2INT16,
 108
 109     OPERAND_REG_IMM_FIRST = OPERAND_REG_IMM_INT32,
 110     OPERAND_REG_IMM_LAST = OPERAND_REG_IMM_FP16,
 111
 112     OPERAND_REG_INLINE_C_FIRST = OPERAND_REG_INLINE_C_INT16,
 113     OPERAND_REG_INLINE_C_LAST = OPERAND_REG_INLINE_C_V2INT16,
 114
 115     OPERAND_SRC_FIRST = OPERAND_REG_IMM_INT32,
 116     OPERAND_SRC_LAST = OPERAND_REG_INLINE_C_LAST,
 117
 118     // Operand for source modifiers for VOP instructions
 119     OPERAND_INPUT_MODS,
 120
 121     // Operand for GFX9 SDWA instructions
 122     OPERAND_SDWA9_SRC,
 123     OPERAND_SDWA9_VOPC_DST,
 124
 125     /// Operand with 32-bit immediate that uses the constant bus.
 126     OPERAND_KIMM32,
 127     OPERAND_KIMM16
 128   };
 129 }
 130
 131 // Input operand modifiers bit-masks
 132 // NEG and SEXT share same bit-mask because they can't be set simultaneously.
 133 namespace SISrcMods {
 134   enum {
 135    NEG = 1 << 0,   // Floating-point negate modifier
 136    ABS = 1 << 1,   // Floating-point absolute modifier
 137    SEXT = 1 << 0,  // Integer sign-extend modifier
 138    NEG_HI = ABS,   // Floating-point negate high packed component modifier.
 139    OP_SEL_0 = 1 << 2,
 140    OP_SEL_1 = 1 << 3
 141   };
 142 }
 143
 144 namespace SIOutMods {
 145   enum {
 146     NONE = 0,
 147     MUL2 = 1,
 148     MUL4 = 2,
 149     DIV2 = 3
 150   };
 151 }
 152
 153 namespace VGPRIndexMode {
 154   enum {
 155     SRC0_ENABLE = 1 << 0,
 156     SRC1_ENABLE = 1 << 1,
 157     SRC2_ENABLE = 1 << 2,
 158     DST_ENABLE = 1 << 3
 159   };
 160 }
 161
 162 namespace AMDGPUAsmVariants {
 163   enum {
 164     DEFAULT = 0,
 165     VOP3 = 1,
 166     SDWA = 2,
 167     SDWA9 = 3,
 168     DPP = 4
 169   };
 170 }
 171
 172 namespace AMDGPU {
 173 namespace EncValues { // Encoding values of enum9/8/7 operands
 174
 175 enum {
 176   SGPR_MIN = 0,
 177   SGPR_MAX = 101,
 178   TTMP_MIN = 112,
 179   TTMP_MAX = 123,
 180   INLINE_INTEGER_C_MIN = 128,
 181   INLINE_INTEGER_C_POSITIVE_MAX = 192, // 64
 182   INLINE_INTEGER_C_MAX = 208,
 183   INLINE_FLOATING_C_MIN = 240,
 184   INLINE_FLOATING_C_MAX = 248,
 185   LITERAL_CONST = 255,
 186   VGPR_MIN = 256,
 187   VGPR_MAX = 511
 188 };
 189
 190 } // namespace EncValues
 191 } // namespace AMDGPU
 192
 193 namespace AMDGPU {
 194 namespace SendMsg { // Encoding of SIMM16 used in s_sendmsg* insns.
 195
 196 enum Id { // Message ID, width(4) [3:0].
 197   ID_UNKNOWN_ = -1,
 198   ID_INTERRUPT = 1,
 199   ID_GS,
 200   ID_GS_DONE,
 201   ID_SYSMSG = 15,
 202   ID_GAPS_LAST_, // Indicate that sequence has gaps.
 203   ID_GAPS_FIRST_ = ID_INTERRUPT,
 204   ID_SHIFT_ = 0,
 205   ID_WIDTH_ = 4,
 206   ID_MASK_ = (((1 << ID_WIDTH_) - 1) << ID_SHIFT_)
 207 };
 208
 209 enum Op { // Both GS and SYS operation IDs.
 210   OP_UNKNOWN_ = -1,
 211   OP_SHIFT_ = 4,
 212   // width(2) [5:4]
 213   OP_GS_NOP = 0,
 214   OP_GS_CUT,
 215   OP_GS_EMIT,
 216   OP_GS_EMIT_CUT,
 217   OP_GS_LAST_,
 218   OP_GS_FIRST_ = OP_GS_NOP,
 219   OP_GS_WIDTH_ = 2,
 220   OP_GS_MASK_ = (((1 << OP_GS_WIDTH_) - 1) << OP_SHIFT_),
 221   // width(3) [6:4]
 222   OP_SYS_ECC_ERR_INTERRUPT = 1,
 223   OP_SYS_REG_RD,
 224   OP_SYS_HOST_TRAP_ACK,
 225   OP_SYS_TTRACE_PC,
 226   OP_SYS_LAST_,
 227   OP_SYS_FIRST_ = OP_SYS_ECC_ERR_INTERRUPT,
 228   OP_SYS_WIDTH_ = 3,
 229   OP_SYS_MASK_ = (((1 << OP_SYS_WIDTH_) - 1) << OP_SHIFT_)
 230 };
 231
 232 enum StreamId { // Stream ID, (2) [9:8].
 233   STREAM_ID_DEFAULT_ = 0,
 234   STREAM_ID_LAST_ = 4,
 235   STREAM_ID_FIRST_ = STREAM_ID_DEFAULT_,
 236   STREAM_ID_SHIFT_ = 8,
 237   STREAM_ID_WIDTH_=  2,
 238   STREAM_ID_MASK_ = (((1 << STREAM_ID_WIDTH_) - 1) << STREAM_ID_SHIFT_)
 239 };
 240
 241 } // namespace SendMsg
 242
 243 namespace Hwreg { // Encoding of SIMM16 used in s_setreg/getreg* insns.
 244
 245 enum Id { // HwRegCode, (6) [5:0]
 246   ID_UNKNOWN_ = -1,
 247   ID_SYMBOLIC_FIRST_ = 1, // There are corresponding symbolic names defined.
 248   ID_MODE = 1,
 249   ID_STATUS = 2,
 250   ID_TRAPSTS = 3,
 251   ID_HW_ID = 4,
 252   ID_GPR_ALLOC = 5,
 253   ID_LDS_ALLOC = 6,
 254   ID_IB_STS = 7,
 255   ID_SYMBOLIC_LAST_ = 8,
 256   ID_MEM_BASES = 15,
 257   ID_SHIFT_ = 0,
 258   ID_WIDTH_ = 6,
 259   ID_MASK_ = (((1 << ID_WIDTH_) - 1) << ID_SHIFT_)
 260 };
 261
 262 enum Offset { // Offset, (5) [10:6]
 263   OFFSET_DEFAULT_ = 0,
 264   OFFSET_SHIFT_ = 6,
 265   OFFSET_WIDTH_ = 5,
 266   OFFSET_MASK_ = (((1 << OFFSET_WIDTH_) - 1) << OFFSET_SHIFT_),
 267
 268   OFFSET_SRC_SHARED_BASE = 16,
 269   OFFSET_SRC_PRIVATE_BASE = 0
 270 };
 271
 272 enum WidthMinusOne { // WidthMinusOne, (5) [15:11]
 273   WIDTH_M1_DEFAULT_ = 31,
 274   WIDTH_M1_SHIFT_ = 11,
 275   WIDTH_M1_WIDTH_ = 5,
 276   WIDTH_M1_MASK_ = (((1 << WIDTH_M1_WIDTH_) - 1) << WIDTH_M1_SHIFT_),
 277
 278   WIDTH_M1_SRC_SHARED_BASE = 15,
 279   WIDTH_M1_SRC_PRIVATE_BASE = 15
 280 };
 281
 282 } // namespace Hwreg
 283
 284 namespace SDWA {
 285
 286 enum SdwaSel {
 287   BYTE_0 = 0,
 288   BYTE_1 = 1,
 289   BYTE_2 = 2,
 290   BYTE_3 = 3,
 291   WORD_0 = 4,
 292   WORD_1 = 5,
 293   DWORD = 6,
 294 };
 295
 296 enum DstUnused {
 297   UNUSED_PAD = 0,
 298   UNUSED_SEXT = 1,
 299   UNUSED_PRESERVE = 2,
 300 };
 301
 302 enum SDWA9EncValues{
 303   SRC_SGPR_MASK = 0x100,
 304   SRC_VGPR_MASK = 0xFF,
 305   VOPC_DST_VCC_MASK = 0x80,
 306   VOPC_DST_SGPR_MASK = 0x7F,
 307
 308   SRC_VGPR_MIN = 0,
 309   SRC_VGPR_MAX = 255,
 310   SRC_SGPR_MIN = 256,
 311   SRC_SGPR_MAX = 357,
 312 };
 313
 314 } // namespace SDWA
 315 } // namespace AMDGPU
 316
 317 #define R_00B028_SPI_SHADER_PGM_RSRC1_PS                                0x00B028
 318 #define R_00B02C_SPI_SHADER_PGM_RSRC2_PS                                0x00B02C
 319 #define   S_00B02C_EXTRA_LDS_SIZE(x)                                  (((x) & 0xFF) << 8)
 320 #define R_00B128_SPI_SHADER_PGM_RSRC1_VS                                0x00B128
 321 #define R_00B228_SPI_SHADER_PGM_RSRC1_GS                                0x00B228
 322 #define R_00B428_SPI_SHADER_PGM_RSRC1_HS                                0x00B428
 323 #define R_00B848_COMPUTE_PGM_RSRC1                                      0x00B848
 324 #define   S_00B028_VGPRS(x)                                           (((x) & 0x3F) << 0)
 325 #define   S_00B028_SGPRS(x)                                           (((x) & 0x0F) << 6)
 326
 327 #define R_00B84C_COMPUTE_PGM_RSRC2                                      0x00B84C
 328 #define   S_00B84C_SCRATCH_EN(x)                                      (((x) & 0x1) << 0)
 329 #define   G_00B84C_SCRATCH_EN(x)                                      (((x) >> 0) & 0x1)
 330 #define   C_00B84C_SCRATCH_EN                                         0xFFFFFFFE
 331 #define   S_00B84C_USER_SGPR(x)                                       (((x) & 0x1F) << 1)
 332 #define   G_00B84C_USER_SGPR(x)                                       (((x) >> 1) & 0x1F)
 333 #define   C_00B84C_USER_SGPR                                          0xFFFFFFC1
 334 #define   S_00B84C_TRAP_HANDLER(x)                                    (((x) & 0x1) << 6)
 335 #define   G_00B84C_TRAP_HANDLER(x)                                    (((x) >> 6) & 0x1)
 336 #define   C_00B84C_TRAP_HANDLER                                       0xFFFFFFBF
 337 #define   S_00B84C_TGID_X_EN(x)                                       (((x) & 0x1) << 7)
 338 #define   G_00B84C_TGID_X_EN(x)                                       (((x) >> 7) & 0x1)
 339 #define   C_00B84C_TGID_X_EN                                          0xFFFFFF7F
 340 #define   S_00B84C_TGID_Y_EN(x)                                       (((x) & 0x1) << 8)
 341 #define   G_00B84C_TGID_Y_EN(x)                                       (((x) >> 8) & 0x1)
 342 #define   C_00B84C_TGID_Y_EN                                          0xFFFFFEFF
 343 #define   S_00B84C_TGID_Z_EN(x)                                       (((x) & 0x1) << 9)
 344 #define   G_00B84C_TGID_Z_EN(x)                                       (((x) >> 9) & 0x1)
 345 #define   C_00B84C_TGID_Z_EN                                          0xFFFFFDFF
 346 #define   S_00B84C_TG_SIZE_EN(x)                                      (((x) & 0x1) << 10)
 347 #define   G_00B84C_TG_SIZE_EN(x)                                      (((x) >> 10) & 0x1)
 348 #define   C_00B84C_TG_SIZE_EN                                         0xFFFFFBFF
 349 #define   S_00B84C_TIDIG_COMP_CNT(x)                                  (((x) & 0x03) << 11)
 350 #define   G_00B84C_TIDIG_COMP_CNT(x)                                  (((x) >> 11) & 0x03)
 351 #define   C_00B84C_TIDIG_COMP_CNT                                     0xFFFFE7FF
 352 /* CIK */
 353 #define   S_00B84C_EXCP_EN_MSB(x)                                     (((x) & 0x03) << 13)
 354 #define   G_00B84C_EXCP_EN_MSB(x)                                     (((x) >> 13) & 0x03)
 355 #define   C_00B84C_EXCP_EN_MSB                                        0xFFFF9FFF
 356 /*     */
 357 #define   S_00B84C_LDS_SIZE(x)                                        (((x) & 0x1FF) << 15)
 358 #define   G_00B84C_LDS_SIZE(x)                                        (((x) >> 15) & 0x1FF)
 359 #define   C_00B84C_LDS_SIZE                                           0xFF007FFF
 360 #define   S_00B84C_EXCP_EN(x)                                         (((x) & 0x7F) << 24)
 361 #define   G_00B84C_EXCP_EN(x)                                         (((x) >> 24) & 0x7F)
 362 #define   C_00B84C_EXCP_EN
 363
 364 #define R_0286CC_SPI_PS_INPUT_ENA                                       0x0286CC
 365 #define R_0286D0_SPI_PS_INPUT_ADDR                                      0x0286D0
 366
 367 #define R_00B848_COMPUTE_PGM_RSRC1                                      0x00B848
 368 #define   S_00B848_VGPRS(x)                                           (((x) & 0x3F) << 0)
 369 #define   G_00B848_VGPRS(x)                                           (((x) >> 0) & 0x3F)
 370 #define   C_00B848_VGPRS                                              0xFFFFFFC0
 371 #define   S_00B848_SGPRS(x)                                           (((x) & 0x0F) << 6)
 372 #define   G_00B848_SGPRS(x)                                           (((x) >> 6) & 0x0F)
 373 #define   C_00B848_SGPRS                                              0xFFFFFC3F
 374 #define   S_00B848_PRIORITY(x)                                        (((x) & 0x03) << 10)
 375 #define   G_00B848_PRIORITY(x)                                        (((x) >> 10) & 0x03)
 376 #define   C_00B848_PRIORITY                                           0xFFFFF3FF
 377 #define   S_00B848_FLOAT_MODE(x)                                      (((x) & 0xFF) << 12)
 378 #define   G_00B848_FLOAT_MODE(x)                                      (((x) >> 12) & 0xFF)
 379 #define   C_00B848_FLOAT_MODE                                         0xFFF00FFF
 380 #define   S_00B848_PRIV(x)                                            (((x) & 0x1) << 20)
 381 #define   G_00B848_PRIV(x)                                            (((x) >> 20) & 0x1)
 382 #define   C_00B848_PRIV                                               0xFFEFFFFF
 383 #define   S_00B848_DX10_CLAMP(x)                                      (((x) & 0x1) << 21)
 384 #define   G_00B848_DX10_CLAMP(x)                                      (((x) >> 21) & 0x1)
 385 #define   C_00B848_DX10_CLAMP                                         0xFFDFFFFF
 386 #define   S_00B848_DEBUG_MODE(x)                                      (((x) & 0x1) << 22)
 387 #define   G_00B848_DEBUG_MODE(x)                                      (((x) >> 22) & 0x1)
 388 #define   C_00B848_DEBUG_MODE                                         0xFFBFFFFF
 389 #define   S_00B848_IEEE_MODE(x)                                       (((x) & 0x1) << 23)
 390 #define   G_00B848_IEEE_MODE(x)                                       (((x) >> 23) & 0x1)
 391 #define   C_00B848_IEEE_MODE                                          0xFF7FFFFF
 392
 393
 394 // Helpers for setting FLOAT_MODE
 395 #define FP_ROUND_ROUND_TO_NEAREST 0
 396 #define FP_ROUND_ROUND_TO_INF 1
 397 #define FP_ROUND_ROUND_TO_NEGINF 2
 398 #define FP_ROUND_ROUND_TO_ZERO 3
 399
 400 // Bits 3:0 control rounding mode. 1:0 control single precision, 3:2 double
 401 // precision.
 402 #define FP_ROUND_MODE_SP(x) ((x) & 0x3)
 403 #define FP_ROUND_MODE_DP(x) (((x) & 0x3) << 2)
 404
 405 #define FP_DENORM_FLUSH_IN_FLUSH_OUT 0
 406 #define FP_DENORM_FLUSH_OUT 1
 407 #define FP_DENORM_FLUSH_IN 2
 408 #define FP_DENORM_FLUSH_NONE 3
 409
 410
 411 // Bits 7:4 control denormal handling. 5:4 control single precision, 6:7 double
 412 // precision.
 413 #define FP_DENORM_MODE_SP(x) (((x) & 0x3) << 4)
 414 #define FP_DENORM_MODE_DP(x) (((x) & 0x3) << 6)
 415
 416 #define R_00B860_COMPUTE_TMPRING_SIZE                                   0x00B860
 417 #define   S_00B860_WAVESIZE(x)                                        (((x) & 0x1FFF) << 12)
 418
 419 #define R_0286E8_SPI_TMPRING_SIZE                                       0x0286E8
 420 #define   S_0286E8_WAVESIZE(x)                                        (((x) & 0x1FFF) << 12)
 421
 422 #define R_SPILLED_SGPRS         0x4
 423 #define R_SPILLED_VGPRS         0x8
 424 } // End namespace llvm
 425
 426 #endif