contrib/llvm/lib/Target/AMDGPU/SIISelLowering.h

   1 //===-- SIISelLowering.h - SI DAG Lowering Interface ------------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI DAG Lowering interface definition
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_AMDGPU_SIISELLOWERING_H
  16 #define LLVM_LIB_TARGET_AMDGPU_SIISELLOWERING_H
  17
  18 #include "AMDGPUISelLowering.h"
  19 #include "SIInstrInfo.h"
  20
  21 namespace llvm {
  22
  23 class SITargetLowering final : public AMDGPUTargetLowering {
  24   SDValue lowerKernArgParameterPtr(SelectionDAG &DAG, const SDLoc &SL,
  25                                    SDValue Chain, uint64_t Offset) const;
  26   SDValue lowerKernargMemParameter(SelectionDAG &DAG, EVT VT, EVT MemVT,
  27                                    const SDLoc &SL, SDValue Chain,
  28                                    uint64_t Offset, bool Signed,
  29                                    const ISD::InputArg *Arg = nullptr) const;
  30
  31   SDValue LowerGlobalAddress(AMDGPUMachineFunction *MFI, SDValue Op,
  32                              SelectionDAG &DAG) const override;
  33   SDValue lowerImplicitZextParam(SelectionDAG &DAG, SDValue Op,
  34                                  MVT VT, unsigned Offset) const;
  35
  36   SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
  37   SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, SelectionDAG &DAG) const;
  38   SDValue LowerINTRINSIC_VOID(SDValue Op, SelectionDAG &DAG) const;
  39   SDValue LowerLOAD(SDValue Op, SelectionDAG &DAG) const;
  40   SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
  41   SDValue lowerFastUnsafeFDIV(SDValue Op, SelectionDAG &DAG) const;
  42   SDValue lowerFDIV_FAST(SDValue Op, SelectionDAG &DAG) const;
  43   SDValue LowerFDIV16(SDValue Op, SelectionDAG &DAG) const;
  44   SDValue LowerFDIV32(SDValue Op, SelectionDAG &DAG) const;
  45   SDValue LowerFDIV64(SDValue Op, SelectionDAG &DAG) const;
  46   SDValue LowerFDIV(SDValue Op, SelectionDAG &DAG) const;
  47   SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG, bool Signed) const;
  48   SDValue LowerSTORE(SDValue Op, SelectionDAG &DAG) const;
  49   SDValue LowerTrig(SDValue Op, SelectionDAG &DAG) const;
  50   SDValue LowerATOMIC_CMP_SWAP(SDValue Op, SelectionDAG &DAG) const;
  51   SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
  52
  53   /// \brief Converts \p Op, which must be of floating point type, to the
  54   /// floating point type \p VT, by either extending or truncating it.
  55   SDValue getFPExtOrFPTrunc(SelectionDAG &DAG,
  56                             SDValue Op,
  57                             const SDLoc &DL,
  58                             EVT VT) const;
  59
  60   SDValue convertArgType(
  61     SelectionDAG &DAG, EVT VT, EVT MemVT, const SDLoc &SL, SDValue Val,
  62     bool Signed, const ISD::InputArg *Arg = nullptr) const;
  63
  64   /// \brief Custom lowering for ISD::FP_ROUND for MVT::f16.
  65   SDValue lowerFP_ROUND(SDValue Op, SelectionDAG &DAG) const;
  66
  67   SDValue getSegmentAperture(unsigned AS, const SDLoc &DL,
  68                              SelectionDAG &DAG) const;
  69
  70   SDValue lowerADDRSPACECAST(SDValue Op, SelectionDAG &DAG) const;
  71   SDValue lowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
  72   SDValue lowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
  73   SDValue lowerTRAP(SDValue Op, SelectionDAG &DAG) const;
  74
  75   void adjustWritemask(MachineSDNode *&N, SelectionDAG &DAG) const;
  76
  77   SDValue performUCharToFloatCombine(SDNode *N,
  78                                      DAGCombinerInfo &DCI) const;
  79   SDValue performSHLPtrCombine(SDNode *N,
  80                                unsigned AS,
  81                                DAGCombinerInfo &DCI) const;
  82
  83   SDValue performMemSDNodeCombine(MemSDNode *N, DAGCombinerInfo &DCI) const;
  84
  85   SDValue splitBinaryBitConstantOp(DAGCombinerInfo &DCI, const SDLoc &SL,
  86                                    unsigned Opc, SDValue LHS,
  87                                    const ConstantSDNode *CRHS) const;
  88
  89   SDValue performAndCombine(SDNode *N, DAGCombinerInfo &DCI) const;
  90   SDValue performOrCombine(SDNode *N, DAGCombinerInfo &DCI) const;
  91   SDValue performXorCombine(SDNode *N, DAGCombinerInfo &DCI) const;
  92   SDValue performZeroExtendCombine(SDNode *N, DAGCombinerInfo &DCI) const;
  93   SDValue performClassCombine(SDNode *N, DAGCombinerInfo &DCI) const;
  94   SDValue performFCanonicalizeCombine(SDNode *N, DAGCombinerInfo &DCI) const;
  95
  96   SDValue performFPMed3ImmCombine(SelectionDAG &DAG, const SDLoc &SL,
  97                                   SDValue Op0, SDValue Op1) const;
  98   SDValue performIntMed3ImmCombine(SelectionDAG &DAG, const SDLoc &SL,
  99                                    SDValue Op0, SDValue Op1, bool Signed) const;
 100   SDValue performMinMaxCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 101   SDValue performFMed3Combine(SDNode *N, DAGCombinerInfo &DCI) const;
 102   SDValue performCvtPkRTZCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 103
 104   unsigned getFusedOpcode(const SelectionDAG &DAG,
 105                           const SDNode *N0, const SDNode *N1) const;
 106   SDValue performFAddCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 107   SDValue performFSubCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 108   SDValue performSetCCCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 109   SDValue performCvtF32UByteNCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 110
 111   bool isLegalFlatAddressingMode(const AddrMode &AM) const;
 112   bool isLegalMUBUFAddressingMode(const AddrMode &AM) const;
 113
 114   unsigned isCFIntrinsic(const SDNode *Intr) const;
 115
 116   void createDebuggerPrologueStackObjects(MachineFunction &MF) const;
 117
 118   /// \returns True if fixup needs to be emitted for given global value \p GV,
 119   /// false otherwise.
 120   bool shouldEmitFixup(const GlobalValue *GV) const;
 121
 122   /// \returns True if GOT relocation needs to be emitted for given global value
 123   /// \p GV, false otherwise.
 124   bool shouldEmitGOTReloc(const GlobalValue *GV) const;
 125
 126   /// \returns True if PC-relative relocation needs to be emitted for given
 127   /// global value \p GV, false otherwise.
 128   bool shouldEmitPCReloc(const GlobalValue *GV) const;
 129
 130 public:
 131   SITargetLowering(const TargetMachine &tm, const SISubtarget &STI);
 132
 133   const SISubtarget *getSubtarget() const;
 134
 135   bool isShuffleMaskLegal(const SmallVectorImpl<int> &/*Mask*/,
 136                           EVT /*VT*/) const override;
 137
 138   bool getTgtMemIntrinsic(IntrinsicInfo &, const CallInst &,
 139                           unsigned IntrinsicID) const override;
 140
 141   bool getAddrModeArguments(IntrinsicInst * /*I*/,
 142                             SmallVectorImpl<Value*> &/*Ops*/,
 143                             Type *&/*AccessTy*/) const override;
 144
 145   bool isLegalAddressingMode(const DataLayout &DL, const AddrMode &AM, Type *Ty,
 146                              unsigned AS) const override;
 147
 148   bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS,
 149                                       unsigned Align,
 150                                       bool *IsFast) const override;
 151
 152   EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
 153                           unsigned SrcAlign, bool IsMemset,
 154                           bool ZeroMemset,
 155                           bool MemcpyStrSrc,
 156                           MachineFunction &MF) const override;
 157
 158   bool isMemOpUniform(const SDNode *N) const;
 159   bool isMemOpHasNoClobberedMemOperand(const SDNode *N) const;
 160   bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 161   bool isCheapAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 162
 163   TargetLoweringBase::LegalizeTypeAction
 164   getPreferredVectorAction(EVT VT) const override;
 165
 166   bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 167                                         Type *Ty) const override;
 168
 169   bool isTypeDesirableForOp(unsigned Op, EVT VT) const override;
 170
 171   bool isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const override;
 172
 173   SDValue LowerFormalArguments(SDValue Chain, CallingConv::ID CallConv,
 174                                bool isVarArg,
 175                                const SmallVectorImpl<ISD::InputArg> &Ins,
 176                                const SDLoc &DL, SelectionDAG &DAG,
 177                                SmallVectorImpl<SDValue> &InVals) const override;
 178
 179   SDValue LowerReturn(SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 180                       const SmallVectorImpl<ISD::OutputArg> &Outs,
 181                       const SmallVectorImpl<SDValue> &OutVals, const SDLoc &DL,
 182                       SelectionDAG &DAG) const override;
 183
 184   unsigned getRegisterByName(const char* RegName, EVT VT,
 185                              SelectionDAG &DAG) const override;
 186
 187   MachineBasicBlock *splitKillBlock(MachineInstr &MI,
 188                                     MachineBasicBlock *BB) const;
 189
 190   MachineBasicBlock *
 191   EmitInstrWithCustomInserter(MachineInstr &MI,
 192                               MachineBasicBlock *BB) const override;
 193   bool enableAggressiveFMAFusion(EVT VT) const override;
 194   EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
 195                          EVT VT) const override;
 196   MVT getScalarShiftAmountTy(const DataLayout &, EVT) const override;
 197   bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 198   SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 199   void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
 200                           SelectionDAG &DAG) const override;
 201
 202   SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 203   SDNode *PostISelFolding(MachineSDNode *N, SelectionDAG &DAG) const override;
 204   void AdjustInstrPostInstrSelection(MachineInstr &MI,
 205                                      SDNode *Node) const override;
 206
 207   SDValue CreateLiveInRegister(SelectionDAG &DAG, const TargetRegisterClass *RC,
 208                                unsigned Reg, EVT VT) const override;
 209   SDNode *legalizeTargetIndependentNode(SDNode *Node, SelectionDAG &DAG) const;
 210
 211   MachineSDNode *wrapAddr64Rsrc(SelectionDAG &DAG, const SDLoc &DL,
 212                                 SDValue Ptr) const;
 213   MachineSDNode *buildRSRC(SelectionDAG &DAG, const SDLoc &DL, SDValue Ptr,
 214                            uint32_t RsrcDword1, uint64_t RsrcDword2And3) const;
 215   std::pair<unsigned, const TargetRegisterClass *>
 216   getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 217                                StringRef Constraint, MVT VT) const override;
 218   ConstraintType getConstraintType(StringRef Constraint) const override;
 219   SDValue copyToM0(SelectionDAG &DAG, SDValue Chain, const SDLoc &DL,
 220                    SDValue V) const;
 221 };
 222
 223 } // End namespace llvm
 224
 225 #endif