contrib/llvm/lib/Target/AMDGPU/SIInstrInfo.td

   1 //===-- SIInstrInfo.td - SI Instruction Infos -------------*- tablegen -*--===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 def isCI : Predicate<"Subtarget->getGeneration() "
  10                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  11 def isVI : Predicate <
  12   "Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS">,
  13   AssemblerPredicate<"FeatureGCN3Encoding">;
  14
  15 def DisableInst : Predicate <"false">, AssemblerPredicate<"FeatureDisable">;
  16
  17 class vop {
  18   field bits<9> SI3;
  19   field bits<10> VI3;
  20 }
  21
  22 class vopc <bits<8> si, bits<8> vi = !add(0x40, si)> : vop {
  23   field bits<8> SI = si;
  24   field bits<8> VI = vi;
  25
  26   field bits<9>  SI3 = {0, si{7-0}};
  27   field bits<10> VI3 = {0, 0, vi{7-0}};
  28 }
  29
  30 class vop1 <bits<8> si, bits<8> vi = si> : vop {
  31   field bits<8> SI = si;
  32   field bits<8> VI = vi;
  33
  34   field bits<9>  SI3 = {1, 1, si{6-0}};
  35   field bits<10> VI3 = !add(0x140, vi);
  36 }
  37
  38 class vop2 <bits<6> si, bits<6> vi = si> : vop {
  39   field bits<6> SI = si;
  40   field bits<6> VI = vi;
  41
  42   field bits<9>  SI3 = {1, 0, 0, si{5-0}};
  43   field bits<10> VI3 = {0, 1, 0, 0, vi{5-0}};
  44 }
  45
  46 // Specify a VOP2 opcode for SI and VOP3 opcode for VI
  47 // that doesn't have VOP2 encoding on VI
  48 class vop23 <bits<6> si, bits<10> vi> : vop2 <si> {
  49   let VI3 = vi;
  50 }
  51
  52 class vop3 <bits<9> si, bits<10> vi = {0, si}> : vop {
  53   let SI3 = si;
  54   let VI3 = vi;
  55 }
  56
  57 class sop1 <bits<8> si, bits<8> vi = si> {
  58   field bits<8> SI = si;
  59   field bits<8> VI = vi;
  60 }
  61
  62 class sop2 <bits<7> si, bits<7> vi = si> {
  63   field bits<7> SI = si;
  64   field bits<7> VI = vi;
  65 }
  66
  67 class sopk <bits<5> si, bits<5> vi = si> {
  68   field bits<5> SI = si;
  69   field bits<5> VI = vi;
  70 }
  71
  72 // Execpt for the NONE field, this must be kept in sync with the SISubtarget enum
  73 // in AMDGPUInstrInfo.cpp
  74 def SISubtarget {
  75   int NONE = -1;
  76   int SI = 0;
  77   int VI = 1;
  78 }
  79
  80 //===----------------------------------------------------------------------===//
  81 // SI DAG Nodes
  82 //===----------------------------------------------------------------------===//
  83
  84 def SIload_constant : SDNode<"AMDGPUISD::LOAD_CONSTANT",
  85   SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i32>]>,
  86                       [SDNPMayLoad, SDNPMemOperand]
  87 >;
  88
  89 def SItbuffer_store : SDNode<"AMDGPUISD::TBUFFER_STORE_FORMAT",
  90   SDTypeProfile<0, 13,
  91     [SDTCisVT<0, v4i32>,   // rsrc(SGPR)
  92      SDTCisVT<1, iAny>,   // vdata(VGPR)
  93      SDTCisVT<2, i32>,    // num_channels(imm)
  94      SDTCisVT<3, i32>,    // vaddr(VGPR)
  95      SDTCisVT<4, i32>,    // soffset(SGPR)
  96      SDTCisVT<5, i32>,    // inst_offset(imm)
  97      SDTCisVT<6, i32>,    // dfmt(imm)
  98      SDTCisVT<7, i32>,    // nfmt(imm)
  99      SDTCisVT<8, i32>,    // offen(imm)
 100      SDTCisVT<9, i32>,    // idxen(imm)
 101      SDTCisVT<10, i32>,   // glc(imm)
 102      SDTCisVT<11, i32>,   // slc(imm)
 103      SDTCisVT<12, i32>    // tfe(imm)
 104     ]>,
 105   [SDNPMayStore, SDNPMemOperand, SDNPHasChain]
 106 >;
 107
 108 def SIload_input : SDNode<"AMDGPUISD::LOAD_INPUT",
 109   SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i16>,
 110                        SDTCisVT<3, i32>]>
 111 >;
 112
 113 class SDSample<string opcode> : SDNode <opcode,
 114   SDTypeProfile<1, 4, [SDTCisVT<0, v4f32>, SDTCisVT<2, v32i8>,
 115                        SDTCisVT<3, v4i32>, SDTCisVT<4, i32>]>
 116 >;
 117
 118 def SIsample : SDSample<"AMDGPUISD::SAMPLE">;
 119 def SIsampleb : SDSample<"AMDGPUISD::SAMPLEB">;
 120 def SIsampled : SDSample<"AMDGPUISD::SAMPLED">;
 121 def SIsamplel : SDSample<"AMDGPUISD::SAMPLEL">;
 122
 123 def SIconstdata_ptr : SDNode<
 124   "AMDGPUISD::CONST_DATA_PTR", SDTypeProfile <1, 0, [SDTCisVT<0, i64>]>
 125 >;
 126
 127 //===----------------------------------------------------------------------===//
 128 // SDNodes and PatFrag for local loads and stores to enable s_mov_b32 m0, -1
 129 // to be glued to the memory instructions.
 130 //===----------------------------------------------------------------------===//
 131
 132 def SIld_local : SDNode <"ISD::LOAD", SDTLoad,
 133   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 134 >;
 135
 136 def si_ld_local : PatFrag <(ops node:$ptr), (SIld_local node:$ptr), [{
 137   return isLocalLoad(cast<LoadSDNode>(N));
 138 }]>;
 139
 140 def si_load_local : PatFrag <(ops node:$ptr), (si_ld_local node:$ptr), [{
 141   return cast<LoadSDNode>(N)->getAddressingMode() == ISD::UNINDEXED &&
 142          cast<LoadSDNode>(N)->getExtensionType() == ISD::NON_EXTLOAD;
 143 }]>;
 144
 145 def si_load_local_align8 : Aligned8Bytes <
 146   (ops node:$ptr), (si_load_local node:$ptr)
 147 >;
 148
 149 def si_sextload_local : PatFrag <(ops node:$ptr), (si_ld_local node:$ptr), [{
 150   return cast<LoadSDNode>(N)->getExtensionType() == ISD::SEXTLOAD;
 151 }]>;
 152 def si_az_extload_local : AZExtLoadBase <si_ld_local>;
 153
 154 multiclass SIExtLoadLocal <PatFrag ld_node> {
 155
 156   def _i8 : PatFrag <(ops node:$ptr), (ld_node node:$ptr),
 157                      [{return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i8;}]
 158   >;
 159
 160   def _i16 : PatFrag <(ops node:$ptr), (ld_node node:$ptr),
 161                      [{return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i16;}]
 162   >;
 163 }
 164
 165 defm si_sextload_local : SIExtLoadLocal <si_sextload_local>;
 166 defm si_az_extload_local : SIExtLoadLocal <si_az_extload_local>;
 167
 168 def SIst_local : SDNode <"ISD::STORE", SDTStore,
 169   [SDNPHasChain, SDNPMayStore, SDNPMemOperand, SDNPInGlue]
 170 >;
 171
 172 def si_st_local : PatFrag <
 173   (ops node:$val, node:$ptr), (SIst_local node:$val, node:$ptr), [{
 174   return isLocalStore(cast<StoreSDNode>(N));
 175 }]>;
 176
 177 def si_store_local : PatFrag <
 178   (ops node:$val, node:$ptr), (si_st_local node:$val, node:$ptr), [{
 179   return cast<StoreSDNode>(N)->getAddressingMode() == ISD::UNINDEXED &&
 180          !cast<StoreSDNode>(N)->isTruncatingStore();
 181 }]>;
 182
 183 def si_store_local_align8 : Aligned8Bytes <
 184   (ops node:$val, node:$ptr), (si_store_local node:$val, node:$ptr)
 185 >;
 186
 187 def si_truncstore_local : PatFrag <
 188   (ops node:$val, node:$ptr), (si_st_local node:$val, node:$ptr), [{
 189   return cast<StoreSDNode>(N)->isTruncatingStore();
 190 }]>;
 191
 192 def si_truncstore_local_i8 : PatFrag <
 193   (ops node:$val, node:$ptr), (si_truncstore_local node:$val, node:$ptr), [{
 194   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i8;
 195 }]>;
 196
 197 def si_truncstore_local_i16 : PatFrag <
 198   (ops node:$val, node:$ptr), (si_truncstore_local node:$val, node:$ptr), [{
 199   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i16;
 200 }]>;
 201
 202 multiclass SIAtomicM0Glue2 <string op_name> {
 203
 204   def _glue : SDNode <"ISD::ATOMIC_"#op_name, SDTAtomic2,
 205     [SDNPHasChain, SDNPMayStore, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 206   >;
 207
 208   def _local : local_binary_atomic_op <!cast<SDNode>(NAME#"_glue")>;
 209 }
 210
 211 defm si_atomic_load_add : SIAtomicM0Glue2 <"LOAD_ADD">;
 212 defm si_atomic_load_and : SIAtomicM0Glue2 <"LOAD_AND">;
 213 defm si_atomic_load_min : SIAtomicM0Glue2 <"LOAD_MIN">;
 214 defm si_atomic_load_max : SIAtomicM0Glue2 <"LOAD_MAX">;
 215 defm si_atomic_load_or : SIAtomicM0Glue2 <"LOAD_OR">;
 216 defm si_atomic_load_sub : SIAtomicM0Glue2 <"LOAD_SUB">;
 217 defm si_atomic_load_xor : SIAtomicM0Glue2 <"LOAD_XOR">;
 218 defm si_atomic_load_umin : SIAtomicM0Glue2 <"LOAD_UMIN">;
 219 defm si_atomic_load_umax : SIAtomicM0Glue2 <"LOAD_UMAX">;
 220 defm si_atomic_swap : SIAtomicM0Glue2 <"SWAP">;
 221
 222 def si_atomic_cmp_swap_glue : SDNode <"ISD::ATOMIC_CMP_SWAP", SDTAtomic3,
 223   [SDNPHasChain, SDNPMayStore, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 224 >;
 225
 226 defm si_atomic_cmp_swap : AtomicCmpSwapLocal <si_atomic_cmp_swap_glue>;
 227
 228 // Transformation function, extract the lower 32bit of a 64bit immediate
 229 def LO32 : SDNodeXForm<imm, [{
 230   return CurDAG->getTargetConstant(N->getZExtValue() & 0xffffffff, SDLoc(N),
 231                                    MVT::i32);
 232 }]>;
 233
 234 def LO32f : SDNodeXForm<fpimm, [{
 235   APInt V = N->getValueAPF().bitcastToAPInt().trunc(32);
 236   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), MVT::f32);
 237 }]>;
 238
 239 // Transformation function, extract the upper 32bit of a 64bit immediate
 240 def HI32 : SDNodeXForm<imm, [{
 241   return CurDAG->getTargetConstant(N->getZExtValue() >> 32, SDLoc(N), MVT::i32);
 242 }]>;
 243
 244 def HI32f : SDNodeXForm<fpimm, [{
 245   APInt V = N->getValueAPF().bitcastToAPInt().lshr(32).trunc(32);
 246   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), SDLoc(N),
 247                                      MVT::f32);
 248 }]>;
 249
 250 def IMM8bitDWORD : PatLeaf <(imm),
 251   [{return (N->getZExtValue() & ~0x3FC) == 0;}]
 252 >;
 253
 254 def as_dword_i32imm : SDNodeXForm<imm, [{
 255   return CurDAG->getTargetConstant(N->getZExtValue() >> 2, SDLoc(N), MVT::i32);
 256 }]>;
 257
 258 def as_i1imm : SDNodeXForm<imm, [{
 259   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i1);
 260 }]>;
 261
 262 def as_i8imm : SDNodeXForm<imm, [{
 263   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i8);
 264 }]>;
 265
 266 def as_i16imm : SDNodeXForm<imm, [{
 267   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i16);
 268 }]>;
 269
 270 def as_i32imm: SDNodeXForm<imm, [{
 271   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i32);
 272 }]>;
 273
 274 def as_i64imm: SDNodeXForm<imm, [{
 275   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i64);
 276 }]>;
 277
 278 // Copied from the AArch64 backend:
 279 def bitcast_fpimm_to_i32 : SDNodeXForm<fpimm, [{
 280 return CurDAG->getTargetConstant(
 281   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i32);
 282 }]>;
 283
 284 // Copied from the AArch64 backend:
 285 def bitcast_fpimm_to_i64 : SDNodeXForm<fpimm, [{
 286 return CurDAG->getTargetConstant(
 287   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i64);
 288 }]>;
 289
 290 def IMM8bit : PatLeaf <(imm),
 291   [{return isUInt<8>(N->getZExtValue());}]
 292 >;
 293
 294 def IMM12bit : PatLeaf <(imm),
 295   [{return isUInt<12>(N->getZExtValue());}]
 296 >;
 297
 298 def IMM16bit : PatLeaf <(imm),
 299   [{return isUInt<16>(N->getZExtValue());}]
 300 >;
 301
 302 def IMM20bit : PatLeaf <(imm),
 303   [{return isUInt<20>(N->getZExtValue());}]
 304 >;
 305
 306 def IMM32bit : PatLeaf <(imm),
 307   [{return isUInt<32>(N->getZExtValue());}]
 308 >;
 309
 310 def mubuf_vaddr_offset : PatFrag<
 311   (ops node:$ptr, node:$offset, node:$imm_offset),
 312   (add (add node:$ptr, node:$offset), node:$imm_offset)
 313 >;
 314
 315 class InlineImm <ValueType vt> : PatLeaf <(vt imm), [{
 316   return isInlineImmediate(N);
 317 }]>;
 318
 319 class InlineFPImm <ValueType vt> : PatLeaf <(vt fpimm), [{
 320   return isInlineImmediate(N);
 321 }]>;
 322
 323 class SGPRImm <dag frag> : PatLeaf<frag, [{
 324   if (Subtarget->getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 325     return false;
 326   }
 327   const SIRegisterInfo *SIRI =
 328       static_cast<const SIRegisterInfo *>(Subtarget->getRegisterInfo());
 329   for (SDNode::use_iterator U = N->use_begin(), E = SDNode::use_end();
 330                                                 U != E; ++U) {
 331     if (SIRI->isSGPRClass(getOperandRegClass(*U, U.getOperandNo()))) {
 332       return true;
 333     }
 334   }
 335   return false;
 336 }]>;
 337
 338 //===----------------------------------------------------------------------===//
 339 // Custom Operands
 340 //===----------------------------------------------------------------------===//
 341
 342 def FRAMEri32 : Operand<iPTR> {
 343   let MIOperandInfo = (ops i32:$ptr, i32imm:$index);
 344 }
 345
 346 def SoppBrTarget : AsmOperandClass {
 347   let Name = "SoppBrTarget";
 348   let ParserMethod = "parseSOppBrTarget";
 349 }
 350
 351 def sopp_brtarget : Operand<OtherVT> {
 352   let EncoderMethod = "getSOPPBrEncoding";
 353   let OperandType = "OPERAND_PCREL";
 354   let ParserMatchClass = SoppBrTarget;
 355 }
 356
 357 include "SIInstrFormats.td"
 358 include "VIInstrFormats.td"
 359
 360 def MubufOffsetMatchClass : AsmOperandClass {
 361   let Name = "MubufOffset";
 362   let ParserMethod = "parseMubufOptionalOps";
 363   let RenderMethod = "addImmOperands";
 364 }
 365
 366 class DSOffsetBaseMatchClass <string parser> : AsmOperandClass {
 367   let Name = "DSOffset"#parser;
 368   let ParserMethod = parser;
 369   let RenderMethod = "addImmOperands";
 370   let PredicateMethod = "isDSOffset";
 371 }
 372
 373 def DSOffsetMatchClass : DSOffsetBaseMatchClass <"parseDSOptionalOps">;
 374 def DSOffsetGDSMatchClass : DSOffsetBaseMatchClass <"parseDSOffsetOptional">;
 375
 376 def DSOffset01MatchClass : AsmOperandClass {
 377   let Name = "DSOffset1";
 378   let ParserMethod = "parseDSOff01OptionalOps";
 379   let RenderMethod = "addImmOperands";
 380   let PredicateMethod = "isDSOffset01";
 381 }
 382
 383 class GDSBaseMatchClass <string parser> : AsmOperandClass {
 384   let Name = "GDS"#parser;
 385   let PredicateMethod = "isImm";
 386   let ParserMethod = parser;
 387   let RenderMethod = "addImmOperands";
 388 }
 389
 390 def GDSMatchClass : GDSBaseMatchClass <"parseDSOptionalOps">;
 391 def GDS01MatchClass : GDSBaseMatchClass <"parseDSOff01OptionalOps">;
 392
 393 class GLCBaseMatchClass <string parser> : AsmOperandClass {
 394   let Name = "GLC"#parser;
 395   let PredicateMethod = "isImm";
 396   let ParserMethod = parser;
 397   let RenderMethod = "addImmOperands";
 398 }
 399
 400 def GLCMubufMatchClass : GLCBaseMatchClass <"parseMubufOptionalOps">;
 401 def GLCFlatMatchClass : GLCBaseMatchClass <"parseFlatOptionalOps">;
 402
 403 class SLCBaseMatchClass <string parser> : AsmOperandClass {
 404   let Name = "SLC"#parser;
 405   let PredicateMethod = "isImm";
 406   let ParserMethod = parser;
 407   let RenderMethod = "addImmOperands";
 408 }
 409
 410 def SLCMubufMatchClass : SLCBaseMatchClass <"parseMubufOptionalOps">;
 411 def SLCFlatMatchClass : SLCBaseMatchClass <"parseFlatOptionalOps">;
 412 def SLCFlatAtomicMatchClass : SLCBaseMatchClass <"parseFlatAtomicOptionalOps">;
 413
 414 class TFEBaseMatchClass <string parser> : AsmOperandClass {
 415   let Name = "TFE"#parser;
 416   let PredicateMethod = "isImm";
 417   let ParserMethod = parser;
 418   let RenderMethod = "addImmOperands";
 419 }
 420
 421 def TFEMubufMatchClass : TFEBaseMatchClass <"parseMubufOptionalOps">;
 422 def TFEFlatMatchClass : TFEBaseMatchClass <"parseFlatOptionalOps">;
 423 def TFEFlatAtomicMatchClass : TFEBaseMatchClass <"parseFlatAtomicOptionalOps">;
 424
 425 def OModMatchClass : AsmOperandClass {
 426   let Name = "OMod";
 427   let PredicateMethod = "isImm";
 428   let ParserMethod = "parseVOP3OptionalOps";
 429   let RenderMethod = "addImmOperands";
 430 }
 431
 432 def ClampMatchClass : AsmOperandClass {
 433   let Name = "Clamp";
 434   let PredicateMethod = "isImm";
 435   let ParserMethod = "parseVOP3OptionalOps";
 436   let RenderMethod = "addImmOperands";
 437 }
 438
 439 let OperandType = "OPERAND_IMMEDIATE" in {
 440
 441 def offen : Operand<i1> {
 442   let PrintMethod = "printOffen";
 443 }
 444 def idxen : Operand<i1> {
 445   let PrintMethod = "printIdxen";
 446 }
 447 def addr64 : Operand<i1> {
 448   let PrintMethod = "printAddr64";
 449 }
 450 def mbuf_offset : Operand<i16> {
 451   let PrintMethod = "printMBUFOffset";
 452   let ParserMatchClass = MubufOffsetMatchClass;
 453 }
 454 class ds_offset_base <AsmOperandClass mc> : Operand<i16> {
 455   let PrintMethod = "printDSOffset";
 456   let ParserMatchClass = mc;
 457 }
 458 def ds_offset : ds_offset_base <DSOffsetMatchClass>;
 459 def ds_offset_gds : ds_offset_base <DSOffsetGDSMatchClass>;
 460
 461 def ds_offset0 : Operand<i8> {
 462   let PrintMethod = "printDSOffset0";
 463   let ParserMatchClass = DSOffset01MatchClass;
 464 }
 465 def ds_offset1 : Operand<i8> {
 466   let PrintMethod = "printDSOffset1";
 467   let ParserMatchClass = DSOffset01MatchClass;
 468 }
 469 class gds_base <AsmOperandClass mc> : Operand <i1> {
 470   let PrintMethod = "printGDS";
 471   let ParserMatchClass = mc;
 472 }
 473 def gds : gds_base <GDSMatchClass>;
 474
 475 def gds01 : gds_base <GDS01MatchClass>;
 476
 477 class glc_base <AsmOperandClass mc> : Operand <i1> {
 478   let PrintMethod = "printGLC";
 479   let ParserMatchClass = mc;
 480 }
 481
 482 def glc : glc_base <GLCMubufMatchClass>;
 483 def glc_flat : glc_base <GLCFlatMatchClass>;
 484
 485 class slc_base <AsmOperandClass mc> : Operand <i1> {
 486   let PrintMethod = "printSLC";
 487   let ParserMatchClass = mc;
 488 }
 489
 490 def slc : slc_base <SLCMubufMatchClass>;
 491 def slc_flat : slc_base <SLCFlatMatchClass>;
 492 def slc_flat_atomic : slc_base <SLCFlatAtomicMatchClass>;
 493
 494 class tfe_base <AsmOperandClass mc> : Operand <i1> {
 495   let PrintMethod = "printTFE";
 496   let ParserMatchClass = mc;
 497 }
 498
 499 def tfe : tfe_base <TFEMubufMatchClass>;
 500 def tfe_flat : tfe_base <TFEFlatMatchClass>;
 501 def tfe_flat_atomic : tfe_base <TFEFlatAtomicMatchClass>;
 502
 503 def omod : Operand <i32> {
 504   let PrintMethod = "printOModSI";
 505   let ParserMatchClass = OModMatchClass;
 506 }
 507
 508 def ClampMod : Operand <i1> {
 509   let PrintMethod = "printClampSI";
 510   let ParserMatchClass = ClampMatchClass;
 511 }
 512
 513 } // End OperandType = "OPERAND_IMMEDIATE"
 514
 515 def VOPDstS64 : VOPDstOperand <SReg_64>;
 516
 517 //===----------------------------------------------------------------------===//
 518 // Complex patterns
 519 //===----------------------------------------------------------------------===//
 520
 521 def DS1Addr1Offset : ComplexPattern<i32, 2, "SelectDS1Addr1Offset">;
 522 def DS64Bit4ByteAligned : ComplexPattern<i32, 3, "SelectDS64Bit4ByteAligned">;
 523
 524 def MUBUFAddr32 : ComplexPattern<i64, 9, "SelectMUBUFAddr32">;
 525 def MUBUFAddr64 : ComplexPattern<i64, 7, "SelectMUBUFAddr64">;
 526 def MUBUFAddr64Atomic : ComplexPattern<i64, 5, "SelectMUBUFAddr64">;
 527 def MUBUFScratch : ComplexPattern<i64, 4, "SelectMUBUFScratch">;
 528 def MUBUFOffset : ComplexPattern<i64, 6, "SelectMUBUFOffset">;
 529 def MUBUFOffsetAtomic : ComplexPattern<i64, 4, "SelectMUBUFOffset">;
 530
 531 def VOP3Mods0 : ComplexPattern<untyped, 4, "SelectVOP3Mods0">;
 532 def VOP3NoMods0 : ComplexPattern<untyped, 4, "SelectVOP3NoMods0">;
 533 def VOP3Mods0Clamp : ComplexPattern<untyped, 3, "SelectVOP3Mods0Clamp">;
 534 def VOP3Mods0Clamp0OMod : ComplexPattern<untyped, 4, "SelectVOP3Mods0Clamp0OMod">;
 535 def VOP3Mods  : ComplexPattern<untyped, 2, "SelectVOP3Mods">;
 536 def VOP3NoMods : ComplexPattern<untyped, 2, "SelectVOP3NoMods">;
 537
 538 //===----------------------------------------------------------------------===//
 539 // SI assembler operands
 540 //===----------------------------------------------------------------------===//
 541
 542 def SIOperand {
 543   int ZERO = 0x80;
 544   int VCC = 0x6A;
 545   int FLAT_SCR = 0x68;
 546 }
 547
 548 def SRCMODS {
 549   int NONE = 0;
 550   int NEG = 1;
 551 }
 552
 553 def DSTCLAMP {
 554   int NONE = 0;
 555 }
 556
 557 def DSTOMOD {
 558   int NONE = 0;
 559 }
 560
 561 //===----------------------------------------------------------------------===//
 562 //
 563 // SI Instruction multiclass helpers.
 564 //
 565 // Instructions with _32 take 32-bit operands.
 566 // Instructions with _64 take 64-bit operands.
 567 //
 568 // VOP_* instructions can use either a 32-bit or 64-bit encoding.  The 32-bit
 569 // encoding is the standard encoding, but instruction that make use of
 570 // any of the instruction modifiers must use the 64-bit encoding.
 571 //
 572 // Instructions with _e32 use the 32-bit encoding.
 573 // Instructions with _e64 use the 64-bit encoding.
 574 //
 575 //===----------------------------------------------------------------------===//
 576
 577 class SIMCInstr <string pseudo, int subtarget> {
 578   string PseudoInstr = pseudo;
 579   int Subtarget = subtarget;
 580 }
 581
 582 //===----------------------------------------------------------------------===//
 583 // EXP classes
 584 //===----------------------------------------------------------------------===//
 585
 586 class EXPCommon : InstSI<
 587   (outs),
 588   (ins i32imm:$en, i32imm:$tgt, i32imm:$compr, i32imm:$done, i32imm:$vm,
 589        VGPR_32:$src0, VGPR_32:$src1, VGPR_32:$src2, VGPR_32:$src3),
 590   "exp $en, $tgt, $compr, $done, $vm, $src0, $src1, $src2, $src3",
 591   [] > {
 592
 593   let EXP_CNT = 1;
 594   let Uses = [EXEC];
 595 }
 596
 597 multiclass EXP_m {
 598
 599   let isPseudo = 1, isCodeGenOnly = 1 in {
 600     def "" : EXPCommon, SIMCInstr <"exp", SISubtarget.NONE> ;
 601   }
 602
 603   def _si : EXPCommon, SIMCInstr <"exp", SISubtarget.SI>, EXPe;
 604
 605   def _vi : EXPCommon, SIMCInstr <"exp", SISubtarget.VI>, EXPe_vi;
 606 }
 607
 608 //===----------------------------------------------------------------------===//
 609 // Scalar classes
 610 //===----------------------------------------------------------------------===//
 611
 612 class SOP1_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 613   SOP1 <outs, ins, "", pattern>,
 614   SIMCInstr<opName, SISubtarget.NONE> {
 615   let isPseudo = 1;
 616   let isCodeGenOnly = 1;
 617 }
 618
 619 class SOP1_Real_si <sop1 op, string opName, dag outs, dag ins, string asm> :
 620   SOP1 <outs, ins, asm, []>,
 621   SOP1e <op.SI>,
 622   SIMCInstr<opName, SISubtarget.SI> {
 623   let isCodeGenOnly = 0;
 624   let AssemblerPredicates = [isSICI];
 625 }
 626
 627 class SOP1_Real_vi <sop1 op, string opName, dag outs, dag ins, string asm> :
 628   SOP1 <outs, ins, asm, []>,
 629   SOP1e <op.VI>,
 630   SIMCInstr<opName, SISubtarget.VI> {
 631   let isCodeGenOnly = 0;
 632   let AssemblerPredicates = [isVI];
 633 }
 634
 635 multiclass SOP1_m <sop1 op, string opName, dag outs, dag ins, string asm,
 636                    list<dag> pattern> {
 637
 638   def "" : SOP1_Pseudo <opName, outs, ins, pattern>;
 639
 640   def _si : SOP1_Real_si <op, opName, outs, ins, asm>;
 641
 642   def _vi : SOP1_Real_vi <op, opName, outs, ins, asm>;
 643
 644 }
 645
 646 multiclass SOP1_32 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 647     op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0),
 648     opName#" $dst, $src0", pattern
 649 >;
 650
 651 multiclass SOP1_64 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 652     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0),
 653     opName#" $dst, $src0", pattern
 654 >;
 655
 656 // no input, 64-bit output.
 657 multiclass SOP1_64_0 <sop1 op, string opName, list<dag> pattern> {
 658   def "" : SOP1_Pseudo <opName, (outs SReg_64:$dst), (ins), pattern>;
 659
 660   def _si : SOP1_Real_si <op, opName, (outs SReg_64:$dst), (ins),
 661     opName#" $dst"> {
 662     let ssrc0 = 0;
 663   }
 664
 665   def _vi : SOP1_Real_vi <op, opName, (outs SReg_64:$dst), (ins),
 666     opName#" $dst"> {
 667     let ssrc0 = 0;
 668   }
 669 }
 670
 671 // 64-bit input, no output
 672 multiclass SOP1_1 <sop1 op, string opName, list<dag> pattern> {
 673   def "" : SOP1_Pseudo <opName, (outs), (ins SReg_64:$src0), pattern>;
 674
 675   def _si : SOP1_Real_si <op, opName, (outs), (ins SReg_64:$src0),
 676     opName#" $src0"> {
 677     let sdst = 0;
 678   }
 679
 680   def _vi : SOP1_Real_vi <op, opName, (outs), (ins SReg_64:$src0),
 681     opName#" $src0"> {
 682     let sdst = 0;
 683   }
 684 }
 685
 686 // 64-bit input, 32-bit output.
 687 multiclass SOP1_32_64 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 688     op, opName, (outs SReg_32:$dst), (ins SSrc_64:$src0),
 689     opName#" $dst, $src0", pattern
 690 >;
 691
 692 class SOP2_Pseudo<string opName, dag outs, dag ins, list<dag> pattern> :
 693   SOP2<outs, ins, "", pattern>,
 694   SIMCInstr<opName, SISubtarget.NONE> {
 695   let isPseudo = 1;
 696   let isCodeGenOnly = 1;
 697   let Size = 4;
 698
 699   // Pseudo instructions have no encodings, but adding this field here allows
 700   // us to do:
 701   // let sdst = xxx in {
 702   // for multiclasses that include both real and pseudo instructions.
 703   field bits<7> sdst = 0;
 704 }
 705
 706 class SOP2_Real_si<sop2 op, string opName, dag outs, dag ins, string asm> :
 707   SOP2<outs, ins, asm, []>,
 708   SOP2e<op.SI>,
 709   SIMCInstr<opName, SISubtarget.SI> {
 710   let AssemblerPredicates = [isSICI];
 711 }
 712
 713 class SOP2_Real_vi<sop2 op, string opName, dag outs, dag ins, string asm> :
 714   SOP2<outs, ins, asm, []>,
 715   SOP2e<op.VI>,
 716   SIMCInstr<opName, SISubtarget.VI> {
 717   let AssemblerPredicates = [isVI];
 718 }
 719
 720 multiclass SOP2_SELECT_32 <sop2 op, string opName, list<dag> pattern> {
 721   def "" : SOP2_Pseudo <opName, (outs SReg_32:$dst),
 722     (ins SSrc_32:$src0, SSrc_32:$src1, SCCReg:$scc), pattern>;
 723
 724   def _si : SOP2_Real_si <op, opName, (outs SReg_32:$dst),
 725     (ins SSrc_32:$src0, SSrc_32:$src1, SCCReg:$scc),
 726     opName#" $dst, $src0, $src1 [$scc]">;
 727
 728   def _vi : SOP2_Real_vi <op, opName, (outs SReg_32:$dst),
 729     (ins SSrc_32:$src0, SSrc_32:$src1, SCCReg:$scc),
 730     opName#" $dst, $src0, $src1 [$scc]">;
 731 }
 732
 733 multiclass SOP2_m <sop2 op, string opName, dag outs, dag ins, string asm,
 734                    list<dag> pattern> {
 735
 736   def "" : SOP2_Pseudo <opName, outs, ins, pattern>;
 737
 738   def _si : SOP2_Real_si <op, opName, outs, ins, asm>;
 739
 740   def _vi : SOP2_Real_vi <op, opName, outs, ins, asm>;
 741
 742 }
 743
 744 multiclass SOP2_32 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 745     op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0, SSrc_32:$src1),
 746     opName#" $dst, $src0, $src1", pattern
 747 >;
 748
 749 multiclass SOP2_64 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 750     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0, SSrc_64:$src1),
 751     opName#" $dst, $src0, $src1", pattern
 752 >;
 753
 754 multiclass SOP2_64_32 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 755     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0, SSrc_32:$src1),
 756     opName#" $dst, $src0, $src1", pattern
 757 >;
 758
 759 class SOPC_Helper <bits<7> op, RegisterOperand rc, ValueType vt,
 760                     string opName, PatLeaf cond> : SOPC <
 761   op, (outs SCCReg:$dst), (ins rc:$src0, rc:$src1),
 762   opName#" $src0, $src1", []>;
 763
 764 class SOPC_32<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 765   : SOPC_Helper<op, SSrc_32, i32, opName, cond>;
 766
 767 class SOPC_64<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 768   : SOPC_Helper<op, SSrc_64, i64, opName, cond>;
 769
 770 class SOPK_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 771   SOPK <outs, ins, "", pattern>,
 772   SIMCInstr<opName, SISubtarget.NONE> {
 773   let isPseudo = 1;
 774   let isCodeGenOnly = 1;
 775 }
 776
 777 class SOPK_Real_si <sopk op, string opName, dag outs, dag ins, string asm> :
 778   SOPK <outs, ins, asm, []>,
 779   SOPKe <op.SI>,
 780   SIMCInstr<opName, SISubtarget.SI> {
 781   let AssemblerPredicates = [isSICI];
 782   let isCodeGenOnly = 0;
 783 }
 784
 785 class SOPK_Real_vi <sopk op, string opName, dag outs, dag ins, string asm> :
 786   SOPK <outs, ins, asm, []>,
 787   SOPKe <op.VI>,
 788   SIMCInstr<opName, SISubtarget.VI> {
 789   let AssemblerPredicates = [isVI];
 790   let isCodeGenOnly = 0;
 791 }
 792
 793 multiclass SOPK_m <sopk op, string opName, dag outs, dag ins, string opAsm,
 794                    string asm = opName#opAsm> {
 795   def "" : SOPK_Pseudo <opName, outs, ins, []>;
 796
 797   def _si : SOPK_Real_si <op, opName, outs, ins, asm>;
 798
 799   def _vi : SOPK_Real_vi <op, opName, outs, ins, asm>;
 800
 801 }
 802
 803 multiclass SOPK_32 <sopk op, string opName, list<dag> pattern> {
 804   def "" : SOPK_Pseudo <opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 805     pattern>;
 806
 807   def _si : SOPK_Real_si <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 808     opName#" $dst, $src0">;
 809
 810   def _vi : SOPK_Real_vi <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 811     opName#" $dst, $src0">;
 812 }
 813
 814 multiclass SOPK_SCC <sopk op, string opName, list<dag> pattern> {
 815   def "" : SOPK_Pseudo <opName, (outs SCCReg:$dst),
 816     (ins SReg_32:$src0, u16imm:$src1), pattern>;
 817
 818   let DisableEncoding = "$dst" in {
 819     def _si : SOPK_Real_si <op, opName, (outs SCCReg:$dst),
 820       (ins SReg_32:$sdst, u16imm:$simm16), opName#" $sdst, $simm16">;
 821
 822     def _vi : SOPK_Real_vi <op, opName, (outs SCCReg:$dst),
 823       (ins SReg_32:$sdst, u16imm:$simm16), opName#" $sdst, $simm16">;
 824   }
 825 }
 826
 827 multiclass SOPK_32TIE <sopk op, string opName, list<dag> pattern> : SOPK_m <
 828   op, opName, (outs SReg_32:$sdst), (ins SReg_32:$src0, u16imm:$simm16),
 829   " $sdst, $simm16"
 830 >;
 831
 832 multiclass SOPK_IMM32 <sopk op, string opName, dag outs, dag ins,
 833                        string argAsm, string asm = opName#argAsm> {
 834
 835   def "" : SOPK_Pseudo <opName, outs, ins, []>;
 836
 837   def _si : SOPK <outs, ins, asm, []>,
 838             SOPK64e <op.SI>,
 839             SIMCInstr<opName, SISubtarget.SI> {
 840               let AssemblerPredicates = [isSICI];
 841               let isCodeGenOnly = 0;
 842             }
 843
 844   def _vi : SOPK <outs, ins, asm, []>,
 845             SOPK64e <op.VI>,
 846             SIMCInstr<opName, SISubtarget.VI> {
 847               let AssemblerPredicates = [isVI];
 848               let isCodeGenOnly = 0;
 849             }
 850 }
 851 //===----------------------------------------------------------------------===//
 852 // SMRD classes
 853 //===----------------------------------------------------------------------===//
 854
 855 class SMRD_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 856   SMRD <outs, ins, "", pattern>,
 857   SIMCInstr<opName, SISubtarget.NONE> {
 858   let isPseudo = 1;
 859   let isCodeGenOnly = 1;
 860 }
 861
 862 class SMRD_Real_si <bits<5> op, string opName, bit imm, dag outs, dag ins,
 863                     string asm> :
 864   SMRD <outs, ins, asm, []>,
 865   SMRDe <op, imm>,
 866   SIMCInstr<opName, SISubtarget.SI> {
 867   let AssemblerPredicates = [isSICI];
 868 }
 869
 870 class SMRD_Real_vi <bits<8> op, string opName, bit imm, dag outs, dag ins,
 871                     string asm> :
 872   SMRD <outs, ins, asm, []>,
 873   SMEMe_vi <op, imm>,
 874   SIMCInstr<opName, SISubtarget.VI> {
 875   let AssemblerPredicates = [isVI];
 876 }
 877
 878 multiclass SMRD_m <bits<5> op, string opName, bit imm, dag outs, dag ins,
 879                    string asm, list<dag> pattern> {
 880
 881   def "" : SMRD_Pseudo <opName, outs, ins, pattern>;
 882
 883   def _si : SMRD_Real_si <op, opName, imm, outs, ins, asm>;
 884
 885   // glc is only applicable to scalar stores, which are not yet
 886   // implemented.
 887   let glc = 0 in {
 888     def _vi : SMRD_Real_vi <{0, 0, 0, op}, opName, imm, outs, ins, asm>;
 889   }
 890 }
 891
 892 multiclass SMRD_Helper <bits<5> op, string opName, RegisterClass baseClass,
 893                         RegisterClass dstClass> {
 894   defm _IMM : SMRD_m <
 895     op, opName#"_IMM", 1, (outs dstClass:$dst),
 896     (ins baseClass:$sbase, u32imm:$offset),
 897     opName#" $dst, $sbase, $offset", []
 898   >;
 899
 900   defm _SGPR : SMRD_m <
 901     op, opName#"_SGPR", 0, (outs dstClass:$dst),
 902     (ins baseClass:$sbase, SReg_32:$soff),
 903     opName#" $dst, $sbase, $soff", []
 904   >;
 905 }
 906
 907 //===----------------------------------------------------------------------===//
 908 // Vector ALU classes
 909 //===----------------------------------------------------------------------===//
 910
 911 // This must always be right before the operand being input modified.
 912 def InputMods : OperandWithDefaultOps <i32, (ops (i32 0))> {
 913   let PrintMethod = "printOperandAndMods";
 914 }
 915
 916 def InputModsMatchClass : AsmOperandClass {
 917   let Name = "RegWithInputMods";
 918 }
 919
 920 def InputModsNoDefault : Operand <i32> {
 921   let PrintMethod = "printOperandAndMods";
 922   let ParserMatchClass = InputModsMatchClass;
 923 }
 924
 925 class getNumSrcArgs<ValueType Src1, ValueType Src2> {
 926   int ret =
 927     !if (!eq(Src1.Value, untyped.Value),      1,   // VOP1
 928          !if (!eq(Src2.Value, untyped.Value), 2,   // VOP2
 929                                               3)); // VOP3
 930 }
 931
 932 // Returns the register class to use for the destination of VOP[123C]
 933 // instructions for the given VT.
 934 class getVALUDstForVT<ValueType VT> {
 935   RegisterOperand ret = !if(!eq(VT.Size, 32), VOPDstOperand<VGPR_32>,
 936                           !if(!eq(VT.Size, 64), VOPDstOperand<VReg_64>,
 937                             VOPDstOperand<SReg_64>)); // else VT == i1
 938 }
 939
 940 // Returns the register class to use for source 0 of VOP[12C]
 941 // instructions for the given VT.
 942 class getVOPSrc0ForVT<ValueType VT> {
 943   RegisterOperand ret = !if(!eq(VT.Size, 32), VSrc_32, VSrc_64);
 944 }
 945
 946 // Returns the register class to use for source 1 of VOP[12C] for the
 947 // given VT.
 948 class getVOPSrc1ForVT<ValueType VT> {
 949   RegisterClass ret = !if(!eq(VT.Size, 32), VGPR_32, VReg_64);
 950 }
 951
 952 // Returns the register class to use for sources of VOP3 instructions for the
 953 // given VT.
 954 class getVOP3SrcForVT<ValueType VT> {
 955   RegisterOperand ret = !if(!eq(VT.Size, 32), VCSrc_32, VCSrc_64);
 956 }
 957
 958 // Returns 1 if the source arguments have modifiers, 0 if they do not.
 959 class hasModifiers<ValueType SrcVT> {
 960   bit ret = !if(!eq(SrcVT.Value, f32.Value), 1,
 961             !if(!eq(SrcVT.Value, f64.Value), 1, 0));
 962 }
 963
 964 // Returns the input arguments for VOP[12C] instructions for the given SrcVT.
 965 class getIns32 <RegisterOperand Src0RC, RegisterClass Src1RC, int NumSrcArgs> {
 966   dag ret = !if(!eq(NumSrcArgs, 1), (ins Src0RC:$src0),               // VOP1
 967             !if(!eq(NumSrcArgs, 2), (ins Src0RC:$src0, Src1RC:$src1), // VOP2
 968                                     (ins)));
 969 }
 970
 971 // Returns the input arguments for VOP3 instructions for the given SrcVT.
 972 class getIns64 <RegisterOperand Src0RC, RegisterOperand Src1RC,
 973                 RegisterOperand Src2RC, int NumSrcArgs,
 974                 bit HasModifiers> {
 975
 976   dag ret =
 977     !if (!eq(NumSrcArgs, 1),
 978       !if (!eq(HasModifiers, 1),
 979         // VOP1 with modifiers
 980         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 981              ClampMod:$clamp, omod:$omod)
 982       /* else */,
 983         // VOP1 without modifiers
 984         (ins Src0RC:$src0)
 985       /* endif */ ),
 986     !if (!eq(NumSrcArgs, 2),
 987       !if (!eq(HasModifiers, 1),
 988         // VOP 2 with modifiers
 989         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 990              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
 991              ClampMod:$clamp, omod:$omod)
 992       /* else */,
 993         // VOP2 without modifiers
 994         (ins Src0RC:$src0, Src1RC:$src1)
 995       /* endif */ )
 996     /* NumSrcArgs == 3 */,
 997       !if (!eq(HasModifiers, 1),
 998         // VOP3 with modifiers
 999         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
1000              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
1001              InputModsNoDefault:$src2_modifiers, Src2RC:$src2,
1002              ClampMod:$clamp, omod:$omod)
1003       /* else */,
1004         // VOP3 without modifiers
1005         (ins Src0RC:$src0, Src1RC:$src1, Src2RC:$src2)
1006       /* endif */ )));
1007 }
1008
1009 // Returns the assembly string for the inputs and outputs of a VOP[12C]
1010 // instruction.  This does not add the _e32 suffix, so it can be reused
1011 // by getAsm64.
1012 class getAsm32 <int NumSrcArgs> {
1013   string src1 = ", $src1";
1014   string src2 = ", $src2";
1015   string ret = "$dst, $src0"#
1016                !if(!eq(NumSrcArgs, 1), "", src1)#
1017                !if(!eq(NumSrcArgs, 3), src2, "");
1018 }
1019
1020 // Returns the assembly string for the inputs and outputs of a VOP3
1021 // instruction.
1022 class getAsm64 <int NumSrcArgs, bit HasModifiers> {
1023   string src0 = !if(!eq(NumSrcArgs, 1), "$src0_modifiers", "$src0_modifiers,");
1024   string src1 = !if(!eq(NumSrcArgs, 1), "",
1025                    !if(!eq(NumSrcArgs, 2), " $src1_modifiers",
1026                                            " $src1_modifiers,"));
1027   string src2 = !if(!eq(NumSrcArgs, 3), " $src2_modifiers", "");
1028   string ret =
1029   !if(!eq(HasModifiers, 0),
1030       getAsm32<NumSrcArgs>.ret,
1031       "$dst, "#src0#src1#src2#"$clamp"#"$omod");
1032 }
1033
1034
1035 class VOPProfile <list<ValueType> _ArgVT> {
1036
1037   field list<ValueType> ArgVT = _ArgVT;
1038
1039   field ValueType DstVT = ArgVT[0];
1040   field ValueType Src0VT = ArgVT[1];
1041   field ValueType Src1VT = ArgVT[2];
1042   field ValueType Src2VT = ArgVT[3];
1043   field RegisterOperand DstRC = getVALUDstForVT<DstVT>.ret;
1044   field RegisterOperand Src0RC32 = getVOPSrc0ForVT<Src0VT>.ret;
1045   field RegisterClass Src1RC32 = getVOPSrc1ForVT<Src1VT>.ret;
1046   field RegisterOperand Src0RC64 = getVOP3SrcForVT<Src0VT>.ret;
1047   field RegisterOperand Src1RC64 = getVOP3SrcForVT<Src1VT>.ret;
1048   field RegisterOperand Src2RC64 = getVOP3SrcForVT<Src2VT>.ret;
1049
1050   field int NumSrcArgs = getNumSrcArgs<Src1VT, Src2VT>.ret;
1051   field bit HasModifiers = hasModifiers<Src0VT>.ret;
1052
1053   field dag Outs = (outs DstRC:$dst);
1054
1055   field dag Ins32 = getIns32<Src0RC32, Src1RC32, NumSrcArgs>.ret;
1056   field dag Ins64 = getIns64<Src0RC64, Src1RC64, Src2RC64, NumSrcArgs,
1057                              HasModifiers>.ret;
1058
1059   field string Asm32 = getAsm32<NumSrcArgs>.ret;
1060   field string Asm64 = getAsm64<NumSrcArgs, HasModifiers>.ret;
1061 }
1062
1063 // FIXME: I think these F16/I16 profiles will need to use f16/i16 types in order
1064 //        for the instruction patterns to work.
1065 def VOP_F16_F16 : VOPProfile <[f32, f32, untyped, untyped]>;
1066 def VOP_F16_I16 : VOPProfile <[f32, i32, untyped, untyped]>;
1067 def VOP_I16_F16 : VOPProfile <[i32, f32, untyped, untyped]>;
1068
1069 def VOP_F16_F16_F16 : VOPProfile <[f32, f32, f32, untyped]>;
1070 def VOP_F16_F16_I16 : VOPProfile <[f32, f32, i32, untyped]>;
1071 def VOP_I16_I16_I16 : VOPProfile <[i32, i32, i32, untyped]>;
1072
1073 def VOP_F32_F32 : VOPProfile <[f32, f32, untyped, untyped]>;
1074 def VOP_F32_F64 : VOPProfile <[f32, f64, untyped, untyped]>;
1075 def VOP_F32_I32 : VOPProfile <[f32, i32, untyped, untyped]>;
1076 def VOP_F64_F32 : VOPProfile <[f64, f32, untyped, untyped]>;
1077 def VOP_F64_F64 : VOPProfile <[f64, f64, untyped, untyped]>;
1078 def VOP_F64_I32 : VOPProfile <[f64, i32, untyped, untyped]>;
1079 def VOP_I32_F32 : VOPProfile <[i32, f32, untyped, untyped]>;
1080 def VOP_I32_F64 : VOPProfile <[i32, f64, untyped, untyped]>;
1081 def VOP_I32_I32 : VOPProfile <[i32, i32, untyped, untyped]>;
1082
1083 def VOP_F32_F32_F32 : VOPProfile <[f32, f32, f32, untyped]>;
1084 def VOP_F32_F32_I32 : VOPProfile <[f32, f32, i32, untyped]>;
1085 def VOP_F64_F64_F64 : VOPProfile <[f64, f64, f64, untyped]>;
1086 def VOP_F64_F64_I32 : VOPProfile <[f64, f64, i32, untyped]>;
1087 def VOP_I32_F32_F32 : VOPProfile <[i32, f32, f32, untyped]>;
1088 def VOP_I32_F32_I32 : VOPProfile <[i32, f32, i32, untyped]>;
1089 def VOP_I32_I32_I32 : VOPProfile <[i32, i32, i32, untyped]>;
1090 def VOP_I32_I32_I32_VCC : VOPProfile <[i32, i32, i32, untyped]> {
1091   let Src0RC32 = VCSrc_32;
1092 }
1093
1094 def VOP_I1_F32_I32 : VOPProfile <[i1, f32, i32, untyped]> {
1095   let Ins64 = (ins InputModsNoDefault:$src0_modifiers, Src0RC64:$src0, Src1RC64:$src1);
1096   let Asm64 = "$dst, $src0_modifiers, $src1";
1097 }
1098
1099 def VOP_I1_F64_I32 : VOPProfile <[i1, f64, i32, untyped]> {
1100   let Ins64 = (ins InputModsNoDefault:$src0_modifiers, Src0RC64:$src0, Src1RC64:$src1);
1101   let Asm64 = "$dst, $src0_modifiers, $src1";
1102 }
1103
1104 def VOP_I64_I64_I32 : VOPProfile <[i64, i64, i32, untyped]>;
1105 def VOP_I64_I32_I64 : VOPProfile <[i64, i32, i64, untyped]>;
1106 def VOP_I64_I64_I64 : VOPProfile <[i64, i64, i64, untyped]>;
1107 def VOP_CNDMASK : VOPProfile <[i32, i32, i32, untyped]> {
1108   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1, VCCReg:$src2);
1109   let Ins64 = (ins Src0RC64:$src0, Src1RC64:$src1, SSrc_64:$src2);
1110   let Asm64 = "$dst, $src0, $src1, $src2";
1111 }
1112
1113 def VOP_F32_F32_F32_F32 : VOPProfile <[f32, f32, f32, f32]>;
1114 def VOP_MADK : VOPProfile <[f32, f32, f32, f32]> {
1115   field dag Ins = (ins VCSrc_32:$src0, VGPR_32:$vsrc1, u32imm:$src2);
1116   field string Asm = "$dst, $src0, $vsrc1, $src2";
1117 }
1118 def VOP_MAC : VOPProfile <[f32, f32, f32, f32]> {
1119   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1, VGPR_32:$src2);
1120   let Ins64 = getIns64<Src0RC64, Src1RC64, RegisterOperand<VGPR_32>, 3,
1121                              HasModifiers>.ret;
1122   let Asm32 = getAsm32<2>.ret;
1123   let Asm64 = getAsm64<2, HasModifiers>.ret;
1124 }
1125 def VOP_F64_F64_F64_F64 : VOPProfile <[f64, f64, f64, f64]>;
1126 def VOP_I32_I32_I32_I32 : VOPProfile <[i32, i32, i32, i32]>;
1127 def VOP_I64_I32_I32_I64 : VOPProfile <[i64, i32, i32, i64]>;
1128
1129
1130 class VOP <string opName> {
1131   string OpName = opName;
1132 }
1133
1134 class VOP2_REV <string revOp, bit isOrig> {
1135   string RevOp = revOp;
1136   bit IsOrig = isOrig;
1137 }
1138
1139 class AtomicNoRet <string noRetOp, bit isRet> {
1140   string NoRetOp = noRetOp;
1141   bit IsRet = isRet;
1142 }
1143
1144 class VOP1_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1145   VOP1Common <outs, ins, "", pattern>,
1146   VOP <opName>,
1147   SIMCInstr <opName#"_e32", SISubtarget.NONE>,
1148   MnemonicAlias<opName#"_e32", opName> {
1149   let isPseudo = 1;
1150   let isCodeGenOnly = 1;
1151
1152   field bits<8> vdst;
1153   field bits<9> src0;
1154 }
1155
1156 class VOP1_Real_si <string opName, vop1 op, dag outs, dag ins, string asm> :
1157   VOP1<op.SI, outs, ins, asm, []>,
1158   SIMCInstr <opName#"_e32", SISubtarget.SI> {
1159   let AssemblerPredicate = SIAssemblerPredicate;
1160 }
1161
1162 class VOP1_Real_vi <string opName, vop1 op, dag outs, dag ins, string asm> :
1163   VOP1<op.VI, outs, ins, asm, []>,
1164   SIMCInstr <opName#"_e32", SISubtarget.VI> {
1165   let AssemblerPredicates = [isVI];
1166 }
1167
1168 multiclass VOP1_m <vop1 op, dag outs, dag ins, string asm, list<dag> pattern,
1169                    string opName> {
1170   def "" : VOP1_Pseudo <outs, ins, pattern, opName>;
1171
1172   def _si : VOP1_Real_si <opName, op, outs, ins, asm>;
1173
1174   def _vi : VOP1_Real_vi <opName, op, outs, ins, asm>;
1175 }
1176
1177 multiclass VOP1SI_m <vop1 op, dag outs, dag ins, string asm, list<dag> pattern,
1178                    string opName> {
1179   def "" : VOP1_Pseudo <outs, ins, pattern, opName>;
1180
1181   def _si : VOP1_Real_si <opName, op, outs, ins, asm>;
1182 }
1183
1184 class VOP2_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1185   VOP2Common <outs, ins, "", pattern>,
1186   VOP <opName>,
1187   SIMCInstr<opName#"_e32", SISubtarget.NONE>,
1188   MnemonicAlias<opName#"_e32", opName> {
1189   let isPseudo = 1;
1190   let isCodeGenOnly = 1;
1191 }
1192
1193 class VOP2_Real_si <string opName, vop2 op, dag outs, dag ins, string asm> :
1194   VOP2 <op.SI, outs, ins, opName#asm, []>,
1195   SIMCInstr <opName#"_e32", SISubtarget.SI> {
1196   let AssemblerPredicates = [isSICI];
1197 }
1198
1199 class VOP2_Real_vi <string opName, vop2 op, dag outs, dag ins, string asm> :
1200   VOP2 <op.VI, outs, ins, opName#asm, []>,
1201   SIMCInstr <opName#"_e32", SISubtarget.VI> {
1202   let AssemblerPredicates = [isVI];
1203 }
1204
1205 multiclass VOP2SI_m <vop2 op, dag outs, dag ins, string asm, list<dag> pattern,
1206                      string opName, string revOp> {
1207   def "" : VOP2_Pseudo <outs, ins, pattern, opName>,
1208            VOP2_REV<revOp#"_e32", !eq(revOp, opName)>;
1209
1210   def _si : VOP2_Real_si <opName, op, outs, ins, asm>;
1211 }
1212
1213 multiclass VOP2_m <vop2 op, dag outs, dag ins, string asm, list<dag> pattern,
1214                    string opName, string revOp> {
1215   def "" : VOP2_Pseudo <outs, ins, pattern, opName>,
1216            VOP2_REV<revOp#"_e32", !eq(revOp, opName)>;
1217
1218   def _si : VOP2_Real_si <opName, op, outs, ins, asm>;
1219
1220   def _vi : VOP2_Real_vi <opName, op, outs, ins, asm>;
1221
1222 }
1223
1224 class VOP3DisableFields <bit HasSrc1, bit HasSrc2, bit HasModifiers> {
1225
1226   bits<2> src0_modifiers = !if(HasModifiers, ?, 0);
1227   bits<2> src1_modifiers = !if(HasModifiers, !if(HasSrc1, ?, 0), 0);
1228   bits<2> src2_modifiers = !if(HasModifiers, !if(HasSrc2, ?, 0), 0);
1229   bits<2> omod = !if(HasModifiers, ?, 0);
1230   bits<1> clamp = !if(HasModifiers, ?, 0);
1231   bits<9> src1 = !if(HasSrc1, ?, 0);
1232   bits<9> src2 = !if(HasSrc2, ?, 0);
1233 }
1234
1235 class VOP3DisableModFields <bit HasSrc0Mods,
1236                             bit HasSrc1Mods = 0,
1237                             bit HasSrc2Mods = 0,
1238                             bit HasOutputMods = 0> {
1239   bits<2> src0_modifiers = !if(HasSrc0Mods, ?, 0);
1240   bits<2> src1_modifiers = !if(HasSrc1Mods, ?, 0);
1241   bits<2> src2_modifiers = !if(HasSrc2Mods, ?, 0);
1242   bits<2> omod = !if(HasOutputMods, ?, 0);
1243   bits<1> clamp = !if(HasOutputMods, ?, 0);
1244 }
1245
1246 class VOP3_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1247   VOP3Common <outs, ins, "", pattern>,
1248   VOP <opName>,
1249   SIMCInstr<opName#"_e64", SISubtarget.NONE>,
1250   MnemonicAlias<opName#"_e64", opName> {
1251   let isPseudo = 1;
1252   let isCodeGenOnly = 1;
1253 }
1254
1255 class VOP3_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
1256   VOP3Common <outs, ins, asm, []>,
1257   VOP3e <op>,
1258   SIMCInstr<opName#"_e64", SISubtarget.SI> {
1259   let AssemblerPredicates = [isSICI];
1260 }
1261
1262 class VOP3_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
1263   VOP3Common <outs, ins, asm, []>,
1264   VOP3e_vi <op>,
1265   SIMCInstr <opName#"_e64", SISubtarget.VI> {
1266   let AssemblerPredicates = [isVI];
1267 }
1268
1269 class VOP3b_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
1270   VOP3Common <outs, ins, asm, []>,
1271   VOP3be <op>,
1272   SIMCInstr<opName#"_e64", SISubtarget.SI> {
1273   let AssemblerPredicates = [isSICI];
1274 }
1275
1276 class VOP3b_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
1277   VOP3Common <outs, ins, asm, []>,
1278   VOP3be_vi <op>,
1279   SIMCInstr <opName#"_e64", SISubtarget.VI> {
1280   let AssemblerPredicates = [isVI];
1281 }
1282
1283 multiclass VOP3_m <vop op, dag outs, dag ins, string asm, list<dag> pattern,
1284                    string opName, int NumSrcArgs, bit HasMods = 1> {
1285
1286   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1287
1288   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1289             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
1290                               !if(!eq(NumSrcArgs, 2), 0, 1),
1291                               HasMods>;
1292   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1293             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
1294                               !if(!eq(NumSrcArgs, 2), 0, 1),
1295                               HasMods>;
1296 }
1297
1298 // VOP3_m without source modifiers
1299 multiclass VOP3_m_nomods <vop op, dag outs, dag ins, string asm, list<dag> pattern,
1300                    string opName, int NumSrcArgs, bit HasMods = 1> {
1301
1302   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1303
1304   let src0_modifiers = 0,
1305       src1_modifiers = 0,
1306       src2_modifiers = 0,
1307       clamp = 0,
1308       omod = 0 in {
1309     def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>;
1310     def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>;
1311   }
1312 }
1313
1314 multiclass VOP3_1_m <vop op, dag outs, dag ins, string asm,
1315                      list<dag> pattern, string opName, bit HasMods = 1> {
1316
1317   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1318
1319   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1320             VOP3DisableFields<0, 0, HasMods>;
1321
1322   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1323             VOP3DisableFields<0, 0, HasMods>;
1324 }
1325
1326 multiclass VOP3SI_1_m <vop op, dag outs, dag ins, string asm,
1327                      list<dag> pattern, string opName, bit HasMods = 1> {
1328
1329   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1330
1331   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1332             VOP3DisableFields<0, 0, HasMods>;
1333   // No VI instruction. This class is for SI only.
1334 }
1335
1336 multiclass VOP3_2_m <vop op, dag outs, dag ins, string asm,
1337                      list<dag> pattern, string opName, string revOp,
1338                      bit HasMods = 1, bit UseFullOp = 0> {
1339
1340   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1341            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1342
1343   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1344             VOP3DisableFields<1, 0, HasMods>;
1345
1346   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1347             VOP3DisableFields<1, 0, HasMods>;
1348 }
1349
1350 multiclass VOP3SI_2_m <vop op, dag outs, dag ins, string asm,
1351                      list<dag> pattern, string opName, string revOp,
1352                      bit HasMods = 1, bit UseFullOp = 0> {
1353
1354   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1355            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1356
1357   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1358             VOP3DisableFields<1, 0, HasMods>;
1359
1360   // No VI instruction. This class is for SI only.
1361 }
1362
1363 // XXX - Is v_div_scale_{f32|f64} only available in vop3b without
1364 // option of implicit vcc use?
1365 multiclass VOP3b_2_m <vop op, dag outs, dag ins, string asm,
1366                       list<dag> pattern, string opName, string revOp,
1367                       bit HasMods = 1, bit UseFullOp = 0> {
1368   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1369            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1370
1371   // The VOP2 variant puts the carry out into VCC, the VOP3 variant
1372   // can write it into any SGPR. We currently don't use the carry out,
1373   // so for now hardcode it to VCC as well.
1374   let sdst = SIOperand.VCC, Defs = [VCC] in {
1375     def _si : VOP3b_Real_si <op.SI3, outs, ins, asm, opName>,
1376               VOP3DisableFields<1, 0, HasMods>;
1377
1378     def _vi : VOP3b_Real_vi <op.VI3, outs, ins, asm, opName>,
1379               VOP3DisableFields<1, 0, HasMods>;
1380   } // End sdst = SIOperand.VCC, Defs = [VCC]
1381 }
1382
1383 multiclass VOP3b_3_m <vop op, dag outs, dag ins, string asm,
1384                       list<dag> pattern, string opName, string revOp,
1385                       bit HasMods = 1, bit UseFullOp = 0> {
1386   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1387
1388
1389   def _si : VOP3b_Real_si <op.SI3, outs, ins, asm, opName>,
1390             VOP3DisableFields<1, 1, HasMods>;
1391
1392   def _vi : VOP3b_Real_vi <op.VI3, outs, ins, asm, opName>,
1393             VOP3DisableFields<1, 1, HasMods>;
1394 }
1395
1396 multiclass VOP3_C_m <vop op, dag outs, dag ins, string asm,
1397                      list<dag> pattern, string opName,
1398                      bit HasMods, bit defExec, string revOp> {
1399
1400   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1401            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1402
1403   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1404             VOP3DisableFields<1, 0, HasMods> {
1405     let Defs = !if(defExec, [EXEC], []);
1406   }
1407
1408   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1409             VOP3DisableFields<1, 0, HasMods> {
1410     let Defs = !if(defExec, [EXEC], []);
1411   }
1412 }
1413
1414 // An instruction that is VOP2 on SI and VOP3 on VI, no modifiers.
1415 multiclass VOP2SI_3VI_m <vop3 op, string opName, dag outs, dag ins,
1416                          string asm, list<dag> pattern = []> {
1417   let isPseudo = 1, isCodeGenOnly = 1 in {
1418     def "" : VOPAnyCommon <outs, ins, "", pattern>,
1419              SIMCInstr<opName, SISubtarget.NONE>;
1420   }
1421
1422   def _si : VOP2 <op.SI3{5-0}, outs, ins, asm, []>,
1423             SIMCInstr <opName, SISubtarget.SI> {
1424             let AssemblerPredicates = [isSICI];
1425   }
1426
1427   def _vi : VOP3Common <outs, ins, asm, []>,
1428             VOP3e_vi <op.VI3>,
1429             VOP3DisableFields <1, 0, 0>,
1430             SIMCInstr <opName, SISubtarget.VI> {
1431             let AssemblerPredicates = [isVI];
1432   }
1433 }
1434
1435 multiclass VOP1_Helper <vop1 op, string opName, dag outs,
1436                         dag ins32, string asm32, list<dag> pat32,
1437                         dag ins64, string asm64, list<dag> pat64,
1438                         bit HasMods> {
1439
1440   defm _e32 : VOP1_m <op, outs, ins32, opName#asm32, pat32, opName>;
1441
1442   defm _e64 : VOP3_1_m <op, outs, ins64, opName#asm64, pat64, opName, HasMods>;
1443 }
1444
1445 multiclass VOP1Inst <vop1 op, string opName, VOPProfile P,
1446                      SDPatternOperator node = null_frag> : VOP1_Helper <
1447   op, opName, P.Outs,
1448   P.Ins32, P.Asm32, [],
1449   P.Ins64, P.Asm64,
1450   !if(P.HasModifiers,
1451       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1452                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1453       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
1454   P.HasModifiers
1455 >;
1456
1457 multiclass VOP1InstSI <vop1 op, string opName, VOPProfile P,
1458                        SDPatternOperator node = null_frag> {
1459
1460   defm _e32 : VOP1SI_m <op, P.Outs, P.Ins32, opName#P.Asm32, [], opName>;
1461
1462   defm _e64 : VOP3SI_1_m <op, P.Outs, P.Ins64, opName#P.Asm64,
1463     !if(P.HasModifiers,
1464       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1465                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1466       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
1467     opName, P.HasModifiers>;
1468 }
1469
1470 multiclass VOP2_Helper <vop2 op, string opName, dag outs,
1471                         dag ins32, string asm32, list<dag> pat32,
1472                         dag ins64, string asm64, list<dag> pat64,
1473                         string revOp, bit HasMods> {
1474   defm _e32 : VOP2_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1475
1476   defm _e64 : VOP3_2_m <op,
1477     outs, ins64, opName#asm64, pat64, opName, revOp, HasMods
1478   >;
1479 }
1480
1481 multiclass VOP2Inst <vop2 op, string opName, VOPProfile P,
1482                      SDPatternOperator node = null_frag,
1483                      string revOp = opName> : VOP2_Helper <
1484   op, opName, P.Outs,
1485   P.Ins32, P.Asm32, [],
1486   P.Ins64, P.Asm64,
1487   !if(P.HasModifiers,
1488       [(set P.DstVT:$dst,
1489            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1490                                       i1:$clamp, i32:$omod)),
1491                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1492       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1493   revOp, P.HasModifiers
1494 >;
1495
1496 multiclass VOP2InstSI <vop2 op, string opName, VOPProfile P,
1497                        SDPatternOperator node = null_frag,
1498                        string revOp = opName> {
1499   defm _e32 : VOP2SI_m <op, P.Outs, P.Ins32, P.Asm32, [], opName, revOp>;
1500
1501   defm _e64 : VOP3SI_2_m <op, P.Outs, P.Ins64, opName#P.Asm64,
1502     !if(P.HasModifiers,
1503         [(set P.DstVT:$dst,
1504              (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1505                                         i1:$clamp, i32:$omod)),
1506                    (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1507         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1508     opName, revOp, P.HasModifiers>;
1509 }
1510
1511 multiclass VOP2b_Helper <vop2 op, string opName, dag outs,
1512                          dag ins32, string asm32, list<dag> pat32,
1513                          dag ins64, string asm64, list<dag> pat64,
1514                          string revOp, bit HasMods> {
1515
1516   defm _e32 : VOP2_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1517
1518   defm _e64 : VOP3b_2_m <op,
1519     outs, ins64, opName#asm64, pat64, opName, revOp, HasMods
1520   >;
1521 }
1522
1523 multiclass VOP2bInst <vop2 op, string opName, VOPProfile P,
1524                       SDPatternOperator node = null_frag,
1525                       string revOp = opName> : VOP2b_Helper <
1526   op, opName, P.Outs,
1527   P.Ins32, P.Asm32, [],
1528   P.Ins64, P.Asm64,
1529   !if(P.HasModifiers,
1530       [(set P.DstVT:$dst,
1531            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1532                                       i1:$clamp, i32:$omod)),
1533                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1534       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1535   revOp, P.HasModifiers
1536 >;
1537
1538 // A VOP2 instruction that is VOP3-only on VI.
1539 multiclass VOP2_VI3_Helper <vop23 op, string opName, dag outs,
1540                             dag ins32, string asm32, list<dag> pat32,
1541                             dag ins64, string asm64, list<dag> pat64,
1542                             string revOp, bit HasMods> {
1543   defm _e32 : VOP2SI_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1544
1545   defm _e64 : VOP3_2_m <op, outs, ins64, opName#asm64, pat64, opName,
1546                         revOp, HasMods>;
1547 }
1548
1549 multiclass VOP2_VI3_Inst <vop23 op, string opName, VOPProfile P,
1550                           SDPatternOperator node = null_frag,
1551                           string revOp = opName>
1552                           : VOP2_VI3_Helper <
1553   op, opName, P.Outs,
1554   P.Ins32, P.Asm32, [],
1555   P.Ins64, P.Asm64,
1556   !if(P.HasModifiers,
1557       [(set P.DstVT:$dst,
1558            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1559                                       i1:$clamp, i32:$omod)),
1560                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1561       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1562   revOp, P.HasModifiers
1563 >;
1564
1565 multiclass VOP2MADK <vop2 op, string opName, list<dag> pattern = []> {
1566
1567   def "" : VOP2_Pseudo <VOP_MADK.Outs, VOP_MADK.Ins, pattern, opName>;
1568
1569 let isCodeGenOnly = 0 in {
1570   def _si : VOP2Common <VOP_MADK.Outs, VOP_MADK.Ins,
1571                         !strconcat(opName, VOP_MADK.Asm), []>,
1572             SIMCInstr <opName#"_e32", SISubtarget.SI>,
1573             VOP2_MADKe <op.SI> {
1574             let AssemblerPredicates = [isSICI];
1575             }
1576
1577   def _vi : VOP2Common <VOP_MADK.Outs, VOP_MADK.Ins,
1578                         !strconcat(opName, VOP_MADK.Asm), []>,
1579             SIMCInstr <opName#"_e32", SISubtarget.VI>,
1580             VOP2_MADKe <op.VI> {
1581             let AssemblerPredicates = [isVI];
1582             }
1583 } // End isCodeGenOnly = 0
1584 }
1585
1586 class VOPC_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1587   VOPCCommon <ins, "", pattern>,
1588   VOP <opName>,
1589   SIMCInstr<opName#"_e32", SISubtarget.NONE>,
1590   MnemonicAlias<opName#"_e32", opName> {
1591   let isPseudo = 1;
1592   let isCodeGenOnly = 1;
1593 }
1594
1595 multiclass VOPC_m <vopc op, dag outs, dag ins, string asm, list<dag> pattern,
1596                    string opName, bit DefExec, string revOpName = ""> {
1597   def "" : VOPC_Pseudo <outs, ins, pattern, opName>;
1598
1599   def _si : VOPC<op.SI, ins, asm, []>,
1600             SIMCInstr <opName#"_e32", SISubtarget.SI> {
1601     let Defs = !if(DefExec, [EXEC], []);
1602     let hasSideEffects = DefExec;
1603     let AssemblerPredicates = [isSICI];
1604   }
1605
1606   def _vi : VOPC<op.VI, ins, asm, []>,
1607             SIMCInstr <opName#"_e32", SISubtarget.VI> {
1608     let Defs = !if(DefExec, [EXEC], []);
1609     let hasSideEffects = DefExec;
1610     let AssemblerPredicates = [isVI];
1611   }
1612 }
1613
1614 multiclass VOPC_Helper <vopc op, string opName,
1615                         dag ins32, string asm32, list<dag> pat32,
1616                         dag out64, dag ins64, string asm64, list<dag> pat64,
1617                         bit HasMods, bit DefExec, string revOp> {
1618   defm _e32 : VOPC_m <op, (outs), ins32, opName#asm32, pat32, opName, DefExec>;
1619
1620   defm _e64 : VOP3_C_m <op, out64, ins64, opName#asm64, pat64,
1621                         opName, HasMods, DefExec, revOp>;
1622 }
1623
1624 // Special case for class instructions which only have modifiers on
1625 // the 1st source operand.
1626 multiclass VOPC_Class_Helper <vopc op, string opName,
1627                              dag ins32, string asm32, list<dag> pat32,
1628                              dag out64, dag ins64, string asm64, list<dag> pat64,
1629                              bit HasMods, bit DefExec, string revOp> {
1630   defm _e32 : VOPC_m <op, (outs), ins32, opName#asm32, pat32, opName, DefExec>;
1631
1632   defm _e64 : VOP3_C_m <op, out64, ins64, opName#asm64, pat64,
1633                         opName, HasMods, DefExec, revOp>,
1634                         VOP3DisableModFields<1, 0, 0>;
1635 }
1636
1637 multiclass VOPCInst <vopc op, string opName,
1638                      VOPProfile P, PatLeaf cond = COND_NULL,
1639                      string revOp = opName,
1640                      bit DefExec = 0> : VOPC_Helper <
1641   op, opName,
1642   P.Ins32, P.Asm32, [],
1643   (outs VOPDstS64:$dst), P.Ins64, P.Asm64,
1644   !if(P.HasModifiers,
1645       [(set i1:$dst,
1646           (setcc (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1647                                       i1:$clamp, i32:$omod)),
1648                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1649                  cond))],
1650       [(set i1:$dst, (setcc P.Src0VT:$src0, P.Src1VT:$src1, cond))]),
1651   P.HasModifiers, DefExec, revOp
1652 >;
1653
1654 multiclass VOPCClassInst <vopc op, string opName, VOPProfile P,
1655                      bit DefExec = 0> : VOPC_Class_Helper <
1656   op, opName,
1657   P.Ins32, P.Asm32, [],
1658   (outs VOPDstS64:$dst), P.Ins64, P.Asm64,
1659   !if(P.HasModifiers,
1660       [(set i1:$dst,
1661           (AMDGPUfp_class (P.Src0VT (VOP3Mods0Clamp0OMod P.Src0VT:$src0, i32:$src0_modifiers)), P.Src1VT:$src1))],
1662       [(set i1:$dst, (AMDGPUfp_class P.Src0VT:$src0, P.Src1VT:$src1))]),
1663   P.HasModifiers, DefExec, opName
1664 >;
1665
1666
1667 multiclass VOPC_F32 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1668   VOPCInst <op, opName, VOP_F32_F32_F32, cond, revOp>;
1669
1670 multiclass VOPC_F64 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1671   VOPCInst <op, opName, VOP_F64_F64_F64, cond, revOp>;
1672
1673 multiclass VOPC_I32 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1674   VOPCInst <op, opName, VOP_I32_I32_I32, cond, revOp>;
1675
1676 multiclass VOPC_I64 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1677   VOPCInst <op, opName, VOP_I64_I64_I64, cond, revOp>;
1678
1679
1680 multiclass VOPCX <vopc op, string opName, VOPProfile P,
1681                   PatLeaf cond = COND_NULL,
1682                   string revOp = "">
1683   : VOPCInst <op, opName, P, cond, revOp, 1>;
1684
1685 multiclass VOPCX_F32 <vopc op, string opName, string revOp = opName> :
1686   VOPCX <op, opName, VOP_F32_F32_F32, COND_NULL, revOp>;
1687
1688 multiclass VOPCX_F64 <vopc op, string opName, string revOp = opName> :
1689   VOPCX <op, opName, VOP_F64_F64_F64, COND_NULL, revOp>;
1690
1691 multiclass VOPCX_I32 <vopc op, string opName, string revOp = opName> :
1692   VOPCX <op, opName, VOP_I32_I32_I32, COND_NULL, revOp>;
1693
1694 multiclass VOPCX_I64 <vopc op, string opName, string revOp = opName> :
1695   VOPCX <op, opName, VOP_I64_I64_I64, COND_NULL, revOp>;
1696
1697 multiclass VOP3_Helper <vop3 op, string opName, dag outs, dag ins, string asm,
1698                         list<dag> pat, int NumSrcArgs, bit HasMods> : VOP3_m <
1699     op, outs, ins, opName#" "#asm, pat, opName, NumSrcArgs, HasMods
1700 >;
1701
1702 multiclass VOPC_CLASS_F32 <vopc op, string opName> :
1703   VOPCClassInst <op, opName, VOP_I1_F32_I32, 0>;
1704
1705 multiclass VOPCX_CLASS_F32 <vopc op, string opName> :
1706   VOPCClassInst <op, opName, VOP_I1_F32_I32, 1>;
1707
1708 multiclass VOPC_CLASS_F64 <vopc op, string opName> :
1709   VOPCClassInst <op, opName, VOP_I1_F64_I32, 0>;
1710
1711 multiclass VOPCX_CLASS_F64 <vopc op, string opName> :
1712   VOPCClassInst <op, opName, VOP_I1_F64_I32, 1>;
1713
1714 multiclass VOP3Inst <vop3 op, string opName, VOPProfile P,
1715                      SDPatternOperator node = null_frag> : VOP3_Helper <
1716   op, opName, (outs P.DstRC.RegClass:$dst), P.Ins64, P.Asm64,
1717   !if(!eq(P.NumSrcArgs, 3),
1718     !if(P.HasModifiers,
1719         [(set P.DstVT:$dst,
1720             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1721                                        i1:$clamp, i32:$omod)),
1722                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1723                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))))],
1724         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1,
1725                                   P.Src2VT:$src2))]),
1726   !if(!eq(P.NumSrcArgs, 2),
1727     !if(P.HasModifiers,
1728         [(set P.DstVT:$dst,
1729             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1730                                        i1:$clamp, i32:$omod)),
1731                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1732         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))])
1733   /* P.NumSrcArgs == 1 */,
1734     !if(P.HasModifiers,
1735         [(set P.DstVT:$dst,
1736             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1737                                        i1:$clamp, i32:$omod))))],
1738         [(set P.DstVT:$dst, (node P.Src0VT:$src0))]))),
1739   P.NumSrcArgs, P.HasModifiers
1740 >;
1741
1742 // Special case for v_div_fmas_{f32|f64}, since it seems to be the
1743 // only VOP instruction that implicitly reads VCC.
1744 multiclass VOP3_VCC_Inst <vop3 op, string opName,
1745                           VOPProfile P,
1746                           SDPatternOperator node = null_frag> : VOP3_Helper <
1747   op, opName,
1748   (outs P.DstRC.RegClass:$dst),
1749   (ins InputModsNoDefault:$src0_modifiers, P.Src0RC64:$src0,
1750        InputModsNoDefault:$src1_modifiers, P.Src1RC64:$src1,
1751        InputModsNoDefault:$src2_modifiers, P.Src2RC64:$src2,
1752        ClampMod:$clamp,
1753        omod:$omod),
1754   "$dst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod",
1755   [(set P.DstVT:$dst,
1756             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1757                                        i1:$clamp, i32:$omod)),
1758                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1759                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers)),
1760                   (i1 VCC)))],
1761   3, 1
1762 >;
1763
1764 multiclass VOP3b_Helper <vop op, RegisterClass vrc, RegisterOperand arc,
1765                     string opName, list<dag> pattern> :
1766   VOP3b_3_m <
1767   op, (outs vrc:$vdst, SReg_64:$sdst),
1768       (ins InputModsNoDefault:$src0_modifiers, arc:$src0,
1769            InputModsNoDefault:$src1_modifiers, arc:$src1,
1770            InputModsNoDefault:$src2_modifiers, arc:$src2,
1771            ClampMod:$clamp, omod:$omod),
1772   opName#" $vdst, $sdst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod", pattern,
1773   opName, opName, 1, 1
1774 >;
1775
1776 multiclass VOP3b_64 <vop3 op, string opName, list<dag> pattern> :
1777   VOP3b_Helper <op, VReg_64, VSrc_64, opName, pattern>;
1778
1779 multiclass VOP3b_32 <vop3 op, string opName, list<dag> pattern> :
1780   VOP3b_Helper <op, VGPR_32, VSrc_32, opName, pattern>;
1781
1782
1783 class Vop3ModPat<Instruction Inst, VOPProfile P, SDPatternOperator node> : Pat<
1784   (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp, i32:$omod)),
1785         (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1786         (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))),
1787   (Inst i32:$src0_modifiers, P.Src0VT:$src0,
1788         i32:$src1_modifiers, P.Src1VT:$src1,
1789         i32:$src2_modifiers, P.Src2VT:$src2,
1790         i1:$clamp,
1791         i32:$omod)>;
1792
1793 //===----------------------------------------------------------------------===//
1794 // Interpolation opcodes
1795 //===----------------------------------------------------------------------===//
1796
1797 class VINTRP_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1798   VINTRPCommon <outs, ins, "", pattern>,
1799   SIMCInstr<opName, SISubtarget.NONE> {
1800   let isPseudo = 1;
1801   let isCodeGenOnly = 1;
1802 }
1803
1804 class VINTRP_Real_si <bits <2> op, string opName, dag outs, dag ins,
1805                       string asm> :
1806   VINTRPCommon <outs, ins, asm, []>,
1807   VINTRPe <op>,
1808   SIMCInstr<opName, SISubtarget.SI>;
1809
1810 class VINTRP_Real_vi <bits <2> op, string opName, dag outs, dag ins,
1811                       string asm> :
1812   VINTRPCommon <outs, ins, asm, []>,
1813   VINTRPe_vi <op>,
1814   SIMCInstr<opName, SISubtarget.VI>;
1815
1816 multiclass VINTRP_m <bits <2> op, dag outs, dag ins, string asm,
1817                      list<dag> pattern = []> {
1818   def "" : VINTRP_Pseudo <NAME, outs, ins, pattern>;
1819
1820   def _si : VINTRP_Real_si <op, NAME, outs, ins, asm>;
1821
1822   def _vi : VINTRP_Real_vi <op, NAME, outs, ins, asm>;
1823 }
1824
1825 //===----------------------------------------------------------------------===//
1826 // Vector I/O classes
1827 //===----------------------------------------------------------------------===//
1828
1829 class DS_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1830   DS <outs, ins, "", pattern>,
1831   SIMCInstr <opName, SISubtarget.NONE> {
1832   let isPseudo = 1;
1833   let isCodeGenOnly = 1;
1834 }
1835
1836 class DS_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1837   DS <outs, ins, asm, []>,
1838   DSe <op>,
1839   SIMCInstr <opName, SISubtarget.SI> {
1840   let isCodeGenOnly = 0;
1841 }
1842
1843 class DS_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1844   DS <outs, ins, asm, []>,
1845   DSe_vi <op>,
1846   SIMCInstr <opName, SISubtarget.VI>;
1847
1848 class DS_Off16_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1849   DS_Real_si <op,opName, outs, ins, asm> {
1850
1851   // Single load interpret the 2 i8imm operands as a single i16 offset.
1852   bits<16> offset;
1853   let offset0 = offset{7-0};
1854   let offset1 = offset{15-8};
1855   let isCodeGenOnly = 0;
1856 }
1857
1858 class DS_Off16_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1859   DS_Real_vi <op, opName, outs, ins, asm> {
1860
1861   // Single load interpret the 2 i8imm operands as a single i16 offset.
1862   bits<16> offset;
1863   let offset0 = offset{7-0};
1864   let offset1 = offset{15-8};
1865 }
1866
1867 multiclass DS_1A_RET <bits<8> op, string opName, RegisterClass rc,
1868   dag outs = (outs rc:$vdst),
1869   dag ins = (ins VGPR_32:$addr, ds_offset:$offset, gds:$gds),
1870   string asm = opName#" $vdst, $addr"#"$offset$gds"> {
1871
1872   def "" : DS_Pseudo <opName, outs, ins, []>;
1873
1874   let data0 = 0, data1 = 0 in {
1875     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1876     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1877   }
1878 }
1879
1880 multiclass DS_1A_Off8_RET <bits<8> op, string opName, RegisterClass rc,
1881   dag outs = (outs rc:$vdst),
1882   dag ins = (ins VGPR_32:$addr, ds_offset0:$offset0, ds_offset1:$offset1,
1883                  gds01:$gds),
1884   string asm = opName#" $vdst, $addr"#"$offset0"#"$offset1$gds"> {
1885
1886   def "" : DS_Pseudo <opName, outs, ins, []>;
1887
1888   let data0 = 0, data1 = 0, AsmMatchConverter = "cvtDSOffset01" in {
1889     def _si : DS_Real_si <op, opName, outs, ins, asm>;
1890     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
1891   }
1892 }
1893
1894 multiclass DS_1A1D_NORET <bits<8> op, string opName, RegisterClass rc,
1895   dag outs = (outs),
1896   dag ins = (ins VGPR_32:$addr, rc:$data0, ds_offset:$offset, gds:$gds),
1897   string asm = opName#" $addr, $data0"#"$offset$gds"> {
1898
1899   def "" : DS_Pseudo <opName, outs, ins, []>,
1900            AtomicNoRet<opName, 0>;
1901
1902   let data1 = 0, vdst = 0 in {
1903     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1904     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1905   }
1906 }
1907
1908 multiclass DS_1A1D_Off8_NORET <bits<8> op, string opName, RegisterClass rc,
1909   dag outs = (outs),
1910   dag ins = (ins VGPR_32:$addr, rc:$data0, rc:$data1,
1911               ds_offset0:$offset0, ds_offset1:$offset1, gds01:$gds),
1912   string asm = opName#" $addr, $data0, $data1"#"$offset0"#"$offset1"#"$gds"> {
1913
1914   def "" : DS_Pseudo <opName, outs, ins, []>;
1915
1916   let vdst = 0, AsmMatchConverter = "cvtDSOffset01" in {
1917     def _si : DS_Real_si <op, opName, outs, ins, asm>;
1918     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
1919   }
1920 }
1921
1922 multiclass DS_1A1D_RET <bits<8> op, string opName, RegisterClass rc,
1923                         string noRetOp = "",
1924   dag outs = (outs rc:$vdst),
1925   dag ins = (ins VGPR_32:$addr, rc:$data0, ds_offset:$offset, gds:$gds),
1926   string asm = opName#" $vdst, $addr, $data0"#"$offset$gds"> {
1927
1928   def "" : DS_Pseudo <opName, outs, ins, []>,
1929            AtomicNoRet<noRetOp, 1>;
1930
1931   let data1 = 0 in {
1932     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1933     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1934   }
1935 }
1936
1937 multiclass DS_1A2D_RET_m <bits<8> op, string opName, RegisterClass rc,
1938                           string noRetOp = "", dag ins,
1939   dag outs = (outs rc:$vdst),
1940   string asm = opName#" $vdst, $addr, $data0, $data1"#"$offset"#"$gds"> {
1941
1942   def "" : DS_Pseudo <opName, outs, ins, []>,
1943            AtomicNoRet<noRetOp, 1>;
1944
1945   def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1946   def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1947 }
1948
1949 multiclass DS_1A2D_RET <bits<8> op, string asm, RegisterClass rc,
1950                         string noRetOp = "", RegisterClass src = rc> :
1951   DS_1A2D_RET_m <op, asm, rc, noRetOp,
1952                  (ins VGPR_32:$addr, src:$data0, src:$data1,
1953                       ds_offset:$offset, gds:$gds)
1954 >;
1955
1956 multiclass DS_1A2D_NORET <bits<8> op, string opName, RegisterClass rc,
1957                           string noRetOp = opName,
1958   dag outs = (outs),
1959   dag ins = (ins VGPR_32:$addr, rc:$data0, rc:$data1,
1960                  ds_offset:$offset, gds:$gds),
1961   string asm = opName#" $addr, $data0, $data1"#"$offset"#"$gds"> {
1962
1963   def "" : DS_Pseudo <opName, outs, ins, []>,
1964            AtomicNoRet<noRetOp, 0>;
1965
1966   let vdst = 0 in {
1967     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1968     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1969   }
1970 }
1971
1972 multiclass DS_0A_RET <bits<8> op, string opName,
1973   dag outs = (outs VGPR_32:$vdst),
1974   dag ins = (ins ds_offset:$offset, gds:$gds),
1975   string asm = opName#" $vdst"#"$offset"#"$gds"> {
1976
1977   let mayLoad = 1, mayStore = 1 in {
1978     def "" : DS_Pseudo <opName, outs, ins, []>;
1979
1980     let addr = 0, data0 = 0, data1 = 0 in {
1981       def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1982       def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1983     } // end addr = 0, data0 = 0, data1 = 0
1984   } // end mayLoad = 1, mayStore = 1
1985 }
1986
1987 multiclass DS_1A_RET_GDS <bits<8> op, string opName,
1988   dag outs = (outs VGPR_32:$vdst),
1989   dag ins = (ins VGPR_32:$addr, ds_offset_gds:$offset),
1990   string asm = opName#" $vdst, $addr"#"$offset gds"> {
1991
1992   def "" : DS_Pseudo <opName, outs, ins, []>;
1993
1994   let data0 = 0, data1 = 0, gds = 1 in {
1995     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1996     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1997   } // end data0 = 0, data1 = 0, gds = 1
1998 }
1999
2000 multiclass DS_1A_GDS <bits<8> op, string opName,
2001   dag outs = (outs),
2002   dag ins = (ins VGPR_32:$addr),
2003   string asm = opName#" $addr gds"> {
2004
2005   def "" : DS_Pseudo <opName, outs, ins, []>;
2006
2007   let vdst = 0, data0 = 0, data1 = 0, offset0 = 0, offset1 = 0, gds = 1 in {
2008     def _si : DS_Real_si <op, opName, outs, ins, asm>;
2009     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
2010   } // end vdst = 0, data = 0, data1 = 0, gds = 1
2011 }
2012
2013 multiclass DS_1A <bits<8> op, string opName,
2014   dag outs = (outs),
2015   dag ins = (ins VGPR_32:$addr, ds_offset:$offset, gds:$gds),
2016   string asm = opName#" $addr"#"$offset"#"$gds"> {
2017
2018   let mayLoad = 1, mayStore = 1 in {
2019     def "" : DS_Pseudo <opName, outs, ins, []>;
2020
2021     let vdst = 0, data0 = 0, data1 = 0 in {
2022       def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2023       def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2024     } // let vdst = 0, data0 = 0, data1 = 0
2025   } // end mayLoad = 1, mayStore = 1
2026 }
2027
2028 //===----------------------------------------------------------------------===//
2029 // MTBUF classes
2030 //===----------------------------------------------------------------------===//
2031
2032 class MTBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
2033   MTBUF <outs, ins, "", pattern>,
2034   SIMCInstr<opName, SISubtarget.NONE> {
2035   let isPseudo = 1;
2036   let isCodeGenOnly = 1;
2037 }
2038
2039 class MTBUF_Real_si <bits<3> op, string opName, dag outs, dag ins,
2040                     string asm> :
2041   MTBUF <outs, ins, asm, []>,
2042   MTBUFe <op>,
2043   SIMCInstr<opName, SISubtarget.SI>;
2044
2045 class MTBUF_Real_vi <bits<4> op, string opName, dag outs, dag ins, string asm> :
2046   MTBUF <outs, ins, asm, []>,
2047   MTBUFe_vi <op>,
2048   SIMCInstr <opName, SISubtarget.VI>;
2049
2050 multiclass MTBUF_m <bits<3> op, string opName, dag outs, dag ins, string asm,
2051                     list<dag> pattern> {
2052
2053   def "" : MTBUF_Pseudo <opName, outs, ins, pattern>;
2054
2055   def _si : MTBUF_Real_si <op, opName, outs, ins, asm>;
2056
2057   def _vi : MTBUF_Real_vi <{0, op{2}, op{1}, op{0}}, opName, outs, ins, asm>;
2058
2059 }
2060
2061 let mayStore = 1, mayLoad = 0 in {
2062
2063 multiclass MTBUF_Store_Helper <bits<3> op, string opName,
2064                                RegisterClass regClass> : MTBUF_m <
2065   op, opName, (outs),
2066   (ins regClass:$vdata, u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc,
2067    i1imm:$addr64, i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr,
2068    SReg_128:$srsrc, i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
2069   opName#" $vdata, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
2070         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
2071 >;
2072
2073 } // mayStore = 1, mayLoad = 0
2074
2075 let mayLoad = 1, mayStore = 0 in {
2076
2077 multiclass MTBUF_Load_Helper <bits<3> op, string opName,
2078                               RegisterClass regClass> : MTBUF_m <
2079   op, opName, (outs regClass:$dst),
2080   (ins u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc, i1imm:$addr64,
2081        i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr, SReg_128:$srsrc,
2082        i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
2083   opName#" $dst, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
2084         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
2085 >;
2086
2087 } // mayLoad = 1, mayStore = 0
2088
2089 //===----------------------------------------------------------------------===//
2090 // MUBUF classes
2091 //===----------------------------------------------------------------------===//
2092
2093 class mubuf <bits<7> si, bits<7> vi = si> {
2094   field bits<7> SI = si;
2095   field bits<7> VI = vi;
2096 }
2097
2098 let isCodeGenOnly = 0 in {
2099
2100 class MUBUF_si <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
2101   MUBUF <outs, ins, asm, pattern>, MUBUFe <op> {
2102   let lds  = 0;
2103 }
2104
2105 } // End let isCodeGenOnly = 0
2106
2107 class MUBUF_vi <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
2108   MUBUF <outs, ins, asm, pattern>, MUBUFe_vi <op> {
2109   let lds = 0;
2110 }
2111
2112 class MUBUFAddr64Table <bit is_addr64, string suffix = ""> {
2113   bit IsAddr64 = is_addr64;
2114   string OpName = NAME # suffix;
2115 }
2116
2117 class MUBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
2118   MUBUF <outs, ins, "", pattern>,
2119   SIMCInstr<opName, SISubtarget.NONE> {
2120   let isPseudo = 1;
2121   let isCodeGenOnly = 1;
2122
2123   // dummy fields, so that we can use let statements around multiclasses
2124   bits<1> offen;
2125   bits<1> idxen;
2126   bits<8> vaddr;
2127   bits<1> glc;
2128   bits<1> slc;
2129   bits<1> tfe;
2130   bits<8> soffset;
2131 }
2132
2133 class MUBUF_Real_si <mubuf op, string opName, dag outs, dag ins,
2134                      string asm> :
2135   MUBUF <outs, ins, asm, []>,
2136   MUBUFe <op.SI>,
2137   SIMCInstr<opName, SISubtarget.SI> {
2138   let lds = 0;
2139 }
2140
2141 class MUBUF_Real_vi <mubuf op, string opName, dag outs, dag ins,
2142                      string asm> :
2143   MUBUF <outs, ins, asm, []>,
2144   MUBUFe_vi <op.VI>,
2145   SIMCInstr<opName, SISubtarget.VI> {
2146   let lds = 0;
2147 }
2148
2149 multiclass MUBUF_m <mubuf op, string opName, dag outs, dag ins, string asm,
2150                     list<dag> pattern> {
2151
2152   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2153            MUBUFAddr64Table <0>;
2154
2155   let addr64 = 0, isCodeGenOnly = 0 in {
2156     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2157   }
2158
2159   def _vi : MUBUF_Real_vi <op, opName, outs, ins, asm>;
2160 }
2161
2162 multiclass MUBUFAddr64_m <mubuf op, string opName, dag outs,
2163                           dag ins, string asm, list<dag> pattern> {
2164
2165   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2166            MUBUFAddr64Table <1>;
2167
2168   let addr64 = 1, isCodeGenOnly = 0 in {
2169     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2170   }
2171
2172   // There is no VI version. If the pseudo is selected, it should be lowered
2173   // for VI appropriately.
2174 }
2175
2176 multiclass MUBUFAtomicOffset_m <mubuf op, string opName, dag outs, dag ins,
2177                                 string asm, list<dag> pattern, bit is_return> {
2178
2179   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2180            MUBUFAddr64Table <0, !if(is_return, "_RTN", "")>,
2181            AtomicNoRet<NAME#"_OFFSET", is_return>;
2182
2183   let offen = 0, idxen = 0, tfe = 0, vaddr = 0 in {
2184     let addr64 = 0 in {
2185       def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2186     }
2187
2188     def _vi : MUBUF_Real_vi <op, opName, outs, ins, asm>;
2189   }
2190 }
2191
2192 multiclass MUBUFAtomicAddr64_m <mubuf op, string opName, dag outs, dag ins,
2193                                 string asm, list<dag> pattern, bit is_return> {
2194
2195   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2196            MUBUFAddr64Table <1, !if(is_return, "_RTN", "")>,
2197            AtomicNoRet<NAME#"_ADDR64", is_return>;
2198
2199   let offen = 0, idxen = 0, addr64 = 1, tfe = 0 in {
2200     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2201   }
2202
2203   // There is no VI version. If the pseudo is selected, it should be lowered
2204   // for VI appropriately.
2205 }
2206
2207 multiclass MUBUF_Atomic <mubuf op, string name, RegisterClass rc,
2208                          ValueType vt, SDPatternOperator atomic> {
2209
2210   let mayStore = 1, mayLoad = 1, hasPostISelHook = 1 in {
2211
2212     // No return variants
2213     let glc = 0 in {
2214
2215       defm _ADDR64 : MUBUFAtomicAddr64_m <
2216         op, name#"_addr64", (outs),
2217         (ins rc:$vdata, SReg_128:$srsrc, VReg_64:$vaddr,
2218              SCSrc_32:$soffset, mbuf_offset:$offset, slc:$slc),
2219         name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#"$slc", [], 0
2220       >;
2221
2222       defm _OFFSET : MUBUFAtomicOffset_m <
2223         op, name#"_offset", (outs),
2224         (ins rc:$vdata, SReg_128:$srsrc, SCSrc_32:$soffset, mbuf_offset:$offset,
2225              slc:$slc),
2226         name#" $vdata, $srsrc, $soffset"#"$offset"#"$slc", [], 0
2227       >;
2228     } // glc = 0
2229
2230     // Variant that return values
2231     let glc = 1, Constraints = "$vdata = $vdata_in",
2232         DisableEncoding = "$vdata_in"  in {
2233
2234       defm _RTN_ADDR64 : MUBUFAtomicAddr64_m <
2235         op, name#"_rtn_addr64", (outs rc:$vdata),
2236         (ins rc:$vdata_in, SReg_128:$srsrc, VReg_64:$vaddr,
2237              SCSrc_32:$soffset, mbuf_offset:$offset, slc:$slc),
2238         name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#" glc"#"$slc",
2239         [(set vt:$vdata,
2240          (atomic (MUBUFAddr64Atomic v4i32:$srsrc, i64:$vaddr, i32:$soffset,
2241                                     i16:$offset, i1:$slc), vt:$vdata_in))], 1
2242       >;
2243
2244       defm _RTN_OFFSET : MUBUFAtomicOffset_m <
2245         op, name#"_rtn_offset", (outs rc:$vdata),
2246         (ins rc:$vdata_in, SReg_128:$srsrc, SCSrc_32:$soffset,
2247              mbuf_offset:$offset, slc:$slc),
2248         name#" $vdata, $srsrc, $soffset"#"$offset"#" glc $slc",
2249         [(set vt:$vdata,
2250          (atomic (MUBUFOffsetAtomic v4i32:$srsrc, i32:$soffset, i16:$offset,
2251                                     i1:$slc), vt:$vdata_in))], 1
2252       >;
2253
2254     } // glc = 1
2255
2256   } // mayStore = 1, mayLoad = 1, hasPostISelHook = 1
2257 }
2258
2259 multiclass MUBUF_Load_Helper <mubuf op, string name, RegisterClass regClass,
2260                               ValueType load_vt = i32,
2261                               SDPatternOperator ld = null_frag> {
2262
2263   let mayLoad = 1, mayStore = 0 in {
2264     let offen = 0, idxen = 0, vaddr = 0 in {
2265       defm _OFFSET : MUBUF_m <op, name#"_offset", (outs regClass:$vdata),
2266                            (ins SReg_128:$srsrc, SCSrc_32:$soffset,
2267                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2268                            name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
2269                            [(set load_vt:$vdata, (ld (MUBUFOffset v4i32:$srsrc,
2270                                                      i32:$soffset, i16:$offset,
2271                                                      i1:$glc, i1:$slc, i1:$tfe)))]>;
2272     }
2273
2274     let offen = 1, idxen = 0  in {
2275       defm _OFFEN  : MUBUF_m <op, name#"_offen", (outs regClass:$vdata),
2276                            (ins VGPR_32:$vaddr, SReg_128:$srsrc,
2277                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc, slc:$slc,
2278                            tfe:$tfe),
2279                            name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2280     }
2281
2282     let offen = 0, idxen = 1 in {
2283       defm _IDXEN  : MUBUF_m <op, name#"_idxen", (outs regClass:$vdata),
2284                            (ins VGPR_32:$vaddr, SReg_128:$srsrc,
2285                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2286                            slc:$slc, tfe:$tfe),
2287                            name#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2288     }
2289
2290     let offen = 1, idxen = 1 in {
2291       defm _BOTHEN : MUBUF_m <op, name#"_bothen", (outs regClass:$vdata),
2292                            (ins VReg_64:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2293                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2294                            name#" $vdata, $vaddr, $srsrc, $soffset idxen offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2295     }
2296
2297     let offen = 0, idxen = 0 in {
2298       defm _ADDR64 : MUBUFAddr64_m <op, name#"_addr64", (outs regClass:$vdata),
2299                            (ins VReg_64:$vaddr, SReg_128:$srsrc,
2300                                 SCSrc_32:$soffset, mbuf_offset:$offset,
2301                                 glc:$glc, slc:$slc, tfe:$tfe),
2302                            name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#
2303                                 "$glc"#"$slc"#"$tfe",
2304                            [(set load_vt:$vdata, (ld (MUBUFAddr64 v4i32:$srsrc,
2305                                                   i64:$vaddr, i32:$soffset,
2306                                                   i16:$offset, i1:$glc, i1:$slc,
2307                                                   i1:$tfe)))]>;
2308     }
2309   }
2310 }
2311
2312 multiclass MUBUF_Store_Helper <mubuf op, string name, RegisterClass vdataClass,
2313                           ValueType store_vt = i32, SDPatternOperator st = null_frag> {
2314   let mayLoad = 0, mayStore = 1 in {
2315     defm : MUBUF_m <op, name, (outs),
2316                     (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2317                     mbuf_offset:$offset, offen:$offen, idxen:$idxen, glc:$glc, slc:$slc,
2318                     tfe:$tfe),
2319                     name#" $vdata, $vaddr, $srsrc, $soffset"#"$offen"#"$idxen"#"$offset"#
2320                          "$glc"#"$slc"#"$tfe", []>;
2321
2322     let offen = 0, idxen = 0, vaddr = 0 in {
2323       defm _OFFSET : MUBUF_m <op, name#"_offset",(outs),
2324                               (ins vdataClass:$vdata, SReg_128:$srsrc, SCSrc_32:$soffset,
2325                               mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2326                               name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
2327                               [(st store_vt:$vdata, (MUBUFOffset v4i32:$srsrc, i32:$soffset,
2328                                    i16:$offset, i1:$glc, i1:$slc, i1:$tfe))]>;
2329     } // offen = 0, idxen = 0, vaddr = 0
2330
2331     let offen = 1, idxen = 0  in {
2332       defm _OFFEN : MUBUF_m <op, name#"_offen", (outs),
2333                              (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc,
2334                               SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2335                               slc:$slc, tfe:$tfe),
2336                              name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#
2337                              "$glc"#"$slc"#"$tfe", []>;
2338     } // end offen = 1, idxen = 0
2339
2340     let offen = 0, idxen = 1 in {
2341       defm _IDXEN  : MUBUF_m <op, name#"_idxen", (outs),
2342                            (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc,
2343                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2344                            slc:$slc, tfe:$tfe),
2345                            name#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2346     }
2347
2348     let offen = 1, idxen = 1 in {
2349       defm _BOTHEN : MUBUF_m <op, name#"_bothen", (outs),
2350                            (ins vdataClass:$vdata, VReg_64:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2351                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2352                            name#" $vdata, $vaddr, $srsrc, $soffset idxen offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2353     }
2354
2355     let offen = 0, idxen = 0 in {
2356       defm _ADDR64 : MUBUFAddr64_m <op, name#"_addr64", (outs),
2357                                     (ins vdataClass:$vdata, VReg_64:$vaddr, SReg_128:$srsrc,
2358                                          SCSrc_32:$soffset,
2359                                          mbuf_offset:$offset, glc:$glc, slc:$slc,
2360                                          tfe:$tfe),
2361                                     name#" $vdata, $vaddr, $srsrc, $soffset addr64"#
2362                                          "$offset"#"$glc"#"$slc"#"$tfe",
2363                                     [(st store_vt:$vdata,
2364                                       (MUBUFAddr64 v4i32:$srsrc, i64:$vaddr,
2365                                                    i32:$soffset, i16:$offset,
2366                                                    i1:$glc, i1:$slc, i1:$tfe))]>;
2367     }
2368   } // End mayLoad = 0, mayStore = 1
2369 }
2370
2371 class FLAT_Load_Helper <bits<7> op, string asm, RegisterClass regClass> :
2372       FLAT <op, (outs regClass:$vdst),
2373                 (ins VReg_64:$addr, glc_flat:$glc, slc_flat:$slc, tfe_flat:$tfe),
2374             asm#" $vdst, $addr"#"$glc"#"$slc"#"$tfe", []> {
2375   let data = 0;
2376   let mayLoad = 1;
2377 }
2378
2379 class FLAT_Store_Helper <bits<7> op, string name, RegisterClass vdataClass> :
2380       FLAT <op, (outs), (ins vdataClass:$data, VReg_64:$addr,
2381                              glc_flat:$glc, slc_flat:$slc, tfe_flat:$tfe),
2382           name#" $data, $addr"#"$glc"#"$slc"#"$tfe",
2383          []> {
2384
2385   let mayLoad = 0;
2386   let mayStore = 1;
2387
2388   // Encoding
2389   let vdst = 0;
2390 }
2391
2392 multiclass FLAT_ATOMIC <bits<7> op, string name, RegisterClass vdst_rc,
2393                         RegisterClass data_rc = vdst_rc> {
2394
2395   let mayLoad = 1, mayStore = 1 in {
2396     def "" : FLAT <op, (outs),
2397                   (ins VReg_64:$addr, data_rc:$data, slc_flat_atomic:$slc,
2398                        tfe_flat_atomic:$tfe),
2399                    name#" $addr, $data"#"$slc"#"$tfe", []>,
2400              AtomicNoRet <NAME, 0> {
2401       let glc = 0;
2402       let vdst = 0;
2403     }
2404
2405     def _RTN : FLAT <op, (outs vdst_rc:$vdst),
2406                      (ins VReg_64:$addr, data_rc:$data, slc_flat_atomic:$slc,
2407                           tfe_flat_atomic:$tfe),
2408                      name#" $vdst, $addr, $data glc"#"$slc"#"$tfe", []>,
2409                AtomicNoRet <NAME, 1> {
2410       let glc = 1;
2411     }
2412   }
2413 }
2414
2415 class MIMG_Mask <string op, int channels> {
2416   string Op = op;
2417   int Channels = channels;
2418 }
2419
2420 class MIMG_NoSampler_Helper <bits<7> op, string asm,
2421                              RegisterClass dst_rc,
2422                              RegisterClass src_rc> : MIMG <
2423   op,
2424   (outs dst_rc:$vdata),
2425   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2426        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2427        SReg_256:$srsrc),
2428   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2429      #" $tfe, $lwe, $slc, $vaddr, $srsrc",
2430   []> {
2431   let ssamp = 0;
2432   let mayLoad = 1;
2433   let mayStore = 0;
2434   let hasPostISelHook = 1;
2435 }
2436
2437 multiclass MIMG_NoSampler_Src_Helper <bits<7> op, string asm,
2438                                       RegisterClass dst_rc,
2439                                       int channels> {
2440   def _V1 : MIMG_NoSampler_Helper <op, asm, dst_rc, VGPR_32>,
2441             MIMG_Mask<asm#"_V1", channels>;
2442   def _V2 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_64>,
2443             MIMG_Mask<asm#"_V2", channels>;
2444   def _V4 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_128>,
2445             MIMG_Mask<asm#"_V4", channels>;
2446 }
2447
2448 multiclass MIMG_NoSampler <bits<7> op, string asm> {
2449   defm _V1 : MIMG_NoSampler_Src_Helper <op, asm, VGPR_32, 1>;
2450   defm _V2 : MIMG_NoSampler_Src_Helper <op, asm, VReg_64, 2>;
2451   defm _V3 : MIMG_NoSampler_Src_Helper <op, asm, VReg_96, 3>;
2452   defm _V4 : MIMG_NoSampler_Src_Helper <op, asm, VReg_128, 4>;
2453 }
2454
2455 class MIMG_Sampler_Helper <bits<7> op, string asm,
2456                            RegisterClass dst_rc,
2457                            RegisterClass src_rc, int wqm> : MIMG <
2458   op,
2459   (outs dst_rc:$vdata),
2460   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2461        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2462        SReg_256:$srsrc, SReg_128:$ssamp),
2463   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2464      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
2465   []> {
2466   let mayLoad = 1;
2467   let mayStore = 0;
2468   let hasPostISelHook = 1;
2469   let WQM = wqm;
2470 }
2471
2472 multiclass MIMG_Sampler_Src_Helper <bits<7> op, string asm,
2473                                     RegisterClass dst_rc,
2474                                     int channels, int wqm> {
2475   def _V1 : MIMG_Sampler_Helper <op, asm, dst_rc, VGPR_32, wqm>,
2476             MIMG_Mask<asm#"_V1", channels>;
2477   def _V2 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_64, wqm>,
2478             MIMG_Mask<asm#"_V2", channels>;
2479   def _V4 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_128, wqm>,
2480             MIMG_Mask<asm#"_V4", channels>;
2481   def _V8 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_256, wqm>,
2482             MIMG_Mask<asm#"_V8", channels>;
2483   def _V16 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_512, wqm>,
2484             MIMG_Mask<asm#"_V16", channels>;
2485 }
2486
2487 multiclass MIMG_Sampler <bits<7> op, string asm> {
2488   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VGPR_32, 1, 0>;
2489   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2, 0>;
2490   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3, 0>;
2491   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4, 0>;
2492 }
2493
2494 multiclass MIMG_Sampler_WQM <bits<7> op, string asm> {
2495   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VGPR_32, 1, 1>;
2496   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2, 1>;
2497   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3, 1>;
2498   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4, 1>;
2499 }
2500
2501 class MIMG_Gather_Helper <bits<7> op, string asm,
2502                           RegisterClass dst_rc,
2503                           RegisterClass src_rc, int wqm> : MIMG <
2504   op,
2505   (outs dst_rc:$vdata),
2506   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2507        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2508        SReg_256:$srsrc, SReg_128:$ssamp),
2509   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2510      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
2511   []> {
2512   let mayLoad = 1;
2513   let mayStore = 0;
2514
2515   // DMASK was repurposed for GATHER4. 4 components are always
2516   // returned and DMASK works like a swizzle - it selects
2517   // the component to fetch. The only useful DMASK values are
2518   // 1=red, 2=green, 4=blue, 8=alpha. (e.g. 1 returns
2519   // (red,red,red,red) etc.) The ISA document doesn't mention
2520   // this.
2521   // Therefore, disable all code which updates DMASK by setting these two:
2522   let MIMG = 0;
2523   let hasPostISelHook = 0;
2524   let WQM = wqm;
2525 }
2526
2527 multiclass MIMG_Gather_Src_Helper <bits<7> op, string asm,
2528                                     RegisterClass dst_rc,
2529                                     int channels, int wqm> {
2530   def _V1 : MIMG_Gather_Helper <op, asm, dst_rc, VGPR_32, wqm>,
2531             MIMG_Mask<asm#"_V1", channels>;
2532   def _V2 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_64, wqm>,
2533             MIMG_Mask<asm#"_V2", channels>;
2534   def _V4 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_128, wqm>,
2535             MIMG_Mask<asm#"_V4", channels>;
2536   def _V8 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_256, wqm>,
2537             MIMG_Mask<asm#"_V8", channels>;
2538   def _V16 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_512, wqm>,
2539             MIMG_Mask<asm#"_V16", channels>;
2540 }
2541
2542 multiclass MIMG_Gather <bits<7> op, string asm> {
2543   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VGPR_32, 1, 0>;
2544   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2, 0>;
2545   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3, 0>;
2546   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4, 0>;
2547 }
2548
2549 multiclass MIMG_Gather_WQM <bits<7> op, string asm> {
2550   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VGPR_32, 1, 1>;
2551   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2, 1>;
2552   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3, 1>;
2553   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4, 1>;
2554 }
2555
2556 //===----------------------------------------------------------------------===//
2557 // Vector instruction mappings
2558 //===----------------------------------------------------------------------===//
2559
2560 // Maps an opcode in e32 form to its e64 equivalent
2561 def getVOPe64 : InstrMapping {
2562   let FilterClass = "VOP";
2563   let RowFields = ["OpName"];
2564   let ColFields = ["Size"];
2565   let KeyCol = ["4"];
2566   let ValueCols = [["8"]];
2567 }
2568
2569 // Maps an opcode in e64 form to its e32 equivalent
2570 def getVOPe32 : InstrMapping {
2571   let FilterClass = "VOP";
2572   let RowFields = ["OpName"];
2573   let ColFields = ["Size"];
2574   let KeyCol = ["8"];
2575   let ValueCols = [["4"]];
2576 }
2577
2578 def getMaskedMIMGOp : InstrMapping {
2579   let FilterClass = "MIMG_Mask";
2580   let RowFields = ["Op"];
2581   let ColFields = ["Channels"];
2582   let KeyCol = ["4"];
2583   let ValueCols = [["1"], ["2"], ["3"] ];
2584 }
2585
2586 // Maps an commuted opcode to its original version
2587 def getCommuteOrig : InstrMapping {
2588   let FilterClass = "VOP2_REV";
2589   let RowFields = ["RevOp"];
2590   let ColFields = ["IsOrig"];
2591   let KeyCol = ["0"];
2592   let ValueCols = [["1"]];
2593 }
2594
2595 // Maps an original opcode to its commuted version
2596 def getCommuteRev : InstrMapping {
2597   let FilterClass = "VOP2_REV";
2598   let RowFields = ["RevOp"];
2599   let ColFields = ["IsOrig"];
2600   let KeyCol = ["1"];
2601   let ValueCols = [["0"]];
2602 }
2603
2604 def getCommuteCmpOrig : InstrMapping {
2605   let FilterClass = "VOP2_REV";
2606   let RowFields = ["RevOp"];
2607   let ColFields = ["IsOrig"];
2608   let KeyCol = ["0"];
2609   let ValueCols = [["1"]];
2610 }
2611
2612 // Maps an original opcode to its commuted version
2613 def getCommuteCmpRev : InstrMapping {
2614   let FilterClass = "VOP2_REV";
2615   let RowFields = ["RevOp"];
2616   let ColFields = ["IsOrig"];
2617   let KeyCol = ["1"];
2618   let ValueCols = [["0"]];
2619 }
2620
2621
2622 def getMCOpcodeGen : InstrMapping {
2623   let FilterClass = "SIMCInstr";
2624   let RowFields = ["PseudoInstr"];
2625   let ColFields = ["Subtarget"];
2626   let KeyCol = [!cast<string>(SISubtarget.NONE)];
2627   let ValueCols = [[!cast<string>(SISubtarget.SI)],[!cast<string>(SISubtarget.VI)]];
2628 }
2629
2630 def getAddr64Inst : InstrMapping {
2631   let FilterClass = "MUBUFAddr64Table";
2632   let RowFields = ["OpName"];
2633   let ColFields = ["IsAddr64"];
2634   let KeyCol = ["0"];
2635   let ValueCols = [["1"]];
2636 }
2637
2638 // Maps an atomic opcode to its version with a return value.
2639 def getAtomicRetOp : InstrMapping {
2640   let FilterClass = "AtomicNoRet";
2641   let RowFields = ["NoRetOp"];
2642   let ColFields = ["IsRet"];
2643   let KeyCol = ["0"];
2644   let ValueCols = [["1"]];
2645 }
2646
2647 // Maps an atomic opcode to its returnless version.
2648 def getAtomicNoRetOp : InstrMapping {
2649   let FilterClass = "AtomicNoRet";
2650   let RowFields = ["NoRetOp"];
2651   let ColFields = ["IsRet"];
2652   let KeyCol = ["1"];
2653   let ValueCols = [["0"]];
2654 }
2655
2656 include "SIInstructions.td"
2657 include "CIInstructions.td"
2658 include "VIInstructions.td"