contrib/llvm/lib/Target/AMDGPU/SOPInstructions.td

   1 //===-- SOPInstructions.td - SOP Instruction Defintions -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 def GPRIdxModeMatchClass : AsmOperandClass {
  11   let Name = "GPRIdxMode";
  12   let PredicateMethod = "isGPRIdxMode";
  13   let RenderMethod = "addImmOperands";
  14 }
  15
  16 def GPRIdxMode : Operand<i32> {
  17   let PrintMethod = "printVGPRIndexMode";
  18   let ParserMatchClass = GPRIdxModeMatchClass;
  19   let OperandType = "OPERAND_IMMEDIATE";
  20 }
  21
  22 //===----------------------------------------------------------------------===//
  23 // SOP1 Instructions
  24 //===----------------------------------------------------------------------===//
  25
  26 class SOP1_Pseudo <string opName, dag outs, dag ins,
  27                    string asmOps, list<dag> pattern=[]> :
  28   InstSI <outs, ins, "", pattern>,
  29   SIMCInstr<opName, SIEncodingFamily.NONE> {
  30   let isPseudo = 1;
  31   let isCodeGenOnly = 1;
  32   let SubtargetPredicate = isGCN;
  33
  34   let mayLoad = 0;
  35   let mayStore = 0;
  36   let hasSideEffects = 0;
  37   let SALU = 1;
  38   let SOP1 = 1;
  39   let SchedRW = [WriteSALU];
  40   let Size = 4;
  41   let UseNamedOperandTable = 1;
  42
  43   string Mnemonic = opName;
  44   string AsmOperands = asmOps;
  45
  46   bits<1> has_src0 = 1;
  47   bits<1> has_sdst = 1;
  48 }
  49
  50 class SOP1_Real<bits<8> op, SOP1_Pseudo ps> :
  51   InstSI <ps.OutOperandList, ps.InOperandList,
  52           ps.Mnemonic # " " # ps.AsmOperands, []>,
  53   Enc32 {
  54
  55   let isPseudo = 0;
  56   let isCodeGenOnly = 0;
  57   let Size = 4;
  58
  59   // copy relevant pseudo op flags
  60   let SubtargetPredicate = ps.SubtargetPredicate;
  61   let AsmMatchConverter  = ps.AsmMatchConverter;
  62
  63   // encoding
  64   bits<7> sdst;
  65   bits<8> src0;
  66
  67   let Inst{7-0} = !if(ps.has_src0, src0, ?);
  68   let Inst{15-8} = op;
  69   let Inst{22-16} = !if(ps.has_sdst, sdst, ?);
  70   let Inst{31-23} = 0x17d; //encoding;
  71 }
  72
  73 class SOP1_32 <string opName, list<dag> pattern=[]> : SOP1_Pseudo <
  74   opName, (outs SReg_32:$sdst), (ins SSrc_b32:$src0),
  75   "$sdst, $src0", pattern
  76 >;
  77
  78 // 32-bit input, no output.
  79 class SOP1_0_32 <string opName, list<dag> pattern = []> : SOP1_Pseudo <
  80   opName, (outs), (ins SSrc_b32:$src0),
  81   "$src0", pattern> {
  82   let has_sdst = 0;
  83 }
  84
  85 class SOP1_0_32R <string opName, list<dag> pattern = []> : SOP1_Pseudo <
  86   opName, (outs), (ins SReg_32:$src0),
  87   "$src0", pattern> {
  88   let has_sdst = 0;
  89 }
  90
  91 class SOP1_64 <string opName, list<dag> pattern=[]> : SOP1_Pseudo <
  92   opName, (outs SReg_64:$sdst), (ins SSrc_b64:$src0),
  93   "$sdst, $src0", pattern
  94 >;
  95
  96 // 64-bit input, 32-bit output.
  97 class SOP1_32_64 <string opName, list<dag> pattern=[]> : SOP1_Pseudo <
  98   opName, (outs SReg_32:$sdst), (ins SSrc_b64:$src0),
  99   "$sdst, $src0", pattern
 100 >;
 101
 102 // 32-bit input, 64-bit output.
 103 class SOP1_64_32 <string opName, list<dag> pattern=[]> : SOP1_Pseudo <
 104   opName, (outs SReg_64:$sdst), (ins SSrc_b32:$src0),
 105   "$sdst, $src0", pattern
 106 >;
 107
 108 // no input, 64-bit output.
 109 class SOP1_64_0 <string opName, list<dag> pattern=[]> : SOP1_Pseudo <
 110   opName, (outs SReg_64:$sdst), (ins), "$sdst", pattern> {
 111   let has_src0 = 0;
 112 }
 113
 114 // 64-bit input, no output
 115 class SOP1_1 <string opName, list<dag> pattern=[]> : SOP1_Pseudo <
 116   opName, (outs), (ins SReg_64:$src0), "$src0", pattern> {
 117   let has_sdst = 0;
 118 }
 119
 120
 121 let isMoveImm = 1 in {
 122   let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 123     def S_MOV_B32 : SOP1_32 <"s_mov_b32">;
 124     def S_MOV_B64 : SOP1_64 <"s_mov_b64">;
 125   } // End isRematerializeable = 1
 126
 127   let Uses = [SCC] in {
 128     def S_CMOV_B32 : SOP1_32 <"s_cmov_b32">;
 129     def S_CMOV_B64 : SOP1_64 <"s_cmov_b64">;
 130   } // End Uses = [SCC]
 131 } // End isMoveImm = 1
 132
 133 let Defs = [SCC] in {
 134   def S_NOT_B32 : SOP1_32 <"s_not_b32",
 135     [(set i32:$sdst, (not i32:$src0))]
 136   >;
 137
 138   def S_NOT_B64 : SOP1_64 <"s_not_b64",
 139     [(set i64:$sdst, (not i64:$src0))]
 140   >;
 141   def S_WQM_B32 : SOP1_32 <"s_wqm_b32">;
 142   def S_WQM_B64 : SOP1_64 <"s_wqm_b64">;
 143 } // End Defs = [SCC]
 144
 145
 146 def S_BREV_B32 : SOP1_32 <"s_brev_b32",
 147   [(set i32:$sdst, (bitreverse i32:$src0))]
 148 >;
 149 def S_BREV_B64 : SOP1_64 <"s_brev_b64">;
 150
 151 let Defs = [SCC] in {
 152 def S_BCNT0_I32_B32 : SOP1_32 <"s_bcnt0_i32_b32">;
 153 def S_BCNT0_I32_B64 : SOP1_32_64 <"s_bcnt0_i32_b64">;
 154 def S_BCNT1_I32_B32 : SOP1_32 <"s_bcnt1_i32_b32",
 155   [(set i32:$sdst, (ctpop i32:$src0))]
 156 >;
 157 def S_BCNT1_I32_B64 : SOP1_32_64 <"s_bcnt1_i32_b64">;
 158 } // End Defs = [SCC]
 159
 160 def S_FF0_I32_B32 : SOP1_32 <"s_ff0_i32_b32">;
 161 def S_FF0_I32_B64 : SOP1_32_64 <"s_ff0_i32_b64">;
 162 def S_FF1_I32_B32 : SOP1_32 <"s_ff1_i32_b32",
 163   [(set i32:$sdst, (cttz_zero_undef i32:$src0))]
 164 >;
 165 def S_FF1_I32_B64 : SOP1_32_64 <"s_ff1_i32_b64">;
 166
 167 def S_FLBIT_I32_B32 : SOP1_32 <"s_flbit_i32_b32",
 168   [(set i32:$sdst, (AMDGPUffbh_u32 i32:$src0))]
 169 >;
 170
 171 def S_FLBIT_I32_B64 : SOP1_32_64 <"s_flbit_i32_b64">;
 172 def S_FLBIT_I32 : SOP1_32 <"s_flbit_i32",
 173   [(set i32:$sdst, (AMDGPUffbh_i32 i32:$src0))]
 174 >;
 175 def S_FLBIT_I32_I64 : SOP1_32_64 <"s_flbit_i32_i64">;
 176 def S_SEXT_I32_I8 : SOP1_32 <"s_sext_i32_i8",
 177   [(set i32:$sdst, (sext_inreg i32:$src0, i8))]
 178 >;
 179 def S_SEXT_I32_I16 : SOP1_32 <"s_sext_i32_i16",
 180   [(set i32:$sdst, (sext_inreg i32:$src0, i16))]
 181 >;
 182
 183 def S_BITSET0_B32 : SOP1_32    <"s_bitset0_b32">;
 184 def S_BITSET0_B64 : SOP1_64_32 <"s_bitset0_b64">;
 185 def S_BITSET1_B32 : SOP1_32    <"s_bitset1_b32">;
 186 def S_BITSET1_B64 : SOP1_64_32 <"s_bitset1_b64">;
 187 def S_GETPC_B64 : SOP1_64_0  <"s_getpc_b64",
 188   [(set i64:$sdst, (int_amdgcn_s_getpc))]
 189 >;
 190
 191 let isTerminator = 1, isBarrier = 1, SchedRW = [WriteBranch] in {
 192
 193 let isBranch = 1, isIndirectBranch = 1 in {
 194 def S_SETPC_B64 : SOP1_1  <"s_setpc_b64">;
 195 } // End isBranch = 1, isIndirectBranch = 1
 196
 197 let isReturn = 1 in {
 198 // Define variant marked as return rather than branch.
 199 def S_SETPC_B64_return : SOP1_1<"", [(AMDGPUret_flag i64:$src0)]>;
 200 }
 201 } // End isTerminator = 1, isBarrier = 1
 202
 203 let isCall = 1 in {
 204 def S_SWAPPC_B64 : SOP1_64 <"s_swappc_b64"
 205 >;
 206 }
 207
 208 def S_RFE_B64 : SOP1_1  <"s_rfe_b64">;
 209
 210 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC, SCC] in {
 211
 212 def S_AND_SAVEEXEC_B64 : SOP1_64 <"s_and_saveexec_b64">;
 213 def S_OR_SAVEEXEC_B64 : SOP1_64 <"s_or_saveexec_b64">;
 214 def S_XOR_SAVEEXEC_B64 : SOP1_64 <"s_xor_saveexec_b64">;
 215 def S_ANDN2_SAVEEXEC_B64 : SOP1_64 <"s_andn2_saveexec_b64">;
 216 def S_ORN2_SAVEEXEC_B64 : SOP1_64 <"s_orn2_saveexec_b64">;
 217 def S_NAND_SAVEEXEC_B64 : SOP1_64 <"s_nand_saveexec_b64">;
 218 def S_NOR_SAVEEXEC_B64 : SOP1_64 <"s_nor_saveexec_b64">;
 219 def S_XNOR_SAVEEXEC_B64 : SOP1_64 <"s_xnor_saveexec_b64">;
 220
 221 } // End hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC, SCC]
 222
 223 def S_QUADMASK_B32 : SOP1_32 <"s_quadmask_b32">;
 224 def S_QUADMASK_B64 : SOP1_64 <"s_quadmask_b64">;
 225
 226 let Uses = [M0] in {
 227 def S_MOVRELS_B32 : SOP1_32 <"s_movrels_b32">;
 228 def S_MOVRELS_B64 : SOP1_64 <"s_movrels_b64">;
 229 def S_MOVRELD_B32 : SOP1_32 <"s_movreld_b32">;
 230 def S_MOVRELD_B64 : SOP1_64 <"s_movreld_b64">;
 231 } // End Uses = [M0]
 232
 233 def S_CBRANCH_JOIN : SOP1_0_32R <"s_cbranch_join">;
 234 def S_MOV_REGRD_B32 : SOP1_32 <"s_mov_regrd_b32">;
 235 let Defs = [SCC] in {
 236 def S_ABS_I32 : SOP1_32 <"s_abs_i32">;
 237 } // End Defs = [SCC]
 238 def S_MOV_FED_B32 : SOP1_32 <"s_mov_fed_b32">;
 239
 240 let SubtargetPredicate = HasVGPRIndexMode in {
 241 def S_SET_GPR_IDX_IDX : SOP1_0_32<"s_set_gpr_idx_idx"> {
 242   let Uses = [M0];
 243   let Defs = [M0];
 244 }
 245 }
 246
 247 //===----------------------------------------------------------------------===//
 248 // SOP2 Instructions
 249 //===----------------------------------------------------------------------===//
 250
 251 class SOP2_Pseudo<string opName, dag outs, dag ins,
 252                   string asmOps, list<dag> pattern=[]> :
 253   InstSI<outs, ins, "", pattern>,
 254   SIMCInstr<opName, SIEncodingFamily.NONE> {
 255   let isPseudo = 1;
 256   let isCodeGenOnly = 1;
 257   let SubtargetPredicate = isGCN;
 258   let mayLoad = 0;
 259   let mayStore = 0;
 260   let hasSideEffects = 0;
 261   let SALU = 1;
 262   let SOP2 = 1;
 263   let SchedRW = [WriteSALU];
 264   let UseNamedOperandTable = 1;
 265
 266   string Mnemonic = opName;
 267   string AsmOperands = asmOps;
 268
 269   bits<1> has_sdst = 1;
 270
 271   // Pseudo instructions have no encodings, but adding this field here allows
 272   // us to do:
 273   // let sdst = xxx in {
 274   // for multiclasses that include both real and pseudo instructions.
 275   // field bits<7> sdst = 0;
 276   // let Size = 4; // Do we need size here?
 277 }
 278
 279 class SOP2_Real<bits<7> op, SOP2_Pseudo ps> :
 280   InstSI <ps.OutOperandList, ps.InOperandList,
 281           ps.Mnemonic # " " # ps.AsmOperands, []>,
 282   Enc32 {
 283   let isPseudo = 0;
 284   let isCodeGenOnly = 0;
 285
 286   // copy relevant pseudo op flags
 287   let SubtargetPredicate = ps.SubtargetPredicate;
 288   let AsmMatchConverter  = ps.AsmMatchConverter;
 289
 290   // encoding
 291   bits<7> sdst;
 292   bits<8> src0;
 293   bits<8> src1;
 294
 295   let Inst{7-0}   = src0;
 296   let Inst{15-8}  = src1;
 297   let Inst{22-16} = !if(ps.has_sdst, sdst, ?);
 298   let Inst{29-23} = op;
 299   let Inst{31-30} = 0x2; // encoding
 300 }
 301
 302
 303 class SOP2_32 <string opName, list<dag> pattern=[]> : SOP2_Pseudo <
 304   opName, (outs SReg_32:$sdst), (ins SSrc_b32:$src0, SSrc_b32:$src1),
 305   "$sdst, $src0, $src1", pattern
 306 >;
 307
 308 class SOP2_64 <string opName, list<dag> pattern=[]> : SOP2_Pseudo <
 309   opName, (outs SReg_64:$sdst), (ins SSrc_b64:$src0, SSrc_b64:$src1),
 310   "$sdst, $src0, $src1", pattern
 311 >;
 312
 313 class SOP2_64_32 <string opName, list<dag> pattern=[]> : SOP2_Pseudo <
 314   opName, (outs SReg_64:$sdst), (ins SSrc_b64:$src0, SSrc_b32:$src1),
 315   "$sdst, $src0, $src1", pattern
 316 >;
 317
 318 class SOP2_64_32_32 <string opName, list<dag> pattern=[]> : SOP2_Pseudo <
 319   opName, (outs SReg_64:$sdst), (ins SSrc_b32:$src0, SSrc_b32:$src1),
 320   "$sdst, $src0, $src1", pattern
 321 >;
 322
 323 let Defs = [SCC] in { // Carry out goes to SCC
 324 let isCommutable = 1 in {
 325 def S_ADD_U32 : SOP2_32 <"s_add_u32">;
 326 def S_ADD_I32 : SOP2_32 <"s_add_i32",
 327   [(set i32:$sdst, (add SSrc_b32:$src0, SSrc_b32:$src1))]
 328 >;
 329 } // End isCommutable = 1
 330
 331 def S_SUB_U32 : SOP2_32 <"s_sub_u32">;
 332 def S_SUB_I32 : SOP2_32 <"s_sub_i32",
 333   [(set i32:$sdst, (sub SSrc_b32:$src0, SSrc_b32:$src1))]
 334 >;
 335
 336 let Uses = [SCC] in { // Carry in comes from SCC
 337 let isCommutable = 1 in {
 338 def S_ADDC_U32 : SOP2_32 <"s_addc_u32",
 339   [(set i32:$sdst, (adde (i32 SSrc_b32:$src0), (i32 SSrc_b32:$src1)))]>;
 340 } // End isCommutable = 1
 341
 342 def S_SUBB_U32 : SOP2_32 <"s_subb_u32",
 343   [(set i32:$sdst, (sube (i32 SSrc_b32:$src0), (i32 SSrc_b32:$src1)))]>;
 344 } // End Uses = [SCC]
 345
 346
 347 let isCommutable = 1 in {
 348 def S_MIN_I32 : SOP2_32 <"s_min_i32",
 349   [(set i32:$sdst, (smin i32:$src0, i32:$src1))]
 350 >;
 351 def S_MIN_U32 : SOP2_32 <"s_min_u32",
 352   [(set i32:$sdst, (umin i32:$src0, i32:$src1))]
 353 >;
 354 def S_MAX_I32 : SOP2_32 <"s_max_i32",
 355   [(set i32:$sdst, (smax i32:$src0, i32:$src1))]
 356 >;
 357 def S_MAX_U32 : SOP2_32 <"s_max_u32",
 358   [(set i32:$sdst, (umax i32:$src0, i32:$src1))]
 359 >;
 360 } // End isCommutable = 1
 361 } // End Defs = [SCC]
 362
 363
 364 let Uses = [SCC] in {
 365   def S_CSELECT_B32 : SOP2_32 <"s_cselect_b32">;
 366   def S_CSELECT_B64 : SOP2_64 <"s_cselect_b64">;
 367 } // End Uses = [SCC]
 368
 369 let Defs = [SCC] in {
 370 let isCommutable = 1 in {
 371 def S_AND_B32 : SOP2_32 <"s_and_b32",
 372   [(set i32:$sdst, (and i32:$src0, i32:$src1))]
 373 >;
 374
 375 def S_AND_B64 : SOP2_64 <"s_and_b64",
 376   [(set i64:$sdst, (and i64:$src0, i64:$src1))]
 377 >;
 378
 379 def S_OR_B32 : SOP2_32 <"s_or_b32",
 380   [(set i32:$sdst, (or i32:$src0, i32:$src1))]
 381 >;
 382
 383 def S_OR_B64 : SOP2_64 <"s_or_b64",
 384   [(set i64:$sdst, (or i64:$src0, i64:$src1))]
 385 >;
 386
 387 def S_XOR_B32 : SOP2_32 <"s_xor_b32",
 388   [(set i32:$sdst, (xor i32:$src0, i32:$src1))]
 389 >;
 390
 391 def S_XOR_B64 : SOP2_64 <"s_xor_b64",
 392   [(set i64:$sdst, (xor i64:$src0, i64:$src1))]
 393 >;
 394 } // End isCommutable = 1
 395
 396 def S_ANDN2_B32 : SOP2_32 <"s_andn2_b32">;
 397 def S_ANDN2_B64 : SOP2_64 <"s_andn2_b64">;
 398 def S_ORN2_B32 : SOP2_32 <"s_orn2_b32">;
 399 def S_ORN2_B64 : SOP2_64 <"s_orn2_b64">;
 400 def S_NAND_B32 : SOP2_32 <"s_nand_b32">;
 401 def S_NAND_B64 : SOP2_64 <"s_nand_b64">;
 402 def S_NOR_B32 : SOP2_32 <"s_nor_b32">;
 403 def S_NOR_B64 : SOP2_64 <"s_nor_b64">;
 404 def S_XNOR_B32 : SOP2_32 <"s_xnor_b32">;
 405 def S_XNOR_B64 : SOP2_64 <"s_xnor_b64">;
 406 } // End Defs = [SCC]
 407
 408 // Use added complexity so these patterns are preferred to the VALU patterns.
 409 let AddedComplexity = 1 in {
 410
 411 let Defs = [SCC] in {
 412 def S_LSHL_B32 : SOP2_32 <"s_lshl_b32",
 413   [(set i32:$sdst, (shl i32:$src0, i32:$src1))]
 414 >;
 415 def S_LSHL_B64 : SOP2_64_32 <"s_lshl_b64",
 416   [(set i64:$sdst, (shl i64:$src0, i32:$src1))]
 417 >;
 418 def S_LSHR_B32 : SOP2_32 <"s_lshr_b32",
 419   [(set i32:$sdst, (srl i32:$src0, i32:$src1))]
 420 >;
 421 def S_LSHR_B64 : SOP2_64_32 <"s_lshr_b64",
 422   [(set i64:$sdst, (srl i64:$src0, i32:$src1))]
 423 >;
 424 def S_ASHR_I32 : SOP2_32 <"s_ashr_i32",
 425   [(set i32:$sdst, (sra i32:$src0, i32:$src1))]
 426 >;
 427 def S_ASHR_I64 : SOP2_64_32 <"s_ashr_i64",
 428   [(set i64:$sdst, (sra i64:$src0, i32:$src1))]
 429 >;
 430 } // End Defs = [SCC]
 431
 432 def S_BFM_B32 : SOP2_32 <"s_bfm_b32",
 433   [(set i32:$sdst, (AMDGPUbfm i32:$src0, i32:$src1))]>;
 434 def S_BFM_B64 : SOP2_64_32_32 <"s_bfm_b64">;
 435 def S_MUL_I32 : SOP2_32 <"s_mul_i32",
 436   [(set i32:$sdst, (mul i32:$src0, i32:$src1))]> {
 437   let isCommutable = 1;
 438 }
 439
 440 } // End AddedComplexity = 1
 441
 442 let Defs = [SCC] in {
 443 def S_BFE_U32 : SOP2_32 <"s_bfe_u32">;
 444 def S_BFE_I32 : SOP2_32 <"s_bfe_i32">;
 445 def S_BFE_U64 : SOP2_64_32 <"s_bfe_u64">;
 446 def S_BFE_I64 : SOP2_64_32 <"s_bfe_i64">;
 447 } // End Defs = [SCC]
 448
 449 def S_CBRANCH_G_FORK : SOP2_Pseudo <
 450   "s_cbranch_g_fork", (outs),
 451   (ins SCSrc_b64:$src0, SCSrc_b64:$src1),
 452   "$src0, $src1"
 453 > {
 454   let has_sdst = 0;
 455 }
 456
 457 let Defs = [SCC] in {
 458 def S_ABSDIFF_I32 : SOP2_32 <"s_absdiff_i32">;
 459 } // End Defs = [SCC]
 460
 461 let SubtargetPredicate = isVI in {
 462   def S_RFE_RESTORE_B64 : SOP2_Pseudo <
 463     "s_rfe_restore_b64", (outs),
 464     (ins SSrc_b64:$src0, SSrc_b32:$src1),
 465     "$src0, $src1"
 466   > {
 467     let hasSideEffects = 1;
 468     let has_sdst = 0;
 469   }
 470 }
 471
 472 let SubtargetPredicate = isGFX9 in {
 473   def S_PACK_LL_B32_B16 : SOP2_32<"s_pack_ll_b32_b16">;
 474   def S_PACK_LH_B32_B16 : SOP2_32<"s_pack_lh_b32_b16">;
 475   def S_PACK_HH_B32_B16 : SOP2_32<"s_pack_hh_b32_b16">;
 476 }
 477
 478 //===----------------------------------------------------------------------===//
 479 // SOPK Instructions
 480 //===----------------------------------------------------------------------===//
 481
 482 class SOPK_Pseudo <string opName, dag outs, dag ins,
 483                    string asmOps, list<dag> pattern=[]> :
 484   InstSI <outs, ins, "", pattern>,
 485   SIMCInstr<opName, SIEncodingFamily.NONE> {
 486   let isPseudo = 1;
 487   let isCodeGenOnly = 1;
 488   let SubtargetPredicate = isGCN;
 489   let mayLoad = 0;
 490   let mayStore = 0;
 491   let hasSideEffects = 0;
 492   let SALU = 1;
 493   let SOPK = 1;
 494   let SchedRW = [WriteSALU];
 495   let UseNamedOperandTable = 1;
 496   string Mnemonic = opName;
 497   string AsmOperands = asmOps;
 498
 499   bits<1> has_sdst = 1;
 500 }
 501
 502 class SOPK_Real<bits<5> op, SOPK_Pseudo ps> :
 503   InstSI <ps.OutOperandList, ps.InOperandList,
 504           ps.Mnemonic # " " # ps.AsmOperands, []> {
 505   let isPseudo = 0;
 506   let isCodeGenOnly = 0;
 507
 508   // copy relevant pseudo op flags
 509   let SubtargetPredicate = ps.SubtargetPredicate;
 510   let AsmMatchConverter  = ps.AsmMatchConverter;
 511   let DisableEncoding    = ps.DisableEncoding;
 512   let Constraints        = ps.Constraints;
 513
 514   // encoding
 515   bits<7>  sdst;
 516   bits<16> simm16;
 517   bits<32> imm;
 518 }
 519
 520 class SOPK_Real32<bits<5> op, SOPK_Pseudo ps> :
 521   SOPK_Real <op, ps>,
 522   Enc32 {
 523   let Inst{15-0}  = simm16;
 524   let Inst{22-16} = !if(ps.has_sdst, sdst, ?);
 525   let Inst{27-23} = op;
 526   let Inst{31-28} = 0xb; //encoding
 527 }
 528
 529 class SOPK_Real64<bits<5> op, SOPK_Pseudo ps> :
 530   SOPK_Real<op, ps>,
 531   Enc64 {
 532   let Inst{15-0}  = simm16;
 533   let Inst{22-16} = !if(ps.has_sdst, sdst, ?);
 534   let Inst{27-23} = op;
 535   let Inst{31-28} = 0xb; //encoding
 536   let Inst{63-32} = imm;
 537 }
 538
 539 class SOPKInstTable <bit is_sopk, string cmpOp = ""> {
 540   bit IsSOPK = is_sopk;
 541   string BaseCmpOp = cmpOp;
 542 }
 543
 544 class SOPK_32 <string opName, list<dag> pattern=[]> : SOPK_Pseudo <
 545   opName,
 546   (outs SReg_32:$sdst),
 547   (ins s16imm:$simm16),
 548   "$sdst, $simm16",
 549   pattern>;
 550
 551 class SOPK_SCC <string opName, string base_op, bit isSignExt> : SOPK_Pseudo <
 552   opName,
 553   (outs),
 554   !if(isSignExt,
 555       (ins SReg_32:$sdst, s16imm:$simm16),
 556       (ins SReg_32:$sdst, u16imm:$simm16)),
 557   "$sdst, $simm16", []>,
 558   SOPKInstTable<1, base_op>{
 559   let Defs = [SCC];
 560 }
 561
 562 class SOPK_32TIE <string opName, list<dag> pattern=[]> : SOPK_Pseudo <
 563   opName,
 564   (outs SReg_32:$sdst),
 565   (ins SReg_32:$src0, s16imm:$simm16),
 566   "$sdst, $simm16",
 567   pattern
 568 >;
 569
 570 let isReMaterializable = 1, isMoveImm = 1 in {
 571 def S_MOVK_I32 : SOPK_32 <"s_movk_i32">;
 572 } // End isReMaterializable = 1
 573 let Uses = [SCC] in {
 574 def S_CMOVK_I32 : SOPK_32 <"s_cmovk_i32">;
 575 }
 576
 577 let isCompare = 1 in {
 578
 579 // This instruction is disabled for now until we can figure out how to teach
 580 // the instruction selector to correctly use the  S_CMP* vs V_CMP*
 581 // instructions.
 582 //
 583 // When this instruction is enabled the code generator sometimes produces this
 584 // invalid sequence:
 585 //
 586 // SCC = S_CMPK_EQ_I32 SGPR0, imm
 587 // VCC = COPY SCC
 588 // VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 589 //
 590 // def S_CMPK_EQ_I32 : SOPK_SCC <"s_cmpk_eq_i32",
 591 //   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
 592 // >;
 593
 594 def S_CMPK_EQ_I32 : SOPK_SCC <"s_cmpk_eq_i32", "s_cmp_eq_i32", 1>;
 595 def S_CMPK_LG_I32 : SOPK_SCC <"s_cmpk_lg_i32", "s_cmp_lg_i32", 1>;
 596 def S_CMPK_GT_I32 : SOPK_SCC <"s_cmpk_gt_i32", "s_cmp_gt_i32", 1>;
 597 def S_CMPK_GE_I32 : SOPK_SCC <"s_cmpk_ge_i32", "s_cmp_ge_i32", 1>;
 598 def S_CMPK_LT_I32 : SOPK_SCC <"s_cmpk_lt_i32", "s_cmp_lt_i32", 1>;
 599 def S_CMPK_LE_I32 : SOPK_SCC <"s_cmpk_le_i32", "s_cmp_le_i32", 1>;
 600
 601 let SOPKZext = 1 in {
 602 def S_CMPK_EQ_U32 : SOPK_SCC <"s_cmpk_eq_u32", "s_cmp_eq_u32", 0>;
 603 def S_CMPK_LG_U32 : SOPK_SCC <"s_cmpk_lg_u32", "s_cmp_lg_u32", 0>;
 604 def S_CMPK_GT_U32 : SOPK_SCC <"s_cmpk_gt_u32", "s_cmp_gt_u32", 0>;
 605 def S_CMPK_GE_U32 : SOPK_SCC <"s_cmpk_ge_u32", "s_cmp_ge_u32", 0>;
 606 def S_CMPK_LT_U32 : SOPK_SCC <"s_cmpk_lt_u32", "s_cmp_lt_u32", 0>;
 607 def S_CMPK_LE_U32 : SOPK_SCC <"s_cmpk_le_u32", "s_cmp_le_u32", 0>;
 608 } // End SOPKZext = 1
 609 } // End isCompare = 1
 610
 611 let Defs = [SCC], isCommutable = 1, DisableEncoding = "$src0",
 612     Constraints = "$sdst = $src0" in {
 613   def S_ADDK_I32 : SOPK_32TIE <"s_addk_i32">;
 614   def S_MULK_I32 : SOPK_32TIE <"s_mulk_i32">;
 615 }
 616
 617 def S_CBRANCH_I_FORK : SOPK_Pseudo <
 618   "s_cbranch_i_fork",
 619   (outs), (ins SReg_64:$sdst, s16imm:$simm16),
 620   "$sdst, $simm16"
 621 >;
 622
 623 let mayLoad = 1 in {
 624 def S_GETREG_B32 : SOPK_Pseudo <
 625   "s_getreg_b32",
 626   (outs SReg_32:$sdst), (ins hwreg:$simm16),
 627   "$sdst, $simm16"
 628 >;
 629 }
 630
 631 let hasSideEffects = 1 in {
 632
 633 def S_SETREG_B32 : SOPK_Pseudo <
 634   "s_setreg_b32",
 635   (outs), (ins SReg_32:$sdst, hwreg:$simm16),
 636   "$simm16, $sdst",
 637   [(AMDGPUsetreg i32:$sdst, (i16 timm:$simm16))]
 638 >;
 639
 640 // FIXME: Not on SI?
 641 //def S_GETREG_REGRD_B32 : SOPK_32 <sopk<0x14, 0x13>, "s_getreg_regrd_b32">;
 642
 643 def S_SETREG_IMM32_B32 : SOPK_Pseudo <
 644   "s_setreg_imm32_b32",
 645   (outs), (ins i32imm:$imm, hwreg:$simm16),
 646   "$simm16, $imm"> {
 647   let Size = 8; // Unlike every other SOPK instruction.
 648   let has_sdst = 0;
 649 }
 650
 651 } // End hasSideEffects = 1
 652
 653 //===----------------------------------------------------------------------===//
 654 // SOPC Instructions
 655 //===----------------------------------------------------------------------===//
 656
 657 class SOPCe <bits<7> op> : Enc32 {
 658   bits<8> src0;
 659   bits<8> src1;
 660
 661   let Inst{7-0} = src0;
 662   let Inst{15-8} = src1;
 663   let Inst{22-16} = op;
 664   let Inst{31-23} = 0x17e;
 665 }
 666
 667 class SOPC <bits<7> op, dag outs, dag ins, string asm,
 668             list<dag> pattern = []> :
 669   InstSI<outs, ins, asm, pattern>, SOPCe <op> {
 670   let mayLoad = 0;
 671   let mayStore = 0;
 672   let hasSideEffects = 0;
 673   let SALU = 1;
 674   let SOPC = 1;
 675   let isCodeGenOnly = 0;
 676   let Defs = [SCC];
 677   let SchedRW = [WriteSALU];
 678   let UseNamedOperandTable = 1;
 679   let SubtargetPredicate = isGCN;
 680 }
 681
 682 class SOPC_Base <bits<7> op, RegisterOperand rc0, RegisterOperand rc1,
 683                  string opName, list<dag> pattern = []> : SOPC <
 684   op, (outs), (ins rc0:$src0, rc1:$src1),
 685   opName#" $src0, $src1", pattern > {
 686   let Defs = [SCC];
 687 }
 688 class SOPC_Helper <bits<7> op, RegisterOperand rc, ValueType vt,
 689                     string opName, PatLeaf cond> : SOPC_Base <
 690   op, rc, rc, opName,
 691   [(set SCC, (si_setcc_uniform vt:$src0, vt:$src1, cond))] > {
 692 }
 693
 694 class SOPC_CMP_32<bits<7> op, string opName,
 695                   PatLeaf cond = COND_NULL, string revOp = opName>
 696   : SOPC_Helper<op, SSrc_b32, i32, opName, cond>,
 697     Commutable_REV<revOp, !eq(revOp, opName)>,
 698     SOPKInstTable<0, opName> {
 699   let isCompare = 1;
 700   let isCommutable = 1;
 701 }
 702
 703 class SOPC_CMP_64<bits<7> op, string opName,
 704                   PatLeaf cond = COND_NULL, string revOp = opName>
 705   : SOPC_Helper<op, SSrc_b64, i64, opName, cond>,
 706     Commutable_REV<revOp, !eq(revOp, opName)> {
 707   let isCompare = 1;
 708   let isCommutable = 1;
 709 }
 710
 711 class SOPC_32<bits<7> op, string opName, list<dag> pattern = []>
 712   : SOPC_Base<op, SSrc_b32, SSrc_b32, opName, pattern>;
 713
 714 class SOPC_64_32<bits<7> op, string opName, list<dag> pattern = []>
 715   : SOPC_Base<op, SSrc_b64, SSrc_b32, opName, pattern>;
 716
 717 def S_CMP_EQ_I32 : SOPC_CMP_32 <0x00, "s_cmp_eq_i32">;
 718 def S_CMP_LG_I32 : SOPC_CMP_32 <0x01, "s_cmp_lg_i32">;
 719 def S_CMP_GT_I32 : SOPC_CMP_32 <0x02, "s_cmp_gt_i32", COND_SGT>;
 720 def S_CMP_GE_I32 : SOPC_CMP_32 <0x03, "s_cmp_ge_i32", COND_SGE>;
 721 def S_CMP_LT_I32 : SOPC_CMP_32 <0x04, "s_cmp_lt_i32", COND_SLT, "s_cmp_gt_i32">;
 722 def S_CMP_LE_I32 : SOPC_CMP_32 <0x05, "s_cmp_le_i32", COND_SLE, "s_cmp_ge_i32">;
 723 def S_CMP_EQ_U32 : SOPC_CMP_32 <0x06, "s_cmp_eq_u32", COND_EQ>;
 724 def S_CMP_LG_U32 : SOPC_CMP_32 <0x07, "s_cmp_lg_u32", COND_NE>;
 725 def S_CMP_GT_U32 : SOPC_CMP_32 <0x08, "s_cmp_gt_u32", COND_UGT>;
 726 def S_CMP_GE_U32 : SOPC_CMP_32 <0x09, "s_cmp_ge_u32", COND_UGE>;
 727 def S_CMP_LT_U32 : SOPC_CMP_32 <0x0a, "s_cmp_lt_u32", COND_ULT, "s_cmp_gt_u32">;
 728 def S_CMP_LE_U32 : SOPC_CMP_32 <0x0b, "s_cmp_le_u32", COND_ULE, "s_cmp_ge_u32">;
 729
 730 def S_BITCMP0_B32 : SOPC_32 <0x0c, "s_bitcmp0_b32">;
 731 def S_BITCMP1_B32 : SOPC_32 <0x0d, "s_bitcmp1_b32">;
 732 def S_BITCMP0_B64 : SOPC_64_32 <0x0e, "s_bitcmp0_b64">;
 733 def S_BITCMP1_B64 : SOPC_64_32 <0x0f, "s_bitcmp1_b64">;
 734 def S_SETVSKIP : SOPC_32 <0x10, "s_setvskip">;
 735
 736 let SubtargetPredicate = isVI in {
 737 def S_CMP_EQ_U64 : SOPC_CMP_64 <0x12, "s_cmp_eq_u64", COND_EQ>;
 738 def S_CMP_LG_U64 : SOPC_CMP_64 <0x13, "s_cmp_lg_u64", COND_NE>;
 739 }
 740
 741 let SubtargetPredicate = HasVGPRIndexMode in {
 742 def S_SET_GPR_IDX_ON : SOPC <0x11,
 743   (outs),
 744   (ins SSrc_b32:$src0, GPRIdxMode:$src1),
 745   "s_set_gpr_idx_on $src0,$src1"> {
 746   let Defs = [M0]; // No scc def
 747   let Uses = [M0]; // Other bits of m0 unmodified.
 748   let hasSideEffects = 1; // Sets mode.gpr_idx_en
 749   let FixedSize = 1;
 750 }
 751 }
 752
 753 //===----------------------------------------------------------------------===//
 754 // SOPP Instructions
 755 //===----------------------------------------------------------------------===//
 756
 757 class SOPPe <bits<7> op> : Enc32 {
 758   bits <16> simm16;
 759
 760   let Inst{15-0} = simm16;
 761   let Inst{22-16} = op;
 762   let Inst{31-23} = 0x17f; // encoding
 763 }
 764
 765 class SOPP <bits<7> op, dag ins, string asm, list<dag> pattern = []> :
 766   InstSI <(outs), ins, asm, pattern >, SOPPe <op> {
 767
 768   let mayLoad = 0;
 769   let mayStore = 0;
 770   let hasSideEffects = 0;
 771   let SALU = 1;
 772   let SOPP = 1;
 773   let Size = 4;
 774   let SchedRW = [WriteSALU];
 775
 776   let UseNamedOperandTable = 1;
 777   let SubtargetPredicate = isGCN;
 778 }
 779
 780
 781 def S_NOP : SOPP <0x00000000, (ins i16imm:$simm16), "s_nop $simm16">;
 782
 783 let isTerminator = 1 in {
 784
 785 def S_ENDPGM : SOPP <0x00000001, (ins), "s_endpgm",
 786   [(AMDGPUendpgm)]> {
 787   let simm16 = 0;
 788   let isBarrier = 1;
 789   let isReturn = 1;
 790 }
 791
 792 let SubtargetPredicate = isVI in {
 793 def S_ENDPGM_SAVED : SOPP <0x0000001B, (ins), "s_endpgm_saved"> {
 794   let simm16 = 0;
 795   let isBarrier = 1;
 796   let isReturn = 1;
 797 }
 798 }
 799
 800 let isBranch = 1, SchedRW = [WriteBranch] in {
 801 def S_BRANCH : SOPP <
 802   0x00000002, (ins sopp_brtarget:$simm16), "s_branch $simm16",
 803   [(br bb:$simm16)]> {
 804   let isBarrier = 1;
 805 }
 806
 807 let Uses = [SCC] in {
 808 def S_CBRANCH_SCC0 : SOPP <
 809   0x00000004, (ins sopp_brtarget:$simm16),
 810   "s_cbranch_scc0 $simm16"
 811 >;
 812 def S_CBRANCH_SCC1 : SOPP <
 813   0x00000005, (ins sopp_brtarget:$simm16),
 814   "s_cbranch_scc1 $simm16",
 815   [(si_uniform_br_scc SCC, bb:$simm16)]
 816 >;
 817 } // End Uses = [SCC]
 818
 819 let Uses = [VCC] in {
 820 def S_CBRANCH_VCCZ : SOPP <
 821   0x00000006, (ins sopp_brtarget:$simm16),
 822   "s_cbranch_vccz $simm16"
 823 >;
 824 def S_CBRANCH_VCCNZ : SOPP <
 825   0x00000007, (ins sopp_brtarget:$simm16),
 826   "s_cbranch_vccnz $simm16"
 827 >;
 828 } // End Uses = [VCC]
 829
 830 let Uses = [EXEC] in {
 831 def S_CBRANCH_EXECZ : SOPP <
 832   0x00000008, (ins sopp_brtarget:$simm16),
 833   "s_cbranch_execz $simm16"
 834 >;
 835 def S_CBRANCH_EXECNZ : SOPP <
 836   0x00000009, (ins sopp_brtarget:$simm16),
 837   "s_cbranch_execnz $simm16"
 838 >;
 839 } // End Uses = [EXEC]
 840
 841 def S_CBRANCH_CDBGSYS : SOPP <
 842   0x00000017, (ins sopp_brtarget:$simm16),
 843   "s_cbranch_cdbgsys $simm16"
 844 >;
 845
 846 def S_CBRANCH_CDBGSYS_AND_USER : SOPP <
 847   0x0000001A, (ins sopp_brtarget:$simm16),
 848   "s_cbranch_cdbgsys_and_user $simm16"
 849 >;
 850
 851 def S_CBRANCH_CDBGSYS_OR_USER : SOPP <
 852   0x00000019, (ins sopp_brtarget:$simm16),
 853   "s_cbranch_cdbgsys_or_user $simm16"
 854 >;
 855
 856 def S_CBRANCH_CDBGUSER : SOPP <
 857   0x00000018, (ins sopp_brtarget:$simm16),
 858   "s_cbranch_cdbguser $simm16"
 859 >;
 860
 861 } // End isBranch = 1
 862 } // End isTerminator = 1
 863
 864 let hasSideEffects = 1 in {
 865 def S_BARRIER : SOPP <0x0000000a, (ins), "s_barrier",
 866   [(int_amdgcn_s_barrier)]> {
 867   let SchedRW = [WriteBarrier];
 868   let simm16 = 0;
 869   let mayLoad = 1;
 870   let mayStore = 1;
 871   let isConvergent = 1;
 872 }
 873
 874 let SubtargetPredicate = isVI in {
 875 def S_WAKEUP : SOPP <0x00000003, (ins), "s_wakeup"> {
 876   let simm16 = 0;
 877   let mayLoad = 1;
 878   let mayStore = 1;
 879 }
 880 }
 881
 882 let mayLoad = 1, mayStore = 1, hasSideEffects = 1 in
 883 def S_WAITCNT : SOPP <0x0000000c, (ins WAIT_FLAG:$simm16), "s_waitcnt $simm16">;
 884 def S_SETHALT : SOPP <0x0000000d, (ins i16imm:$simm16), "s_sethalt $simm16">;
 885 def S_SETKILL : SOPP <0x0000000b, (ins i16imm:$simm16), "s_setkill $simm16">;
 886
 887 // On SI the documentation says sleep for approximately 64 * low 2
 888 // bits, consistent with the reported maximum of 448. On VI the
 889 // maximum reported is 960 cycles, so 960 / 64 = 15 max, so is the
 890 // maximum really 15 on VI?
 891 def S_SLEEP : SOPP <0x0000000e, (ins i32imm:$simm16),
 892   "s_sleep $simm16", [(int_amdgcn_s_sleep SIMM16bit:$simm16)]> {
 893   let hasSideEffects = 1;
 894   let mayLoad = 1;
 895   let mayStore = 1;
 896 }
 897
 898 def S_SETPRIO : SOPP <0x0000000f, (ins i16imm:$simm16), "s_setprio $simm16">;
 899
 900 let Uses = [EXEC, M0] in {
 901 // FIXME: Should this be mayLoad+mayStore?
 902 def S_SENDMSG : SOPP <0x00000010, (ins SendMsgImm:$simm16), "s_sendmsg $simm16",
 903   [(AMDGPUsendmsg (i32 imm:$simm16))]
 904 >;
 905
 906 def S_SENDMSGHALT : SOPP <0x00000011, (ins SendMsgImm:$simm16), "s_sendmsghalt $simm16",
 907   [(AMDGPUsendmsghalt (i32 imm:$simm16))]
 908 >;
 909 } // End Uses = [EXEC, M0]
 910
 911 def S_TRAP : SOPP <0x00000012, (ins i16imm:$simm16), "s_trap $simm16">;
 912 def S_ICACHE_INV : SOPP <0x00000013, (ins), "s_icache_inv"> {
 913   let simm16 = 0;
 914 }
 915 def S_INCPERFLEVEL : SOPP <0x00000014, (ins i32imm:$simm16), "s_incperflevel $simm16",
 916   [(int_amdgcn_s_incperflevel SIMM16bit:$simm16)]> {
 917   let hasSideEffects = 1;
 918   let mayLoad = 1;
 919   let mayStore = 1;
 920 }
 921 def S_DECPERFLEVEL : SOPP <0x00000015, (ins i32imm:$simm16), "s_decperflevel $simm16",
 922   [(int_amdgcn_s_decperflevel SIMM16bit:$simm16)]> {
 923   let hasSideEffects = 1;
 924   let mayLoad = 1;
 925   let mayStore = 1;
 926 }
 927 def S_TTRACEDATA : SOPP <0x00000016, (ins), "s_ttracedata"> {
 928   let simm16 = 0;
 929 }
 930
 931 let SubtargetPredicate = HasVGPRIndexMode in {
 932 def S_SET_GPR_IDX_OFF : SOPP<0x1c, (ins), "s_set_gpr_idx_off"> {
 933   let simm16 = 0;
 934 }
 935 }
 936 } // End hasSideEffects
 937
 938 let SubtargetPredicate = HasVGPRIndexMode in {
 939 def S_SET_GPR_IDX_MODE : SOPP<0x1d, (ins GPRIdxMode:$simm16),
 940   "s_set_gpr_idx_mode$simm16"> {
 941   let Defs = [M0];
 942 }
 943 }
 944
 945 let Predicates = [isGCN] in {
 946
 947 //===----------------------------------------------------------------------===//
 948 // S_GETREG_B32 Intrinsic Pattern.
 949 //===----------------------------------------------------------------------===//
 950 def : Pat <
 951   (int_amdgcn_s_getreg imm:$simm16),
 952   (S_GETREG_B32 (as_i16imm $simm16))
 953 >;
 954
 955 //===----------------------------------------------------------------------===//
 956 // SOP1 Patterns
 957 //===----------------------------------------------------------------------===//
 958
 959 def : Pat <
 960   (i64 (ctpop i64:$src)),
 961     (i64 (REG_SEQUENCE SReg_64,
 962      (i32 (COPY_TO_REGCLASS (S_BCNT1_I32_B64 $src), SReg_32)), sub0,
 963      (S_MOV_B32 (i32 0)), sub1))
 964 >;
 965
 966 def : Pat <
 967   (i32 (smax i32:$x, (i32 (ineg i32:$x)))),
 968   (S_ABS_I32 $x)
 969 >;
 970
 971 def : Pat <
 972   (i16 imm:$imm),
 973   (S_MOV_B32 imm:$imm)
 974 >;
 975
 976 // Same as a 32-bit inreg
 977 def : Pat<
 978   (i32 (sext i16:$src)),
 979   (S_SEXT_I32_I16 $src)
 980 >;
 981
 982
 983 //===----------------------------------------------------------------------===//
 984 // SOP2 Patterns
 985 //===----------------------------------------------------------------------===//
 986
 987 // V_ADD_I32_e32/S_ADD_U32 produces carry in VCC/SCC. For the vector
 988 // case, the sgpr-copies pass will fix this to use the vector version.
 989 def : Pat <
 990   (i32 (addc i32:$src0, i32:$src1)),
 991   (S_ADD_U32 $src0, $src1)
 992 >;
 993
 994 // FIXME: We need to use COPY_TO_REGCLASS to work-around the fact that
 995 // REG_SEQUENCE patterns don't support instructions with multiple
 996 // outputs.
 997 def : Pat<
 998   (i64 (zext i16:$src)),
 999     (REG_SEQUENCE SReg_64,
1000       (i32 (COPY_TO_REGCLASS (S_AND_B32 $src, (S_MOV_B32 (i32 0xffff))), SGPR_32)), sub0,
1001       (S_MOV_B32 (i32 0)), sub1)
1002 >;
1003
1004 def : Pat <
1005   (i64 (sext i16:$src)),
1006     (REG_SEQUENCE SReg_64, (i32 (S_SEXT_I32_I16 $src)), sub0,
1007     (i32 (COPY_TO_REGCLASS (S_ASHR_I32 (i32 (S_SEXT_I32_I16 $src)), (S_MOV_B32 (i32 31))), SGPR_32)), sub1)
1008 >;
1009
1010 def : Pat<
1011   (i32 (zext i16:$src)),
1012   (S_AND_B32 (S_MOV_B32 (i32 0xffff)), $src)
1013 >;
1014
1015
1016
1017 //===----------------------------------------------------------------------===//
1018 // SOPP Patterns
1019 //===----------------------------------------------------------------------===//
1020
1021 def : Pat <
1022   (int_amdgcn_s_waitcnt i32:$simm16),
1023   (S_WAITCNT (as_i16imm $simm16))
1024 >;
1025
1026 } // End isGCN predicate
1027
1028
1029 //===----------------------------------------------------------------------===//
1030 // Real target instructions, move this to the appropriate subtarget TD file
1031 //===----------------------------------------------------------------------===//
1032
1033 class Select_si<string opName> :
1034   SIMCInstr<opName, SIEncodingFamily.SI> {
1035   list<Predicate> AssemblerPredicates = [isSICI];
1036   string DecoderNamespace = "SICI";
1037 }
1038
1039 class SOP1_Real_si<bits<8> op, SOP1_Pseudo ps> :
1040   SOP1_Real<op, ps>,
1041   Select_si<ps.Mnemonic>;
1042
1043 class SOP2_Real_si<bits<7> op, SOP2_Pseudo ps> :
1044   SOP2_Real<op, ps>,
1045   Select_si<ps.Mnemonic>;
1046
1047 class SOPK_Real_si<bits<5> op, SOPK_Pseudo ps> :
1048   SOPK_Real32<op, ps>,
1049   Select_si<ps.Mnemonic>;
1050
1051 def S_MOV_B32_si           : SOP1_Real_si <0x03, S_MOV_B32>;
1052 def S_MOV_B64_si           : SOP1_Real_si <0x04, S_MOV_B64>;
1053 def S_CMOV_B32_si          : SOP1_Real_si <0x05, S_CMOV_B32>;
1054 def S_CMOV_B64_si          : SOP1_Real_si <0x06, S_CMOV_B64>;
1055 def S_NOT_B32_si           : SOP1_Real_si <0x07, S_NOT_B32>;
1056 def S_NOT_B64_si           : SOP1_Real_si <0x08, S_NOT_B64>;
1057 def S_WQM_B32_si           : SOP1_Real_si <0x09, S_WQM_B32>;
1058 def S_WQM_B64_si           : SOP1_Real_si <0x0a, S_WQM_B64>;
1059 def S_BREV_B32_si          : SOP1_Real_si <0x0b, S_BREV_B32>;
1060 def S_BREV_B64_si          : SOP1_Real_si <0x0c, S_BREV_B64>;
1061 def S_BCNT0_I32_B32_si     : SOP1_Real_si <0x0d, S_BCNT0_I32_B32>;
1062 def S_BCNT0_I32_B64_si     : SOP1_Real_si <0x0e, S_BCNT0_I32_B64>;
1063 def S_BCNT1_I32_B32_si     : SOP1_Real_si <0x0f, S_BCNT1_I32_B32>;
1064 def S_BCNT1_I32_B64_si     : SOP1_Real_si <0x10, S_BCNT1_I32_B64>;
1065 def S_FF0_I32_B32_si       : SOP1_Real_si <0x11, S_FF0_I32_B32>;
1066 def S_FF0_I32_B64_si       : SOP1_Real_si <0x12, S_FF0_I32_B64>;
1067 def S_FF1_I32_B32_si       : SOP1_Real_si <0x13, S_FF1_I32_B32>;
1068 def S_FF1_I32_B64_si       : SOP1_Real_si <0x14, S_FF1_I32_B64>;
1069 def S_FLBIT_I32_B32_si     : SOP1_Real_si <0x15, S_FLBIT_I32_B32>;
1070 def S_FLBIT_I32_B64_si     : SOP1_Real_si <0x16, S_FLBIT_I32_B64>;
1071 def S_FLBIT_I32_si         : SOP1_Real_si <0x17, S_FLBIT_I32>;
1072 def S_FLBIT_I32_I64_si     : SOP1_Real_si <0x18, S_FLBIT_I32_I64>;
1073 def S_SEXT_I32_I8_si       : SOP1_Real_si <0x19, S_SEXT_I32_I8>;
1074 def S_SEXT_I32_I16_si      : SOP1_Real_si <0x1a, S_SEXT_I32_I16>;
1075 def S_BITSET0_B32_si       : SOP1_Real_si <0x1b, S_BITSET0_B32>;
1076 def S_BITSET0_B64_si       : SOP1_Real_si <0x1c, S_BITSET0_B64>;
1077 def S_BITSET1_B32_si       : SOP1_Real_si <0x1d, S_BITSET1_B32>;
1078 def S_BITSET1_B64_si       : SOP1_Real_si <0x1e, S_BITSET1_B64>;
1079 def S_GETPC_B64_si         : SOP1_Real_si <0x1f, S_GETPC_B64>;
1080 def S_SETPC_B64_si         : SOP1_Real_si <0x20, S_SETPC_B64>;
1081 def S_SWAPPC_B64_si        : SOP1_Real_si <0x21, S_SWAPPC_B64>;
1082 def S_RFE_B64_si           : SOP1_Real_si <0x22, S_RFE_B64>;
1083 def S_AND_SAVEEXEC_B64_si  : SOP1_Real_si <0x24, S_AND_SAVEEXEC_B64>;
1084 def S_OR_SAVEEXEC_B64_si   : SOP1_Real_si <0x25, S_OR_SAVEEXEC_B64>;
1085 def S_XOR_SAVEEXEC_B64_si  : SOP1_Real_si <0x26, S_XOR_SAVEEXEC_B64>;
1086 def S_ANDN2_SAVEEXEC_B64_si: SOP1_Real_si <0x27, S_ANDN2_SAVEEXEC_B64>;
1087 def S_ORN2_SAVEEXEC_B64_si : SOP1_Real_si <0x28, S_ORN2_SAVEEXEC_B64>;
1088 def S_NAND_SAVEEXEC_B64_si : SOP1_Real_si <0x29, S_NAND_SAVEEXEC_B64>;
1089 def S_NOR_SAVEEXEC_B64_si  : SOP1_Real_si <0x2a, S_NOR_SAVEEXEC_B64>;
1090 def S_XNOR_SAVEEXEC_B64_si : SOP1_Real_si <0x2b, S_XNOR_SAVEEXEC_B64>;
1091 def S_QUADMASK_B32_si      : SOP1_Real_si <0x2c, S_QUADMASK_B32>;
1092 def S_QUADMASK_B64_si      : SOP1_Real_si <0x2d, S_QUADMASK_B64>;
1093 def S_MOVRELS_B32_si       : SOP1_Real_si <0x2e, S_MOVRELS_B32>;
1094 def S_MOVRELS_B64_si       : SOP1_Real_si <0x2f, S_MOVRELS_B64>;
1095 def S_MOVRELD_B32_si       : SOP1_Real_si <0x30, S_MOVRELD_B32>;
1096 def S_MOVRELD_B64_si       : SOP1_Real_si <0x31, S_MOVRELD_B64>;
1097 def S_CBRANCH_JOIN_si      : SOP1_Real_si <0x32, S_CBRANCH_JOIN>;
1098 def S_MOV_REGRD_B32_si     : SOP1_Real_si <0x33, S_MOV_REGRD_B32>;
1099 def S_ABS_I32_si           : SOP1_Real_si <0x34, S_ABS_I32>;
1100 def S_MOV_FED_B32_si       : SOP1_Real_si <0x35, S_MOV_FED_B32>;
1101
1102 def S_ADD_U32_si           : SOP2_Real_si <0x00, S_ADD_U32>;
1103 def S_ADD_I32_si           : SOP2_Real_si <0x02, S_ADD_I32>;
1104 def S_SUB_U32_si           : SOP2_Real_si <0x01, S_SUB_U32>;
1105 def S_SUB_I32_si           : SOP2_Real_si <0x03, S_SUB_I32>;
1106 def S_ADDC_U32_si          : SOP2_Real_si <0x04, S_ADDC_U32>;
1107 def S_SUBB_U32_si          : SOP2_Real_si <0x05, S_SUBB_U32>;
1108 def S_MIN_I32_si           : SOP2_Real_si <0x06, S_MIN_I32>;
1109 def S_MIN_U32_si           : SOP2_Real_si <0x07, S_MIN_U32>;
1110 def S_MAX_I32_si           : SOP2_Real_si <0x08, S_MAX_I32>;
1111 def S_MAX_U32_si           : SOP2_Real_si <0x09, S_MAX_U32>;
1112 def S_CSELECT_B32_si       : SOP2_Real_si <0x0a, S_CSELECT_B32>;
1113 def S_CSELECT_B64_si       : SOP2_Real_si <0x0b, S_CSELECT_B64>;
1114 def S_AND_B32_si           : SOP2_Real_si <0x0e, S_AND_B32>;
1115 def S_AND_B64_si           : SOP2_Real_si <0x0f, S_AND_B64>;
1116 def S_OR_B32_si            : SOP2_Real_si <0x10, S_OR_B32>;
1117 def S_OR_B64_si            : SOP2_Real_si <0x11, S_OR_B64>;
1118 def S_XOR_B32_si           : SOP2_Real_si <0x12, S_XOR_B32>;
1119 def S_XOR_B64_si           : SOP2_Real_si <0x13, S_XOR_B64>;
1120 def S_ANDN2_B32_si         : SOP2_Real_si <0x14, S_ANDN2_B32>;
1121 def S_ANDN2_B64_si         : SOP2_Real_si <0x15, S_ANDN2_B64>;
1122 def S_ORN2_B32_si          : SOP2_Real_si <0x16, S_ORN2_B32>;
1123 def S_ORN2_B64_si          : SOP2_Real_si <0x17, S_ORN2_B64>;
1124 def S_NAND_B32_si          : SOP2_Real_si <0x18, S_NAND_B32>;
1125 def S_NAND_B64_si          : SOP2_Real_si <0x19, S_NAND_B64>;
1126 def S_NOR_B32_si           : SOP2_Real_si <0x1a, S_NOR_B32>;
1127 def S_NOR_B64_si           : SOP2_Real_si <0x1b, S_NOR_B64>;
1128 def S_XNOR_B32_si          : SOP2_Real_si <0x1c, S_XNOR_B32>;
1129 def S_XNOR_B64_si          : SOP2_Real_si <0x1d, S_XNOR_B64>;
1130 def S_LSHL_B32_si          : SOP2_Real_si <0x1e, S_LSHL_B32>;
1131 def S_LSHL_B64_si          : SOP2_Real_si <0x1f, S_LSHL_B64>;
1132 def S_LSHR_B32_si          : SOP2_Real_si <0x20, S_LSHR_B32>;
1133 def S_LSHR_B64_si          : SOP2_Real_si <0x21, S_LSHR_B64>;
1134 def S_ASHR_I32_si          : SOP2_Real_si <0x22, S_ASHR_I32>;
1135 def S_ASHR_I64_si          : SOP2_Real_si <0x23, S_ASHR_I64>;
1136 def S_BFM_B32_si           : SOP2_Real_si <0x24, S_BFM_B32>;
1137 def S_BFM_B64_si           : SOP2_Real_si <0x25, S_BFM_B64>;
1138 def S_MUL_I32_si           : SOP2_Real_si <0x26, S_MUL_I32>;
1139 def S_BFE_U32_si           : SOP2_Real_si <0x27, S_BFE_U32>;
1140 def S_BFE_I32_si           : SOP2_Real_si <0x28, S_BFE_I32>;
1141 def S_BFE_U64_si           : SOP2_Real_si <0x29, S_BFE_U64>;
1142 def S_BFE_I64_si           : SOP2_Real_si <0x2a, S_BFE_I64>;
1143 def S_CBRANCH_G_FORK_si    : SOP2_Real_si <0x2b, S_CBRANCH_G_FORK>;
1144 def S_ABSDIFF_I32_si       : SOP2_Real_si <0x2c, S_ABSDIFF_I32>;
1145
1146 def S_MOVK_I32_si          : SOPK_Real_si <0x00, S_MOVK_I32>;
1147 def S_CMOVK_I32_si         : SOPK_Real_si <0x02, S_CMOVK_I32>;
1148 def S_CMPK_EQ_I32_si       : SOPK_Real_si <0x03, S_CMPK_EQ_I32>;
1149 def S_CMPK_LG_I32_si       : SOPK_Real_si <0x04, S_CMPK_LG_I32>;
1150 def S_CMPK_GT_I32_si       : SOPK_Real_si <0x05, S_CMPK_GT_I32>;
1151 def S_CMPK_GE_I32_si       : SOPK_Real_si <0x06, S_CMPK_GE_I32>;
1152 def S_CMPK_LT_I32_si       : SOPK_Real_si <0x07, S_CMPK_LT_I32>;
1153 def S_CMPK_LE_I32_si       : SOPK_Real_si <0x08, S_CMPK_LE_I32>;
1154 def S_CMPK_EQ_U32_si       : SOPK_Real_si <0x09, S_CMPK_EQ_U32>;
1155 def S_CMPK_LG_U32_si       : SOPK_Real_si <0x0a, S_CMPK_LG_U32>;
1156 def S_CMPK_GT_U32_si       : SOPK_Real_si <0x0b, S_CMPK_GT_U32>;
1157 def S_CMPK_GE_U32_si       : SOPK_Real_si <0x0c, S_CMPK_GE_U32>;
1158 def S_CMPK_LT_U32_si       : SOPK_Real_si <0x0d, S_CMPK_LT_U32>;
1159 def S_CMPK_LE_U32_si       : SOPK_Real_si <0x0e, S_CMPK_LE_U32>;
1160 def S_ADDK_I32_si          : SOPK_Real_si <0x0f, S_ADDK_I32>;
1161 def S_MULK_I32_si          : SOPK_Real_si <0x10, S_MULK_I32>;
1162 def S_CBRANCH_I_FORK_si    : SOPK_Real_si <0x11, S_CBRANCH_I_FORK>;
1163 def S_GETREG_B32_si        : SOPK_Real_si <0x12, S_GETREG_B32>;
1164 def S_SETREG_B32_si        : SOPK_Real_si <0x13, S_SETREG_B32>;
1165 //def S_GETREG_REGRD_B32_si  : SOPK_Real_si <0x14, S_GETREG_REGRD_B32>; // see pseudo for comments
1166 def S_SETREG_IMM32_B32_si  : SOPK_Real64<0x15, S_SETREG_IMM32_B32>,
1167                              Select_si<S_SETREG_IMM32_B32.Mnemonic>;
1168
1169
1170 class Select_vi<string opName> :
1171   SIMCInstr<opName, SIEncodingFamily.VI> {
1172   list<Predicate> AssemblerPredicates = [isVI];
1173   string DecoderNamespace = "VI";
1174 }
1175
1176 class SOP1_Real_vi<bits<8> op, SOP1_Pseudo ps> :
1177   SOP1_Real<op, ps>,
1178   Select_vi<ps.Mnemonic>;
1179
1180
1181 class SOP2_Real_vi<bits<7> op, SOP2_Pseudo ps> :
1182   SOP2_Real<op, ps>,
1183   Select_vi<ps.Mnemonic>;
1184
1185 class SOPK_Real_vi<bits<5> op, SOPK_Pseudo ps> :
1186   SOPK_Real32<op, ps>,
1187   Select_vi<ps.Mnemonic>;
1188
1189 def S_MOV_B32_vi           : SOP1_Real_vi <0x00, S_MOV_B32>;
1190 def S_MOV_B64_vi           : SOP1_Real_vi <0x01, S_MOV_B64>;
1191 def S_CMOV_B32_vi          : SOP1_Real_vi <0x02, S_CMOV_B32>;
1192 def S_CMOV_B64_vi          : SOP1_Real_vi <0x03, S_CMOV_B64>;
1193 def S_NOT_B32_vi           : SOP1_Real_vi <0x04, S_NOT_B32>;
1194 def S_NOT_B64_vi           : SOP1_Real_vi <0x05, S_NOT_B64>;
1195 def S_WQM_B32_vi           : SOP1_Real_vi <0x06, S_WQM_B32>;
1196 def S_WQM_B64_vi           : SOP1_Real_vi <0x07, S_WQM_B64>;
1197 def S_BREV_B32_vi          : SOP1_Real_vi <0x08, S_BREV_B32>;
1198 def S_BREV_B64_vi          : SOP1_Real_vi <0x09, S_BREV_B64>;
1199 def S_BCNT0_I32_B32_vi     : SOP1_Real_vi <0x0a, S_BCNT0_I32_B32>;
1200 def S_BCNT0_I32_B64_vi     : SOP1_Real_vi <0x0b, S_BCNT0_I32_B64>;
1201 def S_BCNT1_I32_B32_vi     : SOP1_Real_vi <0x0c, S_BCNT1_I32_B32>;
1202 def S_BCNT1_I32_B64_vi     : SOP1_Real_vi <0x0d, S_BCNT1_I32_B64>;
1203 def S_FF0_I32_B32_vi       : SOP1_Real_vi <0x0e, S_FF0_I32_B32>;
1204 def S_FF0_I32_B64_vi       : SOP1_Real_vi <0x0f, S_FF0_I32_B64>;
1205 def S_FF1_I32_B32_vi       : SOP1_Real_vi <0x10, S_FF1_I32_B32>;
1206 def S_FF1_I32_B64_vi       : SOP1_Real_vi <0x11, S_FF1_I32_B64>;
1207 def S_FLBIT_I32_B32_vi     : SOP1_Real_vi <0x12, S_FLBIT_I32_B32>;
1208 def S_FLBIT_I32_B64_vi     : SOP1_Real_vi <0x13, S_FLBIT_I32_B64>;
1209 def S_FLBIT_I32_vi         : SOP1_Real_vi <0x14, S_FLBIT_I32>;
1210 def S_FLBIT_I32_I64_vi     : SOP1_Real_vi <0x15, S_FLBIT_I32_I64>;
1211 def S_SEXT_I32_I8_vi       : SOP1_Real_vi <0x16, S_SEXT_I32_I8>;
1212 def S_SEXT_I32_I16_vi      : SOP1_Real_vi <0x17, S_SEXT_I32_I16>;
1213 def S_BITSET0_B32_vi       : SOP1_Real_vi <0x18, S_BITSET0_B32>;
1214 def S_BITSET0_B64_vi       : SOP1_Real_vi <0x19, S_BITSET0_B64>;
1215 def S_BITSET1_B32_vi       : SOP1_Real_vi <0x1a, S_BITSET1_B32>;
1216 def S_BITSET1_B64_vi       : SOP1_Real_vi <0x1b, S_BITSET1_B64>;
1217 def S_GETPC_B64_vi         : SOP1_Real_vi <0x1c, S_GETPC_B64>;
1218 def S_SETPC_B64_vi         : SOP1_Real_vi <0x1d, S_SETPC_B64>;
1219 def S_SWAPPC_B64_vi        : SOP1_Real_vi <0x1e, S_SWAPPC_B64>;
1220 def S_RFE_B64_vi           : SOP1_Real_vi <0x1f, S_RFE_B64>;
1221 def S_AND_SAVEEXEC_B64_vi  : SOP1_Real_vi <0x20, S_AND_SAVEEXEC_B64>;
1222 def S_OR_SAVEEXEC_B64_vi   : SOP1_Real_vi <0x21, S_OR_SAVEEXEC_B64>;
1223 def S_XOR_SAVEEXEC_B64_vi  : SOP1_Real_vi <0x22, S_XOR_SAVEEXEC_B64>;
1224 def S_ANDN2_SAVEEXEC_B64_vi: SOP1_Real_vi <0x23, S_ANDN2_SAVEEXEC_B64>;
1225 def S_ORN2_SAVEEXEC_B64_vi : SOP1_Real_vi <0x24, S_ORN2_SAVEEXEC_B64>;
1226 def S_NAND_SAVEEXEC_B64_vi : SOP1_Real_vi <0x25, S_NAND_SAVEEXEC_B64>;
1227 def S_NOR_SAVEEXEC_B64_vi  : SOP1_Real_vi <0x26, S_NOR_SAVEEXEC_B64>;
1228 def S_XNOR_SAVEEXEC_B64_vi : SOP1_Real_vi <0x27, S_XNOR_SAVEEXEC_B64>;
1229 def S_QUADMASK_B32_vi      : SOP1_Real_vi <0x28, S_QUADMASK_B32>;
1230 def S_QUADMASK_B64_vi      : SOP1_Real_vi <0x29, S_QUADMASK_B64>;
1231 def S_MOVRELS_B32_vi       : SOP1_Real_vi <0x2a, S_MOVRELS_B32>;
1232 def S_MOVRELS_B64_vi       : SOP1_Real_vi <0x2b, S_MOVRELS_B64>;
1233 def S_MOVRELD_B32_vi       : SOP1_Real_vi <0x2c, S_MOVRELD_B32>;
1234 def S_MOVRELD_B64_vi       : SOP1_Real_vi <0x2d, S_MOVRELD_B64>;
1235 def S_CBRANCH_JOIN_vi      : SOP1_Real_vi <0x2e, S_CBRANCH_JOIN>;
1236 def S_MOV_REGRD_B32_vi     : SOP1_Real_vi <0x2f, S_MOV_REGRD_B32>;
1237 def S_ABS_I32_vi           : SOP1_Real_vi <0x30, S_ABS_I32>;
1238 def S_MOV_FED_B32_vi       : SOP1_Real_vi <0x31, S_MOV_FED_B32>;
1239 def S_SET_GPR_IDX_IDX_vi   : SOP1_Real_vi <0x32, S_SET_GPR_IDX_IDX>;
1240
1241 def S_ADD_U32_vi           : SOP2_Real_vi <0x00, S_ADD_U32>;
1242 def S_ADD_I32_vi           : SOP2_Real_vi <0x02, S_ADD_I32>;
1243 def S_SUB_U32_vi           : SOP2_Real_vi <0x01, S_SUB_U32>;
1244 def S_SUB_I32_vi           : SOP2_Real_vi <0x03, S_SUB_I32>;
1245 def S_ADDC_U32_vi          : SOP2_Real_vi <0x04, S_ADDC_U32>;
1246 def S_SUBB_U32_vi          : SOP2_Real_vi <0x05, S_SUBB_U32>;
1247 def S_MIN_I32_vi           : SOP2_Real_vi <0x06, S_MIN_I32>;
1248 def S_MIN_U32_vi           : SOP2_Real_vi <0x07, S_MIN_U32>;
1249 def S_MAX_I32_vi           : SOP2_Real_vi <0x08, S_MAX_I32>;
1250 def S_MAX_U32_vi           : SOP2_Real_vi <0x09, S_MAX_U32>;
1251 def S_CSELECT_B32_vi       : SOP2_Real_vi <0x0a, S_CSELECT_B32>;
1252 def S_CSELECT_B64_vi       : SOP2_Real_vi <0x0b, S_CSELECT_B64>;
1253 def S_AND_B32_vi           : SOP2_Real_vi <0x0c, S_AND_B32>;
1254 def S_AND_B64_vi           : SOP2_Real_vi <0x0d, S_AND_B64>;
1255 def S_OR_B32_vi            : SOP2_Real_vi <0x0e, S_OR_B32>;
1256 def S_OR_B64_vi            : SOP2_Real_vi <0x0f, S_OR_B64>;
1257 def S_XOR_B32_vi           : SOP2_Real_vi <0x10, S_XOR_B32>;
1258 def S_XOR_B64_vi           : SOP2_Real_vi <0x11, S_XOR_B64>;
1259 def S_ANDN2_B32_vi         : SOP2_Real_vi <0x12, S_ANDN2_B32>;
1260 def S_ANDN2_B64_vi         : SOP2_Real_vi <0x13, S_ANDN2_B64>;
1261 def S_ORN2_B32_vi          : SOP2_Real_vi <0x14, S_ORN2_B32>;
1262 def S_ORN2_B64_vi          : SOP2_Real_vi <0x15, S_ORN2_B64>;
1263 def S_NAND_B32_vi          : SOP2_Real_vi <0x16, S_NAND_B32>;
1264 def S_NAND_B64_vi          : SOP2_Real_vi <0x17, S_NAND_B64>;
1265 def S_NOR_B32_vi           : SOP2_Real_vi <0x18, S_NOR_B32>;
1266 def S_NOR_B64_vi           : SOP2_Real_vi <0x19, S_NOR_B64>;
1267 def S_XNOR_B32_vi          : SOP2_Real_vi <0x1a, S_XNOR_B32>;
1268 def S_XNOR_B64_vi          : SOP2_Real_vi <0x1b, S_XNOR_B64>;
1269 def S_LSHL_B32_vi          : SOP2_Real_vi <0x1c, S_LSHL_B32>;
1270 def S_LSHL_B64_vi          : SOP2_Real_vi <0x1d, S_LSHL_B64>;
1271 def S_LSHR_B32_vi          : SOP2_Real_vi <0x1e, S_LSHR_B32>;
1272 def S_LSHR_B64_vi          : SOP2_Real_vi <0x1f, S_LSHR_B64>;
1273 def S_ASHR_I32_vi          : SOP2_Real_vi <0x20, S_ASHR_I32>;
1274 def S_ASHR_I64_vi          : SOP2_Real_vi <0x21, S_ASHR_I64>;
1275 def S_BFM_B32_vi           : SOP2_Real_vi <0x22, S_BFM_B32>;
1276 def S_BFM_B64_vi           : SOP2_Real_vi <0x23, S_BFM_B64>;
1277 def S_MUL_I32_vi           : SOP2_Real_vi <0x24, S_MUL_I32>;
1278 def S_BFE_U32_vi           : SOP2_Real_vi <0x25, S_BFE_U32>;
1279 def S_BFE_I32_vi           : SOP2_Real_vi <0x26, S_BFE_I32>;
1280 def S_BFE_U64_vi           : SOP2_Real_vi <0x27, S_BFE_U64>;
1281 def S_BFE_I64_vi           : SOP2_Real_vi <0x28, S_BFE_I64>;
1282 def S_CBRANCH_G_FORK_vi    : SOP2_Real_vi <0x29, S_CBRANCH_G_FORK>;
1283 def S_ABSDIFF_I32_vi       : SOP2_Real_vi <0x2a, S_ABSDIFF_I32>;
1284 def S_PACK_LL_B32_B16_vi   : SOP2_Real_vi <0x32, S_PACK_LL_B32_B16>;
1285 def S_PACK_LH_B32_B16_vi   : SOP2_Real_vi <0x33, S_PACK_LH_B32_B16>;
1286 def S_PACK_HH_B32_B16_vi   : SOP2_Real_vi <0x34, S_PACK_HH_B32_B16>;
1287 def S_RFE_RESTORE_B64_vi   : SOP2_Real_vi <0x2b, S_RFE_RESTORE_B64>;
1288
1289 def S_MOVK_I32_vi          : SOPK_Real_vi <0x00, S_MOVK_I32>;
1290 def S_CMOVK_I32_vi         : SOPK_Real_vi <0x01, S_CMOVK_I32>;
1291 def S_CMPK_EQ_I32_vi       : SOPK_Real_vi <0x02, S_CMPK_EQ_I32>;
1292 def S_CMPK_LG_I32_vi       : SOPK_Real_vi <0x03, S_CMPK_LG_I32>;
1293 def S_CMPK_GT_I32_vi       : SOPK_Real_vi <0x04, S_CMPK_GT_I32>;
1294 def S_CMPK_GE_I32_vi       : SOPK_Real_vi <0x05, S_CMPK_GE_I32>;
1295 def S_CMPK_LT_I32_vi       : SOPK_Real_vi <0x06, S_CMPK_LT_I32>;
1296 def S_CMPK_LE_I32_vi       : SOPK_Real_vi <0x07, S_CMPK_LE_I32>;
1297 def S_CMPK_EQ_U32_vi       : SOPK_Real_vi <0x08, S_CMPK_EQ_U32>;
1298 def S_CMPK_LG_U32_vi       : SOPK_Real_vi <0x09, S_CMPK_LG_U32>;
1299 def S_CMPK_GT_U32_vi       : SOPK_Real_vi <0x0A, S_CMPK_GT_U32>;
1300 def S_CMPK_GE_U32_vi       : SOPK_Real_vi <0x0B, S_CMPK_GE_U32>;
1301 def S_CMPK_LT_U32_vi       : SOPK_Real_vi <0x0C, S_CMPK_LT_U32>;
1302 def S_CMPK_LE_U32_vi       : SOPK_Real_vi <0x0D, S_CMPK_LE_U32>;
1303 def S_ADDK_I32_vi          : SOPK_Real_vi <0x0E, S_ADDK_I32>;
1304 def S_MULK_I32_vi          : SOPK_Real_vi <0x0F, S_MULK_I32>;
1305 def S_CBRANCH_I_FORK_vi    : SOPK_Real_vi <0x10, S_CBRANCH_I_FORK>;
1306 def S_GETREG_B32_vi        : SOPK_Real_vi <0x11, S_GETREG_B32>;
1307 def S_SETREG_B32_vi        : SOPK_Real_vi <0x12, S_SETREG_B32>;
1308 //def S_GETREG_REGRD_B32_vi  : SOPK_Real_vi <0x13, S_GETREG_REGRD_B32>; // see pseudo for comments
1309 def S_SETREG_IMM32_B32_vi  : SOPK_Real64<0x14, S_SETREG_IMM32_B32>,
1310                              Select_vi<S_SETREG_IMM32_B32.Mnemonic>;