contrib/llvm/lib/Target/AMDGPU/SOPInstructions.td

   1 //===-- SOPInstructions.td - SOP Instruction Defintions -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 def GPRIdxModeMatchClass : AsmOperandClass {
  11   let Name = "GPRIdxMode";
  12   let PredicateMethod = "isGPRIdxMode";
  13   let RenderMethod = "addImmOperands";
  14 }
  15
  16 def GPRIdxMode : Operand<i32> {
  17   let PrintMethod = "printVGPRIndexMode";
  18   let ParserMatchClass = GPRIdxModeMatchClass;
  19   let OperandType = "OPERAND_IMMEDIATE";
  20 }
  21
  22 //===----------------------------------------------------------------------===//
  23 // SOP1 Instructions
  24 //===----------------------------------------------------------------------===//
  25
  26 class SOP1_Pseudo <string opName, dag outs, dag ins,
  27                    string asmOps, list<dag> pattern=[]> :
  28   InstSI <outs, ins, "", pattern>,
  29   SIMCInstr<opName, SIEncodingFamily.NONE> {
  30   let isPseudo = 1;
  31   let isCodeGenOnly = 1;
  32   let SubtargetPredicate = isGCN;
  33
  34   let mayLoad = 0;
  35   let mayStore = 0;
  36   let hasSideEffects = 0;
  37   let SALU = 1;
  38   let SOP1 = 1;
  39   let SchedRW = [WriteSALU];
  40   let Size = 4;
  41   let UseNamedOperandTable = 1;
  42
  43   string Mnemonic = opName;
  44   string AsmOperands = asmOps;
  45
  46   bits<1> has_src0 = 1;
  47   bits<1> has_sdst = 1;
  48 }
  49
  50 class SOP1_Real<bits<8> op, SOP1_Pseudo ps> :
  51   InstSI <ps.OutOperandList, ps.InOperandList,
  52           ps.Mnemonic # " " # ps.AsmOperands, []>,
  53   Enc32 {
  54
  55   let isPseudo = 0;
  56   let isCodeGenOnly = 0;
  57   let Size = 4;
  58
  59   // copy relevant pseudo op flags
  60   let SubtargetPredicate = ps.SubtargetPredicate;
  61   let AsmMatchConverter  = ps.AsmMatchConverter;
  62
  63   // encoding
  64   bits<7> sdst;
  65   bits<8> src0;
  66
  67   let Inst{7-0} = !if(ps.has_src0, src0, ?);
  68   let Inst{15-8} = op;
  69   let Inst{22-16} = !if(ps.has_sdst, sdst, ?);
  70   let Inst{31-23} = 0x17d; //encoding;
  71 }
  72
  73 class SOP1_32 <string opName, list<dag> pattern=[]> : SOP1_Pseudo <
  74   opName, (outs SReg_32:$sdst), (ins SSrc_b32:$src0),
  75   "$sdst, $src0", pattern
  76 >;
  77
  78 // 32-bit input, no output.
  79 class SOP1_0_32 <string opName, list<dag> pattern = []> : SOP1_Pseudo <
  80   opName, (outs), (ins SSrc_b32:$src0),
  81   "$src0", pattern> {
  82   let has_sdst = 0;
  83 }
  84
  85 class SOP1_0_32R <string opName, list<dag> pattern = []> : SOP1_Pseudo <
  86   opName, (outs), (ins SReg_32:$src0),
  87   "$src0", pattern> {
  88   let has_sdst = 0;
  89 }
  90
  91 class SOP1_64 <string opName, list<dag> pattern=[]> : SOP1_Pseudo <
  92   opName, (outs SReg_64:$sdst), (ins SSrc_b64:$src0),
  93   "$sdst, $src0", pattern
  94 >;
  95
  96 // 64-bit input, 32-bit output.
  97 class SOP1_32_64 <string opName, list<dag> pattern=[]> : SOP1_Pseudo <
  98   opName, (outs SReg_32:$sdst), (ins SSrc_b64:$src0),
  99   "$sdst, $src0", pattern
 100 >;
 101
 102 // 32-bit input, 64-bit output.
 103 class SOP1_64_32 <string opName, list<dag> pattern=[]> : SOP1_Pseudo <
 104   opName, (outs SReg_64:$sdst), (ins SSrc_b32:$src0),
 105   "$sdst, $src0", pattern
 106 >;
 107
 108 // no input, 64-bit output.
 109 class SOP1_64_0 <string opName, list<dag> pattern=[]> : SOP1_Pseudo <
 110   opName, (outs SReg_64:$sdst), (ins), "$sdst", pattern> {
 111   let has_src0 = 0;
 112 }
 113
 114 // 64-bit input, no output
 115 class SOP1_1 <string opName, list<dag> pattern=[]> : SOP1_Pseudo <
 116   opName, (outs), (ins SReg_64:$src0), "$src0", pattern> {
 117   let has_sdst = 0;
 118 }
 119
 120
 121 let isMoveImm = 1 in {
 122   let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 123     def S_MOV_B32 : SOP1_32 <"s_mov_b32">;
 124     def S_MOV_B64 : SOP1_64 <"s_mov_b64">;
 125   } // End isRematerializeable = 1
 126
 127   let Uses = [SCC] in {
 128     def S_CMOV_B32 : SOP1_32 <"s_cmov_b32">;
 129     def S_CMOV_B64 : SOP1_64 <"s_cmov_b64">;
 130   } // End Uses = [SCC]
 131 } // End isMoveImm = 1
 132
 133 let Defs = [SCC] in {
 134   def S_NOT_B32 : SOP1_32 <"s_not_b32",
 135     [(set i32:$sdst, (not i32:$src0))]
 136   >;
 137
 138   def S_NOT_B64 : SOP1_64 <"s_not_b64",
 139     [(set i64:$sdst, (not i64:$src0))]
 140   >;
 141   def S_WQM_B32 : SOP1_32 <"s_wqm_b32">;
 142   def S_WQM_B64 : SOP1_64 <"s_wqm_b64",
 143     [(set i1:$sdst, (int_amdgcn_wqm_vote i1:$src0))]
 144   >;
 145 } // End Defs = [SCC]
 146
 147
 148 def S_BREV_B32 : SOP1_32 <"s_brev_b32",
 149   [(set i32:$sdst, (bitreverse i32:$src0))]
 150 >;
 151 def S_BREV_B64 : SOP1_64 <"s_brev_b64">;
 152
 153 let Defs = [SCC] in {
 154 def S_BCNT0_I32_B32 : SOP1_32 <"s_bcnt0_i32_b32">;
 155 def S_BCNT0_I32_B64 : SOP1_32_64 <"s_bcnt0_i32_b64">;
 156 def S_BCNT1_I32_B32 : SOP1_32 <"s_bcnt1_i32_b32",
 157   [(set i32:$sdst, (ctpop i32:$src0))]
 158 >;
 159 def S_BCNT1_I32_B64 : SOP1_32_64 <"s_bcnt1_i32_b64">;
 160 } // End Defs = [SCC]
 161
 162 def S_FF0_I32_B32 : SOP1_32 <"s_ff0_i32_b32">;
 163 def S_FF0_I32_B64 : SOP1_32_64 <"s_ff0_i32_b64">;
 164 def S_FF1_I32_B64 : SOP1_32_64 <"s_ff1_i32_b64">;
 165
 166 def S_FF1_I32_B32 : SOP1_32 <"s_ff1_i32_b32",
 167   [(set i32:$sdst, (AMDGPUffbl_b32 i32:$src0))]
 168 >;
 169
 170 def S_FLBIT_I32_B32 : SOP1_32 <"s_flbit_i32_b32",
 171   [(set i32:$sdst, (AMDGPUffbh_u32 i32:$src0))]
 172 >;
 173
 174 def S_FLBIT_I32_B64 : SOP1_32_64 <"s_flbit_i32_b64">;
 175 def S_FLBIT_I32 : SOP1_32 <"s_flbit_i32",
 176   [(set i32:$sdst, (AMDGPUffbh_i32 i32:$src0))]
 177 >;
 178 def S_FLBIT_I32_I64 : SOP1_32_64 <"s_flbit_i32_i64">;
 179 def S_SEXT_I32_I8 : SOP1_32 <"s_sext_i32_i8",
 180   [(set i32:$sdst, (sext_inreg i32:$src0, i8))]
 181 >;
 182 def S_SEXT_I32_I16 : SOP1_32 <"s_sext_i32_i16",
 183   [(set i32:$sdst, (sext_inreg i32:$src0, i16))]
 184 >;
 185
 186 def S_BITSET0_B32 : SOP1_32    <"s_bitset0_b32">;
 187 def S_BITSET0_B64 : SOP1_64_32 <"s_bitset0_b64">;
 188 def S_BITSET1_B32 : SOP1_32    <"s_bitset1_b32">;
 189 def S_BITSET1_B64 : SOP1_64_32 <"s_bitset1_b64">;
 190 def S_GETPC_B64 : SOP1_64_0  <"s_getpc_b64",
 191   [(set i64:$sdst, (int_amdgcn_s_getpc))]
 192 >;
 193
 194 let isTerminator = 1, isBarrier = 1, SchedRW = [WriteBranch] in {
 195
 196 let isBranch = 1, isIndirectBranch = 1 in {
 197 def S_SETPC_B64 : SOP1_1  <"s_setpc_b64">;
 198 } // End isBranch = 1, isIndirectBranch = 1
 199
 200 let isReturn = 1 in {
 201 // Define variant marked as return rather than branch.
 202 def S_SETPC_B64_return : SOP1_1<"", [(AMDGPUret_flag i64:$src0)]>;
 203 }
 204 } // End isTerminator = 1, isBarrier = 1
 205
 206 let isCall = 1 in {
 207 def S_SWAPPC_B64 : SOP1_64 <"s_swappc_b64"
 208 >;
 209 }
 210
 211 def S_RFE_B64 : SOP1_1  <"s_rfe_b64">;
 212
 213 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC, SCC] in {
 214
 215 def S_AND_SAVEEXEC_B64 : SOP1_64 <"s_and_saveexec_b64">;
 216 def S_OR_SAVEEXEC_B64 : SOP1_64 <"s_or_saveexec_b64">;
 217 def S_XOR_SAVEEXEC_B64 : SOP1_64 <"s_xor_saveexec_b64">;
 218 def S_ANDN2_SAVEEXEC_B64 : SOP1_64 <"s_andn2_saveexec_b64">;
 219 def S_ORN2_SAVEEXEC_B64 : SOP1_64 <"s_orn2_saveexec_b64">;
 220 def S_NAND_SAVEEXEC_B64 : SOP1_64 <"s_nand_saveexec_b64">;
 221 def S_NOR_SAVEEXEC_B64 : SOP1_64 <"s_nor_saveexec_b64">;
 222 def S_XNOR_SAVEEXEC_B64 : SOP1_64 <"s_xnor_saveexec_b64">;
 223
 224 } // End hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC, SCC]
 225
 226 def S_QUADMASK_B32 : SOP1_32 <"s_quadmask_b32">;
 227 def S_QUADMASK_B64 : SOP1_64 <"s_quadmask_b64">;
 228
 229 let Uses = [M0] in {
 230 def S_MOVRELS_B32 : SOP1_32 <"s_movrels_b32">;
 231 def S_MOVRELS_B64 : SOP1_64 <"s_movrels_b64">;
 232 def S_MOVRELD_B32 : SOP1_32 <"s_movreld_b32">;
 233 def S_MOVRELD_B64 : SOP1_64 <"s_movreld_b64">;
 234 } // End Uses = [M0]
 235
 236 def S_CBRANCH_JOIN : SOP1_0_32R <"s_cbranch_join">;
 237 def S_MOV_REGRD_B32 : SOP1_32 <"s_mov_regrd_b32">;
 238 let Defs = [SCC] in {
 239 def S_ABS_I32 : SOP1_32 <"s_abs_i32">;
 240 } // End Defs = [SCC]
 241 def S_MOV_FED_B32 : SOP1_32 <"s_mov_fed_b32">;
 242
 243 let SubtargetPredicate = HasVGPRIndexMode in {
 244 def S_SET_GPR_IDX_IDX : SOP1_0_32<"s_set_gpr_idx_idx"> {
 245   let Uses = [M0];
 246   let Defs = [M0];
 247 }
 248 }
 249
 250 //===----------------------------------------------------------------------===//
 251 // SOP2 Instructions
 252 //===----------------------------------------------------------------------===//
 253
 254 class SOP2_Pseudo<string opName, dag outs, dag ins,
 255                   string asmOps, list<dag> pattern=[]> :
 256   InstSI<outs, ins, "", pattern>,
 257   SIMCInstr<opName, SIEncodingFamily.NONE> {
 258   let isPseudo = 1;
 259   let isCodeGenOnly = 1;
 260   let SubtargetPredicate = isGCN;
 261   let mayLoad = 0;
 262   let mayStore = 0;
 263   let hasSideEffects = 0;
 264   let SALU = 1;
 265   let SOP2 = 1;
 266   let SchedRW = [WriteSALU];
 267   let UseNamedOperandTable = 1;
 268
 269   string Mnemonic = opName;
 270   string AsmOperands = asmOps;
 271
 272   bits<1> has_sdst = 1;
 273
 274   // Pseudo instructions have no encodings, but adding this field here allows
 275   // us to do:
 276   // let sdst = xxx in {
 277   // for multiclasses that include both real and pseudo instructions.
 278   // field bits<7> sdst = 0;
 279   // let Size = 4; // Do we need size here?
 280 }
 281
 282 class SOP2_Real<bits<7> op, SOP2_Pseudo ps> :
 283   InstSI <ps.OutOperandList, ps.InOperandList,
 284           ps.Mnemonic # " " # ps.AsmOperands, []>,
 285   Enc32 {
 286   let isPseudo = 0;
 287   let isCodeGenOnly = 0;
 288
 289   // copy relevant pseudo op flags
 290   let SubtargetPredicate = ps.SubtargetPredicate;
 291   let AsmMatchConverter  = ps.AsmMatchConverter;
 292
 293   // encoding
 294   bits<7> sdst;
 295   bits<8> src0;
 296   bits<8> src1;
 297
 298   let Inst{7-0}   = src0;
 299   let Inst{15-8}  = src1;
 300   let Inst{22-16} = !if(ps.has_sdst, sdst, ?);
 301   let Inst{29-23} = op;
 302   let Inst{31-30} = 0x2; // encoding
 303 }
 304
 305
 306 class SOP2_32 <string opName, list<dag> pattern=[]> : SOP2_Pseudo <
 307   opName, (outs SReg_32:$sdst), (ins SSrc_b32:$src0, SSrc_b32:$src1),
 308   "$sdst, $src0, $src1", pattern
 309 >;
 310
 311 class SOP2_64 <string opName, list<dag> pattern=[]> : SOP2_Pseudo <
 312   opName, (outs SReg_64:$sdst), (ins SSrc_b64:$src0, SSrc_b64:$src1),
 313   "$sdst, $src0, $src1", pattern
 314 >;
 315
 316 class SOP2_64_32 <string opName, list<dag> pattern=[]> : SOP2_Pseudo <
 317   opName, (outs SReg_64:$sdst), (ins SSrc_b64:$src0, SSrc_b32:$src1),
 318   "$sdst, $src0, $src1", pattern
 319 >;
 320
 321 class SOP2_64_32_32 <string opName, list<dag> pattern=[]> : SOP2_Pseudo <
 322   opName, (outs SReg_64:$sdst), (ins SSrc_b32:$src0, SSrc_b32:$src1),
 323   "$sdst, $src0, $src1", pattern
 324 >;
 325
 326 let Defs = [SCC] in { // Carry out goes to SCC
 327 let isCommutable = 1 in {
 328 def S_ADD_U32 : SOP2_32 <"s_add_u32">;
 329 def S_ADD_I32 : SOP2_32 <"s_add_i32",
 330   [(set i32:$sdst, (add SSrc_b32:$src0, SSrc_b32:$src1))]
 331 >;
 332 } // End isCommutable = 1
 333
 334 def S_SUB_U32 : SOP2_32 <"s_sub_u32">;
 335 def S_SUB_I32 : SOP2_32 <"s_sub_i32",
 336   [(set i32:$sdst, (sub SSrc_b32:$src0, SSrc_b32:$src1))]
 337 >;
 338
 339 let Uses = [SCC] in { // Carry in comes from SCC
 340 let isCommutable = 1 in {
 341 def S_ADDC_U32 : SOP2_32 <"s_addc_u32",
 342   [(set i32:$sdst, (adde (i32 SSrc_b32:$src0), (i32 SSrc_b32:$src1)))]>;
 343 } // End isCommutable = 1
 344
 345 def S_SUBB_U32 : SOP2_32 <"s_subb_u32",
 346   [(set i32:$sdst, (sube (i32 SSrc_b32:$src0), (i32 SSrc_b32:$src1)))]>;
 347 } // End Uses = [SCC]
 348
 349
 350 let isCommutable = 1 in {
 351 def S_MIN_I32 : SOP2_32 <"s_min_i32",
 352   [(set i32:$sdst, (smin i32:$src0, i32:$src1))]
 353 >;
 354 def S_MIN_U32 : SOP2_32 <"s_min_u32",
 355   [(set i32:$sdst, (umin i32:$src0, i32:$src1))]
 356 >;
 357 def S_MAX_I32 : SOP2_32 <"s_max_i32",
 358   [(set i32:$sdst, (smax i32:$src0, i32:$src1))]
 359 >;
 360 def S_MAX_U32 : SOP2_32 <"s_max_u32",
 361   [(set i32:$sdst, (umax i32:$src0, i32:$src1))]
 362 >;
 363 } // End isCommutable = 1
 364 } // End Defs = [SCC]
 365
 366
 367 let Uses = [SCC] in {
 368   def S_CSELECT_B32 : SOP2_32 <"s_cselect_b32">;
 369   def S_CSELECT_B64 : SOP2_64 <"s_cselect_b64">;
 370 } // End Uses = [SCC]
 371
 372 let Defs = [SCC] in {
 373 let isCommutable = 1 in {
 374 def S_AND_B32 : SOP2_32 <"s_and_b32",
 375   [(set i32:$sdst, (and i32:$src0, i32:$src1))]
 376 >;
 377
 378 def S_AND_B64 : SOP2_64 <"s_and_b64",
 379   [(set i64:$sdst, (and i64:$src0, i64:$src1))]
 380 >;
 381
 382 def S_OR_B32 : SOP2_32 <"s_or_b32",
 383   [(set i32:$sdst, (or i32:$src0, i32:$src1))]
 384 >;
 385
 386 def S_OR_B64 : SOP2_64 <"s_or_b64",
 387   [(set i64:$sdst, (or i64:$src0, i64:$src1))]
 388 >;
 389
 390 def S_XOR_B32 : SOP2_32 <"s_xor_b32",
 391   [(set i32:$sdst, (xor i32:$src0, i32:$src1))]
 392 >;
 393
 394 def S_XOR_B64 : SOP2_64 <"s_xor_b64",
 395   [(set i64:$sdst, (xor i64:$src0, i64:$src1))]
 396 >;
 397
 398 def S_XNOR_B32 : SOP2_32 <"s_xnor_b32",
 399   [(set i32:$sdst, (not (xor_oneuse i32:$src0, i32:$src1)))]
 400 >;
 401
 402 def S_XNOR_B64 : SOP2_64 <"s_xnor_b64",
 403   [(set i64:$sdst, (not (xor_oneuse i64:$src0, i64:$src1)))]
 404 >;
 405 } // End isCommutable = 1
 406
 407 def S_ANDN2_B32 : SOP2_32 <"s_andn2_b32">;
 408 def S_ANDN2_B64 : SOP2_64 <"s_andn2_b64">;
 409 def S_ORN2_B32 : SOP2_32 <"s_orn2_b32">;
 410 def S_ORN2_B64 : SOP2_64 <"s_orn2_b64">;
 411 def S_NAND_B32 : SOP2_32 <"s_nand_b32">;
 412 def S_NAND_B64 : SOP2_64 <"s_nand_b64">;
 413 def S_NOR_B32 : SOP2_32 <"s_nor_b32">;
 414 def S_NOR_B64 : SOP2_64 <"s_nor_b64">;
 415 } // End Defs = [SCC]
 416
 417 // Use added complexity so these patterns are preferred to the VALU patterns.
 418 let AddedComplexity = 1 in {
 419
 420 let Defs = [SCC] in {
 421 def S_LSHL_B32 : SOP2_32 <"s_lshl_b32",
 422   [(set i32:$sdst, (shl i32:$src0, i32:$src1))]
 423 >;
 424 def S_LSHL_B64 : SOP2_64_32 <"s_lshl_b64",
 425   [(set i64:$sdst, (shl i64:$src0, i32:$src1))]
 426 >;
 427 def S_LSHR_B32 : SOP2_32 <"s_lshr_b32",
 428   [(set i32:$sdst, (srl i32:$src0, i32:$src1))]
 429 >;
 430 def S_LSHR_B64 : SOP2_64_32 <"s_lshr_b64",
 431   [(set i64:$sdst, (srl i64:$src0, i32:$src1))]
 432 >;
 433 def S_ASHR_I32 : SOP2_32 <"s_ashr_i32",
 434   [(set i32:$sdst, (sra i32:$src0, i32:$src1))]
 435 >;
 436 def S_ASHR_I64 : SOP2_64_32 <"s_ashr_i64",
 437   [(set i64:$sdst, (sra i64:$src0, i32:$src1))]
 438 >;
 439 } // End Defs = [SCC]
 440
 441 def S_BFM_B32 : SOP2_32 <"s_bfm_b32",
 442   [(set i32:$sdst, (AMDGPUbfm i32:$src0, i32:$src1))]>;
 443 def S_BFM_B64 : SOP2_64_32_32 <"s_bfm_b64">;
 444 def S_MUL_I32 : SOP2_32 <"s_mul_i32",
 445   [(set i32:$sdst, (mul i32:$src0, i32:$src1))]> {
 446   let isCommutable = 1;
 447 }
 448
 449 } // End AddedComplexity = 1
 450
 451 let Defs = [SCC] in {
 452 def S_BFE_U32 : SOP2_32 <"s_bfe_u32">;
 453 def S_BFE_I32 : SOP2_32 <"s_bfe_i32">;
 454 def S_BFE_U64 : SOP2_64_32 <"s_bfe_u64">;
 455 def S_BFE_I64 : SOP2_64_32 <"s_bfe_i64">;
 456 } // End Defs = [SCC]
 457
 458 def S_CBRANCH_G_FORK : SOP2_Pseudo <
 459   "s_cbranch_g_fork", (outs),
 460   (ins SCSrc_b64:$src0, SCSrc_b64:$src1),
 461   "$src0, $src1"
 462 > {
 463   let has_sdst = 0;
 464 }
 465
 466 let Defs = [SCC] in {
 467 def S_ABSDIFF_I32 : SOP2_32 <"s_absdiff_i32">;
 468 } // End Defs = [SCC]
 469
 470 let SubtargetPredicate = isVI in {
 471   def S_RFE_RESTORE_B64 : SOP2_Pseudo <
 472     "s_rfe_restore_b64", (outs),
 473     (ins SSrc_b64:$src0, SSrc_b32:$src1),
 474     "$src0, $src1"
 475   > {
 476     let hasSideEffects = 1;
 477     let has_sdst = 0;
 478   }
 479 }
 480
 481 let SubtargetPredicate = isGFX9 in {
 482   def S_PACK_LL_B32_B16 : SOP2_32<"s_pack_ll_b32_b16">;
 483   def S_PACK_LH_B32_B16 : SOP2_32<"s_pack_lh_b32_b16">;
 484   def S_PACK_HH_B32_B16 : SOP2_32<"s_pack_hh_b32_b16">;
 485 }
 486
 487 //===----------------------------------------------------------------------===//
 488 // SOPK Instructions
 489 //===----------------------------------------------------------------------===//
 490
 491 class SOPK_Pseudo <string opName, dag outs, dag ins,
 492                    string asmOps, list<dag> pattern=[]> :
 493   InstSI <outs, ins, "", pattern>,
 494   SIMCInstr<opName, SIEncodingFamily.NONE> {
 495   let isPseudo = 1;
 496   let isCodeGenOnly = 1;
 497   let SubtargetPredicate = isGCN;
 498   let mayLoad = 0;
 499   let mayStore = 0;
 500   let hasSideEffects = 0;
 501   let SALU = 1;
 502   let SOPK = 1;
 503   let SchedRW = [WriteSALU];
 504   let UseNamedOperandTable = 1;
 505   string Mnemonic = opName;
 506   string AsmOperands = asmOps;
 507
 508   bits<1> has_sdst = 1;
 509 }
 510
 511 class SOPK_Real<bits<5> op, SOPK_Pseudo ps> :
 512   InstSI <ps.OutOperandList, ps.InOperandList,
 513           ps.Mnemonic # " " # ps.AsmOperands, []> {
 514   let isPseudo = 0;
 515   let isCodeGenOnly = 0;
 516
 517   // copy relevant pseudo op flags
 518   let SubtargetPredicate = ps.SubtargetPredicate;
 519   let AsmMatchConverter  = ps.AsmMatchConverter;
 520   let DisableEncoding    = ps.DisableEncoding;
 521   let Constraints        = ps.Constraints;
 522
 523   // encoding
 524   bits<7>  sdst;
 525   bits<16> simm16;
 526   bits<32> imm;
 527 }
 528
 529 class SOPK_Real32<bits<5> op, SOPK_Pseudo ps> :
 530   SOPK_Real <op, ps>,
 531   Enc32 {
 532   let Inst{15-0}  = simm16;
 533   let Inst{22-16} = !if(ps.has_sdst, sdst, ?);
 534   let Inst{27-23} = op;
 535   let Inst{31-28} = 0xb; //encoding
 536 }
 537
 538 class SOPK_Real64<bits<5> op, SOPK_Pseudo ps> :
 539   SOPK_Real<op, ps>,
 540   Enc64 {
 541   let Inst{15-0}  = simm16;
 542   let Inst{22-16} = !if(ps.has_sdst, sdst, ?);
 543   let Inst{27-23} = op;
 544   let Inst{31-28} = 0xb; //encoding
 545   let Inst{63-32} = imm;
 546 }
 547
 548 class SOPKInstTable <bit is_sopk, string cmpOp = ""> {
 549   bit IsSOPK = is_sopk;
 550   string BaseCmpOp = cmpOp;
 551 }
 552
 553 class SOPK_32 <string opName, list<dag> pattern=[]> : SOPK_Pseudo <
 554   opName,
 555   (outs SReg_32:$sdst),
 556   (ins s16imm:$simm16),
 557   "$sdst, $simm16",
 558   pattern>;
 559
 560 class SOPK_SCC <string opName, string base_op, bit isSignExt> : SOPK_Pseudo <
 561   opName,
 562   (outs),
 563   !if(isSignExt,
 564       (ins SReg_32:$sdst, s16imm:$simm16),
 565       (ins SReg_32:$sdst, u16imm:$simm16)),
 566   "$sdst, $simm16", []>,
 567   SOPKInstTable<1, base_op>{
 568   let Defs = [SCC];
 569 }
 570
 571 class SOPK_32TIE <string opName, list<dag> pattern=[]> : SOPK_Pseudo <
 572   opName,
 573   (outs SReg_32:$sdst),
 574   (ins SReg_32:$src0, s16imm:$simm16),
 575   "$sdst, $simm16",
 576   pattern
 577 >;
 578
 579 let isReMaterializable = 1, isMoveImm = 1 in {
 580 def S_MOVK_I32 : SOPK_32 <"s_movk_i32">;
 581 } // End isReMaterializable = 1
 582 let Uses = [SCC] in {
 583 def S_CMOVK_I32 : SOPK_32 <"s_cmovk_i32">;
 584 }
 585
 586 let isCompare = 1 in {
 587
 588 // This instruction is disabled for now until we can figure out how to teach
 589 // the instruction selector to correctly use the  S_CMP* vs V_CMP*
 590 // instructions.
 591 //
 592 // When this instruction is enabled the code generator sometimes produces this
 593 // invalid sequence:
 594 //
 595 // SCC = S_CMPK_EQ_I32 SGPR0, imm
 596 // VCC = COPY SCC
 597 // VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 598 //
 599 // def S_CMPK_EQ_I32 : SOPK_SCC <"s_cmpk_eq_i32",
 600 //   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
 601 // >;
 602
 603 def S_CMPK_EQ_I32 : SOPK_SCC <"s_cmpk_eq_i32", "s_cmp_eq_i32", 1>;
 604 def S_CMPK_LG_I32 : SOPK_SCC <"s_cmpk_lg_i32", "s_cmp_lg_i32", 1>;
 605 def S_CMPK_GT_I32 : SOPK_SCC <"s_cmpk_gt_i32", "s_cmp_gt_i32", 1>;
 606 def S_CMPK_GE_I32 : SOPK_SCC <"s_cmpk_ge_i32", "s_cmp_ge_i32", 1>;
 607 def S_CMPK_LT_I32 : SOPK_SCC <"s_cmpk_lt_i32", "s_cmp_lt_i32", 1>;
 608 def S_CMPK_LE_I32 : SOPK_SCC <"s_cmpk_le_i32", "s_cmp_le_i32", 1>;
 609
 610 let SOPKZext = 1 in {
 611 def S_CMPK_EQ_U32 : SOPK_SCC <"s_cmpk_eq_u32", "s_cmp_eq_u32", 0>;
 612 def S_CMPK_LG_U32 : SOPK_SCC <"s_cmpk_lg_u32", "s_cmp_lg_u32", 0>;
 613 def S_CMPK_GT_U32 : SOPK_SCC <"s_cmpk_gt_u32", "s_cmp_gt_u32", 0>;
 614 def S_CMPK_GE_U32 : SOPK_SCC <"s_cmpk_ge_u32", "s_cmp_ge_u32", 0>;
 615 def S_CMPK_LT_U32 : SOPK_SCC <"s_cmpk_lt_u32", "s_cmp_lt_u32", 0>;
 616 def S_CMPK_LE_U32 : SOPK_SCC <"s_cmpk_le_u32", "s_cmp_le_u32", 0>;
 617 } // End SOPKZext = 1
 618 } // End isCompare = 1
 619
 620 let Defs = [SCC], isCommutable = 1, DisableEncoding = "$src0",
 621     Constraints = "$sdst = $src0" in {
 622   def S_ADDK_I32 : SOPK_32TIE <"s_addk_i32">;
 623   def S_MULK_I32 : SOPK_32TIE <"s_mulk_i32">;
 624 }
 625
 626 def S_CBRANCH_I_FORK : SOPK_Pseudo <
 627   "s_cbranch_i_fork",
 628   (outs), (ins SReg_64:$sdst, s16imm:$simm16),
 629   "$sdst, $simm16"
 630 >;
 631
 632 let mayLoad = 1 in {
 633 def S_GETREG_B32 : SOPK_Pseudo <
 634   "s_getreg_b32",
 635   (outs SReg_32:$sdst), (ins hwreg:$simm16),
 636   "$sdst, $simm16"
 637 >;
 638 }
 639
 640 let hasSideEffects = 1 in {
 641
 642 def S_SETREG_B32 : SOPK_Pseudo <
 643   "s_setreg_b32",
 644   (outs), (ins SReg_32:$sdst, hwreg:$simm16),
 645   "$simm16, $sdst",
 646   [(AMDGPUsetreg i32:$sdst, (i16 timm:$simm16))]
 647 >;
 648
 649 // FIXME: Not on SI?
 650 //def S_GETREG_REGRD_B32 : SOPK_32 <sopk<0x14, 0x13>, "s_getreg_regrd_b32">;
 651
 652 def S_SETREG_IMM32_B32 : SOPK_Pseudo <
 653   "s_setreg_imm32_b32",
 654   (outs), (ins i32imm:$imm, hwreg:$simm16),
 655   "$simm16, $imm"> {
 656   let Size = 8; // Unlike every other SOPK instruction.
 657   let has_sdst = 0;
 658 }
 659
 660 } // End hasSideEffects = 1
 661
 662 //===----------------------------------------------------------------------===//
 663 // SOPC Instructions
 664 //===----------------------------------------------------------------------===//
 665
 666 class SOPCe <bits<7> op> : Enc32 {
 667   bits<8> src0;
 668   bits<8> src1;
 669
 670   let Inst{7-0} = src0;
 671   let Inst{15-8} = src1;
 672   let Inst{22-16} = op;
 673   let Inst{31-23} = 0x17e;
 674 }
 675
 676 class SOPC <bits<7> op, dag outs, dag ins, string asm,
 677             list<dag> pattern = []> :
 678   InstSI<outs, ins, asm, pattern>, SOPCe <op> {
 679   let mayLoad = 0;
 680   let mayStore = 0;
 681   let hasSideEffects = 0;
 682   let SALU = 1;
 683   let SOPC = 1;
 684   let isCodeGenOnly = 0;
 685   let Defs = [SCC];
 686   let SchedRW = [WriteSALU];
 687   let UseNamedOperandTable = 1;
 688   let SubtargetPredicate = isGCN;
 689 }
 690
 691 class SOPC_Base <bits<7> op, RegisterOperand rc0, RegisterOperand rc1,
 692                  string opName, list<dag> pattern = []> : SOPC <
 693   op, (outs), (ins rc0:$src0, rc1:$src1),
 694   opName#" $src0, $src1", pattern > {
 695   let Defs = [SCC];
 696 }
 697 class SOPC_Helper <bits<7> op, RegisterOperand rc, ValueType vt,
 698                     string opName, PatLeaf cond> : SOPC_Base <
 699   op, rc, rc, opName,
 700   [(set SCC, (si_setcc_uniform vt:$src0, vt:$src1, cond))] > {
 701 }
 702
 703 class SOPC_CMP_32<bits<7> op, string opName,
 704                   PatLeaf cond = COND_NULL, string revOp = opName>
 705   : SOPC_Helper<op, SSrc_b32, i32, opName, cond>,
 706     Commutable_REV<revOp, !eq(revOp, opName)>,
 707     SOPKInstTable<0, opName> {
 708   let isCompare = 1;
 709   let isCommutable = 1;
 710 }
 711
 712 class SOPC_CMP_64<bits<7> op, string opName,
 713                   PatLeaf cond = COND_NULL, string revOp = opName>
 714   : SOPC_Helper<op, SSrc_b64, i64, opName, cond>,
 715     Commutable_REV<revOp, !eq(revOp, opName)> {
 716   let isCompare = 1;
 717   let isCommutable = 1;
 718 }
 719
 720 class SOPC_32<bits<7> op, string opName, list<dag> pattern = []>
 721   : SOPC_Base<op, SSrc_b32, SSrc_b32, opName, pattern>;
 722
 723 class SOPC_64_32<bits<7> op, string opName, list<dag> pattern = []>
 724   : SOPC_Base<op, SSrc_b64, SSrc_b32, opName, pattern>;
 725
 726 def S_CMP_EQ_I32 : SOPC_CMP_32 <0x00, "s_cmp_eq_i32">;
 727 def S_CMP_LG_I32 : SOPC_CMP_32 <0x01, "s_cmp_lg_i32">;
 728 def S_CMP_GT_I32 : SOPC_CMP_32 <0x02, "s_cmp_gt_i32", COND_SGT>;
 729 def S_CMP_GE_I32 : SOPC_CMP_32 <0x03, "s_cmp_ge_i32", COND_SGE>;
 730 def S_CMP_LT_I32 : SOPC_CMP_32 <0x04, "s_cmp_lt_i32", COND_SLT, "s_cmp_gt_i32">;
 731 def S_CMP_LE_I32 : SOPC_CMP_32 <0x05, "s_cmp_le_i32", COND_SLE, "s_cmp_ge_i32">;
 732 def S_CMP_EQ_U32 : SOPC_CMP_32 <0x06, "s_cmp_eq_u32", COND_EQ>;
 733 def S_CMP_LG_U32 : SOPC_CMP_32 <0x07, "s_cmp_lg_u32", COND_NE>;
 734 def S_CMP_GT_U32 : SOPC_CMP_32 <0x08, "s_cmp_gt_u32", COND_UGT>;
 735 def S_CMP_GE_U32 : SOPC_CMP_32 <0x09, "s_cmp_ge_u32", COND_UGE>;
 736 def S_CMP_LT_U32 : SOPC_CMP_32 <0x0a, "s_cmp_lt_u32", COND_ULT, "s_cmp_gt_u32">;
 737 def S_CMP_LE_U32 : SOPC_CMP_32 <0x0b, "s_cmp_le_u32", COND_ULE, "s_cmp_ge_u32">;
 738
 739 def S_BITCMP0_B32 : SOPC_32 <0x0c, "s_bitcmp0_b32">;
 740 def S_BITCMP1_B32 : SOPC_32 <0x0d, "s_bitcmp1_b32">;
 741 def S_BITCMP0_B64 : SOPC_64_32 <0x0e, "s_bitcmp0_b64">;
 742 def S_BITCMP1_B64 : SOPC_64_32 <0x0f, "s_bitcmp1_b64">;
 743 def S_SETVSKIP : SOPC_32 <0x10, "s_setvskip">;
 744
 745 let SubtargetPredicate = isVI in {
 746 def S_CMP_EQ_U64 : SOPC_CMP_64 <0x12, "s_cmp_eq_u64", COND_EQ>;
 747 def S_CMP_LG_U64 : SOPC_CMP_64 <0x13, "s_cmp_lg_u64", COND_NE>;
 748 }
 749
 750 let SubtargetPredicate = HasVGPRIndexMode in {
 751 def S_SET_GPR_IDX_ON : SOPC <0x11,
 752   (outs),
 753   (ins SSrc_b32:$src0, GPRIdxMode:$src1),
 754   "s_set_gpr_idx_on $src0,$src1"> {
 755   let Defs = [M0]; // No scc def
 756   let Uses = [M0]; // Other bits of m0 unmodified.
 757   let hasSideEffects = 1; // Sets mode.gpr_idx_en
 758   let FixedSize = 1;
 759 }
 760 }
 761
 762 //===----------------------------------------------------------------------===//
 763 // SOPP Instructions
 764 //===----------------------------------------------------------------------===//
 765
 766 class SOPPe <bits<7> op> : Enc32 {
 767   bits <16> simm16;
 768
 769   let Inst{15-0} = simm16;
 770   let Inst{22-16} = op;
 771   let Inst{31-23} = 0x17f; // encoding
 772 }
 773
 774 class SOPP <bits<7> op, dag ins, string asm, list<dag> pattern = []> :
 775   InstSI <(outs), ins, asm, pattern >, SOPPe <op> {
 776
 777   let mayLoad = 0;
 778   let mayStore = 0;
 779   let hasSideEffects = 0;
 780   let SALU = 1;
 781   let SOPP = 1;
 782   let Size = 4;
 783   let SchedRW = [WriteSALU];
 784
 785   let UseNamedOperandTable = 1;
 786   let SubtargetPredicate = isGCN;
 787 }
 788
 789
 790 def S_NOP : SOPP <0x00000000, (ins i16imm:$simm16), "s_nop $simm16">;
 791
 792 let isTerminator = 1 in {
 793
 794 def S_ENDPGM : SOPP <0x00000001, (ins), "s_endpgm",
 795   [(AMDGPUendpgm)]> {
 796   let simm16 = 0;
 797   let isBarrier = 1;
 798   let isReturn = 1;
 799 }
 800
 801 let SubtargetPredicate = isVI in {
 802 def S_ENDPGM_SAVED : SOPP <0x0000001B, (ins), "s_endpgm_saved"> {
 803   let simm16 = 0;
 804   let isBarrier = 1;
 805   let isReturn = 1;
 806 }
 807 }
 808
 809 let isBranch = 1, SchedRW = [WriteBranch] in {
 810 def S_BRANCH : SOPP <
 811   0x00000002, (ins sopp_brtarget:$simm16), "s_branch $simm16",
 812   [(br bb:$simm16)]> {
 813   let isBarrier = 1;
 814 }
 815
 816 let Uses = [SCC] in {
 817 def S_CBRANCH_SCC0 : SOPP <
 818   0x00000004, (ins sopp_brtarget:$simm16),
 819   "s_cbranch_scc0 $simm16"
 820 >;
 821 def S_CBRANCH_SCC1 : SOPP <
 822   0x00000005, (ins sopp_brtarget:$simm16),
 823   "s_cbranch_scc1 $simm16"
 824 >;
 825 } // End Uses = [SCC]
 826
 827 let Uses = [VCC] in {
 828 def S_CBRANCH_VCCZ : SOPP <
 829   0x00000006, (ins sopp_brtarget:$simm16),
 830   "s_cbranch_vccz $simm16"
 831 >;
 832 def S_CBRANCH_VCCNZ : SOPP <
 833   0x00000007, (ins sopp_brtarget:$simm16),
 834   "s_cbranch_vccnz $simm16"
 835 >;
 836 } // End Uses = [VCC]
 837
 838 let Uses = [EXEC] in {
 839 def S_CBRANCH_EXECZ : SOPP <
 840   0x00000008, (ins sopp_brtarget:$simm16),
 841   "s_cbranch_execz $simm16"
 842 >;
 843 def S_CBRANCH_EXECNZ : SOPP <
 844   0x00000009, (ins sopp_brtarget:$simm16),
 845   "s_cbranch_execnz $simm16"
 846 >;
 847 } // End Uses = [EXEC]
 848
 849 def S_CBRANCH_CDBGSYS : SOPP <
 850   0x00000017, (ins sopp_brtarget:$simm16),
 851   "s_cbranch_cdbgsys $simm16"
 852 >;
 853
 854 def S_CBRANCH_CDBGSYS_AND_USER : SOPP <
 855   0x0000001A, (ins sopp_brtarget:$simm16),
 856   "s_cbranch_cdbgsys_and_user $simm16"
 857 >;
 858
 859 def S_CBRANCH_CDBGSYS_OR_USER : SOPP <
 860   0x00000019, (ins sopp_brtarget:$simm16),
 861   "s_cbranch_cdbgsys_or_user $simm16"
 862 >;
 863
 864 def S_CBRANCH_CDBGUSER : SOPP <
 865   0x00000018, (ins sopp_brtarget:$simm16),
 866   "s_cbranch_cdbguser $simm16"
 867 >;
 868
 869 } // End isBranch = 1
 870 } // End isTerminator = 1
 871
 872 let hasSideEffects = 1 in {
 873 def S_BARRIER : SOPP <0x0000000a, (ins), "s_barrier",
 874   [(int_amdgcn_s_barrier)]> {
 875   let SchedRW = [WriteBarrier];
 876   let simm16 = 0;
 877   let mayLoad = 1;
 878   let mayStore = 1;
 879   let isConvergent = 1;
 880 }
 881
 882 let SubtargetPredicate = isVI in {
 883 def S_WAKEUP : SOPP <0x00000003, (ins), "s_wakeup"> {
 884   let simm16 = 0;
 885   let mayLoad = 1;
 886   let mayStore = 1;
 887 }
 888 }
 889
 890 let mayLoad = 1, mayStore = 1, hasSideEffects = 1 in
 891 def S_WAITCNT : SOPP <0x0000000c, (ins WAIT_FLAG:$simm16), "s_waitcnt $simm16">;
 892 def S_SETHALT : SOPP <0x0000000d, (ins i16imm:$simm16), "s_sethalt $simm16">;
 893 def S_SETKILL : SOPP <0x0000000b, (ins i16imm:$simm16), "s_setkill $simm16">;
 894
 895 // On SI the documentation says sleep for approximately 64 * low 2
 896 // bits, consistent with the reported maximum of 448. On VI the
 897 // maximum reported is 960 cycles, so 960 / 64 = 15 max, so is the
 898 // maximum really 15 on VI?
 899 def S_SLEEP : SOPP <0x0000000e, (ins i32imm:$simm16),
 900   "s_sleep $simm16", [(int_amdgcn_s_sleep SIMM16bit:$simm16)]> {
 901   let hasSideEffects = 1;
 902   let mayLoad = 1;
 903   let mayStore = 1;
 904 }
 905
 906 def S_SETPRIO : SOPP <0x0000000f, (ins i16imm:$simm16), "s_setprio $simm16">;
 907
 908 let Uses = [EXEC, M0] in {
 909 // FIXME: Should this be mayLoad+mayStore?
 910 def S_SENDMSG : SOPP <0x00000010, (ins SendMsgImm:$simm16), "s_sendmsg $simm16",
 911   [(AMDGPUsendmsg (i32 imm:$simm16))]
 912 >;
 913
 914 def S_SENDMSGHALT : SOPP <0x00000011, (ins SendMsgImm:$simm16), "s_sendmsghalt $simm16",
 915   [(AMDGPUsendmsghalt (i32 imm:$simm16))]
 916 >;
 917 } // End Uses = [EXEC, M0]
 918
 919 def S_TRAP : SOPP <0x00000012, (ins i16imm:$simm16), "s_trap $simm16">;
 920 def S_ICACHE_INV : SOPP <0x00000013, (ins), "s_icache_inv"> {
 921   let simm16 = 0;
 922 }
 923 def S_INCPERFLEVEL : SOPP <0x00000014, (ins i32imm:$simm16), "s_incperflevel $simm16",
 924   [(int_amdgcn_s_incperflevel SIMM16bit:$simm16)]> {
 925   let hasSideEffects = 1;
 926   let mayLoad = 1;
 927   let mayStore = 1;
 928 }
 929 def S_DECPERFLEVEL : SOPP <0x00000015, (ins i32imm:$simm16), "s_decperflevel $simm16",
 930   [(int_amdgcn_s_decperflevel SIMM16bit:$simm16)]> {
 931   let hasSideEffects = 1;
 932   let mayLoad = 1;
 933   let mayStore = 1;
 934 }
 935 def S_TTRACEDATA : SOPP <0x00000016, (ins), "s_ttracedata"> {
 936   let simm16 = 0;
 937 }
 938
 939 let SubtargetPredicate = HasVGPRIndexMode in {
 940 def S_SET_GPR_IDX_OFF : SOPP<0x1c, (ins), "s_set_gpr_idx_off"> {
 941   let simm16 = 0;
 942 }
 943 }
 944 } // End hasSideEffects
 945
 946 let SubtargetPredicate = HasVGPRIndexMode in {
 947 def S_SET_GPR_IDX_MODE : SOPP<0x1d, (ins GPRIdxMode:$simm16),
 948   "s_set_gpr_idx_mode$simm16"> {
 949   let Defs = [M0];
 950 }
 951 }
 952
 953 //===----------------------------------------------------------------------===//
 954 // S_GETREG_B32 Intrinsic Pattern.
 955 //===----------------------------------------------------------------------===//
 956 def : GCNPat <
 957   (int_amdgcn_s_getreg imm:$simm16),
 958   (S_GETREG_B32 (as_i16imm $simm16))
 959 >;
 960
 961 //===----------------------------------------------------------------------===//
 962 // SOP1 Patterns
 963 //===----------------------------------------------------------------------===//
 964
 965 def : GCNPat <
 966   (i64 (ctpop i64:$src)),
 967     (i64 (REG_SEQUENCE SReg_64,
 968      (i32 (COPY_TO_REGCLASS (S_BCNT1_I32_B64 $src), SReg_32)), sub0,
 969      (S_MOV_B32 (i32 0)), sub1))
 970 >;
 971
 972 def : GCNPat <
 973   (i32 (smax i32:$x, (i32 (ineg i32:$x)))),
 974   (S_ABS_I32 $x)
 975 >;
 976
 977 def : GCNPat <
 978   (i16 imm:$imm),
 979   (S_MOV_B32 imm:$imm)
 980 >;
 981
 982 // Same as a 32-bit inreg
 983 def : GCNPat<
 984   (i32 (sext i16:$src)),
 985   (S_SEXT_I32_I16 $src)
 986 >;
 987
 988
 989 //===----------------------------------------------------------------------===//
 990 // SOP2 Patterns
 991 //===----------------------------------------------------------------------===//
 992
 993 // V_ADD_I32_e32/S_ADD_U32 produces carry in VCC/SCC. For the vector
 994 // case, the sgpr-copies pass will fix this to use the vector version.
 995 def : GCNPat <
 996   (i32 (addc i32:$src0, i32:$src1)),
 997   (S_ADD_U32 $src0, $src1)
 998 >;
 999
1000 // FIXME: We need to use COPY_TO_REGCLASS to work-around the fact that
1001 // REG_SEQUENCE patterns don't support instructions with multiple
1002 // outputs.
1003 def : GCNPat<
1004   (i64 (zext i16:$src)),
1005     (REG_SEQUENCE SReg_64,
1006       (i32 (COPY_TO_REGCLASS (S_AND_B32 $src, (S_MOV_B32 (i32 0xffff))), SGPR_32)), sub0,
1007       (S_MOV_B32 (i32 0)), sub1)
1008 >;
1009
1010 def : GCNPat <
1011   (i64 (sext i16:$src)),
1012     (REG_SEQUENCE SReg_64, (i32 (S_SEXT_I32_I16 $src)), sub0,
1013     (i32 (COPY_TO_REGCLASS (S_ASHR_I32 (i32 (S_SEXT_I32_I16 $src)), (S_MOV_B32 (i32 31))), SGPR_32)), sub1)
1014 >;
1015
1016 def : GCNPat<
1017   (i32 (zext i16:$src)),
1018   (S_AND_B32 (S_MOV_B32 (i32 0xffff)), $src)
1019 >;
1020
1021
1022
1023 //===----------------------------------------------------------------------===//
1024 // SOPP Patterns
1025 //===----------------------------------------------------------------------===//
1026
1027 def : GCNPat <
1028   (int_amdgcn_s_waitcnt i32:$simm16),
1029   (S_WAITCNT (as_i16imm $simm16))
1030 >;
1031
1032
1033 //===----------------------------------------------------------------------===//
1034 // Real target instructions, move this to the appropriate subtarget TD file
1035 //===----------------------------------------------------------------------===//
1036
1037 class Select_si<string opName> :
1038   SIMCInstr<opName, SIEncodingFamily.SI> {
1039   list<Predicate> AssemblerPredicates = [isSICI];
1040   string DecoderNamespace = "SICI";
1041 }
1042
1043 class SOP1_Real_si<bits<8> op, SOP1_Pseudo ps> :
1044   SOP1_Real<op, ps>,
1045   Select_si<ps.Mnemonic>;
1046
1047 class SOP2_Real_si<bits<7> op, SOP2_Pseudo ps> :
1048   SOP2_Real<op, ps>,
1049   Select_si<ps.Mnemonic>;
1050
1051 class SOPK_Real_si<bits<5> op, SOPK_Pseudo ps> :
1052   SOPK_Real32<op, ps>,
1053   Select_si<ps.Mnemonic>;
1054
1055 def S_MOV_B32_si           : SOP1_Real_si <0x03, S_MOV_B32>;
1056 def S_MOV_B64_si           : SOP1_Real_si <0x04, S_MOV_B64>;
1057 def S_CMOV_B32_si          : SOP1_Real_si <0x05, S_CMOV_B32>;
1058 def S_CMOV_B64_si          : SOP1_Real_si <0x06, S_CMOV_B64>;
1059 def S_NOT_B32_si           : SOP1_Real_si <0x07, S_NOT_B32>;
1060 def S_NOT_B64_si           : SOP1_Real_si <0x08, S_NOT_B64>;
1061 def S_WQM_B32_si           : SOP1_Real_si <0x09, S_WQM_B32>;
1062 def S_WQM_B64_si           : SOP1_Real_si <0x0a, S_WQM_B64>;
1063 def S_BREV_B32_si          : SOP1_Real_si <0x0b, S_BREV_B32>;
1064 def S_BREV_B64_si          : SOP1_Real_si <0x0c, S_BREV_B64>;
1065 def S_BCNT0_I32_B32_si     : SOP1_Real_si <0x0d, S_BCNT0_I32_B32>;
1066 def S_BCNT0_I32_B64_si     : SOP1_Real_si <0x0e, S_BCNT0_I32_B64>;
1067 def S_BCNT1_I32_B32_si     : SOP1_Real_si <0x0f, S_BCNT1_I32_B32>;
1068 def S_BCNT1_I32_B64_si     : SOP1_Real_si <0x10, S_BCNT1_I32_B64>;
1069 def S_FF0_I32_B32_si       : SOP1_Real_si <0x11, S_FF0_I32_B32>;
1070 def S_FF0_I32_B64_si       : SOP1_Real_si <0x12, S_FF0_I32_B64>;
1071 def S_FF1_I32_B32_si       : SOP1_Real_si <0x13, S_FF1_I32_B32>;
1072 def S_FF1_I32_B64_si       : SOP1_Real_si <0x14, S_FF1_I32_B64>;
1073 def S_FLBIT_I32_B32_si     : SOP1_Real_si <0x15, S_FLBIT_I32_B32>;
1074 def S_FLBIT_I32_B64_si     : SOP1_Real_si <0x16, S_FLBIT_I32_B64>;
1075 def S_FLBIT_I32_si         : SOP1_Real_si <0x17, S_FLBIT_I32>;
1076 def S_FLBIT_I32_I64_si     : SOP1_Real_si <0x18, S_FLBIT_I32_I64>;
1077 def S_SEXT_I32_I8_si       : SOP1_Real_si <0x19, S_SEXT_I32_I8>;
1078 def S_SEXT_I32_I16_si      : SOP1_Real_si <0x1a, S_SEXT_I32_I16>;
1079 def S_BITSET0_B32_si       : SOP1_Real_si <0x1b, S_BITSET0_B32>;
1080 def S_BITSET0_B64_si       : SOP1_Real_si <0x1c, S_BITSET0_B64>;
1081 def S_BITSET1_B32_si       : SOP1_Real_si <0x1d, S_BITSET1_B32>;
1082 def S_BITSET1_B64_si       : SOP1_Real_si <0x1e, S_BITSET1_B64>;
1083 def S_GETPC_B64_si         : SOP1_Real_si <0x1f, S_GETPC_B64>;
1084 def S_SETPC_B64_si         : SOP1_Real_si <0x20, S_SETPC_B64>;
1085 def S_SWAPPC_B64_si        : SOP1_Real_si <0x21, S_SWAPPC_B64>;
1086 def S_RFE_B64_si           : SOP1_Real_si <0x22, S_RFE_B64>;
1087 def S_AND_SAVEEXEC_B64_si  : SOP1_Real_si <0x24, S_AND_SAVEEXEC_B64>;
1088 def S_OR_SAVEEXEC_B64_si   : SOP1_Real_si <0x25, S_OR_SAVEEXEC_B64>;
1089 def S_XOR_SAVEEXEC_B64_si  : SOP1_Real_si <0x26, S_XOR_SAVEEXEC_B64>;
1090 def S_ANDN2_SAVEEXEC_B64_si: SOP1_Real_si <0x27, S_ANDN2_SAVEEXEC_B64>;
1091 def S_ORN2_SAVEEXEC_B64_si : SOP1_Real_si <0x28, S_ORN2_SAVEEXEC_B64>;
1092 def S_NAND_SAVEEXEC_B64_si : SOP1_Real_si <0x29, S_NAND_SAVEEXEC_B64>;
1093 def S_NOR_SAVEEXEC_B64_si  : SOP1_Real_si <0x2a, S_NOR_SAVEEXEC_B64>;
1094 def S_XNOR_SAVEEXEC_B64_si : SOP1_Real_si <0x2b, S_XNOR_SAVEEXEC_B64>;
1095 def S_QUADMASK_B32_si      : SOP1_Real_si <0x2c, S_QUADMASK_B32>;
1096 def S_QUADMASK_B64_si      : SOP1_Real_si <0x2d, S_QUADMASK_B64>;
1097 def S_MOVRELS_B32_si       : SOP1_Real_si <0x2e, S_MOVRELS_B32>;
1098 def S_MOVRELS_B64_si       : SOP1_Real_si <0x2f, S_MOVRELS_B64>;
1099 def S_MOVRELD_B32_si       : SOP1_Real_si <0x30, S_MOVRELD_B32>;
1100 def S_MOVRELD_B64_si       : SOP1_Real_si <0x31, S_MOVRELD_B64>;
1101 def S_CBRANCH_JOIN_si      : SOP1_Real_si <0x32, S_CBRANCH_JOIN>;
1102 def S_MOV_REGRD_B32_si     : SOP1_Real_si <0x33, S_MOV_REGRD_B32>;
1103 def S_ABS_I32_si           : SOP1_Real_si <0x34, S_ABS_I32>;
1104 def S_MOV_FED_B32_si       : SOP1_Real_si <0x35, S_MOV_FED_B32>;
1105
1106 def S_ADD_U32_si           : SOP2_Real_si <0x00, S_ADD_U32>;
1107 def S_ADD_I32_si           : SOP2_Real_si <0x02, S_ADD_I32>;
1108 def S_SUB_U32_si           : SOP2_Real_si <0x01, S_SUB_U32>;
1109 def S_SUB_I32_si           : SOP2_Real_si <0x03, S_SUB_I32>;
1110 def S_ADDC_U32_si          : SOP2_Real_si <0x04, S_ADDC_U32>;
1111 def S_SUBB_U32_si          : SOP2_Real_si <0x05, S_SUBB_U32>;
1112 def S_MIN_I32_si           : SOP2_Real_si <0x06, S_MIN_I32>;
1113 def S_MIN_U32_si           : SOP2_Real_si <0x07, S_MIN_U32>;
1114 def S_MAX_I32_si           : SOP2_Real_si <0x08, S_MAX_I32>;
1115 def S_MAX_U32_si           : SOP2_Real_si <0x09, S_MAX_U32>;
1116 def S_CSELECT_B32_si       : SOP2_Real_si <0x0a, S_CSELECT_B32>;
1117 def S_CSELECT_B64_si       : SOP2_Real_si <0x0b, S_CSELECT_B64>;
1118 def S_AND_B32_si           : SOP2_Real_si <0x0e, S_AND_B32>;
1119 def S_AND_B64_si           : SOP2_Real_si <0x0f, S_AND_B64>;
1120 def S_OR_B32_si            : SOP2_Real_si <0x10, S_OR_B32>;
1121 def S_OR_B64_si            : SOP2_Real_si <0x11, S_OR_B64>;
1122 def S_XOR_B32_si           : SOP2_Real_si <0x12, S_XOR_B32>;
1123 def S_XOR_B64_si           : SOP2_Real_si <0x13, S_XOR_B64>;
1124 def S_ANDN2_B32_si         : SOP2_Real_si <0x14, S_ANDN2_B32>;
1125 def S_ANDN2_B64_si         : SOP2_Real_si <0x15, S_ANDN2_B64>;
1126 def S_ORN2_B32_si          : SOP2_Real_si <0x16, S_ORN2_B32>;
1127 def S_ORN2_B64_si          : SOP2_Real_si <0x17, S_ORN2_B64>;
1128 def S_NAND_B32_si          : SOP2_Real_si <0x18, S_NAND_B32>;
1129 def S_NAND_B64_si          : SOP2_Real_si <0x19, S_NAND_B64>;
1130 def S_NOR_B32_si           : SOP2_Real_si <0x1a, S_NOR_B32>;
1131 def S_NOR_B64_si           : SOP2_Real_si <0x1b, S_NOR_B64>;
1132 def S_XNOR_B32_si          : SOP2_Real_si <0x1c, S_XNOR_B32>;
1133 def S_XNOR_B64_si          : SOP2_Real_si <0x1d, S_XNOR_B64>;
1134 def S_LSHL_B32_si          : SOP2_Real_si <0x1e, S_LSHL_B32>;
1135 def S_LSHL_B64_si          : SOP2_Real_si <0x1f, S_LSHL_B64>;
1136 def S_LSHR_B32_si          : SOP2_Real_si <0x20, S_LSHR_B32>;
1137 def S_LSHR_B64_si          : SOP2_Real_si <0x21, S_LSHR_B64>;
1138 def S_ASHR_I32_si          : SOP2_Real_si <0x22, S_ASHR_I32>;
1139 def S_ASHR_I64_si          : SOP2_Real_si <0x23, S_ASHR_I64>;
1140 def S_BFM_B32_si           : SOP2_Real_si <0x24, S_BFM_B32>;
1141 def S_BFM_B64_si           : SOP2_Real_si <0x25, S_BFM_B64>;
1142 def S_MUL_I32_si           : SOP2_Real_si <0x26, S_MUL_I32>;
1143 def S_BFE_U32_si           : SOP2_Real_si <0x27, S_BFE_U32>;
1144 def S_BFE_I32_si           : SOP2_Real_si <0x28, S_BFE_I32>;
1145 def S_BFE_U64_si           : SOP2_Real_si <0x29, S_BFE_U64>;
1146 def S_BFE_I64_si           : SOP2_Real_si <0x2a, S_BFE_I64>;
1147 def S_CBRANCH_G_FORK_si    : SOP2_Real_si <0x2b, S_CBRANCH_G_FORK>;
1148 def S_ABSDIFF_I32_si       : SOP2_Real_si <0x2c, S_ABSDIFF_I32>;
1149
1150 def S_MOVK_I32_si          : SOPK_Real_si <0x00, S_MOVK_I32>;
1151 def S_CMOVK_I32_si         : SOPK_Real_si <0x02, S_CMOVK_I32>;
1152 def S_CMPK_EQ_I32_si       : SOPK_Real_si <0x03, S_CMPK_EQ_I32>;
1153 def S_CMPK_LG_I32_si       : SOPK_Real_si <0x04, S_CMPK_LG_I32>;
1154 def S_CMPK_GT_I32_si       : SOPK_Real_si <0x05, S_CMPK_GT_I32>;
1155 def S_CMPK_GE_I32_si       : SOPK_Real_si <0x06, S_CMPK_GE_I32>;
1156 def S_CMPK_LT_I32_si       : SOPK_Real_si <0x07, S_CMPK_LT_I32>;
1157 def S_CMPK_LE_I32_si       : SOPK_Real_si <0x08, S_CMPK_LE_I32>;
1158 def S_CMPK_EQ_U32_si       : SOPK_Real_si <0x09, S_CMPK_EQ_U32>;
1159 def S_CMPK_LG_U32_si       : SOPK_Real_si <0x0a, S_CMPK_LG_U32>;
1160 def S_CMPK_GT_U32_si       : SOPK_Real_si <0x0b, S_CMPK_GT_U32>;
1161 def S_CMPK_GE_U32_si       : SOPK_Real_si <0x0c, S_CMPK_GE_U32>;
1162 def S_CMPK_LT_U32_si       : SOPK_Real_si <0x0d, S_CMPK_LT_U32>;
1163 def S_CMPK_LE_U32_si       : SOPK_Real_si <0x0e, S_CMPK_LE_U32>;
1164 def S_ADDK_I32_si          : SOPK_Real_si <0x0f, S_ADDK_I32>;
1165 def S_MULK_I32_si          : SOPK_Real_si <0x10, S_MULK_I32>;
1166 def S_CBRANCH_I_FORK_si    : SOPK_Real_si <0x11, S_CBRANCH_I_FORK>;
1167 def S_GETREG_B32_si        : SOPK_Real_si <0x12, S_GETREG_B32>;
1168 def S_SETREG_B32_si        : SOPK_Real_si <0x13, S_SETREG_B32>;
1169 //def S_GETREG_REGRD_B32_si  : SOPK_Real_si <0x14, S_GETREG_REGRD_B32>; // see pseudo for comments
1170 def S_SETREG_IMM32_B32_si  : SOPK_Real64<0x15, S_SETREG_IMM32_B32>,
1171                              Select_si<S_SETREG_IMM32_B32.Mnemonic>;
1172
1173
1174 class Select_vi<string opName> :
1175   SIMCInstr<opName, SIEncodingFamily.VI> {
1176   list<Predicate> AssemblerPredicates = [isVI];
1177   string DecoderNamespace = "VI";
1178 }
1179
1180 class SOP1_Real_vi<bits<8> op, SOP1_Pseudo ps> :
1181   SOP1_Real<op, ps>,
1182   Select_vi<ps.Mnemonic>;
1183
1184
1185 class SOP2_Real_vi<bits<7> op, SOP2_Pseudo ps> :
1186   SOP2_Real<op, ps>,
1187   Select_vi<ps.Mnemonic>;
1188
1189 class SOPK_Real_vi<bits<5> op, SOPK_Pseudo ps> :
1190   SOPK_Real32<op, ps>,
1191   Select_vi<ps.Mnemonic>;
1192
1193 def S_MOV_B32_vi           : SOP1_Real_vi <0x00, S_MOV_B32>;
1194 def S_MOV_B64_vi           : SOP1_Real_vi <0x01, S_MOV_B64>;
1195 def S_CMOV_B32_vi          : SOP1_Real_vi <0x02, S_CMOV_B32>;
1196 def S_CMOV_B64_vi          : SOP1_Real_vi <0x03, S_CMOV_B64>;
1197 def S_NOT_B32_vi           : SOP1_Real_vi <0x04, S_NOT_B32>;
1198 def S_NOT_B64_vi           : SOP1_Real_vi <0x05, S_NOT_B64>;
1199 def S_WQM_B32_vi           : SOP1_Real_vi <0x06, S_WQM_B32>;
1200 def S_WQM_B64_vi           : SOP1_Real_vi <0x07, S_WQM_B64>;
1201 def S_BREV_B32_vi          : SOP1_Real_vi <0x08, S_BREV_B32>;
1202 def S_BREV_B64_vi          : SOP1_Real_vi <0x09, S_BREV_B64>;
1203 def S_BCNT0_I32_B32_vi     : SOP1_Real_vi <0x0a, S_BCNT0_I32_B32>;
1204 def S_BCNT0_I32_B64_vi     : SOP1_Real_vi <0x0b, S_BCNT0_I32_B64>;
1205 def S_BCNT1_I32_B32_vi     : SOP1_Real_vi <0x0c, S_BCNT1_I32_B32>;
1206 def S_BCNT1_I32_B64_vi     : SOP1_Real_vi <0x0d, S_BCNT1_I32_B64>;
1207 def S_FF0_I32_B32_vi       : SOP1_Real_vi <0x0e, S_FF0_I32_B32>;
1208 def S_FF0_I32_B64_vi       : SOP1_Real_vi <0x0f, S_FF0_I32_B64>;
1209 def S_FF1_I32_B32_vi       : SOP1_Real_vi <0x10, S_FF1_I32_B32>;
1210 def S_FF1_I32_B64_vi       : SOP1_Real_vi <0x11, S_FF1_I32_B64>;
1211 def S_FLBIT_I32_B32_vi     : SOP1_Real_vi <0x12, S_FLBIT_I32_B32>;
1212 def S_FLBIT_I32_B64_vi     : SOP1_Real_vi <0x13, S_FLBIT_I32_B64>;
1213 def S_FLBIT_I32_vi         : SOP1_Real_vi <0x14, S_FLBIT_I32>;
1214 def S_FLBIT_I32_I64_vi     : SOP1_Real_vi <0x15, S_FLBIT_I32_I64>;
1215 def S_SEXT_I32_I8_vi       : SOP1_Real_vi <0x16, S_SEXT_I32_I8>;
1216 def S_SEXT_I32_I16_vi      : SOP1_Real_vi <0x17, S_SEXT_I32_I16>;
1217 def S_BITSET0_B32_vi       : SOP1_Real_vi <0x18, S_BITSET0_B32>;
1218 def S_BITSET0_B64_vi       : SOP1_Real_vi <0x19, S_BITSET0_B64>;
1219 def S_BITSET1_B32_vi       : SOP1_Real_vi <0x1a, S_BITSET1_B32>;
1220 def S_BITSET1_B64_vi       : SOP1_Real_vi <0x1b, S_BITSET1_B64>;
1221 def S_GETPC_B64_vi         : SOP1_Real_vi <0x1c, S_GETPC_B64>;
1222 def S_SETPC_B64_vi         : SOP1_Real_vi <0x1d, S_SETPC_B64>;
1223 def S_SWAPPC_B64_vi        : SOP1_Real_vi <0x1e, S_SWAPPC_B64>;
1224 def S_RFE_B64_vi           : SOP1_Real_vi <0x1f, S_RFE_B64>;
1225 def S_AND_SAVEEXEC_B64_vi  : SOP1_Real_vi <0x20, S_AND_SAVEEXEC_B64>;
1226 def S_OR_SAVEEXEC_B64_vi   : SOP1_Real_vi <0x21, S_OR_SAVEEXEC_B64>;
1227 def S_XOR_SAVEEXEC_B64_vi  : SOP1_Real_vi <0x22, S_XOR_SAVEEXEC_B64>;
1228 def S_ANDN2_SAVEEXEC_B64_vi: SOP1_Real_vi <0x23, S_ANDN2_SAVEEXEC_B64>;
1229 def S_ORN2_SAVEEXEC_B64_vi : SOP1_Real_vi <0x24, S_ORN2_SAVEEXEC_B64>;
1230 def S_NAND_SAVEEXEC_B64_vi : SOP1_Real_vi <0x25, S_NAND_SAVEEXEC_B64>;
1231 def S_NOR_SAVEEXEC_B64_vi  : SOP1_Real_vi <0x26, S_NOR_SAVEEXEC_B64>;
1232 def S_XNOR_SAVEEXEC_B64_vi : SOP1_Real_vi <0x27, S_XNOR_SAVEEXEC_B64>;
1233 def S_QUADMASK_B32_vi      : SOP1_Real_vi <0x28, S_QUADMASK_B32>;
1234 def S_QUADMASK_B64_vi      : SOP1_Real_vi <0x29, S_QUADMASK_B64>;
1235 def S_MOVRELS_B32_vi       : SOP1_Real_vi <0x2a, S_MOVRELS_B32>;
1236 def S_MOVRELS_B64_vi       : SOP1_Real_vi <0x2b, S_MOVRELS_B64>;
1237 def S_MOVRELD_B32_vi       : SOP1_Real_vi <0x2c, S_MOVRELD_B32>;
1238 def S_MOVRELD_B64_vi       : SOP1_Real_vi <0x2d, S_MOVRELD_B64>;
1239 def S_CBRANCH_JOIN_vi      : SOP1_Real_vi <0x2e, S_CBRANCH_JOIN>;
1240 def S_MOV_REGRD_B32_vi     : SOP1_Real_vi <0x2f, S_MOV_REGRD_B32>;
1241 def S_ABS_I32_vi           : SOP1_Real_vi <0x30, S_ABS_I32>;
1242 def S_MOV_FED_B32_vi       : SOP1_Real_vi <0x31, S_MOV_FED_B32>;
1243 def S_SET_GPR_IDX_IDX_vi   : SOP1_Real_vi <0x32, S_SET_GPR_IDX_IDX>;
1244
1245 def S_ADD_U32_vi           : SOP2_Real_vi <0x00, S_ADD_U32>;
1246 def S_ADD_I32_vi           : SOP2_Real_vi <0x02, S_ADD_I32>;
1247 def S_SUB_U32_vi           : SOP2_Real_vi <0x01, S_SUB_U32>;
1248 def S_SUB_I32_vi           : SOP2_Real_vi <0x03, S_SUB_I32>;
1249 def S_ADDC_U32_vi          : SOP2_Real_vi <0x04, S_ADDC_U32>;
1250 def S_SUBB_U32_vi          : SOP2_Real_vi <0x05, S_SUBB_U32>;
1251 def S_MIN_I32_vi           : SOP2_Real_vi <0x06, S_MIN_I32>;
1252 def S_MIN_U32_vi           : SOP2_Real_vi <0x07, S_MIN_U32>;
1253 def S_MAX_I32_vi           : SOP2_Real_vi <0x08, S_MAX_I32>;
1254 def S_MAX_U32_vi           : SOP2_Real_vi <0x09, S_MAX_U32>;
1255 def S_CSELECT_B32_vi       : SOP2_Real_vi <0x0a, S_CSELECT_B32>;
1256 def S_CSELECT_B64_vi       : SOP2_Real_vi <0x0b, S_CSELECT_B64>;
1257 def S_AND_B32_vi           : SOP2_Real_vi <0x0c, S_AND_B32>;
1258 def S_AND_B64_vi           : SOP2_Real_vi <0x0d, S_AND_B64>;
1259 def S_OR_B32_vi            : SOP2_Real_vi <0x0e, S_OR_B32>;
1260 def S_OR_B64_vi            : SOP2_Real_vi <0x0f, S_OR_B64>;
1261 def S_XOR_B32_vi           : SOP2_Real_vi <0x10, S_XOR_B32>;
1262 def S_XOR_B64_vi           : SOP2_Real_vi <0x11, S_XOR_B64>;
1263 def S_ANDN2_B32_vi         : SOP2_Real_vi <0x12, S_ANDN2_B32>;
1264 def S_ANDN2_B64_vi         : SOP2_Real_vi <0x13, S_ANDN2_B64>;
1265 def S_ORN2_B32_vi          : SOP2_Real_vi <0x14, S_ORN2_B32>;
1266 def S_ORN2_B64_vi          : SOP2_Real_vi <0x15, S_ORN2_B64>;
1267 def S_NAND_B32_vi          : SOP2_Real_vi <0x16, S_NAND_B32>;
1268 def S_NAND_B64_vi          : SOP2_Real_vi <0x17, S_NAND_B64>;
1269 def S_NOR_B32_vi           : SOP2_Real_vi <0x18, S_NOR_B32>;
1270 def S_NOR_B64_vi           : SOP2_Real_vi <0x19, S_NOR_B64>;
1271 def S_XNOR_B32_vi          : SOP2_Real_vi <0x1a, S_XNOR_B32>;
1272 def S_XNOR_B64_vi          : SOP2_Real_vi <0x1b, S_XNOR_B64>;
1273 def S_LSHL_B32_vi          : SOP2_Real_vi <0x1c, S_LSHL_B32>;
1274 def S_LSHL_B64_vi          : SOP2_Real_vi <0x1d, S_LSHL_B64>;
1275 def S_LSHR_B32_vi          : SOP2_Real_vi <0x1e, S_LSHR_B32>;
1276 def S_LSHR_B64_vi          : SOP2_Real_vi <0x1f, S_LSHR_B64>;
1277 def S_ASHR_I32_vi          : SOP2_Real_vi <0x20, S_ASHR_I32>;
1278 def S_ASHR_I64_vi          : SOP2_Real_vi <0x21, S_ASHR_I64>;
1279 def S_BFM_B32_vi           : SOP2_Real_vi <0x22, S_BFM_B32>;
1280 def S_BFM_B64_vi           : SOP2_Real_vi <0x23, S_BFM_B64>;
1281 def S_MUL_I32_vi           : SOP2_Real_vi <0x24, S_MUL_I32>;
1282 def S_BFE_U32_vi           : SOP2_Real_vi <0x25, S_BFE_U32>;
1283 def S_BFE_I32_vi           : SOP2_Real_vi <0x26, S_BFE_I32>;
1284 def S_BFE_U64_vi           : SOP2_Real_vi <0x27, S_BFE_U64>;
1285 def S_BFE_I64_vi           : SOP2_Real_vi <0x28, S_BFE_I64>;
1286 def S_CBRANCH_G_FORK_vi    : SOP2_Real_vi <0x29, S_CBRANCH_G_FORK>;
1287 def S_ABSDIFF_I32_vi       : SOP2_Real_vi <0x2a, S_ABSDIFF_I32>;
1288 def S_PACK_LL_B32_B16_vi   : SOP2_Real_vi <0x32, S_PACK_LL_B32_B16>;
1289 def S_PACK_LH_B32_B16_vi   : SOP2_Real_vi <0x33, S_PACK_LH_B32_B16>;
1290 def S_PACK_HH_B32_B16_vi   : SOP2_Real_vi <0x34, S_PACK_HH_B32_B16>;
1291 def S_RFE_RESTORE_B64_vi   : SOP2_Real_vi <0x2b, S_RFE_RESTORE_B64>;
1292
1293 def S_MOVK_I32_vi          : SOPK_Real_vi <0x00, S_MOVK_I32>;
1294 def S_CMOVK_I32_vi         : SOPK_Real_vi <0x01, S_CMOVK_I32>;
1295 def S_CMPK_EQ_I32_vi       : SOPK_Real_vi <0x02, S_CMPK_EQ_I32>;
1296 def S_CMPK_LG_I32_vi       : SOPK_Real_vi <0x03, S_CMPK_LG_I32>;
1297 def S_CMPK_GT_I32_vi       : SOPK_Real_vi <0x04, S_CMPK_GT_I32>;
1298 def S_CMPK_GE_I32_vi       : SOPK_Real_vi <0x05, S_CMPK_GE_I32>;
1299 def S_CMPK_LT_I32_vi       : SOPK_Real_vi <0x06, S_CMPK_LT_I32>;
1300 def S_CMPK_LE_I32_vi       : SOPK_Real_vi <0x07, S_CMPK_LE_I32>;
1301 def S_CMPK_EQ_U32_vi       : SOPK_Real_vi <0x08, S_CMPK_EQ_U32>;
1302 def S_CMPK_LG_U32_vi       : SOPK_Real_vi <0x09, S_CMPK_LG_U32>;
1303 def S_CMPK_GT_U32_vi       : SOPK_Real_vi <0x0A, S_CMPK_GT_U32>;
1304 def S_CMPK_GE_U32_vi       : SOPK_Real_vi <0x0B, S_CMPK_GE_U32>;
1305 def S_CMPK_LT_U32_vi       : SOPK_Real_vi <0x0C, S_CMPK_LT_U32>;
1306 def S_CMPK_LE_U32_vi       : SOPK_Real_vi <0x0D, S_CMPK_LE_U32>;
1307 def S_ADDK_I32_vi          : SOPK_Real_vi <0x0E, S_ADDK_I32>;
1308 def S_MULK_I32_vi          : SOPK_Real_vi <0x0F, S_MULK_I32>;
1309 def S_CBRANCH_I_FORK_vi    : SOPK_Real_vi <0x10, S_CBRANCH_I_FORK>;
1310 def S_GETREG_B32_vi        : SOPK_Real_vi <0x11, S_GETREG_B32>;
1311 def S_SETREG_B32_vi        : SOPK_Real_vi <0x12, S_SETREG_B32>;
1312 //def S_GETREG_REGRD_B32_vi  : SOPK_Real_vi <0x13, S_GETREG_REGRD_B32>; // see pseudo for comments
1313 def S_SETREG_IMM32_B32_vi  : SOPK_Real64<0x14, S_SETREG_IMM32_B32>,
1314                              Select_vi<S_SETREG_IMM32_B32.Mnemonic>;