contrib/llvm/lib/Target/AMDGPU/SOPInstructions.td

   1 //===-- SOPInstructions.td - SOP Instruction Defintions -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 def GPRIdxModeMatchClass : AsmOperandClass {
  11   let Name = "GPRIdxMode";
  12   let PredicateMethod = "isGPRIdxMode";
  13   let RenderMethod = "addImmOperands";
  14 }
  15
  16 def GPRIdxMode : Operand<i32> {
  17   let PrintMethod = "printVGPRIndexMode";
  18   let ParserMatchClass = GPRIdxModeMatchClass;
  19   let OperandType = "OPERAND_IMMEDIATE";
  20 }
  21
  22 //===----------------------------------------------------------------------===//
  23 // SOP1 Instructions
  24 //===----------------------------------------------------------------------===//
  25
  26 class SOP1_Pseudo <string opName, dag outs, dag ins,
  27                    string asmOps, list<dag> pattern=[]> :
  28   InstSI <outs, ins, "", pattern>,
  29   SIMCInstr<opName, SIEncodingFamily.NONE> {
  30   let isPseudo = 1;
  31   let isCodeGenOnly = 1;
  32   let SubtargetPredicate = isGCN;
  33
  34   let mayLoad = 0;
  35   let mayStore = 0;
  36   let hasSideEffects = 0;
  37   let SALU = 1;
  38   let SOP1 = 1;
  39   let SchedRW = [WriteSALU];
  40   let Size = 4;
  41   let UseNamedOperandTable = 1;
  42
  43   string Mnemonic = opName;
  44   string AsmOperands = asmOps;
  45
  46   bits<1> has_src0 = 1;
  47   bits<1> has_sdst = 1;
  48 }
  49
  50 class SOP1_Real<bits<8> op, SOP1_Pseudo ps> :
  51   InstSI <ps.OutOperandList, ps.InOperandList,
  52           ps.Mnemonic # " " # ps.AsmOperands, []>,
  53   Enc32 {
  54
  55   let isPseudo = 0;
  56   let isCodeGenOnly = 0;
  57   let Size = 4;
  58
  59   // copy relevant pseudo op flags
  60   let SubtargetPredicate = ps.SubtargetPredicate;
  61   let AsmMatchConverter  = ps.AsmMatchConverter;
  62
  63   // encoding
  64   bits<7> sdst;
  65   bits<8> src0;
  66
  67   let Inst{7-0} = !if(ps.has_src0, src0, ?);
  68   let Inst{15-8} = op;
  69   let Inst{22-16} = !if(ps.has_sdst, sdst, ?);
  70   let Inst{31-23} = 0x17d; //encoding;
  71 }
  72
  73 class SOP1_32 <string opName, list<dag> pattern=[]> : SOP1_Pseudo <
  74   opName, (outs SReg_32:$sdst), (ins SSrc_b32:$src0),
  75   "$sdst, $src0", pattern
  76 >;
  77
  78 // 32-bit input, no output.
  79 class SOP1_0_32 <string opName, list<dag> pattern = []> : SOP1_Pseudo <
  80   opName, (outs), (ins SSrc_b32:$src0),
  81   "$src0", pattern> {
  82   let has_sdst = 0;
  83 }
  84
  85 class SOP1_0_32R <string opName, list<dag> pattern = []> : SOP1_Pseudo <
  86   opName, (outs), (ins SReg_32:$src0),
  87   "$src0", pattern> {
  88   let has_sdst = 0;
  89 }
  90
  91 class SOP1_64 <string opName, list<dag> pattern=[]> : SOP1_Pseudo <
  92   opName, (outs SReg_64:$sdst), (ins SSrc_b64:$src0),
  93   "$sdst, $src0", pattern
  94 >;
  95
  96 // 64-bit input, 32-bit output.
  97 class SOP1_32_64 <string opName, list<dag> pattern=[]> : SOP1_Pseudo <
  98   opName, (outs SReg_32:$sdst), (ins SSrc_b64:$src0),
  99   "$sdst, $src0", pattern
 100 >;
 101
 102 // 32-bit input, 64-bit output.
 103 class SOP1_64_32 <string opName, list<dag> pattern=[]> : SOP1_Pseudo <
 104   opName, (outs SReg_64:$sdst), (ins SSrc_b32:$src0),
 105   "$sdst, $src0", pattern
 106 >;
 107
 108 // no input, 64-bit output.
 109 class SOP1_64_0 <string opName, list<dag> pattern=[]> : SOP1_Pseudo <
 110   opName, (outs SReg_64:$sdst), (ins), "$sdst", pattern> {
 111   let has_src0 = 0;
 112 }
 113
 114 // 64-bit input, no output
 115 class SOP1_1 <string opName, list<dag> pattern=[]> : SOP1_Pseudo <
 116   opName, (outs), (ins SReg_64:$src0), "$src0", pattern> {
 117   let has_sdst = 0;
 118 }
 119
 120
 121 let isMoveImm = 1 in {
 122   let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 123     def S_MOV_B32 : SOP1_32 <"s_mov_b32">;
 124     def S_MOV_B64 : SOP1_64 <"s_mov_b64">;
 125   } // End isRematerializeable = 1
 126
 127   let Uses = [SCC] in {
 128     def S_CMOV_B32 : SOP1_32 <"s_cmov_b32">;
 129     def S_CMOV_B64 : SOP1_64 <"s_cmov_b64">;
 130   } // End Uses = [SCC]
 131 } // End isMoveImm = 1
 132
 133 let Defs = [SCC] in {
 134   def S_NOT_B32 : SOP1_32 <"s_not_b32",
 135     [(set i32:$sdst, (not i32:$src0))]
 136   >;
 137
 138   def S_NOT_B64 : SOP1_64 <"s_not_b64",
 139     [(set i64:$sdst, (not i64:$src0))]
 140   >;
 141   def S_WQM_B32 : SOP1_32 <"s_wqm_b32">;
 142   def S_WQM_B64 : SOP1_64 <"s_wqm_b64">;
 143 } // End Defs = [SCC]
 144
 145
 146 def S_BREV_B32 : SOP1_32 <"s_brev_b32",
 147   [(set i32:$sdst, (bitreverse i32:$src0))]
 148 >;
 149 def S_BREV_B64 : SOP1_64 <"s_brev_b64">;
 150
 151 let Defs = [SCC] in {
 152 def S_BCNT0_I32_B32 : SOP1_32 <"s_bcnt0_i32_b32">;
 153 def S_BCNT0_I32_B64 : SOP1_32_64 <"s_bcnt0_i32_b64">;
 154 def S_BCNT1_I32_B32 : SOP1_32 <"s_bcnt1_i32_b32",
 155   [(set i32:$sdst, (ctpop i32:$src0))]
 156 >;
 157 def S_BCNT1_I32_B64 : SOP1_32_64 <"s_bcnt1_i32_b64">;
 158 } // End Defs = [SCC]
 159
 160 def S_FF0_I32_B32 : SOP1_32 <"s_ff0_i32_b32">;
 161 def S_FF0_I32_B64 : SOP1_32_64 <"s_ff0_i32_b64">;
 162 def S_FF1_I32_B32 : SOP1_32 <"s_ff1_i32_b32",
 163   [(set i32:$sdst, (cttz_zero_undef i32:$src0))]
 164 >;
 165 def S_FF1_I32_B64 : SOP1_32_64 <"s_ff1_i32_b64">;
 166
 167 def S_FLBIT_I32_B32 : SOP1_32 <"s_flbit_i32_b32",
 168   [(set i32:$sdst, (AMDGPUffbh_u32 i32:$src0))]
 169 >;
 170
 171 def S_FLBIT_I32_B64 : SOP1_32_64 <"s_flbit_i32_b64">;
 172 def S_FLBIT_I32 : SOP1_32 <"s_flbit_i32",
 173   [(set i32:$sdst, (AMDGPUffbh_i32 i32:$src0))]
 174 >;
 175 def S_FLBIT_I32_I64 : SOP1_32_64 <"s_flbit_i32_i64">;
 176 def S_SEXT_I32_I8 : SOP1_32 <"s_sext_i32_i8",
 177   [(set i32:$sdst, (sext_inreg i32:$src0, i8))]
 178 >;
 179 def S_SEXT_I32_I16 : SOP1_32 <"s_sext_i32_i16",
 180   [(set i32:$sdst, (sext_inreg i32:$src0, i16))]
 181 >;
 182
 183 def S_BITSET0_B32 : SOP1_32    <"s_bitset0_b32">;
 184 def S_BITSET0_B64 : SOP1_64_32 <"s_bitset0_b64">;
 185 def S_BITSET1_B32 : SOP1_32    <"s_bitset1_b32">;
 186 def S_BITSET1_B64 : SOP1_64_32 <"s_bitset1_b64">;
 187 def S_GETPC_B64 : SOP1_64_0  <"s_getpc_b64">;
 188
 189 let isTerminator = 1, isBarrier = 1,
 190     isBranch = 1, isIndirectBranch = 1 in {
 191 def S_SETPC_B64 : SOP1_1  <"s_setpc_b64">;
 192 }
 193 def S_SWAPPC_B64 : SOP1_64 <"s_swappc_b64">;
 194 def S_RFE_B64 : SOP1_1  <"s_rfe_b64">;
 195
 196 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC, SCC] in {
 197
 198 def S_AND_SAVEEXEC_B64 : SOP1_64 <"s_and_saveexec_b64">;
 199 def S_OR_SAVEEXEC_B64 : SOP1_64 <"s_or_saveexec_b64">;
 200 def S_XOR_SAVEEXEC_B64 : SOP1_64 <"s_xor_saveexec_b64">;
 201 def S_ANDN2_SAVEEXEC_B64 : SOP1_64 <"s_andn2_saveexec_b64">;
 202 def S_ORN2_SAVEEXEC_B64 : SOP1_64 <"s_orn2_saveexec_b64">;
 203 def S_NAND_SAVEEXEC_B64 : SOP1_64 <"s_nand_saveexec_b64">;
 204 def S_NOR_SAVEEXEC_B64 : SOP1_64 <"s_nor_saveexec_b64">;
 205 def S_XNOR_SAVEEXEC_B64 : SOP1_64 <"s_xnor_saveexec_b64">;
 206
 207 } // End hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC, SCC]
 208
 209 def S_QUADMASK_B32 : SOP1_32 <"s_quadmask_b32">;
 210 def S_QUADMASK_B64 : SOP1_64 <"s_quadmask_b64">;
 211
 212 let Uses = [M0] in {
 213 def S_MOVRELS_B32 : SOP1_32 <"s_movrels_b32">;
 214 def S_MOVRELS_B64 : SOP1_64 <"s_movrels_b64">;
 215 def S_MOVRELD_B32 : SOP1_32 <"s_movreld_b32">;
 216 def S_MOVRELD_B64 : SOP1_64 <"s_movreld_b64">;
 217 } // End Uses = [M0]
 218
 219 def S_CBRANCH_JOIN : SOP1_0_32R <"s_cbranch_join">;
 220 def S_MOV_REGRD_B32 : SOP1_32 <"s_mov_regrd_b32">;
 221 let Defs = [SCC] in {
 222 def S_ABS_I32 : SOP1_32 <"s_abs_i32">;
 223 } // End Defs = [SCC]
 224 def S_MOV_FED_B32 : SOP1_32 <"s_mov_fed_b32">;
 225
 226 let SubtargetPredicate = HasVGPRIndexMode in {
 227 def S_SET_GPR_IDX_IDX : SOP1_0_32<"s_set_gpr_idx_idx"> {
 228   let Uses = [M0];
 229   let Defs = [M0];
 230 }
 231 }
 232
 233 //===----------------------------------------------------------------------===//
 234 // SOP2 Instructions
 235 //===----------------------------------------------------------------------===//
 236
 237 class SOP2_Pseudo<string opName, dag outs, dag ins,
 238                   string asmOps, list<dag> pattern=[]> :
 239   InstSI<outs, ins, "", pattern>,
 240   SIMCInstr<opName, SIEncodingFamily.NONE> {
 241   let isPseudo = 1;
 242   let isCodeGenOnly = 1;
 243   let SubtargetPredicate = isGCN;
 244   let mayLoad = 0;
 245   let mayStore = 0;
 246   let hasSideEffects = 0;
 247   let SALU = 1;
 248   let SOP2 = 1;
 249   let SchedRW = [WriteSALU];
 250   let UseNamedOperandTable = 1;
 251
 252   string Mnemonic = opName;
 253   string AsmOperands = asmOps;
 254
 255   bits<1> has_sdst = 1;
 256
 257   // Pseudo instructions have no encodings, but adding this field here allows
 258   // us to do:
 259   // let sdst = xxx in {
 260   // for multiclasses that include both real and pseudo instructions.
 261   // field bits<7> sdst = 0;
 262   // let Size = 4; // Do we need size here?
 263 }
 264
 265 class SOP2_Real<bits<7> op, SOP2_Pseudo ps> :
 266   InstSI <ps.OutOperandList, ps.InOperandList,
 267           ps.Mnemonic # " " # ps.AsmOperands, []>,
 268   Enc32 {
 269   let isPseudo = 0;
 270   let isCodeGenOnly = 0;
 271
 272   // copy relevant pseudo op flags
 273   let SubtargetPredicate = ps.SubtargetPredicate;
 274   let AsmMatchConverter  = ps.AsmMatchConverter;
 275
 276   // encoding
 277   bits<7> sdst;
 278   bits<8> src0;
 279   bits<8> src1;
 280
 281   let Inst{7-0}   = src0;
 282   let Inst{15-8}  = src1;
 283   let Inst{22-16} = !if(ps.has_sdst, sdst, ?);
 284   let Inst{29-23} = op;
 285   let Inst{31-30} = 0x2; // encoding
 286 }
 287
 288
 289 class SOP2_32 <string opName, list<dag> pattern=[]> : SOP2_Pseudo <
 290   opName, (outs SReg_32:$sdst), (ins SSrc_b32:$src0, SSrc_b32:$src1),
 291   "$sdst, $src0, $src1", pattern
 292 >;
 293
 294 class SOP2_64 <string opName, list<dag> pattern=[]> : SOP2_Pseudo <
 295   opName, (outs SReg_64:$sdst), (ins SSrc_b64:$src0, SSrc_b64:$src1),
 296   "$sdst, $src0, $src1", pattern
 297 >;
 298
 299 class SOP2_64_32 <string opName, list<dag> pattern=[]> : SOP2_Pseudo <
 300   opName, (outs SReg_64:$sdst), (ins SSrc_b64:$src0, SSrc_b32:$src1),
 301   "$sdst, $src0, $src1", pattern
 302 >;
 303
 304 class SOP2_64_32_32 <string opName, list<dag> pattern=[]> : SOP2_Pseudo <
 305   opName, (outs SReg_64:$sdst), (ins SSrc_b32:$src0, SSrc_b32:$src1),
 306   "$sdst, $src0, $src1", pattern
 307 >;
 308
 309 let Defs = [SCC] in { // Carry out goes to SCC
 310 let isCommutable = 1 in {
 311 def S_ADD_U32 : SOP2_32 <"s_add_u32">;
 312 def S_ADD_I32 : SOP2_32 <"s_add_i32",
 313   [(set i32:$sdst, (add SSrc_b32:$src0, SSrc_b32:$src1))]
 314 >;
 315 } // End isCommutable = 1
 316
 317 def S_SUB_U32 : SOP2_32 <"s_sub_u32">;
 318 def S_SUB_I32 : SOP2_32 <"s_sub_i32",
 319   [(set i32:$sdst, (sub SSrc_b32:$src0, SSrc_b32:$src1))]
 320 >;
 321
 322 let Uses = [SCC] in { // Carry in comes from SCC
 323 let isCommutable = 1 in {
 324 def S_ADDC_U32 : SOP2_32 <"s_addc_u32",
 325   [(set i32:$sdst, (adde (i32 SSrc_b32:$src0), (i32 SSrc_b32:$src1)))]>;
 326 } // End isCommutable = 1
 327
 328 def S_SUBB_U32 : SOP2_32 <"s_subb_u32",
 329   [(set i32:$sdst, (sube (i32 SSrc_b32:$src0), (i32 SSrc_b32:$src1)))]>;
 330 } // End Uses = [SCC]
 331
 332
 333 let isCommutable = 1 in {
 334 def S_MIN_I32 : SOP2_32 <"s_min_i32",
 335   [(set i32:$sdst, (smin i32:$src0, i32:$src1))]
 336 >;
 337 def S_MIN_U32 : SOP2_32 <"s_min_u32",
 338   [(set i32:$sdst, (umin i32:$src0, i32:$src1))]
 339 >;
 340 def S_MAX_I32 : SOP2_32 <"s_max_i32",
 341   [(set i32:$sdst, (smax i32:$src0, i32:$src1))]
 342 >;
 343 def S_MAX_U32 : SOP2_32 <"s_max_u32",
 344   [(set i32:$sdst, (umax i32:$src0, i32:$src1))]
 345 >;
 346 } // End isCommutable = 1
 347 } // End Defs = [SCC]
 348
 349
 350 let Uses = [SCC] in {
 351   def S_CSELECT_B32 : SOP2_32 <"s_cselect_b32">;
 352   def S_CSELECT_B64 : SOP2_64 <"s_cselect_b64">;
 353 } // End Uses = [SCC]
 354
 355 let Defs = [SCC] in {
 356 let isCommutable = 1 in {
 357 def S_AND_B32 : SOP2_32 <"s_and_b32",
 358   [(set i32:$sdst, (and i32:$src0, i32:$src1))]
 359 >;
 360
 361 def S_AND_B64 : SOP2_64 <"s_and_b64",
 362   [(set i64:$sdst, (and i64:$src0, i64:$src1))]
 363 >;
 364
 365 def S_OR_B32 : SOP2_32 <"s_or_b32",
 366   [(set i32:$sdst, (or i32:$src0, i32:$src1))]
 367 >;
 368
 369 def S_OR_B64 : SOP2_64 <"s_or_b64",
 370   [(set i64:$sdst, (or i64:$src0, i64:$src1))]
 371 >;
 372
 373 def S_XOR_B32 : SOP2_32 <"s_xor_b32",
 374   [(set i32:$sdst, (xor i32:$src0, i32:$src1))]
 375 >;
 376
 377 def S_XOR_B64 : SOP2_64 <"s_xor_b64",
 378   [(set i64:$sdst, (xor i64:$src0, i64:$src1))]
 379 >;
 380 } // End isCommutable = 1
 381
 382 def S_ANDN2_B32 : SOP2_32 <"s_andn2_b32">;
 383 def S_ANDN2_B64 : SOP2_64 <"s_andn2_b64">;
 384 def S_ORN2_B32 : SOP2_32 <"s_orn2_b32">;
 385 def S_ORN2_B64 : SOP2_64 <"s_orn2_b64">;
 386 def S_NAND_B32 : SOP2_32 <"s_nand_b32">;
 387 def S_NAND_B64 : SOP2_64 <"s_nand_b64">;
 388 def S_NOR_B32 : SOP2_32 <"s_nor_b32">;
 389 def S_NOR_B64 : SOP2_64 <"s_nor_b64">;
 390 def S_XNOR_B32 : SOP2_32 <"s_xnor_b32">;
 391 def S_XNOR_B64 : SOP2_64 <"s_xnor_b64">;
 392 } // End Defs = [SCC]
 393
 394 // Use added complexity so these patterns are preferred to the VALU patterns.
 395 let AddedComplexity = 1 in {
 396
 397 let Defs = [SCC] in {
 398 def S_LSHL_B32 : SOP2_32 <"s_lshl_b32",
 399   [(set i32:$sdst, (shl i32:$src0, i32:$src1))]
 400 >;
 401 def S_LSHL_B64 : SOP2_64_32 <"s_lshl_b64",
 402   [(set i64:$sdst, (shl i64:$src0, i32:$src1))]
 403 >;
 404 def S_LSHR_B32 : SOP2_32 <"s_lshr_b32",
 405   [(set i32:$sdst, (srl i32:$src0, i32:$src1))]
 406 >;
 407 def S_LSHR_B64 : SOP2_64_32 <"s_lshr_b64",
 408   [(set i64:$sdst, (srl i64:$src0, i32:$src1))]
 409 >;
 410 def S_ASHR_I32 : SOP2_32 <"s_ashr_i32",
 411   [(set i32:$sdst, (sra i32:$src0, i32:$src1))]
 412 >;
 413 def S_ASHR_I64 : SOP2_64_32 <"s_ashr_i64",
 414   [(set i64:$sdst, (sra i64:$src0, i32:$src1))]
 415 >;
 416 } // End Defs = [SCC]
 417
 418 def S_BFM_B32 : SOP2_32 <"s_bfm_b32",
 419   [(set i32:$sdst, (AMDGPUbfm i32:$src0, i32:$src1))]>;
 420 def S_BFM_B64 : SOP2_64_32_32 <"s_bfm_b64">;
 421 def S_MUL_I32 : SOP2_32 <"s_mul_i32",
 422   [(set i32:$sdst, (mul i32:$src0, i32:$src1))]> {
 423   let isCommutable = 1;
 424 }
 425
 426 } // End AddedComplexity = 1
 427
 428 let Defs = [SCC] in {
 429 def S_BFE_U32 : SOP2_32 <"s_bfe_u32">;
 430 def S_BFE_I32 : SOP2_32 <"s_bfe_i32">;
 431 def S_BFE_U64 : SOP2_64_32 <"s_bfe_u64">;
 432 def S_BFE_I64 : SOP2_64_32 <"s_bfe_i64">;
 433 } // End Defs = [SCC]
 434
 435 def S_CBRANCH_G_FORK : SOP2_Pseudo <
 436   "s_cbranch_g_fork", (outs),
 437   (ins SCSrc_b64:$src0, SCSrc_b64:$src1),
 438   "$src0, $src1"
 439 > {
 440   let has_sdst = 0;
 441 }
 442
 443 let Defs = [SCC] in {
 444 def S_ABSDIFF_I32 : SOP2_32 <"s_absdiff_i32">;
 445 } // End Defs = [SCC]
 446
 447 let SubtargetPredicate = isVI in {
 448   def S_RFE_RESTORE_B64 : SOP2_Pseudo <
 449     "s_rfe_restore_b64", (outs),
 450     (ins SSrc_b64:$src0, SSrc_b32:$src1),
 451     "$src0, $src1"
 452   > {
 453     let hasSideEffects = 1;
 454     let has_sdst = 0;
 455   }
 456 }
 457
 458 let SubtargetPredicate = isGFX9 in {
 459   def S_PACK_LL_B32_B16 : SOP2_32<"s_pack_ll_b32_b16">;
 460   def S_PACK_LH_B32_B16 : SOP2_32<"s_pack_lh_b32_b16">;
 461   def S_PACK_HH_B32_B16 : SOP2_32<"s_pack_hh_b32_b16">;
 462 }
 463
 464 //===----------------------------------------------------------------------===//
 465 // SOPK Instructions
 466 //===----------------------------------------------------------------------===//
 467
 468 class SOPK_Pseudo <string opName, dag outs, dag ins,
 469                    string asmOps, list<dag> pattern=[]> :
 470   InstSI <outs, ins, "", pattern>,
 471   SIMCInstr<opName, SIEncodingFamily.NONE> {
 472   let isPseudo = 1;
 473   let isCodeGenOnly = 1;
 474   let SubtargetPredicate = isGCN;
 475   let mayLoad = 0;
 476   let mayStore = 0;
 477   let hasSideEffects = 0;
 478   let SALU = 1;
 479   let SOPK = 1;
 480   let SchedRW = [WriteSALU];
 481   let UseNamedOperandTable = 1;
 482   string Mnemonic = opName;
 483   string AsmOperands = asmOps;
 484
 485   bits<1> has_sdst = 1;
 486 }
 487
 488 class SOPK_Real<bits<5> op, SOPK_Pseudo ps> :
 489   InstSI <ps.OutOperandList, ps.InOperandList,
 490           ps.Mnemonic # " " # ps.AsmOperands, []> {
 491   let isPseudo = 0;
 492   let isCodeGenOnly = 0;
 493
 494   // copy relevant pseudo op flags
 495   let SubtargetPredicate = ps.SubtargetPredicate;
 496   let AsmMatchConverter  = ps.AsmMatchConverter;
 497   let DisableEncoding    = ps.DisableEncoding;
 498   let Constraints        = ps.Constraints;
 499
 500   // encoding
 501   bits<7>  sdst;
 502   bits<16> simm16;
 503   bits<32> imm;
 504 }
 505
 506 class SOPK_Real32<bits<5> op, SOPK_Pseudo ps> :
 507   SOPK_Real <op, ps>,
 508   Enc32 {
 509   let Inst{15-0}  = simm16;
 510   let Inst{22-16} = !if(ps.has_sdst, sdst, ?);
 511   let Inst{27-23} = op;
 512   let Inst{31-28} = 0xb; //encoding
 513 }
 514
 515 class SOPK_Real64<bits<5> op, SOPK_Pseudo ps> :
 516   SOPK_Real<op, ps>,
 517   Enc64 {
 518   let Inst{15-0}  = simm16;
 519   let Inst{22-16} = !if(ps.has_sdst, sdst, ?);
 520   let Inst{27-23} = op;
 521   let Inst{31-28} = 0xb; //encoding
 522   let Inst{63-32} = imm;
 523 }
 524
 525 class SOPKInstTable <bit is_sopk, string cmpOp = ""> {
 526   bit IsSOPK = is_sopk;
 527   string BaseCmpOp = cmpOp;
 528 }
 529
 530 class SOPK_32 <string opName, list<dag> pattern=[]> : SOPK_Pseudo <
 531   opName,
 532   (outs SReg_32:$sdst),
 533   (ins s16imm:$simm16),
 534   "$sdst, $simm16",
 535   pattern>;
 536
 537 class SOPK_SCC <string opName, string base_op, bit isSignExt> : SOPK_Pseudo <
 538   opName,
 539   (outs),
 540   !if(isSignExt,
 541       (ins SReg_32:$sdst, s16imm:$simm16),
 542       (ins SReg_32:$sdst, u16imm:$simm16)),
 543   "$sdst, $simm16", []>,
 544   SOPKInstTable<1, base_op>{
 545   let Defs = [SCC];
 546 }
 547
 548 class SOPK_32TIE <string opName, list<dag> pattern=[]> : SOPK_Pseudo <
 549   opName,
 550   (outs SReg_32:$sdst),
 551   (ins SReg_32:$src0, s16imm:$simm16),
 552   "$sdst, $simm16",
 553   pattern
 554 >;
 555
 556 let isReMaterializable = 1, isMoveImm = 1 in {
 557 def S_MOVK_I32 : SOPK_32 <"s_movk_i32">;
 558 } // End isReMaterializable = 1
 559 let Uses = [SCC] in {
 560 def S_CMOVK_I32 : SOPK_32 <"s_cmovk_i32">;
 561 }
 562
 563 let isCompare = 1 in {
 564
 565 // This instruction is disabled for now until we can figure out how to teach
 566 // the instruction selector to correctly use the  S_CMP* vs V_CMP*
 567 // instructions.
 568 //
 569 // When this instruction is enabled the code generator sometimes produces this
 570 // invalid sequence:
 571 //
 572 // SCC = S_CMPK_EQ_I32 SGPR0, imm
 573 // VCC = COPY SCC
 574 // VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 575 //
 576 // def S_CMPK_EQ_I32 : SOPK_SCC <"s_cmpk_eq_i32",
 577 //   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
 578 // >;
 579
 580 def S_CMPK_EQ_I32 : SOPK_SCC <"s_cmpk_eq_i32", "s_cmp_eq_i32", 1>;
 581 def S_CMPK_LG_I32 : SOPK_SCC <"s_cmpk_lg_i32", "s_cmp_lg_i32", 1>;
 582 def S_CMPK_GT_I32 : SOPK_SCC <"s_cmpk_gt_i32", "s_cmp_gt_i32", 1>;
 583 def S_CMPK_GE_I32 : SOPK_SCC <"s_cmpk_ge_i32", "s_cmp_ge_i32", 1>;
 584 def S_CMPK_LT_I32 : SOPK_SCC <"s_cmpk_lt_i32", "s_cmp_lt_i32", 1>;
 585 def S_CMPK_LE_I32 : SOPK_SCC <"s_cmpk_le_i32", "s_cmp_le_i32", 1>;
 586
 587 let SOPKZext = 1 in {
 588 def S_CMPK_EQ_U32 : SOPK_SCC <"s_cmpk_eq_u32", "s_cmp_eq_u32", 0>;
 589 def S_CMPK_LG_U32 : SOPK_SCC <"s_cmpk_lg_u32", "s_cmp_lg_u32", 0>;
 590 def S_CMPK_GT_U32 : SOPK_SCC <"s_cmpk_gt_u32", "s_cmp_gt_u32", 0>;
 591 def S_CMPK_GE_U32 : SOPK_SCC <"s_cmpk_ge_u32", "s_cmp_ge_u32", 0>;
 592 def S_CMPK_LT_U32 : SOPK_SCC <"s_cmpk_lt_u32", "s_cmp_lt_u32", 0>;
 593 def S_CMPK_LE_U32 : SOPK_SCC <"s_cmpk_le_u32", "s_cmp_le_u32", 0>;
 594 } // End SOPKZext = 1
 595 } // End isCompare = 1
 596
 597 let Defs = [SCC], isCommutable = 1, DisableEncoding = "$src0",
 598     Constraints = "$sdst = $src0" in {
 599   def S_ADDK_I32 : SOPK_32TIE <"s_addk_i32">;
 600   def S_MULK_I32 : SOPK_32TIE <"s_mulk_i32">;
 601 }
 602
 603 def S_CBRANCH_I_FORK : SOPK_Pseudo <
 604   "s_cbranch_i_fork",
 605   (outs), (ins SReg_64:$sdst, s16imm:$simm16),
 606   "$sdst, $simm16"
 607 >;
 608
 609 let mayLoad = 1 in {
 610 def S_GETREG_B32 : SOPK_Pseudo <
 611   "s_getreg_b32",
 612   (outs SReg_32:$sdst), (ins hwreg:$simm16),
 613   "$sdst, $simm16"
 614 >;
 615 }
 616
 617 let hasSideEffects = 1 in {
 618
 619 def S_SETREG_B32 : SOPK_Pseudo <
 620   "s_setreg_b32",
 621   (outs), (ins SReg_32:$sdst, hwreg:$simm16),
 622   "$simm16, $sdst",
 623   [(AMDGPUsetreg i32:$sdst, (i16 timm:$simm16))]
 624 >;
 625
 626 // FIXME: Not on SI?
 627 //def S_GETREG_REGRD_B32 : SOPK_32 <sopk<0x14, 0x13>, "s_getreg_regrd_b32">;
 628
 629 def S_SETREG_IMM32_B32 : SOPK_Pseudo <
 630   "s_setreg_imm32_b32",
 631   (outs), (ins i32imm:$imm, hwreg:$simm16),
 632   "$simm16, $imm"> {
 633   let Size = 8; // Unlike every other SOPK instruction.
 634   let has_sdst = 0;
 635 }
 636
 637 } // End hasSideEffects = 1
 638
 639 //===----------------------------------------------------------------------===//
 640 // SOPC Instructions
 641 //===----------------------------------------------------------------------===//
 642
 643 class SOPCe <bits<7> op> : Enc32 {
 644   bits<8> src0;
 645   bits<8> src1;
 646
 647   let Inst{7-0} = src0;
 648   let Inst{15-8} = src1;
 649   let Inst{22-16} = op;
 650   let Inst{31-23} = 0x17e;
 651 }
 652
 653 class SOPC <bits<7> op, dag outs, dag ins, string asm,
 654             list<dag> pattern = []> :
 655   InstSI<outs, ins, asm, pattern>, SOPCe <op> {
 656   let mayLoad = 0;
 657   let mayStore = 0;
 658   let hasSideEffects = 0;
 659   let SALU = 1;
 660   let SOPC = 1;
 661   let isCodeGenOnly = 0;
 662   let Defs = [SCC];
 663   let SchedRW = [WriteSALU];
 664   let UseNamedOperandTable = 1;
 665   let SubtargetPredicate = isGCN;
 666 }
 667
 668 class SOPC_Base <bits<7> op, RegisterOperand rc0, RegisterOperand rc1,
 669                  string opName, list<dag> pattern = []> : SOPC <
 670   op, (outs), (ins rc0:$src0, rc1:$src1),
 671   opName#" $src0, $src1", pattern > {
 672   let Defs = [SCC];
 673 }
 674 class SOPC_Helper <bits<7> op, RegisterOperand rc, ValueType vt,
 675                     string opName, PatLeaf cond> : SOPC_Base <
 676   op, rc, rc, opName,
 677   [(set SCC, (si_setcc_uniform vt:$src0, vt:$src1, cond))] > {
 678 }
 679
 680 class SOPC_CMP_32<bits<7> op, string opName,
 681                   PatLeaf cond = COND_NULL, string revOp = opName>
 682   : SOPC_Helper<op, SSrc_b32, i32, opName, cond>,
 683     Commutable_REV<revOp, !eq(revOp, opName)>,
 684     SOPKInstTable<0, opName> {
 685   let isCompare = 1;
 686   let isCommutable = 1;
 687 }
 688
 689 class SOPC_CMP_64<bits<7> op, string opName,
 690                   PatLeaf cond = COND_NULL, string revOp = opName>
 691   : SOPC_Helper<op, SSrc_b64, i64, opName, cond>,
 692     Commutable_REV<revOp, !eq(revOp, opName)> {
 693   let isCompare = 1;
 694   let isCommutable = 1;
 695 }
 696
 697 class SOPC_32<bits<7> op, string opName, list<dag> pattern = []>
 698   : SOPC_Base<op, SSrc_b32, SSrc_b32, opName, pattern>;
 699
 700 class SOPC_64_32<bits<7> op, string opName, list<dag> pattern = []>
 701   : SOPC_Base<op, SSrc_b64, SSrc_b32, opName, pattern>;
 702
 703 def S_CMP_EQ_I32 : SOPC_CMP_32 <0x00, "s_cmp_eq_i32">;
 704 def S_CMP_LG_I32 : SOPC_CMP_32 <0x01, "s_cmp_lg_i32">;
 705 def S_CMP_GT_I32 : SOPC_CMP_32 <0x02, "s_cmp_gt_i32", COND_SGT>;
 706 def S_CMP_GE_I32 : SOPC_CMP_32 <0x03, "s_cmp_ge_i32", COND_SGE>;
 707 def S_CMP_LT_I32 : SOPC_CMP_32 <0x04, "s_cmp_lt_i32", COND_SLT, "s_cmp_gt_i32">;
 708 def S_CMP_LE_I32 : SOPC_CMP_32 <0x05, "s_cmp_le_i32", COND_SLE, "s_cmp_ge_i32">;
 709 def S_CMP_EQ_U32 : SOPC_CMP_32 <0x06, "s_cmp_eq_u32", COND_EQ>;
 710 def S_CMP_LG_U32 : SOPC_CMP_32 <0x07, "s_cmp_lg_u32", COND_NE>;
 711 def S_CMP_GT_U32 : SOPC_CMP_32 <0x08, "s_cmp_gt_u32", COND_UGT>;
 712 def S_CMP_GE_U32 : SOPC_CMP_32 <0x09, "s_cmp_ge_u32", COND_UGE>;
 713 def S_CMP_LT_U32 : SOPC_CMP_32 <0x0a, "s_cmp_lt_u32", COND_ULT, "s_cmp_gt_u32">;
 714 def S_CMP_LE_U32 : SOPC_CMP_32 <0x0b, "s_cmp_le_u32", COND_ULE, "s_cmp_ge_u32">;
 715
 716 def S_BITCMP0_B32 : SOPC_32 <0x0c, "s_bitcmp0_b32">;
 717 def S_BITCMP1_B32 : SOPC_32 <0x0d, "s_bitcmp1_b32">;
 718 def S_BITCMP0_B64 : SOPC_64_32 <0x0e, "s_bitcmp0_b64">;
 719 def S_BITCMP1_B64 : SOPC_64_32 <0x0f, "s_bitcmp1_b64">;
 720 def S_SETVSKIP : SOPC_32 <0x10, "s_setvskip">;
 721
 722 let SubtargetPredicate = isVI in {
 723 def S_CMP_EQ_U64 : SOPC_CMP_64 <0x12, "s_cmp_eq_u64", COND_EQ>;
 724 def S_CMP_LG_U64 : SOPC_CMP_64 <0x13, "s_cmp_lg_u64", COND_NE>;
 725 }
 726
 727 let SubtargetPredicate = HasVGPRIndexMode in {
 728 def S_SET_GPR_IDX_ON : SOPC <0x11,
 729   (outs),
 730   (ins SSrc_b32:$src0, GPRIdxMode:$src1),
 731   "s_set_gpr_idx_on $src0,$src1"> {
 732   let Defs = [M0]; // No scc def
 733   let Uses = [M0]; // Other bits of m0 unmodified.
 734   let hasSideEffects = 1; // Sets mode.gpr_idx_en
 735   let FixedSize = 1;
 736 }
 737 }
 738
 739 //===----------------------------------------------------------------------===//
 740 // SOPP Instructions
 741 //===----------------------------------------------------------------------===//
 742
 743 class SOPPe <bits<7> op> : Enc32 {
 744   bits <16> simm16;
 745
 746   let Inst{15-0} = simm16;
 747   let Inst{22-16} = op;
 748   let Inst{31-23} = 0x17f; // encoding
 749 }
 750
 751 class SOPP <bits<7> op, dag ins, string asm, list<dag> pattern = []> :
 752   InstSI <(outs), ins, asm, pattern >, SOPPe <op> {
 753
 754   let mayLoad = 0;
 755   let mayStore = 0;
 756   let hasSideEffects = 0;
 757   let SALU = 1;
 758   let SOPP = 1;
 759   let Size = 4;
 760   let SchedRW = [WriteSALU];
 761
 762   let UseNamedOperandTable = 1;
 763   let SubtargetPredicate = isGCN;
 764 }
 765
 766
 767 def S_NOP : SOPP <0x00000000, (ins i16imm:$simm16), "s_nop $simm16">;
 768
 769 let isTerminator = 1 in {
 770
 771 def S_ENDPGM : SOPP <0x00000001, (ins), "s_endpgm",
 772   [(AMDGPUendpgm)]> {
 773   let simm16 = 0;
 774   let isBarrier = 1;
 775   let isReturn = 1;
 776 }
 777
 778 let SubtargetPredicate = isVI in {
 779 def S_ENDPGM_SAVED : SOPP <0x0000001B, (ins), "s_endpgm_saved"> {
 780   let simm16 = 0;
 781   let isBarrier = 1;
 782   let isReturn = 1;
 783 }
 784 }
 785
 786 let isBranch = 1, SchedRW = [WriteBranch] in {
 787 def S_BRANCH : SOPP <
 788   0x00000002, (ins sopp_brtarget:$simm16), "s_branch $simm16",
 789   [(br bb:$simm16)]> {
 790   let isBarrier = 1;
 791 }
 792
 793 let Uses = [SCC] in {
 794 def S_CBRANCH_SCC0 : SOPP <
 795   0x00000004, (ins sopp_brtarget:$simm16),
 796   "s_cbranch_scc0 $simm16"
 797 >;
 798 def S_CBRANCH_SCC1 : SOPP <
 799   0x00000005, (ins sopp_brtarget:$simm16),
 800   "s_cbranch_scc1 $simm16",
 801   [(si_uniform_br_scc SCC, bb:$simm16)]
 802 >;
 803 } // End Uses = [SCC]
 804
 805 let Uses = [VCC] in {
 806 def S_CBRANCH_VCCZ : SOPP <
 807   0x00000006, (ins sopp_brtarget:$simm16),
 808   "s_cbranch_vccz $simm16"
 809 >;
 810 def S_CBRANCH_VCCNZ : SOPP <
 811   0x00000007, (ins sopp_brtarget:$simm16),
 812   "s_cbranch_vccnz $simm16"
 813 >;
 814 } // End Uses = [VCC]
 815
 816 let Uses = [EXEC] in {
 817 def S_CBRANCH_EXECZ : SOPP <
 818   0x00000008, (ins sopp_brtarget:$simm16),
 819   "s_cbranch_execz $simm16"
 820 >;
 821 def S_CBRANCH_EXECNZ : SOPP <
 822   0x00000009, (ins sopp_brtarget:$simm16),
 823   "s_cbranch_execnz $simm16"
 824 >;
 825 } // End Uses = [EXEC]
 826
 827 def S_CBRANCH_CDBGSYS : SOPP <
 828   0x00000017, (ins sopp_brtarget:$simm16),
 829   "s_cbranch_cdbgsys $simm16"
 830 >;
 831
 832 def S_CBRANCH_CDBGSYS_AND_USER : SOPP <
 833   0x0000001A, (ins sopp_brtarget:$simm16),
 834   "s_cbranch_cdbgsys_and_user $simm16"
 835 >;
 836
 837 def S_CBRANCH_CDBGSYS_OR_USER : SOPP <
 838   0x00000019, (ins sopp_brtarget:$simm16),
 839   "s_cbranch_cdbgsys_or_user $simm16"
 840 >;
 841
 842 def S_CBRANCH_CDBGUSER : SOPP <
 843   0x00000018, (ins sopp_brtarget:$simm16),
 844   "s_cbranch_cdbguser $simm16"
 845 >;
 846
 847 } // End isBranch = 1
 848 } // End isTerminator = 1
 849
 850 let hasSideEffects = 1 in {
 851 def S_BARRIER : SOPP <0x0000000a, (ins), "s_barrier",
 852   [(int_amdgcn_s_barrier)]> {
 853   let SchedRW = [WriteBarrier];
 854   let simm16 = 0;
 855   let mayLoad = 1;
 856   let mayStore = 1;
 857   let isConvergent = 1;
 858 }
 859
 860 let SubtargetPredicate = isVI in {
 861 def S_WAKEUP : SOPP <0x00000003, (ins), "s_wakeup"> {
 862   let simm16 = 0;
 863   let mayLoad = 1;
 864   let mayStore = 1;
 865 }
 866 }
 867
 868 let mayLoad = 1, mayStore = 1, hasSideEffects = 1 in
 869 def S_WAITCNT : SOPP <0x0000000c, (ins WAIT_FLAG:$simm16), "s_waitcnt $simm16">;
 870 def S_SETHALT : SOPP <0x0000000d, (ins i16imm:$simm16), "s_sethalt $simm16">;
 871 def S_SETKILL : SOPP <0x0000000b, (ins i16imm:$simm16), "s_setkill $simm16">;
 872
 873 // On SI the documentation says sleep for approximately 64 * low 2
 874 // bits, consistent with the reported maximum of 448. On VI the
 875 // maximum reported is 960 cycles, so 960 / 64 = 15 max, so is the
 876 // maximum really 15 on VI?
 877 def S_SLEEP : SOPP <0x0000000e, (ins i32imm:$simm16),
 878   "s_sleep $simm16", [(int_amdgcn_s_sleep SIMM16bit:$simm16)]> {
 879   let hasSideEffects = 1;
 880   let mayLoad = 1;
 881   let mayStore = 1;
 882 }
 883
 884 def S_SETPRIO : SOPP <0x0000000f, (ins i16imm:$simm16), "s_setprio $simm16">;
 885
 886 let Uses = [EXEC, M0] in {
 887 // FIXME: Should this be mayLoad+mayStore?
 888 def S_SENDMSG : SOPP <0x00000010, (ins SendMsgImm:$simm16), "s_sendmsg $simm16",
 889   [(AMDGPUsendmsg (i32 imm:$simm16))]
 890 >;
 891
 892 def S_SENDMSGHALT : SOPP <0x00000011, (ins SendMsgImm:$simm16), "s_sendmsghalt $simm16",
 893   [(AMDGPUsendmsghalt (i32 imm:$simm16))]
 894 >;
 895 } // End Uses = [EXEC, M0]
 896
 897 def S_TRAP : SOPP <0x00000012, (ins i16imm:$simm16), "s_trap $simm16">;
 898 def S_ICACHE_INV : SOPP <0x00000013, (ins), "s_icache_inv"> {
 899   let simm16 = 0;
 900 }
 901 def S_INCPERFLEVEL : SOPP <0x00000014, (ins i32imm:$simm16), "s_incperflevel $simm16",
 902   [(int_amdgcn_s_incperflevel SIMM16bit:$simm16)]> {
 903   let hasSideEffects = 1;
 904   let mayLoad = 1;
 905   let mayStore = 1;
 906 }
 907 def S_DECPERFLEVEL : SOPP <0x00000015, (ins i32imm:$simm16), "s_decperflevel $simm16",
 908   [(int_amdgcn_s_decperflevel SIMM16bit:$simm16)]> {
 909   let hasSideEffects = 1;
 910   let mayLoad = 1;
 911   let mayStore = 1;
 912 }
 913 def S_TTRACEDATA : SOPP <0x00000016, (ins), "s_ttracedata"> {
 914   let simm16 = 0;
 915 }
 916
 917 let SubtargetPredicate = HasVGPRIndexMode in {
 918 def S_SET_GPR_IDX_OFF : SOPP<0x1c, (ins), "s_set_gpr_idx_off"> {
 919   let simm16 = 0;
 920 }
 921 }
 922 } // End hasSideEffects
 923
 924 let SubtargetPredicate = HasVGPRIndexMode in {
 925 def S_SET_GPR_IDX_MODE : SOPP<0x1d, (ins GPRIdxMode:$simm16),
 926   "s_set_gpr_idx_mode$simm16"> {
 927   let Defs = [M0];
 928 }
 929 }
 930
 931 let Predicates = [isGCN] in {
 932
 933 //===----------------------------------------------------------------------===//
 934 // S_GETREG_B32 Intrinsic Pattern.
 935 //===----------------------------------------------------------------------===//
 936 def : Pat <
 937   (int_amdgcn_s_getreg imm:$simm16),
 938   (S_GETREG_B32 (as_i16imm $simm16))
 939 >;
 940
 941 //===----------------------------------------------------------------------===//
 942 // SOP1 Patterns
 943 //===----------------------------------------------------------------------===//
 944
 945 def : Pat <
 946   (i64 (ctpop i64:$src)),
 947     (i64 (REG_SEQUENCE SReg_64,
 948      (i32 (COPY_TO_REGCLASS (S_BCNT1_I32_B64 $src), SReg_32)), sub0,
 949      (S_MOV_B32 (i32 0)), sub1))
 950 >;
 951
 952 def : Pat <
 953   (i32 (smax i32:$x, (i32 (ineg i32:$x)))),
 954   (S_ABS_I32 $x)
 955 >;
 956
 957 def : Pat <
 958   (i16 imm:$imm),
 959   (S_MOV_B32 imm:$imm)
 960 >;
 961
 962 // Same as a 32-bit inreg
 963 def : Pat<
 964   (i32 (sext i16:$src)),
 965   (S_SEXT_I32_I16 $src)
 966 >;
 967
 968
 969 //===----------------------------------------------------------------------===//
 970 // SOP2 Patterns
 971 //===----------------------------------------------------------------------===//
 972
 973 // V_ADD_I32_e32/S_ADD_U32 produces carry in VCC/SCC. For the vector
 974 // case, the sgpr-copies pass will fix this to use the vector version.
 975 def : Pat <
 976   (i32 (addc i32:$src0, i32:$src1)),
 977   (S_ADD_U32 $src0, $src1)
 978 >;
 979
 980 // FIXME: We need to use COPY_TO_REGCLASS to work-around the fact that
 981 // REG_SEQUENCE patterns don't support instructions with multiple
 982 // outputs.
 983 def : Pat<
 984   (i64 (zext i16:$src)),
 985     (REG_SEQUENCE SReg_64,
 986       (i32 (COPY_TO_REGCLASS (S_AND_B32 $src, (S_MOV_B32 (i32 0xffff))), SGPR_32)), sub0,
 987       (S_MOV_B32 (i32 0)), sub1)
 988 >;
 989
 990 def : Pat <
 991   (i64 (sext i16:$src)),
 992     (REG_SEQUENCE SReg_64, (i32 (S_SEXT_I32_I16 $src)), sub0,
 993     (i32 (COPY_TO_REGCLASS (S_ASHR_I32 (i32 (S_SEXT_I32_I16 $src)), (S_MOV_B32 (i32 31))), SGPR_32)), sub1)
 994 >;
 995
 996 def : Pat<
 997   (i32 (zext i16:$src)),
 998   (S_AND_B32 (S_MOV_B32 (i32 0xffff)), $src)
 999 >;
1000
1001
1002
1003 //===----------------------------------------------------------------------===//
1004 // SOPP Patterns
1005 //===----------------------------------------------------------------------===//
1006
1007 def : Pat <
1008   (int_amdgcn_s_waitcnt i32:$simm16),
1009   (S_WAITCNT (as_i16imm $simm16))
1010 >;
1011
1012 } // End isGCN predicate
1013
1014
1015 //===----------------------------------------------------------------------===//
1016 // Real target instructions, move this to the appropriate subtarget TD file
1017 //===----------------------------------------------------------------------===//
1018
1019 class Select_si<string opName> :
1020   SIMCInstr<opName, SIEncodingFamily.SI> {
1021   list<Predicate> AssemblerPredicates = [isSICI];
1022   string DecoderNamespace = "SICI";
1023 }
1024
1025 class SOP1_Real_si<bits<8> op, SOP1_Pseudo ps> :
1026   SOP1_Real<op, ps>,
1027   Select_si<ps.Mnemonic>;
1028
1029 class SOP2_Real_si<bits<7> op, SOP2_Pseudo ps> :
1030   SOP2_Real<op, ps>,
1031   Select_si<ps.Mnemonic>;
1032
1033 class SOPK_Real_si<bits<5> op, SOPK_Pseudo ps> :
1034   SOPK_Real32<op, ps>,
1035   Select_si<ps.Mnemonic>;
1036
1037 def S_MOV_B32_si           : SOP1_Real_si <0x03, S_MOV_B32>;
1038 def S_MOV_B64_si           : SOP1_Real_si <0x04, S_MOV_B64>;
1039 def S_CMOV_B32_si          : SOP1_Real_si <0x05, S_CMOV_B32>;
1040 def S_CMOV_B64_si          : SOP1_Real_si <0x06, S_CMOV_B64>;
1041 def S_NOT_B32_si           : SOP1_Real_si <0x07, S_NOT_B32>;
1042 def S_NOT_B64_si           : SOP1_Real_si <0x08, S_NOT_B64>;
1043 def S_WQM_B32_si           : SOP1_Real_si <0x09, S_WQM_B32>;
1044 def S_WQM_B64_si           : SOP1_Real_si <0x0a, S_WQM_B64>;
1045 def S_BREV_B32_si          : SOP1_Real_si <0x0b, S_BREV_B32>;
1046 def S_BREV_B64_si          : SOP1_Real_si <0x0c, S_BREV_B64>;
1047 def S_BCNT0_I32_B32_si     : SOP1_Real_si <0x0d, S_BCNT0_I32_B32>;
1048 def S_BCNT0_I32_B64_si     : SOP1_Real_si <0x0e, S_BCNT0_I32_B64>;
1049 def S_BCNT1_I32_B32_si     : SOP1_Real_si <0x0f, S_BCNT1_I32_B32>;
1050 def S_BCNT1_I32_B64_si     : SOP1_Real_si <0x10, S_BCNT1_I32_B64>;
1051 def S_FF0_I32_B32_si       : SOP1_Real_si <0x11, S_FF0_I32_B32>;
1052 def S_FF0_I32_B64_si       : SOP1_Real_si <0x12, S_FF0_I32_B64>;
1053 def S_FF1_I32_B32_si       : SOP1_Real_si <0x13, S_FF1_I32_B32>;
1054 def S_FF1_I32_B64_si       : SOP1_Real_si <0x14, S_FF1_I32_B64>;
1055 def S_FLBIT_I32_B32_si     : SOP1_Real_si <0x15, S_FLBIT_I32_B32>;
1056 def S_FLBIT_I32_B64_si     : SOP1_Real_si <0x16, S_FLBIT_I32_B64>;
1057 def S_FLBIT_I32_si         : SOP1_Real_si <0x17, S_FLBIT_I32>;
1058 def S_FLBIT_I32_I64_si     : SOP1_Real_si <0x18, S_FLBIT_I32_I64>;
1059 def S_SEXT_I32_I8_si       : SOP1_Real_si <0x19, S_SEXT_I32_I8>;
1060 def S_SEXT_I32_I16_si      : SOP1_Real_si <0x1a, S_SEXT_I32_I16>;
1061 def S_BITSET0_B32_si       : SOP1_Real_si <0x1b, S_BITSET0_B32>;
1062 def S_BITSET0_B64_si       : SOP1_Real_si <0x1c, S_BITSET0_B64>;
1063 def S_BITSET1_B32_si       : SOP1_Real_si <0x1d, S_BITSET1_B32>;
1064 def S_BITSET1_B64_si       : SOP1_Real_si <0x1e, S_BITSET1_B64>;
1065 def S_GETPC_B64_si         : SOP1_Real_si <0x1f, S_GETPC_B64>;
1066 def S_SETPC_B64_si         : SOP1_Real_si <0x20, S_SETPC_B64>;
1067 def S_SWAPPC_B64_si        : SOP1_Real_si <0x21, S_SWAPPC_B64>;
1068 def S_RFE_B64_si           : SOP1_Real_si <0x22, S_RFE_B64>;
1069 def S_AND_SAVEEXEC_B64_si  : SOP1_Real_si <0x24, S_AND_SAVEEXEC_B64>;
1070 def S_OR_SAVEEXEC_B64_si   : SOP1_Real_si <0x25, S_OR_SAVEEXEC_B64>;
1071 def S_XOR_SAVEEXEC_B64_si  : SOP1_Real_si <0x26, S_XOR_SAVEEXEC_B64>;
1072 def S_ANDN2_SAVEEXEC_B64_si: SOP1_Real_si <0x27, S_ANDN2_SAVEEXEC_B64>;
1073 def S_ORN2_SAVEEXEC_B64_si : SOP1_Real_si <0x28, S_ORN2_SAVEEXEC_B64>;
1074 def S_NAND_SAVEEXEC_B64_si : SOP1_Real_si <0x29, S_NAND_SAVEEXEC_B64>;
1075 def S_NOR_SAVEEXEC_B64_si  : SOP1_Real_si <0x2a, S_NOR_SAVEEXEC_B64>;
1076 def S_XNOR_SAVEEXEC_B64_si : SOP1_Real_si <0x2b, S_XNOR_SAVEEXEC_B64>;
1077 def S_QUADMASK_B32_si      : SOP1_Real_si <0x2c, S_QUADMASK_B32>;
1078 def S_QUADMASK_B64_si      : SOP1_Real_si <0x2d, S_QUADMASK_B64>;
1079 def S_MOVRELS_B32_si       : SOP1_Real_si <0x2e, S_MOVRELS_B32>;
1080 def S_MOVRELS_B64_si       : SOP1_Real_si <0x2f, S_MOVRELS_B64>;
1081 def S_MOVRELD_B32_si       : SOP1_Real_si <0x30, S_MOVRELD_B32>;
1082 def S_MOVRELD_B64_si       : SOP1_Real_si <0x31, S_MOVRELD_B64>;
1083 def S_CBRANCH_JOIN_si      : SOP1_Real_si <0x32, S_CBRANCH_JOIN>;
1084 def S_MOV_REGRD_B32_si     : SOP1_Real_si <0x33, S_MOV_REGRD_B32>;
1085 def S_ABS_I32_si           : SOP1_Real_si <0x34, S_ABS_I32>;
1086 def S_MOV_FED_B32_si       : SOP1_Real_si <0x35, S_MOV_FED_B32>;
1087
1088 def S_ADD_U32_si           : SOP2_Real_si <0x00, S_ADD_U32>;
1089 def S_ADD_I32_si           : SOP2_Real_si <0x02, S_ADD_I32>;
1090 def S_SUB_U32_si           : SOP2_Real_si <0x01, S_SUB_U32>;
1091 def S_SUB_I32_si           : SOP2_Real_si <0x03, S_SUB_I32>;
1092 def S_ADDC_U32_si          : SOP2_Real_si <0x04, S_ADDC_U32>;
1093 def S_SUBB_U32_si          : SOP2_Real_si <0x05, S_SUBB_U32>;
1094 def S_MIN_I32_si           : SOP2_Real_si <0x06, S_MIN_I32>;
1095 def S_MIN_U32_si           : SOP2_Real_si <0x07, S_MIN_U32>;
1096 def S_MAX_I32_si           : SOP2_Real_si <0x08, S_MAX_I32>;
1097 def S_MAX_U32_si           : SOP2_Real_si <0x09, S_MAX_U32>;
1098 def S_CSELECT_B32_si       : SOP2_Real_si <0x0a, S_CSELECT_B32>;
1099 def S_CSELECT_B64_si       : SOP2_Real_si <0x0b, S_CSELECT_B64>;
1100 def S_AND_B32_si           : SOP2_Real_si <0x0e, S_AND_B32>;
1101 def S_AND_B64_si           : SOP2_Real_si <0x0f, S_AND_B64>;
1102 def S_OR_B32_si            : SOP2_Real_si <0x10, S_OR_B32>;
1103 def S_OR_B64_si            : SOP2_Real_si <0x11, S_OR_B64>;
1104 def S_XOR_B32_si           : SOP2_Real_si <0x12, S_XOR_B32>;
1105 def S_XOR_B64_si           : SOP2_Real_si <0x13, S_XOR_B64>;
1106 def S_ANDN2_B32_si         : SOP2_Real_si <0x14, S_ANDN2_B32>;
1107 def S_ANDN2_B64_si         : SOP2_Real_si <0x15, S_ANDN2_B64>;
1108 def S_ORN2_B32_si          : SOP2_Real_si <0x16, S_ORN2_B32>;
1109 def S_ORN2_B64_si          : SOP2_Real_si <0x17, S_ORN2_B64>;
1110 def S_NAND_B32_si          : SOP2_Real_si <0x18, S_NAND_B32>;
1111 def S_NAND_B64_si          : SOP2_Real_si <0x19, S_NAND_B64>;
1112 def S_NOR_B32_si           : SOP2_Real_si <0x1a, S_NOR_B32>;
1113 def S_NOR_B64_si           : SOP2_Real_si <0x1b, S_NOR_B64>;
1114 def S_XNOR_B32_si          : SOP2_Real_si <0x1c, S_XNOR_B32>;
1115 def S_XNOR_B64_si          : SOP2_Real_si <0x1d, S_XNOR_B64>;
1116 def S_LSHL_B32_si          : SOP2_Real_si <0x1e, S_LSHL_B32>;
1117 def S_LSHL_B64_si          : SOP2_Real_si <0x1f, S_LSHL_B64>;
1118 def S_LSHR_B32_si          : SOP2_Real_si <0x20, S_LSHR_B32>;
1119 def S_LSHR_B64_si          : SOP2_Real_si <0x21, S_LSHR_B64>;
1120 def S_ASHR_I32_si          : SOP2_Real_si <0x22, S_ASHR_I32>;
1121 def S_ASHR_I64_si          : SOP2_Real_si <0x23, S_ASHR_I64>;
1122 def S_BFM_B32_si           : SOP2_Real_si <0x24, S_BFM_B32>;
1123 def S_BFM_B64_si           : SOP2_Real_si <0x25, S_BFM_B64>;
1124 def S_MUL_I32_si           : SOP2_Real_si <0x26, S_MUL_I32>;
1125 def S_BFE_U32_si           : SOP2_Real_si <0x27, S_BFE_U32>;
1126 def S_BFE_I32_si           : SOP2_Real_si <0x28, S_BFE_I32>;
1127 def S_BFE_U64_si           : SOP2_Real_si <0x29, S_BFE_U64>;
1128 def S_BFE_I64_si           : SOP2_Real_si <0x2a, S_BFE_I64>;
1129 def S_CBRANCH_G_FORK_si    : SOP2_Real_si <0x2b, S_CBRANCH_G_FORK>;
1130 def S_ABSDIFF_I32_si       : SOP2_Real_si <0x2c, S_ABSDIFF_I32>;
1131
1132 def S_MOVK_I32_si          : SOPK_Real_si <0x00, S_MOVK_I32>;
1133 def S_CMOVK_I32_si         : SOPK_Real_si <0x02, S_CMOVK_I32>;
1134 def S_CMPK_EQ_I32_si       : SOPK_Real_si <0x03, S_CMPK_EQ_I32>;
1135 def S_CMPK_LG_I32_si       : SOPK_Real_si <0x04, S_CMPK_LG_I32>;
1136 def S_CMPK_GT_I32_si       : SOPK_Real_si <0x05, S_CMPK_GT_I32>;
1137 def S_CMPK_GE_I32_si       : SOPK_Real_si <0x06, S_CMPK_GE_I32>;
1138 def S_CMPK_LT_I32_si       : SOPK_Real_si <0x07, S_CMPK_LT_I32>;
1139 def S_CMPK_LE_I32_si       : SOPK_Real_si <0x08, S_CMPK_LE_I32>;
1140 def S_CMPK_EQ_U32_si       : SOPK_Real_si <0x09, S_CMPK_EQ_U32>;
1141 def S_CMPK_LG_U32_si       : SOPK_Real_si <0x0a, S_CMPK_LG_U32>;
1142 def S_CMPK_GT_U32_si       : SOPK_Real_si <0x0b, S_CMPK_GT_U32>;
1143 def S_CMPK_GE_U32_si       : SOPK_Real_si <0x0c, S_CMPK_GE_U32>;
1144 def S_CMPK_LT_U32_si       : SOPK_Real_si <0x0d, S_CMPK_LT_U32>;
1145 def S_CMPK_LE_U32_si       : SOPK_Real_si <0x0e, S_CMPK_LE_U32>;
1146 def S_ADDK_I32_si          : SOPK_Real_si <0x0f, S_ADDK_I32>;
1147 def S_MULK_I32_si          : SOPK_Real_si <0x10, S_MULK_I32>;
1148 def S_CBRANCH_I_FORK_si    : SOPK_Real_si <0x11, S_CBRANCH_I_FORK>;
1149 def S_GETREG_B32_si        : SOPK_Real_si <0x12, S_GETREG_B32>;
1150 def S_SETREG_B32_si        : SOPK_Real_si <0x13, S_SETREG_B32>;
1151 //def S_GETREG_REGRD_B32_si  : SOPK_Real_si <0x14, S_GETREG_REGRD_B32>; // see pseudo for comments
1152 def S_SETREG_IMM32_B32_si  : SOPK_Real64<0x15, S_SETREG_IMM32_B32>,
1153                              Select_si<S_SETREG_IMM32_B32.Mnemonic>;
1154
1155
1156 class Select_vi<string opName> :
1157   SIMCInstr<opName, SIEncodingFamily.VI> {
1158   list<Predicate> AssemblerPredicates = [isVI];
1159   string DecoderNamespace = "VI";
1160 }
1161
1162 class SOP1_Real_vi<bits<8> op, SOP1_Pseudo ps> :
1163   SOP1_Real<op, ps>,
1164   Select_vi<ps.Mnemonic>;
1165
1166
1167 class SOP2_Real_vi<bits<7> op, SOP2_Pseudo ps> :
1168   SOP2_Real<op, ps>,
1169   Select_vi<ps.Mnemonic>;
1170
1171 class SOPK_Real_vi<bits<5> op, SOPK_Pseudo ps> :
1172   SOPK_Real32<op, ps>,
1173   Select_vi<ps.Mnemonic>;
1174
1175 def S_MOV_B32_vi           : SOP1_Real_vi <0x00, S_MOV_B32>;
1176 def S_MOV_B64_vi           : SOP1_Real_vi <0x01, S_MOV_B64>;
1177 def S_CMOV_B32_vi          : SOP1_Real_vi <0x02, S_CMOV_B32>;
1178 def S_CMOV_B64_vi          : SOP1_Real_vi <0x03, S_CMOV_B64>;
1179 def S_NOT_B32_vi           : SOP1_Real_vi <0x04, S_NOT_B32>;
1180 def S_NOT_B64_vi           : SOP1_Real_vi <0x05, S_NOT_B64>;
1181 def S_WQM_B32_vi           : SOP1_Real_vi <0x06, S_WQM_B32>;
1182 def S_WQM_B64_vi           : SOP1_Real_vi <0x07, S_WQM_B64>;
1183 def S_BREV_B32_vi          : SOP1_Real_vi <0x08, S_BREV_B32>;
1184 def S_BREV_B64_vi          : SOP1_Real_vi <0x09, S_BREV_B64>;
1185 def S_BCNT0_I32_B32_vi     : SOP1_Real_vi <0x0a, S_BCNT0_I32_B32>;
1186 def S_BCNT0_I32_B64_vi     : SOP1_Real_vi <0x0b, S_BCNT0_I32_B64>;
1187 def S_BCNT1_I32_B32_vi     : SOP1_Real_vi <0x0c, S_BCNT1_I32_B32>;
1188 def S_BCNT1_I32_B64_vi     : SOP1_Real_vi <0x0d, S_BCNT1_I32_B64>;
1189 def S_FF0_I32_B32_vi       : SOP1_Real_vi <0x0e, S_FF0_I32_B32>;
1190 def S_FF0_I32_B64_vi       : SOP1_Real_vi <0x0f, S_FF0_I32_B64>;
1191 def S_FF1_I32_B32_vi       : SOP1_Real_vi <0x10, S_FF1_I32_B32>;
1192 def S_FF1_I32_B64_vi       : SOP1_Real_vi <0x11, S_FF1_I32_B64>;
1193 def S_FLBIT_I32_B32_vi     : SOP1_Real_vi <0x12, S_FLBIT_I32_B32>;
1194 def S_FLBIT_I32_B64_vi     : SOP1_Real_vi <0x13, S_FLBIT_I32_B64>;
1195 def S_FLBIT_I32_vi         : SOP1_Real_vi <0x14, S_FLBIT_I32>;
1196 def S_FLBIT_I32_I64_vi     : SOP1_Real_vi <0x15, S_FLBIT_I32_I64>;
1197 def S_SEXT_I32_I8_vi       : SOP1_Real_vi <0x16, S_SEXT_I32_I8>;
1198 def S_SEXT_I32_I16_vi      : SOP1_Real_vi <0x17, S_SEXT_I32_I16>;
1199 def S_BITSET0_B32_vi       : SOP1_Real_vi <0x18, S_BITSET0_B32>;
1200 def S_BITSET0_B64_vi       : SOP1_Real_vi <0x19, S_BITSET0_B64>;
1201 def S_BITSET1_B32_vi       : SOP1_Real_vi <0x1a, S_BITSET1_B32>;
1202 def S_BITSET1_B64_vi       : SOP1_Real_vi <0x1b, S_BITSET1_B64>;
1203 def S_GETPC_B64_vi         : SOP1_Real_vi <0x1c, S_GETPC_B64>;
1204 def S_SETPC_B64_vi         : SOP1_Real_vi <0x1d, S_SETPC_B64>;
1205 def S_SWAPPC_B64_vi        : SOP1_Real_vi <0x1e, S_SWAPPC_B64>;
1206 def S_RFE_B64_vi           : SOP1_Real_vi <0x1f, S_RFE_B64>;
1207 def S_AND_SAVEEXEC_B64_vi  : SOP1_Real_vi <0x20, S_AND_SAVEEXEC_B64>;
1208 def S_OR_SAVEEXEC_B64_vi   : SOP1_Real_vi <0x21, S_OR_SAVEEXEC_B64>;
1209 def S_XOR_SAVEEXEC_B64_vi  : SOP1_Real_vi <0x22, S_XOR_SAVEEXEC_B64>;
1210 def S_ANDN2_SAVEEXEC_B64_vi: SOP1_Real_vi <0x23, S_ANDN2_SAVEEXEC_B64>;
1211 def S_ORN2_SAVEEXEC_B64_vi : SOP1_Real_vi <0x24, S_ORN2_SAVEEXEC_B64>;
1212 def S_NAND_SAVEEXEC_B64_vi : SOP1_Real_vi <0x25, S_NAND_SAVEEXEC_B64>;
1213 def S_NOR_SAVEEXEC_B64_vi  : SOP1_Real_vi <0x26, S_NOR_SAVEEXEC_B64>;
1214 def S_XNOR_SAVEEXEC_B64_vi : SOP1_Real_vi <0x27, S_XNOR_SAVEEXEC_B64>;
1215 def S_QUADMASK_B32_vi      : SOP1_Real_vi <0x28, S_QUADMASK_B32>;
1216 def S_QUADMASK_B64_vi      : SOP1_Real_vi <0x29, S_QUADMASK_B64>;
1217 def S_MOVRELS_B32_vi       : SOP1_Real_vi <0x2a, S_MOVRELS_B32>;
1218 def S_MOVRELS_B64_vi       : SOP1_Real_vi <0x2b, S_MOVRELS_B64>;
1219 def S_MOVRELD_B32_vi       : SOP1_Real_vi <0x2c, S_MOVRELD_B32>;
1220 def S_MOVRELD_B64_vi       : SOP1_Real_vi <0x2d, S_MOVRELD_B64>;
1221 def S_CBRANCH_JOIN_vi      : SOP1_Real_vi <0x2e, S_CBRANCH_JOIN>;
1222 def S_MOV_REGRD_B32_vi     : SOP1_Real_vi <0x2f, S_MOV_REGRD_B32>;
1223 def S_ABS_I32_vi           : SOP1_Real_vi <0x30, S_ABS_I32>;
1224 def S_MOV_FED_B32_vi       : SOP1_Real_vi <0x31, S_MOV_FED_B32>;
1225 def S_SET_GPR_IDX_IDX_vi   : SOP1_Real_vi <0x32, S_SET_GPR_IDX_IDX>;
1226
1227 def S_ADD_U32_vi           : SOP2_Real_vi <0x00, S_ADD_U32>;
1228 def S_ADD_I32_vi           : SOP2_Real_vi <0x02, S_ADD_I32>;
1229 def S_SUB_U32_vi           : SOP2_Real_vi <0x01, S_SUB_U32>;
1230 def S_SUB_I32_vi           : SOP2_Real_vi <0x03, S_SUB_I32>;
1231 def S_ADDC_U32_vi          : SOP2_Real_vi <0x04, S_ADDC_U32>;
1232 def S_SUBB_U32_vi          : SOP2_Real_vi <0x05, S_SUBB_U32>;
1233 def S_MIN_I32_vi           : SOP2_Real_vi <0x06, S_MIN_I32>;
1234 def S_MIN_U32_vi           : SOP2_Real_vi <0x07, S_MIN_U32>;
1235 def S_MAX_I32_vi           : SOP2_Real_vi <0x08, S_MAX_I32>;
1236 def S_MAX_U32_vi           : SOP2_Real_vi <0x09, S_MAX_U32>;
1237 def S_CSELECT_B32_vi       : SOP2_Real_vi <0x0a, S_CSELECT_B32>;
1238 def S_CSELECT_B64_vi       : SOP2_Real_vi <0x0b, S_CSELECT_B64>;
1239 def S_AND_B32_vi           : SOP2_Real_vi <0x0c, S_AND_B32>;
1240 def S_AND_B64_vi           : SOP2_Real_vi <0x0d, S_AND_B64>;
1241 def S_OR_B32_vi            : SOP2_Real_vi <0x0e, S_OR_B32>;
1242 def S_OR_B64_vi            : SOP2_Real_vi <0x0f, S_OR_B64>;
1243 def S_XOR_B32_vi           : SOP2_Real_vi <0x10, S_XOR_B32>;
1244 def S_XOR_B64_vi           : SOP2_Real_vi <0x11, S_XOR_B64>;
1245 def S_ANDN2_B32_vi         : SOP2_Real_vi <0x12, S_ANDN2_B32>;
1246 def S_ANDN2_B64_vi         : SOP2_Real_vi <0x13, S_ANDN2_B64>;
1247 def S_ORN2_B32_vi          : SOP2_Real_vi <0x14, S_ORN2_B32>;
1248 def S_ORN2_B64_vi          : SOP2_Real_vi <0x15, S_ORN2_B64>;
1249 def S_NAND_B32_vi          : SOP2_Real_vi <0x16, S_NAND_B32>;
1250 def S_NAND_B64_vi          : SOP2_Real_vi <0x17, S_NAND_B64>;
1251 def S_NOR_B32_vi           : SOP2_Real_vi <0x18, S_NOR_B32>;
1252 def S_NOR_B64_vi           : SOP2_Real_vi <0x19, S_NOR_B64>;
1253 def S_XNOR_B32_vi          : SOP2_Real_vi <0x1a, S_XNOR_B32>;
1254 def S_XNOR_B64_vi          : SOP2_Real_vi <0x1b, S_XNOR_B64>;
1255 def S_LSHL_B32_vi          : SOP2_Real_vi <0x1c, S_LSHL_B32>;
1256 def S_LSHL_B64_vi          : SOP2_Real_vi <0x1d, S_LSHL_B64>;
1257 def S_LSHR_B32_vi          : SOP2_Real_vi <0x1e, S_LSHR_B32>;
1258 def S_LSHR_B64_vi          : SOP2_Real_vi <0x1f, S_LSHR_B64>;
1259 def S_ASHR_I32_vi          : SOP2_Real_vi <0x20, S_ASHR_I32>;
1260 def S_ASHR_I64_vi          : SOP2_Real_vi <0x21, S_ASHR_I64>;
1261 def S_BFM_B32_vi           : SOP2_Real_vi <0x22, S_BFM_B32>;
1262 def S_BFM_B64_vi           : SOP2_Real_vi <0x23, S_BFM_B64>;
1263 def S_MUL_I32_vi           : SOP2_Real_vi <0x24, S_MUL_I32>;
1264 def S_BFE_U32_vi           : SOP2_Real_vi <0x25, S_BFE_U32>;
1265 def S_BFE_I32_vi           : SOP2_Real_vi <0x26, S_BFE_I32>;
1266 def S_BFE_U64_vi           : SOP2_Real_vi <0x27, S_BFE_U64>;
1267 def S_BFE_I64_vi           : SOP2_Real_vi <0x28, S_BFE_I64>;
1268 def S_CBRANCH_G_FORK_vi    : SOP2_Real_vi <0x29, S_CBRANCH_G_FORK>;
1269 def S_ABSDIFF_I32_vi       : SOP2_Real_vi <0x2a, S_ABSDIFF_I32>;
1270 def S_PACK_LL_B32_B16_vi   : SOP2_Real_vi <0x32, S_PACK_LL_B32_B16>;
1271 def S_PACK_LH_B32_B16_vi   : SOP2_Real_vi <0x33, S_PACK_LH_B32_B16>;
1272 def S_PACK_HH_B32_B16_vi   : SOP2_Real_vi <0x34, S_PACK_HH_B32_B16>;
1273 def S_RFE_RESTORE_B64_vi   : SOP2_Real_vi <0x2b, S_RFE_RESTORE_B64>;
1274
1275 def S_MOVK_I32_vi          : SOPK_Real_vi <0x00, S_MOVK_I32>;
1276 def S_CMOVK_I32_vi         : SOPK_Real_vi <0x01, S_CMOVK_I32>;
1277 def S_CMPK_EQ_I32_vi       : SOPK_Real_vi <0x02, S_CMPK_EQ_I32>;
1278 def S_CMPK_LG_I32_vi       : SOPK_Real_vi <0x03, S_CMPK_LG_I32>;
1279 def S_CMPK_GT_I32_vi       : SOPK_Real_vi <0x04, S_CMPK_GT_I32>;
1280 def S_CMPK_GE_I32_vi       : SOPK_Real_vi <0x05, S_CMPK_GE_I32>;
1281 def S_CMPK_LT_I32_vi       : SOPK_Real_vi <0x06, S_CMPK_LT_I32>;
1282 def S_CMPK_LE_I32_vi       : SOPK_Real_vi <0x07, S_CMPK_LE_I32>;
1283 def S_CMPK_EQ_U32_vi       : SOPK_Real_vi <0x08, S_CMPK_EQ_U32>;
1284 def S_CMPK_LG_U32_vi       : SOPK_Real_vi <0x09, S_CMPK_LG_U32>;
1285 def S_CMPK_GT_U32_vi       : SOPK_Real_vi <0x0A, S_CMPK_GT_U32>;
1286 def S_CMPK_GE_U32_vi       : SOPK_Real_vi <0x0B, S_CMPK_GE_U32>;
1287 def S_CMPK_LT_U32_vi       : SOPK_Real_vi <0x0C, S_CMPK_LT_U32>;
1288 def S_CMPK_LE_U32_vi       : SOPK_Real_vi <0x0D, S_CMPK_LE_U32>;
1289 def S_ADDK_I32_vi          : SOPK_Real_vi <0x0E, S_ADDK_I32>;
1290 def S_MULK_I32_vi          : SOPK_Real_vi <0x0F, S_MULK_I32>;
1291 def S_CBRANCH_I_FORK_vi    : SOPK_Real_vi <0x10, S_CBRANCH_I_FORK>;
1292 def S_GETREG_B32_vi        : SOPK_Real_vi <0x11, S_GETREG_B32>;
1293 def S_SETREG_B32_vi        : SOPK_Real_vi <0x12, S_SETREG_B32>;
1294 //def S_GETREG_REGRD_B32_vi  : SOPK_Real_vi <0x13, S_GETREG_REGRD_B32>; // see pseudo for comments
1295 def S_SETREG_IMM32_B32_vi  : SOPK_Real64<0x14, S_SETREG_IMM32_B32>,
1296                              Select_vi<S_SETREG_IMM32_B32.Mnemonic>;