contrib/llvm/lib/Target/AMDGPU/VOP1Instructions.td

   1 //===-- VOP1Instructions.td - Vector Instruction Defintions ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // VOP1 Classes
  12 //===----------------------------------------------------------------------===//
  13
  14 class VOP1e <bits<8> op, VOPProfile P> : Enc32 {
  15   bits<8> vdst;
  16   bits<9> src0;
  17
  18   let Inst{8-0}   = !if(P.HasSrc0, src0{8-0}, 0);
  19   let Inst{16-9}  = op;
  20   let Inst{24-17} = !if(P.EmitDst, vdst{7-0}, 0);
  21   let Inst{31-25} = 0x3f; //encoding
  22 }
  23
  24 class VOP1_SDWAe <bits<8> op, VOPProfile P> : VOP_SDWAe <P> {
  25   bits<8> vdst;
  26
  27   let Inst{8-0}   = 0xf9; // sdwa
  28   let Inst{16-9}  = op;
  29   let Inst{24-17} = !if(P.EmitDst, vdst{7-0}, 0);
  30   let Inst{31-25} = 0x3f; // encoding
  31 }
  32
  33 class VOP1_Pseudo <string opName, VOPProfile P, list<dag> pattern=[], bit VOP1Only = 0> :
  34   InstSI <P.Outs32, P.Ins32, "", pattern>,
  35   VOP <opName>,
  36   SIMCInstr <!if(VOP1Only, opName, opName#"_e32"), SIEncodingFamily.NONE>,
  37   MnemonicAlias<!if(VOP1Only, opName, opName#"_e32"), opName> {
  38
  39   let isPseudo = 1;
  40   let isCodeGenOnly = 1;
  41   let UseNamedOperandTable = 1;
  42
  43   string Mnemonic = opName;
  44   string AsmOperands = P.Asm32;
  45
  46   let Size = 4;
  47   let mayLoad = 0;
  48   let mayStore = 0;
  49   let hasSideEffects = 0;
  50   let SubtargetPredicate = isGCN;
  51
  52   let VOP1 = 1;
  53   let VALU = 1;
  54   let Uses = [EXEC];
  55
  56   let AsmVariantName = AMDGPUAsmVariants.Default;
  57
  58   VOPProfile Pfl = P;
  59 }
  60
  61 class VOP1_Real <VOP1_Pseudo ps, int EncodingFamily> :
  62   InstSI <ps.OutOperandList, ps.InOperandList, ps.Mnemonic # ps.AsmOperands, []>,
  63   SIMCInstr <ps.PseudoInstr, EncodingFamily> {
  64
  65   let isPseudo = 0;
  66   let isCodeGenOnly = 0;
  67
  68   let Constraints     = ps.Constraints;
  69   let DisableEncoding = ps.DisableEncoding;
  70
  71   // copy relevant pseudo op flags
  72   let SubtargetPredicate = ps.SubtargetPredicate;
  73   let AsmMatchConverter  = ps.AsmMatchConverter;
  74   let AsmVariantName     = ps.AsmVariantName;
  75   let Constraints        = ps.Constraints;
  76   let DisableEncoding    = ps.DisableEncoding;
  77   let TSFlags            = ps.TSFlags;
  78   let UseNamedOperandTable = ps.UseNamedOperandTable;
  79   let Uses                 = ps.Uses;
  80 }
  81
  82 class VOP1_SDWA_Pseudo <string OpName, VOPProfile P, list<dag> pattern=[]> :
  83   VOP_SDWA_Pseudo <OpName, P, pattern> {
  84   let AsmMatchConverter = "cvtSdwaVOP1";
  85 }
  86
  87 class getVOP1Pat64 <SDPatternOperator node, VOPProfile P> : LetDummies {
  88   list<dag> ret =
  89     !if(P.HasModifiers,
  90         [(set P.DstVT:$vdst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
  91                                               i32:$src0_modifiers,
  92                                               i1:$clamp, i32:$omod))))],
  93         !if(P.HasOMod,
  94             [(set P.DstVT:$vdst, (node (P.Src0VT (VOP3OMods P.Src0VT:$src0,
  95                                                   i1:$clamp, i32:$omod))))],
  96             [(set P.DstVT:$vdst, (node P.Src0VT:$src0))]
  97         )
  98     );
  99 }
 100
 101 multiclass VOP1Inst <string opName, VOPProfile P,
 102                      SDPatternOperator node = null_frag> {
 103   def _e32 : VOP1_Pseudo <opName, P>;
 104   def _e64 : VOP3_Pseudo <opName, P, getVOP1Pat64<node, P>.ret>;
 105   def _sdwa : VOP1_SDWA_Pseudo <opName, P>;
 106 }
 107
 108 // Special profile for instructions which have clamp
 109 // and output modifiers (but have no input modifiers)
 110 class VOPProfileI2F<ValueType dstVt, ValueType srcVt> :
 111   VOPProfile<[dstVt, srcVt, untyped, untyped]> {
 112
 113   let Ins64 = (ins Src0RC64:$src0, clampmod:$clamp, omod:$omod);
 114   let Asm64 = "$vdst, $src0$clamp$omod";
 115
 116   let HasModifiers = 0;
 117   let HasClamp = 1;
 118   let HasOMod = 1;
 119 }
 120
 121 def VOP1_F64_I32 : VOPProfileI2F <f64, i32>;
 122 def VOP1_F32_I32 : VOPProfileI2F <f32, i32>;
 123 def VOP1_F16_I16 : VOPProfileI2F <f16, i16>;
 124
 125 //===----------------------------------------------------------------------===//
 126 // VOP1 Instructions
 127 //===----------------------------------------------------------------------===//
 128
 129 let VOPAsmPrefer32Bit = 1 in {
 130 defm V_NOP : VOP1Inst <"v_nop", VOP_NONE>;
 131 }
 132
 133 let isMoveImm = 1, isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 134 defm V_MOV_B32 : VOP1Inst <"v_mov_b32", VOP_I32_I32>;
 135 } // End isMoveImm = 1
 136
 137 // FIXME: Specify SchedRW for READFIRSTLANE_B32
 138 // TODO: Make profile for this, there is VOP3 encoding also
 139 def V_READFIRSTLANE_B32 :
 140   InstSI <(outs SReg_32:$vdst),
 141     (ins VGPR_32:$src0),
 142     "v_readfirstlane_b32 $vdst, $src0",
 143     [(set i32:$vdst, (int_amdgcn_readfirstlane i32:$src0))]>,
 144   Enc32 {
 145
 146   let isCodeGenOnly = 0;
 147   let UseNamedOperandTable = 1;
 148
 149   let Size = 4;
 150   let mayLoad = 0;
 151   let mayStore = 0;
 152   let hasSideEffects = 0;
 153   let SubtargetPredicate = isGCN;
 154
 155   let VOP1 = 1;
 156   let VALU = 1;
 157   let Uses = [EXEC];
 158   let isConvergent = 1;
 159
 160   bits<8> vdst;
 161   bits<9> src0;
 162
 163   let Inst{8-0}   = src0;
 164   let Inst{16-9}  = 0x2;
 165   let Inst{24-17} = vdst;
 166   let Inst{31-25} = 0x3f; //encoding
 167 }
 168
 169 let SchedRW = [WriteQuarterRate32] in {
 170 defm V_CVT_I32_F64 : VOP1Inst <"v_cvt_i32_f64", VOP_I32_F64, fp_to_sint>;
 171 defm V_CVT_F64_I32 : VOP1Inst <"v_cvt_f64_i32", VOP1_F64_I32, sint_to_fp>;
 172 defm V_CVT_F32_I32 : VOP1Inst <"v_cvt_f32_i32", VOP1_F32_I32, sint_to_fp>;
 173 defm V_CVT_F32_U32 : VOP1Inst <"v_cvt_f32_u32", VOP1_F32_I32, uint_to_fp>;
 174 defm V_CVT_U32_F32 : VOP1Inst <"v_cvt_u32_f32", VOP_I32_F32, fp_to_uint>;
 175 defm V_CVT_I32_F32 : VOP1Inst <"v_cvt_i32_f32", VOP_I32_F32, fp_to_sint>;
 176 defm V_CVT_F16_F32 : VOP1Inst <"v_cvt_f16_f32", VOP_F16_F32, fpround>;
 177 defm V_CVT_F32_F16 : VOP1Inst <"v_cvt_f32_f16", VOP_F32_F16, fpextend>;
 178 defm V_CVT_RPI_I32_F32 : VOP1Inst <"v_cvt_rpi_i32_f32", VOP_I32_F32, cvt_rpi_i32_f32>;
 179 defm V_CVT_FLR_I32_F32 : VOP1Inst <"v_cvt_flr_i32_f32", VOP_I32_F32, cvt_flr_i32_f32>;
 180 defm V_CVT_OFF_F32_I4 : VOP1Inst  <"v_cvt_off_f32_i4", VOP1_F32_I32>;
 181 defm V_CVT_F32_F64 : VOP1Inst <"v_cvt_f32_f64", VOP_F32_F64, fpround>;
 182 defm V_CVT_F64_F32 : VOP1Inst <"v_cvt_f64_f32", VOP_F64_F32, fpextend>;
 183 defm V_CVT_F32_UBYTE0 : VOP1Inst <"v_cvt_f32_ubyte0", VOP1_F32_I32, AMDGPUcvt_f32_ubyte0>;
 184 defm V_CVT_F32_UBYTE1 : VOP1Inst <"v_cvt_f32_ubyte1", VOP1_F32_I32, AMDGPUcvt_f32_ubyte1>;
 185 defm V_CVT_F32_UBYTE2 : VOP1Inst <"v_cvt_f32_ubyte2", VOP1_F32_I32, AMDGPUcvt_f32_ubyte2>;
 186 defm V_CVT_F32_UBYTE3 : VOP1Inst <"v_cvt_f32_ubyte3", VOP1_F32_I32, AMDGPUcvt_f32_ubyte3>;
 187 defm V_CVT_U32_F64 : VOP1Inst <"v_cvt_u32_f64", VOP_I32_F64, fp_to_uint>;
 188 defm V_CVT_F64_U32 : VOP1Inst <"v_cvt_f64_u32", VOP1_F64_I32, uint_to_fp>;
 189 } // End SchedRW = [WriteQuarterRate32]
 190
 191 defm V_FRACT_F32 : VOP1Inst <"v_fract_f32", VOP_F32_F32, AMDGPUfract>;
 192 defm V_TRUNC_F32 : VOP1Inst <"v_trunc_f32", VOP_F32_F32, ftrunc>;
 193 defm V_CEIL_F32 : VOP1Inst <"v_ceil_f32", VOP_F32_F32, fceil>;
 194 defm V_RNDNE_F32 : VOP1Inst <"v_rndne_f32", VOP_F32_F32, frint>;
 195 defm V_FLOOR_F32 : VOP1Inst <"v_floor_f32", VOP_F32_F32, ffloor>;
 196 defm V_EXP_F32 : VOP1Inst <"v_exp_f32", VOP_F32_F32, fexp2>;
 197
 198 let SchedRW = [WriteQuarterRate32] in {
 199 defm V_LOG_F32 : VOP1Inst <"v_log_f32", VOP_F32_F32, flog2>;
 200 defm V_RCP_F32 : VOP1Inst <"v_rcp_f32", VOP_F32_F32, AMDGPUrcp>;
 201 defm V_RCP_IFLAG_F32 : VOP1Inst <"v_rcp_iflag_f32", VOP_F32_F32>;
 202 defm V_RSQ_F32 : VOP1Inst <"v_rsq_f32", VOP_F32_F32, AMDGPUrsq>;
 203 } // End SchedRW = [WriteQuarterRate32]
 204
 205 let SchedRW = [WriteDouble] in {
 206 defm V_RCP_F64 : VOP1Inst <"v_rcp_f64", VOP_F64_F64, AMDGPUrcp>;
 207 defm V_RSQ_F64 : VOP1Inst <"v_rsq_f64", VOP_F64_F64, AMDGPUrsq>;
 208 } // End SchedRW = [WriteDouble];
 209
 210 defm V_SQRT_F32 : VOP1Inst <"v_sqrt_f32", VOP_F32_F32, fsqrt>;
 211
 212 let SchedRW = [WriteDouble] in {
 213 defm V_SQRT_F64 : VOP1Inst <"v_sqrt_f64", VOP_F64_F64, fsqrt>;
 214 } // End SchedRW = [WriteDouble]
 215
 216 let SchedRW = [WriteQuarterRate32] in {
 217 defm V_SIN_F32 : VOP1Inst <"v_sin_f32", VOP_F32_F32, AMDGPUsin>;
 218 defm V_COS_F32 : VOP1Inst <"v_cos_f32", VOP_F32_F32, AMDGPUcos>;
 219 } // End SchedRW = [WriteQuarterRate32]
 220
 221 defm V_NOT_B32 : VOP1Inst <"v_not_b32", VOP_I32_I32>;
 222 defm V_BFREV_B32 : VOP1Inst <"v_bfrev_b32", VOP_I32_I32>;
 223 defm V_FFBH_U32 : VOP1Inst <"v_ffbh_u32", VOP_I32_I32>;
 224 defm V_FFBL_B32 : VOP1Inst <"v_ffbl_b32", VOP_I32_I32>;
 225 defm V_FFBH_I32 : VOP1Inst <"v_ffbh_i32", VOP_I32_I32>;
 226 defm V_FREXP_EXP_I32_F64 : VOP1Inst <"v_frexp_exp_i32_f64", VOP_I32_F64, int_amdgcn_frexp_exp>;
 227
 228 let SchedRW = [WriteDoubleAdd] in {
 229 defm V_FREXP_MANT_F64 : VOP1Inst <"v_frexp_mant_f64", VOP_F64_F64, int_amdgcn_frexp_mant>;
 230 defm V_FRACT_F64 : VOP1Inst <"v_fract_f64", VOP_F64_F64, AMDGPUfract>;
 231 } // End SchedRW = [WriteDoubleAdd]
 232
 233 defm V_FREXP_EXP_I32_F32 : VOP1Inst <"v_frexp_exp_i32_f32", VOP_I32_F32, int_amdgcn_frexp_exp>;
 234 defm V_FREXP_MANT_F32 : VOP1Inst <"v_frexp_mant_f32", VOP_F32_F32, int_amdgcn_frexp_mant>;
 235
 236 let VOPAsmPrefer32Bit = 1 in {
 237 defm V_CLREXCP : VOP1Inst <"v_clrexcp", VOP_NO_EXT<VOP_NONE>>;
 238 }
 239
 240 // Restrict src0 to be VGPR
 241 def VOP_I32_VI32_NO_EXT : VOPProfile<[i32, i32, untyped, untyped]> {
 242   let Src0RC32 = VRegSrc_32;
 243   let Src0RC64 = VRegSrc_32;
 244
 245   let HasExt = 0;
 246 }
 247
 248 // Special case because there are no true output operands.  Hack vdst
 249 // to be a src operand. The custom inserter must add a tied implicit
 250 // def and use of the super register since there seems to be no way to
 251 // add an implicit def of a virtual register in tablegen.
 252 def VOP_MOVRELD : VOPProfile<[untyped, i32, untyped, untyped]> {
 253   let Src0RC32 = VOPDstOperand<VGPR_32>;
 254   let Src0RC64 = VOPDstOperand<VGPR_32>;
 255
 256   let Outs = (outs);
 257   let Ins32 = (ins Src0RC32:$vdst, VSrc_b32:$src0);
 258   let Ins64 = (ins Src0RC64:$vdst, VSrc_b32:$src0);
 259   let InsDPP = (ins Src0RC32:$vdst, Src0RC32:$src0, dpp_ctrl:$dpp_ctrl, row_mask:$row_mask,
 260                     bank_mask:$bank_mask, bound_ctrl:$bound_ctrl);
 261   let InsSDWA = (ins Src0RC32:$vdst, Src0ModSDWA:$src0_modifiers, VCSrc_b32:$src0,
 262                      clampmod:$clamp, dst_sel:$dst_sel, dst_unused:$dst_unused,
 263                      src0_sel:$src0_sel);
 264
 265   let Asm32 = getAsm32<1, 1>.ret;
 266   let Asm64 = getAsm64<1, 1, 0, 1>.ret;
 267   let AsmDPP = getAsmDPP<1, 1, 0>.ret;
 268   let AsmSDWA = getAsmSDWA<1, 1, 0>.ret;
 269
 270   let HasExt = 0;
 271   let HasDst = 0;
 272   let EmitDst = 1; // force vdst emission
 273 }
 274
 275 let SubtargetPredicate = HasMovrel, Uses = [M0, EXEC] in {
 276 // v_movreld_b32 is a special case because the destination output
 277  // register is really a source. It isn't actually read (but may be
 278  // written), and is only to provide the base register to start
 279  // indexing from. Tablegen seems to not let you define an implicit
 280  // virtual register output for the super register being written into,
 281  // so this must have an implicit def of the register added to it.
 282 defm V_MOVRELD_B32 : VOP1Inst <"v_movreld_b32", VOP_MOVRELD>;
 283 defm V_MOVRELS_B32 : VOP1Inst <"v_movrels_b32", VOP_I32_VI32_NO_EXT>;
 284 defm V_MOVRELSD_B32 : VOP1Inst <"v_movrelsd_b32", VOP_NO_EXT<VOP_I32_I32>>;
 285 } // End Uses = [M0, EXEC]
 286
 287 let SchedRW = [WriteQuarterRate32] in {
 288 defm V_MOV_FED_B32 : VOP1Inst <"v_mov_fed_b32", VOP_I32_I32>;
 289 }
 290
 291 // These instruction only exist on SI and CI
 292 let SubtargetPredicate = isSICI in {
 293
 294 let SchedRW = [WriteQuarterRate32] in {
 295 defm V_LOG_CLAMP_F32 : VOP1Inst <"v_log_clamp_f32", VOP_F32_F32, int_amdgcn_log_clamp>;
 296 defm V_RCP_CLAMP_F32 : VOP1Inst <"v_rcp_clamp_f32", VOP_F32_F32>;
 297 defm V_RCP_LEGACY_F32 : VOP1Inst <"v_rcp_legacy_f32", VOP_F32_F32, AMDGPUrcp_legacy>;
 298 defm V_RSQ_CLAMP_F32 : VOP1Inst <"v_rsq_clamp_f32", VOP_F32_F32, AMDGPUrsq_clamp>;
 299 defm V_RSQ_LEGACY_F32 : VOP1Inst <"v_rsq_legacy_f32", VOP_F32_F32, AMDGPUrsq_legacy>;
 300 } // End SchedRW = [WriteQuarterRate32]
 301
 302 let SchedRW = [WriteDouble] in {
 303 defm V_RCP_CLAMP_F64 : VOP1Inst <"v_rcp_clamp_f64", VOP_F64_F64>;
 304 defm V_RSQ_CLAMP_F64 : VOP1Inst <"v_rsq_clamp_f64", VOP_F64_F64, AMDGPUrsq_clamp>;
 305 } // End SchedRW = [WriteDouble]
 306
 307 } // End SubtargetPredicate = isSICI
 308
 309
 310 let SubtargetPredicate = isCIVI in {
 311
 312 let SchedRW = [WriteDoubleAdd] in {
 313 defm V_TRUNC_F64 : VOP1Inst <"v_trunc_f64", VOP_F64_F64, ftrunc>;
 314 defm V_CEIL_F64 : VOP1Inst <"v_ceil_f64", VOP_F64_F64, fceil>;
 315 defm V_FLOOR_F64 : VOP1Inst <"v_floor_f64", VOP_F64_F64, ffloor>;
 316 defm V_RNDNE_F64 : VOP1Inst <"v_rndne_f64", VOP_F64_F64, frint>;
 317 } // End SchedRW = [WriteDoubleAdd]
 318
 319 let SchedRW = [WriteQuarterRate32] in {
 320 defm V_LOG_LEGACY_F32 : VOP1Inst <"v_log_legacy_f32", VOP_F32_F32>;
 321 defm V_EXP_LEGACY_F32 : VOP1Inst <"v_exp_legacy_f32", VOP_F32_F32>;
 322 } // End SchedRW = [WriteQuarterRate32]
 323
 324 } // End SubtargetPredicate = isCIVI
 325
 326
 327 let SubtargetPredicate = isVI in {
 328
 329 defm V_CVT_F16_U16 : VOP1Inst <"v_cvt_f16_u16", VOP1_F16_I16, uint_to_fp>;
 330 defm V_CVT_F16_I16 : VOP1Inst <"v_cvt_f16_i16", VOP1_F16_I16, sint_to_fp>;
 331 defm V_CVT_U16_F16 : VOP1Inst <"v_cvt_u16_f16", VOP_I16_F16, fp_to_uint>;
 332 defm V_CVT_I16_F16 : VOP1Inst <"v_cvt_i16_f16", VOP_I16_F16, fp_to_sint>;
 333 defm V_RCP_F16 : VOP1Inst <"v_rcp_f16", VOP_F16_F16, AMDGPUrcp>;
 334 defm V_SQRT_F16 : VOP1Inst <"v_sqrt_f16", VOP_F16_F16, fsqrt>;
 335 defm V_RSQ_F16 : VOP1Inst <"v_rsq_f16", VOP_F16_F16, AMDGPUrsq>;
 336 defm V_LOG_F16 : VOP1Inst <"v_log_f16", VOP_F16_F16, flog2>;
 337 defm V_EXP_F16 : VOP1Inst <"v_exp_f16", VOP_F16_F16, fexp2>;
 338 defm V_FREXP_MANT_F16 : VOP1Inst <"v_frexp_mant_f16", VOP_F16_F16, int_amdgcn_frexp_mant>;
 339 defm V_FREXP_EXP_I16_F16 : VOP1Inst <"v_frexp_exp_i16_f16", VOP_I16_F16, int_amdgcn_frexp_exp>;
 340 defm V_FLOOR_F16 : VOP1Inst <"v_floor_f16", VOP_F16_F16, ffloor>;
 341 defm V_CEIL_F16 : VOP1Inst <"v_ceil_f16", VOP_F16_F16, fceil>;
 342 defm V_TRUNC_F16 : VOP1Inst <"v_trunc_f16", VOP_F16_F16, ftrunc>;
 343 defm V_RNDNE_F16 : VOP1Inst <"v_rndne_f16", VOP_F16_F16, frint>;
 344 defm V_FRACT_F16 : VOP1Inst <"v_fract_f16", VOP_F16_F16, AMDGPUfract>;
 345 defm V_SIN_F16 : VOP1Inst <"v_sin_f16", VOP_F16_F16, AMDGPUsin>;
 346 defm V_COS_F16 : VOP1Inst <"v_cos_f16", VOP_F16_F16, AMDGPUcos>;
 347
 348 }
 349
 350 let Predicates = [isVI] in {
 351
 352 def : Pat<
 353     (f32 (f16_to_fp i16:$src)),
 354     (V_CVT_F32_F16_e32 $src)
 355 >;
 356
 357 def : Pat<
 358     (i16 (AMDGPUfp_to_f16 f32:$src)),
 359     (V_CVT_F16_F32_e32 $src)
 360 >;
 361
 362 }
 363
 364 def VOP_SWAP_I32 : VOPProfile<[i32, i32, i32, untyped]> {
 365   let Outs32 = (outs VGPR_32:$vdst, VGPR_32:$vdst1);
 366   let Ins32 = (ins VGPR_32:$src0, VGPR_32:$src1);
 367   let Outs64 = Outs32;
 368   let Asm32 = " $vdst, $src0";
 369   let Asm64 = "";
 370   let Ins64 = (ins);
 371 }
 372
 373 let SubtargetPredicate = isGFX9 in {
 374   let Constraints = "$vdst = $src1, $vdst1 = $src0",
 375       DisableEncoding="$vdst1,$src1",
 376       SchedRW = [Write64Bit, Write64Bit] in {
 377 // Never VOP3. Takes as long as 2 v_mov_b32s
 378 def V_SWAP_B32 : VOP1_Pseudo <"v_swap_b32", VOP_SWAP_I32, [], 1>;
 379 }
 380
 381 } // End SubtargetPredicate = isGFX9
 382
 383 //===----------------------------------------------------------------------===//
 384 // Target
 385 //===----------------------------------------------------------------------===//
 386
 387 //===----------------------------------------------------------------------===//
 388 // SI
 389 //===----------------------------------------------------------------------===//
 390
 391 multiclass VOP1_Real_si <bits<9> op> {
 392   let AssemblerPredicates = [isSICI], DecoderNamespace = "SICI" in {
 393     def _e32_si :
 394       VOP1_Real<!cast<VOP1_Pseudo>(NAME#"_e32"), SIEncodingFamily.SI>,
 395       VOP1e<op{7-0}, !cast<VOP1_Pseudo>(NAME#"_e32").Pfl>;
 396     def _e64_si :
 397       VOP3_Real<!cast<VOP3_Pseudo>(NAME#"_e64"), SIEncodingFamily.SI>,
 398       VOP3e_si <{1, 1, op{6-0}}, !cast<VOP3_Pseudo>(NAME#"_e64").Pfl>;
 399   }
 400 }
 401
 402 defm V_NOP               : VOP1_Real_si <0x0>;
 403 defm V_MOV_B32           : VOP1_Real_si <0x1>;
 404 defm V_CVT_I32_F64       : VOP1_Real_si <0x3>;
 405 defm V_CVT_F64_I32       : VOP1_Real_si <0x4>;
 406 defm V_CVT_F32_I32       : VOP1_Real_si <0x5>;
 407 defm V_CVT_F32_U32       : VOP1_Real_si <0x6>;
 408 defm V_CVT_U32_F32       : VOP1_Real_si <0x7>;
 409 defm V_CVT_I32_F32       : VOP1_Real_si <0x8>;
 410 defm V_MOV_FED_B32       : VOP1_Real_si <0x9>;
 411 defm V_CVT_F16_F32       : VOP1_Real_si <0xa>;
 412 defm V_CVT_F32_F16       : VOP1_Real_si <0xb>;
 413 defm V_CVT_RPI_I32_F32   : VOP1_Real_si <0xc>;
 414 defm V_CVT_FLR_I32_F32   : VOP1_Real_si <0xd>;
 415 defm V_CVT_OFF_F32_I4    : VOP1_Real_si <0xe>;
 416 defm V_CVT_F32_F64       : VOP1_Real_si <0xf>;
 417 defm V_CVT_F64_F32       : VOP1_Real_si <0x10>;
 418 defm V_CVT_F32_UBYTE0    : VOP1_Real_si <0x11>;
 419 defm V_CVT_F32_UBYTE1    : VOP1_Real_si <0x12>;
 420 defm V_CVT_F32_UBYTE2    : VOP1_Real_si <0x13>;
 421 defm V_CVT_F32_UBYTE3    : VOP1_Real_si <0x14>;
 422 defm V_CVT_U32_F64       : VOP1_Real_si <0x15>;
 423 defm V_CVT_F64_U32       : VOP1_Real_si <0x16>;
 424 defm V_FRACT_F32         : VOP1_Real_si <0x20>;
 425 defm V_TRUNC_F32         : VOP1_Real_si <0x21>;
 426 defm V_CEIL_F32          : VOP1_Real_si <0x22>;
 427 defm V_RNDNE_F32         : VOP1_Real_si <0x23>;
 428 defm V_FLOOR_F32         : VOP1_Real_si <0x24>;
 429 defm V_EXP_F32           : VOP1_Real_si <0x25>;
 430 defm V_LOG_CLAMP_F32     : VOP1_Real_si <0x26>;
 431 defm V_LOG_F32           : VOP1_Real_si <0x27>;
 432 defm V_RCP_CLAMP_F32     : VOP1_Real_si <0x28>;
 433 defm V_RCP_LEGACY_F32    : VOP1_Real_si <0x29>;
 434 defm V_RCP_F32           : VOP1_Real_si <0x2a>;
 435 defm V_RCP_IFLAG_F32     : VOP1_Real_si <0x2b>;
 436 defm V_RSQ_CLAMP_F32     : VOP1_Real_si <0x2c>;
 437 defm V_RSQ_LEGACY_F32    : VOP1_Real_si <0x2d>;
 438 defm V_RSQ_F32           : VOP1_Real_si <0x2e>;
 439 defm V_RCP_F64           : VOP1_Real_si <0x2f>;
 440 defm V_RCP_CLAMP_F64     : VOP1_Real_si <0x30>;
 441 defm V_RSQ_F64           : VOP1_Real_si <0x31>;
 442 defm V_RSQ_CLAMP_F64     : VOP1_Real_si <0x32>;
 443 defm V_SQRT_F32          : VOP1_Real_si <0x33>;
 444 defm V_SQRT_F64          : VOP1_Real_si <0x34>;
 445 defm V_SIN_F32           : VOP1_Real_si <0x35>;
 446 defm V_COS_F32           : VOP1_Real_si <0x36>;
 447 defm V_NOT_B32           : VOP1_Real_si <0x37>;
 448 defm V_BFREV_B32         : VOP1_Real_si <0x38>;
 449 defm V_FFBH_U32          : VOP1_Real_si <0x39>;
 450 defm V_FFBL_B32          : VOP1_Real_si <0x3a>;
 451 defm V_FFBH_I32          : VOP1_Real_si <0x3b>;
 452 defm V_FREXP_EXP_I32_F64 : VOP1_Real_si <0x3c>;
 453 defm V_FREXP_MANT_F64    : VOP1_Real_si <0x3d>;
 454 defm V_FRACT_F64         : VOP1_Real_si <0x3e>;
 455 defm V_FREXP_EXP_I32_F32 : VOP1_Real_si <0x3f>;
 456 defm V_FREXP_MANT_F32    : VOP1_Real_si <0x40>;
 457 defm V_CLREXCP           : VOP1_Real_si <0x41>;
 458 defm V_MOVRELD_B32       : VOP1_Real_si <0x42>;
 459 defm V_MOVRELS_B32       : VOP1_Real_si <0x43>;
 460 defm V_MOVRELSD_B32      : VOP1_Real_si <0x44>;
 461
 462 //===----------------------------------------------------------------------===//
 463 // CI
 464 //===----------------------------------------------------------------------===//
 465
 466 multiclass VOP1_Real_ci <bits<9> op> {
 467   let AssemblerPredicates = [isCIOnly], DecoderNamespace = "CI" in {
 468     def _e32_ci :
 469       VOP1_Real<!cast<VOP1_Pseudo>(NAME#"_e32"), SIEncodingFamily.SI>,
 470       VOP1e<op{7-0}, !cast<VOP1_Pseudo>(NAME#"_e32").Pfl>;
 471     def _e64_ci :
 472       VOP3_Real<!cast<VOP3_Pseudo>(NAME#"_e64"), SIEncodingFamily.SI>,
 473       VOP3e_si <{1, 1, op{6-0}}, !cast<VOP3_Pseudo>(NAME#"_e64").Pfl>;
 474   }
 475 }
 476
 477 defm V_TRUNC_F64         : VOP1_Real_ci <0x17>;
 478 defm V_CEIL_F64          : VOP1_Real_ci <0x18>;
 479 defm V_FLOOR_F64         : VOP1_Real_ci <0x1A>;
 480 defm V_RNDNE_F64         : VOP1_Real_ci <0x19>;
 481 defm V_LOG_LEGACY_F32    : VOP1_Real_ci <0x45>;
 482 defm V_EXP_LEGACY_F32    : VOP1_Real_ci <0x46>;
 483
 484 //===----------------------------------------------------------------------===//
 485 // VI
 486 //===----------------------------------------------------------------------===//
 487
 488 class VOP1_DPP <bits<8> op, VOP1_Pseudo ps, VOPProfile P = ps.Pfl> :
 489   VOP_DPP <ps.OpName, P> {
 490   let Defs = ps.Defs;
 491   let Uses = ps.Uses;
 492   let SchedRW = ps.SchedRW;
 493   let hasSideEffects = ps.hasSideEffects;
 494   let Constraints = ps.Constraints;
 495   let DisableEncoding = ps.DisableEncoding;
 496
 497   bits<8> vdst;
 498   let Inst{8-0}   = 0xfa; // dpp
 499   let Inst{16-9}  = op;
 500   let Inst{24-17} = !if(P.EmitDst, vdst{7-0}, 0);
 501   let Inst{31-25} = 0x3f; //encoding
 502 }
 503
 504 multiclass VOP1Only_Real_vi <bits<10> op> {
 505   let AssemblerPredicates = [isVI], DecoderNamespace = "VI" in {
 506     def _vi :
 507       VOP1_Real<!cast<VOP1_Pseudo>(NAME), SIEncodingFamily.VI>,
 508       VOP1e<op{7-0}, !cast<VOP1_Pseudo>(NAME).Pfl>;
 509   }
 510 }
 511
 512 multiclass VOP1_Real_vi <bits<10> op> {
 513   let AssemblerPredicates = [isVI], DecoderNamespace = "VI" in {
 514     def _e32_vi :
 515       VOP1_Real<!cast<VOP1_Pseudo>(NAME#"_e32"), SIEncodingFamily.VI>,
 516       VOP1e<op{7-0}, !cast<VOP1_Pseudo>(NAME#"_e32").Pfl>;
 517     def _e64_vi :
 518       VOP3_Real<!cast<VOP3_Pseudo>(NAME#"_e64"), SIEncodingFamily.VI>,
 519       VOP3e_vi <!add(0x140, op), !cast<VOP3_Pseudo>(NAME#"_e64").Pfl>;
 520   }
 521
 522   def _sdwa_vi :
 523     VOP_SDWA_Real <!cast<VOP1_SDWA_Pseudo>(NAME#"_sdwa")>,
 524     VOP1_SDWAe <op{7-0}, !cast<VOP1_SDWA_Pseudo>(NAME#"_sdwa").Pfl>;
 525
 526   // For now left dpp only for asm/dasm
 527   // TODO: add corresponding pseudo
 528   def _dpp : VOP1_DPP<op{7-0}, !cast<VOP1_Pseudo>(NAME#"_e32")>;
 529 }
 530
 531 defm V_NOP               : VOP1_Real_vi <0x0>;
 532 defm V_MOV_B32           : VOP1_Real_vi <0x1>;
 533 defm V_CVT_I32_F64       : VOP1_Real_vi <0x3>;
 534 defm V_CVT_F64_I32       : VOP1_Real_vi <0x4>;
 535 defm V_CVT_F32_I32       : VOP1_Real_vi <0x5>;
 536 defm V_CVT_F32_U32       : VOP1_Real_vi <0x6>;
 537 defm V_CVT_U32_F32       : VOP1_Real_vi <0x7>;
 538 defm V_CVT_I32_F32       : VOP1_Real_vi <0x8>;
 539 defm V_MOV_FED_B32       : VOP1_Real_vi <0x9>;
 540 defm V_CVT_F16_F32       : VOP1_Real_vi <0xa>;
 541 defm V_CVT_F32_F16       : VOP1_Real_vi <0xb>;
 542 defm V_CVT_RPI_I32_F32   : VOP1_Real_vi <0xc>;
 543 defm V_CVT_FLR_I32_F32   : VOP1_Real_vi <0xd>;
 544 defm V_CVT_OFF_F32_I4    : VOP1_Real_vi <0xe>;
 545 defm V_CVT_F32_F64       : VOP1_Real_vi <0xf>;
 546 defm V_CVT_F64_F32       : VOP1_Real_vi <0x10>;
 547 defm V_CVT_F32_UBYTE0    : VOP1_Real_vi <0x11>;
 548 defm V_CVT_F32_UBYTE1    : VOP1_Real_vi <0x12>;
 549 defm V_CVT_F32_UBYTE2    : VOP1_Real_vi <0x13>;
 550 defm V_CVT_F32_UBYTE3    : VOP1_Real_vi <0x14>;
 551 defm V_CVT_U32_F64       : VOP1_Real_vi <0x15>;
 552 defm V_CVT_F64_U32       : VOP1_Real_vi <0x16>;
 553 defm V_FRACT_F32         : VOP1_Real_vi <0x1b>;
 554 defm V_TRUNC_F32         : VOP1_Real_vi <0x1c>;
 555 defm V_CEIL_F32          : VOP1_Real_vi <0x1d>;
 556 defm V_RNDNE_F32         : VOP1_Real_vi <0x1e>;
 557 defm V_FLOOR_F32         : VOP1_Real_vi <0x1f>;
 558 defm V_EXP_F32           : VOP1_Real_vi <0x20>;
 559 defm V_LOG_F32           : VOP1_Real_vi <0x21>;
 560 defm V_RCP_F32           : VOP1_Real_vi <0x22>;
 561 defm V_RCP_IFLAG_F32     : VOP1_Real_vi <0x23>;
 562 defm V_RSQ_F32           : VOP1_Real_vi <0x24>;
 563 defm V_RCP_F64           : VOP1_Real_vi <0x25>;
 564 defm V_RSQ_F64           : VOP1_Real_vi <0x26>;
 565 defm V_SQRT_F32          : VOP1_Real_vi <0x27>;
 566 defm V_SQRT_F64          : VOP1_Real_vi <0x28>;
 567 defm V_SIN_F32           : VOP1_Real_vi <0x29>;
 568 defm V_COS_F32           : VOP1_Real_vi <0x2a>;
 569 defm V_NOT_B32           : VOP1_Real_vi <0x2b>;
 570 defm V_BFREV_B32         : VOP1_Real_vi <0x2c>;
 571 defm V_FFBH_U32          : VOP1_Real_vi <0x2d>;
 572 defm V_FFBL_B32          : VOP1_Real_vi <0x2e>;
 573 defm V_FFBH_I32          : VOP1_Real_vi <0x2f>;
 574 defm V_FREXP_EXP_I32_F64 : VOP1_Real_vi <0x30>;
 575 defm V_FREXP_MANT_F64    : VOP1_Real_vi <0x31>;
 576 defm V_FRACT_F64         : VOP1_Real_vi <0x32>;
 577 defm V_FREXP_EXP_I32_F32 : VOP1_Real_vi <0x33>;
 578 defm V_FREXP_MANT_F32    : VOP1_Real_vi <0x34>;
 579 defm V_CLREXCP           : VOP1_Real_vi <0x35>;
 580 defm V_MOVRELD_B32       : VOP1_Real_vi <0x36>;
 581 defm V_MOVRELS_B32       : VOP1_Real_vi <0x37>;
 582 defm V_MOVRELSD_B32      : VOP1_Real_vi <0x38>;
 583 defm V_TRUNC_F64         : VOP1_Real_vi <0x17>;
 584 defm V_CEIL_F64          : VOP1_Real_vi <0x18>;
 585 defm V_FLOOR_F64         : VOP1_Real_vi <0x1A>;
 586 defm V_RNDNE_F64         : VOP1_Real_vi <0x19>;
 587 defm V_LOG_LEGACY_F32    : VOP1_Real_vi <0x4c>;
 588 defm V_EXP_LEGACY_F32    : VOP1_Real_vi <0x4b>;
 589 defm V_CVT_F16_U16       : VOP1_Real_vi <0x39>;
 590 defm V_CVT_F16_I16       : VOP1_Real_vi <0x3a>;
 591 defm V_CVT_U16_F16       : VOP1_Real_vi <0x3b>;
 592 defm V_CVT_I16_F16       : VOP1_Real_vi <0x3c>;
 593 defm V_RCP_F16           : VOP1_Real_vi <0x3d>;
 594 defm V_SQRT_F16          : VOP1_Real_vi <0x3e>;
 595 defm V_RSQ_F16           : VOP1_Real_vi <0x3f>;
 596 defm V_LOG_F16           : VOP1_Real_vi <0x40>;
 597 defm V_EXP_F16           : VOP1_Real_vi <0x41>;
 598 defm V_FREXP_MANT_F16    : VOP1_Real_vi <0x42>;
 599 defm V_FREXP_EXP_I16_F16 : VOP1_Real_vi <0x43>;
 600 defm V_FLOOR_F16         : VOP1_Real_vi <0x44>;
 601 defm V_CEIL_F16          : VOP1_Real_vi <0x45>;
 602 defm V_TRUNC_F16         : VOP1_Real_vi <0x46>;
 603 defm V_RNDNE_F16         : VOP1_Real_vi <0x47>;
 604 defm V_FRACT_F16         : VOP1_Real_vi <0x48>;
 605 defm V_SIN_F16           : VOP1_Real_vi <0x49>;
 606 defm V_COS_F16           : VOP1_Real_vi <0x4a>;
 607 defm V_SWAP_B32          : VOP1Only_Real_vi <0x51>;
 608
 609 // Copy of v_mov_b32 with $vdst as a use operand for use with VGPR
 610 // indexing mode. vdst can't be treated as a def for codegen purposes,
 611 // and an implicit use and def of the super register should be added.
 612 def V_MOV_B32_indirect : VPseudoInstSI<(outs),
 613   (ins getVALUDstForVT<i32>.ret:$vdst, getVOPSrc0ForVT<i32>.ret:$src0)>,
 614   PseudoInstExpansion<(V_MOV_B32_e32_vi getVALUDstForVT<i32>.ret:$vdst,
 615                                         getVOPSrc0ForVT<i32>.ret:$src0)> {
 616   let VOP1 = 1;
 617   let SubtargetPredicate = isVI;
 618 }
 619
 620 // This is a pseudo variant of the v_movreld_b32 instruction in which the
 621 // vector operand appears only twice, once as def and once as use. Using this
 622 // pseudo avoids problems with the Two Address instructions pass.
 623 class V_MOVRELD_B32_pseudo<RegisterClass rc> : VPseudoInstSI <
 624   (outs rc:$vdst),
 625   (ins rc:$vsrc, VSrc_b32:$val, i32imm:$offset)> {
 626   let VOP1 = 1;
 627
 628   let Constraints = "$vsrc = $vdst";
 629   let Uses = [M0, EXEC];
 630
 631   let SubtargetPredicate = HasMovrel;
 632 }
 633
 634 def V_MOVRELD_B32_V1 : V_MOVRELD_B32_pseudo<VGPR_32>;
 635 def V_MOVRELD_B32_V2 : V_MOVRELD_B32_pseudo<VReg_64>;
 636 def V_MOVRELD_B32_V4 : V_MOVRELD_B32_pseudo<VReg_128>;
 637 def V_MOVRELD_B32_V8 : V_MOVRELD_B32_pseudo<VReg_256>;
 638 def V_MOVRELD_B32_V16 : V_MOVRELD_B32_pseudo<VReg_512>;
 639
 640 let Predicates = [isVI] in {
 641
 642 def : Pat <
 643   (i32 (int_amdgcn_mov_dpp i32:$src, imm:$dpp_ctrl, imm:$row_mask, imm:$bank_mask,
 644                       imm:$bound_ctrl)),
 645   (V_MOV_B32_dpp $src, (as_i32imm $dpp_ctrl), (as_i32imm $row_mask),
 646                        (as_i32imm $bank_mask), (as_i1imm $bound_ctrl))
 647 >;
 648
 649
 650 def : Pat<
 651   (i32 (anyext i16:$src)),
 652   (COPY $src)
 653 >;
 654
 655 def : Pat<
 656    (i64 (anyext i16:$src)),
 657    (REG_SEQUENCE VReg_64,
 658      (i32 (COPY $src)), sub0,
 659      (V_MOV_B32_e32 (i32 0)), sub1)
 660 >;
 661
 662 def : Pat<
 663   (i16 (trunc i32:$src)),
 664   (COPY $src)
 665 >;
 666
 667 def : Pat <
 668   (i16 (trunc i64:$src)),
 669   (EXTRACT_SUBREG $src, sub0)
 670 >;
 671
 672 } // End Predicates = [isVI]