contrib/llvm/lib/Target/AMDGPU/VOP1Instructions.td

   1 //===-- VOP1Instructions.td - Vector Instruction Defintions ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // VOP1 Classes
  12 //===----------------------------------------------------------------------===//
  13
  14 class VOP1e <bits<8> op, VOPProfile P> : Enc32 {
  15   bits<8> vdst;
  16   bits<9> src0;
  17
  18   let Inst{8-0}   = !if(P.HasSrc0, src0{8-0}, 0);
  19   let Inst{16-9}  = op;
  20   let Inst{24-17} = !if(P.EmitDst, vdst{7-0}, 0);
  21   let Inst{31-25} = 0x3f; //encoding
  22 }
  23
  24 class VOP1_SDWAe <bits<8> op, VOPProfile P> : VOP_SDWAe <P> {
  25   bits<8> vdst;
  26
  27   let Inst{8-0}   = 0xf9; // sdwa
  28   let Inst{16-9}  = op;
  29   let Inst{24-17} = !if(P.EmitDst, vdst{7-0}, 0);
  30   let Inst{31-25} = 0x3f; // encoding
  31 }
  32
  33 class VOP1_SDWA9Ae <bits<8> op, VOPProfile P> : VOP_SDWA9Ae <P> {
  34   bits<8> vdst;
  35
  36   let Inst{8-0}   = 0xf9; // sdwa
  37   let Inst{16-9}  = op;
  38   let Inst{24-17} = !if(P.EmitDst, vdst{7-0}, 0);
  39   let Inst{31-25} = 0x3f; // encoding
  40 }
  41
  42 class VOP1_Pseudo <string opName, VOPProfile P, list<dag> pattern=[], bit VOP1Only = 0> :
  43   InstSI <P.Outs32, P.Ins32, "", pattern>,
  44   VOP <opName>,
  45   SIMCInstr <!if(VOP1Only, opName, opName#"_e32"), SIEncodingFamily.NONE>,
  46   MnemonicAlias<!if(VOP1Only, opName, opName#"_e32"), opName> {
  47
  48   let isPseudo = 1;
  49   let isCodeGenOnly = 1;
  50   let UseNamedOperandTable = 1;
  51
  52   string Mnemonic = opName;
  53   string AsmOperands = P.Asm32;
  54
  55   let Size = 4;
  56   let mayLoad = 0;
  57   let mayStore = 0;
  58   let hasSideEffects = 0;
  59   let SubtargetPredicate = isGCN;
  60
  61   let VOP1 = 1;
  62   let VALU = 1;
  63   let Uses = [EXEC];
  64
  65   let AsmVariantName = AMDGPUAsmVariants.Default;
  66
  67   VOPProfile Pfl = P;
  68 }
  69
  70 class VOP1_Real <VOP1_Pseudo ps, int EncodingFamily> :
  71   InstSI <ps.OutOperandList, ps.InOperandList, ps.Mnemonic # ps.AsmOperands, []>,
  72   SIMCInstr <ps.PseudoInstr, EncodingFamily> {
  73
  74   let isPseudo = 0;
  75   let isCodeGenOnly = 0;
  76
  77   let Constraints     = ps.Constraints;
  78   let DisableEncoding = ps.DisableEncoding;
  79
  80   // copy relevant pseudo op flags
  81   let SubtargetPredicate = ps.SubtargetPredicate;
  82   let AsmMatchConverter  = ps.AsmMatchConverter;
  83   let AsmVariantName     = ps.AsmVariantName;
  84   let Constraints        = ps.Constraints;
  85   let DisableEncoding    = ps.DisableEncoding;
  86   let TSFlags            = ps.TSFlags;
  87   let UseNamedOperandTable = ps.UseNamedOperandTable;
  88   let Uses                 = ps.Uses;
  89 }
  90
  91 class VOP1_SDWA_Pseudo <string OpName, VOPProfile P, list<dag> pattern=[]> :
  92   VOP_SDWA_Pseudo <OpName, P, pattern> {
  93   let AsmMatchConverter = "cvtSdwaVOP1";
  94 }
  95
  96 class VOP1_SDWA9_Pseudo <string OpName, VOPProfile P, list<dag> pattern=[]> :
  97   VOP_SDWA9_Pseudo <OpName, P, pattern> {
  98   let AsmMatchConverter = "cvtSdwaVOP1";
  99 }
 100
 101 class getVOP1Pat64 <SDPatternOperator node, VOPProfile P> : LetDummies {
 102   list<dag> ret =
 103     !if(P.HasModifiers,
 104         [(set P.DstVT:$vdst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
 105                                               i32:$src0_modifiers,
 106                                               i1:$clamp, i32:$omod))))],
 107         !if(P.HasOMod,
 108             [(set P.DstVT:$vdst, (node (P.Src0VT (VOP3OMods P.Src0VT:$src0,
 109                                                   i1:$clamp, i32:$omod))))],
 110             [(set P.DstVT:$vdst, (node P.Src0VT:$src0))]
 111         )
 112     );
 113 }
 114
 115 multiclass VOP1Inst <string opName, VOPProfile P,
 116                      SDPatternOperator node = null_frag> {
 117   def _e32 : VOP1_Pseudo <opName, P>;
 118   def _e64 : VOP3_Pseudo <opName, P, getVOP1Pat64<node, P>.ret>;
 119   def _sdwa : VOP1_SDWA_Pseudo <opName, P>;
 120   def _sdwa9 : VOP1_SDWA9_Pseudo <opName, P>;
 121 }
 122
 123 // Special profile for instructions which have clamp
 124 // and output modifiers (but have no input modifiers)
 125 class VOPProfileI2F<ValueType dstVt, ValueType srcVt> :
 126   VOPProfile<[dstVt, srcVt, untyped, untyped]> {
 127
 128   let Ins64 = (ins Src0RC64:$src0, clampmod:$clamp, omod:$omod);
 129   let Asm64 = "$vdst, $src0$clamp$omod";
 130
 131   let HasModifiers = 0;
 132   let HasClamp = 1;
 133   let HasOMod = 1;
 134 }
 135
 136 def VOP1_F64_I32 : VOPProfileI2F <f64, i32>;
 137 def VOP1_F32_I32 : VOPProfileI2F <f32, i32>;
 138 def VOP1_F16_I16 : VOPProfileI2F <f16, i16>;
 139
 140 //===----------------------------------------------------------------------===//
 141 // VOP1 Instructions
 142 //===----------------------------------------------------------------------===//
 143
 144 let VOPAsmPrefer32Bit = 1 in {
 145 defm V_NOP : VOP1Inst <"v_nop", VOP_NONE>;
 146 }
 147
 148 let isMoveImm = 1, isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 149 defm V_MOV_B32 : VOP1Inst <"v_mov_b32", VOP_I32_I32>;
 150 } // End isMoveImm = 1
 151
 152 // FIXME: Specify SchedRW for READFIRSTLANE_B32
 153 // TODO: Make profile for this, there is VOP3 encoding also
 154 def V_READFIRSTLANE_B32 :
 155   InstSI <(outs SReg_32:$vdst),
 156     (ins VGPR_32:$src0),
 157     "v_readfirstlane_b32 $vdst, $src0",
 158     [(set i32:$vdst, (int_amdgcn_readfirstlane i32:$src0))]>,
 159   Enc32 {
 160
 161   let isCodeGenOnly = 0;
 162   let UseNamedOperandTable = 1;
 163
 164   let Size = 4;
 165   let mayLoad = 0;
 166   let mayStore = 0;
 167   let hasSideEffects = 0;
 168   let SubtargetPredicate = isGCN;
 169
 170   let VOP1 = 1;
 171   let VALU = 1;
 172   let Uses = [EXEC];
 173   let isConvergent = 1;
 174
 175   bits<8> vdst;
 176   bits<9> src0;
 177
 178   let Inst{8-0}   = src0;
 179   let Inst{16-9}  = 0x2;
 180   let Inst{24-17} = vdst;
 181   let Inst{31-25} = 0x3f; //encoding
 182 }
 183
 184 let SchedRW = [WriteQuarterRate32] in {
 185 defm V_CVT_I32_F64 : VOP1Inst <"v_cvt_i32_f64", VOP_I32_F64, fp_to_sint>;
 186 defm V_CVT_F64_I32 : VOP1Inst <"v_cvt_f64_i32", VOP1_F64_I32, sint_to_fp>;
 187 defm V_CVT_F32_I32 : VOP1Inst <"v_cvt_f32_i32", VOP1_F32_I32, sint_to_fp>;
 188 defm V_CVT_F32_U32 : VOP1Inst <"v_cvt_f32_u32", VOP1_F32_I32, uint_to_fp>;
 189 defm V_CVT_U32_F32 : VOP1Inst <"v_cvt_u32_f32", VOP_I32_F32, fp_to_uint>;
 190 defm V_CVT_I32_F32 : VOP1Inst <"v_cvt_i32_f32", VOP_I32_F32, fp_to_sint>;
 191 defm V_CVT_F16_F32 : VOP1Inst <"v_cvt_f16_f32", VOP_F16_F32, fpround>;
 192 defm V_CVT_F32_F16 : VOP1Inst <"v_cvt_f32_f16", VOP_F32_F16, fpextend>;
 193 defm V_CVT_RPI_I32_F32 : VOP1Inst <"v_cvt_rpi_i32_f32", VOP_I32_F32, cvt_rpi_i32_f32>;
 194 defm V_CVT_FLR_I32_F32 : VOP1Inst <"v_cvt_flr_i32_f32", VOP_I32_F32, cvt_flr_i32_f32>;
 195 defm V_CVT_OFF_F32_I4 : VOP1Inst  <"v_cvt_off_f32_i4", VOP1_F32_I32>;
 196 defm V_CVT_F32_F64 : VOP1Inst <"v_cvt_f32_f64", VOP_F32_F64, fpround>;
 197 defm V_CVT_F64_F32 : VOP1Inst <"v_cvt_f64_f32", VOP_F64_F32, fpextend>;
 198 defm V_CVT_F32_UBYTE0 : VOP1Inst <"v_cvt_f32_ubyte0", VOP1_F32_I32, AMDGPUcvt_f32_ubyte0>;
 199 defm V_CVT_F32_UBYTE1 : VOP1Inst <"v_cvt_f32_ubyte1", VOP1_F32_I32, AMDGPUcvt_f32_ubyte1>;
 200 defm V_CVT_F32_UBYTE2 : VOP1Inst <"v_cvt_f32_ubyte2", VOP1_F32_I32, AMDGPUcvt_f32_ubyte2>;
 201 defm V_CVT_F32_UBYTE3 : VOP1Inst <"v_cvt_f32_ubyte3", VOP1_F32_I32, AMDGPUcvt_f32_ubyte3>;
 202 defm V_CVT_U32_F64 : VOP1Inst <"v_cvt_u32_f64", VOP_I32_F64, fp_to_uint>;
 203 defm V_CVT_F64_U32 : VOP1Inst <"v_cvt_f64_u32", VOP1_F64_I32, uint_to_fp>;
 204 } // End SchedRW = [WriteQuarterRate32]
 205
 206 defm V_FRACT_F32 : VOP1Inst <"v_fract_f32", VOP_F32_F32, AMDGPUfract>;
 207 defm V_TRUNC_F32 : VOP1Inst <"v_trunc_f32", VOP_F32_F32, ftrunc>;
 208 defm V_CEIL_F32 : VOP1Inst <"v_ceil_f32", VOP_F32_F32, fceil>;
 209 defm V_RNDNE_F32 : VOP1Inst <"v_rndne_f32", VOP_F32_F32, frint>;
 210 defm V_FLOOR_F32 : VOP1Inst <"v_floor_f32", VOP_F32_F32, ffloor>;
 211 defm V_EXP_F32 : VOP1Inst <"v_exp_f32", VOP_F32_F32, fexp2>;
 212
 213 let SchedRW = [WriteQuarterRate32] in {
 214 defm V_LOG_F32 : VOP1Inst <"v_log_f32", VOP_F32_F32, flog2>;
 215 defm V_RCP_F32 : VOP1Inst <"v_rcp_f32", VOP_F32_F32, AMDGPUrcp>;
 216 defm V_RCP_IFLAG_F32 : VOP1Inst <"v_rcp_iflag_f32", VOP_F32_F32>;
 217 defm V_RSQ_F32 : VOP1Inst <"v_rsq_f32", VOP_F32_F32, AMDGPUrsq>;
 218 } // End SchedRW = [WriteQuarterRate32]
 219
 220 let SchedRW = [WriteDouble] in {
 221 defm V_RCP_F64 : VOP1Inst <"v_rcp_f64", VOP_F64_F64, AMDGPUrcp>;
 222 defm V_RSQ_F64 : VOP1Inst <"v_rsq_f64", VOP_F64_F64, AMDGPUrsq>;
 223 } // End SchedRW = [WriteDouble];
 224
 225 defm V_SQRT_F32 : VOP1Inst <"v_sqrt_f32", VOP_F32_F32, fsqrt>;
 226
 227 let SchedRW = [WriteDouble] in {
 228 defm V_SQRT_F64 : VOP1Inst <"v_sqrt_f64", VOP_F64_F64, fsqrt>;
 229 } // End SchedRW = [WriteDouble]
 230
 231 let SchedRW = [WriteQuarterRate32] in {
 232 defm V_SIN_F32 : VOP1Inst <"v_sin_f32", VOP_F32_F32, AMDGPUsin>;
 233 defm V_COS_F32 : VOP1Inst <"v_cos_f32", VOP_F32_F32, AMDGPUcos>;
 234 } // End SchedRW = [WriteQuarterRate32]
 235
 236 defm V_NOT_B32 : VOP1Inst <"v_not_b32", VOP_I32_I32>;
 237 defm V_BFREV_B32 : VOP1Inst <"v_bfrev_b32", VOP_I32_I32>;
 238 defm V_FFBH_U32 : VOP1Inst <"v_ffbh_u32", VOP_I32_I32>;
 239 defm V_FFBL_B32 : VOP1Inst <"v_ffbl_b32", VOP_I32_I32>;
 240 defm V_FFBH_I32 : VOP1Inst <"v_ffbh_i32", VOP_I32_I32>;
 241 defm V_FREXP_EXP_I32_F64 : VOP1Inst <"v_frexp_exp_i32_f64", VOP_I32_F64, int_amdgcn_frexp_exp>;
 242
 243 let SchedRW = [WriteDoubleAdd] in {
 244 defm V_FREXP_MANT_F64 : VOP1Inst <"v_frexp_mant_f64", VOP_F64_F64, int_amdgcn_frexp_mant>;
 245 defm V_FRACT_F64 : VOP1Inst <"v_fract_f64", VOP_F64_F64, AMDGPUfract>;
 246 } // End SchedRW = [WriteDoubleAdd]
 247
 248 defm V_FREXP_EXP_I32_F32 : VOP1Inst <"v_frexp_exp_i32_f32", VOP_I32_F32, int_amdgcn_frexp_exp>;
 249 defm V_FREXP_MANT_F32 : VOP1Inst <"v_frexp_mant_f32", VOP_F32_F32, int_amdgcn_frexp_mant>;
 250
 251 let VOPAsmPrefer32Bit = 1 in {
 252 defm V_CLREXCP : VOP1Inst <"v_clrexcp", VOP_NO_EXT<VOP_NONE>>;
 253 }
 254
 255 // Restrict src0 to be VGPR
 256 def VOP_I32_VI32_NO_EXT : VOPProfile<[i32, i32, untyped, untyped]> {
 257   let Src0RC32 = VRegSrc_32;
 258   let Src0RC64 = VRegSrc_32;
 259
 260   let HasExt = 0;
 261   let HasSDWA9 = 0;
 262 }
 263
 264 // Special case because there are no true output operands.  Hack vdst
 265 // to be a src operand. The custom inserter must add a tied implicit
 266 // def and use of the super register since there seems to be no way to
 267 // add an implicit def of a virtual register in tablegen.
 268 def VOP_MOVRELD : VOPProfile<[untyped, i32, untyped, untyped]> {
 269   let Src0RC32 = VOPDstOperand<VGPR_32>;
 270   let Src0RC64 = VOPDstOperand<VGPR_32>;
 271
 272   let Outs = (outs);
 273   let Ins32 = (ins Src0RC32:$vdst, VSrc_b32:$src0);
 274   let Ins64 = (ins Src0RC64:$vdst, VSrc_b32:$src0);
 275   let InsDPP = (ins Src0RC32:$vdst, Src0RC32:$src0, dpp_ctrl:$dpp_ctrl, row_mask:$row_mask,
 276                     bank_mask:$bank_mask, bound_ctrl:$bound_ctrl);
 277   let InsSDWA = (ins Src0RC32:$vdst, Src0ModSDWA:$src0_modifiers, Src0SDWA:$src0,
 278                      clampmod:$clamp, dst_sel:$dst_sel, dst_unused:$dst_unused,
 279                      src0_sel:$src0_sel);
 280   let InsSDWA9 = (ins Src0RC32:$vdst, Src0ModSDWA9:$src0_modifiers, Src0SDWA9:$src0,
 281                       clampmod:$clamp, omod:$omod, dst_sel:$dst_sel, dst_unused:$dst_unused,
 282                       src0_sel:$src0_sel);
 283
 284   let Asm32 = getAsm32<1, 1>.ret;
 285   let Asm64 = getAsm64<1, 1, 0, 1>.ret;
 286   let AsmDPP = getAsmDPP<1, 1, 0>.ret;
 287   let AsmSDWA = getAsmSDWA<1, 1>.ret;
 288   let AsmSDWA9 = getAsmSDWA9<1, 0, 1>.ret;
 289
 290   let HasExt = 0;
 291   let HasSDWA9 = 0;
 292   let HasDst = 0;
 293   let EmitDst = 1; // force vdst emission
 294 }
 295
 296 let SubtargetPredicate = HasMovrel, Uses = [M0, EXEC] in {
 297 // v_movreld_b32 is a special case because the destination output
 298  // register is really a source. It isn't actually read (but may be
 299  // written), and is only to provide the base register to start
 300  // indexing from. Tablegen seems to not let you define an implicit
 301  // virtual register output for the super register being written into,
 302  // so this must have an implicit def of the register added to it.
 303 defm V_MOVRELD_B32 : VOP1Inst <"v_movreld_b32", VOP_MOVRELD>;
 304 defm V_MOVRELS_B32 : VOP1Inst <"v_movrels_b32", VOP_I32_VI32_NO_EXT>;
 305 defm V_MOVRELSD_B32 : VOP1Inst <"v_movrelsd_b32", VOP_NO_EXT<VOP_I32_I32>>;
 306 } // End Uses = [M0, EXEC]
 307
 308 let SchedRW = [WriteQuarterRate32] in {
 309 defm V_MOV_FED_B32 : VOP1Inst <"v_mov_fed_b32", VOP_I32_I32>;
 310 }
 311
 312 // These instruction only exist on SI and CI
 313 let SubtargetPredicate = isSICI in {
 314
 315 let SchedRW = [WriteQuarterRate32] in {
 316 defm V_LOG_CLAMP_F32 : VOP1Inst <"v_log_clamp_f32", VOP_F32_F32, int_amdgcn_log_clamp>;
 317 defm V_RCP_CLAMP_F32 : VOP1Inst <"v_rcp_clamp_f32", VOP_F32_F32>;
 318 defm V_RCP_LEGACY_F32 : VOP1Inst <"v_rcp_legacy_f32", VOP_F32_F32, AMDGPUrcp_legacy>;
 319 defm V_RSQ_CLAMP_F32 : VOP1Inst <"v_rsq_clamp_f32", VOP_F32_F32, AMDGPUrsq_clamp>;
 320 defm V_RSQ_LEGACY_F32 : VOP1Inst <"v_rsq_legacy_f32", VOP_F32_F32, AMDGPUrsq_legacy>;
 321 } // End SchedRW = [WriteQuarterRate32]
 322
 323 let SchedRW = [WriteDouble] in {
 324 defm V_RCP_CLAMP_F64 : VOP1Inst <"v_rcp_clamp_f64", VOP_F64_F64>;
 325 defm V_RSQ_CLAMP_F64 : VOP1Inst <"v_rsq_clamp_f64", VOP_F64_F64, AMDGPUrsq_clamp>;
 326 } // End SchedRW = [WriteDouble]
 327
 328 } // End SubtargetPredicate = isSICI
 329
 330
 331 let SubtargetPredicate = isCIVI in {
 332
 333 let SchedRW = [WriteDoubleAdd] in {
 334 defm V_TRUNC_F64 : VOP1Inst <"v_trunc_f64", VOP_F64_F64, ftrunc>;
 335 defm V_CEIL_F64 : VOP1Inst <"v_ceil_f64", VOP_F64_F64, fceil>;
 336 defm V_FLOOR_F64 : VOP1Inst <"v_floor_f64", VOP_F64_F64, ffloor>;
 337 defm V_RNDNE_F64 : VOP1Inst <"v_rndne_f64", VOP_F64_F64, frint>;
 338 } // End SchedRW = [WriteDoubleAdd]
 339
 340 let SchedRW = [WriteQuarterRate32] in {
 341 defm V_LOG_LEGACY_F32 : VOP1Inst <"v_log_legacy_f32", VOP_F32_F32>;
 342 defm V_EXP_LEGACY_F32 : VOP1Inst <"v_exp_legacy_f32", VOP_F32_F32>;
 343 } // End SchedRW = [WriteQuarterRate32]
 344
 345 } // End SubtargetPredicate = isCIVI
 346
 347
 348 let SubtargetPredicate = Has16BitInsts in {
 349
 350 defm V_CVT_F16_U16 : VOP1Inst <"v_cvt_f16_u16", VOP1_F16_I16, uint_to_fp>;
 351 defm V_CVT_F16_I16 : VOP1Inst <"v_cvt_f16_i16", VOP1_F16_I16, sint_to_fp>;
 352 defm V_CVT_U16_F16 : VOP1Inst <"v_cvt_u16_f16", VOP_I16_F16, fp_to_uint>;
 353 defm V_CVT_I16_F16 : VOP1Inst <"v_cvt_i16_f16", VOP_I16_F16, fp_to_sint>;
 354 defm V_RCP_F16 : VOP1Inst <"v_rcp_f16", VOP_F16_F16, AMDGPUrcp>;
 355 defm V_SQRT_F16 : VOP1Inst <"v_sqrt_f16", VOP_F16_F16, fsqrt>;
 356 defm V_RSQ_F16 : VOP1Inst <"v_rsq_f16", VOP_F16_F16, AMDGPUrsq>;
 357 defm V_LOG_F16 : VOP1Inst <"v_log_f16", VOP_F16_F16, flog2>;
 358 defm V_EXP_F16 : VOP1Inst <"v_exp_f16", VOP_F16_F16, fexp2>;
 359 defm V_FREXP_MANT_F16 : VOP1Inst <"v_frexp_mant_f16", VOP_F16_F16, int_amdgcn_frexp_mant>;
 360 defm V_FREXP_EXP_I16_F16 : VOP1Inst <"v_frexp_exp_i16_f16", VOP_I16_F16, int_amdgcn_frexp_exp>;
 361 defm V_FLOOR_F16 : VOP1Inst <"v_floor_f16", VOP_F16_F16, ffloor>;
 362 defm V_CEIL_F16 : VOP1Inst <"v_ceil_f16", VOP_F16_F16, fceil>;
 363 defm V_TRUNC_F16 : VOP1Inst <"v_trunc_f16", VOP_F16_F16, ftrunc>;
 364 defm V_RNDNE_F16 : VOP1Inst <"v_rndne_f16", VOP_F16_F16, frint>;
 365 defm V_FRACT_F16 : VOP1Inst <"v_fract_f16", VOP_F16_F16, AMDGPUfract>;
 366 defm V_SIN_F16 : VOP1Inst <"v_sin_f16", VOP_F16_F16, AMDGPUsin>;
 367 defm V_COS_F16 : VOP1Inst <"v_cos_f16", VOP_F16_F16, AMDGPUcos>;
 368
 369 }
 370
 371 let Predicates = [Has16BitInsts] in {
 372
 373 def : Pat<
 374     (f32 (f16_to_fp i16:$src)),
 375     (V_CVT_F32_F16_e32 $src)
 376 >;
 377
 378 def : Pat<
 379     (i16 (AMDGPUfp_to_f16 f32:$src)),
 380     (V_CVT_F16_F32_e32 $src)
 381 >;
 382
 383 }
 384
 385 def VOP_SWAP_I32 : VOPProfile<[i32, i32, i32, untyped]> {
 386   let Outs32 = (outs VGPR_32:$vdst, VGPR_32:$vdst1);
 387   let Ins32 = (ins VGPR_32:$src0, VGPR_32:$src1);
 388   let Outs64 = Outs32;
 389   let Asm32 = " $vdst, $src0";
 390   let Asm64 = "";
 391   let Ins64 = (ins);
 392 }
 393
 394 let SubtargetPredicate = isGFX9 in {
 395   let Constraints = "$vdst = $src1, $vdst1 = $src0",
 396       DisableEncoding="$vdst1,$src1",
 397       SchedRW = [Write64Bit, Write64Bit] in {
 398 // Never VOP3. Takes as long as 2 v_mov_b32s
 399 def V_SWAP_B32 : VOP1_Pseudo <"v_swap_b32", VOP_SWAP_I32, [], 1>;
 400 }
 401
 402 } // End SubtargetPredicate = isGFX9
 403
 404 //===----------------------------------------------------------------------===//
 405 // Target
 406 //===----------------------------------------------------------------------===//
 407
 408 //===----------------------------------------------------------------------===//
 409 // SI
 410 //===----------------------------------------------------------------------===//
 411
 412 multiclass VOP1_Real_si <bits<9> op> {
 413   let AssemblerPredicates = [isSICI], DecoderNamespace = "SICI" in {
 414     def _e32_si :
 415       VOP1_Real<!cast<VOP1_Pseudo>(NAME#"_e32"), SIEncodingFamily.SI>,
 416       VOP1e<op{7-0}, !cast<VOP1_Pseudo>(NAME#"_e32").Pfl>;
 417     def _e64_si :
 418       VOP3_Real<!cast<VOP3_Pseudo>(NAME#"_e64"), SIEncodingFamily.SI>,
 419       VOP3e_si <{1, 1, op{6-0}}, !cast<VOP3_Pseudo>(NAME#"_e64").Pfl>;
 420   }
 421 }
 422
 423 defm V_NOP               : VOP1_Real_si <0x0>;
 424 defm V_MOV_B32           : VOP1_Real_si <0x1>;
 425 defm V_CVT_I32_F64       : VOP1_Real_si <0x3>;
 426 defm V_CVT_F64_I32       : VOP1_Real_si <0x4>;
 427 defm V_CVT_F32_I32       : VOP1_Real_si <0x5>;
 428 defm V_CVT_F32_U32       : VOP1_Real_si <0x6>;
 429 defm V_CVT_U32_F32       : VOP1_Real_si <0x7>;
 430 defm V_CVT_I32_F32       : VOP1_Real_si <0x8>;
 431 defm V_MOV_FED_B32       : VOP1_Real_si <0x9>;
 432 defm V_CVT_F16_F32       : VOP1_Real_si <0xa>;
 433 defm V_CVT_F32_F16       : VOP1_Real_si <0xb>;
 434 defm V_CVT_RPI_I32_F32   : VOP1_Real_si <0xc>;
 435 defm V_CVT_FLR_I32_F32   : VOP1_Real_si <0xd>;
 436 defm V_CVT_OFF_F32_I4    : VOP1_Real_si <0xe>;
 437 defm V_CVT_F32_F64       : VOP1_Real_si <0xf>;
 438 defm V_CVT_F64_F32       : VOP1_Real_si <0x10>;
 439 defm V_CVT_F32_UBYTE0    : VOP1_Real_si <0x11>;
 440 defm V_CVT_F32_UBYTE1    : VOP1_Real_si <0x12>;
 441 defm V_CVT_F32_UBYTE2    : VOP1_Real_si <0x13>;
 442 defm V_CVT_F32_UBYTE3    : VOP1_Real_si <0x14>;
 443 defm V_CVT_U32_F64       : VOP1_Real_si <0x15>;
 444 defm V_CVT_F64_U32       : VOP1_Real_si <0x16>;
 445 defm V_FRACT_F32         : VOP1_Real_si <0x20>;
 446 defm V_TRUNC_F32         : VOP1_Real_si <0x21>;
 447 defm V_CEIL_F32          : VOP1_Real_si <0x22>;
 448 defm V_RNDNE_F32         : VOP1_Real_si <0x23>;
 449 defm V_FLOOR_F32         : VOP1_Real_si <0x24>;
 450 defm V_EXP_F32           : VOP1_Real_si <0x25>;
 451 defm V_LOG_CLAMP_F32     : VOP1_Real_si <0x26>;
 452 defm V_LOG_F32           : VOP1_Real_si <0x27>;
 453 defm V_RCP_CLAMP_F32     : VOP1_Real_si <0x28>;
 454 defm V_RCP_LEGACY_F32    : VOP1_Real_si <0x29>;
 455 defm V_RCP_F32           : VOP1_Real_si <0x2a>;
 456 defm V_RCP_IFLAG_F32     : VOP1_Real_si <0x2b>;
 457 defm V_RSQ_CLAMP_F32     : VOP1_Real_si <0x2c>;
 458 defm V_RSQ_LEGACY_F32    : VOP1_Real_si <0x2d>;
 459 defm V_RSQ_F32           : VOP1_Real_si <0x2e>;
 460 defm V_RCP_F64           : VOP1_Real_si <0x2f>;
 461 defm V_RCP_CLAMP_F64     : VOP1_Real_si <0x30>;
 462 defm V_RSQ_F64           : VOP1_Real_si <0x31>;
 463 defm V_RSQ_CLAMP_F64     : VOP1_Real_si <0x32>;
 464 defm V_SQRT_F32          : VOP1_Real_si <0x33>;
 465 defm V_SQRT_F64          : VOP1_Real_si <0x34>;
 466 defm V_SIN_F32           : VOP1_Real_si <0x35>;
 467 defm V_COS_F32           : VOP1_Real_si <0x36>;
 468 defm V_NOT_B32           : VOP1_Real_si <0x37>;
 469 defm V_BFREV_B32         : VOP1_Real_si <0x38>;
 470 defm V_FFBH_U32          : VOP1_Real_si <0x39>;
 471 defm V_FFBL_B32          : VOP1_Real_si <0x3a>;
 472 defm V_FFBH_I32          : VOP1_Real_si <0x3b>;
 473 defm V_FREXP_EXP_I32_F64 : VOP1_Real_si <0x3c>;
 474 defm V_FREXP_MANT_F64    : VOP1_Real_si <0x3d>;
 475 defm V_FRACT_F64         : VOP1_Real_si <0x3e>;
 476 defm V_FREXP_EXP_I32_F32 : VOP1_Real_si <0x3f>;
 477 defm V_FREXP_MANT_F32    : VOP1_Real_si <0x40>;
 478 defm V_CLREXCP           : VOP1_Real_si <0x41>;
 479 defm V_MOVRELD_B32       : VOP1_Real_si <0x42>;
 480 defm V_MOVRELS_B32       : VOP1_Real_si <0x43>;
 481 defm V_MOVRELSD_B32      : VOP1_Real_si <0x44>;
 482
 483 //===----------------------------------------------------------------------===//
 484 // CI
 485 //===----------------------------------------------------------------------===//
 486
 487 multiclass VOP1_Real_ci <bits<9> op> {
 488   let AssemblerPredicates = [isCIOnly], DecoderNamespace = "CI" in {
 489     def _e32_ci :
 490       VOP1_Real<!cast<VOP1_Pseudo>(NAME#"_e32"), SIEncodingFamily.SI>,
 491       VOP1e<op{7-0}, !cast<VOP1_Pseudo>(NAME#"_e32").Pfl>;
 492     def _e64_ci :
 493       VOP3_Real<!cast<VOP3_Pseudo>(NAME#"_e64"), SIEncodingFamily.SI>,
 494       VOP3e_si <{1, 1, op{6-0}}, !cast<VOP3_Pseudo>(NAME#"_e64").Pfl>;
 495   }
 496 }
 497
 498 defm V_TRUNC_F64         : VOP1_Real_ci <0x17>;
 499 defm V_CEIL_F64          : VOP1_Real_ci <0x18>;
 500 defm V_FLOOR_F64         : VOP1_Real_ci <0x1A>;
 501 defm V_RNDNE_F64         : VOP1_Real_ci <0x19>;
 502 defm V_LOG_LEGACY_F32    : VOP1_Real_ci <0x45>;
 503 defm V_EXP_LEGACY_F32    : VOP1_Real_ci <0x46>;
 504
 505 //===----------------------------------------------------------------------===//
 506 // VI
 507 //===----------------------------------------------------------------------===//
 508
 509 class VOP1_DPP <bits<8> op, VOP1_Pseudo ps, VOPProfile P = ps.Pfl> :
 510   VOP_DPP <ps.OpName, P> {
 511   let Defs = ps.Defs;
 512   let Uses = ps.Uses;
 513   let SchedRW = ps.SchedRW;
 514   let hasSideEffects = ps.hasSideEffects;
 515   let Constraints = ps.Constraints;
 516   let DisableEncoding = ps.DisableEncoding;
 517
 518   bits<8> vdst;
 519   let Inst{8-0}   = 0xfa; // dpp
 520   let Inst{16-9}  = op;
 521   let Inst{24-17} = !if(P.EmitDst, vdst{7-0}, 0);
 522   let Inst{31-25} = 0x3f; //encoding
 523 }
 524
 525 multiclass VOP1Only_Real_vi <bits<10> op> {
 526   let AssemblerPredicates = [isVI], DecoderNamespace = "VI" in {
 527     def _vi :
 528       VOP1_Real<!cast<VOP1_Pseudo>(NAME), SIEncodingFamily.VI>,
 529       VOP1e<op{7-0}, !cast<VOP1_Pseudo>(NAME).Pfl>;
 530   }
 531 }
 532
 533 multiclass VOP1_Real_vi <bits<10> op> {
 534   let AssemblerPredicates = [isVI], DecoderNamespace = "VI" in {
 535     def _e32_vi :
 536       VOP1_Real<!cast<VOP1_Pseudo>(NAME#"_e32"), SIEncodingFamily.VI>,
 537       VOP1e<op{7-0}, !cast<VOP1_Pseudo>(NAME#"_e32").Pfl>;
 538     def _e64_vi :
 539       VOP3_Real<!cast<VOP3_Pseudo>(NAME#"_e64"), SIEncodingFamily.VI>,
 540       VOP3e_vi <!add(0x140, op), !cast<VOP3_Pseudo>(NAME#"_e64").Pfl>;
 541   }
 542
 543   def _sdwa_vi :
 544     VOP_SDWA_Real <!cast<VOP1_SDWA_Pseudo>(NAME#"_sdwa")>,
 545     VOP1_SDWAe <op{7-0}, !cast<VOP1_SDWA_Pseudo>(NAME#"_sdwa").Pfl>;
 546
 547   def _sdwa_gfx9 :
 548     VOP_SDWA9_Real <!cast<VOP1_SDWA9_Pseudo>(NAME#"_sdwa9")>,
 549     VOP1_SDWA9Ae <op{7-0}, !cast<VOP1_SDWA9_Pseudo>(NAME#"_sdwa9").Pfl>;
 550
 551   // For now left dpp only for asm/dasm
 552   // TODO: add corresponding pseudo
 553   def _dpp : VOP1_DPP<op{7-0}, !cast<VOP1_Pseudo>(NAME#"_e32")>;
 554 }
 555
 556 defm V_NOP               : VOP1_Real_vi <0x0>;
 557 defm V_MOV_B32           : VOP1_Real_vi <0x1>;
 558 defm V_CVT_I32_F64       : VOP1_Real_vi <0x3>;
 559 defm V_CVT_F64_I32       : VOP1_Real_vi <0x4>;
 560 defm V_CVT_F32_I32       : VOP1_Real_vi <0x5>;
 561 defm V_CVT_F32_U32       : VOP1_Real_vi <0x6>;
 562 defm V_CVT_U32_F32       : VOP1_Real_vi <0x7>;
 563 defm V_CVT_I32_F32       : VOP1_Real_vi <0x8>;
 564 defm V_MOV_FED_B32       : VOP1_Real_vi <0x9>;
 565 defm V_CVT_F16_F32       : VOP1_Real_vi <0xa>;
 566 defm V_CVT_F32_F16       : VOP1_Real_vi <0xb>;
 567 defm V_CVT_RPI_I32_F32   : VOP1_Real_vi <0xc>;
 568 defm V_CVT_FLR_I32_F32   : VOP1_Real_vi <0xd>;
 569 defm V_CVT_OFF_F32_I4    : VOP1_Real_vi <0xe>;
 570 defm V_CVT_F32_F64       : VOP1_Real_vi <0xf>;
 571 defm V_CVT_F64_F32       : VOP1_Real_vi <0x10>;
 572 defm V_CVT_F32_UBYTE0    : VOP1_Real_vi <0x11>;
 573 defm V_CVT_F32_UBYTE1    : VOP1_Real_vi <0x12>;
 574 defm V_CVT_F32_UBYTE2    : VOP1_Real_vi <0x13>;
 575 defm V_CVT_F32_UBYTE3    : VOP1_Real_vi <0x14>;
 576 defm V_CVT_U32_F64       : VOP1_Real_vi <0x15>;
 577 defm V_CVT_F64_U32       : VOP1_Real_vi <0x16>;
 578 defm V_FRACT_F32         : VOP1_Real_vi <0x1b>;
 579 defm V_TRUNC_F32         : VOP1_Real_vi <0x1c>;
 580 defm V_CEIL_F32          : VOP1_Real_vi <0x1d>;
 581 defm V_RNDNE_F32         : VOP1_Real_vi <0x1e>;
 582 defm V_FLOOR_F32         : VOP1_Real_vi <0x1f>;
 583 defm V_EXP_F32           : VOP1_Real_vi <0x20>;
 584 defm V_LOG_F32           : VOP1_Real_vi <0x21>;
 585 defm V_RCP_F32           : VOP1_Real_vi <0x22>;
 586 defm V_RCP_IFLAG_F32     : VOP1_Real_vi <0x23>;
 587 defm V_RSQ_F32           : VOP1_Real_vi <0x24>;
 588 defm V_RCP_F64           : VOP1_Real_vi <0x25>;
 589 defm V_RSQ_F64           : VOP1_Real_vi <0x26>;
 590 defm V_SQRT_F32          : VOP1_Real_vi <0x27>;
 591 defm V_SQRT_F64          : VOP1_Real_vi <0x28>;
 592 defm V_SIN_F32           : VOP1_Real_vi <0x29>;
 593 defm V_COS_F32           : VOP1_Real_vi <0x2a>;
 594 defm V_NOT_B32           : VOP1_Real_vi <0x2b>;
 595 defm V_BFREV_B32         : VOP1_Real_vi <0x2c>;
 596 defm V_FFBH_U32          : VOP1_Real_vi <0x2d>;
 597 defm V_FFBL_B32          : VOP1_Real_vi <0x2e>;
 598 defm V_FFBH_I32          : VOP1_Real_vi <0x2f>;
 599 defm V_FREXP_EXP_I32_F64 : VOP1_Real_vi <0x30>;
 600 defm V_FREXP_MANT_F64    : VOP1_Real_vi <0x31>;
 601 defm V_FRACT_F64         : VOP1_Real_vi <0x32>;
 602 defm V_FREXP_EXP_I32_F32 : VOP1_Real_vi <0x33>;
 603 defm V_FREXP_MANT_F32    : VOP1_Real_vi <0x34>;
 604 defm V_CLREXCP           : VOP1_Real_vi <0x35>;
 605 defm V_MOVRELD_B32       : VOP1_Real_vi <0x36>;
 606 defm V_MOVRELS_B32       : VOP1_Real_vi <0x37>;
 607 defm V_MOVRELSD_B32      : VOP1_Real_vi <0x38>;
 608 defm V_TRUNC_F64         : VOP1_Real_vi <0x17>;
 609 defm V_CEIL_F64          : VOP1_Real_vi <0x18>;
 610 defm V_FLOOR_F64         : VOP1_Real_vi <0x1A>;
 611 defm V_RNDNE_F64         : VOP1_Real_vi <0x19>;
 612 defm V_LOG_LEGACY_F32    : VOP1_Real_vi <0x4c>;
 613 defm V_EXP_LEGACY_F32    : VOP1_Real_vi <0x4b>;
 614 defm V_CVT_F16_U16       : VOP1_Real_vi <0x39>;
 615 defm V_CVT_F16_I16       : VOP1_Real_vi <0x3a>;
 616 defm V_CVT_U16_F16       : VOP1_Real_vi <0x3b>;
 617 defm V_CVT_I16_F16       : VOP1_Real_vi <0x3c>;
 618 defm V_RCP_F16           : VOP1_Real_vi <0x3d>;
 619 defm V_SQRT_F16          : VOP1_Real_vi <0x3e>;
 620 defm V_RSQ_F16           : VOP1_Real_vi <0x3f>;
 621 defm V_LOG_F16           : VOP1_Real_vi <0x40>;
 622 defm V_EXP_F16           : VOP1_Real_vi <0x41>;
 623 defm V_FREXP_MANT_F16    : VOP1_Real_vi <0x42>;
 624 defm V_FREXP_EXP_I16_F16 : VOP1_Real_vi <0x43>;
 625 defm V_FLOOR_F16         : VOP1_Real_vi <0x44>;
 626 defm V_CEIL_F16          : VOP1_Real_vi <0x45>;
 627 defm V_TRUNC_F16         : VOP1_Real_vi <0x46>;
 628 defm V_RNDNE_F16         : VOP1_Real_vi <0x47>;
 629 defm V_FRACT_F16         : VOP1_Real_vi <0x48>;
 630 defm V_SIN_F16           : VOP1_Real_vi <0x49>;
 631 defm V_COS_F16           : VOP1_Real_vi <0x4a>;
 632 defm V_SWAP_B32          : VOP1Only_Real_vi <0x51>;
 633
 634 // Copy of v_mov_b32 with $vdst as a use operand for use with VGPR
 635 // indexing mode. vdst can't be treated as a def for codegen purposes,
 636 // and an implicit use and def of the super register should be added.
 637 def V_MOV_B32_indirect : VPseudoInstSI<(outs),
 638   (ins getVALUDstForVT<i32>.ret:$vdst, getVOPSrc0ForVT<i32>.ret:$src0)>,
 639   PseudoInstExpansion<(V_MOV_B32_e32_vi getVALUDstForVT<i32>.ret:$vdst,
 640                                         getVOPSrc0ForVT<i32>.ret:$src0)> {
 641   let VOP1 = 1;
 642   let SubtargetPredicate = isVI;
 643 }
 644
 645 // This is a pseudo variant of the v_movreld_b32 instruction in which the
 646 // vector operand appears only twice, once as def and once as use. Using this
 647 // pseudo avoids problems with the Two Address instructions pass.
 648 class V_MOVRELD_B32_pseudo<RegisterClass rc> : VPseudoInstSI <
 649   (outs rc:$vdst),
 650   (ins rc:$vsrc, VSrc_b32:$val, i32imm:$offset)> {
 651   let VOP1 = 1;
 652
 653   let Constraints = "$vsrc = $vdst";
 654   let Uses = [M0, EXEC];
 655
 656   let SubtargetPredicate = HasMovrel;
 657 }
 658
 659 def V_MOVRELD_B32_V1 : V_MOVRELD_B32_pseudo<VGPR_32>;
 660 def V_MOVRELD_B32_V2 : V_MOVRELD_B32_pseudo<VReg_64>;
 661 def V_MOVRELD_B32_V4 : V_MOVRELD_B32_pseudo<VReg_128>;
 662 def V_MOVRELD_B32_V8 : V_MOVRELD_B32_pseudo<VReg_256>;
 663 def V_MOVRELD_B32_V16 : V_MOVRELD_B32_pseudo<VReg_512>;
 664
 665 let Predicates = [isVI] in {
 666
 667 def : Pat <
 668   (i32 (int_amdgcn_mov_dpp i32:$src, imm:$dpp_ctrl, imm:$row_mask, imm:$bank_mask,
 669                       imm:$bound_ctrl)),
 670   (V_MOV_B32_dpp $src, (as_i32imm $dpp_ctrl), (as_i32imm $row_mask),
 671                        (as_i32imm $bank_mask), (as_i1imm $bound_ctrl))
 672 >;
 673
 674
 675 def : Pat<
 676   (i32 (anyext i16:$src)),
 677   (COPY $src)
 678 >;
 679
 680 def : Pat<
 681    (i64 (anyext i16:$src)),
 682    (REG_SEQUENCE VReg_64,
 683      (i32 (COPY $src)), sub0,
 684      (V_MOV_B32_e32 (i32 0)), sub1)
 685 >;
 686
 687 def : Pat<
 688   (i16 (trunc i32:$src)),
 689   (COPY $src)
 690 >;
 691
 692 def : Pat <
 693   (i16 (trunc i64:$src)),
 694   (EXTRACT_SUBREG $src, sub0)
 695 >;
 696
 697 } // End Predicates = [isVI]