contrib/llvm/lib/Target/AMDGPU/VOP1Instructions.td

   1 //===-- VOP1Instructions.td - Vector Instruction Defintions ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // VOP1 Classes
  12 //===----------------------------------------------------------------------===//
  13
  14 class VOP1e <bits<8> op, VOPProfile P> : Enc32 {
  15   bits<8> vdst;
  16   bits<9> src0;
  17
  18   let Inst{8-0}   = !if(P.HasSrc0, src0{8-0}, 0);
  19   let Inst{16-9}  = op;
  20   let Inst{24-17} = !if(P.EmitDst, vdst{7-0}, 0);
  21   let Inst{31-25} = 0x3f; //encoding
  22 }
  23
  24 class VOP1_SDWAe <bits<8> op, VOPProfile P> : VOP_SDWAe <P> {
  25   bits<8> vdst;
  26
  27   let Inst{8-0}   = 0xf9; // sdwa
  28   let Inst{16-9}  = op;
  29   let Inst{24-17} = !if(P.EmitDst, vdst{7-0}, 0);
  30   let Inst{31-25} = 0x3f; // encoding
  31 }
  32
  33 class VOP1_SDWA9Ae <bits<8> op, VOPProfile P> : VOP_SDWA9Ae <P> {
  34   bits<8> vdst;
  35
  36   let Inst{8-0}   = 0xf9; // sdwa
  37   let Inst{16-9}  = op;
  38   let Inst{24-17} = !if(P.EmitDst, vdst{7-0}, 0);
  39   let Inst{31-25} = 0x3f; // encoding
  40 }
  41
  42 class VOP1_Pseudo <string opName, VOPProfile P, list<dag> pattern=[], bit VOP1Only = 0> :
  43   InstSI <P.Outs32, P.Ins32, "", pattern>,
  44   VOP <opName>,
  45   SIMCInstr <!if(VOP1Only, opName, opName#"_e32"), SIEncodingFamily.NONE>,
  46   MnemonicAlias<!if(VOP1Only, opName, opName#"_e32"), opName> {
  47
  48   let isPseudo = 1;
  49   let isCodeGenOnly = 1;
  50   let UseNamedOperandTable = 1;
  51
  52   string Mnemonic = opName;
  53   string AsmOperands = P.Asm32;
  54
  55   let Size = 4;
  56   let mayLoad = 0;
  57   let mayStore = 0;
  58   let hasSideEffects = 0;
  59   let SubtargetPredicate = isGCN;
  60
  61   let VOP1 = 1;
  62   let VALU = 1;
  63   let Uses = [EXEC];
  64
  65   let AsmVariantName = AMDGPUAsmVariants.Default;
  66
  67   VOPProfile Pfl = P;
  68 }
  69
  70 class VOP1_Real <VOP1_Pseudo ps, int EncodingFamily> :
  71   InstSI <ps.OutOperandList, ps.InOperandList, ps.Mnemonic # ps.AsmOperands, []>,
  72   SIMCInstr <ps.PseudoInstr, EncodingFamily> {
  73
  74   let isPseudo = 0;
  75   let isCodeGenOnly = 0;
  76
  77   let Constraints     = ps.Constraints;
  78   let DisableEncoding = ps.DisableEncoding;
  79
  80   // copy relevant pseudo op flags
  81   let SubtargetPredicate = ps.SubtargetPredicate;
  82   let AsmMatchConverter  = ps.AsmMatchConverter;
  83   let AsmVariantName     = ps.AsmVariantName;
  84   let Constraints        = ps.Constraints;
  85   let DisableEncoding    = ps.DisableEncoding;
  86   let TSFlags            = ps.TSFlags;
  87   let UseNamedOperandTable = ps.UseNamedOperandTable;
  88   let Uses                 = ps.Uses;
  89 }
  90
  91 class VOP1_SDWA_Pseudo <string OpName, VOPProfile P, list<dag> pattern=[]> :
  92   VOP_SDWA_Pseudo <OpName, P, pattern> {
  93   let AsmMatchConverter = "cvtSdwaVOP1";
  94 }
  95
  96 class getVOP1Pat64 <SDPatternOperator node, VOPProfile P> : LetDummies {
  97   list<dag> ret =
  98     !if(P.HasModifiers,
  99         [(set P.DstVT:$vdst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
 100                                               i32:$src0_modifiers,
 101                                               i1:$clamp, i32:$omod))))],
 102         !if(P.HasOMod,
 103             [(set P.DstVT:$vdst, (node (P.Src0VT (VOP3OMods P.Src0VT:$src0,
 104                                                   i1:$clamp, i32:$omod))))],
 105             [(set P.DstVT:$vdst, (node P.Src0VT:$src0))]
 106         )
 107     );
 108 }
 109
 110 multiclass VOP1Inst <string opName, VOPProfile P,
 111                      SDPatternOperator node = null_frag> {
 112   def _e32 : VOP1_Pseudo <opName, P>;
 113   def _e64 : VOP3_Pseudo <opName, P, getVOP1Pat64<node, P>.ret>;
 114   def _sdwa : VOP1_SDWA_Pseudo <opName, P>;
 115 }
 116
 117 // Special profile for instructions which have clamp
 118 // and output modifiers (but have no input modifiers)
 119 class VOPProfileI2F<ValueType dstVt, ValueType srcVt> :
 120   VOPProfile<[dstVt, srcVt, untyped, untyped]> {
 121
 122   let Ins64 = (ins Src0RC64:$src0, clampmod:$clamp, omod:$omod);
 123   let Asm64 = "$vdst, $src0$clamp$omod";
 124
 125   let HasModifiers = 0;
 126   let HasClamp = 1;
 127   let HasOMod = 1;
 128 }
 129
 130 def VOP1_F64_I32 : VOPProfileI2F <f64, i32>;
 131 def VOP1_F32_I32 : VOPProfileI2F <f32, i32>;
 132 def VOP1_F16_I16 : VOPProfileI2F <f16, i16>;
 133
 134 //===----------------------------------------------------------------------===//
 135 // VOP1 Instructions
 136 //===----------------------------------------------------------------------===//
 137
 138 let VOPAsmPrefer32Bit = 1 in {
 139 defm V_NOP : VOP1Inst <"v_nop", VOP_NONE>;
 140 }
 141
 142 let isMoveImm = 1, isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 143 defm V_MOV_B32 : VOP1Inst <"v_mov_b32", VOP_I32_I32>;
 144 } // End isMoveImm = 1
 145
 146 // FIXME: Specify SchedRW for READFIRSTLANE_B32
 147 // TODO: Make profile for this, there is VOP3 encoding also
 148 def V_READFIRSTLANE_B32 :
 149   InstSI <(outs SReg_32:$vdst),
 150     (ins VGPR_32:$src0),
 151     "v_readfirstlane_b32 $vdst, $src0",
 152     [(set i32:$vdst, (int_amdgcn_readfirstlane i32:$src0))]>,
 153   Enc32 {
 154
 155   let isCodeGenOnly = 0;
 156   let UseNamedOperandTable = 1;
 157
 158   let Size = 4;
 159   let mayLoad = 0;
 160   let mayStore = 0;
 161   let hasSideEffects = 0;
 162   let SubtargetPredicate = isGCN;
 163
 164   let VOP1 = 1;
 165   let VALU = 1;
 166   let Uses = [EXEC];
 167   let isConvergent = 1;
 168
 169   bits<8> vdst;
 170   bits<9> src0;
 171
 172   let Inst{8-0}   = src0;
 173   let Inst{16-9}  = 0x2;
 174   let Inst{24-17} = vdst;
 175   let Inst{31-25} = 0x3f; //encoding
 176 }
 177
 178 let SchedRW = [WriteQuarterRate32] in {
 179 defm V_CVT_I32_F64 : VOP1Inst <"v_cvt_i32_f64", VOP_I32_F64, fp_to_sint>;
 180 defm V_CVT_F64_I32 : VOP1Inst <"v_cvt_f64_i32", VOP1_F64_I32, sint_to_fp>;
 181 defm V_CVT_F32_I32 : VOP1Inst <"v_cvt_f32_i32", VOP1_F32_I32, sint_to_fp>;
 182 defm V_CVT_F32_U32 : VOP1Inst <"v_cvt_f32_u32", VOP1_F32_I32, uint_to_fp>;
 183 defm V_CVT_U32_F32 : VOP1Inst <"v_cvt_u32_f32", VOP_I32_F32, fp_to_uint>;
 184 defm V_CVT_I32_F32 : VOP1Inst <"v_cvt_i32_f32", VOP_I32_F32, fp_to_sint>;
 185 defm V_CVT_F16_F32 : VOP1Inst <"v_cvt_f16_f32", VOP_F16_F32, fpround>;
 186 defm V_CVT_F32_F16 : VOP1Inst <"v_cvt_f32_f16", VOP_F32_F16, fpextend>;
 187 defm V_CVT_RPI_I32_F32 : VOP1Inst <"v_cvt_rpi_i32_f32", VOP_I32_F32, cvt_rpi_i32_f32>;
 188 defm V_CVT_FLR_I32_F32 : VOP1Inst <"v_cvt_flr_i32_f32", VOP_I32_F32, cvt_flr_i32_f32>;
 189 defm V_CVT_OFF_F32_I4 : VOP1Inst  <"v_cvt_off_f32_i4", VOP1_F32_I32>;
 190 defm V_CVT_F32_F64 : VOP1Inst <"v_cvt_f32_f64", VOP_F32_F64, fpround>;
 191 defm V_CVT_F64_F32 : VOP1Inst <"v_cvt_f64_f32", VOP_F64_F32, fpextend>;
 192 defm V_CVT_F32_UBYTE0 : VOP1Inst <"v_cvt_f32_ubyte0", VOP1_F32_I32, AMDGPUcvt_f32_ubyte0>;
 193 defm V_CVT_F32_UBYTE1 : VOP1Inst <"v_cvt_f32_ubyte1", VOP1_F32_I32, AMDGPUcvt_f32_ubyte1>;
 194 defm V_CVT_F32_UBYTE2 : VOP1Inst <"v_cvt_f32_ubyte2", VOP1_F32_I32, AMDGPUcvt_f32_ubyte2>;
 195 defm V_CVT_F32_UBYTE3 : VOP1Inst <"v_cvt_f32_ubyte3", VOP1_F32_I32, AMDGPUcvt_f32_ubyte3>;
 196 defm V_CVT_U32_F64 : VOP1Inst <"v_cvt_u32_f64", VOP_I32_F64, fp_to_uint>;
 197 defm V_CVT_F64_U32 : VOP1Inst <"v_cvt_f64_u32", VOP1_F64_I32, uint_to_fp>;
 198 } // End SchedRW = [WriteQuarterRate32]
 199
 200 defm V_FRACT_F32 : VOP1Inst <"v_fract_f32", VOP_F32_F32, AMDGPUfract>;
 201 defm V_TRUNC_F32 : VOP1Inst <"v_trunc_f32", VOP_F32_F32, ftrunc>;
 202 defm V_CEIL_F32 : VOP1Inst <"v_ceil_f32", VOP_F32_F32, fceil>;
 203 defm V_RNDNE_F32 : VOP1Inst <"v_rndne_f32", VOP_F32_F32, frint>;
 204 defm V_FLOOR_F32 : VOP1Inst <"v_floor_f32", VOP_F32_F32, ffloor>;
 205 defm V_EXP_F32 : VOP1Inst <"v_exp_f32", VOP_F32_F32, fexp2>;
 206
 207 let SchedRW = [WriteQuarterRate32] in {
 208 defm V_LOG_F32 : VOP1Inst <"v_log_f32", VOP_F32_F32, flog2>;
 209 defm V_RCP_F32 : VOP1Inst <"v_rcp_f32", VOP_F32_F32, AMDGPUrcp>;
 210 defm V_RCP_IFLAG_F32 : VOP1Inst <"v_rcp_iflag_f32", VOP_F32_F32>;
 211 defm V_RSQ_F32 : VOP1Inst <"v_rsq_f32", VOP_F32_F32, AMDGPUrsq>;
 212 } // End SchedRW = [WriteQuarterRate32]
 213
 214 let SchedRW = [WriteDouble] in {
 215 defm V_RCP_F64 : VOP1Inst <"v_rcp_f64", VOP_F64_F64, AMDGPUrcp>;
 216 defm V_RSQ_F64 : VOP1Inst <"v_rsq_f64", VOP_F64_F64, AMDGPUrsq>;
 217 } // End SchedRW = [WriteDouble];
 218
 219 defm V_SQRT_F32 : VOP1Inst <"v_sqrt_f32", VOP_F32_F32, fsqrt>;
 220
 221 let SchedRW = [WriteDouble] in {
 222 defm V_SQRT_F64 : VOP1Inst <"v_sqrt_f64", VOP_F64_F64, fsqrt>;
 223 } // End SchedRW = [WriteDouble]
 224
 225 let SchedRW = [WriteQuarterRate32] in {
 226 defm V_SIN_F32 : VOP1Inst <"v_sin_f32", VOP_F32_F32, AMDGPUsin>;
 227 defm V_COS_F32 : VOP1Inst <"v_cos_f32", VOP_F32_F32, AMDGPUcos>;
 228 } // End SchedRW = [WriteQuarterRate32]
 229
 230 defm V_NOT_B32 : VOP1Inst <"v_not_b32", VOP_I32_I32>;
 231 defm V_BFREV_B32 : VOP1Inst <"v_bfrev_b32", VOP_I32_I32>;
 232 defm V_FFBH_U32 : VOP1Inst <"v_ffbh_u32", VOP_I32_I32>;
 233 defm V_FFBL_B32 : VOP1Inst <"v_ffbl_b32", VOP_I32_I32>;
 234 defm V_FFBH_I32 : VOP1Inst <"v_ffbh_i32", VOP_I32_I32>;
 235 defm V_FREXP_EXP_I32_F64 : VOP1Inst <"v_frexp_exp_i32_f64", VOP_I32_F64, int_amdgcn_frexp_exp>;
 236
 237 let SchedRW = [WriteDoubleAdd] in {
 238 defm V_FREXP_MANT_F64 : VOP1Inst <"v_frexp_mant_f64", VOP_F64_F64, int_amdgcn_frexp_mant>;
 239 defm V_FRACT_F64 : VOP1Inst <"v_fract_f64", VOP_F64_F64, AMDGPUfract>;
 240 } // End SchedRW = [WriteDoubleAdd]
 241
 242 defm V_FREXP_EXP_I32_F32 : VOP1Inst <"v_frexp_exp_i32_f32", VOP_I32_F32, int_amdgcn_frexp_exp>;
 243 defm V_FREXP_MANT_F32 : VOP1Inst <"v_frexp_mant_f32", VOP_F32_F32, int_amdgcn_frexp_mant>;
 244
 245 let VOPAsmPrefer32Bit = 1 in {
 246 defm V_CLREXCP : VOP1Inst <"v_clrexcp", VOP_NO_EXT<VOP_NONE>>;
 247 }
 248
 249 // Restrict src0 to be VGPR
 250 def VOP_I32_VI32_NO_EXT : VOPProfile<[i32, i32, untyped, untyped]> {
 251   let Src0RC32 = VRegSrc_32;
 252   let Src0RC64 = VRegSrc_32;
 253
 254   let HasExt = 0;
 255   let HasSDWA9 = 0;
 256 }
 257
 258 // Special case because there are no true output operands.  Hack vdst
 259 // to be a src operand. The custom inserter must add a tied implicit
 260 // def and use of the super register since there seems to be no way to
 261 // add an implicit def of a virtual register in tablegen.
 262 def VOP_MOVRELD : VOPProfile<[untyped, i32, untyped, untyped]> {
 263   let Src0RC32 = VOPDstOperand<VGPR_32>;
 264   let Src0RC64 = VOPDstOperand<VGPR_32>;
 265
 266   let Outs = (outs);
 267   let Ins32 = (ins Src0RC32:$vdst, VSrc_b32:$src0);
 268   let Ins64 = (ins Src0RC64:$vdst, VSrc_b32:$src0);
 269   let InsDPP = (ins DstRC:$vdst, DstRC:$old, Src0RC32:$src0,
 270                     dpp_ctrl:$dpp_ctrl, row_mask:$row_mask,
 271                     bank_mask:$bank_mask, bound_ctrl:$bound_ctrl);
 272
 273   let InsSDWA = (ins Src0RC32:$vdst, Src0ModSDWA:$src0_modifiers, Src0SDWA:$src0,
 274                      clampmod:$clamp, omod:$omod, dst_sel:$dst_sel, dst_unused:$dst_unused,
 275                      src0_sel:$src0_sel);
 276
 277   let Asm32 = getAsm32<1, 1>.ret;
 278   let Asm64 = getAsm64<1, 1, 0, 0, 1>.ret;
 279   let AsmDPP = getAsmDPP<1, 1, 0>.ret;
 280   let AsmSDWA = getAsmSDWA<1, 1>.ret;
 281   let AsmSDWA9 = getAsmSDWA9<1, 0, 1>.ret;
 282
 283   let HasExt = 0;
 284   let HasSDWA9 = 0;
 285   let HasDst = 0;
 286   let EmitDst = 1; // force vdst emission
 287 }
 288
 289 let SubtargetPredicate = HasMovrel, Uses = [M0, EXEC] in {
 290 // v_movreld_b32 is a special case because the destination output
 291  // register is really a source. It isn't actually read (but may be
 292  // written), and is only to provide the base register to start
 293  // indexing from. Tablegen seems to not let you define an implicit
 294  // virtual register output for the super register being written into,
 295  // so this must have an implicit def of the register added to it.
 296 defm V_MOVRELD_B32 : VOP1Inst <"v_movreld_b32", VOP_MOVRELD>;
 297 defm V_MOVRELS_B32 : VOP1Inst <"v_movrels_b32", VOP_I32_VI32_NO_EXT>;
 298 defm V_MOVRELSD_B32 : VOP1Inst <"v_movrelsd_b32", VOP_NO_EXT<VOP_I32_I32>>;
 299 } // End Uses = [M0, EXEC]
 300
 301 let SchedRW = [WriteQuarterRate32] in {
 302 defm V_MOV_FED_B32 : VOP1Inst <"v_mov_fed_b32", VOP_I32_I32>;
 303 }
 304
 305 // These instruction only exist on SI and CI
 306 let SubtargetPredicate = isSICI in {
 307
 308 let SchedRW = [WriteQuarterRate32] in {
 309 defm V_LOG_CLAMP_F32 : VOP1Inst <"v_log_clamp_f32", VOP_F32_F32, int_amdgcn_log_clamp>;
 310 defm V_RCP_CLAMP_F32 : VOP1Inst <"v_rcp_clamp_f32", VOP_F32_F32>;
 311 defm V_RCP_LEGACY_F32 : VOP1Inst <"v_rcp_legacy_f32", VOP_F32_F32, AMDGPUrcp_legacy>;
 312 defm V_RSQ_CLAMP_F32 : VOP1Inst <"v_rsq_clamp_f32", VOP_F32_F32, AMDGPUrsq_clamp>;
 313 defm V_RSQ_LEGACY_F32 : VOP1Inst <"v_rsq_legacy_f32", VOP_F32_F32, AMDGPUrsq_legacy>;
 314 } // End SchedRW = [WriteQuarterRate32]
 315
 316 let SchedRW = [WriteDouble] in {
 317 defm V_RCP_CLAMP_F64 : VOP1Inst <"v_rcp_clamp_f64", VOP_F64_F64>;
 318 defm V_RSQ_CLAMP_F64 : VOP1Inst <"v_rsq_clamp_f64", VOP_F64_F64, AMDGPUrsq_clamp>;
 319 } // End SchedRW = [WriteDouble]
 320
 321 } // End SubtargetPredicate = isSICI
 322
 323
 324 let SubtargetPredicate = isCIVI in {
 325
 326 let SchedRW = [WriteDoubleAdd] in {
 327 defm V_TRUNC_F64 : VOP1Inst <"v_trunc_f64", VOP_F64_F64, ftrunc>;
 328 defm V_CEIL_F64 : VOP1Inst <"v_ceil_f64", VOP_F64_F64, fceil>;
 329 defm V_FLOOR_F64 : VOP1Inst <"v_floor_f64", VOP_F64_F64, ffloor>;
 330 defm V_RNDNE_F64 : VOP1Inst <"v_rndne_f64", VOP_F64_F64, frint>;
 331 } // End SchedRW = [WriteDoubleAdd]
 332
 333 let SchedRW = [WriteQuarterRate32] in {
 334 defm V_LOG_LEGACY_F32 : VOP1Inst <"v_log_legacy_f32", VOP_F32_F32>;
 335 defm V_EXP_LEGACY_F32 : VOP1Inst <"v_exp_legacy_f32", VOP_F32_F32>;
 336 } // End SchedRW = [WriteQuarterRate32]
 337
 338 } // End SubtargetPredicate = isCIVI
 339
 340
 341 let SubtargetPredicate = Has16BitInsts in {
 342
 343 defm V_CVT_F16_U16 : VOP1Inst <"v_cvt_f16_u16", VOP1_F16_I16, uint_to_fp>;
 344 defm V_CVT_F16_I16 : VOP1Inst <"v_cvt_f16_i16", VOP1_F16_I16, sint_to_fp>;
 345 defm V_CVT_U16_F16 : VOP1Inst <"v_cvt_u16_f16", VOP_I16_F16, fp_to_uint>;
 346 defm V_CVT_I16_F16 : VOP1Inst <"v_cvt_i16_f16", VOP_I16_F16, fp_to_sint>;
 347 defm V_RCP_F16 : VOP1Inst <"v_rcp_f16", VOP_F16_F16, AMDGPUrcp>;
 348 defm V_SQRT_F16 : VOP1Inst <"v_sqrt_f16", VOP_F16_F16, fsqrt>;
 349 defm V_RSQ_F16 : VOP1Inst <"v_rsq_f16", VOP_F16_F16, AMDGPUrsq>;
 350 defm V_LOG_F16 : VOP1Inst <"v_log_f16", VOP_F16_F16, flog2>;
 351 defm V_EXP_F16 : VOP1Inst <"v_exp_f16", VOP_F16_F16, fexp2>;
 352 defm V_FREXP_MANT_F16 : VOP1Inst <"v_frexp_mant_f16", VOP_F16_F16, int_amdgcn_frexp_mant>;
 353 defm V_FREXP_EXP_I16_F16 : VOP1Inst <"v_frexp_exp_i16_f16", VOP_I16_F16, int_amdgcn_frexp_exp>;
 354 defm V_FLOOR_F16 : VOP1Inst <"v_floor_f16", VOP_F16_F16, ffloor>;
 355 defm V_CEIL_F16 : VOP1Inst <"v_ceil_f16", VOP_F16_F16, fceil>;
 356 defm V_TRUNC_F16 : VOP1Inst <"v_trunc_f16", VOP_F16_F16, ftrunc>;
 357 defm V_RNDNE_F16 : VOP1Inst <"v_rndne_f16", VOP_F16_F16, frint>;
 358 defm V_FRACT_F16 : VOP1Inst <"v_fract_f16", VOP_F16_F16, AMDGPUfract>;
 359 defm V_SIN_F16 : VOP1Inst <"v_sin_f16", VOP_F16_F16, AMDGPUsin>;
 360 defm V_COS_F16 : VOP1Inst <"v_cos_f16", VOP_F16_F16, AMDGPUcos>;
 361
 362 }
 363
 364 let OtherPredicates = [Has16BitInsts] in {
 365
 366 def : GCNPat<
 367     (f32 (f16_to_fp i16:$src)),
 368     (V_CVT_F32_F16_e32 $src)
 369 >;
 370
 371 def : GCNPat<
 372     (i16 (AMDGPUfp_to_f16 f32:$src)),
 373     (V_CVT_F16_F32_e32 $src)
 374 >;
 375
 376 }
 377
 378 def VOP_SWAP_I32 : VOPProfile<[i32, i32, i32, untyped]> {
 379   let Outs32 = (outs VGPR_32:$vdst, VGPR_32:$vdst1);
 380   let Ins32 = (ins VGPR_32:$src0, VGPR_32:$src1);
 381   let Outs64 = Outs32;
 382   let Asm32 = " $vdst, $src0";
 383   let Asm64 = "";
 384   let Ins64 = (ins);
 385 }
 386
 387 let SubtargetPredicate = isGFX9 in {
 388   let Constraints = "$vdst = $src1, $vdst1 = $src0",
 389       DisableEncoding="$vdst1,$src1",
 390       SchedRW = [Write64Bit, Write64Bit] in {
 391 // Never VOP3. Takes as long as 2 v_mov_b32s
 392 def V_SWAP_B32 : VOP1_Pseudo <"v_swap_b32", VOP_SWAP_I32, [], 1>;
 393 }
 394
 395 } // End SubtargetPredicate = isGFX9
 396
 397 //===----------------------------------------------------------------------===//
 398 // Target
 399 //===----------------------------------------------------------------------===//
 400
 401 //===----------------------------------------------------------------------===//
 402 // SI
 403 //===----------------------------------------------------------------------===//
 404
 405 multiclass VOP1_Real_si <bits<9> op> {
 406   let AssemblerPredicates = [isSICI], DecoderNamespace = "SICI" in {
 407     def _e32_si :
 408       VOP1_Real<!cast<VOP1_Pseudo>(NAME#"_e32"), SIEncodingFamily.SI>,
 409       VOP1e<op{7-0}, !cast<VOP1_Pseudo>(NAME#"_e32").Pfl>;
 410     def _e64_si :
 411       VOP3_Real<!cast<VOP3_Pseudo>(NAME#"_e64"), SIEncodingFamily.SI>,
 412       VOP3e_si <{1, 1, op{6-0}}, !cast<VOP3_Pseudo>(NAME#"_e64").Pfl>;
 413   }
 414 }
 415
 416 defm V_NOP               : VOP1_Real_si <0x0>;
 417 defm V_MOV_B32           : VOP1_Real_si <0x1>;
 418 defm V_CVT_I32_F64       : VOP1_Real_si <0x3>;
 419 defm V_CVT_F64_I32       : VOP1_Real_si <0x4>;
 420 defm V_CVT_F32_I32       : VOP1_Real_si <0x5>;
 421 defm V_CVT_F32_U32       : VOP1_Real_si <0x6>;
 422 defm V_CVT_U32_F32       : VOP1_Real_si <0x7>;
 423 defm V_CVT_I32_F32       : VOP1_Real_si <0x8>;
 424 defm V_MOV_FED_B32       : VOP1_Real_si <0x9>;
 425 defm V_CVT_F16_F32       : VOP1_Real_si <0xa>;
 426 defm V_CVT_F32_F16       : VOP1_Real_si <0xb>;
 427 defm V_CVT_RPI_I32_F32   : VOP1_Real_si <0xc>;
 428 defm V_CVT_FLR_I32_F32   : VOP1_Real_si <0xd>;
 429 defm V_CVT_OFF_F32_I4    : VOP1_Real_si <0xe>;
 430 defm V_CVT_F32_F64       : VOP1_Real_si <0xf>;
 431 defm V_CVT_F64_F32       : VOP1_Real_si <0x10>;
 432 defm V_CVT_F32_UBYTE0    : VOP1_Real_si <0x11>;
 433 defm V_CVT_F32_UBYTE1    : VOP1_Real_si <0x12>;
 434 defm V_CVT_F32_UBYTE2    : VOP1_Real_si <0x13>;
 435 defm V_CVT_F32_UBYTE3    : VOP1_Real_si <0x14>;
 436 defm V_CVT_U32_F64       : VOP1_Real_si <0x15>;
 437 defm V_CVT_F64_U32       : VOP1_Real_si <0x16>;
 438 defm V_FRACT_F32         : VOP1_Real_si <0x20>;
 439 defm V_TRUNC_F32         : VOP1_Real_si <0x21>;
 440 defm V_CEIL_F32          : VOP1_Real_si <0x22>;
 441 defm V_RNDNE_F32         : VOP1_Real_si <0x23>;
 442 defm V_FLOOR_F32         : VOP1_Real_si <0x24>;
 443 defm V_EXP_F32           : VOP1_Real_si <0x25>;
 444 defm V_LOG_CLAMP_F32     : VOP1_Real_si <0x26>;
 445 defm V_LOG_F32           : VOP1_Real_si <0x27>;
 446 defm V_RCP_CLAMP_F32     : VOP1_Real_si <0x28>;
 447 defm V_RCP_LEGACY_F32    : VOP1_Real_si <0x29>;
 448 defm V_RCP_F32           : VOP1_Real_si <0x2a>;
 449 defm V_RCP_IFLAG_F32     : VOP1_Real_si <0x2b>;
 450 defm V_RSQ_CLAMP_F32     : VOP1_Real_si <0x2c>;
 451 defm V_RSQ_LEGACY_F32    : VOP1_Real_si <0x2d>;
 452 defm V_RSQ_F32           : VOP1_Real_si <0x2e>;
 453 defm V_RCP_F64           : VOP1_Real_si <0x2f>;
 454 defm V_RCP_CLAMP_F64     : VOP1_Real_si <0x30>;
 455 defm V_RSQ_F64           : VOP1_Real_si <0x31>;
 456 defm V_RSQ_CLAMP_F64     : VOP1_Real_si <0x32>;
 457 defm V_SQRT_F32          : VOP1_Real_si <0x33>;
 458 defm V_SQRT_F64          : VOP1_Real_si <0x34>;
 459 defm V_SIN_F32           : VOP1_Real_si <0x35>;
 460 defm V_COS_F32           : VOP1_Real_si <0x36>;
 461 defm V_NOT_B32           : VOP1_Real_si <0x37>;
 462 defm V_BFREV_B32         : VOP1_Real_si <0x38>;
 463 defm V_FFBH_U32          : VOP1_Real_si <0x39>;
 464 defm V_FFBL_B32          : VOP1_Real_si <0x3a>;
 465 defm V_FFBH_I32          : VOP1_Real_si <0x3b>;
 466 defm V_FREXP_EXP_I32_F64 : VOP1_Real_si <0x3c>;
 467 defm V_FREXP_MANT_F64    : VOP1_Real_si <0x3d>;
 468 defm V_FRACT_F64         : VOP1_Real_si <0x3e>;
 469 defm V_FREXP_EXP_I32_F32 : VOP1_Real_si <0x3f>;
 470 defm V_FREXP_MANT_F32    : VOP1_Real_si <0x40>;
 471 defm V_CLREXCP           : VOP1_Real_si <0x41>;
 472 defm V_MOVRELD_B32       : VOP1_Real_si <0x42>;
 473 defm V_MOVRELS_B32       : VOP1_Real_si <0x43>;
 474 defm V_MOVRELSD_B32      : VOP1_Real_si <0x44>;
 475
 476 //===----------------------------------------------------------------------===//
 477 // CI
 478 //===----------------------------------------------------------------------===//
 479
 480 multiclass VOP1_Real_ci <bits<9> op> {
 481   let AssemblerPredicates = [isCIOnly], DecoderNamespace = "CI" in {
 482     def _e32_ci :
 483       VOP1_Real<!cast<VOP1_Pseudo>(NAME#"_e32"), SIEncodingFamily.SI>,
 484       VOP1e<op{7-0}, !cast<VOP1_Pseudo>(NAME#"_e32").Pfl>;
 485     def _e64_ci :
 486       VOP3_Real<!cast<VOP3_Pseudo>(NAME#"_e64"), SIEncodingFamily.SI>,
 487       VOP3e_si <{1, 1, op{6-0}}, !cast<VOP3_Pseudo>(NAME#"_e64").Pfl>;
 488   }
 489 }
 490
 491 defm V_TRUNC_F64         : VOP1_Real_ci <0x17>;
 492 defm V_CEIL_F64          : VOP1_Real_ci <0x18>;
 493 defm V_FLOOR_F64         : VOP1_Real_ci <0x1A>;
 494 defm V_RNDNE_F64         : VOP1_Real_ci <0x19>;
 495 defm V_LOG_LEGACY_F32    : VOP1_Real_ci <0x45>;
 496 defm V_EXP_LEGACY_F32    : VOP1_Real_ci <0x46>;
 497
 498 //===----------------------------------------------------------------------===//
 499 // VI
 500 //===----------------------------------------------------------------------===//
 501
 502 class VOP1_DPP <bits<8> op, VOP1_Pseudo ps, VOPProfile P = ps.Pfl> :
 503   VOP_DPP <ps.OpName, P> {
 504   let Defs = ps.Defs;
 505   let Uses = ps.Uses;
 506   let SchedRW = ps.SchedRW;
 507   let hasSideEffects = ps.hasSideEffects;
 508
 509   bits<8> vdst;
 510   let Inst{8-0}   = 0xfa; // dpp
 511   let Inst{16-9}  = op;
 512   let Inst{24-17} = !if(P.EmitDst, vdst{7-0}, 0);
 513   let Inst{31-25} = 0x3f; //encoding
 514 }
 515
 516 multiclass VOP1Only_Real_vi <bits<10> op> {
 517   let AssemblerPredicates = [isVI], DecoderNamespace = "VI" in {
 518     def _vi :
 519       VOP1_Real<!cast<VOP1_Pseudo>(NAME), SIEncodingFamily.VI>,
 520       VOP1e<op{7-0}, !cast<VOP1_Pseudo>(NAME).Pfl>;
 521   }
 522 }
 523
 524 multiclass VOP1_Real_vi <bits<10> op> {
 525   let AssemblerPredicates = [isVI], DecoderNamespace = "VI" in {
 526     def _e32_vi :
 527       VOP1_Real<!cast<VOP1_Pseudo>(NAME#"_e32"), SIEncodingFamily.VI>,
 528       VOP1e<op{7-0}, !cast<VOP1_Pseudo>(NAME#"_e32").Pfl>;
 529     def _e64_vi :
 530       VOP3_Real<!cast<VOP3_Pseudo>(NAME#"_e64"), SIEncodingFamily.VI>,
 531       VOP3e_vi <!add(0x140, op), !cast<VOP3_Pseudo>(NAME#"_e64").Pfl>;
 532   }
 533
 534   def _sdwa_vi :
 535     VOP_SDWA_Real <!cast<VOP1_SDWA_Pseudo>(NAME#"_sdwa")>,
 536     VOP1_SDWAe <op{7-0}, !cast<VOP1_SDWA_Pseudo>(NAME#"_sdwa").Pfl>;
 537
 538   def _sdwa_gfx9 :
 539     VOP_SDWA9_Real <!cast<VOP1_SDWA_Pseudo>(NAME#"_sdwa")>,
 540     VOP1_SDWA9Ae <op{7-0}, !cast<VOP1_SDWA_Pseudo>(NAME#"_sdwa").Pfl>;
 541
 542   // For now left dpp only for asm/dasm
 543   // TODO: add corresponding pseudo
 544   def _dpp : VOP1_DPP<op{7-0}, !cast<VOP1_Pseudo>(NAME#"_e32")>;
 545 }
 546
 547 defm V_NOP               : VOP1_Real_vi <0x0>;
 548 defm V_MOV_B32           : VOP1_Real_vi <0x1>;
 549 defm V_CVT_I32_F64       : VOP1_Real_vi <0x3>;
 550 defm V_CVT_F64_I32       : VOP1_Real_vi <0x4>;
 551 defm V_CVT_F32_I32       : VOP1_Real_vi <0x5>;
 552 defm V_CVT_F32_U32       : VOP1_Real_vi <0x6>;
 553 defm V_CVT_U32_F32       : VOP1_Real_vi <0x7>;
 554 defm V_CVT_I32_F32       : VOP1_Real_vi <0x8>;
 555 defm V_MOV_FED_B32       : VOP1_Real_vi <0x9>;
 556 defm V_CVT_F16_F32       : VOP1_Real_vi <0xa>;
 557 defm V_CVT_F32_F16       : VOP1_Real_vi <0xb>;
 558 defm V_CVT_RPI_I32_F32   : VOP1_Real_vi <0xc>;
 559 defm V_CVT_FLR_I32_F32   : VOP1_Real_vi <0xd>;
 560 defm V_CVT_OFF_F32_I4    : VOP1_Real_vi <0xe>;
 561 defm V_CVT_F32_F64       : VOP1_Real_vi <0xf>;
 562 defm V_CVT_F64_F32       : VOP1_Real_vi <0x10>;
 563 defm V_CVT_F32_UBYTE0    : VOP1_Real_vi <0x11>;
 564 defm V_CVT_F32_UBYTE1    : VOP1_Real_vi <0x12>;
 565 defm V_CVT_F32_UBYTE2    : VOP1_Real_vi <0x13>;
 566 defm V_CVT_F32_UBYTE3    : VOP1_Real_vi <0x14>;
 567 defm V_CVT_U32_F64       : VOP1_Real_vi <0x15>;
 568 defm V_CVT_F64_U32       : VOP1_Real_vi <0x16>;
 569 defm V_FRACT_F32         : VOP1_Real_vi <0x1b>;
 570 defm V_TRUNC_F32         : VOP1_Real_vi <0x1c>;
 571 defm V_CEIL_F32          : VOP1_Real_vi <0x1d>;
 572 defm V_RNDNE_F32         : VOP1_Real_vi <0x1e>;
 573 defm V_FLOOR_F32         : VOP1_Real_vi <0x1f>;
 574 defm V_EXP_F32           : VOP1_Real_vi <0x20>;
 575 defm V_LOG_F32           : VOP1_Real_vi <0x21>;
 576 defm V_RCP_F32           : VOP1_Real_vi <0x22>;
 577 defm V_RCP_IFLAG_F32     : VOP1_Real_vi <0x23>;
 578 defm V_RSQ_F32           : VOP1_Real_vi <0x24>;
 579 defm V_RCP_F64           : VOP1_Real_vi <0x25>;
 580 defm V_RSQ_F64           : VOP1_Real_vi <0x26>;
 581 defm V_SQRT_F32          : VOP1_Real_vi <0x27>;
 582 defm V_SQRT_F64          : VOP1_Real_vi <0x28>;
 583 defm V_SIN_F32           : VOP1_Real_vi <0x29>;
 584 defm V_COS_F32           : VOP1_Real_vi <0x2a>;
 585 defm V_NOT_B32           : VOP1_Real_vi <0x2b>;
 586 defm V_BFREV_B32         : VOP1_Real_vi <0x2c>;
 587 defm V_FFBH_U32          : VOP1_Real_vi <0x2d>;
 588 defm V_FFBL_B32          : VOP1_Real_vi <0x2e>;
 589 defm V_FFBH_I32          : VOP1_Real_vi <0x2f>;
 590 defm V_FREXP_EXP_I32_F64 : VOP1_Real_vi <0x30>;
 591 defm V_FREXP_MANT_F64    : VOP1_Real_vi <0x31>;
 592 defm V_FRACT_F64         : VOP1_Real_vi <0x32>;
 593 defm V_FREXP_EXP_I32_F32 : VOP1_Real_vi <0x33>;
 594 defm V_FREXP_MANT_F32    : VOP1_Real_vi <0x34>;
 595 defm V_CLREXCP           : VOP1_Real_vi <0x35>;
 596 defm V_MOVRELD_B32       : VOP1_Real_vi <0x36>;
 597 defm V_MOVRELS_B32       : VOP1_Real_vi <0x37>;
 598 defm V_MOVRELSD_B32      : VOP1_Real_vi <0x38>;
 599 defm V_TRUNC_F64         : VOP1_Real_vi <0x17>;
 600 defm V_CEIL_F64          : VOP1_Real_vi <0x18>;
 601 defm V_FLOOR_F64         : VOP1_Real_vi <0x1A>;
 602 defm V_RNDNE_F64         : VOP1_Real_vi <0x19>;
 603 defm V_LOG_LEGACY_F32    : VOP1_Real_vi <0x4c>;
 604 defm V_EXP_LEGACY_F32    : VOP1_Real_vi <0x4b>;
 605 defm V_CVT_F16_U16       : VOP1_Real_vi <0x39>;
 606 defm V_CVT_F16_I16       : VOP1_Real_vi <0x3a>;
 607 defm V_CVT_U16_F16       : VOP1_Real_vi <0x3b>;
 608 defm V_CVT_I16_F16       : VOP1_Real_vi <0x3c>;
 609 defm V_RCP_F16           : VOP1_Real_vi <0x3d>;
 610 defm V_SQRT_F16          : VOP1_Real_vi <0x3e>;
 611 defm V_RSQ_F16           : VOP1_Real_vi <0x3f>;
 612 defm V_LOG_F16           : VOP1_Real_vi <0x40>;
 613 defm V_EXP_F16           : VOP1_Real_vi <0x41>;
 614 defm V_FREXP_MANT_F16    : VOP1_Real_vi <0x42>;
 615 defm V_FREXP_EXP_I16_F16 : VOP1_Real_vi <0x43>;
 616 defm V_FLOOR_F16         : VOP1_Real_vi <0x44>;
 617 defm V_CEIL_F16          : VOP1_Real_vi <0x45>;
 618 defm V_TRUNC_F16         : VOP1_Real_vi <0x46>;
 619 defm V_RNDNE_F16         : VOP1_Real_vi <0x47>;
 620 defm V_FRACT_F16         : VOP1_Real_vi <0x48>;
 621 defm V_SIN_F16           : VOP1_Real_vi <0x49>;
 622 defm V_COS_F16           : VOP1_Real_vi <0x4a>;
 623 defm V_SWAP_B32          : VOP1Only_Real_vi <0x51>;
 624
 625 // Copy of v_mov_b32 with $vdst as a use operand for use with VGPR
 626 // indexing mode. vdst can't be treated as a def for codegen purposes,
 627 // and an implicit use and def of the super register should be added.
 628 def V_MOV_B32_indirect : VPseudoInstSI<(outs),
 629   (ins getVALUDstForVT<i32>.ret:$vdst, getVOPSrc0ForVT<i32>.ret:$src0)>,
 630   PseudoInstExpansion<(V_MOV_B32_e32_vi getVALUDstForVT<i32>.ret:$vdst,
 631                                         getVOPSrc0ForVT<i32>.ret:$src0)> {
 632   let VOP1 = 1;
 633   let SubtargetPredicate = isVI;
 634 }
 635
 636 // This is a pseudo variant of the v_movreld_b32 instruction in which the
 637 // vector operand appears only twice, once as def and once as use. Using this
 638 // pseudo avoids problems with the Two Address instructions pass.
 639 class V_MOVRELD_B32_pseudo<RegisterClass rc> : VPseudoInstSI <
 640   (outs rc:$vdst),
 641   (ins rc:$vsrc, VSrc_b32:$val, i32imm:$offset)> {
 642   let VOP1 = 1;
 643
 644   let Constraints = "$vsrc = $vdst";
 645   let Uses = [M0, EXEC];
 646
 647   let SubtargetPredicate = HasMovrel;
 648 }
 649
 650 def V_MOVRELD_B32_V1 : V_MOVRELD_B32_pseudo<VGPR_32>;
 651 def V_MOVRELD_B32_V2 : V_MOVRELD_B32_pseudo<VReg_64>;
 652 def V_MOVRELD_B32_V4 : V_MOVRELD_B32_pseudo<VReg_128>;
 653 def V_MOVRELD_B32_V8 : V_MOVRELD_B32_pseudo<VReg_256>;
 654 def V_MOVRELD_B32_V16 : V_MOVRELD_B32_pseudo<VReg_512>;
 655
 656 let OtherPredicates = [isVI] in {
 657
 658 def : GCNPat <
 659   (i32 (int_amdgcn_mov_dpp i32:$src, imm:$dpp_ctrl, imm:$row_mask, imm:$bank_mask,
 660                       imm:$bound_ctrl)),
 661   (V_MOV_B32_dpp $src, $src, (as_i32imm $dpp_ctrl),
 662                        (as_i32imm $row_mask), (as_i32imm $bank_mask),
 663                        (as_i1imm $bound_ctrl))
 664 >;
 665
 666 def : GCNPat <
 667   (i32 (int_amdgcn_update_dpp i32:$old, i32:$src, imm:$dpp_ctrl, imm:$row_mask,
 668                       imm:$bank_mask, imm:$bound_ctrl)),
 669   (V_MOV_B32_dpp $old, $src, (as_i32imm $dpp_ctrl),
 670                        (as_i32imm $row_mask), (as_i32imm $bank_mask),
 671                        (as_i1imm $bound_ctrl))
 672 >;
 673
 674 def : GCNPat<
 675   (i32 (anyext i16:$src)),
 676   (COPY $src)
 677 >;
 678
 679 def : GCNPat<
 680    (i64 (anyext i16:$src)),
 681    (REG_SEQUENCE VReg_64,
 682      (i32 (COPY $src)), sub0,
 683      (V_MOV_B32_e32 (i32 0)), sub1)
 684 >;
 685
 686 def : GCNPat<
 687   (i16 (trunc i32:$src)),
 688   (COPY $src)
 689 >;
 690
 691 def : GCNPat <
 692   (i16 (trunc i64:$src)),
 693   (EXTRACT_SUBREG $src, sub0)
 694 >;
 695
 696 } // End OtherPredicates = [isVI]