contrib/llvm/lib/Target/AMDGPU/VOP2Instructions.td

   1 //===-- VOP2Instructions.td - Vector Instruction Defintions ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // VOP2 Classes
  12 //===----------------------------------------------------------------------===//
  13
  14 class VOP2e <bits<6> op, VOPProfile P> : Enc32 {
  15   bits<8> vdst;
  16   bits<9> src0;
  17   bits<8> src1;
  18
  19   let Inst{8-0}   = !if(P.HasSrc0, src0, 0);
  20   let Inst{16-9}  = !if(P.HasSrc1, src1, 0);
  21   let Inst{24-17} = !if(P.EmitDst, vdst, 0);
  22   let Inst{30-25} = op;
  23   let Inst{31}    = 0x0; //encoding
  24 }
  25
  26 class VOP2_MADKe <bits<6> op, VOPProfile P> : Enc64 {
  27   bits<8>  vdst;
  28   bits<9>  src0;
  29   bits<8>  src1;
  30   bits<32> imm;
  31
  32   let Inst{8-0}   = !if(P.HasSrc0, src0, 0);
  33   let Inst{16-9}  = !if(P.HasSrc1, src1, 0);
  34   let Inst{24-17} = !if(P.EmitDst, vdst, 0);
  35   let Inst{30-25} = op;
  36   let Inst{31}    = 0x0; // encoding
  37   let Inst{63-32} = imm;
  38 }
  39
  40 class VOP2_SDWAe <bits<6> op, VOPProfile P> : VOP_SDWAe <P> {
  41   bits<8> vdst;
  42   bits<8> src1;
  43
  44   let Inst{8-0}   = 0xf9; // sdwa
  45   let Inst{16-9}  = !if(P.HasSrc1, src1{7-0}, 0);
  46   let Inst{24-17} = !if(P.EmitDst, vdst{7-0}, 0);
  47   let Inst{30-25} = op;
  48   let Inst{31}    = 0x0; // encoding
  49 }
  50
  51 class VOP2_Pseudo <string opName, VOPProfile P, list<dag> pattern=[], string suffix = "_e32"> :
  52   InstSI <P.Outs32, P.Ins32, "", pattern>,
  53   VOP <opName>,
  54   SIMCInstr <opName#suffix, SIEncodingFamily.NONE>,
  55   MnemonicAlias<opName#suffix, opName> {
  56
  57   let isPseudo = 1;
  58   let isCodeGenOnly = 1;
  59   let UseNamedOperandTable = 1;
  60
  61   string Mnemonic = opName;
  62   string AsmOperands = P.Asm32;
  63
  64   let Size = 4;
  65   let mayLoad = 0;
  66   let mayStore = 0;
  67   let hasSideEffects = 0;
  68   let SubtargetPredicate = isGCN;
  69
  70   let VOP2 = 1;
  71   let VALU = 1;
  72   let Uses = [EXEC];
  73
  74   let AsmVariantName = AMDGPUAsmVariants.Default;
  75
  76   VOPProfile Pfl = P;
  77 }
  78
  79 class VOP2_Real <VOP2_Pseudo ps, int EncodingFamily> :
  80   InstSI <ps.OutOperandList, ps.InOperandList, ps.Mnemonic # ps.AsmOperands, []>,
  81   SIMCInstr <ps.PseudoInstr, EncodingFamily> {
  82
  83   let isPseudo = 0;
  84   let isCodeGenOnly = 0;
  85
  86   let Constraints     = ps.Constraints;
  87   let DisableEncoding = ps.DisableEncoding;
  88
  89   // copy relevant pseudo op flags
  90   let SubtargetPredicate = ps.SubtargetPredicate;
  91   let AsmMatchConverter  = ps.AsmMatchConverter;
  92   let AsmVariantName     = ps.AsmVariantName;
  93   let Constraints        = ps.Constraints;
  94   let DisableEncoding    = ps.DisableEncoding;
  95   let TSFlags            = ps.TSFlags;
  96   let UseNamedOperandTable = ps.UseNamedOperandTable;
  97   let Uses                 = ps.Uses;
  98 }
  99
 100 class VOP2_SDWA_Pseudo <string OpName, VOPProfile P, list<dag> pattern=[]> :
 101   VOP_SDWA_Pseudo <OpName, P, pattern> {
 102   let AsmMatchConverter = "cvtSdwaVOP2";
 103 }
 104
 105 class getVOP2Pat64 <SDPatternOperator node, VOPProfile P> : LetDummies {
 106   list<dag> ret = !if(P.HasModifiers,
 107     [(set P.DstVT:$vdst,
 108       (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp, i32:$omod)),
 109             (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
 110     [(set P.DstVT:$vdst, (node P.Src0VT:$src0, P.Src1VT:$src1))]);
 111 }
 112
 113 multiclass VOP2Inst <string opName,
 114                      VOPProfile P,
 115                      SDPatternOperator node = null_frag,
 116                      string revOp = opName> {
 117
 118   def _e32 : VOP2_Pseudo <opName, P>,
 119              Commutable_REV<revOp#"_e32", !eq(revOp, opName)>;
 120
 121   def _e64 : VOP3_Pseudo <opName, P, getVOP2Pat64<node, P>.ret>,
 122              Commutable_REV<revOp#"_e64", !eq(revOp, opName)>;
 123
 124   def _sdwa : VOP2_SDWA_Pseudo <opName, P>;
 125 }
 126
 127 // TODO: add SDWA pseudo instructions for VOP2bInst and VOP2eInst
 128 multiclass VOP2bInst <string opName,
 129                       VOPProfile P,
 130                       SDPatternOperator node = null_frag,
 131                       string revOp = opName,
 132                       bit useSGPRInput = !eq(P.NumSrcArgs, 3)> {
 133
 134   let SchedRW = [Write32Bit, WriteSALU] in {
 135     let Uses = !if(useSGPRInput, [VCC, EXEC], [EXEC]), Defs = [VCC] in {
 136       def _e32 : VOP2_Pseudo <opName, P>,
 137                  Commutable_REV<revOp#"_e32", !eq(revOp, opName)>;
 138
 139       def _sdwa : VOP2_SDWA_Pseudo <opName, P>;
 140     }
 141
 142     def _e64 : VOP3_Pseudo <opName, P, getVOP2Pat64<node, P>.ret>,
 143                Commutable_REV<revOp#"_e64", !eq(revOp, opName)>;
 144   }
 145 }
 146
 147 multiclass VOP2eInst <string opName,
 148                       VOPProfile P,
 149                       SDPatternOperator node = null_frag,
 150                       string revOp = opName,
 151                       bit useSGPRInput = !eq(P.NumSrcArgs, 3)> {
 152
 153   let SchedRW = [Write32Bit] in {
 154     let Uses = !if(useSGPRInput, [VCC, EXEC], [EXEC]) in {
 155       def _e32 : VOP2_Pseudo <opName, P>,
 156                  Commutable_REV<revOp#"_e32", !eq(revOp, opName)>;
 157     }
 158
 159     def _e64 : VOP3_Pseudo <opName, P, getVOP2Pat64<node, P>.ret>,
 160                Commutable_REV<revOp#"_e64", !eq(revOp, opName)>;
 161   }
 162 }
 163
 164 class VOP_MADAK <ValueType vt> : VOPProfile <[vt, vt, vt, vt]> {
 165   field Operand ImmOpType = !if(!eq(vt.Size, 32), f32kimm, f16kimm);
 166   field dag Ins32 = (ins VCSrc_f32:$src0, VGPR_32:$src1, ImmOpType:$imm);
 167   field bit HasExt = 0;
 168
 169   // Hack to stop printing _e64
 170   let DstRC = RegisterOperand<VGPR_32>;
 171   field string Asm32 = " $vdst, $src0, $src1, $imm";
 172 }
 173
 174 def VOP_MADAK_F16 : VOP_MADAK <f16>;
 175 def VOP_MADAK_F32 : VOP_MADAK <f32>;
 176
 177 class VOP_MADMK <ValueType vt> : VOPProfile <[vt, vt, vt, vt]> {
 178   field Operand ImmOpType = !if(!eq(vt.Size, 32), f32kimm, f16kimm);
 179   field dag Ins32 = (ins VCSrc_f32:$src0, ImmOpType:$imm, VGPR_32:$src1);
 180   field bit HasExt = 0;
 181
 182   // Hack to stop printing _e64
 183   let DstRC = RegisterOperand<VGPR_32>;
 184   field string Asm32 = " $vdst, $src0, $imm, $src1";
 185 }
 186
 187 def VOP_MADMK_F16 : VOP_MADMK <f16>;
 188 def VOP_MADMK_F32 : VOP_MADMK <f32>;
 189
 190 // FIXME: Remove src2_modifiers. It isn't used, so is wasting memory
 191 // and processing time but it makes it easier to convert to mad.
 192 class VOP_MAC <ValueType vt> : VOPProfile <[vt, vt, vt, vt]> {
 193   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1, VGPR_32:$src2);
 194   let Ins64 = getIns64<Src0RC64, Src1RC64, RegisterOperand<VGPR_32>, 3,
 195                        HasModifiers, HasOMod, Src0Mod, Src1Mod, Src2Mod>.ret;
 196   let InsDPP = (ins Src0ModDPP:$src0_modifiers, Src0DPP:$src0,
 197                     Src1ModDPP:$src1_modifiers, Src1DPP:$src1,
 198                     VGPR_32:$src2, // stub argument
 199                     dpp_ctrl:$dpp_ctrl, row_mask:$row_mask,
 200                     bank_mask:$bank_mask, bound_ctrl:$bound_ctrl);
 201   let InsSDWA = (ins Src0ModSDWA:$src0_modifiers, Src0SDWA:$src0,
 202                      Src1ModSDWA:$src1_modifiers, Src1SDWA:$src1,
 203                      VGPR_32:$src2, // stub argument
 204                      clampmod:$clamp, dst_sel:$dst_sel, dst_unused:$dst_unused,
 205                      src0_sel:$src0_sel, src1_sel:$src1_sel);
 206   let Asm32 = getAsm32<1, 2, vt>.ret;
 207   let Asm64 = getAsm64<1, 2, HasModifiers, HasOMod, vt>.ret;
 208   let AsmDPP = getAsmDPP<1, 2, HasModifiers, vt>.ret;
 209   let AsmSDWA = getAsmSDWA<1, 2, HasModifiers, vt>.ret;
 210   let HasSrc2 = 0;
 211   let HasSrc2Mods = 0;
 212   let HasExt = 1;
 213 }
 214
 215 def VOP_MAC_F16 : VOP_MAC <f16> {
 216   // FIXME: Move 'Asm64' definition to VOP_MAC, and use 'vt'. Currently it gives
 217   // 'not a string initializer' error.
 218   let Asm64 = getAsm64<1, 2, HasModifiers, HasOMod, f16>.ret;
 219 }
 220
 221 def VOP_MAC_F32 : VOP_MAC <f32> {
 222   // FIXME: Move 'Asm64' definition to VOP_MAC, and use 'vt'. Currently it gives
 223   // 'not a string initializer' error.
 224   let Asm64 = getAsm64<1, 2, HasModifiers, HasOMod, f32>.ret;
 225 }
 226
 227 // Write out to vcc or arbitrary SGPR.
 228 def VOP2b_I32_I1_I32_I32 : VOPProfile<[i32, i32, i32, untyped]> {
 229   let Asm32 = "$vdst, vcc, $src0, $src1";
 230   let Asm64 = "$vdst, $sdst, $src0, $src1";
 231   let AsmSDWA = "$vdst, vcc, $src0_modifiers, $src1_modifiers$clamp $dst_sel $dst_unused $src0_sel $src1_sel";
 232   let AsmDPP = "$vdst, vcc, $src0, $src1 $dpp_ctrl$row_mask$bank_mask$bound_ctrl";
 233   let Outs32 = (outs DstRC:$vdst);
 234   let Outs64 = (outs DstRC:$vdst, SReg_64:$sdst);
 235 }
 236
 237 // Write out to vcc or arbitrary SGPR and read in from vcc or
 238 // arbitrary SGPR.
 239 def VOP2b_I32_I1_I32_I32_I1 : VOPProfile<[i32, i32, i32, i1]> {
 240   // We use VCSrc_b32 to exclude literal constants, even though the
 241   // encoding normally allows them since the implicit VCC use means
 242   // using one would always violate the constant bus
 243   // restriction. SGPRs are still allowed because it should
 244   // technically be possible to use VCC again as src0.
 245   let Src0RC32 = VCSrc_b32;
 246   let Asm32 = "$vdst, vcc, $src0, $src1, vcc";
 247   let Asm64 = "$vdst, $sdst, $src0, $src1, $src2";
 248   let AsmSDWA = "$vdst, vcc, $src0_modifiers, $src1_modifiers, vcc $clamp $dst_sel $dst_unused $src0_sel $src1_sel";
 249   let AsmDPP = "$vdst, vcc, $src0, $src1, vcc $dpp_ctrl$row_mask$bank_mask$bound_ctrl";
 250   let Outs32 = (outs DstRC:$vdst);
 251   let Outs64 = (outs DstRC:$vdst, SReg_64:$sdst);
 252
 253   // Suppress src2 implied by type since the 32-bit encoding uses an
 254   // implicit VCC use.
 255   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1);
 256
 257   let InsSDWA = (ins Src0Mod:$src0_modifiers, Src0SDWA:$src0,
 258                      Src1Mod:$src1_modifiers, Src1SDWA:$src1,
 259                      clampmod:$clamp, dst_sel:$dst_sel, dst_unused:$dst_unused,
 260                      src0_sel:$src0_sel, src1_sel:$src1_sel);
 261
 262   let InsDPP = (ins Src0Mod:$src0_modifiers, Src0DPP:$src0,
 263                     Src1Mod:$src1_modifiers, Src1DPP:$src1,
 264                     dpp_ctrl:$dpp_ctrl, row_mask:$row_mask,
 265                     bank_mask:$bank_mask, bound_ctrl:$bound_ctrl);
 266   let HasExt = 1;
 267 }
 268
 269 // Read in from vcc or arbitrary SGPR
 270 def VOP2e_I32_I32_I32_I1 : VOPProfile<[i32, i32, i32, i1]> {
 271   let Src0RC32 = VCSrc_b32; // See comment in def VOP2b_I32_I1_I32_I32_I1 above.
 272   let Asm32 = "$vdst, $src0, $src1, vcc";
 273   let Asm64 = "$vdst, $src0, $src1, $src2";
 274   let Outs32 = (outs DstRC:$vdst);
 275   let Outs64 = (outs DstRC:$vdst);
 276
 277   // Suppress src2 implied by type since the 32-bit encoding uses an
 278   // implicit VCC use.
 279   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1);
 280 }
 281
 282 def VOP_READLANE : VOPProfile<[i32, i32, i32]> {
 283   let Outs32 = (outs SReg_32:$vdst);
 284   let Outs64 = Outs32;
 285   let Ins32 = (ins VGPR_32:$src0, SCSrc_b32:$src1);
 286   let Ins64 = Ins32;
 287   let Asm32 = " $vdst, $src0, $src1";
 288   let Asm64 = Asm32;
 289 }
 290
 291 def VOP_WRITELANE : VOPProfile<[i32, i32, i32]> {
 292   let Outs32 = (outs VGPR_32:$vdst);
 293   let Outs64 = Outs32;
 294   let Ins32 = (ins SCSrc_b32:$src0, SCSrc_b32:$src1);
 295   let Ins64 = Ins32;
 296   let Asm32 = " $vdst, $src0, $src1";
 297   let Asm64 = Asm32;
 298 }
 299
 300 //===----------------------------------------------------------------------===//
 301 // VOP2 Instructions
 302 //===----------------------------------------------------------------------===//
 303
 304 let SubtargetPredicate = isGCN in {
 305
 306 defm V_CNDMASK_B32 : VOP2eInst <"v_cndmask_b32", VOP2e_I32_I32_I32_I1>;
 307 def V_MADMK_F32 : VOP2_Pseudo <"v_madmk_f32", VOP_MADMK_F32, [], "">;
 308
 309 let isCommutable = 1 in {
 310 defm V_ADD_F32 : VOP2Inst <"v_add_f32", VOP_F32_F32_F32, fadd>;
 311 defm V_SUB_F32 : VOP2Inst <"v_sub_f32", VOP_F32_F32_F32, fsub>;
 312 defm V_SUBREV_F32 : VOP2Inst <"v_subrev_f32", VOP_F32_F32_F32, null_frag, "v_sub_f32">;
 313 defm V_MUL_LEGACY_F32 : VOP2Inst <"v_mul_legacy_f32", VOP_F32_F32_F32, AMDGPUfmul_legacy>;
 314 defm V_MUL_F32 : VOP2Inst <"v_mul_f32", VOP_F32_F32_F32, fmul>;
 315 defm V_MUL_I32_I24 : VOP2Inst <"v_mul_i32_i24", VOP_I32_I32_I32, AMDGPUmul_i24>;
 316 defm V_MUL_HI_I32_I24 : VOP2Inst <"v_mul_hi_i32_i24", VOP_I32_I32_I32, AMDGPUmulhi_i24>;
 317 defm V_MUL_U32_U24 : VOP2Inst <"v_mul_u32_u24", VOP_I32_I32_I32, AMDGPUmul_u24>;
 318 defm V_MUL_HI_U32_U24 : VOP2Inst <"v_mul_hi_u32_u24", VOP_I32_I32_I32, AMDGPUmulhi_u24>;
 319 defm V_MIN_F32 : VOP2Inst <"v_min_f32", VOP_F32_F32_F32, fminnum>;
 320 defm V_MAX_F32 : VOP2Inst <"v_max_f32", VOP_F32_F32_F32, fmaxnum>;
 321 defm V_MIN_I32 : VOP2Inst <"v_min_i32", VOP_I32_I32_I32>;
 322 defm V_MAX_I32 : VOP2Inst <"v_max_i32", VOP_I32_I32_I32>;
 323 defm V_MIN_U32 : VOP2Inst <"v_min_u32", VOP_I32_I32_I32>;
 324 defm V_MAX_U32 : VOP2Inst <"v_max_u32", VOP_I32_I32_I32>;
 325 defm V_LSHRREV_B32 : VOP2Inst <"v_lshrrev_b32", VOP_I32_I32_I32, null_frag, "v_lshr_b32">;
 326 defm V_ASHRREV_I32 : VOP2Inst <"v_ashrrev_i32", VOP_I32_I32_I32, null_frag, "v_ashr_i32">;
 327 defm V_LSHLREV_B32 : VOP2Inst <"v_lshlrev_b32", VOP_I32_I32_I32, null_frag, "v_lshl_b32">;
 328 defm V_AND_B32 : VOP2Inst <"v_and_b32", VOP_I32_I32_I32>;
 329 defm V_OR_B32 : VOP2Inst <"v_or_b32", VOP_I32_I32_I32>;
 330 defm V_XOR_B32 : VOP2Inst <"v_xor_b32", VOP_I32_I32_I32>;
 331
 332 let Constraints = "$vdst = $src2", DisableEncoding="$src2",
 333     isConvertibleToThreeAddress = 1 in {
 334 defm V_MAC_F32 : VOP2Inst <"v_mac_f32", VOP_MAC_F32>;
 335 }
 336
 337 def V_MADAK_F32 : VOP2_Pseudo <"v_madak_f32", VOP_MADAK_F32, [], "">;
 338
 339 // No patterns so that the scalar instructions are always selected.
 340 // The scalar versions will be replaced with vector when needed later.
 341
 342 // V_ADD_I32, V_SUB_I32, and V_SUBREV_I32 where renamed to *_U32 in VI,
 343 // but the VI instructions behave the same as the SI versions.
 344 defm V_ADD_I32 : VOP2bInst <"v_add_i32", VOP2b_I32_I1_I32_I32>;
 345 defm V_SUB_I32 : VOP2bInst <"v_sub_i32", VOP2b_I32_I1_I32_I32>;
 346 defm V_SUBREV_I32 : VOP2bInst <"v_subrev_i32", VOP2b_I32_I1_I32_I32, null_frag, "v_sub_i32">;
 347 defm V_ADDC_U32 : VOP2bInst <"v_addc_u32", VOP2b_I32_I1_I32_I32_I1>;
 348 defm V_SUBB_U32 : VOP2bInst <"v_subb_u32", VOP2b_I32_I1_I32_I32_I1>;
 349 defm V_SUBBREV_U32 : VOP2bInst <"v_subbrev_u32", VOP2b_I32_I1_I32_I32_I1, null_frag, "v_subb_u32">;
 350 } // End isCommutable = 1
 351
 352 // These are special and do not read the exec mask.
 353 let isConvergent = 1, Uses = []<Register> in {
 354 def V_READLANE_B32 : VOP2_Pseudo<"v_readlane_b32", VOP_READLANE,
 355   [(set i32:$vdst, (int_amdgcn_readlane i32:$src0, i32:$src1))], "">;
 356
 357 def V_WRITELANE_B32 : VOP2_Pseudo<"v_writelane_b32", VOP_WRITELANE, [], "">;
 358 } // End isConvergent = 1
 359
 360 defm V_BFM_B32 : VOP2Inst <"v_bfm_b32", VOP_I32_I32_I32>;
 361 defm V_BCNT_U32_B32 : VOP2Inst <"v_bcnt_u32_b32", VOP_I32_I32_I32>;
 362 defm V_MBCNT_LO_U32_B32 : VOP2Inst <"v_mbcnt_lo_u32_b32", VOP_I32_I32_I32, int_amdgcn_mbcnt_lo>;
 363 defm V_MBCNT_HI_U32_B32 : VOP2Inst <"v_mbcnt_hi_u32_b32", VOP_I32_I32_I32, int_amdgcn_mbcnt_hi>;
 364 defm V_LDEXP_F32 : VOP2Inst <"v_ldexp_f32", VOP_F32_F32_I32, AMDGPUldexp>;
 365 defm V_CVT_PKACCUM_U8_F32 : VOP2Inst <"v_cvt_pkaccum_u8_f32", VOP_I32_F32_I32>; // TODO: set "Uses = dst"
 366 defm V_CVT_PKNORM_I16_F32 : VOP2Inst <"v_cvt_pknorm_i16_f32", VOP_I32_F32_F32>;
 367 defm V_CVT_PKNORM_U16_F32 : VOP2Inst <"v_cvt_pknorm_u16_f32", VOP_I32_F32_F32>;
 368 defm V_CVT_PKRTZ_F16_F32 : VOP2Inst <"v_cvt_pkrtz_f16_f32", VOP_I32_F32_F32, AMDGPUpkrtz_f16_f32>;
 369 defm V_CVT_PK_U16_U32 : VOP2Inst <"v_cvt_pk_u16_u32", VOP_I32_I32_I32>;
 370 defm V_CVT_PK_I16_I32 : VOP2Inst <"v_cvt_pk_i16_i32", VOP_I32_I32_I32>;
 371
 372 } // End SubtargetPredicate = isGCN
 373
 374
 375 // These instructions only exist on SI and CI
 376 let SubtargetPredicate = isSICI in {
 377
 378 defm V_MIN_LEGACY_F32 : VOP2Inst <"v_min_legacy_f32", VOP_F32_F32_F32, AMDGPUfmin_legacy>;
 379 defm V_MAX_LEGACY_F32 : VOP2Inst <"v_max_legacy_f32", VOP_F32_F32_F32, AMDGPUfmax_legacy>;
 380
 381 let isCommutable = 1 in {
 382 defm V_MAC_LEGACY_F32 : VOP2Inst <"v_mac_legacy_f32", VOP_F32_F32_F32>;
 383 defm V_LSHR_B32 : VOP2Inst <"v_lshr_b32", VOP_I32_I32_I32>;
 384 defm V_ASHR_I32 : VOP2Inst <"v_ashr_i32", VOP_I32_I32_I32>;
 385 defm V_LSHL_B32 : VOP2Inst <"v_lshl_b32", VOP_I32_I32_I32>;
 386 } // End isCommutable = 1
 387
 388 } // End let SubtargetPredicate = SICI
 389
 390 let SubtargetPredicate = isVI in {
 391
 392 def V_MADMK_F16 : VOP2_Pseudo <"v_madmk_f16", VOP_MADMK_F16, [], "">;
 393 defm V_LSHLREV_B16 : VOP2Inst <"v_lshlrev_b16", VOP_I16_I16_I16>;
 394 defm V_LSHRREV_B16 : VOP2Inst <"v_lshrrev_b16", VOP_I16_I16_I16>;
 395 defm V_ASHRREV_I16 : VOP2Inst <"v_ashrrev_i16", VOP_I16_I16_I16>;
 396 defm V_LDEXP_F16 : VOP2Inst <"v_ldexp_f16", VOP_F16_F16_I32, AMDGPUldexp>;
 397
 398 let isCommutable = 1 in {
 399 defm V_ADD_F16 : VOP2Inst <"v_add_f16", VOP_F16_F16_F16, fadd>;
 400 defm V_SUB_F16 : VOP2Inst <"v_sub_f16", VOP_F16_F16_F16, fsub>;
 401 defm V_SUBREV_F16 : VOP2Inst <"v_subrev_f16", VOP_F16_F16_F16, null_frag, "v_sub_f16">;
 402 defm V_MUL_F16 : VOP2Inst <"v_mul_f16", VOP_F16_F16_F16, fmul>;
 403 def V_MADAK_F16 : VOP2_Pseudo <"v_madak_f16", VOP_MADAK_F16, [], "">;
 404 defm V_ADD_U16 : VOP2Inst <"v_add_u16", VOP_I16_I16_I16>;
 405 defm V_SUB_U16 : VOP2Inst <"v_sub_u16" , VOP_I16_I16_I16>;
 406 defm V_SUBREV_U16 : VOP2Inst <"v_subrev_u16", VOP_I16_I16_I16, null_frag, "v_sub_u16">;
 407 defm V_MUL_LO_U16 : VOP2Inst <"v_mul_lo_u16", VOP_I16_I16_I16>;
 408 defm V_MAX_F16 : VOP2Inst <"v_max_f16", VOP_F16_F16_F16, fmaxnum>;
 409 defm V_MIN_F16 : VOP2Inst <"v_min_f16", VOP_F16_F16_F16, fminnum>;
 410 defm V_MAX_U16 : VOP2Inst <"v_max_u16", VOP_I16_I16_I16>;
 411 defm V_MAX_I16 : VOP2Inst <"v_max_i16", VOP_I16_I16_I16>;
 412 defm V_MIN_U16 : VOP2Inst <"v_min_u16", VOP_I16_I16_I16>;
 413 defm V_MIN_I16 : VOP2Inst <"v_min_i16", VOP_I16_I16_I16>;
 414
 415 let Constraints = "$vdst = $src2", DisableEncoding="$src2",
 416     isConvertibleToThreeAddress = 1 in {
 417 defm V_MAC_F16 : VOP2Inst <"v_mac_f16", VOP_MAC_F16>;
 418 }
 419 } // End isCommutable = 1
 420
 421 } // End SubtargetPredicate = isVI
 422
 423 // Note: 16-bit instructions produce a 0 result in the high 16-bits.
 424 multiclass Arithmetic_i16_Pats <SDPatternOperator op, Instruction inst> {
 425
 426 def : Pat<
 427   (op i16:$src0, i16:$src1),
 428   (inst $src0, $src1)
 429 >;
 430
 431 def : Pat<
 432   (i32 (zext (op i16:$src0, i16:$src1))),
 433   (inst $src0, $src1)
 434 >;
 435
 436 def : Pat<
 437   (i64 (zext (op i16:$src0, i16:$src1))),
 438    (REG_SEQUENCE VReg_64,
 439      (inst $src0, $src1), sub0,
 440      (V_MOV_B32_e32 (i32 0)), sub1)
 441 >;
 442
 443 }
 444
 445 multiclass Bits_OpsRev_i16_Pats <SDPatternOperator op, Instruction inst> {
 446
 447 def : Pat<
 448   (op i16:$src0, i16:$src1),
 449   (inst $src1, $src0)
 450 >;
 451
 452 def : Pat<
 453   (i32 (zext (op i16:$src0, i16:$src1))),
 454   (inst $src1, $src0)
 455 >;
 456
 457
 458 def : Pat<
 459   (i64 (zext (op i16:$src0, i16:$src1))),
 460    (REG_SEQUENCE VReg_64,
 461      (inst $src1, $src0), sub0,
 462      (V_MOV_B32_e32 (i32 0)), sub1)
 463 >;
 464 }
 465
 466 class ZExt_i16_i1_Pat <SDNode ext> : Pat <
 467   (i16 (ext i1:$src)),
 468   (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src)
 469 >;
 470
 471 let Predicates = [isVI] in {
 472
 473 defm : Arithmetic_i16_Pats<add, V_ADD_U16_e64>;
 474 defm : Arithmetic_i16_Pats<mul, V_MUL_LO_U16_e64>;
 475 defm : Arithmetic_i16_Pats<sub, V_SUB_U16_e64>;
 476 defm : Arithmetic_i16_Pats<smin, V_MIN_I16_e64>;
 477 defm : Arithmetic_i16_Pats<smax, V_MAX_I16_e64>;
 478 defm : Arithmetic_i16_Pats<umin, V_MIN_U16_e64>;
 479 defm : Arithmetic_i16_Pats<umax, V_MAX_U16_e64>;
 480
 481 def : Pat <
 482   (and i16:$src0, i16:$src1),
 483   (V_AND_B32_e64 $src0, $src1)
 484 >;
 485
 486 def : Pat <
 487   (or i16:$src0, i16:$src1),
 488   (V_OR_B32_e64 $src0, $src1)
 489 >;
 490
 491 def : Pat <
 492   (xor i16:$src0, i16:$src1),
 493   (V_XOR_B32_e64 $src0, $src1)
 494 >;
 495
 496 defm : Bits_OpsRev_i16_Pats<shl, V_LSHLREV_B16_e64>;
 497 defm : Bits_OpsRev_i16_Pats<srl, V_LSHRREV_B16_e64>;
 498 defm : Bits_OpsRev_i16_Pats<sra, V_ASHRREV_I16_e64>;
 499
 500 def : ZExt_i16_i1_Pat<zext>;
 501 def : ZExt_i16_i1_Pat<anyext>;
 502
 503 def : Pat <
 504   (i16 (sext i1:$src)),
 505   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src)
 506 >;
 507
 508 // Undo sub x, c -> add x, -c canonicalization since c is more likely
 509 // an inline immediate than -c.
 510 // TODO: Also do for 64-bit.
 511 def : Pat<
 512   (add i16:$src0, (i16 NegSubInlineConst16:$src1)),
 513   (V_SUB_U16_e64 $src0, NegSubInlineConst16:$src1)
 514 >;
 515
 516 } // End Predicates = [isVI]
 517
 518 //===----------------------------------------------------------------------===//
 519 // SI
 520 //===----------------------------------------------------------------------===//
 521
 522 let AssemblerPredicates = [isSICI], DecoderNamespace = "SICI" in {
 523
 524 multiclass VOP2_Real_si <bits<6> op> {
 525   def _si :
 526     VOP2_Real<!cast<VOP2_Pseudo>(NAME), SIEncodingFamily.SI>,
 527     VOP2e<op{5-0}, !cast<VOP2_Pseudo>(NAME).Pfl>;
 528 }
 529
 530 multiclass VOP2_Real_MADK_si <bits<6> op> {
 531   def _si : VOP2_Real<!cast<VOP2_Pseudo>(NAME), SIEncodingFamily.SI>,
 532             VOP2_MADKe<op{5-0}, !cast<VOP2_Pseudo>(NAME).Pfl>;
 533 }
 534
 535 multiclass VOP2_Real_e32_si <bits<6> op> {
 536   def _e32_si :
 537     VOP2_Real<!cast<VOP2_Pseudo>(NAME#"_e32"), SIEncodingFamily.SI>,
 538     VOP2e<op{5-0}, !cast<VOP2_Pseudo>(NAME#"_e32").Pfl>;
 539 }
 540
 541 multiclass VOP2_Real_e32e64_si <bits<6> op> : VOP2_Real_e32_si<op> {
 542   def _e64_si :
 543     VOP3_Real<!cast<VOP3_Pseudo>(NAME#"_e64"), SIEncodingFamily.SI>,
 544     VOP3e_si <{1, 0, 0, op{5-0}}, !cast<VOP3_Pseudo>(NAME#"_e64").Pfl>;
 545 }
 546
 547 multiclass VOP2be_Real_e32e64_si <bits<6> op> : VOP2_Real_e32_si<op> {
 548   def _e64_si :
 549     VOP3_Real<!cast<VOP3_Pseudo>(NAME#"_e64"), SIEncodingFamily.SI>,
 550     VOP3be_si <{1, 0, 0, op{5-0}}, !cast<VOP3_Pseudo>(NAME#"_e64").Pfl>;
 551 }
 552
 553 } // End AssemblerPredicates = [isSICI], DecoderNamespace = "SICI"
 554
 555 defm V_CNDMASK_B32        : VOP2_Real_e32e64_si <0x0>;
 556 defm V_ADD_F32            : VOP2_Real_e32e64_si <0x3>;
 557 defm V_SUB_F32            : VOP2_Real_e32e64_si <0x4>;
 558 defm V_SUBREV_F32         : VOP2_Real_e32e64_si <0x5>;
 559 defm V_MUL_LEGACY_F32     : VOP2_Real_e32e64_si <0x7>;
 560 defm V_MUL_F32            : VOP2_Real_e32e64_si <0x8>;
 561 defm V_MUL_I32_I24        : VOP2_Real_e32e64_si <0x9>;
 562 defm V_MUL_HI_I32_I24     : VOP2_Real_e32e64_si <0xa>;
 563 defm V_MUL_U32_U24        : VOP2_Real_e32e64_si <0xb>;
 564 defm V_MUL_HI_U32_U24     : VOP2_Real_e32e64_si <0xc>;
 565 defm V_MIN_F32            : VOP2_Real_e32e64_si <0xf>;
 566 defm V_MAX_F32            : VOP2_Real_e32e64_si <0x10>;
 567 defm V_MIN_I32            : VOP2_Real_e32e64_si <0x11>;
 568 defm V_MAX_I32            : VOP2_Real_e32e64_si <0x12>;
 569 defm V_MIN_U32            : VOP2_Real_e32e64_si <0x13>;
 570 defm V_MAX_U32            : VOP2_Real_e32e64_si <0x14>;
 571 defm V_LSHRREV_B32        : VOP2_Real_e32e64_si <0x16>;
 572 defm V_ASHRREV_I32        : VOP2_Real_e32e64_si <0x18>;
 573 defm V_LSHLREV_B32        : VOP2_Real_e32e64_si <0x1a>;
 574 defm V_AND_B32            : VOP2_Real_e32e64_si <0x1b>;
 575 defm V_OR_B32             : VOP2_Real_e32e64_si <0x1c>;
 576 defm V_XOR_B32            : VOP2_Real_e32e64_si <0x1d>;
 577 defm V_MAC_F32            : VOP2_Real_e32e64_si <0x1f>;
 578 defm V_MADMK_F32          : VOP2_Real_MADK_si <0x20>;
 579 defm V_MADAK_F32          : VOP2_Real_MADK_si <0x21>;
 580 defm V_ADD_I32            : VOP2be_Real_e32e64_si <0x25>;
 581 defm V_SUB_I32            : VOP2be_Real_e32e64_si <0x26>;
 582 defm V_SUBREV_I32         : VOP2be_Real_e32e64_si <0x27>;
 583 defm V_ADDC_U32           : VOP2be_Real_e32e64_si <0x28>;
 584 defm V_SUBB_U32           : VOP2be_Real_e32e64_si <0x29>;
 585 defm V_SUBBREV_U32        : VOP2be_Real_e32e64_si <0x2a>;
 586
 587 defm V_READLANE_B32       : VOP2_Real_si <0x01>;
 588
 589 let InOperandList = (ins SSrc_b32:$src0, SCSrc_b32:$src1) in {
 590 defm V_WRITELANE_B32      : VOP2_Real_si <0x02>;
 591 }
 592
 593 defm V_MAC_LEGACY_F32     : VOP2_Real_e32e64_si <0x6>;
 594 defm V_MIN_LEGACY_F32     : VOP2_Real_e32e64_si <0xd>;
 595 defm V_MAX_LEGACY_F32     : VOP2_Real_e32e64_si <0xe>;
 596 defm V_LSHR_B32           : VOP2_Real_e32e64_si <0x15>;
 597 defm V_ASHR_I32           : VOP2_Real_e32e64_si <0x17>;
 598 defm V_LSHL_B32           : VOP2_Real_e32e64_si <0x19>;
 599
 600 defm V_BFM_B32            : VOP2_Real_e32e64_si <0x1e>;
 601 defm V_BCNT_U32_B32       : VOP2_Real_e32e64_si <0x22>;
 602 defm V_MBCNT_LO_U32_B32   : VOP2_Real_e32e64_si <0x23>;
 603 defm V_MBCNT_HI_U32_B32   : VOP2_Real_e32e64_si <0x24>;
 604 defm V_LDEXP_F32          : VOP2_Real_e32e64_si <0x2b>;
 605 defm V_CVT_PKACCUM_U8_F32 : VOP2_Real_e32e64_si <0x2c>;
 606 defm V_CVT_PKNORM_I16_F32 : VOP2_Real_e32e64_si <0x2d>;
 607 defm V_CVT_PKNORM_U16_F32 : VOP2_Real_e32e64_si <0x2e>;
 608 defm V_CVT_PKRTZ_F16_F32  : VOP2_Real_e32e64_si <0x2f>;
 609 defm V_CVT_PK_U16_U32     : VOP2_Real_e32e64_si <0x30>;
 610 defm V_CVT_PK_I16_I32     : VOP2_Real_e32e64_si <0x31>;
 611
 612
 613 //===----------------------------------------------------------------------===//
 614 // VI
 615 //===----------------------------------------------------------------------===//
 616
 617 class VOP2_DPP <bits<6> op, VOP2_Pseudo ps, VOPProfile P = ps.Pfl> :
 618   VOP_DPP <ps.OpName, P> {
 619   let Defs = ps.Defs;
 620   let Uses = ps.Uses;
 621   let SchedRW = ps.SchedRW;
 622   let hasSideEffects = ps.hasSideEffects;
 623   let Constraints = ps.Constraints;
 624   let DisableEncoding = ps.DisableEncoding;
 625
 626   bits<8> vdst;
 627   bits<8> src1;
 628   let Inst{8-0}   = 0xfa; //dpp
 629   let Inst{16-9}  = !if(P.HasSrc1, src1{7-0}, 0);
 630   let Inst{24-17} = !if(P.EmitDst, vdst{7-0}, 0);
 631   let Inst{30-25} = op;
 632   let Inst{31}    = 0x0; //encoding
 633 }
 634
 635 let AssemblerPredicates = [isVI], DecoderNamespace = "VI" in {
 636
 637 multiclass VOP32_Real_vi <bits<10> op> {
 638   def _vi :
 639     VOP2_Real<!cast<VOP2_Pseudo>(NAME), SIEncodingFamily.VI>,
 640     VOP3e_vi<op, !cast<VOP2_Pseudo>(NAME).Pfl>;
 641 }
 642
 643 multiclass VOP2_Real_MADK_vi <bits<6> op> {
 644   def _vi : VOP2_Real<!cast<VOP2_Pseudo>(NAME), SIEncodingFamily.VI>,
 645             VOP2_MADKe<op{5-0}, !cast<VOP2_Pseudo>(NAME).Pfl>;
 646 }
 647
 648 multiclass VOP2_Real_e32_vi <bits<6> op> {
 649   def _e32_vi :
 650     VOP2_Real<!cast<VOP2_Pseudo>(NAME#"_e32"), SIEncodingFamily.VI>,
 651     VOP2e<op{5-0}, !cast<VOP2_Pseudo>(NAME#"_e32").Pfl>;
 652 }
 653
 654 multiclass VOP2_Real_e64_vi <bits<10> op> {
 655   def _e64_vi :
 656     VOP3_Real<!cast<VOP3_Pseudo>(NAME#"_e64"), SIEncodingFamily.VI>,
 657     VOP3e_vi <op, !cast<VOP3_Pseudo>(NAME#"_e64").Pfl>;
 658 }
 659
 660 multiclass VOP2_Real_e64only_vi <bits<10> op> {
 661   def _e64_vi :
 662     VOP3_Real<!cast<VOP3_Pseudo>(NAME#"_e64"), SIEncodingFamily.VI>,
 663     VOP3e_vi <op, !cast<VOP3_Pseudo>(NAME#"_e64").Pfl> {
 664       // Hack to stop printing _e64
 665       VOP3_Pseudo ps = !cast<VOP3_Pseudo>(NAME#"_e64");
 666       let OutOperandList = (outs VGPR_32:$vdst);
 667       let AsmString = ps.Mnemonic # " " # ps.AsmOperands;
 668     }
 669 }
 670
 671 multiclass Base_VOP2be_Real_e32e64_vi <bits<6> op> : VOP2_Real_e32_vi<op> {
 672   def _e64_vi :
 673     VOP3_Real<!cast<VOP3_Pseudo>(NAME#"_e64"), SIEncodingFamily.VI>,
 674     VOP3be_vi <{0, 1, 0, 0, op{5-0}}, !cast<VOP3_Pseudo>(NAME#"_e64").Pfl>;
 675 }
 676
 677 multiclass Base_VOP2_Real_e32e64_vi <bits<6> op> :
 678   VOP2_Real_e32_vi<op>,
 679   VOP2_Real_e64_vi<{0, 1, 0, 0, op{5-0}}>;
 680
 681 } // End AssemblerPredicates = [isVI], DecoderNamespace = "VI"
 682
 683 multiclass VOP2_SDWA_Real <bits<6> op> {
 684   def _sdwa_vi :
 685     VOP_SDWA_Real <!cast<VOP2_SDWA_Pseudo>(NAME#"_sdwa")>,
 686     VOP2_SDWAe <op{5-0}, !cast<VOP2_SDWA_Pseudo>(NAME#"_sdwa").Pfl>;
 687 }
 688
 689 multiclass VOP2be_Real_e32e64_vi <bits<6> op> :
 690   Base_VOP2be_Real_e32e64_vi<op>, VOP2_SDWA_Real<op> {
 691   // For now left dpp only for asm/dasm
 692   // TODO: add corresponding pseudo
 693   def _dpp : VOP2_DPP<op, !cast<VOP2_Pseudo>(NAME#"_e32")>;
 694 }
 695
 696 multiclass VOP2_Real_e32e64_vi <bits<6> op> :
 697   Base_VOP2_Real_e32e64_vi<op>, VOP2_SDWA_Real<op> {
 698   // For now left dpp only for asm/dasm
 699   // TODO: add corresponding pseudo
 700   def _dpp : VOP2_DPP<op, !cast<VOP2_Pseudo>(NAME#"_e32")>;
 701 }
 702
 703 defm V_CNDMASK_B32        : Base_VOP2_Real_e32e64_vi <0x0>;
 704 defm V_ADD_F32            : VOP2_Real_e32e64_vi <0x1>;
 705 defm V_SUB_F32            : VOP2_Real_e32e64_vi <0x2>;
 706 defm V_SUBREV_F32         : VOP2_Real_e32e64_vi <0x3>;
 707 defm V_MUL_LEGACY_F32     : VOP2_Real_e32e64_vi <0x4>;
 708 defm V_MUL_F32            : VOP2_Real_e32e64_vi <0x5>;
 709 defm V_MUL_I32_I24        : VOP2_Real_e32e64_vi <0x6>;
 710 defm V_MUL_HI_I32_I24     : VOP2_Real_e32e64_vi <0x7>;
 711 defm V_MUL_U32_U24        : VOP2_Real_e32e64_vi <0x8>;
 712 defm V_MUL_HI_U32_U24     : VOP2_Real_e32e64_vi <0x9>;
 713 defm V_MIN_F32            : VOP2_Real_e32e64_vi <0xa>;
 714 defm V_MAX_F32            : VOP2_Real_e32e64_vi <0xb>;
 715 defm V_MIN_I32            : VOP2_Real_e32e64_vi <0xc>;
 716 defm V_MAX_I32            : VOP2_Real_e32e64_vi <0xd>;
 717 defm V_MIN_U32            : VOP2_Real_e32e64_vi <0xe>;
 718 defm V_MAX_U32            : VOP2_Real_e32e64_vi <0xf>;
 719 defm V_LSHRREV_B32        : VOP2_Real_e32e64_vi <0x10>;
 720 defm V_ASHRREV_I32        : VOP2_Real_e32e64_vi <0x11>;
 721 defm V_LSHLREV_B32        : VOP2_Real_e32e64_vi <0x12>;
 722 defm V_AND_B32            : VOP2_Real_e32e64_vi <0x13>;
 723 defm V_OR_B32             : VOP2_Real_e32e64_vi <0x14>;
 724 defm V_XOR_B32            : VOP2_Real_e32e64_vi <0x15>;
 725 defm V_MAC_F32            : VOP2_Real_e32e64_vi <0x16>;
 726 defm V_MADMK_F32          : VOP2_Real_MADK_vi <0x17>;
 727 defm V_MADAK_F32          : VOP2_Real_MADK_vi <0x18>;
 728 defm V_ADD_I32            : VOP2be_Real_e32e64_vi <0x19>;
 729 defm V_SUB_I32            : VOP2be_Real_e32e64_vi <0x1a>;
 730 defm V_SUBREV_I32         : VOP2be_Real_e32e64_vi <0x1b>;
 731 defm V_ADDC_U32           : VOP2be_Real_e32e64_vi <0x1c>;
 732 defm V_SUBB_U32           : VOP2be_Real_e32e64_vi <0x1d>;
 733 defm V_SUBBREV_U32        : VOP2be_Real_e32e64_vi <0x1e>;
 734
 735 defm V_READLANE_B32       : VOP32_Real_vi <0x289>;
 736 defm V_WRITELANE_B32      : VOP32_Real_vi <0x28a>;
 737
 738 defm V_BFM_B32            : VOP2_Real_e64only_vi <0x293>;
 739 defm V_BCNT_U32_B32       : VOP2_Real_e64only_vi <0x28b>;
 740 defm V_MBCNT_LO_U32_B32   : VOP2_Real_e64only_vi <0x28c>;
 741 defm V_MBCNT_HI_U32_B32   : VOP2_Real_e64only_vi <0x28d>;
 742 defm V_LDEXP_F32          : VOP2_Real_e64only_vi <0x288>;
 743 defm V_CVT_PKACCUM_U8_F32 : VOP2_Real_e64only_vi <0x1f0>;
 744 defm V_CVT_PKNORM_I16_F32 : VOP2_Real_e64only_vi <0x294>;
 745 defm V_CVT_PKNORM_U16_F32 : VOP2_Real_e64only_vi <0x295>;
 746 defm V_CVT_PKRTZ_F16_F32  : VOP2_Real_e64only_vi <0x296>;
 747 defm V_CVT_PK_U16_U32     : VOP2_Real_e64only_vi <0x297>;
 748 defm V_CVT_PK_I16_I32     : VOP2_Real_e64only_vi <0x298>;
 749
 750 defm V_ADD_F16            : VOP2_Real_e32e64_vi <0x1f>;
 751 defm V_SUB_F16            : VOP2_Real_e32e64_vi <0x20>;
 752 defm V_SUBREV_F16         : VOP2_Real_e32e64_vi <0x21>;
 753 defm V_MUL_F16            : VOP2_Real_e32e64_vi <0x22>;
 754 defm V_MAC_F16            : VOP2_Real_e32e64_vi <0x23>;
 755 defm V_MADMK_F16          : VOP2_Real_MADK_vi <0x24>;
 756 defm V_MADAK_F16          : VOP2_Real_MADK_vi <0x25>;
 757 defm V_ADD_U16            : VOP2_Real_e32e64_vi <0x26>;
 758 defm V_SUB_U16            : VOP2_Real_e32e64_vi <0x27>;
 759 defm V_SUBREV_U16         : VOP2_Real_e32e64_vi <0x28>;
 760 defm V_MUL_LO_U16         : VOP2_Real_e32e64_vi <0x29>;
 761 defm V_LSHLREV_B16        : VOP2_Real_e32e64_vi <0x2a>;
 762 defm V_LSHRREV_B16        : VOP2_Real_e32e64_vi <0x2b>;
 763 defm V_ASHRREV_I16        : VOP2_Real_e32e64_vi <0x2c>;
 764 defm V_MAX_F16            : VOP2_Real_e32e64_vi <0x2d>;
 765 defm V_MIN_F16            : VOP2_Real_e32e64_vi <0x2e>;
 766 defm V_MAX_U16            : VOP2_Real_e32e64_vi <0x2f>;
 767 defm V_MAX_I16            : VOP2_Real_e32e64_vi <0x30>;
 768 defm V_MIN_U16            : VOP2_Real_e32e64_vi <0x31>;
 769 defm V_MIN_I16            : VOP2_Real_e32e64_vi <0x32>;
 770 defm V_LDEXP_F16          : VOP2_Real_e32e64_vi <0x33>;
 771
 772 let SubtargetPredicate = isVI in {
 773
 774 // Aliases to simplify matching of floating-point instructions that
 775 // are VOP2 on SI and VOP3 on VI.
 776 class SI2_VI3Alias <string name, Instruction inst> : InstAlias <
 777   name#" $dst, $src0, $src1",
 778   (inst VGPR_32:$dst, 0, VCSrc_f32:$src0, 0, VCSrc_f32:$src1, 0, 0)
 779 >, PredicateControl {
 780   let UseInstAsmMatchConverter = 0;
 781   let AsmVariantName = AMDGPUAsmVariants.VOP3;
 782 }
 783
 784 def : SI2_VI3Alias <"v_ldexp_f32", V_LDEXP_F32_e64_vi>;
 785 def : SI2_VI3Alias <"v_cvt_pkaccum_u8_f32", V_CVT_PKACCUM_U8_F32_e64_vi>;
 786 def : SI2_VI3Alias <"v_cvt_pknorm_i16_f32", V_CVT_PKNORM_I16_F32_e64_vi>;
 787 def : SI2_VI3Alias <"v_cvt_pknorm_u16_f32", V_CVT_PKNORM_U16_F32_e64_vi>;
 788 def : SI2_VI3Alias <"v_cvt_pkrtz_f16_f32", V_CVT_PKRTZ_F16_F32_e64_vi>;
 789
 790 } // End SubtargetPredicate = isVI