contrib/llvm/lib/Target/AMDGPU/VOP2Instructions.td

   1 //===-- VOP2Instructions.td - Vector Instruction Defintions ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // VOP2 Classes
  12 //===----------------------------------------------------------------------===//
  13
  14 class VOP2e <bits<6> op, VOPProfile P> : Enc32 {
  15   bits<8> vdst;
  16   bits<9> src0;
  17   bits<8> src1;
  18
  19   let Inst{8-0}   = !if(P.HasSrc0, src0, 0);
  20   let Inst{16-9}  = !if(P.HasSrc1, src1, 0);
  21   let Inst{24-17} = !if(P.EmitDst, vdst, 0);
  22   let Inst{30-25} = op;
  23   let Inst{31}    = 0x0; //encoding
  24 }
  25
  26 class VOP2_MADKe <bits<6> op, VOPProfile P> : Enc64 {
  27   bits<8>  vdst;
  28   bits<9>  src0;
  29   bits<8>  src1;
  30   bits<32> imm;
  31
  32   let Inst{8-0}   = !if(P.HasSrc0, src0, 0);
  33   let Inst{16-9}  = !if(P.HasSrc1, src1, 0);
  34   let Inst{24-17} = !if(P.EmitDst, vdst, 0);
  35   let Inst{30-25} = op;
  36   let Inst{31}    = 0x0; // encoding
  37   let Inst{63-32} = imm;
  38 }
  39
  40 class VOP2_SDWAe <bits<6> op, VOPProfile P> : VOP_SDWAe <P> {
  41   bits<8> vdst;
  42   bits<8> src1;
  43
  44   let Inst{8-0}   = 0xf9; // sdwa
  45   let Inst{16-9}  = !if(P.HasSrc1, src1{7-0}, 0);
  46   let Inst{24-17} = !if(P.EmitDst, vdst{7-0}, 0);
  47   let Inst{30-25} = op;
  48   let Inst{31}    = 0x0; // encoding
  49 }
  50
  51 class VOP2_SDWA9Ae <bits<6> op, VOPProfile P> : VOP_SDWA9Ae <P> {
  52   bits<8> vdst;
  53   bits<9> src1;
  54
  55   let Inst{8-0}   = 0xf9; // sdwa
  56   let Inst{16-9}  = !if(P.HasSrc1, src1{7-0}, 0);
  57   let Inst{24-17} = !if(P.EmitDst, vdst{7-0}, 0);
  58   let Inst{30-25} = op;
  59   let Inst{31}    = 0x0; // encoding
  60   let Inst{63}    = !if(P.HasSrc1, src1{8}, 0); // src1_sgpr
  61 }
  62
  63 class VOP2_Pseudo <string opName, VOPProfile P, list<dag> pattern=[], string suffix = "_e32"> :
  64   InstSI <P.Outs32, P.Ins32, "", pattern>,
  65   VOP <opName>,
  66   SIMCInstr <opName#suffix, SIEncodingFamily.NONE>,
  67   MnemonicAlias<opName#suffix, opName> {
  68
  69   let isPseudo = 1;
  70   let isCodeGenOnly = 1;
  71   let UseNamedOperandTable = 1;
  72
  73   string Mnemonic = opName;
  74   string AsmOperands = P.Asm32;
  75
  76   let Size = 4;
  77   let mayLoad = 0;
  78   let mayStore = 0;
  79   let hasSideEffects = 0;
  80   let SubtargetPredicate = isGCN;
  81
  82   let VOP2 = 1;
  83   let VALU = 1;
  84   let Uses = [EXEC];
  85
  86   let AsmVariantName = AMDGPUAsmVariants.Default;
  87
  88   VOPProfile Pfl = P;
  89 }
  90
  91 class VOP2_Real <VOP2_Pseudo ps, int EncodingFamily> :
  92   InstSI <ps.OutOperandList, ps.InOperandList, ps.Mnemonic # ps.AsmOperands, []>,
  93   SIMCInstr <ps.PseudoInstr, EncodingFamily> {
  94
  95   let isPseudo = 0;
  96   let isCodeGenOnly = 0;
  97
  98   let Constraints     = ps.Constraints;
  99   let DisableEncoding = ps.DisableEncoding;
 100
 101   // copy relevant pseudo op flags
 102   let SubtargetPredicate = ps.SubtargetPredicate;
 103   let AsmMatchConverter  = ps.AsmMatchConverter;
 104   let AsmVariantName     = ps.AsmVariantName;
 105   let Constraints        = ps.Constraints;
 106   let DisableEncoding    = ps.DisableEncoding;
 107   let TSFlags            = ps.TSFlags;
 108   let UseNamedOperandTable = ps.UseNamedOperandTable;
 109   let Uses                 = ps.Uses;
 110 }
 111
 112 class VOP2_SDWA_Pseudo <string OpName, VOPProfile P, list<dag> pattern=[]> :
 113   VOP_SDWA_Pseudo <OpName, P, pattern> {
 114   let AsmMatchConverter = "cvtSdwaVOP2";
 115 }
 116
 117 class getVOP2Pat64 <SDPatternOperator node, VOPProfile P> : LetDummies {
 118   list<dag> ret = !if(P.HasModifiers,
 119     [(set P.DstVT:$vdst,
 120       (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp, i32:$omod)),
 121             (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
 122     [(set P.DstVT:$vdst, (node P.Src0VT:$src0, P.Src1VT:$src1))]);
 123 }
 124
 125 multiclass VOP2Inst <string opName,
 126                      VOPProfile P,
 127                      SDPatternOperator node = null_frag,
 128                      string revOp = opName> {
 129
 130   def _e32 : VOP2_Pseudo <opName, P>,
 131              Commutable_REV<revOp#"_e32", !eq(revOp, opName)>;
 132
 133   def _e64 : VOP3_Pseudo <opName, P, getVOP2Pat64<node, P>.ret>,
 134              Commutable_REV<revOp#"_e64", !eq(revOp, opName)>;
 135
 136   def _sdwa  : VOP2_SDWA_Pseudo <opName, P>;
 137 }
 138
 139 multiclass VOP2bInst <string opName,
 140                       VOPProfile P,
 141                       SDPatternOperator node = null_frag,
 142                       string revOp = opName,
 143                       bit useSGPRInput = !eq(P.NumSrcArgs, 3)> {
 144
 145   let SchedRW = [Write32Bit, WriteSALU] in {
 146     let Uses = !if(useSGPRInput, [VCC, EXEC], [EXEC]), Defs = [VCC] in {
 147       def _e32 : VOP2_Pseudo <opName, P>,
 148                  Commutable_REV<revOp#"_e32", !eq(revOp, opName)>;
 149
 150       def _sdwa  : VOP2_SDWA_Pseudo <opName, P> {
 151         let AsmMatchConverter = "cvtSdwaVOP2b";
 152       }
 153     }
 154
 155     def _e64 : VOP3_Pseudo <opName, P, getVOP2Pat64<node, P>.ret>,
 156                Commutable_REV<revOp#"_e64", !eq(revOp, opName)>;
 157   }
 158 }
 159
 160 multiclass VOP2eInst <string opName,
 161                       VOPProfile P,
 162                       SDPatternOperator node = null_frag,
 163                       string revOp = opName,
 164                       bit useSGPRInput = !eq(P.NumSrcArgs, 3)> {
 165
 166   let SchedRW = [Write32Bit] in {
 167     let Uses = !if(useSGPRInput, [VCC, EXEC], [EXEC]) in {
 168       def _e32 : VOP2_Pseudo <opName, P>,
 169                  Commutable_REV<revOp#"_e32", !eq(revOp, opName)>;
 170     }
 171
 172     def _e64 : VOP3_Pseudo <opName, P, getVOP2Pat64<node, P>.ret>,
 173                Commutable_REV<revOp#"_e64", !eq(revOp, opName)>;
 174   }
 175 }
 176
 177 class VOP_MADAK <ValueType vt> : VOPProfile <[vt, vt, vt, vt]> {
 178   field Operand ImmOpType = !if(!eq(vt.Size, 32), f32kimm, f16kimm);
 179   field dag Ins32 = (ins VCSrc_f32:$src0, VGPR_32:$src1, ImmOpType:$imm);
 180   field bit HasExt = 0;
 181
 182   // Hack to stop printing _e64
 183   let DstRC = RegisterOperand<VGPR_32>;
 184   field string Asm32 = " $vdst, $src0, $src1, $imm";
 185 }
 186
 187 def VOP_MADAK_F16 : VOP_MADAK <f16>;
 188 def VOP_MADAK_F32 : VOP_MADAK <f32>;
 189
 190 class VOP_MADMK <ValueType vt> : VOPProfile <[vt, vt, vt, vt]> {
 191   field Operand ImmOpType = !if(!eq(vt.Size, 32), f32kimm, f16kimm);
 192   field dag Ins32 = (ins VCSrc_f32:$src0, ImmOpType:$imm, VGPR_32:$src1);
 193   field bit HasExt = 0;
 194
 195   // Hack to stop printing _e64
 196   let DstRC = RegisterOperand<VGPR_32>;
 197   field string Asm32 = " $vdst, $src0, $imm, $src1";
 198 }
 199
 200 def VOP_MADMK_F16 : VOP_MADMK <f16>;
 201 def VOP_MADMK_F32 : VOP_MADMK <f32>;
 202
 203 // FIXME: Remove src2_modifiers. It isn't used, so is wasting memory
 204 // and processing time but it makes it easier to convert to mad.
 205 class VOP_MAC <ValueType vt> : VOPProfile <[vt, vt, vt, vt]> {
 206   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1, VGPR_32:$src2);
 207   let Ins64 = getIns64<Src0RC64, Src1RC64, RegisterOperand<VGPR_32>, 3,
 208                        HasModifiers, HasOMod, Src0Mod, Src1Mod, Src2Mod>.ret;
 209   let InsDPP = (ins Src0ModDPP:$src0_modifiers, Src0DPP:$src0,
 210                     Src1ModDPP:$src1_modifiers, Src1DPP:$src1,
 211                     VGPR_32:$src2, // stub argument
 212                     dpp_ctrl:$dpp_ctrl, row_mask:$row_mask,
 213                     bank_mask:$bank_mask, bound_ctrl:$bound_ctrl);
 214
 215   let InsSDWA = (ins Src0ModSDWA:$src0_modifiers, Src0SDWA:$src0,
 216                      Src1ModSDWA:$src1_modifiers, Src1SDWA:$src1,
 217                      VGPR_32:$src2, // stub argument
 218                      clampmod:$clamp, omod:$omod,
 219                      dst_sel:$dst_sel, dst_unused:$dst_unused,
 220                      src0_sel:$src0_sel, src1_sel:$src1_sel);
 221   let Asm32 = getAsm32<1, 2, vt>.ret;
 222   let Asm64 = getAsm64<1, 2, HasModifiers, HasOMod, vt>.ret;
 223   let AsmDPP = getAsmDPP<1, 2, HasModifiers, vt>.ret;
 224   let AsmSDWA = getAsmSDWA<1, 2, vt>.ret;
 225   let AsmSDWA9 = getAsmSDWA9<1, 1, 2, vt>.ret;
 226   let HasSrc2 = 0;
 227   let HasSrc2Mods = 0;
 228   let HasExt = 1;
 229   let HasSDWA9 = 0;
 230 }
 231
 232 def VOP_MAC_F16 : VOP_MAC <f16> {
 233   // FIXME: Move 'Asm64' definition to VOP_MAC, and use 'vt'. Currently it gives
 234   // 'not a string initializer' error.
 235   let Asm64 = getAsm64<1, 2, HasModifiers, HasOMod, f16>.ret;
 236 }
 237
 238 def VOP_MAC_F32 : VOP_MAC <f32> {
 239   // FIXME: Move 'Asm64' definition to VOP_MAC, and use 'vt'. Currently it gives
 240   // 'not a string initializer' error.
 241   let Asm64 = getAsm64<1, 2, HasModifiers, HasOMod, f32>.ret;
 242 }
 243
 244 // Write out to vcc or arbitrary SGPR.
 245 def VOP2b_I32_I1_I32_I32 : VOPProfile<[i32, i32, i32, untyped]> {
 246   let Asm32 = "$vdst, vcc, $src0, $src1";
 247   let Asm64 = "$vdst, $sdst, $src0, $src1";
 248   let AsmSDWA = "$vdst, vcc, $src0_modifiers, $src1_modifiers$clamp $dst_sel $dst_unused $src0_sel $src1_sel";
 249   let AsmSDWA9 = "$vdst, vcc, $src0_modifiers, $src1_modifiers$clamp $dst_sel $dst_unused $src0_sel $src1_sel";
 250   let AsmDPP = "$vdst, vcc, $src0, $src1 $dpp_ctrl$row_mask$bank_mask$bound_ctrl";
 251   let Outs32 = (outs DstRC:$vdst);
 252   let Outs64 = (outs DstRC:$vdst, SReg_64:$sdst);
 253 }
 254
 255 // Write out to vcc or arbitrary SGPR and read in from vcc or
 256 // arbitrary SGPR.
 257 def VOP2b_I32_I1_I32_I32_I1 : VOPProfile<[i32, i32, i32, i1]> {
 258   // We use VCSrc_b32 to exclude literal constants, even though the
 259   // encoding normally allows them since the implicit VCC use means
 260   // using one would always violate the constant bus
 261   // restriction. SGPRs are still allowed because it should
 262   // technically be possible to use VCC again as src0.
 263   let Src0RC32 = VCSrc_b32;
 264   let Asm32 = "$vdst, vcc, $src0, $src1, vcc";
 265   let Asm64 = "$vdst, $sdst, $src0, $src1, $src2";
 266   let AsmSDWA = "$vdst, vcc, $src0_modifiers, $src1_modifiers, vcc $clamp $dst_sel $dst_unused $src0_sel $src1_sel";
 267   let AsmSDWA9 = "$vdst, vcc, $src0_modifiers, $src1_modifiers, vcc $clamp $dst_sel $dst_unused $src0_sel $src1_sel";
 268   let AsmDPP = "$vdst, vcc, $src0, $src1, vcc $dpp_ctrl$row_mask$bank_mask$bound_ctrl";
 269   let Outs32 = (outs DstRC:$vdst);
 270   let Outs64 = (outs DstRC:$vdst, SReg_64:$sdst);
 271
 272   // Suppress src2 implied by type since the 32-bit encoding uses an
 273   // implicit VCC use.
 274   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1);
 275
 276   let InsSDWA = (ins Src0ModSDWA:$src0_modifiers, Src0SDWA:$src0,
 277                      Src1ModSDWA:$src1_modifiers, Src1SDWA:$src1,
 278                      clampmod:$clamp, omod:$omod,
 279                      dst_sel:$dst_sel, dst_unused:$dst_unused,
 280                      src0_sel:$src0_sel, src1_sel:$src1_sel);
 281
 282   let InsDPP = (ins Src0Mod:$src0_modifiers, Src0DPP:$src0,
 283                     Src1Mod:$src1_modifiers, Src1DPP:$src1,
 284                     dpp_ctrl:$dpp_ctrl, row_mask:$row_mask,
 285                     bank_mask:$bank_mask, bound_ctrl:$bound_ctrl);
 286   let HasExt = 1;
 287   let HasSDWA9 = 1;
 288 }
 289
 290 // Read in from vcc or arbitrary SGPR
 291 def VOP2e_I32_I32_I32_I1 : VOPProfile<[i32, i32, i32, i1]> {
 292   let Src0RC32 = VCSrc_b32; // See comment in def VOP2b_I32_I1_I32_I32_I1 above.
 293   let Asm32 = "$vdst, $src0, $src1, vcc";
 294   let Asm64 = "$vdst, $src0, $src1, $src2";
 295   let Outs32 = (outs DstRC:$vdst);
 296   let Outs64 = (outs DstRC:$vdst);
 297
 298   // Suppress src2 implied by type since the 32-bit encoding uses an
 299   // implicit VCC use.
 300   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1);
 301 }
 302
 303 def VOP_READLANE : VOPProfile<[i32, i32, i32]> {
 304   let Outs32 = (outs SReg_32:$vdst);
 305   let Outs64 = Outs32;
 306   let Ins32 = (ins VGPR_32:$src0, SCSrc_b32:$src1);
 307   let Ins64 = Ins32;
 308   let Asm32 = " $vdst, $src0, $src1";
 309   let Asm64 = Asm32;
 310   let HasExt = 0;
 311   let HasSDWA9 = 0;
 312 }
 313
 314 def VOP_WRITELANE : VOPProfile<[i32, i32, i32]> {
 315   let Outs32 = (outs VGPR_32:$vdst);
 316   let Outs64 = Outs32;
 317   let Ins32 = (ins SCSrc_b32:$src0, SCSrc_b32:$src1);
 318   let Ins64 = Ins32;
 319   let Asm32 = " $vdst, $src0, $src1";
 320   let Asm64 = Asm32;
 321   let HasExt = 0;
 322   let HasSDWA9 = 0;
 323 }
 324
 325 //===----------------------------------------------------------------------===//
 326 // VOP2 Instructions
 327 //===----------------------------------------------------------------------===//
 328
 329 let SubtargetPredicate = isGCN in {
 330
 331 defm V_CNDMASK_B32 : VOP2eInst <"v_cndmask_b32", VOP2e_I32_I32_I32_I1>;
 332 def V_MADMK_F32 : VOP2_Pseudo <"v_madmk_f32", VOP_MADMK_F32, [], "">;
 333
 334 let isCommutable = 1 in {
 335 defm V_ADD_F32 : VOP2Inst <"v_add_f32", VOP_F32_F32_F32, fadd>;
 336 defm V_SUB_F32 : VOP2Inst <"v_sub_f32", VOP_F32_F32_F32, fsub>;
 337 defm V_SUBREV_F32 : VOP2Inst <"v_subrev_f32", VOP_F32_F32_F32, null_frag, "v_sub_f32">;
 338 defm V_MUL_LEGACY_F32 : VOP2Inst <"v_mul_legacy_f32", VOP_F32_F32_F32, AMDGPUfmul_legacy>;
 339 defm V_MUL_F32 : VOP2Inst <"v_mul_f32", VOP_F32_F32_F32, fmul>;
 340 defm V_MUL_I32_I24 : VOP2Inst <"v_mul_i32_i24", VOP_I32_I32_I32, AMDGPUmul_i24>;
 341 defm V_MUL_HI_I32_I24 : VOP2Inst <"v_mul_hi_i32_i24", VOP_I32_I32_I32, AMDGPUmulhi_i24>;
 342 defm V_MUL_U32_U24 : VOP2Inst <"v_mul_u32_u24", VOP_I32_I32_I32, AMDGPUmul_u24>;
 343 defm V_MUL_HI_U32_U24 : VOP2Inst <"v_mul_hi_u32_u24", VOP_I32_I32_I32, AMDGPUmulhi_u24>;
 344 defm V_MIN_F32 : VOP2Inst <"v_min_f32", VOP_F32_F32_F32, fminnum>;
 345 defm V_MAX_F32 : VOP2Inst <"v_max_f32", VOP_F32_F32_F32, fmaxnum>;
 346 defm V_MIN_I32 : VOP2Inst <"v_min_i32", VOP_I32_I32_I32>;
 347 defm V_MAX_I32 : VOP2Inst <"v_max_i32", VOP_I32_I32_I32>;
 348 defm V_MIN_U32 : VOP2Inst <"v_min_u32", VOP_I32_I32_I32>;
 349 defm V_MAX_U32 : VOP2Inst <"v_max_u32", VOP_I32_I32_I32>;
 350 defm V_LSHRREV_B32 : VOP2Inst <"v_lshrrev_b32", VOP_I32_I32_I32, null_frag, "v_lshr_b32">;
 351 defm V_ASHRREV_I32 : VOP2Inst <"v_ashrrev_i32", VOP_I32_I32_I32, null_frag, "v_ashr_i32">;
 352 defm V_LSHLREV_B32 : VOP2Inst <"v_lshlrev_b32", VOP_I32_I32_I32, null_frag, "v_lshl_b32">;
 353 defm V_AND_B32 : VOP2Inst <"v_and_b32", VOP_I32_I32_I32>;
 354 defm V_OR_B32 : VOP2Inst <"v_or_b32", VOP_I32_I32_I32>;
 355 defm V_XOR_B32 : VOP2Inst <"v_xor_b32", VOP_I32_I32_I32>;
 356
 357 let Constraints = "$vdst = $src2", DisableEncoding="$src2",
 358     isConvertibleToThreeAddress = 1 in {
 359 defm V_MAC_F32 : VOP2Inst <"v_mac_f32", VOP_MAC_F32>;
 360 }
 361
 362 def V_MADAK_F32 : VOP2_Pseudo <"v_madak_f32", VOP_MADAK_F32, [], "">;
 363
 364 // No patterns so that the scalar instructions are always selected.
 365 // The scalar versions will be replaced with vector when needed later.
 366
 367 // V_ADD_I32, V_SUB_I32, and V_SUBREV_I32 where renamed to *_U32 in VI,
 368 // but the VI instructions behave the same as the SI versions.
 369 defm V_ADD_I32 : VOP2bInst <"v_add_i32", VOP2b_I32_I1_I32_I32>;
 370 defm V_SUB_I32 : VOP2bInst <"v_sub_i32", VOP2b_I32_I1_I32_I32>;
 371 defm V_SUBREV_I32 : VOP2bInst <"v_subrev_i32", VOP2b_I32_I1_I32_I32, null_frag, "v_sub_i32">;
 372 defm V_ADDC_U32 : VOP2bInst <"v_addc_u32", VOP2b_I32_I1_I32_I32_I1>;
 373 defm V_SUBB_U32 : VOP2bInst <"v_subb_u32", VOP2b_I32_I1_I32_I32_I1>;
 374 defm V_SUBBREV_U32 : VOP2bInst <"v_subbrev_u32", VOP2b_I32_I1_I32_I32_I1, null_frag, "v_subb_u32">;
 375 } // End isCommutable = 1
 376
 377 // These are special and do not read the exec mask.
 378 let isConvergent = 1, Uses = []<Register> in {
 379 def V_READLANE_B32 : VOP2_Pseudo<"v_readlane_b32", VOP_READLANE,
 380   [(set i32:$vdst, (int_amdgcn_readlane i32:$src0, i32:$src1))], "">;
 381
 382 def V_WRITELANE_B32 : VOP2_Pseudo<"v_writelane_b32", VOP_WRITELANE, [], "">;
 383 } // End isConvergent = 1
 384
 385 defm V_BFM_B32 : VOP2Inst <"v_bfm_b32", VOP_NO_EXT<VOP_I32_I32_I32>>;
 386 defm V_BCNT_U32_B32 : VOP2Inst <"v_bcnt_u32_b32", VOP_NO_EXT<VOP_I32_I32_I32>>;
 387 defm V_MBCNT_LO_U32_B32 : VOP2Inst <"v_mbcnt_lo_u32_b32", VOP_NO_EXT<VOP_I32_I32_I32>, int_amdgcn_mbcnt_lo>;
 388 defm V_MBCNT_HI_U32_B32 : VOP2Inst <"v_mbcnt_hi_u32_b32", VOP_NO_EXT<VOP_I32_I32_I32>, int_amdgcn_mbcnt_hi>;
 389 defm V_LDEXP_F32 : VOP2Inst <"v_ldexp_f32", VOP_NO_EXT<VOP_F32_F32_I32>, AMDGPUldexp>;
 390 defm V_CVT_PKACCUM_U8_F32 : VOP2Inst <"v_cvt_pkaccum_u8_f32", VOP_NO_EXT<VOP_I32_F32_I32>>; // TODO: set "Uses = dst"
 391 defm V_CVT_PKNORM_I16_F32 : VOP2Inst <"v_cvt_pknorm_i16_f32", VOP_NO_EXT<VOP_I32_F32_F32>>;
 392 defm V_CVT_PKNORM_U16_F32 : VOP2Inst <"v_cvt_pknorm_u16_f32", VOP_NO_EXT<VOP_I32_F32_F32>>;
 393 defm V_CVT_PKRTZ_F16_F32 : VOP2Inst <"v_cvt_pkrtz_f16_f32", VOP_NO_EXT<VOP_I32_F32_F32>, AMDGPUpkrtz_f16_f32>;
 394 defm V_CVT_PK_U16_U32 : VOP2Inst <"v_cvt_pk_u16_u32", VOP_NO_EXT<VOP_I32_I32_I32>>;
 395 defm V_CVT_PK_I16_I32 : VOP2Inst <"v_cvt_pk_i16_i32", VOP_NO_EXT<VOP_I32_I32_I32>>;
 396
 397 } // End SubtargetPredicate = isGCN
 398
 399 def : Pat<
 400     (AMDGPUadde i32:$src0, i32:$src1, i1:$src2),
 401     (V_ADDC_U32_e64 $src0, $src1, $src2)
 402 >;
 403
 404 def : Pat<
 405     (AMDGPUsube i32:$src0, i32:$src1, i1:$src2),
 406     (V_SUBB_U32_e64 $src0, $src1, $src2)
 407 >;
 408
 409 // These instructions only exist on SI and CI
 410 let SubtargetPredicate = isSICI in {
 411
 412 defm V_MIN_LEGACY_F32 : VOP2Inst <"v_min_legacy_f32", VOP_F32_F32_F32, AMDGPUfmin_legacy>;
 413 defm V_MAX_LEGACY_F32 : VOP2Inst <"v_max_legacy_f32", VOP_F32_F32_F32, AMDGPUfmax_legacy>;
 414
 415 let isCommutable = 1 in {
 416 defm V_MAC_LEGACY_F32 : VOP2Inst <"v_mac_legacy_f32", VOP_F32_F32_F32>;
 417 defm V_LSHR_B32 : VOP2Inst <"v_lshr_b32", VOP_I32_I32_I32>;
 418 defm V_ASHR_I32 : VOP2Inst <"v_ashr_i32", VOP_I32_I32_I32>;
 419 defm V_LSHL_B32 : VOP2Inst <"v_lshl_b32", VOP_I32_I32_I32>;
 420 } // End isCommutable = 1
 421
 422 } // End let SubtargetPredicate = SICI
 423
 424 let SubtargetPredicate = Has16BitInsts in {
 425
 426 def V_MADMK_F16 : VOP2_Pseudo <"v_madmk_f16", VOP_MADMK_F16, [], "">;
 427 defm V_LSHLREV_B16 : VOP2Inst <"v_lshlrev_b16", VOP_I16_I16_I16>;
 428 defm V_LSHRREV_B16 : VOP2Inst <"v_lshrrev_b16", VOP_I16_I16_I16>;
 429 defm V_ASHRREV_I16 : VOP2Inst <"v_ashrrev_i16", VOP_I16_I16_I16>;
 430 defm V_LDEXP_F16 : VOP2Inst <"v_ldexp_f16", VOP_F16_F16_I32, AMDGPUldexp>;
 431
 432 let isCommutable = 1 in {
 433 defm V_ADD_F16 : VOP2Inst <"v_add_f16", VOP_F16_F16_F16, fadd>;
 434 defm V_SUB_F16 : VOP2Inst <"v_sub_f16", VOP_F16_F16_F16, fsub>;
 435 defm V_SUBREV_F16 : VOP2Inst <"v_subrev_f16", VOP_F16_F16_F16, null_frag, "v_sub_f16">;
 436 defm V_MUL_F16 : VOP2Inst <"v_mul_f16", VOP_F16_F16_F16, fmul>;
 437 def V_MADAK_F16 : VOP2_Pseudo <"v_madak_f16", VOP_MADAK_F16, [], "">;
 438 defm V_ADD_U16 : VOP2Inst <"v_add_u16", VOP_I16_I16_I16>;
 439 defm V_SUB_U16 : VOP2Inst <"v_sub_u16" , VOP_I16_I16_I16>;
 440 defm V_SUBREV_U16 : VOP2Inst <"v_subrev_u16", VOP_I16_I16_I16, null_frag, "v_sub_u16">;
 441 defm V_MUL_LO_U16 : VOP2Inst <"v_mul_lo_u16", VOP_I16_I16_I16>;
 442 defm V_MAX_F16 : VOP2Inst <"v_max_f16", VOP_F16_F16_F16, fmaxnum>;
 443 defm V_MIN_F16 : VOP2Inst <"v_min_f16", VOP_F16_F16_F16, fminnum>;
 444 defm V_MAX_U16 : VOP2Inst <"v_max_u16", VOP_I16_I16_I16>;
 445 defm V_MAX_I16 : VOP2Inst <"v_max_i16", VOP_I16_I16_I16>;
 446 defm V_MIN_U16 : VOP2Inst <"v_min_u16", VOP_I16_I16_I16>;
 447 defm V_MIN_I16 : VOP2Inst <"v_min_i16", VOP_I16_I16_I16>;
 448
 449 let Constraints = "$vdst = $src2", DisableEncoding="$src2",
 450     isConvertibleToThreeAddress = 1 in {
 451 defm V_MAC_F16 : VOP2Inst <"v_mac_f16", VOP_MAC_F16>;
 452 }
 453 } // End isCommutable = 1
 454
 455 } // End SubtargetPredicate = Has16BitInsts
 456
 457 // Note: 16-bit instructions produce a 0 result in the high 16-bits.
 458 multiclass Arithmetic_i16_Pats <SDPatternOperator op, Instruction inst> {
 459
 460 def : Pat<
 461   (op i16:$src0, i16:$src1),
 462   (inst $src0, $src1)
 463 >;
 464
 465 def : Pat<
 466   (i32 (zext (op i16:$src0, i16:$src1))),
 467   (inst $src0, $src1)
 468 >;
 469
 470 def : Pat<
 471   (i64 (zext (op i16:$src0, i16:$src1))),
 472    (REG_SEQUENCE VReg_64,
 473      (inst $src0, $src1), sub0,
 474      (V_MOV_B32_e32 (i32 0)), sub1)
 475 >;
 476
 477 }
 478
 479 multiclass Bits_OpsRev_i16_Pats <SDPatternOperator op, Instruction inst> {
 480
 481 def : Pat<
 482   (op i16:$src0, i16:$src1),
 483   (inst $src1, $src0)
 484 >;
 485
 486 def : Pat<
 487   (i32 (zext (op i16:$src0, i16:$src1))),
 488   (inst $src1, $src0)
 489 >;
 490
 491
 492 def : Pat<
 493   (i64 (zext (op i16:$src0, i16:$src1))),
 494    (REG_SEQUENCE VReg_64,
 495      (inst $src1, $src0), sub0,
 496      (V_MOV_B32_e32 (i32 0)), sub1)
 497 >;
 498 }
 499
 500 class ZExt_i16_i1_Pat <SDNode ext> : Pat <
 501   (i16 (ext i1:$src)),
 502   (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src)
 503 >;
 504
 505 let Predicates = [Has16BitInsts] in {
 506
 507 defm : Arithmetic_i16_Pats<add, V_ADD_U16_e64>;
 508 defm : Arithmetic_i16_Pats<mul, V_MUL_LO_U16_e64>;
 509 defm : Arithmetic_i16_Pats<sub, V_SUB_U16_e64>;
 510 defm : Arithmetic_i16_Pats<smin, V_MIN_I16_e64>;
 511 defm : Arithmetic_i16_Pats<smax, V_MAX_I16_e64>;
 512 defm : Arithmetic_i16_Pats<umin, V_MIN_U16_e64>;
 513 defm : Arithmetic_i16_Pats<umax, V_MAX_U16_e64>;
 514
 515 def : Pat <
 516   (and i16:$src0, i16:$src1),
 517   (V_AND_B32_e64 $src0, $src1)
 518 >;
 519
 520 def : Pat <
 521   (or i16:$src0, i16:$src1),
 522   (V_OR_B32_e64 $src0, $src1)
 523 >;
 524
 525 def : Pat <
 526   (xor i16:$src0, i16:$src1),
 527   (V_XOR_B32_e64 $src0, $src1)
 528 >;
 529
 530 defm : Bits_OpsRev_i16_Pats<shl, V_LSHLREV_B16_e64>;
 531 defm : Bits_OpsRev_i16_Pats<srl, V_LSHRREV_B16_e64>;
 532 defm : Bits_OpsRev_i16_Pats<sra, V_ASHRREV_I16_e64>;
 533
 534 def : ZExt_i16_i1_Pat<zext>;
 535 def : ZExt_i16_i1_Pat<anyext>;
 536
 537 def : Pat <
 538   (i16 (sext i1:$src)),
 539   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src)
 540 >;
 541
 542 // Undo sub x, c -> add x, -c canonicalization since c is more likely
 543 // an inline immediate than -c.
 544 // TODO: Also do for 64-bit.
 545 def : Pat<
 546   (add i16:$src0, (i16 NegSubInlineConst16:$src1)),
 547   (V_SUB_U16_e64 $src0, NegSubInlineConst16:$src1)
 548 >;
 549
 550 } // End Predicates = [Has16BitInsts]
 551
 552 //===----------------------------------------------------------------------===//
 553 // SI
 554 //===----------------------------------------------------------------------===//
 555
 556 let AssemblerPredicates = [isSICI], DecoderNamespace = "SICI" in {
 557
 558 multiclass VOP2_Real_si <bits<6> op> {
 559   def _si :
 560     VOP2_Real<!cast<VOP2_Pseudo>(NAME), SIEncodingFamily.SI>,
 561     VOP2e<op{5-0}, !cast<VOP2_Pseudo>(NAME).Pfl>;
 562 }
 563
 564 multiclass VOP2_Real_MADK_si <bits<6> op> {
 565   def _si : VOP2_Real<!cast<VOP2_Pseudo>(NAME), SIEncodingFamily.SI>,
 566             VOP2_MADKe<op{5-0}, !cast<VOP2_Pseudo>(NAME).Pfl>;
 567 }
 568
 569 multiclass VOP2_Real_e32_si <bits<6> op> {
 570   def _e32_si :
 571     VOP2_Real<!cast<VOP2_Pseudo>(NAME#"_e32"), SIEncodingFamily.SI>,
 572     VOP2e<op{5-0}, !cast<VOP2_Pseudo>(NAME#"_e32").Pfl>;
 573 }
 574
 575 multiclass VOP2_Real_e32e64_si <bits<6> op> : VOP2_Real_e32_si<op> {
 576   def _e64_si :
 577     VOP3_Real<!cast<VOP3_Pseudo>(NAME#"_e64"), SIEncodingFamily.SI>,
 578     VOP3e_si <{1, 0, 0, op{5-0}}, !cast<VOP3_Pseudo>(NAME#"_e64").Pfl>;
 579 }
 580
 581 multiclass VOP2be_Real_e32e64_si <bits<6> op> : VOP2_Real_e32_si<op> {
 582   def _e64_si :
 583     VOP3_Real<!cast<VOP3_Pseudo>(NAME#"_e64"), SIEncodingFamily.SI>,
 584     VOP3be_si <{1, 0, 0, op{5-0}}, !cast<VOP3_Pseudo>(NAME#"_e64").Pfl>;
 585 }
 586
 587 } // End AssemblerPredicates = [isSICI], DecoderNamespace = "SICI"
 588
 589 defm V_CNDMASK_B32        : VOP2_Real_e32e64_si <0x0>;
 590 defm V_ADD_F32            : VOP2_Real_e32e64_si <0x3>;
 591 defm V_SUB_F32            : VOP2_Real_e32e64_si <0x4>;
 592 defm V_SUBREV_F32         : VOP2_Real_e32e64_si <0x5>;
 593 defm V_MUL_LEGACY_F32     : VOP2_Real_e32e64_si <0x7>;
 594 defm V_MUL_F32            : VOP2_Real_e32e64_si <0x8>;
 595 defm V_MUL_I32_I24        : VOP2_Real_e32e64_si <0x9>;
 596 defm V_MUL_HI_I32_I24     : VOP2_Real_e32e64_si <0xa>;
 597 defm V_MUL_U32_U24        : VOP2_Real_e32e64_si <0xb>;
 598 defm V_MUL_HI_U32_U24     : VOP2_Real_e32e64_si <0xc>;
 599 defm V_MIN_F32            : VOP2_Real_e32e64_si <0xf>;
 600 defm V_MAX_F32            : VOP2_Real_e32e64_si <0x10>;
 601 defm V_MIN_I32            : VOP2_Real_e32e64_si <0x11>;
 602 defm V_MAX_I32            : VOP2_Real_e32e64_si <0x12>;
 603 defm V_MIN_U32            : VOP2_Real_e32e64_si <0x13>;
 604 defm V_MAX_U32            : VOP2_Real_e32e64_si <0x14>;
 605 defm V_LSHRREV_B32        : VOP2_Real_e32e64_si <0x16>;
 606 defm V_ASHRREV_I32        : VOP2_Real_e32e64_si <0x18>;
 607 defm V_LSHLREV_B32        : VOP2_Real_e32e64_si <0x1a>;
 608 defm V_AND_B32            : VOP2_Real_e32e64_si <0x1b>;
 609 defm V_OR_B32             : VOP2_Real_e32e64_si <0x1c>;
 610 defm V_XOR_B32            : VOP2_Real_e32e64_si <0x1d>;
 611 defm V_MAC_F32            : VOP2_Real_e32e64_si <0x1f>;
 612 defm V_MADMK_F32          : VOP2_Real_MADK_si <0x20>;
 613 defm V_MADAK_F32          : VOP2_Real_MADK_si <0x21>;
 614 defm V_ADD_I32            : VOP2be_Real_e32e64_si <0x25>;
 615 defm V_SUB_I32            : VOP2be_Real_e32e64_si <0x26>;
 616 defm V_SUBREV_I32         : VOP2be_Real_e32e64_si <0x27>;
 617 defm V_ADDC_U32           : VOP2be_Real_e32e64_si <0x28>;
 618 defm V_SUBB_U32           : VOP2be_Real_e32e64_si <0x29>;
 619 defm V_SUBBREV_U32        : VOP2be_Real_e32e64_si <0x2a>;
 620
 621 defm V_READLANE_B32       : VOP2_Real_si <0x01>;
 622
 623 let InOperandList = (ins SSrc_b32:$src0, SCSrc_b32:$src1) in {
 624 defm V_WRITELANE_B32      : VOP2_Real_si <0x02>;
 625 }
 626
 627 defm V_MAC_LEGACY_F32     : VOP2_Real_e32e64_si <0x6>;
 628 defm V_MIN_LEGACY_F32     : VOP2_Real_e32e64_si <0xd>;
 629 defm V_MAX_LEGACY_F32     : VOP2_Real_e32e64_si <0xe>;
 630 defm V_LSHR_B32           : VOP2_Real_e32e64_si <0x15>;
 631 defm V_ASHR_I32           : VOP2_Real_e32e64_si <0x17>;
 632 defm V_LSHL_B32           : VOP2_Real_e32e64_si <0x19>;
 633
 634 defm V_BFM_B32            : VOP2_Real_e32e64_si <0x1e>;
 635 defm V_BCNT_U32_B32       : VOP2_Real_e32e64_si <0x22>;
 636 defm V_MBCNT_LO_U32_B32   : VOP2_Real_e32e64_si <0x23>;
 637 defm V_MBCNT_HI_U32_B32   : VOP2_Real_e32e64_si <0x24>;
 638 defm V_LDEXP_F32          : VOP2_Real_e32e64_si <0x2b>;
 639 defm V_CVT_PKACCUM_U8_F32 : VOP2_Real_e32e64_si <0x2c>;
 640 defm V_CVT_PKNORM_I16_F32 : VOP2_Real_e32e64_si <0x2d>;
 641 defm V_CVT_PKNORM_U16_F32 : VOP2_Real_e32e64_si <0x2e>;
 642 defm V_CVT_PKRTZ_F16_F32  : VOP2_Real_e32e64_si <0x2f>;
 643 defm V_CVT_PK_U16_U32     : VOP2_Real_e32e64_si <0x30>;
 644 defm V_CVT_PK_I16_I32     : VOP2_Real_e32e64_si <0x31>;
 645
 646
 647 //===----------------------------------------------------------------------===//
 648 // VI
 649 //===----------------------------------------------------------------------===//
 650
 651 class VOP2_DPP <bits<6> op, VOP2_Pseudo ps, VOPProfile P = ps.Pfl> :
 652   VOP_DPP <ps.OpName, P> {
 653   let Defs = ps.Defs;
 654   let Uses = ps.Uses;
 655   let SchedRW = ps.SchedRW;
 656   let hasSideEffects = ps.hasSideEffects;
 657   let Constraints = ps.Constraints;
 658   let DisableEncoding = ps.DisableEncoding;
 659
 660   bits<8> vdst;
 661   bits<8> src1;
 662   let Inst{8-0}   = 0xfa; //dpp
 663   let Inst{16-9}  = !if(P.HasSrc1, src1{7-0}, 0);
 664   let Inst{24-17} = !if(P.EmitDst, vdst{7-0}, 0);
 665   let Inst{30-25} = op;
 666   let Inst{31}    = 0x0; //encoding
 667 }
 668
 669 let AssemblerPredicates = [isVI], DecoderNamespace = "VI" in {
 670
 671 multiclass VOP32_Real_vi <bits<10> op> {
 672   def _vi :
 673     VOP2_Real<!cast<VOP2_Pseudo>(NAME), SIEncodingFamily.VI>,
 674     VOP3e_vi<op, !cast<VOP2_Pseudo>(NAME).Pfl>;
 675 }
 676
 677 multiclass VOP2_Real_MADK_vi <bits<6> op> {
 678   def _vi : VOP2_Real<!cast<VOP2_Pseudo>(NAME), SIEncodingFamily.VI>,
 679             VOP2_MADKe<op{5-0}, !cast<VOP2_Pseudo>(NAME).Pfl>;
 680 }
 681
 682 multiclass VOP2_Real_e32_vi <bits<6> op> {
 683   def _e32_vi :
 684     VOP2_Real<!cast<VOP2_Pseudo>(NAME#"_e32"), SIEncodingFamily.VI>,
 685     VOP2e<op{5-0}, !cast<VOP2_Pseudo>(NAME#"_e32").Pfl>;
 686 }
 687
 688 multiclass VOP2_Real_e64_vi <bits<10> op> {
 689   def _e64_vi :
 690     VOP3_Real<!cast<VOP3_Pseudo>(NAME#"_e64"), SIEncodingFamily.VI>,
 691     VOP3e_vi <op, !cast<VOP3_Pseudo>(NAME#"_e64").Pfl>;
 692 }
 693
 694 multiclass VOP2_Real_e64only_vi <bits<10> op> {
 695   def _e64_vi :
 696     VOP3_Real<!cast<VOP3_Pseudo>(NAME#"_e64"), SIEncodingFamily.VI>,
 697     VOP3e_vi <op, !cast<VOP3_Pseudo>(NAME#"_e64").Pfl> {
 698       // Hack to stop printing _e64
 699       VOP3_Pseudo ps = !cast<VOP3_Pseudo>(NAME#"_e64");
 700       let OutOperandList = (outs VGPR_32:$vdst);
 701       let AsmString = ps.Mnemonic # " " # ps.AsmOperands;
 702     }
 703 }
 704
 705 multiclass Base_VOP2be_Real_e32e64_vi <bits<6> op> : VOP2_Real_e32_vi<op> {
 706   def _e64_vi :
 707     VOP3_Real<!cast<VOP3_Pseudo>(NAME#"_e64"), SIEncodingFamily.VI>,
 708     VOP3be_vi <{0, 1, 0, 0, op{5-0}}, !cast<VOP3_Pseudo>(NAME#"_e64").Pfl>;
 709 }
 710
 711 multiclass Base_VOP2_Real_e32e64_vi <bits<6> op> :
 712   VOP2_Real_e32_vi<op>,
 713   VOP2_Real_e64_vi<{0, 1, 0, 0, op{5-0}}>;
 714
 715 } // End AssemblerPredicates = [isVI], DecoderNamespace = "VI"
 716
 717 multiclass VOP2_SDWA_Real <bits<6> op> {
 718   def _sdwa_vi :
 719     VOP_SDWA_Real <!cast<VOP2_SDWA_Pseudo>(NAME#"_sdwa")>,
 720     VOP2_SDWAe <op{5-0}, !cast<VOP2_SDWA_Pseudo>(NAME#"_sdwa").Pfl>;
 721 }
 722
 723 multiclass VOP2_SDWA9_Real <bits<6> op> {
 724   def _sdwa_gfx9 :
 725     VOP_SDWA9_Real <!cast<VOP2_SDWA_Pseudo>(NAME#"_sdwa")>,
 726     VOP2_SDWA9Ae <op{5-0}, !cast<VOP2_SDWA_Pseudo>(NAME#"_sdwa").Pfl>;
 727 }
 728
 729 multiclass VOP2be_Real_e32e64_vi <bits<6> op> :
 730   Base_VOP2be_Real_e32e64_vi<op>, VOP2_SDWA_Real<op>, VOP2_SDWA9_Real<op> {
 731   // For now left dpp only for asm/dasm
 732   // TODO: add corresponding pseudo
 733   def _dpp : VOP2_DPP<op, !cast<VOP2_Pseudo>(NAME#"_e32")>;
 734 }
 735
 736 multiclass VOP2_Real_e32e64_vi <bits<6> op> :
 737   Base_VOP2_Real_e32e64_vi<op>, VOP2_SDWA_Real<op>, VOP2_SDWA9_Real<op> {
 738   // For now left dpp only for asm/dasm
 739   // TODO: add corresponding pseudo
 740   def _dpp : VOP2_DPP<op, !cast<VOP2_Pseudo>(NAME#"_e32")>;
 741 }
 742
 743 defm V_CNDMASK_B32        : Base_VOP2_Real_e32e64_vi <0x0>;
 744 defm V_ADD_F32            : VOP2_Real_e32e64_vi <0x1>;
 745 defm V_SUB_F32            : VOP2_Real_e32e64_vi <0x2>;
 746 defm V_SUBREV_F32         : VOP2_Real_e32e64_vi <0x3>;
 747 defm V_MUL_LEGACY_F32     : VOP2_Real_e32e64_vi <0x4>;
 748 defm V_MUL_F32            : VOP2_Real_e32e64_vi <0x5>;
 749 defm V_MUL_I32_I24        : VOP2_Real_e32e64_vi <0x6>;
 750 defm V_MUL_HI_I32_I24     : VOP2_Real_e32e64_vi <0x7>;
 751 defm V_MUL_U32_U24        : VOP2_Real_e32e64_vi <0x8>;
 752 defm V_MUL_HI_U32_U24     : VOP2_Real_e32e64_vi <0x9>;
 753 defm V_MIN_F32            : VOP2_Real_e32e64_vi <0xa>;
 754 defm V_MAX_F32            : VOP2_Real_e32e64_vi <0xb>;
 755 defm V_MIN_I32            : VOP2_Real_e32e64_vi <0xc>;
 756 defm V_MAX_I32            : VOP2_Real_e32e64_vi <0xd>;
 757 defm V_MIN_U32            : VOP2_Real_e32e64_vi <0xe>;
 758 defm V_MAX_U32            : VOP2_Real_e32e64_vi <0xf>;
 759 defm V_LSHRREV_B32        : VOP2_Real_e32e64_vi <0x10>;
 760 defm V_ASHRREV_I32        : VOP2_Real_e32e64_vi <0x11>;
 761 defm V_LSHLREV_B32        : VOP2_Real_e32e64_vi <0x12>;
 762 defm V_AND_B32            : VOP2_Real_e32e64_vi <0x13>;
 763 defm V_OR_B32             : VOP2_Real_e32e64_vi <0x14>;
 764 defm V_XOR_B32            : VOP2_Real_e32e64_vi <0x15>;
 765 defm V_MAC_F32            : VOP2_Real_e32e64_vi <0x16>;
 766 defm V_MADMK_F32          : VOP2_Real_MADK_vi <0x17>;
 767 defm V_MADAK_F32          : VOP2_Real_MADK_vi <0x18>;
 768 defm V_ADD_I32            : VOP2be_Real_e32e64_vi <0x19>;
 769 defm V_SUB_I32            : VOP2be_Real_e32e64_vi <0x1a>;
 770 defm V_SUBREV_I32         : VOP2be_Real_e32e64_vi <0x1b>;
 771 defm V_ADDC_U32           : VOP2be_Real_e32e64_vi <0x1c>;
 772 defm V_SUBB_U32           : VOP2be_Real_e32e64_vi <0x1d>;
 773 defm V_SUBBREV_U32        : VOP2be_Real_e32e64_vi <0x1e>;
 774
 775 defm V_READLANE_B32       : VOP32_Real_vi <0x289>;
 776 defm V_WRITELANE_B32      : VOP32_Real_vi <0x28a>;
 777
 778 defm V_BFM_B32            : VOP2_Real_e64only_vi <0x293>;
 779 defm V_BCNT_U32_B32       : VOP2_Real_e64only_vi <0x28b>;
 780 defm V_MBCNT_LO_U32_B32   : VOP2_Real_e64only_vi <0x28c>;
 781 defm V_MBCNT_HI_U32_B32   : VOP2_Real_e64only_vi <0x28d>;
 782 defm V_LDEXP_F32          : VOP2_Real_e64only_vi <0x288>;
 783 defm V_CVT_PKACCUM_U8_F32 : VOP2_Real_e64only_vi <0x1f0>;
 784 defm V_CVT_PKNORM_I16_F32 : VOP2_Real_e64only_vi <0x294>;
 785 defm V_CVT_PKNORM_U16_F32 : VOP2_Real_e64only_vi <0x295>;
 786 defm V_CVT_PKRTZ_F16_F32  : VOP2_Real_e64only_vi <0x296>;
 787 defm V_CVT_PK_U16_U32     : VOP2_Real_e64only_vi <0x297>;
 788 defm V_CVT_PK_I16_I32     : VOP2_Real_e64only_vi <0x298>;
 789
 790 defm V_ADD_F16            : VOP2_Real_e32e64_vi <0x1f>;
 791 defm V_SUB_F16            : VOP2_Real_e32e64_vi <0x20>;
 792 defm V_SUBREV_F16         : VOP2_Real_e32e64_vi <0x21>;
 793 defm V_MUL_F16            : VOP2_Real_e32e64_vi <0x22>;
 794 defm V_MAC_F16            : VOP2_Real_e32e64_vi <0x23>;
 795 defm V_MADMK_F16          : VOP2_Real_MADK_vi <0x24>;
 796 defm V_MADAK_F16          : VOP2_Real_MADK_vi <0x25>;
 797 defm V_ADD_U16            : VOP2_Real_e32e64_vi <0x26>;
 798 defm V_SUB_U16            : VOP2_Real_e32e64_vi <0x27>;
 799 defm V_SUBREV_U16         : VOP2_Real_e32e64_vi <0x28>;
 800 defm V_MUL_LO_U16         : VOP2_Real_e32e64_vi <0x29>;
 801 defm V_LSHLREV_B16        : VOP2_Real_e32e64_vi <0x2a>;
 802 defm V_LSHRREV_B16        : VOP2_Real_e32e64_vi <0x2b>;
 803 defm V_ASHRREV_I16        : VOP2_Real_e32e64_vi <0x2c>;
 804 defm V_MAX_F16            : VOP2_Real_e32e64_vi <0x2d>;
 805 defm V_MIN_F16            : VOP2_Real_e32e64_vi <0x2e>;
 806 defm V_MAX_U16            : VOP2_Real_e32e64_vi <0x2f>;
 807 defm V_MAX_I16            : VOP2_Real_e32e64_vi <0x30>;
 808 defm V_MIN_U16            : VOP2_Real_e32e64_vi <0x31>;
 809 defm V_MIN_I16            : VOP2_Real_e32e64_vi <0x32>;
 810 defm V_LDEXP_F16          : VOP2_Real_e32e64_vi <0x33>;
 811
 812 let SubtargetPredicate = isVI in {
 813
 814 // Aliases to simplify matching of floating-point instructions that
 815 // are VOP2 on SI and VOP3 on VI.
 816 class SI2_VI3Alias <string name, Instruction inst> : InstAlias <
 817   name#" $dst, $src0, $src1",
 818   (inst VGPR_32:$dst, 0, VCSrc_f32:$src0, 0, VCSrc_f32:$src1, 0, 0)
 819 >, PredicateControl {
 820   let UseInstAsmMatchConverter = 0;
 821   let AsmVariantName = AMDGPUAsmVariants.VOP3;
 822 }
 823
 824 def : SI2_VI3Alias <"v_ldexp_f32", V_LDEXP_F32_e64_vi>;
 825 def : SI2_VI3Alias <"v_cvt_pkaccum_u8_f32", V_CVT_PKACCUM_U8_F32_e64_vi>;
 826 def : SI2_VI3Alias <"v_cvt_pknorm_i16_f32", V_CVT_PKNORM_I16_F32_e64_vi>;
 827 def : SI2_VI3Alias <"v_cvt_pknorm_u16_f32", V_CVT_PKNORM_U16_F32_e64_vi>;
 828 def : SI2_VI3Alias <"v_cvt_pkrtz_f16_f32", V_CVT_PKRTZ_F16_F32_e64_vi>;
 829
 830 } // End SubtargetPredicate = isVI