contrib/llvm/lib/Target/AMDGPU/VOP3Instructions.td

   1 //===-- VOP3Instructions.td - Vector Instruction Defintions ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // VOP3 Classes
  12 //===----------------------------------------------------------------------===//
  13
  14 class getVOP3ModPat<VOPProfile P, SDPatternOperator node> {
  15   dag src0 = !if(P.HasOMod,
  16     (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp, i32:$omod),
  17     (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp));
  18
  19   list<dag> ret3 = [(set P.DstVT:$vdst,
  20     (node (P.Src0VT src0),
  21           (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
  22           (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))))];
  23
  24   list<dag> ret2 = [(set P.DstVT:$vdst,
  25     (node (P.Src0VT src0),
  26           (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))];
  27
  28   list<dag> ret1 = [(set P.DstVT:$vdst,
  29     (node (P.Src0VT src0)))];
  30
  31   list<dag> ret = !if(!eq(P.NumSrcArgs, 3), ret3,
  32                   !if(!eq(P.NumSrcArgs, 2), ret2,
  33                   ret1));
  34 }
  35
  36 class getVOP3PModPat<VOPProfile P, SDPatternOperator node> {
  37   list<dag> ret3 = [(set P.DstVT:$vdst,
  38     (node (P.Src0VT !if(P.HasClamp, (VOP3PMods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp),
  39                                     (VOP3PMods P.Src0VT:$src0, i32:$src0_modifiers))),
  40           (P.Src1VT (VOP3PMods P.Src1VT:$src1, i32:$src1_modifiers)),
  41           (P.Src2VT (VOP3PMods P.Src2VT:$src2, i32:$src2_modifiers))))];
  42
  43   list<dag> ret2 = [(set P.DstVT:$vdst,
  44     (node !if(P.HasClamp, (P.Src0VT (VOP3PMods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp)),
  45                           (P.Src0VT (VOP3PMods P.Src0VT:$src0, i32:$src0_modifiers))),
  46           (P.Src1VT (VOP3PMods P.Src1VT:$src1, i32:$src1_modifiers))))];
  47
  48   list<dag> ret1 = [(set P.DstVT:$vdst,
  49     (node (P.Src0VT (VOP3PMods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp))))];
  50
  51   list<dag> ret = !if(!eq(P.NumSrcArgs, 3), ret3,
  52                   !if(!eq(P.NumSrcArgs, 2), ret2,
  53                   ret1));
  54 }
  55
  56 class getVOP3Pat<VOPProfile P, SDPatternOperator node> {
  57   list<dag> ret3 = [(set P.DstVT:$vdst, (node P.Src0VT:$src0, P.Src1VT:$src1, P.Src2VT:$src2))];
  58   list<dag> ret2 = [(set P.DstVT:$vdst, (node P.Src0VT:$src0, P.Src1VT:$src1))];
  59   list<dag> ret1 = [(set P.DstVT:$vdst, (node P.Src0VT:$src0))];
  60   list<dag> ret = !if(!eq(P.NumSrcArgs, 3), ret3,
  61                   !if(!eq(P.NumSrcArgs, 2), ret2,
  62                   ret1));
  63 }
  64
  65 class VOP3Inst<string OpName, VOPProfile P, SDPatternOperator node = null_frag, bit VOP3Only = 0> :
  66   VOP3_Pseudo<OpName, P,
  67     !if(P.HasModifiers, getVOP3ModPat<P, node>.ret, getVOP3Pat<P, node>.ret),
  68     VOP3Only>;
  69
  70 // Special case for v_div_fmas_{f32|f64}, since it seems to be the
  71 // only VOP instruction that implicitly reads VCC.
  72 let Asm64 = " $vdst, $src0_modifiers, $src1_modifiers, $src2_modifiers$clamp$omod" in {
  73 def VOP_F32_F32_F32_F32_VCC : VOPProfile<[f32, f32, f32, f32]> {
  74   let Outs64 = (outs DstRC.RegClass:$vdst);
  75 }
  76 def VOP_F64_F64_F64_F64_VCC : VOPProfile<[f64, f64, f64, f64]> {
  77   let Outs64 = (outs DstRC.RegClass:$vdst);
  78 }
  79 }
  80
  81 class getVOP3VCC<VOPProfile P, SDPatternOperator node> {
  82   list<dag> ret =
  83     [(set P.DstVT:$vdst,
  84       (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp, i32:$omod)),
  85             (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
  86             (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers)),
  87             (i1 VCC)))];
  88 }
  89
  90 class VOP3_Profile<VOPProfile P> : VOPProfile<P.ArgVT> {
  91   // FIXME: Hack to stop printing _e64
  92   let Outs64 = (outs DstRC.RegClass:$vdst);
  93   let Asm64 = " " # P.Asm64;
  94 }
  95
  96 class VOP3b_Profile<ValueType vt> : VOPProfile<[vt, vt, vt, vt]> {
  97   // v_div_scale_{f32|f64} do not support input modifiers.
  98   let HasModifiers = 0;
  99   let HasOMod = 0;
 100   let Outs64 = (outs DstRC:$vdst, SReg_64:$sdst);
 101   let Asm64 = " $vdst, $sdst, $src0, $src1, $src2";
 102 }
 103
 104 def VOP3b_F32_I1_F32_F32_F32 : VOP3b_Profile<f32> {
 105   // FIXME: Hack to stop printing _e64
 106   let DstRC = RegisterOperand<VGPR_32>;
 107 }
 108
 109 def VOP3b_F64_I1_F64_F64_F64 : VOP3b_Profile<f64> {
 110   // FIXME: Hack to stop printing _e64
 111   let DstRC = RegisterOperand<VReg_64>;
 112 }
 113
 114 def VOP3b_I64_I1_I32_I32_I64 : VOPProfile<[i64, i32, i32, i64]> {
 115   // FIXME: Hack to stop printing _e64
 116   let DstRC = RegisterOperand<VReg_64>;
 117
 118   let Outs64 = (outs DstRC:$vdst, SReg_64:$sdst);
 119   let Asm64 = " $vdst, $sdst, $src0, $src1, $src2";
 120 }
 121
 122 //===----------------------------------------------------------------------===//
 123 // VOP3 Instructions
 124 //===----------------------------------------------------------------------===//
 125
 126 let isCommutable = 1 in {
 127
 128 def V_MAD_LEGACY_F32 : VOP3Inst <"v_mad_legacy_f32", VOP3_Profile<VOP_F32_F32_F32_F32>>;
 129 def V_MAD_F32 : VOP3Inst <"v_mad_f32", VOP3_Profile<VOP_F32_F32_F32_F32>, fmad>;
 130 def V_MAD_I32_I24 : VOP3Inst <"v_mad_i32_i24", VOP3_Profile<VOP_I32_I32_I32_I32>, AMDGPUmad_i24>;
 131 def V_MAD_U32_U24 : VOP3Inst <"v_mad_u32_u24", VOP3_Profile<VOP_I32_I32_I32_I32>, AMDGPUmad_u24>;
 132 def V_FMA_F32 : VOP3Inst <"v_fma_f32", VOP3_Profile<VOP_F32_F32_F32_F32>, fma>;
 133 def V_FMA_F64 : VOP3Inst <"v_fma_f64", VOP3_Profile<VOP_F64_F64_F64_F64>, fma>;
 134 def V_LERP_U8 : VOP3Inst <"v_lerp_u8", VOP3_Profile<VOP_I32_I32_I32_I32>, int_amdgcn_lerp>;
 135
 136 let SchedRW = [WriteDoubleAdd] in {
 137 def V_ADD_F64 : VOP3Inst <"v_add_f64", VOP3_Profile<VOP_F64_F64_F64>, fadd, 1>;
 138 def V_MUL_F64 : VOP3Inst <"v_mul_f64", VOP3_Profile<VOP_F64_F64_F64>, fmul, 1>;
 139 def V_MIN_F64 : VOP3Inst <"v_min_f64", VOP3_Profile<VOP_F64_F64_F64>, fminnum, 1>;
 140 def V_MAX_F64 : VOP3Inst <"v_max_f64", VOP3_Profile<VOP_F64_F64_F64>, fmaxnum, 1>;
 141 } // End SchedRW = [WriteDoubleAdd]
 142
 143 let SchedRW = [WriteQuarterRate32] in {
 144 def V_MUL_LO_U32 : VOP3Inst <"v_mul_lo_u32", VOP3_Profile<VOP_I32_I32_I32>>;
 145 def V_MUL_HI_U32 : VOP3Inst <"v_mul_hi_u32", VOP3_Profile<VOP_I32_I32_I32>, mulhu>;
 146 def V_MUL_LO_I32 : VOP3Inst <"v_mul_lo_i32", VOP3_Profile<VOP_I32_I32_I32>>;
 147 def V_MUL_HI_I32 : VOP3Inst <"v_mul_hi_i32", VOP3_Profile<VOP_I32_I32_I32>, mulhs>;
 148 } // End SchedRW = [WriteQuarterRate32]
 149
 150 let Uses = [VCC, EXEC] in {
 151 // v_div_fmas_f32:
 152 //   result = src0 * src1 + src2
 153 //   if (vcc)
 154 //     result *= 2^32
 155 //
 156 def V_DIV_FMAS_F32 : VOP3_Pseudo <"v_div_fmas_f32", VOP_F32_F32_F32_F32_VCC,
 157   getVOP3VCC<VOP_F32_F32_F32_F32_VCC, AMDGPUdiv_fmas>.ret> {
 158   let SchedRW = [WriteFloatFMA];
 159 }
 160 // v_div_fmas_f64:
 161 //   result = src0 * src1 + src2
 162 //   if (vcc)
 163 //     result *= 2^64
 164 //
 165 def V_DIV_FMAS_F64 : VOP3_Pseudo <"v_div_fmas_f64", VOP_F64_F64_F64_F64_VCC,
 166   getVOP3VCC<VOP_F64_F64_F64_F64_VCC, AMDGPUdiv_fmas>.ret> {
 167   let SchedRW = [WriteDouble];
 168 }
 169 } // End Uses = [VCC, EXEC]
 170
 171 } // End isCommutable = 1
 172
 173 def V_CUBEID_F32 : VOP3Inst <"v_cubeid_f32", VOP3_Profile<VOP_F32_F32_F32_F32>, int_amdgcn_cubeid>;
 174 def V_CUBESC_F32 : VOP3Inst <"v_cubesc_f32", VOP3_Profile<VOP_F32_F32_F32_F32>, int_amdgcn_cubesc>;
 175 def V_CUBETC_F32 : VOP3Inst <"v_cubetc_f32", VOP3_Profile<VOP_F32_F32_F32_F32>, int_amdgcn_cubetc>;
 176 def V_CUBEMA_F32 : VOP3Inst <"v_cubema_f32", VOP3_Profile<VOP_F32_F32_F32_F32>, int_amdgcn_cubema>;
 177 def V_BFE_U32 : VOP3Inst <"v_bfe_u32", VOP3_Profile<VOP_I32_I32_I32_I32>, AMDGPUbfe_u32>;
 178 def V_BFE_I32 : VOP3Inst <"v_bfe_i32", VOP3_Profile<VOP_I32_I32_I32_I32>, AMDGPUbfe_i32>;
 179 def V_BFI_B32 : VOP3Inst <"v_bfi_b32", VOP3_Profile<VOP_I32_I32_I32_I32>, AMDGPUbfi>;
 180 def V_ALIGNBIT_B32 : VOP3Inst <"v_alignbit_b32", VOP3_Profile<VOP_I32_I32_I32_I32>, int_amdgcn_alignbit>;
 181 def V_ALIGNBYTE_B32 : VOP3Inst <"v_alignbyte_b32", VOP3_Profile<VOP_I32_I32_I32_I32>, int_amdgcn_alignbyte>;
 182 def V_MIN3_F32 : VOP3Inst <"v_min3_f32", VOP3_Profile<VOP_F32_F32_F32_F32>, AMDGPUfmin3>;
 183 def V_MIN3_I32 : VOP3Inst <"v_min3_i32", VOP3_Profile<VOP_I32_I32_I32_I32>, AMDGPUsmin3>;
 184 def V_MIN3_U32 : VOP3Inst <"v_min3_u32", VOP3_Profile<VOP_I32_I32_I32_I32>, AMDGPUumin3>;
 185 def V_MAX3_F32 : VOP3Inst <"v_max3_f32", VOP3_Profile<VOP_F32_F32_F32_F32>, AMDGPUfmax3>;
 186 def V_MAX3_I32 : VOP3Inst <"v_max3_i32", VOP3_Profile<VOP_I32_I32_I32_I32>, AMDGPUsmax3>;
 187 def V_MAX3_U32 : VOP3Inst <"v_max3_u32", VOP3_Profile<VOP_I32_I32_I32_I32>, AMDGPUumax3>;
 188 def V_MED3_F32 : VOP3Inst <"v_med3_f32", VOP3_Profile<VOP_F32_F32_F32_F32>, AMDGPUfmed3>;
 189 def V_MED3_I32 : VOP3Inst <"v_med3_i32", VOP3_Profile<VOP_I32_I32_I32_I32>, AMDGPUsmed3>;
 190 def V_MED3_U32 : VOP3Inst <"v_med3_u32", VOP3_Profile<VOP_I32_I32_I32_I32>, AMDGPUumed3>;
 191 def V_SAD_U8 : VOP3Inst <"v_sad_u8", VOP3_Profile<VOP_I32_I32_I32_I32>, int_amdgcn_sad_u8>;
 192 def V_SAD_HI_U8 : VOP3Inst <"v_sad_hi_u8", VOP3_Profile<VOP_I32_I32_I32_I32>, int_amdgcn_sad_hi_u8>;
 193 def V_SAD_U16 : VOP3Inst <"v_sad_u16", VOP3_Profile<VOP_I32_I32_I32_I32>, int_amdgcn_sad_u16>;
 194 def V_SAD_U32 : VOP3Inst <"v_sad_u32", VOP3_Profile<VOP_I32_I32_I32_I32>>;
 195 def V_CVT_PK_U8_F32 : VOP3Inst<"v_cvt_pk_u8_f32", VOP3_Profile<VOP_I32_F32_I32_I32>, int_amdgcn_cvt_pk_u8_f32>;
 196 def V_DIV_FIXUP_F32 : VOP3Inst <"v_div_fixup_f32", VOP3_Profile<VOP_F32_F32_F32_F32>, AMDGPUdiv_fixup>;
 197
 198 let SchedRW = [WriteDoubleAdd] in {
 199 def V_DIV_FIXUP_F64 : VOP3Inst <"v_div_fixup_f64", VOP3_Profile<VOP_F64_F64_F64_F64>, AMDGPUdiv_fixup>;
 200 def V_LDEXP_F64 : VOP3Inst <"v_ldexp_f64", VOP3_Profile<VOP_F64_F64_I32>, AMDGPUldexp, 1>;
 201 } // End SchedRW = [WriteDoubleAdd]
 202
 203 def V_DIV_SCALE_F32 : VOP3_Pseudo <"v_div_scale_f32", VOP3b_F32_I1_F32_F32_F32, [], 1> {
 204   let SchedRW = [WriteFloatFMA, WriteSALU];
 205   let hasExtraSrcRegAllocReq = 1;
 206   let AsmMatchConverter = "";
 207 }
 208
 209 // Double precision division pre-scale.
 210 def V_DIV_SCALE_F64 : VOP3_Pseudo <"v_div_scale_f64", VOP3b_F64_I1_F64_F64_F64, [], 1> {
 211   let SchedRW = [WriteDouble, WriteSALU];
 212   let hasExtraSrcRegAllocReq = 1;
 213   let AsmMatchConverter = "";
 214 }
 215
 216 def V_MSAD_U8 : VOP3Inst <"v_msad_u8", VOP3_Profile<VOP_I32_I32_I32_I32>, int_amdgcn_msad_u8>;
 217
 218 let Constraints = "@earlyclobber $vdst" in {
 219 def V_MQSAD_PK_U16_U8 : VOP3Inst <"v_mqsad_pk_u16_u8", VOP3_Profile<VOP_I64_I64_I32_I64>, int_amdgcn_mqsad_pk_u16_u8>;
 220 } // End Constraints = "@earlyclobber $vdst"
 221
 222 def V_TRIG_PREOP_F64 : VOP3Inst <"v_trig_preop_f64", VOP3_Profile<VOP_F64_F64_I32>, AMDGPUtrig_preop> {
 223   let SchedRW = [WriteDouble];
 224 }
 225
 226 // These instructions only exist on SI and CI
 227 let SubtargetPredicate = isSICI in {
 228 def V_LSHL_B64 : VOP3Inst <"v_lshl_b64", VOP3_Profile<VOP_I64_I64_I32>>;
 229 def V_LSHR_B64 : VOP3Inst <"v_lshr_b64", VOP3_Profile<VOP_I64_I64_I32>>;
 230 def V_ASHR_I64 : VOP3Inst <"v_ashr_i64", VOP3_Profile<VOP_I64_I64_I32>>;
 231 def V_MULLIT_F32 : VOP3Inst <"v_mullit_f32", VOP3_Profile<VOP_F32_F32_F32_F32>>;
 232 } // End SubtargetPredicate = isSICI
 233
 234 let SubtargetPredicate = isVI in {
 235 def V_LSHLREV_B64 : VOP3Inst <"v_lshlrev_b64", VOP3_Profile<VOP_I64_I32_I64>>;
 236 def V_LSHRREV_B64 : VOP3Inst <"v_lshrrev_b64", VOP3_Profile<VOP_I64_I32_I64>>;
 237 def V_ASHRREV_I64 : VOP3Inst <"v_ashrrev_i64", VOP3_Profile<VOP_I64_I32_I64>>;
 238 } // End SubtargetPredicate = isVI
 239
 240
 241 let SubtargetPredicate = isCIVI in {
 242
 243 let Constraints = "@earlyclobber $vdst" in {
 244 def V_QSAD_PK_U16_U8 : VOP3Inst <"v_qsad_pk_u16_u8", VOP3_Profile<VOP_I64_I64_I32_I64>, int_amdgcn_qsad_pk_u16_u8>;
 245 def V_MQSAD_U32_U8 : VOP3Inst <"v_mqsad_u32_u8", VOP3_Profile<VOP_V4I32_I64_I32_V4I32>, int_amdgcn_mqsad_u32_u8>;
 246 } // End Constraints = "@earlyclobber $vdst"
 247
 248 let isCommutable = 1 in {
 249 def V_MAD_U64_U32 : VOP3Inst <"v_mad_u64_u32", VOP3b_I64_I1_I32_I32_I64>;
 250 def V_MAD_I64_I32 : VOP3Inst <"v_mad_i64_i32", VOP3b_I64_I1_I32_I32_I64>;
 251 } // End isCommutable = 1
 252
 253 } // End SubtargetPredicate = isCIVI
 254
 255
 256 let SubtargetPredicate = Has16BitInsts in {
 257
 258 def V_DIV_FIXUP_F16   : VOP3Inst <"v_div_fixup_f16", VOP3_Profile<VOP_F16_F16_F16_F16>, AMDGPUdiv_fixup>;
 259
 260 let isCommutable = 1 in {
 261
 262 def V_FMA_F16         : VOP3Inst <"v_fma_f16", VOP3_Profile<VOP_F16_F16_F16_F16>, fma>;
 263 def V_INTERP_P1LL_F16 : VOP3Inst <"v_interp_p1ll_f16", VOP3_Profile<VOP_F32_F32_F16>>;
 264 def V_INTERP_P1LV_F16 : VOP3Inst <"v_interp_p1lv_f16", VOP3_Profile<VOP_F32_F32_F16_F16>>;
 265 def V_INTERP_P2_F16   : VOP3Inst <"v_interp_p2_f16", VOP3_Profile<VOP_F16_F32_F16_F32>>;
 266 def V_MAD_F16         : VOP3Inst <"v_mad_f16", VOP3_Profile<VOP_F16_F16_F16_F16>, fmad>;
 267
 268 def V_MAD_U16 : VOP3Inst <"v_mad_u16", VOP3_Profile<VOP_I16_I16_I16_I16>>;
 269 def V_MAD_I16 : VOP3Inst <"v_mad_i16", VOP3_Profile<VOP_I16_I16_I16_I16>>;
 270
 271 }  // End isCommutable = 1
 272 } // End SubtargetPredicate = Has16BitInsts
 273
 274 let SubtargetPredicate = isVI in {
 275 def V_PERM_B32 : VOP3Inst <"v_perm_b32", VOP3_Profile<VOP_I32_I32_I32_I32>>;
 276 } // End SubtargetPredicate = isVI
 277
 278 let Predicates = [Has16BitInsts] in {
 279
 280 multiclass Ternary_i16_Pats <SDPatternOperator op1, SDPatternOperator op2,
 281                              Instruction inst, SDPatternOperator op3> {
 282 def : Pat<
 283   (op2 (op1 i16:$src0, i16:$src1), i16:$src2),
 284   (inst i16:$src0, i16:$src1, i16:$src2)
 285 >;
 286
 287 def : Pat<
 288   (i32 (op3 (op2 (op1 i16:$src0, i16:$src1), i16:$src2))),
 289   (inst i16:$src0, i16:$src1, i16:$src2)
 290 >;
 291
 292 def : Pat<
 293   (i64 (op3 (op2 (op1 i16:$src0, i16:$src1), i16:$src2))),
 294    (REG_SEQUENCE VReg_64,
 295      (inst i16:$src0, i16:$src1, i16:$src2), sub0,
 296      (V_MOV_B32_e32 (i32 0)), sub1)
 297 >;
 298 }
 299
 300 defm: Ternary_i16_Pats<mul, add, V_MAD_U16, zext>;
 301 defm: Ternary_i16_Pats<mul, add, V_MAD_I16, sext>;
 302
 303 } // End Predicates = [Has16BitInsts]
 304
 305 let SubtargetPredicate = isGFX9 in {
 306 def V_PACK_B32_F16 : VOP3Inst <"v_pack_b32_f16", VOP3_Profile<VOP_B32_F16_F16>>;
 307 def V_LSHL_ADD_U32 : VOP3Inst <"v_lshl_add_u32", VOP3_Profile<VOP_I32_I32_I32_I32>>;
 308 def V_ADD_LSHL_U32 : VOP3Inst <"v_add_lshl_u32", VOP3_Profile<VOP_I32_I32_I32_I32>>;
 309 def V_ADD3_U32 : VOP3Inst <"v_add3_u32", VOP3_Profile<VOP_I32_I32_I32_I32>>;
 310 def V_LSHL_OR_B32 : VOP3Inst <"v_lshl_or_b32", VOP3_Profile<VOP_I32_I32_I32_I32>>;
 311 def V_AND_OR_B32 : VOP3Inst <"v_and_or_b32", VOP3_Profile<VOP_I32_I32_I32_I32>>;
 312 def V_OR3_B32 : VOP3Inst <"v_or3_b32", VOP3_Profile<VOP_I32_I32_I32_I32>>;
 313
 314 def V_XAD_U32 : VOP3Inst <"v_xad_u32", VOP3_Profile<VOP_I32_I32_I32_I32>>;
 315
 316 def V_MED3_F16 : VOP3Inst <"v_med3_f16", VOP3_Profile<VOP_F16_F16_F16_F16>, AMDGPUfmed3>;
 317 def V_MED3_I16 : VOP3Inst <"v_med3_i16", VOP3_Profile<VOP_I16_I16_I16_I16>, AMDGPUsmed3>;
 318 def V_MED3_U16 : VOP3Inst <"v_med3_u16", VOP3_Profile<VOP_I16_I16_I16_I16>, AMDGPUumed3>;
 319
 320 def V_MIN3_F16 : VOP3Inst <"v_min3_f16", VOP3_Profile<VOP_F16_F16_F16_F16>, AMDGPUfmin3>;
 321 def V_MIN3_I16 : VOP3Inst <"v_min3_i16", VOP3_Profile<VOP_I16_I16_I16_I16>, AMDGPUsmin3>;
 322 def V_MIN3_U16 : VOP3Inst <"v_min3_u16", VOP3_Profile<VOP_I16_I16_I16_I16>, AMDGPUumin3>;
 323
 324 def V_MAX3_F16 : VOP3Inst <"v_max3_f16", VOP3_Profile<VOP_F16_F16_F16_F16>, AMDGPUfmax3>;
 325 def V_MAX3_I16 : VOP3Inst <"v_max3_i16", VOP3_Profile<VOP_I16_I16_I16_I16>, AMDGPUsmax3>;
 326 def V_MAX3_U16 : VOP3Inst <"v_max3_u16", VOP3_Profile<VOP_I16_I16_I16_I16>, AMDGPUumax3>;
 327 } // End SubtargetPredicate = isGFX9
 328
 329
 330 //===----------------------------------------------------------------------===//
 331 // Target
 332 //===----------------------------------------------------------------------===//
 333
 334 //===----------------------------------------------------------------------===//
 335 // SI
 336 //===----------------------------------------------------------------------===//
 337
 338 let AssemblerPredicates = [isSICI], DecoderNamespace = "SICI" in {
 339
 340 multiclass VOP3_Real_si<bits<9> op> {
 341   def _si : VOP3_Real<!cast<VOP3_Pseudo>(NAME), SIEncodingFamily.SI>,
 342             VOP3e_si <op, !cast<VOP3_Pseudo>(NAME).Pfl>;
 343 }
 344
 345 multiclass VOP3be_Real_si<bits<9> op> {
 346   def _si : VOP3_Real<!cast<VOP3_Pseudo>(NAME), SIEncodingFamily.SI>,
 347             VOP3be_si <op, !cast<VOP3_Pseudo>(NAME).Pfl>;
 348 }
 349
 350 } // End AssemblerPredicates = [isSICI], DecoderNamespace = "SICI"
 351
 352 defm V_MAD_LEGACY_F32   : VOP3_Real_si <0x140>;
 353 defm V_MAD_F32          : VOP3_Real_si <0x141>;
 354 defm V_MAD_I32_I24      : VOP3_Real_si <0x142>;
 355 defm V_MAD_U32_U24      : VOP3_Real_si <0x143>;
 356 defm V_CUBEID_F32       : VOP3_Real_si <0x144>;
 357 defm V_CUBESC_F32       : VOP3_Real_si <0x145>;
 358 defm V_CUBETC_F32       : VOP3_Real_si <0x146>;
 359 defm V_CUBEMA_F32       : VOP3_Real_si <0x147>;
 360 defm V_BFE_U32          : VOP3_Real_si <0x148>;
 361 defm V_BFE_I32          : VOP3_Real_si <0x149>;
 362 defm V_BFI_B32          : VOP3_Real_si <0x14a>;
 363 defm V_FMA_F32          : VOP3_Real_si <0x14b>;
 364 defm V_FMA_F64          : VOP3_Real_si <0x14c>;
 365 defm V_LERP_U8          : VOP3_Real_si <0x14d>;
 366 defm V_ALIGNBIT_B32     : VOP3_Real_si <0x14e>;
 367 defm V_ALIGNBYTE_B32    : VOP3_Real_si <0x14f>;
 368 defm V_MULLIT_F32       : VOP3_Real_si <0x150>;
 369 defm V_MIN3_F32         : VOP3_Real_si <0x151>;
 370 defm V_MIN3_I32         : VOP3_Real_si <0x152>;
 371 defm V_MIN3_U32         : VOP3_Real_si <0x153>;
 372 defm V_MAX3_F32         : VOP3_Real_si <0x154>;
 373 defm V_MAX3_I32         : VOP3_Real_si <0x155>;
 374 defm V_MAX3_U32         : VOP3_Real_si <0x156>;
 375 defm V_MED3_F32         : VOP3_Real_si <0x157>;
 376 defm V_MED3_I32         : VOP3_Real_si <0x158>;
 377 defm V_MED3_U32         : VOP3_Real_si <0x159>;
 378 defm V_SAD_U8           : VOP3_Real_si <0x15a>;
 379 defm V_SAD_HI_U8        : VOP3_Real_si <0x15b>;
 380 defm V_SAD_U16          : VOP3_Real_si <0x15c>;
 381 defm V_SAD_U32          : VOP3_Real_si <0x15d>;
 382 defm V_CVT_PK_U8_F32    : VOP3_Real_si <0x15e>;
 383 defm V_DIV_FIXUP_F32    : VOP3_Real_si <0x15f>;
 384 defm V_DIV_FIXUP_F64    : VOP3_Real_si <0x160>;
 385 defm V_LSHL_B64         : VOP3_Real_si <0x161>;
 386 defm V_LSHR_B64         : VOP3_Real_si <0x162>;
 387 defm V_ASHR_I64         : VOP3_Real_si <0x163>;
 388 defm V_ADD_F64          : VOP3_Real_si <0x164>;
 389 defm V_MUL_F64          : VOP3_Real_si <0x165>;
 390 defm V_MIN_F64          : VOP3_Real_si <0x166>;
 391 defm V_MAX_F64          : VOP3_Real_si <0x167>;
 392 defm V_LDEXP_F64        : VOP3_Real_si <0x168>;
 393 defm V_MUL_LO_U32       : VOP3_Real_si <0x169>;
 394 defm V_MUL_HI_U32       : VOP3_Real_si <0x16a>;
 395 defm V_MUL_LO_I32       : VOP3_Real_si <0x16b>;
 396 defm V_MUL_HI_I32       : VOP3_Real_si <0x16c>;
 397 defm V_DIV_SCALE_F32    : VOP3be_Real_si <0x16d>;
 398 defm V_DIV_SCALE_F64    : VOP3be_Real_si <0x16e>;
 399 defm V_DIV_FMAS_F32     : VOP3_Real_si <0x16f>;
 400 defm V_DIV_FMAS_F64     : VOP3_Real_si <0x170>;
 401 defm V_MSAD_U8          : VOP3_Real_si <0x171>;
 402 defm V_MQSAD_PK_U16_U8  : VOP3_Real_si <0x173>;
 403 defm V_TRIG_PREOP_F64   : VOP3_Real_si <0x174>;
 404
 405 //===----------------------------------------------------------------------===//
 406 // CI
 407 //===----------------------------------------------------------------------===//
 408
 409 multiclass VOP3_Real_ci<bits<9> op> {
 410   def _ci : VOP3_Real<!cast<VOP3_Pseudo>(NAME), SIEncodingFamily.SI>,
 411             VOP3e_si <op, !cast<VOP3_Pseudo>(NAME).Pfl> {
 412     let AssemblerPredicates = [isCIOnly];
 413     let DecoderNamespace = "CI";
 414   }
 415 }
 416
 417 multiclass VOP3be_Real_ci<bits<9> op> {
 418   def _ci : VOP3_Real<!cast<VOP3_Pseudo>(NAME), SIEncodingFamily.SI>,
 419             VOP3be_si <op, !cast<VOP3_Pseudo>(NAME).Pfl> {
 420     let AssemblerPredicates = [isCIOnly];
 421     let DecoderNamespace = "CI";
 422   }
 423 }
 424
 425 defm V_QSAD_PK_U16_U8   : VOP3_Real_ci <0x172>;
 426 defm V_MQSAD_U32_U8     : VOP3_Real_ci <0x175>;
 427 defm V_MAD_U64_U32      : VOP3be_Real_ci <0x176>;
 428 defm V_MAD_I64_I32      : VOP3be_Real_ci <0x177>;
 429
 430 //===----------------------------------------------------------------------===//
 431 // VI
 432 //===----------------------------------------------------------------------===//
 433
 434 let AssemblerPredicates = [isVI], DecoderNamespace = "VI" in {
 435
 436 multiclass VOP3_Real_vi<bits<10> op> {
 437   def _vi : VOP3_Real<!cast<VOP3_Pseudo>(NAME), SIEncodingFamily.VI>,
 438             VOP3e_vi <op, !cast<VOP3_Pseudo>(NAME).Pfl>;
 439 }
 440
 441 multiclass VOP3be_Real_vi<bits<10> op> {
 442   def _vi : VOP3_Real<!cast<VOP3_Pseudo>(NAME), SIEncodingFamily.VI>,
 443             VOP3be_vi <op, !cast<VOP3_Pseudo>(NAME).Pfl>;
 444 }
 445
 446 } // End AssemblerPredicates = [isVI], DecoderNamespace = "VI"
 447
 448 defm V_MAD_U64_U32      : VOP3be_Real_vi <0x1E8>;
 449 defm V_MAD_I64_I32      : VOP3be_Real_vi <0x1E9>;
 450
 451 defm V_MAD_LEGACY_F32   : VOP3_Real_vi <0x1c0>;
 452 defm V_MAD_F32          : VOP3_Real_vi <0x1c1>;
 453 defm V_MAD_I32_I24      : VOP3_Real_vi <0x1c2>;
 454 defm V_MAD_U32_U24      : VOP3_Real_vi <0x1c3>;
 455 defm V_CUBEID_F32       : VOP3_Real_vi <0x1c4>;
 456 defm V_CUBESC_F32       : VOP3_Real_vi <0x1c5>;
 457 defm V_CUBETC_F32       : VOP3_Real_vi <0x1c6>;
 458 defm V_CUBEMA_F32       : VOP3_Real_vi <0x1c7>;
 459 defm V_BFE_U32          : VOP3_Real_vi <0x1c8>;
 460 defm V_BFE_I32          : VOP3_Real_vi <0x1c9>;
 461 defm V_BFI_B32          : VOP3_Real_vi <0x1ca>;
 462 defm V_FMA_F32          : VOP3_Real_vi <0x1cb>;
 463 defm V_FMA_F64          : VOP3_Real_vi <0x1cc>;
 464 defm V_LERP_U8          : VOP3_Real_vi <0x1cd>;
 465 defm V_ALIGNBIT_B32     : VOP3_Real_vi <0x1ce>;
 466 defm V_ALIGNBYTE_B32    : VOP3_Real_vi <0x1cf>;
 467 defm V_MIN3_F32         : VOP3_Real_vi <0x1d0>;
 468 defm V_MIN3_I32         : VOP3_Real_vi <0x1d1>;
 469 defm V_MIN3_U32         : VOP3_Real_vi <0x1d2>;
 470 defm V_MAX3_F32         : VOP3_Real_vi <0x1d3>;
 471 defm V_MAX3_I32         : VOP3_Real_vi <0x1d4>;
 472 defm V_MAX3_U32         : VOP3_Real_vi <0x1d5>;
 473 defm V_MED3_F32         : VOP3_Real_vi <0x1d6>;
 474 defm V_MED3_I32         : VOP3_Real_vi <0x1d7>;
 475 defm V_MED3_U32         : VOP3_Real_vi <0x1d8>;
 476 defm V_SAD_U8           : VOP3_Real_vi <0x1d9>;
 477 defm V_SAD_HI_U8        : VOP3_Real_vi <0x1da>;
 478 defm V_SAD_U16          : VOP3_Real_vi <0x1db>;
 479 defm V_SAD_U32          : VOP3_Real_vi <0x1dc>;
 480 defm V_CVT_PK_U8_F32    : VOP3_Real_vi <0x1dd>;
 481 defm V_DIV_FIXUP_F32    : VOP3_Real_vi <0x1de>;
 482 defm V_DIV_FIXUP_F64    : VOP3_Real_vi <0x1df>;
 483 defm V_DIV_SCALE_F32    : VOP3be_Real_vi <0x1e0>;
 484 defm V_DIV_SCALE_F64    : VOP3be_Real_vi <0x1e1>;
 485 defm V_DIV_FMAS_F32     : VOP3_Real_vi <0x1e2>;
 486 defm V_DIV_FMAS_F64     : VOP3_Real_vi <0x1e3>;
 487 defm V_MSAD_U8          : VOP3_Real_vi <0x1e4>;
 488 defm V_QSAD_PK_U16_U8   : VOP3_Real_vi <0x1e5>;
 489 defm V_MQSAD_PK_U16_U8  : VOP3_Real_vi <0x1e6>;
 490 defm V_MQSAD_U32_U8     : VOP3_Real_vi <0x1e7>;
 491
 492 defm V_MAD_F16          : VOP3_Real_vi <0x1ea>;
 493 defm V_MAD_U16          : VOP3_Real_vi <0x1eb>;
 494 defm V_MAD_I16          : VOP3_Real_vi <0x1ec>;
 495
 496 defm V_PERM_B32         : VOP3_Real_vi <0x1ed>;
 497
 498 defm V_FMA_F16          : VOP3_Real_vi <0x1ee>;
 499 defm V_DIV_FIXUP_F16    : VOP3_Real_vi <0x1ef>;
 500
 501 defm V_INTERP_P1LL_F16  : VOP3_Real_vi <0x274>;
 502 defm V_INTERP_P1LV_F16  : VOP3_Real_vi <0x275>;
 503 defm V_INTERP_P2_F16    : VOP3_Real_vi <0x276>;
 504 defm V_ADD_F64          : VOP3_Real_vi <0x280>;
 505 defm V_MUL_F64          : VOP3_Real_vi <0x281>;
 506 defm V_MIN_F64          : VOP3_Real_vi <0x282>;
 507 defm V_MAX_F64          : VOP3_Real_vi <0x283>;
 508 defm V_LDEXP_F64        : VOP3_Real_vi <0x284>;
 509 defm V_MUL_LO_U32       : VOP3_Real_vi <0x285>;
 510
 511 // removed from VI as identical to V_MUL_LO_U32
 512 let isAsmParserOnly = 1 in {
 513 defm V_MUL_LO_I32       : VOP3_Real_vi <0x285>;
 514 }
 515
 516 defm V_MUL_HI_U32       : VOP3_Real_vi <0x286>;
 517 defm V_MUL_HI_I32       : VOP3_Real_vi <0x287>;
 518
 519 defm V_LSHLREV_B64      : VOP3_Real_vi <0x28f>;
 520 defm V_LSHRREV_B64      : VOP3_Real_vi <0x290>;
 521 defm V_ASHRREV_I64      : VOP3_Real_vi <0x291>;
 522 defm V_TRIG_PREOP_F64   : VOP3_Real_vi <0x292>;
 523
 524 defm V_LSHL_ADD_U32 : VOP3_Real_vi <0x1fd>;
 525 defm V_ADD_LSHL_U32 : VOP3_Real_vi <0x1fe>;
 526 defm V_ADD3_U32 : VOP3_Real_vi <0x1ff>;
 527 defm V_LSHL_OR_B32 : VOP3_Real_vi <0x200>;
 528 defm V_AND_OR_B32 : VOP3_Real_vi <0x201>;
 529 defm V_OR3_B32 : VOP3_Real_vi <0x202>;
 530 defm V_PACK_B32_F16 : VOP3_Real_vi <0x2a0>;
 531
 532 defm V_XAD_U32 : VOP3_Real_vi <0x1f3>;
 533
 534 defm V_MIN3_F16 : VOP3_Real_vi <0x1f4>;
 535 defm V_MIN3_I16 : VOP3_Real_vi <0x1f5>;
 536 defm V_MIN3_U16 : VOP3_Real_vi <0x1f6>;
 537
 538 defm V_MAX3_F16 : VOP3_Real_vi <0x1f7>;
 539 defm V_MAX3_I16 : VOP3_Real_vi <0x1f8>;
 540 defm V_MAX3_U16 : VOP3_Real_vi <0x1f9>;
 541
 542 defm V_MED3_F16 : VOP3_Real_vi <0x1fa>;
 543 defm V_MED3_I16 : VOP3_Real_vi <0x1fb>;
 544 defm V_MED3_U16 : VOP3_Real_vi <0x1fc>;