contrib/llvm/lib/Target/AMDGPU/VOP3Instructions.td

   1 //===-- VOP3Instructions.td - Vector Instruction Defintions ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // VOP3 Classes
  12 //===----------------------------------------------------------------------===//
  13
  14 class getVOP3ModPat<VOPProfile P, SDPatternOperator node> {
  15   list<dag> ret3 = [(set P.DstVT:$vdst,
  16     (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp, i32:$omod)),
  17           (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
  18           (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))))];
  19
  20   list<dag> ret2 = [(set P.DstVT:$vdst,
  21     (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp, i32:$omod)),
  22           (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))];
  23
  24   list<dag> ret1 = [(set P.DstVT:$vdst,
  25     (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp, i32:$omod))))];
  26
  27   list<dag> ret = !if(!eq(P.NumSrcArgs, 3), ret3,
  28                   !if(!eq(P.NumSrcArgs, 2), ret2,
  29                   ret1));
  30 }
  31
  32 class getVOP3PModPat<VOPProfile P, SDPatternOperator node> {
  33   list<dag> ret3 = [(set P.DstVT:$vdst,
  34     (node (P.Src0VT !if(P.HasClamp, (VOP3PMods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp),
  35                                     (VOP3PMods P.Src0VT:$src0, i32:$src0_modifiers))),
  36           (P.Src1VT (VOP3PMods P.Src1VT:$src1, i32:$src1_modifiers)),
  37           (P.Src2VT (VOP3PMods P.Src2VT:$src2, i32:$src2_modifiers))))];
  38
  39   list<dag> ret2 = [(set P.DstVT:$vdst,
  40     (node !if(P.HasClamp, (P.Src0VT (VOP3PMods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp)),
  41                           (P.Src0VT (VOP3PMods P.Src0VT:$src0, i32:$src0_modifiers))),
  42           (P.Src1VT (VOP3PMods P.Src1VT:$src1, i32:$src1_modifiers))))];
  43
  44   list<dag> ret1 = [(set P.DstVT:$vdst,
  45     (node (P.Src0VT (VOP3PMods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp))))];
  46
  47   list<dag> ret = !if(!eq(P.NumSrcArgs, 3), ret3,
  48                   !if(!eq(P.NumSrcArgs, 2), ret2,
  49                   ret1));
  50 }
  51
  52 class getVOP3Pat<VOPProfile P, SDPatternOperator node> {
  53   list<dag> ret3 = [(set P.DstVT:$vdst, (node P.Src0VT:$src0, P.Src1VT:$src1, P.Src2VT:$src2))];
  54   list<dag> ret2 = [(set P.DstVT:$vdst, (node P.Src0VT:$src0, P.Src1VT:$src1))];
  55   list<dag> ret1 = [(set P.DstVT:$vdst, (node P.Src0VT:$src0))];
  56   list<dag> ret = !if(!eq(P.NumSrcArgs, 3), ret3,
  57                   !if(!eq(P.NumSrcArgs, 2), ret2,
  58                   ret1));
  59 }
  60
  61 class VOP3Inst<string OpName, VOPProfile P, SDPatternOperator node = null_frag, bit VOP3Only = 0> :
  62   VOP3_Pseudo<OpName, P,
  63     !if(P.HasModifiers, getVOP3ModPat<P, node>.ret, getVOP3Pat<P, node>.ret),
  64     VOP3Only>;
  65
  66 // Special case for v_div_fmas_{f32|f64}, since it seems to be the
  67 // only VOP instruction that implicitly reads VCC.
  68 let Asm64 = " $vdst, $src0_modifiers, $src1_modifiers, $src2_modifiers$clamp$omod" in {
  69 def VOP_F32_F32_F32_F32_VCC : VOPProfile<[f32, f32, f32, f32]> {
  70   let Outs64 = (outs DstRC.RegClass:$vdst);
  71 }
  72 def VOP_F64_F64_F64_F64_VCC : VOPProfile<[f64, f64, f64, f64]> {
  73   let Outs64 = (outs DstRC.RegClass:$vdst);
  74 }
  75 }
  76
  77 class getVOP3VCC<VOPProfile P, SDPatternOperator node> {
  78   list<dag> ret =
  79     [(set P.DstVT:$vdst,
  80       (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp, i32:$omod)),
  81             (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
  82             (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers)),
  83             (i1 VCC)))];
  84 }
  85
  86 class VOP3_Profile<VOPProfile P> : VOPProfile<P.ArgVT> {
  87   // FIXME: Hack to stop printing _e64
  88   let Outs64 = (outs DstRC.RegClass:$vdst);
  89   let Asm64 = " " # P.Asm64;
  90 }
  91
  92 class VOP3b_Profile<ValueType vt> : VOPProfile<[vt, vt, vt, vt]> {
  93   // v_div_scale_{f32|f64} do not support input modifiers.
  94   let HasModifiers = 0;
  95   let Outs64 = (outs DstRC:$vdst, SReg_64:$sdst);
  96   let Asm64 = " $vdst, $sdst, $src0, $src1, $src2";
  97 }
  98
  99 def VOP3b_F32_I1_F32_F32_F32 : VOP3b_Profile<f32> {
 100   // FIXME: Hack to stop printing _e64
 101   let DstRC = RegisterOperand<VGPR_32>;
 102 }
 103
 104 def VOP3b_F64_I1_F64_F64_F64 : VOP3b_Profile<f64> {
 105   // FIXME: Hack to stop printing _e64
 106   let DstRC = RegisterOperand<VReg_64>;
 107 }
 108
 109 def VOP3b_I64_I1_I32_I32_I64 : VOPProfile<[i64, i32, i32, i64]> {
 110   // FIXME: Hack to stop printing _e64
 111   let DstRC = RegisterOperand<VReg_64>;
 112
 113   let Outs64 = (outs DstRC:$vdst, SReg_64:$sdst);
 114   let Asm64 = " $vdst, $sdst, $src0, $src1, $src2";
 115 }
 116
 117 //===----------------------------------------------------------------------===//
 118 // VOP3 Instructions
 119 //===----------------------------------------------------------------------===//
 120
 121 let isCommutable = 1 in {
 122
 123 def V_MAD_LEGACY_F32 : VOP3Inst <"v_mad_legacy_f32", VOP3_Profile<VOP_F32_F32_F32_F32>>;
 124 def V_MAD_F32 : VOP3Inst <"v_mad_f32", VOP3_Profile<VOP_F32_F32_F32_F32>, fmad>;
 125 def V_MAD_I32_I24 : VOP3Inst <"v_mad_i32_i24", VOP3_Profile<VOP_I32_I32_I32_I32>, AMDGPUmad_i24>;
 126 def V_MAD_U32_U24 : VOP3Inst <"v_mad_u32_u24", VOP3_Profile<VOP_I32_I32_I32_I32>, AMDGPUmad_u24>;
 127 def V_FMA_F32 : VOP3Inst <"v_fma_f32", VOP3_Profile<VOP_F32_F32_F32_F32>, fma>;
 128 def V_FMA_F64 : VOP3Inst <"v_fma_f64", VOP3_Profile<VOP_F64_F64_F64_F64>, fma>;
 129 def V_LERP_U8 : VOP3Inst <"v_lerp_u8", VOP3_Profile<VOP_I32_I32_I32_I32>, int_amdgcn_lerp>;
 130
 131 let SchedRW = [WriteDoubleAdd] in {
 132 def V_ADD_F64 : VOP3Inst <"v_add_f64", VOP3_Profile<VOP_F64_F64_F64>, fadd, 1>;
 133 def V_MUL_F64 : VOP3Inst <"v_mul_f64", VOP3_Profile<VOP_F64_F64_F64>, fmul, 1>;
 134 def V_MIN_F64 : VOP3Inst <"v_min_f64", VOP3_Profile<VOP_F64_F64_F64>, fminnum, 1>;
 135 def V_MAX_F64 : VOP3Inst <"v_max_f64", VOP3_Profile<VOP_F64_F64_F64>, fmaxnum, 1>;
 136 } // End SchedRW = [WriteDoubleAdd]
 137
 138 let SchedRW = [WriteQuarterRate32] in {
 139 def V_MUL_LO_U32 : VOP3Inst <"v_mul_lo_u32", VOP3_Profile<VOP_I32_I32_I32>>;
 140 def V_MUL_HI_U32 : VOP3Inst <"v_mul_hi_u32", VOP3_Profile<VOP_I32_I32_I32>, mulhu>;
 141 def V_MUL_LO_I32 : VOP3Inst <"v_mul_lo_i32", VOP3_Profile<VOP_I32_I32_I32>>;
 142 def V_MUL_HI_I32 : VOP3Inst <"v_mul_hi_i32", VOP3_Profile<VOP_I32_I32_I32>, mulhs>;
 143 } // End SchedRW = [WriteQuarterRate32]
 144
 145 let Uses = [VCC, EXEC] in {
 146 // v_div_fmas_f32:
 147 //   result = src0 * src1 + src2
 148 //   if (vcc)
 149 //     result *= 2^32
 150 //
 151 def V_DIV_FMAS_F32 : VOP3_Pseudo <"v_div_fmas_f32", VOP_F32_F32_F32_F32_VCC,
 152   getVOP3VCC<VOP_F32_F32_F32_F32_VCC, AMDGPUdiv_fmas>.ret> {
 153   let SchedRW = [WriteFloatFMA];
 154 }
 155 // v_div_fmas_f64:
 156 //   result = src0 * src1 + src2
 157 //   if (vcc)
 158 //     result *= 2^64
 159 //
 160 def V_DIV_FMAS_F64 : VOP3_Pseudo <"v_div_fmas_f64", VOP_F64_F64_F64_F64_VCC,
 161   getVOP3VCC<VOP_F64_F64_F64_F64_VCC, AMDGPUdiv_fmas>.ret> {
 162   let SchedRW = [WriteDouble];
 163 }
 164 } // End Uses = [VCC, EXEC]
 165
 166 } // End isCommutable = 1
 167
 168 def V_CUBEID_F32 : VOP3Inst <"v_cubeid_f32", VOP3_Profile<VOP_F32_F32_F32_F32>, int_amdgcn_cubeid>;
 169 def V_CUBESC_F32 : VOP3Inst <"v_cubesc_f32", VOP3_Profile<VOP_F32_F32_F32_F32>, int_amdgcn_cubesc>;
 170 def V_CUBETC_F32 : VOP3Inst <"v_cubetc_f32", VOP3_Profile<VOP_F32_F32_F32_F32>, int_amdgcn_cubetc>;
 171 def V_CUBEMA_F32 : VOP3Inst <"v_cubema_f32", VOP3_Profile<VOP_F32_F32_F32_F32>, int_amdgcn_cubema>;
 172 def V_BFE_U32 : VOP3Inst <"v_bfe_u32", VOP3_Profile<VOP_I32_I32_I32_I32>, AMDGPUbfe_u32>;
 173 def V_BFE_I32 : VOP3Inst <"v_bfe_i32", VOP3_Profile<VOP_I32_I32_I32_I32>, AMDGPUbfe_i32>;
 174 def V_BFI_B32 : VOP3Inst <"v_bfi_b32", VOP3_Profile<VOP_I32_I32_I32_I32>, AMDGPUbfi>;
 175 def V_ALIGNBIT_B32 : VOP3Inst <"v_alignbit_b32", VOP3_Profile<VOP_I32_I32_I32_I32>, int_amdgcn_alignbit>;
 176 def V_ALIGNBYTE_B32 : VOP3Inst <"v_alignbyte_b32", VOP3_Profile<VOP_I32_I32_I32_I32>, int_amdgcn_alignbyte>;
 177 def V_MIN3_F32 : VOP3Inst <"v_min3_f32", VOP3_Profile<VOP_F32_F32_F32_F32>, AMDGPUfmin3>;
 178 def V_MIN3_I32 : VOP3Inst <"v_min3_i32", VOP3_Profile<VOP_I32_I32_I32_I32>, AMDGPUsmin3>;
 179 def V_MIN3_U32 : VOP3Inst <"v_min3_u32", VOP3_Profile<VOP_I32_I32_I32_I32>, AMDGPUumin3>;
 180 def V_MAX3_F32 : VOP3Inst <"v_max3_f32", VOP3_Profile<VOP_F32_F32_F32_F32>, AMDGPUfmax3>;
 181 def V_MAX3_I32 : VOP3Inst <"v_max3_i32", VOP3_Profile<VOP_I32_I32_I32_I32>, AMDGPUsmax3>;
 182 def V_MAX3_U32 : VOP3Inst <"v_max3_u32", VOP3_Profile<VOP_I32_I32_I32_I32>, AMDGPUumax3>;
 183 def V_MED3_F32 : VOP3Inst <"v_med3_f32", VOP3_Profile<VOP_F32_F32_F32_F32>, AMDGPUfmed3>;
 184 def V_MED3_I32 : VOP3Inst <"v_med3_i32", VOP3_Profile<VOP_I32_I32_I32_I32>, AMDGPUsmed3>;
 185 def V_MED3_U32 : VOP3Inst <"v_med3_u32", VOP3_Profile<VOP_I32_I32_I32_I32>, AMDGPUumed3>;
 186 def V_SAD_U8 : VOP3Inst <"v_sad_u8", VOP3_Profile<VOP_I32_I32_I32_I32>, int_amdgcn_sad_u8>;
 187 def V_SAD_HI_U8 : VOP3Inst <"v_sad_hi_u8", VOP3_Profile<VOP_I32_I32_I32_I32>, int_amdgcn_sad_hi_u8>;
 188 def V_SAD_U16 : VOP3Inst <"v_sad_u16", VOP3_Profile<VOP_I32_I32_I32_I32>, int_amdgcn_sad_u16>;
 189 def V_SAD_U32 : VOP3Inst <"v_sad_u32", VOP3_Profile<VOP_I32_I32_I32_I32>>;
 190 def V_CVT_PK_U8_F32 : VOP3Inst<"v_cvt_pk_u8_f32", VOP3_Profile<VOP_I32_F32_I32_I32>, int_amdgcn_cvt_pk_u8_f32>;
 191 def V_DIV_FIXUP_F32 : VOP3Inst <"v_div_fixup_f32", VOP3_Profile<VOP_F32_F32_F32_F32>, AMDGPUdiv_fixup>;
 192
 193 let SchedRW = [WriteDoubleAdd] in {
 194 def V_DIV_FIXUP_F64 : VOP3Inst <"v_div_fixup_f64", VOP3_Profile<VOP_F64_F64_F64_F64>, AMDGPUdiv_fixup>;
 195 def V_LDEXP_F64 : VOP3Inst <"v_ldexp_f64", VOP3_Profile<VOP_F64_F64_I32>, AMDGPUldexp, 1>;
 196 } // End SchedRW = [WriteDoubleAdd]
 197
 198 def V_DIV_SCALE_F32 : VOP3_Pseudo <"v_div_scale_f32", VOP3b_F32_I1_F32_F32_F32, [], 1> {
 199   let SchedRW = [WriteFloatFMA, WriteSALU];
 200   let hasExtraSrcRegAllocReq = 1;
 201   let AsmMatchConverter = "";
 202 }
 203
 204 // Double precision division pre-scale.
 205 def V_DIV_SCALE_F64 : VOP3_Pseudo <"v_div_scale_f64", VOP3b_F64_I1_F64_F64_F64, [], 1> {
 206   let SchedRW = [WriteDouble, WriteSALU];
 207   let hasExtraSrcRegAllocReq = 1;
 208   let AsmMatchConverter = "";
 209 }
 210
 211 def V_MSAD_U8 : VOP3Inst <"v_msad_u8", VOP3_Profile<VOP_I32_I32_I32_I32>, int_amdgcn_msad_u8>;
 212
 213 let Constraints = "@earlyclobber $vdst" in {
 214 def V_MQSAD_PK_U16_U8 : VOP3Inst <"v_mqsad_pk_u16_u8", VOP3_Profile<VOP_I64_I64_I32_I64>, int_amdgcn_mqsad_pk_u16_u8>;
 215 } // End Constraints = "@earlyclobber $vdst"
 216
 217 def V_TRIG_PREOP_F64 : VOP3Inst <"v_trig_preop_f64", VOP3_Profile<VOP_F64_F64_I32>, AMDGPUtrig_preop> {
 218   let SchedRW = [WriteDouble];
 219 }
 220
 221 // These instructions only exist on SI and CI
 222 let SubtargetPredicate = isSICI in {
 223 def V_LSHL_B64 : VOP3Inst <"v_lshl_b64", VOP3_Profile<VOP_I64_I64_I32>>;
 224 def V_LSHR_B64 : VOP3Inst <"v_lshr_b64", VOP3_Profile<VOP_I64_I64_I32>>;
 225 def V_ASHR_I64 : VOP3Inst <"v_ashr_i64", VOP3_Profile<VOP_I64_I64_I32>>;
 226 def V_MULLIT_F32 : VOP3Inst <"v_mullit_f32", VOP3_Profile<VOP_F32_F32_F32_F32>>;
 227 } // End SubtargetPredicate = isSICI
 228
 229 let SubtargetPredicate = isVI in {
 230 def V_LSHLREV_B64 : VOP3Inst <"v_lshlrev_b64", VOP3_Profile<VOP_I64_I32_I64>>;
 231 def V_LSHRREV_B64 : VOP3Inst <"v_lshrrev_b64", VOP3_Profile<VOP_I64_I32_I64>>;
 232 def V_ASHRREV_I64 : VOP3Inst <"v_ashrrev_i64", VOP3_Profile<VOP_I64_I32_I64>>;
 233 } // End SubtargetPredicate = isVI
 234
 235
 236 let SubtargetPredicate = isCIVI in {
 237
 238 let Constraints = "@earlyclobber $vdst" in {
 239 def V_QSAD_PK_U16_U8 : VOP3Inst <"v_qsad_pk_u16_u8", VOP3_Profile<VOP_I64_I64_I32_I64>, int_amdgcn_qsad_pk_u16_u8>;
 240 def V_MQSAD_U32_U8 : VOP3Inst <"v_mqsad_u32_u8", VOP3_Profile<VOP_V4I32_I64_I32_V4I32>, int_amdgcn_mqsad_u32_u8>;
 241 } // End Constraints = "@earlyclobber $vdst"
 242
 243 let isCommutable = 1 in {
 244 def V_MAD_U64_U32 : VOP3Inst <"v_mad_u64_u32", VOP3b_I64_I1_I32_I32_I64>;
 245 def V_MAD_I64_I32 : VOP3Inst <"v_mad_i64_i32", VOP3b_I64_I1_I32_I32_I64>;
 246 } // End isCommutable = 1
 247
 248 } // End SubtargetPredicate = isCIVI
 249
 250
 251 let SubtargetPredicate = Has16BitInsts in {
 252
 253 def V_DIV_FIXUP_F16   : VOP3Inst <"v_div_fixup_f16", VOP3_Profile<VOP_F16_F16_F16_F16>, AMDGPUdiv_fixup>;
 254
 255 let isCommutable = 1 in {
 256
 257 def V_FMA_F16         : VOP3Inst <"v_fma_f16", VOP3_Profile<VOP_F16_F16_F16_F16>, fma>;
 258 def V_INTERP_P1LL_F16 : VOP3Inst <"v_interp_p1ll_f16", VOP3_Profile<VOP_F32_F32_F16>>;
 259 def V_INTERP_P1LV_F16 : VOP3Inst <"v_interp_p1lv_f16", VOP3_Profile<VOP_F32_F32_F16_F16>>;
 260 def V_INTERP_P2_F16   : VOP3Inst <"v_interp_p2_f16", VOP3_Profile<VOP_F16_F32_F16_F32>>;
 261 def V_MAD_F16         : VOP3Inst <"v_mad_f16", VOP3_Profile<VOP_F16_F16_F16_F16>, fmad>;
 262
 263 def V_MAD_U16 : VOP3Inst <"v_mad_u16", VOP3_Profile<VOP_I16_I16_I16_I16>>;
 264 def V_MAD_I16 : VOP3Inst <"v_mad_i16", VOP3_Profile<VOP_I16_I16_I16_I16>>;
 265
 266 }  // End isCommutable = 1
 267 } // End SubtargetPredicate = Has16BitInsts
 268
 269 let SubtargetPredicate = isVI in {
 270 def V_PERM_B32 : VOP3Inst <"v_perm_b32", VOP3_Profile<VOP_I32_I32_I32_I32>>;
 271 } // End SubtargetPredicate = isVI
 272
 273 let Predicates = [Has16BitInsts] in {
 274
 275 multiclass Ternary_i16_Pats <SDPatternOperator op1, SDPatternOperator op2,
 276                              Instruction inst, SDPatternOperator op3> {
 277 def : Pat<
 278   (op2 (op1 i16:$src0, i16:$src1), i16:$src2),
 279   (inst i16:$src0, i16:$src1, i16:$src2)
 280 >;
 281
 282 def : Pat<
 283   (i32 (op3 (op2 (op1 i16:$src0, i16:$src1), i16:$src2))),
 284   (inst i16:$src0, i16:$src1, i16:$src2)
 285 >;
 286
 287 def : Pat<
 288   (i64 (op3 (op2 (op1 i16:$src0, i16:$src1), i16:$src2))),
 289    (REG_SEQUENCE VReg_64,
 290      (inst i16:$src0, i16:$src1, i16:$src2), sub0,
 291      (V_MOV_B32_e32 (i32 0)), sub1)
 292 >;
 293 }
 294
 295 defm: Ternary_i16_Pats<mul, add, V_MAD_U16, zext>;
 296 defm: Ternary_i16_Pats<mul, add, V_MAD_I16, sext>;
 297
 298 } // End Predicates = [Has16BitInsts]
 299
 300 let SubtargetPredicate = isGFX9 in {
 301 def V_PACK_B32_F16 : VOP3Inst <"v_pack_b32_f16", VOP3_Profile<VOP_B32_F16_F16>>;
 302 def V_LSHL_ADD_U32 : VOP3Inst <"v_lshl_add_u32", VOP3_Profile<VOP_I32_I32_I32_I32>>;
 303 def V_ADD_LSHL_U32 : VOP3Inst <"v_add_lshl_u32", VOP3_Profile<VOP_I32_I32_I32_I32>>;
 304 def V_ADD3_U32 : VOP3Inst <"v_add3_u32", VOP3_Profile<VOP_I32_I32_I32_I32>>;
 305 def V_LSHL_OR_B32 : VOP3Inst <"v_lshl_or_b32", VOP3_Profile<VOP_I32_I32_I32_I32>>;
 306 def V_AND_OR_B32 : VOP3Inst <"v_and_or_b32", VOP3_Profile<VOP_I32_I32_I32_I32>>;
 307 def V_OR3_B32 : VOP3Inst <"v_or3_b32", VOP3_Profile<VOP_I32_I32_I32_I32>>;
 308
 309 def V_XAD_U32 : VOP3Inst <"v_xad_u32", VOP3_Profile<VOP_I32_I32_I32_I32>>;
 310
 311 def V_MED3_F16 : VOP3Inst <"v_med3_f16", VOP3_Profile<VOP_F16_F16_F16_F16>, AMDGPUfmed3>;
 312 def V_MED3_I16 : VOP3Inst <"v_med3_i16", VOP3_Profile<VOP_I16_I16_I16_I16>, AMDGPUsmed3>;
 313 def V_MED3_U16 : VOP3Inst <"v_med3_u16", VOP3_Profile<VOP_I16_I16_I16_I16>, AMDGPUumed3>;
 314
 315 def V_MIN3_F16 : VOP3Inst <"v_min3_f16", VOP3_Profile<VOP_F16_F16_F16_F16>, AMDGPUfmin3>;
 316 def V_MIN3_I16 : VOP3Inst <"v_min3_i16", VOP3_Profile<VOP_I16_I16_I16_I16>, AMDGPUsmin3>;
 317 def V_MIN3_U16 : VOP3Inst <"v_min3_u16", VOP3_Profile<VOP_I16_I16_I16_I16>, AMDGPUumin3>;
 318
 319 def V_MAX3_F16 : VOP3Inst <"v_max3_f16", VOP3_Profile<VOP_F16_F16_F16_F16>, AMDGPUfmax3>;
 320 def V_MAX3_I16 : VOP3Inst <"v_max3_i16", VOP3_Profile<VOP_I16_I16_I16_I16>, AMDGPUsmax3>;
 321 def V_MAX3_U16 : VOP3Inst <"v_max3_u16", VOP3_Profile<VOP_I16_I16_I16_I16>, AMDGPUumax3>;
 322 } // End SubtargetPredicate = isGFX9
 323
 324
 325 //===----------------------------------------------------------------------===//
 326 // Target
 327 //===----------------------------------------------------------------------===//
 328
 329 //===----------------------------------------------------------------------===//
 330 // SI
 331 //===----------------------------------------------------------------------===//
 332
 333 let AssemblerPredicates = [isSICI], DecoderNamespace = "SICI" in {
 334
 335 multiclass VOP3_Real_si<bits<9> op> {
 336   def _si : VOP3_Real<!cast<VOP3_Pseudo>(NAME), SIEncodingFamily.SI>,
 337             VOP3e_si <op, !cast<VOP3_Pseudo>(NAME).Pfl>;
 338 }
 339
 340 multiclass VOP3be_Real_si<bits<9> op> {
 341   def _si : VOP3_Real<!cast<VOP3_Pseudo>(NAME), SIEncodingFamily.SI>,
 342             VOP3be_si <op, !cast<VOP3_Pseudo>(NAME).Pfl>;
 343 }
 344
 345 } // End AssemblerPredicates = [isSICI], DecoderNamespace = "SICI"
 346
 347 defm V_MAD_LEGACY_F32   : VOP3_Real_si <0x140>;
 348 defm V_MAD_F32          : VOP3_Real_si <0x141>;
 349 defm V_MAD_I32_I24      : VOP3_Real_si <0x142>;
 350 defm V_MAD_U32_U24      : VOP3_Real_si <0x143>;
 351 defm V_CUBEID_F32       : VOP3_Real_si <0x144>;
 352 defm V_CUBESC_F32       : VOP3_Real_si <0x145>;
 353 defm V_CUBETC_F32       : VOP3_Real_si <0x146>;
 354 defm V_CUBEMA_F32       : VOP3_Real_si <0x147>;
 355 defm V_BFE_U32          : VOP3_Real_si <0x148>;
 356 defm V_BFE_I32          : VOP3_Real_si <0x149>;
 357 defm V_BFI_B32          : VOP3_Real_si <0x14a>;
 358 defm V_FMA_F32          : VOP3_Real_si <0x14b>;
 359 defm V_FMA_F64          : VOP3_Real_si <0x14c>;
 360 defm V_LERP_U8          : VOP3_Real_si <0x14d>;
 361 defm V_ALIGNBIT_B32     : VOP3_Real_si <0x14e>;
 362 defm V_ALIGNBYTE_B32    : VOP3_Real_si <0x14f>;
 363 defm V_MULLIT_F32       : VOP3_Real_si <0x150>;
 364 defm V_MIN3_F32         : VOP3_Real_si <0x151>;
 365 defm V_MIN3_I32         : VOP3_Real_si <0x152>;
 366 defm V_MIN3_U32         : VOP3_Real_si <0x153>;
 367 defm V_MAX3_F32         : VOP3_Real_si <0x154>;
 368 defm V_MAX3_I32         : VOP3_Real_si <0x155>;
 369 defm V_MAX3_U32         : VOP3_Real_si <0x156>;
 370 defm V_MED3_F32         : VOP3_Real_si <0x157>;
 371 defm V_MED3_I32         : VOP3_Real_si <0x158>;
 372 defm V_MED3_U32         : VOP3_Real_si <0x159>;
 373 defm V_SAD_U8           : VOP3_Real_si <0x15a>;
 374 defm V_SAD_HI_U8        : VOP3_Real_si <0x15b>;
 375 defm V_SAD_U16          : VOP3_Real_si <0x15c>;
 376 defm V_SAD_U32          : VOP3_Real_si <0x15d>;
 377 defm V_CVT_PK_U8_F32    : VOP3_Real_si <0x15e>;
 378 defm V_DIV_FIXUP_F32    : VOP3_Real_si <0x15f>;
 379 defm V_DIV_FIXUP_F64    : VOP3_Real_si <0x160>;
 380 defm V_LSHL_B64         : VOP3_Real_si <0x161>;
 381 defm V_LSHR_B64         : VOP3_Real_si <0x162>;
 382 defm V_ASHR_I64         : VOP3_Real_si <0x163>;
 383 defm V_ADD_F64          : VOP3_Real_si <0x164>;
 384 defm V_MUL_F64          : VOP3_Real_si <0x165>;
 385 defm V_MIN_F64          : VOP3_Real_si <0x166>;
 386 defm V_MAX_F64          : VOP3_Real_si <0x167>;
 387 defm V_LDEXP_F64        : VOP3_Real_si <0x168>;
 388 defm V_MUL_LO_U32       : VOP3_Real_si <0x169>;
 389 defm V_MUL_HI_U32       : VOP3_Real_si <0x16a>;
 390 defm V_MUL_LO_I32       : VOP3_Real_si <0x16b>;
 391 defm V_MUL_HI_I32       : VOP3_Real_si <0x16c>;
 392 defm V_DIV_SCALE_F32    : VOP3be_Real_si <0x16d>;
 393 defm V_DIV_SCALE_F64    : VOP3be_Real_si <0x16e>;
 394 defm V_DIV_FMAS_F32     : VOP3_Real_si <0x16f>;
 395 defm V_DIV_FMAS_F64     : VOP3_Real_si <0x170>;
 396 defm V_MSAD_U8          : VOP3_Real_si <0x171>;
 397 defm V_MQSAD_PK_U16_U8  : VOP3_Real_si <0x173>;
 398 defm V_TRIG_PREOP_F64   : VOP3_Real_si <0x174>;
 399
 400 //===----------------------------------------------------------------------===//
 401 // CI
 402 //===----------------------------------------------------------------------===//
 403
 404 multiclass VOP3_Real_ci<bits<9> op> {
 405   def _ci : VOP3_Real<!cast<VOP3_Pseudo>(NAME), SIEncodingFamily.SI>,
 406             VOP3e_si <op, !cast<VOP3_Pseudo>(NAME).Pfl> {
 407     let AssemblerPredicates = [isCIOnly];
 408     let DecoderNamespace = "CI";
 409   }
 410 }
 411
 412 multiclass VOP3be_Real_ci<bits<9> op> {
 413   def _ci : VOP3_Real<!cast<VOP3_Pseudo>(NAME), SIEncodingFamily.SI>,
 414             VOP3be_si <op, !cast<VOP3_Pseudo>(NAME).Pfl> {
 415     let AssemblerPredicates = [isCIOnly];
 416     let DecoderNamespace = "CI";
 417   }
 418 }
 419
 420 defm V_QSAD_PK_U16_U8   : VOP3_Real_ci <0x172>;
 421 defm V_MQSAD_U32_U8     : VOP3_Real_ci <0x175>;
 422 defm V_MAD_U64_U32      : VOP3be_Real_ci <0x176>;
 423 defm V_MAD_I64_I32      : VOP3be_Real_ci <0x177>;
 424
 425 //===----------------------------------------------------------------------===//
 426 // VI
 427 //===----------------------------------------------------------------------===//
 428
 429 let AssemblerPredicates = [isVI], DecoderNamespace = "VI" in {
 430
 431 multiclass VOP3_Real_vi<bits<10> op> {
 432   def _vi : VOP3_Real<!cast<VOP3_Pseudo>(NAME), SIEncodingFamily.VI>,
 433             VOP3e_vi <op, !cast<VOP3_Pseudo>(NAME).Pfl>;
 434 }
 435
 436 multiclass VOP3be_Real_vi<bits<10> op> {
 437   def _vi : VOP3_Real<!cast<VOP3_Pseudo>(NAME), SIEncodingFamily.VI>,
 438             VOP3be_vi <op, !cast<VOP3_Pseudo>(NAME).Pfl>;
 439 }
 440
 441 } // End AssemblerPredicates = [isVI], DecoderNamespace = "VI"
 442
 443 defm V_MAD_U64_U32      : VOP3be_Real_vi <0x1E8>;
 444 defm V_MAD_I64_I32      : VOP3be_Real_vi <0x1E9>;
 445
 446 defm V_MAD_LEGACY_F32   : VOP3_Real_vi <0x1c0>;
 447 defm V_MAD_F32          : VOP3_Real_vi <0x1c1>;
 448 defm V_MAD_I32_I24      : VOP3_Real_vi <0x1c2>;
 449 defm V_MAD_U32_U24      : VOP3_Real_vi <0x1c3>;
 450 defm V_CUBEID_F32       : VOP3_Real_vi <0x1c4>;
 451 defm V_CUBESC_F32       : VOP3_Real_vi <0x1c5>;
 452 defm V_CUBETC_F32       : VOP3_Real_vi <0x1c6>;
 453 defm V_CUBEMA_F32       : VOP3_Real_vi <0x1c7>;
 454 defm V_BFE_U32          : VOP3_Real_vi <0x1c8>;
 455 defm V_BFE_I32          : VOP3_Real_vi <0x1c9>;
 456 defm V_BFI_B32          : VOP3_Real_vi <0x1ca>;
 457 defm V_FMA_F32          : VOP3_Real_vi <0x1cb>;
 458 defm V_FMA_F64          : VOP3_Real_vi <0x1cc>;
 459 defm V_LERP_U8          : VOP3_Real_vi <0x1cd>;
 460 defm V_ALIGNBIT_B32     : VOP3_Real_vi <0x1ce>;
 461 defm V_ALIGNBYTE_B32    : VOP3_Real_vi <0x1cf>;
 462 defm V_MIN3_F32         : VOP3_Real_vi <0x1d0>;
 463 defm V_MIN3_I32         : VOP3_Real_vi <0x1d1>;
 464 defm V_MIN3_U32         : VOP3_Real_vi <0x1d2>;
 465 defm V_MAX3_F32         : VOP3_Real_vi <0x1d3>;
 466 defm V_MAX3_I32         : VOP3_Real_vi <0x1d4>;
 467 defm V_MAX3_U32         : VOP3_Real_vi <0x1d5>;
 468 defm V_MED3_F32         : VOP3_Real_vi <0x1d6>;
 469 defm V_MED3_I32         : VOP3_Real_vi <0x1d7>;
 470 defm V_MED3_U32         : VOP3_Real_vi <0x1d8>;
 471 defm V_SAD_U8           : VOP3_Real_vi <0x1d9>;
 472 defm V_SAD_HI_U8        : VOP3_Real_vi <0x1da>;
 473 defm V_SAD_U16          : VOP3_Real_vi <0x1db>;
 474 defm V_SAD_U32          : VOP3_Real_vi <0x1dc>;
 475 defm V_CVT_PK_U8_F32    : VOP3_Real_vi <0x1dd>;
 476 defm V_DIV_FIXUP_F32    : VOP3_Real_vi <0x1de>;
 477 defm V_DIV_FIXUP_F64    : VOP3_Real_vi <0x1df>;
 478 defm V_DIV_SCALE_F32    : VOP3be_Real_vi <0x1e0>;
 479 defm V_DIV_SCALE_F64    : VOP3be_Real_vi <0x1e1>;
 480 defm V_DIV_FMAS_F32     : VOP3_Real_vi <0x1e2>;
 481 defm V_DIV_FMAS_F64     : VOP3_Real_vi <0x1e3>;
 482 defm V_MSAD_U8          : VOP3_Real_vi <0x1e4>;
 483 defm V_QSAD_PK_U16_U8   : VOP3_Real_vi <0x1e5>;
 484 defm V_MQSAD_PK_U16_U8  : VOP3_Real_vi <0x1e6>;
 485 defm V_MQSAD_U32_U8     : VOP3_Real_vi <0x1e7>;
 486
 487 defm V_MAD_F16          : VOP3_Real_vi <0x1ea>;
 488 defm V_MAD_U16          : VOP3_Real_vi <0x1eb>;
 489 defm V_MAD_I16          : VOP3_Real_vi <0x1ec>;
 490
 491 defm V_PERM_B32         : VOP3_Real_vi <0x1ed>;
 492
 493 defm V_FMA_F16          : VOP3_Real_vi <0x1ee>;
 494 defm V_DIV_FIXUP_F16    : VOP3_Real_vi <0x1ef>;
 495
 496 defm V_INTERP_P1LL_F16  : VOP3_Real_vi <0x274>;
 497 defm V_INTERP_P1LV_F16  : VOP3_Real_vi <0x275>;
 498 defm V_INTERP_P2_F16    : VOP3_Real_vi <0x276>;
 499 defm V_ADD_F64          : VOP3_Real_vi <0x280>;
 500 defm V_MUL_F64          : VOP3_Real_vi <0x281>;
 501 defm V_MIN_F64          : VOP3_Real_vi <0x282>;
 502 defm V_MAX_F64          : VOP3_Real_vi <0x283>;
 503 defm V_LDEXP_F64        : VOP3_Real_vi <0x284>;
 504 defm V_MUL_LO_U32       : VOP3_Real_vi <0x285>;
 505
 506 // removed from VI as identical to V_MUL_LO_U32
 507 let isAsmParserOnly = 1 in {
 508 defm V_MUL_LO_I32       : VOP3_Real_vi <0x285>;
 509 }
 510
 511 defm V_MUL_HI_U32       : VOP3_Real_vi <0x286>;
 512 defm V_MUL_HI_I32       : VOP3_Real_vi <0x287>;
 513
 514 defm V_LSHLREV_B64      : VOP3_Real_vi <0x28f>;
 515 defm V_LSHRREV_B64      : VOP3_Real_vi <0x290>;
 516 defm V_ASHRREV_I64      : VOP3_Real_vi <0x291>;
 517 defm V_TRIG_PREOP_F64   : VOP3_Real_vi <0x292>;
 518
 519 defm V_LSHL_ADD_U32 : VOP3_Real_vi <0x1fd>;
 520 defm V_ADD_LSHL_U32 : VOP3_Real_vi <0x1fe>;
 521 defm V_ADD3_U32 : VOP3_Real_vi <0x1ff>;
 522 defm V_LSHL_OR_B32 : VOP3_Real_vi <0x200>;
 523 defm V_AND_OR_B32 : VOP3_Real_vi <0x201>;
 524 defm V_OR3_B32 : VOP3_Real_vi <0x202>;
 525 defm V_PACK_B32_F16 : VOP3_Real_vi <0x2a0>;
 526
 527 defm V_XAD_U32 : VOP3_Real_vi <0x1f3>;
 528
 529 defm V_MIN3_F16 : VOP3_Real_vi <0x1f4>;
 530 defm V_MIN3_I16 : VOP3_Real_vi <0x1f5>;
 531 defm V_MIN3_U16 : VOP3_Real_vi <0x1f6>;
 532
 533 defm V_MAX3_F16 : VOP3_Real_vi <0x1f7>;
 534 defm V_MAX3_I16 : VOP3_Real_vi <0x1f8>;
 535 defm V_MAX3_U16 : VOP3_Real_vi <0x1f9>;
 536
 537 defm V_MED3_F16 : VOP3_Real_vi <0x1fa>;
 538 defm V_MED3_I16 : VOP3_Real_vi <0x1fb>;
 539 defm V_MED3_U16 : VOP3_Real_vi <0x1fc>;