contrib/llvm/lib/Target/ARM/ARMFastISel.cpp

   1 //===-- ARMFastISel.cpp - ARM FastISel implementation ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the ARM-specific support for the FastISel class. Some
  11 // of the target-specific code is generated by tablegen in the file
  12 // ARMGenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "ARM.h"
  17 #include "ARMBaseInstrInfo.h"
  18 #include "ARMBaseRegisterInfo.h"
  19 #include "ARMCallingConv.h"
  20 #include "ARMConstantPoolValue.h"
  21 #include "ARMISelLowering.h"
  22 #include "ARMMachineFunctionInfo.h"
  23 #include "ARMSubtarget.h"
  24 #include "MCTargetDesc/ARMAddressingModes.h"
  25 #include "MCTargetDesc/ARMBaseInfo.h"
  26 #include "llvm/ADT/APFloat.h"
  27 #include "llvm/ADT/APInt.h"
  28 #include "llvm/ADT/DenseMap.h"
  29 #include "llvm/ADT/STLExtras.h"
  30 #include "llvm/ADT/SmallVector.h"
  31 #include "llvm/CodeGen/CallingConvLower.h"
  32 #include "llvm/CodeGen/FastISel.h"
  33 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  34 #include "llvm/CodeGen/ISDOpcodes.h"
  35 #include "llvm/CodeGen/MachineConstantPool.h"
  36 #include "llvm/CodeGen/MachineFrameInfo.h"
  37 #include "llvm/CodeGen/MachineInstr.h"
  38 #include "llvm/CodeGen/MachineInstrBuilder.h"
  39 #include "llvm/CodeGen/MachineMemOperand.h"
  40 #include "llvm/CodeGen/MachineOperand.h"
  41 #include "llvm/CodeGen/MachineRegisterInfo.h"
  42 #include "llvm/CodeGen/MachineValueType.h"
  43 #include "llvm/CodeGen/RuntimeLibcalls.h"
  44 #include "llvm/CodeGen/ValueTypes.h"
  45 #include "llvm/IR/Argument.h"
  46 #include "llvm/IR/Attributes.h"
  47 #include "llvm/IR/CallSite.h"
  48 #include "llvm/IR/CallingConv.h"
  49 #include "llvm/IR/Constant.h"
  50 #include "llvm/IR/Constants.h"
  51 #include "llvm/IR/DataLayout.h"
  52 #include "llvm/IR/DerivedTypes.h"
  53 #include "llvm/IR/Function.h"
  54 #include "llvm/IR/GetElementPtrTypeIterator.h"
  55 #include "llvm/IR/GlobalValue.h"
  56 #include "llvm/IR/GlobalVariable.h"
  57 #include "llvm/IR/InstrTypes.h"
  58 #include "llvm/IR/Instruction.h"
  59 #include "llvm/IR/Instructions.h"
  60 #include "llvm/IR/IntrinsicInst.h"
  61 #include "llvm/IR/Module.h"
  62 #include "llvm/IR/Operator.h"
  63 #include "llvm/IR/Type.h"
  64 #include "llvm/IR/User.h"
  65 #include "llvm/IR/Value.h"
  66 #include "llvm/MC/MCInstrDesc.h"
  67 #include "llvm/MC/MCRegisterInfo.h"
  68 #include "llvm/Support/Casting.h"
  69 #include "llvm/Support/Compiler.h"
  70 #include "llvm/Support/ErrorHandling.h"
  71 #include "llvm/Support/MathExtras.h"
  72 #include "llvm/Target/TargetInstrInfo.h"
  73 #include "llvm/Target/TargetLowering.h"
  74 #include "llvm/Target/TargetMachine.h"
  75 #include "llvm/Target/TargetOptions.h"
  76 #include <cassert>
  77 #include <cstdint>
  78 #include <utility>
  79
  80 using namespace llvm;
  81
  82 namespace {
  83
  84   // All possible address modes, plus some.
  85   typedef struct Address {
  86     enum {
  87       RegBase,
  88       FrameIndexBase
  89     } BaseType = RegBase;
  90
  91     union {
  92       unsigned Reg;
  93       int FI;
  94     } Base;
  95
  96     int Offset = 0;
  97
  98     // Innocuous defaults for our address.
  99     Address() {
 100       Base.Reg = 0;
 101     }
 102   } Address;
 103
 104 class ARMFastISel final : public FastISel {
 105   /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
 106   /// make the right decision when generating code for different targets.
 107   const ARMSubtarget *Subtarget;
 108   Module &M;
 109   const TargetMachine &TM;
 110   const TargetInstrInfo &TII;
 111   const TargetLowering &TLI;
 112   ARMFunctionInfo *AFI;
 113
 114   // Convenience variables to avoid some queries.
 115   bool isThumb2;
 116   LLVMContext *Context;
 117
 118   public:
 119     explicit ARMFastISel(FunctionLoweringInfo &funcInfo,
 120                          const TargetLibraryInfo *libInfo)
 121         : FastISel(funcInfo, libInfo),
 122           Subtarget(
 123               &static_cast<const ARMSubtarget &>(funcInfo.MF->getSubtarget())),
 124           M(const_cast<Module &>(*funcInfo.Fn->getParent())),
 125           TM(funcInfo.MF->getTarget()), TII(*Subtarget->getInstrInfo()),
 126           TLI(*Subtarget->getTargetLowering()) {
 127       AFI = funcInfo.MF->getInfo<ARMFunctionInfo>();
 128       isThumb2 = AFI->isThumbFunction();
 129       Context = &funcInfo.Fn->getContext();
 130     }
 131
 132   private:
 133     // Code from FastISel.cpp.
 134
 135     unsigned fastEmitInst_r(unsigned MachineInstOpcode,
 136                             const TargetRegisterClass *RC,
 137                             unsigned Op0, bool Op0IsKill);
 138     unsigned fastEmitInst_rr(unsigned MachineInstOpcode,
 139                              const TargetRegisterClass *RC,
 140                              unsigned Op0, bool Op0IsKill,
 141                              unsigned Op1, bool Op1IsKill);
 142     unsigned fastEmitInst_ri(unsigned MachineInstOpcode,
 143                              const TargetRegisterClass *RC,
 144                              unsigned Op0, bool Op0IsKill,
 145                              uint64_t Imm);
 146     unsigned fastEmitInst_i(unsigned MachineInstOpcode,
 147                             const TargetRegisterClass *RC,
 148                             uint64_t Imm);
 149
 150     // Backend specific FastISel code.
 151
 152     bool fastSelectInstruction(const Instruction *I) override;
 153     unsigned fastMaterializeConstant(const Constant *C) override;
 154     unsigned fastMaterializeAlloca(const AllocaInst *AI) override;
 155     bool tryToFoldLoadIntoMI(MachineInstr *MI, unsigned OpNo,
 156                              const LoadInst *LI) override;
 157     bool fastLowerArguments() override;
 158
 159   #include "ARMGenFastISel.inc"
 160
 161     // Instruction selection routines.
 162
 163     bool SelectLoad(const Instruction *I);
 164     bool SelectStore(const Instruction *I);
 165     bool SelectBranch(const Instruction *I);
 166     bool SelectIndirectBr(const Instruction *I);
 167     bool SelectCmp(const Instruction *I);
 168     bool SelectFPExt(const Instruction *I);
 169     bool SelectFPTrunc(const Instruction *I);
 170     bool SelectBinaryIntOp(const Instruction *I, unsigned ISDOpcode);
 171     bool SelectBinaryFPOp(const Instruction *I, unsigned ISDOpcode);
 172     bool SelectIToFP(const Instruction *I, bool isSigned);
 173     bool SelectFPToI(const Instruction *I, bool isSigned);
 174     bool SelectDiv(const Instruction *I, bool isSigned);
 175     bool SelectRem(const Instruction *I, bool isSigned);
 176     bool SelectCall(const Instruction *I, const char *IntrMemName);
 177     bool SelectIntrinsicCall(const IntrinsicInst &I);
 178     bool SelectSelect(const Instruction *I);
 179     bool SelectRet(const Instruction *I);
 180     bool SelectTrunc(const Instruction *I);
 181     bool SelectIntExt(const Instruction *I);
 182     bool SelectShift(const Instruction *I, ARM_AM::ShiftOpc ShiftTy);
 183
 184     // Utility routines.
 185
 186     bool isPositionIndependent() const;
 187     bool isTypeLegal(Type *Ty, MVT &VT);
 188     bool isLoadTypeLegal(Type *Ty, MVT &VT);
 189     bool ARMEmitCmp(const Value *Src1Value, const Value *Src2Value,
 190                     bool isZExt, bool isEquality);
 191     bool ARMEmitLoad(MVT VT, unsigned &ResultReg, Address &Addr,
 192                      unsigned Alignment = 0, bool isZExt = true,
 193                      bool allocReg = true);
 194     bool ARMEmitStore(MVT VT, unsigned SrcReg, Address &Addr,
 195                       unsigned Alignment = 0);
 196     bool ARMComputeAddress(const Value *Obj, Address &Addr);
 197     void ARMSimplifyAddress(Address &Addr, MVT VT, bool useAM3);
 198     bool ARMIsMemCpySmall(uint64_t Len);
 199     bool ARMTryEmitSmallMemCpy(Address Dest, Address Src, uint64_t Len,
 200                                unsigned Alignment);
 201     unsigned ARMEmitIntExt(MVT SrcVT, unsigned SrcReg, MVT DestVT, bool isZExt);
 202     unsigned ARMMaterializeFP(const ConstantFP *CFP, MVT VT);
 203     unsigned ARMMaterializeInt(const Constant *C, MVT VT);
 204     unsigned ARMMaterializeGV(const GlobalValue *GV, MVT VT);
 205     unsigned ARMMoveToFPReg(MVT VT, unsigned SrcReg);
 206     unsigned ARMMoveToIntReg(MVT VT, unsigned SrcReg);
 207     unsigned ARMSelectCallOp(bool UseReg);
 208     unsigned ARMLowerPICELF(const GlobalValue *GV, unsigned Align, MVT VT);
 209
 210     const TargetLowering *getTargetLowering() { return &TLI; }
 211
 212     // Call handling routines.
 213
 214     CCAssignFn *CCAssignFnForCall(CallingConv::ID CC,
 215                                   bool Return,
 216                                   bool isVarArg);
 217     bool ProcessCallArgs(SmallVectorImpl<Value*> &Args,
 218                          SmallVectorImpl<unsigned> &ArgRegs,
 219                          SmallVectorImpl<MVT> &ArgVTs,
 220                          SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
 221                          SmallVectorImpl<unsigned> &RegArgs,
 222                          CallingConv::ID CC,
 223                          unsigned &NumBytes,
 224                          bool isVarArg);
 225     unsigned getLibcallReg(const Twine &Name);
 226     bool FinishCall(MVT RetVT, SmallVectorImpl<unsigned> &UsedRegs,
 227                     const Instruction *I, CallingConv::ID CC,
 228                     unsigned &NumBytes, bool isVarArg);
 229     bool ARMEmitLibcall(const Instruction *I, RTLIB::Libcall Call);
 230
 231     // OptionalDef handling routines.
 232
 233     bool isARMNEONPred(const MachineInstr *MI);
 234     bool DefinesOptionalPredicate(MachineInstr *MI, bool *CPSR);
 235     const MachineInstrBuilder &AddOptionalDefs(const MachineInstrBuilder &MIB);
 236     void AddLoadStoreOperands(MVT VT, Address &Addr,
 237                               const MachineInstrBuilder &MIB,
 238                               MachineMemOperand::Flags Flags, bool useAM3);
 239 };
 240
 241 } // end anonymous namespace
 242
 243 #include "ARMGenCallingConv.inc"
 244
 245 // DefinesOptionalPredicate - This is different from DefinesPredicate in that
 246 // we don't care about implicit defs here, just places we'll need to add a
 247 // default CCReg argument. Sets CPSR if we're setting CPSR instead of CCR.
 248 bool ARMFastISel::DefinesOptionalPredicate(MachineInstr *MI, bool *CPSR) {
 249   if (!MI->hasOptionalDef())
 250     return false;
 251
 252   // Look to see if our OptionalDef is defining CPSR or CCR.
 253   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 254     const MachineOperand &MO = MI->getOperand(i);
 255     if (!MO.isReg() || !MO.isDef()) continue;
 256     if (MO.getReg() == ARM::CPSR)
 257       *CPSR = true;
 258   }
 259   return true;
 260 }
 261
 262 bool ARMFastISel::isARMNEONPred(const MachineInstr *MI) {
 263   const MCInstrDesc &MCID = MI->getDesc();
 264
 265   // If we're a thumb2 or not NEON function we'll be handled via isPredicable.
 266   if ((MCID.TSFlags & ARMII::DomainMask) != ARMII::DomainNEON ||
 267        AFI->isThumb2Function())
 268     return MI->isPredicable();
 269
 270   for (unsigned i = 0, e = MCID.getNumOperands(); i != e; ++i)
 271     if (MCID.OpInfo[i].isPredicate())
 272       return true;
 273
 274   return false;
 275 }
 276
 277 // If the machine is predicable go ahead and add the predicate operands, if
 278 // it needs default CC operands add those.
 279 // TODO: If we want to support thumb1 then we'll need to deal with optional
 280 // CPSR defs that need to be added before the remaining operands. See s_cc_out
 281 // for descriptions why.
 282 const MachineInstrBuilder &
 283 ARMFastISel::AddOptionalDefs(const MachineInstrBuilder &MIB) {
 284   MachineInstr *MI = &*MIB;
 285
 286   // Do we use a predicate? or...
 287   // Are we NEON in ARM mode and have a predicate operand? If so, I know
 288   // we're not predicable but add it anyways.
 289   if (isARMNEONPred(MI))
 290     MIB.add(predOps(ARMCC::AL));
 291
 292   // Do we optionally set a predicate?  Preds is size > 0 iff the predicate
 293   // defines CPSR. All other OptionalDefines in ARM are the CCR register.
 294   bool CPSR = false;
 295   if (DefinesOptionalPredicate(MI, &CPSR))
 296     MIB.add(CPSR ? t1CondCodeOp() : condCodeOp());
 297   return MIB;
 298 }
 299
 300 unsigned ARMFastISel::fastEmitInst_r(unsigned MachineInstOpcode,
 301                                      const TargetRegisterClass *RC,
 302                                      unsigned Op0, bool Op0IsKill) {
 303   unsigned ResultReg = createResultReg(RC);
 304   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 305
 306   // Make sure the input operand is sufficiently constrained to be legal
 307   // for this instruction.
 308   Op0 = constrainOperandRegClass(II, Op0, 1);
 309   if (II.getNumDefs() >= 1) {
 310     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II,
 311                             ResultReg).addReg(Op0, Op0IsKill * RegState::Kill));
 312   } else {
 313     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II)
 314                    .addReg(Op0, Op0IsKill * RegState::Kill));
 315     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 316                    TII.get(TargetOpcode::COPY), ResultReg)
 317                    .addReg(II.ImplicitDefs[0]));
 318   }
 319   return ResultReg;
 320 }
 321
 322 unsigned ARMFastISel::fastEmitInst_rr(unsigned MachineInstOpcode,
 323                                       const TargetRegisterClass *RC,
 324                                       unsigned Op0, bool Op0IsKill,
 325                                       unsigned Op1, bool Op1IsKill) {
 326   unsigned ResultReg = createResultReg(RC);
 327   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 328
 329   // Make sure the input operands are sufficiently constrained to be legal
 330   // for this instruction.
 331   Op0 = constrainOperandRegClass(II, Op0, 1);
 332   Op1 = constrainOperandRegClass(II, Op1, 2);
 333
 334   if (II.getNumDefs() >= 1) {
 335     AddOptionalDefs(
 336         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II, ResultReg)
 337             .addReg(Op0, Op0IsKill * RegState::Kill)
 338             .addReg(Op1, Op1IsKill * RegState::Kill));
 339   } else {
 340     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II)
 341                    .addReg(Op0, Op0IsKill * RegState::Kill)
 342                    .addReg(Op1, Op1IsKill * RegState::Kill));
 343     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 344                            TII.get(TargetOpcode::COPY), ResultReg)
 345                    .addReg(II.ImplicitDefs[0]));
 346   }
 347   return ResultReg;
 348 }
 349
 350 unsigned ARMFastISel::fastEmitInst_ri(unsigned MachineInstOpcode,
 351                                       const TargetRegisterClass *RC,
 352                                       unsigned Op0, bool Op0IsKill,
 353                                       uint64_t Imm) {
 354   unsigned ResultReg = createResultReg(RC);
 355   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 356
 357   // Make sure the input operand is sufficiently constrained to be legal
 358   // for this instruction.
 359   Op0 = constrainOperandRegClass(II, Op0, 1);
 360   if (II.getNumDefs() >= 1) {
 361     AddOptionalDefs(
 362         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II, ResultReg)
 363             .addReg(Op0, Op0IsKill * RegState::Kill)
 364             .addImm(Imm));
 365   } else {
 366     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II)
 367                    .addReg(Op0, Op0IsKill * RegState::Kill)
 368                    .addImm(Imm));
 369     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 370                            TII.get(TargetOpcode::COPY), ResultReg)
 371                    .addReg(II.ImplicitDefs[0]));
 372   }
 373   return ResultReg;
 374 }
 375
 376 unsigned ARMFastISel::fastEmitInst_i(unsigned MachineInstOpcode,
 377                                      const TargetRegisterClass *RC,
 378                                      uint64_t Imm) {
 379   unsigned ResultReg = createResultReg(RC);
 380   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 381
 382   if (II.getNumDefs() >= 1) {
 383     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II,
 384                             ResultReg).addImm(Imm));
 385   } else {
 386     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II)
 387                    .addImm(Imm));
 388     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 389                            TII.get(TargetOpcode::COPY), ResultReg)
 390                    .addReg(II.ImplicitDefs[0]));
 391   }
 392   return ResultReg;
 393 }
 394
 395 // TODO: Don't worry about 64-bit now, but when this is fixed remove the
 396 // checks from the various callers.
 397 unsigned ARMFastISel::ARMMoveToFPReg(MVT VT, unsigned SrcReg) {
 398   if (VT == MVT::f64) return 0;
 399
 400   unsigned MoveReg = createResultReg(TLI.getRegClassFor(VT));
 401   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 402                           TII.get(ARM::VMOVSR), MoveReg)
 403                   .addReg(SrcReg));
 404   return MoveReg;
 405 }
 406
 407 unsigned ARMFastISel::ARMMoveToIntReg(MVT VT, unsigned SrcReg) {
 408   if (VT == MVT::i64) return 0;
 409
 410   unsigned MoveReg = createResultReg(TLI.getRegClassFor(VT));
 411   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 412                           TII.get(ARM::VMOVRS), MoveReg)
 413                   .addReg(SrcReg));
 414   return MoveReg;
 415 }
 416
 417 // For double width floating point we need to materialize two constants
 418 // (the high and the low) into integer registers then use a move to get
 419 // the combined constant into an FP reg.
 420 unsigned ARMFastISel::ARMMaterializeFP(const ConstantFP *CFP, MVT VT) {
 421   const APFloat Val = CFP->getValueAPF();
 422   bool is64bit = VT == MVT::f64;
 423
 424   // This checks to see if we can use VFP3 instructions to materialize
 425   // a constant, otherwise we have to go through the constant pool.
 426   if (TLI.isFPImmLegal(Val, VT)) {
 427     int Imm;
 428     unsigned Opc;
 429     if (is64bit) {
 430       Imm = ARM_AM::getFP64Imm(Val);
 431       Opc = ARM::FCONSTD;
 432     } else {
 433       Imm = ARM_AM::getFP32Imm(Val);
 434       Opc = ARM::FCONSTS;
 435     }
 436     unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 437     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 438                             TII.get(Opc), DestReg).addImm(Imm));
 439     return DestReg;
 440   }
 441
 442   // Require VFP2 for loading fp constants.
 443   if (!Subtarget->hasVFP2()) return false;
 444
 445   // MachineConstantPool wants an explicit alignment.
 446   unsigned Align = DL.getPrefTypeAlignment(CFP->getType());
 447   if (Align == 0) {
 448     // TODO: Figure out if this is correct.
 449     Align = DL.getTypeAllocSize(CFP->getType());
 450   }
 451   unsigned Idx = MCP.getConstantPoolIndex(cast<Constant>(CFP), Align);
 452   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 453   unsigned Opc = is64bit ? ARM::VLDRD : ARM::VLDRS;
 454
 455   // The extra reg is for addrmode5.
 456   AddOptionalDefs(
 457       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), DestReg)
 458           .addConstantPoolIndex(Idx)
 459           .addReg(0));
 460   return DestReg;
 461 }
 462
 463 unsigned ARMFastISel::ARMMaterializeInt(const Constant *C, MVT VT) {
 464   if (VT != MVT::i32 && VT != MVT::i16 && VT != MVT::i8 && VT != MVT::i1)
 465     return 0;
 466
 467   // If we can do this in a single instruction without a constant pool entry
 468   // do so now.
 469   const ConstantInt *CI = cast<ConstantInt>(C);
 470   if (Subtarget->hasV6T2Ops() && isUInt<16>(CI->getZExtValue())) {
 471     unsigned Opc = isThumb2 ? ARM::t2MOVi16 : ARM::MOVi16;
 472     const TargetRegisterClass *RC = isThumb2 ? &ARM::rGPRRegClass :
 473       &ARM::GPRRegClass;
 474     unsigned ImmReg = createResultReg(RC);
 475     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 476                             TII.get(Opc), ImmReg)
 477                     .addImm(CI->getZExtValue()));
 478     return ImmReg;
 479   }
 480
 481   // Use MVN to emit negative constants.
 482   if (VT == MVT::i32 && Subtarget->hasV6T2Ops() && CI->isNegative()) {
 483     unsigned Imm = (unsigned)~(CI->getSExtValue());
 484     bool UseImm = isThumb2 ? (ARM_AM::getT2SOImmVal(Imm) != -1) :
 485       (ARM_AM::getSOImmVal(Imm) != -1);
 486     if (UseImm) {
 487       unsigned Opc = isThumb2 ? ARM::t2MVNi : ARM::MVNi;
 488       const TargetRegisterClass *RC = isThumb2 ? &ARM::rGPRRegClass :
 489                                                  &ARM::GPRRegClass;
 490       unsigned ImmReg = createResultReg(RC);
 491       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 492                               TII.get(Opc), ImmReg)
 493                       .addImm(Imm));
 494       return ImmReg;
 495     }
 496   }
 497
 498   unsigned ResultReg = 0;
 499   if (Subtarget->useMovt(*FuncInfo.MF))
 500     ResultReg = fastEmit_i(VT, VT, ISD::Constant, CI->getZExtValue());
 501
 502   if (ResultReg)
 503     return ResultReg;
 504
 505   // Load from constant pool.  For now 32-bit only.
 506   if (VT != MVT::i32)
 507     return 0;
 508
 509   // MachineConstantPool wants an explicit alignment.
 510   unsigned Align = DL.getPrefTypeAlignment(C->getType());
 511   if (Align == 0) {
 512     // TODO: Figure out if this is correct.
 513     Align = DL.getTypeAllocSize(C->getType());
 514   }
 515   unsigned Idx = MCP.getConstantPoolIndex(C, Align);
 516   ResultReg = createResultReg(TLI.getRegClassFor(VT));
 517   if (isThumb2)
 518     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 519                             TII.get(ARM::t2LDRpci), ResultReg)
 520                       .addConstantPoolIndex(Idx));
 521   else {
 522     // The extra immediate is for addrmode2.
 523     ResultReg = constrainOperandRegClass(TII.get(ARM::LDRcp), ResultReg, 0);
 524     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 525                             TII.get(ARM::LDRcp), ResultReg)
 526                       .addConstantPoolIndex(Idx)
 527                       .addImm(0));
 528   }
 529   return ResultReg;
 530 }
 531
 532 bool ARMFastISel::isPositionIndependent() const {
 533   return TLI.isPositionIndependent();
 534 }
 535
 536 unsigned ARMFastISel::ARMMaterializeGV(const GlobalValue *GV, MVT VT) {
 537   // For now 32-bit only.
 538   if (VT != MVT::i32 || GV->isThreadLocal()) return 0;
 539
 540   // ROPI/RWPI not currently supported.
 541   if (Subtarget->isROPI() || Subtarget->isRWPI())
 542     return 0;
 543
 544   bool IsIndirect = Subtarget->isGVIndirectSymbol(GV);
 545   const TargetRegisterClass *RC = isThumb2 ? &ARM::rGPRRegClass
 546                                            : &ARM::GPRRegClass;
 547   unsigned DestReg = createResultReg(RC);
 548
 549   // FastISel TLS support on non-MachO is broken, punt to SelectionDAG.
 550   const GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV);
 551   bool IsThreadLocal = GVar && GVar->isThreadLocal();
 552   if (!Subtarget->isTargetMachO() && IsThreadLocal) return 0;
 553
 554   bool IsPositionIndependent = isPositionIndependent();
 555   // Use movw+movt when possible, it avoids constant pool entries.
 556   // Non-darwin targets only support static movt relocations in FastISel.
 557   if (Subtarget->useMovt(*FuncInfo.MF) &&
 558       (Subtarget->isTargetMachO() || !IsPositionIndependent)) {
 559     unsigned Opc;
 560     unsigned char TF = 0;
 561     if (Subtarget->isTargetMachO())
 562       TF = ARMII::MO_NONLAZY;
 563
 564     if (IsPositionIndependent)
 565       Opc = isThumb2 ? ARM::t2MOV_ga_pcrel : ARM::MOV_ga_pcrel;
 566     else
 567       Opc = isThumb2 ? ARM::t2MOVi32imm : ARM::MOVi32imm;
 568     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 569                             TII.get(Opc), DestReg).addGlobalAddress(GV, 0, TF));
 570   } else {
 571     // MachineConstantPool wants an explicit alignment.
 572     unsigned Align = DL.getPrefTypeAlignment(GV->getType());
 573     if (Align == 0) {
 574       // TODO: Figure out if this is correct.
 575       Align = DL.getTypeAllocSize(GV->getType());
 576     }
 577
 578     if (Subtarget->isTargetELF() && IsPositionIndependent)
 579       return ARMLowerPICELF(GV, Align, VT);
 580
 581     // Grab index.
 582     unsigned PCAdj = IsPositionIndependent ? (Subtarget->isThumb() ? 4 : 8) : 0;
 583     unsigned Id = AFI->createPICLabelUId();
 584     ARMConstantPoolValue *CPV = ARMConstantPoolConstant::Create(GV, Id,
 585                                                                 ARMCP::CPValue,
 586                                                                 PCAdj);
 587     unsigned Idx = MCP.getConstantPoolIndex(CPV, Align);
 588
 589     // Load value.
 590     MachineInstrBuilder MIB;
 591     if (isThumb2) {
 592       unsigned Opc = IsPositionIndependent ? ARM::t2LDRpci_pic : ARM::t2LDRpci;
 593       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc),
 594                     DestReg).addConstantPoolIndex(Idx);
 595       if (IsPositionIndependent)
 596         MIB.addImm(Id);
 597       AddOptionalDefs(MIB);
 598     } else {
 599       // The extra immediate is for addrmode2.
 600       DestReg = constrainOperandRegClass(TII.get(ARM::LDRcp), DestReg, 0);
 601       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 602                     TII.get(ARM::LDRcp), DestReg)
 603                 .addConstantPoolIndex(Idx)
 604                 .addImm(0);
 605       AddOptionalDefs(MIB);
 606
 607       if (IsPositionIndependent) {
 608         unsigned Opc = IsIndirect ? ARM::PICLDR : ARM::PICADD;
 609         unsigned NewDestReg = createResultReg(TLI.getRegClassFor(VT));
 610
 611         MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
 612                                           DbgLoc, TII.get(Opc), NewDestReg)
 613                                   .addReg(DestReg)
 614                                   .addImm(Id);
 615         AddOptionalDefs(MIB);
 616         return NewDestReg;
 617       }
 618     }
 619   }
 620
 621   if (IsIndirect) {
 622     MachineInstrBuilder MIB;
 623     unsigned NewDestReg = createResultReg(TLI.getRegClassFor(VT));
 624     if (isThumb2)
 625       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 626                     TII.get(ARM::t2LDRi12), NewDestReg)
 627             .addReg(DestReg)
 628             .addImm(0);
 629     else
 630       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 631                     TII.get(ARM::LDRi12), NewDestReg)
 632                 .addReg(DestReg)
 633                 .addImm(0);
 634     DestReg = NewDestReg;
 635     AddOptionalDefs(MIB);
 636   }
 637
 638   return DestReg;
 639 }
 640
 641 unsigned ARMFastISel::fastMaterializeConstant(const Constant *C) {
 642   EVT CEVT = TLI.getValueType(DL, C->getType(), true);
 643
 644   // Only handle simple types.
 645   if (!CEVT.isSimple()) return 0;
 646   MVT VT = CEVT.getSimpleVT();
 647
 648   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(C))
 649     return ARMMaterializeFP(CFP, VT);
 650   else if (const GlobalValue *GV = dyn_cast<GlobalValue>(C))
 651     return ARMMaterializeGV(GV, VT);
 652   else if (isa<ConstantInt>(C))
 653     return ARMMaterializeInt(C, VT);
 654
 655   return 0;
 656 }
 657
 658 // TODO: unsigned ARMFastISel::TargetMaterializeFloatZero(const ConstantFP *CF);
 659
 660 unsigned ARMFastISel::fastMaterializeAlloca(const AllocaInst *AI) {
 661   // Don't handle dynamic allocas.
 662   if (!FuncInfo.StaticAllocaMap.count(AI)) return 0;
 663
 664   MVT VT;
 665   if (!isLoadTypeLegal(AI->getType(), VT)) return 0;
 666
 667   DenseMap<const AllocaInst*, int>::iterator SI =
 668     FuncInfo.StaticAllocaMap.find(AI);
 669
 670   // This will get lowered later into the correct offsets and registers
 671   // via rewriteXFrameIndex.
 672   if (SI != FuncInfo.StaticAllocaMap.end()) {
 673     unsigned Opc = isThumb2 ? ARM::t2ADDri : ARM::ADDri;
 674     const TargetRegisterClass* RC = TLI.getRegClassFor(VT);
 675     unsigned ResultReg = createResultReg(RC);
 676     ResultReg = constrainOperandRegClass(TII.get(Opc), ResultReg, 0);
 677
 678     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 679                             TII.get(Opc), ResultReg)
 680                             .addFrameIndex(SI->second)
 681                             .addImm(0));
 682     return ResultReg;
 683   }
 684
 685   return 0;
 686 }
 687
 688 bool ARMFastISel::isTypeLegal(Type *Ty, MVT &VT) {
 689   EVT evt = TLI.getValueType(DL, Ty, true);
 690
 691   // Only handle simple types.
 692   if (evt == MVT::Other || !evt.isSimple()) return false;
 693   VT = evt.getSimpleVT();
 694
 695   // Handle all legal types, i.e. a register that will directly hold this
 696   // value.
 697   return TLI.isTypeLegal(VT);
 698 }
 699
 700 bool ARMFastISel::isLoadTypeLegal(Type *Ty, MVT &VT) {
 701   if (isTypeLegal(Ty, VT)) return true;
 702
 703   // If this is a type than can be sign or zero-extended to a basic operation
 704   // go ahead and accept it now.
 705   if (VT == MVT::i1 || VT == MVT::i8 || VT == MVT::i16)
 706     return true;
 707
 708   return false;
 709 }
 710
 711 // Computes the address to get to an object.
 712 bool ARMFastISel::ARMComputeAddress(const Value *Obj, Address &Addr) {
 713   // Some boilerplate from the X86 FastISel.
 714   const User *U = nullptr;
 715   unsigned Opcode = Instruction::UserOp1;
 716   if (const Instruction *I = dyn_cast<Instruction>(Obj)) {
 717     // Don't walk into other basic blocks unless the object is an alloca from
 718     // another block, otherwise it may not have a virtual register assigned.
 719     if (FuncInfo.StaticAllocaMap.count(static_cast<const AllocaInst *>(Obj)) ||
 720         FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 721       Opcode = I->getOpcode();
 722       U = I;
 723     }
 724   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(Obj)) {
 725     Opcode = C->getOpcode();
 726     U = C;
 727   }
 728
 729   if (PointerType *Ty = dyn_cast<PointerType>(Obj->getType()))
 730     if (Ty->getAddressSpace() > 255)
 731       // Fast instruction selection doesn't support the special
 732       // address spaces.
 733       return false;
 734
 735   switch (Opcode) {
 736     default:
 737     break;
 738     case Instruction::BitCast:
 739       // Look through bitcasts.
 740       return ARMComputeAddress(U->getOperand(0), Addr);
 741     case Instruction::IntToPtr:
 742       // Look past no-op inttoptrs.
 743       if (TLI.getValueType(DL, U->getOperand(0)->getType()) ==
 744           TLI.getPointerTy(DL))
 745         return ARMComputeAddress(U->getOperand(0), Addr);
 746       break;
 747     case Instruction::PtrToInt:
 748       // Look past no-op ptrtoints.
 749       if (TLI.getValueType(DL, U->getType()) == TLI.getPointerTy(DL))
 750         return ARMComputeAddress(U->getOperand(0), Addr);
 751       break;
 752     case Instruction::GetElementPtr: {
 753       Address SavedAddr = Addr;
 754       int TmpOffset = Addr.Offset;
 755
 756       // Iterate through the GEP folding the constants into offsets where
 757       // we can.
 758       gep_type_iterator GTI = gep_type_begin(U);
 759       for (User::const_op_iterator i = U->op_begin() + 1, e = U->op_end();
 760            i != e; ++i, ++GTI) {
 761         const Value *Op = *i;
 762         if (StructType *STy = GTI.getStructTypeOrNull()) {
 763           const StructLayout *SL = DL.getStructLayout(STy);
 764           unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 765           TmpOffset += SL->getElementOffset(Idx);
 766         } else {
 767           uint64_t S = DL.getTypeAllocSize(GTI.getIndexedType());
 768           while (true) {
 769             if (const ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 770               // Constant-offset addressing.
 771               TmpOffset += CI->getSExtValue() * S;
 772               break;
 773             }
 774             if (canFoldAddIntoGEP(U, Op)) {
 775               // A compatible add with a constant operand. Fold the constant.
 776               ConstantInt *CI =
 777               cast<ConstantInt>(cast<AddOperator>(Op)->getOperand(1));
 778               TmpOffset += CI->getSExtValue() * S;
 779               // Iterate on the other operand.
 780               Op = cast<AddOperator>(Op)->getOperand(0);
 781               continue;
 782             }
 783             // Unsupported
 784             goto unsupported_gep;
 785           }
 786         }
 787       }
 788
 789       // Try to grab the base operand now.
 790       Addr.Offset = TmpOffset;
 791       if (ARMComputeAddress(U->getOperand(0), Addr)) return true;
 792
 793       // We failed, restore everything and try the other options.
 794       Addr = SavedAddr;
 795
 796       unsupported_gep:
 797       break;
 798     }
 799     case Instruction::Alloca: {
 800       const AllocaInst *AI = cast<AllocaInst>(Obj);
 801       DenseMap<const AllocaInst*, int>::iterator SI =
 802         FuncInfo.StaticAllocaMap.find(AI);
 803       if (SI != FuncInfo.StaticAllocaMap.end()) {
 804         Addr.BaseType = Address::FrameIndexBase;
 805         Addr.Base.FI = SI->second;
 806         return true;
 807       }
 808       break;
 809     }
 810   }
 811
 812   // Try to get this in a register if nothing else has worked.
 813   if (Addr.Base.Reg == 0) Addr.Base.Reg = getRegForValue(Obj);
 814   return Addr.Base.Reg != 0;
 815 }
 816
 817 void ARMFastISel::ARMSimplifyAddress(Address &Addr, MVT VT, bool useAM3) {
 818   bool needsLowering = false;
 819   switch (VT.SimpleTy) {
 820     default: llvm_unreachable("Unhandled load/store type!");
 821     case MVT::i1:
 822     case MVT::i8:
 823     case MVT::i16:
 824     case MVT::i32:
 825       if (!useAM3) {
 826         // Integer loads/stores handle 12-bit offsets.
 827         needsLowering = ((Addr.Offset & 0xfff) != Addr.Offset);
 828         // Handle negative offsets.
 829         if (needsLowering && isThumb2)
 830           needsLowering = !(Subtarget->hasV6T2Ops() && Addr.Offset < 0 &&
 831                             Addr.Offset > -256);
 832       } else {
 833         // ARM halfword load/stores and signed byte loads use +/-imm8 offsets.
 834         needsLowering = (Addr.Offset > 255 || Addr.Offset < -255);
 835       }
 836       break;
 837     case MVT::f32:
 838     case MVT::f64:
 839       // Floating point operands handle 8-bit offsets.
 840       needsLowering = ((Addr.Offset & 0xff) != Addr.Offset);
 841       break;
 842   }
 843
 844   // If this is a stack pointer and the offset needs to be simplified then
 845   // put the alloca address into a register, set the base type back to
 846   // register and continue. This should almost never happen.
 847   if (needsLowering && Addr.BaseType == Address::FrameIndexBase) {
 848     const TargetRegisterClass *RC = isThumb2 ? &ARM::tGPRRegClass
 849                                              : &ARM::GPRRegClass;
 850     unsigned ResultReg = createResultReg(RC);
 851     unsigned Opc = isThumb2 ? ARM::t2ADDri : ARM::ADDri;
 852     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 853                             TII.get(Opc), ResultReg)
 854                             .addFrameIndex(Addr.Base.FI)
 855                             .addImm(0));
 856     Addr.Base.Reg = ResultReg;
 857     Addr.BaseType = Address::RegBase;
 858   }
 859
 860   // Since the offset is too large for the load/store instruction
 861   // get the reg+offset into a register.
 862   if (needsLowering) {
 863     Addr.Base.Reg = fastEmit_ri_(MVT::i32, ISD::ADD, Addr.Base.Reg,
 864                                  /*Op0IsKill*/false, Addr.Offset, MVT::i32);
 865     Addr.Offset = 0;
 866   }
 867 }
 868
 869 void ARMFastISel::AddLoadStoreOperands(MVT VT, Address &Addr,
 870                                        const MachineInstrBuilder &MIB,
 871                                        MachineMemOperand::Flags Flags,
 872                                        bool useAM3) {
 873   // addrmode5 output depends on the selection dag addressing dividing the
 874   // offset by 4 that it then later multiplies. Do this here as well.
 875   if (VT.SimpleTy == MVT::f32 || VT.SimpleTy == MVT::f64)
 876     Addr.Offset /= 4;
 877
 878   // Frame base works a bit differently. Handle it separately.
 879   if (Addr.BaseType == Address::FrameIndexBase) {
 880     int FI = Addr.Base.FI;
 881     int Offset = Addr.Offset;
 882     MachineMemOperand *MMO = FuncInfo.MF->getMachineMemOperand(
 883         MachinePointerInfo::getFixedStack(*FuncInfo.MF, FI, Offset), Flags,
 884         MFI.getObjectSize(FI), MFI.getObjectAlignment(FI));
 885     // Now add the rest of the operands.
 886     MIB.addFrameIndex(FI);
 887
 888     // ARM halfword load/stores and signed byte loads need an additional
 889     // operand.
 890     if (useAM3) {
 891       int Imm = (Addr.Offset < 0) ? (0x100 | -Addr.Offset) : Addr.Offset;
 892       MIB.addReg(0);
 893       MIB.addImm(Imm);
 894     } else {
 895       MIB.addImm(Addr.Offset);
 896     }
 897     MIB.addMemOperand(MMO);
 898   } else {
 899     // Now add the rest of the operands.
 900     MIB.addReg(Addr.Base.Reg);
 901
 902     // ARM halfword load/stores and signed byte loads need an additional
 903     // operand.
 904     if (useAM3) {
 905       int Imm = (Addr.Offset < 0) ? (0x100 | -Addr.Offset) : Addr.Offset;
 906       MIB.addReg(0);
 907       MIB.addImm(Imm);
 908     } else {
 909       MIB.addImm(Addr.Offset);
 910     }
 911   }
 912   AddOptionalDefs(MIB);
 913 }
 914
 915 bool ARMFastISel::ARMEmitLoad(MVT VT, unsigned &ResultReg, Address &Addr,
 916                               unsigned Alignment, bool isZExt, bool allocReg) {
 917   unsigned Opc;
 918   bool useAM3 = false;
 919   bool needVMOV = false;
 920   const TargetRegisterClass *RC;
 921   switch (VT.SimpleTy) {
 922     // This is mostly going to be Neon/vector support.
 923     default: return false;
 924     case MVT::i1:
 925     case MVT::i8:
 926       if (isThumb2) {
 927         if (Addr.Offset < 0 && Addr.Offset > -256 && Subtarget->hasV6T2Ops())
 928           Opc = isZExt ? ARM::t2LDRBi8 : ARM::t2LDRSBi8;
 929         else
 930           Opc = isZExt ? ARM::t2LDRBi12 : ARM::t2LDRSBi12;
 931       } else {
 932         if (isZExt) {
 933           Opc = ARM::LDRBi12;
 934         } else {
 935           Opc = ARM::LDRSB;
 936           useAM3 = true;
 937         }
 938       }
 939       RC = isThumb2 ? &ARM::rGPRRegClass : &ARM::GPRnopcRegClass;
 940       break;
 941     case MVT::i16:
 942       if (Alignment && Alignment < 2 && !Subtarget->allowsUnalignedMem())
 943         return false;
 944
 945       if (isThumb2) {
 946         if (Addr.Offset < 0 && Addr.Offset > -256 && Subtarget->hasV6T2Ops())
 947           Opc = isZExt ? ARM::t2LDRHi8 : ARM::t2LDRSHi8;
 948         else
 949           Opc = isZExt ? ARM::t2LDRHi12 : ARM::t2LDRSHi12;
 950       } else {
 951         Opc = isZExt ? ARM::LDRH : ARM::LDRSH;
 952         useAM3 = true;
 953       }
 954       RC = isThumb2 ? &ARM::rGPRRegClass : &ARM::GPRnopcRegClass;
 955       break;
 956     case MVT::i32:
 957       if (Alignment && Alignment < 4 && !Subtarget->allowsUnalignedMem())
 958         return false;
 959
 960       if (isThumb2) {
 961         if (Addr.Offset < 0 && Addr.Offset > -256 && Subtarget->hasV6T2Ops())
 962           Opc = ARM::t2LDRi8;
 963         else
 964           Opc = ARM::t2LDRi12;
 965       } else {
 966         Opc = ARM::LDRi12;
 967       }
 968       RC = isThumb2 ? &ARM::rGPRRegClass : &ARM::GPRnopcRegClass;
 969       break;
 970     case MVT::f32:
 971       if (!Subtarget->hasVFP2()) return false;
 972       // Unaligned loads need special handling. Floats require word-alignment.
 973       if (Alignment && Alignment < 4) {
 974         needVMOV = true;
 975         VT = MVT::i32;
 976         Opc = isThumb2 ? ARM::t2LDRi12 : ARM::LDRi12;
 977         RC = isThumb2 ? &ARM::rGPRRegClass : &ARM::GPRnopcRegClass;
 978       } else {
 979         Opc = ARM::VLDRS;
 980         RC = TLI.getRegClassFor(VT);
 981       }
 982       break;
 983     case MVT::f64:
 984       if (!Subtarget->hasVFP2()) return false;
 985       // FIXME: Unaligned loads need special handling.  Doublewords require
 986       // word-alignment.
 987       if (Alignment && Alignment < 4)
 988         return false;
 989
 990       Opc = ARM::VLDRD;
 991       RC = TLI.getRegClassFor(VT);
 992       break;
 993   }
 994   // Simplify this down to something we can handle.
 995   ARMSimplifyAddress(Addr, VT, useAM3);
 996
 997   // Create the base instruction, then add the operands.
 998   if (allocReg)
 999     ResultReg = createResultReg(RC);
1000   assert(ResultReg > 255 && "Expected an allocated virtual register.");
1001   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1002                                     TII.get(Opc), ResultReg);
1003   AddLoadStoreOperands(VT, Addr, MIB, MachineMemOperand::MOLoad, useAM3);
1004
1005   // If we had an unaligned load of a float we've converted it to an regular
1006   // load.  Now we must move from the GRP to the FP register.
1007   if (needVMOV) {
1008     unsigned MoveReg = createResultReg(TLI.getRegClassFor(MVT::f32));
1009     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1010                             TII.get(ARM::VMOVSR), MoveReg)
1011                     .addReg(ResultReg));
1012     ResultReg = MoveReg;
1013   }
1014   return true;
1015 }
1016
1017 bool ARMFastISel::SelectLoad(const Instruction *I) {
1018   // Atomic loads need special handling.
1019   if (cast<LoadInst>(I)->isAtomic())
1020     return false;
1021
1022   const Value *SV = I->getOperand(0);
1023   if (TLI.supportSwiftError()) {
1024     // Swifterror values can come from either a function parameter with
1025     // swifterror attribute or an alloca with swifterror attribute.
1026     if (const Argument *Arg = dyn_cast<Argument>(SV)) {
1027       if (Arg->hasSwiftErrorAttr())
1028         return false;
1029     }
1030
1031     if (const AllocaInst *Alloca = dyn_cast<AllocaInst>(SV)) {
1032       if (Alloca->isSwiftError())
1033         return false;
1034     }
1035   }
1036
1037   // Verify we have a legal type before going any further.
1038   MVT VT;
1039   if (!isLoadTypeLegal(I->getType(), VT))
1040     return false;
1041
1042   // See if we can handle this address.
1043   Address Addr;
1044   if (!ARMComputeAddress(I->getOperand(0), Addr)) return false;
1045
1046   unsigned ResultReg;
1047   if (!ARMEmitLoad(VT, ResultReg, Addr, cast<LoadInst>(I)->getAlignment()))
1048     return false;
1049   updateValueMap(I, ResultReg);
1050   return true;
1051 }
1052
1053 bool ARMFastISel::ARMEmitStore(MVT VT, unsigned SrcReg, Address &Addr,
1054                                unsigned Alignment) {
1055   unsigned StrOpc;
1056   bool useAM3 = false;
1057   switch (VT.SimpleTy) {
1058     // This is mostly going to be Neon/vector support.
1059     default: return false;
1060     case MVT::i1: {
1061       unsigned Res = createResultReg(isThumb2 ? &ARM::tGPRRegClass
1062                                               : &ARM::GPRRegClass);
1063       unsigned Opc = isThumb2 ? ARM::t2ANDri : ARM::ANDri;
1064       SrcReg = constrainOperandRegClass(TII.get(Opc), SrcReg, 1);
1065       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1066                               TII.get(Opc), Res)
1067                       .addReg(SrcReg).addImm(1));
1068       SrcReg = Res;
1069       LLVM_FALLTHROUGH;
1070     }
1071     case MVT::i8:
1072       if (isThumb2) {
1073         if (Addr.Offset < 0 && Addr.Offset > -256 && Subtarget->hasV6T2Ops())
1074           StrOpc = ARM::t2STRBi8;
1075         else
1076           StrOpc = ARM::t2STRBi12;
1077       } else {
1078         StrOpc = ARM::STRBi12;
1079       }
1080       break;
1081     case MVT::i16:
1082       if (Alignment && Alignment < 2 && !Subtarget->allowsUnalignedMem())
1083         return false;
1084
1085       if (isThumb2) {
1086         if (Addr.Offset < 0 && Addr.Offset > -256 && Subtarget->hasV6T2Ops())
1087           StrOpc = ARM::t2STRHi8;
1088         else
1089           StrOpc = ARM::t2STRHi12;
1090       } else {
1091         StrOpc = ARM::STRH;
1092         useAM3 = true;
1093       }
1094       break;
1095     case MVT::i32:
1096       if (Alignment && Alignment < 4 && !Subtarget->allowsUnalignedMem())
1097         return false;
1098
1099       if (isThumb2) {
1100         if (Addr.Offset < 0 && Addr.Offset > -256 && Subtarget->hasV6T2Ops())
1101           StrOpc = ARM::t2STRi8;
1102         else
1103           StrOpc = ARM::t2STRi12;
1104       } else {
1105         StrOpc = ARM::STRi12;
1106       }
1107       break;
1108     case MVT::f32:
1109       if (!Subtarget->hasVFP2()) return false;
1110       // Unaligned stores need special handling. Floats require word-alignment.
1111       if (Alignment && Alignment < 4) {
1112         unsigned MoveReg = createResultReg(TLI.getRegClassFor(MVT::i32));
1113         AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1114                                 TII.get(ARM::VMOVRS), MoveReg)
1115                         .addReg(SrcReg));
1116         SrcReg = MoveReg;
1117         VT = MVT::i32;
1118         StrOpc = isThumb2 ? ARM::t2STRi12 : ARM::STRi12;
1119       } else {
1120         StrOpc = ARM::VSTRS;
1121       }
1122       break;
1123     case MVT::f64:
1124       if (!Subtarget->hasVFP2()) return false;
1125       // FIXME: Unaligned stores need special handling.  Doublewords require
1126       // word-alignment.
1127       if (Alignment && Alignment < 4)
1128           return false;
1129
1130       StrOpc = ARM::VSTRD;
1131       break;
1132   }
1133   // Simplify this down to something we can handle.
1134   ARMSimplifyAddress(Addr, VT, useAM3);
1135
1136   // Create the base instruction, then add the operands.
1137   SrcReg = constrainOperandRegClass(TII.get(StrOpc), SrcReg, 0);
1138   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1139                                     TII.get(StrOpc))
1140                             .addReg(SrcReg);
1141   AddLoadStoreOperands(VT, Addr, MIB, MachineMemOperand::MOStore, useAM3);
1142   return true;
1143 }
1144
1145 bool ARMFastISel::SelectStore(const Instruction *I) {
1146   Value *Op0 = I->getOperand(0);
1147   unsigned SrcReg = 0;
1148
1149   // Atomic stores need special handling.
1150   if (cast<StoreInst>(I)->isAtomic())
1151     return false;
1152
1153   const Value *PtrV = I->getOperand(1);
1154   if (TLI.supportSwiftError()) {
1155     // Swifterror values can come from either a function parameter with
1156     // swifterror attribute or an alloca with swifterror attribute.
1157     if (const Argument *Arg = dyn_cast<Argument>(PtrV)) {
1158       if (Arg->hasSwiftErrorAttr())
1159         return false;
1160     }
1161
1162     if (const AllocaInst *Alloca = dyn_cast<AllocaInst>(PtrV)) {
1163       if (Alloca->isSwiftError())
1164         return false;
1165     }
1166   }
1167
1168   // Verify we have a legal type before going any further.
1169   MVT VT;
1170   if (!isLoadTypeLegal(I->getOperand(0)->getType(), VT))
1171     return false;
1172
1173   // Get the value to be stored into a register.
1174   SrcReg = getRegForValue(Op0);
1175   if (SrcReg == 0) return false;
1176
1177   // See if we can handle this address.
1178   Address Addr;
1179   if (!ARMComputeAddress(I->getOperand(1), Addr))
1180     return false;
1181
1182   if (!ARMEmitStore(VT, SrcReg, Addr, cast<StoreInst>(I)->getAlignment()))
1183     return false;
1184   return true;
1185 }
1186
1187 static ARMCC::CondCodes getComparePred(CmpInst::Predicate Pred) {
1188   switch (Pred) {
1189     // Needs two compares...
1190     case CmpInst::FCMP_ONE:
1191     case CmpInst::FCMP_UEQ:
1192     default:
1193       // AL is our "false" for now. The other two need more compares.
1194       return ARMCC::AL;
1195     case CmpInst::ICMP_EQ:
1196     case CmpInst::FCMP_OEQ:
1197       return ARMCC::EQ;
1198     case CmpInst::ICMP_SGT:
1199     case CmpInst::FCMP_OGT:
1200       return ARMCC::GT;
1201     case CmpInst::ICMP_SGE:
1202     case CmpInst::FCMP_OGE:
1203       return ARMCC::GE;
1204     case CmpInst::ICMP_UGT:
1205     case CmpInst::FCMP_UGT:
1206       return ARMCC::HI;
1207     case CmpInst::FCMP_OLT:
1208       return ARMCC::MI;
1209     case CmpInst::ICMP_ULE:
1210     case CmpInst::FCMP_OLE:
1211       return ARMCC::LS;
1212     case CmpInst::FCMP_ORD:
1213       return ARMCC::VC;
1214     case CmpInst::FCMP_UNO:
1215       return ARMCC::VS;
1216     case CmpInst::FCMP_UGE:
1217       return ARMCC::PL;
1218     case CmpInst::ICMP_SLT:
1219     case CmpInst::FCMP_ULT:
1220       return ARMCC::LT;
1221     case CmpInst::ICMP_SLE:
1222     case CmpInst::FCMP_ULE:
1223       return ARMCC::LE;
1224     case CmpInst::FCMP_UNE:
1225     case CmpInst::ICMP_NE:
1226       return ARMCC::NE;
1227     case CmpInst::ICMP_UGE:
1228       return ARMCC::HS;
1229     case CmpInst::ICMP_ULT:
1230       return ARMCC::LO;
1231   }
1232 }
1233
1234 bool ARMFastISel::SelectBranch(const Instruction *I) {
1235   const BranchInst *BI = cast<BranchInst>(I);
1236   MachineBasicBlock *TBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
1237   MachineBasicBlock *FBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
1238
1239   // Simple branch support.
1240
1241   // If we can, avoid recomputing the compare - redoing it could lead to wonky
1242   // behavior.
1243   if (const CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
1244     if (CI->hasOneUse() && (CI->getParent() == I->getParent())) {
1245       // Get the compare predicate.
1246       // Try to take advantage of fallthrough opportunities.
1247       CmpInst::Predicate Predicate = CI->getPredicate();
1248       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
1249         std::swap(TBB, FBB);
1250         Predicate = CmpInst::getInversePredicate(Predicate);
1251       }
1252
1253       ARMCC::CondCodes ARMPred = getComparePred(Predicate);
1254
1255       // We may not handle every CC for now.
1256       if (ARMPred == ARMCC::AL) return false;
1257
1258       // Emit the compare.
1259       if (!ARMEmitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned(),
1260                       CI->isEquality()))
1261         return false;
1262
1263       unsigned BrOpc = isThumb2 ? ARM::t2Bcc : ARM::Bcc;
1264       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(BrOpc))
1265       .addMBB(TBB).addImm(ARMPred).addReg(ARM::CPSR);
1266       finishCondBranch(BI->getParent(), TBB, FBB);
1267       return true;
1268     }
1269   } else if (TruncInst *TI = dyn_cast<TruncInst>(BI->getCondition())) {
1270     MVT SourceVT;
1271     if (TI->hasOneUse() && TI->getParent() == I->getParent() &&
1272         (isLoadTypeLegal(TI->getOperand(0)->getType(), SourceVT))) {
1273       unsigned TstOpc = isThumb2 ? ARM::t2TSTri : ARM::TSTri;
1274       unsigned OpReg = getRegForValue(TI->getOperand(0));
1275       OpReg = constrainOperandRegClass(TII.get(TstOpc), OpReg, 0);
1276       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1277                               TII.get(TstOpc))
1278                       .addReg(OpReg).addImm(1));
1279
1280       unsigned CCMode = ARMCC::NE;
1281       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
1282         std::swap(TBB, FBB);
1283         CCMode = ARMCC::EQ;
1284       }
1285
1286       unsigned BrOpc = isThumb2 ? ARM::t2Bcc : ARM::Bcc;
1287       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(BrOpc))
1288       .addMBB(TBB).addImm(CCMode).addReg(ARM::CPSR);
1289
1290       finishCondBranch(BI->getParent(), TBB, FBB);
1291       return true;
1292     }
1293   } else if (const ConstantInt *CI =
1294              dyn_cast<ConstantInt>(BI->getCondition())) {
1295     uint64_t Imm = CI->getZExtValue();
1296     MachineBasicBlock *Target = (Imm == 0) ? FBB : TBB;
1297     fastEmitBranch(Target, DbgLoc);
1298     return true;
1299   }
1300
1301   unsigned CmpReg = getRegForValue(BI->getCondition());
1302   if (CmpReg == 0) return false;
1303
1304   // We've been divorced from our compare!  Our block was split, and
1305   // now our compare lives in a predecessor block.  We musn't
1306   // re-compare here, as the children of the compare aren't guaranteed
1307   // live across the block boundary (we *could* check for this).
1308   // Regardless, the compare has been done in the predecessor block,
1309   // and it left a value for us in a virtual register.  Ergo, we test
1310   // the one-bit value left in the virtual register.
1311   unsigned TstOpc = isThumb2 ? ARM::t2TSTri : ARM::TSTri;
1312   CmpReg = constrainOperandRegClass(TII.get(TstOpc), CmpReg, 0);
1313   AddOptionalDefs(
1314       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(TstOpc))
1315           .addReg(CmpReg)
1316           .addImm(1));
1317
1318   unsigned CCMode = ARMCC::NE;
1319   if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
1320     std::swap(TBB, FBB);
1321     CCMode = ARMCC::EQ;
1322   }
1323
1324   unsigned BrOpc = isThumb2 ? ARM::t2Bcc : ARM::Bcc;
1325   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(BrOpc))
1326                   .addMBB(TBB).addImm(CCMode).addReg(ARM::CPSR);
1327   finishCondBranch(BI->getParent(), TBB, FBB);
1328   return true;
1329 }
1330
1331 bool ARMFastISel::SelectIndirectBr(const Instruction *I) {
1332   unsigned AddrReg = getRegForValue(I->getOperand(0));
1333   if (AddrReg == 0) return false;
1334
1335   unsigned Opc = isThumb2 ? ARM::tBRIND : ARM::BX;
1336   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1337                           TII.get(Opc)).addReg(AddrReg));
1338
1339   const IndirectBrInst *IB = cast<IndirectBrInst>(I);
1340   for (const BasicBlock *SuccBB : IB->successors())
1341     FuncInfo.MBB->addSuccessor(FuncInfo.MBBMap[SuccBB]);
1342
1343   return true;
1344 }
1345
1346 bool ARMFastISel::ARMEmitCmp(const Value *Src1Value, const Value *Src2Value,
1347                              bool isZExt, bool isEquality) {
1348   Type *Ty = Src1Value->getType();
1349   EVT SrcEVT = TLI.getValueType(DL, Ty, true);
1350   if (!SrcEVT.isSimple()) return false;
1351   MVT SrcVT = SrcEVT.getSimpleVT();
1352
1353   if (Ty->isFloatTy() && !Subtarget->hasVFP2())
1354     return false;
1355
1356   if (Ty->isDoubleTy() && (!Subtarget->hasVFP2() || Subtarget->isFPOnlySP()))
1357     return false;
1358
1359   // Check to see if the 2nd operand is a constant that we can encode directly
1360   // in the compare.
1361   int Imm = 0;
1362   bool UseImm = false;
1363   bool isNegativeImm = false;
1364   // FIXME: At -O0 we don't have anything that canonicalizes operand order.
1365   // Thus, Src1Value may be a ConstantInt, but we're missing it.
1366   if (const ConstantInt *ConstInt = dyn_cast<ConstantInt>(Src2Value)) {
1367     if (SrcVT == MVT::i32 || SrcVT == MVT::i16 || SrcVT == MVT::i8 ||
1368         SrcVT == MVT::i1) {
1369       const APInt &CIVal = ConstInt->getValue();
1370       Imm = (isZExt) ? (int)CIVal.getZExtValue() : (int)CIVal.getSExtValue();
1371       // For INT_MIN/LONG_MIN (i.e., 0x80000000) we need to use a cmp, rather
1372       // then a cmn, because there is no way to represent 2147483648 as a
1373       // signed 32-bit int.
1374       if (Imm < 0 && Imm != (int)0x80000000) {
1375         isNegativeImm = true;
1376         Imm = -Imm;
1377       }
1378       UseImm = isThumb2 ? (ARM_AM::getT2SOImmVal(Imm) != -1) :
1379         (ARM_AM::getSOImmVal(Imm) != -1);
1380     }
1381   } else if (const ConstantFP *ConstFP = dyn_cast<ConstantFP>(Src2Value)) {
1382     if (SrcVT == MVT::f32 || SrcVT == MVT::f64)
1383       if (ConstFP->isZero() && !ConstFP->isNegative())
1384         UseImm = true;
1385   }
1386
1387   unsigned CmpOpc;
1388   bool isICmp = true;
1389   bool needsExt = false;
1390   switch (SrcVT.SimpleTy) {
1391     default: return false;
1392     // TODO: Verify compares.
1393     case MVT::f32:
1394       isICmp = false;
1395       // Equality comparisons shouldn't raise Invalid on uordered inputs.
1396       if (isEquality)
1397         CmpOpc = UseImm ? ARM::VCMPZS : ARM::VCMPS;
1398       else
1399         CmpOpc = UseImm ? ARM::VCMPEZS : ARM::VCMPES;
1400       break;
1401     case MVT::f64:
1402       isICmp = false;
1403       // Equality comparisons shouldn't raise Invalid on uordered inputs.
1404       if (isEquality)
1405         CmpOpc = UseImm ? ARM::VCMPZD : ARM::VCMPD;
1406       else
1407       CmpOpc = UseImm ? ARM::VCMPEZD : ARM::VCMPED;
1408       break;
1409     case MVT::i1:
1410     case MVT::i8:
1411     case MVT::i16:
1412       needsExt = true;
1413     // Intentional fall-through.
1414     case MVT::i32:
1415       if (isThumb2) {
1416         if (!UseImm)
1417           CmpOpc = ARM::t2CMPrr;
1418         else
1419           CmpOpc = isNegativeImm ? ARM::t2CMNri : ARM::t2CMPri;
1420       } else {
1421         if (!UseImm)
1422           CmpOpc = ARM::CMPrr;
1423         else
1424           CmpOpc = isNegativeImm ? ARM::CMNri : ARM::CMPri;
1425       }
1426       break;
1427   }
1428
1429   unsigned SrcReg1 = getRegForValue(Src1Value);
1430   if (SrcReg1 == 0) return false;
1431
1432   unsigned SrcReg2 = 0;
1433   if (!UseImm) {
1434     SrcReg2 = getRegForValue(Src2Value);
1435     if (SrcReg2 == 0) return false;
1436   }
1437
1438   // We have i1, i8, or i16, we need to either zero extend or sign extend.
1439   if (needsExt) {
1440     SrcReg1 = ARMEmitIntExt(SrcVT, SrcReg1, MVT::i32, isZExt);
1441     if (SrcReg1 == 0) return false;
1442     if (!UseImm) {
1443       SrcReg2 = ARMEmitIntExt(SrcVT, SrcReg2, MVT::i32, isZExt);
1444       if (SrcReg2 == 0) return false;
1445     }
1446   }
1447
1448   const MCInstrDesc &II = TII.get(CmpOpc);
1449   SrcReg1 = constrainOperandRegClass(II, SrcReg1, 0);
1450   if (!UseImm) {
1451     SrcReg2 = constrainOperandRegClass(II, SrcReg2, 1);
1452     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II)
1453                     .addReg(SrcReg1).addReg(SrcReg2));
1454   } else {
1455     MachineInstrBuilder MIB;
1456     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II)
1457       .addReg(SrcReg1);
1458
1459     // Only add immediate for icmp as the immediate for fcmp is an implicit 0.0.
1460     if (isICmp)
1461       MIB.addImm(Imm);
1462     AddOptionalDefs(MIB);
1463   }
1464
1465   // For floating point we need to move the result to a comparison register
1466   // that we can then use for branches.
1467   if (Ty->isFloatTy() || Ty->isDoubleTy())
1468     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1469                             TII.get(ARM::FMSTAT)));
1470   return true;
1471 }
1472
1473 bool ARMFastISel::SelectCmp(const Instruction *I) {
1474   const CmpInst *CI = cast<CmpInst>(I);
1475
1476   // Get the compare predicate.
1477   ARMCC::CondCodes ARMPred = getComparePred(CI->getPredicate());
1478
1479   // We may not handle every CC for now.
1480   if (ARMPred == ARMCC::AL) return false;
1481
1482   // Emit the compare.
1483   if (!ARMEmitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned(),
1484                   CI->isEquality()))
1485     return false;
1486
1487   // Now set a register based on the comparison. Explicitly set the predicates
1488   // here.
1489   unsigned MovCCOpc = isThumb2 ? ARM::t2MOVCCi : ARM::MOVCCi;
1490   const TargetRegisterClass *RC = isThumb2 ? &ARM::rGPRRegClass
1491                                            : &ARM::GPRRegClass;
1492   unsigned DestReg = createResultReg(RC);
1493   Constant *Zero = ConstantInt::get(Type::getInt32Ty(*Context), 0);
1494   unsigned ZeroReg = fastMaterializeConstant(Zero);
1495   // ARMEmitCmp emits a FMSTAT when necessary, so it's always safe to use CPSR.
1496   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(MovCCOpc), DestReg)
1497           .addReg(ZeroReg).addImm(1)
1498           .addImm(ARMPred).addReg(ARM::CPSR);
1499
1500   updateValueMap(I, DestReg);
1501   return true;
1502 }
1503
1504 bool ARMFastISel::SelectFPExt(const Instruction *I) {
1505   // Make sure we have VFP and that we're extending float to double.
1506   if (!Subtarget->hasVFP2() || Subtarget->isFPOnlySP()) return false;
1507
1508   Value *V = I->getOperand(0);
1509   if (!I->getType()->isDoubleTy() ||
1510       !V->getType()->isFloatTy()) return false;
1511
1512   unsigned Op = getRegForValue(V);
1513   if (Op == 0) return false;
1514
1515   unsigned Result = createResultReg(&ARM::DPRRegClass);
1516   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1517                           TII.get(ARM::VCVTDS), Result)
1518                   .addReg(Op));
1519   updateValueMap(I, Result);
1520   return true;
1521 }
1522
1523 bool ARMFastISel::SelectFPTrunc(const Instruction *I) {
1524   // Make sure we have VFP and that we're truncating double to float.
1525   if (!Subtarget->hasVFP2() || Subtarget->isFPOnlySP()) return false;
1526
1527   Value *V = I->getOperand(0);
1528   if (!(I->getType()->isFloatTy() &&
1529         V->getType()->isDoubleTy())) return false;
1530
1531   unsigned Op = getRegForValue(V);
1532   if (Op == 0) return false;
1533
1534   unsigned Result = createResultReg(&ARM::SPRRegClass);
1535   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1536                           TII.get(ARM::VCVTSD), Result)
1537                   .addReg(Op));
1538   updateValueMap(I, Result);
1539   return true;
1540 }
1541
1542 bool ARMFastISel::SelectIToFP(const Instruction *I, bool isSigned) {
1543   // Make sure we have VFP.
1544   if (!Subtarget->hasVFP2()) return false;
1545
1546   MVT DstVT;
1547   Type *Ty = I->getType();
1548   if (!isTypeLegal(Ty, DstVT))
1549     return false;
1550
1551   Value *Src = I->getOperand(0);
1552   EVT SrcEVT = TLI.getValueType(DL, Src->getType(), true);
1553   if (!SrcEVT.isSimple())
1554     return false;
1555   MVT SrcVT = SrcEVT.getSimpleVT();
1556   if (SrcVT != MVT::i32 && SrcVT != MVT::i16 && SrcVT != MVT::i8)
1557     return false;
1558
1559   unsigned SrcReg = getRegForValue(Src);
1560   if (SrcReg == 0) return false;
1561
1562   // Handle sign-extension.
1563   if (SrcVT == MVT::i16 || SrcVT == MVT::i8) {
1564     SrcReg = ARMEmitIntExt(SrcVT, SrcReg, MVT::i32,
1565                                        /*isZExt*/!isSigned);
1566     if (SrcReg == 0) return false;
1567   }
1568
1569   // The conversion routine works on fp-reg to fp-reg and the operand above
1570   // was an integer, move it to the fp registers if possible.
1571   unsigned FP = ARMMoveToFPReg(MVT::f32, SrcReg);
1572   if (FP == 0) return false;
1573
1574   unsigned Opc;
1575   if (Ty->isFloatTy()) Opc = isSigned ? ARM::VSITOS : ARM::VUITOS;
1576   else if (Ty->isDoubleTy() && !Subtarget->isFPOnlySP())
1577     Opc = isSigned ? ARM::VSITOD : ARM::VUITOD;
1578   else return false;
1579
1580   unsigned ResultReg = createResultReg(TLI.getRegClassFor(DstVT));
1581   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1582                           TII.get(Opc), ResultReg).addReg(FP));
1583   updateValueMap(I, ResultReg);
1584   return true;
1585 }
1586
1587 bool ARMFastISel::SelectFPToI(const Instruction *I, bool isSigned) {
1588   // Make sure we have VFP.
1589   if (!Subtarget->hasVFP2()) return false;
1590
1591   MVT DstVT;
1592   Type *RetTy = I->getType();
1593   if (!isTypeLegal(RetTy, DstVT))
1594     return false;
1595
1596   unsigned Op = getRegForValue(I->getOperand(0));
1597   if (Op == 0) return false;
1598
1599   unsigned Opc;
1600   Type *OpTy = I->getOperand(0)->getType();
1601   if (OpTy->isFloatTy()) Opc = isSigned ? ARM::VTOSIZS : ARM::VTOUIZS;
1602   else if (OpTy->isDoubleTy() && !Subtarget->isFPOnlySP())
1603     Opc = isSigned ? ARM::VTOSIZD : ARM::VTOUIZD;
1604   else return false;
1605
1606   // f64->s32/u32 or f32->s32/u32 both need an intermediate f32 reg.
1607   unsigned ResultReg = createResultReg(TLI.getRegClassFor(MVT::f32));
1608   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1609                           TII.get(Opc), ResultReg).addReg(Op));
1610
1611   // This result needs to be in an integer register, but the conversion only
1612   // takes place in fp-regs.
1613   unsigned IntReg = ARMMoveToIntReg(DstVT, ResultReg);
1614   if (IntReg == 0) return false;
1615
1616   updateValueMap(I, IntReg);
1617   return true;
1618 }
1619
1620 bool ARMFastISel::SelectSelect(const Instruction *I) {
1621   MVT VT;
1622   if (!isTypeLegal(I->getType(), VT))
1623     return false;
1624
1625   // Things need to be register sized for register moves.
1626   if (VT != MVT::i32) return false;
1627
1628   unsigned CondReg = getRegForValue(I->getOperand(0));
1629   if (CondReg == 0) return false;
1630   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1631   if (Op1Reg == 0) return false;
1632
1633   // Check to see if we can use an immediate in the conditional move.
1634   int Imm = 0;
1635   bool UseImm = false;
1636   bool isNegativeImm = false;
1637   if (const ConstantInt *ConstInt = dyn_cast<ConstantInt>(I->getOperand(2))) {
1638     assert(VT == MVT::i32 && "Expecting an i32.");
1639     Imm = (int)ConstInt->getValue().getZExtValue();
1640     if (Imm < 0) {
1641       isNegativeImm = true;
1642       Imm = ~Imm;
1643     }
1644     UseImm = isThumb2 ? (ARM_AM::getT2SOImmVal(Imm) != -1) :
1645       (ARM_AM::getSOImmVal(Imm) != -1);
1646   }
1647
1648   unsigned Op2Reg = 0;
1649   if (!UseImm) {
1650     Op2Reg = getRegForValue(I->getOperand(2));
1651     if (Op2Reg == 0) return false;
1652   }
1653
1654   unsigned TstOpc = isThumb2 ? ARM::t2TSTri : ARM::TSTri;
1655   CondReg = constrainOperandRegClass(TII.get(TstOpc), CondReg, 0);
1656   AddOptionalDefs(
1657       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(TstOpc))
1658           .addReg(CondReg)
1659           .addImm(1));
1660
1661   unsigned MovCCOpc;
1662   const TargetRegisterClass *RC;
1663   if (!UseImm) {
1664     RC = isThumb2 ? &ARM::tGPRRegClass : &ARM::GPRRegClass;
1665     MovCCOpc = isThumb2 ? ARM::t2MOVCCr : ARM::MOVCCr;
1666   } else {
1667     RC = isThumb2 ? &ARM::rGPRRegClass : &ARM::GPRRegClass;
1668     if (!isNegativeImm)
1669       MovCCOpc = isThumb2 ? ARM::t2MOVCCi : ARM::MOVCCi;
1670     else
1671       MovCCOpc = isThumb2 ? ARM::t2MVNCCi : ARM::MVNCCi;
1672   }
1673   unsigned ResultReg = createResultReg(RC);
1674   if (!UseImm) {
1675     Op2Reg = constrainOperandRegClass(TII.get(MovCCOpc), Op2Reg, 1);
1676     Op1Reg = constrainOperandRegClass(TII.get(MovCCOpc), Op1Reg, 2);
1677     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(MovCCOpc),
1678             ResultReg)
1679         .addReg(Op2Reg)
1680         .addReg(Op1Reg)
1681         .addImm(ARMCC::NE)
1682         .addReg(ARM::CPSR);
1683   } else {
1684     Op1Reg = constrainOperandRegClass(TII.get(MovCCOpc), Op1Reg, 1);
1685     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(MovCCOpc),
1686             ResultReg)
1687         .addReg(Op1Reg)
1688         .addImm(Imm)
1689         .addImm(ARMCC::EQ)
1690         .addReg(ARM::CPSR);
1691   }
1692   updateValueMap(I, ResultReg);
1693   return true;
1694 }
1695
1696 bool ARMFastISel::SelectDiv(const Instruction *I, bool isSigned) {
1697   MVT VT;
1698   Type *Ty = I->getType();
1699   if (!isTypeLegal(Ty, VT))
1700     return false;
1701
1702   // If we have integer div support we should have selected this automagically.
1703   // In case we have a real miss go ahead and return false and we'll pick
1704   // it up later.
1705   if (Subtarget->hasDivideInThumbMode())
1706     return false;
1707
1708   // Otherwise emit a libcall.
1709   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1710   if (VT == MVT::i8)
1711     LC = isSigned ? RTLIB::SDIV_I8 : RTLIB::UDIV_I8;
1712   else if (VT == MVT::i16)
1713     LC = isSigned ? RTLIB::SDIV_I16 : RTLIB::UDIV_I16;
1714   else if (VT == MVT::i32)
1715     LC = isSigned ? RTLIB::SDIV_I32 : RTLIB::UDIV_I32;
1716   else if (VT == MVT::i64)
1717     LC = isSigned ? RTLIB::SDIV_I64 : RTLIB::UDIV_I64;
1718   else if (VT == MVT::i128)
1719     LC = isSigned ? RTLIB::SDIV_I128 : RTLIB::UDIV_I128;
1720   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SDIV!");
1721
1722   return ARMEmitLibcall(I, LC);
1723 }
1724
1725 bool ARMFastISel::SelectRem(const Instruction *I, bool isSigned) {
1726   MVT VT;
1727   Type *Ty = I->getType();
1728   if (!isTypeLegal(Ty, VT))
1729     return false;
1730
1731   // Many ABIs do not provide a libcall for standalone remainder, so we need to
1732   // use divrem (see the RTABI 4.3.1). Since FastISel can't handle non-double
1733   // multi-reg returns, we'll have to bail out.
1734   if (!TLI.hasStandaloneRem(VT)) {
1735     return false;
1736   }
1737
1738   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1739   if (VT == MVT::i8)
1740     LC = isSigned ? RTLIB::SREM_I8 : RTLIB::UREM_I8;
1741   else if (VT == MVT::i16)
1742     LC = isSigned ? RTLIB::SREM_I16 : RTLIB::UREM_I16;
1743   else if (VT == MVT::i32)
1744     LC = isSigned ? RTLIB::SREM_I32 : RTLIB::UREM_I32;
1745   else if (VT == MVT::i64)
1746     LC = isSigned ? RTLIB::SREM_I64 : RTLIB::UREM_I64;
1747   else if (VT == MVT::i128)
1748     LC = isSigned ? RTLIB::SREM_I128 : RTLIB::UREM_I128;
1749   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SREM!");
1750
1751   return ARMEmitLibcall(I, LC);
1752 }
1753
1754 bool ARMFastISel::SelectBinaryIntOp(const Instruction *I, unsigned ISDOpcode) {
1755   EVT DestVT = TLI.getValueType(DL, I->getType(), true);
1756
1757   // We can get here in the case when we have a binary operation on a non-legal
1758   // type and the target independent selector doesn't know how to handle it.
1759   if (DestVT != MVT::i16 && DestVT != MVT::i8 && DestVT != MVT::i1)
1760     return false;
1761
1762   unsigned Opc;
1763   switch (ISDOpcode) {
1764     default: return false;
1765     case ISD::ADD:
1766       Opc = isThumb2 ? ARM::t2ADDrr : ARM::ADDrr;
1767       break;
1768     case ISD::OR:
1769       Opc = isThumb2 ? ARM::t2ORRrr : ARM::ORRrr;
1770       break;
1771     case ISD::SUB:
1772       Opc = isThumb2 ? ARM::t2SUBrr : ARM::SUBrr;
1773       break;
1774   }
1775
1776   unsigned SrcReg1 = getRegForValue(I->getOperand(0));
1777   if (SrcReg1 == 0) return false;
1778
1779   // TODO: Often the 2nd operand is an immediate, which can be encoded directly
1780   // in the instruction, rather then materializing the value in a register.
1781   unsigned SrcReg2 = getRegForValue(I->getOperand(1));
1782   if (SrcReg2 == 0) return false;
1783
1784   unsigned ResultReg = createResultReg(&ARM::GPRnopcRegClass);
1785   SrcReg1 = constrainOperandRegClass(TII.get(Opc), SrcReg1, 1);
1786   SrcReg2 = constrainOperandRegClass(TII.get(Opc), SrcReg2, 2);
1787   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1788                           TII.get(Opc), ResultReg)
1789                   .addReg(SrcReg1).addReg(SrcReg2));
1790   updateValueMap(I, ResultReg);
1791   return true;
1792 }
1793
1794 bool ARMFastISel::SelectBinaryFPOp(const Instruction *I, unsigned ISDOpcode) {
1795   EVT FPVT = TLI.getValueType(DL, I->getType(), true);
1796   if (!FPVT.isSimple()) return false;
1797   MVT VT = FPVT.getSimpleVT();
1798
1799   // FIXME: Support vector types where possible.
1800   if (VT.isVector())
1801     return false;
1802
1803   // We can get here in the case when we want to use NEON for our fp
1804   // operations, but can't figure out how to. Just use the vfp instructions
1805   // if we have them.
1806   // FIXME: It'd be nice to use NEON instructions.
1807   Type *Ty = I->getType();
1808   if (Ty->isFloatTy() && !Subtarget->hasVFP2())
1809     return false;
1810   if (Ty->isDoubleTy() && (!Subtarget->hasVFP2() || Subtarget->isFPOnlySP()))
1811     return false;
1812
1813   unsigned Opc;
1814   bool is64bit = VT == MVT::f64 || VT == MVT::i64;
1815   switch (ISDOpcode) {
1816     default: return false;
1817     case ISD::FADD:
1818       Opc = is64bit ? ARM::VADDD : ARM::VADDS;
1819       break;
1820     case ISD::FSUB:
1821       Opc = is64bit ? ARM::VSUBD : ARM::VSUBS;
1822       break;
1823     case ISD::FMUL:
1824       Opc = is64bit ? ARM::VMULD : ARM::VMULS;
1825       break;
1826   }
1827   unsigned Op1 = getRegForValue(I->getOperand(0));
1828   if (Op1 == 0) return false;
1829
1830   unsigned Op2 = getRegForValue(I->getOperand(1));
1831   if (Op2 == 0) return false;
1832
1833   unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT.SimpleTy));
1834   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1835                           TII.get(Opc), ResultReg)
1836                   .addReg(Op1).addReg(Op2));
1837   updateValueMap(I, ResultReg);
1838   return true;
1839 }
1840
1841 // Call Handling Code
1842
1843 // This is largely taken directly from CCAssignFnForNode
1844 // TODO: We may not support all of this.
1845 CCAssignFn *ARMFastISel::CCAssignFnForCall(CallingConv::ID CC,
1846                                            bool Return,
1847                                            bool isVarArg) {
1848   switch (CC) {
1849   default:
1850     llvm_unreachable("Unsupported calling convention");
1851   case CallingConv::Fast:
1852     if (Subtarget->hasVFP2() && !isVarArg) {
1853       if (!Subtarget->isAAPCS_ABI())
1854         return (Return ? RetFastCC_ARM_APCS : FastCC_ARM_APCS);
1855       // For AAPCS ABI targets, just use VFP variant of the calling convention.
1856       return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1857     }
1858     LLVM_FALLTHROUGH;
1859   case CallingConv::C:
1860   case CallingConv::CXX_FAST_TLS:
1861     // Use target triple & subtarget features to do actual dispatch.
1862     if (Subtarget->isAAPCS_ABI()) {
1863       if (Subtarget->hasVFP2() &&
1864           TM.Options.FloatABIType == FloatABI::Hard && !isVarArg)
1865         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
1866       else
1867         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
1868     } else {
1869       return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
1870     }
1871   case CallingConv::ARM_AAPCS_VFP:
1872   case CallingConv::Swift:
1873     if (!isVarArg)
1874       return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
1875     // Fall through to soft float variant, variadic functions don't
1876     // use hard floating point ABI.
1877     LLVM_FALLTHROUGH;
1878   case CallingConv::ARM_AAPCS:
1879     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
1880   case CallingConv::ARM_APCS:
1881     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
1882   case CallingConv::GHC:
1883     if (Return)
1884       llvm_unreachable("Can't return in GHC call convention");
1885     else
1886       return CC_ARM_APCS_GHC;
1887   }
1888 }
1889
1890 bool ARMFastISel::ProcessCallArgs(SmallVectorImpl<Value*> &Args,
1891                                   SmallVectorImpl<unsigned> &ArgRegs,
1892                                   SmallVectorImpl<MVT> &ArgVTs,
1893                                   SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
1894                                   SmallVectorImpl<unsigned> &RegArgs,
1895                                   CallingConv::ID CC,
1896                                   unsigned &NumBytes,
1897                                   bool isVarArg) {
1898   SmallVector<CCValAssign, 16> ArgLocs;
1899   CCState CCInfo(CC, isVarArg, *FuncInfo.MF, ArgLocs, *Context);
1900   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags,
1901                              CCAssignFnForCall(CC, false, isVarArg));
1902
1903   // Check that we can handle all of the arguments. If we can't, then bail out
1904   // now before we add code to the MBB.
1905   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1906     CCValAssign &VA = ArgLocs[i];
1907     MVT ArgVT = ArgVTs[VA.getValNo()];
1908
1909     // We don't handle NEON/vector parameters yet.
1910     if (ArgVT.isVector() || ArgVT.getSizeInBits() > 64)
1911       return false;
1912
1913     // Now copy/store arg to correct locations.
1914     if (VA.isRegLoc() && !VA.needsCustom()) {
1915       continue;
1916     } else if (VA.needsCustom()) {
1917       // TODO: We need custom lowering for vector (v2f64) args.
1918       if (VA.getLocVT() != MVT::f64 ||
1919           // TODO: Only handle register args for now.
1920           !VA.isRegLoc() || !ArgLocs[++i].isRegLoc())
1921         return false;
1922     } else {
1923       switch (ArgVT.SimpleTy) {
1924       default:
1925         return false;
1926       case MVT::i1:
1927       case MVT::i8:
1928       case MVT::i16:
1929       case MVT::i32:
1930         break;
1931       case MVT::f32:
1932         if (!Subtarget->hasVFP2())
1933           return false;
1934         break;
1935       case MVT::f64:
1936         if (!Subtarget->hasVFP2())
1937           return false;
1938         break;
1939       }
1940     }
1941   }
1942
1943   // At the point, we are able to handle the call's arguments in fast isel.
1944
1945   // Get a count of how many bytes are to be pushed on the stack.
1946   NumBytes = CCInfo.getNextStackOffset();
1947
1948   // Issue CALLSEQ_START
1949   unsigned AdjStackDown = TII.getCallFrameSetupOpcode();
1950   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1951                           TII.get(AdjStackDown))
1952                   .addImm(NumBytes).addImm(0));
1953
1954   // Process the args.
1955   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1956     CCValAssign &VA = ArgLocs[i];
1957     const Value *ArgVal = Args[VA.getValNo()];
1958     unsigned Arg = ArgRegs[VA.getValNo()];
1959     MVT ArgVT = ArgVTs[VA.getValNo()];
1960
1961     assert((!ArgVT.isVector() && ArgVT.getSizeInBits() <= 64) &&
1962            "We don't handle NEON/vector parameters yet.");
1963
1964     // Handle arg promotion, etc.
1965     switch (VA.getLocInfo()) {
1966       case CCValAssign::Full: break;
1967       case CCValAssign::SExt: {
1968         MVT DestVT = VA.getLocVT();
1969         Arg = ARMEmitIntExt(ArgVT, Arg, DestVT, /*isZExt*/false);
1970         assert(Arg != 0 && "Failed to emit a sext");
1971         ArgVT = DestVT;
1972         break;
1973       }
1974       case CCValAssign::AExt:
1975         // Intentional fall-through.  Handle AExt and ZExt.
1976       case CCValAssign::ZExt: {
1977         MVT DestVT = VA.getLocVT();
1978         Arg = ARMEmitIntExt(ArgVT, Arg, DestVT, /*isZExt*/true);
1979         assert(Arg != 0 && "Failed to emit a zext");
1980         ArgVT = DestVT;
1981         break;
1982       }
1983       case CCValAssign::BCvt: {
1984         unsigned BC = fastEmit_r(ArgVT, VA.getLocVT(), ISD::BITCAST, Arg,
1985                                  /*TODO: Kill=*/false);
1986         assert(BC != 0 && "Failed to emit a bitcast!");
1987         Arg = BC;
1988         ArgVT = VA.getLocVT();
1989         break;
1990       }
1991       default: llvm_unreachable("Unknown arg promotion!");
1992     }
1993
1994     // Now copy/store arg to correct locations.
1995     if (VA.isRegLoc() && !VA.needsCustom()) {
1996       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1997               TII.get(TargetOpcode::COPY), VA.getLocReg()).addReg(Arg);
1998       RegArgs.push_back(VA.getLocReg());
1999     } else if (VA.needsCustom()) {
2000       // TODO: We need custom lowering for vector (v2f64) args.
2001       assert(VA.getLocVT() == MVT::f64 &&
2002              "Custom lowering for v2f64 args not available");
2003
2004       CCValAssign &NextVA = ArgLocs[++i];
2005
2006       assert(VA.isRegLoc() && NextVA.isRegLoc() &&
2007              "We only handle register args!");
2008
2009       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2010                               TII.get(ARM::VMOVRRD), VA.getLocReg())
2011                       .addReg(NextVA.getLocReg(), RegState::Define)
2012                       .addReg(Arg));
2013       RegArgs.push_back(VA.getLocReg());
2014       RegArgs.push_back(NextVA.getLocReg());
2015     } else {
2016       assert(VA.isMemLoc());
2017       // Need to store on the stack.
2018
2019       // Don't emit stores for undef values.
2020       if (isa<UndefValue>(ArgVal))
2021         continue;
2022
2023       Address Addr;
2024       Addr.BaseType = Address::RegBase;
2025       Addr.Base.Reg = ARM::SP;
2026       Addr.Offset = VA.getLocMemOffset();
2027
2028       bool EmitRet = ARMEmitStore(ArgVT, Arg, Addr); (void)EmitRet;
2029       assert(EmitRet && "Could not emit a store for argument!");
2030     }
2031   }
2032
2033   return true;
2034 }
2035
2036 bool ARMFastISel::FinishCall(MVT RetVT, SmallVectorImpl<unsigned> &UsedRegs,
2037                              const Instruction *I, CallingConv::ID CC,
2038                              unsigned &NumBytes, bool isVarArg) {
2039   // Issue CALLSEQ_END
2040   unsigned AdjStackUp = TII.getCallFrameDestroyOpcode();
2041   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2042                           TII.get(AdjStackUp))
2043                   .addImm(NumBytes).addImm(0));
2044
2045   // Now the return value.
2046   if (RetVT != MVT::isVoid) {
2047     SmallVector<CCValAssign, 16> RVLocs;
2048     CCState CCInfo(CC, isVarArg, *FuncInfo.MF, RVLocs, *Context);
2049     CCInfo.AnalyzeCallResult(RetVT, CCAssignFnForCall(CC, true, isVarArg));
2050
2051     // Copy all of the result registers out of their specified physreg.
2052     if (RVLocs.size() == 2 && RetVT == MVT::f64) {
2053       // For this move we copy into two registers and then move into the
2054       // double fp reg we want.
2055       MVT DestVT = RVLocs[0].getValVT();
2056       const TargetRegisterClass* DstRC = TLI.getRegClassFor(DestVT);
2057       unsigned ResultReg = createResultReg(DstRC);
2058       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2059                               TII.get(ARM::VMOVDRR), ResultReg)
2060                       .addReg(RVLocs[0].getLocReg())
2061                       .addReg(RVLocs[1].getLocReg()));
2062
2063       UsedRegs.push_back(RVLocs[0].getLocReg());
2064       UsedRegs.push_back(RVLocs[1].getLocReg());
2065
2066       // Finally update the result.
2067       updateValueMap(I, ResultReg);
2068     } else {
2069       assert(RVLocs.size() == 1 &&"Can't handle non-double multi-reg retvals!");
2070       MVT CopyVT = RVLocs[0].getValVT();
2071
2072       // Special handling for extended integers.
2073       if (RetVT == MVT::i1 || RetVT == MVT::i8 || RetVT == MVT::i16)
2074         CopyVT = MVT::i32;
2075
2076       const TargetRegisterClass* DstRC = TLI.getRegClassFor(CopyVT);
2077
2078       unsigned ResultReg = createResultReg(DstRC);
2079       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2080               TII.get(TargetOpcode::COPY),
2081               ResultReg).addReg(RVLocs[0].getLocReg());
2082       UsedRegs.push_back(RVLocs[0].getLocReg());
2083
2084       // Finally update the result.
2085       updateValueMap(I, ResultReg);
2086     }
2087   }
2088
2089   return true;
2090 }
2091
2092 bool ARMFastISel::SelectRet(const Instruction *I) {
2093   const ReturnInst *Ret = cast<ReturnInst>(I);
2094   const Function &F = *I->getParent()->getParent();
2095
2096   if (!FuncInfo.CanLowerReturn)
2097     return false;
2098
2099   if (TLI.supportSwiftError() &&
2100       F.getAttributes().hasAttrSomewhere(Attribute::SwiftError))
2101     return false;
2102
2103   if (TLI.supportSplitCSR(FuncInfo.MF))
2104     return false;
2105
2106   // Build a list of return value registers.
2107   SmallVector<unsigned, 4> RetRegs;
2108
2109   CallingConv::ID CC = F.getCallingConv();
2110   if (Ret->getNumOperands() > 0) {
2111     SmallVector<ISD::OutputArg, 4> Outs;
2112     GetReturnInfo(F.getReturnType(), F.getAttributes(), Outs, TLI, DL);
2113
2114     // Analyze operands of the call, assigning locations to each operand.
2115     SmallVector<CCValAssign, 16> ValLocs;
2116     CCState CCInfo(CC, F.isVarArg(), *FuncInfo.MF, ValLocs, I->getContext());
2117     CCInfo.AnalyzeReturn(Outs, CCAssignFnForCall(CC, true /* is Ret */,
2118                                                  F.isVarArg()));
2119
2120     const Value *RV = Ret->getOperand(0);
2121     unsigned Reg = getRegForValue(RV);
2122     if (Reg == 0)
2123       return false;
2124
2125     // Only handle a single return value for now.
2126     if (ValLocs.size() != 1)
2127       return false;
2128
2129     CCValAssign &VA = ValLocs[0];
2130
2131     // Don't bother handling odd stuff for now.
2132     if (VA.getLocInfo() != CCValAssign::Full)
2133       return false;
2134     // Only handle register returns for now.
2135     if (!VA.isRegLoc())
2136       return false;
2137
2138     unsigned SrcReg = Reg + VA.getValNo();
2139     EVT RVEVT = TLI.getValueType(DL, RV->getType());
2140     if (!RVEVT.isSimple()) return false;
2141     MVT RVVT = RVEVT.getSimpleVT();
2142     MVT DestVT = VA.getValVT();
2143     // Special handling for extended integers.
2144     if (RVVT != DestVT) {
2145       if (RVVT != MVT::i1 && RVVT != MVT::i8 && RVVT != MVT::i16)
2146         return false;
2147
2148       assert(DestVT == MVT::i32 && "ARM should always ext to i32");
2149
2150       // Perform extension if flagged as either zext or sext.  Otherwise, do
2151       // nothing.
2152       if (Outs[0].Flags.isZExt() || Outs[0].Flags.isSExt()) {
2153         SrcReg = ARMEmitIntExt(RVVT, SrcReg, DestVT, Outs[0].Flags.isZExt());
2154         if (SrcReg == 0) return false;
2155       }
2156     }
2157
2158     // Make the copy.
2159     unsigned DstReg = VA.getLocReg();
2160     const TargetRegisterClass* SrcRC = MRI.getRegClass(SrcReg);
2161     // Avoid a cross-class copy. This is very unlikely.
2162     if (!SrcRC->contains(DstReg))
2163       return false;
2164     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2165             TII.get(TargetOpcode::COPY), DstReg).addReg(SrcReg);
2166
2167     // Add register to return instruction.
2168     RetRegs.push_back(VA.getLocReg());
2169   }
2170
2171   unsigned RetOpc = isThumb2 ? ARM::tBX_RET : ARM::BX_RET;
2172   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2173                                     TII.get(RetOpc));
2174   AddOptionalDefs(MIB);
2175   for (unsigned i = 0, e = RetRegs.size(); i != e; ++i)
2176     MIB.addReg(RetRegs[i], RegState::Implicit);
2177   return true;
2178 }
2179
2180 unsigned ARMFastISel::ARMSelectCallOp(bool UseReg) {
2181   if (UseReg)
2182     return isThumb2 ? ARM::tBLXr : ARM::BLX;
2183   else
2184     return isThumb2 ? ARM::tBL : ARM::BL;
2185 }
2186
2187 unsigned ARMFastISel::getLibcallReg(const Twine &Name) {
2188   // Manually compute the global's type to avoid building it when unnecessary.
2189   Type *GVTy = Type::getInt32PtrTy(*Context, /*AS=*/0);
2190   EVT LCREVT = TLI.getValueType(DL, GVTy);
2191   if (!LCREVT.isSimple()) return 0;
2192
2193   GlobalValue *GV = new GlobalVariable(M, Type::getInt32Ty(*Context), false,
2194                                        GlobalValue::ExternalLinkage, nullptr,
2195                                        Name);
2196   assert(GV->getType() == GVTy && "We miscomputed the type for the global!");
2197   return ARMMaterializeGV(GV, LCREVT.getSimpleVT());
2198 }
2199
2200 // A quick function that will emit a call for a named libcall in F with the
2201 // vector of passed arguments for the Instruction in I. We can assume that we
2202 // can emit a call for any libcall we can produce. This is an abridged version
2203 // of the full call infrastructure since we won't need to worry about things
2204 // like computed function pointers or strange arguments at call sites.
2205 // TODO: Try to unify this and the normal call bits for ARM, then try to unify
2206 // with X86.
2207 bool ARMFastISel::ARMEmitLibcall(const Instruction *I, RTLIB::Libcall Call) {
2208   CallingConv::ID CC = TLI.getLibcallCallingConv(Call);
2209
2210   // Handle *simple* calls for now.
2211   Type *RetTy = I->getType();
2212   MVT RetVT;
2213   if (RetTy->isVoidTy())
2214     RetVT = MVT::isVoid;
2215   else if (!isTypeLegal(RetTy, RetVT))
2216     return false;
2217
2218   // Can't handle non-double multi-reg retvals.
2219   if (RetVT != MVT::isVoid && RetVT != MVT::i32) {
2220     SmallVector<CCValAssign, 16> RVLocs;
2221     CCState CCInfo(CC, false, *FuncInfo.MF, RVLocs, *Context);
2222     CCInfo.AnalyzeCallResult(RetVT, CCAssignFnForCall(CC, true, false));
2223     if (RVLocs.size() >= 2 && RetVT != MVT::f64)
2224       return false;
2225   }
2226
2227   // Set up the argument vectors.
2228   SmallVector<Value*, 8> Args;
2229   SmallVector<unsigned, 8> ArgRegs;
2230   SmallVector<MVT, 8> ArgVTs;
2231   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
2232   Args.reserve(I->getNumOperands());
2233   ArgRegs.reserve(I->getNumOperands());
2234   ArgVTs.reserve(I->getNumOperands());
2235   ArgFlags.reserve(I->getNumOperands());
2236   for (unsigned i = 0; i < I->getNumOperands(); ++i) {
2237     Value *Op = I->getOperand(i);
2238     unsigned Arg = getRegForValue(Op);
2239     if (Arg == 0) return false;
2240
2241     Type *ArgTy = Op->getType();
2242     MVT ArgVT;
2243     if (!isTypeLegal(ArgTy, ArgVT)) return false;
2244
2245     ISD::ArgFlagsTy Flags;
2246     unsigned OriginalAlignment = DL.getABITypeAlignment(ArgTy);
2247     Flags.setOrigAlign(OriginalAlignment);
2248
2249     Args.push_back(Op);
2250     ArgRegs.push_back(Arg);
2251     ArgVTs.push_back(ArgVT);
2252     ArgFlags.push_back(Flags);
2253   }
2254
2255   // Handle the arguments now that we've gotten them.
2256   SmallVector<unsigned, 4> RegArgs;
2257   unsigned NumBytes;
2258   if (!ProcessCallArgs(Args, ArgRegs, ArgVTs, ArgFlags,
2259                        RegArgs, CC, NumBytes, false))
2260     return false;
2261
2262   unsigned CalleeReg = 0;
2263   if (Subtarget->genLongCalls()) {
2264     CalleeReg = getLibcallReg(TLI.getLibcallName(Call));
2265     if (CalleeReg == 0) return false;
2266   }
2267
2268   // Issue the call.
2269   unsigned CallOpc = ARMSelectCallOp(Subtarget->genLongCalls());
2270   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
2271                                     DbgLoc, TII.get(CallOpc));
2272   // BL / BLX don't take a predicate, but tBL / tBLX do.
2273   if (isThumb2)
2274     MIB.add(predOps(ARMCC::AL));
2275   if (Subtarget->genLongCalls())
2276     MIB.addReg(CalleeReg);
2277   else
2278     MIB.addExternalSymbol(TLI.getLibcallName(Call));
2279
2280   // Add implicit physical register uses to the call.
2281   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
2282     MIB.addReg(RegArgs[i], RegState::Implicit);
2283
2284   // Add a register mask with the call-preserved registers.
2285   // Proper defs for return values will be added by setPhysRegsDeadExcept().
2286   MIB.addRegMask(TRI.getCallPreservedMask(*FuncInfo.MF, CC));
2287
2288   // Finish off the call including any return values.
2289   SmallVector<unsigned, 4> UsedRegs;
2290   if (!FinishCall(RetVT, UsedRegs, I, CC, NumBytes, false)) return false;
2291
2292   // Set all unused physreg defs as dead.
2293   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
2294
2295   return true;
2296 }
2297
2298 bool ARMFastISel::SelectCall(const Instruction *I,
2299                              const char *IntrMemName = nullptr) {
2300   const CallInst *CI = cast<CallInst>(I);
2301   const Value *Callee = CI->getCalledValue();
2302
2303   // Can't handle inline asm.
2304   if (isa<InlineAsm>(Callee)) return false;
2305
2306   // Allow SelectionDAG isel to handle tail calls.
2307   if (CI->isTailCall()) return false;
2308
2309   // Check the calling convention.
2310   ImmutableCallSite CS(CI);
2311   CallingConv::ID CC = CS.getCallingConv();
2312
2313   // TODO: Avoid some calling conventions?
2314
2315   FunctionType *FTy = CS.getFunctionType();
2316   bool isVarArg = FTy->isVarArg();
2317
2318   // Handle *simple* calls for now.
2319   Type *RetTy = I->getType();
2320   MVT RetVT;
2321   if (RetTy->isVoidTy())
2322     RetVT = MVT::isVoid;
2323   else if (!isTypeLegal(RetTy, RetVT) && RetVT != MVT::i16 &&
2324            RetVT != MVT::i8  && RetVT != MVT::i1)
2325     return false;
2326
2327   // Can't handle non-double multi-reg retvals.
2328   if (RetVT != MVT::isVoid && RetVT != MVT::i1 && RetVT != MVT::i8 &&
2329       RetVT != MVT::i16 && RetVT != MVT::i32) {
2330     SmallVector<CCValAssign, 16> RVLocs;
2331     CCState CCInfo(CC, isVarArg, *FuncInfo.MF, RVLocs, *Context);
2332     CCInfo.AnalyzeCallResult(RetVT, CCAssignFnForCall(CC, true, isVarArg));
2333     if (RVLocs.size() >= 2 && RetVT != MVT::f64)
2334       return false;
2335   }
2336
2337   // Set up the argument vectors.
2338   SmallVector<Value*, 8> Args;
2339   SmallVector<unsigned, 8> ArgRegs;
2340   SmallVector<MVT, 8> ArgVTs;
2341   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
2342   unsigned arg_size = CS.arg_size();
2343   Args.reserve(arg_size);
2344   ArgRegs.reserve(arg_size);
2345   ArgVTs.reserve(arg_size);
2346   ArgFlags.reserve(arg_size);
2347   for (ImmutableCallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
2348        i != e; ++i) {
2349     // If we're lowering a memory intrinsic instead of a regular call, skip the
2350     // last two arguments, which shouldn't be passed to the underlying function.
2351     if (IntrMemName && e-i <= 2)
2352       break;
2353
2354     ISD::ArgFlagsTy Flags;
2355     unsigned ArgIdx = i - CS.arg_begin();
2356     if (CS.paramHasAttr(ArgIdx, Attribute::SExt))
2357       Flags.setSExt();
2358     if (CS.paramHasAttr(ArgIdx, Attribute::ZExt))
2359       Flags.setZExt();
2360
2361     // FIXME: Only handle *easy* calls for now.
2362     if (CS.paramHasAttr(ArgIdx, Attribute::InReg) ||
2363         CS.paramHasAttr(ArgIdx, Attribute::StructRet) ||
2364         CS.paramHasAttr(ArgIdx, Attribute::SwiftSelf) ||
2365         CS.paramHasAttr(ArgIdx, Attribute::SwiftError) ||
2366         CS.paramHasAttr(ArgIdx, Attribute::Nest) ||
2367         CS.paramHasAttr(ArgIdx, Attribute::ByVal))
2368       return false;
2369
2370     Type *ArgTy = (*i)->getType();
2371     MVT ArgVT;
2372     if (!isTypeLegal(ArgTy, ArgVT) && ArgVT != MVT::i16 && ArgVT != MVT::i8 &&
2373         ArgVT != MVT::i1)
2374       return false;
2375
2376     unsigned Arg = getRegForValue(*i);
2377     if (Arg == 0)
2378       return false;
2379
2380     unsigned OriginalAlignment = DL.getABITypeAlignment(ArgTy);
2381     Flags.setOrigAlign(OriginalAlignment);
2382
2383     Args.push_back(*i);
2384     ArgRegs.push_back(Arg);
2385     ArgVTs.push_back(ArgVT);
2386     ArgFlags.push_back(Flags);
2387   }
2388
2389   // Handle the arguments now that we've gotten them.
2390   SmallVector<unsigned, 4> RegArgs;
2391   unsigned NumBytes;
2392   if (!ProcessCallArgs(Args, ArgRegs, ArgVTs, ArgFlags,
2393                        RegArgs, CC, NumBytes, isVarArg))
2394     return false;
2395
2396   bool UseReg = false;
2397   const GlobalValue *GV = dyn_cast<GlobalValue>(Callee);
2398   if (!GV || Subtarget->genLongCalls()) UseReg = true;
2399
2400   unsigned CalleeReg = 0;
2401   if (UseReg) {
2402     if (IntrMemName)
2403       CalleeReg = getLibcallReg(IntrMemName);
2404     else
2405       CalleeReg = getRegForValue(Callee);
2406
2407     if (CalleeReg == 0) return false;
2408   }
2409
2410   // Issue the call.
2411   unsigned CallOpc = ARMSelectCallOp(UseReg);
2412   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
2413                                     DbgLoc, TII.get(CallOpc));
2414
2415   // ARM calls don't take a predicate, but tBL / tBLX do.
2416   if(isThumb2)
2417     MIB.add(predOps(ARMCC::AL));
2418   if (UseReg)
2419     MIB.addReg(CalleeReg);
2420   else if (!IntrMemName)
2421     MIB.addGlobalAddress(GV, 0, 0);
2422   else
2423     MIB.addExternalSymbol(IntrMemName, 0);
2424
2425   // Add implicit physical register uses to the call.
2426   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
2427     MIB.addReg(RegArgs[i], RegState::Implicit);
2428
2429   // Add a register mask with the call-preserved registers.
2430   // Proper defs for return values will be added by setPhysRegsDeadExcept().
2431   MIB.addRegMask(TRI.getCallPreservedMask(*FuncInfo.MF, CC));
2432
2433   // Finish off the call including any return values.
2434   SmallVector<unsigned, 4> UsedRegs;
2435   if (!FinishCall(RetVT, UsedRegs, I, CC, NumBytes, isVarArg))
2436     return false;
2437
2438   // Set all unused physreg defs as dead.
2439   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
2440
2441   return true;
2442 }
2443
2444 bool ARMFastISel::ARMIsMemCpySmall(uint64_t Len) {
2445   return Len <= 16;
2446 }
2447
2448 bool ARMFastISel::ARMTryEmitSmallMemCpy(Address Dest, Address Src,
2449                                         uint64_t Len, unsigned Alignment) {
2450   // Make sure we don't bloat code by inlining very large memcpy's.
2451   if (!ARMIsMemCpySmall(Len))
2452     return false;
2453
2454   while (Len) {
2455     MVT VT;
2456     if (!Alignment || Alignment >= 4) {
2457       if (Len >= 4)
2458         VT = MVT::i32;
2459       else if (Len >= 2)
2460         VT = MVT::i16;
2461       else {
2462         assert(Len == 1 && "Expected a length of 1!");
2463         VT = MVT::i8;
2464       }
2465     } else {
2466       // Bound based on alignment.
2467       if (Len >= 2 && Alignment == 2)
2468         VT = MVT::i16;
2469       else {
2470         VT = MVT::i8;
2471       }
2472     }
2473
2474     bool RV;
2475     unsigned ResultReg;
2476     RV = ARMEmitLoad(VT, ResultReg, Src);
2477     assert(RV && "Should be able to handle this load.");
2478     RV = ARMEmitStore(VT, ResultReg, Dest);
2479     assert(RV && "Should be able to handle this store.");
2480     (void)RV;
2481
2482     unsigned Size = VT.getSizeInBits()/8;
2483     Len -= Size;
2484     Dest.Offset += Size;
2485     Src.Offset += Size;
2486   }
2487
2488   return true;
2489 }
2490
2491 bool ARMFastISel::SelectIntrinsicCall(const IntrinsicInst &I) {
2492   // FIXME: Handle more intrinsics.
2493   switch (I.getIntrinsicID()) {
2494   default: return false;
2495   case Intrinsic::frameaddress: {
2496     MachineFrameInfo &MFI = FuncInfo.MF->getFrameInfo();
2497     MFI.setFrameAddressIsTaken(true);
2498
2499     unsigned LdrOpc = isThumb2 ? ARM::t2LDRi12 : ARM::LDRi12;
2500     const TargetRegisterClass *RC = isThumb2 ? &ARM::tGPRRegClass
2501                                              : &ARM::GPRRegClass;
2502
2503     const ARMBaseRegisterInfo *RegInfo =
2504         static_cast<const ARMBaseRegisterInfo *>(Subtarget->getRegisterInfo());
2505     unsigned FramePtr = RegInfo->getFrameRegister(*(FuncInfo.MF));
2506     unsigned SrcReg = FramePtr;
2507
2508     // Recursively load frame address
2509     // ldr r0 [fp]
2510     // ldr r0 [r0]
2511     // ldr r0 [r0]
2512     // ...
2513     unsigned DestReg;
2514     unsigned Depth = cast<ConstantInt>(I.getOperand(0))->getZExtValue();
2515     while (Depth--) {
2516       DestReg = createResultReg(RC);
2517       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2518                               TII.get(LdrOpc), DestReg)
2519                       .addReg(SrcReg).addImm(0));
2520       SrcReg = DestReg;
2521     }
2522     updateValueMap(&I, SrcReg);
2523     return true;
2524   }
2525   case Intrinsic::memcpy:
2526   case Intrinsic::memmove: {
2527     const MemTransferInst &MTI = cast<MemTransferInst>(I);
2528     // Don't handle volatile.
2529     if (MTI.isVolatile())
2530       return false;
2531
2532     // Disable inlining for memmove before calls to ComputeAddress.  Otherwise,
2533     // we would emit dead code because we don't currently handle memmoves.
2534     bool isMemCpy = (I.getIntrinsicID() == Intrinsic::memcpy);
2535     if (isa<ConstantInt>(MTI.getLength()) && isMemCpy) {
2536       // Small memcpy's are common enough that we want to do them without a call
2537       // if possible.
2538       uint64_t Len = cast<ConstantInt>(MTI.getLength())->getZExtValue();
2539       if (ARMIsMemCpySmall(Len)) {
2540         Address Dest, Src;
2541         if (!ARMComputeAddress(MTI.getRawDest(), Dest) ||
2542             !ARMComputeAddress(MTI.getRawSource(), Src))
2543           return false;
2544         unsigned Alignment = MTI.getAlignment();
2545         if (ARMTryEmitSmallMemCpy(Dest, Src, Len, Alignment))
2546           return true;
2547       }
2548     }
2549
2550     if (!MTI.getLength()->getType()->isIntegerTy(32))
2551       return false;
2552
2553     if (MTI.getSourceAddressSpace() > 255 || MTI.getDestAddressSpace() > 255)
2554       return false;
2555
2556     const char *IntrMemName = isa<MemCpyInst>(I) ? "memcpy" : "memmove";
2557     return SelectCall(&I, IntrMemName);
2558   }
2559   case Intrinsic::memset: {
2560     const MemSetInst &MSI = cast<MemSetInst>(I);
2561     // Don't handle volatile.
2562     if (MSI.isVolatile())
2563       return false;
2564
2565     if (!MSI.getLength()->getType()->isIntegerTy(32))
2566       return false;
2567
2568     if (MSI.getDestAddressSpace() > 255)
2569       return false;
2570
2571     return SelectCall(&I, "memset");
2572   }
2573   case Intrinsic::trap: {
2574     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(
2575       Subtarget->useNaClTrap() ? ARM::TRAPNaCl : ARM::TRAP));
2576     return true;
2577   }
2578   }
2579 }
2580
2581 bool ARMFastISel::SelectTrunc(const Instruction *I) {
2582   // The high bits for a type smaller than the register size are assumed to be
2583   // undefined.
2584   Value *Op = I->getOperand(0);
2585
2586   EVT SrcVT, DestVT;
2587   SrcVT = TLI.getValueType(DL, Op->getType(), true);
2588   DestVT = TLI.getValueType(DL, I->getType(), true);
2589
2590   if (SrcVT != MVT::i32 && SrcVT != MVT::i16 && SrcVT != MVT::i8)
2591     return false;
2592   if (DestVT != MVT::i16 && DestVT != MVT::i8 && DestVT != MVT::i1)
2593     return false;
2594
2595   unsigned SrcReg = getRegForValue(Op);
2596   if (!SrcReg) return false;
2597
2598   // Because the high bits are undefined, a truncate doesn't generate
2599   // any code.
2600   updateValueMap(I, SrcReg);
2601   return true;
2602 }
2603
2604 unsigned ARMFastISel::ARMEmitIntExt(MVT SrcVT, unsigned SrcReg, MVT DestVT,
2605                                     bool isZExt) {
2606   if (DestVT != MVT::i32 && DestVT != MVT::i16 && DestVT != MVT::i8)
2607     return 0;
2608   if (SrcVT != MVT::i16 && SrcVT != MVT::i8 && SrcVT != MVT::i1)
2609     return 0;
2610
2611   // Table of which combinations can be emitted as a single instruction,
2612   // and which will require two.
2613   static const uint8_t isSingleInstrTbl[3][2][2][2] = {
2614     //            ARM                     Thumb
2615     //           !hasV6Ops  hasV6Ops     !hasV6Ops  hasV6Ops
2616     //    ext:     s  z      s  z          s  z      s  z
2617     /*  1 */ { { { 0, 1 }, { 0, 1 } }, { { 0, 0 }, { 0, 1 } } },
2618     /*  8 */ { { { 0, 1 }, { 1, 1 } }, { { 0, 0 }, { 1, 1 } } },
2619     /* 16 */ { { { 0, 0 }, { 1, 1 } }, { { 0, 0 }, { 1, 1 } } }
2620   };
2621
2622   // Target registers for:
2623   //  - For ARM can never be PC.
2624   //  - For 16-bit Thumb are restricted to lower 8 registers.
2625   //  - For 32-bit Thumb are restricted to non-SP and non-PC.
2626   static const TargetRegisterClass *RCTbl[2][2] = {
2627     // Instructions: Two                     Single
2628     /* ARM      */ { &ARM::GPRnopcRegClass, &ARM::GPRnopcRegClass },
2629     /* Thumb    */ { &ARM::tGPRRegClass,    &ARM::rGPRRegClass    }
2630   };
2631
2632   // Table governing the instruction(s) to be emitted.
2633   static const struct InstructionTable {
2634     uint32_t Opc   : 16;
2635     uint32_t hasS  :  1; // Some instructions have an S bit, always set it to 0.
2636     uint32_t Shift :  7; // For shift operand addressing mode, used by MOVsi.
2637     uint32_t Imm   :  8; // All instructions have either a shift or a mask.
2638   } IT[2][2][3][2] = {
2639     { // Two instructions (first is left shift, second is in this table).
2640       { // ARM                Opc           S  Shift             Imm
2641         /*  1 bit sext */ { { ARM::MOVsi  , 1, ARM_AM::asr     ,  31 },
2642         /*  1 bit zext */   { ARM::MOVsi  , 1, ARM_AM::lsr     ,  31 } },
2643         /*  8 bit sext */ { { ARM::MOVsi  , 1, ARM_AM::asr     ,  24 },
2644         /*  8 bit zext */   { ARM::MOVsi  , 1, ARM_AM::lsr     ,  24 } },
2645         /* 16 bit sext */ { { ARM::MOVsi  , 1, ARM_AM::asr     ,  16 },
2646         /* 16 bit zext */   { ARM::MOVsi  , 1, ARM_AM::lsr     ,  16 } }
2647       },
2648       { // Thumb              Opc           S  Shift             Imm
2649         /*  1 bit sext */ { { ARM::tASRri , 0, ARM_AM::no_shift,  31 },
2650         /*  1 bit zext */   { ARM::tLSRri , 0, ARM_AM::no_shift,  31 } },
2651         /*  8 bit sext */ { { ARM::tASRri , 0, ARM_AM::no_shift,  24 },
2652         /*  8 bit zext */   { ARM::tLSRri , 0, ARM_AM::no_shift,  24 } },
2653         /* 16 bit sext */ { { ARM::tASRri , 0, ARM_AM::no_shift,  16 },
2654         /* 16 bit zext */   { ARM::tLSRri , 0, ARM_AM::no_shift,  16 } }
2655       }
2656     },
2657     { // Single instruction.
2658       { // ARM                Opc           S  Shift             Imm
2659         /*  1 bit sext */ { { ARM::KILL   , 0, ARM_AM::no_shift,   0 },
2660         /*  1 bit zext */   { ARM::ANDri  , 1, ARM_AM::no_shift,   1 } },
2661         /*  8 bit sext */ { { ARM::SXTB   , 0, ARM_AM::no_shift,   0 },
2662         /*  8 bit zext */   { ARM::ANDri  , 1, ARM_AM::no_shift, 255 } },
2663         /* 16 bit sext */ { { ARM::SXTH   , 0, ARM_AM::no_shift,   0 },
2664         /* 16 bit zext */   { ARM::UXTH   , 0, ARM_AM::no_shift,   0 } }
2665       },
2666       { // Thumb              Opc           S  Shift             Imm
2667         /*  1 bit sext */ { { ARM::KILL   , 0, ARM_AM::no_shift,   0 },
2668         /*  1 bit zext */   { ARM::t2ANDri, 1, ARM_AM::no_shift,   1 } },
2669         /*  8 bit sext */ { { ARM::t2SXTB , 0, ARM_AM::no_shift,   0 },
2670         /*  8 bit zext */   { ARM::t2ANDri, 1, ARM_AM::no_shift, 255 } },
2671         /* 16 bit sext */ { { ARM::t2SXTH , 0, ARM_AM::no_shift,   0 },
2672         /* 16 bit zext */   { ARM::t2UXTH , 0, ARM_AM::no_shift,   0 } }
2673       }
2674     }
2675   };
2676
2677   unsigned SrcBits = SrcVT.getSizeInBits();
2678   unsigned DestBits = DestVT.getSizeInBits();
2679   (void) DestBits;
2680   assert((SrcBits < DestBits) && "can only extend to larger types");
2681   assert((DestBits == 32 || DestBits == 16 || DestBits == 8) &&
2682          "other sizes unimplemented");
2683   assert((SrcBits == 16 || SrcBits == 8 || SrcBits == 1) &&
2684          "other sizes unimplemented");
2685
2686   bool hasV6Ops = Subtarget->hasV6Ops();
2687   unsigned Bitness = SrcBits / 8;  // {1,8,16}=>{0,1,2}
2688   assert((Bitness < 3) && "sanity-check table bounds");
2689
2690   bool isSingleInstr = isSingleInstrTbl[Bitness][isThumb2][hasV6Ops][isZExt];
2691   const TargetRegisterClass *RC = RCTbl[isThumb2][isSingleInstr];
2692   const InstructionTable *ITP = &IT[isSingleInstr][isThumb2][Bitness][isZExt];
2693   unsigned Opc = ITP->Opc;
2694   assert(ARM::KILL != Opc && "Invalid table entry");
2695   unsigned hasS = ITP->hasS;
2696   ARM_AM::ShiftOpc Shift = (ARM_AM::ShiftOpc) ITP->Shift;
2697   assert(((Shift == ARM_AM::no_shift) == (Opc != ARM::MOVsi)) &&
2698          "only MOVsi has shift operand addressing mode");
2699   unsigned Imm = ITP->Imm;
2700
2701   // 16-bit Thumb instructions always set CPSR (unless they're in an IT block).
2702   bool setsCPSR = &ARM::tGPRRegClass == RC;
2703   unsigned LSLOpc = isThumb2 ? ARM::tLSLri : ARM::MOVsi;
2704   unsigned ResultReg;
2705   // MOVsi encodes shift and immediate in shift operand addressing mode.
2706   // The following condition has the same value when emitting two
2707   // instruction sequences: both are shifts.
2708   bool ImmIsSO = (Shift != ARM_AM::no_shift);
2709
2710   // Either one or two instructions are emitted.
2711   // They're always of the form:
2712   //   dst = in OP imm
2713   // CPSR is set only by 16-bit Thumb instructions.
2714   // Predicate, if any, is AL.
2715   // S bit, if available, is always 0.
2716   // When two are emitted the first's result will feed as the second's input,
2717   // that value is then dead.
2718   unsigned NumInstrsEmitted = isSingleInstr ? 1 : 2;
2719   for (unsigned Instr = 0; Instr != NumInstrsEmitted; ++Instr) {
2720     ResultReg = createResultReg(RC);
2721     bool isLsl = (0 == Instr) && !isSingleInstr;
2722     unsigned Opcode = isLsl ? LSLOpc : Opc;
2723     ARM_AM::ShiftOpc ShiftAM = isLsl ? ARM_AM::lsl : Shift;
2724     unsigned ImmEnc = ImmIsSO ? ARM_AM::getSORegOpc(ShiftAM, Imm) : Imm;
2725     bool isKill = 1 == Instr;
2726     MachineInstrBuilder MIB = BuildMI(
2727         *FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opcode), ResultReg);
2728     if (setsCPSR)
2729       MIB.addReg(ARM::CPSR, RegState::Define);
2730     SrcReg = constrainOperandRegClass(TII.get(Opcode), SrcReg, 1 + setsCPSR);
2731     MIB.addReg(SrcReg, isKill * RegState::Kill)
2732         .addImm(ImmEnc)
2733         .add(predOps(ARMCC::AL));
2734     if (hasS)
2735       MIB.add(condCodeOp());
2736     // Second instruction consumes the first's result.
2737     SrcReg = ResultReg;
2738   }
2739
2740   return ResultReg;
2741 }
2742
2743 bool ARMFastISel::SelectIntExt(const Instruction *I) {
2744   // On ARM, in general, integer casts don't involve legal types; this code
2745   // handles promotable integers.
2746   Type *DestTy = I->getType();
2747   Value *Src = I->getOperand(0);
2748   Type *SrcTy = Src->getType();
2749
2750   bool isZExt = isa<ZExtInst>(I);
2751   unsigned SrcReg = getRegForValue(Src);
2752   if (!SrcReg) return false;
2753
2754   EVT SrcEVT, DestEVT;
2755   SrcEVT = TLI.getValueType(DL, SrcTy, true);
2756   DestEVT = TLI.getValueType(DL, DestTy, true);
2757   if (!SrcEVT.isSimple()) return false;
2758   if (!DestEVT.isSimple()) return false;
2759
2760   MVT SrcVT = SrcEVT.getSimpleVT();
2761   MVT DestVT = DestEVT.getSimpleVT();
2762   unsigned ResultReg = ARMEmitIntExt(SrcVT, SrcReg, DestVT, isZExt);
2763   if (ResultReg == 0) return false;
2764   updateValueMap(I, ResultReg);
2765   return true;
2766 }
2767
2768 bool ARMFastISel::SelectShift(const Instruction *I,
2769                               ARM_AM::ShiftOpc ShiftTy) {
2770   // We handle thumb2 mode by target independent selector
2771   // or SelectionDAG ISel.
2772   if (isThumb2)
2773     return false;
2774
2775   // Only handle i32 now.
2776   EVT DestVT = TLI.getValueType(DL, I->getType(), true);
2777   if (DestVT != MVT::i32)
2778     return false;
2779
2780   unsigned Opc = ARM::MOVsr;
2781   unsigned ShiftImm;
2782   Value *Src2Value = I->getOperand(1);
2783   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Src2Value)) {
2784     ShiftImm = CI->getZExtValue();
2785
2786     // Fall back to selection DAG isel if the shift amount
2787     // is zero or greater than the width of the value type.
2788     if (ShiftImm == 0 || ShiftImm >=32)
2789       return false;
2790
2791     Opc = ARM::MOVsi;
2792   }
2793
2794   Value *Src1Value = I->getOperand(0);
2795   unsigned Reg1 = getRegForValue(Src1Value);
2796   if (Reg1 == 0) return false;
2797
2798   unsigned Reg2 = 0;
2799   if (Opc == ARM::MOVsr) {
2800     Reg2 = getRegForValue(Src2Value);
2801     if (Reg2 == 0) return false;
2802   }
2803
2804   unsigned ResultReg = createResultReg(&ARM::GPRnopcRegClass);
2805   if(ResultReg == 0) return false;
2806
2807   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2808                                     TII.get(Opc), ResultReg)
2809                             .addReg(Reg1);
2810
2811   if (Opc == ARM::MOVsi)
2812     MIB.addImm(ARM_AM::getSORegOpc(ShiftTy, ShiftImm));
2813   else if (Opc == ARM::MOVsr) {
2814     MIB.addReg(Reg2);
2815     MIB.addImm(ARM_AM::getSORegOpc(ShiftTy, 0));
2816   }
2817
2818   AddOptionalDefs(MIB);
2819   updateValueMap(I, ResultReg);
2820   return true;
2821 }
2822
2823 // TODO: SoftFP support.
2824 bool ARMFastISel::fastSelectInstruction(const Instruction *I) {
2825   switch (I->getOpcode()) {
2826     case Instruction::Load:
2827       return SelectLoad(I);
2828     case Instruction::Store:
2829       return SelectStore(I);
2830     case Instruction::Br:
2831       return SelectBranch(I);
2832     case Instruction::IndirectBr:
2833       return SelectIndirectBr(I);
2834     case Instruction::ICmp:
2835     case Instruction::FCmp:
2836       return SelectCmp(I);
2837     case Instruction::FPExt:
2838       return SelectFPExt(I);
2839     case Instruction::FPTrunc:
2840       return SelectFPTrunc(I);
2841     case Instruction::SIToFP:
2842       return SelectIToFP(I, /*isSigned*/ true);
2843     case Instruction::UIToFP:
2844       return SelectIToFP(I, /*isSigned*/ false);
2845     case Instruction::FPToSI:
2846       return SelectFPToI(I, /*isSigned*/ true);
2847     case Instruction::FPToUI:
2848       return SelectFPToI(I, /*isSigned*/ false);
2849     case Instruction::Add:
2850       return SelectBinaryIntOp(I, ISD::ADD);
2851     case Instruction::Or:
2852       return SelectBinaryIntOp(I, ISD::OR);
2853     case Instruction::Sub:
2854       return SelectBinaryIntOp(I, ISD::SUB);
2855     case Instruction::FAdd:
2856       return SelectBinaryFPOp(I, ISD::FADD);
2857     case Instruction::FSub:
2858       return SelectBinaryFPOp(I, ISD::FSUB);
2859     case Instruction::FMul:
2860       return SelectBinaryFPOp(I, ISD::FMUL);
2861     case Instruction::SDiv:
2862       return SelectDiv(I, /*isSigned*/ true);
2863     case Instruction::UDiv:
2864       return SelectDiv(I, /*isSigned*/ false);
2865     case Instruction::SRem:
2866       return SelectRem(I, /*isSigned*/ true);
2867     case Instruction::URem:
2868       return SelectRem(I, /*isSigned*/ false);
2869     case Instruction::Call:
2870       if (const IntrinsicInst *II = dyn_cast<IntrinsicInst>(I))
2871         return SelectIntrinsicCall(*II);
2872       return SelectCall(I);
2873     case Instruction::Select:
2874       return SelectSelect(I);
2875     case Instruction::Ret:
2876       return SelectRet(I);
2877     case Instruction::Trunc:
2878       return SelectTrunc(I);
2879     case Instruction::ZExt:
2880     case Instruction::SExt:
2881       return SelectIntExt(I);
2882     case Instruction::Shl:
2883       return SelectShift(I, ARM_AM::lsl);
2884     case Instruction::LShr:
2885       return SelectShift(I, ARM_AM::lsr);
2886     case Instruction::AShr:
2887       return SelectShift(I, ARM_AM::asr);
2888     default: break;
2889   }
2890   return false;
2891 }
2892
2893 namespace {
2894
2895 // This table describes sign- and zero-extend instructions which can be
2896 // folded into a preceding load. All of these extends have an immediate
2897 // (sometimes a mask and sometimes a shift) that's applied after
2898 // extension.
2899 const struct FoldableLoadExtendsStruct {
2900   uint16_t Opc[2];  // ARM, Thumb.
2901   uint8_t ExpectedImm;
2902   uint8_t isZExt     : 1;
2903   uint8_t ExpectedVT : 7;
2904 } FoldableLoadExtends[] = {
2905   { { ARM::SXTH,  ARM::t2SXTH  },   0, 0, MVT::i16 },
2906   { { ARM::UXTH,  ARM::t2UXTH  },   0, 1, MVT::i16 },
2907   { { ARM::ANDri, ARM::t2ANDri }, 255, 1, MVT::i8  },
2908   { { ARM::SXTB,  ARM::t2SXTB  },   0, 0, MVT::i8  },
2909   { { ARM::UXTB,  ARM::t2UXTB  },   0, 1, MVT::i8  }
2910 };
2911
2912 } // end anonymous namespace
2913
2914 /// \brief The specified machine instr operand is a vreg, and that
2915 /// vreg is being provided by the specified load instruction.  If possible,
2916 /// try to fold the load as an operand to the instruction, returning true if
2917 /// successful.
2918 bool ARMFastISel::tryToFoldLoadIntoMI(MachineInstr *MI, unsigned OpNo,
2919                                       const LoadInst *LI) {
2920   // Verify we have a legal type before going any further.
2921   MVT VT;
2922   if (!isLoadTypeLegal(LI->getType(), VT))
2923     return false;
2924
2925   // Combine load followed by zero- or sign-extend.
2926   // ldrb r1, [r0]       ldrb r1, [r0]
2927   // uxtb r2, r1     =>
2928   // mov  r3, r2         mov  r3, r1
2929   if (MI->getNumOperands() < 3 || !MI->getOperand(2).isImm())
2930     return false;
2931   const uint64_t Imm = MI->getOperand(2).getImm();
2932
2933   bool Found = false;
2934   bool isZExt;
2935   for (unsigned i = 0, e = array_lengthof(FoldableLoadExtends);
2936        i != e; ++i) {
2937     if (FoldableLoadExtends[i].Opc[isThumb2] == MI->getOpcode() &&
2938         (uint64_t)FoldableLoadExtends[i].ExpectedImm == Imm &&
2939         MVT((MVT::SimpleValueType)FoldableLoadExtends[i].ExpectedVT) == VT) {
2940       Found = true;
2941       isZExt = FoldableLoadExtends[i].isZExt;
2942     }
2943   }
2944   if (!Found) return false;
2945
2946   // See if we can handle this address.
2947   Address Addr;
2948   if (!ARMComputeAddress(LI->getOperand(0), Addr)) return false;
2949
2950   unsigned ResultReg = MI->getOperand(0).getReg();
2951   if (!ARMEmitLoad(VT, ResultReg, Addr, LI->getAlignment(), isZExt, false))
2952     return false;
2953   MI->eraseFromParent();
2954   return true;
2955 }
2956
2957 unsigned ARMFastISel::ARMLowerPICELF(const GlobalValue *GV,
2958                                      unsigned Align, MVT VT) {
2959   bool UseGOT_PREL = !TM.shouldAssumeDSOLocal(*GV->getParent(), GV);
2960
2961   LLVMContext *Context = &MF->getFunction()->getContext();
2962   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2963   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
2964   ARMConstantPoolValue *CPV = ARMConstantPoolConstant::Create(
2965       GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj,
2966       UseGOT_PREL ? ARMCP::GOT_PREL : ARMCP::no_modifier,
2967       /*AddCurrentAddress=*/UseGOT_PREL);
2968
2969   unsigned ConstAlign =
2970       MF->getDataLayout().getPrefTypeAlignment(Type::getInt32PtrTy(*Context));
2971   unsigned Idx = MF->getConstantPool()->getConstantPoolIndex(CPV, ConstAlign);
2972
2973   unsigned TempReg = MF->getRegInfo().createVirtualRegister(&ARM::rGPRRegClass);
2974   unsigned Opc = isThumb2 ? ARM::t2LDRpci : ARM::LDRcp;
2975   MachineInstrBuilder MIB =
2976       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), TempReg)
2977           .addConstantPoolIndex(Idx);
2978   if (Opc == ARM::LDRcp)
2979     MIB.addImm(0);
2980   MIB.add(predOps(ARMCC::AL));
2981
2982   // Fix the address by adding pc.
2983   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
2984   Opc = Subtarget->isThumb() ? ARM::tPICADD : UseGOT_PREL ? ARM::PICLDR
2985                                                           : ARM::PICADD;
2986   DestReg = constrainOperandRegClass(TII.get(Opc), DestReg, 0);
2987   MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), DestReg)
2988             .addReg(TempReg)
2989             .addImm(ARMPCLabelIndex);
2990   if (!Subtarget->isThumb())
2991     MIB.add(predOps(ARMCC::AL));
2992
2993   if (UseGOT_PREL && Subtarget->isThumb()) {
2994     unsigned NewDestReg = createResultReg(TLI.getRegClassFor(VT));
2995     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2996                   TII.get(ARM::t2LDRi12), NewDestReg)
2997               .addReg(DestReg)
2998               .addImm(0);
2999     DestReg = NewDestReg;
3000     AddOptionalDefs(MIB);
3001   }
3002   return DestReg;
3003 }
3004
3005 bool ARMFastISel::fastLowerArguments() {
3006   if (!FuncInfo.CanLowerReturn)
3007     return false;
3008
3009   const Function *F = FuncInfo.Fn;
3010   if (F->isVarArg())
3011     return false;
3012
3013   CallingConv::ID CC = F->getCallingConv();
3014   switch (CC) {
3015   default:
3016     return false;
3017   case CallingConv::Fast:
3018   case CallingConv::C:
3019   case CallingConv::ARM_AAPCS_VFP:
3020   case CallingConv::ARM_AAPCS:
3021   case CallingConv::ARM_APCS:
3022   case CallingConv::Swift:
3023     break;
3024   }
3025
3026   // Only handle simple cases. i.e. Up to 4 i8/i16/i32 scalar arguments
3027   // which are passed in r0 - r3.
3028   for (const Argument &Arg : F->args()) {
3029     if (Arg.getArgNo() >= 4)
3030       return false;
3031
3032     if (Arg.hasAttribute(Attribute::InReg) ||
3033         Arg.hasAttribute(Attribute::StructRet) ||
3034         Arg.hasAttribute(Attribute::SwiftSelf) ||
3035         Arg.hasAttribute(Attribute::SwiftError) ||
3036         Arg.hasAttribute(Attribute::ByVal))
3037       return false;
3038
3039     Type *ArgTy = Arg.getType();
3040     if (ArgTy->isStructTy() || ArgTy->isArrayTy() || ArgTy->isVectorTy())
3041       return false;
3042
3043     EVT ArgVT = TLI.getValueType(DL, ArgTy);
3044     if (!ArgVT.isSimple()) return false;
3045     switch (ArgVT.getSimpleVT().SimpleTy) {
3046     case MVT::i8:
3047     case MVT::i16:
3048     case MVT::i32:
3049       break;
3050     default:
3051       return false;
3052     }
3053   }
3054
3055   static const MCPhysReg GPRArgRegs[] = {
3056     ARM::R0, ARM::R1, ARM::R2, ARM::R3
3057   };
3058
3059   const TargetRegisterClass *RC = &ARM::rGPRRegClass;
3060   for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
3061        I != E; ++I) {
3062     unsigned ArgNo = I->getArgNo();
3063     unsigned SrcReg = GPRArgRegs[ArgNo];
3064     unsigned DstReg = FuncInfo.MF->addLiveIn(SrcReg, RC);
3065     // FIXME: Unfortunately it's necessary to emit a copy from the livein copy.
3066     // Without this, EmitLiveInCopies may eliminate the livein if its only
3067     // use is a bitcast (which isn't turned into an instruction).
3068     unsigned ResultReg = createResultReg(RC);
3069     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3070             TII.get(TargetOpcode::COPY),
3071             ResultReg).addReg(DstReg, getKillRegState(true));
3072     updateValueMap(&*I, ResultReg);
3073   }
3074
3075   return true;
3076 }
3077
3078 namespace llvm {
3079
3080   FastISel *ARM::createFastISel(FunctionLoweringInfo &funcInfo,
3081                                 const TargetLibraryInfo *libInfo) {
3082     if (funcInfo.MF->getSubtarget<ARMSubtarget>().useFastISel())
3083       return new ARMFastISel(funcInfo, libInfo);
3084
3085     return nullptr;
3086   }
3087
3088 } // end namespace llvm