contrib/llvm/lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 2,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
  38
  39 def SDT_ARMBr2JT   : SDTypeProfile<0, 3,
  40                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  41                                    SDTCisVT<2, i32>]>;
  42
  43 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  44                                   [SDTCisVT<0, i32>,
  45                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  46                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  47                                    SDTCisVT<5, OtherVT>]>;
  48
  49 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  50                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  51                                     SDTCisVT<2, i32>]>;
  52
  53 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  54 def SDT_ARMFCmp    : SDTypeProfile<0, 3, [SDTCisSameAs<0, 1>,
  55                                           SDTCisVT<2, i32>]>;
  56
  57 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  58                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  59
  60 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  61 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  62                                                  SDTCisInt<2>]>;
  63 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  64 def SDT_ARMEH_SJLJ_SetupDispatch: SDTypeProfile<0, 0, []>;
  65
  66 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  67
  68 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  69                                            SDTCisInt<1>]>;
  70
  71 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  72
  73 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  74                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  75
  76 def SDT_WIN__DBZCHK : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  77
  78 def SDT_ARMMEMCPY  : SDTypeProfile<2, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  79                                           SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  80                                           SDTCisVT<4, i32>]>;
  81
  82 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  83                                             [SDTCisSameAs<0, 2>,
  84                                              SDTCisSameAs<0, 3>,
  85                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  86
  87 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  88 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  89                                             [SDTCisSameAs<0, 2>,
  90                                              SDTCisSameAs<0, 3>,
  91                                              SDTCisInt<0>,
  92                                              SDTCisVT<1, i32>,
  93                                              SDTCisVT<4, i32>]>;
  94
  95 def SDT_LongMac  : SDTypeProfile<2, 4, [SDTCisVT<0, i32>,
  96                                         SDTCisSameAs<0, 1>,
  97                                         SDTCisSameAs<0, 2>,
  98                                         SDTCisSameAs<0, 3>,
  99                                         SDTCisSameAs<0, 4>,
 100                                         SDTCisSameAs<0, 5>]>;
 101
 102 // Node definitions.
 103 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
 104 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
 105 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntUnaryOp>;
 106
 107 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 108                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 109 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 110                               [SDNPHasChain, SDNPSideEffect,
 111                                SDNPOptInGlue, SDNPOutGlue]>;
 112 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 113                                 SDT_ARMStructByVal,
 114                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 115                                  SDNPMayStore, SDNPMayLoad]>;
 116
 117 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 118                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 119                                SDNPVariadic]>;
 120 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 121                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 122                                SDNPVariadic]>;
 123 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 124                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 125                                SDNPVariadic]>;
 126
 127 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 128                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 129 def ARMintretflag    : SDNode<"ARMISD::INTRET_FLAG", SDT_ARMcall,
 130                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 131 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 132                               [SDNPInGlue]>;
 133
 134 def ARMssatnoshift   : SDNode<"ARMISD::SSAT", SDTIntSatNoShOp, []>;
 135
 136 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 137                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 138
 139 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 140                               [SDNPHasChain]>;
 141 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 142                               [SDNPHasChain]>;
 143
 144 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 145                               [SDNPHasChain]>;
 146
 147 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 148                               [SDNPOutGlue]>;
 149
 150 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 151                               [SDNPOutGlue]>;
 152
 153 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 154                               [SDNPOutGlue, SDNPCommutative]>;
 155
 156 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 157
 158 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 159 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 160 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 161
 162 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 163                               [SDNPCommutative]>;
 164 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 165 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 166 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 167
 168 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 169 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 170                                SDT_ARMEH_SJLJ_Setjmp,
 171                                [SDNPHasChain, SDNPSideEffect]>;
 172 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 173                                SDT_ARMEH_SJLJ_Longjmp,
 174                                [SDNPHasChain, SDNPSideEffect]>;
 175 def ARMeh_sjlj_setup_dispatch: SDNode<"ARMISD::EH_SJLJ_SETUP_DISPATCH",
 176                                       SDT_ARMEH_SJLJ_SetupDispatch,
 177                                       [SDNPHasChain, SDNPSideEffect]>;
 178
 179 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 180                                [SDNPHasChain, SDNPSideEffect]>;
 181 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 182                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 183
 184 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 185                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 186
 187 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 188
 189 def ARMmemcopy : SDNode<"ARMISD::MEMCPY", SDT_ARMMEMCPY,
 190                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 191                          SDNPMayStore, SDNPMayLoad]>;
 192
 193 def ARMsmulwb       : SDNode<"ARMISD::SMULWB", SDTIntBinOp, []>;
 194 def ARMsmulwt       : SDNode<"ARMISD::SMULWT", SDTIntBinOp, []>;
 195 def ARMsmlalbb      : SDNode<"ARMISD::SMLALBB", SDT_LongMac, []>;
 196 def ARMsmlalbt      : SDNode<"ARMISD::SMLALBT", SDT_LongMac, []>;
 197 def ARMsmlaltb      : SDNode<"ARMISD::SMLALTB", SDT_LongMac, []>;
 198 def ARMsmlaltt      : SDNode<"ARMISD::SMLALTT", SDT_LongMac, []>;
 199
 200 //===----------------------------------------------------------------------===//
 201 // ARM Instruction Predicate Definitions.
 202 //
 203 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 204                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 205 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 206 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">,
 207                                  AssemblerPredicate<"HasV5TOps", "armv5t">;
 208 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 209                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 210 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 211                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 212 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 213 def HasV6M           : Predicate<"Subtarget->hasV6MOps()">,
 214                                  AssemblerPredicate<"HasV6MOps",
 215                                                     "armv6m or armv6t2">;
 216 def HasV8MBaseline   : Predicate<"Subtarget->hasV8MBaselineOps()">,
 217                                  AssemblerPredicate<"HasV8MBaselineOps",
 218                                                     "armv8m.base">;
 219 def HasV8MMainline   : Predicate<"Subtarget->hasV8MMainlineOps()">,
 220                                  AssemblerPredicate<"HasV8MMainlineOps",
 221                                                     "armv8m.main">;
 222 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 223                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 224 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 225 def HasV6K           : Predicate<"Subtarget->hasV6KOps()">,
 226                                  AssemblerPredicate<"HasV6KOps", "armv6k">;
 227 def NoV6K            : Predicate<"!Subtarget->hasV6KOps()">;
 228 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 229                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 230 def HasV8            : Predicate<"Subtarget->hasV8Ops()">,
 231                                  AssemblerPredicate<"HasV8Ops", "armv8">;
 232 def PreV8            : Predicate<"!Subtarget->hasV8Ops()">,
 233                                  AssemblerPredicate<"!HasV8Ops", "armv7 or earlier">;
 234 def HasV8_1a         : Predicate<"Subtarget->hasV8_1aOps()">,
 235                                  AssemblerPredicate<"HasV8_1aOps", "armv8.1a">;
 236 def HasV8_2a         : Predicate<"Subtarget->hasV8_2aOps()">,
 237                                  AssemblerPredicate<"HasV8_2aOps", "armv8.2a">;
 238 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 239 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 240                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 241 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 242                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 243 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 244                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 245 def HasDPVFP         : Predicate<"!Subtarget->isFPOnlySP()">,
 246                                  AssemblerPredicate<"!FeatureVFPOnlySP",
 247                                                     "double precision VFP">;
 248 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
 249                                  AssemblerPredicate<"FeatureFPARMv8", "FPARMv8">;
 250 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 251                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 252 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
 253                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
 254 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
 255                                  AssemblerPredicate<"FeatureCRC", "crc">;
 256 def HasRAS           : Predicate<"Subtarget->hasRAS()">,
 257                                  AssemblerPredicate<"FeatureRAS", "ras">;
 258 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 259                                  AssemblerPredicate<"FeatureFP16","half-float conversions">;
 260 def HasFullFP16      : Predicate<"Subtarget->hasFullFP16()">,
 261                                  AssemblerPredicate<"FeatureFullFP16","full half-float">;
 262 def HasDivideInThumb : Predicate<"Subtarget->hasDivideInThumbMode()">,
 263                                  AssemblerPredicate<"FeatureHWDivThumb", "divide in THUMB">;
 264 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 265                                  AssemblerPredicate<"FeatureHWDivARM", "divide in ARM">;
 266 def HasDSP           : Predicate<"Subtarget->hasDSP()">,
 267                                  AssemblerPredicate<"FeatureDSP", "dsp">;
 268 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 269                                  AssemblerPredicate<"FeatureDB",
 270                                                     "data-barriers">;
 271 def HasV7Clrex  : Predicate<"Subtarget->hasV7Clrex()">,
 272                             AssemblerPredicate<"FeatureV7Clrex",
 273                                                "v7 clrex">;
 274 def HasAcquireRelease : Predicate<"Subtarget->hasAcquireRelease()">,
 275                                   AssemblerPredicate<"FeatureAcquireRelease",
 276                                                      "acquire/release">;
 277 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 278                                  AssemblerPredicate<"FeatureMP",
 279                                                     "mp-extensions">;
 280 def HasVirtualization: Predicate<"false">,
 281                                  AssemblerPredicate<"FeatureVirtualization",
 282                                                    "virtualization-extensions">;
 283 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 284                                  AssemblerPredicate<"FeatureTrustZone",
 285                                                     "TrustZone">;
 286 def Has8MSecExt      : Predicate<"Subtarget->has8MSecExt()">,
 287                                  AssemblerPredicate<"Feature8MSecExt",
 288                                                     "ARMv8-M Security Extensions">;
 289 def HasZCZ           : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 290 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 291 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 292 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 293                                  AssemblerPredicate<"ModeThumb", "thumb">;
 294 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 295 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 296                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 297                                                     "thumb2">;
 298 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 299                                  AssemblerPredicate<"FeatureMClass", "armv*m">;
 300 def IsNotMClass      : Predicate<"!Subtarget->isMClass()">,
 301                                  AssemblerPredicate<"!FeatureMClass",
 302                                                     "!armv*m">;
 303 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 304                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 305 def IsMachO          : Predicate<"Subtarget->isTargetMachO()">;
 306 def IsNotMachO       : Predicate<"!Subtarget->isTargetMachO()">;
 307 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 308 def IsWindows        : Predicate<"Subtarget->isTargetWindows()">;
 309 def IsNotWindows     : Predicate<"!Subtarget->isTargetWindows()">;
 310 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 311                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 312 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 313
 314 def UseNegativeImmediates :
 315   Predicate<"false">,
 316             AssemblerPredicate<"!FeatureNoNegativeImmediates",
 317                                "NegativeImmediates">;
 318
 319 // FIXME: Eventually this will be just "hasV6T2Ops".
 320 def UseMovt          : Predicate<"Subtarget->useMovt(*MF)">;
 321 def DontUseMovt      : Predicate<"!Subtarget->useMovt(*MF)">;
 322 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 323 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 324
 325 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 326 // But only select them if more precision in FP computation is allowed.
 327 // Do not use them for Darwin platforms.
 328 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 329                                  " FPOpFusion::Fast && "
 330                                  " Subtarget->hasVFP4()) && "
 331                                  "!Subtarget->isTargetDarwin()">;
 332 def DontUseFusedMAC  : Predicate<"!(TM.Options.AllowFPOpFusion =="
 333                                  " FPOpFusion::Fast &&"
 334                                  " Subtarget->hasVFP4()) || "
 335                                  "Subtarget->isTargetDarwin()">;
 336
 337 def HasFastVGETLNi32 : Predicate<"!Subtarget->hasSlowVGETLNi32()">;
 338 def HasSlowVGETLNi32 : Predicate<"Subtarget->hasSlowVGETLNi32()">;
 339
 340 def HasFastVDUP32 : Predicate<"!Subtarget->hasSlowVDUP32()">;
 341 def HasSlowVDUP32 : Predicate<"Subtarget->hasSlowVDUP32()">;
 342
 343 def UseVMOVSR : Predicate<"Subtarget->preferVMOVSR() ||"
 344                           "!Subtarget->useNEONForSinglePrecisionFP()">;
 345 def DontUseVMOVSR : Predicate<"!Subtarget->preferVMOVSR() &&"
 346                               "Subtarget->useNEONForSinglePrecisionFP()">;
 347
 348 def IsLE             : Predicate<"MF->getDataLayout().isLittleEndian()">;
 349 def IsBE             : Predicate<"MF->getDataLayout().isBigEndian()">;
 350
 351 def GenExecuteOnly : Predicate<"Subtarget->genExecuteOnly()">;
 352
 353 //===----------------------------------------------------------------------===//
 354 // ARM Flag Definitions.
 355
 356 class RegConstraint<string C> {
 357   string Constraints = C;
 358 }
 359
 360 //===----------------------------------------------------------------------===//
 361 //  ARM specific transformation functions and pattern fragments.
 362 //
 363
 364 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 365 def imm_neg_XFORM : SDNodeXForm<imm, [{
 366   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), SDLoc(N), MVT::i32);
 367 }]>;
 368
 369 // imm_not_XFORM - Return the complement of a i32 immediate value.
 370 def imm_not_XFORM : SDNodeXForm<imm, [{
 371   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), SDLoc(N), MVT::i32);
 372 }]>;
 373
 374 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 375 def imm16_31 : ImmLeaf<i32, [{
 376   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 377 }]>;
 378
 379 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 380 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 381   if (CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17)
 382     return true;
 383
 384   if (N->getOpcode() != ISD::SRA)
 385     return false;
 386   if (N->getOperand(0).getOpcode() != ISD::SHL)
 387     return false;
 388
 389   auto *ShiftVal = dyn_cast<ConstantSDNode>(N->getOperand(1));
 390   if (!ShiftVal || ShiftVal->getZExtValue() != 16)
 391     return false;
 392
 393   ShiftVal = dyn_cast<ConstantSDNode>(N->getOperand(0)->getOperand(1));
 394   if (!ShiftVal || ShiftVal->getZExtValue() != 16)
 395     return false;
 396
 397   return true;
 398 }]>;
 399
 400 /// Split a 32-bit immediate into two 16 bit parts.
 401 def hi16 : SDNodeXForm<imm, [{
 402   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, SDLoc(N),
 403                                    MVT::i32);
 404 }]>;
 405
 406 def lo16AllZero : PatLeaf<(i32 imm), [{
 407   // Returns true if all low 16-bits are 0.
 408   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 409 }], hi16>;
 410
 411 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 412 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 413
 414 // An 'and' node with a single use.
 415 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 416   return N->hasOneUse();
 417 }]>;
 418
 419 // An 'xor' node with a single use.
 420 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 421   return N->hasOneUse();
 422 }]>;
 423
 424 // An 'fmul' node with a single use.
 425 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 426   return N->hasOneUse();
 427 }]>;
 428
 429 // An 'fadd' node which checks for single non-hazardous use.
 430 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 431   return hasNoVMLxHazardUse(N);
 432 }]>;
 433
 434 // An 'fsub' node which checks for single non-hazardous use.
 435 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 436   return hasNoVMLxHazardUse(N);
 437 }]>;
 438
 439 //===----------------------------------------------------------------------===//
 440 // Operand Definitions.
 441 //
 442
 443 // Immediate operands with a shared generic asm render method.
 444 class ImmAsmOperand<int Low, int High> : AsmOperandClass {
 445   let RenderMethod = "addImmOperands";
 446   let PredicateMethod = "isImmediate<" # Low # "," # High # ">";
 447   let DiagnosticType = "ImmRange" # Low # "_" # High;
 448 }
 449
 450 class ImmAsmOperandMinusOne<int Low, int High> : AsmOperandClass {
 451   let PredicateMethod = "isImmediate<" # Low # "," # High # ">";
 452   let DiagnosticType = "ImmRange" # Low # "_" # High;
 453 }
 454
 455 // Operands that are part of a memory addressing mode.
 456 class MemOperand : Operand<i32> { let OperandType = "OPERAND_MEMORY"; }
 457
 458 // Branch target.
 459 // FIXME: rename brtarget to t2_brtarget
 460 def brtarget : Operand<OtherVT> {
 461   let EncoderMethod = "getBranchTargetOpValue";
 462   let OperandType = "OPERAND_PCREL";
 463   let DecoderMethod = "DecodeT2BROperand";
 464 }
 465
 466 // Branches targeting ARM-mode must be divisible by 4 if they're a raw
 467 // immediate.
 468 def ARMBranchTarget : AsmOperandClass {
 469   let Name = "ARMBranchTarget";
 470 }
 471
 472 // Branches targeting Thumb-mode must be divisible by 2 if they're a raw
 473 // immediate.
 474 def ThumbBranchTarget : AsmOperandClass {
 475   let Name = "ThumbBranchTarget";
 476 }
 477
 478 def arm_br_target : Operand<OtherVT> {
 479   let ParserMatchClass = ARMBranchTarget;
 480   let EncoderMethod = "getARMBranchTargetOpValue";
 481   let OperandType = "OPERAND_PCREL";
 482 }
 483
 484 // Call target for ARM. Handles conditional/unconditional
 485 // FIXME: rename bl_target to t2_bltarget?
 486 def arm_bl_target : Operand<i32> {
 487   let ParserMatchClass = ARMBranchTarget;
 488   let EncoderMethod = "getARMBLTargetOpValue";
 489   let OperandType = "OPERAND_PCREL";
 490 }
 491
 492 // Target for BLX *from* ARM mode.
 493 def arm_blx_target : Operand<i32> {
 494   let ParserMatchClass = ThumbBranchTarget;
 495   let EncoderMethod = "getARMBLXTargetOpValue";
 496   let OperandType = "OPERAND_PCREL";
 497 }
 498
 499 // A list of registers separated by comma. Used by load/store multiple.
 500 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 501 def reglist : Operand<i32> {
 502   let EncoderMethod = "getRegisterListOpValue";
 503   let ParserMatchClass = RegListAsmOperand;
 504   let PrintMethod = "printRegisterList";
 505   let DecoderMethod = "DecodeRegListOperand";
 506 }
 507
 508 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 509
 510 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 511 def dpr_reglist : Operand<i32> {
 512   let EncoderMethod = "getRegisterListOpValue";
 513   let ParserMatchClass = DPRRegListAsmOperand;
 514   let PrintMethod = "printRegisterList";
 515   let DecoderMethod = "DecodeDPRRegListOperand";
 516 }
 517
 518 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 519 def spr_reglist : Operand<i32> {
 520   let EncoderMethod = "getRegisterListOpValue";
 521   let ParserMatchClass = SPRRegListAsmOperand;
 522   let PrintMethod = "printRegisterList";
 523   let DecoderMethod = "DecodeSPRRegListOperand";
 524 }
 525
 526 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 527 def cpinst_operand : Operand<i32> {
 528   let PrintMethod = "printCPInstOperand";
 529 }
 530
 531 // Local PC labels.
 532 def pclabel : Operand<i32> {
 533   let PrintMethod = "printPCLabel";
 534 }
 535
 536 // ADR instruction labels.
 537 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 538 def adrlabel : Operand<i32> {
 539   let EncoderMethod = "getAdrLabelOpValue";
 540   let ParserMatchClass = AdrLabelAsmOperand;
 541   let PrintMethod = "printAdrLabelOperand<0>";
 542 }
 543
 544 def neon_vcvt_imm32 : Operand<i32> {
 545   let EncoderMethod = "getNEONVcvtImm32OpValue";
 546   let DecoderMethod = "DecodeVCVTImmOperand";
 547 }
 548
 549 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 550 def rot_imm_XFORM: SDNodeXForm<imm, [{
 551   switch (N->getZExtValue()){
 552   default: llvm_unreachable(nullptr);
 553   case 0:  return CurDAG->getTargetConstant(0, SDLoc(N), MVT::i32);
 554   case 8:  return CurDAG->getTargetConstant(1, SDLoc(N), MVT::i32);
 555   case 16: return CurDAG->getTargetConstant(2, SDLoc(N), MVT::i32);
 556   case 24: return CurDAG->getTargetConstant(3, SDLoc(N), MVT::i32);
 557   }
 558 }]>;
 559 def RotImmAsmOperand : AsmOperandClass {
 560   let Name = "RotImm";
 561   let ParserMethod = "parseRotImm";
 562 }
 563 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 564     int32_t v = N->getZExtValue();
 565     return v == 8 || v == 16 || v == 24; }],
 566     rot_imm_XFORM> {
 567   let PrintMethod = "printRotImmOperand";
 568   let ParserMatchClass = RotImmAsmOperand;
 569 }
 570
 571 // shift_imm: An integer that encodes a shift amount and the type of shift
 572 // (asr or lsl). The 6-bit immediate encodes as:
 573 //    {5}     0 ==> lsl
 574 //            1     asr
 575 //    {4-0}   imm5 shift amount.
 576 //            asr #32 encoded as imm5 == 0.
 577 def ShifterImmAsmOperand : AsmOperandClass {
 578   let Name = "ShifterImm";
 579   let ParserMethod = "parseShifterImm";
 580 }
 581 def shift_imm : Operand<i32> {
 582   let PrintMethod = "printShiftImmOperand";
 583   let ParserMatchClass = ShifterImmAsmOperand;
 584 }
 585
 586 // shifter_operand operands: so_reg_reg, so_reg_imm, and mod_imm.
 587 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 588 def so_reg_reg : Operand<i32>,  // reg reg imm
 589                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 590                                 [shl, srl, sra, rotr]> {
 591   let EncoderMethod = "getSORegRegOpValue";
 592   let PrintMethod = "printSORegRegOperand";
 593   let DecoderMethod = "DecodeSORegRegOperand";
 594   let ParserMatchClass = ShiftedRegAsmOperand;
 595   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 596 }
 597
 598 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 599 def so_reg_imm : Operand<i32>, // reg imm
 600                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 601                                 [shl, srl, sra, rotr]> {
 602   let EncoderMethod = "getSORegImmOpValue";
 603   let PrintMethod = "printSORegImmOperand";
 604   let DecoderMethod = "DecodeSORegImmOperand";
 605   let ParserMatchClass = ShiftedImmAsmOperand;
 606   let MIOperandInfo = (ops GPR, i32imm);
 607 }
 608
 609 // FIXME: Does this need to be distinct from so_reg?
 610 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 611                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 612                                   [shl,srl,sra,rotr]> {
 613   let EncoderMethod = "getSORegRegOpValue";
 614   let PrintMethod = "printSORegRegOperand";
 615   let DecoderMethod = "DecodeSORegRegOperand";
 616   let ParserMatchClass = ShiftedRegAsmOperand;
 617   let MIOperandInfo = (ops GPR, GPR, i32imm);
 618 }
 619
 620 // FIXME: Does this need to be distinct from so_reg?
 621 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 622                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 623                                   [shl,srl,sra,rotr]> {
 624   let EncoderMethod = "getSORegImmOpValue";
 625   let PrintMethod = "printSORegImmOperand";
 626   let DecoderMethod = "DecodeSORegImmOperand";
 627   let ParserMatchClass = ShiftedImmAsmOperand;
 628   let MIOperandInfo = (ops GPR, i32imm);
 629 }
 630
 631 // mod_imm: match a 32-bit immediate operand, which can be encoded into
 632 // a 12-bit immediate; an 8-bit integer and a 4-bit rotator (See ARMARM
 633 // - "Modified Immediate Constants"). Within the MC layer we keep this
 634 // immediate in its encoded form.
 635 def ModImmAsmOperand: AsmOperandClass {
 636   let Name = "ModImm";
 637   let ParserMethod = "parseModImm";
 638 }
 639 def mod_imm : Operand<i32>, ImmLeaf<i32, [{
 640     return ARM_AM::getSOImmVal(Imm) != -1;
 641   }]> {
 642   let EncoderMethod = "getModImmOpValue";
 643   let PrintMethod = "printModImmOperand";
 644   let ParserMatchClass = ModImmAsmOperand;
 645 }
 646
 647 // Note: the patterns mod_imm_not and mod_imm_neg do not require an encoder
 648 // method and such, as they are only used on aliases (Pat<> and InstAlias<>).
 649 // The actual parsing, encoding, decoding are handled by the destination
 650 // instructions, which use mod_imm.
 651
 652 def ModImmNotAsmOperand : AsmOperandClass { let Name = "ModImmNot"; }
 653 def mod_imm_not : Operand<i32>, PatLeaf<(imm), [{
 654     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 655   }], imm_not_XFORM> {
 656   let ParserMatchClass = ModImmNotAsmOperand;
 657 }
 658
 659 def ModImmNegAsmOperand : AsmOperandClass { let Name = "ModImmNeg"; }
 660 def mod_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 661     unsigned Value = -(unsigned)N->getZExtValue();
 662     return Value && ARM_AM::getSOImmVal(Value) != -1;
 663   }], imm_neg_XFORM> {
 664   let ParserMatchClass = ModImmNegAsmOperand;
 665 }
 666
 667 /// arm_i32imm - True for +V6T2, or when isSOImmTwoParVal()
 668 def arm_i32imm : PatLeaf<(imm), [{
 669   if (Subtarget->useMovt(*MF))
 670     return true;
 671   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 672 }]>;
 673
 674 /// imm0_1 predicate - Immediate in the range [0,1].
 675 def Imm0_1AsmOperand: ImmAsmOperand<0,1> { let Name = "Imm0_1"; }
 676 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 677
 678 /// imm0_3 predicate - Immediate in the range [0,3].
 679 def Imm0_3AsmOperand: ImmAsmOperand<0,3> { let Name = "Imm0_3"; }
 680 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 681
 682 /// imm0_7 predicate - Immediate in the range [0,7].
 683 def Imm0_7AsmOperand: ImmAsmOperand<0,7> {
 684   let Name = "Imm0_7";
 685 }
 686 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 687   return Imm >= 0 && Imm < 8;
 688 }]> {
 689   let ParserMatchClass = Imm0_7AsmOperand;
 690 }
 691
 692 /// imm8_255 predicate - Immediate in the range [8,255].
 693 def Imm8_255AsmOperand: ImmAsmOperand<8,255> { let Name = "Imm8_255"; }
 694 def imm8_255 : Operand<i32>, ImmLeaf<i32, [{
 695   return Imm >= 8 && Imm < 256;
 696 }]> {
 697   let ParserMatchClass = Imm8_255AsmOperand;
 698 }
 699
 700 /// imm8 predicate - Immediate is exactly 8.
 701 def Imm8AsmOperand: ImmAsmOperand<8,8> { let Name = "Imm8"; }
 702 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 703   let ParserMatchClass = Imm8AsmOperand;
 704 }
 705
 706 /// imm16 predicate - Immediate is exactly 16.
 707 def Imm16AsmOperand: ImmAsmOperand<16,16> { let Name = "Imm16"; }
 708 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 709   let ParserMatchClass = Imm16AsmOperand;
 710 }
 711
 712 /// imm32 predicate - Immediate is exactly 32.
 713 def Imm32AsmOperand: ImmAsmOperand<32,32> { let Name = "Imm32"; }
 714 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 715   let ParserMatchClass = Imm32AsmOperand;
 716 }
 717
 718 def imm8_or_16 : ImmLeaf<i32, [{ return Imm == 8 || Imm == 16;}]>;
 719
 720 /// imm1_7 predicate - Immediate in the range [1,7].
 721 def Imm1_7AsmOperand: ImmAsmOperand<1,7> { let Name = "Imm1_7"; }
 722 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 723   let ParserMatchClass = Imm1_7AsmOperand;
 724 }
 725
 726 /// imm1_15 predicate - Immediate in the range [1,15].
 727 def Imm1_15AsmOperand: ImmAsmOperand<1,15> { let Name = "Imm1_15"; }
 728 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 729   let ParserMatchClass = Imm1_15AsmOperand;
 730 }
 731
 732 /// imm1_31 predicate - Immediate in the range [1,31].
 733 def Imm1_31AsmOperand: ImmAsmOperand<1,31> { let Name = "Imm1_31"; }
 734 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 735   let ParserMatchClass = Imm1_31AsmOperand;
 736 }
 737
 738 /// imm0_15 predicate - Immediate in the range [0,15].
 739 def Imm0_15AsmOperand: ImmAsmOperand<0,15> {
 740   let Name = "Imm0_15";
 741   let DiagnosticType = "ImmRange0_15";
 742 }
 743 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 744   return Imm >= 0 && Imm < 16;
 745 }]> {
 746   let ParserMatchClass = Imm0_15AsmOperand;
 747 }
 748
 749 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 750 def Imm0_31AsmOperand: ImmAsmOperand<0,31> { let Name = "Imm0_31"; }
 751 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 752   return Imm >= 0 && Imm < 32;
 753 }]> {
 754   let ParserMatchClass = Imm0_31AsmOperand;
 755 }
 756
 757 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 758 def Imm0_32AsmOperand: ImmAsmOperand<0,32> { let Name = "Imm0_32"; }
 759 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 760   return Imm >= 0 && Imm < 33;
 761 }]> {
 762   let ParserMatchClass = Imm0_32AsmOperand;
 763 }
 764
 765 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 766 def Imm0_63AsmOperand: ImmAsmOperand<0,63> { let Name = "Imm0_63"; }
 767 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 768   return Imm >= 0 && Imm < 64;
 769 }]> {
 770   let ParserMatchClass = Imm0_63AsmOperand;
 771 }
 772
 773 /// imm0_239 predicate - Immediate in the range [0,239].
 774 def Imm0_239AsmOperand : ImmAsmOperand<0,239> {
 775   let Name = "Imm0_239";
 776   let DiagnosticType = "ImmRange0_239";
 777 }
 778 def imm0_239 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 240; }]> {
 779   let ParserMatchClass = Imm0_239AsmOperand;
 780 }
 781
 782 /// imm0_255 predicate - Immediate in the range [0,255].
 783 def Imm0_255AsmOperand : ImmAsmOperand<0,255> { let Name = "Imm0_255"; }
 784 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 785   let ParserMatchClass = Imm0_255AsmOperand;
 786 }
 787
 788 /// imm0_65535 - An immediate is in the range [0,65535].
 789 def Imm0_65535AsmOperand: ImmAsmOperand<0,65535> { let Name = "Imm0_65535"; }
 790 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 791   return Imm >= 0 && Imm < 65536;
 792 }]> {
 793   let ParserMatchClass = Imm0_65535AsmOperand;
 794 }
 795
 796 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 797 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 798   return -Imm >= 0 && -Imm < 65536;
 799 }]>;
 800
 801 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 802 // a relocatable expression.
 803 //
 804 // FIXME: This really needs a Thumb version separate from the ARM version.
 805 // While the range is the same, and can thus use the same match class,
 806 // the encoding is different so it should have a different encoder method.
 807 def Imm0_65535ExprAsmOperand: AsmOperandClass {
 808   let Name = "Imm0_65535Expr";
 809   let RenderMethod = "addImmOperands";
 810 }
 811
 812 def imm0_65535_expr : Operand<i32> {
 813   let EncoderMethod = "getHiLo16ImmOpValue";
 814   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 815 }
 816
 817 def Imm256_65535ExprAsmOperand: ImmAsmOperand<256,65535> { let Name = "Imm256_65535Expr"; }
 818 def imm256_65535_expr : Operand<i32> {
 819   let ParserMatchClass = Imm256_65535ExprAsmOperand;
 820 }
 821
 822 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 823 def Imm24bitAsmOperand: ImmAsmOperand<0,0xffffff> { let Name = "Imm24bit"; }
 824 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 825   return Imm >= 0 && Imm <= 0xffffff;
 826 }]> {
 827   let ParserMatchClass = Imm24bitAsmOperand;
 828 }
 829
 830
 831 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 832 /// e.g., 0xf000ffff
 833 def BitfieldAsmOperand : AsmOperandClass {
 834   let Name = "Bitfield";
 835   let ParserMethod = "parseBitfield";
 836 }
 837
 838 def bf_inv_mask_imm : Operand<i32>,
 839                       PatLeaf<(imm), [{
 840   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 841 }] > {
 842   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 843   let PrintMethod = "printBitfieldInvMaskImmOperand";
 844   let DecoderMethod = "DecodeBitfieldMaskOperand";
 845   let ParserMatchClass = BitfieldAsmOperand;
 846 }
 847
 848 def imm1_32_XFORM: SDNodeXForm<imm, [{
 849   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, SDLoc(N),
 850                                    MVT::i32);
 851 }]>;
 852 def Imm1_32AsmOperand: ImmAsmOperandMinusOne<1,32> {
 853   let Name = "Imm1_32";
 854 }
 855 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 856    uint64_t Imm = N->getZExtValue();
 857    return Imm > 0 && Imm <= 32;
 858  }],
 859     imm1_32_XFORM> {
 860   let PrintMethod = "printImmPlusOneOperand";
 861   let ParserMatchClass = Imm1_32AsmOperand;
 862 }
 863
 864 def imm1_16_XFORM: SDNodeXForm<imm, [{
 865   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, SDLoc(N),
 866                                    MVT::i32);
 867 }]>;
 868 def Imm1_16AsmOperand: ImmAsmOperandMinusOne<1,16> { let Name = "Imm1_16"; }
 869 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 870     imm1_16_XFORM> {
 871   let PrintMethod = "printImmPlusOneOperand";
 872   let ParserMatchClass = Imm1_16AsmOperand;
 873 }
 874
 875 // Define ARM specific addressing modes.
 876 // addrmode_imm12 := reg +/- imm12
 877 //
 878 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 879 class AddrMode_Imm12 : MemOperand,
 880                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 881   // 12-bit immediate operand. Note that instructions using this encode
 882   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 883   // immediate values are as normal.
 884
 885   let EncoderMethod = "getAddrModeImm12OpValue";
 886   let DecoderMethod = "DecodeAddrModeImm12Operand";
 887   let ParserMatchClass = MemImm12OffsetAsmOperand;
 888   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 889 }
 890
 891 def addrmode_imm12 : AddrMode_Imm12 {
 892   let PrintMethod = "printAddrModeImm12Operand<false>";
 893 }
 894
 895 def addrmode_imm12_pre : AddrMode_Imm12 {
 896   let PrintMethod = "printAddrModeImm12Operand<true>";
 897 }
 898
 899 // ldst_so_reg := reg +/- reg shop imm
 900 //
 901 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 902 def ldst_so_reg : MemOperand,
 903                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 904   let EncoderMethod = "getLdStSORegOpValue";
 905   // FIXME: Simplify the printer
 906   let PrintMethod = "printAddrMode2Operand";
 907   let DecoderMethod = "DecodeSORegMemOperand";
 908   let ParserMatchClass = MemRegOffsetAsmOperand;
 909   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 910 }
 911
 912 // postidx_imm8 := +/- [0,255]
 913 //
 914 // 9 bit value:
 915 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 916 //  {7-0}     [0,255] imm8 value.
 917 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 918 def postidx_imm8 : MemOperand {
 919   let PrintMethod = "printPostIdxImm8Operand";
 920   let ParserMatchClass = PostIdxImm8AsmOperand;
 921   let MIOperandInfo = (ops i32imm);
 922 }
 923
 924 // postidx_imm8s4 := +/- [0,1020]
 925 //
 926 // 9 bit value:
 927 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 928 //  {7-0}     [0,255] imm8 value, scaled by 4.
 929 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 930 def postidx_imm8s4 : MemOperand {
 931   let PrintMethod = "printPostIdxImm8s4Operand";
 932   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 933   let MIOperandInfo = (ops i32imm);
 934 }
 935
 936
 937 // postidx_reg := +/- reg
 938 //
 939 def PostIdxRegAsmOperand : AsmOperandClass {
 940   let Name = "PostIdxReg";
 941   let ParserMethod = "parsePostIdxReg";
 942 }
 943 def postidx_reg : MemOperand {
 944   let EncoderMethod = "getPostIdxRegOpValue";
 945   let DecoderMethod = "DecodePostIdxReg";
 946   let PrintMethod = "printPostIdxRegOperand";
 947   let ParserMatchClass = PostIdxRegAsmOperand;
 948   let MIOperandInfo = (ops GPRnopc, i32imm);
 949 }
 950
 951
 952 // addrmode2 := reg +/- imm12
 953 //           := reg +/- reg shop imm
 954 //
 955 // FIXME: addrmode2 should be refactored the rest of the way to always
 956 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 957 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 958 def addrmode2 : MemOperand,
 959                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 960   let EncoderMethod = "getAddrMode2OpValue";
 961   let PrintMethod = "printAddrMode2Operand";
 962   let ParserMatchClass = AddrMode2AsmOperand;
 963   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 964 }
 965
 966 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 967   let Name = "PostIdxRegShifted";
 968   let ParserMethod = "parsePostIdxReg";
 969 }
 970 def am2offset_reg : MemOperand,
 971                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 972                 [], [SDNPWantRoot]> {
 973   let EncoderMethod = "getAddrMode2OffsetOpValue";
 974   let PrintMethod = "printAddrMode2OffsetOperand";
 975   // When using this for assembly, it's always as a post-index offset.
 976   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 977   let MIOperandInfo = (ops GPRnopc, i32imm);
 978 }
 979
 980 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 981 // the GPR is purely vestigal at this point.
 982 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 983 def am2offset_imm : MemOperand,
 984                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 985                 [], [SDNPWantRoot]> {
 986   let EncoderMethod = "getAddrMode2OffsetOpValue";
 987   let PrintMethod = "printAddrMode2OffsetOperand";
 988   let ParserMatchClass = AM2OffsetImmAsmOperand;
 989   let MIOperandInfo = (ops GPRnopc, i32imm);
 990 }
 991
 992
 993 // addrmode3 := reg +/- reg
 994 // addrmode3 := reg +/- imm8
 995 //
 996 // FIXME: split into imm vs. reg versions.
 997 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 998 class AddrMode3 : MemOperand,
 999                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
1000   let EncoderMethod = "getAddrMode3OpValue";
1001   let ParserMatchClass = AddrMode3AsmOperand;
1002   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
1003 }
1004
1005 def addrmode3 : AddrMode3
1006 {
1007   let PrintMethod = "printAddrMode3Operand<false>";
1008 }
1009
1010 def addrmode3_pre : AddrMode3
1011 {
1012   let PrintMethod = "printAddrMode3Operand<true>";
1013 }
1014
1015 // FIXME: split into imm vs. reg versions.
1016 // FIXME: parser method to handle +/- register.
1017 def AM3OffsetAsmOperand : AsmOperandClass {
1018   let Name = "AM3Offset";
1019   let ParserMethod = "parseAM3Offset";
1020 }
1021 def am3offset : MemOperand,
1022                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
1023                                [], [SDNPWantRoot]> {
1024   let EncoderMethod = "getAddrMode3OffsetOpValue";
1025   let PrintMethod = "printAddrMode3OffsetOperand";
1026   let ParserMatchClass = AM3OffsetAsmOperand;
1027   let MIOperandInfo = (ops GPR, i32imm);
1028 }
1029
1030 // ldstm_mode := {ia, ib, da, db}
1031 //
1032 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
1033   let EncoderMethod = "getLdStmModeOpValue";
1034   let PrintMethod = "printLdStmModeOperand";
1035 }
1036
1037 // addrmode5 := reg +/- imm8*4
1038 //
1039 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
1040 class AddrMode5 : MemOperand,
1041                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
1042   let EncoderMethod = "getAddrMode5OpValue";
1043   let DecoderMethod = "DecodeAddrMode5Operand";
1044   let ParserMatchClass = AddrMode5AsmOperand;
1045   let MIOperandInfo = (ops GPR:$base, i32imm);
1046 }
1047
1048 def addrmode5 : AddrMode5 {
1049    let PrintMethod = "printAddrMode5Operand<false>";
1050 }
1051
1052 def addrmode5_pre : AddrMode5 {
1053    let PrintMethod = "printAddrMode5Operand<true>";
1054 }
1055
1056 // addrmode5fp16 := reg +/- imm8*2
1057 //
1058 def AddrMode5FP16AsmOperand : AsmOperandClass { let Name = "AddrMode5FP16"; }
1059 class AddrMode5FP16 : Operand<i32>,
1060                       ComplexPattern<i32, 2, "SelectAddrMode5FP16", []> {
1061   let EncoderMethod = "getAddrMode5FP16OpValue";
1062   let DecoderMethod = "DecodeAddrMode5FP16Operand";
1063   let ParserMatchClass = AddrMode5FP16AsmOperand;
1064   let MIOperandInfo = (ops GPR:$base, i32imm);
1065 }
1066
1067 def addrmode5fp16 : AddrMode5FP16 {
1068    let PrintMethod = "printAddrMode5FP16Operand<false>";
1069 }
1070
1071 // addrmode6 := reg with optional alignment
1072 //
1073 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
1074 def addrmode6 : MemOperand,
1075                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1076   let PrintMethod = "printAddrMode6Operand";
1077   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
1078   let EncoderMethod = "getAddrMode6AddressOpValue";
1079   let DecoderMethod = "DecodeAddrMode6Operand";
1080   let ParserMatchClass = AddrMode6AsmOperand;
1081 }
1082
1083 def am6offset : MemOperand,
1084                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
1085                                [], [SDNPWantRoot]> {
1086   let PrintMethod = "printAddrMode6OffsetOperand";
1087   let MIOperandInfo = (ops GPR);
1088   let EncoderMethod = "getAddrMode6OffsetOpValue";
1089   let DecoderMethod = "DecodeGPRRegisterClass";
1090 }
1091
1092 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
1093 // (single element from one lane) for size 32.
1094 def addrmode6oneL32 : MemOperand,
1095                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1096   let PrintMethod = "printAddrMode6Operand";
1097   let MIOperandInfo = (ops GPR:$addr, i32imm);
1098   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
1099 }
1100
1101 // Base class for addrmode6 with specific alignment restrictions.
1102 class AddrMode6Align : MemOperand,
1103                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1104   let PrintMethod = "printAddrMode6Operand";
1105   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
1106   let EncoderMethod = "getAddrMode6AddressOpValue";
1107   let DecoderMethod = "DecodeAddrMode6Operand";
1108 }
1109
1110 // Special version of addrmode6 to handle no allowed alignment encoding for
1111 // VLD/VST instructions and checking the alignment is not specified.
1112 def AddrMode6AlignNoneAsmOperand : AsmOperandClass {
1113   let Name = "AlignedMemoryNone";
1114   let DiagnosticType = "AlignedMemoryRequiresNone";
1115 }
1116 def addrmode6alignNone : AddrMode6Align {
1117   // The alignment specifier can only be omitted.
1118   let ParserMatchClass = AddrMode6AlignNoneAsmOperand;
1119 }
1120
1121 // Special version of addrmode6 to handle 16-bit alignment encoding for
1122 // VLD/VST instructions and checking the alignment value.
1123 def AddrMode6Align16AsmOperand : AsmOperandClass {
1124   let Name = "AlignedMemory16";
1125   let DiagnosticType = "AlignedMemoryRequires16";
1126 }
1127 def addrmode6align16 : AddrMode6Align {
1128   // The alignment specifier can only be 16 or omitted.
1129   let ParserMatchClass = AddrMode6Align16AsmOperand;
1130 }
1131
1132 // Special version of addrmode6 to handle 32-bit alignment encoding for
1133 // VLD/VST instructions and checking the alignment value.
1134 def AddrMode6Align32AsmOperand : AsmOperandClass {
1135   let Name = "AlignedMemory32";
1136   let DiagnosticType = "AlignedMemoryRequires32";
1137 }
1138 def addrmode6align32 : AddrMode6Align {
1139   // The alignment specifier can only be 32 or omitted.
1140   let ParserMatchClass = AddrMode6Align32AsmOperand;
1141 }
1142
1143 // Special version of addrmode6 to handle 64-bit alignment encoding for
1144 // VLD/VST instructions and checking the alignment value.
1145 def AddrMode6Align64AsmOperand : AsmOperandClass {
1146   let Name = "AlignedMemory64";
1147   let DiagnosticType = "AlignedMemoryRequires64";
1148 }
1149 def addrmode6align64 : AddrMode6Align {
1150   // The alignment specifier can only be 64 or omitted.
1151   let ParserMatchClass = AddrMode6Align64AsmOperand;
1152 }
1153
1154 // Special version of addrmode6 to handle 64-bit or 128-bit alignment encoding
1155 // for VLD/VST instructions and checking the alignment value.
1156 def AddrMode6Align64or128AsmOperand : AsmOperandClass {
1157   let Name = "AlignedMemory64or128";
1158   let DiagnosticType = "AlignedMemoryRequires64or128";
1159 }
1160 def addrmode6align64or128 : AddrMode6Align {
1161   // The alignment specifier can only be 64, 128 or omitted.
1162   let ParserMatchClass = AddrMode6Align64or128AsmOperand;
1163 }
1164
1165 // Special version of addrmode6 to handle 64-bit, 128-bit or 256-bit alignment
1166 // encoding for VLD/VST instructions and checking the alignment value.
1167 def AddrMode6Align64or128or256AsmOperand : AsmOperandClass {
1168   let Name = "AlignedMemory64or128or256";
1169   let DiagnosticType = "AlignedMemoryRequires64or128or256";
1170 }
1171 def addrmode6align64or128or256 : AddrMode6Align {
1172   // The alignment specifier can only be 64, 128, 256 or omitted.
1173   let ParserMatchClass = AddrMode6Align64or128or256AsmOperand;
1174 }
1175
1176 // Special version of addrmode6 to handle alignment encoding for VLD-dup
1177 // instructions, specifically VLD4-dup.
1178 def addrmode6dup : MemOperand,
1179                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1180   let PrintMethod = "printAddrMode6Operand";
1181   let MIOperandInfo = (ops GPR:$addr, i32imm);
1182   let EncoderMethod = "getAddrMode6DupAddressOpValue";
1183   // FIXME: This is close, but not quite right. The alignment specifier is
1184   // different.
1185   let ParserMatchClass = AddrMode6AsmOperand;
1186 }
1187
1188 // Base class for addrmode6dup with specific alignment restrictions.
1189 class AddrMode6DupAlign : MemOperand,
1190                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1191   let PrintMethod = "printAddrMode6Operand";
1192   let MIOperandInfo = (ops GPR:$addr, i32imm);
1193   let EncoderMethod = "getAddrMode6DupAddressOpValue";
1194 }
1195
1196 // Special version of addrmode6 to handle no allowed alignment encoding for
1197 // VLD-dup instruction and checking the alignment is not specified.
1198 def AddrMode6dupAlignNoneAsmOperand : AsmOperandClass {
1199   let Name = "DupAlignedMemoryNone";
1200   let DiagnosticType = "DupAlignedMemoryRequiresNone";
1201 }
1202 def addrmode6dupalignNone : AddrMode6DupAlign {
1203   // The alignment specifier can only be omitted.
1204   let ParserMatchClass = AddrMode6dupAlignNoneAsmOperand;
1205 }
1206
1207 // Special version of addrmode6 to handle 16-bit alignment encoding for VLD-dup
1208 // instruction and checking the alignment value.
1209 def AddrMode6dupAlign16AsmOperand : AsmOperandClass {
1210   let Name = "DupAlignedMemory16";
1211   let DiagnosticType = "DupAlignedMemoryRequires16";
1212 }
1213 def addrmode6dupalign16 : AddrMode6DupAlign {
1214   // The alignment specifier can only be 16 or omitted.
1215   let ParserMatchClass = AddrMode6dupAlign16AsmOperand;
1216 }
1217
1218 // Special version of addrmode6 to handle 32-bit alignment encoding for VLD-dup
1219 // instruction and checking the alignment value.
1220 def AddrMode6dupAlign32AsmOperand : AsmOperandClass {
1221   let Name = "DupAlignedMemory32";
1222   let DiagnosticType = "DupAlignedMemoryRequires32";
1223 }
1224 def addrmode6dupalign32 : AddrMode6DupAlign {
1225   // The alignment specifier can only be 32 or omitted.
1226   let ParserMatchClass = AddrMode6dupAlign32AsmOperand;
1227 }
1228
1229 // Special version of addrmode6 to handle 64-bit alignment encoding for VLD
1230 // instructions and checking the alignment value.
1231 def AddrMode6dupAlign64AsmOperand : AsmOperandClass {
1232   let Name = "DupAlignedMemory64";
1233   let DiagnosticType = "DupAlignedMemoryRequires64";
1234 }
1235 def addrmode6dupalign64 : AddrMode6DupAlign {
1236   // The alignment specifier can only be 64 or omitted.
1237   let ParserMatchClass = AddrMode6dupAlign64AsmOperand;
1238 }
1239
1240 // Special version of addrmode6 to handle 64-bit or 128-bit alignment encoding
1241 // for VLD instructions and checking the alignment value.
1242 def AddrMode6dupAlign64or128AsmOperand : AsmOperandClass {
1243   let Name = "DupAlignedMemory64or128";
1244   let DiagnosticType = "DupAlignedMemoryRequires64or128";
1245 }
1246 def addrmode6dupalign64or128 : AddrMode6DupAlign {
1247   // The alignment specifier can only be 64, 128 or omitted.
1248   let ParserMatchClass = AddrMode6dupAlign64or128AsmOperand;
1249 }
1250
1251 // addrmodepc := pc + reg
1252 //
1253 def addrmodepc : MemOperand,
1254                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
1255   let PrintMethod = "printAddrModePCOperand";
1256   let MIOperandInfo = (ops GPR, i32imm);
1257 }
1258
1259 // addr_offset_none := reg
1260 //
1261 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
1262 def addr_offset_none : MemOperand,
1263                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
1264   let PrintMethod = "printAddrMode7Operand";
1265   let DecoderMethod = "DecodeAddrMode7Operand";
1266   let ParserMatchClass = MemNoOffsetAsmOperand;
1267   let MIOperandInfo = (ops GPR:$base);
1268 }
1269
1270 def nohash_imm : Operand<i32> {
1271   let PrintMethod = "printNoHashImmediate";
1272 }
1273
1274 def CoprocNumAsmOperand : AsmOperandClass {
1275   let Name = "CoprocNum";
1276   let ParserMethod = "parseCoprocNumOperand";
1277 }
1278 def p_imm : Operand<i32> {
1279   let PrintMethod = "printPImmediate";
1280   let ParserMatchClass = CoprocNumAsmOperand;
1281   let DecoderMethod = "DecodeCoprocessor";
1282 }
1283
1284 def CoprocRegAsmOperand : AsmOperandClass {
1285   let Name = "CoprocReg";
1286   let ParserMethod = "parseCoprocRegOperand";
1287 }
1288 def c_imm : Operand<i32> {
1289   let PrintMethod = "printCImmediate";
1290   let ParserMatchClass = CoprocRegAsmOperand;
1291 }
1292 def CoprocOptionAsmOperand : AsmOperandClass {
1293   let Name = "CoprocOption";
1294   let ParserMethod = "parseCoprocOptionOperand";
1295 }
1296 def coproc_option_imm : Operand<i32> {
1297   let PrintMethod = "printCoprocOptionImm";
1298   let ParserMatchClass = CoprocOptionAsmOperand;
1299 }
1300
1301 //===----------------------------------------------------------------------===//
1302
1303 include "ARMInstrFormats.td"
1304
1305 //===----------------------------------------------------------------------===//
1306 // Multiclass helpers...
1307 //
1308
1309 /// AsI1_bin_irs - Defines a set of (op r, {mod_imm|r|so_reg}) patterns for a
1310 /// binop that produces a value.
1311 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1312 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1313                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1314                      SDPatternOperator opnode, bit Commutable = 0> {
1315   // The register-immediate version is re-materializable. This is useful
1316   // in particular for taking the address of a local.
1317   let isReMaterializable = 1 in {
1318   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm), DPFrm,
1319                iii, opc, "\t$Rd, $Rn, $imm",
1320                [(set GPR:$Rd, (opnode GPR:$Rn, mod_imm:$imm))]>,
1321            Sched<[WriteALU, ReadALU]> {
1322     bits<4> Rd;
1323     bits<4> Rn;
1324     bits<12> imm;
1325     let Inst{25} = 1;
1326     let Inst{19-16} = Rn;
1327     let Inst{15-12} = Rd;
1328     let Inst{11-0} = imm;
1329   }
1330   }
1331   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1332                iir, opc, "\t$Rd, $Rn, $Rm",
1333                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1334            Sched<[WriteALU, ReadALU, ReadALU]> {
1335     bits<4> Rd;
1336     bits<4> Rn;
1337     bits<4> Rm;
1338     let Inst{25} = 0;
1339     let isCommutable = Commutable;
1340     let Inst{19-16} = Rn;
1341     let Inst{15-12} = Rd;
1342     let Inst{11-4} = 0b00000000;
1343     let Inst{3-0} = Rm;
1344   }
1345
1346   def rsi : AsI1<opcod, (outs GPR:$Rd),
1347                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1348                iis, opc, "\t$Rd, $Rn, $shift",
1349                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1350             Sched<[WriteALUsi, ReadALU]> {
1351     bits<4> Rd;
1352     bits<4> Rn;
1353     bits<12> shift;
1354     let Inst{25} = 0;
1355     let Inst{19-16} = Rn;
1356     let Inst{15-12} = Rd;
1357     let Inst{11-5} = shift{11-5};
1358     let Inst{4} = 0;
1359     let Inst{3-0} = shift{3-0};
1360   }
1361
1362   def rsr : AsI1<opcod, (outs GPR:$Rd),
1363                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1364                iis, opc, "\t$Rd, $Rn, $shift",
1365                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1366             Sched<[WriteALUsr, ReadALUsr]> {
1367     bits<4> Rd;
1368     bits<4> Rn;
1369     bits<12> shift;
1370     let Inst{25} = 0;
1371     let Inst{19-16} = Rn;
1372     let Inst{15-12} = Rd;
1373     let Inst{11-8} = shift{11-8};
1374     let Inst{7} = 0;
1375     let Inst{6-5} = shift{6-5};
1376     let Inst{4} = 1;
1377     let Inst{3-0} = shift{3-0};
1378   }
1379 }
1380
1381 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1382 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1383 /// it is equivalent to the AsI1_bin_irs counterpart.
1384 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1385 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1386                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1387                      SDNode opnode, bit Commutable = 0> {
1388   // The register-immediate version is re-materializable. This is useful
1389   // in particular for taking the address of a local.
1390   let isReMaterializable = 1 in {
1391   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm), DPFrm,
1392                iii, opc, "\t$Rd, $Rn, $imm",
1393                [(set GPR:$Rd, (opnode mod_imm:$imm, GPR:$Rn))]>,
1394            Sched<[WriteALU, ReadALU]> {
1395     bits<4> Rd;
1396     bits<4> Rn;
1397     bits<12> imm;
1398     let Inst{25} = 1;
1399     let Inst{19-16} = Rn;
1400     let Inst{15-12} = Rd;
1401     let Inst{11-0} = imm;
1402   }
1403   }
1404   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1405                iir, opc, "\t$Rd, $Rn, $Rm",
1406                [/* pattern left blank */]>,
1407            Sched<[WriteALU, ReadALU, ReadALU]> {
1408     bits<4> Rd;
1409     bits<4> Rn;
1410     bits<4> Rm;
1411     let Inst{11-4} = 0b00000000;
1412     let Inst{25} = 0;
1413     let Inst{3-0} = Rm;
1414     let Inst{15-12} = Rd;
1415     let Inst{19-16} = Rn;
1416   }
1417
1418   def rsi : AsI1<opcod, (outs GPR:$Rd),
1419                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1420                iis, opc, "\t$Rd, $Rn, $shift",
1421                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1422             Sched<[WriteALUsi, ReadALU]> {
1423     bits<4> Rd;
1424     bits<4> Rn;
1425     bits<12> shift;
1426     let Inst{25} = 0;
1427     let Inst{19-16} = Rn;
1428     let Inst{15-12} = Rd;
1429     let Inst{11-5} = shift{11-5};
1430     let Inst{4} = 0;
1431     let Inst{3-0} = shift{3-0};
1432   }
1433
1434   def rsr : AsI1<opcod, (outs GPR:$Rd),
1435                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1436                iis, opc, "\t$Rd, $Rn, $shift",
1437                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1438             Sched<[WriteALUsr, ReadALUsr]> {
1439     bits<4> Rd;
1440     bits<4> Rn;
1441     bits<12> shift;
1442     let Inst{25} = 0;
1443     let Inst{19-16} = Rn;
1444     let Inst{15-12} = Rd;
1445     let Inst{11-8} = shift{11-8};
1446     let Inst{7} = 0;
1447     let Inst{6-5} = shift{6-5};
1448     let Inst{4} = 1;
1449     let Inst{3-0} = shift{3-0};
1450   }
1451 }
1452
1453 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1454 ///
1455 /// These opcodes will be converted to the real non-S opcodes by
1456 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1457 let hasPostISelHook = 1, Defs = [CPSR] in {
1458 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1459                           InstrItinClass iis, SDNode opnode,
1460                           bit Commutable = 0> {
1461   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm, pred:$p),
1462                          4, iii,
1463                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, mod_imm:$imm))]>,
1464                          Sched<[WriteALU, ReadALU]>;
1465
1466   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1467                          4, iir,
1468                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1469                          Sched<[WriteALU, ReadALU, ReadALU]> {
1470     let isCommutable = Commutable;
1471   }
1472   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1473                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1474                           4, iis,
1475                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1476                                                 so_reg_imm:$shift))]>,
1477                           Sched<[WriteALUsi, ReadALU]>;
1478
1479   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1480                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1481                           4, iis,
1482                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1483                                                 so_reg_reg:$shift))]>,
1484                           Sched<[WriteALUSsr, ReadALUsr]>;
1485 }
1486 }
1487
1488 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1489 /// operands are reversed.
1490 let hasPostISelHook = 1, Defs = [CPSR] in {
1491 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1492                           InstrItinClass iis, SDNode opnode,
1493                           bit Commutable = 0> {
1494   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm, pred:$p),
1495                          4, iii,
1496                          [(set GPR:$Rd, CPSR, (opnode mod_imm:$imm, GPR:$Rn))]>,
1497            Sched<[WriteALU, ReadALU]>;
1498
1499   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1500                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1501                           4, iis,
1502                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1503                                              GPR:$Rn))]>,
1504             Sched<[WriteALUsi, ReadALU]>;
1505
1506   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1507                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1508                           4, iis,
1509                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1510                                              GPR:$Rn))]>,
1511             Sched<[WriteALUSsr, ReadALUsr]>;
1512 }
1513 }
1514
1515 /// AI1_cmp_irs - Defines a set of (op r, {mod_imm|r|so_reg}) cmp / test
1516 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1517 /// a explicit result, only implicitly set CPSR.
1518 let isCompare = 1, Defs = [CPSR] in {
1519 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1520                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1521                      SDPatternOperator opnode, bit Commutable = 0,
1522                      string rrDecoderMethod = ""> {
1523   def ri : AI1<opcod, (outs), (ins GPR:$Rn, mod_imm:$imm), DPFrm, iii,
1524                opc, "\t$Rn, $imm",
1525                [(opnode GPR:$Rn, mod_imm:$imm)]>,
1526            Sched<[WriteCMP, ReadALU]> {
1527     bits<4> Rn;
1528     bits<12> imm;
1529     let Inst{25} = 1;
1530     let Inst{20} = 1;
1531     let Inst{19-16} = Rn;
1532     let Inst{15-12} = 0b0000;
1533     let Inst{11-0} = imm;
1534
1535     let Unpredictable{15-12} = 0b1111;
1536   }
1537   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1538                opc, "\t$Rn, $Rm",
1539                [(opnode GPR:$Rn, GPR:$Rm)]>,
1540            Sched<[WriteCMP, ReadALU, ReadALU]> {
1541     bits<4> Rn;
1542     bits<4> Rm;
1543     let isCommutable = Commutable;
1544     let Inst{25} = 0;
1545     let Inst{20} = 1;
1546     let Inst{19-16} = Rn;
1547     let Inst{15-12} = 0b0000;
1548     let Inst{11-4} = 0b00000000;
1549     let Inst{3-0} = Rm;
1550     let DecoderMethod = rrDecoderMethod;
1551
1552     let Unpredictable{15-12} = 0b1111;
1553   }
1554   def rsi : AI1<opcod, (outs),
1555                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1556                opc, "\t$Rn, $shift",
1557                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1558             Sched<[WriteCMPsi, ReadALU]> {
1559     bits<4> Rn;
1560     bits<12> shift;
1561     let Inst{25} = 0;
1562     let Inst{20} = 1;
1563     let Inst{19-16} = Rn;
1564     let Inst{15-12} = 0b0000;
1565     let Inst{11-5} = shift{11-5};
1566     let Inst{4} = 0;
1567     let Inst{3-0} = shift{3-0};
1568
1569     let Unpredictable{15-12} = 0b1111;
1570   }
1571   def rsr : AI1<opcod, (outs),
1572                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1573                opc, "\t$Rn, $shift",
1574                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1575             Sched<[WriteCMPsr, ReadALU]> {
1576     bits<4> Rn;
1577     bits<12> shift;
1578     let Inst{25} = 0;
1579     let Inst{20} = 1;
1580     let Inst{19-16} = Rn;
1581     let Inst{15-12} = 0b0000;
1582     let Inst{11-8} = shift{11-8};
1583     let Inst{7} = 0;
1584     let Inst{6-5} = shift{6-5};
1585     let Inst{4} = 1;
1586     let Inst{3-0} = shift{3-0};
1587
1588     let Unpredictable{15-12} = 0b1111;
1589   }
1590
1591 }
1592 }
1593
1594 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1595 /// register and one whose operand is a register rotated by 8/16/24.
1596 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1597 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1598   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1599           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1600           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1601        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1602   bits<4> Rd;
1603   bits<4> Rm;
1604   bits<2> rot;
1605   let Inst{19-16} = 0b1111;
1606   let Inst{15-12} = Rd;
1607   let Inst{11-10} = rot;
1608   let Inst{3-0}   = Rm;
1609 }
1610
1611 class AI_ext_rrot_np<bits<8> opcod, string opc>
1612   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1613           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1614        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1615   bits<2> rot;
1616   let Inst{19-16} = 0b1111;
1617   let Inst{11-10} = rot;
1618  }
1619
1620 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1621 /// register and one whose operand is a register rotated by 8/16/24.
1622 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1623   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1624           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1625           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1626                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1627         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1628   bits<4> Rd;
1629   bits<4> Rm;
1630   bits<4> Rn;
1631   bits<2> rot;
1632   let Inst{19-16} = Rn;
1633   let Inst{15-12} = Rd;
1634   let Inst{11-10} = rot;
1635   let Inst{9-4}   = 0b000111;
1636   let Inst{3-0}   = Rm;
1637 }
1638
1639 class AI_exta_rrot_np<bits<8> opcod, string opc>
1640   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1641           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1642        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1643   bits<4> Rn;
1644   bits<2> rot;
1645   let Inst{19-16} = Rn;
1646   let Inst{11-10} = rot;
1647 }
1648
1649 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1650 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1651 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, SDNode opnode,
1652                              bit Commutable = 0> {
1653   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1654   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm),
1655                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1656                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, mod_imm:$imm, CPSR))]>,
1657                Requires<[IsARM]>,
1658            Sched<[WriteALU, ReadALU]> {
1659     bits<4> Rd;
1660     bits<4> Rn;
1661     bits<12> imm;
1662     let Inst{25} = 1;
1663     let Inst{15-12} = Rd;
1664     let Inst{19-16} = Rn;
1665     let Inst{11-0} = imm;
1666   }
1667   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1668                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1669                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1670                Requires<[IsARM]>,
1671            Sched<[WriteALU, ReadALU, ReadALU]> {
1672     bits<4> Rd;
1673     bits<4> Rn;
1674     bits<4> Rm;
1675     let Inst{11-4} = 0b00000000;
1676     let Inst{25} = 0;
1677     let isCommutable = Commutable;
1678     let Inst{3-0} = Rm;
1679     let Inst{15-12} = Rd;
1680     let Inst{19-16} = Rn;
1681   }
1682   def rsi : AsI1<opcod, (outs GPR:$Rd),
1683                 (ins GPR:$Rn, so_reg_imm:$shift),
1684                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1685               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1686                Requires<[IsARM]>,
1687             Sched<[WriteALUsi, ReadALU]> {
1688     bits<4> Rd;
1689     bits<4> Rn;
1690     bits<12> shift;
1691     let Inst{25} = 0;
1692     let Inst{19-16} = Rn;
1693     let Inst{15-12} = Rd;
1694     let Inst{11-5} = shift{11-5};
1695     let Inst{4} = 0;
1696     let Inst{3-0} = shift{3-0};
1697   }
1698   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1699                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1700                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1701               [(set GPRnopc:$Rd, CPSR,
1702                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1703                Requires<[IsARM]>,
1704             Sched<[WriteALUsr, ReadALUsr]> {
1705     bits<4> Rd;
1706     bits<4> Rn;
1707     bits<12> shift;
1708     let Inst{25} = 0;
1709     let Inst{19-16} = Rn;
1710     let Inst{15-12} = Rd;
1711     let Inst{11-8} = shift{11-8};
1712     let Inst{7} = 0;
1713     let Inst{6-5} = shift{6-5};
1714     let Inst{4} = 1;
1715     let Inst{3-0} = shift{3-0};
1716   }
1717   }
1718 }
1719
1720 /// AI1_rsc_irs - Define instructions and patterns for rsc
1721 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1722 multiclass AI1_rsc_irs<bits<4> opcod, string opc, SDNode opnode> {
1723   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1724   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm),
1725                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1726                [(set GPR:$Rd, CPSR, (opnode mod_imm:$imm, GPR:$Rn, CPSR))]>,
1727                Requires<[IsARM]>,
1728            Sched<[WriteALU, ReadALU]> {
1729     bits<4> Rd;
1730     bits<4> Rn;
1731     bits<12> imm;
1732     let Inst{25} = 1;
1733     let Inst{15-12} = Rd;
1734     let Inst{19-16} = Rn;
1735     let Inst{11-0} = imm;
1736   }
1737   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1738                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1739                [/* pattern left blank */]>,
1740            Sched<[WriteALU, ReadALU, ReadALU]> {
1741     bits<4> Rd;
1742     bits<4> Rn;
1743     bits<4> Rm;
1744     let Inst{11-4} = 0b00000000;
1745     let Inst{25} = 0;
1746     let Inst{3-0} = Rm;
1747     let Inst{15-12} = Rd;
1748     let Inst{19-16} = Rn;
1749   }
1750   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1751                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1752               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1753                Requires<[IsARM]>,
1754             Sched<[WriteALUsi, ReadALU]> {
1755     bits<4> Rd;
1756     bits<4> Rn;
1757     bits<12> shift;
1758     let Inst{25} = 0;
1759     let Inst{19-16} = Rn;
1760     let Inst{15-12} = Rd;
1761     let Inst{11-5} = shift{11-5};
1762     let Inst{4} = 0;
1763     let Inst{3-0} = shift{3-0};
1764   }
1765   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1766                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1767               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1768                Requires<[IsARM]>,
1769             Sched<[WriteALUsr, ReadALUsr]> {
1770     bits<4> Rd;
1771     bits<4> Rn;
1772     bits<12> shift;
1773     let Inst{25} = 0;
1774     let Inst{19-16} = Rn;
1775     let Inst{15-12} = Rd;
1776     let Inst{11-8} = shift{11-8};
1777     let Inst{7} = 0;
1778     let Inst{6-5} = shift{6-5};
1779     let Inst{4} = 1;
1780     let Inst{3-0} = shift{3-0};
1781   }
1782   }
1783 }
1784
1785 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1786 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1787            InstrItinClass iir, PatFrag opnode> {
1788   // Note: We use the complex addrmode_imm12 rather than just an input
1789   // GPR and a constrained immediate so that we can use this to match
1790   // frame index references and avoid matching constant pool references.
1791   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1792                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1793                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1794     bits<4>  Rt;
1795     bits<17> addr;
1796     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1797     let Inst{19-16} = addr{16-13};  // Rn
1798     let Inst{15-12} = Rt;
1799     let Inst{11-0}  = addr{11-0};   // imm12
1800   }
1801   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1802                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1803                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1804     bits<4>  Rt;
1805     bits<17> shift;
1806     let shift{4}    = 0;            // Inst{4} = 0
1807     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1808     let Inst{19-16} = shift{16-13}; // Rn
1809     let Inst{15-12} = Rt;
1810     let Inst{11-0}  = shift{11-0};
1811   }
1812 }
1813 }
1814
1815 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1816 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1817            InstrItinClass iir, PatFrag opnode> {
1818   // Note: We use the complex addrmode_imm12 rather than just an input
1819   // GPR and a constrained immediate so that we can use this to match
1820   // frame index references and avoid matching constant pool references.
1821   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1822                    (ins addrmode_imm12:$addr),
1823                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1824                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1825     bits<4>  Rt;
1826     bits<17> addr;
1827     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1828     let Inst{19-16} = addr{16-13};  // Rn
1829     let Inst{15-12} = Rt;
1830     let Inst{11-0}  = addr{11-0};   // imm12
1831   }
1832   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1833                    (ins ldst_so_reg:$shift),
1834                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1835                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1836     bits<4>  Rt;
1837     bits<17> shift;
1838     let shift{4}    = 0;            // Inst{4} = 0
1839     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1840     let Inst{19-16} = shift{16-13}; // Rn
1841     let Inst{15-12} = Rt;
1842     let Inst{11-0}  = shift{11-0};
1843   }
1844 }
1845 }
1846
1847
1848 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1849            InstrItinClass iir, PatFrag opnode> {
1850   // Note: We use the complex addrmode_imm12 rather than just an input
1851   // GPR and a constrained immediate so that we can use this to match
1852   // frame index references and avoid matching constant pool references.
1853   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1854                    (ins GPR:$Rt, addrmode_imm12:$addr),
1855                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1856                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1857     bits<4> Rt;
1858     bits<17> addr;
1859     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1860     let Inst{19-16} = addr{16-13};  // Rn
1861     let Inst{15-12} = Rt;
1862     let Inst{11-0}  = addr{11-0};   // imm12
1863   }
1864   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1865                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1866                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1867     bits<4> Rt;
1868     bits<17> shift;
1869     let shift{4}    = 0;            // Inst{4} = 0
1870     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1871     let Inst{19-16} = shift{16-13}; // Rn
1872     let Inst{15-12} = Rt;
1873     let Inst{11-0}  = shift{11-0};
1874   }
1875 }
1876
1877 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1878            InstrItinClass iir, PatFrag opnode> {
1879   // Note: We use the complex addrmode_imm12 rather than just an input
1880   // GPR and a constrained immediate so that we can use this to match
1881   // frame index references and avoid matching constant pool references.
1882   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1883                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1884                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1885                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1886     bits<4> Rt;
1887     bits<17> addr;
1888     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1889     let Inst{19-16} = addr{16-13};  // Rn
1890     let Inst{15-12} = Rt;
1891     let Inst{11-0}  = addr{11-0};   // imm12
1892   }
1893   def rs : AI2ldst<0b011, 0, isByte, (outs),
1894                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1895                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1896                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1897     bits<4> Rt;
1898     bits<17> shift;
1899     let shift{4}    = 0;            // Inst{4} = 0
1900     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1901     let Inst{19-16} = shift{16-13}; // Rn
1902     let Inst{15-12} = Rt;
1903     let Inst{11-0}  = shift{11-0};
1904   }
1905 }
1906
1907
1908 //===----------------------------------------------------------------------===//
1909 // Instructions
1910 //===----------------------------------------------------------------------===//
1911
1912 //===----------------------------------------------------------------------===//
1913 //  Miscellaneous Instructions.
1914 //
1915
1916 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1917 /// the function.  The first operand is the ID# for this instruction, the second
1918 /// is the index into the MachineConstantPool that this is, the third is the
1919 /// size in bytes of this constant pool entry.
1920 let hasSideEffects = 0, isNotDuplicable = 1 in
1921 def CONSTPOOL_ENTRY :
1922 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1923                     i32imm:$size), NoItinerary, []>;
1924
1925 /// A jumptable consisting of direct 32-bit addresses of the destination basic
1926 /// blocks (either absolute, or relative to the start of the jump-table in PIC
1927 /// mode). Used mostly in ARM and Thumb-1 modes.
1928 def JUMPTABLE_ADDRS :
1929 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1930                         i32imm:$size), NoItinerary, []>;
1931
1932 /// A jumptable consisting of 32-bit jump instructions. Used for Thumb-2 tables
1933 /// that cannot be optimised to use TBB or TBH.
1934 def JUMPTABLE_INSTS :
1935 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1936                         i32imm:$size), NoItinerary, []>;
1937
1938 /// A jumptable consisting of 8-bit unsigned integers representing offsets from
1939 /// a TBB instruction.
1940 def JUMPTABLE_TBB :
1941 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1942                         i32imm:$size), NoItinerary, []>;
1943
1944 /// A jumptable consisting of 16-bit unsigned integers representing offsets from
1945 /// a TBH instruction.
1946 def JUMPTABLE_TBH :
1947 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1948                         i32imm:$size), NoItinerary, []>;
1949
1950
1951 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1952 // from removing one half of the matched pairs. That breaks PEI, which assumes
1953 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1954 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1955 def ADJCALLSTACKUP :
1956 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1957            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1958
1959 def ADJCALLSTACKDOWN :
1960 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1961            [(ARMcallseq_start timm:$amt)]>;
1962 }
1963
1964 def HINT : AI<(outs), (ins imm0_239:$imm), MiscFrm, NoItinerary,
1965               "hint", "\t$imm", [(int_arm_hint imm0_239:$imm)]>,
1966            Requires<[IsARM, HasV6]> {
1967   bits<8> imm;
1968   let Inst{27-8} = 0b00110010000011110000;
1969   let Inst{7-0} = imm;
1970   let DecoderMethod = "DecodeHINTInstruction";
1971 }
1972
1973 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6K]>;
1974 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6K]>;
1975 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6K]>;
1976 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6K]>;
1977 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6K]>;
1978 def : InstAlias<"sevl$p", (HINT 5, pred:$p)>, Requires<[IsARM, HasV8]>;
1979 def : InstAlias<"esb$p", (HINT 16, pred:$p)>, Requires<[IsARM, HasRAS]>;
1980
1981 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1982              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1983   bits<4> Rd;
1984   bits<4> Rn;
1985   bits<4> Rm;
1986   let Inst{3-0} = Rm;
1987   let Inst{15-12} = Rd;
1988   let Inst{19-16} = Rn;
1989   let Inst{27-20} = 0b01101000;
1990   let Inst{7-4} = 0b1011;
1991   let Inst{11-8} = 0b1111;
1992   let Unpredictable{11-8} = 0b1111;
1993 }
1994
1995 // The 16-bit operand $val can be used by a debugger to store more information
1996 // about the breakpoint.
1997 def BKPT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1998                  "bkpt", "\t$val", []>, Requires<[IsARM]> {
1999   bits<16> val;
2000   let Inst{3-0} = val{3-0};
2001   let Inst{19-8} = val{15-4};
2002   let Inst{27-20} = 0b00010010;
2003   let Inst{31-28} = 0xe; // AL
2004   let Inst{7-4} = 0b0111;
2005 }
2006 // default immediate for breakpoint mnemonic
2007 def : InstAlias<"bkpt", (BKPT 0), 0>, Requires<[IsARM]>;
2008
2009 def HLT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
2010                  "hlt", "\t$val", []>, Requires<[IsARM, HasV8]> {
2011   bits<16> val;
2012   let Inst{3-0} = val{3-0};
2013   let Inst{19-8} = val{15-4};
2014   let Inst{27-20} = 0b00010000;
2015   let Inst{31-28} = 0xe; // AL
2016   let Inst{7-4} = 0b0111;
2017 }
2018
2019 // Change Processor State
2020 // FIXME: We should use InstAlias to handle the optional operands.
2021 class CPS<dag iops, string asm_ops>
2022   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
2023         []>, Requires<[IsARM]> {
2024   bits<2> imod;
2025   bits<3> iflags;
2026   bits<5> mode;
2027   bit M;
2028
2029   let Inst{31-28} = 0b1111;
2030   let Inst{27-20} = 0b00010000;
2031   let Inst{19-18} = imod;
2032   let Inst{17}    = M; // Enabled if mode is set;
2033   let Inst{16-9}  = 0b00000000;
2034   let Inst{8-6}   = iflags;
2035   let Inst{5}     = 0;
2036   let Inst{4-0}   = mode;
2037 }
2038
2039 let DecoderMethod = "DecodeCPSInstruction" in {
2040 let M = 1 in
2041   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
2042                   "$imod\t$iflags, $mode">;
2043 let mode = 0, M = 0 in
2044   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
2045
2046 let imod = 0, iflags = 0, M = 1 in
2047   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
2048 }
2049
2050 // Preload signals the memory system of possible future data/instruction access.
2051 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
2052
2053   def i12 : AXIM<(outs), (ins addrmode_imm12:$addr), AddrMode_i12, MiscFrm,
2054                 IIC_Preload, !strconcat(opc, "\t$addr"),
2055                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]>,
2056                 Sched<[WritePreLd]> {
2057     bits<4> Rt;
2058     bits<17> addr;
2059     let Inst{31-26} = 0b111101;
2060     let Inst{25} = 0; // 0 for immediate form
2061     let Inst{24} = data;
2062     let Inst{23} = addr{12};        // U (add = ('U' == 1))
2063     let Inst{22} = read;
2064     let Inst{21-20} = 0b01;
2065     let Inst{19-16} = addr{16-13};  // Rn
2066     let Inst{15-12} = 0b1111;
2067     let Inst{11-0}  = addr{11-0};   // imm12
2068   }
2069
2070   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
2071                !strconcat(opc, "\t$shift"),
2072                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]>,
2073                Sched<[WritePreLd]> {
2074     bits<17> shift;
2075     let Inst{31-26} = 0b111101;
2076     let Inst{25} = 1; // 1 for register form
2077     let Inst{24} = data;
2078     let Inst{23} = shift{12};    // U (add = ('U' == 1))
2079     let Inst{22} = read;
2080     let Inst{21-20} = 0b01;
2081     let Inst{19-16} = shift{16-13}; // Rn
2082     let Inst{15-12} = 0b1111;
2083     let Inst{11-0}  = shift{11-0};
2084     let Inst{4} = 0;
2085   }
2086 }
2087
2088 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
2089 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
2090 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
2091
2092 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
2093                  "setend\t$end", []>, Requires<[IsARM]>, Deprecated<HasV8Ops> {
2094   bits<1> end;
2095   let Inst{31-10} = 0b1111000100000001000000;
2096   let Inst{9} = end;
2097   let Inst{8-0} = 0;
2098 }
2099
2100 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
2101              [(int_arm_dbg imm0_15:$opt)]>, Requires<[IsARM, HasV7]> {
2102   bits<4> opt;
2103   let Inst{27-4} = 0b001100100000111100001111;
2104   let Inst{3-0} = opt;
2105 }
2106
2107 // A8.8.247  UDF - Undefined (Encoding A1)
2108 def UDF : AInoP<(outs), (ins imm0_65535:$imm16), MiscFrm, NoItinerary,
2109                 "udf", "\t$imm16", [(int_arm_undefined imm0_65535:$imm16)]> {
2110   bits<16> imm16;
2111   let Inst{31-28} = 0b1110; // AL
2112   let Inst{27-25} = 0b011;
2113   let Inst{24-20} = 0b11111;
2114   let Inst{19-8} = imm16{15-4};
2115   let Inst{7-4} = 0b1111;
2116   let Inst{3-0} = imm16{3-0};
2117 }
2118
2119 /*
2120  * A5.4 Permanently UNDEFINED instructions.
2121  *
2122  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
2123  * Other UDF encodings generate SIGILL.
2124  *
2125  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
2126  * Encoding A1:
2127  *  1110 0111 1111 iiii iiii iiii 1111 iiii
2128  * Encoding T1:
2129  *  1101 1110 iiii iiii
2130  * It uses the following encoding:
2131  *  1110 0111 1111 1110 1101 1110 1111 0000
2132  *  - In ARM: UDF #60896;
2133  *  - In Thumb: UDF #254 followed by a branch-to-self.
2134  */
2135 let isBarrier = 1, isTerminator = 1 in
2136 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
2137                "trap", [(trap)]>,
2138            Requires<[IsARM,UseNaClTrap]> {
2139   let Inst = 0xe7fedef0;
2140 }
2141 let isBarrier = 1, isTerminator = 1 in
2142 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
2143                "trap", [(trap)]>,
2144            Requires<[IsARM,DontUseNaClTrap]> {
2145   let Inst = 0xe7ffdefe;
2146 }
2147
2148 // Address computation and loads and stores in PIC mode.
2149 let isNotDuplicable = 1 in {
2150 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
2151                             4, IIC_iALUr,
2152                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
2153                             Sched<[WriteALU, ReadALU]>;
2154
2155 let AddedComplexity = 10 in {
2156 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
2157                             4, IIC_iLoad_r,
2158                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
2159
2160 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2161                             4, IIC_iLoad_bh_r,
2162                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
2163
2164 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2165                             4, IIC_iLoad_bh_r,
2166                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
2167
2168 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2169                             4, IIC_iLoad_bh_r,
2170                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
2171
2172 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2173                             4, IIC_iLoad_bh_r,
2174                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
2175 }
2176 let AddedComplexity = 10 in {
2177 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2178       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
2179
2180 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2181       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
2182                                                    addrmodepc:$addr)]>;
2183
2184 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2185       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
2186 }
2187 } // isNotDuplicable = 1
2188
2189
2190 // LEApcrel - Load a pc-relative address into a register without offending the
2191 // assembler.
2192 let hasSideEffects = 0, isReMaterializable = 1 in
2193 // The 'adr' mnemonic encodes differently if the label is before or after
2194 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
2195 // know until then which form of the instruction will be used.
2196 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
2197                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
2198                  Sched<[WriteALU, ReadALU]> {
2199   bits<4> Rd;
2200   bits<14> label;
2201   let Inst{27-25} = 0b001;
2202   let Inst{24} = 0;
2203   let Inst{23-22} = label{13-12};
2204   let Inst{21} = 0;
2205   let Inst{20} = 0;
2206   let Inst{19-16} = 0b1111;
2207   let Inst{15-12} = Rd;
2208   let Inst{11-0} = label{11-0};
2209 }
2210
2211 let hasSideEffects = 1 in {
2212 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
2213                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
2214
2215 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
2216                       (ins i32imm:$label, pred:$p),
2217                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
2218 }
2219
2220 //===----------------------------------------------------------------------===//
2221 //  Control Flow Instructions.
2222 //
2223
2224 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
2225   // ARMV4T and above
2226   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
2227                   "bx", "\tlr", [(ARMretflag)]>,
2228                Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2229     let Inst{27-0}  = 0b0001001011111111111100011110;
2230   }
2231
2232   // ARMV4 only
2233   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
2234                   "mov", "\tpc, lr", [(ARMretflag)]>,
2235                Requires<[IsARM, NoV4T]>, Sched<[WriteBr]> {
2236     let Inst{27-0} = 0b0001101000001111000000001110;
2237   }
2238
2239   // Exception return: N.b. doesn't set CPSR as far as we're concerned (it sets
2240   // the user-space one).
2241   def SUBS_PC_LR : ARMPseudoInst<(outs), (ins i32imm:$offset, pred:$p),
2242                                  4, IIC_Br,
2243                                  [(ARMintretflag imm:$offset)]>;
2244 }
2245
2246 // Indirect branches
2247 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
2248   // ARMV4T and above
2249   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
2250                   [(brind GPR:$dst)]>,
2251               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2252     bits<4> dst;
2253     let Inst{31-4} = 0b1110000100101111111111110001;
2254     let Inst{3-0}  = dst;
2255   }
2256
2257   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
2258                   "bx", "\t$dst", [/* pattern left blank */]>,
2259               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2260     bits<4> dst;
2261     let Inst{27-4} = 0b000100101111111111110001;
2262     let Inst{3-0}  = dst;
2263   }
2264 }
2265
2266 // SP is marked as a use to prevent stack-pointer assignments that appear
2267 // immediately before calls from potentially appearing dead.
2268 let isCall = 1,
2269   // FIXME:  Do we really need a non-predicated version? If so, it should
2270   // at least be a pseudo instruction expanding to the predicated version
2271   // at MC lowering time.
2272   Defs = [LR], Uses = [SP] in {
2273   def BL  : ABXI<0b1011, (outs), (ins arm_bl_target:$func),
2274                 IIC_Br, "bl\t$func",
2275                 [(ARMcall tglobaladdr:$func)]>,
2276             Requires<[IsARM]>, Sched<[WriteBrL]> {
2277     let Inst{31-28} = 0b1110;
2278     bits<24> func;
2279     let Inst{23-0} = func;
2280     let DecoderMethod = "DecodeBranchImmInstruction";
2281   }
2282
2283   def BL_pred : ABI<0b1011, (outs), (ins arm_bl_target:$func),
2284                    IIC_Br, "bl", "\t$func",
2285                    [(ARMcall_pred tglobaladdr:$func)]>,
2286                 Requires<[IsARM]>, Sched<[WriteBrL]> {
2287     bits<24> func;
2288     let Inst{23-0} = func;
2289     let DecoderMethod = "DecodeBranchImmInstruction";
2290   }
2291
2292   // ARMv5T and above
2293   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
2294                 IIC_Br, "blx\t$func",
2295                 [(ARMcall GPR:$func)]>,
2296             Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2297     bits<4> func;
2298     let Inst{31-4} = 0b1110000100101111111111110011;
2299     let Inst{3-0}  = func;
2300   }
2301
2302   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
2303                     IIC_Br, "blx", "\t$func",
2304                     [(ARMcall_pred GPR:$func)]>,
2305                  Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2306     bits<4> func;
2307     let Inst{27-4} = 0b000100101111111111110011;
2308     let Inst{3-0}  = func;
2309   }
2310
2311   // ARMv4T
2312   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
2313   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2314                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2315                    Requires<[IsARM, HasV4T]>, Sched<[WriteBr]>;
2316
2317   // ARMv4
2318   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2319                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2320                    Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
2321
2322   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2323   // return stack predictor.
2324   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins arm_bl_target:$func),
2325                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2326                       Requires<[IsARM]>, Sched<[WriteBr]>;
2327 }
2328
2329 let isBranch = 1, isTerminator = 1 in {
2330   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2331   // a two-value operand where a dag node expects two operands. :(
2332   def Bcc : ABI<0b1010, (outs), (ins arm_br_target:$target),
2333                IIC_Br, "b", "\t$target",
2334                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>,
2335                Sched<[WriteBr]>  {
2336     bits<24> target;
2337     let Inst{23-0} = target;
2338     let DecoderMethod = "DecodeBranchImmInstruction";
2339   }
2340
2341   let isBarrier = 1 in {
2342     // B is "predicable" since it's just a Bcc with an 'always' condition.
2343     let isPredicable = 1 in
2344     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2345     // should be sufficient.
2346     // FIXME: Is B really a Barrier? That doesn't seem right.
2347     def B : ARMPseudoExpand<(outs), (ins arm_br_target:$target), 4, IIC_Br,
2348                 [(br bb:$target)], (Bcc arm_br_target:$target,
2349                 (ops 14, zero_reg))>,
2350                 Sched<[WriteBr]>;
2351
2352     let Size = 4, isNotDuplicable = 1, isIndirectBranch = 1 in {
2353     def BR_JTr : ARMPseudoInst<(outs),
2354                       (ins GPR:$target, i32imm:$jt),
2355                       0, IIC_Br,
2356                       [(ARMbrjt GPR:$target, tjumptable:$jt)]>,
2357                       Sched<[WriteBr]>;
2358     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2359     // into i12 and rs suffixed versions.
2360     def BR_JTm : ARMPseudoInst<(outs),
2361                      (ins addrmode2:$target, i32imm:$jt),
2362                      0, IIC_Br,
2363                      [(ARMbrjt (i32 (load addrmode2:$target)),
2364                                tjumptable:$jt)]>, Sched<[WriteBrTbl]>;
2365     def BR_JTadd : ARMPseudoInst<(outs),
2366                    (ins GPR:$target, GPR:$idx, i32imm:$jt),
2367                    0, IIC_Br,
2368                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt)]>,
2369                    Sched<[WriteBrTbl]>;
2370     } // isNotDuplicable = 1, isIndirectBranch = 1
2371   } // isBarrier = 1
2372
2373 }
2374
2375 // BLX (immediate)
2376 def BLXi : AXI<(outs), (ins arm_blx_target:$target), BrMiscFrm, NoItinerary,
2377                "blx\t$target", []>,
2378            Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2379   let Inst{31-25} = 0b1111101;
2380   bits<25> target;
2381   let Inst{23-0} = target{24-1};
2382   let Inst{24} = target{0};
2383   let isCall = 1;
2384 }
2385
2386 // Branch and Exchange Jazelle
2387 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2388               [/* pattern left blank */]>, Sched<[WriteBr]> {
2389   bits<4> func;
2390   let Inst{23-20} = 0b0010;
2391   let Inst{19-8} = 0xfff;
2392   let Inst{7-4} = 0b0010;
2393   let Inst{3-0} = func;
2394   let isBranch = 1;
2395 }
2396
2397 // Tail calls.
2398
2399 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2400   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>,
2401                    Sched<[WriteBr]>;
2402
2403   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>,
2404                    Sched<[WriteBr]>;
2405
2406   def TAILJMPd : ARMPseudoExpand<(outs), (ins arm_br_target:$dst),
2407                                  4, IIC_Br, [],
2408                                  (Bcc arm_br_target:$dst, (ops 14, zero_reg))>,
2409                                  Requires<[IsARM]>, Sched<[WriteBr]>;
2410
2411   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2412                                  4, IIC_Br, [],
2413                                  (BX GPR:$dst)>, Sched<[WriteBr]>,
2414                                  Requires<[IsARM]>;
2415 }
2416
2417 // Secure Monitor Call is a system instruction.
2418 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2419               []>, Requires<[IsARM, HasTrustZone]> {
2420   bits<4> opt;
2421   let Inst{23-4} = 0b01100000000000000111;
2422   let Inst{3-0} = opt;
2423 }
2424 def : MnemonicAlias<"smi", "smc">;
2425
2426 // Supervisor Call (Software Interrupt)
2427 let isCall = 1, Uses = [SP] in {
2428 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []>,
2429           Sched<[WriteBr]> {
2430   bits<24> svc;
2431   let Inst{23-0} = svc;
2432 }
2433 }
2434
2435 // Store Return State
2436 class SRSI<bit wb, string asm>
2437   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2438        NoItinerary, asm, "", []> {
2439   bits<5> mode;
2440   let Inst{31-28} = 0b1111;
2441   let Inst{27-25} = 0b100;
2442   let Inst{22} = 1;
2443   let Inst{21} = wb;
2444   let Inst{20} = 0;
2445   let Inst{19-16} = 0b1101;  // SP
2446   let Inst{15-5} = 0b00000101000;
2447   let Inst{4-0} = mode;
2448 }
2449
2450 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2451   let Inst{24-23} = 0;
2452 }
2453 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2454   let Inst{24-23} = 0;
2455 }
2456 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2457   let Inst{24-23} = 0b10;
2458 }
2459 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2460   let Inst{24-23} = 0b10;
2461 }
2462 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2463   let Inst{24-23} = 0b01;
2464 }
2465 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2466   let Inst{24-23} = 0b01;
2467 }
2468 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2469   let Inst{24-23} = 0b11;
2470 }
2471 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2472   let Inst{24-23} = 0b11;
2473 }
2474
2475 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2476 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2477
2478 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2479 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2480
2481 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2482 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2483
2484 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2485 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2486
2487 // Return From Exception
2488 class RFEI<bit wb, string asm>
2489   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2490        NoItinerary, asm, "", []> {
2491   bits<4> Rn;
2492   let Inst{31-28} = 0b1111;
2493   let Inst{27-25} = 0b100;
2494   let Inst{22} = 0;
2495   let Inst{21} = wb;
2496   let Inst{20} = 1;
2497   let Inst{19-16} = Rn;
2498   let Inst{15-0} = 0xa00;
2499 }
2500
2501 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2502   let Inst{24-23} = 0;
2503 }
2504 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2505   let Inst{24-23} = 0;
2506 }
2507 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2508   let Inst{24-23} = 0b10;
2509 }
2510 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2511   let Inst{24-23} = 0b10;
2512 }
2513 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2514   let Inst{24-23} = 0b01;
2515 }
2516 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2517   let Inst{24-23} = 0b01;
2518 }
2519 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2520   let Inst{24-23} = 0b11;
2521 }
2522 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2523   let Inst{24-23} = 0b11;
2524 }
2525
2526 // Hypervisor Call is a system instruction
2527 let isCall = 1 in {
2528 def HVC : AInoP< (outs), (ins imm0_65535:$imm), BrFrm, NoItinerary,
2529                 "hvc", "\t$imm", []>,
2530           Requires<[IsARM, HasVirtualization]> {
2531   bits<16> imm;
2532
2533   // Even though HVC isn't predicable, it's encoding includes a condition field.
2534   // The instruction is undefined if the condition field is 0xf otherwise it is
2535   // unpredictable if it isn't condition AL (0xe).
2536   let Inst{31-28} = 0b1110;
2537   let Unpredictable{31-28} = 0b1111;
2538   let Inst{27-24} = 0b0001;
2539   let Inst{23-20} = 0b0100;
2540   let Inst{19-8} = imm{15-4};
2541   let Inst{7-4} = 0b0111;
2542   let Inst{3-0} = imm{3-0};
2543 }
2544 }
2545
2546 // Return from exception in Hypervisor mode.
2547 let isReturn = 1, isBarrier = 1, isTerminator = 1, Defs = [PC] in
2548 def ERET : ABI<0b0001, (outs), (ins), NoItinerary, "eret", "", []>,
2549     Requires<[IsARM, HasVirtualization]> {
2550     let Inst{23-0} = 0b011000000000000001101110;
2551 }
2552
2553 //===----------------------------------------------------------------------===//
2554 //  Load / Store Instructions.
2555 //
2556
2557 // Load
2558
2559
2560 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si, load>;
2561 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2562                         zextloadi8>;
2563 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si, store>;
2564 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2565                         truncstorei8>;
2566
2567 // Special LDR for loads from non-pc-relative constpools.
2568 let canFoldAsLoad = 1, mayLoad = 1, hasSideEffects = 0,
2569     isReMaterializable = 1, isCodeGenOnly = 1 in
2570 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2571                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2572                  []> {
2573   bits<4> Rt;
2574   bits<17> addr;
2575   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2576   let Inst{19-16} = 0b1111;
2577   let Inst{15-12} = Rt;
2578   let Inst{11-0}  = addr{11-0};   // imm12
2579 }
2580
2581 // Loads with zero extension
2582 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2583                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2584                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2585
2586 // Loads with sign extension
2587 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2588                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2589                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2590
2591 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2592                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2593                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2594
2595 let mayLoad = 1, hasSideEffects = 0, hasExtraDefRegAllocReq = 1 in {
2596   // Load doubleword
2597   def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode3:$addr),
2598                    LdMiscFrm, IIC_iLoad_d_r, "ldrd", "\t$Rt, $Rt2, $addr", []>,
2599              Requires<[IsARM, HasV5TE]>;
2600 }
2601
2602 def LDA : AIldracq<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2603                     NoItinerary, "lda", "\t$Rt, $addr", []>;
2604 def LDAB : AIldracq<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2605                     NoItinerary, "ldab", "\t$Rt, $addr", []>;
2606 def LDAH : AIldracq<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2607                     NoItinerary, "ldah", "\t$Rt, $addr", []>;
2608
2609 // Indexed loads
2610 multiclass AI2_ldridx<bit isByte, string opc,
2611                       InstrItinClass iii, InstrItinClass iir> {
2612   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2613                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2614                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2615     bits<17> addr;
2616     let Inst{25} = 0;
2617     let Inst{23} = addr{12};
2618     let Inst{19-16} = addr{16-13};
2619     let Inst{11-0} = addr{11-0};
2620     let DecoderMethod = "DecodeLDRPreImm";
2621   }
2622
2623   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2624                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2625                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2626     bits<17> addr;
2627     let Inst{25} = 1;
2628     let Inst{23} = addr{12};
2629     let Inst{19-16} = addr{16-13};
2630     let Inst{11-0} = addr{11-0};
2631     let Inst{4} = 0;
2632     let DecoderMethod = "DecodeLDRPreReg";
2633   }
2634
2635   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2636                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2637                        IndexModePost, LdFrm, iir,
2638                        opc, "\t$Rt, $addr, $offset",
2639                        "$addr.base = $Rn_wb", []> {
2640      // {12}     isAdd
2641      // {11-0}   imm12/Rm
2642      bits<14> offset;
2643      bits<4> addr;
2644      let Inst{25} = 1;
2645      let Inst{23} = offset{12};
2646      let Inst{19-16} = addr;
2647      let Inst{11-0} = offset{11-0};
2648      let Inst{4} = 0;
2649
2650     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2651    }
2652
2653    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2654                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2655                       IndexModePost, LdFrm, iii,
2656                       opc, "\t$Rt, $addr, $offset",
2657                       "$addr.base = $Rn_wb", []> {
2658     // {12}     isAdd
2659     // {11-0}   imm12/Rm
2660     bits<14> offset;
2661     bits<4> addr;
2662     let Inst{25} = 0;
2663     let Inst{23} = offset{12};
2664     let Inst{19-16} = addr;
2665     let Inst{11-0} = offset{11-0};
2666
2667     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2668   }
2669
2670 }
2671
2672 let mayLoad = 1, hasSideEffects = 0 in {
2673 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2674 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2675 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2676 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2677 }
2678
2679 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2680   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2681                         (ins addrmode3_pre:$addr), IndexModePre,
2682                         LdMiscFrm, itin,
2683                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2684     bits<14> addr;
2685     let Inst{23}    = addr{8};      // U bit
2686     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2687     let Inst{19-16} = addr{12-9};   // Rn
2688     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2689     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2690     let DecoderMethod = "DecodeAddrMode3Instruction";
2691   }
2692   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2693                         (ins addr_offset_none:$addr, am3offset:$offset),
2694                         IndexModePost, LdMiscFrm, itin,
2695                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2696                         []> {
2697     bits<10> offset;
2698     bits<4> addr;
2699     let Inst{23}    = offset{8};      // U bit
2700     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2701     let Inst{19-16} = addr;
2702     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2703     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2704     let DecoderMethod = "DecodeAddrMode3Instruction";
2705   }
2706 }
2707
2708 let mayLoad = 1, hasSideEffects = 0 in {
2709 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2710 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2711 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2712 let hasExtraDefRegAllocReq = 1 in {
2713 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2714                           (ins addrmode3_pre:$addr), IndexModePre,
2715                           LdMiscFrm, IIC_iLoad_d_ru,
2716                           "ldrd", "\t$Rt, $Rt2, $addr!",
2717                           "$addr.base = $Rn_wb", []> {
2718   bits<14> addr;
2719   let Inst{23}    = addr{8};      // U bit
2720   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2721   let Inst{19-16} = addr{12-9};   // Rn
2722   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2723   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2724   let DecoderMethod = "DecodeAddrMode3Instruction";
2725 }
2726 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2727                           (ins addr_offset_none:$addr, am3offset:$offset),
2728                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2729                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2730                           "$addr.base = $Rn_wb", []> {
2731   bits<10> offset;
2732   bits<4> addr;
2733   let Inst{23}    = offset{8};      // U bit
2734   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2735   let Inst{19-16} = addr;
2736   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2737   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2738   let DecoderMethod = "DecodeAddrMode3Instruction";
2739 }
2740 } // hasExtraDefRegAllocReq = 1
2741 } // mayLoad = 1, hasSideEffects = 0
2742
2743 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2744 let mayLoad = 1, hasSideEffects = 0 in {
2745 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2746                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2747                     IndexModePost, LdFrm, IIC_iLoad_ru,
2748                     "ldrt", "\t$Rt, $addr, $offset",
2749                     "$addr.base = $Rn_wb", []> {
2750   // {12}     isAdd
2751   // {11-0}   imm12/Rm
2752   bits<14> offset;
2753   bits<4> addr;
2754   let Inst{25} = 1;
2755   let Inst{23} = offset{12};
2756   let Inst{21} = 1; // overwrite
2757   let Inst{19-16} = addr;
2758   let Inst{11-5} = offset{11-5};
2759   let Inst{4} = 0;
2760   let Inst{3-0} = offset{3-0};
2761   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2762 }
2763
2764 def LDRT_POST_IMM
2765   : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2766                (ins addr_offset_none:$addr, am2offset_imm:$offset),
2767                IndexModePost, LdFrm, IIC_iLoad_ru,
2768                "ldrt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2769   // {12}     isAdd
2770   // {11-0}   imm12/Rm
2771   bits<14> offset;
2772   bits<4> addr;
2773   let Inst{25} = 0;
2774   let Inst{23} = offset{12};
2775   let Inst{21} = 1; // overwrite
2776   let Inst{19-16} = addr;
2777   let Inst{11-0} = offset{11-0};
2778   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2779 }
2780
2781 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2782                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2783                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2784                      "ldrbt", "\t$Rt, $addr, $offset",
2785                      "$addr.base = $Rn_wb", []> {
2786   // {12}     isAdd
2787   // {11-0}   imm12/Rm
2788   bits<14> offset;
2789   bits<4> addr;
2790   let Inst{25} = 1;
2791   let Inst{23} = offset{12};
2792   let Inst{21} = 1; // overwrite
2793   let Inst{19-16} = addr;
2794   let Inst{11-5} = offset{11-5};
2795   let Inst{4} = 0;
2796   let Inst{3-0} = offset{3-0};
2797   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2798 }
2799
2800 def LDRBT_POST_IMM
2801   : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2802                (ins addr_offset_none:$addr, am2offset_imm:$offset),
2803                IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2804                "ldrbt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2805   // {12}     isAdd
2806   // {11-0}   imm12/Rm
2807   bits<14> offset;
2808   bits<4> addr;
2809   let Inst{25} = 0;
2810   let Inst{23} = offset{12};
2811   let Inst{21} = 1; // overwrite
2812   let Inst{19-16} = addr;
2813   let Inst{11-0} = offset{11-0};
2814   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2815 }
2816
2817 multiclass AI3ldrT<bits<4> op, string opc> {
2818   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2819                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2820                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2821                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2822     bits<9> offset;
2823     let Inst{23} = offset{8};
2824     let Inst{22} = 1;
2825     let Inst{11-8} = offset{7-4};
2826     let Inst{3-0} = offset{3-0};
2827   }
2828   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2829                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2830                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2831                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2832     bits<5> Rm;
2833     let Inst{23} = Rm{4};
2834     let Inst{22} = 0;
2835     let Inst{11-8} = 0;
2836     let Unpredictable{11-8} = 0b1111;
2837     let Inst{3-0} = Rm{3-0};
2838     let DecoderMethod = "DecodeLDR";
2839   }
2840 }
2841
2842 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2843 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2844 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2845 }
2846
2847 def LDRT_POST
2848   : ARMAsmPseudo<"ldrt${q} $Rt, $addr", (ins addr_offset_none:$addr, pred:$q),
2849                  (outs GPR:$Rt)>;
2850
2851 def LDRBT_POST
2852   : ARMAsmPseudo<"ldrbt${q} $Rt, $addr", (ins addr_offset_none:$addr, pred:$q),
2853                  (outs GPR:$Rt)>;
2854
2855 // Pseudo instruction ldr Rt, =immediate
2856 def LDRConstPool
2857   : ARMAsmPseudo<"ldr${q} $Rt, $immediate",
2858                  (ins const_pool_asm_imm:$immediate, pred:$q),
2859                  (outs GPR:$Rt)>;
2860
2861 // Store
2862
2863 // Stores with truncate
2864 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2865                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2866                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2867
2868 // Store doubleword
2869 let mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1 in {
2870   def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$Rt2, addrmode3:$addr),
2871                     StMiscFrm, IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", []>,
2872              Requires<[IsARM, HasV5TE]> {
2873     let Inst{21} = 0;
2874   }
2875 }
2876
2877 // Indexed stores
2878 multiclass AI2_stridx<bit isByte, string opc,
2879                       InstrItinClass iii, InstrItinClass iir> {
2880   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2881                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2882                             StFrm, iii,
2883                             opc, "\t$Rt, $addr!",
2884                             "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2885     bits<17> addr;
2886     let Inst{25} = 0;
2887     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2888     let Inst{19-16} = addr{16-13};  // Rn
2889     let Inst{11-0}  = addr{11-0};   // imm12
2890     let DecoderMethod = "DecodeSTRPreImm";
2891   }
2892
2893   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2894                       (ins GPR:$Rt, ldst_so_reg:$addr),
2895                       IndexModePre, StFrm, iir,
2896                       opc, "\t$Rt, $addr!",
2897                       "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2898     bits<17> addr;
2899     let Inst{25} = 1;
2900     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2901     let Inst{19-16} = addr{16-13}; // Rn
2902     let Inst{11-0}  = addr{11-0};
2903     let Inst{4}     = 0;           // Inst{4} = 0
2904     let DecoderMethod = "DecodeSTRPreReg";
2905   }
2906   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2907                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2908                 IndexModePost, StFrm, iir,
2909                 opc, "\t$Rt, $addr, $offset",
2910                 "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2911      // {12}     isAdd
2912      // {11-0}   imm12/Rm
2913      bits<14> offset;
2914      bits<4> addr;
2915      let Inst{25} = 1;
2916      let Inst{23} = offset{12};
2917      let Inst{19-16} = addr;
2918      let Inst{11-0} = offset{11-0};
2919      let Inst{4} = 0;
2920
2921     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2922    }
2923
2924    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2925                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2926                 IndexModePost, StFrm, iii,
2927                 opc, "\t$Rt, $addr, $offset",
2928                 "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2929     // {12}     isAdd
2930     // {11-0}   imm12/Rm
2931     bits<14> offset;
2932     bits<4> addr;
2933     let Inst{25} = 0;
2934     let Inst{23} = offset{12};
2935     let Inst{19-16} = addr;
2936     let Inst{11-0} = offset{11-0};
2937
2938     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2939   }
2940 }
2941
2942 let mayStore = 1, hasSideEffects = 0 in {
2943 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2944 // IIC_iStore_siu depending on whether it the offset register is shifted.
2945 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2946 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2947 }
2948
2949 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2950                          am2offset_reg:$offset),
2951              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2952                            am2offset_reg:$offset)>;
2953 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2954                          am2offset_imm:$offset),
2955              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2956                            am2offset_imm:$offset)>;
2957 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2958                              am2offset_reg:$offset),
2959              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2960                             am2offset_reg:$offset)>;
2961 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2962                              am2offset_imm:$offset),
2963              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2964                             am2offset_imm:$offset)>;
2965
2966 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2967 // put the patterns on the instruction definitions directly as ISel wants
2968 // the address base and offset to be separate operands, not a single
2969 // complex operand like we represent the instructions themselves. The
2970 // pseudos map between the two.
2971 let usesCustomInserter = 1,
2972     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2973 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2974                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2975                4, IIC_iStore_ru,
2976             [(set GPR:$Rn_wb,
2977                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2978 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2979                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2980                4, IIC_iStore_ru,
2981             [(set GPR:$Rn_wb,
2982                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2983 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2984                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2985                4, IIC_iStore_ru,
2986             [(set GPR:$Rn_wb,
2987                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2988 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2989                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2990                4, IIC_iStore_ru,
2991             [(set GPR:$Rn_wb,
2992                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2993 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2994                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2995                4, IIC_iStore_ru,
2996             [(set GPR:$Rn_wb,
2997                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2998 }
2999
3000
3001
3002 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
3003                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
3004                            StMiscFrm, IIC_iStore_bh_ru,
3005                            "strh", "\t$Rt, $addr!",
3006                            "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
3007   bits<14> addr;
3008   let Inst{23}    = addr{8};      // U bit
3009   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
3010   let Inst{19-16} = addr{12-9};   // Rn
3011   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
3012   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
3013   let DecoderMethod = "DecodeAddrMode3Instruction";
3014 }
3015
3016 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
3017                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
3018                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
3019                        "strh", "\t$Rt, $addr, $offset",
3020                        "$addr.base = $Rn_wb,@earlyclobber $Rn_wb",
3021                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
3022                                                       addr_offset_none:$addr,
3023                                                       am3offset:$offset))]> {
3024   bits<10> offset;
3025   bits<4> addr;
3026   let Inst{23}    = offset{8};      // U bit
3027   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
3028   let Inst{19-16} = addr;
3029   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
3030   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
3031   let DecoderMethod = "DecodeAddrMode3Instruction";
3032 }
3033
3034 let mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1 in {
3035 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
3036                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
3037                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
3038                           "strd", "\t$Rt, $Rt2, $addr!",
3039                           "$addr.base = $Rn_wb", []> {
3040   bits<14> addr;
3041   let Inst{23}    = addr{8};      // U bit
3042   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
3043   let Inst{19-16} = addr{12-9};   // Rn
3044   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
3045   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
3046   let DecoderMethod = "DecodeAddrMode3Instruction";
3047 }
3048
3049 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
3050                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
3051                                am3offset:$offset),
3052                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
3053                           "strd", "\t$Rt, $Rt2, $addr, $offset",
3054                           "$addr.base = $Rn_wb", []> {
3055   bits<10> offset;
3056   bits<4> addr;
3057   let Inst{23}    = offset{8};      // U bit
3058   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
3059   let Inst{19-16} = addr;
3060   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
3061   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
3062   let DecoderMethod = "DecodeAddrMode3Instruction";
3063 }
3064 } // mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1
3065
3066 // STRT, STRBT, and STRHT
3067
3068 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
3069                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
3070                    IndexModePost, StFrm, IIC_iStore_bh_ru,
3071                    "strbt", "\t$Rt, $addr, $offset",
3072                    "$addr.base = $Rn_wb", []> {
3073   // {12}     isAdd
3074   // {11-0}   imm12/Rm
3075   bits<14> offset;
3076   bits<4> addr;
3077   let Inst{25} = 1;
3078   let Inst{23} = offset{12};
3079   let Inst{21} = 1; // overwrite
3080   let Inst{19-16} = addr;
3081   let Inst{11-5} = offset{11-5};
3082   let Inst{4} = 0;
3083   let Inst{3-0} = offset{3-0};
3084   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3085 }
3086
3087 def STRBT_POST_IMM
3088   : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
3089                (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
3090                IndexModePost, StFrm, IIC_iStore_bh_ru,
3091                "strbt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
3092   // {12}     isAdd
3093   // {11-0}   imm12/Rm
3094   bits<14> offset;
3095   bits<4> addr;
3096   let Inst{25} = 0;
3097   let Inst{23} = offset{12};
3098   let Inst{21} = 1; // overwrite
3099   let Inst{19-16} = addr;
3100   let Inst{11-0} = offset{11-0};
3101   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3102 }
3103
3104 def STRBT_POST
3105   : ARMAsmPseudo<"strbt${q} $Rt, $addr",
3106                  (ins GPR:$Rt, addr_offset_none:$addr, pred:$q)>;
3107
3108 let mayStore = 1, hasSideEffects = 0 in {
3109 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
3110                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
3111                    IndexModePost, StFrm, IIC_iStore_ru,
3112                    "strt", "\t$Rt, $addr, $offset",
3113                    "$addr.base = $Rn_wb", []> {
3114   // {12}     isAdd
3115   // {11-0}   imm12/Rm
3116   bits<14> offset;
3117   bits<4> addr;
3118   let Inst{25} = 1;
3119   let Inst{23} = offset{12};
3120   let Inst{21} = 1; // overwrite
3121   let Inst{19-16} = addr;
3122   let Inst{11-5} = offset{11-5};
3123   let Inst{4} = 0;
3124   let Inst{3-0} = offset{3-0};
3125   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3126 }
3127
3128 def STRT_POST_IMM
3129   : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
3130                (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
3131                IndexModePost, StFrm, IIC_iStore_ru,
3132                "strt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
3133   // {12}     isAdd
3134   // {11-0}   imm12/Rm
3135   bits<14> offset;
3136   bits<4> addr;
3137   let Inst{25} = 0;
3138   let Inst{23} = offset{12};
3139   let Inst{21} = 1; // overwrite
3140   let Inst{19-16} = addr;
3141   let Inst{11-0} = offset{11-0};
3142   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3143 }
3144 }
3145
3146 def STRT_POST
3147   : ARMAsmPseudo<"strt${q} $Rt, $addr",
3148                  (ins GPR:$Rt, addr_offset_none:$addr, pred:$q)>;
3149
3150 multiclass AI3strT<bits<4> op, string opc> {
3151   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
3152                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
3153                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
3154                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
3155     bits<9> offset;
3156     let Inst{23} = offset{8};
3157     let Inst{22} = 1;
3158     let Inst{11-8} = offset{7-4};
3159     let Inst{3-0} = offset{3-0};
3160   }
3161   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
3162                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
3163                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
3164                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
3165     bits<5> Rm;
3166     let Inst{23} = Rm{4};
3167     let Inst{22} = 0;
3168     let Inst{11-8} = 0;
3169     let Inst{3-0} = Rm{3-0};
3170   }
3171 }
3172
3173
3174 defm STRHT : AI3strT<0b1011, "strht">;
3175
3176 def STL : AIstrrel<0b00, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3177                    NoItinerary, "stl", "\t$Rt, $addr", []>;
3178 def STLB : AIstrrel<0b10, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3179                     NoItinerary, "stlb", "\t$Rt, $addr", []>;
3180 def STLH : AIstrrel<0b11, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3181                     NoItinerary, "stlh", "\t$Rt, $addr", []>;
3182
3183 //===----------------------------------------------------------------------===//
3184 //  Load / store multiple Instructions.
3185 //
3186
3187 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
3188                          InstrItinClass itin, InstrItinClass itin_upd> {
3189   // IA is the default, so no need for an explicit suffix on the
3190   // mnemonic here. Without it is the canonical spelling.
3191   def IA :
3192     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3193          IndexModeNone, f, itin,
3194          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
3195     let Inst{24-23} = 0b01;       // Increment After
3196     let Inst{22}    = P_bit;
3197     let Inst{21}    = 0;          // No writeback
3198     let Inst{20}    = L_bit;
3199   }
3200   def IA_UPD :
3201     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3202          IndexModeUpd, f, itin_upd,
3203          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3204     let Inst{24-23} = 0b01;       // Increment After
3205     let Inst{22}    = P_bit;
3206     let Inst{21}    = 1;          // Writeback
3207     let Inst{20}    = L_bit;
3208
3209     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3210   }
3211   def DA :
3212     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3213          IndexModeNone, f, itin,
3214          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
3215     let Inst{24-23} = 0b00;       // Decrement After
3216     let Inst{22}    = P_bit;
3217     let Inst{21}    = 0;          // No writeback
3218     let Inst{20}    = L_bit;
3219   }
3220   def DA_UPD :
3221     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3222          IndexModeUpd, f, itin_upd,
3223          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3224     let Inst{24-23} = 0b00;       // Decrement After
3225     let Inst{22}    = P_bit;
3226     let Inst{21}    = 1;          // Writeback
3227     let Inst{20}    = L_bit;
3228
3229     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3230   }
3231   def DB :
3232     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3233          IndexModeNone, f, itin,
3234          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
3235     let Inst{24-23} = 0b10;       // Decrement Before
3236     let Inst{22}    = P_bit;
3237     let Inst{21}    = 0;          // No writeback
3238     let Inst{20}    = L_bit;
3239   }
3240   def DB_UPD :
3241     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3242          IndexModeUpd, f, itin_upd,
3243          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3244     let Inst{24-23} = 0b10;       // Decrement Before
3245     let Inst{22}    = P_bit;
3246     let Inst{21}    = 1;          // Writeback
3247     let Inst{20}    = L_bit;
3248
3249     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3250   }
3251   def IB :
3252     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3253          IndexModeNone, f, itin,
3254          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
3255     let Inst{24-23} = 0b11;       // Increment Before
3256     let Inst{22}    = P_bit;
3257     let Inst{21}    = 0;          // No writeback
3258     let Inst{20}    = L_bit;
3259   }
3260   def IB_UPD :
3261     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3262          IndexModeUpd, f, itin_upd,
3263          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3264     let Inst{24-23} = 0b11;       // Increment Before
3265     let Inst{22}    = P_bit;
3266     let Inst{21}    = 1;          // Writeback
3267     let Inst{20}    = L_bit;
3268
3269     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3270   }
3271 }
3272
3273 let hasSideEffects = 0 in {
3274
3275 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
3276 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
3277                          IIC_iLoad_mu>, ComplexDeprecationPredicate<"ARMLoad">;
3278
3279 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
3280 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
3281                          IIC_iStore_mu>,
3282            ComplexDeprecationPredicate<"ARMStore">;
3283
3284 } // hasSideEffects
3285
3286 // FIXME: remove when we have a way to marking a MI with these properties.
3287 // FIXME: Should pc be an implicit operand like PICADD, etc?
3288 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
3289     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
3290 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
3291                                                  reglist:$regs, variable_ops),
3292                      4, IIC_iLoad_mBr, [],
3293                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
3294       RegConstraint<"$Rn = $wb">;
3295
3296 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
3297 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
3298                                IIC_iLoad_mu>;
3299
3300 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
3301 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
3302                                IIC_iStore_mu>;
3303
3304
3305
3306 //===----------------------------------------------------------------------===//
3307 //  Move Instructions.
3308 //
3309
3310 let hasSideEffects = 0 in
3311 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
3312                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
3313   bits<4> Rd;
3314   bits<4> Rm;
3315
3316   let Inst{19-16} = 0b0000;
3317   let Inst{11-4} = 0b00000000;
3318   let Inst{25} = 0;
3319   let Inst{3-0} = Rm;
3320   let Inst{15-12} = Rd;
3321 }
3322
3323 // A version for the smaller set of tail call registers.
3324 let hasSideEffects = 0 in
3325 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
3326                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
3327   bits<4> Rd;
3328   bits<4> Rm;
3329
3330   let Inst{11-4} = 0b00000000;
3331   let Inst{25} = 0;
3332   let Inst{3-0} = Rm;
3333   let Inst{15-12} = Rd;
3334 }
3335
3336 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
3337                 DPSoRegRegFrm, IIC_iMOVsr,
3338                 "mov", "\t$Rd, $src",
3339                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
3340                 Sched<[WriteALU]> {
3341   bits<4> Rd;
3342   bits<12> src;
3343   let Inst{15-12} = Rd;
3344   let Inst{19-16} = 0b0000;
3345   let Inst{11-8} = src{11-8};
3346   let Inst{7} = 0;
3347   let Inst{6-5} = src{6-5};
3348   let Inst{4} = 1;
3349   let Inst{3-0} = src{3-0};
3350   let Inst{25} = 0;
3351 }
3352
3353 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
3354                 DPSoRegImmFrm, IIC_iMOVsr,
3355                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
3356                 UnaryDP, Sched<[WriteALU]> {
3357   bits<4> Rd;
3358   bits<12> src;
3359   let Inst{15-12} = Rd;
3360   let Inst{19-16} = 0b0000;
3361   let Inst{11-5} = src{11-5};
3362   let Inst{4} = 0;
3363   let Inst{3-0} = src{3-0};
3364   let Inst{25} = 0;
3365 }
3366
3367 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3368 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins mod_imm:$imm), DPFrm, IIC_iMOVi,
3369                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, mod_imm:$imm)]>, UnaryDP,
3370                 Sched<[WriteALU]> {
3371   bits<4> Rd;
3372   bits<12> imm;
3373   let Inst{25} = 1;
3374   let Inst{15-12} = Rd;
3375   let Inst{19-16} = 0b0000;
3376   let Inst{11-0} = imm;
3377 }
3378
3379 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3380 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3381                  DPFrm, IIC_iMOVi,
3382                  "movw", "\t$Rd, $imm",
3383                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3384                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3385   bits<4> Rd;
3386   bits<16> imm;
3387   let Inst{15-12} = Rd;
3388   let Inst{11-0}  = imm{11-0};
3389   let Inst{19-16} = imm{15-12};
3390   let Inst{20} = 0;
3391   let Inst{25} = 1;
3392   let DecoderMethod = "DecodeArmMOVTWInstruction";
3393 }
3394
3395 def : InstAlias<"mov${p} $Rd, $imm",
3396                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p), 0>,
3397         Requires<[IsARM, HasV6T2]>;
3398
3399 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3400                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3401                       Sched<[WriteALU]>;
3402
3403 let Constraints = "$src = $Rd" in {
3404 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3405                   (ins GPR:$src, imm0_65535_expr:$imm),
3406                   DPFrm, IIC_iMOVi,
3407                   "movt", "\t$Rd, $imm",
3408                   [(set GPRnopc:$Rd,
3409                         (or (and GPR:$src, 0xffff),
3410                             lo16AllZero:$imm))]>, UnaryDP,
3411                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3412   bits<4> Rd;
3413   bits<16> imm;
3414   let Inst{15-12} = Rd;
3415   let Inst{11-0}  = imm{11-0};
3416   let Inst{19-16} = imm{15-12};
3417   let Inst{20} = 0;
3418   let Inst{25} = 1;
3419   let DecoderMethod = "DecodeArmMOVTWInstruction";
3420 }
3421
3422 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3423                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3424                       Sched<[WriteALU]>;
3425
3426 } // Constraints
3427
3428 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3429       Requires<[IsARM, HasV6T2]>;
3430
3431 let Uses = [CPSR] in
3432 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3433                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3434                     Requires<[IsARM]>, Sched<[WriteALU]>;
3435
3436 // These aren't really mov instructions, but we have to define them this way
3437 // due to flag operands.
3438
3439 let Defs = [CPSR] in {
3440 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3441                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3442                       Sched<[WriteALU]>, Requires<[IsARM]>;
3443 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3444                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3445                       Sched<[WriteALU]>, Requires<[IsARM]>;
3446 }
3447
3448 //===----------------------------------------------------------------------===//
3449 //  Extend Instructions.
3450 //
3451
3452 // Sign extenders
3453
3454 def SXTB  : AI_ext_rrot<0b01101010,
3455                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3456 def SXTH  : AI_ext_rrot<0b01101011,
3457                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3458
3459 def SXTAB : AI_exta_rrot<0b01101010,
3460                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3461 def SXTAH : AI_exta_rrot<0b01101011,
3462                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3463
3464 def : ARMV6Pat<(add rGPR:$Rn, (sext_inreg (srl rGPR:$Rm, rot_imm:$rot), i8)),
3465                (SXTAB rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
3466 def : ARMV6Pat<(add rGPR:$Rn, (sext_inreg (srl rGPR:$Rm, imm8_or_16:$rot),
3467                                           i16)),
3468                (SXTAH rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
3469
3470 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3471
3472 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3473
3474 // Zero extenders
3475
3476 let AddedComplexity = 16 in {
3477 def UXTB   : AI_ext_rrot<0b01101110,
3478                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3479 def UXTH   : AI_ext_rrot<0b01101111,
3480                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3481 def UXTB16 : AI_ext_rrot<0b01101100,
3482                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3483
3484 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3485 //        The transformation should probably be done as a combiner action
3486 //        instead so we can include a check for masking back in the upper
3487 //        eight bits of the source into the lower eight bits of the result.
3488 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3489 //               (UXTB16r_rot GPR:$Src, 3)>;
3490 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3491                (UXTB16 GPR:$Src, 1)>;
3492
3493 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3494                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3495 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3496                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3497
3498 def : ARMV6Pat<(add rGPR:$Rn, (and (srl rGPR:$Rm, rot_imm:$rot), 0xFF)),
3499                (UXTAB rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
3500 def : ARMV6Pat<(add rGPR:$Rn, (and (srl rGPR:$Rm, imm8_or_16:$rot), 0xFFFF)),
3501                (UXTAH rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
3502 }
3503
3504 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3505 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3506
3507
3508 def SBFX  : I<(outs GPRnopc:$Rd),
3509               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3510                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3511                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3512                Requires<[IsARM, HasV6T2]> {
3513   bits<4> Rd;
3514   bits<4> Rn;
3515   bits<5> lsb;
3516   bits<5> width;
3517   let Inst{27-21} = 0b0111101;
3518   let Inst{6-4}   = 0b101;
3519   let Inst{20-16} = width;
3520   let Inst{15-12} = Rd;
3521   let Inst{11-7}  = lsb;
3522   let Inst{3-0}   = Rn;
3523 }
3524
3525 def UBFX  : I<(outs GPRnopc:$Rd),
3526               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3527                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3528                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3529                Requires<[IsARM, HasV6T2]> {
3530   bits<4> Rd;
3531   bits<4> Rn;
3532   bits<5> lsb;
3533   bits<5> width;
3534   let Inst{27-21} = 0b0111111;
3535   let Inst{6-4}   = 0b101;
3536   let Inst{20-16} = width;
3537   let Inst{15-12} = Rd;
3538   let Inst{11-7}  = lsb;
3539   let Inst{3-0}   = Rn;
3540 }
3541
3542 //===----------------------------------------------------------------------===//
3543 //  Arithmetic Instructions.
3544 //
3545
3546 let isAdd = 1 in
3547 defm ADD  : AsI1_bin_irs<0b0100, "add",
3548                          IIC_iALUi, IIC_iALUr, IIC_iALUsr, add, 1>;
3549 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3550                          IIC_iALUi, IIC_iALUr, IIC_iALUsr, sub>;
3551
3552 // ADD and SUB with 's' bit set.
3553 //
3554 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3555 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3556 // AdjustInstrPostInstrSelection where we determine whether or not to
3557 // set the "s" bit based on CPSR liveness.
3558 //
3559 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3560 // support for an optional CPSR definition that corresponds to the DAG
3561 // node's second value. We can then eliminate the implicit def of CPSR.
3562 let isAdd = 1 in
3563 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr, ARMaddc, 1>;
3564 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr, ARMsubc>;
3565
3566 let isAdd = 1 in
3567 defm ADC : AI1_adde_sube_irs<0b0101, "adc", ARMadde, 1>;
3568 defm SBC : AI1_adde_sube_irs<0b0110, "sbc", ARMsube>;
3569
3570 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3571                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3572                           sub>;
3573
3574 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3575 // CPSR and the implicit def of CPSR is not needed.
3576 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr, ARMsubc>;
3577
3578 defm RSC : AI1_rsc_irs<0b0111, "rsc", ARMsube>;
3579
3580 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3581 // The assume-no-carry-in form uses the negation of the input since add/sub
3582 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3583 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3584 // details.
3585 def : ARMPat<(add     GPR:$src, mod_imm_neg:$imm),
3586              (SUBri   GPR:$src, mod_imm_neg:$imm)>;
3587 def : ARMPat<(ARMaddc GPR:$src, mod_imm_neg:$imm),
3588              (SUBSri  GPR:$src, mod_imm_neg:$imm)>;
3589
3590 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3591              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3592              Requires<[IsARM, HasV6T2]>;
3593 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3594              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3595              Requires<[IsARM, HasV6T2]>;
3596
3597 // The with-carry-in form matches bitwise not instead of the negation.
3598 // Effectively, the inverse interpretation of the carry flag already accounts
3599 // for part of the negation.
3600 def : ARMPat<(ARMadde GPR:$src, mod_imm_not:$imm, CPSR),
3601              (SBCri   GPR:$src, mod_imm_not:$imm)>;
3602 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3603              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>,
3604              Requires<[IsARM, HasV6T2]>;
3605
3606 // Note: These are implemented in C++ code, because they have to generate
3607 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3608 // cannot produce.
3609 // (mul X, 2^n+1) -> (add (X << n), X)
3610 // (mul X, 2^n-1) -> (rsb X, (X << n))
3611
3612 // ARM Arithmetic Instruction
3613 // GPR:$dst = GPR:$a op GPR:$b
3614 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3615           list<dag> pattern = [],
3616           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3617           string asm = "\t$Rd, $Rn, $Rm">
3618   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3619     Sched<[WriteALU, ReadALU, ReadALU]> {
3620   bits<4> Rn;
3621   bits<4> Rd;
3622   bits<4> Rm;
3623   let Inst{27-20} = op27_20;
3624   let Inst{11-4} = op11_4;
3625   let Inst{19-16} = Rn;
3626   let Inst{15-12} = Rd;
3627   let Inst{3-0}   = Rm;
3628
3629   let Unpredictable{11-8} = 0b1111;
3630 }
3631
3632 // Saturating add/subtract
3633
3634 let DecoderMethod = "DecodeQADDInstruction" in
3635 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3636                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3637                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3638
3639 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3640                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3641                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3642 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3643                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3644                   "\t$Rd, $Rm, $Rn">;
3645 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3646                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3647                   "\t$Rd, $Rm, $Rn">;
3648
3649 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3650 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3651 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3652 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3653 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3654 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3655 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3656 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3657 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3658 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3659 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3660 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3661
3662 // Signed/Unsigned add/subtract
3663
3664 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3665 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3666 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3667 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3668 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3669 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3670 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3671 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3672 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3673 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3674 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3675 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3676
3677 // Signed/Unsigned halving add/subtract
3678
3679 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3680 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3681 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3682 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3683 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3684 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3685 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3686 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3687 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3688 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3689 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3690 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3691
3692 // Unsigned Sum of Absolute Differences [and Accumulate].
3693
3694 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3695                 MulFrm /* for convenience */, NoItinerary, "usad8",
3696                 "\t$Rd, $Rn, $Rm", []>,
3697              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3698   bits<4> Rd;
3699   bits<4> Rn;
3700   bits<4> Rm;
3701   let Inst{27-20} = 0b01111000;
3702   let Inst{15-12} = 0b1111;
3703   let Inst{7-4} = 0b0001;
3704   let Inst{19-16} = Rd;
3705   let Inst{11-8} = Rm;
3706   let Inst{3-0} = Rn;
3707 }
3708 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3709                 MulFrm /* for convenience */, NoItinerary, "usada8",
3710                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3711              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3712   bits<4> Rd;
3713   bits<4> Rn;
3714   bits<4> Rm;
3715   bits<4> Ra;
3716   let Inst{27-20} = 0b01111000;
3717   let Inst{7-4} = 0b0001;
3718   let Inst{19-16} = Rd;
3719   let Inst{15-12} = Ra;
3720   let Inst{11-8} = Rm;
3721   let Inst{3-0} = Rn;
3722 }
3723
3724 // Signed/Unsigned saturate
3725
3726 def SSAT : AI<(outs GPRnopc:$Rd),
3727               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3728               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []>,
3729               Requires<[IsARM,HasV6]>{
3730   bits<4> Rd;
3731   bits<5> sat_imm;
3732   bits<4> Rn;
3733   bits<8> sh;
3734   let Inst{27-21} = 0b0110101;
3735   let Inst{5-4} = 0b01;
3736   let Inst{20-16} = sat_imm;
3737   let Inst{15-12} = Rd;
3738   let Inst{11-7} = sh{4-0};
3739   let Inst{6} = sh{5};
3740   let Inst{3-0} = Rn;
3741 }
3742
3743 def SSAT16 : AI<(outs GPRnopc:$Rd),
3744                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3745                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []>,
3746                 Requires<[IsARM,HasV6]>{
3747   bits<4> Rd;
3748   bits<4> sat_imm;
3749   bits<4> Rn;
3750   let Inst{27-20} = 0b01101010;
3751   let Inst{11-4} = 0b11110011;
3752   let Inst{15-12} = Rd;
3753   let Inst{19-16} = sat_imm;
3754   let Inst{3-0} = Rn;
3755 }
3756
3757 def USAT : AI<(outs GPRnopc:$Rd),
3758               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3759               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []>,
3760               Requires<[IsARM,HasV6]> {
3761   bits<4> Rd;
3762   bits<5> sat_imm;
3763   bits<4> Rn;
3764   bits<8> sh;
3765   let Inst{27-21} = 0b0110111;
3766   let Inst{5-4} = 0b01;
3767   let Inst{15-12} = Rd;
3768   let Inst{11-7} = sh{4-0};
3769   let Inst{6} = sh{5};
3770   let Inst{20-16} = sat_imm;
3771   let Inst{3-0} = Rn;
3772 }
3773
3774 def USAT16 : AI<(outs GPRnopc:$Rd),
3775                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3776                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []>,
3777                 Requires<[IsARM,HasV6]>{
3778   bits<4> Rd;
3779   bits<4> sat_imm;
3780   bits<4> Rn;
3781   let Inst{27-20} = 0b01101110;
3782   let Inst{11-4} = 0b11110011;
3783   let Inst{15-12} = Rd;
3784   let Inst{19-16} = sat_imm;
3785   let Inst{3-0} = Rn;
3786 }
3787
3788 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm1_32:$pos),
3789                (SSAT imm1_32:$pos, GPRnopc:$a, 0)>;
3790 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm0_31:$pos),
3791                (USAT imm0_31:$pos, GPRnopc:$a, 0)>;
3792 def : ARMPat<(ARMssatnoshift GPRnopc:$Rn, imm0_31:$imm),
3793              (SSAT imm0_31:$imm, GPRnopc:$Rn, 0)>;
3794
3795 //===----------------------------------------------------------------------===//
3796 //  Bitwise Instructions.
3797 //
3798
3799 defm AND   : AsI1_bin_irs<0b0000, "and",
3800                           IIC_iBITi, IIC_iBITr, IIC_iBITsr, and, 1>;
3801 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3802                           IIC_iBITi, IIC_iBITr, IIC_iBITsr, or, 1>;
3803 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3804                           IIC_iBITi, IIC_iBITr, IIC_iBITsr, xor, 1>;
3805 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3806                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3807                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3808
3809 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3810 // like in the actual instruction encoding. The complexity of mapping the mask
3811 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3812 // instruction description.
3813 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3814                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3815                "bfc", "\t$Rd, $imm", "$src = $Rd",
3816                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3817                Requires<[IsARM, HasV6T2]> {
3818   bits<4> Rd;
3819   bits<10> imm;
3820   let Inst{27-21} = 0b0111110;
3821   let Inst{6-0}   = 0b0011111;
3822   let Inst{15-12} = Rd;
3823   let Inst{11-7}  = imm{4-0}; // lsb
3824   let Inst{20-16} = imm{9-5}; // msb
3825 }
3826
3827 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3828 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3829           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3830           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3831           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3832                            bf_inv_mask_imm:$imm))]>,
3833           Requires<[IsARM, HasV6T2]> {
3834   bits<4> Rd;
3835   bits<4> Rn;
3836   bits<10> imm;
3837   let Inst{27-21} = 0b0111110;
3838   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3839   let Inst{15-12} = Rd;
3840   let Inst{11-7}  = imm{4-0}; // lsb
3841   let Inst{20-16} = imm{9-5}; // width
3842   let Inst{3-0}   = Rn;
3843 }
3844
3845 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3846                   "mvn", "\t$Rd, $Rm",
3847                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3848   bits<4> Rd;
3849   bits<4> Rm;
3850   let Inst{25} = 0;
3851   let Inst{19-16} = 0b0000;
3852   let Inst{11-4} = 0b00000000;
3853   let Inst{15-12} = Rd;
3854   let Inst{3-0} = Rm;
3855 }
3856 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3857                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3858                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3859                   Sched<[WriteALU]> {
3860   bits<4> Rd;
3861   bits<12> shift;
3862   let Inst{25} = 0;
3863   let Inst{19-16} = 0b0000;
3864   let Inst{15-12} = Rd;
3865   let Inst{11-5} = shift{11-5};
3866   let Inst{4} = 0;
3867   let Inst{3-0} = shift{3-0};
3868 }
3869 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3870                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3871                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3872                   Sched<[WriteALU]> {
3873   bits<4> Rd;
3874   bits<12> shift;
3875   let Inst{25} = 0;
3876   let Inst{19-16} = 0b0000;
3877   let Inst{15-12} = Rd;
3878   let Inst{11-8} = shift{11-8};
3879   let Inst{7} = 0;
3880   let Inst{6-5} = shift{6-5};
3881   let Inst{4} = 1;
3882   let Inst{3-0} = shift{3-0};
3883 }
3884 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3885 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins mod_imm:$imm), DPFrm,
3886                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3887                   [(set GPR:$Rd, mod_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
3888   bits<4> Rd;
3889   bits<12> imm;
3890   let Inst{25} = 1;
3891   let Inst{19-16} = 0b0000;
3892   let Inst{15-12} = Rd;
3893   let Inst{11-0} = imm;
3894 }
3895
3896 let AddedComplexity = 1 in
3897 def : ARMPat<(and   GPR:$src, mod_imm_not:$imm),
3898              (BICri GPR:$src, mod_imm_not:$imm)>;
3899
3900 //===----------------------------------------------------------------------===//
3901 //  Multiply Instructions.
3902 //
3903 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3904              string opc, string asm, list<dag> pattern>
3905   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3906   bits<4> Rd;
3907   bits<4> Rm;
3908   bits<4> Rn;
3909   let Inst{19-16} = Rd;
3910   let Inst{11-8}  = Rm;
3911   let Inst{3-0}   = Rn;
3912 }
3913 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3914              string opc, string asm, list<dag> pattern>
3915   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3916   bits<4> RdLo;
3917   bits<4> RdHi;
3918   bits<4> Rm;
3919   bits<4> Rn;
3920   let Inst{19-16} = RdHi;
3921   let Inst{15-12} = RdLo;
3922   let Inst{11-8}  = Rm;
3923   let Inst{3-0}   = Rn;
3924 }
3925 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3926              string opc, string asm, list<dag> pattern>
3927   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3928   bits<4> RdLo;
3929   bits<4> RdHi;
3930   bits<4> Rm;
3931   bits<4> Rn;
3932   let Inst{19-16} = RdHi;
3933   let Inst{15-12} = RdLo;
3934   let Inst{11-8}  = Rm;
3935   let Inst{3-0}   = Rn;
3936 }
3937
3938 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3939 //        property. Remove them when it's possible to add those properties
3940 //        on an individual MachineInstr, not just an instruction description.
3941 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3942 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3943                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3944                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3945                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3946                   Requires<[IsARM, HasV6]>,
3947          Sched<[WriteMUL32, ReadMUL, ReadMUL]> {
3948   let Inst{15-12} = 0b0000;
3949   let Unpredictable{15-12} = 0b1111;
3950 }
3951
3952 let Constraints = "@earlyclobber $Rd" in
3953 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3954                                                     pred:$p, cc_out:$s),
3955                            4, IIC_iMUL32,
3956                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3957                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3958                Requires<[IsARM, NoV6, UseMulOps]>,
3959            Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
3960 }
3961
3962 def MLA  : AsMul1I32<0b0000001, (outs GPRnopc:$Rd),
3963                      (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra),
3964                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3965         [(set GPRnopc:$Rd, (add (mul GPRnopc:$Rn, GPRnopc:$Rm), GPRnopc:$Ra))]>,
3966                      Requires<[IsARM, HasV6, UseMulOps]>,
3967         Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]> {
3968   bits<4> Ra;
3969   let Inst{15-12} = Ra;
3970 }
3971
3972 let Constraints = "@earlyclobber $Rd" in
3973 def MLAv5: ARMPseudoExpand<(outs GPRnopc:$Rd),
3974                            (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra,
3975                             pred:$p, cc_out:$s), 4, IIC_iMAC32,
3976          [(set GPRnopc:$Rd, (add (mul GPRnopc:$Rn, GPRnopc:$Rm), GPRnopc:$Ra))],
3977   (MLA GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra, pred:$p, cc_out:$s)>,
3978                            Requires<[IsARM, NoV6]>,
3979            Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
3980
3981 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3982                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3983                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3984                    Requires<[IsARM, HasV6T2, UseMulOps]>,
3985           Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]> {
3986   bits<4> Rd;
3987   bits<4> Rm;
3988   bits<4> Rn;
3989   bits<4> Ra;
3990   let Inst{19-16} = Rd;
3991   let Inst{15-12} = Ra;
3992   let Inst{11-8}  = Rm;
3993   let Inst{3-0}   = Rn;
3994 }
3995
3996 // Extra precision multiplies with low / high results
3997 let hasSideEffects = 0 in {
3998 let isCommutable = 1 in {
3999 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
4000                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
4001                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm",
4002                     [(set GPR:$RdLo, GPR:$RdHi,
4003                           (smullohi GPR:$Rn, GPR:$Rm))]>,
4004                     Requires<[IsARM, HasV6]>,
4005            Sched<[WriteMUL64Lo, WriteMUL64Hi, ReadMUL, ReadMUL]>;
4006
4007 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
4008                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
4009                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm",
4010                     [(set GPR:$RdLo, GPR:$RdHi,
4011                           (umullohi GPR:$Rn, GPR:$Rm))]>,
4012                     Requires<[IsARM, HasV6]>,
4013            Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL]>;
4014
4015 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
4016 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
4017                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
4018                             4, IIC_iMUL64,
4019                             [(set GPR:$RdLo, GPR:$RdHi,
4020                                   (smullohi GPR:$Rn, GPR:$Rm))],
4021           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
4022                            Requires<[IsARM, NoV6]>,
4023               Sched<[WriteMUL64Lo, WriteMUL64Hi, ReadMUL, ReadMUL]>;
4024
4025 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
4026                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
4027                             4, IIC_iMUL64,
4028                             [(set GPR:$RdLo, GPR:$RdHi,
4029                                   (umullohi GPR:$Rn, GPR:$Rm))],
4030           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
4031                            Requires<[IsARM, NoV6]>,
4032              Sched<[WriteMUL64Lo, WriteMUL64Hi, ReadMUL, ReadMUL]>;
4033 }
4034 }
4035
4036 // Multiply + accumulate
4037 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
4038                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
4039                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4040          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>,
4041            Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4042 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
4043                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
4044                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4045          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>,
4046             Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4047
4048 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
4049                                (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
4050                                IIC_iMAC64,
4051                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4052          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>,
4053             Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]> {
4054   bits<4> RdLo;
4055   bits<4> RdHi;
4056   bits<4> Rm;
4057   bits<4> Rn;
4058   let Inst{19-16} = RdHi;
4059   let Inst{15-12} = RdLo;
4060   let Inst{11-8}  = Rm;
4061   let Inst{3-0}   = Rn;
4062 }
4063
4064 let Constraints =
4065     "@earlyclobber $RdLo,@earlyclobber $RdHi,$RLo = $RdLo,$RHi = $RdHi" in {
4066 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
4067                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
4068                               4, IIC_iMAC64, [],
4069              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
4070                            pred:$p, cc_out:$s)>,
4071                            Requires<[IsARM, NoV6]>,
4072               Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4073 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
4074                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
4075                               4, IIC_iMAC64, [],
4076              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
4077                            pred:$p, cc_out:$s)>,
4078                            Requires<[IsARM, NoV6]>,
4079               Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4080 }
4081
4082 } // hasSideEffects
4083
4084 // Most significant word multiply
4085 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4086                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
4087                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
4088             Requires<[IsARM, HasV6]>,
4089             Sched<[WriteMUL32, ReadMUL, ReadMUL]> {
4090   let Inst{15-12} = 0b1111;
4091 }
4092
4093 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4094                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
4095             Requires<[IsARM, HasV6]>,
4096              Sched<[WriteMUL32, ReadMUL, ReadMUL]>  {
4097   let Inst{15-12} = 0b1111;
4098 }
4099
4100 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
4101                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
4102                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
4103                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
4104             Requires<[IsARM, HasV6, UseMulOps]>,
4105             Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4106
4107 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
4108                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
4109                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
4110             Requires<[IsARM, HasV6]>,
4111              Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4112
4113 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
4114                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
4115                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
4116             Requires<[IsARM, HasV6, UseMulOps]>,
4117             Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4118
4119 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
4120                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
4121                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
4122             Requires<[IsARM, HasV6]>,
4123              Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4124
4125 multiclass AI_smul<string opc> {
4126   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4127               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
4128               [(set GPR:$Rd, (mul (sext_inreg GPR:$Rn, i16),
4129                                       (sext_inreg GPR:$Rm, i16)))]>,
4130            Requires<[IsARM, HasV5TE]>,
4131            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4132
4133   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4134               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
4135               [(set GPR:$Rd, (mul (sext_inreg GPR:$Rn, i16),
4136                                       (sra GPR:$Rm, (i32 16))))]>,
4137            Requires<[IsARM, HasV5TE]>,
4138            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4139
4140   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4141               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
4142               [(set GPR:$Rd, (mul (sra GPR:$Rn, (i32 16)),
4143                                       (sext_inreg GPR:$Rm, i16)))]>,
4144            Requires<[IsARM, HasV5TE]>,
4145            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4146
4147   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4148               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
4149               [(set GPR:$Rd, (mul (sra GPR:$Rn, (i32 16)),
4150                                       (sra GPR:$Rm, (i32 16))))]>,
4151             Requires<[IsARM, HasV5TE]>,
4152            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4153
4154   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4155               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
4156               [(set GPR:$Rd, (ARMsmulwb GPR:$Rn, GPR:$Rm))]>,
4157            Requires<[IsARM, HasV5TE]>,
4158            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4159
4160   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4161               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
4162               [(set GPR:$Rd, (ARMsmulwt GPR:$Rn, GPR:$Rm))]>,
4163             Requires<[IsARM, HasV5TE]>,
4164            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4165 }
4166
4167
4168 multiclass AI_smla<string opc> {
4169   let DecoderMethod = "DecodeSMLAInstruction" in {
4170   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
4171               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4172               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
4173               [(set GPRnopc:$Rd, (add GPR:$Ra,
4174                                (mul (sext_inreg GPRnopc:$Rn, i16),
4175                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
4176            Requires<[IsARM, HasV5TE, UseMulOps]>,
4177            Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4178
4179   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
4180               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4181               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
4182               [(set GPRnopc:$Rd,
4183                     (add GPR:$Ra, (mul (sext_inreg GPRnopc:$Rn, i16),
4184                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
4185            Requires<[IsARM, HasV5TE, UseMulOps]>,
4186            Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4187
4188   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
4189               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4190               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
4191               [(set GPRnopc:$Rd,
4192                     (add GPR:$Ra, (mul (sra GPRnopc:$Rn, (i32 16)),
4193                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
4194            Requires<[IsARM, HasV5TE, UseMulOps]>,
4195            Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4196
4197   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
4198               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4199               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
4200              [(set GPRnopc:$Rd,
4201                    (add GPR:$Ra, (mul (sra GPRnopc:$Rn, (i32 16)),
4202                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
4203             Requires<[IsARM, HasV5TE, UseMulOps]>,
4204             Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4205
4206   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
4207               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4208               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
4209               [(set GPRnopc:$Rd,
4210                     (add GPR:$Ra, (ARMsmulwb GPRnopc:$Rn, GPRnopc:$Rm)))]>,
4211            Requires<[IsARM, HasV5TE, UseMulOps]>,
4212            Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4213
4214   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
4215               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4216               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
4217               [(set GPRnopc:$Rd,
4218                     (add GPR:$Ra, (ARMsmulwt GPRnopc:$Rn, GPRnopc:$Rm)))]>,
4219            Requires<[IsARM, HasV5TE, UseMulOps]>,
4220            Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4221   }
4222 }
4223
4224 defm SMUL : AI_smul<"smul">;
4225 defm SMLA : AI_smla<"smla">;
4226
4227 // Halfword multiply accumulate long: SMLAL<x><y>.
4228 class SMLAL<bits<2> opc1, string asm>
4229  : AMulxyI64<0b0001010, opc1,
4230         (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4231         (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi),
4232         IIC_iMAC64, asm, "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4233         RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">,
4234         Requires<[IsARM, HasV5TE]>,
4235         Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4236
4237 def SMLALBB : SMLAL<0b00, "smlalbb">;
4238 def SMLALBT : SMLAL<0b10, "smlalbt">;
4239 def SMLALTB : SMLAL<0b01, "smlaltb">;
4240 def SMLALTT : SMLAL<0b11, "smlaltt">;
4241
4242 def : ARMV5TEPat<(ARMsmlalbb GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
4243                  (SMLALBB $Rn, $Rm, $RLo, $RHi)>;
4244 def : ARMV5TEPat<(ARMsmlalbt GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
4245                  (SMLALBT $Rn, $Rm, $RLo, $RHi)>;
4246 def : ARMV5TEPat<(ARMsmlaltb GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
4247                  (SMLALTB $Rn, $Rm, $RLo, $RHi)>;
4248 def : ARMV5TEPat<(ARMsmlaltt GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
4249                  (SMLALTT $Rn, $Rm, $RLo, $RHi)>;
4250
4251 // Helper class for AI_smld.
4252 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
4253                     InstrItinClass itin, string opc, string asm>
4254   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
4255   bits<4> Rn;
4256   bits<4> Rm;
4257   let Inst{27-23} = 0b01110;
4258   let Inst{22}    = long;
4259   let Inst{21-20} = 0b00;
4260   let Inst{11-8}  = Rm;
4261   let Inst{7}     = 0;
4262   let Inst{6}     = sub;
4263   let Inst{5}     = swap;
4264   let Inst{4}     = 1;
4265   let Inst{3-0}   = Rn;
4266 }
4267 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
4268                 InstrItinClass itin, string opc, string asm>
4269   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4270   bits<4> Rd;
4271   let Inst{15-12} = 0b1111;
4272   let Inst{19-16} = Rd;
4273 }
4274 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
4275                 InstrItinClass itin, string opc, string asm>
4276   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4277   bits<4> Ra;
4278   bits<4> Rd;
4279   let Inst{19-16} = Rd;
4280   let Inst{15-12} = Ra;
4281 }
4282 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
4283                   InstrItinClass itin, string opc, string asm>
4284   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4285   bits<4> RdLo;
4286   bits<4> RdHi;
4287   let Inst{19-16} = RdHi;
4288   let Inst{15-12} = RdLo;
4289 }
4290
4291 multiclass AI_smld<bit sub, string opc> {
4292
4293   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
4294                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4295                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">,
4296           Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4297
4298   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
4299                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4300                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">,
4301           Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4302
4303   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4304                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
4305                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">,
4306           Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4307
4308   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4309                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
4310                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">,
4311              Sched<[WriteMUL64Lo, WriteMUL64Hi, ReadMUL, ReadMUL]>;
4312
4313 }
4314
4315 defm SMLA : AI_smld<0, "smla">;
4316 defm SMLS : AI_smld<1, "smls">;
4317
4318 multiclass AI_sdml<bit sub, string opc> {
4319
4320   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
4321                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">,
4322         Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
4323   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
4324                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">,
4325          Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
4326 }
4327
4328 defm SMUA : AI_sdml<0, "smua">;
4329 defm SMUS : AI_sdml<1, "smus">;
4330
4331 //===----------------------------------------------------------------------===//
4332 //  Division Instructions (ARMv7-A with virtualization extension)
4333 //
4334 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
4335                    "sdiv", "\t$Rd, $Rn, $Rm",
4336                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
4337            Requires<[IsARM, HasDivideInARM]>,
4338            Sched<[WriteDIV]>;
4339
4340 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
4341                    "udiv", "\t$Rd, $Rn, $Rm",
4342                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
4343            Requires<[IsARM, HasDivideInARM]>,
4344            Sched<[WriteDIV]>;
4345
4346 //===----------------------------------------------------------------------===//
4347 //  Misc. Arithmetic Instructions.
4348 //
4349
4350 def CLZ  : AMiscA1I<0b00010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
4351               IIC_iUNAr, "clz", "\t$Rd, $Rm",
4352               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
4353            Sched<[WriteALU]>;
4354
4355 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
4356               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
4357               [(set GPR:$Rd, (bitreverse GPR:$Rm))]>,
4358            Requires<[IsARM, HasV6T2]>,
4359            Sched<[WriteALU]>;
4360
4361 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
4362               IIC_iUNAr, "rev", "\t$Rd, $Rm",
4363               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
4364            Sched<[WriteALU]>;
4365
4366 let AddedComplexity = 5 in
4367 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
4368                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
4369                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
4370                Requires<[IsARM, HasV6]>,
4371            Sched<[WriteALU]>;
4372
4373 def : ARMV6Pat<(srl (bswap (extloadi16 addrmode3:$addr)), (i32 16)),
4374               (REV16 (LDRH addrmode3:$addr))>;
4375 def : ARMV6Pat<(truncstorei16 (srl (bswap GPR:$Rn), (i32 16)), addrmode3:$addr),
4376                (STRH (REV16 GPR:$Rn), addrmode3:$addr)>;
4377
4378 let AddedComplexity = 5 in
4379 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
4380                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
4381                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
4382                Requires<[IsARM, HasV6]>,
4383            Sched<[WriteALU]>;
4384
4385 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
4386                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
4387                (REVSH GPR:$Rm)>;
4388
4389 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
4390                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
4391                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
4392                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
4393                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
4394                                            0xFFFF0000)))]>,
4395                Requires<[IsARM, HasV6]>,
4396            Sched<[WriteALUsi, ReadALU]>;
4397
4398 // Alternate cases for PKHBT where identities eliminate some nodes.
4399 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
4400                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
4401 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
4402                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
4403
4404 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
4405 // will match the pattern below.
4406 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
4407                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
4408                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
4409                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
4410                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
4411                                            0xFFFF)))]>,
4412                Requires<[IsARM, HasV6]>,
4413            Sched<[WriteALUsi, ReadALU]>;
4414
4415 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
4416 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
4417 // We also can not replace a srl (17..31) by an arithmetic shift we would use in
4418 // pkhtb src1, src2, asr (17..31).
4419 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4420                    (srl GPRnopc:$src2, imm16:$sh)),
4421                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16:$sh)>;
4422 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4423                    (sra GPRnopc:$src2, imm16_31:$sh)),
4424                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
4425 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4426                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
4427                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4428
4429 //===----------------------------------------------------------------------===//
4430 // CRC Instructions
4431 //
4432 // Polynomials:
4433 // + CRC32{B,H,W}       0x04C11DB7
4434 // + CRC32C{B,H,W}      0x1EDC6F41
4435 //
4436
4437 class AI_crc32<bit C, bits<2> sz, string suffix, SDPatternOperator builtin>
4438   : AInoP<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm), MiscFrm, NoItinerary,
4439                !strconcat("crc32", suffix), "\t$Rd, $Rn, $Rm",
4440                [(set GPRnopc:$Rd, (builtin GPRnopc:$Rn, GPRnopc:$Rm))]>,
4441                Requires<[IsARM, HasV8, HasCRC]> {
4442   bits<4> Rd;
4443   bits<4> Rn;
4444   bits<4> Rm;
4445
4446   let Inst{31-28} = 0b1110;
4447   let Inst{27-23} = 0b00010;
4448   let Inst{22-21} = sz;
4449   let Inst{20}    = 0;
4450   let Inst{19-16} = Rn;
4451   let Inst{15-12} = Rd;
4452   let Inst{11-10} = 0b00;
4453   let Inst{9}     = C;
4454   let Inst{8}     = 0;
4455   let Inst{7-4}   = 0b0100;
4456   let Inst{3-0}   = Rm;
4457
4458   let Unpredictable{11-8} = 0b1101;
4459 }
4460
4461 def CRC32B  : AI_crc32<0, 0b00, "b", int_arm_crc32b>;
4462 def CRC32CB : AI_crc32<1, 0b00, "cb", int_arm_crc32cb>;
4463 def CRC32H  : AI_crc32<0, 0b01, "h", int_arm_crc32h>;
4464 def CRC32CH : AI_crc32<1, 0b01, "ch", int_arm_crc32ch>;
4465 def CRC32W  : AI_crc32<0, 0b10, "w", int_arm_crc32w>;
4466 def CRC32CW : AI_crc32<1, 0b10, "cw", int_arm_crc32cw>;
4467
4468 //===----------------------------------------------------------------------===//
4469 // ARMv8.1a Privilege Access Never extension
4470 //
4471 // SETPAN #imm1
4472
4473 def SETPAN : AInoP<(outs), (ins imm0_1:$imm), MiscFrm, NoItinerary, "setpan",
4474                 "\t$imm", []>, Requires<[IsARM, HasV8, HasV8_1a]> {
4475   bits<1> imm;
4476
4477   let Inst{31-28} = 0b1111;
4478   let Inst{27-20} = 0b00010001;
4479   let Inst{19-16} = 0b0000;
4480   let Inst{15-10} = 0b000000;
4481   let Inst{9} = imm;
4482   let Inst{8} = 0b0;
4483   let Inst{7-4} = 0b0000;
4484   let Inst{3-0} = 0b0000;
4485
4486   let Unpredictable{19-16} = 0b1111;
4487   let Unpredictable{15-10} = 0b111111;
4488   let Unpredictable{8} = 0b1;
4489   let Unpredictable{3-0} = 0b1111;
4490 }
4491
4492 //===----------------------------------------------------------------------===//
4493 //  Comparison Instructions...
4494 //
4495
4496 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4497                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr, ARMcmp>;
4498
4499 // ARMcmpZ can re-use the above instruction definitions.
4500 def : ARMPat<(ARMcmpZ GPR:$src, mod_imm:$imm),
4501              (CMPri   GPR:$src, mod_imm:$imm)>;
4502 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4503              (CMPrr   GPR:$src, GPR:$rhs)>;
4504 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4505              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4506 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4507              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4508
4509 // CMN register-integer
4510 let isCompare = 1, Defs = [CPSR] in {
4511 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, mod_imm:$imm), DPFrm, IIC_iCMPi,
4512                 "cmn", "\t$Rn, $imm",
4513                 [(ARMcmn GPR:$Rn, mod_imm:$imm)]>,
4514                 Sched<[WriteCMP, ReadALU]> {
4515   bits<4> Rn;
4516   bits<12> imm;
4517   let Inst{25} = 1;
4518   let Inst{20} = 1;
4519   let Inst{19-16} = Rn;
4520   let Inst{15-12} = 0b0000;
4521   let Inst{11-0} = imm;
4522
4523   let Unpredictable{15-12} = 0b1111;
4524 }
4525
4526 // CMN register-register/shift
4527 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4528                  "cmn", "\t$Rn, $Rm",
4529                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4530                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4531   bits<4> Rn;
4532   bits<4> Rm;
4533   let isCommutable = 1;
4534   let Inst{25} = 0;
4535   let Inst{20} = 1;
4536   let Inst{19-16} = Rn;
4537   let Inst{15-12} = 0b0000;
4538   let Inst{11-4} = 0b00000000;
4539   let Inst{3-0} = Rm;
4540
4541   let Unpredictable{15-12} = 0b1111;
4542 }
4543
4544 def CMNzrsi : AI1<0b1011, (outs),
4545                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4546                   "cmn", "\t$Rn, $shift",
4547                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4548                     GPR:$Rn, so_reg_imm:$shift)]>,
4549                     Sched<[WriteCMPsi, ReadALU]> {
4550   bits<4> Rn;
4551   bits<12> shift;
4552   let Inst{25} = 0;
4553   let Inst{20} = 1;
4554   let Inst{19-16} = Rn;
4555   let Inst{15-12} = 0b0000;
4556   let Inst{11-5} = shift{11-5};
4557   let Inst{4} = 0;
4558   let Inst{3-0} = shift{3-0};
4559
4560   let Unpredictable{15-12} = 0b1111;
4561 }
4562
4563 def CMNzrsr : AI1<0b1011, (outs),
4564                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4565                   "cmn", "\t$Rn, $shift",
4566                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4567                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4568                     Sched<[WriteCMPsr, ReadALU]> {
4569   bits<4> Rn;
4570   bits<12> shift;
4571   let Inst{25} = 0;
4572   let Inst{20} = 1;
4573   let Inst{19-16} = Rn;
4574   let Inst{15-12} = 0b0000;
4575   let Inst{11-8} = shift{11-8};
4576   let Inst{7} = 0;
4577   let Inst{6-5} = shift{6-5};
4578   let Inst{4} = 1;
4579   let Inst{3-0} = shift{3-0};
4580
4581   let Unpredictable{15-12} = 0b1111;
4582 }
4583
4584 }
4585
4586 def : ARMPat<(ARMcmp  GPR:$src, mod_imm_neg:$imm),
4587              (CMNri   GPR:$src, mod_imm_neg:$imm)>;
4588
4589 def : ARMPat<(ARMcmpZ GPR:$src, mod_imm_neg:$imm),
4590              (CMNri   GPR:$src, mod_imm_neg:$imm)>;
4591
4592 // Note that TST/TEQ don't set all the same flags that CMP does!
4593 defm TST  : AI1_cmp_irs<0b1000, "tst",
4594                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4595                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1,
4596                       "DecodeTSTInstruction">;
4597 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4598                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4599                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4600
4601 // Pseudo i64 compares for some floating point compares.
4602 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4603     Defs = [CPSR] in {
4604 def BCCi64 : PseudoInst<(outs),
4605     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4606      IIC_Br,
4607     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>,
4608     Sched<[WriteBr]>;
4609
4610 def BCCZi64 : PseudoInst<(outs),
4611      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4612     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>,
4613     Sched<[WriteBr]>;
4614 } // usesCustomInserter
4615
4616
4617 // Conditional moves
4618 let hasSideEffects = 0 in {
4619
4620 let isCommutable = 1, isSelect = 1 in
4621 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd),
4622                            (ins GPR:$false, GPR:$Rm, cmovpred:$p),
4623                            4, IIC_iCMOVr,
4624                            [(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm,
4625                                                    cmovpred:$p))]>,
4626              RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4627
4628 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4629                             (ins GPR:$false, so_reg_imm:$shift, cmovpred:$p),
4630                             4, IIC_iCMOVsr,
4631                             [(set GPR:$Rd,
4632                                   (ARMcmov GPR:$false, so_reg_imm:$shift,
4633                                            cmovpred:$p))]>,
4634       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4635 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4636                             (ins GPR:$false, so_reg_reg:$shift, cmovpred:$p),
4637                            4, IIC_iCMOVsr,
4638   [(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4639                             cmovpred:$p))]>,
4640       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4641
4642
4643 let isMoveImm = 1 in
4644 def MOVCCi16
4645     : ARMPseudoInst<(outs GPR:$Rd),
4646                     (ins GPR:$false, imm0_65535_expr:$imm, cmovpred:$p),
4647                     4, IIC_iMOVi,
4648                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm0_65535:$imm,
4649                                             cmovpred:$p))]>,
4650       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4651       Sched<[WriteALU]>;
4652
4653 let isMoveImm = 1 in
4654 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4655                            (ins GPR:$false, mod_imm:$imm, cmovpred:$p),
4656                            4, IIC_iCMOVi,
4657                            [(set GPR:$Rd, (ARMcmov GPR:$false, mod_imm:$imm,
4658                                                    cmovpred:$p))]>,
4659       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4660
4661 // Two instruction predicate mov immediate.
4662 let isMoveImm = 1 in
4663 def MOVCCi32imm
4664     : ARMPseudoInst<(outs GPR:$Rd),
4665                     (ins GPR:$false, i32imm:$src, cmovpred:$p),
4666                     8, IIC_iCMOVix2,
4667                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm:$src,
4668                                             cmovpred:$p))]>,
4669       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4670
4671 let isMoveImm = 1 in
4672 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4673                            (ins GPR:$false, mod_imm:$imm, cmovpred:$p),
4674                            4, IIC_iCMOVi,
4675                            [(set GPR:$Rd, (ARMcmov GPR:$false, mod_imm_not:$imm,
4676                                                    cmovpred:$p))]>,
4677                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4678
4679 } // hasSideEffects
4680
4681
4682 //===----------------------------------------------------------------------===//
4683 // Atomic operations intrinsics
4684 //
4685
4686 def MemBarrierOptOperand : AsmOperandClass {
4687   let Name = "MemBarrierOpt";
4688   let ParserMethod = "parseMemBarrierOptOperand";
4689 }
4690 def memb_opt : Operand<i32> {
4691   let PrintMethod = "printMemBOption";
4692   let ParserMatchClass = MemBarrierOptOperand;
4693   let DecoderMethod = "DecodeMemBarrierOption";
4694 }
4695
4696 def InstSyncBarrierOptOperand : AsmOperandClass {
4697   let Name = "InstSyncBarrierOpt";
4698   let ParserMethod = "parseInstSyncBarrierOptOperand";
4699 }
4700 def instsyncb_opt : Operand<i32> {
4701   let PrintMethod = "printInstSyncBOption";
4702   let ParserMatchClass = InstSyncBarrierOptOperand;
4703   let DecoderMethod = "DecodeInstSyncBarrierOption";
4704 }
4705
4706 // Memory barriers protect the atomic sequences
4707 let hasSideEffects = 1 in {
4708 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4709                 "dmb", "\t$opt", [(int_arm_dmb (i32 imm0_15:$opt))]>,
4710                 Requires<[IsARM, HasDB]> {
4711   bits<4> opt;
4712   let Inst{31-4} = 0xf57ff05;
4713   let Inst{3-0} = opt;
4714 }
4715
4716 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4717                 "dsb", "\t$opt", [(int_arm_dsb (i32 imm0_15:$opt))]>,
4718                 Requires<[IsARM, HasDB]> {
4719   bits<4> opt;
4720   let Inst{31-4} = 0xf57ff04;
4721   let Inst{3-0} = opt;
4722 }
4723
4724 // ISB has only full system option
4725 def ISB : AInoP<(outs), (ins instsyncb_opt:$opt), MiscFrm, NoItinerary,
4726                 "isb", "\t$opt", [(int_arm_isb (i32 imm0_15:$opt))]>,
4727                 Requires<[IsARM, HasDB]> {
4728   bits<4> opt;
4729   let Inst{31-4} = 0xf57ff06;
4730   let Inst{3-0} = opt;
4731 }
4732 }
4733
4734 let usesCustomInserter = 1, Defs = [CPSR] in {
4735
4736 // Pseudo instruction that combines movs + predicated rsbmi
4737 // to implement integer ABS
4738   def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4739 }
4740
4741 let usesCustomInserter = 1 in {
4742     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4743       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4744       NoItinerary,
4745       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4746 }
4747
4748 let hasPostISelHook = 1, Constraints = "$newdst = $dst, $newsrc = $src" in {
4749     // %newsrc, %newdst = MEMCPY %dst, %src, N, ...N scratch regs...
4750     // Copies N registers worth of memory from address %src to address %dst
4751     // and returns the incremented addresses.  N scratch register will
4752     // be attached for the copy to use.
4753     def MEMCPY : PseudoInst<
4754       (outs GPR:$newdst, GPR:$newsrc),
4755       (ins GPR:$dst, GPR:$src, i32imm:$nreg, variable_ops),
4756       NoItinerary,
4757       [(set GPR:$newdst, GPR:$newsrc,
4758             (ARMmemcopy GPR:$dst, GPR:$src, imm:$nreg))]>;
4759 }
4760
4761 def ldrex_1 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4762   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4763 }]>;
4764
4765 def ldrex_2 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4766   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4767 }]>;
4768
4769 def ldrex_4 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4770   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4771 }]>;
4772
4773 def strex_1 : PatFrag<(ops node:$val, node:$ptr),
4774                       (int_arm_strex node:$val, node:$ptr), [{
4775   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4776 }]>;
4777
4778 def strex_2 : PatFrag<(ops node:$val, node:$ptr),
4779                       (int_arm_strex node:$val, node:$ptr), [{
4780   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4781 }]>;
4782
4783 def strex_4 : PatFrag<(ops node:$val, node:$ptr),
4784                       (int_arm_strex node:$val, node:$ptr), [{
4785   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4786 }]>;
4787
4788 def ldaex_1 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4789   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4790 }]>;
4791
4792 def ldaex_2 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4793   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4794 }]>;
4795
4796 def ldaex_4 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4797   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4798 }]>;
4799
4800 def stlex_1 : PatFrag<(ops node:$val, node:$ptr),
4801                       (int_arm_stlex node:$val, node:$ptr), [{
4802   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4803 }]>;
4804
4805 def stlex_2 : PatFrag<(ops node:$val, node:$ptr),
4806                       (int_arm_stlex node:$val, node:$ptr), [{
4807   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4808 }]>;
4809
4810 def stlex_4 : PatFrag<(ops node:$val, node:$ptr),
4811                       (int_arm_stlex node:$val, node:$ptr), [{
4812   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4813 }]>;
4814
4815 let mayLoad = 1 in {
4816 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4817                      NoItinerary, "ldrexb", "\t$Rt, $addr",
4818                      [(set GPR:$Rt, (ldrex_1 addr_offset_none:$addr))]>;
4819 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4820                      NoItinerary, "ldrexh", "\t$Rt, $addr",
4821                      [(set GPR:$Rt, (ldrex_2 addr_offset_none:$addr))]>;
4822 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4823                      NoItinerary, "ldrex", "\t$Rt, $addr",
4824                      [(set GPR:$Rt, (ldrex_4 addr_offset_none:$addr))]>;
4825 let hasExtraDefRegAllocReq = 1 in
4826 def LDREXD : AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4827                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4828   let DecoderMethod = "DecodeDoubleRegLoad";
4829 }
4830
4831 def LDAEXB : AIldaex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4832                      NoItinerary, "ldaexb", "\t$Rt, $addr",
4833                      [(set GPR:$Rt, (ldaex_1 addr_offset_none:$addr))]>;
4834 def LDAEXH : AIldaex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4835                      NoItinerary, "ldaexh", "\t$Rt, $addr",
4836                     [(set GPR:$Rt, (ldaex_2 addr_offset_none:$addr))]>;
4837 def LDAEX  : AIldaex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4838                      NoItinerary, "ldaex", "\t$Rt, $addr",
4839                     [(set GPR:$Rt, (ldaex_4 addr_offset_none:$addr))]>;
4840 let hasExtraDefRegAllocReq = 1 in
4841 def LDAEXD : AIldaex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4842                       NoItinerary, "ldaexd", "\t$Rt, $addr", []> {
4843   let DecoderMethod = "DecodeDoubleRegLoad";
4844 }
4845 }
4846
4847 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4848 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4849                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr",
4850                     [(set GPR:$Rd, (strex_1 GPR:$Rt,
4851                                             addr_offset_none:$addr))]>;
4852 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4853                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr",
4854                     [(set GPR:$Rd, (strex_2 GPR:$Rt,
4855                                             addr_offset_none:$addr))]>;
4856 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4857                     NoItinerary, "strex", "\t$Rd, $Rt, $addr",
4858                     [(set GPR:$Rd, (strex_4 GPR:$Rt,
4859                                             addr_offset_none:$addr))]>;
4860 let hasExtraSrcRegAllocReq = 1 in
4861 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4862                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4863                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4864   let DecoderMethod = "DecodeDoubleRegStore";
4865 }
4866 def STLEXB: AIstlex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4867                     NoItinerary, "stlexb", "\t$Rd, $Rt, $addr",
4868                     [(set GPR:$Rd,
4869                           (stlex_1 GPR:$Rt, addr_offset_none:$addr))]>;
4870 def STLEXH: AIstlex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4871                     NoItinerary, "stlexh", "\t$Rd, $Rt, $addr",
4872                     [(set GPR:$Rd,
4873                           (stlex_2 GPR:$Rt, addr_offset_none:$addr))]>;
4874 def STLEX : AIstlex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4875                     NoItinerary, "stlex", "\t$Rd, $Rt, $addr",
4876                     [(set GPR:$Rd,
4877                           (stlex_4 GPR:$Rt, addr_offset_none:$addr))]>;
4878 let hasExtraSrcRegAllocReq = 1 in
4879 def STLEXD : AIstlex<0b01, (outs GPR:$Rd),
4880                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4881                     NoItinerary, "stlexd", "\t$Rd, $Rt, $addr", []> {
4882   let DecoderMethod = "DecodeDoubleRegStore";
4883 }
4884 }
4885
4886 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
4887                 [(int_arm_clrex)]>,
4888             Requires<[IsARM, HasV6K]>  {
4889   let Inst{31-0} = 0b11110101011111111111000000011111;
4890 }
4891
4892 def : ARMPat<(strex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4893              (STREXB GPR:$Rt, addr_offset_none:$addr)>;
4894 def : ARMPat<(strex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4895              (STREXH GPR:$Rt, addr_offset_none:$addr)>;
4896
4897 def : ARMPat<(stlex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4898              (STLEXB GPR:$Rt, addr_offset_none:$addr)>;
4899 def : ARMPat<(stlex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4900              (STLEXH GPR:$Rt, addr_offset_none:$addr)>;
4901
4902 class acquiring_load<PatFrag base>
4903   : PatFrag<(ops node:$ptr), (base node:$ptr), [{
4904   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4905   return isAcquireOrStronger(Ordering);
4906 }]>;
4907
4908 def atomic_load_acquire_8  : acquiring_load<atomic_load_8>;
4909 def atomic_load_acquire_16 : acquiring_load<atomic_load_16>;
4910 def atomic_load_acquire_32 : acquiring_load<atomic_load_32>;
4911
4912 class releasing_store<PatFrag base>
4913   : PatFrag<(ops node:$ptr, node:$val), (base node:$ptr, node:$val), [{
4914   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4915   return isReleaseOrStronger(Ordering);
4916 }]>;
4917
4918 def atomic_store_release_8  : releasing_store<atomic_store_8>;
4919 def atomic_store_release_16 : releasing_store<atomic_store_16>;
4920 def atomic_store_release_32 : releasing_store<atomic_store_32>;
4921
4922 let AddedComplexity = 8 in {
4923   def : ARMPat<(atomic_load_acquire_8 addr_offset_none:$addr),  (LDAB addr_offset_none:$addr)>;
4924   def : ARMPat<(atomic_load_acquire_16 addr_offset_none:$addr), (LDAH addr_offset_none:$addr)>;
4925   def : ARMPat<(atomic_load_acquire_32 addr_offset_none:$addr), (LDA  addr_offset_none:$addr)>;
4926   def : ARMPat<(atomic_store_release_8 addr_offset_none:$addr, GPR:$val),  (STLB GPR:$val, addr_offset_none:$addr)>;
4927   def : ARMPat<(atomic_store_release_16 addr_offset_none:$addr, GPR:$val), (STLH GPR:$val, addr_offset_none:$addr)>;
4928   def : ARMPat<(atomic_store_release_32 addr_offset_none:$addr, GPR:$val), (STL  GPR:$val, addr_offset_none:$addr)>;
4929 }
4930
4931 // SWP/SWPB are deprecated in V6/V7 and optional in v7VE.
4932 // FIXME Use InstAlias to generate LDREX/STREX pairs instead.
4933 let mayLoad = 1, mayStore = 1 in {
4934 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4935                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>,
4936                 Requires<[IsARM,PreV8]>;
4937 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4938                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>,
4939                 Requires<[IsARM,PreV8]>;
4940 }
4941
4942 //===----------------------------------------------------------------------===//
4943 // Coprocessor Instructions.
4944 //
4945
4946 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4947             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4948             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4949             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4950                           imm:$CRm, imm:$opc2)]>,
4951             Requires<[IsARM,PreV8]> {
4952   bits<4> opc1;
4953   bits<4> CRn;
4954   bits<4> CRd;
4955   bits<4> cop;
4956   bits<3> opc2;
4957   bits<4> CRm;
4958
4959   let Inst{3-0}   = CRm;
4960   let Inst{4}     = 0;
4961   let Inst{7-5}   = opc2;
4962   let Inst{11-8}  = cop;
4963   let Inst{15-12} = CRd;
4964   let Inst{19-16} = CRn;
4965   let Inst{23-20} = opc1;
4966 }
4967
4968 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4969                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4970                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4971                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4972                               imm:$CRm, imm:$opc2)]>,
4973                Requires<[IsARM,PreV8]> {
4974   let Inst{31-28} = 0b1111;
4975   bits<4> opc1;
4976   bits<4> CRn;
4977   bits<4> CRd;
4978   bits<4> cop;
4979   bits<3> opc2;
4980   bits<4> CRm;
4981
4982   let Inst{3-0}   = CRm;
4983   let Inst{4}     = 0;
4984   let Inst{7-5}   = opc2;
4985   let Inst{11-8}  = cop;
4986   let Inst{15-12} = CRd;
4987   let Inst{19-16} = CRn;
4988   let Inst{23-20} = opc1;
4989 }
4990
4991 class ACI<dag oops, dag iops, string opc, string asm,
4992             list<dag> pattern, IndexMode im = IndexModeNone>
4993   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4994       opc, asm, "", pattern> {
4995   let Inst{27-25} = 0b110;
4996 }
4997 class ACInoP<dag oops, dag iops, string opc, string asm,
4998           list<dag> pattern, IndexMode im = IndexModeNone>
4999   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
5000          opc, asm, "", pattern> {
5001   let Inst{31-28} = 0b1111;
5002   let Inst{27-25} = 0b110;
5003 }
5004 multiclass LdStCop<bit load, bit Dbit, string asm, list<dag> pattern> {
5005   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
5006                     asm, "\t$cop, $CRd, $addr", pattern> {
5007     bits<13> addr;
5008     bits<4> cop;
5009     bits<4> CRd;
5010     let Inst{24} = 1; // P = 1
5011     let Inst{23} = addr{8};
5012     let Inst{22} = Dbit;
5013     let Inst{21} = 0; // W = 0
5014     let Inst{20} = load;
5015     let Inst{19-16} = addr{12-9};
5016     let Inst{15-12} = CRd;
5017     let Inst{11-8} = cop;
5018     let Inst{7-0} = addr{7-0};
5019     let DecoderMethod = "DecodeCopMemInstruction";
5020   }
5021   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
5022                  asm, "\t$cop, $CRd, $addr!", [], IndexModePre> {
5023     bits<13> addr;
5024     bits<4> cop;
5025     bits<4> CRd;
5026     let Inst{24} = 1; // P = 1
5027     let Inst{23} = addr{8};
5028     let Inst{22} = Dbit;
5029     let Inst{21} = 1; // W = 1
5030     let Inst{20} = load;
5031     let Inst{19-16} = addr{12-9};
5032     let Inst{15-12} = CRd;
5033     let Inst{11-8} = cop;
5034     let Inst{7-0} = addr{7-0};
5035     let DecoderMethod = "DecodeCopMemInstruction";
5036   }
5037   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
5038                               postidx_imm8s4:$offset),
5039                  asm, "\t$cop, $CRd, $addr, $offset", [], IndexModePost> {
5040     bits<9> offset;
5041     bits<4> addr;
5042     bits<4> cop;
5043     bits<4> CRd;
5044     let Inst{24} = 0; // P = 0
5045     let Inst{23} = offset{8};
5046     let Inst{22} = Dbit;
5047     let Inst{21} = 1; // W = 1
5048     let Inst{20} = load;
5049     let Inst{19-16} = addr;
5050     let Inst{15-12} = CRd;
5051     let Inst{11-8} = cop;
5052     let Inst{7-0} = offset{7-0};
5053     let DecoderMethod = "DecodeCopMemInstruction";
5054   }
5055   def _OPTION : ACI<(outs),
5056                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
5057                          coproc_option_imm:$option),
5058       asm, "\t$cop, $CRd, $addr, $option", []> {
5059     bits<8> option;
5060     bits<4> addr;
5061     bits<4> cop;
5062     bits<4> CRd;
5063     let Inst{24} = 0; // P = 0
5064     let Inst{23} = 1; // U = 1
5065     let Inst{22} = Dbit;
5066     let Inst{21} = 0; // W = 0
5067     let Inst{20} = load;
5068     let Inst{19-16} = addr;
5069     let Inst{15-12} = CRd;
5070     let Inst{11-8} = cop;
5071     let Inst{7-0} = option;
5072     let DecoderMethod = "DecodeCopMemInstruction";
5073   }
5074 }
5075 multiclass LdSt2Cop<bit load, bit Dbit, string asm, list<dag> pattern> {
5076   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
5077                        asm, "\t$cop, $CRd, $addr", pattern> {
5078     bits<13> addr;
5079     bits<4> cop;
5080     bits<4> CRd;
5081     let Inst{24} = 1; // P = 1
5082     let Inst{23} = addr{8};
5083     let Inst{22} = Dbit;
5084     let Inst{21} = 0; // W = 0
5085     let Inst{20} = load;
5086     let Inst{19-16} = addr{12-9};
5087     let Inst{15-12} = CRd;
5088     let Inst{11-8} = cop;
5089     let Inst{7-0} = addr{7-0};
5090     let DecoderMethod = "DecodeCopMemInstruction";
5091   }
5092   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
5093                     asm, "\t$cop, $CRd, $addr!", [], IndexModePre> {
5094     bits<13> addr;
5095     bits<4> cop;
5096     bits<4> CRd;
5097     let Inst{24} = 1; // P = 1
5098     let Inst{23} = addr{8};
5099     let Inst{22} = Dbit;
5100     let Inst{21} = 1; // W = 1
5101     let Inst{20} = load;
5102     let Inst{19-16} = addr{12-9};
5103     let Inst{15-12} = CRd;
5104     let Inst{11-8} = cop;
5105     let Inst{7-0} = addr{7-0};
5106     let DecoderMethod = "DecodeCopMemInstruction";
5107   }
5108   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
5109                                  postidx_imm8s4:$offset),
5110                  asm, "\t$cop, $CRd, $addr, $offset", [], IndexModePost> {
5111     bits<9> offset;
5112     bits<4> addr;
5113     bits<4> cop;
5114     bits<4> CRd;
5115     let Inst{24} = 0; // P = 0
5116     let Inst{23} = offset{8};
5117     let Inst{22} = Dbit;
5118     let Inst{21} = 1; // W = 1
5119     let Inst{20} = load;
5120     let Inst{19-16} = addr;
5121     let Inst{15-12} = CRd;
5122     let Inst{11-8} = cop;
5123     let Inst{7-0} = offset{7-0};
5124     let DecoderMethod = "DecodeCopMemInstruction";
5125   }
5126   def _OPTION : ACInoP<(outs),
5127                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
5128                             coproc_option_imm:$option),
5129       asm, "\t$cop, $CRd, $addr, $option", []> {
5130     bits<8> option;
5131     bits<4> addr;
5132     bits<4> cop;
5133     bits<4> CRd;
5134     let Inst{24} = 0; // P = 0
5135     let Inst{23} = 1; // U = 1
5136     let Inst{22} = Dbit;
5137     let Inst{21} = 0; // W = 0
5138     let Inst{20} = load;
5139     let Inst{19-16} = addr;
5140     let Inst{15-12} = CRd;
5141     let Inst{11-8} = cop;
5142     let Inst{7-0} = option;
5143     let DecoderMethod = "DecodeCopMemInstruction";
5144   }
5145 }
5146
5147 defm LDC   : LdStCop <1, 0, "ldc", [(int_arm_ldc imm:$cop, imm:$CRd, addrmode5:$addr)]>;
5148 defm LDCL  : LdStCop <1, 1, "ldcl", [(int_arm_ldcl imm:$cop, imm:$CRd, addrmode5:$addr)]>;
5149 defm LDC2  : LdSt2Cop<1, 0, "ldc2", [(int_arm_ldc2 imm:$cop, imm:$CRd, addrmode5:$addr)]>, Requires<[IsARM,PreV8]>;
5150 defm LDC2L : LdSt2Cop<1, 1, "ldc2l", [(int_arm_ldc2l imm:$cop, imm:$CRd, addrmode5:$addr)]>, Requires<[IsARM,PreV8]>;
5151
5152 defm STC   : LdStCop <0, 0, "stc", [(int_arm_stc imm:$cop, imm:$CRd, addrmode5:$addr)]>;
5153 defm STCL  : LdStCop <0, 1, "stcl", [(int_arm_stcl imm:$cop, imm:$CRd, addrmode5:$addr)]>;
5154 defm STC2  : LdSt2Cop<0, 0, "stc2", [(int_arm_stc2 imm:$cop, imm:$CRd, addrmode5:$addr)]>, Requires<[IsARM,PreV8]>;
5155 defm STC2L : LdSt2Cop<0, 1, "stc2l", [(int_arm_stc2l imm:$cop, imm:$CRd, addrmode5:$addr)]>, Requires<[IsARM,PreV8]>;
5156
5157 //===----------------------------------------------------------------------===//
5158 // Move between coprocessor and ARM core register.
5159 //
5160
5161 class MovRCopro<string opc, bit direction, dag oops, dag iops,
5162                 list<dag> pattern>
5163   : ABI<0b1110, oops, iops, NoItinerary, opc,
5164         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
5165   let Inst{20} = direction;
5166   let Inst{4} = 1;
5167
5168   bits<4> Rt;
5169   bits<4> cop;
5170   bits<3> opc1;
5171   bits<3> opc2;
5172   bits<4> CRm;
5173   bits<4> CRn;
5174
5175   let Inst{15-12} = Rt;
5176   let Inst{11-8}  = cop;
5177   let Inst{23-21} = opc1;
5178   let Inst{7-5}   = opc2;
5179   let Inst{3-0}   = CRm;
5180   let Inst{19-16} = CRn;
5181 }
5182
5183 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
5184                     (outs),
5185                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5186                          c_imm:$CRm, imm0_7:$opc2),
5187                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
5188                                   imm:$CRm, imm:$opc2)]>,
5189                     ComplexDeprecationPredicate<"MCR">;
5190 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
5191                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5192                         c_imm:$CRm, 0, pred:$p)>;
5193 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
5194                     (outs GPRwithAPSR:$Rt),
5195                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
5196                          imm0_7:$opc2), []>;
5197 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
5198                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
5199                         c_imm:$CRm, 0, pred:$p)>;
5200
5201 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
5202              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
5203
5204 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
5205                  list<dag> pattern>
5206   : ABXI<0b1110, oops, iops, NoItinerary,
5207          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
5208   let Inst{31-24} = 0b11111110;
5209   let Inst{20} = direction;
5210   let Inst{4} = 1;
5211
5212   bits<4> Rt;
5213   bits<4> cop;
5214   bits<3> opc1;
5215   bits<3> opc2;
5216   bits<4> CRm;
5217   bits<4> CRn;
5218
5219   let Inst{15-12} = Rt;
5220   let Inst{11-8}  = cop;
5221   let Inst{23-21} = opc1;
5222   let Inst{7-5}   = opc2;
5223   let Inst{3-0}   = CRm;
5224   let Inst{19-16} = CRn;
5225 }
5226
5227 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
5228                       (outs),
5229                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5230                            c_imm:$CRm, imm0_7:$opc2),
5231                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
5232                                      imm:$CRm, imm:$opc2)]>,
5233                       Requires<[IsARM,PreV8]>;
5234 def : ARMInstAlias<"mcr2 $cop, $opc1, $Rt, $CRn, $CRm",
5235                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5236                          c_imm:$CRm, 0)>;
5237 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
5238                       (outs GPRwithAPSR:$Rt),
5239                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
5240                            imm0_7:$opc2), []>,
5241                       Requires<[IsARM,PreV8]>;
5242 def : ARMInstAlias<"mrc2 $cop, $opc1, $Rt, $CRn, $CRm",
5243                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
5244                          c_imm:$CRm, 0)>;
5245
5246 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
5247                               imm:$CRm, imm:$opc2),
5248                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
5249
5250 class MovRRCopro<string opc, bit direction, dag oops, dag iops, list<dag>
5251                  pattern = []>
5252   : ABI<0b1100, oops, iops, NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm",
5253         pattern> {
5254
5255   let Inst{23-21} = 0b010;
5256   let Inst{20} = direction;
5257
5258   bits<4> Rt;
5259   bits<4> Rt2;
5260   bits<4> cop;
5261   bits<4> opc1;
5262   bits<4> CRm;
5263
5264   let Inst{15-12} = Rt;
5265   let Inst{19-16} = Rt2;
5266   let Inst{11-8}  = cop;
5267   let Inst{7-4}   = opc1;
5268   let Inst{3-0}   = CRm;
5269 }
5270
5271 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
5272                       (outs), (ins p_imm:$cop, imm0_15:$opc1, GPRnopc:$Rt,
5273                       GPRnopc:$Rt2, c_imm:$CRm),
5274                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
5275                                      GPRnopc:$Rt2, imm:$CRm)]>;
5276 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */,
5277                       (outs GPRnopc:$Rt, GPRnopc:$Rt2),
5278                       (ins p_imm:$cop, imm0_15:$opc1, c_imm:$CRm), []>;
5279
5280 class MovRRCopro2<string opc, bit direction, dag oops, dag iops,
5281                   list<dag> pattern = []>
5282   : ABXI<0b1100, oops, iops, NoItinerary,
5283          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern>,
5284     Requires<[IsARM,PreV8]> {
5285   let Inst{31-28} = 0b1111;
5286   let Inst{23-21} = 0b010;
5287   let Inst{20} = direction;
5288
5289   bits<4> Rt;
5290   bits<4> Rt2;
5291   bits<4> cop;
5292   bits<4> opc1;
5293   bits<4> CRm;
5294
5295   let Inst{15-12} = Rt;
5296   let Inst{19-16} = Rt2;
5297   let Inst{11-8}  = cop;
5298   let Inst{7-4}   = opc1;
5299   let Inst{3-0}   = CRm;
5300
5301   let DecoderMethod = "DecoderForMRRC2AndMCRR2";
5302 }
5303
5304 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
5305                         (outs), (ins p_imm:$cop, imm0_15:$opc1, GPRnopc:$Rt,
5306                         GPRnopc:$Rt2, c_imm:$CRm),
5307                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
5308                                         GPRnopc:$Rt2, imm:$CRm)]>;
5309
5310 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */,
5311                        (outs GPRnopc:$Rt, GPRnopc:$Rt2),
5312                        (ins p_imm:$cop, imm0_15:$opc1, c_imm:$CRm), []>;
5313
5314 //===----------------------------------------------------------------------===//
5315 // Move between special register and ARM core register
5316 //
5317
5318 // Move to ARM core register from Special Register
5319 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5320               "mrs", "\t$Rd, apsr", []> {
5321   bits<4> Rd;
5322   let Inst{23-16} = 0b00001111;
5323   let Unpredictable{19-17} = 0b111;
5324
5325   let Inst{15-12} = Rd;
5326
5327   let Inst{11-0} = 0b000000000000;
5328   let Unpredictable{11-0} = 0b110100001111;
5329 }
5330
5331 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p), 0>,
5332          Requires<[IsARM]>;
5333
5334 // The MRSsys instruction is the MRS instruction from the ARM ARM,
5335 // section B9.3.9, with the R bit set to 1.
5336 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5337                  "mrs", "\t$Rd, spsr", []> {
5338   bits<4> Rd;
5339   let Inst{23-16} = 0b01001111;
5340   let Unpredictable{19-16} = 0b1111;
5341
5342   let Inst{15-12} = Rd;
5343
5344   let Inst{11-0} = 0b000000000000;
5345   let Unpredictable{11-0} = 0b110100001111;
5346 }
5347
5348 // However, the MRS (banked register) system instruction (ARMv7VE) *does* have a
5349 // separate encoding (distinguished by bit 5.
5350 def MRSbanked : ABI<0b0001, (outs GPRnopc:$Rd), (ins banked_reg:$banked),
5351                     NoItinerary, "mrs", "\t$Rd, $banked", []>,
5352                 Requires<[IsARM, HasVirtualization]> {
5353   bits<6> banked;
5354   bits<4> Rd;
5355
5356   let Inst{23} = 0;
5357   let Inst{22} = banked{5}; // R bit
5358   let Inst{21-20} = 0b00;
5359   let Inst{19-16} = banked{3-0};
5360   let Inst{15-12} = Rd;
5361   let Inst{11-9} = 0b001;
5362   let Inst{8} = banked{4};
5363   let Inst{7-0} = 0b00000000;
5364 }
5365
5366 // Move from ARM core register to Special Register
5367 //
5368 // No need to have both system and application versions of MSR (immediate) or
5369 // MSR (register), the encodings are the same and the assembly parser has no way
5370 // to distinguish between them. The mask operand contains the special register
5371 // (R Bit) in bit 4 and bits 3-0 contains the mask with the fields to be
5372 // accessed in the special register.
5373 let Defs = [CPSR] in
5374 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
5375               "msr", "\t$mask, $Rn", []> {
5376   bits<5> mask;
5377   bits<4> Rn;
5378
5379   let Inst{23} = 0;
5380   let Inst{22} = mask{4}; // R bit
5381   let Inst{21-20} = 0b10;
5382   let Inst{19-16} = mask{3-0};
5383   let Inst{15-12} = 0b1111;
5384   let Inst{11-4} = 0b00000000;
5385   let Inst{3-0} = Rn;
5386 }
5387
5388 let Defs = [CPSR] in
5389 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  mod_imm:$imm), NoItinerary,
5390                "msr", "\t$mask, $imm", []> {
5391   bits<5> mask;
5392   bits<12> imm;
5393
5394   let Inst{23} = 0;
5395   let Inst{22} = mask{4}; // R bit
5396   let Inst{21-20} = 0b10;
5397   let Inst{19-16} = mask{3-0};
5398   let Inst{15-12} = 0b1111;
5399   let Inst{11-0} = imm;
5400 }
5401
5402 // However, the MSR (banked register) system instruction (ARMv7VE) *does* have a
5403 // separate encoding (distinguished by bit 5.
5404 def MSRbanked : ABI<0b0001, (outs), (ins banked_reg:$banked, GPRnopc:$Rn),
5405                     NoItinerary, "msr", "\t$banked, $Rn", []>,
5406                 Requires<[IsARM, HasVirtualization]> {
5407   bits<6> banked;
5408   bits<4> Rn;
5409
5410   let Inst{23} = 0;
5411   let Inst{22} = banked{5}; // R bit
5412   let Inst{21-20} = 0b10;
5413   let Inst{19-16} = banked{3-0};
5414   let Inst{15-12} = 0b1111;
5415   let Inst{11-9} = 0b001;
5416   let Inst{8} = banked{4};
5417   let Inst{7-4} = 0b0000;
5418   let Inst{3-0} = Rn;
5419 }
5420
5421 // Dynamic stack allocation yields a _chkstk for Windows targets.  These calls
5422 // are needed to probe the stack when allocating more than
5423 // 4k bytes in one go. Touching the stack at 4K increments is necessary to
5424 // ensure that the guard pages used by the OS virtual memory manager are
5425 // allocated in correct sequence.
5426 // The main point of having separate instruction are extra unmodelled effects
5427 // (compared to ordinary calls) like stack pointer change.
5428
5429 def win__chkstk : SDNode<"ARMISD::WIN__CHKSTK", SDTNone,
5430                       [SDNPHasChain, SDNPSideEffect]>;
5431 let usesCustomInserter = 1, Uses = [R4], Defs = [R4, SP] in
5432   def WIN__CHKSTK : PseudoInst<(outs), (ins), NoItinerary, [(win__chkstk)]>;
5433
5434 def win__dbzchk : SDNode<"ARMISD::WIN__DBZCHK", SDT_WIN__DBZCHK,
5435                          [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
5436 let usesCustomInserter = 1, Defs = [CPSR] in
5437   def WIN__DBZCHK : PseudoInst<(outs), (ins tGPR:$divisor), NoItinerary,
5438                                [(win__dbzchk tGPR:$divisor)]>;
5439
5440 //===----------------------------------------------------------------------===//
5441 // TLS Instructions
5442 //
5443
5444 // __aeabi_read_tp preserves the registers r1-r3.
5445 // This is a pseudo inst so that we can get the encoding right,
5446 // complete with fixup for the aeabi_read_tp function.
5447 // TPsoft is valid for ARM mode only, in case of Thumb mode a tTPsoft pattern
5448 // is defined in "ARMInstrThumb.td".
5449 let isCall = 1,
5450   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
5451   def TPsoft : ARMPseudoInst<(outs), (ins), 4, IIC_Br,
5452                [(set R0, ARMthread_pointer)]>, Sched<[WriteBr]>;
5453 }
5454
5455 //===----------------------------------------------------------------------===//
5456 // SJLJ Exception handling intrinsics
5457 //   eh_sjlj_setjmp() is an instruction sequence to store the return
5458 //   address and save #0 in R0 for the non-longjmp case.
5459 //   Since by its nature we may be coming from some other function to get
5460 //   here, and we're using the stack frame for the containing function to
5461 //   save/restore registers, we can't keep anything live in regs across
5462 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
5463 //   when we get here from a longjmp(). We force everything out of registers
5464 //   except for our own input by listing the relevant registers in Defs. By
5465 //   doing so, we also cause the prologue/epilogue code to actively preserve
5466 //   all of the callee-saved resgisters, which is exactly what we want.
5467 //   A constant value is passed in $val, and we use the location as a scratch.
5468 //
5469 // These are pseudo-instructions and are lowered to individual MC-insts, so
5470 // no encoding information is necessary.
5471 let Defs =
5472   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
5473     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
5474   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5475   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5476                                NoItinerary,
5477                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5478                            Requires<[IsARM, HasVFP2]>;
5479 }
5480
5481 let Defs =
5482   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
5483   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5484   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5485                                    NoItinerary,
5486                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5487                                 Requires<[IsARM, NoVFP]>;
5488 }
5489
5490 // FIXME: Non-IOS version(s)
5491 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
5492     Defs = [ R7, LR, SP ] in {
5493 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
5494                              NoItinerary,
5495                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
5496                                 Requires<[IsARM]>;
5497 }
5498
5499 let isBarrier = 1, hasSideEffects = 1, usesCustomInserter = 1 in
5500 def Int_eh_sjlj_setup_dispatch : PseudoInst<(outs), (ins), NoItinerary,
5501             [(ARMeh_sjlj_setup_dispatch)]>;
5502
5503 // eh.sjlj.dispatchsetup pseudo-instruction.
5504 // This pseudo is used for both ARM and Thumb. Any differences are handled when
5505 // the pseudo is expanded (which happens before any passes that need the
5506 // instruction size).
5507 let isBarrier = 1 in
5508 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
5509
5510
5511 //===----------------------------------------------------------------------===//
5512 // Non-Instruction Patterns
5513 //
5514
5515 // ARMv4 indirect branch using (MOVr PC, dst)
5516 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
5517   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
5518                     4, IIC_Br, [(brind GPR:$dst)],
5519                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
5520                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
5521
5522 // Large immediate handling.
5523
5524 // 32-bit immediate using two piece mod_imms or movw + movt.
5525 // This is a single pseudo instruction, the benefit is that it can be remat'd
5526 // as a single unit instead of having to handle reg inputs.
5527 // FIXME: Remove this when we can do generalized remat.
5528 let isReMaterializable = 1, isMoveImm = 1 in
5529 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
5530                            [(set GPR:$dst, (arm_i32imm:$src))]>,
5531                            Requires<[IsARM]>;
5532
5533 def LDRLIT_ga_abs : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iLoad_i,
5534                                [(set GPR:$dst, (ARMWrapper tglobaladdr:$src))]>,
5535                     Requires<[IsARM, DontUseMovt]>;
5536
5537 // Pseudo instruction that combines movw + movt + add pc (if PIC).
5538 // It also makes it possible to rematerialize the instructions.
5539 // FIXME: Remove this when we can do generalized remat and when machine licm
5540 // can properly the instructions.
5541 let isReMaterializable = 1 in {
5542 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5543                               IIC_iMOVix2addpc,
5544                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
5545                         Requires<[IsARM, UseMovt]>;
5546
5547 def LDRLIT_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5548                                  IIC_iLoadiALU,
5549                                  [(set GPR:$dst,
5550                                        (ARMWrapperPIC tglobaladdr:$addr))]>,
5551                       Requires<[IsARM, DontUseMovt]>;
5552
5553 let AddedComplexity = 10 in
5554 def LDRLIT_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5555                               NoItinerary,
5556                               [(set GPR:$dst,
5557                                     (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5558                           Requires<[IsARM, DontUseMovt]>;
5559
5560 let AddedComplexity = 10 in
5561 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5562                                 IIC_iMOVix2ld,
5563                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5564                     Requires<[IsARM, UseMovt]>;
5565 } // isReMaterializable
5566
5567 // The many different faces of TLS access.
5568 def : ARMPat<(ARMWrapper tglobaltlsaddr :$dst),
5569              (MOVi32imm tglobaltlsaddr :$dst)>,
5570       Requires<[IsARM, UseMovt]>;
5571
5572 def : Pat<(ARMWrapper tglobaltlsaddr:$src),
5573           (LDRLIT_ga_abs tglobaltlsaddr:$src)>,
5574       Requires<[IsARM, DontUseMovt]>;
5575
5576 def : Pat<(ARMWrapperPIC tglobaltlsaddr:$addr),
5577           (MOV_ga_pcrel tglobaltlsaddr:$addr)>, Requires<[IsARM, UseMovt]>;
5578
5579 def : Pat<(ARMWrapperPIC tglobaltlsaddr:$addr),
5580           (LDRLIT_ga_pcrel tglobaltlsaddr:$addr)>,
5581       Requires<[IsARM, DontUseMovt]>;
5582 let AddedComplexity = 10 in
5583 def : Pat<(load (ARMWrapperPIC tglobaltlsaddr:$addr)),
5584           (MOV_ga_pcrel_ldr tglobaltlsaddr:$addr)>,
5585       Requires<[IsARM, UseMovt]>;
5586
5587
5588 // ConstantPool, GlobalAddress, and JumpTable
5589 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
5590 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
5591             Requires<[IsARM, UseMovt]>;
5592 def : ARMPat<(ARMWrapper texternalsym :$dst), (MOVi32imm texternalsym :$dst)>,
5593             Requires<[IsARM, UseMovt]>;
5594 def : ARMPat<(ARMWrapperJT tjumptable:$dst),
5595              (LEApcrelJT tjumptable:$dst)>;
5596
5597 // TODO: add,sub,and, 3-instr forms?
5598
5599 // Tail calls. These patterns also apply to Thumb mode.
5600 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
5601 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
5602 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
5603
5604 // Direct calls
5605 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
5606 def : ARMPat<(ARMcall_nolink texternalsym:$func),
5607              (BMOVPCB_CALL texternalsym:$func)>;
5608
5609 // zextload i1 -> zextload i8
5610 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
5611 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
5612
5613 // extload -> zextload
5614 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5615 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5616 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5617 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5618
5619 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
5620
5621 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
5622 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
5623
5624 // smul* and smla*
5625 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
5626                  (SMULBB GPR:$a, GPR:$b)>,
5627       Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
5628 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
5629                  (SMULBT GPR:$a, GPR:$b)>,
5630       Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
5631 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
5632                 (SMULTB GPR:$a, GPR:$b)>,
5633       Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
5634 def : ARMV5MOPat<(add GPR:$acc,
5635                       (mul sext_16_node:$a, sext_16_node:$b)),
5636                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>,
5637       Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
5638 def : ARMV5MOPat<(add GPR:$acc,
5639                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
5640                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>,
5641       Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
5642 def : ARMV5MOPat<(add GPR:$acc,
5643                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
5644                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>,
5645       Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
5646
5647 // Pre-v7 uses MCR for synchronization barriers.
5648 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5649          Requires<[IsARM, HasV6]>;
5650
5651 // SXT/UXT with no rotate
5652 let AddedComplexity = 16 in {
5653 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5654 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5655 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5656 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5657                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5658 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5659                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5660 }
5661
5662 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5663 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5664
5665 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5666                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5667 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5668                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5669
5670 // Atomic load/store patterns
5671 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5672              (LDRBrs ldst_so_reg:$src)>;
5673 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5674              (LDRBi12 addrmode_imm12:$src)>;
5675 def : ARMPat<(atomic_load_16 addrmode3:$src),
5676              (LDRH addrmode3:$src)>;
5677 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5678              (LDRrs ldst_so_reg:$src)>;
5679 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5680              (LDRi12 addrmode_imm12:$src)>;
5681 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5682              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5683 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5684              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5685 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5686              (STRH GPR:$val, addrmode3:$ptr)>;
5687 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5688              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5689 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5690              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5691
5692
5693 //===----------------------------------------------------------------------===//
5694 // Thumb Support
5695 //
5696
5697 include "ARMInstrThumb.td"
5698
5699 //===----------------------------------------------------------------------===//
5700 // Thumb2 Support
5701 //
5702
5703 include "ARMInstrThumb2.td"
5704
5705 //===----------------------------------------------------------------------===//
5706 // Floating Point Support
5707 //
5708
5709 include "ARMInstrVFP.td"
5710
5711 //===----------------------------------------------------------------------===//
5712 // Advanced SIMD (NEON) Support
5713 //
5714
5715 include "ARMInstrNEON.td"
5716
5717 //===----------------------------------------------------------------------===//
5718 // Assembler aliases
5719 //
5720
5721 // Memory barriers
5722 def : InstAlias<"dmb", (DMB 0xf), 0>, Requires<[IsARM, HasDB]>;
5723 def : InstAlias<"dsb", (DSB 0xf), 0>, Requires<[IsARM, HasDB]>;
5724 def : InstAlias<"isb", (ISB 0xf), 0>, Requires<[IsARM, HasDB]>;
5725
5726 // System instructions
5727 def : MnemonicAlias<"swi", "svc">;
5728
5729 // Load / Store Multiple
5730 def : MnemonicAlias<"ldmfd", "ldm">;
5731 def : MnemonicAlias<"ldmia", "ldm">;
5732 def : MnemonicAlias<"ldmea", "ldmdb">;
5733 def : MnemonicAlias<"stmfd", "stmdb">;
5734 def : MnemonicAlias<"stmia", "stm">;
5735 def : MnemonicAlias<"stmea", "stm">;
5736
5737 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT with the
5738 // input operands swapped when the shift amount is zero (i.e., unspecified).
5739 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5740                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p), 0>,
5741         Requires<[IsARM, HasV6]>;
5742 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5743                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rm, GPRnopc:$Rn, 0, pred:$p), 0>,
5744         Requires<[IsARM, HasV6]>;
5745
5746 // PUSH/POP aliases for STM/LDM
5747 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5748 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5749
5750 // SSAT/USAT optional shift operand.
5751 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5752                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5753 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5754                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5755
5756
5757 // Extend instruction optional rotate operand.
5758 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5759                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5760 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5761                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5762 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5763                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5764 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5765                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5766 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5767                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5768 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5769                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5770
5771 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5772                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5773 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5774                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5775 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5776                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5777 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5778                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5779 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5780                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5781 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5782                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5783
5784
5785 // RFE aliases
5786 def : MnemonicAlias<"rfefa", "rfeda">;
5787 def : MnemonicAlias<"rfeea", "rfedb">;
5788 def : MnemonicAlias<"rfefd", "rfeia">;
5789 def : MnemonicAlias<"rfeed", "rfeib">;
5790 def : MnemonicAlias<"rfe", "rfeia">;
5791
5792 // SRS aliases
5793 def : MnemonicAlias<"srsfa", "srsib">;
5794 def : MnemonicAlias<"srsea", "srsia">;
5795 def : MnemonicAlias<"srsfd", "srsdb">;
5796 def : MnemonicAlias<"srsed", "srsda">;
5797 def : MnemonicAlias<"srs", "srsia">;
5798
5799 // QSAX == QSUBADDX
5800 def : MnemonicAlias<"qsubaddx", "qsax">;
5801 // SASX == SADDSUBX
5802 def : MnemonicAlias<"saddsubx", "sasx">;
5803 // SHASX == SHADDSUBX
5804 def : MnemonicAlias<"shaddsubx", "shasx">;
5805 // SHSAX == SHSUBADDX
5806 def : MnemonicAlias<"shsubaddx", "shsax">;
5807 // SSAX == SSUBADDX
5808 def : MnemonicAlias<"ssubaddx", "ssax">;
5809 // UASX == UADDSUBX
5810 def : MnemonicAlias<"uaddsubx", "uasx">;
5811 // UHASX == UHADDSUBX
5812 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5813 // UHSAX == UHSUBADDX
5814 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5815 // UQASX == UQADDSUBX
5816 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5817 // UQSAX == UQSUBADDX
5818 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5819 // USAX == USUBADDX
5820 def : MnemonicAlias<"usubaddx", "usax">;
5821
5822 // "mov Rd, mod_imm_not" can be handled via "mvn" in assembly, just like
5823 // for isel.
5824 def : ARMInstSubst<"mov${s}${p} $Rd, $imm",
5825                    (MVNi rGPR:$Rd, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5826 def : ARMInstSubst<"mvn${s}${p} $Rd, $imm",
5827                    (MOVi rGPR:$Rd, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5828 // Same for AND <--> BIC
5829 def : ARMInstSubst<"bic${s}${p} $Rd, $Rn, $imm",
5830                    (ANDri GPR:$Rd, GPR:$Rn, mod_imm_not:$imm,
5831                           pred:$p, cc_out:$s)>;
5832 def : ARMInstSubst<"bic${s}${p} $Rdn, $imm",
5833                    (ANDri GPR:$Rdn, GPR:$Rdn, mod_imm_not:$imm,
5834                           pred:$p, cc_out:$s)>;
5835 def : ARMInstSubst<"and${s}${p} $Rd, $Rn, $imm",
5836                    (BICri GPR:$Rd, GPR:$Rn, mod_imm_not:$imm,
5837                           pred:$p, cc_out:$s)>;
5838 def : ARMInstSubst<"and${s}${p} $Rdn, $imm",
5839                    (BICri GPR:$Rdn, GPR:$Rdn, mod_imm_not:$imm,
5840                           pred:$p, cc_out:$s)>;
5841
5842 // Likewise, "add Rd, mod_imm_neg" -> sub
5843 def : ARMInstSubst<"add${s}${p} $Rd, $Rn, $imm",
5844                  (SUBri GPR:$Rd, GPR:$Rn, mod_imm_neg:$imm, pred:$p, cc_out:$s)>;
5845 def : ARMInstSubst<"add${s}${p} $Rd, $imm",
5846                  (SUBri GPR:$Rd, GPR:$Rd, mod_imm_neg:$imm, pred:$p, cc_out:$s)>;
5847 // Likewise, "sub Rd, mod_imm_neg" -> add
5848 def : ARMInstSubst<"sub${s}${p} $Rd, $Rn, $imm",
5849                  (ADDri GPR:$Rd, GPR:$Rn, mod_imm_neg:$imm, pred:$p, cc_out:$s)>;
5850 def : ARMInstSubst<"sub${s}${p} $Rd, $imm",
5851                  (ADDri GPR:$Rd, GPR:$Rd, mod_imm_neg:$imm, pred:$p, cc_out:$s)>;
5852
5853
5854 def : ARMInstSubst<"adc${s}${p} $Rd, $Rn, $imm",
5855                  (SBCri GPR:$Rd, GPR:$Rn, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5856 def : ARMInstSubst<"adc${s}${p} $Rdn, $imm",
5857                  (SBCri GPR:$Rdn, GPR:$Rdn, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5858 def : ARMInstSubst<"sbc${s}${p} $Rd, $Rn, $imm",
5859                  (ADCri GPR:$Rd, GPR:$Rn, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5860 def : ARMInstSubst<"sbc${s}${p} $Rdn, $imm",
5861                  (ADCri GPR:$Rdn, GPR:$Rdn, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5862
5863 // Same for CMP <--> CMN via mod_imm_neg
5864 def : ARMInstSubst<"cmp${p} $Rd, $imm",
5865                    (CMNri rGPR:$Rd, mod_imm_neg:$imm, pred:$p)>;
5866 def : ARMInstSubst<"cmn${p} $Rd, $imm",
5867                    (CMPri rGPR:$Rd, mod_imm_neg:$imm, pred:$p)>;
5868
5869 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5870 // LSR, ROR, and RRX instructions.
5871 // FIXME: We need C++ parser hooks to map the alias to the MOV
5872 //        encoding. It seems we should be able to do that sort of thing
5873 //        in tblgen, but it could get ugly.
5874 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5875 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5876                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5877                              cc_out:$s)>;
5878 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5879                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5880                              cc_out:$s)>;
5881 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5882                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5883                              cc_out:$s)>;
5884 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5885                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5886                              cc_out:$s)>;
5887 }
5888 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5889                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
5890 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5891 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5892                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5893                              cc_out:$s)>;
5894 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5895                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5896                              cc_out:$s)>;
5897 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5898                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5899                              cc_out:$s)>;
5900 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5901                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5902                              cc_out:$s)>;
5903 }
5904
5905 // "neg" is and alias for "rsb rd, rn, #0"
5906 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5907                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5908
5909 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5910 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5911          Requires<[IsARM, NoV6]>;
5912
5913 // MUL/UMLAL/SMLAL/UMULL/SMULL are available on all arches, but
5914 // the instruction definitions need difference constraints pre-v6.
5915 // Use these aliases for the assembly parsing on pre-v6.
5916 def : InstAlias<"mul${s}${p} $Rd, $Rn, $Rm",
5917             (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s), 0>,
5918          Requires<[IsARM, NoV6]>;
5919 def : InstAlias<"mla${s}${p} $Rd, $Rn, $Rm, $Ra",
5920             (MLA GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra,
5921              pred:$p, cc_out:$s), 0>,
5922          Requires<[IsARM, NoV6]>;
5923 def : InstAlias<"smlal${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5924             (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s), 0>,
5925          Requires<[IsARM, NoV6]>;
5926 def : InstAlias<"umlal${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5927             (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s), 0>,
5928          Requires<[IsARM, NoV6]>;
5929 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5930             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s), 0>,
5931          Requires<[IsARM, NoV6]>;
5932 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5933             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s), 0>,
5934          Requires<[IsARM, NoV6]>;
5935
5936 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5937 // is discarded.
5938 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>,
5939          ComplexDeprecationPredicate<"IT">;
5940
5941 let mayLoad = 1, mayStore =1, hasSideEffects = 1 in
5942 def SPACE : PseudoInst<(outs GPR:$Rd), (ins i32imm:$size, GPR:$Rn),
5943                        NoItinerary,
5944                        [(set GPR:$Rd, (int_arm_space imm:$size, GPR:$Rn))]>;
5945
5946 //===----------------------------------
5947 // Atomic cmpxchg for -O0
5948 //===----------------------------------
5949
5950 // The fast register allocator used during -O0 inserts spills to cover any VRegs
5951 // live across basic block boundaries. When this happens between an LDXR and an
5952 // STXR it can clear the exclusive monitor, causing all cmpxchg attempts to
5953 // fail.
5954
5955 // Unfortunately, this means we have to have an alternative (expanded
5956 // post-regalloc) path for -O0 compilations. Fortunately this path can be
5957 // significantly more naive than the standard expansion: we conservatively
5958 // assume seq_cst, strong cmpxchg and omit clrex on failure.
5959
5960 let Constraints = "@earlyclobber $Rd,@earlyclobber $status",
5961     mayLoad = 1, mayStore = 1 in {
5962 def CMP_SWAP_8 : PseudoInst<(outs GPR:$Rd, GPR:$status),
5963                             (ins GPR:$addr, GPR:$desired, GPR:$new),
5964                             NoItinerary, []>, Sched<[]>;
5965
5966 def CMP_SWAP_16 : PseudoInst<(outs GPR:$Rd, GPR:$status),
5967                              (ins GPR:$addr, GPR:$desired, GPR:$new),
5968                              NoItinerary, []>, Sched<[]>;
5969
5970 def CMP_SWAP_32 : PseudoInst<(outs GPR:$Rd, GPR:$status),
5971                              (ins GPR:$addr, GPR:$desired, GPR:$new),
5972                              NoItinerary, []>, Sched<[]>;
5973
5974 def CMP_SWAP_64 : PseudoInst<(outs GPRPair:$Rd, GPR:$status),
5975                              (ins GPR:$addr, GPRPair:$desired, GPRPair:$new),
5976                              NoItinerary, []>, Sched<[]>;
5977 }
5978
5979 def CompilerBarrier : PseudoInst<(outs), (ins i32imm:$ordering), NoItinerary,
5980                                  [(atomic_fence imm:$ordering, 0)]> {
5981   let hasSideEffects = 1;
5982   let Size = 0;
5983   let AsmString = "@ COMPILER BARRIER";
5984 }