contrib/llvm/lib/Target/ARM/ARMRegisterInfo.td

   1 //===-- ARMRegisterInfo.td - ARM Register defs -------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 include "ARMSystemRegister.td"
  11
  12 //===----------------------------------------------------------------------===//
  13 //  Declarations that describe the ARM register file
  14 //===----------------------------------------------------------------------===//
  15
  16 // Registers are identified with 4-bit ID numbers.
  17 class ARMReg<bits<16> Enc, string n, list<Register> subregs = []> : Register<n> {
  18   let HWEncoding = Enc;
  19   let Namespace = "ARM";
  20   let SubRegs = subregs;
  21   // All bits of ARM registers with sub-registers are covered by sub-registers.
  22   let CoveredBySubRegs = 1;
  23 }
  24
  25 class ARMFReg<bits<16> Enc, string n> : Register<n> {
  26   let HWEncoding = Enc;
  27   let Namespace = "ARM";
  28 }
  29
  30 // Subregister indices.
  31 let Namespace = "ARM" in {
  32 def qqsub_0 : SubRegIndex<256>;
  33 def qqsub_1 : SubRegIndex<256, 256>;
  34
  35 // Note: Code depends on these having consecutive numbers.
  36 def qsub_0 : SubRegIndex<128>;
  37 def qsub_1 : SubRegIndex<128, 128>;
  38 def qsub_2 : ComposedSubRegIndex<qqsub_1, qsub_0>;
  39 def qsub_3 : ComposedSubRegIndex<qqsub_1, qsub_1>;
  40
  41 def dsub_0 : SubRegIndex<64>;
  42 def dsub_1 : SubRegIndex<64, 64>;
  43 def dsub_2 : ComposedSubRegIndex<qsub_1, dsub_0>;
  44 def dsub_3 : ComposedSubRegIndex<qsub_1, dsub_1>;
  45 def dsub_4 : ComposedSubRegIndex<qsub_2, dsub_0>;
  46 def dsub_5 : ComposedSubRegIndex<qsub_2, dsub_1>;
  47 def dsub_6 : ComposedSubRegIndex<qsub_3, dsub_0>;
  48 def dsub_7 : ComposedSubRegIndex<qsub_3, dsub_1>;
  49
  50 def ssub_0  : SubRegIndex<32>;
  51 def ssub_1  : SubRegIndex<32, 32>;
  52 def ssub_2  : ComposedSubRegIndex<dsub_1, ssub_0>;
  53 def ssub_3  : ComposedSubRegIndex<dsub_1, ssub_1>;
  54 def ssub_4  : ComposedSubRegIndex<dsub_2, ssub_0>;
  55 def ssub_5  : ComposedSubRegIndex<dsub_2, ssub_1>;
  56 def ssub_6  : ComposedSubRegIndex<dsub_3, ssub_0>;
  57 def ssub_7  : ComposedSubRegIndex<dsub_3, ssub_1>;
  58 def ssub_8  : ComposedSubRegIndex<dsub_4, ssub_0>;
  59 def ssub_9  : ComposedSubRegIndex<dsub_4, ssub_1>;
  60 def ssub_10 : ComposedSubRegIndex<dsub_5, ssub_0>;
  61 def ssub_11 : ComposedSubRegIndex<dsub_5, ssub_1>;
  62 def ssub_12 : ComposedSubRegIndex<dsub_6, ssub_0>;
  63 def ssub_13 : ComposedSubRegIndex<dsub_6, ssub_1>;
  64
  65 def gsub_0 : SubRegIndex<32>;
  66 def gsub_1 : SubRegIndex<32, 32>;
  67 // Let TableGen synthesize the remaining 12 ssub_* indices.
  68 // We don't need to name them.
  69 }
  70
  71 // Integer registers
  72 def R0  : ARMReg< 0, "r0">,  DwarfRegNum<[0]>;
  73 def R1  : ARMReg< 1, "r1">,  DwarfRegNum<[1]>;
  74 def R2  : ARMReg< 2, "r2">,  DwarfRegNum<[2]>;
  75 def R3  : ARMReg< 3, "r3">,  DwarfRegNum<[3]>;
  76 def R4  : ARMReg< 4, "r4">,  DwarfRegNum<[4]>;
  77 def R5  : ARMReg< 5, "r5">,  DwarfRegNum<[5]>;
  78 def R6  : ARMReg< 6, "r6">,  DwarfRegNum<[6]>;
  79 def R7  : ARMReg< 7, "r7">,  DwarfRegNum<[7]>;
  80 // These require 32-bit instructions.
  81 let CostPerUse = 1 in {
  82 def R8  : ARMReg< 8, "r8">,  DwarfRegNum<[8]>;
  83 def R9  : ARMReg< 9, "r9">,  DwarfRegNum<[9]>;
  84 def R10 : ARMReg<10, "r10">, DwarfRegNum<[10]>;
  85 def R11 : ARMReg<11, "r11">, DwarfRegNum<[11]>;
  86 def R12 : ARMReg<12, "r12">, DwarfRegNum<[12]>;
  87 def SP  : ARMReg<13, "sp">,  DwarfRegNum<[13]>;
  88 def LR  : ARMReg<14, "lr">,  DwarfRegNum<[14]>;
  89 def PC  : ARMReg<15, "pc">,  DwarfRegNum<[15]>;
  90 }
  91
  92 // Float registers
  93 def S0  : ARMFReg< 0, "s0">;  def S1  : ARMFReg< 1, "s1">;
  94 def S2  : ARMFReg< 2, "s2">;  def S3  : ARMFReg< 3, "s3">;
  95 def S4  : ARMFReg< 4, "s4">;  def S5  : ARMFReg< 5, "s5">;
  96 def S6  : ARMFReg< 6, "s6">;  def S7  : ARMFReg< 7, "s7">;
  97 def S8  : ARMFReg< 8, "s8">;  def S9  : ARMFReg< 9, "s9">;
  98 def S10 : ARMFReg<10, "s10">; def S11 : ARMFReg<11, "s11">;
  99 def S12 : ARMFReg<12, "s12">; def S13 : ARMFReg<13, "s13">;
 100 def S14 : ARMFReg<14, "s14">; def S15 : ARMFReg<15, "s15">;
 101 def S16 : ARMFReg<16, "s16">; def S17 : ARMFReg<17, "s17">;
 102 def S18 : ARMFReg<18, "s18">; def S19 : ARMFReg<19, "s19">;
 103 def S20 : ARMFReg<20, "s20">; def S21 : ARMFReg<21, "s21">;
 104 def S22 : ARMFReg<22, "s22">; def S23 : ARMFReg<23, "s23">;
 105 def S24 : ARMFReg<24, "s24">; def S25 : ARMFReg<25, "s25">;
 106 def S26 : ARMFReg<26, "s26">; def S27 : ARMFReg<27, "s27">;
 107 def S28 : ARMFReg<28, "s28">; def S29 : ARMFReg<29, "s29">;
 108 def S30 : ARMFReg<30, "s30">; def S31 : ARMFReg<31, "s31">;
 109
 110 // Aliases of the F* registers used to hold 64-bit fp values (doubles)
 111 let SubRegIndices = [ssub_0, ssub_1] in {
 112 def D0  : ARMReg< 0,  "d0", [S0,   S1]>, DwarfRegNum<[256]>;
 113 def D1  : ARMReg< 1,  "d1", [S2,   S3]>, DwarfRegNum<[257]>;
 114 def D2  : ARMReg< 2,  "d2", [S4,   S5]>, DwarfRegNum<[258]>;
 115 def D3  : ARMReg< 3,  "d3", [S6,   S7]>, DwarfRegNum<[259]>;
 116 def D4  : ARMReg< 4,  "d4", [S8,   S9]>, DwarfRegNum<[260]>;
 117 def D5  : ARMReg< 5,  "d5", [S10, S11]>, DwarfRegNum<[261]>;
 118 def D6  : ARMReg< 6,  "d6", [S12, S13]>, DwarfRegNum<[262]>;
 119 def D7  : ARMReg< 7,  "d7", [S14, S15]>, DwarfRegNum<[263]>;
 120 def D8  : ARMReg< 8,  "d8", [S16, S17]>, DwarfRegNum<[264]>;
 121 def D9  : ARMReg< 9,  "d9", [S18, S19]>, DwarfRegNum<[265]>;
 122 def D10 : ARMReg<10, "d10", [S20, S21]>, DwarfRegNum<[266]>;
 123 def D11 : ARMReg<11, "d11", [S22, S23]>, DwarfRegNum<[267]>;
 124 def D12 : ARMReg<12, "d12", [S24, S25]>, DwarfRegNum<[268]>;
 125 def D13 : ARMReg<13, "d13", [S26, S27]>, DwarfRegNum<[269]>;
 126 def D14 : ARMReg<14, "d14", [S28, S29]>, DwarfRegNum<[270]>;
 127 def D15 : ARMReg<15, "d15", [S30, S31]>, DwarfRegNum<[271]>;
 128 }
 129
 130 // VFP3 defines 16 additional double registers
 131 def D16 : ARMFReg<16, "d16">, DwarfRegNum<[272]>;
 132 def D17 : ARMFReg<17, "d17">, DwarfRegNum<[273]>;
 133 def D18 : ARMFReg<18, "d18">, DwarfRegNum<[274]>;
 134 def D19 : ARMFReg<19, "d19">, DwarfRegNum<[275]>;
 135 def D20 : ARMFReg<20, "d20">, DwarfRegNum<[276]>;
 136 def D21 : ARMFReg<21, "d21">, DwarfRegNum<[277]>;
 137 def D22 : ARMFReg<22, "d22">, DwarfRegNum<[278]>;
 138 def D23 : ARMFReg<23, "d23">, DwarfRegNum<[279]>;
 139 def D24 : ARMFReg<24, "d24">, DwarfRegNum<[280]>;
 140 def D25 : ARMFReg<25, "d25">, DwarfRegNum<[281]>;
 141 def D26 : ARMFReg<26, "d26">, DwarfRegNum<[282]>;
 142 def D27 : ARMFReg<27, "d27">, DwarfRegNum<[283]>;
 143 def D28 : ARMFReg<28, "d28">, DwarfRegNum<[284]>;
 144 def D29 : ARMFReg<29, "d29">, DwarfRegNum<[285]>;
 145 def D30 : ARMFReg<30, "d30">, DwarfRegNum<[286]>;
 146 def D31 : ARMFReg<31, "d31">, DwarfRegNum<[287]>;
 147
 148 // Advanced SIMD (NEON) defines 16 quad-word aliases
 149 let SubRegIndices = [dsub_0, dsub_1] in {
 150 def Q0  : ARMReg< 0,  "q0", [D0,   D1]>;
 151 def Q1  : ARMReg< 1,  "q1", [D2,   D3]>;
 152 def Q2  : ARMReg< 2,  "q2", [D4,   D5]>;
 153 def Q3  : ARMReg< 3,  "q3", [D6,   D7]>;
 154 def Q4  : ARMReg< 4,  "q4", [D8,   D9]>;
 155 def Q5  : ARMReg< 5,  "q5", [D10, D11]>;
 156 def Q6  : ARMReg< 6,  "q6", [D12, D13]>;
 157 def Q7  : ARMReg< 7,  "q7", [D14, D15]>;
 158 }
 159 let SubRegIndices = [dsub_0, dsub_1] in {
 160 def Q8  : ARMReg< 8,  "q8", [D16, D17]>;
 161 def Q9  : ARMReg< 9,  "q9", [D18, D19]>;
 162 def Q10 : ARMReg<10, "q10", [D20, D21]>;
 163 def Q11 : ARMReg<11, "q11", [D22, D23]>;
 164 def Q12 : ARMReg<12, "q12", [D24, D25]>;
 165 def Q13 : ARMReg<13, "q13", [D26, D27]>;
 166 def Q14 : ARMReg<14, "q14", [D28, D29]>;
 167 def Q15 : ARMReg<15, "q15", [D30, D31]>;
 168 }
 169
 170 // Current Program Status Register.
 171 // We model fpscr with two registers: FPSCR models the control bits and will be
 172 // reserved. FPSCR_NZCV models the flag bits and will be unreserved. APSR_NZCV
 173 // models the APSR when it's accessed by some special instructions. In such cases
 174 // it has the same encoding as PC.
 175 def CPSR       : ARMReg<0,  "cpsr">;
 176 def APSR       : ARMReg<1,  "apsr">;
 177 def APSR_NZCV  : ARMReg<15, "apsr_nzcv">;
 178 def SPSR       : ARMReg<2,  "spsr">;
 179 def FPSCR      : ARMReg<3,  "fpscr">;
 180 def FPSCR_NZCV : ARMReg<3,  "fpscr_nzcv"> {
 181   let Aliases = [FPSCR];
 182 }
 183 def ITSTATE    : ARMReg<4, "itstate">;
 184
 185 // Special Registers - only available in privileged mode.
 186 def FPSID   : ARMReg<0,  "fpsid">;
 187 def MVFR2   : ARMReg<5,  "mvfr2">;
 188 def MVFR1   : ARMReg<6,  "mvfr1">;
 189 def MVFR0   : ARMReg<7,  "mvfr0">;
 190 def FPEXC   : ARMReg<8,  "fpexc">;
 191 def FPINST  : ARMReg<9,  "fpinst">;
 192 def FPINST2 : ARMReg<10, "fpinst2">;
 193
 194 // Register classes.
 195 //
 196 // pc  == Program Counter
 197 // lr  == Link Register
 198 // sp  == Stack Pointer
 199 // r12 == ip (scratch)
 200 // r7  == Frame Pointer (thumb-style backtraces)
 201 // r9  == May be reserved as Thread Register
 202 // r11 == Frame Pointer (arm-style backtraces)
 203 // r10 == Stack Limit
 204 //
 205 def GPR : RegisterClass<"ARM", [i32], 32, (add (sequence "R%u", 0, 12),
 206                                                SP, LR, PC)> {
 207   // Allocate LR as the first CSR since it is always saved anyway.
 208   // For Thumb1 mode, we don't want to allocate hi regs at all, as we don't
 209   // know how to spill them. If we make our prologue/epilogue code smarter at
 210   // some point, we can go back to using the above allocation orders for the
 211   // Thumb1 instructions that know how to use hi regs.
 212   let AltOrders = [(add LR, GPR), (trunc GPR, 8)];
 213   let AltOrderSelect = [{
 214       return 1 + MF.getSubtarget<ARMSubtarget>().isThumb1Only();
 215   }];
 216   let DiagnosticString = "operand must be a register in range [r0, r15]";
 217 }
 218
 219 // GPRs without the PC.  Some ARM instructions do not allow the PC in
 220 // certain operand slots, particularly as the destination.  Primarily
 221 // useful for disassembly.
 222 def GPRnopc : RegisterClass<"ARM", [i32], 32, (sub GPR, PC)> {
 223   let AltOrders = [(add LR, GPRnopc), (trunc GPRnopc, 8)];
 224   let AltOrderSelect = [{
 225       return 1 + MF.getSubtarget<ARMSubtarget>().isThumb1Only();
 226   }];
 227   let DiagnosticString = "operand must be a register in range [r0, r14]";
 228 }
 229
 230 // GPRs without the PC but with APSR. Some instructions allow accessing the
 231 // APSR, while actually encoding PC in the register field. This is useful
 232 // for assembly and disassembly only.
 233 def GPRwithAPSR : RegisterClass<"ARM", [i32], 32, (add (sub GPR, PC), APSR_NZCV)> {
 234   let AltOrders = [(add LR, GPRnopc), (trunc GPRnopc, 8)];
 235   let AltOrderSelect = [{
 236       return 1 + MF.getSubtarget<ARMSubtarget>().isThumb1Only();
 237   }];
 238   let DiagnosticString = "operand must be a register in range [r0, r14] or apsr_nzcv";
 239 }
 240
 241 // GPRsp - Only the SP is legal. Used by Thumb1 instructions that want the
 242 // implied SP argument list.
 243 // FIXME: It would be better to not use this at all and refactor the
 244 // instructions to not have SP an an explicit argument. That makes
 245 // frame index resolution a bit trickier, though.
 246 def GPRsp : RegisterClass<"ARM", [i32], 32, (add SP)> {
 247   let DiagnosticString = "operand must be a register sp";
 248 }
 249
 250 // restricted GPR register class. Many Thumb2 instructions allow the full
 251 // register range for operands, but have undefined behaviours when PC
 252 // or SP (R13 or R15) are used. The ARM ISA refers to these operands
 253 // via the BadReg() pseudo-code description.
 254 def rGPR : RegisterClass<"ARM", [i32], 32, (sub GPR, SP, PC)> {
 255   let AltOrders = [(add LR, rGPR), (trunc rGPR, 8)];
 256   let AltOrderSelect = [{
 257       return 1 + MF.getSubtarget<ARMSubtarget>().isThumb1Only();
 258   }];
 259   let DiagnosticType = "rGPR";
 260 }
 261
 262 // Thumb registers are R0-R7 normally. Some instructions can still use
 263 // the general GPR register class above (MOV, e.g.)
 264 def tGPR : RegisterClass<"ARM", [i32], 32, (trunc GPR, 8)> {
 265   let DiagnosticString = "operand must be a register in range [r0, r7]";
 266 }
 267
 268 // Thumb registers R0-R7 and the PC. Some instructions like TBB or THH allow
 269 // the PC to be used as a destination operand as well.
 270 def tGPRwithpc : RegisterClass<"ARM", [i32], 32, (add tGPR, PC)>;
 271
 272 // The high registers in thumb mode, R8-R15.
 273 def hGPR : RegisterClass<"ARM", [i32], 32, (sub GPR, tGPR)> {
 274   let DiagnosticString = "operand must be a register in range [r8, r15]";
 275 }
 276
 277 // For tail calls, we can't use callee-saved registers, as they are restored
 278 // to the saved value before the tail call, which would clobber a call address.
 279 // Note, getMinimalPhysRegClass(R0) returns tGPR because of the names of
 280 // this class and the preceding one(!)  This is what we want.
 281 def tcGPR : RegisterClass<"ARM", [i32], 32, (add R0, R1, R2, R3, R12)> {
 282   let AltOrders = [(and tcGPR, tGPR)];
 283   let AltOrderSelect = [{
 284       return MF.getSubtarget<ARMSubtarget>().isThumb1Only();
 285   }];
 286 }
 287
 288 // Condition code registers.
 289 def CCR : RegisterClass<"ARM", [i32], 32, (add CPSR)> {
 290   let CopyCost = -1;  // Don't allow copying of status registers.
 291   let isAllocatable = 0;
 292 }
 293
 294 // Scalar single precision floating point register class..
 295 // FIXME: Allocation order changed to s0, s2, ... or s0, s4, ... as a quick hack
 296 // to avoid partial-write dependencies on D or Q (depending on platform)
 297 // registers (S registers are renamed as portions of D/Q registers).
 298 def SPR : RegisterClass<"ARM", [f32], 32, (sequence "S%u", 0, 31)> {
 299   let AltOrders = [(add (decimate SPR, 2), SPR),
 300                    (add (decimate SPR, 4),
 301                         (decimate SPR, 2),
 302                         (decimate (rotl SPR, 1), 4),
 303                         (decimate (rotl SPR, 1), 2))];
 304   let AltOrderSelect = [{
 305     return 1 + MF.getSubtarget<ARMSubtarget>().useStride4VFPs(MF);
 306   }];
 307   let DiagnosticString = "operand must be a register in range [s0, s31]";
 308 }
 309
 310 def HPR : RegisterClass<"ARM", [f16], 32, (sequence "S%u", 0, 31)> {
 311   let AltOrders = [(add (decimate HPR, 2), SPR),
 312                    (add (decimate HPR, 4),
 313                         (decimate HPR, 2),
 314                         (decimate (rotl HPR, 1), 4),
 315                         (decimate (rotl HPR, 1), 2))];
 316   let AltOrderSelect = [{
 317     return 1 + MF.getSubtarget<ARMSubtarget>().useStride4VFPs(MF);
 318   }];
 319   let DiagnosticString = "operand must be a register in range [s0, s31]";
 320 }
 321
 322 // Subset of SPR which can be used as a source of NEON scalars for 16-bit
 323 // operations
 324 def SPR_8 : RegisterClass<"ARM", [f32], 32, (sequence "S%u", 0, 15)> {
 325   let DiagnosticString = "operand must be a register in range [s0, s15]";
 326 }
 327
 328 // Scalar double precision floating point / generic 64-bit vector register
 329 // class.
 330 // ARM requires only word alignment for double. It's more performant if it
 331 // is double-word alignment though.
 332 def DPR : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32, v4f16], 64,
 333                         (sequence "D%u", 0, 31)> {
 334   // Allocate non-VFP2 registers D16-D31 first, and prefer even registers on
 335   // Darwin platforms.
 336   let AltOrders = [(rotl DPR, 16),
 337                    (add (decimate (rotl DPR, 16), 2), (rotl DPR, 16))];
 338   let AltOrderSelect = [{
 339     return 1 + MF.getSubtarget<ARMSubtarget>().useStride4VFPs(MF);
 340   }];
 341   let DiagnosticType = "DPR";
 342 }
 343
 344 // Subset of DPR that are accessible with VFP2 (and so that also have
 345 // 32-bit SPR subregs).
 346 def DPR_VFP2 : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32, v4f16], 64,
 347                              (trunc DPR, 16)> {
 348   let DiagnosticString = "operand must be a register in range [d0, d15]";
 349 }
 350
 351 // Subset of DPR which can be used as a source of NEON scalars for 16-bit
 352 // operations
 353 def DPR_8 : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32, v4f16], 64,
 354                           (trunc DPR, 8)> {
 355   let DiagnosticString = "operand must be a register in range [d0, d7]";
 356 }
 357
 358 // Generic 128-bit vector register class.
 359 def QPR : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64, v8f16], 128,
 360                         (sequence "Q%u", 0, 15)> {
 361   // Allocate non-VFP2 aliases Q8-Q15 first.
 362   let AltOrders = [(rotl QPR, 8)];
 363   let AltOrderSelect = [{ return 1; }];
 364   let DiagnosticString = "operand must be a register in range [q0, q15]";
 365 }
 366
 367 // Subset of QPR that have 32-bit SPR subregs.
 368 def QPR_VFP2 : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],
 369                              128, (trunc QPR, 8)> {
 370   let DiagnosticString = "operand must be a register in range [q0, q7]";
 371 }
 372
 373 // Subset of QPR that have DPR_8 and SPR_8 subregs.
 374 def QPR_8 : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],
 375                            128, (trunc QPR, 4)> {
 376   let DiagnosticString = "operand must be a register in range [q0, q3]";
 377 }
 378
 379 // Pseudo-registers representing odd-even pairs of D registers. The even-odd
 380 // pairs are already represented by the Q registers.
 381 // These are needed by NEON instructions requiring two consecutive D registers.
 382 // There is no D31_D0 register as that is always an UNPREDICTABLE encoding.
 383 def TuplesOE2D : RegisterTuples<[dsub_0, dsub_1],
 384                                 [(decimate (shl DPR, 1), 2),
 385                                  (decimate (shl DPR, 2), 2)]>;
 386
 387 // Register class representing a pair of consecutive D registers.
 388 // Use the Q registers for the even-odd pairs.
 389 def DPair : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],
 390                           128, (interleave QPR, TuplesOE2D)> {
 391   // Allocate starting at non-VFP2 registers D16-D31 first.
 392   // Prefer even-odd pairs as they are easier to copy.
 393   let AltOrders = [(add (rotl QPR, 8), (rotl DPair, 16))];
 394   let AltOrderSelect = [{ return 1; }];
 395 }
 396
 397 // Pseudo-registers representing even-odd pairs of GPRs from R1 to R13/SP.
 398 // These are needed by instructions (e.g. ldrexd/strexd) requiring even-odd GPRs.
 399 def Tuples2R : RegisterTuples<[gsub_0, gsub_1],
 400                               [(add R0, R2, R4, R6, R8, R10, R12),
 401                                (add R1, R3, R5, R7, R9, R11, SP)]>;
 402
 403 // Register class representing a pair of even-odd GPRs.
 404 def GPRPair : RegisterClass<"ARM", [untyped], 64, (add Tuples2R)> {
 405   let Size = 64; // 2 x 32 bits, we have no predefined type of that size.
 406 }
 407
 408 // Pseudo-registers representing 3 consecutive D registers.
 409 def Tuples3D : RegisterTuples<[dsub_0, dsub_1, dsub_2],
 410                               [(shl DPR, 0),
 411                                (shl DPR, 1),
 412                                (shl DPR, 2)]>;
 413
 414 // 3 consecutive D registers.
 415 def DTriple : RegisterClass<"ARM", [untyped], 64, (add Tuples3D)> {
 416   let Size = 192; // 3 x 64 bits, we have no predefined type of that size.
 417 }
 418
 419 // Pseudo 256-bit registers to represent pairs of Q registers. These should
 420 // never be present in the emitted code.
 421 // These are used for NEON load / store instructions, e.g., vld4, vst3.
 422 def Tuples2Q : RegisterTuples<[qsub_0, qsub_1], [(shl QPR, 0), (shl QPR, 1)]>;
 423
 424 // Pseudo 256-bit vector register class to model pairs of Q registers
 425 // (4 consecutive D registers).
 426 def QQPR : RegisterClass<"ARM", [v4i64], 256, (add Tuples2Q)> {
 427   // Allocate non-VFP2 aliases first.
 428   let AltOrders = [(rotl QQPR, 8)];
 429   let AltOrderSelect = [{ return 1; }];
 430 }
 431
 432 // Tuples of 4 D regs that isn't also a pair of Q regs.
 433 def TuplesOE4D : RegisterTuples<[dsub_0, dsub_1, dsub_2, dsub_3],
 434                                 [(decimate (shl DPR, 1), 2),
 435                                  (decimate (shl DPR, 2), 2),
 436                                  (decimate (shl DPR, 3), 2),
 437                                  (decimate (shl DPR, 4), 2)]>;
 438
 439 // 4 consecutive D registers.
 440 def DQuad : RegisterClass<"ARM", [v4i64], 256,
 441                           (interleave Tuples2Q, TuplesOE4D)>;
 442
 443 // Pseudo 512-bit registers to represent four consecutive Q registers.
 444 def Tuples2QQ : RegisterTuples<[qqsub_0, qqsub_1],
 445                                [(shl QQPR, 0), (shl QQPR, 2)]>;
 446
 447 // Pseudo 512-bit vector register class to model 4 consecutive Q registers
 448 // (8 consecutive D registers).
 449 def QQQQPR : RegisterClass<"ARM", [v8i64], 256, (add Tuples2QQ)> {
 450   // Allocate non-VFP2 aliases first.
 451   let AltOrders = [(rotl QQQQPR, 8)];
 452   let AltOrderSelect = [{ return 1; }];
 453 }
 454
 455
 456 // Pseudo-registers representing 2-spaced consecutive D registers.
 457 def Tuples2DSpc : RegisterTuples<[dsub_0, dsub_2],
 458                                  [(shl DPR, 0),
 459                                   (shl DPR, 2)]>;
 460
 461 // Spaced pairs of D registers.
 462 def DPairSpc : RegisterClass<"ARM", [v2i64], 64, (add Tuples2DSpc)>;
 463
 464 def Tuples3DSpc : RegisterTuples<[dsub_0, dsub_2, dsub_4],
 465                                  [(shl DPR, 0),
 466                                   (shl DPR, 2),
 467                                   (shl DPR, 4)]>;
 468
 469 // Spaced triples of D registers.
 470 def DTripleSpc : RegisterClass<"ARM", [untyped], 64, (add Tuples3DSpc)> {
 471   let Size = 192; // 3 x 64 bits, we have no predefined type of that size.
 472 }
 473
 474 def Tuples4DSpc : RegisterTuples<[dsub_0, dsub_2, dsub_4, dsub_6],
 475                                  [(shl DPR, 0),
 476                                   (shl DPR, 2),
 477                                   (shl DPR, 4),
 478                                   (shl DPR, 6)]>;
 479
 480 // Spaced quads of D registers.
 481 def DQuadSpc : RegisterClass<"ARM", [v4i64], 64, (add Tuples3DSpc)>;