contrib/llvm/lib/Target/ARM/ARMTargetTransformInfo.cpp

   1 //===-- ARMTargetTransformInfo.cpp - ARM specific TTI ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 #include "ARMTargetTransformInfo.h"
  11 #include "llvm/Support/Debug.h"
  12 #include "llvm/Target/CostTable.h"
  13 #include "llvm/Target/TargetLowering.h"
  14 using namespace llvm;
  15
  16 #define DEBUG_TYPE "armtti"
  17
  18 int ARMTTIImpl::getIntImmCost(const APInt &Imm, Type *Ty) {
  19   assert(Ty->isIntegerTy());
  20
  21  unsigned Bits = Ty->getPrimitiveSizeInBits();
  22  if (Bits == 0 || Imm.getActiveBits() >= 64)
  23    return 4;
  24
  25   int64_t SImmVal = Imm.getSExtValue();
  26   uint64_t ZImmVal = Imm.getZExtValue();
  27   if (!ST->isThumb()) {
  28     if ((SImmVal >= 0 && SImmVal < 65536) ||
  29         (ARM_AM::getSOImmVal(ZImmVal) != -1) ||
  30         (ARM_AM::getSOImmVal(~ZImmVal) != -1))
  31       return 1;
  32     return ST->hasV6T2Ops() ? 2 : 3;
  33   }
  34   if (ST->isThumb2()) {
  35     if ((SImmVal >= 0 && SImmVal < 65536) ||
  36         (ARM_AM::getT2SOImmVal(ZImmVal) != -1) ||
  37         (ARM_AM::getT2SOImmVal(~ZImmVal) != -1))
  38       return 1;
  39     return ST->hasV6T2Ops() ? 2 : 3;
  40   }
  41   // Thumb1.
  42   if (SImmVal >= 0 && SImmVal < 256)
  43     return 1;
  44   if ((~SImmVal < 256) || ARM_AM::isThumbImmShiftedVal(ZImmVal))
  45     return 2;
  46   // Load from constantpool.
  47   return 3;
  48 }
  49
  50
  51 // Constants smaller than 256 fit in the immediate field of
  52 // Thumb1 instructions so we return a zero cost and 1 otherwise.
  53 int ARMTTIImpl::getIntImmCodeSizeCost(unsigned Opcode, unsigned Idx,
  54                                       const APInt &Imm, Type *Ty) {
  55   if (Imm.isNonNegative() && Imm.getLimitedValue() < 256)
  56     return 0;
  57
  58   return 1;
  59 }
  60
  61 int ARMTTIImpl::getIntImmCost(unsigned Opcode, unsigned Idx, const APInt &Imm,
  62                               Type *Ty) {
  63   // Division by a constant can be turned into multiplication, but only if we
  64   // know it's constant. So it's not so much that the immediate is cheap (it's
  65   // not), but that the alternative is worse.
  66   // FIXME: this is probably unneeded with GlobalISel.
  67   if ((Opcode == Instruction::SDiv || Opcode == Instruction::UDiv ||
  68        Opcode == Instruction::SRem || Opcode == Instruction::URem) &&
  69       Idx == 1)
  70     return 0;
  71
  72   if (Opcode == Instruction::And)
  73       // Conversion to BIC is free, and means we can use ~Imm instead.
  74       return std::min(getIntImmCost(Imm, Ty), getIntImmCost(~Imm, Ty));
  75
  76   if (Opcode == Instruction::Add)
  77     // Conversion to SUB is free, and means we can use -Imm instead.
  78     return std::min(getIntImmCost(Imm, Ty), getIntImmCost(-Imm, Ty));
  79
  80   if (Opcode == Instruction::ICmp && Imm.isNegative() &&
  81       Ty->getIntegerBitWidth() == 32) {
  82     int64_t NegImm = -Imm.getSExtValue();
  83     if (ST->isThumb2() && NegImm < 1<<12)
  84       // icmp X, #-C -> cmn X, #C
  85       return 0;
  86     if (ST->isThumb() && NegImm < 1<<8)
  87       // icmp X, #-C -> adds X, #C
  88       return 0;
  89   }
  90
  91   return getIntImmCost(Imm, Ty);
  92 }
  93
  94
  95 int ARMTTIImpl::getCastInstrCost(unsigned Opcode, Type *Dst, Type *Src,
  96                                  const Instruction *I) {
  97   int ISD = TLI->InstructionOpcodeToISD(Opcode);
  98   assert(ISD && "Invalid opcode");
  99
 100   // Single to/from double precision conversions.
 101   static const CostTblEntry NEONFltDblTbl[] = {
 102     // Vector fptrunc/fpext conversions.
 103     { ISD::FP_ROUND,   MVT::v2f64, 2 },
 104     { ISD::FP_EXTEND,  MVT::v2f32, 2 },
 105     { ISD::FP_EXTEND,  MVT::v4f32, 4 }
 106   };
 107
 108   if (Src->isVectorTy() && ST->hasNEON() && (ISD == ISD::FP_ROUND ||
 109                                           ISD == ISD::FP_EXTEND)) {
 110     std::pair<int, MVT> LT = TLI->getTypeLegalizationCost(DL, Src);
 111     if (const auto *Entry = CostTableLookup(NEONFltDblTbl, ISD, LT.second))
 112       return LT.first * Entry->Cost;
 113   }
 114
 115   EVT SrcTy = TLI->getValueType(DL, Src);
 116   EVT DstTy = TLI->getValueType(DL, Dst);
 117
 118   if (!SrcTy.isSimple() || !DstTy.isSimple())
 119     return BaseT::getCastInstrCost(Opcode, Dst, Src);
 120
 121   // Some arithmetic, load and store operations have specific instructions
 122   // to cast up/down their types automatically at no extra cost.
 123   // TODO: Get these tables to know at least what the related operations are.
 124   static const TypeConversionCostTblEntry NEONVectorConversionTbl[] = {
 125     { ISD::SIGN_EXTEND, MVT::v4i32, MVT::v4i16, 0 },
 126     { ISD::ZERO_EXTEND, MVT::v4i32, MVT::v4i16, 0 },
 127     { ISD::SIGN_EXTEND, MVT::v2i64, MVT::v2i32, 1 },
 128     { ISD::ZERO_EXTEND, MVT::v2i64, MVT::v2i32, 1 },
 129     { ISD::TRUNCATE,    MVT::v4i32, MVT::v4i64, 0 },
 130     { ISD::TRUNCATE,    MVT::v4i16, MVT::v4i32, 1 },
 131
 132     // The number of vmovl instructions for the extension.
 133     { ISD::SIGN_EXTEND, MVT::v4i64, MVT::v4i16, 3 },
 134     { ISD::ZERO_EXTEND, MVT::v4i64, MVT::v4i16, 3 },
 135     { ISD::SIGN_EXTEND, MVT::v8i32, MVT::v8i8, 3 },
 136     { ISD::ZERO_EXTEND, MVT::v8i32, MVT::v8i8, 3 },
 137     { ISD::SIGN_EXTEND, MVT::v8i64, MVT::v8i8, 7 },
 138     { ISD::ZERO_EXTEND, MVT::v8i64, MVT::v8i8, 7 },
 139     { ISD::SIGN_EXTEND, MVT::v8i64, MVT::v8i16, 6 },
 140     { ISD::ZERO_EXTEND, MVT::v8i64, MVT::v8i16, 6 },
 141     { ISD::SIGN_EXTEND, MVT::v16i32, MVT::v16i8, 6 },
 142     { ISD::ZERO_EXTEND, MVT::v16i32, MVT::v16i8, 6 },
 143
 144     // Operations that we legalize using splitting.
 145     { ISD::TRUNCATE,    MVT::v16i8, MVT::v16i32, 6 },
 146     { ISD::TRUNCATE,    MVT::v8i8, MVT::v8i32, 3 },
 147
 148     // Vector float <-> i32 conversions.
 149     { ISD::SINT_TO_FP,  MVT::v4f32, MVT::v4i32, 1 },
 150     { ISD::UINT_TO_FP,  MVT::v4f32, MVT::v4i32, 1 },
 151
 152     { ISD::SINT_TO_FP,  MVT::v2f32, MVT::v2i8, 3 },
 153     { ISD::UINT_TO_FP,  MVT::v2f32, MVT::v2i8, 3 },
 154     { ISD::SINT_TO_FP,  MVT::v2f32, MVT::v2i16, 2 },
 155     { ISD::UINT_TO_FP,  MVT::v2f32, MVT::v2i16, 2 },
 156     { ISD::SINT_TO_FP,  MVT::v2f32, MVT::v2i32, 1 },
 157     { ISD::UINT_TO_FP,  MVT::v2f32, MVT::v2i32, 1 },
 158     { ISD::SINT_TO_FP,  MVT::v4f32, MVT::v4i1, 3 },
 159     { ISD::UINT_TO_FP,  MVT::v4f32, MVT::v4i1, 3 },
 160     { ISD::SINT_TO_FP,  MVT::v4f32, MVT::v4i8, 3 },
 161     { ISD::UINT_TO_FP,  MVT::v4f32, MVT::v4i8, 3 },
 162     { ISD::SINT_TO_FP,  MVT::v4f32, MVT::v4i16, 2 },
 163     { ISD::UINT_TO_FP,  MVT::v4f32, MVT::v4i16, 2 },
 164     { ISD::SINT_TO_FP,  MVT::v8f32, MVT::v8i16, 4 },
 165     { ISD::UINT_TO_FP,  MVT::v8f32, MVT::v8i16, 4 },
 166     { ISD::SINT_TO_FP,  MVT::v8f32, MVT::v8i32, 2 },
 167     { ISD::UINT_TO_FP,  MVT::v8f32, MVT::v8i32, 2 },
 168     { ISD::SINT_TO_FP,  MVT::v16f32, MVT::v16i16, 8 },
 169     { ISD::UINT_TO_FP,  MVT::v16f32, MVT::v16i16, 8 },
 170     { ISD::SINT_TO_FP,  MVT::v16f32, MVT::v16i32, 4 },
 171     { ISD::UINT_TO_FP,  MVT::v16f32, MVT::v16i32, 4 },
 172
 173     { ISD::FP_TO_SINT,  MVT::v4i32, MVT::v4f32, 1 },
 174     { ISD::FP_TO_UINT,  MVT::v4i32, MVT::v4f32, 1 },
 175     { ISD::FP_TO_SINT,  MVT::v4i8, MVT::v4f32, 3 },
 176     { ISD::FP_TO_UINT,  MVT::v4i8, MVT::v4f32, 3 },
 177     { ISD::FP_TO_SINT,  MVT::v4i16, MVT::v4f32, 2 },
 178     { ISD::FP_TO_UINT,  MVT::v4i16, MVT::v4f32, 2 },
 179
 180     // Vector double <-> i32 conversions.
 181     { ISD::SINT_TO_FP,  MVT::v2f64, MVT::v2i32, 2 },
 182     { ISD::UINT_TO_FP,  MVT::v2f64, MVT::v2i32, 2 },
 183
 184     { ISD::SINT_TO_FP,  MVT::v2f64, MVT::v2i8, 4 },
 185     { ISD::UINT_TO_FP,  MVT::v2f64, MVT::v2i8, 4 },
 186     { ISD::SINT_TO_FP,  MVT::v2f64, MVT::v2i16, 3 },
 187     { ISD::UINT_TO_FP,  MVT::v2f64, MVT::v2i16, 3 },
 188     { ISD::SINT_TO_FP,  MVT::v2f64, MVT::v2i32, 2 },
 189     { ISD::UINT_TO_FP,  MVT::v2f64, MVT::v2i32, 2 },
 190
 191     { ISD::FP_TO_SINT,  MVT::v2i32, MVT::v2f64, 2 },
 192     { ISD::FP_TO_UINT,  MVT::v2i32, MVT::v2f64, 2 },
 193     { ISD::FP_TO_SINT,  MVT::v8i16, MVT::v8f32, 4 },
 194     { ISD::FP_TO_UINT,  MVT::v8i16, MVT::v8f32, 4 },
 195     { ISD::FP_TO_SINT,  MVT::v16i16, MVT::v16f32, 8 },
 196     { ISD::FP_TO_UINT,  MVT::v16i16, MVT::v16f32, 8 }
 197   };
 198
 199   if (SrcTy.isVector() && ST->hasNEON()) {
 200     if (const auto *Entry = ConvertCostTableLookup(NEONVectorConversionTbl, ISD,
 201                                                    DstTy.getSimpleVT(),
 202                                                    SrcTy.getSimpleVT()))
 203       return Entry->Cost;
 204   }
 205
 206   // Scalar float to integer conversions.
 207   static const TypeConversionCostTblEntry NEONFloatConversionTbl[] = {
 208     { ISD::FP_TO_SINT,  MVT::i1, MVT::f32, 2 },
 209     { ISD::FP_TO_UINT,  MVT::i1, MVT::f32, 2 },
 210     { ISD::FP_TO_SINT,  MVT::i1, MVT::f64, 2 },
 211     { ISD::FP_TO_UINT,  MVT::i1, MVT::f64, 2 },
 212     { ISD::FP_TO_SINT,  MVT::i8, MVT::f32, 2 },
 213     { ISD::FP_TO_UINT,  MVT::i8, MVT::f32, 2 },
 214     { ISD::FP_TO_SINT,  MVT::i8, MVT::f64, 2 },
 215     { ISD::FP_TO_UINT,  MVT::i8, MVT::f64, 2 },
 216     { ISD::FP_TO_SINT,  MVT::i16, MVT::f32, 2 },
 217     { ISD::FP_TO_UINT,  MVT::i16, MVT::f32, 2 },
 218     { ISD::FP_TO_SINT,  MVT::i16, MVT::f64, 2 },
 219     { ISD::FP_TO_UINT,  MVT::i16, MVT::f64, 2 },
 220     { ISD::FP_TO_SINT,  MVT::i32, MVT::f32, 2 },
 221     { ISD::FP_TO_UINT,  MVT::i32, MVT::f32, 2 },
 222     { ISD::FP_TO_SINT,  MVT::i32, MVT::f64, 2 },
 223     { ISD::FP_TO_UINT,  MVT::i32, MVT::f64, 2 },
 224     { ISD::FP_TO_SINT,  MVT::i64, MVT::f32, 10 },
 225     { ISD::FP_TO_UINT,  MVT::i64, MVT::f32, 10 },
 226     { ISD::FP_TO_SINT,  MVT::i64, MVT::f64, 10 },
 227     { ISD::FP_TO_UINT,  MVT::i64, MVT::f64, 10 }
 228   };
 229   if (SrcTy.isFloatingPoint() && ST->hasNEON()) {
 230     if (const auto *Entry = ConvertCostTableLookup(NEONFloatConversionTbl, ISD,
 231                                                    DstTy.getSimpleVT(),
 232                                                    SrcTy.getSimpleVT()))
 233       return Entry->Cost;
 234   }
 235
 236   // Scalar integer to float conversions.
 237   static const TypeConversionCostTblEntry NEONIntegerConversionTbl[] = {
 238     { ISD::SINT_TO_FP,  MVT::f32, MVT::i1, 2 },
 239     { ISD::UINT_TO_FP,  MVT::f32, MVT::i1, 2 },
 240     { ISD::SINT_TO_FP,  MVT::f64, MVT::i1, 2 },
 241     { ISD::UINT_TO_FP,  MVT::f64, MVT::i1, 2 },
 242     { ISD::SINT_TO_FP,  MVT::f32, MVT::i8, 2 },
 243     { ISD::UINT_TO_FP,  MVT::f32, MVT::i8, 2 },
 244     { ISD::SINT_TO_FP,  MVT::f64, MVT::i8, 2 },
 245     { ISD::UINT_TO_FP,  MVT::f64, MVT::i8, 2 },
 246     { ISD::SINT_TO_FP,  MVT::f32, MVT::i16, 2 },
 247     { ISD::UINT_TO_FP,  MVT::f32, MVT::i16, 2 },
 248     { ISD::SINT_TO_FP,  MVT::f64, MVT::i16, 2 },
 249     { ISD::UINT_TO_FP,  MVT::f64, MVT::i16, 2 },
 250     { ISD::SINT_TO_FP,  MVT::f32, MVT::i32, 2 },
 251     { ISD::UINT_TO_FP,  MVT::f32, MVT::i32, 2 },
 252     { ISD::SINT_TO_FP,  MVT::f64, MVT::i32, 2 },
 253     { ISD::UINT_TO_FP,  MVT::f64, MVT::i32, 2 },
 254     { ISD::SINT_TO_FP,  MVT::f32, MVT::i64, 10 },
 255     { ISD::UINT_TO_FP,  MVT::f32, MVT::i64, 10 },
 256     { ISD::SINT_TO_FP,  MVT::f64, MVT::i64, 10 },
 257     { ISD::UINT_TO_FP,  MVT::f64, MVT::i64, 10 }
 258   };
 259
 260   if (SrcTy.isInteger() && ST->hasNEON()) {
 261     if (const auto *Entry = ConvertCostTableLookup(NEONIntegerConversionTbl,
 262                                                    ISD, DstTy.getSimpleVT(),
 263                                                    SrcTy.getSimpleVT()))
 264       return Entry->Cost;
 265   }
 266
 267   // Scalar integer conversion costs.
 268   static const TypeConversionCostTblEntry ARMIntegerConversionTbl[] = {
 269     // i16 -> i64 requires two dependent operations.
 270     { ISD::SIGN_EXTEND, MVT::i64, MVT::i16, 2 },
 271
 272     // Truncates on i64 are assumed to be free.
 273     { ISD::TRUNCATE,    MVT::i32, MVT::i64, 0 },
 274     { ISD::TRUNCATE,    MVT::i16, MVT::i64, 0 },
 275     { ISD::TRUNCATE,    MVT::i8,  MVT::i64, 0 },
 276     { ISD::TRUNCATE,    MVT::i1,  MVT::i64, 0 }
 277   };
 278
 279   if (SrcTy.isInteger()) {
 280     if (const auto *Entry = ConvertCostTableLookup(ARMIntegerConversionTbl, ISD,
 281                                                    DstTy.getSimpleVT(),
 282                                                    SrcTy.getSimpleVT()))
 283       return Entry->Cost;
 284   }
 285
 286   return BaseT::getCastInstrCost(Opcode, Dst, Src);
 287 }
 288
 289 int ARMTTIImpl::getVectorInstrCost(unsigned Opcode, Type *ValTy,
 290                                    unsigned Index) {
 291   // Penalize inserting into an D-subregister. We end up with a three times
 292   // lower estimated throughput on swift.
 293   if (ST->hasSlowLoadDSubregister() && Opcode == Instruction::InsertElement &&
 294       ValTy->isVectorTy() && ValTy->getScalarSizeInBits() <= 32)
 295     return 3;
 296
 297   if ((Opcode == Instruction::InsertElement ||
 298        Opcode == Instruction::ExtractElement)) {
 299     // Cross-class copies are expensive on many microarchitectures,
 300     // so assume they are expensive by default.
 301     if (ValTy->getVectorElementType()->isIntegerTy())
 302       return 3;
 303
 304     // Even if it's not a cross class copy, this likely leads to mixing
 305     // of NEON and VFP code and should be therefore penalized.
 306     if (ValTy->isVectorTy() &&
 307         ValTy->getScalarSizeInBits() <= 32)
 308       return std::max(BaseT::getVectorInstrCost(Opcode, ValTy, Index), 2U);
 309   }
 310
 311   return BaseT::getVectorInstrCost(Opcode, ValTy, Index);
 312 }
 313
 314 int ARMTTIImpl::getCmpSelInstrCost(unsigned Opcode, Type *ValTy, Type *CondTy,
 315                                    const Instruction *I) {
 316
 317   int ISD = TLI->InstructionOpcodeToISD(Opcode);
 318   // On NEON a a vector select gets lowered to vbsl.
 319   if (ST->hasNEON() && ValTy->isVectorTy() && ISD == ISD::SELECT) {
 320     // Lowering of some vector selects is currently far from perfect.
 321     static const TypeConversionCostTblEntry NEONVectorSelectTbl[] = {
 322       { ISD::SELECT, MVT::v4i1, MVT::v4i64, 4*4 + 1*2 + 1 },
 323       { ISD::SELECT, MVT::v8i1, MVT::v8i64, 50 },
 324       { ISD::SELECT, MVT::v16i1, MVT::v16i64, 100 }
 325     };
 326
 327     EVT SelCondTy = TLI->getValueType(DL, CondTy);
 328     EVT SelValTy = TLI->getValueType(DL, ValTy);
 329     if (SelCondTy.isSimple() && SelValTy.isSimple()) {
 330       if (const auto *Entry = ConvertCostTableLookup(NEONVectorSelectTbl, ISD,
 331                                                      SelCondTy.getSimpleVT(),
 332                                                      SelValTy.getSimpleVT()))
 333         return Entry->Cost;
 334     }
 335
 336     std::pair<int, MVT> LT = TLI->getTypeLegalizationCost(DL, ValTy);
 337     return LT.first;
 338   }
 339
 340   return BaseT::getCmpSelInstrCost(Opcode, ValTy, CondTy, I);
 341 }
 342
 343 int ARMTTIImpl::getAddressComputationCost(Type *Ty, ScalarEvolution *SE,
 344                                           const SCEV *Ptr) {
 345   // Address computations in vectorized code with non-consecutive addresses will
 346   // likely result in more instructions compared to scalar code where the
 347   // computation can more often be merged into the index mode. The resulting
 348   // extra micro-ops can significantly decrease throughput.
 349   unsigned NumVectorInstToHideOverhead = 10;
 350   int MaxMergeDistance = 64;
 351
 352   if (Ty->isVectorTy() && SE &&
 353       !BaseT::isConstantStridedAccessLessThan(SE, Ptr, MaxMergeDistance + 1))
 354     return NumVectorInstToHideOverhead;
 355
 356   // In many cases the address computation is not merged into the instruction
 357   // addressing mode.
 358   return 1;
 359 }
 360
 361 int ARMTTIImpl::getFPOpCost(Type *Ty) {
 362   // Use similar logic that's in ARMISelLowering:
 363   // Any ARM CPU with VFP2 has floating point, but Thumb1 didn't have access
 364   // to VFP.
 365
 366   if (ST->hasVFP2() && !ST->isThumb1Only()) {
 367     if (Ty->isFloatTy()) {
 368       return TargetTransformInfo::TCC_Basic;
 369     }
 370
 371     if (Ty->isDoubleTy()) {
 372       return ST->isFPOnlySP() ? TargetTransformInfo::TCC_Expensive :
 373         TargetTransformInfo::TCC_Basic;
 374     }
 375   }
 376
 377   return TargetTransformInfo::TCC_Expensive;
 378 }
 379
 380 int ARMTTIImpl::getShuffleCost(TTI::ShuffleKind Kind, Type *Tp, int Index,
 381                                Type *SubTp) {
 382   // We only handle costs of reverse and alternate shuffles for now.
 383   if (Kind != TTI::SK_Reverse && Kind != TTI::SK_Alternate)
 384     return BaseT::getShuffleCost(Kind, Tp, Index, SubTp);
 385
 386   if (Kind == TTI::SK_Reverse) {
 387     static const CostTblEntry NEONShuffleTbl[] = {
 388         // Reverse shuffle cost one instruction if we are shuffling within a
 389         // double word (vrev) or two if we shuffle a quad word (vrev, vext).
 390         {ISD::VECTOR_SHUFFLE, MVT::v2i32, 1},
 391         {ISD::VECTOR_SHUFFLE, MVT::v2f32, 1},
 392         {ISD::VECTOR_SHUFFLE, MVT::v2i64, 1},
 393         {ISD::VECTOR_SHUFFLE, MVT::v2f64, 1},
 394
 395         {ISD::VECTOR_SHUFFLE, MVT::v4i32, 2},
 396         {ISD::VECTOR_SHUFFLE, MVT::v4f32, 2},
 397         {ISD::VECTOR_SHUFFLE, MVT::v8i16, 2},
 398         {ISD::VECTOR_SHUFFLE, MVT::v16i8, 2}};
 399
 400     std::pair<int, MVT> LT = TLI->getTypeLegalizationCost(DL, Tp);
 401
 402     if (const auto *Entry = CostTableLookup(NEONShuffleTbl, ISD::VECTOR_SHUFFLE,
 403                                             LT.second))
 404       return LT.first * Entry->Cost;
 405
 406     return BaseT::getShuffleCost(Kind, Tp, Index, SubTp);
 407   }
 408   if (Kind == TTI::SK_Alternate) {
 409     static const CostTblEntry NEONAltShuffleTbl[] = {
 410         // Alt shuffle cost table for ARM. Cost is the number of instructions
 411         // required to create the shuffled vector.
 412
 413         {ISD::VECTOR_SHUFFLE, MVT::v2f32, 1},
 414         {ISD::VECTOR_SHUFFLE, MVT::v2i64, 1},
 415         {ISD::VECTOR_SHUFFLE, MVT::v2f64, 1},
 416         {ISD::VECTOR_SHUFFLE, MVT::v2i32, 1},
 417
 418         {ISD::VECTOR_SHUFFLE, MVT::v4i32, 2},
 419         {ISD::VECTOR_SHUFFLE, MVT::v4f32, 2},
 420         {ISD::VECTOR_SHUFFLE, MVT::v4i16, 2},
 421
 422         {ISD::VECTOR_SHUFFLE, MVT::v8i16, 16},
 423
 424         {ISD::VECTOR_SHUFFLE, MVT::v16i8, 32}};
 425
 426     std::pair<int, MVT> LT = TLI->getTypeLegalizationCost(DL, Tp);
 427     if (const auto *Entry = CostTableLookup(NEONAltShuffleTbl,
 428                                             ISD::VECTOR_SHUFFLE, LT.second))
 429       return LT.first * Entry->Cost;
 430     return BaseT::getShuffleCost(Kind, Tp, Index, SubTp);
 431   }
 432   return BaseT::getShuffleCost(Kind, Tp, Index, SubTp);
 433 }
 434
 435 int ARMTTIImpl::getArithmeticInstrCost(
 436     unsigned Opcode, Type *Ty, TTI::OperandValueKind Op1Info,
 437     TTI::OperandValueKind Op2Info, TTI::OperandValueProperties Opd1PropInfo,
 438     TTI::OperandValueProperties Opd2PropInfo,
 439     ArrayRef<const Value *> Args) {
 440
 441   int ISDOpcode = TLI->InstructionOpcodeToISD(Opcode);
 442   std::pair<int, MVT> LT = TLI->getTypeLegalizationCost(DL, Ty);
 443
 444   const unsigned FunctionCallDivCost = 20;
 445   const unsigned ReciprocalDivCost = 10;
 446   static const CostTblEntry CostTbl[] = {
 447     // Division.
 448     // These costs are somewhat random. Choose a cost of 20 to indicate that
 449     // vectorizing devision (added function call) is going to be very expensive.
 450     // Double registers types.
 451     { ISD::SDIV, MVT::v1i64, 1 * FunctionCallDivCost},
 452     { ISD::UDIV, MVT::v1i64, 1 * FunctionCallDivCost},
 453     { ISD::SREM, MVT::v1i64, 1 * FunctionCallDivCost},
 454     { ISD::UREM, MVT::v1i64, 1 * FunctionCallDivCost},
 455     { ISD::SDIV, MVT::v2i32, 2 * FunctionCallDivCost},
 456     { ISD::UDIV, MVT::v2i32, 2 * FunctionCallDivCost},
 457     { ISD::SREM, MVT::v2i32, 2 * FunctionCallDivCost},
 458     { ISD::UREM, MVT::v2i32, 2 * FunctionCallDivCost},
 459     { ISD::SDIV, MVT::v4i16,     ReciprocalDivCost},
 460     { ISD::UDIV, MVT::v4i16,     ReciprocalDivCost},
 461     { ISD::SREM, MVT::v4i16, 4 * FunctionCallDivCost},
 462     { ISD::UREM, MVT::v4i16, 4 * FunctionCallDivCost},
 463     { ISD::SDIV, MVT::v8i8,      ReciprocalDivCost},
 464     { ISD::UDIV, MVT::v8i8,      ReciprocalDivCost},
 465     { ISD::SREM, MVT::v8i8,  8 * FunctionCallDivCost},
 466     { ISD::UREM, MVT::v8i8,  8 * FunctionCallDivCost},
 467     // Quad register types.
 468     { ISD::SDIV, MVT::v2i64, 2 * FunctionCallDivCost},
 469     { ISD::UDIV, MVT::v2i64, 2 * FunctionCallDivCost},
 470     { ISD::SREM, MVT::v2i64, 2 * FunctionCallDivCost},
 471     { ISD::UREM, MVT::v2i64, 2 * FunctionCallDivCost},
 472     { ISD::SDIV, MVT::v4i32, 4 * FunctionCallDivCost},
 473     { ISD::UDIV, MVT::v4i32, 4 * FunctionCallDivCost},
 474     { ISD::SREM, MVT::v4i32, 4 * FunctionCallDivCost},
 475     { ISD::UREM, MVT::v4i32, 4 * FunctionCallDivCost},
 476     { ISD::SDIV, MVT::v8i16, 8 * FunctionCallDivCost},
 477     { ISD::UDIV, MVT::v8i16, 8 * FunctionCallDivCost},
 478     { ISD::SREM, MVT::v8i16, 8 * FunctionCallDivCost},
 479     { ISD::UREM, MVT::v8i16, 8 * FunctionCallDivCost},
 480     { ISD::SDIV, MVT::v16i8, 16 * FunctionCallDivCost},
 481     { ISD::UDIV, MVT::v16i8, 16 * FunctionCallDivCost},
 482     { ISD::SREM, MVT::v16i8, 16 * FunctionCallDivCost},
 483     { ISD::UREM, MVT::v16i8, 16 * FunctionCallDivCost},
 484     // Multiplication.
 485   };
 486
 487   if (ST->hasNEON())
 488     if (const auto *Entry = CostTableLookup(CostTbl, ISDOpcode, LT.second))
 489       return LT.first * Entry->Cost;
 490
 491   int Cost = BaseT::getArithmeticInstrCost(Opcode, Ty, Op1Info, Op2Info,
 492                                            Opd1PropInfo, Opd2PropInfo);
 493
 494   // This is somewhat of a hack. The problem that we are facing is that SROA
 495   // creates a sequence of shift, and, or instructions to construct values.
 496   // These sequences are recognized by the ISel and have zero-cost. Not so for
 497   // the vectorized code. Because we have support for v2i64 but not i64 those
 498   // sequences look particularly beneficial to vectorize.
 499   // To work around this we increase the cost of v2i64 operations to make them
 500   // seem less beneficial.
 501   if (LT.second == MVT::v2i64 &&
 502       Op2Info == TargetTransformInfo::OK_UniformConstantValue)
 503     Cost += 4;
 504
 505   return Cost;
 506 }
 507
 508 int ARMTTIImpl::getMemoryOpCost(unsigned Opcode, Type *Src, unsigned Alignment,
 509                                 unsigned AddressSpace, const Instruction *I) {
 510   std::pair<int, MVT> LT = TLI->getTypeLegalizationCost(DL, Src);
 511
 512   if (Src->isVectorTy() && Alignment != 16 &&
 513       Src->getVectorElementType()->isDoubleTy()) {
 514     // Unaligned loads/stores are extremely inefficient.
 515     // We need 4 uops for vst.1/vld.1 vs 1uop for vldr/vstr.
 516     return LT.first * 4;
 517   }
 518   return LT.first;
 519 }
 520
 521 int ARMTTIImpl::getInterleavedMemoryOpCost(unsigned Opcode, Type *VecTy,
 522                                            unsigned Factor,
 523                                            ArrayRef<unsigned> Indices,
 524                                            unsigned Alignment,
 525                                            unsigned AddressSpace) {
 526   assert(Factor >= 2 && "Invalid interleave factor");
 527   assert(isa<VectorType>(VecTy) && "Expect a vector type");
 528
 529   // vldN/vstN doesn't support vector types of i64/f64 element.
 530   bool EltIs64Bits = DL.getTypeSizeInBits(VecTy->getScalarType()) == 64;
 531
 532   if (Factor <= TLI->getMaxSupportedInterleaveFactor() && !EltIs64Bits) {
 533     unsigned NumElts = VecTy->getVectorNumElements();
 534     auto *SubVecTy = VectorType::get(VecTy->getScalarType(), NumElts / Factor);
 535
 536     // vldN/vstN only support legal vector types of size 64 or 128 in bits.
 537     // Accesses having vector types that are a multiple of 128 bits can be
 538     // matched to more than one vldN/vstN instruction.
 539     if (NumElts % Factor == 0 &&
 540         TLI->isLegalInterleavedAccessType(SubVecTy, DL))
 541       return Factor * TLI->getNumInterleavedAccesses(SubVecTy, DL);
 542   }
 543
 544   return BaseT::getInterleavedMemoryOpCost(Opcode, VecTy, Factor, Indices,
 545                                            Alignment, AddressSpace);
 546 }